/
Author: Хвощ С.Т. Варлинский Н.Н. Попов Е.А.
Tags: компьютерные технологии справочные пособия техника микропроцессоры
Year: 1987
Text
МИКРОПРОЦЕССОРЫ И МИКРОЭВМ Н.Н. Варлинский ______________________ Е. А. Попов
С.Т. Хвощ Н.Н. Варлинский Е. А. Попов
МИКРО
ПРОЦЕССОРЫ и МИКРОЭВМ
в системах автоматического управления
СПРАВОЧНИК
Основные сокращения
A (A, ADR) — адрес (ши- ДШФ(ВР) — двунаправ-
АД(АО) на адреса); ленный шинный
— адаптер; формирователь;
AMK (MIA) — адрес ми-
крокоман- ЗП (WR) — запись
ды; (сигнал за-
АПР (APS) — аналого- писи);
вый процессор; mA(RQM) — запрос на ПДП;
АУ (AU) — арифмети- ЗПР (DNT)
ческое ус- — запрос на
тройство прерывание;
БД(ВО) — буфер дан- ЗУ (MEMR)
ных; — запоми-
нающее ус-
БИ (INC) — блок ин- тройство;
кремента ; И2 Л (I2L) — инжек-
БИС (LSI) — большая ционная
интеграль- интеграль-
ная схема; ная логика;
БКП (BSC) — блок кон- И3Л (PL)
троля пи- — изопланар-
тания; ная И2Л;
БПП (INTU) — блок прио- HP(IND) — индексный
ритетов прерыва- КМ (MUX) регистр;
ний; — коммута-
тор маги-
БУП(ЬАС, SCU) — блок уско- стралей
ренного пе- (мульти-
реноса; плексор);
BK (CS) — выборка КМОП (CMOS) — компле-
кристалла; ментарная МОП-тех-
ГСИ (CLG) — генератор нология;
синхронизации; КИР (INTU) — контрол-
лер преры-
Д(О) — данные ваний;
(шина данных); КС (SC) — контрол-
лер состоя-
Д(¥В) — диод (све- ний;
тодиод); KC(SGN) — контрол-:
ДШ(ИС) — дешифра- лер синхро-
тор; низации;
Основные сокращения
ЛУ (LU) — логиче- НМЛ (ML) — накопи-
MBP(RG, MBF) ское устройство; — многоцелевой бу- НОП (NOP) тель на магнитной ленте; — пустая опе-
МДП (MOS) ферный регистр; — технология HP (АС) рация; — накапливающий ре-
металл — диэлектрик — по- ОН (MBF, MUX) гистр; — БИС обме-
MK (MI) лупроводник; — микро- ОК (ОС) на информацией ; — открытый
MO (Soft W) команда (шина микрокоманд); — математи- ОЭ (ОА) коллектор; — открытый эмиттер;
ческое обеспечение; ПЗУ (ROM) — постоян-
МОП (MOS) — технология ное запоминающее
металл — оксид — полупроводник ; ПДП (DMR) устройство; — прямой
МП (MP) — микропро- доступ к памяти;
MnK(FMP) цессор; — микропро- ПЛМ (PLA) — программируемая
МПП(ВР, MBF) цессорный комплект БИС; — магистра- ПП (RT, RS) логическая матрица; — приемопередатчик ;
льный приемопе- ППЗУ (PROM) — програм-
МЭВМ (MC) редатчик ; — микро-ЭВМ (мик- nP(INT) мируемое ПЗУ; — вход (за-
НМД(МО) рокомпью-тер); — накопи- ПЦОС (DPS) прос) прерывания; — процессор
тель на магнитных дисках; цифровой обработки сигналов;
МИКРОПРОЦЕССОРЫ и МИКРОЭВМ в системах а втоматического управления
Посвящается 100-летию Ленинградского ордена Ленина и ордена Октябрьской Революции электротехнического института им. В. И. Ульянова (Ленина)
С.Т. Хвощ Н.Н. Варлинский Е. А. Попов
МИКРОПРОЦЕССОРЫ и МИКРОЭВМ в системах автоматического управления
СПРАВОЧНИК
Под общей редакцией С. Т. Хвоща
ЛЕНИНГРАД „МАШИНОСТРОЕНИЕ"
ЛЕНИНГРАДСКОЕ ОТДЕЛЕНИЕ 1987
Scan AAW
ББК 32.97я2 Х31
УДК 681.3.01(031)
Рецензенты: чл.-корр. АН СССР А. В. Каляев, канд. техн, наук А. И. Сухопарое
v 2405000000-175
X —----------------175-87
© Издательство «Машиностроение», 1987 г.
038(01)-87
Предисловие
В «Основных направлениях экономического и социального развития СССР на 1985—1990 гг. и на период до 2000 г.» подчеркивается необходимость широкого применения автоматических манипуляторов и встроенных систем автоматического управления с использованием микропроцессоров и микроЭВМ при создании автоматизированных цехов и заводов. Использование микропроцессоров и микроЭВМ в составе промышленного оборудования обеспечивает снижение на порядок их стоимости по сравнению с системами на элементах малой и средней степени интеграции, реализующих аналогичные функции. Одновременно достигается резкое уменьшение массы и габаритных размеров, а также энергопотребления систем. Переход на новую элементную базу повышает технологичность и воспроизводимость систем промышленной автоматики, резко расширяет экономически доступную сферу их применения.
В настоящее время промышленностью освоено и серийно выпускается более пятнадцати микропроцессорных комплектов БИС различной архитектуры. Развитие элементной базы микропроцессоров при этом идет по нескольким взаимодополняющим направлениям, что обеспечивает возможность гибкой адаптации архитектуры систем управления к требованиям конкретных применений и специфике условий их эксплуатации. Вместе с тем в последние годы явно прослеживается тенденция стандартизации систем команд и интерфейсов микроЭВМ и микроконтроллеров, что обеспечивает преемственность разработок, взаимозаменяемость компьютеров и совместимость их программного обеспечения.
Несмотря на широкие возможности применения микропроцессоров в цифровых системах управления, темпы их внедрения в инженерные разработки еще недостаточно высоки. Это объясняется прежде всего отсутствием необходимой для разработчиков информации и практических рекомендаций по разработке микропроцессорных систем.
Настоящая работа имеет целью ознакомить широкий круг специалистов с но
менклатурой, основными характеристиками и особенностями применения практически всех серийно выпускаемых в стране микропроцессоров и микроЭВМ. По замыслу авторов книга должна стать настольным справочником инженера-электрика, схемотехника, системотехника и программиста, специализирующихся в области создания и эксплуатации микропроцессорных систем управления промышленным оборудованием.
Справочник состоит из 19 глав. В гл. 1 изложены основы организации и применения микропроцессоров и микроЭВМ. Эта глава служит введением в основы микропроцессорной техники и позволяет специалистам различного уровня подготовки сориентироваться в широкой номенклатуре микропроцессорных комплектов БИС. Главы 2—13 посвящены описанию выпускаемых серийно микропроцессорных комплектов БИС и основам их применения [К580, К1810, К583, К584, К588, К589 (К585), К1800, К1801, К1806, К1809, К1802, К1804, КА1808, К1815]. Причем каждая из глав содержит рекомендации по областям предпочтительного использования микропроцессоров, описание архитектуры и основных параметров микроЭВМ, а гл. 13, посвященная элементной базе процессоров цифровой обработки сигналов, — основы алгоритмов обработки информации в данной области. Описание элементной базы систем памяти дано в гл. 14. Особенности конструктивного исполнения микроЭВМ и микропроцессоров рассмотрены в гл. 15. В гл. 16, 17 описаны все стандартные отечественные микроЭВМ, микроконтроллеры и их интерфейсы. В гл. 18 и 19 рассмотрены вопросы применения микропроцессоров и микроЭВМ: алгоритмы обработки арифметических операций, микропрограммирование секционных комплектов БИС и основы организации цифровых управляющих систем, включающие примеры выбора архитектуры и программирования.
Таким образом, в книге проведена систематизация и обобщение материала, отражающего все необходимое для использования микропроцессоров и обра
5
мляющих их схем по всем выпускаемым комплектам; описана сквозная методика проектирования процессоров, микроЭВМ и систем, разработки математического обеспечения микроЭВМ и рекомендации по практическому применению их в АСУ. При этом основное внимание уделено различным аспектам применения микропроцессоров. Алгоритмы работы всевозможных станков, управления приводами и т. д., хорошо освещенные в имеющейся литературе, в книге упоминаются только в качестве примеров.
Предисловие, гл. 1, 4—13 и 16—18 написаны С. Т. Хвощем, гл. 2, 3, 19 — Н. Н. Варлинским, гл. 14, 15 — Е. А. Поповым. При работе над материалами книги в оформлении гл. 14 и 15 существенную помощь авторам оказал Е. А. Торопов. Ряд ценных замечений по структуре построения материала и его компоновке, позволивших качественно улучшить кни
гу, высказали В. Б. Смолов, Ф. Н. Барзо-левский, А. Н. Мелихов, Г. И. Иванов. Авторы также признательны коллегам В. В. Горовому, В. П. Болдыреву, А. И. Белоусу, Д. Н. Черняковскому, В. С. Сви-ридовичу, В. Д. Байкову, М. Д. Стрельцовой, Р. И. Грушвицкому, О. Е. Блинкову и В. В. Новоселову за помощь в подготовке материалов книги.
Рукопись книги представлена авторами в издательство в конце 1985 г., поэтому, естественно, за время, прошедшее с тех пор, произошли определенные изменения в элементной базе БИС, которые не нашли отражения в данном издании.
Замечания по содержанию книги и пожелания авторы просят направлять по адресу: 191065, Ленинград, ул. Дзержинского, 10, ЛО издательства «Машиностроение».
1
Основы применения и организация микропроцессоров и микроЭВМ
Развитие микроэлектроники в начале семидесятых годов привело к появлению микропроцессоров — новой разновидности БИС, особенность которых заключается в реализации полного перечня функций, выполняемых процессором современных ЭВМ. В связи с широким спектром возможных применений эволюция архитектуры микропроцессоров пошла по нескольким различным направлениям, в результате чего появились следующие их классы:
простые однокристальные 4- и 8-раз-рядные контроллеры невысокой производительности для применения в бытовых приборах и небольших подсистемах;
быстродействующие секционные комплекты микропроцессорных БИС для создания машин произвольной разрядности, адаптируемых к алгоритмам обработки данных на микропрограммном уровне;
мощные однокристальные 16- и 32-разрядные микропроцессоры, сравнимые по производительности с мини-ЭВМ;
процессоры цифровой обработки сигналов, подключаемые к стандартным интерфейсам микроЭВМ для обработки арифметических алгоритмов, таких, как быстрое преобразование Фурье;
аналоговые процессоры — устройства, включающие АЦП, ЦАП, устройства цифровой обработки и представляющиеся пользователю как системы с аналоговым входом и аналоговым выходом.
Приблизительное численное соотношение тиражности выпускаемых за рубе
жом цифровых микропроцессорных систем различной сложности иллюстрируется пирамидой, представленной на рис. 1.1. Естественно, что мощные 32-раз-
/ \ 32-разрядные
16-ра3рядНь,е
микрокомпьютеры/до-д % \ 8-разрядные
Микромощные 4 / ' ~ умикрокомпью—
или 8-разрядные/ 9~207о \ п меры
встраиваемые/ \
контроллерь/ 70 ~907° \ Рие i i
рядные микрокомпьютеры не могут изготовляться таким же тиражом, что и 4-разрядные однокристальные контроллеры, применяемые в игрушках, кинофототехнике, бытовых приборах и автомобильной электронике. Существенное отличие архитектуры, ориентированной на различные классы задач, порождает взаимную незаменяемость разных классов микропроцессоров. Развитие всех направлений дополняет друг друга, в результате чего создается элементная база, ориентированная на эффективное использование в составе систем и устройств различной производительности и потребления энергии.
1.1. Обобщенная логическая структура микроЭВМ
Использование микропроцессоров позволило создать новый класс малопотребляющих компактных машин — микроЭВМ, обобщенная логическая схема
7
которых представлена на рис. 1.2, а. Микропроцессор МР ведет обработку данных, адресует в памяти команды и операнды, управляет работой устройств ввода-вывода IOU, подключенных к шинам адреса Л, данных D и управле-
циализации RESET микропроцессора на основе анализа напряжения на выходе блока питания BSC.
В данной архитектуре реализуются все три дисциплины взаимодействия микропроцессора и внешних устройств.
I_______________________________________________________________I Рис. 1.2.
ния С через блоки электрического согласования — адаптеры AD. Постоянное запоминающее устройство ROM хранит программы и константы, необходимые для их выполнения; в оперативном запоминающем устройстве RAM хранятся данные и промежуточные результаты вычислений. Работа микропроцессора синхронизируется тактовыми сигналами CLK, поступающими на его входы от генератора синхронизации CLG. Схема начального сброса RSG вырабатывает сигнал ини-
1. Программный опрос, когда ввод-вывод осуществляется под управлением микропроцессора, постоянно сканирующего сигналы запросов на обслуживания от IOU.
2. Прерывания микропроцессора, осуществляемые по инициативе внешних устройств через контроллер прерываний INTU сигналами запросов INT
3. Прямой доступ внешних устройств к памяти микропроцессора путем захвата системных шин адреса и данных через
8
контроллер прямого доступа DMU выдачей сигналов запроса прямого доступа RQM и управления системой памяти.
При использовании микроЭВМ в системах реального времени в их состав вводится, как правило, интервальный таймер TMR — устройство, ведущее исчисление времени и прерывающее работу микропроцессора через заданные интервалы.
Для повышения эффективной производительности микроЭВМ к их интерфейсу можно подключать процессоры цифровой обработки сигналов DPS, как показано на рис. 1.2,6. В состав таких процессоров, как правило, входят:
буферы данных параллельного и последовательного интерфейсов BD;
специализированный процессор арифметической обработки сигналов CPU;
ПЗУ команд ROMI и констант ROMC;
ОЗУ операндов RAM.
Процессоры цифровой обработки сигналов обычно имеют разрядность 16 — 24 бит с возможностью обработки данных двойной длины и реализуются в однокристальном варианте или в виде набора специальных секционных БИС. Типичные характеристики DPS:
объем ROMI — 512 х 24, ROMC — 512 х 16, RAM - 256 х 16 бит;
время выполнения операции (А х X + -I- В) для 16 бит с получением 32-разряд-ного произведения — около 300 нс.
Высокая производительность достигается за счет введения в CPU матричных умножителей. Примером такого процессора может служить БИС pPD7720 фирмы NEC, ориентированная на анализ и синтез речи. У однокристальных DPS система постоянной памяти строится обычно на ПЗУ с электрическим программированием и стиранием ультрафиолетом. Использование последовательного интерфейса позволяет строить многопроцессорные системы DPS или сопрягать источники и приемники сигналов, не увеличивая нагрузку на интерфейс микроЭВМ. Как правило, система команд DPS коренным образом отличается от системы команд МР, что не мешает их совместной работе через BD.
Архитектуру аналоговых процессоров APS поясняет рис. 1.2, в. В состав БИС входят:
аналого-цифровые ADC и цифроаналоговые DAC преобразователи;
система памяти PROM и RAM;
буферы данных BD и микропроцессор МР.
Особенностью APS является возможность непосредственного сопряжения с аналоговыми датчиками и исполнительными механизмами, что резко сокращает объем оборудования систем управления. Обработка данных ведется в цифровом коде, разрядность ADC и DAC — обычно 8 бит. Постоянная память реализуется, как правило, на ПЗУ со стиранием ультрафиолетом. Примером APS может служить БИС 1-2920 фирмы «Интел» (Intel). В нашей стране данная концепция развивается в рамках комплектов КА18О8 и К1813 [3].
Разработка и отладка программ DPS и APS обычно ведется с использованием кросс-систем, работающих на универсальных мини- или микроЭВМ.
1.2. Технология производства БИС
В настоящее время для производства интегральных схем используются следующие основные технологические базисы: транзисторно-транзисторная логика (ТТЛ); ТТЛ с диодами Шоттки (ТТЛШ); маломощная ТТЛШ (МТТЛШ); инжекционная интегральная логика (И2Л) и ее различные варианты (И3Л, ИШЛ и т. д.); р-канальная МОП-технология (р-МОП); и-канальная МОП-технология (и-МОП); комплементарная МОП-технология (КМОП); варианты МОП-технологии (МНОП, ЛИЗМОП и др.); эмиттерно-свя-занная логика (ЭСЛ).
Рассмотрим основные схемотехнические особенности распространенных технологий производства БИС [1, 9].
Электрическая принципиальная схема стандартного ТТЛ-вентиля, выполняющего функцию Y= XI л Х2 л ХЗ л Х4, приведена на рис. 1.3, а. В состав вентиля входят три обычных транзистора (V2 — — V4), один многоэмиттерный (VI), один диод (VD) и четыре резистора (Rl — R4). Напряжение питания вентиля Ucc = = (5 + 0,5) В; стандартные входные уровни сигналов: UIL^0,8 В, UIH^ 2,0 В; стандартные выходные уровни сигналов:
9
UOL^0,4 В, Uoh 2,4 В. По ТТЛ-технологии реализованы ИС серий К133, К134, К155.
Электрическая принципиальная схема ТТЛШ-вентиля, выполняющего ту же функцию, приведена на рис. 1.3,6. В со
К1802, К1804, а также некоторые БИС серий К583, К584. На основе маломощной ТТЛШ-технологии реализованы ИС серий К1533, К1555.
Электрическая принципиальная схема И2 Л-вентиля приведена на рис. 1.3, в.
став вентиля входят пять обычных транзисторов с барьером Шоттки (V2 — V6) и один многоэмиттерный (VI), четыре диода Шоттки (VD1 — VD4) и шесть резисторов. По сравнению с обычным ТТЛ, ТТЛШ-вентиль обеспечивает приблизительно вдвое меньшие задержки включения и выключения за счет использования ненасыщенного режима работы транзисторов, а также несколько меньшую мощность потребления и обладает в 1,5 — 2 раза меньшей площадью. Напряжение питания и стандартные входные-выходные напряжения ТТЛШ-вентиля унифицированы с аналогичными параметрами обычного ТТЛ-вентиля.
Вентили ТТЛ и ТТЛШ работоспособны в широком диапазоне температур, изменение мощности их потребления в зависимости от частоты переключения незначительно.
По ТТЛШ-технологии реализованы ИС и БИС серий К533, К555, К589, К585,
10
В его состав входит р—п—р-транзистор (VI), играющий роль генератора тока (инжектора) и многоколлекторный п—р—и-транзистор (V2), выполняющий функцию инвертора. Выполнение логических функций над входными переменными а, Ь, с в И2Л базисе осуществляется «проводным» объединением коллекторов (рис. 1.3, г). Для позитивной логики функция вентиля с объединением коллекторов представляется как НЕ — И. Диапазон размаха логического сигнала И2Л-венти-ля лежит в пределах 0,2 —0,8 В, поэтому для сопряжения И2Л БИС с ТТЛ-схемами используются входные и выходные каскады, представленные на рис. 1.3, д, е. В составе входного вентиля имеются два резистора (Rl, R2) номиналом в 13 — 15 кОм, антизвонный диод VD и входной транзистор. Резистивный делитель ограничивает входной ток, а диод предохраняет от входных сигналов отрицательного напряжения. Допустимый диапазон
входного сигнала лежит в пределах от - 1,5 до + 6 В. Пороги срабатывания такие же, как и у стандартных ТТЛ-схем: l//L^0,8 В, UIH^2fi В.
В состав выходного каскада входят два генератора тока на р—п—р-транзи-сторах (Й1, КЗ), предварительный усилитель на многоколлекторном транзисторе (V2) и мощный выходной транзистор (F4), включенный по схеме с открытым коллектором. Сопряжение И2Л БИС со стандартными ТТЛ или И2Л БИС поясняется рис. 1.3, ж. Выходное напряжение 0,4 В обеспечивается отпиранием F4, a U0H 2,4 В — с помощью резистора RK. Напряжение на инжекторе UGC составляет около 0,8—1,4 В, поэтому в цепь питания последовательно включается резистор Rg, номинал которого определяется из выражения
Rg = (U сс — Ugc)I Igc>
где IGC— ток потребления БИС. Напряжение питания Ucc может изменяться от 3 до 6 В, при этом обеспечивается прямое сопряжение с ТТЛ, и-МОП или КМОП ИС.
Стандартные И2Л-вентили имеют широкий диапазон рабочих токов питания, при этом их быстродействие прямо пропорционально току инжекции. На рис. 1.3,з, и представлены типовые зависимости времени цикла tc и нагрузочной способности выхода I0L от тока питания IGC. Как следует из рисунка, И2Л БИС работоспособны в диапазоне от 0,1 до 2 значений номинального тока питания, что обеспечивает работу их как в микромощ-ном, так и в быстродействующем режимах. По сравнению с ТТЛШ И2Л-техно-логия обеспечивает приблизительно в десять раз большую степень интеграции БИС при меньшем (в 2 — 3 раза) быстродействии. В настоящее время развиваются многочисленные разновидности И2Л-технологии, такие, как изопланарная И2Л (И3Л) и инжекционная Шоттки (ИШЛ)-логика. На рис. 1.3, к представлена электрическая принципиальная схема ИШЛ-вентиля. По сравнению с И2Л-вен-тилем он обладает приблизительно в 1,5 раза большей площадью, но обеспечивает быстродействие, соизмеримое с ТТЛШ-схемами. Инжекционная логика работоспособна в широком диапазоне
рабочих температур. Помехоустойчивость схем такая же, как и у ТТЛ-логики. На основе И2Л-технологии реализованы БИС серий К582, К583, К584, КА 1808, К1815.
Электрические принципиальные схемы МОП инверторов приведены на рис. 1.4, а — в. Для работы р-МОП-инвертора (рис. 1.4, а) необходимо подать напряжение питания Uss и напряжение смещения подложки UBS. Обычно Uss= — — (9 4-24)В ± 5%, Ubs = -(3 + 12)В± ± 5 %. Вентиль реализуется на основе
б)
U&C |
Ы
'Ucc
V1
ш
0 1 2 3 4 5UpB 0 0,1 1,0 10Г,МГц
Рис. 1.4.
двух МОП-транзисторов с индуцируемым или встроенным каналом р-типа. Выходные напряжения низкого и высокого уровня логических сигналов при USs = = — 24 В обычно принимаются равными: U0L = — 22 В, UOh= — 2 В; входные напряжения: UIL= —12 В, UIH= — 4 В. Вентили имеют небольшую площадь, но обладают малым быстродействием (время переключения более 0,1 мкс). В настоящее время р-МОП-технология практически не используется в новых разработках. Ранее по ней разрабатывались БИС серий К145, К536, К1814.
Для работы и-МОП-инвертора (рис. 1.4,6) необходимо подать напряжение питания Ucc = (5 ± 0,25) В и напряжение смещения подложки UBC = (2,4 + 0,2) В. Обычно в и-МОП БИС используется внешнее напряжение смещения подложки U$c = ( — 5 ± 0,25) В, на основе которого в резистивном делителе, подключенном к Ucc и U$c, вырабатывается UBC. Иногда внутреннее напряжение смещения подложки вырабатывается на основе напря
11
жения питания и земли. Входные и выходные напряжения n-МОП БИС обычно обеспечивают прямое сопряжение с ТТЛ-схемами: (7/я>2,0 В; U/L^0,8 В; 1/он>2,4 В; Uol^0,4 В. Часто для организации высокочастотных внутренних цепей БИС используется повышенное напряжение их питания UDD = (12 + 0,6) В. По высоковольтным входам синхронизации принимаются сигналы с UIH = = 10 -г 12,6 В, UIL = 0,3 -г 0,8 В. Площадь и-МОП-вентиля в два раза меньше, чем у p-МОП и в 5 — 7 раз меньше, чем у ТТЛ-вентиля. Быстродействие современных и-МОП-вентилей в 4—10 раз меньше, чем у ТТЛ-схем. По и-МОП-тех-нологии разработаны комплекты БИС серий К145, К580, К581, К586, К1801, К1809, К1810, К1820.
В состав КМОП-инвертора (рис. 1.4, в) входят два транзистора разного типа проводимости. Схема их включения отли-
Область переключения вентиля хорошо центрирована и составляет по ширине 10 — 20% от диапазона возможных изменений входных напряжений. В состоянии логического нуля и логической единицы вентиль отличается очень малым статическим потреблением энергии, так как сопротивление транзисторов VI и V2 велико (единицы мегаом). Таким образом, КМОП-вентиль практически потребляет энергию только в процессе переключения. На рис. 1.4, д приведена зависимость мощности потребления вентиля от частоты его переключения. Поскольку в составе микропроцессорных БИС в пределах одного такта переключается только 3 — 10% входящих в их состав вентилей, то угол наклона зависимости мощности потребления в динамике от тактовой частоты работы БИС будет в 10 — 30 раз меньше. Штрихпунктирной линией на рисунке показана типовая характеристика
чается рядом преимуществ по сравнению с p-МОП- и и-МОП-технологиями. Для работы вентиля нет необходимости использовать напряжение смещения подложки. Передаточная характеристика КМОП-вентиля приведена на рис. 1.4, г.
динамической мощности потребления для ИС, включающей 100 КМОП-вен-тилей.
Современные низкопороговые КМОП БИС имеют напряжение питания Ucc = = (5 ±0,5)В; входные и выходные напря-
12
жения: (7/L^0,8 В, С//Я>3,5 В, 17щ^0,4 В, Uон 4,5 В. Из этого следует, что сопряжение по входам низкопороговых КМОП БИС с ТТЛ-схемами возможно с использованием биполярных выходов с открытым коллектором за счет поднятия напряжения выхода через нагрузочный резистор. По выходным напряжениям низкопороговые КМОП БИС прямо сопрягаются с ТТЛ-схемами.
Высокопороговая КМОП-логика обычно имеет Ucc = (9 + 0,9) В и не сопрягается с ТТЛ-схемами. Элементы малой степени интеграции обычно имеют Ucc = = 3 4- 15 В и при Ucc = (5 ± 0,5) В сопрягаются с ТТЛ ИС. Следует отметить очень высокую помехоустойчивость КМОП ИС, объясняющуюся узкой зоной переключения и хорошей ее центровкой. Амплитуда помехи в состоянии логического нуля и логической единицы может составлять до 40% от напряжения питания ИС.
По высокопороговой КМОП-техноло-гии реализованы БИС комплекта К587, по низкопороговой — БИС серий К588, К537, Н1806. На основе КМОП-технологии с широким диапазоном изменения напряжения питания реализованы ИС серий К564, К561, К1564.
Электрическая принципиальная схема ЭСЛ-вентиля приведена на рис. 1.5, а, в его состав входят восемь п—р—и-тран-зисторов, двенадцать резисторов и два диода^ Вентиль обладает самым большим быстродействием, но занимает самую большую площадь и потребляет большую, чем у всех остальных вентилей, мощность. Высокое быстродействие ЭСЛ-схем достигается благодаря использованию ненасыщенных режимов работы транзисторов, включенных по схеме токовых ключей на эмиттерных повторителях. Это же обусловливает и большую мощность рассеяния ЭСЛ-структур, включающих большое число одновременно работающих токовых повторителей. Для работы ЭСЛ-вентиля требуется использование напряжения питания USs = = ( — 5,2 + 0,25) В и напряжения смещения подложки UBS = ( — 2,0 + 0,10) В. Входные и выходные напряжения логического нуля и единицы составляют: UiH^ —1,1 В; U/L^ -1,5 В; U0L^ -1,65 В; U0H >
—0,8 В. Из этого следует, что ЭСЛ-вен-
13
тили невозможно прямо использовать в составе ТТЛ-систем.
Схема сопряжения ЭСЛ- и ТТЛ-микросхем приведена на рис. 1.5,6. Для преобразования уровней логических напряжений используются преобразователи уровней (ПУ): ТТЛ — ЭСЛ и ЭСЛ — ТТЛ. Они подключаются к напряжениям питания как ЭСЛ (— 5,2 В), так и ТТЛ ИС (+ 5 В), поэтому замена напряжений питания ЭСЛ ИС на USs = = 0 В и UGND = -1-5,2 В невозможна.
Схема преобразователя уровней ТТЛ — ЭСЛ приведена на рис. 1.5, в. Со входа DI данные в уровнях сигналов ТТЛ проходят на парафазные выходы DO, DO и выдаются в уровнях ЭСЛ. Схема пре-образсжателя парафазных ЭСЛ-сигналов (DI, DI) в уровни ТТЛ (DO) иллюстрируется рис. 1.5, г. При разработках смешанных ЭСЛ — ТТЛ-схем следует учитывать потери в мощности и быстродействии при преобразовании уровней сигналов.
Сравнительный анализ технологий производства БИС можно провести на основе данных, приведенных в табл. 1.1. Из них следует, что и-МОП, КМОП, ТТЛШ, И3 Л и ЭСЛ являются наиболее перспективными, при этом для разработчика ИС каждая из технологий предоставляет какие-то преимущества: 1) КМОП и И3Л
(И2Л) обеспечивают наилучшее значение фактора качества (произведения мощности на задержку) и позволяют строить микромощные системы; 2) и-МОП — высокую плотность компоновки элементов и низкую стоимость БИС;
3) ЭСЛ — максимальное быстродействие; 4) ТТЛШ — высокое быстродействие при хорошей степени интеграции и наилучшее сопряжение с существующими ТТЛ-системами.
Соотношение временных и мощностных характеристик вентилей, реализованных по различным технологиям, иллюстрируется рис. 1.6. При использовании графика для сравнения параметров технологий следует иметь в виду, что данные по КМОП-технологии характеризуют динамическую мощность потребления одного вентиля. При оценке фактора качества в пересчете для БИС характеристики необходимо улучшить пропорционально отношению общего числа к числу одновременно переключающихся вентилей (см. рис. 1.4,6).
1.3. Архитектура однокристальных микропроцессоров
Обобщенная логическая структура микропроцессора приведена на рис. 1.7, а. В его состав входят: MAR — регистр адреса памяти; PC — счетчик команд; SP — указатель стека; RX — регистры общего назначения; IND — индексные регистры; BD — буфер данных; АС — накапливающий регистр (аккумулятор); ALU — арифметико-логическое устройство; RS — регистр состояний; RMA — регистр микрокоманд; MIR — регистр адреса микрокоманд; ROM — ПЗУ микрокоманд; PLA — схема образования адреса микрокоманды на основе ПЛМ; RI — регистр команд.
Выполнение любой инструкции начинается с образования адреса, обращения к памяти и считывания кода команды в RI, содержимое которого используется схемой образования адреса для выбора начальной ячейки микропрограммы. Каждый такт обработки микропрограммы отмечается синхроимпульсом на входе CLK и включает выбор из ПЗУ-ми-крокоманд управляющего кода, обработку данных в микропроцессоре согласно алгоритму выполнения операции, прием — выдачу информации по шинам адреса и данных, выработку управляющих сигналов и их выдачу в шину управления С. Наряду с кодом управления для операционной части микропроцессора, в каж
14
дом такте из ПЗУ-микрокоманд считывается также и инструкция для устройства управления, стробирующая установку или проверку различных меток в RS, прием-выдачу кодов в RI и определяющая адрес следующей микрокоманды.
Проиллюстрируем работу микропроцессора на примере микропрограммы команды сложения, оперирующей с содержимым АС и ячейки памяти, приведенной в табл. 1.2.
интеграции (5 — 6 тыс. вентилей) и исключала в .первой половине семидесятых годов использование быстродействующей элементной базы, характеризующейся большей мощностью рассеяния вентиля, что обусловило появление секционных комплектов биполярных БИС.
В конце семидесятых годов развитие элементной базы комплементарной и и-канальной МОП-технологии позволило осуществить мероприятия по повышению
Таблица 1.2. Микропрограмма обработки одноадресной команды сложения
Такт Операция в микропроцессоре Операция в памяти Комментарий
Т1 (PC) : = (PC) + 1; (MAR): = (PC) NOP Инкремент счетчика команд
Т2 (RD: = (D) RD Считывание команды из памяти
ТЗ (MAR): = (IND) + (RI), NOP Образование адреса операнда
Т4 (AC): = (AC) + (D); (RS): =f(AC) RD Считывание операнда и суммирование, установка меток в RS
Примечание. NOP — пустая операция; RD — считывание памяти по адресу из MAR\ (RI)a — адресное поле команды, занесенной в RI.
Обработка всех операций в микропроцессорах складывается, таким образом, из последовательностей более элементарных действий — микроопераций, объединенных в микроподпрограммы. Зашивка в ПЗУ микрокоманд соответствующей кодировки настраивает микропроцессор на обработку некоторой системы команд, определяющей его машинный язык.
Для однокристальных 8-разрядных микропроцессоров характерно использование регистровой и косвенно-регистровой адресации, позволяющей в пределах 8-разрядной команды задавать операции класса регистр — регистр или регистр — память, отвечающие требованиям обработки программ управления.
Первые однокристальные микропроцессоры выполнялись на основе р- или п-канальной МОП-технологии. При этом главной задачей ставилось достижение максимальной степени интеграции при использовании одного кристалла для реализации как операционной, так и управляющей части процессора с фиксированной системой команд. Реализация 8-раз-рядного микропроцессора класса 1-8080 фирмы «Intel» требовала высокой степени
быстродействия разработанных ранее п-МОП-микропроцессоров в 5—10 раз, созданию их КМОП-аналогов, отличающихся на порядок меньшим потреблением энергии, и наконец, создать 16-раз-рядные однокристальные быстродействующие микропроцессоры. Примерами этих БИС могут служить: 1-8О8ОА, 7-8085, 1-8086, 1-80186, 1-80286, 1-80386 фирмы «Intel»; Z-8000, Z-80000 фирмы «Зилог» (Zilog), МС-68 000, МС-68 008, М С-68 010, МС-68 020 фирмы «Моторола» (Motorola). Эволюцию архитектуры однокристальных 16-разрядных микропроцессоров можно проследить на примере БИС 1-8086 (рис. 1.7,6), включающей три подсистемы: интерфейсный блок IV; устройство управления магистралью ICU; операционное устройство OPU.
В состав OPU наряду с четырьмя регистрами общего назначения (А, В, С, D), адресуемыми как пословно, так и побайтно, и указателем стека SP введены: указатель базы ВР, используемый для работы со стековым сегментом памяти; индексный регистр источника SI и индексный регистр приемника DI. В состав интерфейсного блока введен RGFL блок сегментных регистров, хранящих 16 стар-
15
б)
Рис. 1.7
ших разрядов начальных адресов сегментов памяти: CS — программного,
DS — данных, ES — промежуточных результатов, SS — стекового. Исполнительные адреса образуются сложением
содержимого регистров RGFL с содержимым одного из регистров блока указателей и индексных регистров либо с содержимым адресной части команды. Важной особенностью является наличие бу
16
фера из шести регистров команд (RI6, RI1), позволяющего производить опережающую выборку команд. В совокупности с использованием лучшей технологии эти архитектурные особенности обеспечивают повышение эффективной производительности. микропроцессора в 20—100 раз. В настоящее время выпускается усовершенствованный микропроцессор этого класса /-80286.
Последним достижением в области создания микропроцессоров общего назначения с фиксированной системой команд является разработка 32-разрядных приборов на основе нескольких (двух —пяти) БИС. Для их реализации используется усовершенствованная технология с переходом на проектирование схем не в вентилях, а в транзисторах. Система команд 32-разрядных микропроцессоров предусматривает операции с битами, байтами и словами, представляющими числа как с фиксированной, так и с плавающей запятой. Одним из представителей микропроцессорных комплектов этого класса является серия БИС z/lPX-432 фирмы «Intel» [15]. В состав комплекта входят пять БИС (рис. 1.7,в): устройство управления процессором 43 201; исполнительное устройство 43 202; интерфейсный про
цессор 43 203; шинный интерфейсный блок 43 204; контроллер системы памяти 43 205.
Собранный на двух БИС (43201 и 43 202), соединенных между собой локальной 16-разрядной шиной команд, процессор обеспечивает обработку операндов с плавающей запятой разрядностью 32; 64 и 80 бит. Память представляется в виде сегментов объемом до 64 байт при максимальном их числе до 224. Таким образом, максимальный объем памяти составляет 240 байт. Режимы адресации памяти ориентированы на поддержку структуры языка ADA. Операнды могут храниться в аппаратном стеке или виртуальной системной памяти. В системе команд отсутствуют операции регистр — регистр или регистр — память, поскольку использование регистров затруднено при компиляции.
В составе процессора кристалл 43 201 обеспечивает вычисление адресов, предварительную обработку команд и выборку операндов из памяти. Исполнение команд производится кристаллом 43 202, а 43 203 играет роль канала ввода / вывода, освобождая процессорные БИС от функций связи с интерфейсом. Микросхема 43 204 выполняет функции буферизации шин
Таблица 1.3. Основные параметры комплектов с фиксированной системой команд
Серия Технология Разрядность процессора, бит Число БИС в серии, шт. Число БИС, шт. Тип процессорной БИС Произ-води-тель-ность, тыс. кор оп./с Мощность потребления процессора, В А Диапазон рабочих температур, С Зарубежный аналог
Процессор Обрамление
К580 л-МОП 8 9 1 4-6 ИК80 ИК80А 250 500 1,25 От -10 до +70 От -40 до +85 /-8080А, «Intel»
К1801 (К 1809) л-МОП 16 9 1 1 ВМ1 ВМ2 500 1000 1,1 1,75 От -10 до +70 -
К1806 КМОП 16 1 1 1 ВМ2 250 0,1 От -10 до +70 -
К1810 л-МОП 16 3 1 3-5 ВМ86 2000 1,75 От -10 до +70 /-8086, «Intel»
К588 КМОП 16 20 5 2 — 4 ВС1 ВС2 100-500 0,3 От -10 до +70 От -60 до + 125 -
17
Таблица 1.4. Основные параметры микроконтроллеров
Зарубежный аналог I 7-8048, «Intel» 73/5-1000, «Техас Instruments Corp.» а 2 8 1
Диапазон рабочих температур, °C , От -10 до +70 От 0 до +70 От -60 до +125 1
Мощность потребления, мВ • А I юоо | 675 о 180 1500
Объем внутренней памяти ПЗУ | 1К х 16 J оо X 1К х 8 оо X 1
ОЗУ | | 128x16 1 64x8 128x4; 16x4* 64x4 1
Производительность, тыс. кор. оп./с | 300 | 400 о 100-250 200-500
Число БИС, шт. Обрамление| 1 1 2—4 2-4 5-10
Контроллер] *
Разрядность, бит 40 8 — данных и команд; 12 — адреса 8 — команд; 4 — данных 8 —16 — команд; 4 — данных 8 —данных; 8; 16; 24; 32 — команд упом от шины данных.
Технология 1 «МОП I «-МОП р-МОП «-МОП И 2 л, ттлш прямым дост
Обозначение БИС IK1801BE1 | К1816ВЕ48 К1814ВЕ1; К1814ВЕ2 К1820ВЕ1; К1820ВЕ2 К583ВГ2 * ОЗУ с
адреса и данных, обработки сигналов прерываний и шинного арбитража. БИС 43 205 управляет работой системы памяти и исправляет ошибки, возникающие в ЗУ. Объем блока памяти, подключаемого к БИС, составляет (16 — 256) К слов разрядностью по 32 бита. Для контроля работы накопителя используется семь дополнительных разрядов, что позволяет исправлять все одиночные и находить все двойные ошибки.
Особенностью системы iAPX -432 является использование пакетного режима взаимодействия процессора с памятью, при котором процессор формирует пакет запросов, включающий адрес, число байтов и описатель типа обращения, а система памяти отвечает на запрос пакетом данных. Это исключает монопольное использование процессором шин интерфейса в течение всего цикла чтения/записи данных, предоставляя их ему только для пересылки пакетов. При большой длине пакетов (до 16 байт) этот механизм имеет значительные преимущества и позволяет строить многопроцессорные системы без снижения эффективности работы отдельных входящих в них процессоров.
Интересной особенностью 32-раз-рядных комплектов микропроцессоров является разработка в рамках Одного семейства нескольких программно-совместимых БИС, отличающихся только разрядностью интерфейса. Примером этого могут служить комплекты фирм «Motorola» и «Нэйшнл Семикондактор» (National Semiconductor, США), включающие БИС с 8-разрядным (МС-68008, МС-32008), 16-разрядным (МС-68000, МС-68 010,
NS-32016) и 32-разрядным интерфейсом (МС-68 020, MS-32032). В нашей стране микропроцессоры с фиксированной системой команд производятся в составе серий К580, К581, К1801 (К1809), Н1806, К1810, К588. В табл. 1.3 приведены основные параметры этих микропроцессорных комплектов БИС.
Развитием концепции однокристальных микропроцессоров для применения встраиваемых вычислителей явилось создание микроконтроллеров, объединяющих в одной БИС процессор, память и контроллеры УВВ. Примерами таких контроллеров могут служить 7-8048,
18
7-8241, 7-8257 фирмы «Intel» и TMS-1000 фирмы «Техас Инструменте» (Texas Instruments). В нашей стране данная концепция развивается в рамках комплектов К1801, К1816, К1814, К1820. Основные параметры микроконтроллеров приведены в табл. 1.4.
1.4. Архитектура микропрограм-мируемых машин и состав секционных комплектов БИС
Переход к биполярной технологии производства микропроцессоров был неизбежно связан со снижением степени интеграции БИС. Удачным решением задачи выбора архитектуры МП нового поколения в середине семидесятых годов явилось вынесение из их состава устройства управления и реализация операционной части в виде разрядных сечений [16]. При этом, наряду со снижением степени интеграции БИС приблизительно на порядок, пользователь получал две глобальные степени свободы:
возможность варьирования разрядности микроЭВМ за счет объединения различного числа БИС операционной части;
возможность настройки микроЭВМ на обработку произвольной системы команд за счет изменения кодировки ПЗУ.
Примерами микропрограммируемых комплектов БИС могут служить 7-3000 фирмы «Intel», Ат-2900 фирмы AMD Inc., МС-1800 фирмы «Motorola».
При использовании секционных микропроцессоров процессор микроЭВМ строится на наборе БИС центральных процессорных элементов (CPU) с блоком ускоренного переноса, образующих операционную часть, и блока микропрограммного управления (MCU) с набором БИС ПЗУ, образующих устройство управления. Для реализации интерфейса в состав секционных комплектов обычно вводятся БИС магистральных приемопередатчиков (MBF), контроллеров прерываний (INTU) и контроллеров интерфейса (ICU), а для генерации сетки синхронизирующих последовательностей импульсов процессора — контроллеров синхронизации (SGN). На рис. 1.8, а приведена обобщенная структура микроЭВМ, построенной на их основе. Анализ архитектурных особенностей микропроцессоров третьего
Таблица 1.5. Основные параметры секционных комплектов БИС
Серия Технология Разрядность CPU, бит Число БИС в комп-лек ге Число БИС (ИС) в 16-битовом процессоре, шт. Производительность процессора, тыс. кор. оп./с Мощность потребления процессора, В-А Диапазон рабочих темпера-тур, С Тактовая частота CPU, МГц Зарубежный аналог
К583 И2Л, ттлш 8 9 10-20 (40-50) 200-300 20-30 От-10 до +70; от —60 до +125 -
К584 И2Л, ттлш 4 6 10-15 (30-45) 300-500 8-12 2 SBP-0400, «Texas Instruments Corp.»
К589 ттлш 2 8 10-20 (60-70) 500-700 30-50 10 7-3000, «Intel Corp.»
К1800 эсл 4 8 10-20 (30-60) 1000-2000 50-100 От -10 до +70 20 МС-ХШ «Motorola Corp.»
К1802 ттлш 8 11 10-20 (50-80) 800-1000 30-40 От -10 до +70; от —60 до +125 -
К1804 ттлш 4 11 10-20 (80-100) 800-1000 30-40 10 ЛЛ/-2900, AMD Inc. i
19
поколения указывает на чрезвычайно широкий спектр их возможных применений — от простейших микропрограмми-руемых 4-разрядных контроллеров для обслуживания одного абонента до универсальных 16-разрядных микроЭВМ и спецпроцессоров сверхвысокого быстродействия с разрядностью 32 или 64 бита.
Стандартизация интерфейсов и систем команд микроЭВМ универсального назначения при использовании секционных комплектов БИС приводит к стандартизации схем их включения и прошивки ПЗУ микрокоманд, что в ряде случаев переводит секционные комплекты в класс устройств для реализации систем с фиксированной архитектурой. Такая эволюция произошла, например, с комплектом К588, ориентированным на организацию процессоров с системой команд ЭВМ «Электроника-бОМ» и интерфейсом по ОСТ 11.305.905 — 80. Вместе с тем применение 32- и 16-разрядных микропроцессоров с фиксированной архитектурой не исключает использования секционных микропроцессоров. Эти два направления в развитии микропроцессорной техники ориентированы на использование в различных сферах применения и взаимно дополняют друг друга. В нашей стране микропрограммируемые комплекты развиваются в составе серий К583, К584, К585, К589, К1800, К1802, К1804, КА 1808. В табл. 1.5 приведены основные параметры этих микропроцессорных комплектов БИС.
1.5. Архитектура секционных микропроцессоров
Основным назначением секционных CPU является арифметико-логическая обработка данных, временное хранение результатов вычислений, генерация адресов команд и операндов для памяти.
Обобщенная логическая схема секционных микропроцессоров. На рис. 1.8,6 приведена обобщенная логическая структура секционного ^-разрядного CPU с трехшинной организацией. Входная шина В служит для приема операндов, выходная шина D — для выдачи из него результатов вычислений, а шина адреса А используется' для адресации памяти 20
или внешних устройств. Каждый такт микропроцессор принимает по шине микрокоманд MI управляющий код, настраивающий его на выполнение действий по обрабатываемому алгоритму. Внутренние мультиплексоры (МА, MB, MR, DMR, MAD, MUX) служат для коммутации цепей передачи данных согласно коду микрокоманды и обеспечивают необходимую реконфигурацию БИС. Наряду с регистрами общего назначения (R0, ..., Rk) в составе CPU обычно выделяется накапливающий регистр АС, участвующий в большинстве двухместных операций (типа регистр — регистр или регистр — входная шина) и операциях сдвига. В ряде микросхем CPU используются пары сдвигателей 8НЦ что позволяет сдвигать на ^-разрядном процессоре 2т-разрядные слова за один такт. Причем один из сдвигателей всегда ставится после ALU, что позволяет перед сдвигом старшей половины 2и?-разрядного слова произвести арифметическую обработку данных и значительно повысить алгоритмическое быстродействие секций при обработке микропрограмм сложных операций, таких, как умножение, деление, вычисление квадратного корня и т. д.
Ниже с использованием операторов АЛГОЛа приведена запись фрагмента микропрограммы умножения, оперирующей с множителем R0, множимым R1 и произведением, заносящимся в АС и R0:
Tn: (AC, R0): = SRA(AC, R0);
if (R0)m = 0 then go to Tn else Tn + 1;
Tn + 1: (AC, R0): = SRA(AC + RI, R0);
if (R0)m=0 then go to Tn else Tn + 1;
где Tn, Tn + 1 — номера ячеек; SR A — правый арифметический сдвиг; (R0)m — значение младшего разряда множителя. Для вычисления произведения 2ш-разрядной длины микрокоманды из ячеек Tn, Tn -I- 1 выполняются в течение m тактов. Число тактов отслеживает устройство микропрограммного управления, оно же анализирует значение (R0)m.
Из общего числа регистров возможно выделение счетчика команд PC и введение в состав CPU блока инкремента INC, управляемого обособленными выводами БИС, что позволяет совмещать во време-
Рис. 1.8
21
ни обработку данных в ALU и адресов команд в PC, в результате чего резко повышается алгоритмическое быстродействие микропроцессора при выполнении микропрограмм коротких операций [20]. Так как процессор генерирует адреса команд и операндов, то шина адреса должна переключаться на индикацию PC или других регистров (обычно АС), используемых для вычислений адресов. На приведенной обобщенной схеме это переключение осуществляется сигналом РК-прио-ритет, также не зависимым от шины микрокоманд.
Для задания позиции CPU в процессоре при использовании нескольких секционных БИС может использоваться блок позиции РВ, управляемый кодом на входах позиции Р0, Р1 и генерирующий сигналы старшей (NS), средней (MS) или младшей (LS) позиции микропроцессора.
В зависимости от сложности CPU, его разрядности, технологии изготовления БИС возможны различные изменения в архитектуре секционных микропроцессоров. Так, например, при реализации секций повышенной разрядности (8—16 бит) число информационных шин процес
сора сокращается до двух или одной за счет временного мультиплексирования адресов и данных. Использование ТТЛ-технологии не позволяет, как правило, вводить в состав БИС регистры микрокоманд и их приходится реализовать на внешних ИС малой степени интеграции. Ограничения по степени интеграции либо числу выводов БИС часто не позволяют выделить в них счетчик команд и он строится микропрограммно на обычных регистрах CPU общего назначения. В некоторых версиях CPU возможно вынесение блока регистров RX и реализация их в виде отдельной БИС [4].
В табл. 1.6 приведены основные параметры секционных БИС; их анализ позволяет сделать выводы о широком спектре возможных применений в диапазоне от микромощных систем невысокой производительности до высокопроизводительных систем универсального типа с характеристиками мощных мини-ЭВМ. При этом каждый из комплектов обладает своей сферой предпочтительного применения, что делает их взаимодополняющим рядом элементов для построения систем различного назначения.
Таблица 1.6. Основные параметры БИС центральных процессорных элементов
Обозначение БИС Разряд-ность, бит Число регистров Число шин, шт. Наличие MIR Счетчик команд Число сдвигателей, шт. Тактовая частота, мГц Сопряжение с ТТЛ Ток потребления, мВ • А Напряжение питания, В
RX АС
К582ИК1 4 8 2 3 + R7 2 0,5 — 150 + 1,2 ±0,1
К583ВС1 8 16 1 2 + — 1 2 + 300 + 1,2 ±0,2
К584ВС1 4 8 2 3 + R7 2 2 + 180 + 1,2 ±0,2
К587ИК2 4 8 1 2 + — 1 о,з — 20/1* + 9 ± 0,9
К588ВС2 16 16 1 1 + — 1 0,5-1 Рк 10/0,1* + 5 ±0,5
К589(К585) ИКО2 2 10 2 5 — — 1 10 + 190 + 5 ±0,25 ( + 5 ±0,5)
К1800ВС1 4 — 2 3 — — 1 20 — 250 -5,2 ±0,26; -2,0 ± 1
К1800РП6** 9 32 — 2 — — — 20 — 320 -5,2 ±0,26; -2,0 ±0,1
К1802ВС1 8 — 2 2 — — 2 10 + 240 + 5 ±0,5
К1802ИР1** 4 16 — 2 — — — 20 + 200 + 5 ±0,5
К1804ВС1 4 16 1 2 — — 2 1'0 + 240 + 5 ±0,5
К1804ВС2 4 16 1 2 — — 2*** 10 + 300 + 5 ±0,5
Примечание. Rr — сопряжение по входам через коллекторный резистор.
* В статическом режиме.
** Блок регистров общего назначения к БИС центрального процессора.
*** Содержит встроенные схемы условных переходов в микропрограммах (например, умножения).
22
Организация процессоров на основе набора секционных БИС. Объединение нескольких БИС секционных CPU для организации операционной части процессора иллюстрируется рис. 1.8, в. Все микросхемы получают одинаковые микрокоманды MI, синхронизируются единой синхросерией CLK и синхронно индицируют адреса из PC или А С по сигналу PR. Определение позиции БИС в процессоре осуществляется распайкой входов РО, Р1 и взаимной коммутацией шин сдвигов / переносов. Объединением т-раз-рядных шин образуются п х т-разрядные магистрали входа, выхода и адреса. Замыканием цепей переносов CI и СО и сдвигов SR и SL организуется совместная работа нескольких ALU при последовательном переносе между ними. Наряду с последовательными входами ALU в секционных БИС обычно реализуются выходы Р, G для подключения блоков ускоренного переноса (SCU), использующихся для уменьшения задержек распространения переноса между CPU.
Благодаря тому что счет адресов в PC обычно ведется последовательно, в порядке их нарастания или убывания, цепи распространения переносов в PC (PCI и РСО) не нуждаются в использовании блока ускоренного переноса и всегда строятся последовательно.
1.6. Архитектура блоков микропрограммного управления
Если изменение разрядности микропро-граммируемых процессоров достигается благодаря секционной структуре БИС CPU, то адаптация к конкретным алгоритмам — за счет возможности произвольного кодирования ЯОМ-микро-команд, адресуемого от БИС блоков микропрограммного управления (MCU).
Обобщенная логическая структура MCU. Обобщенная логическая схема блока микропрограммного управления (рис. 1.9) включает: логику условий (LU); регистр состояний (PS); логику циклов (LC); регистр команд (RI); схему образования адреса (PLA); логику прерываний (INTU); регистр микрокоманд (MIR) и адреса микрокоманд (RMA).
В каждом такте MCU генерирует адрес следующей микрокоманды на осно
ве местоположения внутри микропрограмм (RMA), кодов обрабатываемых команд (RI), состояний триггеров RS и значений вырабатываемых процессором и периферией условий DY, наличия запросов прерываний, поступающих от контроллера прерываний, кода текущей микрокоманды (MIR). Таким образом, MCU является «сердцем» микроЭВМ и выполняет обширный перечень сложных функций. Большое число выводов микросхем и высокая степень интеграции, необходимая для их реализации,
приводят к вырождению или упрощению ряда возможностей БИС или реализации MCU в виде нескольких микросхем.
Для исследования архитектур MCU прежде всего следует рассмотреть способы генерации адресов микрокоманд, заложенные при организации PLA.
Организация схем образования адреса. Простейшей дисциплиной адресации является принудительная, когда внутри каждой считанной из ROM микрокоманды находится поле (DA), определяющее адрес следующей ячейки. Использование принудительной адресации предоставляет широкие возможности по размещению микропрограмм, но связано с большими затратами объема памяти. Для входа в начальные ячейки ROM микропрограмм используется шина (DI), подключенная к выходу регистра команд, по которой в первых тактах подается адрес начала микропрограмм для каждого кода операции. Специальное поле (F) определяет источник адреса на входе мультиплексора (MUX). Ниже приведен фрагмент микропрограммы умножения, построенный с использованием принудительной адресации:
23
(ЛШ), (М/) (DA) (R0)m - (MIA\.
40 (AC, R0): = SRA(AC, R0) 46 0-46, 1-47
41 (AC, R0): = SRA (AC + RI, R0) 46 0-46, 1-47
46 (AC, R0): = SRA(AC, R0) 34 0-34, 1-35
47 (AC, R0): = SRA (AC + RI, R0) 34 0-34, 1-35
34 (AC, R0) : = SRA (AC, R0) 58 0-58, 1-59
35 (AC; R0): = SRA (AC + RI, R0) 58 0-58, 1-59
Ветвление между ячейками, выполняющими сдвиг при (R0) = 0 и сдвиг с суммированием при (R0)m = 1, может осуществляться наложением значения (R0)m через шину РУ на адрес следующей микрокоманды в младшем разряде.
В отличие от принудительной адресации, организация последовательностей адресов путем инкремента (либо декремента) текущего адреса в блоке инкремента (INC) не требует расширения поля микрокоманды в ROM, но накладывает ограничения по местонахождению следующих микрокоманд, что приводит к росту длины микропрограмм и большим сложностям в их размещении. Фрагмент микропрограммы умножения иллюстрирует возможности принудительной адресации:
программ, адреса возврата к которым запоминаются в стеке (STACK). Управление связями между микропрограммами осуществляется полем F (выбор источника адреса) и сигналами управления стеком: FE — выбор стека; PUP — загрузка /выдача адреса.
Модульное микропрограммирование позволяет использовать одни и те же микроподпрограммы при обработке различных команд, что резко сокращает объем используемой памяти.
Следующим шагом в развитии архитектуры MCU (рис. 1.10, в) является замена счетчика полноразрядным сумматором и введение в состав БИС счетчика циклов (TMR). Введение ALU позволяет осуществлять смещение адресов микрокоманд на произвольное число ячеек, за-
(ШЛ), (Ml) (CI)/(INC) (R0)m — (MIA)i+]
40 (AC, R0) : = SRA (AC, R0) 1/4-2 0-42, 1-43
41 (AC, R0): = SRA (AC + RI, R0) 1/+2 0-42, 1-43
42 (AC, R0) : = SRA (AC, R0) 1/4-2 0-44, 1-45
43 (AC, R0): = SRA (AC + RI, R0) 1/+2 0-44, 1-45
Условные переходы в простейшем случае также могут осуществляться наложением кодов условий (DY) на адреса микрокоманд (MIA). На рис. 1.10, а приведена схема (MCU), сочетающая в себе возможности принудительной и инкрементной адресации. Возможности обоих методов хорошо иллюстрированы на примере микропрограммы умножения, требующей для ^-разрядных операндов 2т ячеек памяти микрокоманд.
Введение в состав инкрементного MCU стека адресов (рис. 1.10,6) позволяет организовать модульное микропрограммирование с осуществлением переходов между несколькими уровнями микро-
даваемое по шине DA или DY, что предоставляет программисту такие преимущества, как, например, индексирование самоперемещающихся программ для универсальных ЭВМ. Наличие счетчика циклов позволяет резко сократить затраты памяти при обработке циклических микропрограмм. Например, микропрограмма умножения модулей m-разрядных чисел теоретически может быть записана с использованием четырех ячеек: одной подготовительной, запускающей счетчик на подсчет частоты CLK (Start TMR); двух реализующих цикл умножения модулей чисел; одной для выхода из цикла с остановом счетчика (Stop TMR).
24
(МЫ), (М/) DA FE, PUP (R0)m - (MIA)i+
10 Start TMR 40 0, 1 0-40, 1-41
40 (AC, R0): = SRA(AC, R0) 40 0, 0 0-40, 1-41
41 (AC, R0): = SRA(AC + R1, R0) 40 0,0 0-40, 1-41
11 Stop TMR 12 1, 1 X—12
Выход из цикла может осуществляться сигналом переполнения таймера (INT= 0) с выбором из стека инкрементированного адреса ячейки входа в микроподпрограмму.
Другим подходом является использование для организации MCU комбинационной схемы (рис. 1.10, г), позволяющей за счет усечения по отношению к принудительной адресации возможностей переходов сократить суммарную разрядность DY и F поля. Например, в комплекте «1п-teZ-ЗООО» [16] для управления PLA БИС, генерирующей 9-разрядные адреса, используется 7-разрядная микрокоманда. Использование комбинационной схемы по отношению к MCU со встроенными ALU снижает степень интеграции и сокращает время такта БИС, но приводит к резкому усложнению микропрограммирования.
Известные блоки микропрограммного управления отличаются также наличием
и числом регистров, стоящих в тракте микропрограммного управления. Следует отметить три основные схемы включения этих регистров: на адресных входах ROM микрокоманд (RMA); на числовых выходах ROM микрокоманд (MIR); на входах и выходах ROM.
Рис 1.10, д — ж иллюстрирует все три схемы включения регистров. Первая и вторая схемы в принципе являются адекватными по быстродействию. Третья схема является избыточной. Ее недостатки либо преимущества по быстродействию определяются в каждом конкретном случае с учетом соотношения времени цикла регистров PLA и ROM.
Альтернативой всем перечисленным подходам является организация MCU со встроенным накопителем микропрограмм (рис. 1.10, з). БИС содержит: регистр команд (К/); регистр состояний (jRS); регистр управления (MIR); блок синхронизации исполнения микроопера
25
ций (С LG); регистр следующего адреса (КЛ); программируемую логическую матрицу (RLA) с заносимой при производстве информацией, ориентирующей БИС на обработку определенных фиксированных систем команд.
В состав функций MCU данного класса обычно вводится синхронизация сигналами запуска (STB) и исполнения (RDY) циклов обработки микроопераций и команд (END).
В связи с ограничением степени интеграции и числа выводов при таком подходе в одной БИС удается разместить лишь часть микропрограмм, поэтому при построении систем устройство управления реализуется на нескольких одинаковых БИС, координация работы которых ведется по шине END. Недостатком данного подхода является сложность микропрограммирования PLA, в связи с чем пользователь лишен, как правило, возможности модификации системы команд, что фактически переводит такие семейства в класс систем с фиксированной архитектурой. В табл. 1.7 приведены значения основных параметров БМУ секционных комплектов.
1.7. Назначение и архитектура периферийных БИС
Магистрально-модульная архитектура микропрограммируемых ЭВМ основана на унификации и мультиплексировании информационных, адресных и управляющих шин процессора, памяти и УВВ. Этот подход позволяет гибко комплекси-ровать на основе ограниченного набора модулей различные структуры вычислительных систем, наращивап, производительность процессоров, объем памяти, число и номенклатуру внешних устройств и открывает широкие возможности организации мультипроцессорных комплексов [12].
Мультиплексирование шин стало возможным благодаря организации двунаправленных магистралей, имеющих унифицированные электрические уровни линий связи, стандартные временные диаграммы работы, необходимые нагрузочные способности и быстродействие. Развитие архитектуры микропроцессорных комплектов БИС привело к по
явлению нового класса микросхем — периферийных, дальнейшая эволюция которых заложила основу развития следующих классов схем:
магистральных приемопередатчиков;
последовательных и параллельных программируемых каналов ввода/вы-вода;
системных контроллеров.
Структура БИС магистральных приемопередатчиков. Основным назначением магистральных приемопередатчиков является усиление электрических сигналов, согласование их уровней и реализация функций временной и логической буферизации данных. На рис. 1.11 приведена обобщенная логическая структура магистрального приемопередатчика. Обычно в его состав входят:
одна мощная магистраль (D0)4 предназначенная для реализации общесистемного интерфейса;
несколько внутрипроцессорных магистралей (£>/, ..., Dn), реализованных на основе выходных каскадов обычной мощности ;
коммутатор (MUX), реализующий полный граф возможных пересылок между магистралями;
набор буферных регистров данных (К/,..., Rn);
схема паритетного контроля CHU, определяющая значение разрядов контроля С НО по четности или нечетности с учетом значения входного бита (СНГ);
схемы управления, реализованные в виде дешифратора микроопераций и регистра микрокоманд (DC, MIR).
Для обеспечения возможности организации произвольных временных диаграмм в БИС обычно разделяются стробы выдачи данных в магистрали STBO, ..., STBn и приема информации во
26
Таблица 1.7. Основные параметры БИС блоков микропрограммного управления
Обозначение БИС Назначение Разрядность, бит Число входов условий, шт. Режимы адресации Наличие прерываний Тактовая частота, МГц Стыковка с ТТЛ Ток потребления мА Напряжение питания, В
микрокоманд адреса шины команд регистра состояний
ПА сч ксх
К583ИК1 Генерация адресов памяти 8 16 16 1 1 + + - + 1 + 300
К584ВУ1 БМУ 14 10 16 - 2 + + + + 2 + 150 +1,2±0,2
К584ВГ1 Контроллер состояний 10 — 16 8 10 — — — ± 2 ± 150
К587РП11 — К587РП15 Управляющая память - 13 14 4 4 + - + - 0,3 - 20/1 + 9 ±0,9
К588ВУ2 (0001-0005) То же - 13 16 4 4 + - + - 0,5 + 10/0,1 + 5 ±0,5
К589(585)ИК01 БМУ 8 9 8 2 1 - - •Г -1- 10 ± 170 + 5 ± 0,25
КР1804ВУ1 Секция БМУ 7 4 4 — 4 + + — — 10 + 130
КР1804ВУ2 » » 7 4 - - — + + - - 10 + 130
КР1804ВУЗ Контроллер БМУ 4 - - - 1 - - + - 20 + 100
КР1804ВУ4 БМУ 6-18 12 - - 1 + + + + 10 + 300 ±5 ±0,5
КР1804ВР2 Контроллер состояний 13-20 - - 8 4-9 - - - - 10 + 280
КР1804ВУ5 Генератор адресов памяти 5-11 4 — — — + + — — 10 + 280
К1800ВУ1 Секция БМУ 9-13 4 - 4 4 + 4- + - 20 280 -5,2 ±0,21; -2,0 ±0,1
Примечание В числителе указано потребление в динамическом, а в знаменателе — в статическом режиме.
внутренние регистры CLK1,..., CLKn, CLK.
В зависимости от технологии изготовления, архитектуры комплекта, степени интеграции интерфейсные БИС данного класса могут иметь значительные различия в структуре, обусловленные наличием либо отсутствием в их составе различных узлов. Условимся называть магистральными приемопередатчиками (МПП) БИС, содержащие большинство компонентов обобщенной логической структуры. Примером таких схем могут служить К583ВА1, К584ВВ1 [20]. Схемы, не имеющие встроенных регистров и схем контроля четности и ориентированные только на электрическое и временное согласование магистралей, будем называть двунаправленными шинными формирователями (ДШФ); примером ИС этого класса могут служить К589АП16, К589АП26 [4]. Микросхемы, выполняющие наряду с пересылками дополнительные функции, такие, как логическую обработку, счет числа данных и т. д., назовем устройствами обмена информацией (ОИ). БИС с одной входной, одной или двумя выходными магистралями и буферным регистром (К589ИР12) будем называть многоцелевым буферным регистром МБР [4]. Микросхемы, предназначенные для ретрансляции двунаправленных сигналов в различных направлениях (К53ОАП1), назовем двунаправленными усилителями (ДНУ) [1], а БИС, ориентированные на коммутацию большого числа магистралей, — коммутаторами магистралей (КМ). Весь этот спектр микросхем образует единую элементную базу, взаимно дополняющую друг друга при решении различных проблем, связанных с организацией интерфейса, включающего параллельные шины адреса/данных, независимые друг от друга сигнальные шины интерфейса, буферы ввода / вывода. В табл. 1.8 приведены значения основных параметров магистральных БИС.
При выборе подходящих для каждого конкретного применения БИС особое значение имеют электрические характеристики, которые могут быть разделены на три группы: 1) энергетические параметры (потребляемая мощность); 2) электрические характеристики выходных каскадов;
я s
ю Л
Н
28
К584ВВ1 мпп 8 3 ОК(М1,М2) ОК(МЗ) 8/0,4 53/6,7 (16/0,5) КЗ, КЧ, г 70-120 д, мк 200 (150) + 5 ±0,5
К588ИР1 МБР 8 2 ТРС 10/0,5 КЧ 180 д 10/0,1
К588ВА1 МПП 8 2 ТРС 10/0,5 КЧ 150 - Ю/0,1
К589АП16 ДШФ 4 3 ОК, ТРС 15/0,5 - 20 - 130 + 5 ± 0,5
К589АП26 ДШФ 4 3 ОК, ТРС 50/0,7 - 16 - 130
К589ИР12 МБР 8 2 ТРС 15/0,5 Пр 40 д 130
KI 800В А4 Ретранслятор ЭСЛ — ТТЛ 4 2 оэ-эсл ОК-ТТЛ 55/-1,75 10/0,6 - 5 д 130 -5,2 ±0,26; -2,0 ±0,1; ±5 ±0,25
K1800BA7 МПП 5 2 ОЭ 55/-1,75 - 5 д 80 -5,2 ±0,26; -2,0 ±0,1
К1801ВП1-034 МБР 16 2 ТРС 3,2/0,5 - 150 д 180 + 5 ±0,5
МПП 8 4 ТРС 3,2/0,5 - 150 д 180 ±5 ±0,5
KP1802BB1 ОИ 4 4 ТРС 15/0,5 Сч 50 д 240 ±5 ±0,5
KP1802BB2 ОИ - 1 ок 15/0,5 - 100 мк 240 ±5 ± 0,5
Примечание. ТРС — выход с тремя состояниями; ОК — открытый коллектор, ОЭ — открытый эмиттер; Сч — подсчет числа элементов массива; М — мажорирование, Н — выдача признака нуля; КЗ — контроль выходов на короткое замыкание линии; КЧ — контроль четности, Л — логическая обработка данных, Г — гистерезис на входах; Пр — выдача запросов на прерывание, Д, МК — регистры в тракте данных и в тракте микрокоманд.
3) электрические характеристики входных каскадов.
Выходные каскады магистральных приемопередатчиков. Обычно основное внимание уделяется электрическим параметрам выходных каскадов. Существует три типа выходов, удовлетворяющих требованиям организации двунаправленных
где Сн — емкость нагрузки; UOh> Uol~ стандартные значения напряжений (2,4 и 0,4 В); I0H, I0L— токи нагрузки каскада при низком и высоком выходном напряжении.
При оценке быстродействия каскада следует иметь в виду, что задержки t[B и tB не являются в чистом виде временем
ts Ilh
ВСС(5В)
Uoh(MB) Uih(MB)
UiL(0,8B)
Uol(O^B)
Ugnd№ B) ----Ucc(5B) ^—U0M(2,8B) ----Вон (MB)
UIH(2,0B)
— UIL(Ot8B) ----Bol(O^B)
Bgnd(OB)
te tnz
,Ihl
kc(5B)
Uon(VB)
TrUz(MB)
UoLM
Ilil
J/t^T—WB> 771Г t u^(0B)
te tub
—Ucc(BB)
----Uoh{2,8B) — U^B)
----UIb(0,8B)
-----Вш(ОВ)
Рис. 1.12
магистралей: выход с открытым коллектором (ОК); выход с открытым эмиттером (ОЭ); выход с тремя устойчивыми состояниями (ТРС).
Быстродействие обычного выхода (рис. 1.12, а) характеризуется тремя параметрами:
временем переключения сигнала из состояния высокого уровня в низкий (tHL);
временем переключения сигнала из состояния низкого уровня в высокий
временем рассасывания неосновных носителей в базах VI и V2 (Гв’2).
Выражения для приблизительной оценки времени переключения обычного выходного каскада приведены ниже:
= C\\(U0H ~ Uод/loL’i
lLH = Uон)! 1он*
рассасывания неосновных носителей из области базы транзисторов VI и V2. Например, при выключении V2 транзистор VI может включаться до истечения rj, поэтому время подготовки каскада к переключению может быть существенно сокращено.
Обычные выходные каскады не допускают «проводного» объединения выходов нескольких передатчиков в магистраль, что связано с возможностью одновременной выдачи разнополярных сигналов. В этом случае образуется цепь сквозного тока через транзисторы VI и V2 различных выходных каскадов, одновременно выдающих сигналы высокого и низкого потенциалов, что приводит к выходу из строя менее мощных транзисторов VI или эрозии шины ме
30
таллизации. Поэтому для организации магистралей обычные выходные каскады не используются.
Выход с ОК характеризуется, в первую очередь, максимальным током нагрузки I0L, определяющимся параметрами выходного транзистора (рис. 1.12,6). Длительность фронтов при использовании выхода с открытым коллектором может быть приблизительно определена так:
Ihl= Ch(UOm ~ Uод/Iol>
tm = СЛ exp [1 -
— (U-он ~ Uoi)/(Uom —
где Uом — напряжение на открытом коллекторе при запертом транзисторе; RK — номинал нагрузочного (коллекторного) резистора. В первом приближении Як = (UCc ~ UOi)/lot;
Напряжение U0M = Ucc ~ RJih, Лн =
N
= £ 11Нп, где IIHn — входной ток высо-л= 1
кого состояния по и-му входу, подключенному к OK, N — число нагрузок.
После подачи на вход транзистора VI запирающего потенциала началу фронта предшествует время рассасывания неосновных носителей в области базы tB, необходимое для вывода его из насыщенного состояния. Время tB зависит от параметров транзистора VI и организации предвыходного каскада ОК. Для большинства известных ТТЛ-схем время tB в мощных каскадах составляет 30 — 50 нс. При попытках уменьшить его снижается степень насыщения транзистора VI, что ведет к возрастанию напряжения U0L.
Выход с ТРС (рис. 1.12, в) содержит два генератора тока на транзисторах VI и V2. Причем генератор на V2 более мощный, чем на VI (обычно 50 мА и 10 — 20 мА у мощных каскадов).
Время отрицательного и положительного фронтов каскада с ТРС может быть рассчитано по выражениям:
*нь = Сн (U0H — U0L)/I0L;
Ilh = C\\(U0L— UOH)I I0H.
Время отрицательного фронта каскада с ТРС равно такому же времени каскада с ОК. Транзисторы VI и V2 работают в режиме насыщения при хорошем их фазировании. Одновременное отпирание обоих транзисторов снижает время выхо
да каскада при переключении из состояния насыщения (tB) менее 10 нс.
В третьем состоянии (закрыты V1 и V2) на выходе каскада устанавливается напряжение выключенного состояния — Uz, равное обычно около 1,4 В (при отсутствии подключенных нагрузок). При включении каскада для перехода из третьего состояния в состояние нуля или единицы необходимо время:
tzL=CH(Uz-U0l)/I0L;
tzH = Ch(UOh ~ Uz)/ 1он-
При этом процессу включения не предшествует время рассасывания, так как в исходном состоянии транзисторы VI и V2 заперты.
При выключении ТРС-каскада времени переходного процесса предшествует время рассасывания неосновных носителей в транзисторе VI или V2 (tB, tB), причем оно больше, чем tB, так как в процессе выключения каскада отсутствует влияние второго транзистора. Время выключения каскада может быть определено с учетом сопротивления запертого выхода (Rz) по выражениям:
tHz = CuRze*P [(^он — Uz)/(U0H _
- Uz)] * 2,7CHKZ, tZH = CHKzexp[l --(иг-и01)/(и7-и01)] = с^
При подключении к ТРС-выходам напряжение Uz различными входами может быть воспринято по-разному, например стандартным ТТЛ-входом оно будет воспринято как напряжение высокого уровня, а стандартным И2Л-входом — как напряжение низкого потенциала.
Выход с ОЭ (рис. 1.12, г) работает в линейном режиме и имеет большее быстродействие, чем выход с ОК, так как не требуется выведение транзистора из глубокого насыщения (tB мало). Время включения и выключения каскада с ОЭ может быть рассчитано так:
Uh = Си (Uон — UOlm)I 1он>
Ihl— CuRa exp [(L/qh — UOi)/(UOh ~ UOlm)], где Uolm = UGND 4- RaIOl~ напряжение на выходе каскада при запертом транзистору
ре VI. Ток IOl~ £ ^оьп, и — суммарный
п -= I
31
ток нагрузок, RA в первом приближении выбирается по правилу: RA=U0H/I0H. У каскада с ОЭ напряжение U0H выбирается с учетом обеспечения запаса по отношению к UIH в 0,4 —0,6 В для компенсации падения напряжения на длинных линиях передачи данных и для ТТЛ-схем обычно равно 2,8 В.
Значения основных параметров выходных каскадов приведены в табл. 1.9.
Таблица 1.9. Основные параметры выходных каскадов МПП (Сн = 200 пФ)
Тип каскадов МПП Л? А !он В Rh, Ом tLH tHL \jB
мА нс
Выход с ОК Выход с ОЭ Выход с ТРС 50 50 50 20 5 2,4 3,6 92 44 16 18 13 30 10 22 30 10 10
Анализ данных таблицы показывает, что наилучшие параметры для магистральных каскадов имеют ТРС и ОЭ. Кроме того, каскады с ОК и ОЭ имеют большие функциональные возможности за счет реализации «проводного» логического объединения. Каскады с ТРС допускают «проводное» объединение с рядом ограничений, связанных с возможностью выдачи в одну линию двумя передатчиками одновременно высокого и низкого потенциалов. В этом случае образуется цепь сквозного тока через транзисторы VI и V2 разных выходных каскадов, что приводит к выходу из строя менее мощного транзистора VI или эрозии шины металлизации. Реализация ТРС-выходов требует организации более мощных цепей питания БИС, так как все токи выхода текут через ее внутренние транзисторы. Таким образом, совокупность перечисленных факторов не дает какому-либо из типов выходов подавляющих преимуществ перед остальными, что способствует развитию каждого из направлений.
Дополнительными функциями выходных магистральных каскадов могут являться защита от перегрузок и автоматическая адаптация к требуемой нагрузке линии. Рассмотрим эти функции выходных магистральных каскадов на при
32
мере выхода с ОК, функциональная и электрическая принципиальная схемы которого приведены на рис. 1.12, д,е. Каскад обеспечивает автоматическую адаптацию к нагрузке по выходу в двух режимах:
Z0L^16 мА при Сш ^0,4 В;
I0L 53 мА при U0L < 0,7 В.
Это достигается за счет использования двух предвыходных усилителей (АМР1 и АМР2), обеспечивающих ток раскачки транзистора VI в 5 и 12 мА. Коэффициент усиления р транзистора VI в диапазоне рабочих температур от — 60 до -I- 125 °C не менее 3. Поэтому при работе АМР1 обеспечивается ток нагрузки 16 мА, а при совместной работе АМР1 и АМР2 — 53 мА. Для управления работой предусилителей используются два компаратора напряжений (СМР1, СМР2). Причем СМР1 отключает АМР2 при достижении на выходе каскада напряжения U(>L < 0,5 В, а СМР2 отключает оба предусилителя при U0L 0,8 В. Для исключения ложного срабатывания защиты выхода при включении каскада в его состав введен элемент задержки £>, отключающий на время прохождения фронта сигнала (около 100 нс) СМР2. При выключении АМР2 от источника питания выходным каскадом отбирается ток, меньший на 12 мА, что приводит к экономии мощности около 60 мВ • А на один выходной каскад и в пересчете на 8-разрядную БИС дает выигрыш в 0,5 В А. Таким образом, каскад обеспечивает три режима работы:
малой нагрузки В, Iol^
16 мА, Рсс 35 мВ А);
большой нагрузки (l/OL^0,7 В, Iol^ ^53 мА, Рсс ^95 мВ А);
отключения по перегрузке выхода (UOL>0,7 В, IOl=0, Рсс^вЛ® мВ А),
где Рсс- мощность, отбираемая от источника питания через внутренние цепи БИС.
Нагрузочная способность выходных каскадов. Выходы магистральных элементов должны обеспечивать необходимую нагрузочную способность, определяемую числом и характеристиками подключенных к выходу БИС источников и приемников информации. Расчет нагрузочной способности проиллюстрируем на
примере выхода с открытым коллектором.
Расчет номинала резистора RK, подключенного к выходу с ОК, осуществляется с учетом напряжения коллектора U0I), числа источников р и числа приемников W, подключенных к магистрали, по уравнениям для напряжения высокого и низкого потенциала. Эквивалентные электрические схемы для выведения уравнений, характеризующих допустимые значения Кк, приведены на рис. 1.13,л,6.
большим уровнем помех, чем обычные логические цепи. Самым простым является обычный входной каскад (рис. 1.14, а), характеризующийся временем включения и выключения (tLH, tHL), отсчитываемым от уровня входного сигнала (7/ = = 1,4 В.
С целью улучшения помехозащищенности часто используется входной каскад с триггером Шмитта (рис. 1.14,6), переключение которого в состояние логической единицы осуществляется при UJH = = 1,7-г 1,8 В, а в состояние логического
Номинал сопротивления должен быть в пределах
U('C UOL < R < ^СС ~ Ц°н
Ц)ь ~ N Ьь + N Ьн
При использовании выходов с ОК ток I0L втекает в БИС по внешней цепи через RK, что снижает рассеиваемую в корпусе БИС мощность. Реализация достаточно мощных предвыходных каскадов требует большого тока раскачки, составляющего для маг истральных приемопередатчиков от 10 до 30% общего тока потребления БИС.
Номинал емкости нагрузки Сн рассчитывается как сумма емкостей подключенных выходных и выходных каскадов и емкости линии передачи информации по формуле
С, = + т|Со + NCi,
где / — длина линии связи; CL— погонная емкость кабеля; Со, С/—выходная и входная емкости подключенных каскадов.
Входные каскады магистральных приемопередатчиков. Входные каскады так же, как и выходные, должны строиться с учетом особенностей работы на двунаправленные линии, характеризующиеся
нуля — при UIL = 0,7 -г 0,8 В. Таким образом, каскад имеет петлевую характеристику с напряжением гистерезиса UG = = UiH~^ib равным 0,8 —1,0 В. Недостатками приведенной схемы являются сложность и большое время переключения из-за наличия последовательно соединенных транзисторов.
В настоящее время широкое распространение получил каскад с гистерезисной характеристикой (рис. 1.14, в), занимающий меньшую площадь кристалла и имеющий меньшие задержки.
Учитывая широкое распространение И2Л БИС, имеет смысл рассмотреть особенности их стандартных входных каскадов (рис. 1.14, г). На начальном участке (UD С/ < UIH) наклон характеристики определяется сопротивлением последовательной цепочки Rl, R2, при этом ток Л= Ь^//(Я1 + R2). После отпирания входного транзистора ток « Ui/Rl, так как резистор R2 зашунтирован переходом база — эмиттер VI. После превышения входным напряжением потенциала UIHB наступает пробой входного транзистора и ток Ij резко возрастает. При превышении допустимого отрицательного напряжения на входе (t7/>CD) может наступить пробой антизвонного диода. Для
2 С. Хвощ и др
33
стандартных И2Л-входов UD= —1,5 В, Uihb > 6 В.
В отличие от стандартного ТТЛ-входа И2Л-входной каскад потребляет ток, втекающий из внешней цепи. Брошенный И2Л-вход воспринимает свое состояние как входное напряжение низкого уровня. И2Л-вход не выдает, как ТТЛ, ток входа
подключаются к интерфейсу микропроцессора либо как внешние устройства, либо адресуются в едином адресном поле памяти с использованием стандартных сигналов записи WR, считывания RD, сброса RESET, выборки кристалла CS и синхронизации CLK. Настройка на определенный алгоритм обмена ведется
Рис. 1.14
низкого потенциала (I/L«0) и более помехоустойчив, но обладает меньшим быстродействием (время переключения 30 — 50 нс). Входные уровни напряжений нуля и единицы совпадают с уровнями ТТЛ-входов: U/L^ 0,8 В; UIH^2fi В.
Последовательные и параллельные программируемые каналы ввода / вывода. Стандартизация интерфейсов микроЭВМ привела к появлению специализированных БИС, ориентированных на работу с фиксированными шинами и имеющих, как правило, программное управление. Наличие фиксированной системы команд и интерфейса у однокристальных микропроцессоров, таких, как К58ОИК8О, обусловило появление БИС программируемых каналов, ориентированных на интерфейсы ИРПР, ИРПС, ИЛПС. К этим схемам прежде всего следует отнести К580ИК51 — последовательный программируемый интерфейс
и К580ИК55 — параллельный программируемый интерфейс данных [2]. Обе БИС
посылкой инициирующей последовательности системных команд, подготовляющих БИС к работе.
Стандартизация интерфейсов микро-программируемых ЭВМ и введение стандартов на последовательные мультиплексные каналы данных привели к разработке аналогичных БИС и для секционных комплектов. Например, в качестве стандарта для 16-разрядных микроЭВМ принят интерфейс по ОСТ 11.305.903 — 80. В настоящее время имеются микросхемы, предназначенные для реализации функций контроллеров магистрали, ориентированные на этот стандарт [25]. Ведутся интенсивные работы по созданию комплектов БИС, ориентированных на работу со стандартным мультиплексным последовательным каналом с гальванической развязкой абонентов [22].
Системные контроллеры. К данному классу относятся БИС, ориентированные на реализацию специфических функций,
34
таких, как обработка приоритетов прерываний, управление прямым доступом к памяти системы, подсчет числа событий или таймирование. Использование системных контроллеров резко снижает аппаратные затраты и облегчает проектирование микропроцессорных систем, делая его блочным — опирающимся на набор стандартных решений. В последнее время появился широкий спектр специализированных БИС, таких, как селекторы адреса, контроллеры ЗУ и т. д., которые также относятся к данному классу.
1.8. Принципы организации и применения микросхем группового ускоренного переноса
Использование секционных микропроцессоров позволяет строить процессоры микро- и мини-ЭВМ произвольной разрядности за счет объединения нескольких БИС по цепям распространения сдвигов
пользовании п ш-разрядных ALU. При арифметической обработке операндов Л = {Ло, Ль ..., Ап_ t} и В = {Во, Bi, ..., Вп_{} результат обработки S = {50, •••,
Sn _,} и сигнал выходного переноса СО генерируются с учетом кода микрокоманды (MZ), настраивающего ALU на определенные функциональные преобразования и значения входного переноса (CZ).
Если представить временную диаграмму работы микропроцессора временем : tc — задержкой S от входного переноса; tsAB — задержкой S от операндов; Гм/ — задержкой S от управляющего кода; tc~ задержкой выходного переноса от входного; tAB— задержкой выходного переноса от операндов; ^/—задержкой выходного кода от управления, то в первом приближении время цикла процессора, построенного на основе п БИС, оценивается так:
tc max {ntc, (п — 1)г£ + fc}>
A=--{AOyAf,...,A„ J
и переносов. Это ведет к повышению времени выполнения арифметических операций, что связано с необходимостью последовательного распространения переноса между отдельными БИС [17]. На рис. 1.15, а приведена организация процессора с разрядностью п х т бит при ис-
2*
где ntc~ полная задержка в тракте распространения переносов; (и — 1) tc + 4- tc — полная задержка результата в последнем с учетом задержки сигнала переноса на его входе.
Для сокращения времени цикла процессоров в состав микропрограмми-
35
руемых комплектов БИС вводятся микросхемы блоков ускоренного переноса SCU [1, 17, 20].
Для подключения к ALU блоков ускоренного переноса необходимо внутри БИС предусмотреть специальный блок, генерирующий сигналы образования G и распространения Р ускоренного переноса между блоками ALU.
входов ускоренного переноса Ph G, до выходов Cf.
Блок ускоренного переноса воспринимает сигнал входного переноса (CI = Со) и сигналы образования и распространения ускоренного переноса в ALU (Ph Gf), поступающие на одноименные входы SCU. Так как образуемые на выходах ALU сигналы Ph G, не зависят от значе-
р,с(шГ P,G(SCU) ~ Pf,G1(SCUy_
Рис. 1.16
Для операции сложения 4-разрядных чисел сигналы Р и G должны генерироваться по правилу:
р = рзР2Р1Ро;_________
G = д3 + д2Рз + Р1Р2Р3 + б'оРзРгР^о;
Pi = а, © bi, gt = аД (i = 0, 1, 2, 3),
где Pi — поразрядные значения переносов; bi— поразрядные значения операндов; gt— поразрядные сигналы подготовки переносов.
На рис. 1.15,6 приведена структура (и х т)-разрядного процессора, построенного на основе п ш-разрядных ALU, и гипотетической схемы ускоренного переноса, временная диаграмма работы которого приведена на рис. 1.16, где обозначено время задержки распространения сигналов: 1авс— от входа переноса CI до выходов Р, G, ALU; tcpG — от входов ускоренного переноса Р„ G, до выходов Р, G блока ускоренного переноса; tcpc~ от
ния входных переносов для секций, то общее время распространения сигнала переноса до входа последнего ALU таково:
tcn _ j = fABC + tcPG-
Так как задержка в образовании сигналов S в ALU всегда больше, чем задержка в образовании переноса СО, то время цикла процессора с SCU в первом приближении определяется так:
t* + tcPG + tc-
Выигрыш в быстродействии процессора с SCU по сравнению с последовательным соединением ALU может быть рассчитан по выражению
= (п — 1) tc — [две — tcPG-
Наличие в некоторых серийно выпускаемых SCU каскадных выходов ускоренного переноса Рп, Gn, наряду с выходом переноса С„, позволяет строить процессоры с несколькими уровнями
36
ускорения переноса для достижения предельного быстродействия. Кроме того, известны и «нетрадиционные» способы применения блоков ускоренного переноса, например для ускорения сигналов группового разрешения запросов прерываний при использовании нескольких БИС-блоков приоритетных прерываний [17].
1.9. Принципы синхронизации микропроцессорных комплектов БИС
Одной из проблем разработки микроЭВМ является надежная синхронизация функционально-сложных БИС с использованием минимального числа синхросерий и служебных выводов, ограниченных малым числом выводов корпуса [21]. При этом различным архитектурам
комплектов соответствуют различные требования к тактированию БИС, что порождает большое число различных способов организации систем синхронизации.
Классификация систем синхронизации.
Использование архитектуры однокристальных микропроцессоров требует синхронизации внешних БИС в соответствии с типом команд, фазой их исполнения и алгоритмами межблочного обмена, заложенными при разработке микропроцессора. Классическим примером этой концепции служит система синхронизации микропроцессора К58ОИК8О, приведенная на рис. 1.17, а. Совокупность сигналов и шин делится на три функциональные группы: 1) задающие синхросерии, служащие опорой системы синхронизации во времени; 2) сигналы настройки (подготовки) цепей обмена для каждого типа машинных циклов; 3) сигналы син-
37
хронизации обмена внутри машинного цикла.
Принятая система синхронизации требует классификации всех типов возможных пересылок данных и введения понятий машинных циклов, на которые разбиваются все команды. Циклы содержат несколько машинных тактов, по длительности кратных одному периоду задающей серии. При этом для сокращения числа выводов обычно используется мультиплексирование шин, например в первом такте каждого машинного цикла по шине данных во внешний регистр загружается слово-состояние, настраивающее интерфейс на определенный тип обмена.
Архитектура секционных микропроцессоров, не ориентированная на обработку фиксированных систем команд и на конкретный интерфейс, исключает использование этой концепции и требует более тривиальных способов тактирования работы отдельных БИС, на основе которых может быть организована произвольная система синхронизации микроЭВМ.
В качестве элементарных систем в настоящее время наиболее распространены синхронные и асинхронные системы тактирования. Примером асинхронной системы могут ^служить комплекты К587 и К588. Работа микроЭВМ тактируется не «жесткой» синхросерией, а сигналами, индицирующими начало и окончание операций (STB, RDY), генерируемыми внутри БИС и соотносящимися с определенными микрооперациями и присущими им задержками (рис. 1.17, б). На уровне команд синхронизация осуществляется сигналом конца команды (END), генерируемым по зашитым в управляющую память (MCU) микропрограммам. Обмен данными во всех магистралях сопровождается сигналами квитирования (SD), генерируемыми встроенными в БИС схемами управления обмена. Организация произвольного интерфейса может быть осуществлена за счет использования дополнительных схем, исполняющих роль арбитра-таймера.
Наибольшее распространение в секционных комплектах получили системы с «жестким» разнесением действий по синхросериям, вырабатываемым задающим генератором (SGN). При этом время 38
цикла обычно задается исходя из максимальной задержки в распространении сигналов, и все БИС тактируются от одного генератора (рис. 1.17, в). Использование этой концепции позволяет упростить схемы БИС, организовать произвольную систему синхронизации и предельно упростить алгоритмы взаимодействия микросхем за счет привязки моментов фиксации данных к фронтам задающих серий. Системы «жесткой» синхронизации приняты в МП К серий К583, К584, К585, К589, К1800, К1802, К1804 [1, 4, 16, 20].
Обобщенная логическая схема генераторов «жесткой» синхронизации. В наиболее развитых системах «жесггой» синхронизации используется не фиксированное, а плавающее время цикла, что достигается путем останова и перезапуска генераторов синхронизации в зависимости от наличия сигналов, свидетельствующих об окончании процессов считывания/записи данных из внешних устройств и памяти. В зависимости от типа исполняемых микрокоманд возможно значительное изменение времени задержки ALU, адаптация к которому в ряде случаев осуществляется за счет управления синхронизатором из микрокоманды. В секционных комплектах с наиболее развитой архитектурой используется не одна, а несколько синхросерий, стробирующих прием микрокоманд, прием данных, выдачу данных в различные магистрали. Наличие нескольких синхросерий позволяет организовать логическую нагрузку систем синхронизации, при которой в зависимости от присутствия или очередности поступления различных синхросерий осуществляется модификация типа микрокоманды и повышаются логические возможности комплекта.
На рис. 1.18, а приведена обобщенная логическая схема синхронизатора, удовлетворяющая всему перечню выдвинутых требований. Использование входов (запуск — STR, приостанов — STP и останов — HALT) позволяет остановить синхросерию внутри цикла либо после его окончания, а затем запустить в произвольный момент времени, что может широко использоваться также и при наладке процессора. Управление типом цикла по входам программирования режи-
ма (С/,..., Ст) позволяет перенастраивать синхронизатор на различные режимы из микрокоманды. Наличие нескольких выходов синхросерий (CLK1, ..., CLKn) позволяет организовать системы синхронизации с разнесением фаз исполнения микрокоманд. Распределитель импульсов в таких синхронизато-
имеем tf- = 135 нс, что повышает быстродействие в 1,5 раза. Приведенный на рис. 1.18,6 график иллюстрирует снижение среднего времени цикла микропроцессора в зависимости от соотношения числа «коротких» и «длинных» микроопераций (5К и 5ДЛ) при использовании к и / групп микрокоманд разной длительности (к > /).
рах обычно строится на основе либо сдвигающего регистра, либо счетчика с дешифратором (SRGjCT), закон выдачи CLK зашивается в PLA.
Для оценки выигрыша в быстродействии процессора от введения «плавающего» цикла определим среднее значение времени цикла для системы, которая исполняет за какой-то отрезок времени 30% микрокоманд с tc < t|, 20% с tc < t2 и 50% с tc ty При использовании фиксированного цикла tc > max {t\, г2, £з}> при плавающем цикле Г* = 0,3rt + 0,2r2 + 0,5t3. Для t\ — 200 нс, t2 = 150 нс и г3 = 100 нс
Временная диаграмма работы SGN, иллюстрирующая пуск, останов и перезапуск, приведена на рис. 1.18, в.
1.10. Назначение и организация БИС запоминающих устройств
Наибольший удельный вес по числу микросхем и суммарной их стоимости в современных мини- и микроЭВМ имеет система памяти, в несколько раз превосходящая соответствующие показатели модуля процессора. Универсальные мини-и микроЭВМ имеют резидентную память
39
объемом от 32 до 256К слов. Наряду с этим используется внешняя память на магнитных дисках и лентах, а также динамические ЗУ, работающие на эффекте цилиндрических магнитных доменов ЦМД. В микроЭВМ специального назна-
поминающих устройств по назначению, режиму работы, технологии и способу занесения информации приведена на рис. 1.19, а.
ОЗУ статического типа получили наибольшее распространение в системах па-
Статические (RAM)
Динами че — Масочные
ские(НАМР)
ПЗУ
Однократно электрически программируемые (PROM)
Репрограммируемые (RPR0M)
Биполярные Униполярные
Биполярные Униполярные Биполярные Униполярные
Эл. запись и стирание
Эл. запись, УФ-стирание
S3
S3
к?
е?
R?
се
чения используется резидентная память объемом от 4 до 64К слов.
Классификация БИС ЗУ. Основная элементная база систем резидентной памяти современных мини- и микроЭВМ — БИС запоминающих устройств. По режиму занесения информации БИС делятся на оперативные (ОЗУ/КЛМ) и постоянные (ПЗУ/КОМ), по режиму работы — на статические (RAM) и динамические (RAMD), по технологии изготовления — на биполярные и униполярные (МОП). Классификация БИС за-
мяти машин специального назначения, так как обладают большим быстродействием и надежностью. Системы памяти универсальных мини- и микроЭВМ строятся, как правило, с использованием БИС ОЗУ динамического типа, обладающих большей степенью интеграции.
Блоки постоянной памяти микроЭВМ специального назначения строятся с использованием ПЗУ масочного типа, информация в которые заносится в процессе производства БИС. На этапах отладки матобеспечения или при малой тиражно-
40
сти систем используются БИС электрически программируемых (ППЗУ/РКОМ) или прожигаемых ПЗУ, а также репро-граммируемых (РПЗУ/RPROM) с электрической записью и стиранием или с электрической записью и стиранием данных ультрафиолетом (УФ). Основные параметры наиболее характерных представителей БИС ЗУ различных классов приведены в табл. 1.10.
Организация БИС ЗУ. Обобщенная структурная схема БИС ОЗУ приведена на рис. 1.19,6, в ее состав входят:
дешифратор адреса строки DCS; дешифратор адреса столбца DCK; накопитель информации М; устройство управления CU;
буфер данных BD.
В современных БИС ЗУ используется двухкоординатная система выборки, при которой /^-разрядный адрес ячейки представляется совокупностью s-разрядного адреса строки и /с-разрядного адреса столбца (m = s + /с), на пересечении которых лежит выбираемая ячейка. Использование двухкоординатной адресации резко сокращает число и длину адресных шин на кристалле БИС, а также позволяет выбрать более удачную геометрию кристалла, приближающуюся к квадрату. Так, например, для БИС емкостью в 16К ячеек (mi = 14) при однокоординатной системе адресации требуется 214= 16384 адресных шин, что делает кристалл технически неисполнимым. При двухкоординатной системе адресации и s = к = 7 число адресных шин равно 2 7 + 2 7 = 256, что вполне приемлемо.
Структура ячейки КМОП ОЗУ при двухкоординатной системе адресации приведена на рис. 1.19, в. Ячейка выбирается при подаче на входы s, и kj напряжений высокого потенциала. При записи единицы на вход DH подается высокий потенциал, а на шину DL— низкий; при записи нуля — наоборот. Считывание информации осуществляется подачей низкого потенциала на шину RD (CS, RW = 01), при этом данные поступают на шины DH, Dl. В статическом режиме ячейка практически не потребляет энергии.
В настоящее время наибольшее распространение получают БИС-памяти с организацией 1К х 4, 2К х 8, 4К х 1, 4К х 4, 16К х 1, 16К х 4, 64К х 1, 64К х 8,
256К х 1, 256К х 8 бит, а также БИС-памяти, непосредственно сопрягаемые с интерфейсом организацией 1К х 16, 4К х 16 бит. Использование одно- и многоразрядных БИС ЗУ предоставляет ряд взаимных преимуществ, например при наличии памяти емкостью 16К бит для построения блока памяти емкостью 2К х х 16 наиболее удобно использовать БИС с организацией 2К х 8, а при емкости блока 16К х 16 — БИС с организацией 16К х 1, так как они создадут при этом наименьшую нагрузку на шину данных.
Организация блоков памяти микроЭВМ. Структурная схема блока емкостью 4К 16-разрядных слов, подключаемого к общей шине по ОСТ 11.305.903 — 80, приведена на рис. 1.19, г. В его состав входят: набор БИС накопителя с организацией 4К х 1 (RAM); набор БИС магистральных приемопередатчиков (MBF); контроллер блока ЗУ (MCU); устройство контроля работы накопителя (CHU); времязадающие элементы циклов чтения/записи данных (Rl, R2, Cl, С2).
В функции MCU входит сопряжение внутренней временной диаграммы работы блока памяти с диаграммой работы общей шины, выдача на основе внешних управляющих сигналов (SYNC, DIN, DO-UT, WTBT) стробов выборки и чтения/ записи (CS, RWO, RW1), а также сигналов управления передачей данных (IN, OUT, STB). Распознавание адреса блока производится MCU на основе сравнения кода в адресном цикле, пересылаемого по шинам AD (15 — 13), с кодом, установленным на входах ADR (15 — 13).
Магистральные приемопередатчики согласуют нагрузочную способность общей шины и внутренних шин адреса и данных A, D блока ЗУ, а также сохраняют в течение цикла обращения адрес слова внутри блока в регистре RG, стробируемом по записи сигналом STB = = SYNC. По окончании цикла обмена MCU на основе сигналов XRD и XWR, определяющих длительность циклов чтения и записи, выдает в общую шину сигнал RPLY.
Объем оборудования контроля накопителя зависит от требуемой достоверности его работы. Наибольшее распространение получили контроль накопителя по четности и использование кода Хэммин-
41
й Таблица 1.10. Основные параметры БИС ЗУ различного типа
Тип памяти Технология Обозначение БИС Организация, бит Время цикла, нс Цикл регенерации, мкм Мощность потребления, мВ • А Напряжение питания, В Сопряжение с ТТЛ Тип корпуса
И2Л, ТТЛШ ЭСЛ К541РУ2 К541РУЗ 1К х 4 16К х 1 140 120 - 500 1000 + 5,0 + 2107.18-1 239.24-1
ОЗУ статического типа КМОП К537РУЗ К537РУЗ 4К х 1 2К х 8 350 530 - 110/2,8* 150/5,1* + 5,0 2107.18-1 239.24-1
л-МОП К1809РУ1 1К х 16*** - - - + 5,0 + -
ОЗУ динамического типа л-МОП К565РУ5 К565РУ6 64К х 1 16К х 1 250/22 150/22 + 5,0 + 2103.16-5 2103.16-2
Масочные ПЗУ ТТЛШ л-МОП К555РЕ4 К1809РЕ1 2К х 8 4К х 8*** ПО - 850 500 + 5,0 + 5,0 + + 239.24-2
Прожигаемые ПЗУ ТТЛ, И2л ТТЛШ л-МОП К541РТ2 К556РТ7 К565РТ1 2К х 8 2К х 8 1К х 4 100 80 750 - 770 900 500 + 5,0 + + 5,0; -5,0; + 12,0 + + + 405.24-2 405.24-2 2104.22-3
ЭПЗУ р-МОП К1601Р1 К558РР1 1К х 4 256 х 8 2000 5000 5000***** 150 200 + 5,0; -12,0 Rk 405.24-2
ЭПЗУ со стиранием У О * Мощность потреблю * * RK — сопряжение с * ** БИС содержат бло] * *** Время цикла опред< ♦♦*** Время хранения ин< ЛИЗ МОП гния в динами1 ТТЛ через кол к сопряжения ( елено протокои формации — в К583РФ2 К573РФ4 ческом режиме. лекторный резист» г общей шиной гк 1ом обмена по ин часах. 2К х 8 8К х 8 ор выхода с С > ОСТ 11.305.9 терфейсу. 450 Ж. ЮЗ-80. 15000***** 10000***** 500 570 + 5,0 + 2106.24-5 2106.28-8
га. Для побайтного контроля четности необходимо использование двух дополнительных разрядов памяти и двух микросхем К155ИП2. Использование кодов Хэмминга позволяет не только контроли- ( ровать, но и исправлять ошибки одинарной или двойной кратности, для чего требует пяти-шести дополнительных разрядов и использование БИС-контроллера кодов Хэмминга. При наличии неисправленной ошибки CHU выдает сигнал ER, что блокирует выдачу сигнала RPLY и приводит к прерыванию процессора.
Реализация контроллера ЗУ на схемах малой и средней степени интеграции требует 40 — 50 корпусов ИС, поэтому в настоящее время широко применяются БИС МСИ. Их примерами могут служить К588ВГ2, К584ВГ2. В качестве БИС MBF могут использоваться К584ВВ1, К588ВА1, К588ИР1 и др. Примером контроллера кодов Хэмминга может служить БИС К555ВЖ1 [6].
Структура БИС ЗУ со встроенным интерфейсом. Показана на рис. 1.20, а на примере микросхемы К1809РУ1 [11]. В состав БИС входят:
блок сопряжения с интерфейсом (MCI/);
регистры адреса и данных (KGX, KGD);
накопитель (RAM);
блок задания адреса микросхемы (ADRU);
схема контроля накопителя (CHU).
Интересной особенностью БИС К1809РУ 1 является использование программируемого ADRU, занесение адреса БИС в который производится записью кода при обращении по фиксированному адресу FFF0. При этом же устанавливается разряд, позволяющий блокировать запись данных в накопитель, что позволяет использовать БИС в режиме функционального ПЗУ. Так как разряды накопителя ОЗУ равноценны, то допускается взаимная перестановка определенных битов шины адреса / данных (в частности, младших десяти разрядов). Благодаря этому адрес FFF0 может восприниматься различными БИС ОЗУ как адрес FFF1, FFF2, ... и т. д., что обеспечивает возможность подключения нескольких БИС ОЗУ к одной общей шине. Для коррекции ошибок, возникающих при записи данных
в накопитель, в БИС К1809РУ 1 используется метод инверсии записи, требующий при побайтном контроле использования двух дополнительных разрядов.
Другим примером БИС со встроенным интерфейсом может служить масочное ПЗУ К1809РЕ1, в котором адрес БИС в общей шине заносится в ADRU на этапе изготовления, а для исправления ошибок при чтении применяется код Хэмминга.
Методы повышения надежности работы блоков памяти. Задача обеспечения требуемой надежности полупроводниковой памяти решается не только применением более надежных запоминающих и логических микросхем, но и совершенствованием старых и поиском новых методов введения избыточности, обеспечивающей как увеличение выхода годных изделий при производстве, так и улучшение характеристик надежности при последующей эксплуатации ЗУ на БИС.
Для повышения надежности полупроводниковых накопителей в настоящее время наиболее эффективно используются методы динамической аппаратурной избыточности, простейшим из которых является метод, основанный на использовании контроля информации по четности. Применение контроля по четности, обнаруживающего любую ошибку с нечетной кратностью, основывается на предположении, что одновременно может отказать не более одного разряда в каждой группе проверки на четность. С увеличением числа неисправных разрядов обнаруживающая способность метода значительно падает. Увеличить обнаруживающие способности метода можно путем разбиения слова на группы с проверкой четности каждой из них. Следует отметить, что увеличение числа контрольных разрядов при этом повышает вероятность появления ошибки в этих разрядах, в результате чего может появиться сигнал ошибки в правильно работающем ЗУ. Другим недостатком этого метода является невозможность коррекции ошибок.
В последнее время для контроля ЗУ на БИС все шире применяются методы, основанные на использовании корректирующих кодов, среди которых важнейшим является код Хэмминга, который позволяет получать наиболее опти-
43
DO D1 D2 D3 D4 D5 DO D7 DO D9 DIO Dll D12 D13 D14 D15
кх X X X X X X X X
ко X X X X X X X X
KI X X X X X X X X
К2 X X X X X X X X
КЗ X X X X X X X X
К4 X X X X X X X X
00 01 02 03 04 05 06 07 08 09 10 11 12 13 14 15
HO KO KI DO K2 Dl D2 KJ D3 D4 D5 DO D7
10 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
K4 DO DO DIO Dll D12 D13 D14 D15
00 01 02 03 04 05 06 07 08 09 10 11 12 13 14 15
HO KX KO K1 DO Dl D2
16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
КЗ D3 D4 D5 D6 D7
32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47
K4 DO D9 DIO Dll D12.
48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63
D13 D14 D15
a)
мальные структуры корректирующих устройств и минимизировать приращение цикла обращения к памяти.
В общем случае построение кодов Хэмминга производится с помощью порождающей матрицы, содержащей к строк и г столбцов [23], где к — число разрядов в слове данных, г — число контрольных битов. При практической реализации процедура нахождения контрольных разрядов сводится к суммированию по модулю 2 определенных разрядов слова/данных. Для получения г контрольных битов нужно составить столько же независимых сумм по модулю два и расположить их на номерах позиций кодовой комбинации, равных 21, где i — номер проверочного разряда. При декодировании с исправлением ошибок получается r-разрядное число S — синдром, содержащий информацию о местонахождении ошибочного бита.
Возможно построение кодов Хэмминга с разным минимальным кодовым расстоянием, различающихся возможностями обнаружения и исправления ошибок. Код с минимальным расстоянием (d — 3) является самым простым и имеет минимальные возможности обнаружения ошибок: он позволяет однозначно локализовать любую однократную ошибку.
Контрольные биты формируются как сумма по модулю два от битов данных, обозначенных на рис. 1.20,6 (для 16-раз-рядного слова данных). При чтении контрольные биты, записанные в память, сравниваются с вновь образуемыми контрольными битами, образуя синдром. Если ошибок нет, то код синдрома равен нулю, в противном случае он указывает место ошибки, как это следует из рис. 1.20, в.
Недостатком кода Хэмминга с d = 3 является то, что он не может обнаружить ошибки с кратностью два и более. Получаемый в случае возникновения многократной ошибки синдром совпадает с одним из синдромов, образующихся при появлении однократной ошибки. В результате многократные ошибки автоматически «исправляются» и получается кодовое слово, не совпадающее с требуемым. Указанного недостатка лишен код Хэмминга с минимальным расстоянием d = 4, получаемый из кода с d = 3
добавлением еще одного контрольного разряда, представляющего собой результат суммирования по модулю два всех разрядов кодового слова (КХ на рис. 1.20,6). Модифицированный таким образом код Хэмминга позволяет кроме локализации однократной ошибки обнаруживать ошибки кратности два, три и выше (но нечетные). Синдром модифицированного кода Хэмминга указывает место ошибки, как это следует из рис. 1.20, г. Структура устройства, производящего выработку контрольных битов, синдрома, поиск и коррекцию ошибок [7], приведена на рис. 1.20, д.
Методы, основанные на использовании контроля по четности или корректирующих кодов, позволяют обнаруживать и исправлять ошибки, возникающие по вине как отказов запоминающих элементов, так и их сбоев.
Для обнаружения и исправления ошибок в статических оперативных ЗУ может применяться метод двойного инвертирования, позволяющий обнаруживать и исправлять ошибки любой кратности, возникающие по вине отказов элементов памяти, и требующий одного контрольного разряда на слово. При методе двойного инвертирования данные одновременно записываются в ЗУ и в регистр, причем контрольный бит в памяти имеет нулевое значение. Записанное слово сразу же читается и сравнивается с содержимым регистра. Если коды совпадают, то цикл записи заканчивается. Если в ячейке памяти имеется отказавший разряд и коды при сравнении не совпадают, то производится инвертирование содержимого регистра, помечается контрольный бит и эта информация записывается в память. При чтении проверяется контрольный бит и, если он помечен, данные инвертируются.
Пример. Требуется записать 10110010.
Ячейка памяти Контрольный бит Регистр 10010010 0 10110010
Сравнением устанавливаем несовпадение кодов, инвертируем содержимое регистра, помечаем контрольный бит:
10010010 1 01001101
Проинвертированное слово данных записывается в память:
01001101 1
При чтении слово данных инвертируется: 10110010
45
Данный метод имеет ряд существенных недостатков:
1) невозможность обнаружения и исправления ошибок, вызванных сбоями элементов памяти в процессе хранения информации;
2) при исправлении ошибки возможно внесение другой ошибки, если в этой же ячейке памяти есть неисправный запоминающий элемент, логическое состояние которого совпадает со значением записываемого в него бита;
3) значительное увеличение времени записи, так как кроме времени контроля требуются лишние обращения к накопителю.
В силу указанных недостатков метод двойного инвертирования малоэффективен для контроля памяти, однако в сочетании с другими методами он может оказаться весьма полезным и значительно повысить корректирующие возможности последних. Например, можно применять метод обнаружения и йсправления ошибок, основанный на сочетании контроля по четности и двойного инвертирования. В этом случае ошибки, обнаруженные путем проверки информации на четность, исправляются применением метода двойного инвертирования. Очень эффективно использование для обнаружения и коррекции ошибок комбинированного метода, основанного на сочетании модифицированного кода Хэмминга с d — 4 и двойного инвертирования. Данный метод позволяет исправлять имеющие значительную вероятность появления двойные ошибки, вызванные отказом запоминающего элемента и происшедшим по тому же адресу сбоем. Ошибка, вызванная отказом элемента памяти, исправляется двойным инвертированием, а ошибка, вызванная сбоем, — кодом Хэмминга. Этот метод позволяет также корректировать ошибки и более высокой кратности, если только одна из них обусловлена сбоем запоминающего элемента.
В некоторых случаях эффективным может оказаться использование для контроля накопителя и других корректирующих кодов, например векторного или кода Файра.
Контроль накопителя может снизить интенсивность сбоя систем в целом на 1 — 3 порядка.
46
1.11. Основы организации и применения базовых кристаллов БИС
Широкое распространение, наряду с традиционным подходом к проектированию БИС, в настоящее время получило использование базовых кристаллов для изготовления мелко- и среднесерийных по-лузаказных БИС. Основным преимуществом этой концепции является резкое сокращение сроков и стоимости разработки кристаллов за счет использования типовых матричных основ, настраиваемых на реализацию определенных схем путем нанесения одного или двух верхних слоев металлизации. При этом в два-три раза сокращаются сроки разработки, упрощается процесс испытания статических и динамических параметров, в ряде случаев вообще исключаются климатические и радиационные испытания БИС. Важным преимуществом полуза-казных приборов является простота использования средств автоматизации проектирования, что объясняется высокой степенью регулярности кристаллов полу-заказных БИС.
Недостатками базовых кристаллов являются большой расход кремния и ухудшение некоторых технических параметров, таких, как быстродействие и потребление энергии, что связано с реализацией БИС на основе ограниченной библиотеки базовых компонентов при фиксированном ряде ограниченных типоразмеров матриц. Это отрицательно сказывается на стоимости при большой тиражности производства схем.
Организация базовых кристаллов показана на рис. 1.21, а. В состав матрицы входят: контактные площадки 1 для разварки кристалла в корпусе; набор входных и выходных элементов сопряжения 2; основные базовые ячейки, из которых формируется заказанная схема 3.
По типу используемого набора и организации ячеек все базовые кристаллы можно разделить на четыре класса: не-скоммутированные логические матрицы (НЛМ); программируемые вентильные матрицы (ПВМ); программируемые логические матрицы (ПЛМ); комбинированные вентильные матрицы (КВМ).
По типу представления данных базовые кристаллы делятся на цифровые, аналоговые и цифроаналоговые схемы.
Для производства базовых кристаллов в настоящее время в основном используются технологические базисы ТТЛШ, МТТЛШ, И2Л, ЭСЛ и КМОП. Известны
входы-выходы и т. д.), а также внутренние ячейки (например, элементы три И — НЕ). Зашивка в НВМ схемы сводится к соединению между собой ячеек матрицы. Примером использования НВМ могут служить БИС К1801ВП1 с номерами прошивок 033, 034, 035, на которых
кристаллы, построенные по и-МОП-тех-нологии. Ячейки нескоммутированных логических матриц (рис. 1.21,6) проиллюстрируем на примере базового кристалла фирмы «Ферранти» (Ferrunti LTD Inc). В состав ячейки входят четыре транзистора, четыре резистора номиналом по 2 кОм, четыре — по 8 кОм, два диода. На основе однотипных ячеек возможно построение цифровых элементов в базисах РТЛ, ДТЛ, ТТЛ и ЭСЛ, а также аналоговых или цифроаналоговых схем. Обычно схемы, собранные на основе НЛМ, по уровню сложности соответствуют СИС.
Вентильные матрицы представляют собой нескоммутированные поля логических ячеек. В состав библиотеки компонентов НВМ (рис. 1.21, в) могут входить разные типы входных и выходных каскадов (с гистерезисом или обычный вход, выход с ТРС, с ОК, двунаправленные
в комплекте К1801 реализованы интерфейсные схемы.
Программируемые логические матрицы позволяют реализовать на своей основе более узкий класс устройств, представляющих, как правило, комбинационные схемы или автоматы без памяти. Примером ПЛМ может служить БИС К556РТ1, структура которой показана на рис. 1.21, г. Логические функции, реализуемые этой ПЛМ, представляются в дизъюнктивной нормальной форме [4]:
Bl = А1 л ЛЗ л Л5 л ЛЮ л Л15 v
v Л2 а ЛЗ а Л4 а Л8...
... v Л6 л Л7 а Л16;
В2 = Л1 а Л2 а ЛЗ а Л4 а Л5 v Л15;
В8 = Л4 л Л8 а ЛЮ а ЛИ у у Л7 а Л12 а Л13 а Л14,
47
при этом общее число конъюнкций для данной матрицы не должно превышать 48.
Информация в ПЛМ в общем случае может заноситься на этапе изготовления с помощью фотошаблона или путем электрического программирования перемычек.
Комбинированные вентильные матрицы сочетают в себе возможности НЛМ, ПВМ и ПЛМ. В состав базовой библиотеки элементов входят ячейки не-скоммутированных компонентов (транзисторы, диоды, резисторы), что позволяет собирать из них логические элементы с нестандартными характеристиками, ячейки обычных НВМ и укрупненные функциональные компоненты, такие, как регистры, триггеры, ПЛМ, АЛУ, матрицу ПЗУ или ОЗУ. Проектирование БИС на КВМ более дорогое, чем на ПВМ, но позволяет достигать лучшего качества кристаллов. Таким образом, КВМ являются промежуточным классом между ПВМ и заказными БИС. Использование КВМ характерно при проектировании малотиражных СБИС, таких, как процессоры цифровой обработки сигналов.
Характерными примерами КВМ могут служить изделия фирмы «Нейшнл Се-микондактор» (National Semiconductor Corp., США), включающие восемь блоков ППЗУ емкостью 32 х 5 бит каждый, или
КМОП-матрица фирмы «Хитачи» (Hitachi, Япония), включающая 12000 вентилей и ЮК бит памяти.
Использование укрупненных функциональных элементов базовой библиотеки КВМ позволяет сократить разрыв в площади одинаковых функциональных компонентов и быстродействии заказных БИС и ПВМ за счет перехода к их разработке от уровня нескоммутированных вентилей на уровень дискретных компонентов. При этом достигается более высокое быстродействие и одновременно сокращается площадь укрупненных элементов базовой библиотеки. В наиболее смелых прогнозах говорят о реализации контроллеров на КВМ, включающих в качестве компонента стандартные микропроцессоры.
Приведенная на рис. 1.21, д зависимость стоимости С с учетом затрат на разработку в пересчете на одну БИС от тиражности выпуска микросхем N для СИС, БИС и базовых кристаллов (БК) иллюстрирует экономические аспекты выбора способа реализации схемы. Как следует из рисунка, при повышении тиражности до 50—100 тыс. изделий использование базовых кристаллов становится дороже разработки заказных БИС.
В табл. 1.11 приведены значения основных параметров широко распространенных за рубежом семейств вентильных
Таблица 1.11. Основные параметры нескоммутированных вентильных матриц
Фирма-изготовитель Обозначение Технология Число вентилей, шт. Тип вентиля Число буферов Задерж-ка вентиля, нс Мощность потребления вентиля, мВ • А
/ О 10
«Фудзитсу» МВ 14000 208 — — 28 6,5 1,8
(Fujitsu LTD, Япо- МВ 15000 мттлш 512 ЗИ-НЕ 64 48 — 1,8 2,3
ния) МВ 17000 2108 — — 112 1,0 0,65
NEC Corp. (Япо- ц РВ6301Х 300 56 28 0,5 5,4 •
ния) ц РВ6310Х ЭСЛ 1200 4И-НЕ 88 48 — 0,7 1,9
ц РВ6320Х 2000 » 108 48 0,7 1,9
«Тошиба» (Toshiba TC15GOO8P 880 74
Corp., Япония) TC15G014P 1400 92
TC15G022P КМОП 2200 2И-НЕ — — 114 2,5 0,05
TC15GO32P 3200 138
TC15G060P 6000 186
Примечание. / — входные, О — выходные, IO — двунаправленные буферы.
48
матриц. Их анализ позволяет сделать вывод о широких перспективах применения ПВМ в составе универсальных и специализированных систем различного назначения.
1.12. Расчет надежностных характеристик микропроцессоров и микроЭВМ
В настоящее время достигнут уровень надежности БИС, характеризующийся интенсивностью отказов не более (10~6 4- 10~8) ч-1. Создаваемые микропроцессорные системы имеют время наработки на отказ в среднем около 30—100 тыс. ч при вероятности их безотказной работы около 95%. В связи с резким повышением надежности переход к элементной базе БИС привел к пересмотру методов обеспечения дальнейшего улучшения качества микропроцессорных систем, которое затрагивает как элементы БИС, так и архитектуру микроЭВМ.
Анализ надежностных характеристик БИС. Надежность БИС характеризуется в основном параметрическими отказами, обусловленными протеканием различных физико-химических процессов деградации в работающих микросхемах [1]. Для целенаправленного проведения работ по повышению надежности используются ускоренные методы оценки параметрической надежности БИС [8]. В последнее время широкое распространение получило использование ЭВМ для прогнозирования результатов испытаний БИС. При этом синтезируется модель деградации распределений параметров — критериев годности (ПКГ) с использованием экспериментальных либо теоретических пред
ставлений о дрейфе ПКГ, а затем имитируются процессы надежностных испытаний большого числа БИС.
Для получения информации о характере и скорости дрейфа ПКГ проводятся надежностные испытания небольшой (40 — 50 шт.) партии БИС при номинальной электрической нагрузке и повышенной температуре (около 400 К). Длительность испытаний составляет 5 — 10 тыс. ч с контролем ПКГ через каждые 100 ч. В качестве примера в табл. 1.12 приведены ПКГ для БИС К583ХЛ1, оценки их средних значений хср и среднеквадратические отклонения а в момент начала испытаний [8]. В результате испытаний устанавливается зависимость аппроксимации средних значений ПКГ по времени. Для большинства БИС она имеет вид: х = а + bt.
Методом наименьших квадратов определяется оценка коэффициентов (а, Ь) и их среднеквадратических отклонений (сга, приведенных в табл. 1.13. Таким образом, статистический анализ экспериментальных надежностных испытаний позволяет установить характер и скорость дрейфа ПКГ.
На основе полученных зависимостей производится статистическое имитационное моделирование надежностных испытаний на ЭВМ, где с помощью генератора случайных чисел и в соответствии с заданными параметрами а, Ь, <за, <зь осуществляется генерация значения скорости дрейфа vg для испытуемой БИС. Затем на основании известного начального распределения ПКГ генерируется выборка объемом п значений и рассчитывается время отказа. Из совокупности значений и времени отказов всех ПКГ выбираются наименьшие, которые принимаются
Таблица 1.12. Параметры — критерии годности БИС К583ХЛ1
Параметр —критерий годности Предельное допустимое значение иср о
Напряжение блокировки антизвонных диодов uD. в -1,5 0,900 0,0267
Напряжение выхода низкого уровня U0L, В 0,4 0,297 0,0109
Напряжение инжектора U^c, В > 1 1,53 0,071
Входной ток высокого уровня 7/т/, мкА 200 102,1 22,4
Выходной ток высокого уровня 1он, мкА < 450 294,7 53,4
Входной пробивной ток высокого уровня 11НВ, мкА 400 294,6 53,5
49
Таблица 1.13. Оценка величин а, Ь, <за, &ь Для БИС К583ХЛ1
ПКГ a b
Ud 0,8983 4,781 • 10-3 4,328-Ю-3 3,516-10“4
Col 1,1307 3.217-10-3 5,438-Ю-3 2,713-Ю-4
Ugc 1,522 -6,271-10-3 1,637-Ю-3 1,71-Ю-3
Uih 100,1 2,117 0,1213 0,1937
Сон 297,4 2,214 0,3764 0,2135
Iihb 296,2 2,383 0,3681 0,2238
Таблица 1.14. Значения надежностных характеристик по ПКГ и БИС
ПКГ Время наработки на отказ при 95 %-ном ресурсе, тыс. ч Интенсивность отказов , Ч 1
?в *0 ^В
UD 72,3 80,7 89,0 6,9-Ю-7 6,2-Ю-7 5,6 Ю-7
Col 63,2 77,3 91,4 8,0 - Ю-7 6,5-Ю-7 5,5- Ю-7
Cgc 64,0 67,9 71,8 7,8 - Ю-7 7,4-Ю-7 6,0 - Ю-7
Jih 26,0 32,4 38,4 1,9 - Ю-6 1,5-Ю-6 1,3-10-6
Ioh 36,7 46,7 56,7 1,4- Ю-6 1,1 • Ю-6 8,9-Ю-7
Iihb 14,8 18,8 22,8 3,4-Ю-6 2,7-Ю-6 2,2- Ю-6
БИС 14,8 18,8 22,8 3,4-Ю-6 2,7- Ю~6 2,2-Ю-6
Примечание. Здесь /н, Хн — нижние, Zo, Хо — точечные, ZB, Хв — верхние доверительные границы параметров t и X.
равными времени отказа БИС. Расчет повторяется для заданного числа m-приборов.
Для БИС К583ХЛ1 при т = 100 расчет занимает 40 мин машинного времени ЭВМ ЕС-1022. Проведенные тестовые расчеты указывают на хорошую сходимость оценок при таком объеме выборки. В результате расчета вероятности безотказной работы — Р (t) и интенсивности отказов — А, (г) для каждого ПКГ определяются параметры, улучшение которых приведет к получению заданной надежности БИС. Например, для БИС К583ХЛ1 в табл. 1.14 приведены значения 95%-но-го ресурса (показателя, характеризующего предельную работоспособность БИС и равного времени, в течение которого остаются работоспособными еще 95 % испытуемых схем) и соответствующих им интенсивностей отказов по каждому ПКГ и всей БИС в целом. Для БИС К583ХЛ1 установлено, что для увеличения 95%-но-го ресурса по параметрическим отказам на 10 тыс. ч необходимо увеличение тех
нологического запаса ПКГ по 11НВ на 25 мкА.
Оценка надежностных параметров микроЭВМ. Интенсивность отказов компонентов любого блока может быть определена так [13]:
Хк= f хд, i = 1
где Q — число элементов i-ro типа в блоке; X, — интенсивность их отказов; тп — общее число элементов.
Переход на элементную базу микропроцессоров связан с использованием магистрально-модульной архитектуры, при которой к общей шине подключаются блоки памяти, процессора и внешние устройства (рис. 1.22, а). Исходя из предположения, что общая надежность системы определяется интенсивностью отказов самого ненадежного блока, разработчик должен оценить параметры всех модулей, подключенных к общей шине, а затем предпринять меры для улучше
50
ния показателей худших подсистем, если заданный уровень надежности не достигнут.
Переход к элементной базе БИС привел к резкому сокращению числа микросхем, входящих в состав функциональных
Для оценки надежностных параметров наиболее часто используется вероятность исправной работы для t= 10000 ч.
Одним из распространенных путей повышения надежности вычислительных систем является троирование процессоров
бит
блоков, что привело к возрастанию вклада дискретных компонентов, таких как резисторы и конденсаторы, в суммарную интенсивность их отказов [18]. Поэтому естественным требованием с точки зрения надежности является замена дискретных компонентов резистивными и конденсаторными матрицами, что в ряде случаев позволяет снизить суммарную интенсивность отказов элементов блока на 30-50%.
Исходя из предположения, что интенсивность отказов пайки, монтажа печатной платы и других элементов составляет половину интенсивности отказов находящихся на ней элементов (к = 0,5), можно рассчитать время наработки на отказ платы с размещенным на ней функциональным блоком из выражения
тбл = 1/(1+/с)А* = 1Дбл,
где Хбл = (1 + = l,5Xfc.
Вероятность исправной работы блока за время t может быть оценена так:
Рбл = е-Хб-"'.
с мажорированием результата по дисциплине голосования «два из трех» (рис. 1.22,6). Вероятность безотказной работы троированного процессора TPU может быть оценена по выражению
Ptpu = 1 — [Qpu(t) + Gmg(0] = 2Р ри (t) — — Рри (0 + Pmg (0 — h
где QPU (г) = 1 — PPU (t) — вероятность отказа одного процессора; QmgW^I-— PMG (г) — вероятность отказа мажоритарного элемента MGU.
Элементной базой для организации мажоритарных элементов могут служить специальные БИС магистральных приемопередатчиков, такие, например, как К583КП1. При этом сложность мажоритарного элемента соизмерима со сложностью процессора, а задержка, которую он вносит, может снижать быстродействие системы на 50 — 200%. Условием достижения заданного повышения надежности системы при троировании процессора является следующее:
51
Ртри (0 NPРи (г), где N — заданное повышение надежности.
Это накладывает ограничение на соотношение надежности процессора и мажоритарного элемента:
Pmg(i) — 2)PPU(t) + Ppu(t) -I- 1 (при этом достижимое повышение надежности N 2 — Рри (г).
Например, для процессора с Ppu(t) = = 0,85 при t = 10000 ч условием сохранения надежности при троировании (У = 1) является PMG (t) = 0,87 или *kMG = О,85ХРС/. Достижимое повышение надежности [^mg(0=1] пРи этом составляет N = = 1,15.
Использование троирования может и снизить надежность процессора, например, для рассмотренного выше случая при Pmg(i) — Ppu(t) = 0,85 (XMG = )^ри), t — = 10000 ч в результате троирования достигается надежность РТри (0 = 0,82, меньшая надежности одного процессора.
Как и в процессорах, источниками отказов в микроЭВМ являются все устройства, подключенные к общей шине, при этом наиболее интенсивными являются блоки памяти, на которые приходится от 50 до 95% всех используемых в системе микросхем. Особенно большой интенсивностью сбоев отличаются БИС ОЗУ динамического типа (RAMD), надежностные параметры которых приведены в табл. 1.15. Зависимость надежности
Таблица 1.15. Интенсивность сбоев БИС динамических ОЗУ
Информационная емкость БИС RAMD, бит Случайные сбои, % на 1000 ч работы Постоянные сбои, % на 1000 ч работы
1К 0,001 0,0001
4К 0,02 0,002
16К 0J 0,011
64К 0,5 0,016
блоков памяти, построенных на БИС RAMD и ROM различной емкости, от их объема приведена на рис. 1.22, в (сплошные линии). При использовании БИС с емкостью 16К бит блок объемом более 16К шестнадцатиразрядных слов становится источником отказов, по интенсивности соизмеримым с процессо
52
ром; блоки же памяти RAMD вообще невозможно применять без специальных мер повышения их надежности.
Одним из способов повышения надежности работы систем памяти является использование кода Хэмминга для коррекции считываемых данных. Обобщенная схема блока ОЗУ с контролем накопителя в коде Хэмминга приведена на рис. 1.22, г. Для исправления однократных ошибок в «-разрядных словах необходимо использовать m = log2 п -I- 1 контрольных битов. Для п = 16 «1 = 5, при этом исправляются все ошибки одиночной кратности ER1, обнаруживаются все ошибки двойной кратности ER2. На рис. 1.22, в штриховыми линиями показана надежность работы накопителей блоков памяти при использовании кода Хэмминга с иг = 5. В настоящее время известно много отечественных и зарубежных БИС для контроля работы накопителей в кодах Хэмминга, их примерами могут служить БИС Л«12960, Л«12961 фирмы AMD Inc. (США), а также К555ВЖ1 [6, 7].
1.13. Методика комплексного сравнения параметров микропроцессоров
Комплексная сравнительная оценка качества микропроцессоров должна осуществляться по совокупности основных технико-экономических характеристик. В зависимости от конкретного назначения и области применения МП из общей совокупности характеристик при этом должны выделяться некоторые основные параметры. В общем виде задачу сравнительного анализа параметров МПК можно определить как вычисление значения функционала:
Е. = WitiVikiPjSiC:-,
llh lPl 1 1 Р&СУ где i — условный номер сравниваемого МПК; t(, yh кь pb sit
Cje[O,l] — пороговые коэффициенты, учитывающие соответствие МПК требованиям системы по производительности, диапазону рабочих температур, стойкости к факторам спецвоздействий, приемки заказчика, потреблению энергии, стоимости и габаритным размерам; И- — производительность МПК при ре
шении заданного системой класса задач; Pf— потребление энергии системы; S, — габаритные размеры системы (обычно объем в дм3); Cf— стоимость системы, построенной на i-м МП К.
Так как в настоящее время характерен магистрально-модульный принцип построения микропроцессорных систем, то соответствующие параметры должны определяться сначала для различных функциональных блоков, а затем приводиться к параметрам всей системы. При этом, естественно, допускается использование различной элементной фазы для реализации периферийных блоков и системы памяти с учетом в £, их особенностей. При расчете производительности необходимо учитывать время передачи данных по общей шине и время обращения к УВВ и памяти, иначе оценки будут необъективными.
Наибольшую сложность представляет вычисление критерия оценки производительности. При решении конкретной задачи производительность может быть определена временем ее завершения. Причем, чем оно меньше, тем производительность выше. Существенные различия систем команд ЭВМ приводят к тому, что для решения одной и той же задачи разные машины выполняют разное число команд. Например, для расчета значения у = ах + /?, микроЭВМ, имеющей команду умножения, потребуется две операции (МиЦ ADD), а микроЭВМ, не имеющей такой команды, потребуется 30 — 40 операций при реализации умножения подпрограммой. Если определим производительность как число коротких операций в секунду, то возможно получение ложной оценки, при которой машина, решившая задачу за большее время с использованием коротких операций, исполнила большее число команд в единицу времени.
Поэтому более-менее точное определение производительности может быть произведено пробным программированием поставленных задач на различных машинах и определением времени решения задачи. Это очень трудоемкий путь и не всегда приемлемый на практике. Для определения соотношения производительности различных систем чаще всего используются специальные тестовые про
граммы (Бенч-Марковские тесты), с помощью которых можно получить представление о соответствии архитектуры процессов различным смесям операций в программах.
Самое первое представление можно составить по определению производительности системы (млн. оп./с)
N
Z tA
п = 1
где N — число используемых операций в программах; tn — время выполнения и-й команды, мкс; 5П — частота появления и-й команды в заданной смеси, %.
Для упрощения расчетов все операции можно разделить на два класса,: короткие и длинные. При этом:
100%
“Ь ^дл^дл
4- 5ДЛ = 100 %.
W? =
Зависимость производительности системы от смеси операций в решаемых программах показана на рис. 1.23. В работе [5] показано, что при расчете Й**
Область ориенти-робочного применения системь!,я МПК1 /Ш2 шз
1007.
Щмлн.оп /с
Щтах ^2 max WjHiax^rntri Wfmi7i=Wjniin
6д,,7. 0^ 20 W S0_80 100 ioo да То ад То h
Рис. 1.23
использование в качестве короткой операции сложения со средней сложностью вычисления адресации, а в качестве длинной — умножения качественно не искажает картины и может использоваться при самых грубых оценках.
Пороговый коэффициент
со( =
0 при Wi<KW;
1 при Wi^KW,
где W— заданная производительность; К — коэффициент запаса, определяющий возможные модернизации системы.
Значения энергетических, габаритных и стоимостных показателей определяют
53
ся в виде суммы частных показателей для различных функциональных блоков:
м м
т=1 т=1
М cf= £ СТ> т= 1
где т — условный номер функционального блока; М — число блоков в системе.
Пороговые коэффициенты рассчитываются по методике:
f 0 при Pt> Р; f 0 при Sf>5;
Р; = \ S; = <
[ 1 при Р^Р; [ 1 при
J 0 при Ci > С ;
Cl | 1 при Ci^C;
где Р, S, С — заданные требования на потребляемую мощность, габаритные размеры и цену системы.
По аналогичной методике вычисляются пороговые коэффициенты tf, yf, * kt.
Использование мультипликативного оценочного функционала позволяет в большей мере выделять преимущества и недостатки различных комплектов, избавляет от необходимости определения коэффициентов важности различных параметров и упрощает сравнение.
1.14. Организация систем управления на основе микроЭВМ
Автоматизированные системы управления технологическими процессами (АСУТП), построенные с использованием микроЭВМ, включают в себя пять основных семантических подсистем: систему преобразования и ввода информации с датчиков; систему обработки информации; систему внешней памяти большой емкости; систему преобразования и вывода управляющей информации в исполнительные механизмы; систему связи с оператором-технологом.
Обобщенная логическая структура АСУТП приведена на рис. 1.24, а [10]. В состав системы преобразования и ввода информации с датчиков входят: аналоговый мультиплексор (AMUX); преобразователь аналог — цифра (ADC); мультиплексор цифровых сигналов (MUX); набор регистров (RG); устройство управле
54
ния (С 17). К общей шине микроЭВМ подсистема ввода обычно подключается через устройства программируемого интерфейса (PIU), такие как КР58ОВВ55 или контроллеры прямого доступа к памяти. Взаимодействие с процессором в экстраординарных случаях осуществляется через контроллер прерываний (INTU),
Наиболее высокими метрологическими характеристиками обладают ADC компенсационного интегрирования, использующие в качестве интегратора операционный усилитель с емкостной обратной связью (рис. 1.24,6). Формирование периодов интегрирования (г;) и «разынте-грирования» (tR) осуществляется нуль-ор-ганом СМР путем коммутации через устройство управления (С U) ключей, подающих на вход усилителя преобразуемое (Uf) и эталонное (UA) напряжения. Цифровой код формируется в счетчике СТ, стробируемом от генератора CLG, время «разынтегрирования» которого пропорционально времени интегрирования, а следовательно, и значению входного сигнала.
В состав системы преобразования и вывода управляющей информации в исполнительные механизмы входят: цифроаналоговый преобразователь (D А С); демулыгиплексор аналоговых сигналов (ADMUX); набор регистров (RG) для хранения цифровых сигналов управления; устройство управления (С 17). К общей шине микроЭВМ подсистема вывода обычно подключается через устройство программируемого интерфейса (POU).
Принцип работы классического DAC поясним на примере преобразователя с одним эталонным источником напряжения и весовой резисторной схемой (рис. 1.24, в). На управляющие входы аналоговых ключей (KI,..., Кп) подается цифровой код (D1, ..., Dn). Благодаря тому что номиналы резисторов (К/,..., Rn) подобраны по закону Rm = 2п ~ mR, на выходе DAC на резисторе Ro формируется выходное напряжение (Uo), соответствующее входному цифровому коду.
Источниками погрешности DAC являются: нестабильность источника эталонного напряжения UA; отклонения сопротивлений резисторов R1, ..., Rn от номинальных значений; остаточные параметры переключателей напряжения /
(KI,..., Kn). В связи с этим на выходе DAC (рис. 1.24, г) формируется ступенчатое напряжение 1, которое можно аппроксимировать непрерывным 2, отличное от точного значения, соответствующего цифровому коду 3. Размах напряже-
вления микроЭВМ АСУТП обычно используются подпрограммы градуировки показаний датчиков и подпрограммы компенсации ошибок управляющих воздействий, приводящие их к «идеальным» характеристикам.
Аналоговые, цифровые Цифровые,аналоговые сигналы 4 датчики управление исполнительными механизмами
Рис. 1.24
ния на выходе DAC Al/=l/omax — -l/omin всегда уже диапазона О — UA на погрешность сдвига максимального уровня (A max) сверху и погрешность сдвига нулевого уровня (AUomin) снизу, а также отличается от линейной характеристики 4 на погрешность нелинейности Av.
Аналогично DAC аналого-цифровые преобразователи обладают также погрешностями и нелинейностью характеристик, поэтому при обработке показаний датчиков и выработке сигналов упра-
Обычно объект управления через аналоговые датчики (HD), аналого-цифровые преобразователи, цифроаналоговые преобразователи и исполнительные механизмы (М) образует с микропроцессором замкнутую систему управления (рис. 1.24, Э), в которой погрешности преобразований систем ввода и вывода при нахождении в допустимых пределах могут не вносить существенного вклада в точность операций, так как система является следящей и независимо от них приходит в устойчивое состояние. При выходе по
55
грешностей за допустимые пределы может наблюдаться самовозбуждение системы, при котором она выходит из состояния устойчивого равновесия.
Организация математического обеспечения систем управления показана на рис. 1.25, а. Все программы делятся на общесистемные и прикладные. Организацию
Прерывание от УВВ
Технологический цикл
Прием кадроВ данных
ТрадуироВка показаний датчиков, предварительная обработка информации
Индикация признака неисправности
Решение задач управления системой
Выдача управляющих
Воздействий
Обработка запросов УВВ Возврат В точку прерывания
Г*ОстаноВ
Перезапуск таймероВ
...
Рис. 1.25
В настоящее время отечественной промышленностью освоен выпуск интегральных схем DAC и ADC, а также контроллеров систем ввода-вывода и преобразования информации, к числу которых относятся, например, БИС К588ВН1, К588ВН2.
вычислительного процесса ведет программа-диспетчер. обеспечивающая взаимодействие всех компонентов программного обеспечения. В зависимости от исполнения и назначения АСУТП состав системных программ может сильно изменяться. Так, например, в цеховых АСУТП
56
могут вообще отсутствовать трансляторы, компоновщики рабочих программ и прочие сервисные средства, не используемые при обычной эксплуатации отлаженных систем.
Организацию рабочего цикла управляющей микроЭВМ в составе АСУТП поясняет рис. 1.25, б. Рассмотрим наиболее характерные задачи управления станков с ЧПУ [14].
Движение по окружности с постоянной результирующей скоростью. Математическое ожидание входных функций определяется по выражениям:
тхн — R cos cot ; тун = К sin cof, где R — радиус вращения; co = s/R — угловая скорость.
Структурная схема системы управления трехкоординатным станком с ЧПУ приведена на рис. 1.26. С установленных
Движение привода по прямой с постоянной скоростью. Математическое ожидание входной функции по осям:
тхн — st cos a; my// = srcosp;
mZH — st cos у, где m - результирующая подача; t — время передвижения; а, р, у — углы, образуемые прямой с осями координат.
Движение с постоянным ускорением (разгон или замедление) в плоскости. Математическое ожидание входных функций:
тХн = 0,5atcosa; тУн = 0,5atsina, где а — ускорение.
При движении по трем осям координат выражения для определения тХн> mYH> mzH записываются аналогично приведенным выше.
на нем датчиков в систему управления поступают показания, характеризующие местоположение привода, скорость и направление его движения. По характеристикам (обычно представленным в табличной форме) микроЭВМ решает подобные приведенным выше уравнения и на основе полученных результатов выдает в станок управляющие коды, определяющие скорость и направление движения приводов. Таким образом, замыкается контур следящей системы, управляющей промышленным оборудованием. В табл. 1.16 приведены характеристики типовых программ систем ЧПУ [14].
Распространенной задачей систем управления является распознавание обра-
Таблица 1.16. Объемы памяти программ ЧПУ
Название программ Объем памяти, К байт
ОЗУ ВЗУ на НМЛ
Программа-диспетчер Служебные программы Специализированные циклы Управляющая программа Справочная информация Минимальный резерв памяти 0,4 0,8 0,2 2,5 0,1 60 5 30 3,5
зов, необходимое при организации автоматических производств с использованием промышленных роботов [26]. Эта задача решается спектральным анализом сигналов посредством быстрого преобразования Фурье (БПФ). Для решения задач спектрального анализа на пространствах большой размерности выгодно использовать специальные БИС, такие как К1813ВЕ1, или микросхемы серии К1815, представляющие собой специализированные микропроцессоры с ориентированной на БПФ архитектурой, или микросхемы умножителей и сумматоров, такие, как К1802ВР1,..., К1802ВР6,
К1802ИМ1.
1.15. Устойчивость работы БИС к влиянию внешних факторов
При выборе микропроцессорных комплектов БИС необходимо изучить устойчивость их работы в условиях предполагаемого применения. Наибольшее влияние на работоспособность микросхем оказывают температура и спецвоздей-ствия. Рассмотрим особенности технологии БИС в плане устойчивости к влиянию внешних факторов.
Влияние температуры на работоспособность БИС. В настоящее время большинство комплектов микропроцессорных БИС, выполненных по ТТЛШ, И2 Л, n-МОП и КМОП-технологии, отвечают требованиям применения в диапазоне рабочих температур от — 60 до + 125 °C. Несколько худшей устойчивостью к воз
действию температур отличается ЭСЛ-логйка, обеспечивающая для микропроцессорных БИС диапазон рабочих температур от — 10 до + 70 °C.
В крайних точках рабочего диапазона наблюдается деградация параметров биполярных и МОП-транзисторов и, прежде всего, рост обратных токов р—и-пе-реходов и токов утечки, уменьшение коэффициента усиления и крутизны характеристики транзисторов, что ухудшает статические и динамические параметры БИС.
Пока энергия, необходимая для переключения элемента, будет превышать тепловую энергию носителей заряда, рост интеграции БИС не будет вызывать особых затруднений в сохранении достигнутого ранее для технологии диапазона рабочих температур. При совершенствовании технологий и уменьшении энергии переключения ниже этого барьера тепловой шум будет ограничивать значение верхних допустимых температур работы СБИС. -Поэтому из биполярных технологий следует выделить И2Л как наиболее перспективную для создания СБИС. Среди МОП-технологий наиболее перспективной является комплементарная благодаря принципиально более высокой помехоустойчивости и меньшему рассеянию тепловой энергии КМОП-вентилей и всей БИС, в которой выделение теплоты происходит только переключающимися элементами.
Влияцие спецвоздействий на работоспособность БИС. Основными факторами спецвоздействий, влияющими на работоспособность БИС, являются [24]: облучение у-квантами; жесткие рентгеновские лучи; мягкие рентгеновские лучи; электромагнитные импульсы (ЭМИ); бомбардировка протонами, нейтронами и другими тяжелыми частицами; облучение а-ча-стицами.
Облучение у-квантами приводит к возникновению «фототока», который может стать причиной запирания и пробоя МОП и биполярных транзисторов. Для биполярных приборов фототок возрастает по мере увеличения коэффициента усиления (вторичный фототок) и изменяет динамические характеристики прибора во время облучения и в течение последующего выключения.
58
После окончания облучения у-кванта-ми в микросхемах наблюдаются пострадиационные эффекты: образование объемного заряда в диэлектрике и уменьшение подвижности основных носителей заряда области канала. Восстановление первоначальных значений порогового напряжения и крутизны происходит за
а)
делах: 106- 108 рад для ТТЛШ БИС; 105 - 107 рад для И2Л БИС; 105 -108 рад для ЭСЛ БИС; 103- 105 рад для КМОП БИС; 102 — 103 рад для n-МОП и р-МОП БИС.
Облучение рентгеновскими лучами по интенсивности делится на жесткое — ЖР (энергия свыше 10 кэВ) и мягкое — МР
Рис. 1.27
время от нескольких секунд (для биполярной технологии) до нескольких месяцев (для МОП-приборов). При больших дозах БИС могут не восстановиться полностью даже после применения специальных отжигов. Изменение основных параметров транзисторов при облучении у-квантами иллюстрируется рис. 1.27. К числу основных параметров относятся: ДС/Т—относительное изменение порогового напряжения (Д1/т = | l/T | — | UT0|, где UT, ^то — напряжения до и после облучения); /т—ток утечки транзистора (исток-сток для и-канального, коллектор-эмиттер для биполярного); pi/p2 — изменение крутизны характеристики транзистора, где Pi—исходное состояние; Р2— после воздействия; R — сопротивление межслойных контактов БИС.
В настоящее время достигнут уровень стойкости к облучению у-квантами в пре-
(энергия от 1 до 10 кэВ). Облучение ЖР вызывает термомеханический удар, распространяющийся через материал с высоким атомным номером (медь, золото, алюминий), используемый для разварки кристалла в корпусе и в самом корпусе. Облучение МР (и конечно ЖР) вызывает разрушение золота или эвтектики на его основе, используемых для крепления кристалла. Воздействию эффектов от облучения рентгеновскими лучами подвержены все БИС независимо от технологии. Защита от облучения должна проводиться с помощью экранов на системном уровне.
Электромагнитные импульсы вызывают высоковольтные помехи в проводниках, присоединенных к приборам, а также наводки на внутренние цепи БИС. Наибольшей устойчивостью к ЭМИ обладают ТТЛШ и И2Л БИС,
59
в которых имеются токоограничительные резисторы в цепи Ucc — GND, входящие в состав каждого из вентилей. Меньшая устойчивость к ЭМИ-технологии ЭСЛ связана с большей чувствительностью ее к изменению напряжения питания и логических уровней входных сигналов. Для обеспечения стойкости к ЭМИ для МОП-технологий необходимо введение в цепь питания токоограничительных сопротивлений и повышение напряжения питания для их эффективной работы.
Для всех технологий необходимо применение специальных мер (введение экранов и т. д.) борьбы с ЭМИ на системном уровне. Следует отметить принципиально меньшую стойкость к ЭМИ по сравнению со схемами малой степени интеграции любых БИС, что связано с меньшей толщиной используемых пленок.
Бомбардировка тяжелыми частицами приводит к нарушениям кристаллической решетки кремния и вследствие этого сильнее воздействует на биполярные приборы, в которых процессы протекания и переключения тока носят объемный характер, и слабее на МОП-транзисторы, в которых эти процессы протекают вблизи поверхности раздела полупроводник — диэлектрик.
Облучение а-частицами обычно не рассматривается из-за малой длины их пробега в материалах микросхем. Однако для СБИС (особенно ОЗУ динамического типа) их влияние может выйти на первый план. Особенно подвержены влиянию ос-частиц элементы, работающие с малым перепадом логических уровней (и-МОП и И2Л-технологии).
Связь архитектуры БИС и стойкости их к факторам спецвоздействий. Существует косвенная связь архитектуры и спецстойкости БИС, обеспечивающаяся связью архитектуры и технологии производства микросхем. Например, для восьмиразрядных однокристальных процессоров необходима степень интеграции 5 — 6 тыс. вентилей, для 16-раз-рядных — 10—15 тыс. вентилей, для 32-разрядных — около 100 — 200 тыс. транзисторов. При этом чаще всего используется и-МОП-технология, не обеспечивающая стойкости БИС к факторам внешних воздействий. Для построения секционного микропрограммируемого
60
процессора необходима степень интеграции в 1 — 2 тыс. вентилей, что позволяет реализовать их на основе биполярной технологии.
Изучение перспектив развития технологии производства СБИС указывает на возможность достижения стойкости до 107 —109 рад для КМОП и инжекционных схем со степенью интеграции в 100 — 200 тыс. транзисторов. Что же касается использования структур «кремний на сапфире», обещавших, как казалось ранее, высокую степень интеграции, быстродействие и радиационную стойкость, то следует отметить пониженный в последнее время интерес к ним из-за некоторых технологических трудностей [25, 27].
1.16. Система маркировки интегральных схем
По принятой в СССР системе обозначений маркировка ИС должна состоять из пяти элементов: 1) идентификатора типа корпуса (одна буква); 2) указателя группы элемента (одна цифра); 3) серии элемента (две-три цифры); 4) указателя функционального назначения ИС (две буквы); 5) номера ИС в серии по определенному функциональному признаку (одна-две цифры).
С целью определения подтипа элемента для таких БИС, как, например, ПЗУ, ПЛМ, определяющего дополнительные признаки, через черточку за обозначением может следовать индекс (до четырех цифр), обозначающий, например, номер прошивки.
Перед идентификатором типа корпуса может стоять буква К, обозначающая, что микросхема ориентирована на применение в аппаратуре коммерческого назначения, или буква О — признак опытной партии ИС. Отсутствие букв К или О перед идентификатором — признак наличия приемки заказчика.
Кодировка идентификаторов типа корпуса приведена ниже: Р — пластмассовый корпус с вертикальным расположением выводов (ВРВ); М — керамический, металлокерамический или металлостеклянный корпус с ВРВ; Е — металлополи-мерный корпус с ВРВ; А — пластмассовый планарный корпус; И — металлокерамический планарный корпус (то же
отсутствие буквы после К); Б — бескор-пусное исполнение ИС; Н — металлокерамический планарный микрокорпус; отсутствие обозначения — металлокерамический безвыводной микрокорпус.
Указатель группы элементов классифицирует ИС на полупроводниковые (1,
5, 6, 7), гибридные (2, 4, 8) и прочие (3), причем цифрой 7 обозначаются полупроводниковые бескорпусные ИС.
Функциональное назначение определяет тип ИС, согласно принятым в табл. 1.17 обозначениям [1].
Таблица 1.17. Классификация ИС по функциональному назначению
Обозначение Подгруппа и вид ИС Обозначение Подгруппа и вид ИС
АА АГ АР АП АФ БМ БР БП ВА ВБ ВВ ВГ BE ВЖ ВИ ВК ВМ ВН ВП ВР ВС ВТ ВУ ВФ вх гг гл гм гп ГС ГФ ДА ди дп ДС Дф Формирователи Адресных напряжений и токов Импульсов прямоугольной формы Разрядных напряжений и токов Прочие Импульсов специальной формы Схемы задержки Пассивные Активные Прочие Схемы вычислительных устройств Сопряжения с магистралью Синхронизации Ввода/вывода (интерфейсные) Контроллеры МикроЭВМ Специализированные схемы Времязадающие схемы Комбинированные устройства Микропроцессоры Контроллеры прерываний Прочие Функциональные расширители Секционные микропроцессоры Контроллеры памяти Схемы микропрограммного управления Функциональные преобразователи Микрокалькуляторы Генераторы Прямоугольных сигналов Линейно изменяющихся сигналов Шума Прочие Гармонических сигналов Сигналов специальной формы Детекторы Амплитудные Импульсные Прочие Частотные Фазовые ЕВ ЕК ЕМ ЕН ЕП ЕС ЕТ ЕУ ИА ИВ ид ИЕ ИК ИЛ ИМ ИП ИР КН КП КТ ЛА ЛБ лд ЛЕ ЛИ ЛК ЛЛ ЛМ ЛН лп ЛР ЛС Схемы вторичных источников питания Выпрямители Стабилизаторы напряжения им- пульсные Преобразователи Стабилизаторы напряжения не- прерывные Прочие Схемы источников вторичного питания Стабилизаторы тока Схемы управления импульсными стабилизаторами напряжения Схемы арифметических и дискретных устройств Арифметико-логические устройства Шифраторы Дешифраторы Счетчики Комбинированные П олусумматоры Сумматоры Прочие Регистры Коммутаторы и ключи Напряжения Прочие Тока Логические элементы Схема И — НЕ Схема И — HE/ИЛИ — НЕ Расширители Схема ИЛИ-НЕ Схема И Схема И - ИЛИ - НЕ/И - ИЛИ Схема ИЛИ Схема ИЛИ — НЕ/ИЛИ Схема НЕ Прочие Схема И - ИЛИ - НЕ Схема И — ИЛИ
61
Продолжение табл. 1.17
Обозначение Подгруппа и вид ИС Обозначение Подгруппа и вид ИС
МА МИ МП МС МФ нд НЕ НК НП HP НТ НФ ПА ПВ пд ПЕ ПК ПЛ ПМ ПН ПП ПР ПС ПУ пц РА РВ РЕ РМ РП РР РТ РУ РФ РЦ СА СВ * Уср Модуляторы Амплитудные Импульсные Прочие Частотные Фазовые Набор элементов Диодов Конденсаторов Комбинированные Прочие Резисторов Функциональных элементов Преобразователи Цифроаналоговые Аналого-цифровые Длительности Умножители частоты аналоговые Делители частоты аналоговые Синтезаторы частоты Мощности Напряжения Прочие Код - код Частоты Уровня Делители частоты цифровые Схемы запоминающих устройств Ассоциативные Постоянные (ПЗУ) ПЗУ (масочные) со схемами управления Оперативные (ОЗУ) Прочие ПЗУ с многократным программированием ПЗУ с однократным программированием ОЗУ со схемами управления ПЗУ со стиранием ультрафиолетом ЗУ на цилиндрических магнитных доменах Схемы управления Амплитудные По времени иители напряжения или мощности (в том СП сс СФ ТВ тд тк тл тм тп ТР тт УВ* уд УЕ УИ* УК УЛ УМ УН* УП УР* УС* УТ* ФВ ФЕ ФН ФП ФР ХА хк хл хм хн XT ЦЛ цм ЦП числе мал Прочие Частотные Фазовые Триггеры Типа JK (универсальные) Динамические Комбинированные (типа DTRST и др.) Шмитта Типа D (с задержкой) Прочие Типа RS (с раздельным запуском) Типа Т (счетные) Усилители Высокой частоты Операционные Повторители Импульсных сигналов Широкополосные Считывания и воспроизведения Индикации Низкой частоты Прочие Промежуточной частоты Дифференциальные Постояннфго тока Фильтры Верхних частот Полосовые Нижних частот Прочие Режекторные Многофункциональные схемы Аналоговые Комбинированные Цифровые Цифровые матрицы, в том числе программируемые Аналоговые матричные Комбинированные аналого-цифровые и прочие Ф оточу ветвите льные схемы с зарядовой связью Линейные Матричные Прочие ошумящие).
62
Ниже приведены примеры маркировки ИС:
КМ155ЛА1
t Условный номер разработки ИС Логический элемент ИЛИ -НЕ
------Номер серии
--------Полупроводниковая ИС
---------Тип корпуса
-----------Микросхема коммерческого назначения 133ИП4-
I----Условный номер разработки ИС
------Схема арифметическая (прочее)
--------Номер серии
---------Полупроводниковая ИС
-----------Металлокерамический планарный корпус
КР1801ВП1-035
I ~I—— Номер прошивки НВМ
*— Условный номер разработки ИС
---Вычислительное устройство (прочее)
------Номер серии
--------Полупроводниковая ИС
---------Пластмассовый корпус с ВРВ
-----------Микросхема коммерческого назначения 0588ВУ2 - 0005
| Т-— Номер прошивки ПЛМ
*-----Условный номер разработки ИС
--------Схема микропрограммного управления --------Номер серии
---------Полупроводниковая ИС
-----------Опытный образец
Список литературы к гл. 1
1. Аналоговые и цифровые интегральные микросхемы: Справочное пособие/С. В. Якубовский, Н. А. Барканов, Л. И. Ниссельсон и др.; Под ред. С. В. Якубовского, 2-е изд., перераб. и доп. М.: Радио и связь, 1984. 432 с.
2. Алексенко А. Г., Галицын А. А., Иванников А. Д. Проектирование радиоэлектронной аппаратуры на микропроцессорах. Программирование, типовые решения, методы отладки. М.: Радио и связь, 1984. 272 с.
3. Белоус А. И., Горовой В. В., Дворников О. В. Применение БИС КА1808ВВ1 в радиотехнических устройствах // Электрон, пром-сть. 1985. № 2. С. 13-16.
4. Березенко А. И., Корогин Л. Н., Назарьян А. Р. Микропроцессорные комплекты повышенного быстродействия. М.: Радио и связь, 1981. 168 с.
5. Болдырев В. П., Смолов В. Б., Хвощ С. Т. Сравнительный анализ комплектов секционных микропроцессоров // Экспресс-информ. БелНИИНТИ. Минск, 1981. 14 с.
6. Борисов В. С., Горемыкин В. В., Никулин В. С. Микросхема обнаружения и исправления ошибок
в ЗУ // Электрон, пром-сть. 1983. № 4. С. 21 —23.
7. Варлинский Н. Н., Хвощ С. Т., Борисов В. С. Принципы организации и применения схем обнаружения и исправления ошибок в памяти микроЭВМ // Автоматика и вычислит, техника. 1983. № 3. С. 40-46.
8. Горовой В. В., Сахащик А. Г., Хвощ С. Т. Анализ параметрической надежности БИС с использованием ЭВМ // УСиМ. 1983. № 5. С. 18 — 20.
9. Интегральные микросхемы: Справочник/ В. Б. Т а р а б р и н, Л. Ф. Л у н и н, Ю. Н. Смирнов и др.; Под ред. Б. В. Тарабрина. М.: Радио и связь, 1984. 528 с.
10. Каган Б. М., Воителев А. И., Лукьянов Л. М. Системы связи УВМ с объектами управления в АСУ ТП/Под ред. Б. М. Кагана. М.: Сов. радио, 1978. 304 с.
11. Лашевский Р. А., Тенк Э. Э., Хорин В. С. Однокристальное статическое ОЗУ со встроенным интерфейсом // Микропроцессорные средства и системы. 1984. № 2. С. 85 — 87.
12. Майоров С. А., Крутовских С. А., Смирнов А. А. ЭВМ: Справочник по конструированию. М.: Сов. радио, 1975. 503 с.
13. Малые ЭВМ и их применение/Ю. А. Дедов, М. А. Островский, К. В. Песелев и др. Под ред. Б. Н. Наумова. М.: Статистика, 1980. 231 с.
14. Ратмиров В. А. Основы программного управления станками. М.: Машиностроение, 1978. 239 с.
15. Раттнер Д., Лэттин У. 32-разрядный микропроцессор с архитектурой, ориентированной на язык АДА // Электроника. 1981. № 4. С. 28 — 40.
16. Раттнер Д., Корнет М., Гофф Ф. Вычислительные модули в виде биполярных БИС — новая эра в проектировании цифровой аппаратуры // Электроника. 1976. № 10. С. 38—43.
17. Смолов В. Б., Хвощ С. Т., Кузьменко Н. Г. Принципы организации и применения микросхем группового ускоренного переноса // УСиМ. 1982. № 2. С. 16-21.
18. Смолов В. Б., Хвощ С. Т. Разработка специализированных микропроцессорных систем повышенной надежности // Автоматика и вычислит, техника. 1983. № 2. С. 52 — 56.
19. Уокерли Дж. Архитектура и программирование микроЭВМ. М.: Мир, 1984. Т 1. 486 с., Т. 2. 341 с.
20. Хвощ С. Т., Смолов В. Б., Белоус А. И. Инжекционные микропроцессоры в управлении промышленным оборудованием. Л.: Машиностроение, 1985. 181 с.
21. Хвощ С. Т., Суров С. В., Смолов В. Б. О синхронизации при построении микроЭВМ на микропроцессорных комплектах // Электрон, моделирование. 1983. № 6, С. 16 — 21.
22. Хвощ С. Т., Васильев А. Н., Кудрявцев В. А. Архитектура мультиплексных каналов последовательной передачи данных // Зарубеж. радиоэлектроника. 1984. № 12, С. 67-82.
23. Хетагуров А. Я., Руднев Ю. П. Повышение надежности цифровых устройств методами избыточного кодирования. М.: Энергия. 1974. 271 с.
24. Чернуха Б. Н., Шиллер В. А. Влияние температуры и радиации на параметры КМДП СБИС // Электрон, пром-сть. 1981. № 4. С. 54 — 57.
25. Шиллер В. А., Бобков В. А. Комплект КМДП БИС для специализированных 16-разрядных микровычислительных систем с унифицированным интерфейсом//Электрон, пром-сть. 1981. № 4. С. 32-36.
26. Экехауз Р., Моррис Л. Мини-ЭВМ: организация и программирование. М.: Финансы и статистика, 1983. 359 с.
27. Wilson Е. True liquid cooling of computers Ц National Comput Conf. Proc. Montval, N.; Y., 1980. P. 341 -348.
2
Микропроцессорный комплект
БИС К580
Микропроцессорный комплект БИС серии КР580 предназначен для создания широкого класса средств вычислительной техники и обработки информации. На основе комплекта строятся микроЭВМ контрольно-измерительных систем, микроЭВМ для управления технологическими процессами, контроллеры периферийных устройств, бытовых приборов и игровых автоматов. МПК КР58О выполнен по n-МОП технологии и по напряжениям логических уровней согласуется с ИС ТТЛ.
2.1. Состав комплекта
В состав базового комплекта серии КР580 входят следующие БИС [1, 6, 8, 10]:
8-зарядный параллельный центральный процессор КР580ИК80А;
программируемый последовательный интерфейс КР58ОИК51;
программируемый таймер
КР580ВИ53;
программируемый параллельный интерфейс КР580ВВ55;
Таблица 2.1. Основные параметры БИС базового комплекта КР580
Обозначение БИС Функциональное назначение Максимальная тактовая частота, МГц Потребляемая мощность, В А Напряжение питания, В Тип корпуса
КР580ИК80А Центральный процессор с фиксированной системой команд и параллельной обработкой 8-разрядных слов 2,5 < 1,25 12; 5; -5 2123.40-2
КР580ИК51 КР580ВИ53 КР580ВВ55 КР580ВТ57 КР580ВН59 Универсальный синхронно-асинхронный приемопередатчик для последовательных УВВ Программируемый таймер для формирования временных задержек Программируемое устройство для вво-да/вывода параллельной информации Программируемый контроллер прямого доступа к памяти для высокоскоростного обмена между памятью и периферией Программируемый контроллер прерываний от внешних устрйств 2,0 0,7 5 2121.28-5 2120.24-3 2123.40-2 2123.40-2 212.28-5
64
программируемый контроллер прямого доступа к памяти КР58ОВТ57;
программируемый контроллер прерываний КР580ВН59.
Эффективность систем обработки информации на основе МПК КР58О может быть увеличена за счет использования системных контроллеров КР580ВГ28 и КР580ВГ38; контроллеров периферийных устройств — клавиатуры и индикации КР580ВВ79, электронно-лучевой трубки КР580ВГ75; микросхем биполярного обрамления — буферных регистров КР580ИР82, КР58ОИР83, шинных формирователей КР580ВА86, КР580ВА87, тактовых генераторов КР580ГФ24. С комплектом совместим ряд микросхем серии К589, выполненных по ТТШЛ-техноло-гии. Основные технические параметры БИС МПК КР58О приведены в табл. 2.1.
Нагрузочная способность каждого выхода БИС достаточна для подключения одного входа ТТЛ схем (> 1,6 мА). Выходная емкость информационных и управляющих выводов БИС не более 100 пФ. Температурный диапазон работы от —10 до -1-70 °C.
2.2. Архитектура микропроцессора КР580ИК80А
Центральный процессорный элемент КР580ИК80А является функционально законченным однокристальным параллельным 8-разрядным микропроцессором с фиксированной системой команд. В микропроцессоре отсутствуют возможности
аппаратного наращивания разрядности обрабатываемых данных.
Структура микропроцессора КР580-ИК80А. Структурная схема микропроцессора приведена на рис. 2.1. В состав БИС входят: 8-разрядное арифметико-логическое устройство (ALU); регистр признаков (К5), фиксирующий признаки, вырабатываемые ALU в процессе выполнения команд; аккумулятор (Л); регистр аккумулятора (KGa); регистр временного хранения операндов (RGb); десятичный корректор (DAA), выполняющий перевод информации из двоичной в двоично-десятичную форму; регистр команд (IR), предназначенный для хранения первого байта команды, содержащего код операции; дешифратор команд (DCL/); блок регистров для приема, выдачи и хранения информации в процессе выполнения программ, содержащий программный счетчик (PC), указатель стека (5Р), регистр адреса (РСЛ), шесть регистров общего назначения (В, С, D, Е, Н, L) и вспомогательные регистры (РРи Z); схема управления и синхронизации (CL/), формирующая последовательности управляющих сигналов для работы ALU и блока регистров; 16-разрядный буферный регистр адреса (ВЛ); 8-разрядный буферный регистр данных (BD), двунаправленный мультиплексор (MUX) для обмена операндами и результатами операций между ALU и блоком регистров по внутренней шине данных.
Программный счетчик предназначен для хранения текущего адреса команды,
BD
3 С. Т. Хвощ и др.
65
который автоматически увеличивается в процессе выполнения команды на 1, 2 или 3 в зависимости от формата выполняемой команды.
Указатель стека содержит адрес вершины стека, а сам стек может использовать любую зону ОЗУ объемом до 64К байт или специальное ОЗУ, адресуемое сигналом STACK. Содержимое указателя стека уменьшается на 2, когда данные загружаются в стек, и увеличивается на 2, когда данные извлекаются из стека.
Микропроцессор имеет 16-разрядный трехстабильный канал адреса А (15 — 0), 8-разрядный двунаправленный трехстабильный канал данных D (7 — 0), четыре входных и шесть выходных выводов управления. МП обеспечивает адресацию внешней памяти объемом до 64К байт, а также адресацию 256 устройств ввода и 256 устройств вывода.
Назначения входных, выходных и управляющих сигналов МП приведены при описании выводов микросхемы в табл. 2.2 [1, 8].
Таблица 2.2. Описание выводов микросхемы
Обозначения выводов Номера контактов Назначение выводов
А(15 - 0) D(7 — 0) WR DBIN INTE INT HLDA HOLD WAIT READY SYNC CLK1 CLK2 RESET Cbc Ucc Ubs GND 25; 26; 27; 29; 30; 31; 32; 33; 34; 35; 1; 40; 37; 38; 39; 36 Ю; 9; 8; 7; 3; 4; 5; 6 18 17 16 14 21 13 24 23 19 22 15 12 28 20 11 2 Трехстабильная 16-разрядная шина адреса Двунаправленная трехстабильная 8-разрядная шина данных Выход сигнала «выдача» — напряжение /-уровня указывает на выдачу байта информации на шину D(7 — 0) для записи в ЗУ или УВВ Выход сигнала «прием» — напряжение Н-уровня указывает на прием с шины D(7 — 0) байта информации, выданного ЗУ или УВВ Выход сигнала «разрешение прерывания» Вход сигнала «запрос на прерывание» Выход сигнала «подтверждение захвата» — напряжение //-уровня указывает на перевод шин адреса и данных МП в высокоимпедансное состояние Вход сигнала «захват» — напряжение //-уровня указывает на запрос другими устройствами системы на управление шинами системы Выход сигнала «ожидание» — напряжение //-уровня указывает на состояние ожидания МП Вход сигнала «готовность» — напряжение //-уровня указывает на готовность данных на шине D(7 — 0) к вводу в МП или на готовность внешних устройств к приему информации, служит для синхронизации микропроцессора с ЗУ или УВВ Выход сигнала «синхро» — напряжение //-уровня идентифицирует начало каждого машинного цикла Вход фазы 1 Вход фазы 2 Вход установки 0 — установка счетчика команд в нуль, сброс триггеров разрешения прерывания и захвата шин Напряжение питания (+12 В) Напряжение питания ( + 5 В) Напряжение питания ( — 5 В) Напряжение питания (0 В)
Примечание. /-уровень — низкий уровень; //-уровень — высокий уровень.
66
Система команд микропроцессора КК580ИК80А. Данные в микропроцессоре представлены в виде 8-разрядных (однобайтовых) кодов. Для идентификации отдельных разрядов в байте они нумеруются от DO до D7 и считаются расположенными справа налево. При этом нулевой бит DO соответствует младшему разряду, a D7 — старшему разряду. Однобайтовый код может рассматриваться либо как положительное целое число с диапазоном значений от 0 до 255, либо как целое число со знаком в дополнительном коде с диапазоном значений от —128 до -I- 127. Для целых чисел можно использовать двухбайтное и многобайтное представления.
Форматы команд представлены на рис. 2.2, а — в и могут быть одно-, двух-или трехбайтными. Многобайтная команда должна размещаться в последовательно расположенных ячейках памяти, а в первом байте команды В1 всегда указывается код операции (КОП).
Для управления процессом выполнения программы используется слово-состояние программы, формат которого показан на рис. 2.2, г. Старший байт слова-состояния представляет содержимое аккумулятора, а младший — содержит флаги условий регистра признаков, определяемые результатом выполнения ариф
метических и логических операций. Установка флагов производится при выполнении следующих условий:
флаг знака S, если знаковый бит результата операции равен 1, иначе сбрасывается ;
флаг нуля Z, если результат операции равен 0, в противном случае сбрасывается;
флаг дополнительного переноса АС при наличии переноса из третьего разряда, иначе сбрасывается;
флаг четности Р, если результат содержит четное число единиц, иначе сбрасывается;
флаг переноса СУ при наличии переноса (при сложении) или заема (при вычитании) из старшего разряда результата, иначе сбрасывается.
В микропроцессоре используются пять способов адресации данных:
прямая — адрес М ячейки памяти, где расположен операнд, указывается во втором (младшая часть адреса) и в третьем (старшая часть адреса) байтах команды;
регистровая — в команде задается адрес оперативного регистра или пары регистров, где находится, соответственно, 8- или 16-битовый операнд;
регистровая косвенная — адрес
М ячейки памяти, где расположен операнд, определяется содержимым парного регистра, явно или неявно указанного в команде; при этом старший байт адреса находится в первом регистре пары, а младший — во втором;
непосредственная — операнд содержится в команде: для двухбайтовых команд — во втором байте, для трехбайтовых — во втором (младшая часть операнда) и в третьем (старшая часть операнда) байтах команды;
стековая — адрес ячейки памяти, содержащей операнд, находится в указателе стека.
Специфический способ адресации памяти используется в однобайтовой команде RST, применяемой при обработке прерывания для вызова одной из восьми подпрограмм обслуживания прерываний. Команды RST различаются по номеру N, задаваемому в трехбайтовом поле кода команды. В результате выполнения команды RSTN управление передается по
3*
67
адресу, определяемому восьмикратным увеличением N.
По функциональному признаку команды микропроцессора делятся на пять групп: 1) команды передачи данных из регистра в регистр или память и из памяти в регистр; 2) арифметические команды: сложения, вычитания, инкремента и декремента; 3) логические команды: И, ИЛИ, исключающее ИЛИ, сравнение, сдвиг, инвертирование; 4) команды передачи управления и обработки подпрограмм; 5) команды ввода/вывода и управления состоянием процессора.
Система команд МП содержит 78 команд, включающих 111 операций [3, 8]. Кодировка одиночных и парных адресов регистров микропроцессора, используемая при определении кодов команд, дана в табл. 2.3. Система команд микропроцессора описана в табл. 2.4.
Таблица 2.3. Кодировка адресов регистров БИС КР580ИК80А
Регистр R Код 55S или DDD Регистр R Код S’S'S’ или DDD Парный регистр RP Код RR
В ООО Н 100 В-С 00
С 001 L 101 D — E 01
D 010 М 110 H—L 10
Е 011 А 111 S—P 11
Основные временные параметры микропроцессора КР580ИК80А. Время выполнения команды МП зависит от типа команды и составляет от одного до пяти машинных циклов (М) [2, 4, 8]. Длительность машинного цикла может составлять от трех до пяти машинных тактов (Г,). Длительность машинного такта равна периоду тактовой частоты, задаваемой частотой фаз CLK1, CLK2 генератора тактов.
Операции, выполняемые МП в машинном цикле, определяются 8-разряд-ной информацией, характеризующей состояние внутренних узлов микропроцессора. Этот байт состояния называется также словом состояния процессора и выдается на шину данных МП в такте Т2 каждого машинного цикла. Байт состояния может использоваться для формирования управляющих сигналов обращения к ЗУ, УВВ, а также при организации раз
личных режимов работы микропроцессорной системы.
Для фиксации слова-состояния процессора можно использовать внешний 8-разрядный регистр. На рис. 2.3 приведе-
£^_П__П__п____
CLK2
SYNC | I
CLG
D(7-0)
SYNG
CLK1
Рис. 2.3
---INTA
STACK ША OUT Ml INP MEMR
на временная диаграмма и схема записи слова состояния в многорежимный буферный регистр К589ИР12. Запись осуществляется сигналом CLK1 в такте Т2 с использованием сигнала SYNC.
Наименование и назначение сигналов состояния, а также соответствующие им разряды шины данных МП указаны в табл. 2.5. Разновидности машинных циклов микропроцессора приведены в табл. 2.6. Цикл выборки команды MI является первым и обязательным машинным циклом всех команд МП.
Управление функционированием микропроцессорной системы на базе МП КР58ОИК8ОА осуществляется генерацией управляющих сигналов по двум шинам: по шине управления собственно МП (WR, DBIN, IN ТЕ, ...) в каждом такте работы микропроцессора Ti; 2) по шине данных путем генерации слова-состояния процессора (PSIV) в каждом машинном цикле М.
Диаграмма состояний МП при выполнении типового машинного цикла с внешними управляющими сигналами READY, HOLD, I NT и сигналом HLTA,
68
Таблица 2.4. Система команд МП КР580ИК80А
Мнемоника Описание команды Код команды Длина команды, байт Число тактов Флаги условий 5 Z AC Р CY
£>7 D6 D5 D4 D3 D2 D\ DO
MOV Rl, R2 Передача из регистра R2 в регистр R1 0 1 D D D S s s 1 5 _____
MOV М, R Передача из регистра в память 0 1 1 1 0 S s s 1 7 _____
MOV R, М Передача из памяти в регистр 0 1 D D D 1 1 0 1 7 _ _ _ _ _
MVI R Передача байта в регистр 0 0 D D D 1 1 0 2 7 _____
MVI М Передача байта в память 0 0 1 1 0 1 1 0 2 10 _____
LXl RP Загрузка парных регистров В —С, D — Е, H—L, SP 0 0 R R 0 0 0 1 3 10
LDAX RP Загрузка аккумулятора по адресу, указанному парой регистров В —С или D — E 0 0 R R 1 0 1 0 1 7
STAX RP Занесение содержимого аккумулятора по адресу, указанному парой регистров В—С или D — E 0 0 R R 0 0 1 0 1 7
LDA Загрузка аккумулятора по адресу, указанному в команде 0 0 1 1 1 0 1 0 3 13
STA Занесение содержимого аккумулятора по адресу, указанному в команде 0 0 1 1 0 0 1 0 3 13
LHLD Загрузка регистров L, Н из двух соседних ячеек, начиная с адреса, указанного в команде 0 0 1 0 1 0 1 0 3 16
SHLD Занесение содержимого регистров L, Н в две соседние ячейки, начиная с адреса, указанного в команде 0 0 1 0 0 0 1 0 3 16
XCHG Обмен данными между парами регистров H—L и D — E 1 1 1 0 1 0 1 1 1 4
XTHL Обмен данными между SP и H—L 1 1 1 0 0 0 1 1 1 18 _____
SPHL Занесение содержимого регистра Н— L в SP 1 1 1 1 1 0 0 1 1 5
PUSH RP Ввод содержимого регистров В—С, D — E или H—L в стек 1 1 R R 0 1 0 1 1 11
PUSH PSW Ввод PSW в стек 1 1 1 1 0 1 0 1 1 11 _____
69
Продожение табл. 2.4
Мнемоника Описание команды Код команды DI D6 D5 D4 D3 D2 D\ DO Длина команды, байт Число тактов Флаги условий 5 Z AC Р CY
POP RP Выдача данных из стека в регистры В — С, D — E, H—L 1 1 Л Л 0 0 0 1 1 10 _____
POP PSW Выдача данных из стека в аккумулятор и регистр признаков 11110 0 0 1 1 10 + + + + +
ADD R Сложение содержимого регистра и аккумулятора 1 0 0 0 0 5 5 5 1 4 + + + + +
ADC R То же, но с учетом переноса СУ 1 0 0 0 0 5 5 5 1 4 + + + + +
ADD M Сложение содержимого ячейки памяти и аккумулятора 1 0 0 0 0 1 10 1 7 + + + + +
ADC M То же, но с учетом переноса СУ 10 0 0 1110 1 7 + + + + +
ADI Сложение байта с содержимым аккумулятора 110 0 0 110 2 7 + + + + +
AC I Сложение байта с содержимым аккумулятора с учетом переноса СУ 110 0 1110 2 7 + + + + +
DAD RP Сложение содержимого пар регистров В —С, D — E, Н—Ц SP с содержимым пары H—L 0 0 R R 1 0 1 0 1 10
SUB R Вычитание содержимого регистра из содержимого аккумулятора 10 0 10 5 5 5 1 4 + + + + +
SBB R То же, но с заемом 10 0 1 15 5 5 1 4 + + + + +
SUB M Вычитание содержимого ячейки памяти из содержимого аккумулятора 10 0 10 110 1 7 + + + + +
SBB M То же, но с заемом 10 0 11110 1 7 + + + + +
SUI Вычитание байта из содержимого аккумулятора 110 10 110 2 7 + + + + +
SBI То же, но с учетом заема 110 11110 2 7 + + + + +
INR R Увеличение содержимого регистра на единицу 0 0 D D D 1 0 0 1 5 + + + +-
INR M Увеличение содержимого ячейки памяти на единицу 0 0 1 10 10 0 1 10 + + + + —
DCR R Уменьшение содержимого регистра на единицу Уменьшение со- 0 0 D D D 1 0 1 1 5 + + + +-
DCR M держимого ячейки памяти на единицу 0 0 1 10 10 1 1 10 + + + + -
70
Продолжение табл. 2.4
Мнемоника Описание команды D1 £>6 Код команды D5 D4 D3 D2 D\ DO Длина команды, байт Число тактов Флаги условий
5 Z АС Р СУ
INX RP Увеличение содержимого парных регистров В—С, D — E, H—L, SP на единицу 0 0 R R 0 0 1 1 1 5
DCX RP Уменьшение содержимого парных регистров В—С, D — Е, H—L, SP на единицу 0 0 R R 1 0 1 1 1 5
ANA R Поразрядное логическое умножение содержимого регистра и аккумулятора 1 0 10 0 5 5 5 1 4 + + 0 + 0
ANA М Поразрядное логическое умножение содержимого ячейки памяти и аккумулятора 1 0 10 0 1 1 0 1 7 + + 0 + 0
ANI Поразрядное логическое умножение содержимого аккумулятора и байта 1 1 10 0 1 1 0 2 7 + + 0 + 0
XRA R Поразрядное исключающее ИЛИ над содержимым регистра или аккумулятора 1 0 10 15 5 5 1 4 + + 0+0
XRA М Поразрядное исключающее ИЛИ над содержимым ячейки памяти и аккумулятора 1 0 10 11 1 0 1 7 + + 0+0
XRI Поразрядное исключающее ИЛИ над содержимым аккумулятора и байтом 1 1 10 11 1 0 2 7 + + о+о
ORA R Поразрядное логическое сложение содержимого регистра и аккумулятора 1 0 110 5 5 5 1 4 + + 0+0
ORA М Поразрядное логическое сложение содержимого ячейки памяти и аккумулятора 1 0 110 1 1 0 1 7 + + 0 + 0
ORI Поразрядное логическое сложение содержимого аккумулятора и байта 1 1 110 1 1 0 2 7 + + 0 + 0
CMP R Сравнение содержимого регистра и аккумулятора 1 0 111 5 5 5 1 4 + + + + +
СМР М Сравнение содержимого ячейки памяти и аккумулятора 1 0 1111 1 0 1 7 + + + + +
71
Продожение табл. 2.4
Мнемоника Описание команды Код команды DI D6 D5 D4 D3 D2 Pl DO Длина команды, байт Число тактов Флаги условий S Z AC Р CY
CPI Сравнение байта с содержимым аккумулятора 11111110 2 7 + + + + +
RLC Циклический сдвиг содержимого аккумулятора влево 0 0 0 0 0 1 1 1 1 4 - - - - +
RRC То же, но вправо 0 0 0 0 1 1 1 1 1 4
RAL Циклический сдвиг содержимого аккумулятора влево через перенос 0 0 0 1 0 1 1 1 1 4 - - - - +
RAR То же, но вправо 0 0 0 1 1 1 1 1 1 4 - - - - +
СМА Инвертирование аккумулятора 0 0 10 1111 1 4 _____
STC Установка флага переноса СУ в единицу 0 0 110 111 1 4 1
СМС Инвертирование флага переноса 0 0 111111 1 4 С
DAA Двоично-десятичная коррекция содержимого аккумулятора 0 0 1 0 0 1 11 1 4 + + + + +
JMP Безусловный переход 1 1 0 0 0 0 1 1 3 10
JC Переход при наличии переноса 110 110 10 3 10
JNC Переход при отсутствии переноса 110 10 0 10 3 10
JZ Переход при нуле 110 0 10 10 3 10 _____
JNZ » » отсутствии нуля 1 1 0 0 0 0 10 3 10
JP » » плюсе 11110 0 10 3 10 — — — — —
JM » » минусе 111110 10 3 10 _____
JPE » » четности 1110 10 10 3 10 _____
JPO » » нечетности 1 1 1 0 0 0 10 3 10 _____
PCHL Занесение в счетчик команд содержимого регистра H—L 1110 10 0 1 1 5
CALL Вызов подпрограммы 110 0 110 1 3 17 _____
СС То же, но при переносе 110 1110 0 3 11/17
CNC То же, но при отсутствии переноса 110 0 110 0 3 11/17
CZ Вызов подпрограммы при нуле 110 0 110 0 3 11/17
CNZ То же, но при отсутствии нуля 1 1 0 0 0 10 0 3 11/17
СР Вызов подпрограммы при плюсе 11110 10 0 3 11/17
СМ То же, но при минусе 1111110 0 3 11/17
СРЕ Вызов подпрограммы при четности 1110 110 0 3 11/17 _____
72
Окончание табл. 2.4
Мнемоника Описание команды Код команды Dl D6 D5 D4 D3 D2 D\ DO Длина команды, байт Число тактов Флаги условий S Z AC Р CY
СРО To же, но при нечетности 1110 0 10 0 3 11/17 _____
RET Возврат 1 1 0 0 1 0 0 1 1 10 _____
RC » при переносе 110 110 0 0 1 5/11 _____
RNC » » отсутствии переноса 1 1 0 1 0 0 0 0 1 5/П
RZ » » нуле 1 1 0 0 I 0 0 0 1 5/Н _____
RNZ » » отсутствии нуля 1 1 0 0 0 0 0 0 1 5/Н
RP » » плюсе 1 1 1 1 0 0 0 0 1 5/Н — — — — —
RM » » минусе 111110 0 0 1 5/И _____
RPE » » четности 1110 10 0 0 1 5/П — — — — —
RPO » » нечетности 1 1 1 0 0 0 0 0 1 5/Н _____
RST Повторный запуск 1 1 N N N 1 1 1 1 11 _____
IN Ввод 110 110 11 2 10 — — — — —
OUT Вывод 110 10 0 11 2 10 _____
El Разрешить прерывание 111110 11 1 4
DI Запретить прерывание 11110 0 11 1 4 _____
NOP Отсутствие операции 00000000 1 4
HLT Останов 0 1110 110 1 7
Примечания: 1. DDD, SSS — 3-разрядные поля в формате команды, адресующие один из регистров общего назначения или в качестве места назначения (£>), или в качестве источника операнда (S); 2. RR — 2-разрядное поле в формате команды, адресующее один из парных регистров; 3. PSW — слово-состояние программы, первый байт которого равен содержимому А, вТорой — содержимому RS; 4. NNN — двоичное представление номера команды RST; 5. Н—установка или сброс флага условия; 6.-----отсутствие влияния на флаг; 7. В знаменателе дроби указано число тактов при выполнении
рассматриваемого в команде условия, в числителе — при невыполнении.
Таблица 2.5. Сигналы состояния микропроцессора
Обозначение сигнала Разряд шины данных Назначение сигнала
INTA DO Подтверждение прерывания; используется для стробирования приема команды RST в МП из схемы прерывания
WO Dl Запись; L — уровень сигнала указывает на запись данных в ЗУ или ВУ; Н — уровень сигнала — запись в микропроцессор
STACK D2 Стек; Н — уровень сигнала указывает, что на шине адреса установлено содержимое SP
HLTA D3 Подтверждение останова; Я—уровень сигнала указывает на переход МП в состояние останова
OUT D4 Ввод; Н-уровень сигнала указывает, что на шине адреса установлен коД/ВУ и можно осуществить ввод данных в МП по сигналу DBIN — 1
Ml D5 Н — уровень сигнала указывает, что МП принимает первый байт команды
INP D6 Ввод; Н-уровень сигнала указывает, что на шине адреса установлен код ВУ и можно осуществить ввод данных в МП по сигналу DBIN = 1
MEMR D7 Чтение; Я—уровень сигнала указывает, что осуществляется чтение содержимого ЗУ по адресу, установленному на шине адреса
73
Таблица 2.6. Разновидности машинных циклов микропроцессора
Машинный цикл Обозначение сигнала слова-состояния процессора
INTA wo STACK HLTA OUT Ml INP MEMR
Цикл Ml — выборка команды 0 1 0 0 0 1 0 1
Цикл чтения из ЗУ 0 1 0 0 0 0 0 1
» записи в ЗУ 0 0 0 0 0 0 0 0
» чтения из стека 0 1 1 0 0 0 0 1
Цикл записи в стек 0 0 1 0 0 0 0 0
Цикл ввода 0 1 0 0 0 0 1 0
» вывода 0 0 0 0 1 0 0 0
» прерывания 1 1 0 0 0 1 0 0
» останова 0 1 0 1 0 0 0 1
» прерывания при останове 1 1 0 1 0 1 0 0
формируемым по команде HLT, приведена на рис. 2.4.
Из диаграммы состояний МП можно выделить следующие основные особенности его функционирования.
1. Любой машинный цикл включает, по крайней мере, три такта (Tl, Т2 и ТУ). Такты Т4, Т5 не обязательны и применяются для внутренних операций МП.
2. Подача сигнала Я-уровня на вход RESET длительностью не менее трех периодов тактовой частоты МП устанавливает его в исходное состояние. В программный счетчик заносятся нули, а схема управления начинает формировать такт Т1 машинного цикла выборки команды Ml.
3. В такте Т2 микропроцессор анализирует сигналы READY, HLTA и HOLD. При наличии на входе READY напряжения Я-уровня и отсутствии сигналов HLTA и HOLD микропроцессор переходит к такту ТЗ. В зависимости от вида выполняемой команды машинный цикл завершается после выполнения тактов ТЗ, Т4 или Т5. Если выполнение команды не закончено, то МП переходит к следящему машинному циклу команды, начиная с такта Т1. В конце каждой команды МП проверяет наличие запроса прерывания. Если есть Я-уровень сигнала на входе INT и триггер разрешения прерывания установлен (INТЕ = 1), то МП устанавливает триггер прерывания (ТТ1) и приступает к выполнению машинного цикла прерывания, начиная с такта Т1.
При наличии на входе READ Y сигнала L-уровня в таки Т2 микропроцессор переходит в состояние ожидания (Tw), пока не появится сигнал READY от внешнего устройства.
4. В такте Т2 при наличии сигналов на входах READY и HOLD производится
74
установка внутреннего триггера захвата (ТТ2). Однако переход к режиму захвата до такта ТЗ не разрешается, чтобы МП мог закончить обмен с внешним регистром в начале такта ТЗ. По окончании состояния захвата МП всегда переходит к такту Т1 следующего машинного цикла. Если текущий машинный цикл содержит такты Т4 и Т5, то они совмещаются с режимом захвата.
5. В состояние останова МП переходит при наличии сигнала HLTA, формируемого во втором машинном цикле команды HLT, при этом внутренние шины адреса и данных переводятся в высокоимпедансное состояние и появляется Н-уровень напряжения на выходе WAIT— выполнение программы прекращается. Из состояния останова МП выходит по сигналу сброса RESET или по сигналу запроса прерывания INT при установленном триггере разрешения прерывания (INTE=1). В состоянии останова МП может переходить в режим захвата, если поступает сигнал напряжения Н-уровня на вход HOLD.
На рис. 2.5, а изображена временная диаграмма приема информации в микропроцессор в цикле чтения из ЗУ и цикле ввода. В такте Т1 по каналу данных поступает информация о состоянии текущего цикла; в канал адреса выдается адрес ячейки памяти, из которой считывается информация в текущем цикле; формируется сигнал Н-уровня SYNC. В такте Т2 микропроцессор устанавливает сигнал высокого уровня DBIN, а канал данных принимает информацию с шины данных по импульсу синхронизации CLK2 при условии, что есть сигнал высокого уровня READY. Если необходимо согласовывать по времени работу ЗУ и МП, то можно увеличить длительность сигнала приема DBIN подачей Иуровня сигнала READY. Тогда МП переходит в состояние ожидания и выдает сигнал Н-уровня WAIT, а канал адреса, канал данных и сигнал DBIN не изменяют своего состояния. По сигналу READY Н-уровня МП переходит в такт ТЗ, изменяются уровни сигналов WAIT и DBIN ; канал данных переводится в высокоимпедансное состояние. В такте Т4 информация в адресном канале изменяется и становится неопределенной до начала следующего цикла. В течение все
го цикла приема информации сигнал WR сохраняет Н-уровень напряжения. Временная диаграмма основных сигналов при выдаче информации из МП для цикла записи в ЗУ и цикла вывода отличается отсутствием сигнала DBIN и формированием после такта Т2 сигнала WR L-уровня. В такте Т2 микропроцессор выдает информацию на шину данных для записи в ЗУ или УВВ.
Микропроцессор приступает к обработке запроса прерывания, поступившего на вход INT, если внутренний триггер разрешения прерывания установлен (INTE = 1). Установка или сброс триггеров разрешения прерывания может производиться программно, с помощью команд EI (разрешение прерывания) или DI (запрещение прерывания). Если запрос прерывания принят, то МП начинает выполнение машинного цикла прерывания. В такте Т1 этого цикла на шину адреса выдается содержимое программного счетчика, а на шину данных — слово-состояние процессора (рис. 2.5,6). Слово-состояние цикла прерывания содержит единицы в разрядах DO (INTA), DI (WO) и D5 (Ml) (см. табл. 2.6). Сигнал подтверждения прерывания INTA используется в микропроцессорной системе для квитирования микропроцессором приема запроса прерывания. В такте Т1 по сигналу CLK2 производится также сброс триггера разрешения прерывания (INТЕ =0), что приводит к запрету приема последующих запросов прерываний. В такте Т2 по сигналу DBIN обычно вводится код операции из памяти, но слово-состояние цикла прерывания содержит в разряде D7 (MEMR) нуль-запрет на чтение из памяти, поэтому код операции должно сформировать внешнее устройство. В такте Т2 сбрасывается также внутренний триггер прерывания, а содержимое PC не изменяется. В такте ТЗ команда RST, сформированная ВУ, с шины данных передается в регистр команд МП, а в тактах Т4 и Т5 производится ее дешифрирование. По команде RST содержимое PC (адрес возврата) запоминается в стеке, а в PC заносится адрес первой команды программы обработки прерывания, определяемый номером команды RST. Запоминание адреса возврата из прерывания в стеке выполняется в циклах М2 и М3 — запись в стек.
75
WAIT
CLK2
A (15-0)
SYNC
DBIN
WR
INT
INTE
TT1
Рис. 2.5
Для обмена информацией с быстродействующими ВУ используется режим прямого доступа к памяти, в котором выполнение программы приостанавливается, буферы адреса и данных МП переходят в высокоимпедансное состояние, и контроллер прямого доступа к памяти
76
организует обмен данными между ВУ и памятью микроЭВМ. Временная диаграмма режима прямого доступа к памяти в цикле чтения из ЗУ изображена на рис. 2.6. При наличии сигнала READY //-уровня МП переходит в состояние захвата в такте ТЗ. Для режима прямого до-
CLK1 П П П (fr) П П П (к) П г п п
CLK2 —__П_Л_____П___П___П___П___П____П.....
4 (!5-0) У PC )------------------( ^~Pc7i
D (7-0) У~ ")(" Данные --------------__PCW_
HOLD / \
РШУ/
HLDA / \
DBIN / \_______________________
Рис. 2.6
ступа в цикле записи в ЗУ при наличии сигнала READY переход в состояние захвата осуществляется после такта ТЗ.
Основные электрические параметры микропроцессора КР58ОИК8ОА при температуре окружающей среды ( + 25+ 10) °C приведены ниже:
Время выполнения команды типа R — R, мкс......................... <1,6
Выходное напряжение логической единицы иОн* В..................... >3,7
Выходное напряжение логического нуля U0L, В........................ <0,4
Ток потребления от источника питания 1ВС, мА....................... <50
Ток потребления от источника питания /с мА......................... <70
Ток потребления от источника питания 1ц(. мА........................ <1,0
Ток утечки на входах RESET, READY, INT, HOLD, IIL, мА . . . <±1,0 Ток утечки на входах CLK1, CLK2, I/L, мкА............................< ± 1,0
Ток утечки на шинах данных и адреса в режиме захвата шин Iz, мкА < + 10
2.3. Архитектура БИС последовательного интерфейса
КР580ИК51
БИС последовательного интерфейса КР58ОИК51 представляет собой универсальный синхронно-асинхронный приемопередатчик (УСАПП) и предназначена для организации обмена между МП и ВУ в последовательном формате [5, 8, 9]. УСАПП может принимать данные
с 8-разрядной шины данных МП и передавать их в последовательном формате периферийным устройствам, а также получать последовательные данные от периферии и преобразовывать их в параллельную форму для передачи в МП.
Обмен данными производится в асинхронном режиме со скоростью передачи до 9,6К бит/с или в синхронном — со скоростью до 56К бит/с. Длина передаваемых символов составляет от 5 до 8 бит. При передаче в МП символов длиной менее 8 бит неиспользуемые биты заполняются нулями. Формат символа включает также служебные биты и необязательный бит контроля по четности (нечетности).
Упрощенная структурная схема УСАПП приведена на рис. 2.7,а. В состав БИС входят: буфер передатчика (TBF) со схемой управления передатчиком (TCU), предназначенные для приема данных от МП и выдачи их в последовательном формате на выход TxD, буфер приемника (RBF) со схемой управления приемником (RCU), выполняющие прием последовательных данных со входа RxD и передачу их в МП в параллельном формате; буфер данных (BD), представляющий собой параллельный 8-раз-рядный двунаправленный регистр с трехстабильными каскадами и служащий для обмена данными и управляющими словами между МП и УСАПП; блок управления записью/чтением (RWCCf), принимающий управляющие сигналы от МП
77
Таблица 2.7. Описание выводов УСАПП
Обозначение вывода Номер контакта Назначение вывода
0(7 — 0) RESET CLK C/D RD WR CS DSR DTR CTS RTS SYNDET RxC RxRDY RxD TxC TxE TxRDY TxD Ucc GND 8; 7; 6; 5; 2; 1; 28; 27 21 20 12 13 10 11 22 24 17 23 16 25 14 3 9 18 15 19 26 4 Канал данных Установка «0» (исходное состояние) Синхронизация Управление/данные — напряжение — L-уровня указывает на запись или чтение данных в (из) БИС; напряжение Н-уровня указывает на запись управляющих сигналов или чтение слова-состояния в (из) БИС Чтение — разрешение вывода данных или слова-состояния из УСАПП на шину данных МП Запись — разрешение ввода информации с шины данных в УСАПП Выбор микросхемы — подключение УСАПП к шине данных МП Готовность передатчика терминала Запрос передатчика терминала Готовность приемника терминала Запрос приемника терминала Вид сихронизации: для синхронного режима выходное напряжение Я-уровня — признак внутренней синхронизации; для синхронного режима с внешней синхронизацией сигнал является входным; в асинхронном режиме сигнал является выходным Синхронизация приемника (по входу TxD) Готовность приемника Вход приемника Синхронизация передатчика (по входу TxD) Конец передачи — напряжение Я-уровня признак окончания посылки данных Готовность передатчика Выход передатчика Напряжение питания ( + 5 В) » » (0 В)
и генерирующий внутренние сигналы управления; блок управления модемом (MCI/), обрабатывающий управляющие сигналы, предназначенные для ВУ.
Назначение входных, выходных и управляющих сигналов УСАПП приведено при описании выводов микросхемы в табл. 2.7.
Основные сигналы управления работой УСАПП подаются на блок RWCU от МП и определяют вид обрабатываемой информации и направление передачи в соответствии с табл. 2.8. Подключение УСАПП к шинам микропроцессора показано на рис. 2.7,6.
Режим работы УСАПП задается программно путем загрузки в него управляющих слов из МП. Различаются управляющие слова двух видов: инструкции режима и команды. Инструкция режима
Таблица 2.8. Операции, определяемые сигналами управления от МП
Операция Сигналы управления
C/D RD WR CS
Чтение данных из УСАПП на D(7—0) 0 0 1 0
Запись данных с D(7— -0) в УСАПП 0 1 0 0
Чтение слова состояния из УСАПП на D(7—0) 1 0 1 0
Запись управляющего слова с Г>(7 — 0) в УСАПП 1 1 0 0
Отключение УСАПП от D(7—0) X 1 1 0
То же X X X 1
Примечание. X — безразличное состояние сигнала.
78
Рис. 2.7
задает синхронный или асинхронный режим работы, формат данных, скорость приема или передачи, необходимость контроля. Инструкция заносится сразу после установки У САПП в исходное состояние программно или по сигналу RESET и заменяется лишь при смене режима. Команда осуществляет управление установленным режимом обмена и может многократно задаваться в процессе обмена, управляя различными его этапами.
При асинхронном обмене команда загружается сразу же после инструкции режима, а при синхронном обмене перед ней располагаются один или два синхросимвола. Ограничения на последовательность загрузки управляющих слов связаны с внутренней организацией УСАПП.
В асинхронном режиме работы формат данных включает нулевой старт-бит, биты данных, контрольный бит и стоп-биты. Число битов данных и стоп-битов, а также наличие или отсутствие бита контроля задаются инструкцией режима. Формат инструкции режима для асинхронного обмена представлен на рис. 2.8, а. Разряды DO и D1 определяют три разновидности асинхронного режима по частоте сигналов синхронизации (с час
тотой сигналов синхронизации 1/16 и 1/64 частоты синхронизации). Разряды D3 и D2 определяют число битов данных. Режим контроля задается разрядами D5 и D4: при D4 = 0 контроль по четности запрещен; значение разряда D5 устанавливает вид контроля — по четности или нечетности. Разряды D7 и D6 определяют число передаваемых стоп-битов.
При синхронном обмене данные передаются в виде массивов слов, а для синхронизации запуска при приеме данных используются один или два символа синхронизации. Формат инструкции режима для синхронного обмена представлен на рис. 2.8,6. Разряды D1 и DO для синхронного режима должны иметь нулевое значение. Разряд D6 устанавливает вид синхронизации (внешняя или внутренняя). Разряд D7 определяет использование одного (D7 = 1) или двух (D7 = 0) символов синхронизации. Назначение разрядов D3, D2 и D5, D4 — такое же, как при асинхронном обмене.
Команды подаются на УСАПП после инструкции режима и управляют выполнением конкретных операций. Назначение отдельных разрядов команд управления УСАПП поясняется в табл. 2.9.
I
В7 В6 D5 D4 ВЗ В2 В1 ВО
1 1 0 1 X 0
Четность Нечетность Нет контроля
0 0 1 0 0 1 1 1
5 6 7 8
Рис. 2.8
79
Таблица 2.9. Назначение разрядов команд управления УСАПП
Разряд Назначение разряда (обозначение) Пояснение
D0 D1 D2 D3 D4 D5 D6 D7 Разрешение передачи (TxEN) Запрос о готовности передатчика терминала к передаче (DTR) Разрешение приема (RxE) Конец передачи (SBRK) Установка ошибок (ER) Запрос о готовности приемника терминала к приему (RTS) Программный сброс схемы в исходное состояние (IR) Режим поиска синхросимволов (ЕН) Передача информации невозможна при D0 = 0 и возможна при DO = 1 Запись 0 на выходе с DTR при D1 = 1 Прием информации невозможен при D2 = 0 и возможен при D2 = 1 При D3 = 0 нормальная работа канала передачи, при D3 = 1 Я-уровень на TxD При D4 = 1 установка разрядов ошибок в исходное состояние Запись 0 на выходе RTS при £>5=1 При D6 =; 1 УСАПП установлен в исходное состояние и готов к приему инструкции режима При D7 = 1 установлен режим поиска символов синхронизации
Рис. 2.9
Для контроля состояния УСАПП в процессе обмена данными МП может с помощью команды ввода считывать слово-состояние БИС из специального внутреннего регистра состояний. Значение управляющих сигналов при чтении слова-состояния указано в табл. 2.8. Формат слова-состояния приведен на рис. 2.8, в. Кроме уже рассмотренных в табл. 2.7 сигналов в слове-состоянии
формируются три флага ошибок: разряд D3 устанавливается при возникновении ошибки четности (РЕ); разряд D4 устанавливается при возникновении ошибки переполнения (ОЕ) если МП не прочитал символ; разряд D5 устанавливается при наличии ошибки стоп-бита (FE), если в конце посылки для асинхронного режима не обнаруживается стоп-бит.
80
После записи инструкции режима и команды УСАПП готов к выполнению обмена данными в одном из пяти режимов: синхронная передача; синхронный прием с внутренней синхронизацией; синхронный прием с внешней синхронизацией; асинхронная передача; асинхронный прием. На рис. 2.9, а приведена временная диаграмма сигналов управления УСАПП при записи инструкции режима, синхросимволов и команды, а на рис. 2.9, б — временная диаграмма сигналов управления при чтении слова-состояния.
При синхронной передаче данных на выходе TxD с частотой сигнала синхронизации формируется последовательность, начинающаяся с синхросимволов, запрограммированных инструкцией режима. Затем передаются поступающие из МП коды символов, каждый из которых может заканчиваться битом контроля. Если МП не загрузил очередной символ к моменту передачи, то УСАПП вставляет в передаваемую последовательность синхросимволы, а на выходе ТхЕ вырабатывается сигнал 77-уровня, идентифицирующий пустую передачу.
При синхронном приеме с внутренней синхронизацией УСАПП начинает работу с поиска во входной последовательности синхросимволов. УСАПП сравнивает записанные в него при настройке синхросимволы с принимаемыми символами. После обнаружения синхросимволов устанавливается сигнал Н-уровня на выводе SYNDET и начинается прием входных данных (рис. 2.9, в). Сигнал на выводе SYNDET автоматически сбрасывает при чтении слово-состояние УСАПП.
При синхронном приеме с внешней синхронизацией (рис. 2.9, г) на вывод SYNDET подается сигнал от внешнего устройства, который разрешает прием данных на входе RxD со скоростью сигналов синхронизации, поступающих на вход RxC. Возможна организация приема данных в МП по прерыванию, если сигнал на выводе SYNDET использовать как запрос прерывания.
При асинхронной передаче последовательные данные формируются на выходе TxD по спаду сигнала синхронизации
ТхС с периодом, задаваемым инструкцией режима и равным 1, 16 или 64 периодам сигнала синхронизации. Если после передачи символа следующий символ отсутствует, то на выходе ТхЕ устанавливается напряжение Н-уровня, пока новые данные не поступят от МП. В программе, реализующей алгоритм асинхронной передачи, запись очередного байта в УСАПП производится по команде вывода (OUT), если в слове-состоянии разряд D0=l, что соответствует Н-уровню сигнала на выходе TxRDY, или по прерыванию, если сигнал на выходе TxRDY используется как сигнал запроса прерывания.
Асинхронный прием данных начинается с поиска старт-бита, который устанавливает на входе RxD напряжение L-уровня. Наличие этого бита вторично проверяется стробированием его середины внутренним строб-импульсом. Если старт-бит найден, то запускается внутренний счетчик битов, который определяет начало и конец битов данных, бит контроля и стоп-биты. Прием стоп-бита идентифицирует окончание приема байта информации и сопровождается установкой сигнала Н-уровня на выходе RxRDY. В программе, реализующей алгоритм асинхронного приема, передача очередного байта данных в МП может производиться по команде ввода (IN), если в слове-состоянии разряд DI = 1, что соответствует Н-уровню сигнала на выходе RxRDY, или по прерыванию, если сигнал на выходе RxRD Yиспользуется как сигнал запроса прерывания.
Фрагмент программы, приведенный ниже, представляет один из вариантов организации асинхронной передачи элементов массива. Код 7D инструкции режима обеспечивает асинхронный режим с частотой передачи, равной частоте синхронизации, контролем по четности, одним стоп-битом и 8-раз-рядным кодом символа. Для ввода в УСАПП инструкций и данных используются символические адреса INSTR и DATA; N обозначает число элементов передаваемого массива, a ADDR — его символический адрес. При возникновении ошибки четности происходит обращение к подпрограмме обработки ошибки, расположенной по адресу ERR.
81
MUI B>N УСТАНОВКА СЧЕТЧИКА ЦИКЛА
LXI HjADDR 5ЗАГРУЗКА НАЧАЛЬНОГО АДРЕСА ;МАССИВА
MUI AMOH уЗАПИСЬ В УСАПП ИНСТРУКЦИИ
OUT INSTR ПРОГРАММНОГО СБРОСА
MUI Aj»7DH ;ЗАПИСЬ В УСАПП ИНСТРУКЦИИ
OUT INSTR УРЕЖИМА
MUI Ar31H ;ЗАПИСЬ В УСАПП
OUT INSTR ;команды
ENTR: мои ArM ПЕРЕДАЧА ЭЛЕМЕНТА МАССИВА у в аккумулятор
OUT DATA УЗАПИСЬ ЭЛЕМЕНТА МАССИВА у в усапп
WAIT: IN INSTR ПЕРЕДАЧА СЛОВА СОСТОЯНИЯ УУСАПП В АККУМУЛЯТОР
мои CrA ПЕРЕДАЧА СЛОВА СОСТОЯНИЯ УУСАПП В РЕГ.С
ANI OSH ПРОВЕРКА КОНТРОЛЯ ЧЕТНОСТИ
CNZ ERR УК ПОДПРОГРАММЕ ОБСЛУЖИВАНИЯ уошибки
мои A,C
RAR уконтроль готовности ПЕРЕДАТЧИКА
JNC WAIT ПЕРЕХОД ПРИ ОТСУТСТВИИ уготовности
DCR В УУМЕНЬШЕНИЕ СОДЕРЖИМОГО У СЧЕТЧИКА НА 1
JZ EXIT ПЕРЕХОД К ОКОНЧАНИЮ ПЕРЕДАЧИ
INX H УИЗМЕНЕНИЕ АДРЕСА МАССИВА
JMP ENTR ПЕРЕХОД К ПЕРЕДАЧЕ ОЧЕРЕДНОГО УЭЛЕМЕНТА МАССИВА
EXIT: MUI A,38H УЗАПИСЬ В УСАПП КОМАНДЫ
OUT INSTR ОКОНЧАНИЯ ПЕРЕДАЧИ
Основные электрические параметры микросхемы КР580ИК51 при температуре окружающей среды (+ 25±10)°C приведены ниже:
Выходное напряжение логической единицы UOh, В.................. >2,4
Выходное напряжение логического нуля U0L, В..................... <0,4
Ток потребления /Сс, мА . . . 10,...,80
Ток утечки на управляющих входах IIL, мкА...................-10,...,10
Ток утечки на шинах данных в не-
выбранном режиме 7/z, мкА . . . -100,..., 100
2.4. Архитектура программируемого таймера КР580ВИ53
БИС программируемого таймера КР580ВИ53 предназначена для организации работы микропроцессорных систем в режиме реального времени и позволяет формировать сигналы с различными вре
менными и частотными характеристиками [8, 9].
Программируемый таймер (ПТ) имеет три независимых канала, каждый из которых содержит 16-разрядный вычитающий счетчик. Счетчики могут работать в двоичном или двоично-десятичном коде, с однобайтными или двухбайтными числами. Скорость счета программно изменяется от 0 до 2 МГц.
Упрощенная структурная схема ПТ приведена на рис. 2.10, а, В состав БИС входят: буфер данных (BD), предназначенный для обмена данными и управляющими словами между МП и ПТ; схема управления чтением-записью (RWCU), обеспечивающая выполнение операций ввода-вывода информации в ПТ; регистр управляющего слова (RGR\ предназначенный для записи управляющих слов, задающих режимы работы счетчиков; счетчик каналов (СТО — СТ2).
82
MV —
0)
г) CLK
WK
GATE
OUT
e)
лшшлдлллплл wr —p^i--------------
SATE___|-------------
4 3 2 1 0(4)21 0(3)2
OUT I I I Г^
Рис. 2.10
clk ТЛДПЛЛППЛЛЛП 0(4)32 1 0(4)32 1 0(4)
OUT | I Г I I
M=4 0(5)43. 2 0(5)43 2 1
T.,--1 l_l l_
з)
CLK ъгитгитиллягкпл
w____I I_I
4 3 2 2 1 0
OUT | I
)
CLK ТЛЛЛЛЛЯПЛПЛЛ
Назначение входных, выходных и управляющих сигналов ПТ указано при описании выводов микросхемы в табл. 2.10.
Подключение ПТ к шинам микропроцессора показано на рис. 2.10,6. Операции обмена информацией между ПТ и МП, задаваемые сигналами управления
и адресными входами, приведены в табл. 2.11. Установка режима работы каждого канала ПТ производится программно путем записи управляющего слова и начального значения содержимого счетчика (N) с помощью команд вывода (OUT). Формат управляющего слова и назначения отдельных разрядов пред-
83
Таблица 2.10. Описание выводов ПТ
Обозначение вывода Номер контакта Назначение вывода
D(7—0) RD WR АО, Al CS CLK0 — CLK2 CATE0 — CATE2 OUTO — OUT2 UCC GND 1; 2; 3; 4,5; 6; 7; 8 22 23 19; 20 21 9; 15; 18 11; 14; 16 10; 13; 17 24 12 Канал данных Сигнал «чтение» » «запись» Адресные входы, выбирающие один из каналов ПТ или управляющий регистр Выбор микросхемы Входы синхронизации счетчиков Входы управления счетчиков Выходные сигналы счетчиков Напряжение питания ( + 5В) Напряжения питания (0 В)
Таблица 2.11. Операции обмена информацией между ПТ и микропроцессором
Операция Сигналы управления
WR RD CS Al АО
Запись управляюще- 0 1 0 1 1
го слова в регистр уп-
равляющего слова из
МП
Загрузка СТО с 0 1 0 0 0
D(7-0)
Загрузка СТ1 с 0 1 0 0 1
D(7—0)
Загрузка СТ2 с 0 1 0 1 0
D(7—0)
Чтение СТО на 1 0 0 0 0
D(7—O)
Чтение СТ1 на 1 0 0 0 1
D(7—0)
Чтение СТ2 на 1 0 0 1 0
D(7—0)
Отключение ПТ от 1 1 0 X X
D(7—0)
То же 1 0 0 1 1
» X X 1 X X
Примечание. X — безразличное состояние
сигнала.
ставлены на рис. 2.10, в. Управляющее слово задает номер счезчика (разряды D7, D6), последовательность записи и считывания содержимого счетчика (разряды £)5, D4), режим работы (разряды D3 — D1) и вид используемого кода (разряд D0).
В процессе работы ПТ содержимое любого из счетчиков можно прочитать двумя способами:
1) приостановив работу счетчика подачей соответствующего сигнала GATE L-уровня или блокировкой тактовых импульсов; прочитав содержимое счетчика, начиная с младшего байта, с помощью двух команд ввода (IN), если запрограммировано чтение двух байтов;
2) записав в ПТ управляющее слово, содержащее нули в разрядах D4, D5 (рис. 2.10,в); нули в этих разрядах указывают на выполнение операции «защелкивания» счета в момент чтения; прочитав содержимое счетчика с помощью команд ввода.
Каждый из счетчиков ПТ может работать в одном из шести режимов: в режиме 0 — программируемая задержка; в режиме 1 — программируемый ждущий мультивибратор; в режиме 2 — программируемый генератор тактовых сигналов; в режиме 3 — генератор прямоугольных сигналов; в режиме 4 — программноуправляемый строб; в режиме 5 — аппаратно-управляемый строб. Воздействие сигнала GATE на соответствующий счетчик зависит от режима работы. Функции, выполняемые сигналом GATE для различных режимов, приведены в табл. 2.12.
В режиме 0 (рис. 2.10, г) после занесения управляющего слова на выходе OUT устанавливается L-уровень. Уменьшение содержимого счетчика начинается при Я-уровне сигнала GATE. После окончания счета на выходе OUT устанавливается напряжение Я-уровня. Загрузка в счет
Таблица 2.12. Функции сигнала GATE
Режим Низкий уровень или отрицательный фронт Положительный фронт Высокий уровень сигнала
0 1 Запрещает счет Начинает счет; устанавли- Разрешает счет
2 Запрещает счет; устанав- вает £-уровень сигнала OUT со следующего такта СЕК Начинает счет Разрешает счет
3 ливает Я-уровень сигнала То же » » » »
4 5 Запрещает счет Начинает счет » »
84
чик нового значения младшего байта в процессе счета останавливает счет, а загрузка нового значения старшего байта начинает новый цикл счета.
В режиме 1 (рис. 2.10, д) при Н-уровне сигнала GATE на выходе OUT формируется отрицательный импульс длительностью N периодов тактовых импульсов CLK. Загрузка в процессе счета нового значения N не изменяет текущего режима счета. Импульс новой длительности формируется при следующем нарастании фронта сигнала GATE.
В режиме 2 (рис. 2.10, е) ПТ генерирует периодический сигнал с частотой, в N раз меньшей частоты тактовых импульсов CLK. Выходной сигнал L-уровня устанавливается на последнем такте периода. Загрузка счетчика новым значением N в процессе счета приводит к изменению величины следующего периода. Сигнал GATE можно использовать для внешней синхронизации ПТ, так как L-уровень сигнала GATE запрещает счет, устанавливая Н-уровень сигнала OUT, а Н-уровень сигнала GATE начинает счет сначала.
Режим 3 (рис. 2.10, ж) отличается от режима 2 тем, что при четном значении N на выходе счетчика генерируется сигнал Н-уровня в течение первой половины периода и сигнал L-уровня в течение другой половины. При нечетном N длительность сигнала Н-уровня на один такт больше, чем для сигнала L-уровня. (В режиме 3 число N = 3 нельзя загружать в счетчик).
В режиме 4 (рис. 2.10, з) генерируется выходной сигнал Н-уровня длительностью N периодов тактового сигнала CLK. После завершения счета устанавливается выходной сигнал L-уровня на один период сигнала CLK. Перезагрузка младшего байта в процессе счета не влияет на текущий счет, а загрузка старшего байта начинает новый цикл счета.
Режим 5 (рис. 2.10, и) аналогичен режиму 4. Запуск счетчика производится положительным фронтом сигнала GATE. Загрузка счетчика новым значением числа N в процессе счета не влияет на длительность текущего цикла, но следующий цикл счета будет соответствовать новому значению N.
Управляющие слова могут быть записаны в ПТ в произвольном порядке.
В любой последующий момент времени записываются начальные коды счетчиков в соответствии со значениями разрядов D5, D4 управляющих слов.
Основные электрические параметры микросхемы КР58ОВИ53 при температуре окружающей среды (+25±10)°C приведены ниже:
Выходное напряжение логического нуля U0L, В................. <0,4
Выходное напряжение логической единицы UOH, В.............. >2,4
Ток потребления 1СС, мА . . . . <115
Ток утечки на входах IIL, мкА —1,...,1 » » » выходах I0L, мкА —1,5,...,1,5
2.5. Архитектура БИС параллельного интерфейса
КР580ВВ55
БИС программируемого параллельного интерфейса КР58ОВВ55 предназначена для организации ввода / вывода параллельной информации различного формата и позволяет реализовать большинство известных протоколов обмена по параллельным каналам [8, 9]. БИС программируемого параллельного интерфейса (ППИ) может использоваться для сопряжения микропроцессора со стандартным периферийным оборудованием (дисплеем, телетайпом, накопителем).
Структурная схема ППИ приведена на рис. 2.11,а. В состав БИС входят: двунаправленный 8-разрядный буфер данных (BD), связывающий ППИ с системной шиной данных; блок управления запи-сью/чтением (RWCU), обеспечивающий управление внешними и внутренними передачами данных, управляющих слов и информации о состоянии ППИ; три 8-разрядных канала ввода/вывода (PORT А, В и С) для обмена информацией с внешними устройствами; схема управления группой A (CUA), вырабатывающая сигналы управления каналом А и старшими разрядами канала С [PC (7 — 4)]; схема управления группой В (CUB), вырабатывающая сигналы управления каналом В и младшими разрядами канала С [PC (3 — 0)].
Назначения входных, выходных и управляющих сигналов ППИ приведены при описании выводов микросхемы в табл. 2.13. Сопряжение БИС КР580ВВ55
85
Таблица 2.13. Описание выводов ППИ
Обозначение вывода Номер контакта Назначение вывода
D(7—0) RD WR АО, Al RESET CS PA(7—0) PB(7 — 0) PC(7—0) Ucc GND 27; 28; 29; 30; 31; 32; 33; 34 5 36 9; 8 35 6 37; 38; 39; 40; 1; 2; 3; 4 15; 24; 23; 22; 21; 20; 19; 18 10; И; 12; 13; 17; 16; 15; 14 26 7 Вход/выход данных Чтение; £-уровень сигнала разрешает считывание информации из регистра, адресуемого по входам АО, А1 на шину D(7—0) Запись; £-уровень сигнала разрешает запись информации с шины D{7—0) в регистр ППИ, адресуемый по входам АО, А1 Входы для адресации внутренних регистров ППИ Сброс; Я-уровень сигнала обнуляет регистр управляющего слова и устанавливает все порты в режим ввода Выбор микросхемы; £-уровень сигнала подключает ППИ к системной шине Вход/выход канала А Вход/выход канала В Вход/выход канала С Напряжение питания (-1-5 В) » » (0 В)
86
со стандартной системной шиной показано на рис. 2.11,6. Сигналы управления работой ППИ подаются на блок RWCU (рис. 2.11, а) и вместе с адресными входами АО, А1 задают вид операции, выполняемой БИС (табл. 2.14).
Таблица 2Л4. Операции, задаваемые управляющими сигналами ППИ
Операция Сигналы управления
CS RD WR Al АО
Запись управляюще- 0 1 0 1 1
го слова из МП
Запись в канал А 0 1 0 0 0
» » » В 0 1 0 0 1
» » » С 0 1 0 1 0
Чтение из канала А 0 0 1 0 0
» » » В
» » » С 0 0 1 0 1
Отключение ППИ 0 0 1 1 0
от D(7—0) 1 X X X X
Примечание. X- безразличное состояние сигнала.
Режим работы каждого из каналов ППИ программируется с помощью управляющего слова. Управляющее слово может задать один из трех режимов: основной режим ввода/вывода (режим 0), стробируемый ввод/вывод (режим 1), режим двунаправленной передачи информации (режим 2). Одним управляющим словом можно установить различные режимы работы для каждого из каналов. Формат управляющего слова представлен на рис. 2.11, в.
Канал А может работать в любом из трех режимов, канал В — в режимах 0 и 1. Канал С может быть использован для передачи данных только в режиме 0, а в остальных режимах он служит для передачи управляющих сигналов, сопровождающих процесс обмена по каналам А и В.
Разряд D7 управляющего слова (рис. 2.11, в) определяет либо установку режимов работы каналов (В7 = 1), либо работу ППИ в режиме сброса/установки отдельных разрядов канала С(В7 = 0). При поразрядном управлении каналом С разряды D3 — DI определяют номер модифицируемого разряда; разряд DO задает сброс (DO = 0) или установку (DO = 1) мо
дифицируемого разряда; разряды D6 — D4 не используются.
Сброс/установку разрядов канала С можно использовать для выработки сигналов запроса прерывания от ППИ. Для каждого из каналов Л и В в ППИ имеется триггер разрешения прерывания, установка/сброс которого осуществляется управляющим словом установки/ сброса определенного разряда канала С. Если триггер разрешения прерывания соответствующего канала установлен (INТЕ =1), то ППИ может сформировать сигнал запроса прерывания при готовности внешнего устройства к вводу или выводу.
Режим 0 применяется при синхронном обмене или при программной организации асинхронного обмена. Микросхема может рассматриваться в этом режиме как устройство, состоящее из четырех портов (два 8-разрядных и два 4-раз-рядных), независимо настраиваемых на ввод или вывод. Вывод информации осуществляется по команде OUT микропроцессора с фиксацией выводимой информации в регистрах каналов, а ввод — по команде IN без запоминания информации.
Режим 1 обеспечивает стробируемый однонаправленный обмен информацией с внешним устройством. Передача данных производится по каналам А и В, а линии канала С управляют передачей. Работу канала в режиме 1 сопровождают три управляющих сигнала. Если один из каналов запрограммировать на режим 1, то остальные 13 интерфейсных линий можно использовать в режиме 0. Если оба канала запрограммированы на режим 1, то оставшиеся две интерфейсные линии канала С могут быть настроены на ввод или вывод.
В режиме 1 для ввода информации используются следующие управляющие сигналы: строб приема (STB) — входной сигнал, формируемый внешним устройством; указывает на готовность ВУ к вводу информации; подтверждение приема (IBF) — выходной сигнал ППИ, сообщающий ВУ об окончании приема данных в канал; формируется по спаду STB; запрос прерывания (INTR) — выходной сигнал ППИ, информирующий МП о завершении приема информации в ка-
87
нале; Н-уровень сигнала устанавливается при STB = 1, IBF—i и INTE=1; сбрасывается спадом сигнала RD.
Для операции ввода управление сигналом IN ТЕ канала А осуществляется по линии РС4, а канала В — по линии РС2.
Для вывода информации в режиме 1 используются следующие управляющие сигналы: строб записи (OBF) — выходной сигнал, указывающий внешнему устройству о готовности к выводу; формируется по фронту WR\ подтверждение записи (АСК) — входной сигнал от внешнего устройства, подтверждающий прием информации из ППИ; запрос прерывания (INTR) — выходной сигнал ППИ, информирующий МП о завершении операции вывода информации; Я-уровень сигнала устанавливается по фронту сигнала АСК при OBF=1 и INTR — 1; сбрасывается спадом сигнала WR.
Для операции вывода управление сигналом IN ТЕ канала А осуществляется по линии РС6, а канала В — по линии РС2.
На рис. 2.12, а приведен пример конфигурации ППИ в режиме 1 и соответствующее ему управляющее слово для ввода по каналам Л, В, а на рис. 2.12,6 —для вывода. Не используемые для передачи управляющих сигналов линии РС7, РС6 (рис. 2.12, а) и PC5, РС4 (рис. 2.12,6) могут быть запрограммированы на ввод (Z>3 = 1) или вывод (£>3=0). На рис. 2.12, в приведен вариант конфигурации ППИ в режиме 1 для вывода информации по каналу А и ввода по каналу В. Управляющее слово этого варианта имеет вид 1010D311X, где D3 определяет
работу линий РС5, РС4 на ввод или вывод.
Временные диаграммы работы ППИ в режиме 1 при вводе и выводе информации представлены соответственно на рис. 2.13, а и 2.13,6.
Режим 2 обеспечивает двунаправленную передачу информации по каналу А к внешнему устройству и обратно. Процесс обмена сопровождают пять управляющих сигналов, подаваемых по линиям РС7 — РСЗ. Оставшиеся 11 интерфейсных линий могут настраиваться на режим 0 или режим 1. Распределение сигналов по интерфейсным линиям и управляющее слово режима 2 приведены на рис. 2.14,6/. Разряд D0 в этой конфигурации ППИ определяет настройку на ввод или вывод интерфейсных линий РС2, РС1 и РСО. Функции управляющих сигналов аналогичны рассмотренным выше сигналам для режима 1. Управление установ-а)
6)
WR \Л
OBF
INTR лек ра/рв
Рис. 2.13
88
a)
Ph (7-0)
PC3
PC4 <
§ PCS
Oe
| pce>
* PC7>
PB(7-O)
PC(2-0)
-----— INTR,
—------ STB,
-----— IBF,
►-<----ACK,
>----— OBF,
27 D/L 25 D4 21 22 DI DO
1 2J К X X \1/0 То 1/0
D7 DO D5 D4 D3 D? DI 22
Режим 1 В б од
67 66 65 64 63 62 61 60
I/O I/O IBFa INTE, INTR, INTEg IBFg INTRg
Группа 4
Группа В
1 1 х Л X 1 0 X
Рис. 2.14
D7 66 65 64 63 62 61 60
obf, INTE, ibfa 1Л7ТЕа ihtra X X X
Группа А Группа В
кой внутреннего сигнала INTE для операции ввода осуществляется по линии РС4, а для операции вывода — по линии РС6. Временная диаграмма работы ППИ в режиме 2 представлена на рис. 2.14,6.
На рис. 2.14, в показан один из возможных вариантов комбинированного режима работы ППИ, в котором канал А запрограммирован на режим 2, а канал В — на вывод в режиме 1.
В режимах 1 и 2 возможно проведение контроля за состоянием работы внешнего устройства и ППЙ. Контроль осуществляется чтением слова-состояния канала
С по команде OUT. Форматы слова-состояния показаны на рис. 2.14, г. Для режима 1 сигналы I/O в разрядах с определенными номерами указывают на операцию ввода или вывода по интерфейсным линиям канала С с такими же номерами. Для режима 2 значения разрядов D2 — DO определяются только режимом работы группы В.
Фрагмент программы, реализующей процесс ввода в память микроЭВМ сигналов группы из N аналоговых датчиков с помощью ППИ и аналого-цифрового преобразователя (АЦП), может иметь следующий вид:
89
DI MVI A’OBBH OUT OFFH LX1 HrADAR MVI D»N WAITS IN OFEH ANI BOH JZ WAIT IN OFDH
MOV MyA I NX H IN OFEH ANI OSH MOV M’-A I NX H 'DOR D JZ EXIF
?ЗАПРЕЩЕНИЕ ПРЕРЫВАНИИ 5УСТАНОВКА РЕЖИМА
;РАБОТЫ ППИ
?ЗАГРУЗКА АДРЕСА В HL
?УСТАНОВКА СЧЕТЧИКА
> уВВОД ИЗ ПОРТА С
?ПРОВЕРКА ГОТОВНОСТИ АЦП уВОЗВРАТуЕСЛИ АДП НЕ ГОТОВ уВВОД 8-МИ МЛАДШИХ РАЗРЯДОВ АЦП ИЗ ПОРТА В
?ЗАПИСЬ В ПАМЯТЬ уИЗМЕНЕНИЕ АДРЕСА ;ввод из порта с
УВЫДЕЛЕНИЕ 2-Х СТАРШИХ РАЗРЯДОВ АДП уЗАПИСЬ В ПАМЯТЬ
?ИЗМЕНЕНИЕ АДРЕСА уИЗМЕНЕНИЕ' СЧЕТЧИКА
уЗАКОНЧИТЬ ОБРАБОТКУ
У ГЕНЕРАЦИЯ СИГНАЛА ДЛЯ ПЕРЕКЛЮЧЕНИЯ АЦП
• mvi Ауооооиоов;
OUT OFEH ;СБРОС РАЗРЯДА РС6
MVI A’OOOOllOlBy OU Г OFEH ;УСТАНОВКА РАЗРЯДА РС6
; КОНЕЦ ГЕНЕРАЦИИ СИГНАЛА ПЕРЕКЛЮЧЕНИЯ
JMP МАИ у ПЕРЕХОД ДЛЯ ВВОДА СИГНАЛА уСЛЕДУЮЩЕГО ДАТЧИКА
EXIT? EI ^РАЗРЕШЕНИЕ ПРЕРЫВАНИИ
Программа может запускаться в определенные моменты времени по запросу прерывания от таймера, подключающему АЦП к датчикам. После преобразования сигнала одного из датчиков АЦП вырабатывает управляющий сигнал «готовности», указывающий на необходимость ввода информации в память и возможность переключения его для преобразования сигнала следующего датчика. Программа организует цикл для обработки сигналов от всех датчиков системы, осуществляет запись информации из АЦП в выделенную область памяти и с помощью режима поразрядного управления каналом С генерирует сигнал «переключение» АЦП для обработки информации очередного датчика.
Программа предполагает использование в системе 10-разрядного АЦП, восемь младших разрядов которого вводятся в ячейку памяти по каналу В, а два старших разряда —по линиям PCI, РСО канала С в следующую ячейку памяти. По линии РС7 поступает сигнал «готовности» от АЦП, а сброс и установка разряда РС6 используются для получения сигнала «пе
реключения» АЦП. Управляющее слово задает следующую конфигурацию ППИ: канал В —ввод в режиме 0; линии РС1, РСО канала С — ввод в режиме 0; канал А не используется, но настраивается на ввод в режиме 1, чтобы использовать линию РС7 для ввода и последующего анализа сигнала «готовности» АЦП и управлять сбросом-установкой разряда РС6. Канал С в программе имеет адрес FE, канал В — FD, регистр управления — FE; начальному адресу области памяти для хранения сигналов датчиков присвоено символическое имя ADDR.
Основные электрические параметры микросхемы КР580ВВ55 следующие:
Выходное напряжение логического нуля UoL, В................. <0,4
Выходное напряжение логической единицы иОНч В................. >2,4
Ток потребления от источника питания 1ссу мА................ <60
Ток утечки каналов А, В, С, D при невыбранном режиме IIOZ, мкА............................-100,...,100
Ток утечки на управляющих входах IIL, мкА...................-10,...,10
90
2.6. Архитектура контроллера прямого доступа к памяти КР580ВТ57
БИС программируемого контроллера прямого доступа к памяти КР580ВТ57 предназначена для организации высокоскоростного обмена данными между памятью и внешними устройствами, выполняемого по инициативе внешнего устройства. Контроллер прямого доступа к памяти (КПДП) генерирует управляющие сигналы, необходимые для организации обмена. КПДП содержит четыре канала прямого доступа, каждый из которых обеспечивает передачу блока данных размером до 16К байт с про
извольным начальным адресом в диапазоне от 0 до 64К байт [5, 8, 9].
Упрощенная структурная схема КПДП приведена на рис. 2.15, а. В состав БИС входят: двунаправленный двустабильный буфер данных (BD), предназначенный для обмена информацией между МП и КПДП; схема управления чтением/записью (RWCU), адресующая внутренние регистры КПДП и управляющая обменом по шине £>(7 — 0); блок управления (СС), содержащий регистры режима и состояния КПДП и обеспечивающий последовательность операций, необходимую для организации режима прямого доступа к памяти; блок управления приоритетами (PCU), обеспечивающий опре
шо
DRQ1
DRQ2
DRQ3
CLK
RESET—<Ч
READY
HRQ HLDA MEMR
MEMW—^
AEN — ADSTB+-
PCU
CS
в) 07 D6 05 04 03 02 01 00
AL TCS EW RP EN3 EN2 EN1 ENO
г)
07 06 05 D4 D3 02 D1 DO
ТСЗ ТС2 ТС1 ТСО
Флаг обновления
СНЗ СН2 СН1 ОНО
MARK
Ucc
Рис. 2.15
Конец счета
91
деленный порядок обслуживания запросов внешних устройств; четыре канала прямого доступа (СНО — СНЗ), каждый из которых содержит регистр адреса ячейки памяти, с которой производится обмен, и счетчик циклов обмена, два старших разряда которого отведены для задания операций обмена.
Назначение входных, выходных и управляющих сигналов КПДП приведено при описании выводов микросхемы в табл. 2.15.
При подключении КПДП к шинам микроЭВМ младший байт адреса памяти выдается по линиям А (3 — 0) и А (7 — 4), а старший байт — через шину D(7 — 0), поэтому КПДП обычно подключается вместе с буферным регистром. Схема подключения КПДП к системной шине с использованием буферного регистра К589ИР12 показана на рис. 2.15,6.
Для начальной установки КПДП необходимо записать соответствующую информацию в 16-разрядный регистр адреса
Таблица 2.15. Описание выводов КПДП
Обозначение вывода Номер контакта Назначение вывода
D(7 — 0) 21; 22; 23; 26; 27; 28; 29; 30 Входы/выходы данных для обмена с МП
I/OR 1 Чтение ввода/вывода — двунаправленный тристабильный вход/выход; входной сигнал L-уровня разрешает чтение информации из КПДП в МП; выходной сигнал L-уровня разрешает чтение из ВУ
I/OW 2 Запись ввода/вывода — двунаправленный тристабильный вход/выход; входной сигнал L-уровня разрешает программирование КПДП; выходной сигнал L-уровня разрешает запись в ВУ
CLK 12 Вход тактовых импульсов
RESET 13 Вход установки 0
А(3-0) 35; 34; 33; 32 Двунаправленные тристабильные адресные выводы
cs 11 Выбор микросхемы
А(7-4) 40; 39; 38; 37 Тристабильные адресные выходы
READY 6 Готовность — входной сигнал //-уровня указывает на готовность к обмену
HRQ 10 Запрос захвата — выходной сигнал //-уровня указывает на запрос о доступе КПДП к системным шинам
HLDA 7 Подтверждение захвата — входной сигнал //-уровня указывает на возможность доступа к системным шинам
MEMR 3 Чтение из памяти — тристабильный выход; выходной сигнал L-уровня разрешает чтение из ячейки памяти, адресуемой КПДП
MEMW 4 Запись в память — тристабильный выход; выходной сигнал L-уровня разрешает запись в ячейку, адресуемую КПДП
AEN 9 Разрешение адреса — сигнал //-уровня используется для блокировки некоторых шин адреса и данных
ADSTB 8 Строб адреса — сигнал //-уровня указывает на нахождение на шине D(7—0) старшего байта адреса ЗУ
TC 36 Конец счета — сигнал //-уровня определяет выполнение последнего цикла передачи блока данных
MARK 5 Маркер — сигнал //-уровня указывает, что до конца передаваемого блока необходимо выполнить число циклов обмена, кратное 128
DRQ3-DRQO 16; 17; 18; 19 Запросы прямого доступа к памяти каналов СНЗ — СНО', сигнал //-уровня указывает на запрос от ВУ
DACK3-DACKO 15; 14; 24; 25 Подтверждение запросов прямого доступа к памяти каналов СНЗ — СНО', сигнал L-уровня указывает на разрешение обмена
Ucc 31 Напряжение питания (-1-5 В)
GND 20 » » (0 В)
92
канала (RGA), в 16-разрядный счетчик циклов канала (СТ) и в 8-разрядный регистр режима, общий для всех каналов. Запись этой информации производится с помощью команды OUT, хотя возможен и другой способ обращения к КПДП как к ячейкам памяти. Запись информации в 16-разрядные регистры осуществляется двумя командами, начиная с младшего байта. Два старших разряда счетчика циклов определяют операцию обмена следующим образом: запись в память — 01, чтение из памяти — 10, контроль — 00 (комбинация 11 запрещена). Состояние КПДП можно контролировать чтением содержимого RGA, СТ и 8-разрядного регистра состояния, общего для всех каналов, с помощью команды IN. Для чтения содержимого 16-разрядного регистра используются две команды IN с одной и той же адресной частью, причем сначала происходит считывание младшего байта. В табл. 2.16 приведены коды адресных
Таблица 2.16. Адресация внутренних регистров КПДП
Регистр Сигналы управления
CS АЗ А2 А1 АО
RQ0 0 0 0 0 0
СТО 0 0 0 0 1
RQ1 0 0 0 1 0
СТ1 0 0 0 1 1
RQ2 0 0 1 0 0
СТ2 0 0 1 0 1
RQ3 0 0 1 1 0
СТЗ 0 0 1 1 1
Регистр режима (запись) 0 1 0 0 0
Регистр состояния (чтение) 0 1 0 0 0
NOP* 1 X X X X
Примечания. 1, . NOP - означает отключе-
ние КПДП от шины данных. 2. X ное состояние (Уе[0,1]). — произволь-
выводов А (3 — 0) и значение сигнала CS для адресации внутренних регистров КПДП. При программировании КПДП операции записи управляющих слов или чтения состояний внутренних регистров определяются также значениями сигналов I/OR и I/OW.
Формат управляющего слова, записываемого в регистр режима, приведен ня рис. 2.15, в. Разряды D3 - DO (EN3 - ENO) задают разрешение обмена по соответствующему каналу, запись нуля в разряд запрещает обмен. Остальные разряды определяют режимы работы канала.
Разряд D4(RP) устанавливает порядок обслуживания запросов от каналов. При RP = 0 задается фиксированный приоритет каналов и канал 0 имеет высший приоритет. В режиме циклического приоритета (RP= 1) после обслуживания канала ему присваивается низший приоритет, а следующему за ним по номеру каналу — высший. Причем циклический сдвиг приоритетов производится после каждого цикла прямого доступа.
Режим расширенной записи (ЕИ/=1) увеличивает за счет смещения переднего фронта длительность сигналов 1/OW и MEMW, генерируемых КПДП. Это позволяет ВУ, формирующему сигнал READY по фронту сигнала записи, уменьшить время охлаждения и увеличить скорость обмена.
При TCS = 1 появление сигнала ТС в одном из каналов сбрасывает соответствующий разряд D3 — D0, в результате чего канал отключается. Дальнейшая работа этого канала возможна после перезагрузки регистра режима. Если TCS=0, то появление сигнала ТС не воздействует на разряд разрешения работы канала и заканчивать передачу должно ВУ за счет прекращения выработки сигнала DRQ.
В режиме автозагрузки (ЛТ=1) может работать только второй канал, используя содержимое своих внутренних регистров и внутренних регистров третьего канала. После передачи данных в соответствии с параметрами регистров второго канала и появления сигнала ТС параметры из регистров третьего канала автоматически загружаются в регистры второго канала; флаг обновления (UF) в регистре состояния каналов (рис. 2.15, г) устанавливается в 1. Затем передача данных продолжается в соответствии с новыми параметрами регистров второго канала, а в конце первого же цикла прямого доступа с новыми параметрами флаг UF сбрасывается. Режим автозагрузки позволяет организовать повторяющиеся пересылки блоков
93
данных с одинаковыми параметрами или соединять несколько блоков с разными параметрами.
Разряды D3 — DO регистра состояний (рис. 2.15, г) устанавливаются одновременно с появлением сигнала ТС соответствующего канала и сбрасываются сигналом RESET при чтении содержимого регистра состояний. Считывание регистра состояний на флаг UF (разряд D4) не влияет; флаг можно сбросить установкой О в разряде D7 регистра режима.
Если два старших разряда счетчика циклов канала устанавливают режим контроля (VERIFY), то передача данных не производится, так как не генерируются сигналы управления записью и чтением, все остальные функции прямого доступа сохраняются. Этот режим может использоваться ВУ для контроля принятых данных.
Работу КПДП поясняет диаграмма состояний (рис. 2.15,Э) и временные диаграммы основных сигналов (рис. 2.16).
Выдача старших разрядов адреса сопровождается стробирующим сигналом ADSTB для записи их во внешний буферный регистр. В состоянии S2 вырабатывается сигнал DACK, указывающий на начало обмена, а также формируются пары сигналов MEMR, I/OR и MEMW, I/OW, определяющие направление обмена. В состоянии S3 происходит передача данных в ЗУ или ВУ. Состояние S4 завершает цикл прямого доступа. В этом состоянии при передаче последнего байта выдается сигнал ТС, а в случае конца блока — сигнал MARK. При необходимости согласования быстродействия ЗУ и ВУ с помощью сигнала READY между состояниями S3 и S4 вводится требуемое число состояний ожидания SW. В режиме контроля переход в состояние SW не разрешается.
Фрагмент программы начальной установки КПДП при обращении к нему как к внешнему устройству может иметь следующий вид:
А(7~0)
HRQ
HLDA
BACK
SI SI SO S1 S2 S3 S4 S1 S2 S3 S4 CLK
ADSTB
AEN — MEMR,I/OR
MEMW,I/OW
Рис. 2.16
В начальном состоянии SI запрограммированный на определенный режим КПДП ожидает запроса DRQ от ВУ. Переходя в состояние SO, он вырабатывает сигнал HRQ и ожидает поступления от МП сигнала IILDA. После поступления сигнала подтверждения HLDA начинается цикл обмена. В состоянии S1 формируется сигнал AEN для блокировки других устройств системы от шин данных и управления, выдается код младших разрядов на выходы А (7 — 0), а код старших разрядов — на выходы D(7 — 0).
94
DI .ЗАПРЕЩЕНИЕ ПРЕРЫВАНИИ
MUI А,ООН {ЗАГРУЗКА МЛАДШЕГО БАЙТА
OUT OFOH {АДРЕСА МАССИВА
MUI А»40Н 5ЗАГРУЗКА СТАРШЕГО БАЙТА
OUT OFOH 5АДРЕСА МАССИВА
MUI A,0F7H .ЗАГРУЗКА МЛАДШЕГО БАЙТА
OUT OF1H .КОЛИЧЕСТВА ЦИКЛОВ
MUI Ar43H '.ЗАГРУЗКА ШЕСТИ СТАРШИХ
OUT OF1H {РАЗРЯДОВ КОЛИЧЕСТВА ЦИКЛОВ ;и КОДА ОПЕРАЦИИ ОБМЕНА
. . « .НАЧАЛЬНАЯ УСТАНОВКА
. {КАНАЛОВ СН1.СН2.СНЗ
MUI A»4FH {ЗАПИСЬ УПРАВЛЯЮЩЕГО СЛОВА
OUT OFOH {В РЕГИСТР РЕЖИМА
El {РАЗРЕШЕНИЕ ПРЕРЫВАНИЙ
В программе производится настройка канала СНО на запись массива размером 500 байт в область ОЗУ с начальным шестнадцатиричным адресом 4000. Для передачи N байт в счетчик канала загружается число N — 1. Предполагается, что при адресации КПДП код старших разрядов адреса А7 — А4 имеет значение 1111. После программной настройки канала СНО аналогично настраиваются остальные каналы. В регистр режима загружается управляющее слово 01001111, обеспечивающее разрешение работы всем каналам при фиксированном приоритете
запросов с отключением соответствующего канала после формирования им сигнала ТС. Для предупреждения ошибок перед программированием КПДП или чтением содержимого его регистров необходимо запрещать прерывания.
Основные электрические параметры микросхемы КР580ВТ57 при температуре окружающей среды +25±10°C приведены ниже:
Выходное напряжение логического
нуля UOL, В...................... < 0,45
Выходное напряжение логической единицы Uoh> В................... >2,4
Ток потребления /со .... < 100
» утечки на входах мкА < 1,5
» » » управляемых выводах I0L, мкА.....................—1,5,...,1,5
2.7. Архитектура БИС программируемого контроллера прерываний КР580ВН59
БИС программируемого контроллера прерываний (ПКП) представляет собой устройство, реализующее до восьми уровней запросов на прерывание с воз
можностями программного маскирования и изменения дисциплины обслуживания прерываний. За счет каскадного включения БИС КР580ВН59 число уровней прерывания может быть расширено до 64 [8, 9].
Упрощенная структурная схема ПКП приведена на рис. 2.17, а. В состав БИС входят: двунаправленный 8-разрядный буфер данных (BD), предназначенный для сопряжения ПКП с системной информационной шиной; блок управления записью чтением (RWCU), принимающий управляющие сигналы от МП и задающий режим функционирования ПКП; схема каскадного буфера-компаратора (СМР), используемая для включения в систему нескольких ПКП; схема управления (СП), вырабатывающая сигнал прерывания и формирующая трехбайтную команду CALL для выдачи на шину данных; регистр запросов прерываний (RGI), используемый для хранения всех уровней прерываний, на которые поступают запросы; схема принятия решений по приоритетам (PRB), индентифицирую-щая приоритеты запросов и выбирающая
95
Таблица 2.17. Описание выводов ПКП
Обозначение вывода Номер контакта Назначение вывода
D(7—0) RD WR АО CS CAS0-CAS2 SP INTA INT IR0-IR7 Ucc G^D 4; 5; 6; 7; 8; 9; 10; 11 3 2 27 1 12; 13; 15 16 26 17 18; 19; 20; 21; 22; 23; 24; 25 28 14 Вход/выход данных Вход строба чтения » » записи Вход нулевого разряда адреса, используемый при загрузке команд и считывании состояния ПКП Вход выбора микросхемы Входы/выходы каскадирования Признак подчинения: напряжение Я-уровня указывает, что ПКП является старшим (ведущим) контроллером; напряжение L-уровня определяет ПКП подчиненным (ведомым) контроллером Подтверждение прерывания — входное напряжение Я-уровня указывает о выдаче ПКП команды CALL на шину данных Прерывание — напряжение Я-уровня указывает о запросе на обслуживание прерывания Входы запросов прерываний (положительный фронт) Напряжение питания ( + 5 В) » » (0 В)
запрос с наивысшим приоритетом; регистр обслуживаемых прерываний (ISR), сохраняющий уровни запросов прерываний, находящихся на обслуживании ПКП; регистр маскирования прерываний (RGM), обеспечивающий запрещение одной или нескольких линий запросов прерывания.
Назначения входных, выходных и управляющих сигналов ПКП приведены при описании выводов микросхемы в табл. 2.17.
Сопряжение БИС КР580ВН59 со стандартной системой шиной показано на рис. 2.17,6.
ПКП позволяет реализовать процесс прерывания по запросам от внешних устройств или по опросу микропроцессором запросов на обслуживание внешних устройств.
При обслуживании прерываний по запросу от внешних устройств выполняется следующая последовательность операций: запросы прерываний поступают на входы IR0 — IR7 и устанавливают соответствующие разряды RGI; ПКП принимает запросы, оценивает их приоритеты и формирует сигнал прерывания INT; МП принимает сигнал INT, если прерывания разрешены, и подтверждает
96
прием выдачей сигнала INTA; после получения сигнала INTA ПКП устанавливает разряд регистра ISR, соответствующий запросу с наивысшим приоритетом, сбрасывает соответствующий разряд и выдает на шину данных £>(7 — 0) код команды CALL; МП выдает еще два сигнала INTA, которые позволяют ПКП передать на шину данных 16-разрядный адрес подпрограммы обслуживания прерывания, причем младший байт адреса передается по первому сигналу INTA, а старший — по второму.
При обслуживании прерываний по опросу микропроцессор производит считывание кода номера запроса с высшим уровнем приоритета по сигналу RD. Прием запросов, маскирование и анализ приоритета выполняются так же, как и при обслуживании прерываний по запросу.
Для увеличения числа уровней прерывания ПКП могут быть объединены в систему, состоящую из ведущего ПКП и нескольких ведомых ПКП (рис. 2.17, в). При обслуживании запроса, поступившего на вход ведомого ПКП, ведущий ПКП по сигналу INTA выдает на шину данных код команды CALL, а на шины CAS0 — CAS2 — код номера ведомого ПКП. С приходом второго и третьего сигналов
INTA адрес подпрограммы обслуживания на шину данных выдает выбранный по коду на шинах CASO — CAS2 ведомый ПКП.
Установка ПКП в исходное состояние и настройка его на определенный режим обслуживания прерываний программируется двумя типами команд: командами инициализации (ICW) и командами управления операциями (ОС И). Для инициализации в ПКП последовательно вводятся команды ICW1 и ICW2. В микропро-
в 4 или 8 байт между начальными адресами подпрограмм обслуживания прерываний. Разряды А7 — А5 команды ICW1 используются для формирования младшего байта адресов подпрограмм обслуживания прерываний в соответствии с табл. 2.18. Команда ICW2 (рис. 2.18,6) представляет собой старший байт адреса подпрограмм обслуживания прерываний, выдаваемый ПКП на шину данных в качестве третьего байта команды CALL. В команде ICW3 для ведущего ПКП
АО D7 D6 D5 DU D3 D2 D1 DO
А7 А6 Ад 1 0 F S 0
в) КО D7 DO D5 D4 D3 D2 Df DO
S7 S6 S3 SO S3 S2 St SO
ICWJ
Адрес г
Одайт
8 дайт
Один ПКП 1
НесшькоПКП 0
1 0 есть ведомый нет ведомого
D7 D6 D5 DO D3 D2 D1 DO
s)
АО
1
D7 DO D5 DO DJ D2 DI DO
Мд МО М3 М2 All МО А9 Ав
Старший байт адреса
г)
АО
1
0 0 0 0 0 ID2 ПИ IDO ICW3
Код ведомого
Рис. 2.18
Таблица 2.18. Младший байт адресов команды CALL
Вход запроса Адресный интервал 4 байт Адресный интервал 8 байт
о7 о6 d5 d4 D3 d2 Di Do d7 D6 DS D4 D3 D2 Di Do
IR7 А7 А6 А5 1 1 1 0 0 A7 A6 1 1 1 0 0 0
IR6 А7 А6 А5 1 1 0 0 0 A7 A6 1 1 0 0 0 0
IR5 А7 А6 А5 1 0 1 0 0 A7 A6 1 0 1 0 0 0
IR4 А7 А6 А5 1 0 0 0 0 A7 A6 1 0 0 0 0 0
IR3 А7 А6 А5 0 1 1 0 0 A7 A6 0 1 1 0 0 0
IR2 А7 А6 А5 0 1 0 0 0 A7 A6 0 1 0 0 0 0
IR1 А7 А6 А5 0 0 1 0 0 A7 A6 0 0 1 0 0 0
IR0 А7 А6 А5 0 0 0 0 0 A7 A6 0 0 0 0 0 0
цессорной системе, состоящей из нескольких ПКП, для каждого из них после двух первых команд инициализации вводится команда ICW3, задающая режим взаимодействия контроллеров. Форматы команд инициализации приведены на рис. 2.18.
Команда ICW1 (рис. 2.18, а) сбрасывает регистры RGI, RGM и присваивает низший приоритет входу IR7. Разряд S этой команды определяет наличие одного или нескольких ПКП в системе, а разряд F (формат) — адресный интервал
(рис. 2.18, в) наличие 1 в одном из разрядов указывает на подключение к соответствующему входу запроса прерывания выхода INT ведомого ПКП. В команде ICW3 для ведомого ПКП (рис. 2.18, г) задается код его номера в системе.
Команды инициализации загружаются в ПКП из микропроцессора по команде OUT с учетом определенного значения младшего разряда адреса АО (рис. 2.18). После записи команд инициализации ПКП подготовлен к приему запросов
4 С. Т. Хвощ и др.
97
прерывания и может работать в режиме с фиксированными приоритетами запросов. В этом режиме запросы упорядочены по приоритетам и вход IRQ имеет высший приоритет, a IR7 — низший. Для задания других режимов функционирования
варианты команды 0CW2 и выполняемые ею функции показаны в табл. 2.19. Если обслуживание запроса прерывания необходимо закончить сбросом разряда регистра ISR с высшим приоритетом, то используется команда 0CW2 со значе-
АО
D7 DO DO DP D3 D2 D1 DO /wImoImoIm# \мЗ М2 MI МО
АО
О
D7 DO DO D4 DJ D2 DI DO
P OIOS PIS
АО О
D7 D6 D5 D4 D3 D2 DI DO
R SEOI E0I 0 0 L2 L1 L0
X ESMMSMM 0
1
Нет разрешения 0 X
Сброс режима 1 0
Установка режима 1 0
Рис. 2.19
Запрет чтения 0 X
Чтение RC1 1 0
Чтение ISR f 1
Таблица 2.19. Варианты команды OCW2
Разряд команды Выполняемая функция
D7 (R) D6 (SEO1) D5 (EOI) D4 D3 D2 D1 DO
0 0 1 0 0 X X X Фиксированный приоритет
1 0 1 0 0 X X X Циклический сдвиг приоритета — присвоение обслуженному запросу низшего приоритета
0 1 1 0 0 L2 L1 L0 Фиксированный приоритет; L2 — L0 — номер сбрасываемого разряда регистра ISR
1 1 1 0 0 L2 L1 L0 Циклический сдвиг приоритета; L2 — L0 — номер сбрасываемого разряда регистра ISR (присвоение ему низшего приоритета)
1 1 0 0 0 L2 L1 L0 Циклический сдвиг приоритета без завершения прерывания; L2 — L0 — номер входа IR с низшим приоритетом
Примечание. X — произвольное состояние разряда (Xg[0; 1])
ПКП необходимо использовать команды OCW, которые загружаются после команд инициализации в любой текущий момент времени.
Команда управления операциями 0CW1 (рис. 2.19, а) осуществляет установку или сброс разрядов регистра RGM. Установка некоторого разряда регистра маскирования приводит к запрету прерывания по соответствующему входу.
Команда управления операциями 0CW2 (рис. 2.19,6) осуществляет сброс разряда регистра ISR и циклический сдвиг приоритета запроса. Возможные
ниями ЕО1 = 1 и SEOI=0. При ЕО1 = 1 и SEOI = 1 предназначенный для сброса уровень обслуживаемого прерывания указывается в команде разрядами D2 (L2) — DO (LQ). Циклический сдвиг приоритетов задается в команде 0CW2 разрядом D7(R). В циклическом режиме используется круговой порядок назначения приоритетов. Последнему обслуженному запросу присваивается низший приоритет, следующему по кругу — высший. Приоритеты остальных запросов циклически смещаются по шкале приоритетов. При К = 1 и SEOI=0 команда 0CW2 при
98
сваивает низший приоритет запросу с высшим приоритетом, а при R = 1 и SEOI = 1 низший приоритет присваивается запросу, номер которого указывается разрядами D2(L2) — D0(L0). Команда 0CW2 обычно записывается в ПКП в конце подпрограммы обслуживания прерывания перед командой возврата RET.
Команда управления операциями 0CW3 (рис. 2.19, в) позволяет задать режим специального маскирования (разряды D6, £>5), режим опроса (разряд D2) и произвести считывание состояния ПКП (разряды Dl, DO).
Режим специального маскирования дает возможность на некотором участке программы выборочно управлять запросами с различными приоритетами и разрешать прерывания выполняемой программы даже от входов с меньшими приоритетами. Режим специального маскирования задается командой 0CW3 при ESMM = 1 и SMM = 1 и воздействует до сброса по команде с ESMM = 1 и SMM = 0.
Режим опроса устанавливается по команде 0CW3 при Р = 1. В этом режиме ПКП принимает запросы и формирует слово-состояние опроса, содержащее номер запроса с наивысшим приоритетом (разряды D2 — DO слова-состояния). Обслуживание запроса происходит по требованию программы, осуществляющей с помощью команды ввода IN (Л0 = 0, RD=0) чтение слова-состояния, программное декодирование его и переход к соответствующей подпрограмме обслуживания прерывания.
Считывание содержимого регистров RGI и ISR производится после загрузки в ПКП команды 0CW3 соответствующими значениями ERIS и RIS (рис. 2.19, в) с последующим выполнением команды ввода IN (Л0=1, RD = 0). Считывание содержимого регистра RGM производится без предварительной загрузки 0CW3 по команде IN (Л0=1, RD = 0).
Основные электрические параметры микросхемы КР580ВН59 при температуре окружающей среды (+25±10)°C приведены ниже:
Выходное напряжение логического нуля
U0L, В...........................< 0,45
Выходное напряжение логической еди-
ницы Uон, В......................> 2,4
Входное напряжение логического нуля
UILi В..............................< 0,45
Входное напряжение логической единицы Uон, В..........................>2,4
Ток потребления 1Сс, мА...........<100
2.8. Архитектура БИС программируемого контроллера электронно-лучевой трубки КР580ВГ75
БИС программируемого контроллера ЭЛТ КР580ВГ75 предназначена для связи алфавитно-цифровых дисплеев и видеотерминалов микроЭВМ с микропроцессорными системами [9]. БИС программируемого контроллера ЭЛТ (ПКЭЛТ) обеспечивает согласование режимов работы ЭЛТ и микроЭВМ, промежуточное хранение выводимой информации и выполнение ряда вспомогательных функций по обработке текстов и графиков.
Структурная схема ПКЭ приведена на рис. 2.20. В состав БИС входят: двунаправленный 8-разрядный тристабильный буфер данных (BD), служащий для сопряжения информационной шины микропроцессорной системы с шиной данных ПКЭЛТ; блок управления записью/чте-нием (RWCU), обеспечивающий управле-
4*
99
ние внешними и внутренними передачами данных и вырабатывающий сигналы ПДП и прерываний; счетчик знаков (СТСН) для подсчета числа знаков в знаковом ряду и длительности обратного хода горизонтальной развертки, значения которых программируются и записываются в регистре параметров; два буфера (BFR) для промежуточного хранения выводимой на экран ЭЛТ информации, каждый из которых хранит один ряд знаков и имеет емкость 80 однобайтных знаков; при выводе содержимого одного из BFR на экран второй заполняется информацией для следующего ряда знаков; контроллер входного буфера (С/В), содержащий регистры команд и параметров для записи команд от МП и управляющий взаимодействием ПКЭ с процессором видеотерминала; контроллер выходного буфера (СОВ), управляющий отображением информации; два стека
(STACK) емкостью 16 знаков по 7 бит каждый, работающие по принципу FIFO и служащие для хранения кодов атрибутов поля (участка изображения); счетчик строк (CTL) для подсчета числа строк в знаковом ряду; число строк программируется и записывается в регистр параметров; счетчик рядов (CTR) для подсчета числа рядов в кадре и длительности обратного хода вертикальной развертки, значения которых программируются и записываются в регистр параметров; схема растровой синхронизации и управления видеосигналом (RTVC); два регистра светового пера (RG), в которые в момент поступления сигнала от светового пера заносится содержимое счетчиков СТСН и CTR.
Назначение входных, выходных и управляющих сигналов ПКЭ приведено при описании выводов микросхемы в табл. 2.20.
Таблица 2.20. Описание выводов ПКЭЛТ
Обозначение вывода Номер контакта Назначение вывода
DB(7—Q) 19; 18; 17; 16; 15; 14; 13; 12 Вход-выход данных
DRQ 5 Запрос прямого доступа, подаваемый на КПДП
DA СК 6 Подтверждение прямого доступа — сигнал от КПДП, разрешающий выполнение цикла ПДП
IRQ 31 Запрос прерывания
RD 9 Чтение — сигнал для считывания информации из внутренних регистров ПКЭЛТ на шину данных
WR 10 Запись — сигнал для записи информации с шины данных на внутренние регистры ПКЭЛТ
АО 21 Вход для адресации внутренних регистров ПКЭЛТ
cs 22 Выбор микросхемы; L-уровень сигнала подключает ПКЭЛТ к шине данных
CCLK 30 Вход тактового сигнала, синхронизирующего процесс вывода информации на ЭЛТ
CC(6-0) 29; 28; 27; 26; 25; 24; 23 Выходы счетчика знаков, подаваемые на знакогенератор
LC(3 — 0) 1; 2; 3; 4 Выходы счетчика строк, задающие знакогенератору номер строки в знаковом ряду
LA(l-O) 38; 39 Выходы кода атрибутов строк, используемые для получения графических изображений
HRTC 7 Выход сигнала обратного хода строчной развертки; во время действия этого сигнала //-уровня сигнал на выходе VSR имеет //-уровень, и на выходе LTEN — L-уровень
VRTC 8 Выход сигнала обратного хода кадровой развертки; во время действия этого сигнала //-уровня сигнал на выходе VSP имеет //-уровень, а на выходе LTEN — L-уровень
HLGT 32 Сигнал для подсветки определенных участков или символов, задаваемых с помощью атрибутивных кодов поля или знака
100
Продолжение табл. 2.20
Обозначение вывода Ыомер контакта Назначение вывода
R VV 36 Реверс видеосигнала — сигнал, включающийся на участках изображения, заданных соответствующими атрибутами поля или при отображении курсора, если курсор запрограммирован в виде негативного видеоблока
LTEN 37 Сигнал разрешения засветки экрана, включающийся при программировании курсора в виде подчеркивания и при генерации графических символов в соответствии с кодами атрибутов
VSP 35 Сигнал гашения луча, действующий во время обратного хода горизонтальной и вертикальной разверток; во время первой и последней строк в знаковом ряду, если запрограммировано подчеркивание строки с номером > 8; при поступлении команд окончания или конца экрана; во время периодических интервалов для получения мерцающего изображения
GPA(l-O) 34; 33 Выходы кодов атрибутов общего назначения, управляемые с помощью атрибутивных кодов поля (используются по усмотрению разработчика)
LPEN 11 Входной сигнал светового пера
Ucc 40 Напряжение питания (4-5 В)
GND 20 » » (0 В)
Структурная схема на рис. 2.21 иллюстрирует включение микросхемы КР580ВГ75 в систему отображения. ПКЭЛТ через КПДП получает доступ к ОЗУ видеотерминала, загружает коды знаков в один из буферов и с началом прямого хода строки растра начинает выдавать их на знакогенератор. Отображение информации знакового ряда осущест
вляется построчно. При каждом прямом ходе горизонтальной развертки номер строки растра сохраняется постоянным и выводятся коды всех знаков. Во время обратного хода горизонтальной развертки номер строки увеличивается на единицу и снова производится вывод кодов всех знаков ряда при очередном прямом ходе строки растра. Этот процесс про
101
должается, пока не будет отображен весь знаковый ряд (пройдены все строки). Одновременно с отображением информации знакового ряда одного из BFR происходит загрузка другого BFR кодами знаков следующего ряда. Поочередная работа буферов продолжается до тех пор, пока не будут отображены все знаковые ряды в кадре. Число знаковых рядов на экране, знаков в ряду и строк растра в знаковом ряду задается программно, что позволяет сопрягать ПКЭЛТ с различными типами электронно-лучевых устройств. Возможность программно изменять продолжительность цикла ПДП и интервалы между циклами обеспечивает использование в видеотерминалах динамических ЗУ с различным временем регенерации.
Микросхема КР580ВГ75 позволяет получать изображение со следующими характеристиками: число знаковых рядов в кадре от 1 до 64; число знаков в знаковом ряду от 1 до 80; число строк растра в знаковом ряду от 1 до 16; длительность обратного хода строчной развертки от 2 до 32 тактов CCLK; длительность обратного хода кадровой развертки от 1 до 4 рядов.
Микросхема может работать в режиме гашения (бланкирования) чередующихся рядов. В этом режиме первый знаковый ряд отображается, второй — гасится, третий — отображается и т. д., что улучшает зрительное восприятие текста.
Счетчик строк можно запрограммировать для работы в одном из двух режимов. В режиме 0 код счетчика строк соответствует номерам строк, а в режиме 1 код счетчика сдвинут на единицу относительно номера строки, так что при отображении первой строки на выходе счетчика будет номер последней строки знакового ряда. Режим 0 используется для знакогенераторов, запускаемых с адреса 1, режим 1 — для знакогенераторов, запускаемых с нулевого адреса. Независимо от режима счетчика строк программируется номер подчеркиваемой строки. Если этот номер меньше 7, то верхняя и нижняя строки в знаковом ряду не гасятся, в противном случае — гасятся. Если номер строки подчеркивания превышает число строк в ряду, подчеркивания не происходит.
ПКЭЛТ можно запрограммировать на запрос передачи пакетными посылками от одного до восьми знаков в пакете в режиме ПДП с интервалами между пакетами от 0 до 55 периодов синхросигнала знака и на формирование запроса прерывания в конце каждого кадра.
ПКЭЛТ позволяет задавать различные свойства (атрибуты) изображения, характеризующие его зрительное восприятие. Контроллер выходного буфера анализирует состояние старшего бита (MSB) обрабатываемого байта информации. При MSB = 1 байт информации представляет код атрибута изображения или вспомогательную команду.
Атрибутивные коды изображения делятся на атрибутивные коды знака и атрибутивные коды поля. Атрибутивные коды знака используются для получения графических символов без применения знакогенератора. Это осуществляется путем подключения выходов LA0, LAI, VSP и LTEN к несложной логической схеме. Графические символы можно индивидуально программировать на мерцание или подсветку. Мерцание осуществляется выходом VSP с частотой 1/32 частоты кадра. Формат слова для задания атрибутов знака представлен на рис. 2.22,а. Разряды D2 — D5 задают код гра-
а) е)
'В7 В6В5 В4 ВЗ В2 В1В0 ' В7В6В5В0ВЗВ2В1В0
Р | f |C|Z7 |С|С И |//| |gp|f |g|g|g|g|g|
# |g|g|fIC|g|g|C|g|
|g|gp|g|g|g|//J |£|f |£|1|£|£|1р|
|g|g|g|g|g|g|g|g-Hd0igi0|gHz?igi
|g|g|g|gukkUL)
---------------ЩШЕЖЕЕ]
г)
3)
Рис. 2.22
rPI/|g|o|o|Q|ol
|0 |/f|ft?p|Zg|y£|gg|fg|
фического символа; при В = 1 (DI) осуществляется мерцание графического символа, при Н = 1 (D0) — подсветка.
Атрибутивные коды поля влияют на визуальные характеристики поля знаков. Действие атрибутов поля начинается со знака, следующего за атрибутивным ко
102
дом поля, и продолжается со следующего атрибутивного кода поля или до конца кадра. Атрибуты поля сбрасываются во время обратного хода кадровой развертки. Формат слова для задания атрибутов поля представлен на рис. 2.22,6. Здесь наряду с мерцанием и подсветкой можно задать подчеркивание знака (I/), негативное изображение (R) и атрибуты общего назначения (GG). Кроме того, ПКЭЛТ можно запрограммировать на видимый («непрозрачный») и невидимый («прозрачный») режимы атрибутов поля.
Для обслуживания страничной памяти и ПДП используются четыре вспомогательные команды. Старшие шесть разрядов команд имеют одинаковый код (111100). Два младших разряда определяют команды следующим образом: 00 — конец знакоряда; 01 — конец знако-ряда-останов ПДП; 10 - конец кадра; 11 — конец кадра — останов ПДП. Команда «конец знакоряда» включает VSP и поддерживает его до конца строки растра знакоряда. Команда «конец знакоряда — останов ПДП» приводит логику управления ПДП к останову для остатка знакоряда, загружаемого в это время в ЗУ на один знакоряд, а при отображении данного знакоряда действует точно так же, как команда «конец знакоряда». Команда «конец кадра» включает VSP и поддерживает его до конца кадра. Команда «конец кадра — останов ПДП» приводит логику управления ПДП к останову для остатка кадра, загружаемого в буферное ЗУ на один знакоряд, а при отображении данного кадра действует точно так же, как и команда «конец кадра».
Местоположение курсора определяется курсорными регистрами ряда и столбца и программируется командой «загрузка курсора». Для курсора программируются следующие режимы: мерцающее подчеркивание; мерцающий негативный видеоблок; немерцающее подчеркивание; немерцающий негативный видеоблок. Частота мерцания курсора равна 1/16 частоты кадров.
При работе со световым пером его выход подключается ко входу LPEN микросхемы. В момент срабатывания светового датчика координаты знака, на котором установлено световое перо, фикси
руются в двух регистрах светового пера. В регистре состояния устанавливается флаг, указывающий, что был принят сигнал светового пера, и МП видеотерминала может по команде считать содержимое регистров светового пера, используя полученные координаты для необходимых операций с данным знаком.
Управление работой ПКЭЛТ осуществляется путем записи в него управляющей информации от МП видеотерминала по шине данных и чтения по шине данных информации о состоянии микросхемы. Доступ к программно-доступным регистрам ПКЭ осуществляется с помощью комбинаций управляющих сигналов, представленных в табл. 2.21.
Таблица 2.21. Операции, определяемые управляющими сигналами
Управляющий сигнал Выполняемая операция
АО RD WR cs
1 0 1 0 X X 1 1 0 0 1 X 0 0 1 1 1 X 0 0 0 0 0 1 Запись команды в регистр команд Запись параметров команды в регистр параметров Чтение регистра состояния ПКЭ Чтение регистра светового пера (после соответствующей команды) Перевод шины данных DB(7—0) в высокоимпедансное состояние То же
Примечание. X — безразличное состояние сигнала.
Микросхема рассчитана на прием одного байта команды и последовательности параметров команды (от 0 до 4 байт). Если до поступления следующей команды не было получено необходимое для предыдущей команды число параметров, то в регистре состояния выставится соответствующий флаг. Список команд ПКЭЛТ приведен в табл. 2.22 [9]. Код операции определяется тремя старшими разрядами D7 — D0 первого байта команды. Форматы команд и обозначения отдельных полей команд показаны
103
Таблица 2.22. Список команд ПКЭЛТ
коп D7D6D5 Название команды Число байтов в команде Коммен гарий
000 Формат экрана 5 Инициализация микросхемы; S — для пропуска рядов; поле Н — для установки числа знаков в ряду; поле V — число рядов обратного хода по кадру; поле R — число рядов в кадре; U — номер подчеркиваемой строки; поле L — число строк в ряду; поле М — режим счетчика строк; поле F — режим атрибутов поля; поле С — формат курсора; поле Z — число знаков обратного хода по строке
001 Старт-дисплей 1 Разрешение отображения; поле S — число тактовых импульсов между запросами ПДП; поле В — число знаков в пакете ПДП
010 Стоп-дисплей 1 Прекращение отображения
011 Чтение светового пера 3 Передача в МП содержимого регистров светового пера; поле С — номер знака; поле R — номер ряда
100 Загрузка курсора 3 Запись параметров в регистры курсора; поле С — номер знака; поле R — номер ряда
101 Разрешение прерывания 1 Разрешение прерывания и установка флага IE в регистре состояния
ПО Запрещение прерывания 1 Запрещение прерывания и сброс разряда IE в регистре состояния
111 Предварительная установка счетчика 1 Установка всех внутренних счетчиков в положение, соответствующее левой верхней позиции экрана
на рис. 2.22, в — к соответственно. Формат слова-состояния ПКЭЛТ, считываемого из внутреннего 8-разрядного регистра слова-состояния, а также обозначения флажков показаны на рис. 2.22, л, где IE — флаг разрешения прерывания, IR — запроса прерывания, LP — светового пера, IC — неправильной команды, VE — разрешения видеосигнала, DU — недогрузки буфера ряда, FO — перегрузки стека.
Основные электрические параметры микросхемы КР580ВГ75 в диапазоне температур от — 1 до 4-70 °C таковы:
Выходное напряжение логического нуля U0L, В...............................< 0,45
Выходное напряжение логической единицы UqH, В..........................>2,4
Ток утечки на входе 1ц, мкА . . . <10
» » » выходе 1(ц, мкА . . . <10
» потребления от источника пита-
ния Iqq, мА..........................<160
104
2.9. Архитектура БИС программируемого контроллера клавиатуры и индикации КР580ВВ79
БИС КР580ВВ79 представляет собой программируемое интерфейсное устройство, предназначенное для ввода и вывода информации в системах на основе микропроцессоров КР58ОИК8ОА и К1810ВМ86 [3, 11]. Микросхема программируемого контроллера клавиатуры и индикации (ПККИ) состоит из двух основных функционально разделимых частей: клавиатурной и дисплейной. Клавиатурная часть предназначена для сопряжения с клавиатурой печатающих устройств и с произвольными наборами переключателей. Дисплейная часть ПККИ позволяет отображать информацию с помощью индикаторов различных типов (дисплеев).
Упрощенная структурная схема ПККИ приведена на рис. 2.23, а. В состав
БИС входят: буферы клавиатуры и датчиков (BF), включающие также схему управления и устранения дребезжания клавиатуры, предназначенные для хранения входной информации в режимах сканирования клавиатуры, наборов датчиков и ввода по стробу; схема управления вводом/выводом (RWCU), вырабатывающая сигналы управления обменом с МП и внутренними пересылками данных и команд; буферы канала данных (BD), предназначенные для обмена информацией между ПККИ и МП; ОЗУ клавиатуры датчиков (STACK), работающее по принципу FIFO и предназначенное для хранения кодов позиций клавиш и состояний ключей датчиков; ОЗУ отображения (RAM), сохраняющее информацию, отображаемую на дисплее; регистр адре
са ОЗУ отображения (KG4), предназначенный для хранения адреса данных, записываемых или считываемых микропроцессором; схема управления и синхронизации (С U), состоящая из регистров хранения команд и счетчика синхронизации и осуществляющая управление работой всей микросхемы; схема анализа состояния ОЗУ-датчиков (STCU) контролирующая число символов в ОЗУ и формирующая сигнал прерывания INT; регистры ОЗУ отображения (RG), предназначенные для хранения данных отображаемых на выходах каналов А и В; счетчик сканирования (СТ), вырабатывающий сигналы сканирования клавиатуры, датчиков и дисплея.
Назначение входных, выходных и управляющих сигналов ПККИ приведе-
105
Таблица 2.23. Описание выводов ПККИ
Обозначение вывода Номер контакта Назначение вывода
RET(7—0) SH VISTB R W NS/D CS CLK CLR D(7—0) DSPA(3 — 0) DSP В (3 — 0) BD S(3-0) INT Ucc GND 8; 7; 6; 5; 2; 1; 39; 38 36 37 10 11 21 22 3 9 19; 18; 17; 16; 15; 14; 13; 12 24-27 28-31 23 35; 34; 33; 32 4 40 20 Входы линий возврата, служащие для подачи сигналов от датчиков через контакты клавиш или ключа Вход сигнала сдвига, используемого для сканирования клавиатуры Вход сигнала управления для режима сканирования клавиатуры или стробирующего сигнала для режима ввода по стробу Вход сигнала чтения L-уровня, разрешающего передачу информации из ПККИ в канал данных МП Вход сигнала записи L-уровня, разрешающего передачу информации из канала данных МП в ПККИ Вход для управления записью/чтением данных или команд; при сигнале Н-уровня происходит запись команды или чтения состояния ПККИ, при сигнале L-уровня — запись или чтение данных Вход сигнала выбора микросхемы; L — уровень сигнала разрешает работу схемы Вход сигнала синхронизации микросхемы Вход сигнала установки ПККИ в исходное состояние Входы/выходы канала данных Выходы канала А » » В Выход сигнала гашения отображения L-уровня Выходы сигналов сканирования клавиш клавиатуры или набора датчиков и дисплея Выход сигнала прерывания Вход напряжения питания ( + 5 В) » » » (0 В)
но при описании выводов микросхемы в табл. 2.23.
На рис. 2.23, б показано включение микросхемы в микропроцессорную систему, управляющую работой клавиатуры и дисплея.
Направление и вид операций обмена между микропроцессором и ПККИ представлены в табл. 2.24.
Клавиатурная часть ПККИ имеет три режима работы: режим сканирования клавиатуры, режим определения состояния набора датчиков и режим ввода по стробу.
В режиме сканирования клавиатуры байт информации, вводимой в STACK, содержит код позиции нажатой клавиши и два бита сигналов управления. Разряду D7 соответствует состояние сигнала VI STB, а разряду D6 — сигнала SH. Разряды D3 — D5 определяют номер строки нажатой клавиши, а разряды DO — D2 — номер столбца. После записи
106
Таблица2.24. Операции обмена, определяемые сигналами управления
Сигналы управления Вид операции обмена
NSfD R W CS
1 1 0 0 Передача команды из канала данных в ПККИ
0 1 0 0 То же
1 0 1 0 Передача слова-состояния из ПККИ в ка-
нал данных
0 0 1 0 Передача данных из ПККИ в канал данных
X X X 1 Установка канала
данных в высокоимпедансное состояние
Примечание. X — безразличное состояние сигнала.
кода позиции клавиши в STACK на выходе INTустанавливается напряжение Н-уровня. В этом режиме с помощью схемы управления и устранения дребезжания
клавиатуры осуществляется также отработка ситуаций, возникающих при одновременном нажатии клавиш.
Режим сканирования клавиатуры может выполняться с обнаружением двух нажатых клавиш. В этой разновидности режима вводится код только одной нажатой клавиши. Одновременное нажатие двух клавиш не воспринимается до тех пор, пока одна из них не будет отпущена. Другая разновидность режима разрешает одновременное нажатие N клавиш (не более восьми), распознает их и вводит коды позиций в STACK в соответствии с порядком обнаружения. В последнем варианте с помощью специальной команды можно задать режим обнаружения ошибок, в котором наличие двух нажатых клавиш рассматривается как одновременное нажатие и вызывает установку в слове состояния ПККИ флага ошибки.
В режиме определения состояния набора датчиков по входам RET(7 — 0) производится построчный ввод в STACK состояний ключей датчиков. При этом STACK работает как обычное ОЗУ, каждая ячейка которого загружается состоянием соответствующей строки набора датчиков. В этом режиме не используются входы V/STB и SH и схема устранения дребезжания клавиатуры. При обнаружении изменения состояний датчиков на выходе INT в конце интервала сканирования устанавливается, как правило, напряжение Н-уровня.
В режиме ввода по стробу ввод в STACK со входов RET(7 — 0) происходит при переходе стробирующего сигнала на входе V/STB из состояния L-уровня в состояние Н-уровня. Вход SH и схема устранения дребезжания клавиатуры в этом режиме не используются, а длительность стробирующего сигнала должна быть не меньше периода частоты синхронизации микросхемы.
Дисплейная часть ПККИ имеет два режима работы: режим ввода слева и режим ввода справа со сдвигом.
В режиме ввода слева каждой позиции дисплея соответствует определенная строка в ОЗУ отображения (RAM). Нулевому адресу в RAM соответствует крайний левый символ. Ввод символов, начиная с нулевого адреса, вызывает по
строчное отображение информации слева направо.
Ввод справа со сдвигом используется в электронных калькуляторах. Здесь ввод первого символа производится в крайнюю справа позицию дисплея. Следующий ввод также производится в крайнюю правую позицию, а все отображение сдвигается на один символ влево. В этом режиме нет прямого соответствия между позицией отображаемого символа и адресом строки RAM, поэтому рекомендуется использовать последовательный ввод, начиная с нулевого адреса.
Информация на выходах DSPA(3 — 0) канала А соответствует разрядам D7 — D4 канала данных, а на выходах DSPB(3 — 0) — разрядам D3 — D0.
Сигналы сканирования на выходах S(3 — 0) вырабатываются счетчиком сканирования (СТ), обеспечивающим два вида сигналов сканирования: кодированные сигналы и дешифрированные. Кодированные сигналы сканирования являются выходами четырех последних разрядов счетчика синхронизации и должны дешифрироваться внешним дешифратором для получения сигналов сканирования клавиатуры и индикаторов.
Режимы работы ПККИ устанавливаются программно с помощью записи в него команд по каналу данных. Перед программированием режима микросхема должна быть установлена в исходное состояние подачей на вход CLR напряжения Н-уровня длительностью не менее шести тактовых импульсов.
Список команд ПККИ приведен в табл. 2.25. Команды занимают один байт и код операции определяется тремя старшими разрядами D7 — D5. Подробная расшифровка назначения отдельных разрядов команд установки режима клавиатуры дисплея и сброса показана на рис. 2.24, а и б соответственно.
Для контроля состояния ПККИ микропроцессор может считывать слово-состояние БИС из внутреннего 8-разрядно-го регистра слова-состояния.
Разряды D3 — D0 слова-состояния определяют число символов в ОЗУ клавиатуры и датчиков. Разряды D4 и D5 представляют флаги ошибок и используются в клавиатурном режиме и режиме ввода по стробу. Разряд D4 устанавли-
107
Таблица 2.25. Список команд ПККИ
КОП D7D6D5 Название команды Комментарий
000 001 010 011 100 101 ПО 111 * D4 и< учитывается т ** При . *** Заире D3 - D0. Установка режима клавиатуры-дисплея Программная синхронизация Чтение ОЗУ клавиатуры и датчиков Чтение ОЗУ отображения Запись в ОЗУ отображении Гашение — запрет записи отображения Сброс Сброс прерывания — установка режима обнаружения ошибки пользуется при работе с набором олько КОП. D4 = 1 адрес символа после выполь т записи и гашение осуществляв! Разряды D4, D3 задают режим дисплейной части; D2 — D0 — режим клавиатурной части Разряды D4 — D0 задают код программируемого коэффициента деления Разряд D4 — флаг автоинкрементирования; D2 — D0 — адрес строки набора датчиков; D3 не используется * Разряд D4 — флаг автоинкрементирования; D3 — D0 — адрес читаемой строки ** Разряд D4 — флаг автоинкрементирования; D3 — D0 — адрес строки записи ** Разряд D4 не используется; D3 — запрет записи по входам D7 — D4 для канала А; D2 — запрет записи по входам D3 — D0 для канала В; D1 — гашение выходов DSPA(3 — 0); DO — гашение выходов DSPB(3 — 0) *** Команда предназначена для программного сброса БИС, сброса слова состояния и сигнала INT, а также выходов DSPA(3 — 0) и DSPB(3 — 0) в код, определяемый разрядами D2, D3 При работе с набором датчиков устанавливает выход INT в состояние L-уровня; в клавиатурном режиме при D4 = 1 устанавливает режим обнаружения ошибок датчиков, в клавиатурном режиме и вводе по стробу 1ения операции увеличивается на единицу. гея при записи единицы в соответствующий разряд
вается при чтении символа из пустого ОЗУ, а разряд D6 — при записи в заполненное ОЗУ. Разряд D6 в режиме набора датчиков устанавливается в том случае, если происходит замыкание хотя бы одного ключа датчиков. В режиме сканирования клавиатуры при записи команды «сброс прерывания — установка режима обнаружения ошибок» разряд D6 выполняет функцию флага ошибки. Он устанавливается при обнаружении одновременного нажатия нескольких клавиш. Разряд D7 слова состояния информирует о прекращении доступа к ОЗУ-отображения.
Основные электрические параметры микросхемы КР580ВВ79 в диапазоне от — 10 до +70°C таковы:
Входное напряжение логической еди-
ницы U/H, В:
на входах RET (7 — 0) . . . . >2,2 на всех остальных входах ... >2,0
Входное напряжение логического ну-
ля UJL, В:
на входах RET (7—0) . . . . <1,4
на всех остальных входах . . . <0,8
Выходное напряжение логической единицы U0H, В:
на выходе INT.................>3,5
на всех остальных выходах . . <2,4
Выходное напряжение логического нуля U0L, В.......................< 0,45
Выходной ток логической единицы
1он-> мА........................<0,15
Выходной ток логического нуля lob’» мА...........................<1,9
Период тактового импульса TCLc, нс > 500
Время сканирования одной клавиши tSK, мкс............................>80
Время сканирования клавиатуры
As/съмс.........................>5,12
Время сканирования дисплея Isdsp, мс 10,24
Время задержки для устранения дребезжания клавиатуры tWAIT, мс > 10,24
108
Рис. 2.24
2.10. Архитектура вспомогательных интерфейсных микросхем комплекта К580
Генератор тактовых импульсов КР580ГФ24. Генератор тактовых импульсов КР580ГФ24 предназначен для синхронизации микропроцессорных систем на основе комплекта К58О. Генератор тактовых импульсов (ГТИ) формирует тактовые импульсы частотой до 2,5 мГц, амплитудой 12 В, тактовые импульсы амплитудой до 5 В для ТТЛ-схем, а также некоторые управляющие сигналы для микропроцессорной системы.
Структурная схема ГТИ представлена на рис. 2.25,а, подключение ГТИ к МП показано на рис. 2.25,6. ГТИ состоит из задающего генератора (SGN), генератора тактовых импульсов (GLG), порогового элемента, формирователей и логических схем. Для работы ГТИ необходимо подключение внешнего кварцевого резонато
ра с частотой колебаний в 9 раз большей, чем частота выходных тактовых импульсов ГТИ.
Назначение входных и выходных сигналов ГТИ указано при описании выводов микросхемы в табл. 2.26.
Основные временные характеристики тактовых импульсов следующие:
Время переднего и заднего фронтов ('/.я.О/Днс...................... 0-50
Ширина импульса CLK1 (Zclki), нс > 60
» » CLK2 (Zclk2). нс > 220
Временной интервал между задним
фронтом CLK1 и передним фронтом CLK2 нс........................ >0
Временной интервал между задним
фронтом CLK2 и передним фронтом CLK1, tD2, нс................. >70
Задержка CLK2 по отношению к CLK1, tD3, нс..................... >80
Основные электрические параметры микросхемы К580ГФ24 следующие:
109
Рис. 2.25
Таблица 2.26. Описание выводов ГТИ
Обозначение вывода Номер контакта Назначение вывода
XTAL1(CR1), XTAL2(CR2) TANK SYNC RESIN RD YIN OSC CLK1, CLK2 CLK2(TTL) STSTB RESET READY Ucc Udd GND 15; 14 13 5 2 3 12 11; 10 6 7 1 4 16 9 8 Входы для подключения кварцевого резонатора Вход для подключения параллельного ЛС-контура Вход синхронизации Входной сигнал «СБРОС» Вход сигнала «ГОТОВ» для подачи сигналов о готовности внешних устройств к работе с МП Выход генератора, используемый для тактирования периферийных устройств Выходы тактовых импульсов Выход тактовых импульсов для ТТЛ-схем Строб состояния — сигнал /.-уровня, используемый для фиксации слова-состояния МП Выходной сигнал «СБРОС» » » «ГОТОВ» Напряжение питания ( + 5 В) » » (4-12 В) » » (0 В)
Входное напряжение L-уровня UIL, В
» » //-урОВНЯ С////, В
Напряжение на входе RESIN, U щ— U/L,B............................
Выходное напряжение /.-уровня U0L, В................................
Выходное напряжение //-уровня
Uон, В:
на выходах CLK1, CLK2 . . .
на выходах READY, RESET на всех других выходах . . . Ток источника питания /сс, мА . . Ток источника питания IDD, мА . .
< 0,8 >0,2
> 0,25
< 0,45
> 9,4 > 3,6 > 2,4 < 115 < 12
Системный контроллер и шинный формирователь КР580ВК28. Системный контроллер и шинный формирователь КР580ВК28 предназначен для фиксации слова-состояния МП, выработки системных управляющих сигналов, буферизации шины данных МП и управления направлением передачи данных.
Структурная схема системного контроллера и шинного формирователя (СКФ) приведена на рис. 2.26, а. В состав СКФ входят: шинный формирователь-
110
a) D(7-0)
MEMR
MEM\N
I/OR I/OW
INTA
Рис. 2.26
усилитель (BF), обеспечивающий увеличение нагрузочной способности системной информационной шины; регистр (BG) для записи и хранения слова-состояния МП; комбинационная схема (PLA) для формирования выходных управляющих сигналов.
Назначения входных, выходных и управляющих сигналов СКФ приведены при описании выводов микросхемы в табл. 2.27. Подключение СКФ к МП показано на рис. 2.26,6. По сигналу STSTB, который вырабатывается ГТИ, происходит запись слова-состояния в регистр хранения, а затем выдача его на комбина-
Таблица 2.27. Описание выводов СКФ
Обозначение вывода Номер контакта Назначение вывода
D(7 — 0) STSTB DBIN WR HLDA DB(7 - 0) MEMR MEMW I/OR I/OW 8; 21; 19; 6; 10; 12; 17; 15 1 4 3 2 7; 20; 18; 5; 9; 11; 16; 13 24 26 25 27 Входы/выходы данных (со стороны МП) Строб состояния (от ГТИ) Вход сигнала «ПРИЕМ» от МП Вход сигнала «ВЫДАЧА» от МП Вход сигнала «ПОДТВЕРЖДЕНИЕ ЗАХВАТА» от МП Входы/выходы информационной системной шины Чтение памяти Запись в память Чтение с ВУ Запись в ВУ
Продолжение табл. 2.27
Обозначение вывода Номер контакта Назначение вывода
BUSEN 22 Разрешение работы шин — сигнал //-уровня, устанавливающий все выходы в высокоимпедансное состояние
INTA 23 Подтверждение прерывания — сигнал L-уровня, используемый для стробирования ввода адреса подпрограммы обслуживания прерывания
Ucc 28 Напряжение питания ( + 5 В)
GND 14 Напряжение питания (0 В)
ционную схему, формирующую управляющие сигналы. Основные электрические параметры
микросхемы К580ВК28 таковы:
Выходное напряжение L-уровня
Uol, В: на шине D(7 — 0).............<0,45
на всех других выходах . . . . < 0,45
Выходное напряжение Я-уровня
Uoh, В: на шине D(7 — 0)..............>3,6
на всех других выходах . . . . ’ > 2,4
Ток потребления от источника питания 1сс> ......................<190
Прямой входной ток 1Ь, мкА: на входе STSTB...............< 500
на других входах ........... < 250
111
Обратный входной ток 1Ь мкА: на входе STSTB.................<100
на других входах...........<100
Буферные регистры КР580ИР82 и КР580ИР83. Буферные регистры КР58ОИР82 и 83 представляют собой 8-разрядные параллельные регистры с тристабильными выходами. Они используются для реализации схем фиксации, буферизации и мультиплексирования в микропроцессорных системах на базе МП К58ОИК8ОА и К1810ВМ86. На выходах микросхемы КР580ИР82 генерируются неинвертированные входные данные, а на выходах микросхемы КР58ОИР83 — инвертированные.
Структурные схемы буферных регистров моделей 82 и 83 приведены на рис. 2.27, а и б соответственно, а назначение
уровне сигнала ОЕ выходы буферных регистров находятся в высокоимпедансном состоянии.
Основные электрические параметры микросхем КР580ИР82 и 83 следующие:
Выходное напряжение логического нуля Uol^ В........................<0,5
Выходное напряжение логической единицы Uон, В.....................>2,4
Входное напряжение логического нуля UIL, В..........................<0,8
Входное напряжение логической единицы Ujh, В........................>2,0
Ток потребления от источника питания 1Сс, мА......................<160
Выходной ток утечки IOz, мкА ... <50 Время задержки нс:
с инвертированием..............<40
без инвертирования.............<45
Таблица 2.28. Описание выводов буферных регистров КР580ИР82 и КР580ИР83
Обозначение вывода Номер контакта Назначение вывода
DI(7 - 0) STB ОЕ DO(7 - 0) Ucc GND 8; 7; 6; 5; 4; 3; 2; 1 11 9 12; 13; 14; 15; 16; 17; 18; 19 20 10 Входы данных Вход сигнала стробирования Вход сигнала разрешения ввода Выходы данных Напряжение питания (+5 В) Напряжение питания (0 В)
входных и выходных сигналов указано при описании выводов микросхем в табл. 2.28.
Запись входных данных в буферные регистры производится при переходе сигнала STB с Н-уровня в L-уровень. При Н-
Шинные формирователи КР580ВА86 и КР580ВА87. Шинные формирователи КР58ОВА86 и 87 представляют 8-раз-рядные параллельные приемопередатчики с тристабильными выходами. Они используются для реализации различных буферных схем в микропроцессорных системах на базе МП К58ОИК8ОА и К1810ВМ86. На выходах микросхемы КР580ВА86 генерируются неинвертированные выходные данные, а на выходах микросхемы КР58ОВА87 — инвертированные.
Структурные схемы шинных формирователей моделей 86 и 87 представлены на рис. 2.28, а и б соответственно, а назначение входных и выходных сигналов указано при описании выводов микросхем в табл. 2.29.
При Я-уровне сигнала на входе Т и L-уровне сигнала на входе ОЕ информация с выводов А (7 — 0) передается на выводы В (7 — 0). При L-уровне сигнала на входе
112
Т и L-уровне сигнала на входе ОЕ информация с выводов В (7 — 0) передается на выводы А (7 — 0). При Н-уровне сигнала на входе ОЕ шинные формирователи переходят в высокоимпедансное состояние.
Ток потребления от источника питания Ice, мА:
для К580ВА86................
для К580ВА87................
Время задержки t/0, нс: с инвертированием ..............
без инвертирования .........
< 135 < 95
< 30
< 35
Таблица 2.29. Описание выводов шинных формирователей К580ВА86 и К580ВА87
Обозначение вывода Номер контакта Название вывода
8; 7; 6; 5; 4; 3; 2; 1 Выводы данных для локальной шины МП
В(7—0) 12; 13; 14; 15; 16; 17; 18; 19 Вывода данных для системной шины
т 11 Вход управления направлением передачи
ОЕ 9 Вход разрешения передачи
Ucc 20 Напряжение питания ( + 5 В)
GND 10 Напряжение питания (0 В)
Основные электрические параметры микросхем К580ВА86 и К580ВА87 следующие:
Выходное напряжение логического
нуля U0L, В:
для Л-выводов................< 0,5
для В-выводов..................<0,5
Выходное напряжение логической
единицы UOh, В: для Л-выводов.....................> 2,4
для В-выводов...................> 2,4
2.11. Структура микроЭВМ на основе микросхем комплекта К580
МикроЭВМ на основе микросхем комплекта К58О строятся по модульному принципу, который обеспечивает подключение к единой магистрали модулей ЦП, ЗУ и УВВ. Магистральная структура связей между модулями минимизирует аппаратуру, уменьшает число схем сопряжения и обеспечивает возможность простого расширения системы. Выдачу информации на магистраль в любой момент времени производит один из модулей-передатчиков. Прием информации осуществляет один или несколько приемников. Одновременная работа двух пар модулей передатчик — приемник невозможна.
В зависимости от способа обращения к памяти возможны два основных варианта магистральной структурной схемы микроЭВМ [2]. В первом варианте обращение к памяти и УВВ происходит с помощью управляющих сигналов слова-состояния процессора. Обобщенная структурная схема этого варианта, использующая системный контроллер для фиксации слова-состояния, приведена на рис. 2.29. Во втором варианте с разделением адресов между ЗУ и УВВ одна из адресных линий выделяется для иденти-
113
Рис. 2.29
Подключение внешних устройств
фикации обращения к ЗУ и УВВ. Первый вариант обращения к памяти и УВВ используется чаще, так как он упрощает системную организацию микроЭВМ.
Список литературы к гл. 2
1. Аналоговые и цифровые интегральные микросхемы : Справ, пособие / С. В. Якубовский, Н. А. Барканов, Л. И. Н и с с ел ь с о н и др.; Под ред. С. В. Якубовского. M.: Радио и связь, 1984. 432 с.
2. Балашов Е. П., Пузанков Д. В. Микропроцессоры и микропроцессорные системы. М.: Радио и .связь, 1981. 325 с.
3. Григорьев В. Л. Программное обеспечение микропроцессорных систем. М.: Энергоатомиздат, 1983. 208 с.
4. Каган Б. М., Сташин В. В. Микропроцессоры в цифровых системах. М.: Энергия, 1979. 193 с.
5. Микро- и мини-ЭВМ / Е. П. Балашов, В. Л. Григорьев, Г. А. Петров: Учеб, пособие для вузов. Л.: Энергоатомиздат, 1984. 376 с.
6. Микропроцессорные БИС и микроЭВМ: Построение и применение /А. А. В а с е н к о в, Н. М. Воробьев, В. Л. Д шхун ян и др.; Под ред. А. А. Васенкова. М.: Сов. радио, 1980. 280 с.
7. Микропроцессоры. Основы построения микроЭВМ /В. Л. Горбунов, Д. И. Панфилов, Д. Л. Пресну хин. М.: Высш, шк., 1984. 144 с.
8. ОСТ 11348.917 — 82. Микросхемы интегральные полупроводниковые. Сер. К58О. Руководство по применению.
9. Проектирование радиоэлектронной аппаратуры на микропроцессорах: Программирование, типовые решения, методы отладки / А. Г. Алексенко, А. А. Галицын, А. Д. Иванников. М.: Радио и связь, 1984. 272 с.
10. Хилбурн Дж., Джулич П. МикроЭВМ и микропроцессоры: Пер. с англ. / Под ред. С. Д. Пашке-ева. М.: Мир, 1979. 463 с.
11. MCS-86 users manual // Intel corporation, 1978. 180 p.
3
Микропроцессорный комплект
БИС серии К1810
Микропроцессорный комплект БИС серии К1810 предназначен для построения как простейших одноплатных микроЭВМ общего назначения, так и мощных мультипроцессорных систем. Комплект используется в системах управления технологическими процессами, производственным оборудованием и промышленными роботами, в контрольно-измерительных комплексах и в информационно-измерительных системах.
3.1. Состав комплекта
В состав комплекта К1810 входят следующие микросхемы: высокопроизводительный 16-разрядный центральный процессор К1810ВМ86; программируемый контроллер прерываний К1810ВН59А; контроллер шин К181ОВГ88; арбитр шин К1810ВБ89; генератор тактовых импульсов К1810ГФ84.
В составе комплекта используются также микросхемы биполярного обрамления: буферные регистры К580ИР82, К58ОИР83 и шинные формирователи К58ОВА86, К580ВА87.
При разработке систем управления и обработки информации на основе комплекта К1810 полезно учитывать его программную и аппаратную совместимость с интерфейсными и контроллерными БИС серии К58О.
Температурный диапазон работы микросхем комплекта от —10 до + 70 °C.
3.2. Архитектура и режимы работы микропроцессора К1810ВМ86
БИС К1810ВМ86 представляет собой однокристальный высокопроизводительный 16-разрядный микропроцессор, выполненный по усовершенствованной п-канальной МОП-технологии, позволившей получить среднее время задержки распространения сигналов на вентиль 2 нс и обеспечить высокую функциональную плотность (29 тыс. транзисторов на кристалл) [2, 3].
Основными архитектурными особенностями микросхемы К1810ВМ86, отличающими ее от микросхемы КР58ОИА8ОА и позволяющими больше чем на порядок повысить производительность систем, являются:
1) более мощная система команд с расширенными возможностями адресации памяти, включающая команды умножения, деления и обработки последовательностей байтов или слов;
2) аппаратная реализация процесса совмещения операций выполнения и выборки команд;
3) более гибкая и мощная организация системы прерываний;
4) аппаратная реализация некоторых механизмов взаимодействия нескольких процессоров, упрощающая построение сложных мультипроцессорных систем.
Основные системные характеристики микропроцессора К1810ВМ86:
Тактовая частота, МГц................ 5
Объем адресуемой памяти, Мбайт 1
Разрядность адресной шины ... 20
» шины данных .... 16
115
в)
Устройство сопряжения с каналом
Устройство обработки
Рис. 3.1
Число адресуемых устройств: ввода/вывода.....................216/216
основных команд................. 133
Максимальная потребляемая мощность, Вт...................... 1,75
Тип корпуса.................... 2123.40-6(7)
Структурная схема микропроцессора К1810ВМ86 представлена на рис. 3.1,а, она включает следующие устройства [2, 3]: арифметико-логическое устройство (ALU) с тремя регистрами временного хранения операндов (RGB) и регистром признаков (RS); группу регистров общего назначения (RO - R7); микропрограммное устройство управления (MCI/) для управления выполнением команд; схему управления доступом к магистрали (DML/); схему внутренней синхронизации (CLG), преобразующую внешние тактовые импульсы во внутренние последовательности синхроимпульсов и обеспечивающую синхронизацию МП с медленными ЗУ и УВВ; схему обработки запросов прерываний (INTU); схему управления циклами обмена (CU), осуществляющую управление работой 16-разрядного канала адреса/данных; буферы канала адреса/ данных (BD/A); указатель команд (IP), выполняющий функции программного счетчика; сегментные регистры (RGS), содержащие базовые адреса программ, данных и стека; сумматор адреса (Sm), служащий для вычисления 20-разрядного физического адреса; регистры очереди команд (RI), предназначенные для формирования шестибайтной очереди команд, готовых к исполнению.
Отличительной особенностью архитектуры микропроцессора К1810ВМ86 является наличие двух основных асинхронно работающих устройств: устройства обработки (УО) и устройства сопряжения канала (УСК). Упрощенная структурная схема, представляющая МП в виде двух независимых устройств, изображена на рис. 3.1,6. У О декодирует и выполняет команды, а УСК осуществляет связь с внешними устройствами, обеспечивает выборку команд и данных из памяти, формирует очередь команд. Организация параллельной работы У О и УСК и уменьшение конфликтных ситуаций при обращении к памяти за счет применения очереди команд позволяет существенно повысить производитель
ность систем на основе микропроцессора К1810ВМ86.
Регистровая модель микропроцессора К1810ВМ86 приведена на рис. 3.2, а. Регистры CS, DS, SS и ES называются сегментными регистрами и используются при обращении к памяти для вычисления
АХ К__________2,
м I I
DX 19___________I____0
| ЗЕВ
Sm
19
0
6)
15 12 11 • • •
| |^|Z7F|lF|r/=|SA|ZF| |Pf|
Рис. 3.2
физических адресов ячеек. Основное назначение этих регистров следующее: регистр программного или кодового сегмента (CS) определяет текущий программный сегмент; содержимое регистра CS вместе с содержимым указателя команд (IP) задает адрес очередной команды выполняемой программы; регистр сегмента данных, или информационного сегмента (DS), используется в командах при обращении к данным; регистр стекового сегмента (SS) определяет текущий стековый сегмент и используется в командах обращения к стеку, при обработке подпрограмм и прерывании; регистр дополнительного сегмента (ES) обычно применяется как вспомогательный сегмент данных.
Регистры общего назначения АХ, ВХ, СХ и DX, называемые также регистрами данных, используются при выполнении арифметических и логических операций. Эти же регистры могут выполнять некоторые специальные функции, что и нашло отражение в их мнемонических обозначениях: АХ — аккумулятор, ВХ — базовый регистр, СХ — счетчик, DX — регистр данных. Эти регистры общего назначения допускают раздельную адресацию к их
117
старшим (Н) и младшим (L) половинам и могут использоваться в виде набора 8-разрядных регистров.
Регистры общего назначения SP, ВР, SI и DI называются адресными регистрами, так как в них хранятся относительные адреса, используемые для определения адресов операндов в пределах одного из сегментов памяти. В указателе стека (SP) и в указателе базы (ВР) содержатся относительные адреса в пределах стекового сегмента памяти, а в регистре индекса источника (SI) и регистре индекса приемника (DI) хранятся относительные адреса в пределах сегмента данных.
В пределах любого из сегментов емкостью в 64К байт обращение к операндам происходит с помощью 16-раз-рядного адреса смещения в сегменте. Этот адрес определяется способом адресации и называется также исполнительным адресом (ЕЛ). 20-разрядный физический адрес памяти (ADDR) формируется в сумматоре адреса (Sm) посредством сложения 16-разрядного адреса смещения в сегменте с 16-разрядным адресом в сегментном регистре, сдвинутым на четыре разряда влево (рис. 3.2,6).
Рассмотренные функции регистров микропроцессора К1810ВМ86 являются основными и реализуются в командах по умолчанию. Дополнительные возможности использования регистров указываются при описании конкретных видов команд.
Регистр признаков или флагов (RS) состоит из одноразрядных регистров, фиксирующих состояние процессора и применяемых для управления его функционированием (рис. 3.2, в). Флаги CF, PF, AF, SF и ZF аналогичны флагам микропроцессора КР58ОИК8ОА и характеризуют результат выполнения последней арифметической или логической операции. Флаг переполнения OF устанавливается в состояние 1 при переполнении, возникающем в результате арифметических операций над величинами со знаком. Флаги DF, IF и TF применяются для управления микропроцессором. Флаг направления DF служит для автоматического увеличения или уменьшения адреса при обработке последовательностей символов (имитация режимов автоинкрементной
118
и автодекрементной адресации). Установка флага разрешения прерывания IF разрешает МП-прием запроса прерывания на входе INT. Установка флага трассировки TF переводит МП в состояние прерывания после выполнения каждой команды, т. е. организует режим пошагового выполнения программ.
Микропроцессор К1810ВМ86 предназначен для использования как в простых однопроцессорных, так и в сложных мультипроцессорных системах управления и обработки информации. В связи с этим МП имеет специальный вывод MN/MX (см. рис. 3.1, а) для задания минимального или максимального режимов функционирования. Каждый режим характеризуется некоторым набором управляющих сигналов, соответствующим сложности проектируемой системы. При подключении вывода MN) MX к выводу UCc микропроцессор настраивается на работу в минимальном режиме, в котором все сигналы управления периферийными устройствами вырабатываются самим МП. При подключении вывода MN/ MX к выводу GND происходит изменение функций ряда управляющих сигналов и МП перенастраивается на работу в максимальном режиме. В этом режиме МП используется обычно с системным контроллером, генерирующим сигналы управления системой. Управляющие сигналы максимального режима работы на рис. 3.1, а заключены в круглые скобки.
Назначения выводов МП и соответствующих им сигналов, общих как для максимального, так и для минимального режимов, приведены в табл. 3.1. Назначения выводов, относящиеся только к минимальному режиму, даны в табл. 3.2, а только к максимальному — в табл. 3.3. В максимальном режиме, как это видно из табл. 3.3, МП использует лишь три вывода ST0 — ST2 для управления периферией и ЗУ через контроллер, а на остальных пяти выводах генерируются сигналы, необходимые для организации работы МП в мультипроцессорных системах.
Микропроцессор К1810ВМ86 осуществляет обмен информацией с ЗУ и ВУ через 16-разрядный канал адреса/данных с помощью временного мультиплексирования. Цикл функционирования канала
Таблица 3.1. Описание выводов МП, общих для максимального и минимального режимов
Обозначение вывода Номер контакта Назначение вывода
AD(15-0) A19/ST6; A18/ST5', A17/ST4; A16/ST3 BHE/ST7 R RDY INT NMI TEST CLR CLK MN/MX Ucc GND 39; 2-16 35-38 34 32 22 18 17 23 21 19 33 40 1; 20 Тристабильные входы/выходы канала, образующие адресную шину в такте обращения к памяти Т{ и шину данных в последующих тактах (?2, Т3, Т^, Т4) Тристабильные выходы, образующие четыре старших разряда адреса памяти в такте Т^ и сигналы состояния в последующих тактах: ST5 — состояние триггера разрешения прерывания; ST4 и ST3 служат для указания используемого в цикле обмена сегментного регистра, ST6 — сигнал £-уровня Тристабильный выход, используемый для разрешения передачи данных по старшей половине шины AD(15 — 8) в такте Т\ по L-уровню сигнала ВНЕ и как сигнал состояния ST7 в тактах Т2, Т3, Т4 Тристабильный выход сигнала чтения L-уровня, используемого для считывания информации из устройств, подключенных к каналу МП, и выдаваемого в тактах Т2, Т3, Tw каждого цикла чтения Вход сигнала готовности Я-уровня, поступающего от внешних устройств и подтверждающего их готовность к обмену Вход маскируемого запроса прерывания Я-уровня Вход немаскируемого запроса прерывания (по положительному перепаду на входе) Вход сигнала проверки, анализируемый специальной командой ожидания WAIT Вход сигнала установки внутренних схем МП Вход тактовых сигналов синхронизации Вход сигнала управления режимом работы МП Напряжение питания ( + 5 В) » » (0 В)
Таблица 3.2. Описание выводов МП, используемых для минимального режима
Обозначение вывода Номер контакта Назначение вывода
W 29 Тристабильный выход сигнала записи L-уровня, используемого для записи информации в^ ЗУ или УВВ в зависимости от состояния сигнала Ml 10 и выдаваемого в тактах Т2, Ту и Тщ каждого цикла записи
М/Ю 28 Тристабильный выход сигнала обращения к ЗУ или УВВ, вырабатываемого в такте предшествующего цикла и поддерживаемого до завершающего такта Т4 текущего цикла: L-уровень сигнала соответствует обращению к УВВ, а Я-уровень — обращению к ЗУ
ОР/ЁР 27 Тристабильный выход передачи или приема данных, предназначенный для управления направлением обмена информацией через шинные формирователи
DE 26 Тристабильный выход сигнала разрешения передачи данных L-уровня, выдаваемый в каждом цикле обращения к ЗУ или УВВ и в циклах подтверждения прерывания
STB 25 Выход строба адреса — сигнала Я-уровня, используемого для записи адреса во внешний буферный регистр адреса и генерируемого в такте Т\ любого цикла канала
119
Продолжение табл. 3.2.
Обозначение вывода Номер контакта Назначение вывода
INTA 24 Выход сигнала подтверждения прерывания L-уровня, генерируемого в тактах Т2, 7з и Tw каждого цикла подтверждения прерывания
HLD 31 Выход сигнала захвата, указывающего на запрос канала другим процессором
HLDA 30 Выход сигнала подтверждения захвата, сопровождающегося переводом канала и шин управления в высокоимпедансное состояние
Таблица 3.3. Описание выводов МП, используемых для максимального режима
Обозначение вывода Номер контакта Назначение вывода
ST0 - ST2 RQ/E1, RQ/EO LOCK QSL QS0 26; 27; 28 30; 31 29 24; 25 Тристабильные выходы сигналов состояния цикла канала, генерируемых в тактах Т4, Тг и Т2 и используемых контроллером канала для выработки сигналов управления обменом информации с ЗУ и УВВ Двунаправленные выводы сигналов запроса/разрешения доступа к магистрали, используемых другими устройствами, чтобы отключить МП от канала в конце текущего цикла канала; приоритет вывода RQ/EO выше, чем вывода RQjEl Тристабильный выход сигнала блокировки системного канала, указывающего другим устройствам на запрет использования системного канала, пока сигнал LOCK имеет L-уровень Выходы сигналов состояния очереди команд
включает обычно выдачу адресов ЗУ или УВВ, данных, а также сигналов, сопровождающих процесс обмена, и состоит из четырех машинных тактов (Т1? Т2, Т3, Т4). В такте 7j в канал выдается адрес ЗУ пли
УВВ. Обмен данными для цикла записи происходит в тактах Т2, Т3, Т4, а для цикла чтения — в тактах Т3, Т4. Такт Т2 в цикле чтения используется для переключения МП из режима записи в режим
120
чтения, а канал переводится в высокоимпедансное состояние. Для согласования с медленными УВВ или ЗУ с помощью сигнала RDY между тактами Т3 и Т4 могут включаться дополнительные такты ожидания (Tw), в течение которых данные в канале остаются неизменными. Наконец, в ряде случаев между отдельными циклами канала могут вводиться холостые такты (Т5).
Временные диаграммы циклов чтения и записи для минимального режима представлены на рис. 3.3. В цикле чтения (рис. 3.3, а) выдается сигнал чтения R, а также сигналы управления направлением обмена РО/ IP и разрешением передачи данных DE. Сигнал DE разрешает шинным формирователям передать данные в МП. В цикле записи (рис. 3.3,6) сигнал DE выдается раньше, чем в цикле чтения, а выдача данных и сигнала записи W производится по переднему фронту в такте Т2. Для многих ЗУ и УВВ требуется постоянство адреса в течение всего цикла канала, поэтому в такте 7] каждого цикла выдается стробирующий сигнал STB, позволяющий зафиксировать адрес по заднему фронту сигнала STB.
Сигналы состояния ST3, ST4 указывают сегментный регистр, используемый в текущем цикле канала для вычисления физического адреса ячейки памяти, в соответствии с табл. 3.4. Определение типа
Таблица 3.4. Кодировка сегментных регистров с помощью сигналов состояния
Таблица 3.5. Кодировка типа цикла канала с помощью сигналов состояния
Сигналы
состояния Тип канального цикла
ST2 ST1 ST0
0 0 0 Подтверждение преры-
вания
0 0 1 Чтение с УВВ
0 1 0 Запись в УВВ
0 1 1 Останов
1 0 0 Выборка команды
1 0 1 Чтение памяти
1 1 0 Запись в память
1 1 1 Пассивное состояние
(отсутствие операции в канале)
Три 16-разрядных регистра очереди команд (RI) микропроцессора обеспечивают временное хранение 6 байт очереди команд (см. рис. 3.1, а). УО микропроцессора при выполнении команды извлекает из очереди байт кода команды, не требуя доступа к каналу. У СК микропроцессора следит за состоянием очереди команд, пополняя ее, когда другие системные элементы не занимают память. При выполнении команд передачи управления очередь сбрасывается и после завершения перехода в место передачи управления начинает заполняться вновь. В максимальном режиме МП передает информацию о состоянии очереди на выходы QSO и QS1. Эта информация используется внешними процессорами. Коды состояния очереди приведены в табл. 3.6.
Сигналы состояния
ST4 ST3
О О
О 1
1 О
1 1
Сегментный регистр
ES SS CS* DS
* При вводе/выводе или прерываниях код 10 указывает на отсутствие использования сегментного регистра.
цикла канала для максимального режима с помощью сигналов ST2, ST1 и ST0 представлено в табл. 3.5. Назначение остальных сигналов состояния приведено в табл. 3.1.
Таблица 3.6. Кодировка состояния очереди команд
Сигналы состояния Состояние очереди
QS0 QS1
0 0 Отсутствие операции (в последнем такте из очереди не было выборки)
0 1 Выборка первого байта (из очереди был выбран первый байт команды)
1 0 Пустая очередь (очередь была сброшена при выполнении команды передачи управления)
1 1 Выборка следующего байта команды (чтение многобайтовых команд)
121
3.3. Система команд БИС К1810ВМ86
Система команд микропроцессора включает 133 базовые команды и позволяет обрабатывать как 8-, так и 16-разрядные данные. Команды могут быть безопе-
рандными, а также содержать один или два операнда. Длина команд может составлять от 1 до 6 байт. Код операции находится в первом байте команды,
гих команд возможны дополнительные варианты адресации. Эти варианты за
даются с помощью специального однобайтового префикса' замены сегмента (рис. 3.4, а), записываемого перед командой. Префикс замены сегмента информирует МП об использовании для адреса
ции операнда сегментного регистра, отличающегося от регистра, выбираемого по правилу умолчания. Сегментные регистры ES, CS, SC, DS в 2-разрядном по-
а) 7 5 4 32 О s)l 65 3 2 О $7 0 15 0 7 0 7 О
Рис. 3.4
7
СОР d w 00 г ед г/т
10 7 О
7_______0 7 07 О
~СОР ЛАТА L ПАТАН
67/SllHI
а остальные байты содержат информацию об адресах операндов. Чтобы различать операции над байтами или словами, в первом байте команды используется специальный разряд W. При W = 1 операции выполняются с 16-разрядными данными.
В микропроцессоре К1810ВМ86 используются почти все известные в настоящее время способы адресации: прямая, регистровая, регистровая косвенная, непосредственная, стековая, базовая, индексная, базово-индексная, относительная. Разнообразие способов адресации во многом связано с наличием большого набора регистров, применяемых для хранения данных и адресов. Наряду с основным использованием сегментных регистров для адресации операндов по правилу умолчания при выполнении мно-
ле г ед задаются кодами 00, 01, 10, 11 соответственно. Возможные варианты использования сегментных регистров при различных видах обращения к памяти описаны в табл. 3.7.
Для операндов, расположенных в памяти, применяются следующие виды адресации: прямая адресация с 16-раз-рядным адресом; косвенная по содержимому некоторого базового регистра (базовая) с 8-разрядным или 16-разрядным смещением; косвенная по содержимому некоторого регистра индекса (индексная) с 8- или 16-разрядным смещением; косвенная по сумме содержимого базового регистра и регистра индекса (базово-индексная) с 8- и 16-разрядным смещением.
При использовании индексной адресации операнд по умолчанию располагается в текущем сегменте данных, а при
122
Таблица 3.7. Использование сегментных регистров при обращении к памяти
Тип цикла обращение к памяти Сегментный регистр (по умолчанию) Сегментный регистр (с префиксом замены сегмента) Адрес смещения в сегменте
Выборка команд CS Не допускается —
Операции со стеком SS » » —
Обращение к данным DS CS, ES, SS Исполни-
Обращение с использованием базового SS CS, ES, DS тельный адрес То же
регистра Обращение к приемнику строки данных DS CS, ES, SS SI
Обращение к приемнику строки данных ES Не допускается DI
базово-индексной адресации операнд по умолчанию находится в сегменте, задаваемом базовым регистром.
Вид адресации в команде чаще всего задается байтом, следующим за кодом операции. Байт адресации может определять один или два операнда, его структура представлена на рис. 3.4,6. Он содержит поле режима (mod), поле регистра (гед) и поле регистр — память (r/т). Для вычисления исполнительного адреса (ЕА) применяется поле mod или r/т, а также байты смещения (DISP), расположенные в команде непосредственно за байтом адресации. Правила вычисления исполнительного адреса в зависимости от кода поля r/т приведены в табл. 3.8, в которой запись (...) означает содержимое соответствующего регистра.
Таблица 3.8. Правила вычисления исполнительного адреса
Код поля rfm Исполнительный адрес
000 ЕА = (ВХ) + (SI) + DISP
001 ЕА = (ВХ) + (DI) + DISP
010 ЕА = (BP) 4- (SI) 4- DISP
011 ЕА = (BP) + (DI) 4- DISP
100 ЕА = (SI) 4- DISP
101 ЕА = (DI) 4- DISP
ПО ЕА = (BP) 4- DISP
111 ЕА = (ВХ) 4- DISP
Поле mod определяет использование
DISP из табл. 3.8 следующим образом: mod =0 0, тогда DISP=0, младший байт DISPL и старший байт DISPH отсутствуют ;
mod =01, тогда’ DISP = DISPL и представляется в дополнительном коде;
mod = 10, тогда DISP = DISPH DISPL при этом в коде команды младший байт DISPL располагается перед старшим сразу за байтом адресации;
при mod =00 и r/m =110 в команде используется прямая адресация и исполнительный адрес ЕА = DISPH DISPL.
Если mod = И, то операнд содержится в регистре, а поле r/т, как и поле гед, указывает 8- или 16-разрядный регистр в соответствии с кодом из табл. 3.9.
Таблица 3.9. Кодировка регистров в байте адресации
Код поля reg Выбираемый регистр
при W = 1 при И7 = 0
000 АХ AL
001 СХ CL
010 DX DL
011 ВХ BL
100 SP АН
101 ВР СН
НО SI DH
111 DI ВН
Время выполнения одной и той же команды МП зависит от способа вычисления исполнительного адреса ЕА. Число тактов ТЕА, необходимых для вычисления исполнительного адреса, для различных режимов адресации указано в табл. 3.10. Это время необходимо учитывать при определении длительности команд.
Ниже дается краткая характеристика основных способов адресации, соответствующих им форматов команд и процессов формирования исполнительных адресов. При двух операндах в команде следует учитывать, что каждый из них
123
Таблица 3.10. Число тактов при вычислении ЕА для различных способов адресации
Способ адресации Число Ча
Прямая адресация (DISP) 6
Базовая или индексная (ВХ/BP/SIIDI) 5
Базовая или индексная плюс смещение (BXIBPISIIDI + DISP) Базово-индексная: 9
BP + DI, ВХ + SI 7
BP + SI, ВХ + DI Базово-индексная плюс смещение: 8
BP + DI + DISP, BX+SI+ DISP 11
BP + SI + DISP. ВХ+ DI + DISP 12
* При замене сегмента к указанному следует добавить два такта. числу
может адресоваться своим способом [4, 5, 8].
Прямая адресация. При прямой адресации исполнительный адрес находится непосредственно в поле смещения кода команды. В командах безусловных переходов и обращения к подпрограммам прямой адрес формируется из 16-разряд-ного адреса сегмента (SEG) и 16-разряд-ного смещения (рис. 3.4, в). В процессе выполнения команды смещение передается в указатель команд IP, а базовый адрес сегмента — в регистр CS.
В командах обработки данных прямой адрес представляется смещением, следующим за байтом адресации, в формате, изображенном на рис. 3.4, г. Разряд d в поле кода операции КОП задает направление передачи данных, определяемых полем гед в байте адресации. При d = 1 передача операнда производится в регистр, задаваемый полем гед в соответствии с кодировкой из табл. 3.9. Прямая адресация используется и в командах передачи данных между аккумулятором и памятью (рис. 3.4, Э).
Регистровая адресация. В командах с регистровой адресацией операнд находится в одном из регистров общего назначения. Эти команды наиболее компактны и быстро выполнимы, так как для адресации регистров необходимы 2 — 3 разряда кода команды, а выполнение этих команд полностью осуществляется
внутри МП. Регистровая адресация может задаваться в байте кода операции (рис. 3.4, е) или с помощью байта адресации (рис. 3.4, ж). В командах с двумя операндами при mod = 1 используются два регистра, и второй регистр указывается кодом в поле r/т (рис. 3.4, з).
Непосредственная адресация. Непосредственная адресация позволяет задавать постоянные данные в виде составных частей команды и используется в МП К1810ВМ86 в большинстве команд с двумя операндами. Непосредственный операнд DATA занимает один или два байта в конце кода команды, причем младший байт всегда предшествует старшему. Однобайтовый непосредственный операнд записывается в дополнительном коде и может представлять константы в диапазоне от —128 до +127. Штриховые линии при изображении байтов смещения или данных указывают на возможность отсутствия этих байтов в формате команды при выполнении определенных условий. Например, 16-разрядный непосредственный операнд используется в командах только при W = 1.
Форматы команд, представленные на рис. 3.4, и, к, применяются в командах передачи данных и позволяют загрузить непосредственный операнд по адресу памяти, вычисленному с помощью байта адресации, или в некоторый регистр, определяемый полем гед.
На рис. 3.4, л изображен формат арифметических команд, позволяющих использовать непосредственный операнд длиной в слово при SW = 01 или при S = = 1 непосредственный операнд в диапазоне от —128 до + 127, записываемый в дополнительном коде. В этом формате 3-разрядный код ссс в поле гед служит для идентификации разновидности арифметической операции. Формат, представленный на рис. 3.4, м, используется в командах арифметических и логических операций, содержащих второй операнд в аккумуляторе АХ.
Непосредственный операнд, представляющий константу, добавляемую к содержимому указателя стека SP, может использоваться в команде возврата из подпрограммы, формат которой представлен на рис. 3.4, н.
124
Регистровая косвенная адресация. В командах с регистровой косвенной адресацией 16-разрядный исполнительный адрес ЕА находится в одном из регистров REG, задаваемых полем г/т байта адресации (рис. 3.4, о). В этом способе адресации может использоваться
Индексная адресация. Индексная адресация в МП К1810ВМ86 отличается от базовой только использованием для получения исполнительного адреса содержимого регистров SI или DI (рис. 3.5, а). Этот вид адресации удобен при обработке массивов, когда смещение указывает
7 10 07 07 О
Рис. 3.5
только один из регистров — ВХ, SI или DI. Регистровая косвенная адресация предусмотрена также в командах безусловных переходов и обращений к подпрограммам.
Базовая адресация. При базовом способе адресации исполнительный адрес ЕА получается путем сложения содержимого одного из регистров (ВХ или ВР) с 8- или 16-разрядным смещением (рис. 3.5, а). 8-разрядное смещение представляет числа в диапазоне от —128 до +127, записанные в дополнительном коде. Базовая адресация обеспечивает возможность работы со структурами данных, размещенных в различных областях памяти.
базовый адрес массива, а содержимое индексного регистра соответствует индексу массива.
Базово-индексная адресация. При базово-индексной адресации исполнительный адрес ЕА формируется сложением содержимого базового и индексного регистров со смещением (рис. 3.5,6). 8-разрядное смещение представляет числа в диапазоне от —128 до + 127, записанные в дополнительном коде. Этот вид адресации используется при работе со сложными структурами данных, так как позволяет одновременно изменять две адресные компоненты, например базовый адрес данных и смещение одного из элементов.
125
Относительная адресация. При относительной адресации исполнительный адрес ЕА вычисляется как сумма текущего значения содержимого счетчика команд и смещения в команде. В МП К1810ВМ86 в роли счетчика команд применяется указатель команд IP, а 8- или 16-разряд ное смещение представляет числа со знаком в диапазоне от -128 до +127 или от — 32 768 до + 32 767 соответственно. Относительная адресация в микропроцессоре используется только в командах переходов, обращения к подпрограммам и управления циклом. Формат команды с относительной адресацией показан на рис. 3.5, в. Для вычисления исполнительного адреса команды берется значение содержимого указателя команд, равное адресу первого байта следующей команды.
Адресация в командах обработки строк символов. Команды обработки строк (последовательностей или блоков символов) используют способы адресации, отличающиеся от способов адресации памяти в других командах. В зависимости от значения разряда W в коде операции команды элементами обрабатываемых строк символов являются байты или слова. Для адресации элементов строк источников данных применяется регистр SI, а сами элементы по умолчанию располагаются в сегменте данных DS. Результаты обработки строк символов адресуются с помощью регистра DI и всегда помещаются в дополнительный сегмент ES. Если перед командой обработки строки размещается однобайтовый префикс повторения REP, то соответствующая операция будет повторяться до тех пор, пока содержимое счетчика циклов повторения СХ не станет равным нулю. В процессе выполнения команды обработки строки автоматически корректируется содержимое регистров SI и DI в зависимости от значения флажка направления D. Если флажок установлен в 0, то после каждой операции содержимое соответствующих индексных регистров увеличивается на единицу для операций с байтами и на. два — для операций со словами. При установке флажка DF в 1 процесс выполнения команды аналогичен вышеописанному, но производится с уменьшением содержимого индексных
126
регистров на те же величины. Таким образом, в командах обработки строк МП К1810ВМ86 в зависимости от состояния флажка DF обеспечиваются автоинкрементный или автодекрементный способы адресации.
Команды обработки строк имеют длину один байт. Формат команды и префикс повторения изображены на рис. 3.5,г и д соответственно.
Значение разряда Z в префиксе повторения позволяет прекратить повторное выполнение операции обработки строки, если значение флажка ZF после выполнения операции не совпадает со значением разряда z в префиксе повторения.
Стековая адресация. Стековая адресация в МП применяется в специальных командах работы со стеком PUSH и POP. Для этих команд адрес операнда находится в указателе стека SP и автоматически уменьшается или увеличивается на два при записи в стек или при чтении из стека. Заполнение стека происходит в направлении уменьшения адресов ячеек памяти. Стек может обмениваться данными с регистрами общего назначения и сегментными регистрами. Эти разновидности команд работы со стеком имеют длину один байт, а их форматы представлены на рис. 3.5, е, ж. Команды обмена данными между стеком и памятью (рис. 3.5, з) содержат байт адресации, в котором 3-разрядное поле reg совместно с полем КОП идентифицирует команду.
По функциям команды МП К1810ВМ86 можно разделить на шесть групп [4, 5, 7, 8]: 1) передачи данных; 2) арифметические; 3) логические; 4) передачи управления; 5) управления процессором; 6) обработки строк символов.
Команды передачи данных. Список команд передачи данных приведен в табл. 3.11. Эти команды не влияют на флаги МП, за исключением команд SAHF и POPF. В командах передачи данных с двумя операндами один из операндов адресуется с помощью байта адресации, а другой — задается регистром. Команды имеют длину от одного до шести байтов. Однобайтовыми являются команды, работающие со стеком. Наибольшую длину в шесть байтов имеют команды МОУ, передающие непосредственные операнды
Таблица 3.11. Команды передачи данных
Мнемоника КОП Описание команды Байт КОП Байт адресации Длина команды, байт Число тактов
MOV Передача операнда из памяти/операнда регистра в регистр или из регистра в память/операнд регистра 100010^ mod reg rim 2 — 4 2 (регистр-регистр); 8 + ТЕА (память-регистр); 9 + ТЕА (регистр-память)
MOV Передача непосредственного операнда в память/операнд регистра 1100011и> mod 000 rim 3-6 ю + ТЕА
MOV Передача непосредственного операнда в регистр 1011м? reg Нет 2-3 4
MOV Передача операнда из памяти в аккумулятор IOIOOOOw » 3 10
MOV Передача операнда из аккумулятора в память 1010001м/ » 3 10
MOV Передача операнда из памяти/регистра в регистр сегмента 10001110 mod 0 reg r/m 2-4 2 (регистр-регистр); 8 + + ТЕА (память-регистр)
MOV Передача операнда из регистра сегмента в память/регистр 10001100 mod 0 reg r/m 2-4 9 + ТЕА (регистр-память); 2 (регистр-регистр)
XCHG Обмен операндом из памяти/регистра с операндом из регистра 1000011w mod reg r/m 2-4 17 + 1ЕА (память-регистр); 4 (регистр-регистр)
XCHG Обмен операндом из регистра с операндом из аккумулятора 10010 reg Нет 1 3
PUSH Передача операнда из памяти/операнда регистра по адресу в указателе стека SP 11111111 mod 110 r/m 2-4 16+Т£л (из памяти); 10 (из регистра)
PUSH Передача операнда из регистра по адресу в указателе стека SP OlOlOreg Нет 1 10
PUSH Передача операнда из регистра сегмента по адресу в указателе стека SP OOOregl 10 » 1 10
POP Передача операнда из адреса в указателе стека SP в память/регистр 1000111 mod 000 r/m 2-4 17 -I- ТЕА (в память); 8 (в регистр)
POP Передача операнда из адреса в указателе стека SP в регистр ' 0101Ireg Нет 1 8
POP Передача операнда из адреса в указателе стека SP в регистр сегмента OOOregl 1 Нет 1 8
PUSHF Передача содержимого регистра флагов по адресу в указателе стека SP 10011100 » 1 10
POPF Передача содержимого адреса в указателе стека SP в регистр флагов 10011101 » 1 8
LEA Загрузка исполнительного адреса памяти в регистр общего назначения 10001101 mod reg r/m 3-4 2+Г£Л
Продолжение табл. 3.11
Мнемоника КОП Описание команды Байт КОП Байт адресации Длина команды, байт Число тактов
LDS Загрузка из памяти относительного адреса сегмента в один из регистров и регистр сегмента DS адреса смещения и общего назначения 11000101 mod reg rim 3 — 4 16 + ТЕЛ
LES Загрузка из памяти относительного адреса сегмента в один из регистров и регистр сегмента ES адреса смещения и общего назначения 11000100 mod reg rim 3-4 К+ТЕА
LAHF Передача младшего байта регистра АН флагов в регистр 10011111 Нет 1 4
SAHF Передача содержимого регистра АН байта регистра флагов на место младшего 10011110 » 1 4
XL АТ Передача байта в регистр AL из 256-байтовой таблицы кодов 11010111 » 1 11
IN Передача байта/слова из фиксированного порта ввода в аккумулятор AL/AX 1 HOOlOw » 2 10
IN Передача байта/слова из переменного порта ввода в аккумулятор ALfAX IHOllOw » 1 8
OUT Передача байта/слова из аккумулятора AL{AX в фиксированный порт 11lOOllw Нет 1 10
OUT То же, но в переменный порт IHOlllw » 1 8
Примечание. / — обозначает ИЛИ в описании команд.
в память, так как кроме байтов кода операции и адресации они могут содержать 16-разрядный непосредственный операнд и 16-разрядное смещение. При передаче 8-разрядного непосредственного операнда в регистр эти же команды имеют длину три байта.
Три команды передачи данных используются для загрузки адресов. Команда LEA передает исполнительный адрес, вычисляемый в соответствии с кодом байта адресации в один из регистров общего назначения, в регистр-указатель или в индексный регистр. Команды LDS и LES производят загрузку 32-разрядного адреса в сегменты DS и ES соответственно и в один из 16-разрядных регистров, определяемых байтом адресации. В этом случае исполнительный адрес определяет ячейку памяти, из которой будет выполняться загрузка первого байта. Остальные три байта 32-разрядного адреса загружаются из следующих по порядку ячеек памяти. Команды загрузки адресов при mod = 11 не определены.
Команда XLAT заменяет байт в аккумуляторе ЛЬ на байт из 256-байтовой таблицы преобразования. Начальный адрес таблицы хранится в регистре ВХ, а в аккумуляторе ЛЬ находится смещение относительно начала таблицы. Эту команду удобно использовать для преобразования символов одного кода в другой, например для преобразования кода ASCII в EBCDIC.
Команды ввода/вывода 1N и OUT могут адресоваться к порту с помощью однобайтной константы, определяющей некоторый фиксированный порт с адресом в диапазоне от 0 до 255. Другой способ адресации в этих командах через содержимое регистра DX позволяет обслуживать порты с адресами от 0 до 65535. При этом адрес порта может изменяться в программе с помощью замены содержимого регистра DX.
Арифметические команды. Арифметические команды микропроцессора представлены в табл. 3.12. Они обеспечивают выполнение четырех математических операций над 8- и 16-разрядными операндами со знаком и без знака. Отрицательные числа представляются в дополнительном коде. Старший байт числа используется для записи знака, поэтому диапазон
8-разрядных знаковых чисел изменяется от —128 до +127, а 16-разрядных — от -32768 до + 32 767.
Арифметические команды позволяют также использовать десятичные числа, представленные в упакованном и неупакованном форматах. Упакованные десятичные числа записываются в стандартном двоично-десятичном коде, в котором каждый полубайт представляет одну десятичную цифру. С числами в двоичнодесятичном коде выполняются операции беззнакового сложения и вычитания с последующей коррекцией результата при помощи команд DAA и DAS.
В неупакованном формате десятичная цифра в двоично-десятичном коде занимает один байт памяти, но старшая половина байта не используется и может содержать нули или код ООП для неупакованного формата ASCII. При выполнении над неупакованными десятичными числами операций беззнакового сложения, вычитания и умножения после получения промежуточного результата в регистре AL производится его коррекция с помощью команд ААА (для сложения), AAS (для вычитания) и ААМ (для умножения). При выполнении деления неупакованных десятичных чисел сначала производится коррекция делимого в регистре AL по команде AAD, а затем следует беззнаковое деление.
Воздействие арифметических команд на флаги соответствует следующим основным правилам:
1) CF устанавливается, если в результате операции происходит перенос в старший разряд при сложении или заем из старшего разряда при вычитании, иначе CF сбрасывается;
2) AF устанавливается, если при сложении происходит перенос из третьего разряда младшего байта или заем в третий разряд младшего байта при вычитании, иначе AF сбрасывается (AF используется командами десятичной коррекции);
3) ZF устанавливается при получении нуля в результате операции, иначе ZF сбрасывается;
4) SF устанавливается, если старший разряд результата операции равен единице, иначе SF сбрасывается;
5) PF устанавливается, если младший байт результата операции содержит
5 С. Т. Хвощ и др.
129
130
Таблица 3.12. Арифметические команды
Мнемоника КОП Описание команды Байт КОП Байт адресации Длина команды, байт Флаги Число тактов Примечание
ADD Сложение операнда из памяти/ регистра с операндом из регистра OOOOOOJw mod reg r/m 2 — 4 AF, CF, OF, PF, SF, ZF 3 э + тЕА 16 -1- TEA Регистр — регистр Память — регистр Регистр — память
ADD Сложение непосредственного операнда с операндом из па-мяти/регистра lOOOOOsw mod 000 r/m 3-6 17 + TEA 4 Непосредственный операнд-память Непосредственный операнд-регистр
ADD Сложение непосредственного операнда с операндом в аккумуляторе 0000010w Нет 2-3 4 -
ADC Сложение операнда из памяти/ регистра с операндом из регистра с учетом переноса OOOlOOtAv mod reg rim 2-4 3 9+Tea 16 + TEA Регистр — регистр Память — регистр Регистр — память
ADC Сложение непосредственного операнда с операндом из памя-ти/регистра с учетом переноса IOOOOOatv mod 010 r]m 3-6 17 + TEA 4 Непосредственный операнд-память Непосредственный операнд-регистр
ADC Сложение непосредственного операнда с операндом в аккумуляторе OOOlOlOvv Нет 2-3 4 -
INC Увеличение на единицу содержимого памяти/регистра 1111111 w mod 000 r/m 2-4 AF, OF, PF, SF, ZF 2 15 + TEA Регистр Память
INC AAA Увеличение на единицу содержимого регистра Коррекция содержимого аккумулятора AL при сложении двоично-десятичных кодов в неупакованном формате OlOOOreg 00110111 Нет 1 AF, OF, PF, SF, ZF AF, CF 2 4 -
DAA To же, но в упакованном формате 00100111 AF, CF, PF, SF, ZF 4
SUB Вычисление разности между операндом из памяти/регистра и операндом из регистра OOlOlOt/w mod reg r/m 2 — 4 AF, CF, OF, PF, SF, ZF 3 9 4- TEA 16 + TEA Регистр-регистр Из содержимого регистра содержимое памяти Из содержимого памяти содержимое регистра
SUB Вычитание непосредственного операнда из операнда в памяти/ регистре lOOOOO^w mod 101 rim 3-6 4 17 + TEA Непосредственный операнд-регистр Непосредственный операнд-память
SUB Вычитание непосредственного операнда из операнда в аккумуляторе 0010110w Нет 2-3 4 -
SBB Вычисление разности между операндом из памяти/регистра и операндом из регистра «с зае-мом» 0001 lOtZw mod reg r/m 2-4 3 V+TEA 16 + TEA Регистр — регистр Из содержимого регистра содержимое памяти Из содержимого памяти содержимое регистра
SBB Вычитание непосредственного операнда из операнда в памяти/ регистре «с заемом» IOOOOOaw mod Oil rim 3-6 4 17 + TEA Непосредственный операнд-регистр Непосредственный операнд-память
SBB Вычитание непосредственного операнда в аккумуляторе «с заемом» 0001110 Нет 2-3 4 —
DEC Вычитание единицы из операнда в памяти/регистра lllllllw mod 001 r/m 2-4 AF, OF, PF, SF, ZF 2 15 + TEA Регистр Память
DEC Вычитание единицы из операнда в регистре 01001 reg Нет 1 2 -
Продолжение табл. 3.12
Мнемоника КОП Описание команды Байт КОП Байт адресации Длина команды, байт Флаги Число тактов Примечание
NEG Вычитание исходного операнда из нуля (изменение знака) 1111011w mod ОН r/m 2 — 4 AF, CF, OF, PF, SF, ZF 3 16 + тЕА Регистр Память
СМР Сравнение операнда из памяти/ регистра с операндом из регистра 001110^ mod reg r/m 2-4 3 9 + Tea 16 + тЕА Регистр — регистр Память — регистр Регистр — память
СМР Сравнение непосредственного операнда с операндом в памя-ти/регистре ЮООООлтг mod 111 r/m 3-6 4 17 + TEA Непосредственный операнд-память Непосредственный операнд-память
СМР Сравнение непосредственного операнда с операндом аккумулятора ООН 10w Нет 2-3 4 -
AAS Коррекция содержимого аккумулятора AL при вычитании двоично-десятичных кодов в неупакованном формате 00111111 1 AF, CF 4 -
DAS То же, но в упакованном формате 00101111 AF, CF, PF, SF, ZF 4 -
MUL Умножение без учета знака операнда в аккумуляторе на операнд из памяти/регистра HllOlhv mod 100 r/m 2-4 CF, OF 71 + TEA 124 + TEA Для 8-разрядных операндов Для 16-разрядных операндов
IMUL Умножение со знаком операнда в аккумуляторе на операнд из памяти/регистра 111 101 hr mod 101 r/m 2-4 90 + TEA Ш+ТЕА Для 8-разрядных операндов Для 16-разрядных операндов
ААМ Коррекция содержимого аккумулятора АХ при умножении довично-десятичных кодов в неупакованном формате 11010100 00001010* 2 PF, SP, ZF 83 -
DIV Деление без учета знака операнда длиной в одно/два слова на операнд из памяти/ре-гистра llllOllw mod ПО r/m 2 — 4 CF, OF 90 + TEA 155 + TEA Для 8-разрядных операндов Для 16-разрядных операндов
IDIV Деление со знаком операнда длиной в одно/два слова на операнд из памяти/регистра 1111011м7 mod 111 rim 2-4 U2+Tea H7 + TEA Для 8-разрядных операндов Для 16-разрядных операндов
AAD Коррекция содержимого аккумулятора AL при делении двоично-десятичных кодов в неупакованном формате 11010101 00001010* 2 PF, SF, ZF 60 -
CBW Преобразование байта из регистра AL в слово и размещение его в регистре АХ 10011000 Нет 1 - 2 -
CWD Преобразование слова из регистра АХ в двойное слово и размещение его в регистрах DX и АХ 10011001 Нет 1 — 5 -
Примечание. В командах ААМ и AAD код операции занимает два байта.
четное число единиц, иначе PF сбрасывается ;
6) OF устанавливается, если в результате операции происходит перенос в старший разряд и нет переноса из старшего разряда или наоборот, иначе OF сбрасывается.
Логические команды. Логические команды, представленные в табл. 3.13, можно разбить на две большие группы: команды, реализующие поразрядные логические операции, и команды сдвигов содержимого регистров и ячеек памяти.
В микропроцессоре предусматривается выполнение сдвигов на один разряд, если бит v в поле КОП-команды сдвига равен нулю, и на произвольное число разрядов, определяемое константой сдвига, находящейся в регистре CL, при v = 1.
Воздействие команд сдвигов на флаг: флаги PF, BF и ZF устанавливаются в соответствии с результатами операции; флаг CF определяется значением последнего бита из сдвигаемого операнда; флаг OF устанавливается при сдвиге на один разряд, если значение знакового разряда изменяется; при сохранении значения знакового разряда флаг сбрасывается (при сдвиге на произвольное число разрядов значение флага не определено); значение флага AF для команд сдвига не определено.
Логические операции воздействуют на флаг МП следующим образом: флаги PF, SF и ZF устанавливаются в соответствии с результатом операции; флаги CF и OF всегда сбрасываются; значение флага AF не определено. Команда NOT не влияет на регистр флагов. Команда TEST воздействует на регистр флагов, но не изменяет значений операндов.
Команды обработки строк символов. Команды обработки строк символов представлены в табл. 3.14. Там же приведен однобайтный префикс повторения REP, обеспечивающий аппаратно многократное выполнение команды обработки строки, в результате чего происходит уменьшение времени обработки длинных последовательностей символов по сравнению с программными способами. Обычно перед командами обработки строк используются также команды LDS, LES и LEA для установки начальных адресов исходных и результирующих строк, а
СП
СП
св Я Я «=: ко
св Н
Примечание Регистр Память Для регистра на один разряд Для памяти на один разряд Для регистра на N разрядов Для памяти на N разрядов
Число тактов У31 + 91 £ Nt + val + ОС ЛГИ-8 V31 + SI Z
Флаги 1 CF, OF, PF, SF, ZF\ AF — не определен
Длина команды, байт 2 — 4 2-4
Байт адресации mod 010 rim mod 100 r/m mod 101 rim mod 111 r/m
Байт КОП £ О 8 о 110100vw * 8 5
Описание команды Инвертирование разрядов операнда в памяти/регистре Логический (арифметический) сдвиг влево операнда из памяти/регистра на число разрядов, определяемое константой сдвига Логический сдвиг вправо операнда из памяти/регистра на число разрядов, определяемое константой сдвига То же, но арифметический сдвиг вправо
Мнемоника КОП NOT SHLI /SAL SHR •SAR
134
135
ROL Циклический сдвиг влево операнда из памяти/регистра на число разрядов, определяемое константой сдвига ПОЮОуи’ mod 000 rim 2 — 4 CF, OF 2 15 + 7^ 8 +4W 20 + TEA + 4N Для регистра на один разряд Для памяти на один разряд Для регистра на N разрядов Для памяти на N разрядов
ROR То же, но сдвиг вправо HOIOOvw mod 001 rim
RCL Циклический сдвиг влево с использованием CF операнда из памяти/ регистра на число разрядов, определяемое константой сдвига 1lOlOOvw mod 010 rjm
RCR То же, но сдвиг вправо HOlOOvw mod 011 rim
AND Логическое умножение операнда из памяти/регистра и операнда из ге-гистра OOlOOOtZw mod reg r/m 2-4 CF, OF, PF, SF, ZF, AF—ие определен 3 9+Гед 16 + TEA Регистр—регистр Память — регистр Регистр — память
AND Логическое умножение непосредственного операнда и операнда из па-мяти/регистр lOOOOOOw mod 100 rim 3-6 4 17 + TEA Непосредственный операнд — регистр Непосредственный операнд — память
AND Логическое умножение непосредственного операнда и операнда в аккумуляторе OOlOOlOw Нет 2-3 4 -
TEST Установка регистра FLAGS в соответствии с результатом логического умножения операнда из памяти/регистра и операнда из регистра 100001Ow mod reg r/m 2-4 3 9 4- TEA Регистр — регистр Регистр — память
UJ о*
Продолжение табл. 3.13
Мнемоника КОП Описание команды Байт КОП Байт адресации Длина команды, байт Флаги Число тактов Примечание
TEST Установка регистра FLAGS в соответствии с результатом логического умножения непосредственного операнда и операнда из памяти/регистра HllOllw mod 000 r/m 3-6 CF, OF, PF, SF, ZF, AF — не определен । 4 ю + ТЕА Непосредственный операнд — регистр Непосредственный операнд — память
TEST Установка регистра FLAGS в соответствии с результатом логического умножения непосредственного операнда и операнда в аккумуляторе 1010100^ Нет 2 — 3 4 -
OR Логическое сложение операнда из памяти/регистра и операнда из регистра OOOOlOtAv mod reg r/m 2 — 4 3 9 + Теа 16 + тЕА . Регистр — регистр Память — регистр Регистр — память
OR Логическое сложение непосредствен ного операнда и операнда из памяти/регистра lOOOOOOw mod 001 rim 3-6 4 17 + ТЕА Непосредственный операнд — регистр Непосредственный операнд — память
OR Логическое сложение непосредственного операнда и операнда в аккумуляторе OOCJ1 lOiv Нет 2-3 4 -
XOR Операция исключающее ИЛИ над операндами из памяти/регистра и из регистра 001lOOdw mod reg r/m 2-4 3 9+Tea 16 + ТЕА Регистр — регистр Память — регистр Регистр — память
XOR Операция исключающее ИЛИ над непосредственным операндом и операндом из памяти/регистра 1000000w mod 110 r/m 3-6 4 17 + ТЕА Непосредственный операнд — регистр Непосредственный операнд — память
XOR Операция исключающее ИЛИ над непосредственным операндом и операндом в аккумуляторе 001 ЮЮи- Нет 2-3 4 । 1 -
Таблица 3.14. Команды обработки строк символов
Мнемоника Описание команды Код команды Флаги Число тактов Примечание
REP Циклическое повторение команды обработки строки, пока (С¥) = 0 1111001Z - 6 На цикл
MOVB/MOVW Передача элемента строки-байта/слова IOIOOIOw 18 9+17 Без префикса REP На цикл с префиксом REP
CMPB/CMPW Сравнение элементов строк-байтов/слов 101001lw AF, CF, OF, PF, SF, ZF 18 9+17 Без префикса REP На цикл с префиксом REP
SCAB/SCA W Сканирование строк символов-байтов/слов 1010111и> 15 9+15 Без префикса REP На цикл с префиксом REP
LODB/LODW Загрузка элементов строк символов-байтов/ слов в регистр AL/AX lOlOHOw - 12 9+13 Без префикса REP На цикл с префиксом REP
STOB/STOW Запись байтов/слов из регистра AL/AX в строку символов 1010101w 11 9+10 Без префикса REP На цикл с префиксом REP
в регистр СХ заносится число, равное длине обрабатываемой строки.
Команда МО VB/MO VW передает байт или слово из исходной строки, адрес которой задается содержимым регистра SI, в строку результата, адрес которой задается содержимым регистра DI. Затем происходит изменение содержимого регистров SI и DI в зависимости от значения флага DF. Совместно с префиксом REP команда позволяет переслать последовательность символов из одной области памяти в другую.
Команда CMPB/CMPW вычитает элемент строки, адресуемый по содержимому регистра DI, из элемента строки, адресуемого по содержимому регистра SI, и устанавливает соответствующие флаги, не изменяя операндов. При использовании с префиксом REP возможен выход из цикла не только по равенству нулю содержимого регистра СХ, но и по несовпадению значений флага SF и разряда z в префиксе, что позволяет различать и упорядочивать последовательности символов.
Команда SCAB/SCAW отличается от команды сравнения тем, что вычитание элементов строки, адресуемой по содержимому регистра DI, производится из со
держимого регистра ЛЬ (для байтов) или регистра АХ (для слов). Команда может быть использована для проверки наличия или отсутствия некоторого элемента в последовательности символов.
Команда LODB/LODW производит загрузку элемента строки, адресуемого по содержимому регистра SI, в регистр AL (для байтов) или регистр АХ (для слов).
Команда STOB/STOW записывает байты или слова из регистров AL и АХ в строку символов, адресуемую по содержимому регистра DI. Совместно с префиксом REP команда позволяет заносить в последовательность символов определенный элемент.
Команды управления процессором. Команды управления процессором представлены в табл. 3.15. За исключением команды ESC, они являются однобайтовыми и по функциональному признаку могут быть разделены на две группы: команды, изменяющие содержимое регистра флагов, и команды, предназначенные для работы с внешними устройствами и не воздействующие на флаги.
Команды CLD и STD воздействуют на флаг и используются с командами обработки строк символов для задания ав-
137
Таблица 3.15. Команды управления процессором
Мнемоника Описание команды Код команды Число тактов Флаги
CLC Сброс признака переноса 11111000 2 (CF) : =0
СМС Инвертирование признака переноса 11110101 2 (CF) : = (СТ)
STC Установка признака переноса 11111001 2 (CF): = 1
CLD Сброс признака направления 11111100 2 (DF): = 0
STD Установка признака направления 11111101 2 (DF): = 1
CLI Сброс признака разрешения прерывания 11111010 2 (IF): = 0
STI Установка признака разрешения преры- 111110101 2 (IF): = 1
вания
HLT Останов 11110100 2 —
WAIT Перевод процессора в состояние ожи- 10011011 3 —
дания
ESC Выдача кода операции или операнда для ПОПх 8 + ТЕА -
внешнего процессора
LOCK Однобайтный префикс блокировки шины 11110000 2 —
Примечание. 1. Символ := означает присвоение некоторого значения. 2. Команда ESC со-
держит второй байт с полями mod и rjm.
тоинкрементного или автодекрементного режимов адресации.
Команды CLI и STI устанавливают флаг IF, что приводит к запрету или разрешению внешних маскируемых прерываний, запросы о которых поступают на вход INT микропроцессора.
Команда HLT переводит МП в состояние останова, выход из которого осуществляется с помощью сигнала сброса в исходное состояние или сигнала разрешающего внешние прерывания.
Команда WAIT переводит МП в состояние ожидания, если на его входе TEST-сигнал отсутствует. Состояние ожидания может быть прервано с помощью разрешенного внешнего прерывания. Когда происходит прерывание, в стек заносится адрес команды WAIT. После окончания прерывания МП воз-вращается в состояние ожидания, если сигнал TEST отсутствует. При наличии сигнала TEST микропроцессор выходит из состояния ожидания и внешние прерывания запрещаются, пока не выполнится команда, следующая за командой WAIT. Команда WAIT позволяет МП осуществлять синхронизацию с внешними устройствами.
Команда LOCK (однобайтный префикс блокировки шины) может использоваться перед любой командой. Она выдает сигнал LOCK — блокировки шины, пока выполняется следующая за ней
138
команда. Сигнал LOCK может применяться в многопроцессорных системах для организации управляемого доступа к общим ресурсам.
Команда ESC предназначена для передачи внешнему процессору (сопроцессору) кода операции или операнда из микропроцессора К1810ВМ86. По этой команде МП не выполняет никакой операции, кроме извлечения операнда из памяти и выдачи его на шину данных. Наличие полей mod и r/т во втором байте команды позволяет сопроцессору использовать различные способы адресации микропроцессора К1810ВМ86.
Команды передачи управления. Команды передачи управления можно разделить на две группы. Первая группа команд включает условные и безусловные переходы, команды обращения к подпрограммам и возврата из подпрограмм, а также команды управления циклами. Выполнение этих команд приводит к изменению содержимого указателя команд IP и регистра CS. На установку флажков МП команды первой группы не влияют. Вторую группу составляют команды обслуживания прерываний.
Команды условных переходов приведены в табл. 3.16. При выполнении условия, указанного в команде, происходит переход по новому адресу, определяемому сложением содержимого IP с коротким смещением в диапазоне от —128 до
Таблица 3.16. Команды передачи управления — условные переходы
Мнемоника КОП Описание команды Байт КОП Условия перехода
JE/JZ Передача управления по равенству/нулю 01110100 ZF = 1
JNEjJNZ Передача управления, если не равно/не нуль 01110101 ZF=0
JL/JNGE* Передача управления, если меньше/не больше и не равно 01111100 (SF® OF) = 1
JLEfJNG* Передача управления, если меныпе/равно и не больше 01111110 ((SF® © OF) v ZF)= 1
JBIJNAE Передача управления, если меньше/не больше и не равно 01110010 CF= 1
JBEIJNA Передача управления, если меньше или равно/не больше 01110110 (CF v ZF)=1
JPiJPE Передача управления при четности 01111010 PF= 1
JNPjJPO Передача управления при нечетности 01111011 PF=0
JO Передача управления при переполнении 01110000 OF = 1
JNO Передача управления, если нет переполнения 01110001 OF=0
JS Передача управления по отрицательному результату 01111000 SF= 1
JNS Передача управления по положительному результату 01111001 5F=0
JG/JNLE* Передача управления, если болыпе/не меньше и не равно 01111111 ((SF®OF) v v ZF)= 0
JGE[JNL* Передача управления, если болыпе/равно или не меньше 01111101 (SF® OF) = 0
JAIJNBE Передача управления, если болыпе/не меньше и не равно 01110111 (CF v ZF) = 0
JAEIJNB Передача управления, если больше или равно/не меньше 01110011 CF — 0
Примечания : I. © — исключающее ИЛИ. 2. V — логическое сложение. 3. Число тактов для
всех команд одинаково и равно 8, если произошел переход, или —4, если не произошел.
* Команды используются для проверки отношений между числами со знаком.
+ 127, представленным в дополнительном коде.
Команды безусловных передач и управления циклами приведены в табл. 3.17. Команды безусловных переходов и обращений к подпрограммам обеспечивают
как внутрисегментные, так и межсегментные переходы с прямой и косвенной адресацией. Причем, внутрисегментные переходы используют длинное смещение в диапазоне от — 32 768 до + 32 767 или короткое смещение в диапазоне от —128
Таблица 3.17. Команды передачи управления — безусловные передачи и управления циклами
Мнемоника КОП Описание команды Байт КОП Байт адресации Длина команды, байт Число тактов Примечание
JMP Безусловный внутрисегментный переход с прямой адресацией 11101001 Нет 3 15 -
JMP Безусловный короткий внутрисегментный переход с прямой адресацией 11101011 » 2 15
139
Продолжение табл. 3.17
Мнемоника КОП Описание команды Байт КОП Байт адресации Длина команды, байт Число тактов Примечание
JMP JMP JMP CALL CALL CALL CALL RET RET RET RET LOOP LOOPEI LOOPZ LOOPNEI LOOPNZ JCXZ Безусловный внутрисегментный переход с косвенной адресацией Безусловный межсегментный переход с прямой адресацией То же, но с косвенной адресацией Вызов подпрограммы внутрисегментный с прямой адресацией То же, но с косвенной адресацией Вызов подпрограммы межсегментный с прямой адресацией То же, но с косвенной адресацией Внутрисегментный возврат из подпрограммы Внутрисегментный возврат из подпрограммы с увеличением содержимого указателя стека SP Межсегментный возврат из подпрограммы Межсегментный возврат из подпрограммы с увеличением содержимого указателя стека SP Передача управления, если содержимое регистра СХ не равно нулю Передача управления, если содержимое регистра СХ не равно нулю и флаг ZF установлен в 1 То же, но флаг ZF установлен в 0 Передача управления, если содержимое регистра СХ равно нулю 11111111 11101010 11111111 11101000 11111111 10011010 11111111 11000011 11000010 11001011 11001010 11100010 11100001 11100000 11100011 mod 100 г Im Нет mod 101 rim Нет mod 010 rim Нет mod 011 rim Нет » » » Нет » » » 2 — 4 5 2-4 3 2-4 5 4 1 3 1 3 2 2 2 2 И 18+ 15 24+T£J 19 16 21 + ТЕА 28 37 + ТЕА 8 12 18 17 17/5 18/6 18/6 18/6 По адресу в регистре По адресу в памяти По адресу в регистре По адресу в памяти
Примечание. В числителе дроби указывается число тактов, если переход происходит, в знаме-теле — если не происходи г.
140
до + 127. Смещение, прибавляемое к содержимому IP, представляется в дополнительном коде. В командах безусловных передач с косвенной адресацией применяются способы вычисления исполнительного адреса, описанные в табл. 3.8.
Команды управления циклами обеспечивают переход только в области текущего сегмента с коротким смещением. В качестве счетчика циклов они используют регистр СХ (см. табл. 3.17).
Команды обслуживания прерываний представлены в табл. 3.18. Команды пре-
(SP): = (SP) — 2 ;
((SP)): = (CS [7-0]); ((SP) + 1): = (CS [15 - 8]);
(CS): = (4N+ 2);
(SP): = (SP) —2;
((SP)): = (IP [7-0]); ((SP) + 1): = (IP [15 - 8]);
IP : = (4N).
Однобайтовая команда INT обычно используется для создания контрольного останова при отладке программ. Команда INTO вызывает программное прерывание, если флаг OF устанавливается в 1, и позволяет обслуживать арифметические ошибки.
Таблица 3.18. Команды обслуживания прерываний
Мнемоника КОП Описание команды Байт КОП Длина команды, байт Число тактов Флаги
INT Прерывание по номеру вида прерывания, задаваемому вторым байтом команды 11001101 2 52 IF, TF
INT Специальное прерывание (по номеру 3) 11001100 1 52 IF, TF
INTO Прерывание по переполнению (по номеру 4) 11001110 1 52 IF, TF
IRET Возврат из прерывания 11001111 1 24 OF, DF, IF, TF, SF, ZF, AF, PF, CF
рываний оказывают на МП такое же действие, как и внешние аппаратные прерывания. В формате этих команд отсутствует байт адресации, так как передача управления подпрограмме обслуживания прерывания производится одним способом — косвенно по некоторому адресу таблицы векторов прерываний. Адрес вектора прерывания в таблице определяется номером вида прерывания N, умноженным на 4. В двухбайтовой команде прерывания INT номер вида прерывания задается вторым байтом команды. Для однобайтовой команды INT и команды INTO номер фиксирован. По этим командам содержимое регистра признаков, регистра CS и указателя команд IP записываются в стек, сбрасываются флаги IF и TF, а вектор прерывания заносится в CS и ТР. Описание с помощью ал-гольных конструкций действий, выполняемых командами прерываний, имеет следующий вид:
(SP): = (SP) —2;
((SP)): = FLAGSЦ ((SP) + 1): = FLAGSH;
(IF): = 0; (TF): = 0;
Команда возврата из прерывания I RET осуществляет выход из подпрограмм прерываний, инициированных аппаратно или программно. Она восстанавливает содержимое регистров RS, CS и IP п изменяет все флажки в регистре RS. Действия, выполняемые командой IRET, можно представить в следующем виде:
(IP [15 - 8]): = ((SP) + 1); (IP [7 - 0]): = ((SP)); (SP): = (SP) + 2;
(CS [15-8]): = ((SP) + 1); (CS [7-0]): = ((SP)); (SP): = (SP) + 2;
FLAGSH : = ((SP) + 1); FLAGSL: = ((SP)); (SP): = (SP) + 2.
Для изучения некоторых основных команд МП, в частности команд, предназначенных для обработки массивов и строк символов, ниже приведены примеры трех небольших Программ. Эти программы написаны на языке кросс-ассемблера микропроцессора К1810ВМ86, являющегося упрощенным вариантом языка Ассемблера XSM-86 и функционирующего в среде операционной системы ОС РВ СМ ЭВМ.
141
Программа обработки массива формирует из исходного массива X два новых массива (Y1 и Y2). Массив Y1 содержит элементы массива X, меньшие некоторой константы, а массив Y2 — адреса этих элементов. Предполагается, что программа и данные размещаются в одном сегменте памяти, определяемом регистром CS. По правилу умолчания косвен
ная адресация с регистрами SI, DI и ВХ использует в качестве сегментного регистра DS. Поэтому при обращении к элементам массивов в инструкциях с косвенной адресацией дополнительно указывается регистр CS, что соответствует в объектных кодах записи префикса замены сегмента перед командой.
ADDR CODE err line STATEMENT
1 2 у У
3 у****************ПЕРЕД.АЧ А Т ЕКСТА*********
4 у
А000 5 SEGDS SET ОАОООН
В000 6 SEGES SET ОВОООН
07D0 7 ORG 2000
07D0 8D 36 50 20 8 LEA SirADRI
07D4 В8 00 АО 9 MOV AXуSEGDS
07D7 8Е D8 10 л MOV DSyAX
07D9 8D ЗЕ 50 24 11 LEA DI,ADR2
07DD В8 00 ВО 12 MOV AXуSEGES
07Е0 8Е СО 13 MOV ESyAX
14 уЗАГРУЗКА НАЧАЛЬНЫХ АДРЕСОВ
07Е2 ЕС 15 CLD
16 у УСТАНОВКА ФЛАГА НАПРАВЛЕНИЯ DF:^O
07ЕЗ АС 17 L3-- LODB
18 уСЧИТЫВАНИЕ СИМВОЛА ИЗ ИСХОДНОЙ СТРОКИ В
07Е4 АА 19 L4-- STOB
20 уЗАПИСЬ СИМВОЛА ИЗ AL В СТРОКУ-РЕЗУЛЬТАТ
07Е5 ЗС 2Е 21 CMP ALy’-’
22 у СРАВНЕНИЕ ТЕКУЩЕГО СИМВОЛА С ТОЧКОЙ
07Е7 74 0D 23 JZ L1
24 уПЕРЕХОД НА КОНЕЦ
07Е9 ЗС 20 25 СМР АЕу’ ’
26 ‘ уСРАВНЕНИЕ ТЕКУЩЕГО СИМВОЛА С ПРОБЕЛОМ
07ЕВ 74 02 27 JZ L2
07ED ЕВ F4 28 JMP 1.3
07EF АС 29 L2s LODB
30 уСЧИТЫВАНИЕ ОЧЕРЕДНОГО СИМВОЛА
07F0 ЗС 20 31 CMP ALy” ’
07F2 74 FB 32 JZ L2
07F4 ЕВ ЕЕ 33 JMP L4
34 у *************ОПРЕДЕЛЕНИЕ АДРЕСОВ********
2050 35 ADRI SET 2050Н
2450 36 ADR2 SET 2450H
07F6 37 LIs END
142
Программа передачи текста производит перепись текста в другую область памяти, пока не встретит признак окончания текста — точку. Одновременно с перезаписью текста из него удаляются лишние пробелы. При использовании команд
обработки строк необходимо учитывать, что элементы исходных строк по умолчанию располагаются в сегменте DS, а результаты обработки строк — в сегменте ES.
ADDR CODE ERR LINE
STATEMENT
1 2 3 4 5 6 X 5ПРОГРАММА ОБРАБОТКИ МАССИВА ;авврх-адрес исходного массива X SADDRYl-АДРЕС МАССИВА Y1 ?AUDRY2~AAPEC МАССИВА Y2
4000 7 ORG 4000Н
4000 8D 36 00 50 8 LEA SIxADDRX
9 5ЗАГРУЗКА АДРЕСА МАССИВА X
4004 8D ЗЕ 00 51 10 LEA DIxADDRYl
11 5ЗАГРУЗКА АДРЕСА МАССИВА Y1
4008 8D 1Е 00 52 12 LEA BXxADDRY2
13 5ЗАГРУЗКА АДРЕСА МАССИВА Y2
400С В9 0А 00 14 МОМ СХтОАН
15 уУСТАНОВКА СЧЕТЧИКА
400F 2Е 8А 04 16 L2S MOV ALyCSsOCSIl
17 ;ПЕРЕДАЧА ЭЛЕМЕНТА МАССИВА X В AL
4012 ЗС 7F 18 CMP AL»7FH
19 ?СРАВНЕНИЕ С КОНСТАНТОЙ 7F
4014 73 09 20 JAE L1
21 уПЕРЕХОД ДЛЯ ИЗМЕНЕНИЯ АДРЕСА
22 ;МАССИВА X
4016 2Е 88 05 23 MOV CSsOCDIlyAL
24 ?ФОРМИРОВАНИЕ МАССИВА Y1
4019 2Е 89 37 25 MOV CS50TBX3xSI
26 уФОРМИРОВАНИЕ МАССИВА Y2
401С 47 27 INC DI
28 уИЗМЕНЕНИЕ АДРЕСА МАССИВА Y1
401D 43 29 INC ВХ
401Е 43 30 INC ВХ
31 уИЗМЕНЕНИЕ АДРЕСА МАССИВА Y2
401F 46 32 Lis INC SI
33 5ИЗМЕНЕНИЕ АДРЕСА МАССИВА X
4020 Е2 EIJ 34 LOOP L2
35 “ПЕРЕХОД К НАЧАЛУ НИКЛА
36 ;
37 ?ОПРЕДЕЛЕНИЕ АДРЕСОВ МАССИВОВ
5000 38 ADDRX SET 5000H
5100 39 ADDRY1 SET 5100H
5200 40 ADDRY2 SET 5200H
4022 41 EXs END ?КОНЕЦ ОБРАБОТКИ
143
В программе обработки строки символов происходит просмотр строки до момента нахождения некоторого символа (звездочки), после чего последующая часть строки переписывается по новому адресу. При отсутствии символа строка просматривается до конца без изменения. Выход из цикла просмотра строки происходит или по несовпадению значения разряда z в префиксе повторения со значением флага ZF, или по достижению значения (СХ) = 0. Для передачи части строки, расположенной после символа, используется команда MOV В, так как адрес символа передается из регистра DI в 5/, а сегменты ES и DS имеют одинаковые адреса (перекрываются).
Микропроцессор К1810ВМ86 имеет многоуровневую систему прерываний с векторным способом идентификации подпрограмм обслуживания прерываний [2,5]. Микропроцессор обрабатывает до 256 видов прерываний, каждому из которых соответствует четырехбайтовый вектор прерывания, задающий начальный адрес подпрограммы обслуживания прерывания. Вектор прерывания включает два байта указателя команд и два байта регистра кодового сегмента. Для записи таблицы векторов прерываний резервируются ячейки памяти с шестнадцатиричными адресами от 0000 до 003F. Прерывания могут вызываться внешними и внутренними сигналами. Запросы внеш-
ADDR CODE ERR LINE STATEMENT
1 2 У 5
3 У
4 9
5 5
6 5**************0БРАБ0ТКА СТРОКИ СИМВОЛОВ******
4000 7 ORG 4000Н
вооо 8 SEGO SET ОВОООН
4000 В8 00 ВО 9 MOV АХ,SEGO
4003 8Е СО 10 MOV ESrAX
4005 8Е D8 11 MOV DS,AX
4007 8D ЗЕ 00 41 12 LEA DbADDRl
13 9 ЗАГРУЗКА АДРЕСА ТАБЛИЦЫ
400В В4 00 14 MOV AH,0
400D 9Е 15 SAHF
16 5УСТАНОВКА ФЛАГА ZFs=O
400Е FC 17 CLD
18 9 УСТАНОВКА ФЛАГА DFs^O
400F В9 64 00 19 MOV CX,64H
20 УЗАПИСЬ РАЗМЕРА СТРОКИ
4012 В8 2А 00 21 MOV AX,’*’
22 У ЗАГРУЗКА СИМВОЛА *
4015 F2 23 REP
4016 АЕ 24 SCAB
25 9ПРОСМОТР СТРОКИ ДО СИМВОЛА *
4017 75 08 26 JNZ EXIT
4019 8В F7 27 MOV SI,DI
28 УПЕРЕДАЧА АДРЕСА ОСТАВШЕЙСЯ
29 УЧАСТИ СТРОКИ
401В 8D ЗЕ 00 45 30 LEA DbADDR2
31 УЗАГРУЗКА НОВОГО АДРЕСА СТРОКИ
401F F2 32 REP
4Q20 А4 33 MOVB
34 УПЕРЕДАЧА ЧАСТИ СТРОКИ
35 УПО НОВОМУ АДРЕСУ
36 УОПРЕДЕЛЕНИЕ АДРЕСОВ
4100 37 ADDR1 SET 4100Н
4500 38 ADDR2 SET 4500Н
4021 39 EXIT?. END
144
них прерываний подаются на входы INT и NMI (см. рис. 3.1, а).
Прерывания по входу INT относятся к аппаратным маскируемым прерываниям. В последнем такте текущей команды микропроцессор производит опрос состояния входа INT. Если сигнал на входе имеет Н-уровень (есть запрос прерывания) и установлен флаг IF регистра состояний (прерывание разрешено), то запрос принимается и начинается его обслуживание. При сброшенном флаге IF прерывания по входу INT запрещены (замаскированы), запрос не принимается и микропроцессор переходит к выполнению следующей команды. Приемом маскируемого запроса по входу INT можно управлять программно с помощью команд STI (установка флага IF) и CLI (сброс флага IF).
Обслуживание прерывания по входу INT начинается с выработки определенной совокупности сигналов, называемой «последовательностью подтверждения прерывания». Для обеспечения надежного приема запроса прерывания сигнал Н-уровня на входе INT должен поддерживаться до начала последовательности подтверждения прерывания, состоящей из двух циклов подтверждения прерывания, разделенных двумя холостыми тактами. В каждом из циклов подтверждения прерывания вырабатывается сигнал INTA Lr уровня, канал переводится в высокоимпедансное состояние и адрес в канал не выдается. Первый цикл прерывания указывает устройству, требующему обслуживания, о принятии запроса и необходимости подготовки к выдаче номера (байта) вида прерывания. Во втором цикле прерывания по линиям AD(7 — 0) канала в микропроцессор посылается номер вида прерывания N. Микропроцессор умножает номер на четыре, формируя таким образом адрес соответствующего вектора прерывания в таблице векторов прерываний. В сложных микропроцессорных системах на основе БИС К1810ВМ86 запросы маскируемых прерываний от ВУ подаются на входы контроллера прерываний КР1810ВН59А, который формирует запрос на входе и номер вектора прерывания.
Вход немаскируемого запроса прерывания NMI используется для сообщений
о «катастрофических» событиях (отключение питания, обнаружение ошибки памяти и т. п.). Обработка немаскируемого запроса не зависит от состояния флага IF и ему присвоен номер вида прерывания N = 2.
К внутренним аппаратным прерываниям относятся прерывание по ошибке деления (N = 0) и прерывание пошагового режима (N = 1).
В архитектуре БИС К1810ВМ86 предусмотрена также возможность координирования взаимодействия процессоров в мультипроцессорных системах. Про-граммно-аппаратные средства микропроцессора позволяют решать задачу разделения ресурсов между процессорами и синхронизации процессов.
Основные электрические параметры микросхемы К1810ВМ86:
Выходное напряжение логического нуля UOL, В.....................< 0,45
Выходное напряжение логической
единицы UOh, В..................>2,4
Входное напряжение логического ну-
ля С7/£, В......................<0,8
Входное напряжение логической единицы UIH, В..................>2,0
Выходной ток низкого уровня
Iol> мА.........................>2,0
Выходной ток высокого уровня
1он> мА.......................< 0,4
3.4. Интерфейсные БИС серии К1810
Генератор тактовых импульсов К1810ГФ84. Микросхема К1810ГФ84 представляет собой биполярный генератор тактовых импульсов (ГТИ) для микропроцессора К1810ВМ86 и его периферийных устройств.
Структурная схема ГТИ приведена на рис. 3.6. В состав микросхемы входят: задающий генератор (SGN); делители частоты на три (DIV3) и на два (DIV2); схема формирования сигнала готовности READY(F); пороговый элемент и логические элементы.
Назначения входных, выходных и управляющих сигналов ГТИ приведены при описании выводов микросхемы в табл. 3.19.
Основные электрические параметры микросхемы К1810ГФ84:
145
Входное напряжение логического нуля UiL, В.......................... <0,8
Входное напряжение логической единицы U/н, В........................ >2,0
Напряжение логической единицы для входа сброса 17/я, В............... >2,6
Выходное напряжение логического нуля UOI, В...................... < 0,45
Выходное напряжение логической
единицы UoHb В: на выходе CLK.................. <4
на всех других выходах ... >2,4
Напряжение входного гистерезиса Uih~ В...........................> 0,25
Ток потребления источника питания 1сс-> мА......................... < 140
Таблица 3.19. Описание выводов ГТИ
Обозначение выводов Номер контактов Назначение вывода
XI, Х2 TANK F/C EFT CLK С SYNC PCLK RDY1, RDY2 AEN1, AEN2 READY OSC RES RESET UCc GND 17; 16 15 13 14 8 1 2 4; 6 3; 7 5 12 11 10 18 9 Вывод для подключения кварцевого резонатора Вход для подключения параллельного LC-контура Вход выбора источника тактовой частоты; при L-уровне сигнала генерация тактовых импульсов производится генератором SGN; при Я-уровне сигнала тактовые импульсы подаются на вход EFI Вход внешней частоты; сигнал на входе — меандр с частотой в три раза большей, чем на выходе CLK Выход ГТИ Вход синхронизации сигналов ГТИ; при Я-уровне сигнала происходит сброс делителей частоты, при формировании тактовых импульсов от SGN вход заземляется Выход ГТИ для периферийных устройств Входы сигналов готовности от устройств, подключаемых к каналу системы Входы разрешения адресации для сигналов готовности RDY1 и RDY2 соответственно. (В простых системах входы не используются и подключаются к напряжению L-уровня) Выход сигнала готовности READY, синхронизированного с задним фронтом сигнала CLK Выход задающего генератора Вход сигнала сброса Выход сигнала сброса RESET, синхронизированного с задним фронтом сигнала CLK Напряжение питания ( + 5 В) » » (0 В)
Контроллер шин К1810ВГ88. Микросхема К1810ВГ88 представляет собой контроллер шин (КШ), используемый в сложных системах управления и обработки информации на базе микропроцессора К1810ВМ86. КШ осуществляет генерацию команд и управляющих сигналов для системного и локального каналов микропроцессорных систем.
146
Структурная схема КШ приведена на рис. 3.7,а. В состав микросхемы входят: дешифратор состояния (DC); схема управления (С 17); формирователь командных сигналов (F1); формирователь управляющих сигналов (F).
Назначения входных, выходных и управляющих сигналов КШ приведены в табл. 3.20.
Командные сигналы интерфейса
- Сигналы управления
DEN (READ, INTA)
PDEN (READ, INTA)
Рис. 3.7
Таблица 3.20. Описание выводов КШ
Обозначение вывода Номер контакта Назначение вывода
ST(2 - 0) CLK AEN CEN IOB MRDC MWTC AMWC IORC IO WС AIOWC 18; 19; 3 2 6 15 1 7 9 8 13 11 12 Входы сигналов состояния микропроцессора Вход сигнала от ГТИ Вход сигнала разрешения адресации, открывающего командные выходы КШ при L-уровне и переводящего их в высокоимпедансное состояние при //-уровне Вход сигнала разрешения команды, открывающего командные выходы и управляющие выходы DEN и PDEN ЕШ при Я-уровне и переводящего их в пассивное состояние при L-уровне Вход сигнала режима управления каналом; при сигнале Н-уровня устанавливается режим управления каналом ввода/вывода, при сигнале L-уровня — режим управления системным каналом Выход командного сигнала чтения из памяти Выход командного сигнала записи в память Выход командного сигнала записи в память с упреждением. (Сигнал AMWC появляется в цикле канала на такт раньше сигнала MWTC) Выход командного сигнала считывания из УВВ Выход командного сигнала записи в УВВ Выход командного сигнала записи с упреждением. (Сигнал AIOWC появляется в цикле канала на такт раньше сигнала IOWC)
147
Продолжение табл. 3.20
Обозначение вывода Номер контакта Назначение вывода
INTA 14 Выход командного сигнала подтверждения прерывания
DT/Jt 4 Выход сигнала, задающего направление передачи информации через приемопередатчики (Я-уровень сигнала при записи, L-уровень — при считывании)
DEN 16 Выход сигнала разрешения передачи данных, используемый для отпирания приемопередатчиков
MCEjPDEN 17 Вывод выполняет две функции: 1) при сигнале ЮВ L-уровня выходной сигнал MCE служит для считывания адреса из имеющего наивысший приоритет контроллера прерываний; 2) при сигнале ЮВ Я-уровня выходной сигнал PDEN разрешает работу приемопередатчиков канала данных в процессе ввода/вывода
STB 5 Выход сигнала стробирования адреса
Ucc 20 Напряжение питания ( + 5 В)
GND 10 » » (0 В)
КШ формирует командные сигналы интерфейса на основании сигналов состояния (типа цикла канала) микропроцессора К1810ВМ86. Сигналы состояний и соответствующие им командные сигналы КШ также приведены в табл. 3.20.
КШ работает в режиме управления каналом ввода/вывода, если сигнал ЮВ имеет Я-уровень. В этом режиме все выходы командных сигналов ввода/вывода (IORC, I0WC, ATOWC м INTA) находятся в открытом состоянии независимо от сигнала AEN. Если микропроцессору необходимо выполнить ввод/вывод, КШ переводит командные сигналы в активное состояние, а для управления приемопередатчиками канала ввода/вывода применяются сигналы PDEN и DTfR. Для управления системным каналом в этом случае выходы командных сигналов вво-да/вывода не используются. Данный режим позволяет с помощью одного КШ обслуживать два канала: системный канал и канал ввода/вывода.
При L-уровне сигнала ЮВ контроллер работает в режиме управления системным каналом. В этом режиме используется один канал и более одного МП, поэтому для разрешения конфликтов при использовании канала необходим арбитр шины, который формирует сигнал AEN L-уровня, разрешающий обращение к каналу. В режиме управления системным каналом командные сигналы
формируются не раньше чем через 85 нс после перехода на L-уровень сигнала AEN.
Временная диаграмма работы КШ приведена на рис. 3.7, б. Передние фронты сигналов STB и MCE определяются задним фронтом тактового импульса CLK или переходом на L-уровень сигнала состояния.
Основные электрические параметры микросхемы К1810ВГ88:
Входное напряжение логического нуля В..............................<0,8
Входное напряжение логической единицы UIH, В.......................>2,0
Выходное напряжение логического нуля UOl, В-
на командных выходах . . . . < 0,5
»управляющих » . . . . < 0,5
Выходное напряжение логической
единицы Uон, В:
на командных выходах . . . . > 2,4
» управляющих » . . . . > 2,4
Ток потребления источника питания
Ice, мА.......................<170
Арбитр шины К1810ВБ89. Арбитр шины К1810ВБ89 предназначен для использования в мультипроцессорных системах на основе микропроцессора К1810ВМ86. Арбитр шины координирует работу различных компонентов мультипроцессорной системы, а также обеспечивает совместимость микропроцессора К1810ВМ86 со стандартным интерфейсом MULTIBUS [6].
148
GND—^
Рис. 3.8
Структурная схема арбитра шины приведена на рис. 3.8,а. В состав входят: схема арбитража (ARB); дешифратор состояния (DC); схема управления (CU); интерфейс с MULTIBUS (MARB); интерфейс с локальным каналом (LARB).
Назначения входных и выходных сигналов арбитра шины приведены при описании выводов микросхемы в табл. 3.21.
Для организации интерфейса микропроцессора К1810ВМ86 с системным каналом в мультипроцессорной системе
Таблица 3.21. Описание выводов арбитра шин
Обозначение вывода Номер контакта Назначение вывода
ST(2 - 0) 1; 19; 18 Входы сигналов состояния МП
LOCK 16 Вход сигнала блокировки от МП
CLK 17 Вход сигнала синхронизации
CRQLCK 15 Вход сигнала блокировки общего запроса; L-уровень сигнала запрещает арбитру шины передавать управление каналом системы другому арбитру
RESB 4 Вход сигнала переключения в режим резидентного (локального) канала; при Я-уровне сигнала возможен переход к управлению мультипроцессорным системным каналом в зависимости от состояния сигнала на входе SYSB/RESB
ANYRQST 14 Вход сигнала переключения в режим передачи управления по любому запросу, позволяющего передавать управление системным каналом арбитру шины с более низким приоритетом
IOB 2 Вход сигнала переключения в режим канала ввода/вывода, позволяющего арбитру шины работать в системах, имеющих как канал ввода/вывода, так и мультипроцессорный системный канал
SYSB/RESB 3 Вход сигнала, используемого в режиме локального канала; при Я-уровне сигнала арбитр шины запрашивает управление системным каналом и при L-уровне сигнала разрешает передачу управления
INIT 6 Вход сигнала начальной установки
BCLK 5 Вход сигнала синхронизации мультипроцессорного системного канала
BREQ 7 Выход сигнала запроса канала, используемый при арбитраже в системе с параллельным приоритетом
BPRN 9 Вход сигнала приоритетного разрешения канала, позволяющего арбитру захватить управление системным каналом
149
Продолжение табл. 3.21
Обозначение вывода Номер контакта Назначение вывода
BPRQ 8 Выход сигнала приоритетного разрешения канала, используемого в системе с последовательным приоритетом. (Сигнал BPRQ на вход BPRN последующего арбитра с более низким приоритетом)
BUSY 11 Вывод двунаправленного сигнала занятости системного канала. (Арбитр, захвативший управление каналом, выставляет сигнал BUSY L-уровня, запрещающий другим арбитрам использование канала)
CBRQ 12 Вывод двунаправленного сигнала общего запроса шины, указывающего арбитру шины на запросы управления системным каналом со стороны других арбитров с более низким приоритетом. (Арбитр, работающий в текущем цикле канала, не выставляет сигнал на вывод CBRQ)
AEN 13 Выход сигнала разрешения адреса
Ucc 20 Напряжение питания (4-5 В)
GND 10 » » (0 В)
арбитр шины К1810ВБ89 используется совместно с контроллером шины К1810ВГ88 (рис. 3.8,6). Если микропроцессору не разрешается использование системного канала, то арбитр шины запрещает контроллеру шины, адресным регистрам и шинным формирователям доступ к каналу, устанавливая их выходы в высокоимпедансное состояние. Микропроцессор переходит в состояние ожидания и остается в нем до получения сигнала разрешения (по входу RDY) от арбитра. Получив доступ к системному каналу, арбитр обеспечивает подключение к нему контроллера шин, адресных регистров и шинных формирователей. Таким образом, арбитр шины осуществляет мультиплексирование микропроцессоров на системном канале и устраняет конфликты при получении доступа к каналу.
Арбитр шины позволяет разрешать проблемы одновременного поступления запросов на доступ к каналу за счет использования арбитража с параллельным, последовательным и циклическим приоритетом.
В системе арбитража с параллельным приоритетом (рис. 3.9, а) сигналы запроса BREQ каждого арбитра подаются на вход шифратора приоритетов (CD), формирующего код номера арбитра, имеющего высший приоритет. Этот код дешифрируется дешифратором DC для выбора соответствующего входа приоритетного
разрешения BPRN. Таким образом, арбитр шины, пославший запрос на управление каналом и обладающий высшим приоритетом, получает доступ к системному каналу. По окончании операции в канале арбитр определяет отсутствие сигнала BPRN на своем входе и передает управление каналом, снимая сигнал BUSY, запрещавший другим арбитрам доступ к управлению каналом. Теперь следующий арбитр, имеющий высший приоритет и запрашивающий управление каналом, получает доступ к каналу и выставляет сигнал занятости канала BUSY. Описанный процесс получения доступа к управлению системным каналом синхронизируется сигналом BCLK.
В системе арбитража с последовательным приоритетом (рис. 3.9,6) выход BPRQ арбитра шины с более высоким приоритетом подключается ко входу BPRN арбитра с более низким приоритетом. Система с последовательным приоритетом требует меньших затрат дополнительной логики, чем система с параллельным приоритетом, но может использовать ограниченное число арбитров из-за увеличения задержки обработки запросов.
Арбитраж с циклическим приоритетом отличается от арбитража с параллельным приоритетом тем, что приоритет каждого арбитра после очередного обслуживания динамически переназначается. Шифратор
150
Рис. 3.9
приоритетов схемы параллельного арбитража заменяется более сложной схемой с циклическим изменением приоритетов арбитров.
Арбитр шины может работать в двух основных режимах. Режим канала ввода/вывода ориентирован на использование специального процессора ввода/вывода. В этом режиме все устройства, подключаемые к каналу ввода/вывода (даже память), рассматриваются как устройства ввода/вывода и адресуются командами ввода/вывода. Команды обращения к памяти используются с системным каналом.
Режим локального (резидентного) канала позволяет микропроцессору обращаться к компонентам системы как по локальному, так и по системному каналам. При этом локальный канал работает с одним определенным процессором и к нему можно обращаться как командами ввода/вывода, так и командами адресации локальной памяти. В структуре с локальным и системным каналами (рис. 3.9, в) могут использоваться два контроллера шины для каждого из каналов и один арбитр шины. Для выборки определенного канала может применяться селектор адреса (SL).
Основные электрические параметры микросхемы К1810ВБ89:
Входное напряжение логического ну-ля С/д,, В.........................< 0,8
Входное напряжение логической единицы Ujh, В......................>2,0
Выходное напряжение логического нуля Uql, В.....................< О,45
Выходное напряжение логической единицы Uoh^ В......................>2,4
Ток потребления источника питания /сс> мА.............................<165
3.5. Структура микроЭВМ на основе БИС комплекта К1810
МПК К1810 обеспечивает широкие возможности для создания прикладных систем различной конфигурации, сложности и производительности. Связь между устройствами систем осуществляется с помощью 20-разрядного мультиплексного канала адресов, данных и состояний МП К 1810ВМ86. Подключение запоминающих устройств и УВВ непосредственно к мультиплексному каналу практически используется редко из-за возникновения искажений адресов и малой нагрузочной способности МП. Для обеспечения
151
стабильности адреса в процессе цикла работы канала он обычно запоминается буферными регистрами К580ИР82 и К58ОИР83. Повышение нагрузочной способности шины данных производится с помощью шинных формирователей К580ВА86 и К580ВА87 [1, 7].
На рис. 3.10, а приведена структура системы минимальной конфигурации на основе МП К1810ВМ86, в которой упра
вляющие сигналы генерируются микропроцессором самостоятельно по шине управления СВ. В системе максимальной конфигурации (рис. 3.10,6) МП используется вместе с контроллером шины К1810ВГ88. КШ в зависимости от значений сигналов состояния цикла канала STO, ST1 и ST2 генерирует управляющие сигналы, необходимые для организации сложных микропроцессорных систем. Ко-
а)
CND
MRDC MWTC AMWC IORC I0WC AIOWC
INTA
mn/mx STO STI
ST2
Рис. 3.10
CLK RDY CLR
A/D(frO)
Alo-AfR <
BNE
4>ST0
4ST1
— DEN
—dt/r
I— STB
DE §
RD WR
I0U
—^ASTB^
™U0E§
RD WR MEMR
152
дировка типа цикла с помощью сигналов состояния приведена в табл. 3.22. Кроме того, КШ обеспечивает большую нагрузочную способность для шины управления, а значит и более надежное функционирование больших систем, чем МП К1810ВМ86.
Таблица 3.22. Соответствие между кодами состояний МП и командными сигналами КШ
Состояние микропроцессора Код состояния Командный сигнал КШ
Подтверждение прерывания 000 INTA
Считывание из порта ввода/вывода 001 IORC
Запись в порт вво- 010 IOWC,
да/вывода AIOWC
Останов ОН Отсутствует
Выборка команды 100 MRDC
Считывание из памяти 101 MRDC
Запись в память 110 MWTC, AMWC
Пассивное состояние 111 Отсутствует
Максимальный режим предназначен, главным образом, для построения много
процессорных систем с общей шиной. Причем в качестве общей системной шины лучше всего использовать стандартную системную шину MULTIBUS, а для управления доступом к шине — арбитр шины К181ОВБ89.
Список литературы к гл. 3
1. Балашов Е. П., Пузанков Д. В. Микропроцессоры и микропроцессорные системы. М.: Радио и связь, 1981. 325 с.
2. Кобылинский А. В., Москалевский А. И., Темченко В. А. Однокристальный высокопроизводительный 16-разрядный микропроцессор КМ1810ВМ86 // Микропроцессорные средства и системы. 1986. № 1. С. 28-33.
3. Микрокомпьютер 8086, обладающий возможностями 8- и 16-разрядных процессоров /Кац, Морс, Полман, Ривенел // Электроника. 1978. № 4. С. 23-31.
4. Система команд микропроцессора КМ1810ВМ86 /А. В. Кобылинский, А. В. Береза, Н. Г. Сабадаш и др. // Микропроцессорные средства и системы. 1986. № 2. С. 3 — 9.
5. Уокерли Дж. Архитектура и программирование микроЭВМ. М.: Мир, 1984. Кн. 2. 352 с.
6. Bus arbiter streamlines multiprocessor design /J. Nadir, B. Mecormick// Computer Design. 1980. Jun. 19. P. 103-109.
7. MCS-86 users manual // Intel corporation. 1978. P. 1980
8. Morse S. P. The 8086 Primer. An introduction to its architecture system design and programming. Hayden, 1980. 205 p.
4
Микропроцессорный комплект К583
Комплект биполярных микропроцессорных БИС серии К583 предназначен для построения контроллеров, специализированных микроЭВМ и систем цифровой автоматики средней производительности.
Секционная архитектура БИС открывает возможность наращивания разрядности, а микропрограммное управление — адаптации к алгоритмам обработки данных созданием соответствующего математического обеспечения на уровне микрокоманд. Микросхемы комплекта К583 реализованы по И2Л-, И3Л-и ТТЛШ -технологиям и полностью совместимы со стандартными ТТЛ-схема-ми [1-3]-
4.1. Состав комплекта
В состав серии К583 входят следующие БИС: секционных центральных процессорных элементов (ЦПЭ1, ЦПЭ2); секционного умножителя (УМ); секционного арифметического микропроцессора (АМП); инкрементного микропроцессора (ИМП); логического микропроцессора (ЛМП); секционных коммутаторов магистралей (КМ1, КМ2, КМЗ, КМ4); секционного магистрального приемопередатчика (МПП); двунаправленного шинного формирователя (ШФ); универсального контроллера синхронизации (УКС); контроллера предварительной обработки информации (КПОИ).
Основные системные параметры и обозначения БИС комплекта К583 приведены в табл. 4.1. При использовании они
154
дополняются ИС серий К155, К555, К1533, К133, а также БИС комплекта К584 и БИС памяти серии К541. БИС комплекта К583 работоспособны в диапазоне температур от —60 до 125 °C.
4.2. Центральный процессорный элемент К583ВС1
Микросхема предназначена для арифметико-логической обработки и временного хранения результатов вычислений. Обладая секционной структурой, ЦПЭ1 позволяет путем объединения нескольких БИС строить процессоры произвольной разрядности, кратной 8.
Структура ЦПЭ1. Блок-схема БИС приведена на рис. 4.1,а; в ее состав входят: 8-разрядное арифметико-логическое устройство (4LL7); шестнадцать 8-раз-рядных регистров общего назначения (RO — R15); 8-разрядный рабочий регистр (WR); 8-разрядный сдвигатель (SHE); мультиплексор данных шины DA (MUX); 16-разрядный регистр микрокоманд (MIR); 12-разрядный регистр режимов (RGR); дешифратор кода микрокоманды (PLA).
Микросхема работает с двумя двунаправленными шинами данных (DA и DB), управляется 17-разрядным внешним и 12-разрядным внутренним кодом и синхронизируется четырьмя синхросериями. Отличительной особенностью ЦПЭ является использование внутреннего регистра режимов, дополняющего возможности адресации регистров и интерпретации кодов признаков результатов
155
Таблица 4.1. Основные параметры БИС комплекта К583
Обозначение БИС Технология Разрядность, бит Нара-щи-вае-мость Основное функциональное назначение Время цикла, нс Разрядность микрокоманды, бит Мощность потребления, В А Напряжение питания, В Тип корпуса
ЦПЭ1: К583ВС1А (К583ВС1) УМЯК583ВР1 ЦПЭ2 К583ВС4 ИМП: К583ИК1А К583ИК1 ЛМП: К583ВМ1А К583ВМ1 КМ1: К583КП1А К583КП1 МПП К583ВА1 ШФ К583ВА2 КМ2: К583ХЛ14А К583ХЛ1 ЯЛ/ЗК583ВАЗ КМ4 К583ВА4 У КС К583ВГ1 КПОИ К583ВГ2 * Мощность, И2Л ТТЛШ ТТЛШ И2Л И2Л И2Л ТТЛШ ТТЛШ И2Л ТТЛШ ТТЛШ ТТЛШ ТТЛШ,И2Л потребляемая 8 8 8 16 8 + 4 5 8 8 8 10 8 [ генера i I++++ ++ + । +++ S Арифметико-логическая обработка данных и адресов, временное хранение информации Арифметическое умножение двоичных чисел в дополнительном коде Арифметическо-логическая обработка данных и адресов; временное хранение информации Арифметико-логическая обработка адресов Логическая обработка; временное хранение информации Пересылка данных между четырьмя магистралями; мажорирование Пересылка данных между тремя магистралями: паритетный контроль Пересылка данных в трех направлениях независимо по разрядам Пересылка данных между четырьмя магистралями, логическая обработка; временное хранение информации Пересылка данных между четырьмя магистралями; логическая обработка; временное хранение информации, мажорирование Генерация синхросерий Предварительная обработка информации синхронизации. 300 1000 90 220 400 1000 400 1000 400 1000 50 30 400 1000 100 75 50 300 16-19 15-17 8-9 9-11 8-10 7 10 13-14 1-9 1-13 1-6 0,36 1,00 1,00 0,34 0,27 0,25 0,55 0,45 0,24 0,33 0,66 0,55; 0,17* 1,00 1,2 ± 0,2 5,0 ± 0,5 5,0 ± 0,5 1,2 ±0,2 1,2 ±0,2 1,2 ±0,2 5,0 ± 0,5 5,0 ± 0,5 1,2 ±0,2 5,0 ± 0,5 5,0 ± 0,5 5,0 ± 0,5 5,0 ± 0,5 4134.48-2 4134.48-2 4134.48-2 4134.48-2 4134.48-2 4134.48-2 405.24-2 4119.28-1 4134.48-2 4134.48-2 4134.48-2 4119.28-1
a)
Ж DA(7~0)D8(7-0) CI MI(15-O)
m
1——Tpos
SCO I SR SI
VW
VW
Ucc
SUL
GNU
RUA,ROB
ВА,ВВ(Ьыдача)
CLK ' ^AflL
m
^ALU
~V1 ALU
11Арв(прием)
f)
LI ?P, I I .1 Л» I. ...................IL..1 Номер
~ 7 8 9 10 11 12 13 14 iB^umaMI __________
CO,S,Z^R,SL
0 12 3 4 5 6
6)
RCR —*► |Tg| Z{
0 12 3
Рис. 4.1
б последовательности
tDC
CI,SRSL
исполнения операций. Регистр режимов устанавливается специальной микрокомандой. Описание выводов ЦПЭ1 дано в табл. 4.2.
Система микрокоманд ЦПЭ1. Микросхема в зависимости от потенциала на
входе POS обрабатывает двоичные дроби в дополнительном коде (старшая позиция) или двоичные коды (младшая позиция). Кодировка чисел инверсная (1 — низкий потенциал, 0 — высокий потенциал). Формат микрокоманд ЦПЭ1
Таблица 4.2. Описание выводов ЦПЭ1 К583ВС1
Обозначение вывода Номер контакта Назначение вывода
DA(7—0) DB(7—0) М1(15 — 0) RD A, RD В СО CI Р, G SL, SR S Z CLK WR POS Ucc GND 22; 20; 18; 16; 14; 12; 10; 8 23; 21; 19; 17; 15; 13; 11; 9 46; 44; 42; 41; 47; 45; 43; 40; 7; 6; 5; 35; 36; 37; 38; 39 3; 4 29 27 30; 31 33; 26 32 28 1 2 34 25; 48 24 8-разрядная параллельная двунаправленная шина данных То же 16-разрядная входная шина микрокоманд Вход стробов чтения данных* в шины Выходы переполнения (старшая позиция) или последовательного переноса (младшая позиция) Вход последовательного переноса Выходы распространения и подготовки сигнала группового переноса Двунаправленные цепи сдвига информации влево и вправо Выход знака результата операции или выдвигаемого разряда при сдвигах Выход признака нуля результата Вход строба записи микрокоманд » » замен данных в регистры БИС » задания позиции ЦПЭ в процессоре Напряжение питания (+1,2 В) » » (0 В)
156
приведен на рис. 4.1,6. ОР-поле определяет функцию ALU и SHL согласно табл. 4.3.
При исполнении микрокоманды (RGR): = (at, /f_b формат имеет вид, представленный на рис. 4.1, в. В регистр
режимов записывается значение поля Q из текущей микрокоманды (i) и полей I и J из предыдущей (/—1). Установка RGR происходит по положительному перепаду CLK (i 4 1)-го такта. При исполнении микрокоманды NOP шины DA
Таблица 4.3. Кодировка ОР-поля микрокоманды БИС К583ВС1
Код микрокоманды в поле ОР Результат операции (F) b'ALU и SHL Установка признаков результата
5 СО Z
Знак L и R Сдвиг Переполнение Перенос Нуль
L R L R L R L и R
00000 0016 - 1 + CI 4 — — 4 — — 4
00001 В-A-1+CI 4 — — 4 — 4 4
00010 А —В- 1 +СI 4 — — 4 — -г- 4 4
00011 A+ B + CI 4 — — 4 — — 4 4
00100 А + CI 4 — — 4 4 4
00101 ~А + С1 4 — — 4 — — 4 4
00110 В +CI 4 — — 4 — — 4 4
00111 В A-CI 4 - - 4 — — 4 4
01000 А л В 4 — — 4 — — — 4
01001 А л В 4 — — 4 — — — 4*
01010 А лВ 4 — — 4 — — — 4
01011 A v В 4 — — — — — — 4
01100 A v В 4 — — — — — — 4
01101 A v В + — — — — — +
OHIO А® В + — — — — — — 4
01111 А®В 4 — — — — — — 4
10000 SLC(A 4 СТ) — 4 — — — — 4
10001 SRC(A + СТ) — — 4 — — — -г +
10010 SLL(A 4 СТ) — 4 — — — — 4-
10011 SRL(A + СТ) — — 4 — — — — 4-
10100 SLA(A + СТ) — 4 — — — — —— 4-
10101 SRA(A + СТ) — — 4 — — — — 4*
10110 SLL(B 4 СТ) — 4 — — — — — +
10111 SRL(B 4 СТ) — — 4 — — — — 4-
11000 SLGJB + СТ) — 4 — — — — 4
11001 SRC(B + СТ) — — 4 — — — — 4-
ною SLA(B + СТ) — 4 — — — —— — 4-
11011 SRA (В + СТ) — — 4 — — — 4-
11100 SLL(A А-В A-CI) — + — — — — — 4
11101 SRL(A А- В A- CI) — — 4 — — — 4
11110 (RGR):=(Qh Tz_b J^) — — — — — — — 4
11111 NOP — — — — — - - 4
Примечания: 1. С/—сигнал на входе переноса ЦПЭ. 2. Л и В — коды на входах А и В ALU. 3. L — старшая позиция ЦПЭ (на входе POS потенциал логического нуля). 4. R — младшая позиция ЦПЭ (на входе POS потенциал логической единицы). 5. RGR — содержимое регистра режимов ЦПЭ. 6. « + » — метка устанавливается, « — » —остается без изменения.
157
и DB, а также выходы признаков устанавливаются в запертое состояние. На открытом коллекторе устанавливается высокий потенциал.
Кодировка поля SD определяет адреса источников и приемников информации в микрокомандах согласно табл. 4.4. При этом два старших разряда RGR определяют выбор источника адреса регистров RI и RJ соответственно по правилу: О — регистр микрокоманд; 1 — регистр режимов.
Система синхронизации ЦПЭ. Работа БИС синхронизируется четырьмя сериями: CLK — строб приема микрокоманд (положительный фронт); WR — строб приема данных (положительный фронт); RD A, RDB — стробы выдачи данных в DA и DB (отрицательный потенциал).
На рис. 4.1, г приведена упрощенная временная диаграмма исполнения микрокоманд, ниже приведены значения основных временных параметров ЦПЭ:
К583ВС1А К583ВС1
Время цикла tc, нс . . . > 300 > 1000
» импульса tcH> нс » предустановки, нс: > 80 > 200
микрокоманд > 50 > 50
информации . Время удержания, нс: >100 >400
микрокоманд Imih > 100 > 100
информации tDH • • • Время дешифрирования > 100 > 100
микрокоманды tDc, нс Время синхроимпульса < 100 > 150
1WRL- НС Время задержки данных от >100 > 400
строба чтения tRD, нс Время задержки признаков < 100 > 150
tALc от данных в ALU, нс Время задержки признаков tec от входных сигналов < 80 < 330
в ALU, нс <80 <220
4.3. Инкрементный процессор К583ИК1
Микропроцессор предназначен для генерации последовательности адресов памя-
Таблица 4-4. Кодировка ЗВ-поля микрокоманды БИС К583ВС1
Код микрокоманды в поле SD Выполняемая операция Содержимое RGR Источник адреса регистров
01 RI RJ
000 (DA): = (RI): (DB): = (RJ) (RI): = F(RI; RJ) 00 11 I II J JJ
001 (DA): = (RF) (RJ): = F(RI, DB) ox IX I II -
010 (DA): = (WR) (RI): = F(WR, RJ) 00 11 I II J JJ
011 (DA): = (WR) (RI): = F(WR, DB) ox IX I II —
100 (DA) : = (RI); (DB) : = (RJ) (WR): = F(RI, RJ) 00 11 I II J JJ
101 (DA): = (WR) v (RI); (DB): = (RJ) (WR): = F(WR v RI, RJ) 00 11 I II J JJ
НО (DA): = (WR); (DB): = (RJ) (WR): = F(WR, RJ) xo XI — J JJ
111 (DB): = (RJ) (WR): = F(DA, RJ) xo XI - J JJ
Примечания: 1. F—функция ALU, определяемая О /’-полем микрокоманды. 2. /, У—содержимое полей микрокоманды (см. рис. 4 1, б). 3. //, JJ — содержимое полей RGR (см. рис. 4.1, в). 4. /?/, RJ — содержимое регистров, адреса которых определены в полях /, J или //, JJ.
158
ти объемом до 64К слов. В микросхеме не предусмотрена возможность наращивания разрядности.
Структура ИМП. Блок-схема БИС приведена на рис. 4.2, а, в ее состав входят: 16-разрядное арифметико-логическое
манд (РЬЛ); триггер флага (F); регистр состояний (RS), включающий пять подрегистров: индекса адреса (IND), внешнего прерывания (INT) и внешнего условия (FLG), признака результата (SGN), блокировки внешнего прерывания (BLC).
Рис. 4.2
устройство (ALU); четыре 16-разрядных регистра адреса (R3 — R0); два 16-раз-рядных буферных входных регистра (AR, BR); два 16-разрядных буферных выходных регистра (RGD, RGX); буферный регистр адреса (RG4); регистр микрокоманды (MIR); дешифратор микроко-
Таблица 4.5. Описание выводов ИМП К583ИК1
Обозначение вывода Номер контакта Назначение вывода
DD(75 - 0) 8-23 Двунаправленная 16-разрядная шина данных
DA(15 - 0) 26 — 41 Выходная 16-разрядная шина адреса
MI(7 - 0) 4; 5; 42 — 47 Входная 8-разрядная шина микрокоманд
RD 3 Вход строба выдачи информации
WR 2 » » записи данных в регистры
CLK 1 Вход строба записи микрокоманды
FI 6 » сигнала внешнего условия
INT 7 Вход-выход сигнала внешнего прерывания
Ucc 25; 48 Напряжение питания (+1,2 В)
GND 24 » » (0 В)
Описание выводов БИС приведено в табл. 4.5.
Система микрокоманд ИМП. Формат микрокоманды ИМП приведен на рис. 4.2,6. В ее состав входят два поля: SD-операций в RS и управления вводом-выводом по шине DD; ОР-операций в ALU и управления выдачей адресов в DA. В табл. 4.6 приведена кодировка микро-
Таблица 4.6. Кодировка SD-поля микрокоманды ИМП К583ИК1
Код микрокоманды (Л//) Код в FLG Выполняемая операция Адреса возможных пре-
0123 рываний
оохх X (IND) : = (Л//)2,з —
0100 X (IND): = (IND) + 1 000216
0101 X (IND): = (IND) - 1 0003 )6
оно X NOP —
0111 1 0 (IND): = (IND) + 1 NOP 000216
10ХХ X (DD) : = (Ri), i = = (M 1)2.3 —
пхх X (Ri): = (DD). i = = (M 1)2,3 —
команд в SD-поле, а в табл. 4.7 — в ОР-поле.
Микросхема генерирует фиксированные адреса прерываний:
159
Таблица 4.7. Кодировка ОР-поля микрокоманды ИМП К583ИК1
Код микрокоманды (MZ) Код в FLG Выполняемая операция Адреса возможных прерываний
4567
0000* X (ZX4): = 0 —
0001 0 (IM): = (Rj) 000116
1 (DA):=(Rj); (Я,): = (Я,) + 1 0001,6, 0004,6
0010 X (DA): = (RGX); (Rj): = (Я,) + 1 000416
ООП X (DA): = (RGX); (Rj): = (Rj) - 1 0004,6
0100 X (DA): = (Rj), (Rj): = (Я,) + (RGX) 0004,6
0101 X (DA):=0; (Rj): = (Rj) + (RGX) 0001,6, 0004,6
оно X (DA): = (RJq1; RGXs_,5) (Rj) : = (RJ0_T, ЯОГ8_15)+1 000116> 0004|6
0111 X (£M): = (RGX)’ (RJ): = (RGX) + 1 0001,6, 0004,6
1000 0 1 (DA): = (Rj); (Rj): = (Rj) + 1 (DA) = (RGX); (Rj): (RGX) + 1 000116, 0004,6
1001 0 (DA): = (Rj) 0001(6
1 (DA):=0; (Rj): — (Rj)+\ 0001,6, 0004(6
0 (DA):=(Rj); (Rj): = (Rj) + 1 0001,6, 0004(6
1010 1 (DA): = (Rj ; RGXt_}5) (Rj):=(Rj0^; RGX^+l 000116, 0004(6
1011 X (DA):=(Rj) 0001(6
1100* X (DA) -. = (Rj); (Rj) : = (Rj) + 1, (BLC): = 1 0004(6
1101 X (DA): = (Rj); (Rj) : = (Rj) + 1 0001(6, 0004(6
1110* X (DA) : = (Rj); (Rj) : = (Rj) + 1, (BLC) : = 0 0004(6
1111* X (DA)„: = (DA)„_,; (DD)„: = (DD)„_, —
Примечания: 1. Номер регистра Rj определяется содержимым IND. 2. п — номер такта микрокоманды. 3. В микрокомандах, помеченных ♦, БИС не реагирует на внешние запросы прерываний.
000116—по внешнему запросу при (JN7)= 1 и (BLC)= 0;
000216—по переполнению IND при прибавлении 1 к (IND) =11;
000316—по переполнению IND при вычитании 1 из (IND) =00;
000416— при нулевом результате вычисления адреса (SGN) = 1 и (INT) = 1.
Система синхронизации ИМП. Работа БИС синхронизируется тремя сериями: CLK — строб приема микрокоманды (положительный фронт); WR — строб приема данных (положительный фронт); RD — строб выдачи данных (отрицательный потенциал).
На рис. 4.2, в приведена упрощенная временная диаграмма исполнения микрокоманд, ниже приведены значения основных временных параметров ИМП:
К583ИК1А
Время цикла /с, нс . . . > 400 » синхроимпульса (^С£’ нс...................100
Время предустановки, нс: микрокоманд tMIL ... >50
данных tDL..............>50
Время удержания, нс: микрокоманд tMIH ... >50
данных tDH..............>50
Время импульса чтения Irdl* нс................>100
Время импульса записи *WRD НС.................>100
Время задержки чтения tRD, нс.................>100
Время дешифрования микрокоманды tDC, нс . . . <100
Время образования результата tALU, нс ... < 200
К583ИК1 > 1000
200
> 50 >400
> 100 > 100
> 200
>200
> 150
> 150
< 250
160
4.4. Логический микропроцессор К583ВМ1
Микропроцессор предназначен для логической обработки байтов и отдельных битов информации. Выполняет специфические операции, такие, как поиск старшей единицы, проверка на нуль, маскирование определенных битов и т. д. Структура Л МП допускает параллельное использование нескольких БИС для наращивания разрядности обрабатываемых слов кратно 8 бит.
Структура ЛМП. Блок-схема БИС приведена на рис. 4.3,а; в ее состав входят: стек регистров общего назначения с организацией 8x8 бит (STACK); триггер битовых признаков (Т); 8-разрядный буферный регистр данных (RB); 8-разрядный регистр маски (КМ); 3-разрядный регистр приоритета (КЛ); 3-разрядный входной буферный регистр (RN); 3-раз-рядные регистры адреса стека (RJ) и номера бита данных (RI); шифратор приоритета (CD); 9-разрядный регистр микрокоманд (MIR); регистр выборки кристалла (RCS); дешифратор кода микрооперации (PLA); арифметико-логическое устройство (ALU); два мультиплексора (MUX).
Описание выводов ЛМП приведено в табл. 4.8.
Система микрокоманд. Формат микрокоманды ЛМП приведен на рис. 4.3,6, в ее состав входят: Т-поле типа операции (табл. 4.9); SD-поле адреса источника опе-
Таблица 4.8. Описание выводов ЛМП К583ВМ1
Обозначение вывода Номер контакта Назначение вывода
DI(7-0) DO(7-0) ’ DA (2 -0) DB(7-0) M 1(8 — 0) CS CLK RDl, RD2 WR R В P, s Ccc GND 39; 36; 33; 30; 16; 13; 10; 7 40; 37; 34; 31; 15; 12; 9; 6 46; 45; 44 41; 38; 35; 32; 14; 11; 8; 5 29-26; 21-17 22 1 3; 4 2 23 47 42; 43 25; 48 24 Входная 8-разряд-ная шина данных Выходная 8-разряд-ная шина данных Двунаправленная 3-разрядная шина данных (приоритета) Двунаправленная 8-разрядная шина данных Входная шина микрокоманд Вход выборки кристалла Вход строба записи микрокоманд Входы стробов чтения данных Вход строба записи данных в регистры Вход опроса приоритета Двунаправленная битовая шина Выходы признаков Напряжение питания (4-1,2 В) Напряжение питания (0 В)
| Г | 527 |
О 7ZJ4 5 6 7 8
Рис. 4.3
6 С. T. Хвощ и др.
161
рандов и приемника результата операции (табл. 4.10); ОР-поле задания функции ALU (табл. 4.11). Все микрокоманды выполняются ЛМП только при активном сигнале выборки кристалла (RCS =1).
Система синхронизации ЛМП. Работа БИС синхронизируется четырьмя синхросериями: CLK — строб приема микрокоманд (положительный фронт); WR — строб приема данных (положительный фронт), RDX, RD2 — стробы выдачи данных (отрицательный потенциал).
Таблица 4.9. Кодировка Т-поля микрокоманды ЛМП К583ВМ1
Код микрокоманды (А/7) Тип операции Адрес бита (/) в микрокомандах
01
00 Байтовая —
01 Битовая (RN)
10 » (RD
11 » (RD+i
Таблица 4.10. Кодировка 5£>-поля микрокоманды ЛМП К583ВМ1
Код микрокоманды (АТТ) Источник адреса регистра в стеке Адрес источников операндов и приемников результата Запись нуля в регистры
2345 RB 1 RA \ 1 T
Байтовые операции (Т=00)
0000 (RJ) (ST): = F(ST, DT) + — +
0001 (R1D (ST): = F(ST, DI) + — +
0010 (R-D (RM): = F(ST, DB) + — +
ООН (RN) (RM): = F(ST, DI) + — +
0100 (R-D (ST): = F(ST, DB) + — +
0101 (R1D (ST): = F(ST, DB) + — +
оно (R-D (MF): = F(ST, DB) + — +
0111 (R1D (MF): = F(ST, DB) + — +
1000 (R-D (ST): = F(RM, DB) + — +
1001 (RN) (ST): = F(RM, DB) + — +
1010 (RJ)+l (ST): = F(RM, DB) + — +
1011 (R-D — 1 (ST): = F(RM, DB) + — +
1100 (R-D (RB): = F(RM, ST) — — +
1101 (RN) (RB): = F(RM, ST) — — +
1110 (RJ)+\ (RB): = F(RM, ST) — — +
1111 (RJ)-l (RB): = F(RM, ST) — — +
Битовые операции (T^OO)
0000 (RJ) (ST^):—F(SIb DI,) + + +
0001 (RJ) (RM,): = F(STh DI') + + +
0010 (RJ) (T): = F(STb DI') + + —
ООП (RJ) (RB'): = F(ST', DI,)* — + +
0100 (RJ) (STj): = F(STb DB') + + +
0101 (RJ) (RM,): = F(STb DB,) + + +
оно (RJ) (RB,): = F(STb DB,) * — + +
0111 (RJ) (I): = F(STb DB,) + + —
1000 (RJ) (ST,): = F(STif B) + + +
1001 (RJ) (T): = F(STb B) + + —
1010 (R-D (RM,): = F(STb B) + + +
1011 (RJ) (RB,) : = F(STb B)* — + +
1100 (RJ) (SI}): = F(STb RM') + + +
1101 (RJ) (RM'): = F(STb RM') + + +
1110 (R-D (RB'): = F(STb RM') — + +
1111 (RJ) (T): = F(STit RMj) + + —
Примечания: 1. (ST) — содержимое регистра стека с заданным в микрокоманде адресом. 2. i — номер бита, определяемый по содержимому RI. 3. Во все разряды RB, кроме /-го, в операциях, помеченных ♦, записываются нули. 4. MF — внутренняя магистраль ЛМП. 5. «4-» —регистр сбрасывается в нуль, « — » —остается без изменений.
162
Таблица 4.11. Кодировка ОР-поля микро-
команды ЛМП К583ВМ1
Код микрокоманды (MI) Операция (F) над кодами на А и В входах ALU
678
000 А л В
001 А
010 В
011 Av В
100 оо16
101 А® В
110 В
111 FF„
На рис. 4.2, в приведена упрощенная временная диаграмма работы ЛМП, ниже даны значения основных ее параметров:
K583BM1 К583ВМ1А
Время цикла /с, нс > 1000 > 400
» импульса /с/, tCH, нс > 200 > 100
» » записи tWR,нс > 200 > 100
» предустановки, нс:
микрокоманд tKJIL >50 >50
данных tDL........>100 >50
Время удержания, нс:
микрокоманд tMIH . . > 100 >50
данных tDH........>100 >50
Время задержки чтения
tRD, нс.............<150 <80
Время дешифрирования
микрокоманды tDC, нс <150 <80
Задержка, нс:
данных в ALU tALL, . . < 250 < 100
опроса приоритета tR < 250 < 100
писи t0................
признаков от данных *dps...................
признаков от сигнала опроса tR................
признаков от синхронизации tPS................
данных от сигнала за-
< 300 < 150
« 250 < 100
< 400 <200
< 250 < 100
4.5. Коммутатор магистралей К583КП1
Микросхема предназначена для построения коммутаторов и мультиплексоров данных с возможностями хранения и логической обработки информации, а также систем с резервированием процессоров и памяти по мажоритарному принципу с поразрядным голосованием по дисциплине «два из трех».
Структура КМ1. Блок-схема БИС представлена на рис. 4.4,а; в ее состав входят: четыре буферных 8-разрядных регистра данных приема (RI3 — RI0); четыре буферных 8-разрядных регистра выдачи данных (RO3 — RO0); 8-разрядный регистр микрокоманды (М/К); одноразрядные регистры выборки кристалла (RCS) и признака нуля (KZ); дешифратор кода микрокоманды (PLA); 8-разрядное арифметико-логическое устройство (ALU); мультиплексор ALU (MUX\
Описание выводов КМ1 приведено в табл. 4.12. Микросхема коммутирует
а) DJ В2 D1 ВО
7 RD (7~О)(7-О) (7~О)(7-О)
|до] III
6)
I SO OP
L__>__।__।__।__।_____i_
0 12 7 4 5 6 7
CS Ml(7-0)
|O WR I l|l [M
Рис. 4.4
6*
163
Таблица 4.12. Описание выводов КМ1
К583КП1
Обозначение вывода Номер контакта Назначение вывода
D0(7—0) Dl(7—0) D2(7—0) D3(7—0) MI(7—0) CS CLK RD Z WR Ucc GND 14; 18; 22; 28; 32; 35; 40; 47 15; 19; 23; 29; 33; 37; 41; 45 16; 20; 26; 30; 34; 36; 42; 45 17; 21; 27; 31; 35; 39; 43; 44 8; 9; 13; 12; 5; 6; 10; И 7 1 3 4 2 25; 48 24 Двунаправленная 8-разрядная шина данных Входная 8-раз-рядная шина микрокоманд Вход выбора кристалла » строба записи микрокоманды » строба чтения данных в магистрали Выход признака нуля результата Вход строба записи в регистры Напряжение питания (+1,2 В) » » (0 В)
четыре 8-разрядных магистрали данных и обеспечивает возможность наращивания их разрядности путем объединения нескольких БИС. Выход признака нуля имеет каскад с открытым коллектором, благодаря чему возможно объединение выводов БИС при кодировании сигнала сбоя мажоритарной логики низким, а признака нуля высоким потенциалом.
Система микрокоманд КМ1. Формат микрокоманды БИС приведен на рис. 4.4,6, в ее состав входят два поля: SD — адресов источника операндов и приемников результата (табл. 4.13); ОР — кода операции ALU (табл. 4.14). Все операции выполняются БИС при RCS = 1.
Таблица 4.14. Кодировка ОР-поля микрокоманды КМ К583КП1
Код микрокоманды (MI) Выполняемая над операндами на Л и В входах ALU функция с выдачей данных на выход F
67
00 01 10 11 A v В А л В А Л® В
Примечание: Кодировка ОР-поля задает операцию ALU при А//(0.1) = 00 v 01, в остальных микрокомандах код в ОР-поле произвольный [М/(6, 7) = XX].
Таблица 4.13. Кодировка SD-поля микрокоманды КМ К583КП1
Код микрокоманды (MI) Выполняемая операция Код на Z
0 1 2 3 4 5
0 0 I I J J 0 1 I I J J 1 0 0 0 J J 1 0 0 1 J J 1 0 1 0 J J 1 0 1 1 J J 1 1 0 0 J J 1 1 0 1 J J 1110 0 0 1110 0 1 1110 10 1110 11 11110 0 11110 1 111110 111111 (ROj): = F(RI„ ROj) (ROj): = F(Db Dj) (Д): = (ROj) (ROj): = ao(D0) # at(Dl) # a2(D2) # a3(D3), a,= 0, ax^,= 1 (ROX* j): = a(l (DO) # at (DI) # a2(D2) # a2(D3), a, =0, a, *, = 1 (Dx*y): = (ROj) (ROx*j) : = ao(DO) # ^(Dl) # a2(D2) # a,(D3); a, = 0, ax+ , = 1 (Dj): = (ROj) (RIO): = (DO), (RD): = (DI), (RI2): = (D2), (RI3): = (D3) (DO) : = (ROO), (DI): = (ЯО1), (D2): = (RO2), (D3): = (RO3) (DI): = (DO), (D3): = (D2) (DI) = (D3), (D2): = (DO) (DI): = (DO) (DI): = (D3) (D2): = (DO) (D2): = (D3) f 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Примечания: 1. # — знак мажорирования по правилу два из трех : Т # Y # Z = (X л У) v (X л Z) v v (У л Z). 2. f = v (ROi)n, где п — номер разряда регистра. 3. Функция F определяется кодом в ОР-поле микрокоманды согласно табл. 4.14. 4. Адресация регистров и магистралей (/), (/) определяется содержимым разрядов II и JJ микрокоманды соответственно.
164
Система синхронизации КМ1. Работа микросхемы синхронизируется тремя синхросериями: CLK — строб приема микрокоманд (положительный фронт); WR — строб приема данных (положительный фронт); RD — строб чтения данных (отрицательный потенциал).
Временная диаграмма цикла положения микрокоманды приведена на рис. 4.4, в. Ниже приведены значения основных временных параметров БИС:
К583КП1А
Время цикла /с, нс . . . » импульса (tcl, tCH, lWRL' f RD1)' HC........
Время предустановки, нс: микрокоманды tMIL . . данных для записи в RI fRIL....................
данных для записи в
IrOL...............
Время задержки lD/N' fRIH^ нс..........
Время дешифрования микрокоманд tDC, нс. . . .
Время задержки выдачи признака нуля /z, нс
Время задержки нуля от синхронизации rzc, нс
Время задержки чтения данных tRD, нс . . . .
Время пересылки данных нс.......................
> 400
> 100
> 50
> 50
> 100
> 50
< 100
< 200
< 200
< 100
< 200
К583КП1 > 1000
> 200
> 50
> 100
> 150
> 100
< 150
< 300
<400
< 150
<250
4.6. Коммутатор магистралей К583ХЛ1
Микросхема предназначена для пересылок байтов данных между четырьмя магистралями с возможностями логической обработки или мажорирования по правилу «два из трех». Путем объединения
нескольких БИС возможно наращивание разрядности устройств передачи данных.
Структура БИС приведена на рис. 4.5,а; в ее состав входят: четыре 8-раз-рядных арифметико-логических устройства (ALU); четыре 8-разрядных регистра типа «защелка» (R0 — R3).
Описание выводов БИС приведено в табл. 4.15. Микросхема работает с четырьмя двунаправленными магистралями данных, имеющих выходы с открытым коллектором.
Таблица 4.15. Описание выводов КМ2 К583ХЛ1
Обозначение вывода Номер контакта Назначение вывода
D0(7 — 0Q 47; 40; 39; 32; ' 18; 11; 10; 3
Pl (7-0) 46; 41; 38; 33; 17; 12; 9; 4 Двунаправленная 8-раз-
Р2 (7 — 0) D3(7 — 0) 45; 42; 37; 34; 16; 13; 8; 5 44; 43; 36; 35; 15; 14; 7; 6 / рядная шина данных
WR 1 Вход строба записи данных в регистры (положительный перепад)
MI (12 — 0) 31; 30; 29; 28; 27; 26; 25; 23; 22; 21; 20; 19; 2 Входная шина микрокоманд
UCc 48 Напряжение питания (+1,2 В)
GND 24 Напряжение питания (0 В)
Рис. 4.5
165
Система микрокоманд БИС К583ХЛ1 приведена в табл. 4.16. Микросхема управляется 13-разрядной микрокомандой (рис. 4.5,6), включающей четыре 3-раз-рядных поля управления каналами
жают состояние регистров. При приеме информации в магистрали следует учесть возможность ее наложения на коды, выдаваемые из регистров на выходы с открытым коллектором.
Таблица 4.16. Кодировка микрокоманд КМ2 К583ХЛ1
Код микрокоманды (МГ) Выполняемые операции в каналах
i i + 1 i + 2 / + з DO (i = 1) Dl(i = 4) D2(i = T> D3(i= 10)
0 0 0 0 (DO): = 0016 (Dl) :=00l6 (D2): = 00]6 (D3): = 00|6
0 0 0 1 (W>::=0016 (Dl): = 0016 (D2) :=00i6 (D3): = 0016
0 0 1 0 (DO): = 00|6 (Dl): = 0016 (D2): = 0016 (D3): = 0016
0 1 0 0 (DO): = 0016 (Dl): = 00]6 (D2):=00i6 (D3): = 00,6
1 0 0 0 (D0):=0016 (Dl): = 0016 (D2): = 00|6 (D3): = 00(6
1 0 0 1 (D0): = (Dl) (Dl): = (DO) (D2): = (DO) (D3): = (DO)
0 1 0 1 (DO): = (D2) (Dl): = (D2) (D2):=(D1) (D3): = (Dl)
0 0 1 1 (D0): = (D3) (Dl): = (D3) (D2): = (D3) (D3): = (D2)
1 1 0 0 (Dl) a (D2) (DO) /x (D2) (DO) л (Dl) (DO) fx (Dl)
1 0 1 0 (Dl) л (D3) (DO) /x (D3) (DO) л (D3) (DO) л (D2)
0 1 1 0 (D2) л (D3) (D2) /x (D3) (Dl) л (D3) (Dl) a (D2)
1 1 0 1 (Dl) v (D2) (DO) v (D2) (DO) v (Dl) (DO) v (Dl)
1 0 1 1 (Dl) v (D3) (DO) v (D3) (DO) v (D3) (DO) v (D2)
0 1 1 1 (D2) v (D3) (D2) x/ (D3) (Dl) v (D3) (Dl) v (D2)
1 1 1 1 (Dl) v (D2) v (DO) v (D2) v (DO) v (Dl) x/ (DO) v (Dl) v
y(D3) v(D3) v(D3) v(D2)
1 1 1 0 (Dl) A(D2) v (DO) a (D2) v (DO) /x (Dl) x/ (DO) л (Dl) x/
v (Dl) л (D3) v v (DO) a (D3) x/ •v (DO) л (D3) х/ x/ (DO) л (D2) x/
(D2) л (D3) x/(D2) л (D3) v(Dl) a (D3) x/ (Dl) л (D2)
Примечания: 1. Логический нуль кодируется высоким, а единица — низким потенциалом. 2. Для выполнения логических функций необходимо, чтобы в магистрали, принимающие данные, выдавался логический нуль. 3. Операции в ALU каждого канала выполняются при MI (0) = 0. ___
Для записи информации в R0...R3 необходимо подать положительный фронт сигнала WR.
(ОРО — ОРЗ) и одноразрядное поле выборки кристалла (С5). При CS = 0 в БИС выполняются задаваемые по входам М 1(12 — 1) микрокоманды, при CS = 1 на выходах ALU устанавливается код 0016. Коммутатор магистралей не содержит встроенного конвейерного регистра микрокоманд, поэтому БИС реагирует на действующие на входах MI (12 — 0) коды независимо от момента времени.
Временная диаграмма работы БИС представлена на рис. 4.5, в. Коммутатор работает в двух режимах: сохранения данных в регистрах (WR =1); изменения данных в регистрах (FKK=0). При низком уровне сигнала на входе WR БИС пропускает информацию с входов ALU на магистрали через «защелки» (RO — R3), при переходе сигнала WR в высокий потенциал их содержимое фиксируется и данные на входах магистралей отобра-
Значения основных временных параметров БИС К583ХЛ1А приведены ниже:
Время передачи данных между магист-
ралями tjo, нс..................<100
Время записи информации tWR, нс > 90 » предустановки, нс:
информации tDL.................>30
микрокоманд tMIL............. >60
Время удержания, нс: информации tj)H.....................>60
микрокоманд tMIH...............<60
4.7. Магистральный приемопередатчик К583ВА1
Микросхема предназначена для организации системного интерфейса адреса и данных с выходными каскадами с открытым эмиттером. Реализует функции электрического согласования, усиления, буферизации и паритетного контроля
166
передачи данных в системной магистрали.
Структура МПП приведена на рис. 4.6, а; в его состав входят: два 4-раз-рядных регистра данных (RG1, RG2); мультиплексор системной шины (MUX); схема паритетного контроля (§); дешифратор управляющих сигналов (DC).
_ 3 ___
А= ^03,® К, i = 0
где §, © — знак суммирования по модулю два; i — номер бита шины данных D3; К — сигнал на входе К.
При приеме данных в магистраль D3 схема паритетного контроля генерирует
Рис. 4.6
Таблица 4.17. Описание выводов МПП К583ВА1
Обозначение вывода Номер контакта Назначение вывода
£>7(3 — 0) £2(3-0) D3(3-0) К А С1 — С7 Ucc GND 20; 16; 10; ) 6 Г 21; 15; И; 5) 19; 17; 9; 7 14 13 3; 22; 24; 23; 2; 1; 4 8; 18 12 Двунаправленная четырехразрядная шина данных (OK, IOL < С 10 мА, UOl 0,4 В) Двунаправленная четырехразрядная системная шина данных (ОЗ, 1он < 53 мА, Uqh 2,8 В) Двунаправленная шина паритетного контроля (OK I0L 10 мА, ' U0L < 0,4 В) Двунаправленная системная шина паритетного контроля (03, 1он 53 мА, 2,8 В) Входы управления передачами в МПП Напряжение питания (4-5 В) » » (0 В)
Описание выводов БИС приведено в табл. 4.17. Микросхема имеет две вну-триблочные шины данных с открытым коллектором (D1 и D2) и одну системную шину с открытым эмиттером (D3). При передаче данных из D3 в DI, D2 или обратно осуществляется инверсия данных. Выходной каскад шины А выполнен аналогично D3, а шины К - аналогично DI, D2. При выдаче данных в магистраль D3 схема паритетного контроля генерирует сигнал, выдаваемый на выход А по правилу:
сигнал, выдаваемый на выход К по правилу:
з __ _
К= &D3i®A, i= 1
где А — сигнал на входе А.
Принятая организация схемы контроля предельно упрощает процедуру и сокращает объем дополнительного оборудования до двух резисторов, подключаемых к выводам А и К.
Управление работой МПП осуществляется по семи выводам (Cl — С7). Вну
167
тренние управляющие сигналы вырабатываются на основе внешних в DC по
правилу:
RD1 = Cl; RD2 = СЗ; RD3 =
= С7 л С6 л С5;
IN1 = C2; IN2 = C4; IN3 =
= С7 л С6 л С5;
WR1 = С1 лС7 v С5 л С7; WR2 =
= С4 л С7 у С6 л С7,
при этом сигналы RD1, RD2, RD3, IN1, IN2, IN3 вырабатываются высоким потенциалом, а сигналы WR1 и WR2 — положительным фронтом. МПП не содержит конвейерного регистра микрокоманд, поэтому при его использовании требуется реализация сложной внешней схемы управления и синхронизации, учитывающей тот факт, что различные внутренние сигналы, действующие как в виде потенциалов, так и фронтов, вырабатываются на основе одних и тех же внешних сигналов управления.
Временная диаграмма работы МПП приведена на рис. 4.6, б. Значения основных временных параметров БИС:
Время действия синхроимпульса нс > 40
» » входных данных tD, нс > 60
Задержка 1д выдачи сигнала А, нс <80
» tK » » К, нс < 60
Время дешифрования микрокоманды нс..................................<20
Время между фронтами нс . . . >40
Задержка выдачи данных нс > 20
» tjo данных в D3, нс . . . >80
» toi » » DI (D2), нс > 60
4.8. Шинный формирователь К583ВА2
Микросхема предназначена для согласования шин и передачи данных между двумя внутриблочными и одной системной шиной, реализованной на основе схем
с открытым эмиттером. Особенностью 5-разрядного ШФ является поразрядное стробирование выдачи данных в две магистрали.
Структура шинного формирователя приведена на рис. 4.7, а, описание выводов — в табл. 4.18. Выходные каскады шины DO (4 — 0) реализованы в виде схем
Таблица 4.18. Описание выводов ШФ К583ВА2
Обозначение вывода Номер контакта Назначение вывода
DI(4 — 0) 1; 24; 16; 12; 4 Входная шина данных
DO (4 — 0) 27; 22; 18; 10; 6 Выходная шина данных (ОК, 1О1 < 10 мА, UOL < 0,4 В)
DB(4 — 0) 26; 21; 19; 9; 7 Двунаправленная шина данных (ОЭ 1он < 53 мА, > 2,8 В)
RD (4-0) 28; 23; 17; П; 5 Входы поразрядных стробов чтения шины DO (4 — 0) (низкий потенциал)
RB(4 — 0) 2; 25; 15; 13; 3 Входы поразрядных стробов чтения шины DB(4 — 0) (низкий потенциал)
Ucc 20; 8 Напряжение питания (4-5 В)
GND 14 Напряжение питания (0 В)
с открытым коллектором (ОК), а шины DB(4 — 0) — в виде схем с открытым эмиттером.
На рис. 4.7,6 приведена временная диаграмма работы БИС, ниже приведены значения основных ее параметров:
Время чтения даных, нс:
в магистраль DB tRB . . . . <20
в магистраль DO tRD . . . . <25
Время пересылки данных, нс:
в магистраль DB из DI (t{B) < 20
в магистраль DO из DB (tB0) < 25
а) BU № т в.и ВОЗ W В 10 воо ш
Ш DB4 RB3 ВВЗ Ш ПВО
_U_cc
Ucc GND
Рис. 4.7
168
4.9. Универсальный контроллер синхронизации К583ВГ1
Микросхема предназначена для организации блоков синхронизации микроЭВМ, контроллеров УВВ либо самостоятельного применения в системах распределения тактовых сигналов. БИС имеет развитую логику пуска-останова и допускает каскадирование нескольких схем при необходимости создания сложных многофазных систем синхронизации.
Структура контроллера синхронизации приведена на рис. 4.8,а; в его состав входят: устройство управления запуском распределителя импульсов (СС/); устройство управления контролем правильности генерации сигналов синхронизации (CU2); 10-разрядный сдвигающий регистр (SHRG); ПЛМ сигналов синхронизации (PL/41); ПЛМ контроля правильности синхронизации (PLA2); генератор синхроимпульсов (CLG).
Описание выводов БИС приведено в табл. 4.19. Генератор синхроимпульсов полностью изолирован от остальной части БИС и имеет даже отдельные цепи питания. Электрическая принципиальная схема CLG приведена на рис. 4.8,6. Благо-
Таблица 4.19. Описание выводов
УКС К583ВГ1
Обозначение вывода Номер контакта Назначение вывода
S(9-0) CLKI CLKO XTL(lfi) F INT(\,ty CLR STR CNT MD 22; 6; 21; 7; 20; 8; 19; 9; 18; 10 11 27 4; 3 1 13; 12 17 15 16 24 Выходы сигналов синхронизации Вход тактовой частоты Выход тактовой частоты генератора Выводы для подключения кварцевого резонатора Вход подстройки частоты колебаний Входы останова (прерывания) генератора синхронизации на нечетной и четной синхросериях Вход начального сброса Вход разрешения работы синхронизатора Вход перезапуска синхронизатора Вход включения схемы контроля
169
Продолжение табл. 4.19
Обозначение вывода Номер контакта Назначение вывода
ОРТ(1,0) 26; 25 Входы задания числа контролируемых сигналов синхронизации
ER 23 Выход сигнала ошибки синхронизации (низкий потенциал)
Ucc 28 Напряжение питания ( + 5 В)
UCCG 2 Напряжение питания генератора (4- 5 В)
GND 14 Напряжение питания (0 В)
GNDD 5 Напряжение питания генератора (0 В)
даря тому, что номиналы резисторов RI — R10 при изготовлении БИС могут изменяться одновременно либо в сторону больших, либо меньших значений и хорошо симметрированы, схема вырабатывает на выходе CLKO последовательность импульсов со скважностью, равной двум. Для генерации синхроимпульсов необходимо ко входам XTL1, XTL2 подключить внешнюю емкость С либо кварцевый резонатор. При использовании конденсатора путем смешения напряжения на входе с помощью внешнего резистора (Квн) возможно плавное повышение до двукратной либо снижение до четырехкратной частоты собственных колебаний генератора за счет управления тока, протекающего в транзисторах V4, V3 через транзисторы VI и V2. Ниже приведены номиналы емкостей (С) и соответствующие им собственные частоты колебания CLG:
Частота генерации на выходе F, МГц ... 30 60 2,4 1 0,3 0,2
Номинал емкости на входах XTL1 и XTL2, нФ............ 0,027 0,09 0,36 1 3,3 5
При использовании кварцевого резонатора для запуска контура необходимо использовать конденсатор, рассчитанный
на десятикратную частоту колебания, включаемый параллельно кварцевому резонатору.
Контроллер синхронизации может работать как со схемой контроля (MD =0), так и без нее (MD =1). При отключении схемы контроля синхронизации число генерируемых БИС серий в пределах судного цикла (i) задается перезапуском схемы по входу CNT импульсом во время генерации (i— 1)-го синхроимпульса. Следовательно, для генерации десяти серий (SO — S9) ко входу CNT необходимо подключить выход S8, для генерации девяти (SO — S8) — S7 и т. д. Следует иметь в виду, что при генерации в цикле нескольких серий сдвигаемый в SHRG нуль будет продолжать свое движение, вследствие чего на всех выходах БИС (включая и стоящие после i-ro) будет наблюдаться генерация сигналов синхронизации. Временная диаграмма работы УКС при генерации десяти серий приведена на рис. 4.8, в. Используя выводы INTO, INTI, можно останавливать диаграмму на четном либо нечетном импульсе, благодаря чему возможно построение устройств тактирования синхронных процессоров, работающих с асинхронными интерфейсами.
При включении схемы контроля (MD = 0) число контролируемых БИС серии задается кодом на входах ОРТО, ОРТ1:
Код на входах ОРТО, ОРТ1 .................. 00 01 10 11
Число синхроимпульсов в цикле.................. 10 8 6 4
Вывод, подключаемый к
CNT..................S8 S6 S4 S2
При появлении сбоя на выходе ER индицируется признак ошибки, и микросхема автоматически перезапускается с начала цикла сбросом SHRG.
При использовании нескольких УКС возможно построение многофазных систем генерации произвольного числа синхроимпульсов. Пример системы, в которой один УКС генерирует десять, а второй — шесть синхросерий, приведен на рис. 4.8, г. В приведенной схеме используется только один CLG, что позволяет экономить дорогой кварцевый резонатор и сокращает энергопотребление
170
блока синхронизации. При использовании разных кварцевых резонаторов, подключаемых к обоим CLG, можно добиться также разной частоты генерации серий внутри одного цикла.
Временные параметры УКС таковы:
Время цикла синхронизации tc, нс > 50 Длительность импульса синхрониза-
ции tCL, tCH, нс...................>25
Время сброса Iclr, нс.............>35
» предустановки сигналов прерывания tixT, нс...................>75
Время импульса ts, нс.............>50
4.10. Коммутаторы магистралей K583BA3, К583ВА4
Микросхемы предназначены для организации пересылок с временным хранением и логической обработкой информации. Микросхемы выполняют функции поразрядного мажорирования данных по правилу «два из трех» и используют микро-
Таблица 4.20. Описание выводов БИС K583BA3
Обозначение вывода Номер контакта Назначение вывода
Dl(7 — 0) D2(7—0) D3(7 — 0) D4(7—0) STB(4 — 1) MT (8 — 0) Ucc GND 47; 40; 39; 32; 18; 11; 10; 3 46; 41; 38; 33; 17; 12; 9; 4 45; 42; 37; 34; 16; 13; 9; 5 44; 43; 36; 35; 15; 14; 7; 6 31; 30; 20; 18 29; 28; 27; 26; 25; 23; 22; 21; 2 48 24 Двунаправленная восьмиразрядная параллельная шина данных Входы стробов записи данных в регистры Входы микрокоманды Напряжение питания ( + 5 В) Напряжение питания (0 В)
Рис. 4.9
Структура коммутатора магистралей K583BA3 показана на рис. 4.9, а. В состав БИС входят: четыре 8-разрядных регистра для временного хранения информации (RG1 - RG4); четыре 8-разрядных устройства логической обработки информации (LUI — LU4).
Описание выводов КМЗ приведено в табл. 4.20. Микросхема имеет симметричную архитектуру. Операции в LUI — LU4 задаются 3-разрядными кодами с одним общим битом — MI0, согласно табл. 4.21. Занесение информации в RG1 — RG4 стробируется отрица-
171
Таблица 4.21. Система микрокоманд БИС K583BA3
Операция в LU4 с выдачей данных в D4 HZ (RG1) (RG2) (RG3) HZ (RG4) (RG1) л (RG2) (RG1) л (RG2) v v(RGl) л (RG3)v v(RG2) л (RG3) Примечания: 1. HZ — высокоимпедансное состояние выходов БИС. 2. В микросхеме принята инверсная кодировка информации, при которой сигнал логического нуля кодируется высоким, а логической единицы — низким потенциалом.
5 ц о 078 000 001 010 ОН 100 101 110 111
Операция в LU3 с выдачей данных в D3 HZ (RG1) (RG2) (RG4) HZ (RG3) (RG4) л (RG1) (RG1) л (RG2) у у (RG1) /\ (RG4) v у (RG2) л (RG4)
I Код MI I 9SO I 000 001 010 он 100 101 но 111
Операция в LU2 с выдачей данных в D2 HZ (RG1) (RG3) (RG4) HZ (RG2) (RG3) /\ (RG4) (RG1) л (RG3) v v(RGI) д (RG4)v v (RG3) л (RG4)
| Код MI | 034 I 001 001 010 ОН 100 101 но 111
Операция в LU1 с выдачей данных в D1 HZ (RG2) (RG3) (RG4) HZ (RG1) (RG2) л (RG3) (RG2) л (RG3) v v (RG2) л (RG4) v v (RG3) л (RG4)
Код MI | о 000 001 010 он 100 101 но 111
тельным фронтом сигналов
STB1 — STB4. Временная диаграмма работы КМЗ приведена на рис. 4.9,6; значения основных времен даны ниже (нс):
Время выдачи данных t^o . . . . <75
» пересылки данных Гщ . . . <100
» исполнения микрокоманды
1мо.............................100
При приеме данных в регистры (высокий уровень сигналов STBi) на магистрали Di устанавливается высокоимпедансное состояние входных буферов. При низком потенциале STBt в магистраль происходит выдача данных с выхода LUi(i= 1 4-4).
Структура коммутатора магистралей К583ВА4 показана на рис. 4.9, в. В состав БИС входят: четыре 8-разрядных регистра для временного хранения информации (RG1 — RG4); четыре 8-разрядных устройства логической обработки информации (LUI — LU4).
Описание выводов КМ4 приведено в табл. 4.22. Микросхема имеет симметричную архитектуру. Операции в LUI — LU4 задаются 4-разрядными кодами с одним общим разрядом М/(0) согласно табл. 4.23. Занесение информации
Таблица 4.22. Описание выводов БИС К583ВА4
Обозначение вывода Номер контакта Назначение вывода
Dl(7-0) D2(7 — 0) D3(7—0) D4(7—0) STB M 1(12 — 0) Gqc GND 47; 40; 39; 32; 18; 11; 10; 3 46; 41; 38; 33; 17; 12; 9; 4 45; 42; 37; 34; 16; 13; 8; 5 44; 43; 36; 35; 15; 14; 7; 6 1 31; 30; 29; 28; 27; 26; 25; 23; 22; 21; 20; 19; 2 48 24 Двунаправленная 8-раз-рядная параллельная шина данных Вход сигнала строба записи данных в регистры RG\ — RG4 Входы микрокоманды Напряжение питания ( + 5 В) Напряжение питания (0 В)
172
Таблица 4.23. Система микрокоманд БИС К583ВА4
Код MI Операция с выдачей данных в D1 Код MI Операция с выдачей данных в D2 Код MI Операция с выдачей данных в D3 Код MI Операция с выдачей данных в D4
1230 4560 7890 1011120
0000 0 0000 0 0000 0 0000 0
0001 0 0001 0 0001 0 0001 0
0010 0 0010 0 0010 0 0010 0
0100 0 0100 0 0100 0 0100 0
1000 0 1000 0 1000 0 1000 0
1001 (Z>2) 1001 (Z)l) 1001 (D1) 1001 (D1)
0101 (D3) 0101 (ПЗ) 0101 (D2) 0101 (D2)
ООП (Z>4) 0011 (Р4) ООП (D4) ООП (D3)
1100 (Р2) л (РЗ) 1100 (Dl) л (D3) 1100 (Dl) л (D2) 1100 (£>1) л (Р2)
1010 (Р2) л (Р4) 1010 (Dl) л (D4) 1010 (Dl) л (D4) . 1010 (Р1) л (РЗ)
оно (D3) л (D4) 0110 (D3) л (D4) оно (D2) л (D4) оно (Р2) л (РЗ)
1101 (D2) v (D3) 1101 (Dl) v (D3) 1101 (Dl) v (D2) 1101 (Pl) v (Р2)
юн (D2) v (P4) 1011 (Dl) v (D4) 1011 (Dl) v (D4) 1011 (Pl) v (РЗ)
1111 (P2) v (РЗ) v (P4) 1111 (Dl) v(D3) v(D4) 1111 (Dl) v (D2) v (D4) 1111 (Dl) v (D2) у (D3
0111 (P3) v (P4) 0111 (D3) v (D4) 0111 (D2) v (D4) 0111 (D2) v (РЗ)
1110 (D2) л (P3) v 1110 (Dl) л (D3) v 1110 (Dl) л (D2) v 1110 (Pl) л (Р2) v
(D2) л (D4) v (Dl) л (D4) v (Dl) л (D4) v (Р1) л (РЗ) v
(P3) a (D4) (D3) л (D4) (D2) л (D4) (Р2) л (РЗ)
Примечания- 1. В микросхеме используется инверсная кодировка информации, при которой сигнал логического нуля кодируется высоким, а логической единицы — низким потенциалом. 2. Микрокоманды выполняются при сигнале STB = 0.
в RG1 — RG4 стробируется отрицательным фронтом общего сигнала строба — STB. Временная диаграмма работы КМ4 приведена на рис. 4.9, г, ниже даны значения основных времен (нс):
Время пересылки данных tI0 . . . <45
» распространения данных
tRL..........................<45
Время предустановки информации
Irh..........................>15
Время исполнения микрокоманды > 75
Микросхема функционирует в двух режимах: без сохранения состояния регистров уровень сигнала STB); с сохранением состояния данных в регистрах RG1 — RG2 (уровень сигнала STB).
При работе с сохранением состояния данные в регистрах RG1 — RG4 не изменяются в ходе исполнения микрокоманды, на входах магистралей Dl — D4 индицируется старое состояние выходных регистров.
4.11. Секционный умножитель К583ВР1
Микросхема предназначена для построения блоков быстрого умножения двоичных чисел с фиксированной запя
той, разрядностью кратной 8 (но не более 64), с получением произведения двойной длины. БИС имеет секционную организацию, что обеспечивает линейный закон роста объема оборудования при увеличении разрядности операндов.
Структура секционного умножителя показана на рис. 4.10,я. В состав БИС входят: девять регистров (RG1 — RG9); три триггера (Т1 — ТЗ); мультиплексор-дешифратор (DCMUX); три мультиплексора (MUX); сумматор (SM); устройство управления (CU).
Описание выводов БИС приведено в табл. 4.24. В зависимости от кода на входах POSO, POS1 умножитель может функционировать в четырех режимах: POSO, POS1 = LL— младшая позиция; POSO, POS1 = LH — средняя позиция; POSO, POS1 = HL— одиночный модуль; POSO, POS1 = НН — старшая позиция. Схема соединения выводов умножителя при использовании его в качестве одиночного модуля (8 х 8 = 16) приведена на рис. 4.10,6. Система микрокоманд БИС приведена в табл. 4.25. За один такт частоты синхронизации (CLK) БИС выполняет умножение кодов на два разряда.
173
a) DB(1,0)
DB(7-0) EXI(f,O) EXO(1,O)
[ш~ 77 pflF|
1№- Д JZWX J_
RG2 T2
SMl(l,0) . L„.Л 77
СО
рб7
RG4
SM
S)
Переполнение
Входная шина (д бит)
CLK
RST
WRO
WR1
RG51 TJ |
♦ ♦ ♦ I
\ /rl H ^fr№
P G SMO(1,9)PDOVDO(7-0)
7l___[2
~SL
P0S1 POSO WRO WR1 RST CLK IN1 DON OUT* RDY
Ucc Ucc GND
GND
Управление загрузкой
Стробы чтения
8 V
DI WRo\ WRl\ DB(1,0)' smi(i,o}}
RDO '
RD1 ’
" P0S0 h*posF L*-----‘
n-1\ \n
JN2
JGN
G woftol ROY SM0(1,0) *RST
ООГ
CO ~~
CI__
"00^-0)
8
Гот од
7
Усс
Сброс
CLK Синхронизация
Выходная шина (8 бит)
^CL СИ
RDY
DI(7-0)
RDO
RD1
D0(7-0)
6mul
(HZ)
V "
Рис. 4.10
Таблица 4.24. Описание выводов секционного умножителя К583ВР1
Обозначение вывода Номер контакта Назначение вывода
DI(7—0) DO (7—0) POS(1,0) DB(l,0) EX I (1,0) EXO(1,0) P, G CI, CO V RDO, RD1 WRO, WR1 RST CLK 29; 28; 27; 26; 23; 22; 21; 20 42; 43; 44; 45; 46; 1; 2; 3 35; 7 31; 30 17; 16 36; 37 8; 32 34; 6 9 38; 39 12; 13 19 18 Восьмиразрядная параллельная входная шина данных для приема сомножителей X и Y Восьмиразрядная параллельная входная шина для выдачи младшей и старшей частей произведения (5); выход с тремя состояниями Входы задания позиций умножителя Двухразрядная входная шина сдвигаемых разрядов множителя Двухразрядная входная шина мультиплексоров расширителя сдвигателя Двухразрядная шина выходов расширителя мультиплексора сдвигателя Выходы распространения и подготовки переноса для подключения к БУП Последовательные вход и выход переноса сумматора Выход расширения — признака переполнения Входы управления чтением младшей и старшей частей произведения Входы стробов записи сомножителей в регистры умножителя Вход начального сброса регистров умножителя Вход синхронизации
174
Продолжение табл. 4.24
Обозначение вывода Номер контакта Назначение вывода
RDY IN2 IN\ OUT DGN SMO(lfi) SM 1(1.0) Ucc GND 10 33 15 14 11 40; 41 4; 5 25; 48 24; 47 Выход признака готовности результата (младший или одиночный модуль) Вход расширителя дешифратора-мультиплексора Вход расширителя Выход расширителя (открытый коллектор) Диагностический вход. При DGN = 1 по каждому CLK в RG5 записываются данные из SM, при DGN = 1 (RG5): = 0 Выходы шины расширения сумматора Входы шины расширения сумматора Напряжение питания ( + 5 В) » » (0 В)
Таблица 4.25. Система микрокоманд умножителя К583ВР1
Сигналы на управляющих входах Операция в БИС Тип командного цикла
WR RD RST
01 01
LL — — н Ожидание
HL н Прием множимого (X) Прием
LH — — н Прием множителя (У); запуск операции умножения операндов, запуск
НН — — н Прием X и Y; запуск операции умножения
— LL н Нет операции. Шина DO(7—0) в высокоимпедансном состоянии Чтение
— — HL н Чтение старших разрядов произведения (5) произведения
— — LH н Чтение младших разрядов произведения (5)
— - - L Сброс регистров умножителя в исходное состояние Сброс с потерей результата
Примечание. L — низкий, Н — высокий уровень сигнала; « — » —состояние входа не имеет значения.
Для записи операндов X и Y в регистры БИС необходимо 1 — 2 такта, чтение результата также требует 1 — 2 тактов. Время умножения на БИС (мкс) может быть рассчитано по формуле
Imul= (0,5m + к) tc,
где т — разрядность множителя; к — число тактов, необходимое для записи и чтения информации из БИС (2>&>4); tc ^90 нс — время цикла работы БИС.
Временная диаграмма работы БИС приведена на рис. 4.10, в. Время умножения 16-разрядных кодов с получением 32-разрядного произведения составляет 0,99 мкс при к = 3.
При объединении нескольких БИС для организации цепей переноса может использоваться ИС блока ускоренного переноса (К133ИП4, К155ИП4,
К1533ИП4 и т. д.). Схема объединения четырех умножителей для построения 32-разрядного модуля приведена на рис. 4.11. После выполнения операции умножения на выходе RD Y БИС устанавливает признак окончания операции, индицируя его высоким потенциалом. На выходе V в старшей позиции (или в автономном модуле) признак переполнения результата формируется при умножении минимальных отрицательных чисел [(—1)х х (— 1)] и сохраняется до появления вы-
175
8
fOSO, ^Pooln
OUT r CI
|<Г (7-0)
Осс
ВВ м.
WRO [zteT ^IXT
OUT CI
BN (ty WRO wrT ___________^ЁхГ SM0(1,0) ? вмГ гТ00^ ~kW" ~^7nT t во"
'IN1t BO
В 1(7-0) ~ IN 2
~*BCN
ROY CLK *EX0(1fl)
WRO l\WRf
SMI
Ucc* 1 В
‘TST?
| JSTL
RBY ~7lk ~7X0(1,0)
SM0(1t0) z w
POSO,, 2*RB0
lNI
BO
pVTc
' В 1(7-0)
У \~\IN2
BB
Входная магистраль (32 бита)
DI(7-0) ~}IN2 ,z ^&L,
BI(7-0)
"|W
Ж
^RST RBY
: ~7lk
: ^ехо(м) z
• SM0(1,0) 2 smT
; POSO 2^RbT
' ~3$ H
OUTH^ CI
RBY
J?LK *EXO(1O)' SMO(l,of POSO,
Выходная
Pj Oj Cj
Рис.
4.11
Pp G2 Op
БУР К1533И0Ч
сокого уровня потенциала на выходе RDY.
По всем электрическим параметрам БИС совместима со стандартными ТТЛ-схемами; ток потребления 1сс^260 мА. Диапазон рабочих температур от —60 до + 125 °C.
4.12. Основные электрические и эксплуатационные параметры БИС серии К583
Микросхемы серии К583 разработаны на основе ТТЛШ-, И2Л- и И3Л-технологии и предназначены для применения в составе систем средней производительности. Все БИС сопрягаются со стандартными ТТЛ-схемами. Значения основных элек-
Синхрони-"I заир я
Сброс
Тотов
^7x7
BO
OUT H сГ
в_ |УГ t р
магистраль (32бита^
Pl Of Ci
трических и эксплуатационных параметров БИС приведены в табл. 4.26. Механические и климатические воздействия для БИС серии К583 должны соответствовать ОСТ 11.348.909-81.
На рис. 4.12 приведены схемы входных и выходных каскадов, а в табл. 4.27 приведены значения основных их параметров для БИС серии К583.
Для инжекционных БИС серии К583 номинал резистора в цепи питания рассчитывается по формуле
= (^сс— Ugc)I Igc>
где Ucc— напряжения питания (от 3 до 5 В); UGC — напряжения инжектора
(1,2±0,2 В); IGC- ток питания.
%
О
Po Go Co -« <'
Таблица 4.26. Основные электрические параметры БИС серии К583
Параметры Условия измерения Значение
min type max
Напряжение питания, В:
ТТЛ-схем Ucc Татв = 1-60) -(+125) °C 4,5 5,0 5,5
И2Л-схем UGC Входное напряжение, В: 1,0 1,2 1,4
логического нуля UIL U сс= т^п 0 — 0,8
логической единицы UIH Выходное напряжение, В: U сс= тах 2,0 — U ССтлх
логического нуля U0L U сс= тах 0 — 0,4
логической единицы UOh Ucc — rnin 2,4 — Ucc max
Допустимое напряжение на входах С//, В UCc = т^п max -1,5 — 5,5
Диапазон рабочих температур, Татв, °C — -60 + 25 + 125
176
Рис. 4.12
Таблица 4.27. Входные и выходные каскады БИС серии К583
Обозначение Тип каскада hdhH, мА/мкА IolJUqL, mA/B Обозначение Тип каскада I id 11 h, мА/мкА tod Uou мА/B
ЦПЭ K583BC1
DB(7 — 0) II, O1 0/200 20/0,4 P, G, S, Z 01 — 20/0,4
DA (7 — 0) II, O1 0/200 20/0,4 CLK, WR II 0/200 —
MI (15-0) II 0/200 — CI, POS II 0/200 —
RD A, RD В II 0/200 — CO O1 — 20/0,4
SR, SL 11, 01 0/200 20/0,4
У MH K583BP1
DI(7—0) 12 -0,20/20 — EX I (1,0) 12 -0,20/20 —
DO(7—0) 04 — 4/0,4 EX О (1,0) 02 — 4/0,4
P 02 — 8/0,4 CI, RST 12 -0,20/20 —
G 02 — 16/0,4 CO, V 02 — 4/0,4
POS(1,0) 12 -0,20/20 — OUT 01 — 4/0,4
DB(1,O) 12 -0,20/20 — RD(l,0) 12 -0,20/20 —
CLK 12 -0,20/20 — WR(l,0) 12 -0,20/20 —
RDY 02 — 4/0,4 IN(l,0) 12 -0,20/20 —
DGN 12 -0,20/20 — S MO (1,0) 02 — 4/0,4
SMI(1,O) 12 -0,20/20
KM1 К583КП1
DO (7-0) II, O1 0/200 20/0,4 MI(7—0) 11 0/200 —
D\(7—0) II, O1 0/200 20/0,4 z 01 — 20/0,4
D2(7—0) II, O1 0/200 20/0,4 RD, WR, CLK II 0/200 —
D3(7—0) II, O1 0/200 20/0,4
КМ2 К583ХЛ1
DO(7—0) II, O1 0/200 20/0,4 D3(7—0) 11,01 0/200 20/0,4
D\(7—0) II, 01 0/200 20/0,4 MI (12-0) II 0/200 —
D2(7—0) II, O1 0/200 20/0,4 WR II 0/200 —
177
Продолжение табл. 4.27
Обозначение Тип каскада tiding мА/мкА lodUob мА/B Обозначение Тип каскада Iil/Iih^ мА/мкА loiJUob мА/B
DB(7—0) II, O1 0/200 Л МП К 20/0,4 583BM1 MI (8-0) II 0/200
Dl(7—0) II 0/200 — RD\, RD2, WR II 0/200 —
DO(7—0) O1 — 20/0,4 CLK, R II 0/200 —
DA(7—0) II, ОЛ 0/200 20/0,4 P, S, В 01 20/0,4
DA(\5 — 0) 01 ИМП I 20/0,4 :583ИК1 RD, WR II 0/200
DD(15 — 0) II, O1 0/200 20/0,4 FI, CLK II 0/200 —
MI(7—0) II 0/200 — INT II, 02 0/200 20/0,4
D 1(3-0) 13, O1 -0,25/50 МПП I 20/0,4 <583BAI D 3(3—0) 101 -0,20/50 -53/2,4
D2(3 — 0) 13, 01 -025/50 20/0,4 A 101 -0,20/50 -53/2,4
К 13, O1 -0,25/50 20/0,4 C1 — C7 13 -0,25/50 —
D 1(4 — 0) 13 -0,20/50 ШФ К. 583ВA 2 RD (4-0) 13 -0,20/50
DB(4—0) 101 -0,20/50 -53/2,4 RB(4 — 0) 13 -0,20/50 —
DO (4-0) Dl(7—0) O1 12, 04 -0,20/50 20/0,4 KM3 I 4^/0,5 I C583BA3 II D4(7—0) 12, 04 -0,20/50 4/0,5
D2(7—0) 12, 04 -0,20/50 4/0,5 MI (8-0) 14 -0,40/20 —
D3(7—0) 12, 04 — 0,20/50, 4/0,5 1 1 STB (4-1) 14 -0,40/20 —
Dl(7—0) 12, O1 -0,20/40 KM4 K583BA4 20/0,5 Z>4(7 —0) 12, O1 -0,20/40 20/0,5
D2(7—0) 12, 01 -0,20/40 20/0,5 MI(12 — 0) 14 -0,40/20 —
D3(7—0) 12, O1 -0,20/40 20/0,5 1 1 STB 14 -0,40/20 —
S(9 — 0) 02 У КС I 20/0,4 :583ВГ1 MD 14 -0,60/50
ER, CLK 02 — 20/0,4 OPT(\$) 14 -1,20/100 —
INT(O,1) 14 -0,60/50 — STR 14 -1,20/100 —
CNT, CLR 14 -0,60/50 — CLKI 14 -1,20/100 —
При наличии двух входов питания можно использовать один (RG) или два резистора (Я£) номиналом 2RG каждый.
Инжекционные БИС серии К583 являются приемниками тока, быстродействие внутренних элементов которых зависит от тока инжекции, поэтому с увеличением его происходит повышение быстродействия БИС, а со снижением — уменьшение. На рис. 4.13 приведены справочные зависимости быстродействия (а) и нагрузочной способности выходов (б) инжекционных БИС от тока их питания.
178
При использовании БИС серии К583 расчет номинала коллекторных резисторов следует вести по формуле
^сс-°Л Ucc-W
т\1оь 4- N//jL + NIjh
где т| — число подключенных к коллектору выходов; N — число подключенных к коллектору входов.
Номинал эмиттерных резисторов определяется по формуле
R, = (l/cc-2,0)//OL,
где I0L— ток нагрузки (до 53 мА).
4.13. Основные принципы применения БИС серии К583
Особенности применения БИС серии К583 рассмотрим на примере специализированного контроллера (рис. 4.14), включающего блок обработки данных на двух ЦПЭ (К583ВС1) и БУП (К155ИП4); регистр состояний (RS); мультиплексор ус
ловий (М UX); блок микропрограммного управления (К583ИК1); ПЗУ микрокоманд (ROM); устройство коммутации магистралей (две БИС К583КП1); блок синхронизации (К583ВГ1) и усилители системной шины (четыре БИС К583ВА1 и К583ВА2). Блок управления интерфейсом реализуется на схемах малой и средней степени интеграции, а система памяти — на БИС ОЗУ и ПЗУ (например, К541РУ1, К541РУ2, К541РТ1, К541РТ2, К541РЕ1). Контроллер адаптируется к алгоритмам обработки данных на микропрограммном уровне путем занесения в ПЗУ микрокоманд необходимых промывок. Ниже приведены значения основных параметров контроллера:
Длина слова л, бит................ 16
Объем адресуемой памяти V, слов 64К
Производительность W, тыс. оп./с 300
Потребляемая контроллером мощность без учета системы памяти Р, ВА.....................20 — 30
Мощность, рассеиваемая на внутренних шинах Р/, ВА .... 5
Мощность, рассеиваемая на системном интерфейсе, Р^, ВА 5
Условные габаритные размеры платы контроллера S, см . . . 20 х 25
Число плат в контроллере N, шт 2
Объем адресуемого ПЗУ микрокоманд Vrom, слов............. 64К
Разрядность слов ПЗУ nR0M> бит 64
Интерфейс УВВ
Рис. 4.14
179
Список литературы к гл. 4
1. Быстродействующие универсальные коммутаторы серии К583/А. И. Белоус, В. В. Горовой, Ю. П. П о п о в и др. // Электрон, пром-сть. 1984. Вып. 6. С. 11-13.
2. Магистральный приемопередатчик
К583КПЗ/ А. Д. Воронин, И. И. Петровский, А. В. П р и б ы л ь с к и й, Ю. И. С а в о -т и н // Электрон, пром-сть. 1982. ВЫП. 2. С. 46 — 48.
3. Микропроцессорные комплекты БИС на основе интегральной инжекционной логики / В. С Борисов, Ф. С. Власов, Э. П. К а л о ш к и н и др.; Под ред. Э. П. Калошкина. М.: Радио и связь, 1984. 284 с.
5
Микропроцессорный комплект К584
Микросхемы серии К584 выполнены по И2Л и ТТЛШ-технологии и разработаны как унифицированный комплект для построения универсальных и специализированных микроЭВМ и систем дискретной автоматики. Комплект позволяет реализовать произвольную систему команд или структуру ЭВМ и соответствует магистрально-модульной их организации. На комплекте реализована микроЭВМ с системой команд машины «Электрони-ка-бОМ» и унифицированным интерфейсом по ОСТ 11.305.903-80 [1-6].
Система синхронизации всех БИС организована по единому принципу и обеспечивает полную логическую и временную совместимость как внутри серии, так и с БИС комплекта К583. По всем электрическим параметрам БИС комплекта К584 полностью совместимы со стандартными ТТЛ-схемами.
5.1. Состав комплекта
В состав комплекта К584 входят БИС: центрального процессорного элемента (ЦПЭ); блока микропрограммного управления (БМУ); контроллера состояний (КС); магистрального приемопередатчика (МПП).
В табл. 5.1 приведен перечень микросхем комплекта, их обозначения, назначение и значения основных параметров. При использовании комплект дополняется рядом микросхем других серий, допускающих совместное использование с элементами серии К584, основными
из которых являются: блок ускоренного переноса (БУП) К133ИП4, К155ИП4, К134ИП4; оперативные запоминающие устройства статического типа (ОЗУ) К541РУ1, К541РУ2, К541РУЗ; прожигаемое (программируемое пользователем) ПЗУ (ППЗУ) К541РТ1, К541РТ2; универсальный контроллер синхронизации (УКС) К583ВГ1.
Микропрограммы, эмулирующие обработку команд ЭВМ «Электрони-ка-бОМ» в микроЭВМ на основе БИС комплекта К584, занесены в ПЗУ серии К541РЕ1 (2048 х 8) с номерами от 001 до 006.
5.2. Архитектура центрального процессорного элемента К584ВМ1
БИС центрального процессорного элемента предназначена для арифметико-логической обработки и временного хранения информации, представленной в двоичном дополнительном коде.
Структура БИС. Блок-схема ЦПЭ К84ВМ1 приведена на рис. 5.1. БИС содержит 4-разрядное сечение, процессора, включающее: арифметико-логическое
устройство (ALU); блок регистров общего назначения (R7 — R0); рабочий регистр и его расширитель (WR и QR); АЛУ и блок инкремента содержимого R7 (INC); блок позиции (PU) и схему селекции (SU); сдвигатель ALU и QR (SHA, SHQ); восемь мультиплексоров (MUX); регистр микрокоманд (MIR) и программируемую логическую матрицу (PLA).
181
35 Таблица 5.1. Основные параметры БИС комплекта К584
Обозначение БИС Технология Разрядность, бит Наращиваемость Основное функциональное назначение Время цикла, нс Разрядность микрокоманды, бит Рассе ивае-!иая мощность, ВА Тип корпуса Напряжение питания, В
ЦПЭ: К584ВМ1А КР584ВМ1 К584ВМ1 "И2 Л 4 + Обработка данных и адресов 400 1000 1000 9-13 0,22 244.48-8 2.123.40-5 244.48-8 1,2 ±0,2
БМУ: К584ВУ1А КР584ВУ1 К584ВУ1 И2Л 16 — для данных; 10 — для адреса - Генерация адресов микрокоманд 300 500 500 8-14 0,18 244.48-8 2205.48-1 244.48-8 + 1,2 ±0,2
КС: К584ВГ1А КР584ВГ1 К584ВГ1 И2Л 16 + Обработка признаков; переход; подсчет циклов 300 500 500 10 0,18 244.48-8 2205.48-1 244.48-8 + 1,2 ±0,2
МПП: К584ВВ1 КР584ВВ1 ттлш 8 + Организация магиста-лей; усиление сигналов; буфферизация; контроль четности 70 2-8 1,00 0,75* 244.48-8; 2205.48-1 244.48-8 + 5 ±0,5
* В режиме пониженной нагрузочной способности магистрали М3 (IqL < 16 мА при Uql 0,4 В).
В табл. 5.2 дано описание выводов.
С функциональной точки зрения ЦПЭ имеет трехшинную организацию. Наличие ^мультиплексированных шин входа, выхода данных и шины адреса позволяет в максимальной степени использовать
быстродействие АЛУ. Отличительными особенностями ЦПЭ являются:
наличие большого числа сигнальных выводов, индицирующих состояние различных точек БИС (CM, INC, СР, PC, SL1, SL2 SR2);
Таблица 5.2. Описание выводов БИС К584ВМ1
Обозначение вывода Номер контакта Назначение вывода
D 1(3 — 0) DO (3-0) DA (3-0) MI (8-0) P(W) CI СО PC СР INC PR SLJ, SRI SL2, SR2 P, G CLK Ugc GND 20; 21; 28; 29 17; 16; 15; 14 33; 34; 36; 37 44; 45; 46; 47; 1; 2; 3; 4; 5 26; 25 13 41 22 23 27 35 12; 11 6; 9 39; 40 30 31; 48 24 Входная 4-разрядная шина данных (3 — старший разряд) Выходная 4-разрядная шина данных (3 — старший) Выходная 4-разрядная шина адреса (3 — старший) Входная 9-разрядная шина микрокоманд Входная 2-разрядная шина, задающая позицию БИС ЦПЭ внутри процессора Вход переноса АЛУ Выход » » Вход переноса программного счетчика (R7) Выход переноса программного счетчика (R 7) в старшей позиции, выход старшего бита шины А Двунаправленная шина; в младшей БИС задает коэффициент пересчета в R 7, в старшей — выход старшего бита шины В Вход управления индикацией R7 на шине А Двунаправленные шины для распространения сдвигов в WR и QR Выходная шина младшего бита QR в младшей и старшего бита QR в старшей БИС ЦПЭ внутри процессора Выходы для подключения блока ускоренного переноса Вход синхронизации Напряжение питания (+1,2 В) » » (0 В)
183
мощность системы микрокоманд, ориентированных на эффективную обработку алгоритмов сложных арифметических и логических операций;
возможность одновременной обработки данных в ALU, управляемого счета адресов в R7 и индикации его содержимого на шине адреса.
Система микрокоманд. Управление БИС ЦПЭ осуществляется 9-разрядными кодами микрокоманд, содержащими три поля: 4-разрядное поле Ф, задающее арифметические или логические функции АЛУ, определенные согласно табл. 5.3;
Таблица 5.3. Кодировка поля управления ALU БИС К584ВМ1
Код микрокоманды Арифметические операции ФЗ = 0 Логические ФЗ = 1
Ф2 Ф1 ФО С1 = 1 (есть перенос) С/=0 (нет переноса) С1=Х (поразрядные)
0 0 0 0000 1111 А л В
0 0 1 В- А В-А - 1 А® В
0 1 0 А - В А - В- 1 А~©В
0 1 1 А + В + 1 А + В А л В
1 0 0 В+ 1 В А лВ
1 0 1 В+ 1 В А у В
1 1 0 А + 1 А А у В
1 1 1 А + 1 А А у В
ние Примечание (0 v 1). X — произвольное значе-
2-разрядное поле D, служащее для расширения числа возможных микрокоманд; 3-разрядное поле R, определяющее в основном номер используемого РОНа согласно табл. 5.4.
Таблица 5.4. Выбор регистров общего назначения в БИС К584ВМ1
Кодировка Я-поля Используемый RX
2 1 0
0 0 0 R0
0 0 1 R1
0 1 0 R2
0 1 1 R3
1 0 0 R4
1 0 1 R5
1 1 0 R6
1 1 1 R7
Все микрокоманды БИС делятся на шесть операционных форм, определенных табл. 5.5.
Управление позицией ЦПЭ. Задается кодом на входах РО и Р1. При этом возможно задание четырех различных алгоритмов работы блока позиционного управления, определенных в табл. 5.6.
Таблица 5.6. Определение позиции ЦПЭ К584ВМ1
Код на входах Позиция БИС в процессоре
Р1 Р0
0 0 1 1 0 1 0 1 Средняя Младшая Старшая; сдвиг двухсимвольных слов (знаки в WR и QR) Старшая; сдвиг односимвольных слов (знак в WR)
В зависимости от потенциала на входе РО старшей БИС ЦПЭ осуществляются два типа арифметических сдвигов (SAR, SAL) с одним или двумя знаками. На рис. 5.2 показаны все типы сдвигов (арифметических, логических и циклических), определяемых кодом микрокоманды согласно табл. 5.5 и потенциалом на входе позиции РО старшей БИС.
При использовании арифметического правого сдвига SAR следует помнить, что в старшем разряде рабочего регистра размножается не знак результата операции ALU, а старый знак WR.
Управление инкрементом в R7. Управление инкрементом R7 осуществляется по входам INC и PC, не входящим в шину микрокоманд БИС ЦПЭ, что открывает возможность совмещения во времени процессов обработки данных в ALU и счета в этом регистре. Вход PC управляет разрешением счета, a INC задает коэффициент пересчета в R7 согласно табл. 5.7. При организации на R7 счетчи-Таблица 5.7. Управление инкремензов R7 в БИС К584ВМ1
Код на входах Действия в R7
PC INC
0 0 (R7) . = (R7) + \
0 1 (R7): = (Я7) + 2
1 0 (Я 7): = (R7)) отсутствие
1 1 (R7): = (R7) ] счета в R7
184
Таблица 5.5. Система микрокоманд БИС К584М1
Код микрокоманды Код микрокоманды
Операция в БИС К584М1 Ф D R Операция в БИС К584М1 Ф D R
3 2 10 1 0 2 1 0 3 2 10 1 0 2 1 0
(RX): = (RX) ALU (WR) АААА 0 0 R R R (WR, QR): = SCL(WR — DI + CI, QR) 10 0 0 1 1 0 1 0
(WR): = (RX) ALU (WR) АААА 0 1 R R R (WR, QR): = SCL(WR + DI + CI, QR) 10 0 1 1 1 0 1 0
— (DO): = (DI) ALU (WR)* АААА 1 1 0 0 0 (WR, QR): = SCL(WR - RX-X+CI, QR) 10 0 0 1 0 RRR
н (WR): = (DI) ALU (WR)* АААА 1 1 0 0 1 (WR, QR): = SCL(WR + RX + CI, QR) 10 0 1 1 0 RRR
S (WR): = (DI) ALU (QR) АААА 1 1 0 1 1 § (WR. QR): = SAR(WR + CI, QR) 10 10 1 0 XXX
о е (QR): = (DI) ALU (WR) АААА 1 1 1 0 0 Л о (WR, QR): = SAR(WR + CI, QR) 10 10 1 1 0 1 0
(QR): = (DI) ALU (QR) АААА 1 1 1 1 0 е (WR, QR): = SAR(WR - DI — \ + CI, QR) 0 0 10 1 1 0 1 0
(DO) : = (DI) ALU (QR) АААА 1 1 1 1 1 (WR, QR): = SAR(WR + DI + CI, QR) 10 11 1 0 I 0
* при PR = 0 (DA) = (QR) (WR, QR): = SAR(WR - RX — 1 + Cl, QR) 0 0 10 1 1 RRR
(WR, QR): = SAR(WR + ЯХ + CI, QR) 10 11 1 1 RRR
• — (PV\ । (WR} 1 CT Л Л 1 1 1 л р р р
и U 1 1 1 и 1\ D. К
(WR): = (RX) + (DI) + CI 0 10 0 1 0 R R R (WR): = SAR(WR + CI) 0 0 0 0 1 1 1 0 1
(QR): = (RX) + (DI) + CI 0 10 1 1 0 R R R <г> (WR): = SAL(WR + CI) 0 0 10 1 1 1 0 1
(RX): = (RX) + (DI) + CI 0 111 1 0 R R R (WR): = SCR(WR + CI) 0 0 0 1 1 1 1 0 1
ГЧ (WR): - (RX) + (QR) + CI 110 0 1 0 R R R а, о (WR): = SCL(WR + CI) 0 0 11 1 1 1 0 1
S (QR): = (RX) + (QR) + CI 110 1 1 0 R R R е (WR): = SLR(WR + CI) 10 0 0 1 1 1 0 1
о (RX): = (QR) + CI 1110 1 0 R R R (WR): = SLL(WR + CI) 10 10 1 1 1 0 1
в (QR): = (WR) + (DI) + CI 0 0 11 1 1 0 1 0
(DO): = (WR) + (DI) + CI 0 111 1 1 0 1 0 (WR, QR): = SAR(WR + CI, QR) 0 10 0 1 1 1 0 1
(WR): = (QR) + (DI) + CI 110 0 1 1 0 1 0 (WR, QR): = SAL(WR + CI, QR) 0 110 1 1 1 0 1
(QR): = (QR) + (DD + CI 110 1 1. 1 0 1 0 (WR, QR): = (WR + CI, QR) 0 111 1 1 1 '0 1
(DO): = (QR) + CI 1110 1 1 0 1 0 (WR, QR): = SCR(WR + CI, QR) 1111 1 1 1 0 1
— чо (WR, QR): = SCL(WR + CI, QR) 0 10 1 1 1 0 1
(RX): = (DI) 1111 1 0 Л Л R н (WR, QR): = SCL(WR + CI, QR) 110 1 1 1 1 0 1
(DO): = (RX) 0 0 0 0 1 0 R R R а Q (WR, QR): = SLR(WR + CI, QR) 110 0 1 1 1 0 1
(QR): = (RX) 0 0 0 1 1 0 R R R е (WR, QR): = SLL(WR + CI, QR) 1110 1 1 1 0 1
S (WR): = (DI) 0 110 1 0" XXX
о (WR): = (DI) 0 110 1 1 0 1 0
е (QR): = (DI) 0 0 0 1 1 1 0 1 0
(DO): = (DI) 1111 1 1 0 1 0
(DO): = (DI) 0 0 0 0 1 1 0 1 0
Примечания: 1. АААА — функция ALU согласно табл. 5.3. 2. RRR — номер регистра RX(R7 — R0). 3. X — произвольное значение бита (Хе[0,1]). 4. Во всех операциях, кроме помеченных*, на шине DA при PR = 0 индицируется WR; во всех операцих при PR = 1 ца шине DA индицируется R7.
ка команд или микрокоманд возможна конвейерная обработка информации в ЦПЭ; управление индикацией R7 на шине адреса (DA) осуществляется с помощью входа «Приоритет» (РЯ), также не зависящего от шины микрокоманд.
Во всех микрокомандах (табл. 5.5), кроме помеченных «*» в операционной форме 1, при PR = 0 на шине DA индицируется содержимое WR, при PR = = 1 — R7. В двух отмеченных микроко
мандах при PR — 0 индицируется QR, а при PR = 1 индицируется R7.
Система синхронизации ЦПЭ. Система синхронизации БИС К584ВМ1 поясняется приведенной на рис. 5.3 временной диаграммой работы. По положительному фронту синхроимпульса CLK происходит запись микрокоманды во внутренний регистр микрокоманд ЦПЭ (MIR), поэтому информация на шине MI должна присутствовать в течение времени tMiL до поло-
186
Рис. 5.3
жительного фронта, превосходящего время ее дешифрации в ПЛМ, и во избежание гонок сниматься через время twin после него. Через время максимальной задержки информации в АЛУ tc°K данные
устанавливаются на шине выхода (DO), после чего может следовать отрицательный перепад CLK. Все регистры БИС К584ВМ1 построены в виде двухтактных схем. Запись в первую ступень осущест
187
вляется по отрицательному потенциалу CLK, во вторую — по положительному. Считывание информации на шину адреса (DA) и выход СМ всегда ведется из второй ступени регистров. Индикация информации на шине выхода (DO), выходе переноса ALU (СР), выходах Р, G и входах/выходах сдвигов (SL1, SL2, SRI, SR2) ведется непосредственно с выхода ALU, поэтому при выполнении микропрограмм можно наблюдать «отставание» информации на DA и СМ от остальных выводов на один такт.
Ниже приведены максимальные значения временных параметров (нс) ЦПЭ К584ВМ1А при Igc— 180 + 30 мА и окружающей температуре от —60 до +125°C; в скобках — для БИС К584ВМ1 : Время задержки данных в DO:
от шины входа (DI) t%? . . . 300(600) » входа переноса (CI) t?? • • • 250 (500) » » синхронизации (CLK) t??K 250(500) Время задержки выходного пе-
реноса:
от шины входа (DI) t£? . . . 150(300) » входа переноса (CI) tc? • . . 200 (400) » входа синхронизации (CLK)
tcLK .......... 150(300) Время задержки Р, G:
от шины входа (DI) t^f . . . 200(400) » входа синхронизации (CLK) 150(300) tcLK.................. 150(300)
Время дешифрования микрокоман-
ды tMiL.................100(200)
Время удержания информации на 1м1Н> tDIH входах MI, DI, СР, INC, PC tINCH............. 50(100)
Время установки INC, PC tINCL • • 100(200) Задержка адреса от CI, PR t?R, tcLK,t^c.......... 100(200)
Задержка переноса R7 t^LK • • • 100(200) » сдвигов (SL1, SL2, SRI,
SR2) от DI, PC, CLK, tsD^R, 100(200) Задержка CM от входов PO, Pl,
CLK tcP%PI, ...... 100(200)
Время действия синхроимпульса:
низкого потенциала tCLKL • • 100(300) высокого потенциала Iclkh • • 30 (700)
Время цикла tc.......... 400(1000)
Примечание. Некоторые задержки на рисунке не обозначены.
Время цикла работы ЦПЭ определяется исходя из длительности переходных процессов и может быть равно не менее 0,5 мкс при IGc = 150 мА, Uol <0,4 В и IOL = 20 мА для выходов DA, СР, Р, G; Iol= Ю мА для выходов DO, СМ; Iol — 5 мА для выходов SLI, SRI, SL2, SR2, СР, INC.
5.3. Архитектура блока микропрограммного управления К584ВУ1
БИС БМУ предназначена для формирования последовательности адресов ПЗУ микрокоманд (ПЗУМК) как функции от кодов команд, поступающих из ПЗУМК инструкций, и значения признаков модификации, поступающих в БМУ из внешних схем. БИС БМУ также формирует константы, выдаваемые из регистра команд, и осуществляет контроль питания микроЭВМ.
Структура БМУ. Блок-схема БИС БМУ приведена на рис. 5.4. БИС содержит: два 8-разрядных регистра (RIR
и RIL), играющих роль регистра команд (RI); схему образования адреса микрокоманд (PLA); блок модификации адреса (SM); 10-разрядный двухуровневый стек (STACK) регистра адреса микрокоманд (RMA); схему контроля питания (SCU); регистр микрокоманд (MIR).
БИС БМУ имеет 48 выводов, описание которых дано в табл. 5.8.
188
Таблица 5.8. Описание выводов БМУ К584ВУ1
Обозначение вывода Номер вывода Назначение вывода
D(15 - 0) М1(13 - 0) М1А(9 - 0) Ml, МО INT CLK(2, 1) Тс,с GND 15; 16; 17; 18; 10; 9; 8; 7; 11; 12; 13; 14; 6; 5; 4; 3 20; 21; 2; 1; 22; 23; 26; 27; 28; 29; 30; 31; 32; 33 46; 45; 44; 43; 42; 41; 40; 39; 38; 37 38; 37 36 47; 19 48; 25 24 Двунаправленная 16-разрядная шина данных (15-й разряд старший), выходы с ОК (IOL < 8 мА при UOL < 0,4 В) Входная шина микрокоманд Выходная 10-разрядная шина адреса микрокоманд; выходы с OK (IOL < при UOL < 0,4 В) Входы признаков модификации адресов микрокоманд Вход запроса прерывания (активен отрицательный фронт) Входы синхронизации БМУ Напряжение питания (Н-1,2 В) » » (0 В)
Особенностями БИС БМУ с функциональной точки зрения являются:
возможность выдачи в двунаправленную шину данных (D) констант, образованных на основе содержимого RI;
возможность выдачи независимой от кода микрокоманд модификации образуемого адреса микрокоманды в зависимости от кода на выводах Ml и МО и ветвлений в каждом микротакте в четыре точки: (RMX), (RM4-1), (RMA + 1) и (RMA + 2);
наличие трех уровней прерываний микропрограмм: по внешнему запросу, по включению и по кратковременному исчезновению (сбою) питания.
При подаче на вход схемы сигнала прерывания БИС БМУ генерирует на шине адреса микрокоманд код 1111111111. При включении (SET) или сбоях питания (RESET) генерируются коды 0000000000 и 1110000000. Таким образом, БМУ допускает организацию до 64 векторных прерываний на микропрограммном уровне (адреса 1110000000-1111111111), а также двух прерываний по питанию, сигнал перехода к которым генерируется внутри БИС. Схема управления стека БМУ организована таким образом, что соблюдается иерархия прерываний на микропрограммном уровне и старший приоритет имеет прерывание по включению (адрес 0000000000), затем следует прерывание по сбою питания (адрес 1110000000); низший приоритет имеет прерывание от внешних источников. Потребитель подбором номинала внешней емкости, подключаемой
ко входам питания БИС, может программировать максимальное время отсутствия питания, которое БИС воспринимает как сбой. Использование в БМУ двухуровневого стека RMA позволяет организовать прерывания и подпрограммы на микропрограммном уровне единичной кратности вложения.
Система микрокоманд. Длина микрокоманды БИС БМУ зависит от объема адресуемой ей памяти (256—1024 слова) и лежит в пределах 12—14 разрядов. Микрокоманда содержит три поля: Ф — двухразрядное поле, определяющее один из четырех режимов работы БИС БМУ согласно табл. 5.9; А — поле (от 8 до 10 разрядов), определяющее алгоритм образования адреса в PLA согласно табл. 5.10'; Р — 2-разрядное поле, определяющее прием / выдачу информации в регистре команд БИС согласно табл. 5.11.
Действия, определяемые полями Ф, А и Р, а также модификация адреса в SM в принципе независимы и могут производиться параллельно, что обеспечивает высокую эффективность микропрограмм. Исполнение микрокоманд ВХ и ВЫХ переключает БИС БМУ на использование другого RMA, поэтому они позволяют организовать вход и выход в микроподпрограммы. Микрокоманда ВХ позволяет из любой ячейки ПЗУМК перейти в одну из 32 точек входа подпрограммы. С помощью микрокоманды ВЫХ для каждой из 32 подпрограмм возможен выход в восемь точек относительно адреса микрокоманды ВХ.
189
Таблица 5.9. Режимы работы блока микропрограммного управления
Сигнал на входах Действия в БИС Режим работы
Ф1 ФО Ml МО
1 0 X X 0 1 (RMA): = (RMA): = (RMA) + 1 (RMA) - 1 Счет (Сч)
0 0 0 1 0 1 0 0 1 1 II II II II (О + 1 Л (С)+ 2 1 (0-1 ( (С) ) (С) определяется по табл. 5.10 с анализом RIS Адресация по RIS (О
0 1 0 1 0 1 0 0 1 1 >3 >3 >3 >3 II II II II (Л) + 1 Л (Л) + 2 1 (А) — \ ( (Л) J (А) — содержимое Л-поля команды Режим принудительной адресации (ПА)
1 1 0 1 0 1 0 0 1 1 II II II II Т-’Т'Г S (С) + 1 л (С)+ 2 1 (C)-l f (С) J (С) определяется по табл. 5.10 с анализом RIL Адресация по RIL (М)
Примечание. RMA — регистр текущего адреса микрокоманды в стеке
Таблица 5.10. Система микрокоманд БМУ К584ВМ1
Мне-МОНИ-ка Содержимое Л-поля Генерируемый СОА адрес Содержимое RIS или RIL
Я9 Л8 Л7 А6 А5 А4 Ат, А2 А[ Aq С9 С8 С7 С6 с5 с4 Сз с2 С1 с0 Bl Bq ^5 В4 Вт, В2 В [Bq
АДМ АДС АТР ATM АТС ВЫХ* ПТР АБ X X 0 0 X X X X X X X X 0 1 X X X X X X XX 1 0 оххххх XXI 0 1 охххх XXI 0 1 1 X X X X XXI 101 1 X X X XXI 1 1 0 0 X X X X X 1 1 1 0 1 X X X Ад Ag А$ Л4 yf-g Л2 А] Ад Bi Вд Ад Л8 А5 А4 Л, Ад ВтВ1 Ад Л8 В2 Bi в0 л4 Л3 Л2 Л Ио Ад Ag В} В2 в, в0 А} Л2 Л Ио Ад Л8 В7 Вд в5 В4 А3 А2 Л Ио Pg Pg Р7 Рд р5 р4 р3 р2 р,р0 + 0 0 0 0 0 0 0 Л, Al Ад Ад Ае Л2 Л, л0 р4 р, р2 plP(, Ад Л8 В7 Вд В5 В4 By В2 BtBg X X X X X X XX X X X X X X XX X X X X X X XX X X X X X X XX X X X X X X XX хххххххх хххххххх хххххххх
вмп XXI 1 1 1 0 X X X XXI 1 1 1 0 X X X X X 1 1 1 1 0 X X X X X 1 1 1 1 0 X X X XXI 1 1 1 0 X X X XXI 1 1 1 0 X X X XXI 1 1 1 0 X X X X X 1 1 1 1 0 X X X Ад Ag 0 1 | 1 IB, BtB0 Ад Ag 0 1 i i о В2 BiBg Ад Ag 0 1 i i о В2 В^д Ад Ag 0 1 1.10 В, BtB0 Ад Ag 0 1 i ] о В2 В^д Ад Ag 1 1 о 0 0 В2 BiBg Ад Ag 1 1 о 0 1 В2 BtBg Ад Ag 1 0 в5 В4 В2 В2 В^д оххххххх 1 1 0 1 X X X X 1 1 0 1 X X X X 1 1 1 0 X X X X 1 1 1 1 X X X X 1 1 0 0 0 X X X 1 1 0 0 1 X X X 1 0 X X X X X X
ВХ* X X 1 1 1 1 1 X X X Ад Ag 0 1 о о 0 Л2 Л|Л0 хххххххх
Примечание. Сд — Сд — код на выходе PLA, впоследствии может модифицироваться в SM; Pg — Pq — содержимое рабочего RMA\ Ад — Aq — содержимое MIR(J1 — 2); В2 — Bq — содержимое RIS или RIL согласно табл. 5.9; X — произвольное значение бита (X < [0,1]).
* Происходит переключение стека.
Система синхронизации БИС БМУ. Система синхронизации БИС БМУ несет функциональную нагрузку. Работа БМУ
синхронизируется двумя синхросериями CLK1 и CLK2. По положительному фронту CLK1 производится прием кодов
190
Таблица 5.11. Управление работой регистра команд БМУ
Содержимое Р-поля Функция Информация на шине D
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Р1 РО
0 0 1 1 0 1 0 1 Отсутствие действий (NOP) Запись данных в RIS и RTL из D (Зп) Считывание RIL в младшие разряды Р(СчМ) Считывание RIL в старшие разряды £>(СчС) 1111111111111111 1111111111111111 00000000 B~j Bq Bj ВА В% В2 В\ Bq Bj В6 В5 ВА By В2 В\ Во 0 0 0 0 0 0 0 0
Рис. 5.5
микрокоманд в MIR. По отрицательному фронту CLK2 происходит прием данных с D в RIS и RIL По положительному фронту CLK2 фиксируется содержимое RMA.
На рис. 5.5 приведена временная диаграмма работы БМУ. Синхроимпульс CLK1 положительным фронтом стробирует запись микрокоманд в MIR. Микрокоманда на входах MI должна быть установлена за время tMiL до синхроимпульса и tMiH после него во избежание гонок. При считывании содержимого RI в шину данных (D) информация выдается с задержкой tcLKi, связанной с необходимостью дешифрирования микрокоманды и переключения выходных каскадов шины D. Отрицательный фронт CLK2 стробирует прием данных в RI, поэтому информация на шине данных должна
быть установлена за время tDL до CLK2 и tDH после него. Подача самого фронта не может быть осуществлена ранее чем через время дешифрирования микрокоманды (tczx/) после положительного фронта CLK1.
В период между отрицательным и положительным фронтами CLK2 происходит генерация адреса микрокоманды и его модификация в блоке модификации адреса. Положительный фронт CLK2 стробирует фиксацию образованного адреса в RMA, поэтому время действия отрицательного потенциала CLK2 (tcu) должно превосходить время образования адреса, а информация на шине модификации (М) должна присутствовать за 1ml до CLK2 и за tMH после положительного фронта CLK2. Установка нового адреса на шине микрокоманд происходит через
191
время tCLK после его фиксации в RMA.
При подаче на вход прерывания (INT) БИС БМУ отрицательного фронта осуществляется переключение RMA по отрицательному фронту CLK2 и установка по положительному фронту CLK2 в нем кода 1111111111. Минимальная длительность сигнала прерывания равна tINT. Значения основных временных параметров (нс) БИС К584ВУ1 (К584ВУ1А) при IGC = = (150 + 25) мА и ТАТВ, равном от —60 до 125°C, приведены ниже:
Страховое время удержания ин-
формации на входах:
микрокоманды (MI) tMiN 100(50)
данных (D) tDH............ 100(50)
модификации (М) tMH . . . 100(50) Время установки информации на
входах:
микрокоманды (MI) tMJL... 40 (40)
данных (D) tDL............. 40(40)
модификации (М) tML . . . 200(100) Время задержки информации на
выходах:
данных (D) tcLK]......... 400(200)
адреса микрокоманды (MIA)
Iclk..................... 350(200)
Время действия синхроимпульсов:
отрицательного CLK1 tCLi 100(50) положительного CLK1 tCH] 400(250) отрицательного CLK2 tCL2 310(200) Время дешифрирования микро-
команды ..................... 90(50)
Время действия сигнала прерыва-
ния tINT................... 100(100)
Время цикла tc................. 500(300)
Схема контроля питания. Встроенная внутрь БИС БМУ схема контроля питания предназначена для автоматической генерации адресов микропрограмм прерывания по включению либо сбоям питания. Особенностью SCU является возможность ее работы при наличии напряжения на любом из двух входов питания БИС. При этом схема распознает три комбинации на входах питания (01, 10 и 11) и на их основе генерирует соответствующие адреса микрокоманд. На рис. 5.6, а приведена схема включения
БМУ, на которой входы питания (UGC1 и Ugc2) подключены через индивидуальные резисторы к источнику напряжения. Один из входов (UGC2) подключен через емкость С к общей шине (GND).
До подачи питания на обоих входах установлен нулевой потенциал (00). При включении питания на входах UGCb UGC2 устанавливается комбинация 10, которая приводит к выдаче из SCU сигнала SET на установку RMA в состояние 0000000000, которое держится до установки на обоих входах питания комбинации 11, после чего сохраняется в течение еще пяти тактов (рис. 5.6,6).
При «кратковременных» сбоях питания (на время £3^т) на входах питания устанавливается обратная комбинация сигналов (01), что приводит к выдаче из SCU сигнала установки RMA в состояние lllOOOOOOO(KESET), которое держится также до установки питания на обоих входах (И) и сохраняется в течение еще пяти тактов (рис. 5.6, в). Таким образом, при включении питания на выходе БМУ держится код 0000000000 в течение времени t = fi + t2 = т + 5tc, а при сбое питания — код 1110000000 в течение времени t = t3 + 5tc, где tc~ время цикла CLK2; т — время заряда С-цепочки; г3—время исчезновения питания.
Так как цепи питания плат имеют собственные емкости и напряжение питания устанавливается не одновременно во врей микроЭВМ, то после его включения необходимо страховое время, в течение которого машина не выполняла бы программ, а ждала окончательной установки питания. При включении питания это время в БМУ составляет как минимум т + 5fc, а после сбоя — 5tc, что служит гарантией правильного пуска микроЭВМ после установки питания.
При переключении емкости С на другой вход питания БМУ адреса прерываний и сбоев автоматически меняются местами.
5.4. Архитектура контроллера состояний К584ВГ1
КС предназначен для обработки, формирования и хранения признаков ветвлений программ и микропрограмм и является функционально и структурно завер-
192
шенным элементом с микропрограммным управлением. БИС широко применяется при разработке микроЭВМ и различных специализированных устройств, содержащих регистр состояний, таймеры, устройства для логической обработки данных и т. д.
Структура БИС. Структурная схема БИС КС приведена на рис. 5.7. КС содержит: 10-разрядный регистр микрокоманд (MIR); 8-разрядный регистр состояний (KS); 16-разрядный докодер нуля (DZ); блок битовых операций (BU); два таймера (ТМВО и TMR1); семивходовый коммутатор условий (МСХ); триггер задержки условий (ТУ); схему формирования признаков (PLA).
7 С. Т. Хвощ и др.
193
Описание выводов КС приведено в табл. 5.12. БИС ориентирована на работу с двунаправленной 16-разряд ной магистралью D(15 — 0). Схема имеет 48 выводов и реализуется на основе И2Л-технологии.
щийся функцией: содержимого RS; информации на входах MUX; результатов счета в таймерах; результатов обработки в BU.
В один такт возможна одновременная проверка нескольких признаков, установ-
Таблица 5.12. Описание выводов БИС контроллера состояний
Обозначение вывода Номер контакта Назначение вывода
D(15 - 0) М1(9 - 0) Y(9 - 0) Z PR BI(1, 0) ВО(1, 0) CLK(2, 1) Ugc GND 18; 17; 16; 15; 14; 13; 12; 11; 10; 9; 8; 7; 6; 5; 4; 3 27; 26; 25; 31; 32; 33; 34; 30; 29; 28 1; 47; 46; 43; 32; 41; 40; 39; 38; 37 2 23 19; 21 20; 22 36; 35 48 24 16-рязрядная двунаправленная шина данных; служит для приема информации в RS, DZ, BU и таймеры и выдачи из RS, BU и таймеров Входная шина микрокоманд, служит для подачи в БИС КС управляющей информации, настраивающей ее на выполнение определенных микрокоманд Входы внешних условий, анализируемых в БИС КС Двунаправленный вход/выход декодера нуля; служит для выдачи из БИС КС признака нуля (потенциал 1) и для наращивания разрядности при использовании нескольких БИС Вход приоритета, управляет индикацией содержимого таймеров на D; при PR = 0 независимо от кода и Ml D индицирует содержимое TMR0 и TMR1 Входы таймеров; служат для подключения к внешним источникам информации или для наращивания разрядности таймеров: считают отрицательные фронты, частота следования которых не более, чем у CLK2 Выходы переноса таймеров служат для наращивания разрядности счетчиков при объединении нескольких таймеров. Сигнал переполнения появляется при сравнении содержимого счетчика таймера (Ст) с содержимым его регистра пересчета (RGT) ', при этом счетчик обнуляется, а соответствующий триггер RS (Т10 или Т12) устанавливается в 1. Сигнал на выходе таймера имеет отрицательную полярность и может использоваться для выдачи запросов прерываний по переполнению таймеров Входы синхронизации БИС КС Напряжение питания (4-1,2 В) » » (0 В)
При работе в КС формируются различные признаки (признак «нуля», «знака», «переполнения» и т. д.), которые заносятся в RS. В U позволяет производить проверку любого бита D, а также выделение или маскирование информации на этой шине. С помощью таймера можно производить подсчет различных сигналов или признаков, причем счет в таймерах выполняется как по внешним сигналам, подаваемым на их входы (BI0 и BI1), так и по микрокомандам. PLA формирует на выходе код (МО и Ml), модифицирующий адрес в БМУ или в R7 ЦПЭ, являю
ка групп триггеров в RS, счет в таймерах и работа BU. КС позволяет наращивать длину таймеров, разрядность шины D и RS, число подключаемых к MUX условий за счет использования нескольких БИС.
Система микрокоманд КС. 10-разряд-ная микрокоманда КС содержит три поля: Ф - 3-разрядное поле, управляющее режимом работы КС; Т— 4-разрядное поле, выбирающее в основном триггеры RS, участвующие в микрооперации; Р — 3-разрядное поле, задающее номер проверяемого входа условий. Система микро-
194
Таблица 5.13. Система микрокоманд БИС КС К584ВГ1
Вре-мя рабо-ты Микрокоманда Операция в БИС Информация на выходах
Ф т р • D* M
210 3210 210 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 1 0
Проверка признаков ООО 001 хххх хххх XXX XXX Запись условий в триггеры RS(3 -0), выбранные полем Г, анализ входов условий У(б — 0), выбранных полем Р Анализ триггеров RS(3 — 0), выбранных полем Т, и входов У(б —0), выбранных полем Р по правилу: ТУ = 00 ГУ =01 ТУ = 10 ГУ= 11 1111111111111111 1111111111111111 1 1 1 1 0 0 1 0 0 1
Проверка УО и ТУ, обмен AS с шиной D 100 101 хххх хххх хххх хххх XXX XIX 1ХХ XXX Проверка У0 и ГУ в PLA по правилу: ТУ У0 = 00 ГУ У0 = 01 ТУ У0 = 10 ТУ У0 = 11 Запись данных в RS(13 — 10), выбранные полем Г из D(15 — 12) Запись данных в RS(3 — 0), выбранные полем Г из D(ll~8) Чтение RS(13-00) в D(15-8) 1111 111111111111 i i 0 0 1 0 0 1 1 1 1 1 1 1
|1 1 1 1 111111111111
1111 i i i T~| iiii iii
]x X X X X X xj 111111111
Битовые операции 010 хххх 000 001 010 он 100 101 по 111 1(12): = У(7) 1(10): = (Z)z, i = 15 4-0 (определено Г) Т(10): = Dz, /=154-0 (определено RjGB) (RGB): = MI(I) (RGB): = D(15 4- 0) (определено T) RS(0) — D„ i = 154-0 (определено T) RS(0): = Dt, i = 15-e-0 (определено RGB) NOP 1111111111111111 1 1
011 хххх* 000 001 010 011 100 101 по 111 NOP Проверка Z>z, i= 15 4-0 (определено T) Проверка Z)z, /=154-0 (определено RGB) NOP NOP Маскирование Z>z, /= 154-0 (определено T) Маскирование Dz, /=154-0 (определено RGB) NOP 1111111111111 11 1 1 1 A 1 A i i i i
Продолжение табл. 5.13
Таблица 5.14. Выбор входов условий КС
Содержимое Р-поля Номера проверяемых входов MUX
РЗ Р2 Р1
0 0 0 Y0
0 0 1 Y1
0 1 0 Y2
0 1 1 Y3
1 0 0 Y4
1 0 1 Y5
1 1 0 Y6
1 1 1 Отсутствие действий
команд приведена в табл. 5.13. Кодировка P-поля расшифровывается в табл. 5.14. Алгоритм работы поясняется табл. 5.15. Табл. 5.16 определяет установку регистра указателя бита BU, а табл. 5.17 определяет номер используемого бита шины D и BU. В табл. 5.18 устанавливается связь между кодировкой Т-поля и выбором триггеров RS при их. установке или проверке.
Временная диаграмма работы. Система синхронизации БИС КС несет функциональную нагрузку. Работа КС синхронизируется двумя сериями (CLK1 и CLK2), причем по положительному фронту CLK1 производится прием кодов микрокоманд в MIR, зс по отрицательному фронту CLK2 фиксируется содержимое триггеров RS. Временная диаграмма работы КС приведена на рис. 5.8.
Положительный фронт CLK1 стробирует прием информации в MIR, TY, таймеры и фиксацию содержимого RGB BU. Ниже приведены максимальные значения основных временных параметров (нс) БИС КС К584ВГ1 (К584ВГ1А):
Страховое время удержания информации на входах MI, D, Y, tDH> tMIH> *ун............... 100(50)
Время установки информации на
входах MI, D, Y tMIL, tDL, tYL 50(50) Время дешифрования микро-
команды .................. 200(100)
Время действия синхроимпульсов:
отрицательного CLK1, CLK2, входов таймеров (Cl) tCLb tCL2> *BIL.............. 100(50)
положительного CLK1 tCH1 400(200) Время задержки информации на
выходах:
данных (D) t^LK.......... 50(50)
модификации (М) . 200(100)
переноса таймера от отрицательного и положительного
196
Таблица 5.15. Закон формирования сигналов на входах Ml, МО контроллера состояний
Код на входах PLA Код выхода PLA Действия в БМУ при подключении ко входам Ml, МО Действия в R7 ЦПЭ при подключении к INC PC
Выход PS (ТУ) Выход MUX(YX) Ml МО
0 0 1 1 (RMA); = (Q (R7): = (R7) + 0
0 1 0 0 (RMA): = (Q + 1 (R7): = (R7) + 1
1 0 1 0 (RMA): = (Q - 1 (R7): = (R7) + 2
1 1 0 1 (RMA): = (Q + 2 (R7) :—(R7) + Q
Таблица 5.16. Установка RGB тетрадами из шины D(15 — 0) согласно кодировке Т-поля микрокоманды
Установка ре-гистра указателя бита (RGB) ВU Содержимое Г-поля
3210 3210 3210 3210 3210
0000 0001 0010 0100 1000
RGB3 RGB2 RGB1 RGB0 0 0 0 0 3 •2 1 0 7 6 5 4 11 10 9 8 15 14 13 12
Примечание. Микрокоманды, содержащие в T-поле более одной единицы, в этом формате являются запретными.
Таблица 5.17. Проверка битов шины D по содержимому Г-поля или RGB
Содержимое Г-поля Номер проверяемого бита шины D(15 — 0)
Г-поле RGB 1514131211 109876543210
ТЗ RGB3 11111 11100000000
Т2 RGB2 11110 00011110000
Т1 RGB1 11001 10011001100
ТО RGB0 10101 01010101010
перепада CLK1 (СО), tBOL, tBOH............................ 100(70)
декодера нуля (Z) от данных
(D) CD.......................... 100(70)
Время цикла tc.................. 500(300)
5.5. Архитектура магистрального приемопередатчика К584ВВ1
БИС МПП предназначена для приема, хранения и передачи байтов информации между тремя двунаправленными магистралями. Две магистрали предназначены для внутрипроцессорного обмена, а третья умощненная магистраль — для организации интерфейса микроЭВМ и работы на согласованные линии связи.
МПП реализует паритетный контроль данных, проходящих по системной маги-
Таблица 5.18. Стробирование триггеров RS из Г-поля микрокоманды
Код в Г-поле микрокоманды Выбор триггеров RS согласно формату микрокоманды
3210 Т13 Т12 Т11 тю тоз Т02 ТО1 ТОО
0000
0001 — — — + — — — +
0010 — — + — — — + —
ООН — — + + — — + +
0100 — + — — — + — —
0101 — + — + — + — +
оно — + + — — + + —
0111 — + + + — + + +
1000 + — — — + — — —
1001 + — — + + — — +
1010 + — + — + — + —
1011 + — + + + — + +
1100 + + — — + + — —
1101 + + — + + + — +
1110 + + + — + + + —
1111 + + + + + + + +
Примечания: 1. « + » — выбор соответствующих триггеров по записи или считыванию; « —» —не использование триггеров в микрокоманде. 2. При выборе нескольких триггеров на запись производится одновременная их установка согласно информации на входах, при выборе на считывание — производится их чтение в шину D или анализ по ИЛИ их содержания на входе PLA.
страли, а также осуществляется электрический контроль линий связи.
Структура БИС. Структурная схема МПП приведена на рис. 5.9. БИС содержит: два регистра данных (R1 и R2); пять мультиплексоров (MUX1 — MUX5); схему паритетного контроля (PCI/); регистр микрокоманд (MIR); три двунаправленные магистрали (Ml, М2, М3).
Описание выводов МПП приведено в табл. 5.19. БИС имеет 48 выводов и реализована на основе ТТЛШ-технологии.
Система микрокоманд МПП. Задание функции, исполняемой МПП в каждом
197
такте, производится подачей в шину микрокоманд 8-разрядного кода. Младшие разряды шины микрокоманд М 1(3 — 0) предназначены для управления передачами по магистрали MI и приемом в R1, старшие разряды М1(7 — 4) — для упра
вления передачами по М2 и приемом R2. Действия в БИС в соответствии с кодом микрокоманды М1(3 — 0) и МЦ7 — 4) приведены в табл. 5.20 и 5.21. Рис. 5.10 иллюстрирует выполнение микрокоманд каждым из подканалов БИС.
198
Таблица 5.19. Описание выводов МПП К584ВВ1
Обозначение вывода Номер контакта Назначение вывода
М 1(3-0) М1(7 — 4) CLK(1,2) RD (3-1) WR(2,1) MI (7-0) M2(7—0) M3(7—0) К А иСс GND 14; 15; 16; 17 8; 9; 10, 11 7; 18 42; 6; 19 12; 13 28-25; 23-20 45-48; 2-5 41-38; 35-32 36 37 29; 43; 44 1; 24; 31; 30 Входная шина микрокоманд; управление Ml и М3 согласно табл. 4.23 Входная шина микрокоманд; управление М2 и М3 согласно табл. 4.24 Входы стробов приема микрокоманд; по М1(3 — 0) и М1(7—4) соответственно Входы стробов чтения информации в Ml, М2, М3 (активен низкий потенциал) Входы стробов записи информации в R2, R1 (активен отрицательный фронт) Двунаправленная параллельная внутриблочная шина данных с OK (I0L < 8 мА при UOL < 0,4 В) То же Двунаправленная параллельная системная шина данных с ОК (I0L < 16 мА при U0L< 0,4 В и Ice < 150 мА или Iql< 53 мА при U0L < 0,7 В и 1Сс < 200 мА); выходные каскады с защитой от перегрузок, входные с гистерезисом (U<j> 0,4 В) Двунаправленный канал паритетного контроля данных в М3 (IOl < 8 мА при Uql < 0,4 В) Двунаправленный канал паритетного контроля данных в М3; каскады организованы как в магистрали М3 Напряжение питания ( + 5 В) » » (0 В)
Таблица 5.20. Система микрокоманд первого подканала МПП
Код микрокоманды (MI) Действия в первом подканале МПП Работа PCU
3210
1111 NOP* NOP
1 1 10 R2-* Ml NOP
1101 Ml^ RI-> М3 К-* А
1100 MI -» RI А-* А***
1011 RI -> Ml NOP
1010 R1-* Ml NOP
1001 R1-* М3 К-* А
1000 М3 -> RI А-* А"**
01 1 1 NOP NOP
01 10 M2-* M/*** NOP
0101 Ml-* М3 К-*.А
0100 M3-+ Ml Д-> А"**
001 1 NOP К-* А
0010 М3 -> Ml А^К**
0001 Ml-* М3 А
0000 NOP А-* К**
* NOP - отсутствие действия.
** PCU -осуществляет передачи А. если
имеется выдача в М3 во втором подканале.
*** Одновременные передачи Ml -* М2 запрещены. М2->М1 и
Таблица 5.21. Система микрокоманд второго подканала МПП
Код микрокоманды (MI) Действия во втором подканале МПП Работа PCU
7654
1111 NOP* NOP
1110 RI-* R2 NOP
1101 М2-* R2-* М3 К^А
1100 М3^> R2-* М2 А-* К**
1011 М2~* R2 NOP
1010 R2-* М2 NOP
1001 R2 -* М3 А
1000 М3 - R2 Л-> К**
0111 NOP NOP
оно Ml^ М2*** NOP
0101 М2 -> М3 А
0100 МЗ-* М2 А-* К**
ООП NOP К-* А
0010 М3 -> М2 А-*К**
0001 М2^ М3 К^А
0000 NOP А^К**
* NOP - отсутствие действия.
♦* PCU - -осуществляет передачи К-+А, ес-
ли имеется выдача М3 во втором канале
*** Одновременная передача М2-^М1 запрещена. Ml-* М2 и
199
При приеме информации в МПП из магистрали М3 в PCU осуществляется передача контрольных разрядов, образуемых как «сумма по модулю два» передаваемой информации и входного сигнала от входа А к выходу К; при выдаче — в обратном направлении — от К к А. Если же магистраль М3 работает одновременно на вход и на выход, то формирование контрольных разрядов осуществляется как при выдаче, т. е. от К к А.
временная диаграмма работы МПП. БИС синхронизируется тремя группами синхросерий (RD, WR и CLK). Первая группа серий (CLK1, CLK2) стробирует занесение кодов с шины микрокоманд в MIR, причем положительный фронт CLK1 стробирует фиксацию разрядов М 1(3-0), a CLK2 - разрядов М1(7-4). По отрицательным фронтам второй группы синхросерий (WR1 и WR2) производится занесение данных в соответствующие регистры (R1 и R2). Стробирование выдачи в магистрали Ml и М2 производится низким потенциалом на входах RD1 и RD2 соответственно. Выдача информации в магистраль М3 стробируется низким потенциалом на RD3, при этом одновременно включается схема контроля коротких замыканий, которая в случае возникновения перегрузок по току в М3 отключает выходные каскады перегруженных разрядов.
Особенностью выходных каскадов магистрали М3 также является авторегулирование нагрузочной способности. При мА и l/OL^0,4 В по всем выводам БИС потребляет ток 1СС^150 мА; при мА и Uol^0,7 В — ток 7сс^2ОО
мА. При U0L> 0,8 В включается схема защиты, и выходные каскады поразрядно отключаются. Особенностью входных каскадов М3 является наличие гистерезисной характеристики с l/G^0,4 В.
Значения основных временных параметров БИС, соответствующих временным диаграммам работы в регистровом режиме без PCU и безрегистровом с контролем четности (рис. 5.11) приведены ниже:
min max
Длительность CLK11, CLK12,
tWRL.........................20 -
Длительность RD1, RD2, RD3 15 —
Время установки микрокоманды
tMIL, tMIH...................15 —
Время установки данных tDL, tDH.............................15 -
Время задержки данных от CLK tD...............................- 15
Время трансляции через PCU
<tr...........................— 25
Расстояние между CLK1 и CLK2
Время цикла tc в режимах: регистровый с PCU , . . .120 регистровый без PCU . . .100 безрегистровый с PCU . . .100 безрегистровый без PCU 70
5.6. Архитектура блоков ускоренного переноса К133ИП4,
К155ИП4, К134ИП4, К1533ИП4
Блоки ускоренного переноса (БУП) предназначены для организации цепей сквозного распространения сигналов переносов в процессорах, построенных с использованием нескольких БИС ЦПЭ. Цен-
200
тральный процессор К584ВМ1 ориентирован на применение БУП К133ИП4, К155ИП4, К1533ИП4. В режиме пониженного потребления системы ЦПЭ может работать с БИС К134ИП4.
Структура БУП. Функциональная схема БУП К133ИП4, К134ИП4, К155ИП4, К1533ИП4 приведена на рис. 5.12. Одна микросхема рассчитана на подключение до четырех секционных микропроцессоров и упакована в 16-выводной корпус.
БУП генерирует три сигнала ускоренного переноса (С7, С2, СЗ) и каскадные сигналы образования и распространения ускоренного переноса (Р, G). В табл. 5.22 приведено правило формирования выходных сигналов в зависимости от кодов на входе переноса (СО) и групповых входах образования и распространения переносов (РО, GO, Pl, Gl, Р2, G2, РЗ, G3).
Организация процессоров. При подключении к БПУ микросхем с высоким
201
CO GO PO G1 P1
G2 P2
G3 P3
Таблица 5.22. Правило формирования выходных сигналов БУП
Входы БУП Выходы БУП
СО PO GO Pl Gi Р2 G2 РЗ G3 Cl С2 СЗ Р G
X 1 1 0 1 X X 1 0 1 X 0 0 0 1 1
X X X 1 1 X 1 1 1 X 0 1 X 1 X XXXIX X 0 X X 0 1X0X0 0 0 0 1 1 1
X X X X X 1 1 XXXI 1 IX X . 1 1 1 X 1 X 0 1 X 1 X 1 X X X X X X 0 X X X X 0 X X 0 X 0 X X 0 X 0 1 X 0 X 0 X 0 0 0 0 0 1 1 1 1
X X X X X 1 1 X X X 1 1 1 X X 1 1 1 X 1 X 1 1 X 1 X 1 X X X X X X 1 X X X X 0 X X 0 X 0 X X 0 X 0 0 X 0 X 0 X 0 1 1 1 1 0 0 0 0
1 X X X X 1 X X XXIX XXXI 0 0 0 0 1 1 1 * 1 0
Примечание. 1— высокий потенциал; 0 — низкий потенциал; X — произвольное значение.
активным потенциалом входного переноса (СО) во всех нечетных уровнях каскадирования следует осуществлять перекрестное включение выводов Р, а во всех четных — прямое. На рис. 5.13 показана организация 64-разрядного процессора с использованием микросхем К584ВМ1. Как следует из рисунка, внутри 16-разрядных групп первой ступени ускорения осуществляется перекрестное, а на второй ступени — прямое подключение выводов.
Время цикла процессоров с произвольной разрядностью при использовании нескольких уровней ускорения (к) может быть рассчитано так: п tc > tc" + ] -jk [ Х
где £сп — время цикла процессорной секции; п - число секций; %** - максимальная задержка в БУП; ] [ - округление в сторону больших до ближайшего целого числа.
При использовании одного уровня каскадирования БУП с последовательным переносом между каскадами так: п п
tc>^" + ]1r[xf"6- + (]7[-l)x^,
где fp8 — время генерации сигналов Р, G в БИС микропроцессора.
Значения основных параметров БУП К133ИП4, К134ИП4, К155ИП4, К1533ИП4 приведены в табл. 5.23.
Таблица 5.23. Основные параметры БУП
Параметр Значение
min type max
Напряжение питания UCc, В Ток потребления /сс, мА: 4,5 5 5,5
202
ЦПЭ К584ВМ1
Продолжение табл. 5.23
Параметр Значение
min type max
для К133ИП4, К155ИП4 59 65 72
для К134ИП4 5 5,6 6
» К1533ИП4 Входной ток логического нуля //£, мА: 8 10 12
для К133ИП4, К155ИП4 -3,2 — -16
для К134ИП4 -0,18 — -1,44
» К1533ИП4 Максимальная задержка /тах, нс: -0,20 — -1,60
для К133ИП4, К155ИП4 — — 22
для К134ИП4 — — 200
» К1533ИП4 Диапазон рабочих температур ТАТВ: — 20
для К133ИП4, К155ИП4, К1533ИП4 -10 — + 70
для К133ИП4, К1533ИП4 -60 — + 125
для К134ИП4 -60 — + 85
5.7. Основные электрические и эксплуатационные параметры БИС серии К584
Микросхемы серии К584 разработаны на основе И2Л и маломощной ТТЛШ-техно-логии и предназначены для использования в составе специализированных систем средней производительности и небольшого потребления энергии. Все БИС комплекта прямо сопрягаются со стан
дартными ТТЛ-схемами. Значения основных электрических и эксплуатационных параметров приведены в табл. 5.24. Механические и климатические воздействия должны соответствовать ОСТ 11.348.914 — 83. При конструировании систем на основе БИС комплекта К584 следует учитывать возможность изменения энергопотребления и быстродействия БИС в широком диапазоне. На рис. 5.14 приведены зависимости быстродействия И2Л БИС (а) и нагрузочной способности выходов (б) от тока питания. Для ЦПЭ К584ВМ1 номинальный ток инжекции IGN = 180 мА, для БМУ К584ВУ1 и КС К584ВГ1 IGN = 150 мА. На рисунках приняты обозначения: tc— время цикла БИС при выбранном IGN; ^—номинальное время цикла (tN = tc при IC = IGN; I0L— нагрузочная способность выхода при выбранном IGN и L/ol>0,4 В; IN--номинальная нагрузочная способность выхода (IOl=in при IGC = IGN).
Схемы входных, выходных и двунаправленных каскадов И2Л БИС серии К584 (01, /1, /01) приведены на рис. 5.15. Зависимость входного тока от напряжения для И2Л входных каскадов дана на рис. 5.16, а. Схемы стандартного ТТЛ-входа МПП (12) и входа с гистерезисом (/4), а также входа с открытым коллектором (ОЗ) и входа М3 иллюстрируются на рис. 5.15. Передаточная характеристика входного каскада с гистерезисом приведена на рис. 5.20,6. Параметры входных и выходных каскадов И2Л БИС серии К584 приведены в табл. 5.25, а ТТЛШ БИС — в табл. 5.26.
203
Таблица 5.24. Основные электрические и эксплуатационные параметры БИС серии К584
Параметр Условие измерения Значение
min type max
Напряжение питания, В: Ucc Татв — 4,5 5 5,5
Ugc = (-60 4- +125) °C 1,0 1,2 1,4
Входное напряжение, В: логического нуля UIL [7СС=4,5 В 0 — 0,8
логической единицы UCc=5,5 В 2,0 — 5,5
Выходное напряжение, В: логического нуля Uql UCC= 5,5В — — 0,4
логической единицы U0H Ucc= 4,5 В 2,4 — —
Допустимое напряжение на входах Ub В Татв = -1,5 — 6,0
Ток питания инжекционных БИС Iqc, мА = (-60 = +125) °C UGC = +1,2 ±0,2 В o,iz™ I GN 2/gat
Диапазоны рабочих температур ТАТВ, °C Ucc= (4,5 = 5,5) В -60 + 25 + 125
Рис. 5.15
204
О
а)
I/, мкА
Рис. 5.16
Таблица 5.25. Входные и выходные каскады инжекционных БИС серии К584
Обозначение Тип каскада ЬнШи мА/мА Iol! Vol* mA/B Обозначение Тип каскада haiku мА/мА J0zlU0b мА/B
ЦПЭ К 584BMI
DI(3-0) II 0,25/0 — DO(3—0) 01 — 10/0,4
Р(1-0) И 0,25/0 — DA (3-0) 01 — 16/0,4
М 1(3-0) II 0,30/0 — SRI, SL1 IO1 0,25/0 5/0,4
PC, CLK II 0,50/0 — SR2, SL2 IO1 0,25/0 5/0,4
INC, СР II 0,25/0 — CM 01 — 5/0,4
CI II 0,25/0 — CO 01 — 10/0,4
Р, G 01 — 16/0,4 PR II 0,25/0 —
БМУ К ''584ВУ1
D(15 — 0) 101 0,25/0 10/0,4 CLK(2,1) II 0,30/0 —
M 1(13-0) II 0,25/0 — M(l,0) II 0,25/0 —
INI II 0,25/0 — MIA (9-0) 01 — 16/0,4
КС Kt 184ВГ1
D(15 — 0) 101 0,25/0 10/0,4 CO (1,0) OI — 5/0,4
Y(9 — 0) II 0,25/0 — z IO1 0,25/0 5/0,4
CLK(2,1) II 0,30/0 — PR II 0,25/0 —
CI(l,0) II 0,25/0 — MI (9-0) II 0,25/0 —
M(l,0) 01 — 5/0,4
Таблица 5.26. Входные и выходные каскады ТТЛШ БИС серии К584
Обозначение Тип каскада I/lILh^ мА/мкА IqlVoH* мА/мА Обозначение Тип каскада ItlIIiH* мА/мкА JolIIoh^ мА/мА
MI(7 - 0) Ml(7 - 0) M2(7 - 0) M3(7 - 0), A 12 12, ОЗ 12, ОЗ 14, 04 -0,2/20 -0,2/20 -0,2/20 -0,2/40 МПП 1 8/0 8/0 1$*/0 53**/О <584ВВ1 CLK(2, 1) RD(2, 1) WR(2, I) К 12 12 12 12, ОЗ -0,2/20 -0,2/20 -0,2/20 -0,2/20 8/0
Примечание. Для всех выводов UOL < 0,4 В; для выводов, помеченных*, UOl < 0,5 В, для выводов, помеченных < 0,7 В.
205
5.8. Основные принципы применения БИС серии К584
Особенности применения БИС комплекта К584 лучше всего рассмотреть на примере микроЭВМ с интерфейсом по ОСТ 11.305.903 — 80 и системой команд машины «Электроника-бОМ».
В состав процессора микроЭВМ (рис. 5.17) входят четыре БИС ЦПЭ К584ВМ1,
рия (50), стробирующая прием младших разрядов кода микрокоманды. Прием второй половины микрокоманды осуществляется в БИС, стробируемой синхросерией (51), сдвинутой на время считывания ПЗУ относительно S0.
Две БИС ПЗУ (5 и 6) используются дутя дешифрирования кодов команд и генерации начальных адресов микрокоманд, благодаря чему в основном ПЗУ
SYNC DIN поит WTBT BS RRLY INIT
IRQ IA KO
DMR DMGO
DO (15-0)
блок ускоренного переноса К1533ИП4, блок микропрограммного управления К584ВУ1, контроллер состояния К584ВГ1, четыре МПП К584ВВ1, универсальный контроллер синхронизации, шесть БИС ПЗУ серии К541РЕ1 по (2048 х 8) бит с номерами прошивок 0001—0006, микросхемы, реагирующие функции контроллера интерфейса (около 30 корпусов ИС малой степени интеграции).
С целью минимизации объема оборудования в процессоре использовано «расщепление» цикла ПЗУ микрокоманд, реализованного на БИС 1—4. При физической организации 2048 х 32 оно интерпретируется как массив в 1024 х 64 бит. Десять разрядов адреса ПЗУ генерирует БМУ, а в качестве одиннадцатого — «расщепляющего» — используется синхросе-
микрокоманд совмещены все одинаковые фрагменты микропрограмм и на дешифрирование кода команды не тратится дополнительных тактов. Адресные входы ПЗУ (5, 6) подключены ко внутренней шине команд процессора DP(15 — 0), не используемой для пересылок данных и адресов. При входе в начальные ячейки ПЗУ-микрокоманд БМУ генерирует код 1111111111, на который на открытом коллекторе накладывается код адреса от ПЗУ (5, 6). В остальных случаях ПЗУ (5, 6) замедляется, и на входы ПЗУ-микро-команд проходит адрес от БМУ.
. На наборе ЦПЭ и БУП реализован блок обработки данных, информация на вход которого может поступать нормально или с перестановкой байтов в блоке перестановки байтов (БПБ). На входах выбора регистров в микрокомандах ЦПЭ
206
стоит мультиплексор (КР),. позволяющий задать номер РОНа из ПЗУ или из полей DD и SS команды.
В контроллере состояний реализован регистр состояний процессора, логика обработки условий и подсчета циклов. При выходе из циклов КС прерывает работу БМУ сигналом переполнения таймера (ВО1), поданным на вход прерывания (INT).
Значения основных параметров процессора приведены ниже:
Длина слова п, бит............. 16
Объем адресуемой памяти И, слов < 32К Производительность процессора W, тыс. оп./с.......................> 350
Потребляемая процессором мощ-
ность Р, ВА..................... <9
Число плат в процессоре т, шт. 2 Габаритные размеры платы, см 20 х 27 Число команд К, шт................. 72
Время обращения t к ОЗУ, нс ... < 400
С целью уменьшения потребления энергии источник питания вырабатывает напряжения + 5 В и + 2,5 В для питания
И2Л БИС. Магистральные приемопередатчики имеют выходные каскады с автоматическим регулированием нагрузочной способности. В режиме малой нагрузки (IOl^ 16 мА) это уменьшает потребление энергии процессора на 1 ВА.
Список литературы к гл. 5
1. Васенков А. А. Микропроцессоры//Электрон: пром-сть. 1978. № 5. С. 7-9.
2. Горовой В. В., Сухопарое А. И., Хвощ С. Т. Стандартные средства вычислительной техники на основе БИС комплекта К584//Электрон. пром-сть. 1983. Вып. 4. С. 10-13.
3. Горовой В. В., Хвощ С. Т., Яковлев В. И. Магистральный приемопередатчик К584ВВ1//Электрон. пром-сть. 1984. Вып. 6. С. 8-11.
4. Микромощный микропроцессорный комплект БИС серии К584 с инжекционным питанием//А. И. Белоус, В. В. Горовой, Б. М. К р а с н и ц к и й и др. //Электрон, пром-сть. 1981. Вып. 4. С. 26-29.
5. Микропроцессорные комплекты интегральных схем: Состав и структура: Справочник / В. С. Борисов, А. А. Васенков, Б. М. Малаше-вич и др.; Под ред. А. А. Васенкова, В. Л. Шах-нова. М.: Радио и связь, 1982. 192 с.
6. Хвощ С. Т., Смолов В. Б., Белоус А. И. Инжекционные микропроцессоры в управлении промышленным оборудованием. Л.: Машиностроение. 1985. 182 с.
6
Микропроцессорный комплект К588
Комплект микропроцессорных БИС серии К588 предназначен для построения микроЭВМ с системой команд машины «Электроника-бОМ» и унифицированным интерфейсом по ОСТ 11.305.903 — 80. Комплект выполнен по высококачественной низкопороговой КМОП-технологии и отличается сверхмалым потреблением энергии при относительно высокой производительности. По уровням питающих напряжений все БИС сопрягаются со стандартными ТТЛ-схемами [1 — 7].
6.1. Состав комплекта
В состав комплекта К588 входят следующие БИС: центрального процессорного элемента (ЦПЭ); управляющей памяти (УП); системного контроллера (СК); 16-разрядного матричного умножителя (УМН); многоцелевого буферного регистра (МБР); магистрального приемопередатчика (МПП); контроллера блока запоминающего устройства (КЗУ); селектора адреса (СА); контроллера прерываний (КПРВ); контроллера прямого доступа к памяти (КПДП); программируемого интервального таймера (ПИТ); усилите-ля-органичителя (УО); формирователя трансформаторной линии (ФТЛ); кодера-декодера мультиплексного канала (КДК); адаптера мультиплексного канала (АК); контроллера аналого-цифрового преобразователя (КАЦП); контроллера цифро-аналогового преобразователя (КЦАП).
Основные системотехнические параметры БИС комплекта К588 приведены
208
в табл. 6.1. Особенностью организации комплекта К588 является использование асинхронной системотехники, что позволяет строить процессоры без использования блоков синхронизации, в которых время исполнения различных микрокоманд зависит от реальных задержек в БИС.
Микросхемы комплекта КР588 работоспособны в диапазоне температур от — 10 до + 70 °C, а микросхемы комплекта К588 -от -60 до +85 °C.
6.2. Центральный процессорный элемент К588ВС2
Предназначен для арифметико-логической обработки и временного хранения информации, представленной в дополнительном двоичном коде. БИС также формирует признаки результата операции, используемые для условных переходов в микропрограммах обработки команд ЭВМ «Электроника-бОМ».
Структура ЦПЭ. В состав БИС входят (рис. 6.1,а): 16-разрядное параллельное арифметико-логическое устройство (ALU); буфер данных (BD); 16-разрядный регистр-аккумулятор (WR); блок 16-раз-рядных регистров (R0 — R15) общего назначения (16 х 16); 4-разрядный регистр состояний (7?5), включающий триггеры : С — переноса, V — переполнения, Z — нуля, N — знака; блок синхронизации (CLG); конвейерный регистр микрокоманд буфер сигналов состоя-
ний (BS).
Таблица 6.1. Основные параметры БИС комплекта К588
209
Обозначение БИС Технология Разрядность, бит Наращиваемость Основное функциональное назначение Время цикла, нс Разрядность микрокоманды, бит Рассеиваемая мощность *, мВА Напряжение питания, В Сопряжение с ТТЛ Тип корпуса
ЦПЭ: К588ВС1 КР588ВС1 КМОП 16 + Арифметико-логическая обработка и временное хранение данных и адре-сов 1500 12 1(30) 5(100) 5 ±0,5 X 429.42-3 2206.42-2
ЦПЭ: К588ВС2 КР588ВС2 КМОП 16 - 500 12 1(30) 5(100) 5 ± 0,5 X 429.42-3 2206.42-2
УП: К588ВУ2 КР588ВУ2 КМОП 16 — для команд; 13 — для микрокоманд + Организация систем микропрограммного управления 800 0-4 0,5(20) 5 ±0,5 X 429.42-3 2206.42-2
СК: К588ВГ1 КР588ВГ1 КМОП - - Сопряжение процессора с интерфейсом по ОСТ 11.305.903-80 500 5 0,5(15) 5 ±0,5 X 429.42-3 2206.42-2
МБР: К588ИР1 КР588ИР1 КМОП 8 + Организация параллельного интерфейса микроЭВМ ; буферизация и контроль четности информации 250 2-6 0,3(10) 5 ±0,5 X 4119.28-4 2121.28-4
УМН: К588ВР2 КР588ВР2 КМОП 16 - Аппаратное умножение 16-разрядных чисел с получением 32-разрядного произведения 2000 3-5 5(25) 5 ±0,5 X 4118.24-2
КЗУ: К588ВГ2 КМОП + Организация блоков па- 200 4 0,3(16) 5 ±0,5 X 4116.18-2
210
Продолжение табл. 6.1
Обозначение БИС Технология Разрядность, бит Наращиваемость Основное функциональное назначение Время цикла, нс Разрядность микрокоманды, бит Рассеиваемая мощность *, мВА Напряжение питания, В Сопряжение с ТТЛ Тип корпуса
КР588ВГ2 КМОП — ± мяти, подключаемых к интерфейсу по ОСТ 11.305.903-80 200 4 0,3(15) 5 ±0,5 X 2107.18-1
СА: К588ВТ1 КР588ВТ1 КМОП 8 + Подключение групп УВВ к интерфейсу по ОСТ 11.305.903-80 300 4 2,5(30) 5 ±0,5 X 429.42-3 2206.42-2
МПП: К588ВА1 КР588ВА1 КМОП 8 + Организация параллельного интерфейса микроЭВМ ; контроль шин по четности 150 2-6 0,5(25) 5 ± 0,5 X 4119.28-4 2121.28-4
КПРВ: К588ВН1 КР588ВН1 КМОП 7 + Подключение двух групп устройств источников запросов прерывания к интерфейсу по ОСТ 11.305.903-80 500 2-9 0,5(20) 5 ±0,5 X 4119.28-4 2121.28-4
КПДП: К588ВТ2 КР588ВТ2 Н588ВТ2 КМОП - + Организация передачи блоков данных между системой памяти и УВВ через интерфейс по ОСТ 11.305.903-80 2000 - 0,5(20) 5 ± 0,5 X 4134.48-2 4134.48-2 Н16.48-1В
УО К588ВА2 ттлш 1 — Нормирование уровня сигнала на входах БИС ФТЛ 1000 — 150 5 ±0,5 ± 4116.18-2
ФТЛ К588ВАЗ ттлш 1 — Сопряжение БИС КДК или АК с трансформатором ; ретрансляция сигналов в мультиплексных каналах 1000 0-1 200 5 ±0,5; -5 ±0,5 + 4118.24-2
КДК: К588ВГЗ КР588ВГЗ Н588ВГЗ КМОП 2-28 - Преобразование униполярного последовательного кода в Манчестерский и обратно 1000 1-5 0,5(50) 5 ±0,5 X 429.42-3 2206.42-3 Н 14.42-1 В
АК: К588ВГ6 Н588ВГ6 КМОП 16 - Выполнение функций КДК, буферизация и сопряжение с параллельной шиной данных; дешифрирование команд; адресация оконечных устройств 1000 2-9 0,5(50) 5 ± 0,5 X 4134.48-2 Н 16.48-1 В
КЦАП: К588ВГ5 КР588ВГ5 Н588ВГ5 КМОП 16/8 - Управление многоканальным ЦАП и сопряжением его с интерфейсом по ОСТ 11.305.903-80 500 2-9 0,5(10) 5 ± 0,5 X 4134.48-2 4134.48-2 Н 16.48-1 В
КА ЦП: К588ВГ4 КР588ВГ4 Н588ВГ4 КМОП 16 — для команд; 8 — для микрокоманд - Управление многоканальным АЦП и сопряжение его с интерфейсом по ОСТ 11.305.903-80 500 2-9 0,5(10) 5 ± 0,5 X 4134.48-2 4134.48-2 Н16.48-1В
ПИТ: К588ВИ1 КР588ВИ1 Н588ВИ1 КМОП 16 - Выдача запросов прерывания процессора через программируемые временные интервалы; деление частоты 500 2-9 0,5(10) 5 ±0,5 X 429.42-i 2206.42-2 Hl 4.42-1В
Примечания: 1. « + » — наличие, « — » —отсутствие, X — сопряжение по уровням напряжений питания. 2. Для КМОП БИС указана мощность потребления в статическом режиме: в скобках указана мощность потребления в динамике на максимальной тактовой частоте.
л.*, isi
УЗ|У |Д|Д |C ,g ,P,5| ,/?,/?, |S| Ф4|У |Д|£ pTf 'f |Г,/7,Я,4 |S| 110 1
0 111
I l-.l-.J
0 1 2 3 4 5 6 7 8 9 10 11
Описание выводов ЦПЭ приведено в табл. 6.2.
Система микрокоманд ЦПЭ. Все микрокоманды могут быть условно разбиты на пять форматов (Ф1 — Ф5), среди которых можно выделить двухадресные (Ф/, Ф2) и одноадресные (ФЗ, Ф4, Ф5). Форматы микрокоманд ЦПЭ К588ВС2, приведены на рис. 6.1,6, в их составе можно выделить поля: DD, D — адреса приемника результата; ОР1 — ОР4 — кода операции; RR — адреса регистра (RO — R15); L- указателя длины операнда; CONS — константы, загружаемой из УП в WR; S — разрешения выдачи состояния в DS.
В табл. 6.3 приведена кодировка двухадресных микрокоманд, а соответствующие им операции ALU — в табл. 6.4. Кодировка одноадресных микрокоманд задается табл. 6.5, а соответствующие им
операции ALU — в табл. 6.6. При выполнении микрокоманд содержимое RS(C, И N, Z) выдается в DS, если М7(11)=1. Если приемником результата операции является RS, то формирование и выдача признаков результата операции блокируется.
Временная диаграмма работы ЦПЭ. Последовательность фаз работы БИС определяет внутренний блок синхронизации (CLG), функционирование которого начинается с поступления отрицательного фронта сигнала сопровождения микрокоманды (CS) с одновременной подачей кода микрокоманды (М7). Выполнение любой микрокоманды состоит из комбинации следующих фаз: приема INP (микрокоманд по шине МЦ а также операндов по шине D в некоторых операциях); чтения RD [информация из источника
212
Таблица 6.2. Описание выводов ЦПЭ К588ВС2
Обозначение вывода Номер контакта Назначение вывода
D(15 - 0) М 1(11-0) CS STB SD DS F Ucc GND 20; 19; 18; 17; 16; 15; 14; 13; 12-; 11; 10; 9; 8; 7; 6; 5 41; 4; 3; 2; 1; 40; 39; 38; 37; 36; 35; 34 30 32 33 22; 23; 24; 25 31 42 21 Двунаправленная 16-разрядная шина данных Входная двенадцатиразрядная шина микрокоманд Вход выбора кристалла (активен низкий потенциал) Двунаправленный вывод квитирования выдачи данных по магистрали D(15 — 0) Двунаправленный вывод, квитирования приема данных по магистрали D(15 — 0) 4-разрядная выходная шина признаков результата операции в ALU Выходная шина сигнала завершения исполнения микрокоманды Напряжение питания ( + 5 В) » » (0 В)
Таблица 6.3.Кодировка двухадресных микрокоманд ЦПЭ К588ВС2
Код микрокоманды (Ml) Выполняемая операция Формат микрокоманды
12 3456 78910
00 СОР1 хххх (RX): = (RX)ALU(WR)
01 СОР1 хххх (WR): =(RX)ALU(WR) Ф1
10 СОР1 хххх (RS): = (RX)ALU(WR)
11 СОР1 хххх (D, WR): = (RX)ALU(WR)
00 0111 хххх RESET
01 0111 СОР2 (WR): = (D)ALU(WR) Ф2
10 0111 СОР2 (RS): = (D)ALU(WR)
11 0111 СОР2 (D, WR): = (D)ALU(WR)
00 1111 ХХХХ RESET
01 1111 СОР2 (WR): = (RS)ALU(WR) Ф2
10 111 г СОР2 (RS): = (RS)ALU(WR)
и 1111 СОР2 (D, WR): = (RS)ALU(WR)
Примечания: 1. Функция ALU в микрокомандах определяется COPI или COPI2. 2. СОР/=# XI11. 3. Номер RX(R0 — R15) определяется содержимым РЯ-поля. 4. RESET — микрокоманда начальной установки ЦПЭ.
(RX, WR, RS — шина D) в ALU]; записи WR [завершение обработки данных в ALU и запись результата в приемник (RX, WR, RS, BD)]; выдачи ОUT (информации из BD в магистраль D).
По наличию фаз микрокоманды можно разделить на следующие основные типы:
без обмена по магистрали D (включает фазы INP, RD/WR) — рис. 6.1,в;
с выдачей информации (RES) в D (включает фазы INP, RD/WR, OUT) — рис. 6.1,г;
с приемом информации (OPR) по D (включает фазы INP, RD/WR)— рис. 6.1,Э;
с приемом информации (OPR) по D и выдачей (RES) в D результата (включает фазы INP, RD/WR, OUT) — рис. 6.1,е).
Прием микрокоманд и обмен данными по магистрали производится асинхронно и соответственно квитируется сигналами по выводам CS — F и STB — SD. Так как по шине микрокоманд информация может только приниматься в ЦПЭ-
213
Таблица 6.4. Операция ALU при выполнении микрокоманд по СОР1 и СОР2
Микрокоманда в СОР1 или СОР2 Функция Формируемые признаки Дополнительные условия
С N V z
хооо F = А л В — + 0 + —
Х001 F= А— В + + + + —
Х010 F=A®B — + 0 + —
ООП F= А+В + + + + —
Х100 F=B — + 0 + —
Х101 F= A — + 0 + —
1011 *F(15 - 8) = B(7 - 0) — + 0 + 7И/(1, 2) = Х0
1011 F(7 — 0) = B(15 - 8) — + 0 + А/7(1, 2) = Х1
хпо F=Av В — + 0 + —
Примечания: 1. При равенстве старшего разряда (X) СОР1 или СОР2 0-операция производится над 16-разрядными словами, в противном случае — над байтами. 2. При выполнении микрокоманд пересылки байтов (СОР = 1011) признаки С, N, V, Z устанавливаются по операнду источника. 3. Здесь принято: « — » —сохранение признака, « + » —установка по результату, 0 — сброс в нуль.
Таблица 6.5. Кодировка одноадресных микрокоманд ЦПЭ К588ВС2
Код микрокоманды (МГ) Выполняемая операция Формат микрокоманды
1 2 3456 78910 11
0 X СОРЗ хххх X (RX): = ALU(RX)
1 X СОРЗ хххх X (RX, D): = ALU(RX) ФЗ
0 X 0101 хххх X (RX): = (D)
1 0 0101 CONS 0 (WR(3 -0)]: = [MI(7 - 10)]
1 0 0101 CONS 1 [WR(4 - 7)]: = [MI(7 - 10)] Ф5
1 1 0101 CONS 0 [WR(8 - 11)]: = [MI(7 - 10)]
1 1 0101 CONS 0 [WR(72 - 75)]: = [MI(7 - 10)]
0 1 1111 COP4 1 (RS): = ALU(RS)
1 X 1111 COP4 1 (RS, D): = ALU(RS)
0 X 1101 COP4* X (WR): = ALU(WR) Ф4
1 X 1101 COP4* X (WR, D): =ALU(WR)
0 X 0111 COP4 X (WR): = ALU(D)
1 X 0111 COP4 X (WR, D): = ALU(D)
Примечания: 1. Функция ALU определяется в микрокомандах СОРЗ и СОР4. 2. СОР4* * 1101.
3. Номер RX(R0 — R15) определяется содержимым ЛЛ-поля — М1(7 — 10).
выводы, CS и F — однонаправленные. Выводы STB и SD — двунаправленные, так как данные по магистрали D могут и приниматься, и выдаваться. При приеме данных в D сигнал на входе SТВ генерируется внешним по отношению к ЦПЭ устройством и инициирует начало фазы ввода данных, сигнал на выходе SD служит квитанцией о приеме информации в ЦПЭ. При выдаче данных в D сигнал на выходе STB инициирует начало фазы вывода данных во внешних по отношению к ЦПЭ устройствах, сигнал на входе SD служит квитанцией для ЦПЭ о приеме информации во внешние схемы.
214
Ограничений на время ответа не существует, что позволяет сопрягать БИС с устройствами любого быстродействия или использовать ее в статическом режиме.
Ниже приведены значения основных временных параметров БИС К588ВС2: Время предустановки и удержания
микрокоманд tMIL, tMIHi нс . . . >50 Время действия строба приема мик-
рокоманды tp, нс.............> 300
Время предустановки и удержания
данных 0)£, tDH, нс..........>10
Время цикла исполнения микро-
команд tCi мкс:
при t — —25 °C..............>1,9
при -60°С< 85 °C . . . . > 2,5
Таблица 6.6. Операции ALU при выполнении микрокоманд по COPS и СОР4
Микрокоманда в СОРЗ или СОР4 Функция ALU Формируемые признаки
С N V z
0000 F = SLL(A) + + + +
1000 F= SLC(A) + + + +
0001 F=A-\ — + + +
1001 F=A + \ + + + +
0010 F=A + C* + + + +
1010 F=A-C* + + + +
ООП F=A + i — + + +
1011 F = SLL(C*. A) + + + +
0100 F=A + + 0 +
1100 F — SRL(A, C*) + + + +
0101 F=0 0 0 0 1
1101 F=A — + 0 +
оно F= SLR(A) + + + +
1110 F= SCR(A) + + + +
Примечания: 1. При Ml (2) = 0 операция производится над 16-разрядными словами, в противном случае — над байтами. 2. С* — значение триггера переноса до выполнения микрокоманды.
6.3. Управляющая память К588ВУ2
Микросхема УП предназначена для управления работой микроЭВМ и сочетает в себе функции БИС блока микропрограммного управления и ПЗУ-микрокоманд. Микросхемы с номерами кодировок 0001—0004 предназначены для упра-
вления ЦПЭ, а БИС с кодировкой 0005 — для управления системным контроллером в составе процессоров с системой команд ЭВМ «Электроника-60», включая операции расширенной арифметики (умножение, деление, сдвиги — MUL, DIV, ASH, ASH С).
Структура УП показана на рис. 6.2, а. В состав БИС входят: регистр адреса микрокоманды (RGA); регистр состояний (RGS); регистр команд (RGC); конвейерный регистр микрокоманд (RGMI); блок синхронизации (CLG); программируемая логическая матрица (PLA); регистр кодов управления УП (MIR).
Описание выводов УП приведено в табл. 6.7. Низкий потенциал на входах R0 или R1 устанавливают БИС в исходное состояние, положительный фронт переводит ее в состояние формирования микрокоманды. Считанные из PLA микрокоманды содержат три поля: адреса следующей микрокоманды (ЯСЛ); кода текущей микрокоманды (RGMI); кода управления (MIR).
Содержимое MIR задает операции по записи признаков в RGS, команд в RGS и адресов в RGA. Если в микрокоманде сформирован признак конца команды (END), то на одноименный вывод подается сигнал высокого потенциала (tCn). Для дальнейшей работы необходимо сменить код команды в RGS, что сопровождается
Таблица 6.7. Описание выводов БИС УП К588ВУ2
Обозначение вывода Номер контакта Назначение вывода
DC (15 — 0) DS (3-0) R0, R1 STB S F END MI(12 - 0) Ucc GND 20; 19; 18; 17; 16; 15; 14; 13; 12; 11; 10; 9; 8; 7; 6; 5 4; 3; 2; 1 39; 37 41 40 36 38 34.; 33; 32; 31; 30; 29; 28; 27; 26; 25; 24; 23; 22 42 21 Входная 16-разрядная шина команд Входная 4-разрядная шина состояний Вход сигналов начальной установки (активен низкий потенциал) Вход строба приема команд по шине DC(15 — 0) (активен низкий потенциал) Выход сигнала квитирования приема команд (активен низкий потенциал) Вход сигнала синхронизации из управляемого устройства Двунаправленная шина разрешения приема команд (активен высокий потенциал) 13-разрядная входная шина микрокоманд Напряжение питания ( + 5 В) » » (0 В)
215
О 1 2 3 4 5 6 7 8 9 10 11 12
—I_______I____I_____I____I____L.. 1 1____I____I—J_______L—_
Поле управления ЦПЭ K588BC2
Рис. 6.2
квитированием приема кода по шине DC (15 — 0) сигналами S — STB. Прием низкого потенциала на входе STB инициирует начало обработки новой команды и считывание первой ее микрокоманды (гС1) из PLA.
Временная диаграмма работы УП приведена на рис. 6.2,6. Синхронизация УС с устройствами, исполняющими микрокоманды, производится по выводам F — S. Одновременно с исполнением текущей микрокоманды, хранящейся в RGMI, УП производит выборку из PLA следующей. По отрицательному фронту сигнала F прекращается выдача микрокоманды и происходит «подброс» в высокий потенциал состояния выводов М 1(12 — 0). Если к этому времени сформирована следующая микрокоманда, то происходит ее запись в регистры с последующей выдачей. Ниже приведены основные временные параметры БИС:
Время установки в исходное состояние Оь нс..........................>500
Время приема команды tBE, нс <350 » цикла исполнения микрокоманды мкс........................>0,8
Форматы микрокоманд, управляющих ЦПЭ и интерфейсом микроЭВМ, приведены на рис. 6.2, в. Один из разрядов микрокоманд для ЦПЭ и СК играет роль сигнала выборки кристалла (CS) и кодируется во всех микрокомандах нулем.
6.4. Системный контроллер К588ВП
Микросхема предназначена для организации связи внутреннего интерфейса процессора с системной шиной по ОСТ 11.305.903-80.
Структура СК приведена на рис. 6.3,а. В состав БИС входят: блок приоритетной обработки прерываний (ICU); дешифратор микрокоманд (DC); блок управления магистралью (MCU); блок управления прямым доступом к памяти (DMCU); блок синхронизации (CLG).
Описание выводов СК приведено в табл. 6.8. Внутренний интерфейс процессора содержит сигналы управления ЦПЭ, УП и МПП, а также внутрипроцессорные шины данных (16 бит) и состояний (4 бита). Сигналы квитирования STB(1— 3) и SD обеспечивают передачу по 16-раз-рядной внутрипроцессорной шине данных, команд, адресов и векторов прерываний. По 4-разрядной шине DS в УП передается информация об источниках прерываний. Сигналы управления МПП (Cl, С2) служат для организации передачи информации в процессор либо из него.
Внешний интерфейс процессора содержит сигналы согласно ОСТ 11.305.903 — 80. Выход XTL служит для подключения КС-цепи, программирующей длительность сигналов DIN и DOUT
216
Таблица 6.8. Описание выводов СК К588ВГ1
Обозначение вывода Номер контакта Назначение вывода
IRQ(3 - 0) VIRQ IAKO DS{3 - 0) RESET HALT DMR DMGO SACK ACLO 1/0, T XTL MI(4 - 0) STB(3 - I) R INIT SYNC DIN DOUT WTBT RPLY SD C2, CI F CS IRQT Ucc GND 32; 33; 34; 31 28 29 4; 5; 6; 7 20 36 39 37 38 30^ 2; 1 3 13; 14; 15; 16; 17 11; 10; 9 . 8 22 24 25 26 23 27 12 41; 40 19 18 35 42 21 Входы запросов прерываний с фиксированными адресами векторов Вход требования прерывания от источников с векторами, передаваемыми по общей шине Выход разрешения прерывания Шина кода причины прерывания Вход задания режима начального пуска процессора Вход сигнала перехода в пультовой режим » запроса на прямой доступ к памяти Выход разрешения прямого доступа к памяти Вход подтверждения разрешения прямого доступа к памяти Вход сигнала аварии источника питания Входы разрядов номеров 4 и 7 регистров состояния процессора Вывод для подключения времязадающей ЛС-цепочки 5-разрядная параллельная шина микрокоманд Выводы сигналов квитирования обмена информацией Выход сигнала начальной установки микропрограммного устройства управления Выход сигнала установки внешних устройств в начальное состояние Выход сигнала синхронизации обмена » синхронизации чтения » » записи » сигнала запись — байт Вход ответа внешнего устройства Двунаправленная шина квитирования приема микрокоманды Выходы управления магистральными приемопередатчиками Выход сигнала завершения исполнения микрокоманды Вход выборки кристалла (активен низкий потенциал) Вход запроса прерывания по внешнему событию — таймеру (активен низкий потенциал) Напряжение питания (+ 5 В) » » (0 В)
до сигнала RPLY и длительность сигнала IN IT.
Система микрокоманд СК приведена в табл. 6.9. Управление БИС осуществляется 5-разрядной микрокомандой, поступающей на входы MI (4 — 0) при CS = = 0. Набор микрокоманд СК обеспечивает выполнение всех необходимых операций по связи общей шины с внутрипро-цессорным интерфейсом. В табл. 6.10 приведена кодировка причин прерываний, выдаваемых из СК в УП с номером прошивки 0005. Для иллюстрации обработки основных циклов общей шины на рис. 6.3, б — г приведены временные диаграммы выполнения микрокоманд DA-
TIK, DATI, DATO. Время выдачи адреса (сдвиг между AD и SYNC) не менее 150 нс на выходах СК. Временные параметры БИС соответствуют протоколу обмена по общей шине.
6.5. Умножитель К588ВР2
Микросхема У МН предназначена для аппаратного выполнения операции умножения 16-разрядных чисел с получением 16 или 32-разрядного результата.
Структура УМН приведена на рис. 6.4,а. В состав БИС входят: 16-раз-рядный буфер данных (BD); блок управления вводом-выводом (МС17); 16-раз-
217
Рис. 6.3
г)
Таблица 6.9. Система микрокоманд СК К588ВГ1
Мнемоника Микрокоманды M 1(4 - 0) Название операции Мнемоника Микрокоманды М 1(4 — 0) Название операции
INET 00 Инициализация рабо- NH 21 Запрет » по HALT
ты микросхемы RT1 22 Сброс » INT1
LPSW 01 Загрузка слова-со- RT2 23 » » INT2
стояния (PSW) RT3 24 » » INT3
DATIV 02 Ввод вектора преры- RH 25 » » от HALT
вания RTM 26 » триггера маски
WAIT 03 Ожидание прерывания RES 27 Начальная установка
IE 04 Разрешение » RTE 30 Сброс триггера ошиб-
DI 05 Запрет » ки (ERROR)
DAT I 10 Ввод слова RTP 31 » » РОК
DAT I К 11 » команды СТО 32 Очистка » ТО
DATO 12 Вывод слова NT1 33 Запрет прерывания Т1
DATOB 13 » байта REV 34 Сброс триггера EVNT
DATIO 14 Ввод-вывод слова NOP 37 Нет операции
DATIOB 15 » байта
RTO 20 Сброс прерывания INTO Примечание. Ml представлена в восьмеричном коде.
218
Таблица 6.10. Кодировка прерываний на выходах СК
Код на DS Причина прерывания Мнемоника
3 2 1 0
1 0 1 0 Режим начального пуска (двойная ошибка канала) W (DBE)
1 1 1 0 Прерывание по Т-биту PSW Т
1 1 1 1 Прерывание по пропаданию питания (ошибка канала) РОК (TERR1)
0 1 1 1 Прерывание по сигналу HALT (ошибка канала) HALT (TERR2)
0 1 0 1 Запрос прерывания от ВУ по INTO INTO
0 1 0 0 » » » » » INTI INTI
0 1 1 0 » » » » » INT2 INT2
0 0 1 0 » » » » » INT3 INT3
0 0 1 1 Прерывание по внешнему событию (таймеру) EVNT
0 0 0 1 Запрос прерывания от ВУ с вводимым адресом-вектором IRQ
0 0 0 0 Нет прерывания NOP
Примечание. Прерывания расположены в порядке убывания приоритета.
рядный регистр операндов (RGA, RGB); 16-разрядные регистры старших и младших разрядов произведения (RGM, RGN); 4-разрядный регистр состояния (RGS), содержащий признаки N, Z, Ц С; устройство умножения чисел в дополнительном коде (MUL).
Описание выводов У МН приведено в табл. 6.11. Подключение БИС к общей шине по ОСТ 11.305.903 — 80 осуществляется через селектор адреса К588ВТ1 (рис. 6.4,6). При этом по шине А (12 — 4) задается адрес, присваиваемый УМН. Так как для обращения к его регистрам ис-
219
Таблица 6.11. Описание выводов УМН К588ВР2
Обозначение вывода Номер контакта Назначение вывода
D(15 - 0) CS(2 - 0) RD WR READY Ucc GND 3; 4; 5; 6; 7; 8; 9; 10; 15; 16; 17; 18; 19; 20; 21; 22 11; 13; 14 1 23 2 24 12 Двунаправленная шестнадцатиразрядная шина данных Входы адресных сигналов выбора регистров Вход строба чтения данных (активен низкий потенциал) Вход строба записи данных (активен низкий потенциал) Выход сигнала готовности микросхемы к выполнению следующей операции Напряжение питания (4-5 В) » » (0 В)
пользуются только три из восьми выводов С5, возможно подключение двух УМН к одному С А.
Система микрокоманд УМН полностью определяется сигналами чте-ния/записи регистров согласно табл. 6.12.
Таблица 6.12. Адресация регистров и операции в УМН К588ВР2
Входы управления Входы выборки (CS) Операция в БИС
WR RD 0 1 2
0 0 1 1 1 1 1 0 0 0 0 1 0 1 1 1 0 1 0 1 1 1 1 1 0 (RGA): = D (RGB): = (D) (D): = (RGN) (младшая часть) (D): = (RGM) (старшая часть) (Z)):=(AG5)
Примечание. Одновременная подача нескольких сигналов CS либо сигналов RD и WR не рекомендуется.
Умножение в блоке MUL производится после обновления одного из операндов и запускается сигналом WR. По внутреннему сигналу после образования результата происходит установка регистров произведения (KGM, RGN) и регистра состояния (RGS). Ниже приведен формат слова, считываемого из RGS в шину данных:
Для обеспечения возможности более плотной упаковки данных в памяти микроЭВМ при использовании байтовых операций предусмотрено чтение меток С, К Z, N в оба байта.
Номера разрядов шины данных (D) 15 14 13 12 11 10 9 8
Выдавае-
мые признаки из
RGS... 1 1 1 1 С V Z N
Номера разрядов шины данных
(D) 7 6 5 4 3 2 1 0
Выдавае-
мые признаки из
RGS 1 1 1 1 С V Z N
Временная диаграмма работы УМН представлена на рис. 6.4, в. Умножение начинается с засылки двух операндов (OPRA, OPRB) в регистры RGA и RGB. При операциях чтения записи данных MCU формирует сигнал READY, отмечающий окончание операции в БИС УМН. Чтение результата (RGN, RGM) производится с младших разрядов произведения. Последним читается регистр состояний (RGS). Время умножения отсчитывается с загрузки второго операнда до чтения первого слова результата. Ни
же приведены основные временные параметры БИС:
Время записи данных twRL> нс . . . < 200 » удержания сигнала ответа при
записи tWRN, нс..................<150
Время чтения данных Irdl^ нс . • • < 300 » удержания сигнала ответа при
чтении Офя, нс...................< 200
Время умножения Imul, мкс . . . . < 2
220
6.6. Многоцелевой буферный регистр К588ИР1
Микросхема МБР предназначена для построения интерфейских блоков ЗУ, контроллеров внешних устройств и т. д.
Структура МБР приведена на рис. 6.5,а. В состав БИС входят: устройство управления чтением/записью (СU); 8-разрядный регистр данных (RG); блок контроля четности (CHU); блок управляемых инверторов (INV); блок выходных усилителей.
WR
DI(7~O) сн
WRRDY RD
Рис. 6.5 ER
—AwR
IV/? /
RD \ I
DI (7-0) \ _____7
CH \ /
WRRDY I
DO (7-0) tRD\ \ /
RDRDY \_________Г
Таблица 6.13. Описание выводов МБР К588ИР1
Обозначение вывода Номер контакта Назначение вывода
D(7 -0) DO(1 — 0) RD WR CS RDRDY WRRDY R MD FC CH ER Ucc GND 6; 7; 8; 9; 10; 11; 12; 13 23; 22; 21; 20; 19; 18; 17; 16 4 3 2 25 23 5 15 1 24 27 28 14 Входная 8-разрядная шина данных Выходная 8-разрядная шина данных Вход строба чтения данных в DO (активен низкий потенциал) Вход строба записи данных в регистр (активен низкий потенциал) Вход сигнала выборки кристалла Выход сигнала «чтение выполнено» » » «запись выполнена» Вход сигнала сброса регистра Вход управления полярностью чтения данных (0 — инверсная, 1 — прямая) Вход управления формированием/контролем бита четности Двунаправленная шина контроля данных по четности Выход сигнала ошибки четности (активный низкий потенциал) Напряжение питания (4-5 В) » » (0 В)
221
Таблица 6.14. Система микрокоманд МБР К588ИР1
Сигналы управления Выполняемая операция Генерируемые
CS R MD FC RD WR сигналы
1 X X X X X NOP —
0 0 X X X X (RG): = 0 —
0 1 1 1 0 1 (DO): = (RG); (CH): = ^(RG) RD RDY
0 1 0 1 0 1 (DO):=(RG); (СН): = &(RG) RD RDY
0 1 X 0 1 0 (RG) : = (DI); (ER) :=^(DI)® (CH) WRRDY
Л 1 1 1 Л Л ) (RG): = (DI); (CH): = ^(RG) WRRDY
и 1 1 1 и и г (DO):=(RG) RD RDY
Л 1 Л 1 Л Л г (RG):=(DI); (CH) = &(RG) WRRDY
и 1 и 1 и U Л (DO): = (RG) RD RDY
Л 1 1 Л Л Л < (RG): = (DI); (ER): = § (RG) ф (CH) WRRDY
и 1 1 и и U 5 (DO): = (RG) RD RDY
0 1 0 0 0 0 (RG): = (DI); (ER): = § (RG) ф (CH); (DO):=(RG) WRRDY
Примечания: 1. NOP — пустая операция. 2. ©—знаки суммирования по модулю два.
Описание выводов МБР приведено в табл. 6.13. Микросхема позволяет передавать данные в прямом или инверсном коде в одном направлении (от DI к DO) с временным хранением их в RG и контролировать пересылки по четности.
Устройство управления вырабатывает внутренние сигналы стробирования и сигналы синхронизации обмена (RDRDY, WRRDY), свидетельствующие об окончании фаз чтения и записи данных.
Система микрокоманд МБР приведена в табл. 6.14. Исполнение операций чтения, записи и чтения/записи и информации показано на рис. 6.5, б — г соответственно. Ниже приведены значения основных вре-
менных параметров БИС:
Время записи информации tWR, нс. . .<100 » чтения информации нс . . .<150
» предустановки информации при записи tDIL, нс.................>100
6.7. Магистральный приемопередатчик К588ВА1
Микросхема МПП предназначена для построения интерфейсных блоков ЗУ, контроллеров внешних устройств и обеспечивает двунаправленную прямую или инверсную передачу информации, контроль по четности двух магистралей и подтверждения окончания передачи.
Структура МПП приведена на рис. 6.6,а. В состав БИС входят: устройство управления передачей информации (INV);
222
два блока управляемых инверторов (INV); блок контроля четности (CHU); выходные усилители информационных шин.
Описание выводов МПП приведено в табл. 6.15. Микросхема имеет два дву
правила формирования и контроля битов четности магистралей D1 и D2. Следует иметь в виду, что выдача информации из блока контроля четности происходит только в моменты действия сигналов CS, С1 и С2. Выполнение каждой микроопе-
Таблица 6.15. Описание выводов МПП К588ВА1
Обозначение вывода Номер контакта Назначение вывода
Dl(7 - 0) D2(7 - 0) CS MD ER FC(2, 1) CH(2, 1) C(2, 1) F Ucc GND 23; 22; 21; 20; 19; 18; 17; 16 6; 7; 8; 9; 10; 11; 12; 13 1 15 4 2, 3 5; 24 27; 26 25 28 14 Двунаправленная 8-разрядная шина данных То же Входная шина выборки кристалла Вход управления полярностью передачи информации (0 — инверсная, 1 — прямая) Выход сигнала ошибки четности (активен низкий уровень) Входы управления формированием/контролем битов четности Двунаправленные шины контроля магистралей D2, D1 по четности Входы сигналов управления выдачей данных в магистрали D2, D1 Выход сигнала завершения исполнения микрокоманды Напряжение питания ( + 5 В) » » (0 В)
направленных канала передачи данных (DI, D2), сопровождаемых сигналами четности (СН19 СН2), и обобщенные сигналы окончания операции и признака ошибки (F и ER).
Система микрокоманд МПП приведена в табл. 6.16, а в табл. 6.17* приведены
Таблица 6.16. Система микрокоманд МПП
К588ВА1
Управляющие сигналы Операции в БИС
CS MD С1 С2
1 X X X NOP
0 1 0 1 (DI): = (D2)
0 0 0 1 (D1): = (Р2)
0 1 1 0 (D2): =(Ш)
0 0 1 0 (D2): = (Ш)
0 1 0 0 (D/): = (Z>2), (D2): =(£>/)*
0 0 0 0 (DI): = (D2), (D2) :=(£/)*
0 X 1 1 NOP
Примечания: 1/ NOP — пустая операция. 2. Операции, помеченные ♦, приводят к неопределенной ситуации, их использование не рекомендуется.
рации отмечается сигналом на выходе F. На рис. 6.6, б, в приведены временные диаграммы исполнения микрокоманд пересылки данных из D2 в D1 и из D1 в D2 соответственно. Время передачи информации (tI0) через МПП менее 150 нс.
6.8. Контроллер блока ЗУ К588ВГ2
Микросхема КЗУ»предназначена для организации блоков памяти (ОЗУ, ПЗУ, ППЗУ) емкостью не менее 4К слов, подключаемых к общей шине по ОСТ 11.305.903-80.
Структура КЗУ представлена на рис. 6.7,а, в состав БИС входят: 3-разрядный регистр адреса блока (KG); триггер адреса байта (7); схема сравнения адресов (СМР); устройство управления чтением/ записью (CU).
Описание выводов КЗУ приведено в табл. 6.18. Микросхема сравнивает коды в адресных посылках (ADR) мультиплексированной общей шины с адресом
223
Таблица 6.17. Правила формирования и контроля битов четности
Сигналы управления Сигналы, контроли-руемые на входах МПП Сигналы, формируемые на выходах МПП
FC1 FC2
0 0 Dl(7 — 0), СН1 D2(7 — 0), СН2 (ER) = &(DI)@ (СН1) у §(D2)© (CH2)
0 1 Dl(7 - 0) D2(7 — 0), CH2 (CH1)=&(D1) (ER) = &(D2)®(CH2)
1 0 Dl(7 — 0), CHI D2(7 — 0) (ER)=&(D1)@(CH1) (CH2)=$(D2)
1 1 Dl(7 - 0) D2(7 - 0) (CHI) = &(D1); (ER) = 1 (CH2) = g(Z>2)
Примечания: 1. При CS = 1 на выходах ER, CHI, СН2 устанавливается высокий потенциал. 2. При приеме информации по двунаправленным входам на одноименных выходах БИС устанавливается высокоимпедансное состояние.
224
блока на входах А (15 —13) и в случае их совпадения инициирует цикл обмена с блоком памяти. При необходимости емкость блока памяти, управляемого КЗУ, может быть увеличена с захватом из адресного пространства полей в 4К, 8К или 16К слов. Для этого соответствующие входы адреса блока А (15 —13) и входы AD(15 —13) распаиваются на одинаковые коды.
Система микрокоманд КЗУ приведена в табл. 6.19. В зависимости от комбина-
Таблица 6.18. Описание выводов КЗУ К588ВГ2
Обозначение вывода Номер контакта Назначение вывода
AD 4; 5; 6 Входы шины адреса дан-
(15 - 13) ных
А(15 - 13) 14; Входы задания адреса
13; 12 блоков ЗУ
SYNC 3 Вход сигнала синхронизации обмена
AD(0) 7 » шины адреса/данных
DIN 10 » синхронизации чтения
DOUT 8 » » записи
WIBT 11 » сигнала «запись — байт»
CS(1, 0) 16; Выходы сигналов выбор-
15 ки старшего и младшего байтов накопителя
XRD; 2; 17 Выводы для подключе-
XWR ния АС-цепочек задания времени чтения и записи данных в накопитель
RPLY 1 Выход сигнала готовности
Ucc 18 Напряжение питания ( + 5 В)
GND 9 Напряжение питания (0 В)
ции управляющих сигналов КЗУ инициирует один из четырех возможных циклов обмена между блоком накопителя и общей шиной, готовность к завершению которого отмечается сигналом низкого потенциала на выходе RPLY. Возможна организация цикла «ввод — пауза — вывод».
Временная диаграмма работы КЗУ приведена на рис. Использование АС-цепочек, подключаемых ко входам XRD и XWR, позволяет программировать время чтения и записи данных в накопителе (tXRD, tXWD), что обеспечивает сопряжение КЗУ с микросхемами памяти любого быстродействия. Значения основных временных параметров КЗУ приведены ниже:
Время выработки сигналов выборки кристалла tCs, нс.................< 200
Время чтения или записи накопителя tXRD, txWR, МКС.....................<10
Время задержки сигнала готовности от стробов чтения и записи tDjNi ^DOUTi нас.........................<100
Время задержки сигнала выборки кристалла от сигнала готовности tRPLY, нс <100
На рис. 6.7, в приведена структура блока ОЗУ емкостью 4К 16-разрядных слов, построенного с использованием БИС памяти К537РУЗ, МПП, МБР и КЗУ. Недостатком приведенной схемы является подключение канального сигнала DOUT к 19 нагрузкам внутри одного блока. Поэтому в практических разработках рекомендуется в блоках памяти ставить развяэку нагрузки на входе сигнала.
Таблица 6.19. Система микрокоманд КЗУ К588ВГ2
Входные сигналы Цикл работы блока памяти Выходные сигналы
SYNC DIN DOUT WTBT S' q В 8 XRD XWR
0 0 1 1 X Считывание слова 0 0 0 1
0 1 0 1 X Запись » 0 0 1 0
0 1 0 0 0 » младшего байта 0 1 1 0
0 1 0 0 1 Запись старшего байта 1 0 1 0
1 X X X X Пустая операция 1 1 1 1
Примечание. При записи слова и байтов во время отрицательного перепада SYNC сигнал WTBT=Q.
8 С Т Хвощ и др
225
6.9. Селектор адреса К588ВГ1
Микросхема СА предназначена для сопряжения группы, включающей до восьми УВВ с общей шиной по ОСТ 11.305.903-80.
Структура СА приведена на рис. 6.8,а. В состав БИС входят: 12-разрядный
Система микрокоманд СА приведена в табл. 6.21. В зависимости от комбинации управляющих сигналов СА инициирует циклы обмена информацией между УВВ и общей шиной; так как УВВ всегда располагаются в последней странице памяти, СА инициирует цикл обмена только при наличии сигнала обращения
ДО fo'Oj
гс к_ SYNC \ ГЛ
DOUT \ /
WR0,WR1 \ /
READY \ /
Рис. 6.8
регистр адреса группы УВВ (RG); схема сравнения адресов (СМР); дешифратор адреса УВВ в группе (DC); устройство управления чтением / записью (CU).
Описание выводов СА приведено в табл. 6.20. Микросхема сравнивает коды в адресных посылках (ADR) мультиплексированной общей шины с адресом группы УВВ на входах А (12 —4) и в случае их совпадения инициирует цикл обмена. Адрес УВВ в группе задается по шинам AD(3 — 1) и с выхода RG поступает на входы DC[ADR(3 — 7)]. Выбор конкретного УВВ в группе производится сигналами выборки кристалла CS0 — CS7.
к внешним устройствам (BS). Выбор адреса байта УВВ при записи осуществляется выходами WRO, WR1 на основе сигналов AD(0) и WTBT
Временная диаграмма работы С А иллюстрируется приведенными на рис. 6.8, б—г листограммами циклов «ввод», «вывод» и «ввод — пауза — вывод» соответственно. Ниже приведены значения основных временных параметров.
Время предустановки сигнала обращения к УВВ tBS, нс.....................>150
Время задержки сигналов выборки кристалла tcs, нс...................< 300
226
Таблица 6.20. Описание выводов СА К588ВТ1
Обозначения вывода Номер контакта Назначение вывода
AD(12 - 0) А(12 — 4) CS(7 - 0) SYNC DIN DOUT WTBT BS READY RPLY WR(1 - 0) RD Ucc GND 1; 2; 3; 4; 5; 6; 7; 8; 9; 10; 11; 12; 13 41; 40; 39; 38; 37; 36; 35; 34; 33 25; 26; 27; 28; 29; 30; 31; 32 15 17 18 16 14 20 19 24; 23 22 42 21 Входы шины адреса/данных Входы задания адреса группы УВВ Выходы сигналов выборки УВВ (активен низкий потенциал) Вход сигнала синхронизации обмена » » » чтения » » » записи » » «запись — байт» Вход признак обращения в УВВ » сигнала завершения операции в УВВ Выход сигнала готовности Выходы стробов записи данных в старший и младший байты УВВ Выход строба чтения данных из УВВ Напряжение питания ( + 5 В) » » (0 В)
Таблица 6.21. Система микрокоманд СА К588ВТ1
Входные сигналы Цикл обмена УВВ с общей шиной Выходные сигналы
>5 SYNC С) DOUT WTBT о q (о - zft) о St § RPLY
1 0 0 0 0 0 X 1 0 0 0 0 X X 0 1 1 1 X X 1 0 0 0 X X 1 1 0 0 X X X 0 0 1 Пустая операция » » Считывание слова Запись слова » младшего байта » старшего байта 1 1 0 0 0 0 1 1 1 0 0 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 0 0
Примечание. При записи слов и байтов во время отрицательного перепада SYNC сигнал WTBT=Q.
6.10. Контроллер прерываний К588ВН1
Микросхема КПРВ предназначена для обслуживания запросов прерываний от двух групп внешних устройств с пересылаемым по общей шине адресом-вектором подпрограммы прерывания.
Структура КПРВ приведена на рис. 6.9,а. В состав БИС входят: два регистра адресов-векторов (RA, RB); регистр состояния (KS); 7-разрядный буфер данных (BD); схема управления прерываниями (ICU).
Описание выводов КПРВ приведено в табл. 6.22. Получив сигнал запроса пре-8*
рывания от одного из устройств, подключенных ко входу INTA или INTB (отрицательный фронт), КПРВ выдает сигнал требования прерывания (VIRQ) и осуществляет цикл выдачи адреса вектора при получении сигнала IAKI. Режим работы БИС определяется состоянием RS согласно табл. 6.23. По сигналу INIT схема сбрасывает все триггеры RS в состояние 0.
Система микрокоманд КПРВ приведена в табл. 6.24. Микросхема выполняет циклы «ввод», «вывод», «ввод — пауза — вывод» и «прерывание» по временной диаграмме согласно ОСТ 11.305.903-80. Временные диаграммы
227
INTA (TNTBf
VIRQ
BIN
KPLV
IA KI
IA KO
VECB(INTB) AD(7~T)
г)
CS
DOUT KPLV
AD(7~1)
a)
CS DIN RPLV AD(7~T)
ics twR
Таблица 6.22 Описание выводов КПРВ К588ВН1
Обозначение вывода Номер контакта Назначение вывода
AD(7 - 1) А(7-2) INIT DIN DOUT IAKI INT(A, В) VIRQ RPLY IAKO VECB CS(2 - 0) Ucc GND 27; 26; 25; 24; 23; 22; 21 6; 5; 4; 3; 2; 1 20 11 10 15 12; 13 17 19 16 18 7; 9; 8 28 14 Двунаправленная шина адреса/данных Входная шина задания адреса вектора прерывания Вход сигнала начальной установки регистров КПРВ Вход строба чтения информации » » записи » Вход сигнала предоставления прерывания Входы сигналов запросов прерываний (активен отрицательный фронт) Выход сигнала требования прерывания процессора Выход сигнала готовности » » предоставления прерывания Выход сигнала квитанции обслуживания устройства В Входы сигналов адресной выборки регистров КПРВ fRS, RA, RB) Напряжение питания ( + 5 В) » » (0 В)
228
Таблица 6.23. Задание RS режимов работы КПРВ К588ВН1
Номер бита RS Код Режим работы БИС
1 0 1 Выдача адреса вектора по INTA с А(7 - 2) » » » » INTA из RA
2 0 1 Выдача адреса вектора по INTB с А(7 - 2) » » » » INTB из RB
3 0 1 Высший приоритет у INTA » » » INTB
4 0 1 Разрешено прерывание от INTA Запрещено прерывание от INTA
5 0 1 Разрешено прерывание от INTB Запрещено прерывание от INTB
6 0 1 Нормальный режим Начальная установка КПРВ без сброса RS
7 0 1 Обслуживалось прерывание от INTA » » » INTB
циклов «прерывание», «вывод» и «ввод» приведены на рис. 6.9, б — г соответственно.
Если во время обслуживания прерывания от одного из входов КПРВ приходит запрос от другого его входа, то после окончания текущего прерывания БИС переходит к обслуживанию следующего. Если же до прихода сигнала IAKI в КПРВ поступит два запроса (INTA и IN ТВ), то они будут обслужены согласно их приоритету, установленному RS. Подключение нескольких КПРВ к процессору для увеличения числа входов прерываний показано на рис. 6.9, д. При этом высшим приоритетом обладают устройства, находящиеся ближе к процессору. Если процессором выдается сигнал IAKO, который распространяется через цепочку КПРВ, то обслуживается активный запрос, находящийся ближе всех к процессору, дальнейшее распространение сигнала предоставления прерывания блокируется.
При совместном использовании КПРВ и СА К588ВТ1 возможно програм-
Таблица 6.24. Система микрокоманд КПРВ К588ВН1
Сигналы управления Выполняемая операция Выходные сигналы
IN IT О и оз и о \ DO UT INTO | INTI IAKI О) RPLY IAKO оэзл
1 1 1 1 1 1 1 1 1 Пустая операция 1 1 1 1
0 X X X X X X X X Начальная установка КПРВ со сбросом RS 1 1 1 1
1 0 1 1 0 1 1 1 1 Чтение регистра RB 1 0 1 1
1 1 0 1 0 1 1 1 1 » » RA 1 0 1 1
1 1 1 0 0 1 1 1 1 » » RS 1 0 1 1
1 0 1 1 1 0 1 1 1 Запись в регистр RB 1 0 1 1
1 1 0 1 1 0 1 1 1 » » » RA 1 0 1 1
1 1 1 0 1 0 1 1 1 » » » RS 1 0 1 1
1 1 1 1 1 1 0 1 1 Передача адреса вектора от INTB 0 1 1 1
1 1 1 1 0 1 X 1 0 1 0 1 0
1 1 1 1 1 1 1 0 1 Передача адреса вектора от INTA 0 1 1 1
1 1 1 1 0 1 1 X 0 1 0 1 1
1 1 1 1 1 1 1 1 1 Транслирование сигнала предоставления прерывания 0 1 1 1
1 1 1 1 0 1 1 1 0 1 1 0 1
Примечание. Для последних трех микрокоманд приведены комбинации управляющих сигналов, возникающие последовательно во времени.
229
мирование векторов прерываний от процессора, осуществляемое записью чисел в регистры КПРВ по фиксированным адресам, задаваемым через СА. К одному СА можно подключить до четырех БИС КПРВ.
Ниже приведены значения основных временных параметров:
Время предустановку сигнала выборки кристалла tcs, нс..............>150
Время выполнения записи/чтения
Ird, нс........................250
6.11. Программируемый интервальный таймер К588ВИ1
Микросхема ПИТ предназначена для отсчета программируемых временных интервалов и прерывания процессора в составе систем реального времени.
Структура ПИТ приведена на рис. 6.10,а. В его состав входят: 16-разрядный буфер данных (BD); 10-разрядный регистр состояний (RGS); два счетчика с программируемым коэффициентом пересчета (С 77, СТ2); устройство управления (CU); блок деления частоты (DIV).
Описание выводов ПИТ приведено в табл. 6.25. Установка микросхемы в исходное состояние осуществляется подачей сигнала CLR. Для начальной инициализации БИС необходимо произвести запись
в RGS управляющего слова, а в С 77, СТ2 — коэффициентов пересчета входной частоты синхронизации счетчиков.
Формат RGS, определяющего режим работы ПИТ, приведен в табл. 6.26. Установка в RGS различных кодов позволяет изменять режим работы ПИТ. Например, запись в RGS кода 0000000000 приводит к выдаче сигналов INTI, INT2 после запуска счетчиков по записи в них коэффициентов пересчета, а 0001010000 — после подачи сигналов Cl, С2. Запись кода ХХХХХХООИ приводит к блокировке выдачи сигналов INTI, INT2, Переход на прерывание возможен после анализа битов RGS(89 9), прочтенных через шину AD.
Временная диаграмма чтения / записи данных в регистры ПИТ приведена на рис. 6.10,6. Подключение БИС к общей шине микроЭВМ обычно осуществляется через СА К588ВТ1. На рис. 6.10, в приведена временная диаграмма выдачи сигналов требования прерываний (INT) при запуске счетчиков сигналами сброса (ISR). При периодичности следования сигналов синхронизации счетчика СТ1 через tc сигнал запроса прерывания (INT1) выдается через время (N1 • tc) после сброса предыдущего запроса сигналом (ISR), где N1 — число, записанное в СТ1 из шины AD(15 -г 0).
230
Таблица 6.25. Описание выводов ПИТ К588ВИ1
Обозначение вывода Номер контакта Назначение вывода
AD(15 - 0) RD WR Cl, C2 СП, CI2 CLR RDY CS(0, 1, 2) FI FO(7 - 1) INT(1, 2) ISR(1, 2) CO Ucc GND 34; 33; 32; 31; 30; 29; 28; 27; 13; 12; 11; 10; 9; 8; 7; 6 19 20 15; 16 17; 18 26 22 23; 24; 25 1 41; 40; 39; 38; 37; 36; 35 2; 3 4; 5 14 42 21 Двунаправленная 16-разрядная шина данных Вход строба чтения данных (низкий потенциал) Вход строба записи данных (низкий потенциал) Управляющие входы счетчиков СТ1, СТ2 Входы синхронизации счетчиков СТ1, СТ2 Вход начальной установки (низкий потенциал) Выход ответного сигнала готовности (низкий потенциал) Входы выборки блоков RGS, СТ1, СТ2 (низкий потенциал) Вход делителя частоты Выход » » Выходы требования прерывания по переполнению СТ1, СТ2 (низкий потенциал) Входы сброса требований прерывания от СТ1, СТ2 (низкий потенциал) Выход объединения счетчиков СТ1, СТ2 Напряжение питания ( + 5 В) » » (0 В)
Таблица 6.26. Назначение разрядов
Номер бита RGS Задаваемый режим работы
0 1 Режим работы таймера: однократный циклический
2 3 Режим пуска СТ1: 10 — пуск СТ1 сигналом WR л CS1; 01 - пуск СТ1 сигналом С1 00 — обоими сигналами (С1 и С2); 11 — блокировка запуска СТ1
4 5 Режим пуска СТ2\ 10 — пуск СТ2 сигналом WR CS1; 01 - пуск СТ2 сигналом С2 00 — обоими сигналами (С1 и С2); 11 — блокировка запу-ка СТ2
6 7 8 9 Блокировка СТ1 (1) » СТ2 (1) Фиксация прерывания от СТ1 (0) » » » СТ2 (0)
6.12. Контроллер прямого доступа к памяти К588ВТ2
Микросхема КПДП предназначена для управления работой внешних устройств в режиме прямого доступа к памяти че
рез общую шину по ОСТ 11.305.903 — 80. КПДП используется совместно с БИС селектора адреса (К588ВТ2), контроллера прерываний (К588ВН1) и многоцелевыми буферными регистрами (К588ИР1).
Структура КПДП представлена на рис. 6.11,а. В состав БИС входят: 18-раз-рядный буфер данных (BD); устройство управления обменом по общей шине (MCU); устройство управления прямым доступом к памяти (DMU); устройство управления прерываниями (ICU); устройство управления вводом/выводом данных (IOU); устройство управления связью с УВВ (С 17); регистр состояния (RGS); 16-разрядный регистр текущего адреса данных (BG4); 16-разрядный счетчик слов/байтов (СТ).
Описание выводов КПДП приведено в табл. 6.27. Со стороны общей шины БИС имеет стандартный набор сигналов управления (DIN, DOUT, WTBT, SYNC, RPLY, I NIT). Чтение-запись данных регистров КПДП осуществляется при активном сигнале CS, адресация к регистрам внутри БИС при этом осуществляется по входам AD(2, 1) в адресном цикле обмена. Временная диаграмма сброса КПДП и записи данных во внутренние регистры БИС приведена на рис. 6.11,6.
Основные принципы использования КПДП поясняются рис. 6.12, а, иллюстри-
231
Рис. 6.11
Ucc
GND
INR
INI
RD
WR
RDY ER
DEC DEA EWR ' EM
CLR
Таблица 6.27. Описание выводов КПДП К588ВТ2
Обозначение вывода Номер контакта Назначение вывода
AD(15 — 0) ЕХА{17, 16) МО RW1, RW2 EWR DEC, DEA АО DMR DMGI DMGO SACK RPLY INIT SYNC DIN, DOUT WTBT CS RD, WR RDY XTA 25-40 1; 47 2 3; 4 5 6; 7 8 9 10 11 12 13 14 22 21; 19 18 20 15; 16 17 23 16-разрядная параллельная двунаправленная шина адреса/ данных Выходы расширения адреса Вход установки режима работы КПДП Входы управления чтением/записью данных через КПДП от УВВ Выход разрешения записи данных в УВВ Входы запрета инкременирования СТ и RGA Вход младшего разряда адреса данных Выход запроса прямого доступа к памяти Вход разрешения » » » » Выход » » » » » » подтверждения захвата магистрали Двунаправленный сигнал синхронизации обмена пассив- ным устройством Вход сигнала начального сброса Двунаправленный сигнал синхронизации обмена активным устройством Двунаправленные сигналы стробирования ввода и вывода данных по общей шине Вход признака записи/байтового обмена » выборки кристалла Выходы стробов считывания регистра ввода и записи регистра вывода Вход сигнала готовности регистров ввода/вывода Двунаправленный вывод программирования длительности адресной части посылки
232
Продолжение табл. 6.27
Обозначение вывода Номер контакта Назначение вывода
ER 41 Вход сигнала ошибки
INR 42 » » запроса прерывания от УВВ
INT 45 Выход » » » процессора
RQM 46 Вход запроса прямого доступа к памяти от УВВ
ЕМ 44 Выход разрешения прямого доступа к памяти от УВВ
CLR 43 Выход начальной установки УВВ
Ucc 24 Напряжение питания (4-5 В)
GND 48 » » (0 В)
ОТнцая шина по ОСТ 11.305.903-80
Рис. 6.12
Устройства прямого доступа к памяти
рующим подключение к общей шине устройства прямого доступа. Работа КПДП может происходить как при управлении от программы, так и при управлении от УВВ. Задание режима управления КПДП осуществляется потенциалом на входе МО. При управлении от программы функционирования КПДП полностью определяется кодом, занесенным в RGS. При управлении от УВВ работа БИС определяется сигналами управления на входах RW1, RW2, DEC, DEA. В обоих режимах БИС анализирует сигнал RQM для выдачи запроса на прямой доступ и INR — для выдачи запроса на прерывание процессора.
Для адресации КПДП в общей шине используется СА К588, к которому возможно подключение до восьми БИС. Для
организации циклов прерывания процессора рекомендуется использовать КПРВ К588ВН1, к которому возможно подключение до двух БИС при присвоении им разных адресов-векторов прерываний. В качестве регистров ввода/вывода рекомендуется использовать МПП К588ВА1, которые по выводам СН могут контролировать пересылки данных и выдавать в КПДП сигналы ошибок (ER).
Архитектура КПДП позволяет подключать к общей шине произвольное число каналов прямого доступа (рис. 6.12,6), при этом БИС, стоящие «ближе» по цепочке сигналов DMGO — DMGI к процессору, получают автоматически более высокий приоритет.
В связи с использованием 16-раз-рядных регистра текущего адреса и счет-
233
ника слов/байтов и ориентацией на перспективные системы в микросхеме предусмотрено расширение адресного пространства памяти до 256 К байт старшие разряды адреса — ЕХА (17, 76), определяющие выбор четырех банков по 32К слов, устанавливаются с выходов RGC.
Временная диаграмма цикла «ввод — пауза — вывод», осуществляемого под управлением КПДП, приведена на рис. 6.13. Значения временных параметров БИС:
Время задержки выдачи запроса пря-
мого доступа к памяти tRQM, нс < 400 Время задержки выдачи адреса tADR, нс >150
» предустановки » tAL,- нс > 150
» удержания » tAH, нс > 150
» запаздывания сирнала выборки
tcs, нс............................< 100
Время действия управляющих сигналов
is, нс...........................> 200
6.13. Формирователь трансформаторной линии К588ВА2
Микросхема ФТЛ предназначена для сопряжения КМОП БИС КДК или АК с трансформатором гальванической развязки. Дополнительными функциями ФТЛ является ретрансляция сигналов при наращивании длины мультиплексных каналов. При использовании ФТЛ с трансформатором ТИЛ-IB рекомендуется на его входах поставить ИС усилителя-ограничителя, а на выходах собрать оконечный каскад на схемах малой степени интеграции [8].
Структура БИС ФТЛ показана на рис. 6.14, а, описание выводов приведено в табл. 6.28. Для преобразования входного биполярного кода со входа TI в униполярный бифазный в УО используются
234
Таблица 6.28. Описание выводов БИС ФТЛ К588ВА2
Обозначение вывода Номер контакта Назначение вывода
DOO, DO1 2; 4 Входы передатчика
ТОО, ТО1 14; 3 Выходы передатчика, подключаемые ко входам оконечного каскада
TI 7 Вход приемника, подключаемый к одноименному выходу УО
DI0, DI1 18; 17 Выходы приемника
ST 15 Вход блокировки передатчика
SS 16 » » приемника
Y 10 Выход управления ретрансляцией
RS 5 Вход схемы контроля питания
R 13 Выход » » »
RC 12 Вход » управления ретранслятором
Ucc 1; 8 11 Напряжение питания ( + 5 В)
Uss 9 » » (—5 В)
GND 6 » » (0 В)
аналоговые входные каскады и схема выработки опорных напряжений (±0,35 В) — BLC. Использование выводов ST и SS позволяет организовать резервирование каналов передачи информации или блокировать работу отдельных абонентов. Наличие выводов RC, RS, Y и ST обеспечивает простую организацию ретрансляторов. Вход схемы управления ретранслятором RC подключается через емкость к земле, что обеспечивает устойчивость работы ретранслятора.
В состав ФТЛ входит схема контроля питания, необходимая для начальной установки ретранслятора. Ее выход R может использоваться для сброса в нуль аппаратуры оконечных устройств после включения питания.
6.14. Усилитель-ограничитель К588ВАЗ
Микросхема У О предназначена для приема сигналов мультиплексного канала с размахом от ± 1 до ± 42 В и их ограничения на уровне ±1,5 В. На рис. 6.14,6 приведена схема ИС У О, описание выво
235
дов дано в табл. 6.29. Микросхема состоит из входного ограничителя на диодах DI — D4, дифференциального усилителя со 100%-ной обратной связью (повторитель напряжения), эмиттерного повторителя с генератором тока на транзисторах Т4, Т5 и выходного ограничителя с делителем на диодах Z>5, D6 и резисторах R5 — R8. Объединение усилителя и ограничителя снижает требования по пробивным напряжениям транзисторов и повышает их коэффициент усиления. У сил итель-ограничитель подключается к выводу приемной обмотки трансформатора через резистор 1,5 кОм, второй вывод обмотки при этом заземляется. Номинальный ток нагрузки выхода TI IOl>1 мА при t/OL^0,4 В. В табл. 6.30 приведены значения основных электрических параметров ИС У О. Схема подключения ИС У О и ФТЛ через трансформатор ТИЛ-IB к мультиплексному каналу по MIL— STD — 1553 В приведена на рис. 6.14, в.
Таблица 6.29. Описание выводов ИС УО К588ВАЗ
Обозначение вывода Номер контакта Назначение вывода
UI 1 Вход ограничителя, подключаемый к приемной обмотке трансформатора
TI 9 Выход усилителя-ограничителя, подключаемый ко входу ФТЛ
Ucc 13 Напряжение питания ( + 5 В)
Uss 4; 8 Напряжение питания (-5 В)
GND 6 Напряжение питания (0 В)
6.15. Кодер-декодер К588ВГЗ
Микросхема КДК предназначена для преобразования информации из последовательного униполярного кода в последовательный фазоманипулированный бифазный униполярный код и обратно [9, 10].
Структура КДК. Описание выводов дано в табл. 6.31. В составе микросхемы (рис. 6.15, а) можно выделить независимые кодер и декодер, имеющие один общий вход начального сброса (MR). Декодер осуществляет прием униполярного фазоманипулированного кода от ФТЛ, модуляцию его частотой 12 МГц, распознавание типа синхросигнала и контроль двух первых битов данных, после чего выдаются сигналы С, D и TD и на вход DO поступает преобразованный униполярный код, синхронизирующийся частотой СО. Вся посылка контролируется по правильности манчестерского кода, числу битов данных и четности (VW).
В состав декодера (DC) БИС КДК входят: схема приема Манчестерского кода, распознающая синхроимпульсы и селектирующая перепады (DI); буфер данных (BD), пропускающий информацию из DI или со входа по сигналу FS; схема синхронизации приема Манчестерского кода (CLG); декодер Манчестерского кода (DCM); схема контроля четности (PCU); счетчик числа принимаемых в слове битов (СТ1).
В состав кодера (CD) БИС КДК входят: делитель на 6 (DIV6), используемый для получения из частоты синхронизации декодера (12/) частоты синхронизации ко-
Таблица 6.30. Основные электрические параметры ИС УО К588ВАЗ
Параметры Условия измерения Значение
min type max
Входной ток Z/, мА С7сс=5,25 В; Uss= -5,25 В; Uf = ±5 В - 0,4 10
Выходное напряжение Uo, В Uс с = 5 В; Uss — — 5 В; U/ = 4- 5 В: Iol = 1 мА Ucc =5 В; Uss= — 5 В; /о£=—1 мА 0,8 -0,8 — 1,5 -1,5
Ток потребления от источника, мА: + Ucc ~ Uss Ucc= 5,25 В; Uss = -5,25 В; С/7=0 - - 60 -60
236
Таблица 6.31. Описание выводов БИС КДК К588ВГЗ
Обозначение вывода Номер контакта Назначение вывода
DTO, DT1 12; 13 Униполярные фазоманипулированные входы «нуля» и «единицы»
декодера (прямые)
DOO, DO1 26; 29 Униполярные фазоманипулированные выходы «нуля» и «едини-
цы» шифратора (инверсные)
UDI 14 Униполярный вход декодера
DF 10 Вход синхронизации декодера (12 МГц)
FO 24 Выход частоты синхронизации шифратора (2 МГц)
FI 35 Вход частоты синхронизации шифратора (2 МГц)
CI 36 Выход тактовой частоты приема шифратора (1 МГц)
DR 19 Вход сброса декодера
MR 22 Вход общего сброса КДК
TD1, TD2 3; 4 Выходы синхронизации приема слова (взять слово)
С, D 17; 40 Выходы признаков команд и данных
DO 6 Последовательный выход информации декодера
VW 2 Выход признака контроля правильности приема слова
СО 15 Выход синхрочастоты приема данных с DO
DI 30 Последовательный вход информации шифратора
DC 32 Вход задания типа генерируемого синхроимпульса
S 31 Вход запуска шифратора
GD 34 Выход синхронизации передачи слова (дать данные)
ST 28 Вход запрета выдачи биполярного кода
PS 33 Вход задания полярности контрольного бита кодера (чет/нечет)
FD 11 Вход разрешения синхронизации по входу SF
F 39 Вход делителя на шесть (12 МГц)
FS 8 Вход разрешения ввода данных по входу ES
SF 9 Вход внешней синхрочастоты
ES 7 Вход синхронизированных данных
CS 18 Вход задания полярности контрольного бита декодера (чет/нечет)
C0 — C4 20; 42; 23; . Входы задания разрядности слов шифратора и декодера (от 2 до
38; 41 28 бит)
TS 16 Вход задания вида синхронизации (внутренняя или внешняя)
Ucc 1 Напряжение питания ( + 5 В)
GND 21 » » (0 В)
дера (2/); делитель на 2 (DIV2), используемый для получения из частоты 2/ частоты приема данных в кодер (If); кодер Манчестерского кода (С DM); счетчик числа передаваемых в слове битов (СТ2).
При передаче кодер в зависимости от уровня сигнала на входе DC автоматически вырабатывает нужный синхроимпульс и вставляет бит четности. Согласование работы шифратора с оконечным устройством осуществляется сигналами запуска передачи S, запрета на выдачу очередного слова (ST) и строба выдачи слов (GD),
Микросхема позволяет программировать разрядность слов в пределах от 2 до 28 бит, задаваемую кодом на входах СО — С4 согласно табл. 6.32. По входу PS возможно задание полярности контроль
ного бита кодера (четность / нечетность), а по входу CS — задание полярности контрольного бита в декодере, что обеспечивает возможность диагностики каналов через БИС КДК и повышает их эффективную производительность за счет адаптации к разрядности оконечных устройств.
Временная диаграмма работы КДК. Предельная тактовая частота синхронизации декодера по входу F составляет 15 МГц, что обеспечивает работу канала на частоте 1,25 МГц. Наличие входов выбора вида синхронизации декодера TS разрешения синхронизации FD и разрешения ввода данных FS позволяет в случае необходимости подключить к КДК внешний синхронизатор приема информации из МК, минуя высокочастотные
237
I 0 । 1 I 2 I J , 4 116 117 \ 18 us I
FI -JinnnnnnnjUUUlWLJUinnnnnnJUUinJUUin.
Таблица 6.32. Программирование длины посылок КДК К588ВГЗ
Код на входах п N Код на входах п N Код на входах п N
С4 СЗ С2 С1 \С0 С4 СЗ С2 С1 со С4 СЗ С2 С1 со
0 0 1 0 1 2 6 0 1 1 1 0 11 15 1 0 1 1 1 20 24
0 0 1 1 0 3 7 0 1 1 1 1 12 16 1 1 0 0 0 21 25
0 0 1 1 1 4 8 1 0 0 0 0 13 17 1 1 0 0 1 22 26
0 1 0 0 0 5 9 1 0 0 0 1 14 18 1 1 0 1 0 23 27
0 1 0 0 1 6 10 1 0 0 1 0 15 19 1 1 0 1 1 24 28
0 1 0 1 0 7 11 1 0 0 1 1 16 20 1 1 1 0 0 25 29
0 1 0 1 1 8 12 1 0 1 0 0 17 21 1 1 1 0 1 26 30
0 1 1 0 0 9 13 1 0 1 0 1 18 22 1 1 1 1 0 27 31
0 1 1 0 1 10 14 1 0 1 1 0 19 23 1 1 1 1 1 28 32
Примечание, « — число информационных разрядов; N— длина посылки, включая синхроимпульс и бит четности.
цепи внутри БИС, синхронизируемые частотой DF. Этим снимается основное ограничение на частоту приема информации и обеспечивается возможность работы с каналом на частотах до 4 МГц. При этом вход синхронизации шифратора FI должен синхронизироваться частотой, вдвое превышающей частоту передачи данных в канале (до 6 МГц). Временная диаграмма работы кодера приведена на рис. 6.15,6, временная диаграмма работы декодера — на рис. 6.15, в. На рисунках представление данных в мультиплексном канале обозначено МК.
6.16. Адаптер мультиплексного канала К588ВГ6
Микросхема А К предназначена для преобразования 16-разрядных двоичных кодов в последовательный фазоманипули-рованный бифазный униполярный код и обратно, классификации получаемых из канала кодов (данное, команда, тип команды), распознавания адресов мультиплексного канала и временного хранения информации [10, И].
Структура АК приведена на рис. 6.16, а, описание выводов дано в табл. 6.33. В отличие от КДК адаптер канала обеспечивает сопряжение с параллельной 8- или 16-разрядной шиной данных, распознавание адресов абонентов и представляет собой более высокий уровень иерархии. Распайкой выводов AD (4 — 0) задается адрес абонента, при сравнении которого с адресом, полу
ченным в команде, БИС извещает абонента о приеме и типе адреса по выводам VA, CD, TD и ОВ. При приеме адреса 11111 АК распознает команду общего режима, извещает об этом по выводу ОР.
В состав БИС АК входят: декодер Манчестерского кода (DCM); кодер Манчестерского кода (С DM); мультиплексор (MUX) данных для подключения ко входу CDM выхода DCM или SRG2; сдвигающие регистры для приема и передачи данных (SRG1, SRG2); буферный регистр принимаемых, управляющих, ответных или информационных слов (RGCD); буферный регистр передаваемых команд или ответных слов (RGCS); буферный регистр передаваемых данных (RGD); схема запуска передачи информации в канал (STU); схема распознавания адреса абонента в МК (ADU); схема контроля четкости принимаемой информации (PCU); генератор синхронизации (CLG); схема управления чтением/записью информации по параллельной шине данных (CU).
Использование вывода RT позволяет замкнуть в случае необходимости выход декодера со входом шифратора Манчестерского кода, благодаря чему становится возможным подключение БИС АК в «разрыв» канала и наблюдение пересылок по шине данных в режиме монитора (безадресного оконечного устройства).
Форматы команд, данных и ответных слов АК приведены на рис. 6.16,6. Команды содержат поля: адреса оконечного устройства (ADR); признака приема/передачи информации (К); подадре-
239
6)
Номера битов ROOD, RGB, RGCS
15 14 13 12 11 10 0 8 7 6 5 4 3 2 10
ADR । । । 1 RA —j—।—। । NC i 1 L 1
Старший. Зит
Информация
Младший бит
ADR —।—i i i ABCXXXDEfGH 1 1 1 1 1 1 1 ! । >
Метки, устанавливаемые внешним устройством
Рис. 6.16
Таблица 6.33. Описание выводов БИС АК К588ВГ6
Обозначение вывода Номер контакта Назначение вывода
D(15-0) AD(4 — 0) DIO, Dll DOO, DOI RT SD, SC RDO, RD1 WRO, WR1 A0, Al XTL0, XTL1 OP TD, GD CD OB KT F VA P MR UCc GND 22; 19-06; 03 33-31; 28-27 38; 37 34; 36 35 43; 42 47; 04 46; 05 02; 01 39; 40 25 45; 30 26; 20 29 41 21 23 44 24 48 Параллельная 16-разрядная шина данных Входы задания адреса абонента в мультиплексном канале Униполярные фазоманицулированные входы декодера (прямые) Униполярные фазоманицулированные выходы шифратора (инверсные) Вход разрешения ретрансляции Входы запуска передачи данных и команд/ответов Входы строба считывания старшего и младшего байтов буферного регистра Входы строба записи старшего и младшего байтов регистра данных и команд/состояний Входы адресной выборки регистров данных и команд/состояний Входы для подключения БИС к кварцевому резонатору Выход признака приема команд общего режима Выходы синхронизации приема и передачи слов Выход признака команд/данных Выход признака приема команд основного/вспомогательного форматов Вход задания режима (контроллер/оконечное устройство) Вход/выход опорной частоты синхронизации Выход, индицирующий совпадение адресной части команды с кодом на входах AD(4 — 0) Выход признака контроля по четности Вход начального сброса Напряжение питания ( + 5 В) » » (0 В)
са/режима управления (КЛ); числа информационных слов/кода команды управления (NC).
При приеме адресованных АК команд или команд с адресом 11111 БИС классифицирует их согласно табл. 6.34. При этом сигнал на выходе ОВ извещает абонента о приеме команд «основного» или «вспомогательного» форматов. В табл. 6.35 приведена кодировка ответных слов АК.
Временная диаграмма работы АК. Прием и передача информации адаптером канала со стороны мультиплексной линии осуществляется по временной диаграмме, аналогичной КДК. Диаграмма приема / выдачи данных по параллельной шине D(15 — 0) приведена на рис. 6.16,в. Ниже приведены значения основных временных параметров БИС:
Время предустановки сигналов при чте-нии/записи tRDL) ^WRLi нс.......
Время удержания сигналов при чтении/ записи tRDH, tWRH, нс..........>100
Время действия сигналов чтения/записи Оиъ twR> нс.......................> 200
Время цикла передачи бита в МК (tc), нс...........................>800
Время цикла синхронизации БИС (tp = tc№), нс......................>67
Время запуска кодера t$T, нс . . . . > 500
Минимальное время действия строба приема tGDH........................16tc
Время задержки выдачи сигнала СВ от TD (tCD), нс........................<50
Время задержки выдачи сигнала ОР от TD (top), нс....................<300
Время задержки выдачи сигнала Р от TD (tp), нс......................<50
Время действия строба выдачи tTDH 14,5/с
» задержки сигнала TD от конца приема слова tTDL.................l,5tc
Время задержки сигнала TD от начала приема слова tTD....................5,5 tc
Основные принципы применения и интерфейсного комплекта БИС. Архитектура мультиплексных каналов межмодульного обмена показана на рис. 6.17, а. Канал строится с использованием коаксиального кабеля с волновым сопротивлением
241
Таблица 6.34. Кодировка команд АК К588ВГ6
Код команды Формат команд и операции в АК Сигналы
К RA NC CD ов
0 00000, 11111 ххххх Вспомогательный формат Произвольный код, дешифруемый вне БИС 1 0
0 00001 — 11110 ххххх Принять массив данных Число слов в массиве (дешифрируется вне БИС). Сигнал TD сопровождает прием каждого слова 1 1
1 00000, 11111 ххххх Вспомогательный формат Произвольный код, дешифрируемый вне БИС 1 0
1 00001 11110 ххххх Передать массив данных Число слов в массиве (дешифрируется вне БИС). Сигнал GD вырабатывается после передачи каждого слова из RGD в SRG2 1 1
Таблица 6.35. Кодировка ответных слов АК К588ВГ6
Обозначение бита Назначение битов и полей Обозначение бита Назначение битов и полей
ADR Л* В с* D* ♦ Фор Поле адреса OY (—), формируемое по коду, заданному на входах AD(4 — 0) Признак неправильного приема сообщения (логическая единица) Аппаратный бит, для оконечного устройства, равный 0; задается с помощью вывода КТ Признак наличия запроса на обслуживание подсистемы (логическая единица) Признак приема команды «общего» режима (логическая единица) >мируются схемами, находящимися вне БК £* XXX* F* G* Я* 1С. Признак состояния подсистемы «занято» (логическая единица) Резервные биты, используемые для установки дополнительных признаков по усмотрению разработчика системы Признак неисправности подсистемы (логическая единица) Признак приема управления каналом (логическая единица) Признак неисправности оконечного устройства (логическая единица)
75 Ом, а отводы