CMOS интегрални схеми. Част 1 - Димитрова М.И., Ванков И.Д.

Author: Димитрова М.И. Ванков И.Д.

Tags: радиотехника електротехника инженерство електроника радиоелектроника интегрални схеми

Year: 1987

Similar

Кратък справочник по интегрални схеми

Интегралните схеми в любителската практика

Интегрални схеми в помощ на учителя по физика

Интересни схеми в транзисторно и интегрално изпълнение

Text

МДимитроВа И/ Банков
MOS
ИНТЕГРАЛНИ
СХЕМИ
част
3
Техника
1РАФ1.ЧНП ОЗНАЧЕНИЯ, ПРИЕТИ В КНИГАТА1
Инвертор —Логически елемент — ' ИЛИ —j Фиг. I 1 Повторител [х*** Логически елемент ф'”' Г2 ИЛИ-HE — J Логически елемент **~| \ (ЛЕ) И “V Логически елемент Риг Г5
Фиг. Гб
ф..г г-J ИЗКЛЮЧВАЩО или •—
Фиг. Г7
И-НЕ —17 Логически елемеиг ИЗКЛЮЧВАЩО — Фр
ФИГ. 14 И ЛИ-пЬ *" Фиг. Г8
Логически елемент
с тригер на Шмит
Фиг. Г 9
У7<-тригер
о </) —
— С _
KRO
Фиг. Г14
Логически елемент
с три изходни
състояния1 2
Чакащ мулти-
вибратор (ЧМ)
Аналогов ключ
Фиг. 1 ГН)
К
т
Фиг. Г11
Фиг. Г15
Брояч
Фиг. Г16
Т-тригер
Дешифратор
“Аг Дгш
•ISoz-.Jl
I I..1
Фиг. Г12
Фиг. Г17
О-тригер
фиг. Г13
1 На фигурите са показаны само двувходови логически елемеитн.
2 На фигурата е показан инвертор, но може да бъде всякакъв ЛЕ.

К.Ф.М.Н. ИНЖ. МАРИЯ И. ДИМИТРОВА
Д.Ф.М.Н. ИНЖ. ИВАН Д. БАНКОВ
ДЪРЖАВНО ИЗДАТЕЛСТВО .ТЕХНИКА'
СОФИЯ, 1987
УДК 621. 382
В киигата са разгледани комплементариите (допълващите се) MOS ив-
тегрални схемн (CMOS ИС)—стандартен и с високо бързодействие. В пър-
ва част са дадени основннте параметрн и правилата за работа със CMOS
ИС и са описанн CMOS логическите елемеити (ЛЕ), многофункционалните
логически схеми и ЛЕ с три изходни състояния, двупосочннте аналоговой
ключове, различните видове тригери, схемите за формиране и генериране
на импулси. Описани са типичните представители на отделяйте ИС, лехии-
те варианта и модификации. Посочени са и много практически примеря за
използуването им.
В приложенного са дадени таблици на произвежданите ИС, групираии
по функционален признак, таблици с кратки справочии данни за по-широ-
ко използуваните схеми, сравнителна таблица за CMOS ИС, предлагани от
различните производители.
Книгата е предназначена за инженери, физицн, студента, техници, ра-
диолюбители и др., чиято дейност е евързана с разработката и експлоа-
тацията на електронни схеми и устройства.
© Мария Илигва Димитрова
Иван Данаилов Вайков, 1984
с/о Jusauior, Sofia
621 .3
ПРЕДГОВОР
Причините за появггга на второю преработено и допълнено
издание на книгата са две:
1. Въпрекп че не са най-разпространеиите електронни компо-
нента, врез последимте годиви CMOS интегралните схеми (ИС)
напълно доказаха своего право иа съществуване и се утвърдиха
като основни съставни елементи в редица електронни устройства
и като съпътствуващи за много други (например за устройства с
микропроцесорни системи). Появата на една толкова пълна гама
от ИС с малка, средна и голяма степей на интеграция е красно-
речиво доказателство за това, че те се търсят и използуват все
по-успешно.
Всеки конструктор на съвременни електронни устройства тряб-
ва да познава добре характерните особености на тези ИС. Бързо-
то нзчерпване на първото издание на книгата подчертава големия
интерес към CMOS ИС и у нас.
2. След излизането на първото издание на книгата (през 1981 г.)
се появиха много нови CMOS ИС и най-вече беше създадена, раз-
вита, усъвършенствувана и утвърдена нова серия CMOS ИС—тази
с високо бързодействие (HCMOS ИС). В това издание авторпте
са се -постарали да запознаят пашите специалисти с тях. Новите
ИС са включени към съответните раздели на книгата, а за HCMOS
ИС е добавена една нова глава.
Както в първото издание, и тук в част I са разгледани ИС със
сравиително по-малка степей на интеграция - логически елементи,
тригери, чакащи мултивибратори, аналогови ключове и аналогови
мултиплексори—демултнплексори. Описани са и редица устройст-
ва за формиране и генериране на импулси, както и някои анало-
гови приложения на CMOS ИС. Във втората част на книгата са
включени броячите на импулси, преместващите регистри и комби-
национните логически схеми—шифратори, дешифратора, схеми за
управление на нифрови индикатори, цифрови мултиплексори и де-
мултиплексори и др.
Като приложение към всяка част на книгата са дадени справоч-
ки данви за почти всички произвеждани засега ИС от разглежда-
ння в съответната част вид, систематизирани по различии признаци:
таблица на CMOS ИС (стачдартни и с високо бързодействие),
групирани по функционален признак; таблица за използуваните от
различните производители означения; сравнителна таблица за пред-
лаганите советски CMOS ИС и ИС от серията 4000; таблица за
о
разположението на изводите на CMOS ИС (стандартен и с висско
бързод ействие).
Изказваме благодарност на всички колеги, конто пряно или
косвено допринесоха за намирането на възможно най-новн и най-
пълни давни за стандартнее CMOS ИС и особено за HCMOS ИС
Снециална благодарност отправяме към рецензентите ст. н е. к.т.н.
инж. К- Конов и ст.н.с. к.т.н. инж- Ив. Доцински, чиито забележ-
ки помогнаха своевременно да се отстранят никои пропуски. Всич-
ки допълнителни забележки и критични оценки, изпратени от
чигателите на адреса на издателството, ще бъдат приети с приз-
нателност.
И накрая пожелаваме на всички читатели успех в работала
сьс CMOS интегралните схеми.
София, юли 1986 г.
Авторшпе
6
ЙЗПОЛЗУВАНИ ОЗНАЧЕНИЯ
и—моментпа стойност на напрежение
«вх—момеитна стойност на входного напрежение
ии5х — моментна стойност на изходното напрежение
н0--моментна стойност на напрежението на гейта на CMOS транзистор
U — определена стойност па нзменящо се напрежение ЛЕ като логичен
•^вх- максимално вхлдно напрежение, което се възприема от ска 0
миннмално входно напрежение, което се възприема от ска 1 ЛЕ като логиче-
/ г9 _ ^изх максимално допустимо изходно напрежение при логически 0
Z/1 — ^изх миннмално допустимо изходно напрежение при логически 1
С'п — напрежение на превключване на ЛЕ
//шр напрежение, хар жгеризпращ . шумовия резерв
Z/шз ” напрежение, характеризиращо шумозащитеността
£/] — праг на задействуване ла тригера па Шмит при нарастване на входная
сигнал
—праг на задействуване на тригера на Шмит при намаляване на входная
сигнал траг на отпускане)
—широчина на хисте .езисната облает на тригер на Шмит
&GS — напрежение гейт-сорс на MOS транзистор
'JDSнапрежение дрейн-сорс на MOS транзистор
СЪр— прагово напрежение на MOS транзистор
t'д — П1д на напрежение вьрху оглушен диод
• Uz — напрежение на ценеров пробив
—древн<>во захранващо напрежение на стандартна CMOS ИС
•Ess—coPcoro захранващо напрежение на стандартна CMOS ИС
Есс—колекторно захранващо напрежение на биполярна ИС или дрейнэво зах-
ранващл напрежение на HCMOS ИС1 * *
ЕЕ£ — емнтерно захранващо напрежение на биполярна ИС или сорсово захраа-
ващо напрежение на HCMOS ИС1
:— момента стойност на ток
/— опгеделена стойност на изменят се ток
1сс—консумиран ток or HCMOS ИС в статичн > състояние1 •
jDD— консумиран ток от стандартна CMOS ИС в статично сьстояние
Р —мошност
JP—статична консумирана мощност
_РД—динамична консумирана мощност
— продължителност на импулс
—определен момент от времето
-— воеме на превключване на CMOS ИС
^ф —продължителност на фронта на импулса
Т—период на генернране на импулси
1 Тъй каго основного предназначение иаHCMOS ИС еда заменят TTL интег
ралиите схеми, за захранващите напрежения и консумирания ток се използуват
«ъзприетите при TTL ИС означения: Есс, Еее и Iса _
7
f — честота
Т — транзистор
Д — диод
R — ревистор, съпротивление
С — кондензатор, капацитет
Ct — товареи капацитет на CMOS ИС
А, В, С, D,E, F, G, Н — входове и входни логически променливи (сигналит, »а
ЛЕ или други ИС
X Y— находи и изходии логически променливи (снгнали) на ЛЕ или други ИС
С — тактов вход (или входен сигнал) на тригер
Ц — вход за нулиране (или нулиращ сигнал) или информационен вход
(информационен сигнал) на /?5-тригер
С1 — вход за нулиране (или нулиращ сигвал)
S— вход за установяване в състояние 1 или пвформаци нен вход (инфор-
мационен сигнал) на MS’-тригер
/?— вход за установяване в състояние 0 (или входен сигнал) на тригер
D —информационен вход (или информационен сигнал) на Е>-трнгер
J — информационен вход (или информационен сигнал) на J/(-тригер
К — информационен вход (или информационен сигнал) на Л\-тригер
Z — управляваш вход (или управляваш сигнал) на ИС
Q— прав изход (или изходен сигнал) на трнгер, чакащ мултивиСратор или
—, култивибратор
Q — инверсен изход (или изходен сигнал) на тригер, чакащ ыултавнбрэто^
ли мултивибратор
8
ВЪВЕДЕНИЕ
Изминалите повече от три десетилетия от появата на първите
интегрални схеми (ИС) не са много дълъг период от време. Не-
зависимо от това, днес вече съществува огромно разнообразие-
от ИС по отношение на техните функциоиални възможности, на
и.-ползуваните технологии и на произвежданите на тяхна основа
различии семейства (фамилии) интегрални схеми.
Практиката убедително дсказа предимствата както на бипо-
лярните I4C (TTL, ECL и др.), така и на схемите, нзграждани
с полеви транзист 'ри (MOS ИС). Непрекъснатата конкуренция
между двата основни типа ИС—биполврни и MOS, е мощен сти-
мул за научиите изследваиия, за усъвършенствуването на техно-
логичните процеси и за използуваието на нови изходии материа-
ли- Вследствие на това се постигат все по-високи показатели:
— непрекъсвато се подобряват техническите параметри на-
създаваиите интегрални схеми (бързодействие, температурни ха-
рактеристики, консумирана мощност и др.), създава се пълна
гама от схеми с малка, средна, голяма и дори свръхголяма сте-
мен на интеграция1, появяват се нови фамилия'ИС;
— понижават се производствените разходи чрез усьвършен-
ствуване на технологиите, на технологичного обзавеждане, на
средствата за коитрол на производствените процеси и на готови-
те изделия, в резултат на което спада цената на предлаганите
ннтегрални схеми (фиг. В-1);
— сьздават се нови типове ПС както по отношение на тех-
нологичните им особености (например HCMOS ИС или SOS
ИС — силиций върху сапфир или рубин, зарядно свързаните ус-
тройства— CCD и др.), така и на функционалните им възмож-
ности (микропроцесори, микропроцесорни ИС и пр.);
— разработват се и се внедряват нови технологически проце-
си, чрез конто се премииават достигнатите граници на усъвър-
шенствуването на параметрите иа интегралниге схеми (например
-вьвеждането на рентгенова и йонно-льчева литография, прилага-
не на лазерната техника за създаване на маски за фотошаблоны
•и др.).
Фигура В-2 идюстрира прогреса в областта на електронните
«компонента [33, 51]. След 1S65 г. е.тгктровакуумните лампи бяха
категорично изместени от транзисторите, конго само няколко го-
дини по-късно отстъпиха позициите си на биполярните интеграл-
1 Приема се. че ннтегрални схеми с малка степей на интеграция са тези.
конто съд'ьржат от 1 до 10 транзистора; със средна стенен на интеграция —
от 10 До 100 транзистора ; с голяма — от 100 — 500 до 10 000 транзистора и
със свръхго.чяма — над 10000 — 50 000 транзистора.
10
ни схеми. Към 1975 г. вече биполярните и MOS ИС се използу-
ват в еднаква степей. Прогнозите сочат, че през втората полови-
на на това десетилетие (а да се правят прогнози за по-дълъг
период от време при сегашния бърз темп на развитие и усъвър-
шенствуване на ИС не е реално), MOS ИС ще имат доминиращо
значение сред останалите ннтегрални схеми. За това съществуват
редица предпоставки.
Известно е, че за изграждането на един биполярен транзистор
в интегралната структура е необходима по-голяма площ, откол-
кото за един MOS транзистор. Освен това технологията на из
готвяне на една биполярна ИС включва повече операции, някои
от конто са твърде критични към отклоненията от определените
условия. Затова всички ИС с голяма и свръхголяма степей на
интеграция се изграждат само с MOS транзистори.
Първоиачално MOS ИС с малка и средна степей на интегра-
ция не се произвеждаха. Причина за това бяха значително по-
ниските им честотни вьзможности в сравнение с биполярните
схеми. Постепенното усъвършенствуване на технологичните проце-
си доведе до намаливаве на тези разлики, а създаването на ком-
племенгарните MOS ИС (около 1971—72 г.) предложи ново съ-
ществено предимство — изключително ниската консумирана мощ-
ност.
Въпреки че първото поколение CMOS ИС (наричани стандартни)
отстъпваше по бързодействие на стандартните и на LSTTL ИС,
от тях беше разработена и иамери широко разпространение дос-
та пълна гама от ннтегрални схеми с малка, средна и голяма
степей на интеграция. Ге не само дублираха функционалните въз-
можиости на ИС от фамилията TTL, но притежаваха и нови. Са-
мо за около 10 години усъвършенствуването иа технологията
доведе до качествен скок в бързодействието и предлагаиите вече
нови серии HCMOS ингегьални схеми (НС и НСТ) не отстъпват
по този параметър на стандартните и на LS TTL ИС- Разработ-
ват се също така и ннтегрални схеми с полеви транзистори вър-
ху сапфирена и рубинена подложка (SOS), чието бързодействие
се доближава до това на TTL ИС от серията S (с елементи на
Шотки) при много по ниска консумирана мощност. Всичко тзва
дава основание на специалистите да очакват HCMOS ИС да из-
местят LSTTL ИС както при изграждането на устройства и си-
стеми с микропроцесорио управление, така и в създаването на
обикновени електронни уреди (т. е. от тяхната осиовна облает на
приложение). Още по-големи са очакванията от ИС от типа SOS.
Л А <'9 4 \
(5ИВАНoffcKA) И
НеислчеВ J

ГЛАВ А ПЪРВА
ОСНОВНИ СВОЙСТВА И ХАРАКТЕРИСТИКИ
НА CMOS ИНТЕГРАЛНИТЕ СХЕМИ
1.1. MOS ТРАНЗИСТОРЫ С N И Р КАНАЛ
Основните градивни компонента на CMOS пнтегралните схема
(CMOS ИС) са MOS транзисторите с N и Р канал. Среди да се
разгледат устройството, принципът на действие, основните свой-
ства и характеристики на CMOS ИС, трябва да се припомнят съв-
сем накратко никои основни понятия за полупроводниковите ма-
териали и протичащите в тях процеси.
Полупроводник с N тип проводимост. Това е полупроводни-
кова кристална структура, в конто са включени примеси от донор-
пи атоми, т- е. атоми на химически елемент (например фосфор,
бисмут, антимон или др.) с по-голям брой Валентин електрони
от тези на атомите на основния полупроводников материал. Тези
примеси съэдават „излишък* от електрони в кристалиата струк-
тура.
Полупроводник с Р тип проводимост. Това е полупроводни-
кова структура, в която са включени примеси от акцепторни ато-
ми (например галий, индий, бор или др.), т. е. атоми на химичес-
ки елементи с по-малък брой Валентин електрони от тези иа ато-
мите на основния полупроводников материал. Те създават недос-
тиг па електрони в кристалиата структура. Прието е отсъствия-
та на електрони в нея да се наричат „дупки", конто се разглеж-
дат като носители на положителен заряд.
Основни носители на заряда. Това са преобладаващите носи-
тели на заряд в даден полупроводников материал, конто обусла-
вят протичането иа електрически ток през него. За полупровод-
ииците с N тип проводимост това са електроиите, а за полупро-
водниците с Р проводимост—дупките.
Неосновни носители на заряда. Това са електроиите в ио-
лупроводниците с Р тип проводимост и дупките в полупровод-
ниците с N тин проводимост. Концентрацията на неосиовните но-
сители е многократно по-ниска от тази на основните, поради кое-
то обусловеният от тях ток е много по-малък.
Когато към полупроводниковата структура с определен вид
проводимост се подаде напрежение, в протичащия ток участву-
ват и двата вида носители — основни и неосновни — и неговатв
абсолютна стойност не завис и от поляритета на подаденото на-
13
ирежение. Токът, обусловен от основните носители, обаче е мно -
го по-голям от този, дължащ се на неосновните. Причината за
това е вече споменатата съществена разлика в техните концент-
рация.
Когато полупроводниковата структура съдържа две области
с различен тин проводимост, между тях се създава т. нар. PN
преход и протичащяят ток вече зависи от поляритета на пряло-
женото напрежение. Ако положителният потенциал е евързан с
областта с Р проводимост, а отрицателният — с областта с N
проводимост, протичащият ток се обуславя от основните носите-
ли във всяка облает — PN иреходът е поляризиран в праза посо-
ха. При смяна на поляритета токът се обуславя от неосновните
носители и поради изключително ниската им концентрация в съв-
ременните полупроводникеви материала може да се пренебрегне.
В този случай PN преходъг е поляризиран в обратна посока и
не пропуска ток.
За да може да се подава напрежение кьм полупроводникова-
та структура, върху нея се нанася по подходящ начин метилен
слой, образуващ т. нар. омов (омичен) контакт с полупроводник
ковия материал, т. е- токов контакт, пропускай^ нормално и в
двете посоки.
Като се имя предвид всичко изложено дотук, не е трудно
да се изясни действието на MOS транзисторите с Р и N канал.
MOS транзистора, с N канал (NMOS транзисторы). Из-
граждат се на основата на полупроводников кристал с Р прово-
димост, наречен подложка, в конто се създават две еднакви об-
ласти с N тип проводимост (фиг. 1.1). С помощта на омови кон-
такта двете области се извеждат към външни електроди. Еди-
ният от тях, към конто обикновено се евързва подложката1, се
нарича СОРС, а другият — ДРЕЙН. Повърхността на подлоячка-
та между сорса и дрейна се покрива с много тънък слой диелек-
трик, най-често силициев двуокис, върху който сё нанася метален
провеждащ слой2 3. Този слой образува третия електрод на тран-
зистора, наричан ГЕЙТ*. Захранващото напрежение на този тран-
зистор се подава между дрейна и сорса (и подложката) с поло-
жителен полюс към дрейна (фиг. 1.2 о).
Управляващото действие на гейта се обуславя от образувания
между металния слой на гейта и подложката па транзистора кон-
дензатор. Когато гейтът има нулев нотенциал спрямо подложка
1 Случайте, в конто такова евързване не се използува, ще бъдат специал
но отбелязан । по-нататък.
2 Точно тази структура определи назва нието MOS от английского „Metal
Oxyde Semiconductor (Silicon)". В сьветската литература е разпростраяено
названието МОП от .Метал —Окис— Полупроводник*.
3 В сьветската техническа литература са приети термините: ИСТОК—соре,
СТОК — дрейн и ЗАТВОР — гейт.
14
та и сорса и този коядензатор не е зареден, той не оказва влия-
ние сьрху подложката и транзисторът ще бъде запушен: PN пре-
ходът ме.кду подложката и дрейна е поляризиран обратно. Екви-
валенгната схема за този случай е показана на фиг. 1.2 6, като-
Фиг. 1.1. Структура иа Фиг. 1.2. XMOS транзисторно стъпало
A1OS транзистор С N ка- д) структурна схема » б) еквивалентна с хе—
изд ма при отсъствне на N канал (при запушен*
NMOS транзистор)
двата PN прехода са показами условно като диоди. Диодът на
сорсовия PN преход е даден накъсо поради свързването на под-
ложката със сорса. Когато транзисторът е запушен (и към из-
хода му не е свързан тозар), изходнзто напрежение ще бъде
ulis,x = + Edd- При подаване на положително напрежение на гейта-
в него се натрупва положителен заряд, за уравновесяването на
конто е необходимо да се натру пва еквивалентен отрицателен за-
ряд от другата страна на диелектрика—в областта от подложка-
та под гейта. Този заряд се получава, като концентрацията на
неосновните носители (на електроните) в областта на подложката
в непосредствена близост с диелектрика, т. е. между сорса и
дрейна, нараства и съответно концентрацията на основните носи-
тели (на дупките) намалява. С увеличаването на положителното
напрежение на гейта концентрацията на електроните расте и при
достигане на т. нар. прагово напрежение (б7'Пр) иастъпва инверсия
на носвтелите -— концентрацията на електроните става по-висока.
от тази иа дупките, областта иа подложката под гейта добива
N тип проводимост или, както се казва, между сорса и дрейна
се създава N канал (фиг. 1.3п). С възникването му за тока от
източника 4- Edd към маса се осигурява непрекъсната зона с про-
водимост от един (в случая N) тип — дрейн-канал-сорс, т. е..
транзисторът се отпушва. Изходното напрежение (u,J3X) в този-
случай се определи от съотношението на съпротивленията на ре-
15
зистора и отпушения транзистор RK (фиг. 1.36). Обикновено
Низх^б.
Л1<95 транзистора с Р канал (PMOS транзистори). Структу-
рата на MOS транзистор с Р канал е показана на фиг. 1.4. Тя
Фнг. 1.3. Възникване на X канал b]MOS
транзистора
а) структурна схема ; б) еквизалектна схема
на отпушен NMOS транзистор
се отличава от тази на
N'MOS транзистора (фиг. 1.1)
само по това, че областите с
N и Р тип проводимост са
разменени: подложката е от
полупроводник с N тип про-
водимост, а сорсът и дрей-
нът иматР тип проводимост.
Поради това поляритетът
на захранващото напрежение
тук е обратен, той е — Ess -
Принципът на действие е ана-
логичен : при подаване на
гейта на нулево напрехкение
спрямо сорса транзисторът е
запушен; токът се ограни-
чава от обратно поляризира-
ния PN преход между дрей-
на и подложката; когато'на гейта започне да се подава отрицателно
напрежение, концентрацията на основните носители (електроните)
в областта под него започва да намалява, а тази на неосновните
(дупките) — да расте; при достигане на праговото напрежение
(—t/"p) става инверсия на типа проводимост в полупроводника на
подложката в областта между сорса и дрейна и се образува
Р канал — транзисторът се отпушва (фиг. 1.5)-
Казаното дотук се отнася за MOS транзистори, рабогещи в
режим на обогатяване на канала. Освен тях съществуват и MOS
транзистори, конто работят в режим на обедняване на канала.
При тях провеждащият канал под гейта се формира технологич-
но при производството им. Тези транзистори са отпушени при
отсъствие на управляващ сигнал на гейта, а при подаваието му
настъпва обедняване на канала откъм основни носители до пъл-
ното запушване^на транзистора (т. е. до изчезване на провежда-
щия канал).
Две важни особености отличават MOS транзисторите с N и Р
канал от биполярните:
1. Практически безкрайно вигокого им входно съпротивление:
във входната верига не протича друг ток освен извънредно ела-
бия ток на зареждане на входния капацитет, който е от порядъ-
ка на 5-^10 pF. Поради това MOS транзисторите <*за разлика от
биполярните са елемеити, управлявани не с ток, а с напрежение.
2. Когато транзисторът е отпущен, между^неговия дрейн и ма-
116
сата е включено едно чисто активно(омово) сьпротивление — то-
ва на образувания Р или N канал1 2—-без никакви наситени PN
преходи и свързаните с тях недостатъии. Това съпротивление
провежда еднакво добре и в двете посоки, което както ще се ви-
Фиг. 1.4. PMOS транзи.торно стъпало
а)£структурна схема ; б) еквивалентна схема
•на запушен PMOS транзистор
Фиг. 15. Възникване
на Р канал в PMOS
транзистор
ди по-нататък, се използува за създаване на ннтегрални схеми,
съществуващи само в CMOS изпълиение— аичлогови ключове.
Тези характерни особености на MOS транзисторите с N и Р
канал обуславят тяхното широко приложение. На фиг. 1.6 е по-
казана схемата на ЛЕ инвертор, изпълнен с транзистор с N ка-
нал, а на фиг. 1.7 — с транзистор с Р канал. Използувани са
приетите означения на тези два вида транзистори. За отбелязва-
не е, че посоката настрелката е обратна на тази при биполярните
транзистори. (При NMOS стрелката сочи навътре, а при PMOS—
навън ) Това се дължи на факта, че стрелките ре поставят на
изводите на подложките, конто имат проводимост, обратна на
тази на образувания канал. Така например при транзистора с N
канал подложката е с Р проводимост, а сорсът и дрейиът — с N
проводимост; образуваните между тях и подложката PN прехо-
ди ще пропускат ток, когато подложката има положителен по-
тенциал спрямо електродите, което е отразено с насочената към
подложката стрелка.
За еднаквост на логическиге нива и в двете схеми е показан
захранващ източник на положително напрежение Edd- Ако за ло-
гическа нула се приеме нулевото напрежително ниво, а за логи-
1 Поради малките размера на облагайте на сорса и дрейна и сравннге.тно
високата концентраци я на основните носители в тях тяхното с ьпротивление мо-
же да се пренебрегие.
2 CMOS-интегрални схеми, ч 1
17
ческа единица—нивото на захранващия източннк, действието на
инверторите е следното (вж. съответните таблипи на истинност):
когато на входа им се подаде нулей потенциал (дд=0, Д=0),
транзисторът с N канал е запушен, а тези с Р канал — отпущен,
Фиг.Ч.6. Логически.елемент ин-
вертор с NMOS транзистор
с) схема ; б) таблица на истинност
0R X
Дрейн (------о
।__।
£___ ! Подложка
Гейт Р
I--
Соре
а) ° Его
Фиг. 1.7. Логически елемент ин-
вертор с PMOS транзистор
а) схема ; С) таблиц» иа истинност
и в изходите на двата инвертора нивото ще бъде Ux^Edd (Х =
= 1). Обратно, при и a = Edd(A = 1) транзисторът с N канал е от-
пущен, а този с Р канал — запушен и «х=0(А’=0). Тези инвер-
тори са основните елементи, използувани при изграждането на N-
каналиите и Р-каналните MOS интегрални схеми, конто засега
представляват голямата част от произвежданите схеми с голяма
степей на интеграция (памети, микропроцесори и др.). Те обаче
не намират приложение при производството на интегрални схеми
с малка и средна степей на интеграция, защото имат един съ-
ществеи недостатък: при отпушено състояние на транзистора
през инвертора протича ток, поради което консумацията остава
значителна. Този именно недостатък се избягва при CMOS ин-
тегралните схеми.
В табл. 1.1 е показан схематично1 редът на прилагане нараз-
личните технологични операции при производството на PMOS и
NMOS транзистори. Вижда се, че тези транзистори се създават
с помощта на познатите технологични процеси: окисляване, фо-
толптографиране, дифузия (или йонна имплантация), метализиране и
др. При това редът на осъществяване на технологичните опера-
ции е един и същ за двата вида транзистори, което облекчава
много производството им в обща интегрална структура при еди-
нен технологичен процес, както е при CMOS интегралните схеми.
1 Подробного и по-прецизно разглеждане на този въпрос излиза извън
рамките на кннгата. На български език то е дадено например в [1].
18
19
Продължение иа табл. 1.1
NMOS
PMOS
Технологична
операция
Резултат
[r*j I rj N Лифузия или йонна импланта- ция Създавапе па области с обра- тен тип проводимост, т. е. на соре и дрейн в подложката
Окисляване Покриване иа сорса и дрейна със защитен слой — подготов- ка за следващото фотолитогра- фиране
в" Тт”7 N
* л
Фотолитогра- фиране Образуване на отвори във фо- торезиста за изводите иа сорса и дрейна и за нанасяне на гейта
И tef N

. N Ецвапе От стран я ване на слоя SiO2 в отворите на сорса и дрейна и намаляване на дебелината му под гейта
Продължение на табл. 1.1
NMOS
PMOS
Соре Гейт Дрейн
Технологична опера ция Резултат
Метал изира- не (разпраш- ване или из- парение на алуминий във вакуум) Образуване иа омови контакта за изводите иа електродите на транзистора
Довършител- ни операции Разрязване на обшата плас- тинка, затваряне в корпуси, конт ролни измервания
1.2. ОСНОВНИ CMOS елементи
Най-простият GMOS логически елемент (ЛЕ)1 е инверторы.
При него се използува огледалната (реципрочна) симетрия между
транзисторите с N и Р канал, което позволява единият от тях
Фиг. 1.8/ Логически
елемент инвертор
при CMOS ИС
qEqd
Фиг. 1.9. Действие на CMOS инвертора
да служи за товарно съпротивление на другия. За целта (фиг. 1.8) два-
та транзистора се свързват последователно с дрейновете си един към
друг, като сорсът на транзистора с N канал (Tj) се включва към
маса2, а сорсът на транзистора cP канал (7's)— към захранващия
източник Edd- Гейтовете на двата транзистора се свързват заед-
но и служат за вход на инвертора, а общата точка на техните
дрейнове — за изход.
Основното предимство на CMOS инвертора е, че и при двете
му състояния единият от транзисторите е отпушен, а другият —
запушен. Затова при отсъствие на товар консумацията му е прак-
тически нулеза. Действително, когато входного напрежение ил =°0
(Д =0), транзисторът Ti е запушен, а транзисторът Т2— отпу-
шен. Тогава изходното напрежение их =>Edd(X= 1). Когато «д=»
~Edd(A = 1), транзисторът Т\ е отпушеи, аТ2— запушен («х=0»
Х=0).
Едно сполучливо илюстриране на действието на CMOS инвер-
тора [22] е показано на фиг. 1.9, където PMOS и NMOS транзи-
1 По-подро?но ЛЕ са разгледани в гл. 3.
3 В об ция случай сорсът на NMOS транзистора може да се свърже към
източник на напрежение Ess< EDD, поради което в някои справочии материалы
се посочват две захранващн напрежения EDD и £ss. Понеже в по-голямата част
от случайте се работи с £5s=0 V, по-нататък в книгата за простота (освен
при някои спецлфични изключення) се посочва този начни иа свързване. Чита-
телят лесио мэжё самостоятелно да приложи направените разглеждання и за
случая, коГато
22
сгорите са представени като ключове, конто при запушено съ-
стояние са отворени. а при оглушено—загворени. Включването
и изключването им сс управлява от вхоцния сигнал, подаден на
гейтовете, конто е отбелязач символично на фигурата с прекъс-
ната линия. Това представяпе отговаря доста точно на физиче-
ските свойства на транзисторите: при запушено състояние съп-
ротивлениете им е много високо (много малък обратен ток на
PN прехода между дрейна и подложката); при отпушено състоя-
ние съпротивлението на съответния канал (Р или N) е достатъч-
но ниско — около 200— 1000 й [25].
Фиг. 1.10. Структура на CMOS елемент с алуминиев гейт
На фиг. 1.10 е показана схематично структурата на един от
най-разпространевите видове ннтегрални CMOS инвертори. из-
граден от MOS транзистори с метален (алуминиев) гейт1. С кръг-
чета са оградени участъците на двата MOS транзистора с про-
тивоположен тип проводимост, конто образуват инвертора. Как-
то се вижда, интегралната схема е осъществена в пластина (под-
ложка) от силиций с N проводимост, в койтоза NMOS транзисто-
рите е създадеда облает с Р проводимост (означена на фигурата
със „зона Р“), а след това всички останали съетавни елементи
яа двата транзистора са изградени чрез последователно прилага-
не на необходимите технологична .операции (вж. табл. 1.1). Сор-
сът и дрейнът на NMOS транзистора са означени с N+, а тези
на PMOS транзистора с Р+, тъй като в тях концентрацията на
примесите (реси. на основните носители) е по-висока от концен-
1 Ратликата в структурата на стандартната и бьрзодействуващата CMOS
ИС е илюстрира.та иа фиг. 7.1.
23
трацията им в подложката’със същия тип проводимост. Области-
те Р+ в Р подложката и N+ в N подложката са също с повише-
на концентрация на носителите и предотвратяват образуването
на паразитни N и Р капали под металните слоеве на изводите и
съединителните проводници.
Фиг. 1.11. Идеална предавателна характеристика на CMOS инвертор
Идеалната предавателна характеристика1 на CMOS инвертора
е показана на фиг. 1.11. При отсъствие на входен сигнал (ивх=0)
NMOS транзисторът е запушен, a PMOS транзисторът — отпу-
щен, и umx^Er>D (поради ниското съпротивление на отпущения
транзистор изходните логически нива съвпадат със захранващото
напрежение EDd и нулевия потенциал). Когато входного напре-
жение започне да нараства, до достигане на правового му папреже-
ние («вх^1Гр) NMOS транзисторът остава запушен и изходното
напрежение не се променя. След това той започва да се отпуш-
ва, a PMOS транзисторът да се запушва, поради което пизх на-
малява. Когато разликата между захранващото напрежение и вход-
ного достигне праговото напрежение на PMOS транзистора
(Edd — ивх^СГр), последният се запушва и «113)t=0V. Пълната си-
метрия на схемата обуславя и пълната симетрия на прэдавател-
ната характеристика — превключването става точно при uBX=t/n =
=EddI:2., което осигурява най-добрата възможна шумоустойчи-
вост (вж. разд. 1.3.5).
1 Предавателна характеристика на ЛЕ е завасимостта на изходння сигнал
от еходния, в случая на низх от .
24
CMOS инверторът e в основата на останалнте CMOS ИС, в
конто се използуват както подходящи свързвания на няколко ин-
вертора, така и схеми с повече от два транзистора с Р и N ка-
нал, включени по подобен на инвертора начин. На последний
б)
Фиг. 1.12. CMOS ЛЕ ИЛИ-НЕ
а) схема ; б) таблица на истинност
принцип са изградени другите три основни CMOS елемента: ло
гическите елементи ИЛИ-НЕ, И-НЕ и предаващият елемент (ПЕ),
наричан още аналогов ключ.
На фиг. 1.12 я е показана схемата на логический елемент ИЛИ-
НЕ с два входа. Той е съставен от два последователно свърза
ни PMOS транзистора (7'3 и 7'„), последователно на конто са
включени два паралелно съединени NMOS транзистора (7\ и Т2).
Всеки вход управлява гейта на един PMOS и на един NMOS
транзистор. Подложките на всички PMOS транзистори са свър-
зани с положителния полюс на захранващия източник (Edd), а
подложките на NMOS транзисторите — към маса. -Възможни са
следните комбинации от входни сигналя:
а. На двата входа е подаден нулев потенциал (Ua=Ub~0V,
Л=В=0). Транзисторите 7\ и 7'2 са запушени, а транзисторите
7'3 и Ti — отпушени, и действието на схемата е аналогично на
показаното на фиг. 1.13 о свързване на ключовете. В този случаи
изходното напрежение ще бъде ux —Edd, т- е. 2С=1, което е
записано в първия ред на таблицата на истинност (фиг. 1.126).
б. Единнят от входовете има нулев потенциал, а другият —
Edd B—Q или Л=0, В=1). В този случай винаги единият
PMOS транзистор е запушен, а другият — отпущен. Същото се
отнася и за NMOS транзисторите (фиг. 1.13 6 и е). Изходното на-
прежение ще бъде Ux=0, т. е. 20=0. Това е отразево във вто-
рия и третия ред на таблицата на истинаост-
25
“в. И двата входа получават висок потенциал—u-a—ub—Edo
(А—В=\). Транзисторите Ti и Т\ са отпушени, а транзпсторите
Г3 и ^4—запушена (фиг. 1.13г), поради което zzx=O и Х=0.
Зова е записано в последний ред на таблицата на истинност.
а)
<!'иг. 1.13. Действие на CMOS ЛЕ ИЛИ-НЕ
с) Л=В = 0 ; б) А=А, В=0 ; в) Л=0, В=1 ; г) А=В=1
На фиг. 1.14 е показана схемата на логический елемент И-НЕ
и неговата таблица на истннност. Като се сравни със схемата на
елеменга ИЛИ-HE (фиг. 1.12), се вижда, че свързването на тран-
зисторите в двата елемента е огледално симетрично: тук после-
дователя© са свързани NMOS транзисгорите (Tt и Т2), а пара-
лелно — PMOS транзистооите (Т3 и Г4). Възможни са същите
комбинации от входни сигналит
а. ыд=ив=0 (А=В—0). Запушени са транзисторите 7\ и Га,
а отпушени транзисторите Т3 и 7\ (фиг. 1.15 а) и Ux=Edd, т. е.
Х=\.
б. Единийт вход има нулев потенциал, а другият — висок (Д=»1,
В- 0 пли Д=0, В=1). Винаги е запушен един от транзисторите
7\ и Т2 и е отпушен един от транзисторите Т3 и Т\ (фиг. 1.15 б и в).
Затова пх — £Ъо, А = 1.
в На =Ub=Edd (Д =В= 1), Транзисторите 7\ и Т2 са отпуше-
ни, а Т3 и Т4 — запушени (фиг. 1.15 г) и «х=0, Х=0.
На фиг. 1.16 е показан CMQS елемент, който няма еквивалент
при другите фамилии интегрални схеми (TTL, MOS, ЕСЬи др.). Той
сыцо се състон от четири транзистора — два NMOS (Г t и Т3) и
два PMOS (Г2 и Г4), но тяхното свързване е по-особено. Едната
двойка гранзистори (7\ и Т2) образува разгледания вече инвертор
(вж. фиг. 1.8), а другата двойка (Т3 и Т4) —едно уникално стъ-
пало, свързващо накъсо или изключващо изводите Хг и Х2. За
целта сорсът и дрейнът на двата транзистора са свързани пара-
лелно, като подложките им не са съединени със сорсовете, а са
включени съэтветно кьм EDD (за PMOS транзистора Т4) и към
26
маса (за NMOS транзистора Д), Двата гейта са свързани съот-
ветно към входа и изхода на инвертора, образуван от Д и Та,
така че те получават винаги инверсии логически нива.
В такъз случай, когато на управлязащия вход Асе подаде
Фиг. 1.15. Действие на CMOS ЛЕ И-НЕ
а) 4=3=0; б) .4=1, 3=0; в) .1=0; 3=1 1 г) .4=3=1
нулев потенциал (На =0, Д=0), гейтът на транзистора Ts получа-
ва нулев потенциал (и.ол—0), равен на този на неговата подложка,
а гейтът на транзистора 7\— потенциала EDD {iig\—Edd\ също
равен на потенциала на неговата подложка. Двата транзистора
са запушени, тъй като не ногат да се ооразуват съответно Р и
N канали. Връзката между изводите Хг и А'2 е прекъсната
(фиг. 1.16 б).
27
При А = 1 потевцналите на гейтовете на транзисторите Ts и 7\
имат инверсии стайности (uC5=EDD, «g4=0) и двата транзистора
се отпушват. Така между изводите Л, и А» се създава връзка,
чието съпротивление се определи от паралелно свързапите Р и N
Фиг. 1.16. CMOS предаващ елемент (аналогов ключ)
й) принципыа схема ; б) еквивалентна схема
канали иа двата транзистора. Както ше бъде изяснено по-пататък
(вж. раздел 6.2 , това свързване осигурява почти постоянно и до-
статъчно ниско съяротявление във включено състояние в целия
допустим обхват на изменение на комутираното напрежение —
от 0 до Edd.
Разглежданата CMOS схема се нарича предавай' елемент или
аналогов ключ, тъй като тя може да превключва както иа логи-
чески нива, така и на аналогови сигналя. При това пълиата си-
метрия на комутчтсра позволява за вход да се използува който
и да е от двата извода X- и Х2, като съответно другият служи
за изкод. Тези качества на елемента обуславят широкого му при-
ложение както и CMOS ИС със средна степей на интеграция, та-
ка и като самостоятелен елемент при конструирането на елек-
тронни устройства.
1.3. ОЗНАЧЕНИЯ, ПАРАМЕТРИ И ХАРАКТЕРИСТИКИ НА CMOS
ИНТЕГРА JI НИТЕ СХЕМИ
1.3.1. Видоне серии CMOS ннтегрални схеми
Какю в ври TTLKC, развитието на производство! о на CMOS
ИС и евързаното с веге усъвършенствуване на технологичпите
пронеси и схемнк решения дсведе до създаването ia няколко се-
28
мейства (или серил) ннтегрални схеми от този тип. Те се разлп-
чават по някои пара петри и характеристики.
Основното количество произвеждани CMOS ИС имат единно
цифрово означение — от 4000 нагоре, и се изготвят в три вариан-
та: серия А, серия В и серия UB. Серия А съдържа първите раз-
работени CMOS ИС изградени на основата на описаиите в раз-
дел 1.2 схеми на ЛЕ-иивертор, И-НЕ и ИЛИ-HE. Тя притежава
недостатъка, че изходният импеданс на ЛЕ не е постоянен, а за-
вися от комбинацията от логически сигнали, подадени на негови-
те входове (вж. фиг. 1.12 и фиг. 1.14). В зависимосг от тази ком-
бинация могат да бъдат отпушени различен брой от паралелно
свързаните транзистори. За да се избегне този недостатък, беше
разработепа нова серия CAIOS ИС — серия В. При нея на изхода
на всеки ЛЕ (а понякога и на входа) се включва буферен инвер-
тор (от типа, показан на фиг. 1 8), който осигурява постоянно из-
ходно съпротивление независимо от комбинацията на входните
сигнали. Това изменение е съчетано с подобрязането на някои
други параметр!! на схемата, осъществено главно чрез усъвър-
шепствуване на технологичните процеси и контрола над тях.
Включването на инвертори обаче довежда до влошавзне на
някои параметр!! на ЛЕ (като бързодействие, устойчивост срещу
самовъзбуждане и др.). Поради това беше създадена серията UB,
конто наред с основните предимства на серията В запазва и по-
ложителните свойства на серията А. тъй като не съдържа бу-
ферни инвертори.
Освен сериите 4000 се произвеждат и ннтегрални схеми от
серията 74С. Те използуват означенията и разположениего на из-
водите върху корпусите на TTL ИС. По параметри серията 74С
е близка до серията UB (и тя не използува допълнителни буфер-
ни инвертори).
В страните, членки на СИВ—CMOS ннтегрални схеми се произ-
веждат в DIP, ЧССР, ПНР и СССР. Предлагайте от ГДР, ЧССР
и ПНР схеми използуват озчаченията на серията 4000, а тези от
СССР имат собствени означения: К176, К561 и 564. Основните
параметри на ИС от серията К176 са най-блнзки до тези на се-
рията CD4000 на фирмата RCA, а тези на сериите К561 и 564—
на серията 4000А. По-голямата част от схемите в тези серии имат
апалози в сериите 4000 (вж. При тожение IV).
В последно време се работа усилено за подобряване на пара-
метрите на CMOS ИС и особеяо за повишаване на тяхното бър-
зодействие— освоения параметър, по кой го CMOS ИС отстьпзат
на TTL ИС- Търсят се нови материали и преди всичко нови тех-
нологии, като се заимствуват всички постижения от разработайте
на MOS ИС. Така в сериите 14000 на фирмата Motorola за мате-
риал на гейта вместо алуминий се използува силиций. Серията
34 000 на фирмата Fairchild има повишена плътност на елемен-
тите. Специално трябва да се отбележи технологията LOCMOS на
29
фирмата РГм lips (MBLE), при конто се използува локално окис ля-
ване вър!у силивиегата подложка. В редица случав тази техно-
логия допринася за подобряване на някои параметри па ИС. (То-
ва ясно се вижда от таблиците за [отделяйте типове интегрални
Гейт Гейт
ООП
Соре Дрейн Соре Дрейн
- Метализация А1
-SiO2
Сапфир
(изолатор)
NMOS PMOS
Фиг. 1.17. Структура на SOS транзи-
стори с Р и N канал
схеми.) В общи линии основните параметри на всички нови серии
остават близки до тези иа серии те 4000.
Съществува и Друго направление в иовите разработки — се-
рията SOS — силиций върху сапфир (Silicon on Sapphire) или си-
лиций върху рубин (Silicon on Spinel). При схемите от този тип
вместо полупроводник за подложка се използува изолатор — сап-
фир или рубин, чиято кристална решетка е много близка по вид
до тази на силиция. Отделите NMOS и PMOS транзистори се
формират (фиг. 1.17) върху островчета от силиций, образувани
върху подложката. По този начин освен че се понижават значи-
телно собствените капацитети и се повишава бързодействието на
интегралната схема, се намаляват и размерите на самите тран-
30
зистори (не са необходима защитните области с Р+ и N+ ирово-
димост), което позволява да се повиши степента на интеграция.
Използуването на изолатор за подложка ограничава токовете на
утечка, поради което SOS интегралните схеми имат по-ниска кон-
сумирана мощност. Засега обаче цената на SOS ИС е значително
по-висока от тази на CMOS ИС и тази технология се използува
главно при производството на големи интегрални схеми.
Най-перспективно направление през последните готики пред-
ставляват бързодействуващите CMOS интегрални схеми (нари-
чани от различните производители HCMOS или QMOS), конго съ-
четават всички предимства на стандартните CMOS ИС с високото
бързодействие на LS TTL ИС, Те се оказаха наиълно конкурен-
тоспособни и доведоха до промишленото производство на пълна
функционална гама от тази серия интегрални схеми. Поради спе-
цифичните им особености, на тях е посветена спецпална глава в
книгата (вж. гл. 7).
По-нататък ще бъде направено сравнение на стойностите на
параметрите за основните серии стандартни CMOS ИС и ще бъ-
дат дадени никои препоръки за използуването им.
1.3.2. Захранващи напрежения и консумирана мощност
Характерна особеност на CMOS ИС е широкият обхват на
изменение на захранващото напрежение, при което те функциони-
рат нормално. В табл. 1.2 са дадени максималната (FgJx) и мини-
малната (E^g) стойност на захранващот о напрежение и препоръч-
ваният обхват от стойкости на Edd за различните CMOS интег-
рални схеми. Вижда се, че с изключение на серията А всички ос-
танали CMOS ИС работят с един и същи обхват на захранващото
напрежение. Минималното допустимо напрежение (—0,5 V) се оп-
редели от това, че при по-ниско напрежение съществува опас-
ност никои от PN преходите в ингегралчата структура да започ-
нат да пропускат ток в права посока, при което схемата може
да се повреди. Горната граница се определи от пробивното
напрежение за същите преходи. За сигурност се препоръчва да
Таблица 1.2
Обхват на захранващото напрежение
Серия ИС А 74С ив В
—0,5 —0,3 —0,5 —0,5
£™х, V 15 18 18 18
^DD’ V 34-12 34-15 34-15 34-15
31
се пзпотзува малко по-нгска ог макспмалнатастойност на Edd- Дол-
иата препоръчана граница от 3 V отговаря на максима тната възможна
стойност на прагозото напрежение (£7Пр) на MOS транзисторите
в CMOS струкгурата. Схемите няма да работяг при Доо<^пр.
Фиг. 1.18 Зависимости за CMOS инвертор при поевключване
а) пргдавателна характеристика; б) импуле на коне умирания ток
тъй като входните сигнали също имат амплитуда EDD и транзис-
торите не могат да се отпушат.
Консумираният от една CMOS ИС ток има две компоненти —
статична и динамична. Статичната компонента се определи от су-
мата на обратлите токове на сорсовия PN преход и PN преходите
на защитнпте и паразитни диоди в интегралната структура (вж.
табл. 1.6) и на нейния повърхностен утечен ток. Този ток харак-
теризира консумацията на ЛЕ в статично състояние (1 или 0 на
изхода). Консумираната мощност в това състояние може да се
определи по каталожните Дании на дадена ИС: за всяка ИС се
посочва консумираният ток (Idd) за различна стойкости на зах-
ранващото напрежение:
(1-1) Pqt = IddEdd-
Поради твърде ниските стойнэсти на IDD Р,_-г е под 1 pW за
схемите с малка степей на интеграция и под 10 p\V за тези със
средна степей на интеграция.
Динамичната консумация се проявява при прэмяна на състоя-
нието на ЛЕ. Тя се дължи на две причини:
а. От предаватечната характеристика на CMOS ЛЕ (фиг. 1.18)
се вижда. че при превкиочването му има известен период (кога-
то Z7[ip< «вх<£Ъо-—ЕГр). по вре.ие на кой го и двата транзистора
в инвертора са отпушени и пре? тях прогича ток от захранващия
източник. Консумираната по тази причина мощност (Рд1) се опре-
дели от израза [29]
32
(9 2)
л,=
\-(EDD-2U^I
max
f (A)l+4o)>
където /max e върховата стойност на протичащия ток,
f— честотата на превключването,
£01 — продължителността на нарастващия фронт на вход-
ния сигнал,
/10 — продьлжителността на спадащия фронт на входвия
сигнал
Фиг. 1.19. Предавателна характери-
стика при Edd <2t/np
Фиг. 1.20. Зависимое? иа ымпулса на
тока през инвертора от фронтовете на
ВХ0ДН11Я нк пуле
Първият член на произведението (£оо—2{/ор) отчита факта, че
двата транзистора са отпушени, когато Z7np<zzBX<£’O£1—Z7np. В слу-
чай че се избере EDD<2Unp, двата транзистора не могат да бъ-
даг одновременно огпушени (предавателната характеристика за
този случай е показана на фиг. 119), през тях не протича ток и
Е’Я1=0. Този режим обаче е неизгоден по други съображения —
много ниско бързодействие — и не намира приложение на практика.
Консумираната мощност Рщ за виси линейно от продължител-
яостта на фроттовете на входните сигнали: колкото по-бавно се
мзменя входного напрежение, толкова за по-дълго време са отпу-
шени и двата транзистора (фиг. 1.20) и по-дълго време ще се
жонсумира ток от захранващия източник.
б. Поради презареждането на включените към изхода на ЛЕ
капацитети — вътрешни (собезвени) на ИС и външни (на товара)—
консумираната мощност в динамичен режим има и втора компонен-
та РД9 . Енергията. натрупана в кондензатор, зареден до напреже-
ние U, се определи от израза
(1.3) Е~ CU'-
3 CMOS ияаегрални ся-еми, и.
ЛИННА \
БИБЛИОТЕКА )
, Тодор НецеАЧсвУ
Тъй като амплитудата на изходното напрежение на CMOS ИС е
равна на захранващото напрежение, а ЛЕ се превключва два пъ-
тн от всеки входен импулс, консумираната мощност за презареж-
дане на сумарния изходен капацитет (Сизх) ще бъде
(1.4) Рр^=—t -=-CII3xE^Df,
Фиг. 1.21. Зависимост на динамичната консумнрана могц-
иост от честотата на превключване
34
където f е честотата на превключване па ЛЕ
От изразите 1.2 и 1.4 следва, че и двете компоненты на ди-
намичната консумирана мощност нарастват с втората степен на
захранващото1 напрежение, тъй като амплитудата на тока през
двата транзистора (/гаах) е пропорционална на Edd и се увелича
ват линейно с карает ване на честотата на превключване. Освен-
това при увеличаване на продължителността на фронтовете на
входния сигнал Рд[ ще нарасие, без да се измени Рд2. а при уве-
личаване на изходния капацнтет ще нараства само Рк2, без да се
променя РД1. Последното е вярно обаче само за случая на един
отделен ЛЕ. При по-сложни устройства увеличаването на изход-
ния капацитет влошава фроитовете на изходните сигнали, а това
води до повншаваие на Рд\ на включените към този изход
CMOS ИС.
На фиг. 1.21 е показана зависимостта на динамичната консу-
мирана мощност от честотата на превключване на един CMOS ЛЕ
при няколко стойкости на захранващото напрежение EDD и на ка-
пацитета на товара Ст. За сравнение е показана същата зависи-
мост за един TTL ЛЕ от серията LS. Тъй като консумираната
от този елемент мощност много по-слабо зависи от честотата, над
определена честота консумацията на CMOS ЛЕ се изравнява с него-
вата и дори я превишава. Това обаче е вярно само когато се срав-
няват два отделки ЛЕ. При работата на цяло устройство ИС
се превключват с най различии честоти, поради което консу-
мацията на едно устройство, изпълнено със CMOS ИС, е почти
винаги много по-ниска от тази на същото устройство, изпълнено
с ТТЬИС. На фиг. 1.21 е показана същата зависимост и за
един ЛЕ от серията SOS. Тя има подобен вид, но консумирана-
та мощност е много по-ниска поради по-малките собствени ка-
пацитети.
1.3.3, Предавателни характеристики
Съществува известна разлика между идеалните и реалните пре-
давателни характеристики на CMOS интегралните схеми. Основна
причина за това при инверторите е асиметрията в параметрите
на транзисторите с Р и N канал, а при логическите елементи И-НЕ
и ИЛИ-НЕ — различного евързване на двата вида транзистори:
ако NMOS транзисторите са евързани последователно, PMOS
транзисторите се евързват паралелно и обратно. Затова при тях
се получават различии предавателни характеристики в зависимост
от комбииацията на входните сигнали на логический елемент. То-
ва се вижда добре от фиг. 1.22, където са показаны предавател-
Шякои производители [25,40] твърдят, че мощност та Рл1 е пропорционална
на третата степен на захранващото напрежение, тъй кат<, според тях токът
/тах нараства с квадрата на захранващото напрежение.
3S
ните характеристики на двувходов ЛЕ И-НЕ: при промина на ло-
гического ниво само на единия от входовете предавателната ха-
рактеристика се измества чувствително вдясно (криви / и 2—•
съответно за всеки вход); тя е разположена симетрично само ко-
иМЗХ< У
Фиг. 1 22. Предавателна характеристика ] на
CMOS ЛЕ ИЛИ-НЕ
Фиг. 1.23. Включване на буфер-
ни инвертори (серия В)
гато се превключват одновре-
менно и двата входа (крива 3).
Този ефект е по силно изразен
при логически елементи с повече
входове.
Изместването на предавател-
пата характеристика (и респ. на
напрежението на превключване
Un) и сравнително дългите по-
легати участъци в нея водят до
понижаваие на шумоустойчи-
в~стта на схемите. Това е една
от основните причини за разра-
ботването на В-серията CMOS
ИС, конто както беше вече ка-
зано, съдържа допълнителни
буфлрни инвертори. По принцип, за да не се променя логическа-
та операци.-i, осъществявана от даден ЛЕ, е необходимо да се
включат последователно два инвертора. Това може да стане по
Два начина: двата инвертора се включват непосредствено един
36
след друг в изхода на ЛЕ (фиг- 1.23 о) или във всеки вход
и на изхода се включва по един инвертор (фиг. 1.23 б). Във вто-
рая случай обаче се измени логическата функция, която се ре-
ализира от първичния ЛЕ —в дадения пример вместо ИЛИ-HE се
Фиг. 1.24. Предавателна характеристика иа ЛЕ
с буфер ни инвертори
използува ЛЕ И-НЕ, конто осъщесгвява логическата функция
ИЛИ за инвертираните входни сигнали (вж. разд. 3.1). Въпреки
че второто решение изисква повече допълнителни инвертори—
по един за всеки вход и за изхода, то се предпочита от никои
производители, тъй като подобрява параметрите и на входната
верига — намаляват се входппте паразитни капацитети и се огра-
ничава влиянието върху свързаното към вхо'да устройство.
Включването на буферни инвертори рязко подобрява предава-
телната характеристика (фиг. 1.24). Изходнияг буфер осигурява
постоянство на изходните параметри независимо от комбинацията
на входните сигнали — криви /, 2 и 3 от фиг. 1.22 почти съвпадат.
Значително по-високият коефициент на усилване на ЛЕ като
цяло е принта за почти пълното отсъствие на полегати участъ-
ци в характеристиката. За сравнение на фиг. 1.24 с прекъсната
линия е показан ходът на крива 3 при липса на буферни ин-
вертори.
37
1.3.4. Бързодействие
Основните параметри, характеризиращи бързодействието на
CMOS ИС, са еремената на превключване и продължителност-
та на фронтовете на изходните сигналя (фиг. 1.25). Те се
дефинират така:
tnpoi — време на превключване на ЛЕ при промина на изхода
му от състояние 0 в състояние 1,
^прю— време на превключване на ЛЕ при промяна на изхода
му от състояние 1 в състояние О,
/ф01 — продължителност на фронта на изходния сигнал при
преминаване от логическа 0 в 1,
/фю— продължителност на фронта иа изходния сигнал при
преминаване от логическа 1 в 0.
Фиг. 1.25. Времена на превключване на ЛЕ
и фронтове на изходния импулс
Времената на превключване характеризират закъснението на
изходния сигнал спрямо входния и се измерват на ниво 0,5 от
амплитудата на сигнала (т. е. при амплитуда около Edd/?-)- Про-
дължителността на фронтовете се определи по приетия в импулс-
ната техника начин — между нивата 0,1 и 0,9 от амплитудата на
изходния сигнал.
При CMOS ИС тези параметри за разлика от TTLHC са при-
близително равии за двете посоки на превключване на ЛЕ:
1-^ ^пр===^пр01 = ^пр10,
/ф = Aj>oi=Aj>io-
Техните стойности зависят от захранващото напрежение (£Ьо)>
от товарния капацитет СТ , от продължителността на фронтовете
38
«а входните сигнали и от промяната на температурата. Повечето
«производители дават тези параметри при продължителност на фрон-
товете на входния сигнал 20 ns, температура 25° С и Ст =50 pF
Фиг. 1.26. Зависимое! на времето на пре-
включване от товарпия капацитет
за сериите 74 С, В и UB. За серия А се променя само стойност-
та на С: (Ст = 15 pF). За същите условия в табл. 1.3 са посоче-
ни типичните стойности на параметрите Ср и за ЛЕ И-НЕ и
ИЛИ-HE от различните серии CMOS ИС при различии захранващи
напрежения.
Таблица 1.3
Време на превключване и продължителност на фронтовете
Пара мет ьр Серия ИС eDD’ v А 74С ив В SOS
С_, ns 5 60 60 60 150* 3
пр’ 10 15 30 30 25 30 25 65* 50*
А, • ns 5 100 100 1С0 100
ф 10 15 50 50 40 50 40 50 40 —<г—
* За серията LOCMOS тези стойности са съответно 55, 25, 20 ns.
39
От таблицата се вижда, че намаляването на Ср и при по-
вишаване на захранващото напрежение, което се дължи главно на
изменение на съпротивлението на отпущения транзистор (или
транзистори) в изходната верига (вж. разд. 1.3.7), е чувствително
Фиг. 1.27. Зависимо;! на времето на превхлючване
от температурата
(два пъти) при повишаване на Edd от 5 на 10 V, докато при по-
вишаване на Edd от 10 на 15 V влиянието на захранващото на-
прежение е по-слабо.
Времето на презключване на ЛЕ от серията В е повече от два
пъти по-голямо от това на сериите А, 74 С и НВ. Това се дьл-
жи на допълнителните инвертори, чието време на превключване
се добавя към времето на основната схема. Поради по-високия
коефициент на усилване, получаван от инвергорите обаче, ИС от
серията В играят ролята на формирователи на входная им-
пулс — фронтовете на изходния импулс много по-слабо зависят
от фронтовете на входния. За сравнение в табл. 1.3 е посочено
времето на превключване на ИС от серията SOS.
Схемите от серията В притежават още един недостатък. Вслед-
ствие на високия коефициент на усилване и голямата стръмност
на предавателната характеристика по време на превключването
могат да възникнат паразитни колебания, ако продължителността
на фронтовете на входния сигнал превиша а 1 ms, докато за
останалите серии такава опасност може да възникне само при
фронт, по-продължителен от 100 ms.
На фиг. 1.26 е показана зависимостта на /,,р от товарпия ка-
пацитет при ^=25° С за различии стойкости на захранвагците на-
прежения, а на фиг. 1.27—зависимостта на 6,р от температурата
при Edd= 10 V за стойкости на Ст =50 pF и 15 pF.
40
1.3.5. Шумоустойчивост
За оценка на шумоустойчивостта на-CMOS HS се използуват”
два параметъра: шумозащитеност и шумов резерв. 31 тяхното-
определяне, както и при TTL ИС, се въвеждат гранични входни
и нзходни логически нива. Те са:
17° -— максимално допустимо изходно напрежение при логи-
чески 0 на изхода,
i7>3x—минимално допустимо изходно напрежение при логи--
ческа 1 на изхода,
J73x — максимално входно напрежение, което се възприема от
ЛЕ като логическа О,
17^х — минималио допустимо входно напрежение, което се въз-
приема от ЛЕ като логическа 1.
Фиг. 1 28. Граница на изменение на реалната предавателна характеристика
Стойностите на тези гранични напрежения се контролират и’
гарантират от производителите за най-неблагоприятните условия
на работа — максимално допустим товар и иай-тежки температур-
ни условия. Те определят границите, в конто може да се измени
реалната предавателна характеристика на CMOS ЛЕ (фиг. 1.28) в
зависимост отпроизводствените толеранси, различните комбинации
на входни сигнали и др. Както се вижда, при ЛЕ с инверсия на
входните сигнали (фиг. 1.28 а) и определят най-ляво-
То допустимо положение на предавателната характеристика, а
J7®SJ[ и ^х — нейното най-дясно допустимо положение. При не-
мнвертиращ ЛЕ (фиг. 1.28 б) тези две по ложения на предавате.т-
4Ь
дата характеристика се ограничават съответно от Ц! и
'U1 , U\.
изх’ вх
Поради симетричния характер на предавателната характери-
стика обикновено за граничните напрежения се спазват съотно-
шенията
<1-6) ^=^oo-U^ и t/*x = EDD-^.
Тъй като за различните захранващи напрежения предавател-
ната характеристика е различна, тези гранични напрежения са
<също различии. В табл. 1-4 са посочени стойностите им за
Таблица 1.4
Граничим стойности на входного и изходното напрежение
Параметър Серия ИС Е .V DD А 74С ив В
5 0,5 0,5 0,5 0,5
V 10 1 1 1 1
15 — 1,5 1,5 1,5
5 4,5 4,5 4,5 4,5
^изх. V 10 9 9 9 9
15 — 13,5 13,5 13.5
5 1 1.5 1 1,5
U°x, v 10 2 2 2 3
15 —- 2,5 2,5 4
5 4 3,5 4 3,5
10 8 8 8 7 1
15 -— 12,5 12,5 П 1
сериите — CMOS ИС за трите най-характерни захранващи напре-
жения: 5, 10 и 15 V- Вижда се, че само серията В се отличава с
по-високи стойности на С7°х и по-ниски стойности на L/*x, и то
при £"00=10 и 15 V. Това се обяснява с резките преходи между
участъците на предавателната характеристика (вж. фиг. 1.24),
конто позволяват да се запази ширината на областта на измене-
ние на предавателната характеристика (т. е. на допустимия про-
изводствен толеранс), независимо от изменените стойности на
<U° и t/1 .
вх вх
Шумозащипгеност. Този параметър характеризира шумо-
42
устойчигюстта на един отделен ЛЕ, на чиито входове при логи-
ческа 0 се подава пвх = 0, а при логически 1—u^=Edd- Той се
дефинира като максималния смущаващ входен сигнал, конто при
тези условия не променя изходното напрежение над (7°зх (при ло.
гическа 0 на изхода) и под (Лзх (при логически 1 на изхо-
да), т. е.
(1-7)

където характеризира шумоустойчивостта при логически О
на входа, (Л1з — при логически 1 на входа.
Като се сравнят (1.6) и (1.7), се вижда, че
(1-8) ^°шз=^=^з=^х.
така че този параметър може да се отчете от табл. 1.4*.
Шумов резерв. При изграждане на електронни устройства вхо-
довете на ЛЕ получават сигнали от изходите на други CMOS ИС
и входните логически нива могат да се изменят в рамките на из-
ходните гранични напрежения и°х^(/°зх и w’bx1>U’113x.B този случай
очевидно шумоустойчивостта е по-ниска и се характеризира с на-
преженията на шумовия резерв:
(1.9) U° =Ц° — U° , U1 =Ul —U'
V / шр вх изх’ шр изх вх
От (1.6) следва, че тези напрежения са също равни:
(1.Ю) ^р = ^.р=^Р-
Таблица 1.5
*Много производители посочват шумозащитеността в процента от захранва-
щото напрежение (например 20% за серията UB), ио това е неточно, тъй като
яосоченият процент не се запазва през целия обхват на захранващото напреже-
ние (например за серията UB при £DO = 15 V (Ушз = 2,5 V вместо 3 V).
43
Стойностите на £/шр за същите захранващи напрежечия са да-
дени в табл.' 1.5, като за сравнение е посочен и шумовият резерв
на TTL ИС.
Фиг. 1.29- Зависимост на амплитулата па сму-
щаващия импулс, необходима за превключване
иа CMOS ЛЕ от неговата продължителност
Вижда се, че CMOS ИС имат по-висока шумоустойчивост or
TTL, като най-висок шумов резерв притежават CMOS ИС от се-
рията В (поради подобрената форма на предавателната характе-
ристика).
Разгледаните два параметъра характеризират стапшчната
шумоустойчивост на CMOS ИС, т. е. устойчивостта им при въз-
действие на смущаващи сигнали с продължителност, значително
по-голяма от времето на превключване на CMOS ЛЕ. Когато тях-
ното времетраене се доближи до времето на превключване, пове-
дението на ЛЕ се обуславя о г неговата динамична шумоустой-
чивост. При нейното определяне се взема под внимание фактът,
че за превключване на ЛЕ е необходимо сигналът да действува
на входа определено време, обикновено съизмеримо с времето
на превключване. Това личи от фиг. 1.29, където е показана за-
висимостта на граничната амплитуда на смущаващия сигнал (L/, ),
при която настъпва превключване, от неговата продължителност
(за В серия). Вижда се, че при продължителност, по-малка от
времето на превключване, граничвата амплитуда бързо караетва,
след което превключване въобще не може да стане, т. е. дина-
мичната шумоустойчивост в този случай е по-висока от статич-
ната.
При динамичната шумоустойчивост се проявява и една друга
особеност. Поради наличието на входен капацитет, ако се пода-
дат няколко последователю! входни сигнала, всеки от конто по-
стъпва, преди капацитетът да се е разредил от натрупания от
44
предпишите импулси заряд, тези импулси ще се сумират и ЛЕ
може да се задейсгвува от смущаващи сигнали, конто постъпват
през малки ингервали ог време, независимо от това, че амплиту-
дата на всеки един от тях е по-ниска от шумовия резерв. В то-
зи случай диаамичната шумоустойчивост може да бъде по-ниска
от статпчната — това завися от времеконстантата на входната
зерига па ЛЕ-
1.3.6. Характеристики на входната верига
Входно напрежение. Входната верига на CMOS ИС има из'
ключително висок импеданс. Тя е еквивалентна на паралелното
свързване на малък капацитет (С=5-ь 10 pF) с много високо съ-
противление 012 й без защитни диоди и /?вх'^109 8 — със
защитна диоди). Затова попадането на много малки електрически
заряди (например от електростатичен произход) на входа води
/ Q \
до създаване па високи напрежения 1(/вх= - I и до въз-
' 'их'
никване на опасност от пробив на изолацията между гейта и под-
ложката. Пробивного напрежение на тази нзолация е от порядъ-
ка на 80 V. Това налага да се използуват защитни схеми, създа-
вани в интегралната структура при производството на самите
CMOS ИС. В зависимост от технологията и конфигурацията на
ИС тези защитни схеми са различии (табл. 1.6), но всички те
използуват диоди като ограничителни елементи.
Вк-иочването на защитни схеми във входните вериги решава
.проблема за предпазване на CMOS ИС от повреди вследствие на
електростатично електричество (заряд), но създава нова опас-
ност — нзлизане от строя на защитните диоди при претоварване-
то им с ток. За да се избегне този недостатък, обхватът на вход-
«иге напрежения се ограничава ог—0,5 V до 4-0,5 V. В слу-
чай че входного напрежение не може да се задържи в тези гра-
ници, както е например при никои формирователи и генератори
на импулси, трябва последователно на входа да се сложи дискретно
вьншно ограничигелно съпрогивление, така че входният ток при
никакви обстоятелства да не превишава 10 mA.
Наяичието на защитни диоди в интегралната структура, свър-
зани между изводите за захранващиге напрежения на ИС (Edd и
О) и входа, обуславя една особеност на CMOS ИС: при прекъс-
ване на някой от захранващиге проводнпци схемата може да по-
лучи захранване през входната верига — от изхода на CMOS ИС,
конто подава входните сигнали.
Входен ток. Високото входно съпрогивление на CMOS схе-
миге определи мияималната стойност на входните токове — от по-
рядъка на 10 рА. Този ток обаче рязко нараства, ако не се спаз-
ват ограниченията за входного напрежение и някой от защитните
диоди се отпушат.
45
Фронтове на входния сигнал. Езискванията към фронтовете
на входния сигнал са: продължителността на фронтовете на вход-
ните сигнали да е в граничите от 3 до 15 ps в зависимост ст
захранващите напрежения. Неспазването на това изискване води
до несигурна работа на CMOS схемите поради възможностите за
несинхронно подаване на входните импулси, получавани от други
ИС (което е особено опасно при тригерите), и до повишена кон-
сумация (вж. раздел 1.3.2). За формиране на сигнали с по-лоши
фронтове следва да се използуват CMOS ЕС, съдържащи тригер
на Шмит.
1.3.7. Характеристики на изходната верига
Изходно съпротивление. Изходното съпротивление при^инве^-
торите се определи От характерно 1иките на използуваните МОг>
транзистори с Р и N канал. За тях* е характерно (фиг. 1.34) па-
личието на две области на изменение на тока — ненаситена (про-
порционална) и наситена (пентодна). Границата между тях се оп-
редели от равенството на напрежението между дрейна и сорса
(UDs) и разликата (Uos— Unp) между напрежението гейт — соре
(UCs) и праговото напрежение (J7np). В ненаситената облает
Фиг. 1.34. Изходни характеристики
с) иа NMOS транзистор ; б) на PMOS транзистор
(Uds<CUgs—С’пр) транзисторът се проявява почти като постоян-
но съпротивление,® определено от наклона на характеристиката.
Токът в тази облает се определи от [25]
(1.11) rD = kUDS]2, Ugs — Unp) -
където k e коефициент, зависещ от геометрията на канала и ня-
кои технологични параметри.
46
Таблица 1.6
Защита на входовете и изходите
Схема
Действие Приложение
CMOS
Фиг. 1.30

Зх о-
Защитен ценеров диод,
свърЗан между входа и,
^DD~ ПР11 ^ВХ >^£>0 Дио"1
дът Д1 пропуска в права
поеока и ограничава вход-
ного напрежение до EDD
а ПРИ г'„х < ,lDD- uz\ на-
стъпва неперов пробив
(който е обратим За токове
до 10 mA) и входного на-
прежение се ограничава
до ^dd—^zi- При раз-
личните производители
<7Z1 варира между 20 и
30 V и е зцачително по-
ниско °т 80 V, колкого е
пробцвиото напрежение
между гейта и подлож-
ката.
Показани са и защитни-
те диоди в изхода на ИС.
Диодиге Д-1 и Дл се по-
лучават при изгражда-
не . на интегралната
структура и предпазват
ИС при подаване на висо-
ки напрежения в изхода
и между изхода и входа.
Диодът Д3 предпазва ИС
при подаване на захранва-
шо напрежение с обратен
поляритет или със стон-
ност, по-висока от пробивно
то му обратно напрежение
В някои
CMOS ИС
на фирмата
Motorola
(6'Z5—20-^30 V)
Два защитна ценеро- ви диода, свързани към маса. Първият действува както при схема та от фиг. 1.30, но поддържа вход- ного напрежение в.грани- чите 0<uBX<Uz. Група- т-а от резистора R и диода Д2 ограничава доп ьлнител но входного напрежение В СМО S ИС тип 4049 и 4050 (вж. разд. 3.2)
47'
ШроДължение на табл. 1.6
Схема
Действие
Приложеии'
Фиг. 1.31
и подобрява защитата при
високи стойности на ивх.
Включването на 7? внася
минимално закъснение във
входната верига, като по-
вишава ефективността на
защитата, без да се отра-
зява съществено на бър-
зодействието (R=0,24-
2ka, Свх^5 pF). При
никои производители [29]
диодите Д1 и Д2 се реа-
лизират в иитегралната
структура като един раз-
пределен по дължината на
резистора R диод (фиг.
1.31 б).
Защита с два диода В CMOS
на входа. Поради отпуш-'серия А
ваието на диодите Д1 и Д21фирмата
съответно при ивх^> EDD RCA и в
и входното напре- |вечето
в' тгг- иа фир
жение на ИС се поддържа ратГ
в граници от 0 до EDD. Ди- So]id st'ate
одът Д, е също разпре-
делен по дължината на R.
вх.
ИС
на
по-
ИС
иа фирмите
Scientific,
National
Semiconduc-
tor и др.
В CMOS
ИС серия
UB и В
на фирмата
RCA
Защита с три диеда
на входа. Подобрей ва-
риант на схемата от фиг.
1.32, с който се осигуря-
ва зашита срещу по-ви-
соки входни напрежения.
48
В наситената облает транзисторът има много високо съпро-
тнвление, т. е. играе ролята на генератор на ток със стой-
ност [25]:
(1-12) Q=k(Ucs- t/прУ-
Тъй като обикновено входните сигнали на CMOS ИС се полу-
чават от изходнте също на CMOS ИС (Ugs^Edd), то I"D=k^EDn—
— ипрУг, т. е. този ток е пропорционален на квадрата на захран-
ващото напрежение.
При по-сложните логически елементи (И-НЕ, ИЛИ-HE и др.)
изходното съпротивление за едното логическо състояние се опре-
дели от съпротивленията на евързаните последователно MOS тран
зистори, а за другото — от броя на паралелно включените отпу-
шени MOS транзистори (т. е. от комбинацията на входните логи-
чески нива) Тази зависимост създава редица неудобства — необ-
ходимост от увеличаване па площта, заемана от последователно
евързаните транзистори, за да се намали съпротивлението на все-
ки от тях, така че общото им съпротивление да не превишава
допустимого; зависимост на предавателната характеристика и бър-
зодействието от комбинацията на входните сигнали и др. Тези
недостатъци са избягнати в серията В с посгавените в изхода
буфеони инвертори.
Натоварване на изходите. Когато CMOS ИС управляват дру-
ги CMOS ИС, консумиранияг постоянен ток от всеки управляван
вход е пренебрежимо малък (от порядъка на 10 рА). От много
по-важно значение е капацитивният товар, който този вход пред-
ставлява (типична стойност 5 pF) и който ограничава коефициен-
та на разклонение. Последният може да се определи според же-
ланото бързодействие, като се използува зависимостта от
фиг. 1.26.
Консумиранияг изходен ток се ограничава от изискванията за
спазване на граничните логически нива (вж. също раздел 2.4).
Когато един изход на CMOS ИС обаче управлява само дискре-
тен елемент (транзистор, светодиод и други подобии), може да
се консумира по-голям изходен ток (в границите на максимално
допустимия — до 10 шА>. Трябва да се отбележи, че токът през
MOS транзисторите има отрицателен температурен коефициент,
който играе ролята на известна защита при претоварване: нагря-
ването на схемата води до нарастване на изходното съпротивле-
ние на отпущения транзистор и до намаляване на тока. Тази
особеност предпазва CMOS ИС от повреди при евързване на из-
хода накъсо към захранващия източник или към маса при ниски
захранващи напрежения (Eqd^S V).
Сравнително високото изходно съпротивление на CMOS ИС
позволява чрез непосредствено включване на кондензатор в из-
ходната верига да се реализира интегриране на сигнала. Трябва
4 CMOS интеграла и схеми, ч. I
49
обаче да не се забравя, че при изключване на захранващого напре-
жение, ако този кондензатор е бил заредей, той ще се разведи
през някой от защитните диоди в изхода на ИС (вж. табл. 1.6).
Затова неговият капацитет се ограничша от максимално допусти-
Фнг. 1.36 Пао алелно свър-
зваие на CMOS ЛЕ
Фиг. 1.35 Недопустимо свързване
на изходите на CMOS ИС
мия ток през този диод (10 mA), Когато е необходимо да се
включи кондензатор с по голям капацитет, трябва между него и
изхода да се свърже съпротивление с подходяща стойност, кое-
то да ограничава разрядния ток-
Паралелно свързване на изходите. Паралелното свързване на
изходите на CMOS ЛЕ (например за „точково" реализиране на
операцията ИЛИ1) е недопустимо. Действително, ако изходите на
два инвертора се свържат заедно (фиг. 1.35\ то при Д = 0 иВ=1
ще бъдат отпушени транзисторите Т\ и Г4 и ще се получи за-
творена верига за протичане на ток : от Edd през 7\ и 7\ към
маса. Този ток, от една страна, може да повреди транзисторите,
а от друга — създава на изхода напрежение, неотговарящо на
приетите логически нива — мнзх EDd/2 вместо дизх=0.
Паралелното свързване на изходите на ЛЕ е възможно само-
ако се осъществи и паралелно свързване на входовете им —
фиг. 1.36, което се използува за увеличаване на товароспособ-
ността (вж раздел 2.4). При това свързване се препоръчва ЛЕ
да бъдат от една ИС (корпус).
1.3.8. Температурни характеристики
CMOS интегралните схеми притежават едно извънредно цен-
но качество — висока температурна стабилност. Производите-
1 На авглийяки .Wired OR“.
50
лите гарантират нормалната им работа в много широк темпера-
турен обхват:
— от —40 до 4-85°С за интегралните схеми с универсално
приложение (за TTL ИС този обхват е от 0 до 75СС);
Фиг. 1.3?. Влияние на температурата върху преда
вателиата характеристика
Таблица 1.7
Температурен обхват
Серия ИС т ем пературен обхват, °C
К176 — 40 4- + 70
К561 -45 4- + 85
564 - 60 4- -4-125
-— от — 55 до + 125°С за
ИС за специални приложения
(за военни, космически и други
специални цели).
Произвежданите в СССР
серии CMOS интегрални схеми
работят в посочените в табл.
1.7 температурни обхвати.
Независимо от това, че функ-
ционалните възможности на
CMOS ИС се запазват в посочените температурни обхвати, тех-
ните параметри зависят от температурата и конструкторите тряб-
ва да познават и „температурните ефекти“. Изменението на тем-
пературата оказва влияние главно в следните три направления:
а. Изменение на предавателната характеристика (фиг 1.37).
Поради съпосочното изместване на прагввете на MOS транзисто-
рите с Р и N канал промените в предавателната характеристика
51
са пренебрежимо малки. Това качество е особено важно при
схемите на генератори и чакащи мултивибратори, при конто се
осигурява висока температурна стабилност на параметрите на
импулсите (продължителност и честота).
Фиг. 1.38. Влияние на температурата вьрху изходните характеристики
а} на NMOS транзистор з 6} на PMOS транзистор
б. Изменение на статичната компонента на консумирания ток.
Тъй като тя се определи главно от обратния ток на PN прехода,
нарастването й следва нарастването на температурата, като стой-
ността й се удвоява при всяко повишаване на температурата с
около 10°С. При това положение при изменение на температура-
та от +25 до + Г25°С статичната компонента на тока ще нарас-
не 2б. * * * 1о«Л000 пъти, например от 5 пА на 5 рА, което е все още
една достатъчно писка стойност.
в. Изменение на съпротивленнето на канала на изходните тран-
зистори. На фиг. 1.38 е показано изменение™ на изходните ха-
рактеристики на PMOS и NMOS транзистора. От тях се вижда,
че при иовишаваие на температурата токът през транзисторите
иамалява (крива 1, фиг. 1.39), т. е. съпротивленнето на канала им,
а оттам и изходното съпротивление на CMOS ИС нараства (кри-
ва 2, фиг. 1.39). Температурният коефициент на изменение на то-
ка е около —0,3 %/°C и както е споменато по-горе, осигурява
известна защита на изходната верига от претоварване при ниски
захранващи напрежения.
, Температурният коефициент па съпротивленнето на канала Ra
е съответно +0,3%/°С. По същия начин нарастват с температу-
рата и времената /Пр и , характеризиращн бързодействието на
52
янтегралната схема. Това изменение трябва да се отчита при
разработването на електронни устройства, предназначен за рабо-
та в широк температурен обхват, ако бързодействието им е от
существе но значение. За целта е удобно да се използува крива-
та 2 от фиг. 1.39.
Фиг. 139. Относителна температурна зави.
симост на изходните токове
^иэх и Лгах (крива и на съпротивление-
то на канала и временарайетрите t
ь пр и
f, (крива 2) спрямо стойностите им при тем-
пература 4-25° О
53
глава втора
ОСОБЕНОСТИ ПРИ РАБОТА С CMOS
ИНТЕГРАЛНИ СХЕМИ
2.1. ЗАХРАНВАНЕ И ЗАХРАНВАЩИ ИЗТОЧНИЦИ
Избор на номиналната стойност на захранващото напре-
жение. Направеното в гл. 1 разглеждане на свойствата и пара-
метрите на стандартните CMOS ИС показа, че те зависят до го-
ляма степен от стойността на захранващото напрежение. Увели-
чаването на захранващот® напрежение е свързано с нарастване
на бързодействието и на шумоустойчивостта на схемите, но води
до увеличаване и на консумацията. Затова стойността му се из-
бира в зависимост от конкретните изисквания. Обикновено се из-
ползуват стойнсстите 3, 5, 10, 12 или 15 V. При това, както беше
вече отбелязано (вж. раздел 1.3.2). консумираната мощност нара-
ства с втората степен на Edd, докато бързодействието и шумо-
устойчивостта се увеличават чувствително само до Edd— 10—12 U,
след което увеличение™ е слабо. Ето защо избор на £Ьо>12 V
се оправдава само в специални случаи, когато се изисква голямо
бързодействие и шумоустойчивост (за серия В) и всички останали
начини за постигане на това са вече изчерпани. Стойности на
Edd<E> V също се използуват рядко. Със захранващо напрежение
EDd=5 V се работи най-често при батерийно захранване или
когато в устройството ще се включват и ТТЬИС. В останалите
случаи се избират стойности 10—-12 V.
Консумиран ток от захранващия източник. Електронното
устройство с CMOS ИС, за което се проектира даден източник
на напрежение, консумира среден ток /0, равен на сумата от ста-
ти чната и динамичната компонента на тока на всички ИС (п на
брой), използувани в устройството:
п
(2.1) Л|= (^СТ,Ч~/д/).
г-1
Тези компонента на тока се определят поотделно за всяка ин-
тегрална схема, като се знае стойността на захранващото напре-
жение, честотата на превключването й и товарният капацитет.
Обикновено пронзводителите посочват направо стойността на ста-
тичната компонента на тока /ст (означена най-често в каталозите
с Idd) за различии захранващи вапрежения (5 V, 10 V и 15 V).
- ' > > -
54 / • • U» . •
Оппедечянето на динамичната компонента на тока /д е по-труд-
но. Най-често се използува зависимости «0НСУ“ира" р^дични
нпет Р от честотата на превключване f (фиг. 2.1) при различ
vn^anm напрежения и товарни капацитети (обикновено 15 и
50 /д Хва се определ» от от««н„а иощност и
известното номинално захранващо напрежение.
/ -
(2.2) ’ edd ’
богато товарният капацитет има стойност Разли^нар’Г"Рдп™1
те в споменатата зависимост 15 или 50 pF (фиг. • ), д
п₽ля с помошта на линейна интерполация. „пптногт
о точного определяне на динамичната консумиран
никои фирми (например National Semiconductor [29]) р^лаГащ" ст
“алиДвата ^.Umoct «а консумираната Д«
/р ) при 1 pF изходен капацитет във функция от
(фиг. 2Д). Действителната динамична консумирана Л
ИСХсе определи от равенство™
Фиг. 2.1. Зависимост на консумираната мощност от че-
стотата
^2 3) Р^—Рдн + Ст )>
където Рдн е стойността, отчетена от горната зависимост за ра-
ботната честота;
55
ЛИЧНА
БИБЛИОТЕКА
v Тодор НерелчеВ^
С с — собственият изходен капацитет на ЛЕ (посочван в
каталожните данни);
Ст — капацитетът на включения товар, определяя като
сума от входните капацитети на всички свързани
към даден изход ИС и монтажния капацитет. При
старателен монтажей къси съединптелни проводниц»
може да се приеме, че последният е от порядъка
на 5-j-25 pF.
Обикновено /ст^/д.
Схеми на захранващи източници. Широкият обхват на работ-
ните напрежения и добрата шумоустойчивост на CMOS ИС по-
ставят минималки изисквания към филтрирането на изправеното
напрежение и позволяват да се използуват източници със срав-
нително прости схеми — с еднопътно изправяне и стабилизация
Фнг. 2.2. Нормализирана зависимост иа консумираната
мощност от честотата (за Ст =1 pF)
с ценеров диод — фиг. 2.3. Резнсторът R се нзбира така, че при
протичане на средняя ток 10, консумиран от устройството, да се
осигурява необходимият ток Л? за работа на ценеровия днод.
С— Uz
(2-4) R=~/.W
където Ео е стойността на изправеното напреженне;
56
Uz —работното напрежение на ценеровия диод, равно на
избраното захранващо напрежение \Uz-Edd)-
За захранване на електронни устройства, консумиращи по-го-
лям ток (с повече ИС), се прилагат двупътни или мостови изпра-
Фиг. 2.3. Захранващ източипк за CMOS ИС с едво-
пътно «зправяне и стабилизация с целеров диод
edd
CMOS
y-cmfto
Г Фиг. 2.4. Захранващ източник за CMOS ИС със стабилизатор 7812
вители (схема Грец) и електронни стабилизатори ва напрежението,
най-често готови интегрални стабилизатори за фиксиранм стойнос-
ти на напрежението (7805, 7812 и др.). Пример за такъв)захран-
ващ източник (с ££>£>=12 V) е показан на фиг. 2.4.
Ниската консумация на CMOS ИС ги прави особено удобни
при конструиране на апарати с батерийно или акумулаторно за-
хранване, което се налага при преносимите уреди и в редица спе-
циалнн области на приложение (например медицииската елект»
рсника, където много проблеми се решават по-просто, ако се из-
ползува изолирано от мрежата захранване). В такъв случай
(фиг. 2.5) не е необходим стабилизатор, тъй като няма опасност
захранващото напрежение да превиши допустимого. Необходимо
е обаче да се осигури ниско изходно съпротивление за промен-
ливите компонента' на товарния ток, особено при наличие и на
други консуматори освен CMOS ИС (например реле, индикаторен
елемент, високоговорител и др.).
Филтриране на захранващото напрежение. Изискванията за
филтриране на захранващото напрежение на CMOS ИС са мини-
малки. Предназначението на филтриращия кондензатор в захран-
ващия източник е главно да поеме върховите стойности на тока
при най-неблагоприятния случай на работа: максимална работна
честота и едновременно превключване на голям брой ИС. Него-
57
<вият капацитет при предизни начисления се определи по форму-
лата [25]
(2.5)
^DD~cDDmln
жъдето /шах е върховатастойност на консумирания ток (в ампери);
фиг. 2.5. Батерийно захрапване на CMOS
ИС
/ф — средната продължителност на фронтовете на пре-
включващите сигнали (в р, s);
N — броят на превключванията на ИС през един полу-
период на мрежовото напрежение;
7СТ — статичната консумация (в ампери);
^zzomin — минималната допустима стойност, до конто може
да спадне захраиващото напрежение;
Ю4 — продължителчостта на един полупериод на мрежо-
вото напрежение (в ps).
В редица случаи не е необходимо да се прибягва до форму-
ла (2.5), а стойността на филтриращня кондензатор може да се
избере в граничите 0,14-10 pF.
Допълншпелни филтриращи кондензатори. За да се избегне
влиянието на върховнте стойности на тока при превключването
на CMOS ИС, на самата печатна платка, върку която са разполо-
жени схемите, се поставят допълнителни безиндуктивни конден-
затори със стойност 0,14-0,15 pF — по един навсеки 10—15 ИС.
(При TPL ИС такъв кондензатор се поставя на всеки 2—3
ИС.) Включването на тези филтриращи кондензатори е осо-
бено наложително, когато има условия за силно нарастване на
върховите стойности на тока, голяма продължителност на фрон-
товете на сигналите или едновременно превключване на голям
брой ИС, както е например при синхронните броячи на импулси,
преиестващите регистри и др. При нзползуване на чакащи мулти-
внбратори се препоръчва между изводите Edd и 0 на самата ИС
да се постави такъв филтриращ кондензатор.
.58
2.2. НЕИЗПОЛЗУВАНИ ВХОДОВЕ
Ако входът на CMOS ЛЕ се остави свободен(несвързан към
«пределен потенциал), поради много високия му входен импеданс
(7?вх от порядъка на 1012 ома без и 109 ома със защитим диоди
и Свх=5—10 pF) има опасност през паразитните капацитетп в
него да се прехвърли енергия и потенциалы му да варира в ши-
роки граници. При това, от една страна, изпълняването на логи-
ческата операция от този ЛЕ става несигурно, а от друга — съ-
ществува реална опасност той да остане за дълго време в област-
та на превключване на предавателната характеристика, където и
двата типа MOS транзистори са отпушени. В този случай консу-
мацията нараства, ИС се нагрява и може лесно да излезе от строя.
Затова неизползуваните входове на CMOS ЛЕ ЗАДЪЛЖИТЕЛНО
се свързват кьм определен потенциал (Edd или маса) или пара-
лелно към друг, вече използуван вход на същия ЛЕ. Свързване-
Фиг. 2.6. Четнрнвходов ЛЕ И-НЕ с неизпол-
зуванн входове
то към захранаащите шини става според реализираната логическа
операция: на схемите И-НЕ неизползуваните входове се включват
към логическа 1, т. е. към Edd, а за схемите ИЛИ-НЕ—към ло-
гическа 0, т. е. към маса. Това свьрзване има предимството, че
59
капацитетът на използуваните входове остава неизменен, но и
недсстатъка, че иамалява товароспособността на ЛЕ, особено при
CMOS ИС с повече входове. На фиг. 2.6 като пример е показана
схемата на ЛЕ И-НЕ с четири входа. Ако се прием?, че А и В са
неизползувани входове, те следва да се включат към Edd- При
това транзисторите Т" и Т" ще бъдат постоянно отпушени, а Т\
и Т' — постоянно запушени. В такъв случай при най-благоприятни
условия (когато C=D=O) ще бъдат отпушени само два от тран-
зисторите на горната трупа. В същото време, ако входовете А и
В се съединят с входа С, ще бъдат отпушени и четирите тран-
зистора от горчата трупа и изхсдното съпротивление ще бъде
два пъти по-ниско. За сметка на това обаче капацитетът на вхо-
да С ще се увелич и три пъти.
Поради тези особености начннът на свързване на неизползува-
ните входове се определи в зависимост от изискванпята към кон-
кретния ЛЕ:
— към Edd или маса — за максимално бързодействие и ми-
нимална консумация;
— към друг, използуван вход на същия ЛЕ — за максимал-
на товароспособност.
Трябва да се обърне внимание и на входовете на ИС» конто
получават сигнал от друга печатня платка. При евентуално из-
важдане на платката те ще останат свободнн (несвързани). Пре-
поръчва се такива входове да се свързват през резистор (обик-
новено 0,14-1 MQ)k bm Edd или маса. Това се отнася и за вхо-
довете на CMOS ИС, конто служат за вход на цялото устройство.
По същия начин трябва да се третират и входовете на неиз-
ползувап ЛЕ от даден корпус на CMOS ИС.
2.3. ПРАВИЛА ЗА РАБОТА С CMOS ИНТЕГРАЛНИ СХЕМИ
Разгледаннте дитук характерни особеност и на CMOS ИС —
много високо входно съпротивление, малък входен капацитет, на-
личие на защитни и паразитки диоди в интегралната структура и
други и свързаните с тях опасности от повреда при попадане на
електрически заряд или неправилпо свързване на захранващото
напрежение, налагат да се вземат редица предпазни мерки. Най-
важните от тези мерки бяха разгледани поотделно в някой от
предишните раздели. Тук за удобство на читателите щ: бъдат
систематизирани всички съществени правила и съображения, чието
спазване гарантира сигурното сьхраняване, монтаж и експлоатация
на CMOS интегралните схеми.
60
Съхранение и монтаж
1. За предпазване от електростатични заряди CMOS ИС трябва
да се съхраняват в метални кутии или крачетата им да бъдат
забодени в проводящ материал—проводящо фолио или метали-
зирана пластмаса.
2. Не се допуска поставяне на крачетата в обикновени пласт-
масови материали или допирането им до тях, тъй като последки-
те могат да бъдат електростатично заредени.
3. Повърхността на работната маса на оператора трябва да
бъде покрита с проводящ материал и по възможност добре зазе-
мена.
4. Да се работи със заземен поялник (свързан с металната
подложка на работната маса).
5. Операторът трябва също да бъде заземен чрез метална
гривна на ръката през съпротивление, не по-малко от 100 kQ (от
съображения за безопасност!-
6. При запояване на CMOS интегралната схема първо се за-
поява изводът за Edd, а след това изводът за Ess (към маса).
7. В производствени условия е добре да се осигури йонизира-
aie на въздуха над работното място, за да се намали възможност-
та от възникване на големи електростатични заряди.
Захранване
1. Стойността на захранващото напрежение не трябва да из-
лиза извън зададените максимално допустимо граници (посочени
в каталога).
2. Преди включването да се провери поляритетът на захран-
ващото напрежение. Обръщаието на поляритета е недопустимо,
тъй като ще предизвиква повреаата на защитните диоди в изход-
иата верига.
3. Когато входовете на устройство™ с CMOS ИС получават
сигнали от външни устройства (обикнонено с нискоомен изход),
най-напред трябва да се включи захранването и след това да се
яодават външните сигнали. При изключване, обратно, първо тряб-
ва да се прекъсне подаването па сигналите и след това да се
язключи захранващото напрежение. В противен случай, когато
foo = 0 (т. е. когато захранващата шина е свързана към маса) и
яостъпи входен сигнал 1 (u^^Edd'), през защитните диоди на
входната верига, свързани с Edd (вж. табл. 1.6), ще протече мно-
го силен ток, който може да ги повреди.
4. Платки с CMOS ИС трябва да се изваждат от куплунгите
само при изключено захранващо напрежение.
61
Входни и изходни вериги
1. Входните сигнали трябва да бъдат в границите на захранва"
щото напрежение (£bz>>«Bx>0).
2. Неизползуваните входове не трябва да се оставят несвър-
зани (вж. раздел 2.2).
3. Сондите на всички измервателни уреди с нискоомен вход
трябва да се включат към входовете и изходите на CMOS ИС
само след като захрапващото напрежение е включено. Те трябва
да се снемат от входовете или изходите, преди да се изключи
захранващото напрежение.
4. При включване на нискоомен товар към изхода (например
база на биполярен транзистор) следва да се провери дали не се
превишава максимално допустимата разсейвана мощност за един
корпус. За различните производители и за различните видове кор-
пуси тя варира от 200 до 500 mW и се посочва в справочните
материали.
2.4. СВЪРЗВАНЕ НА CMOS ННТЕГРАЛНИ СХЕМИ
При изп олзуването на CMOS ИС в електронни устройства тех-
ните входове и изходи се свързват към други CMOS ИС, ИС от
други фамилии или към дискретни елементи. При реализирането
на тези връзки, наричано често по аналогия с цифровите машини
интерфейс, трябва да се спазват някои основни правила, конто-
осигуряват нормалното действие на всички използувани елементи..
1. Захранващите напрежения трябва да удовлетворяват спе-
цифичните за всеки тип използувани елементи изисквания
2. Разликата между граничните изходни и входии логически
нива трябва да осигурява минималните изисквания за шумоустой-
чивост на всеки елемент.
3. При свързването не трябва да се превишават максималните
входни и изходни токове на интегралните схеми и за двете ло-
гически нива.
Прилагането на тези изисквания към различните възможни1
интерфейси определи редица особености на тяхната реализация.
Връзки между стандартни CMOS интегрални схеми.1 Ко-
гато всички схеми работят при едно и също захранващо на-
прежение, връзките между тях се осъществяват директно, като-
коефициентът на разклонение се определи от описаните по-
тере съображения (вж. раздел 1.3.7).
Понякога обаче се налага да се свързват CMOS ИС, за-
хранвани с различии напрежения. При това са възможни два слу-
чая:
1 За връзките с HCMOS ИС вж. глава 7.
62
а. Управляващата схема (тази ИС, от конто се взема изход-
ният сигнал) се захранва с по-високо напрежение > E“D
— фиг. 2.7). Тогава"може да се наруши изискването входното
напрежение (на управляваната схема) да не превишава захран-
6)
U?x-O,3EJD
ov
Фиг. 2.7. Връзка между CMOS ИС, когато £ ' > £"
J ’ DD DD
ващото, при което ще се отпуши защитният Диод към Edd-
(вж. табл. 1.6) във входната верига. За да се предпази послед-
ният от повреда и да се намали консумацията, е най-добре да
се включи ограничаващ резистор (/?, фиг. 2.7 а) със стойност
от порядъка на 100 кй. Друго решение на проблема е използу-
ването на специално разработени буферни ИС (вж. раздел 3.2),
при конто този диод съществува и входът може да се свърже
направо към изхода на CMOS ИС, захраивана с по-високо на-
прежение.
а)
Фиг. 2.8- Връзка между CMOS ИС, когато
£' <£"
DD DD
б. Управляващата интегрална схема се захранва с по-ниско-
напрежение (E'DD < E'aj^. В този случай входното ниво 1, пода-
вано на управляваната ИС (фиг. 2,8 б), ще бъде значително по-
63
Таблица 2.1
Връ^ка CMOS — TIL и TTL — CMOS ИС
Схема и съгласуване на иивата
Вид връзка
^DO'eCC“SV
Фиг. 2.9 а
Фиг. 2 9 б
CMOS-LTTL (LSTTL). Затруднения с
срел ат при осигуряване на U°ip =0,4 V
за TTL ИС. Поради сравпително високото
изходно съпротивление на CMOS ИС изход
ното напрежение при ниво 0 дсстига 0,3 V
при ток около 18) цА (за н чй-лошия слу-
чай). Затова напълно гарантирано (за цели»
темпе ратурев обхват и при изменение на за-
хранв?що:о напрежение в максимално до-
пустимите граниии) един изход на CMOS
ИС може да управлява директно един вход
на LTTL ИС (който има 7&х= 180 р.А и
£/их=0,7). На практика обаче могат спо-
койно да се включат 2 и дори 4 такива
входа, като се вземат мерки за висока
стабилизация на захранващото напрежение
и се отчете действителният работен темпе-
р^турен интервал.
При същите ограничителни условия един
изход на CMOS ИС може да управляаа
един или два входа на LSTTL ИС, конто
имат /°х=260 рА и £7°х =0,8 V.
S CMOS-иатегралнн схеми,
Продължение на табл. 2.1
Вид връзка
СП
Схема и съгласуване на нивата
CMOS-NTTl. (НТГЬ u STTL). При тези
TTL ИС /gx = 1,6 mA (респ. 2 mA) ди.
ректното управляване от един изход на
CMOS ИС не е възможно. Универсалиото
решение е да се включи CMOS буфер (ин-
вертор — 4049, или повторите.'! —4050). при
който поради ниското изходно съпротивле-
ние изходното напрежение при ниво о до-
стига 0,4 V при гок 3 mA. Това позво-
лява да се управляваг два входа на NTTL
ИС или ио един на HTTL или STTL ИС (за
uaii-тежкнте условия на работа).
Фиг. 2.10
Виж фиг. 2.10 б
\ CMOS-TTL. Когато не се разполага с бу-
фери за управ.тениего на NTTL ИС, входо-
вете и изходиге на CMOS ЛЕ могат да
се евържат паралелио. За целта най-подхо-
дящо е да се използуват ЛЕ ИЛИ-HE, тъй
каго при тях между изхода и маса е снър-
зана групата от паралелно включени тран-
зчетори и се получава пай ииско изходно
съпротивление. По тази причина фпрмата
National Semiconductor [12] счита, че вме-
Продължение на табл 2.1
Схема и еъгласуване на ннвага Вид връзка
сто специален буфер за управление на един вход на NTTL ЙС може да се използува един ЛР. ИЛИ-HE (напр. 1/4 от ИС 74СО2 или 4001), ка о двата му входа се свьржат накъсо. Това обаче ие се отпася за ЛЕ от серията В, където иа изхода е включен ин- вертор, т. е. има само един транзистор към маса,
Фиг. 2.12
CMOS-TTL (EDD > £сс). При различии
захранващи напрежения (EDD > Есс) СВЪР"
эвянето се осъщсствява само през бгферпо
стъпало. За целта могат да се използуват
буферните ИС 4009 и 4010, конто работят
/две захранващи иапреже шя (вж. разд.
3.2), както е покатано на фиг. 2.12. Няма
предки обаче да се използуват и обчкпове-
ни ЛЕ, като за входная верига се прило-
жат изискванията за връзката между CMOS
ИС с различии 3 1Хранващи напрежения, а
за изходната — изискванията за връзката
CMOS-TT1.
Продължение на табл 2.1
Схема н сы-ласуванс на ннвага
Вид врьэка
Фиг, 2,13
TTL — CMOS (Есс = EDD). Тук пробле-
мы е в осигуряване на шумовия^ резерв
при Huso 1 влизхода на TTL ИС. t/„3x за
ГЦ ИС е 2,4 V, но когато към изхода се
включи само вход на CMOS ИС, поради
мииималния товар това напрежение не ста-
ва по-ниско ог около 3,6 V. Тъй като £/*х
за CMOS ИС е 3,5 V б/, = 0,1 V, кое-
! то с недостатъчио. Затова към ЕГ!!) се
включва дополнителен резистор /?, чиято оп-
тималиа стойн, ст за LTTL ИС е 3 кй, а за
останалите типове — 2 кй. При това се
осщурява изходно ниво « EDD .
TTL -— CMOS (C rc < Edd}. В този слу-
чай нормално логическо ниво 1 за CMOS
ИС може да се оснгури само чрез включва-
не на TTL буфер с отворен колектор, с ра-
бство напрежение 15 V или по-високо (напр.
74 06). Товарного му съпротивлепие се включ-
ва към'източника 'Edd .
Фиг. 2.14
ниско от E'do и ще се понижи шумоустойчивостта. Ако това
понижаване е недопустимо по някакви причини, връзката между
двете ннтегрални схеми трябва да се осъществи чрез буферен
CMOS елемент с отворен дрейн (например 4007, 4402 и др., вж. раз-
дел 3.2), като външният товарен резистор се свърже към захран-
ващия източник (фиг. 2.8 «>.
Връзка между CM''S и TTL (DTE) ннтегрални схеми-
Тъй като интерфейсните параметри на TTL и DTL ннтегрални
схеми са почти еднакви, връзките между тях и CMOS ИС се
осъществяват по подобен начин. Тук също са възможни два
случая:
a) CMOS и TTL (D ГО) ИС се захранваг с еднакво напре-
жение (Edd Вес = 5 V);
б) евързаните схеми се захранват с различии напрежения
(EDDy> Есс). Това евързване се използува, когато е необходи-
мо по-високо бързодействие на CMOS ИС.
Ыачиньт на евързване зависи и от използуваната серия TTL,
ИС — L, LS, нормална (или стандартна), Н. S, а също така и
от това, кой елемент е управляващ: TTL или CMOS. В табл.
2.1 са разгледани най-често срещаните в практиката случаи.
Връзка между CMOS и MOS интегрални схема. Това
евързване представлява особен интерес, тъй като основната част
от интегралните схеми с голяма степей на интеграция се из-
готвят по MOS технология. Разпространение са получили три ти-
иа схеми от този вид: PMOS с висок праг, PMOS с нисък праг
и NMOS. Те се различават както по логическите си нива, та-
ка п по захранващите напрежения. Независимо от това широ-
кият обхват на захранващите напрежения на CMOS ИС поз-
волява директното осъществяване на връзката и в двете посоки:
CMOS—MOS и MOS—.CMOS (табл. 2.2). Изключение представля-
ва само евързването към NMOS ИС с TTL входове и изходи,
при конто се прилагат пзискван пята за връзката между CMOS
и TTL ИС.
Управление на дискретна компонента от CMOS интеграл-
гни схеми. Както беше йосочено, граничните стойности на изход-
ния ток 7° v и 7* се определят от изискванията за запазване
на изходното напрежение в рамките на граничните логически ни-
ва (7° и (Лзх. Когато обаче от CMOS ИС не се управляват
други интегрални схеми, това изискване отпада и от нея може
да се кснсумира много по-голям ток. Той се ограничава от об-
щото изискване от никой извод на CMOS ИС да не се консу-
мират повече от 10 mA (или обратно, към извода да не се
подана ток, по-голям от 10 mA). В случай че е необходимо
включването на товар, изискващ по-силен ток, може да се из-
ползува буферна CMOS ИС с по-мощен изход (вж. раздел 3.2),
<68
<D
t
Таблица 2,2
Връзка CMOS - PMOS (NMOS) и PMOS (NMOS) - CMOS ИС
m
Фиг. 2.16
8 /-
LU
69
о
Продълженне па табл. 2.2
Схема и съгласуваие на нивата
Бнд връзка
Фиг. 2.17
CMOS—PMOS с нисък
праг. Директната връзка
може да се осъществи и
при = 0V (за CMOS
ИС), во с намален шу-
мов резерв t/ap = 0,5 V.
01
PMOS с нисък праг —
CMOS. Това свързване
може да се реализира и
при F.ss = 0 V (за CMOS
ИС), но за да не се по-
дава отрицатепно напре-
жение на входа на CMOS
ИС, трябва да се включи
ограничителен диод, кас-
те е показано с прекъс-
ната линия на фиг. 2 18а
Фиг, 2.18
Продолжение на табл. 2.2
Схема и съгласуваие иа нивата
Вид връзка
01
Фиг. 2.19
CMOS-NMOS- Вр-ьзката
е директна
NMOS-CMOS. Връзката
е директив
Фиг. 2 20
да се включи транзистор (фиг. 2.21) или да се използува ИС 4007
(вж. раздел 3.5). Минималната стойност на резистора Ев се оп-
ределя от захранващото напрежение Edd- При Edd = 5 V резис-
торът Ев може да не се включва, тъй като токът на късо
Фиг. 2.21. Свързване на NPN
транзистор към изход на CMOS
ИС
Фиг. 2.22. Свързване на PNP
транзистор към изход HaCMOS
ИС
съединение на изхода е около 2шД. При Edd — Ю V RB — 500 й,
а при Edd = 15 V Ев = 1 кй.
PNP транзисторите се включват по подобен начин (фиг. 2.22),
но те са отпушени при изход но логическо ниво ну ла.
За управление на още по-мощни устройства (релета, индика-
торни елементи и др.) се използуват съставни транзистори (схе-
ма Дарлингтон), както е показано на фиг. 2.23. Съображенията
за избиране на Ев са същите както при управляване на един
транзистор,
Фиг. 2.24 Свързване на свето-
диод към изход на CMOS ИС
Фиг. 2.23 Свързване’ на съставен
транзистор към изход на CMOS
ИС
Светодиодите могат 'да се включват в изходната верига на
CMOS ИС (фиг. 2.24), като съпротивлението на резистора Е се из-
бира с оглед на захранващото напрежение на CMOS ИС и же-
лапата'яркост на светене. В зависимост от логического ниво ‘на
изхода на CMOS ИС, при което светодиодът (LED) трябва ?да
излъчва светлина, точката А може да се свърже към EDd (при
логическа 0) или към маса (при логическа 1).
72
ГЛАВА ТРЕТА
CMOS ЛОГИЧЕСКИ ЕЛЕМЕНТИ
3.1. ОБЩИ СВЕДЕНИЯ
Главната разлика между дискретните и интегралните схеми се
състои във вида на основная активен елемент, от конто се на-
граждай по-сложните схемии устройства. В първия случай това.
е транзисторът, а във вторая — логическият елемент (ЛЕ).
Както е известно, ЛЕ е електронна схема, ”иито входни и из-
ходни сигнали представляват двоични промевливи (.могат да прие-
мат само две определени стойности). При това стойността на
изходния сигнал на ЛЕ е функция на стсйностите на входните
сигнали, т. е. изходният сигнал представлява логическа функция
на входните сигнали.
Действието на ЛЕ се описва най-добре с алгебрата на логи-
ката (Булевата алгебра). Независимее входни променливи, как-
то и функциите (наричани често булеви) в тази алгебра могат да
лриемат само две стойности -— 0 или 1. Физически аналог на те-
зи стойности са именно двете напрежителни нива (ниско и висо-
ко) на входните и изходните сигнали. При това, ако символът
1 съответствува на високото ниво, а 0 —-на ниското — логиката
на операциите се нарича положителна и обратно — когато 1 от-
говаря на ниското, а 0 — на високото ниво — логиката е отри-
цателна.
Най-простите ЛЕ имат един вход и един изход и действието
нм се описва с булевата функция на една променлива:
(3.1) А'=/(Л).
Теоретично са възможни четири вида булеви функции на една
променлива (табл. 3-1)*. От тях на реална логическа операция от-
говарят само функциите f, и /». (Функцията fB е тъждествено-
равна на 0, a fs — на 1.) Функцията Д описва операцията повто-
рение, при която изходннят сигнал има винаги стойността на
входния Х=А. Функцията /2 отговаря на операцията НЕ (логи-
ческо отрицание или инверсия), при която изходният сигнал е ви-
ваги обратен на входния — Х=А. (Прието е инверсията да се
означава с черта над знака на аргумента ) ЛЕ, реализиращи тези.
* Таблица от този вид, показваща фувкционалиата зависимост между входните
и изходните логически сигнали, се нарича таблица на истинност.
73.
Таблица 3.1
*Булевн функции яа едал пртменлива
А ЛИ) Л(А) /3(Д) А(А)
0 0 О 1 1
1 0 1 0 1
две операции, се наричат съотвегно ПОВТОРИТСЯ «’ИНВЕРТОР-
При две последователям инверсии изходният сигнал отново съв-
пада с входния, т. е. все едно че се изпълнява операция повто-
рение:
(3.2) Х=А = А.
В табл. 3.2 са показами всички възможни функции на две про-
менливи, техните условии означения и съответните им наименова*
ния. Тези логически операции са в основата на аритметичните
действия и логическите преобразувания в изчислителната техника.
По принцип биха могли да се конструират интегрални ЛЕ за
всяка от тези функции, но това не се оправдава — булевите функ-
ции на две променливи могат да се изразят една чрез друга. На-
пример, ако се сравнят таблиците на истинност на логическите
функции И и ИЛИ (табл. 3.3 и 3 4), се вижда, че при замяна на
;всички Ос 1 и на всички 1 с 0 в табл. 3.3 сеполучава табл. 3.4,
но с друго подреждане на редовете. Поради това ЛЕ, реализиращ
•операцнята И за високи напрежителни нива на входа и на изхо-
да (т. е. за положителна логика), ще осъществява операцията
ИЛИ за ниски напрежителни нива <т. е. за отрицателна логика)
и обратно. Същото заключение може да се начрави и за ЛЕ
И-НЕ и ИЛИ-НЕ.
В табл. 3-5 са дадени стойиостите на някои функции на дне
променливи, изразени само с логическите операции 14, ИЛИ и НЕ.
Ако се сравнят колонн 4 и 9 от таблицата, се вижда, че стой-
ностите на двете функции напълио съвпадат. Оттук следва, че
3.3) АВ=А+В.
По същия начин от еднаквостта на колони 5 и 8 следва, че
(3.4) А + В=АВ.
Тези две оснозни зависимости от Булевата алгебра, свързващи
74
логическите операции И, ИЛИ и НЕ, са известии под названието
теореми на де Морган. Те могат да се прилагат и за неограничен
брой аргументы. С тяхна помощ се преобразуват и опростяват по
сложна логически функции.
Г а б ли ц а 3.2
Булев и функции иа две променливи
~ ! Аргумент или; фу нкция Стойност Условно означе- ние на функцията Наименование на функцията
А 0 0 1 1
В 0 1 0 I
к 0 0 0 0 0 константа 0
к 0 0 0 1 А .В логическо произведение —И (конюн к
пня)
к 0 0 1 0 Ай В, А. В забрана по В
к 0 0 1 1 А променлива А
к 0 1 0 0 В й А, А .В забрана по А
к (1 I 0 1 В променлива В
к 0 1 1 0 А@В изключващо ИЛИ (сума по модул 2)
h 0 1 1 1 А+В логическа сума — ИЛИ (дизюнкция)
/6 1 0 и 0 А\В, А+В ИЛИ-HE (отрицание на днзюнкцията.
операция иа Пирс)
/а I 0 0 1 А®В, А~В изключващо ИЛИ-HE (логическа рае-
нозначиост)
/10 1 0 1 о В инверсия на В
f 1 0 1 1 В--А импликация от В към А
III fl2 I 1 0 (1 А инверсия на А
/13 1 1 0 I А->В импликация от А към В
fll 1 I 1 0 АВ, А/В И-НЕ (отрицание на коиюнкцнята.
операция на Шефер)
/15 1 1 1 1 1 константа 1
Таб л и ца 3.3
Логическа функция И
д в л
0 0 0
1 0 0
0 1 0
1 1 1
Таблица 3.4
Логическа функция ИЛИ
А в А'
0 1 0 1 0 0 I 1 0 1 1 1
75
Таблица 3.5
Логически операции с две променливи
-F 1<ч t CQ ' + |* *< JI 1 8V=X Х<=А В I33 II 1<а И
1 2 3 4 5 6 7 8 9 10
0 0 0 1 1 0 0 1 I 0
0 1 1 1 0 0 0 0 1 1
1 0 1 1 0 0 0 0 1 1
1 1 1 0 0 1 1 0 0 1
Верността на тези равенства
нето на колони 3 и 10, както и
Например
(3.5) А В=А+~В=А®В,
или
(3.6) А+В=А В = АВ.
се потвт»рждава и от сравнява-
на колони 6 и 7 от табл. 3.5.
Направеното разглеждане на
взаимната връзка между опе-
рациите И, ИЛИ и НЕ даза въз-
можност схемната реализация
на една от операциите И или
ИЛИ да се извърши вместо със
специфичен ЛЕ с ЛЕ, реализи-
ращ другата операция — съот-
ветно ИЛИ или И и инвертор.
Например на фиг. 3.1 е показа-
но реалнзйрането на операция-
та ИЛИ посредством ЛЕ И и НЕ1, а на фиг. 3.2 — реализиране-
то на И посредством ЛЕ ИЛИ и НЕ.
Може да се покаже, че с ЛЕ И и НЕ или ИЛИ и НЕ могат
да се реализират схемите на всички останали функции с две про-
менливи. Така например функцията ИЗКЛЮЧВАЩО ИЛИ може
да се изразн чрез функциите И и НЕ по следния начин:
(3.7) /6 (АВ)— А®В=АВ + АВ— АВ+АВ=АВ АВ,
Фиг. 3 I. Реализиране на логнческата
операция ИЛИ чрез ЛЕ И и НЕ
а чрез функциите ИЛИ и НЕ
(3.8) /6 +
-----— . г
*3а използуваните означения на ЛЕ вж. табл. 0.1.
76
Особено удобви за реализирането на тези функции са ЛЕ,
осыцествяващи логическите функции И-НЕ и ИЛИ-HE (/14 и /8
в табл. 3 2). От една страна,
а от друга — съчетават в
ИЛИ и инверсия. Това позво-
лява да се реализират всич-
ки логически операции чрез
многократното прилагане са-
мо на един такъв ЛЕ. На
фиг. 33 е показан пример за
те имат проста схемна реализация,
един елемент две функции: И или
реализирането на някои ос-
новни функции с ЛЕ И-НЕ.
По подобен начин тези функ-
ции могат да се осъгцествят
и с помогцта на ЛЕ ИЛИ-НЕ.
Универсалността на ЛЕ
И-НЕ и ИЛИ-HE е причина
те да се вземат за основни
логически елементи при из-
граждането на ИС, като за
всяко семейство ИС се из-
бира този от тях, който има
по-проста схемна реализация.
Така за TTL ИС основен
елемент е ЛЕ И-НЕ, а за
MOS — ИЛИ-HE. При CMOS
ИС обаче тези два елемента
Фиг. 3.2. Реализиране иа логнческата
операция И чрез ЛЕ ИЛИ и НЕ
са огледално симетрични, по-
ради което те и двата заед-
ио с инвертора се използу-
ват като основен логически
«елемент.
Понастоягцем за удобст-
во на конструкторите в ин-
тегрално изпълнение се про-
мзвеждат и ЛЕ И, ИЛИ, ИЗ-
КЛЮЧВАЩО ИЛИ и ИЗ-
КЛЮЧВАЩО ИЛИ-HE1. Не-
зависимо от това познаване-
то на начините за реализи-
ране на една операция с други
конструктора и позволява
схеми (вж. разд. 3.3).
Фиг. 3.3. Реализиране на логическите
операции НЕ, И, ИЛИ и ИЗКЛЮЧ-
ВАЩО ИЛИ ;чрез ЛЕ И-НЕ
ЛЕ разширява възможностите на
използуване на интегрални
по-пълното
1 Всички наименования на ЛЕ ноказват логнческата операция, реализирана
от тях за положителна логика.
АНЧНА
БИБЛИОТЕКА
Кодор Н<делчеВ>
3.2. ЛОГИЧЕСКИ ЕЛЕМЕНТИ С ЕДИН ВХОД
Както беше казано вече (раздел 3.1), най-простият ЛЕ има
един вход и един изход и може да реализира две логически опе-
рации — инверсия и повторение. От тях при конструирането на
електронни устройства по-голям интерес представлява инвертира-
нето, което се използува в някой случаи за подаване на необхо-
димого логическо ниво на отделни входове на многовходови ЛЕ
или по-сложни схеми. Поради това се произвеждат CMOS ИС,
съдържащи ЛЕ от този тип, в който се използува основната схе-
ма на CMOS инвертора, показана на фиг. 1.8.
Независимо от това, че логическата операция повторение Па-
мира сравнително по-ограничено приложение в цифровите устрой-
ства (главно за осъществяваие на закъснение), ЛЕ от този тип
сьщосе произвеждат. Те се използуват широко като буфернп стъ-
пала, конто позволяват да се изменят изходните логически нива
спрямо входните и повишаваг изходната мощност. За същата цел
се използуват и инвертори, конто съчетават буферного действие
с иннерсията на входните логически сигнали (в много случаи то-
ва съкрагцава броя на използуваните ИС).
В табл. 3.6 са разгледани най-характерниге схеми на обикно-
вени инвертори и на буфери с и без инверсия па входните сиг-
нали, като са посочени техните основни параметри, областта на
приложение и ИС, в конто са използувани. ИС 4009 и 4010 са
създанени сравнително отдавна, вече пе се произвеждат и изпол-
зуването им в нови разработки не се препоръчва. Вместо тях
могат да се прилагат 4049 и 4050. Буферите с отворен дрейн на-
мират ограничено приложение поради значително по-високата кон-
сумация от нормалните CMOS ИС. Вместо тях се използуват бу-
фери с три състояния на изхода (вж. раздел 3.6).
3.3. ЛОГИЧЕСКИ ЕЛЕМЕНТИ С ДВА ВХОДА
Общият брой иа логическите функцш с две промевливи е 16
(вж. табл. 3.21. Както е показано в раздел 3.1 обаче, се произ-
веждат ЛЕ само за някой от тях. При CMOS ИС това са логи-
ческите елементи И, И-НЕ, ИЛИ, ИЛИ-HE, ИЗКЛЮЧВАЩО ИЛИ
и ИЗКЛЮЧВАЩО ИЛИ-HE. Най-просто схемно решение имат
ЛЕ И-НЕ и ИЛИ-HE. конто бяха разгледани в раздел 1.2
(вж. фиг. 1.14 н 1.12). За реализираие на ЛЕ И и ИЛИ се изпол-
зуват същите схеми, като в изхода им се включва по един ин-
вертор. Така едновременно с осыцествяването на логическата
функция тези ЛЕ придобиват и качествата на CMOS ИС от се-
рията В.
Въпрекн че логическата функция ИЗКЛЮЧВАЩО ИЛИ може
78
Таблица 3.6
Стандарт ни CMOS инвертори и повторители
1 Изпол-
'зува ге
I D ИС
Ос обсносги
4069 ' Обикковен инвертор. Изпол-
зхва схемата иа обикнсвгния
^инвертор (вж. фиг. 1.8) с пълиа
I74C04 зашита на входа и изхода сре-
шу електростатичн заряди.
Схема
4009 Буферен инвертор. Двете от-
делив захранващи напрежения'
'(Edd и Есс) позволяват да бъ-
дат изменени напрежителиите
нива: когато иа входа е подадек.
сигнал 0 (Л = 0, пл==0), са от-
пушени Т\, Тз и Г-. а Т2 и 7"4
са запушени ; тогава логическо-
го ниво на изхода е Х= I
(Ид. =£сс.); когато Л=1 (иА=
=EDD), Т, и T.i са отпушени, а
7\, Ts и Г5 запушени; тогава)
|Х=0, «д-=0. По този иачин
буферът промепя логического-
ннво 1 от E^D на Есс. За нор-
мална работа иа схемата е за—
дължигелно условието EDD >
—Есс, тъй като в противен-
случай PN преходът между под-
ложката на дрейна на 7Ь ше
пропуска в права посоха и ше
излезе от строя. Г4 е спепиално-
оформен в структурата — с по-
нижено съпротивление па кана-
ла, така че осигурява их <0.4 V
при изходен ток доЗшА(за-
Edd =5 V). Това обуславя
широкого приложение на този.
буфер като интерфепспа схема
между CMOS и TTL ИС (вж. I
табл. 2.J) I
79.-
‘Продължение на табл. 3.6
Изпол-
зува се
в ИС
Ссобености
40Ю Буфер без инверсия. Цргд-
назначението па този ЛЕ е ана-
логично на разглеждання по-
тере (фиг. 3.5), но не се из
вършва инверсия на входните
логически нива. За целта гейтът
1иа Т3 се управлява наврано от
.нходния сигнал, а гейговете на
и ^5 — °т изхода па пър-
|вия инвертор (7\ Н Т2). Пора-
ми това при Л=0 са огпушени
\Т1 и Ть их = 0 и А'=0, а
1прп Л = 1 са отпушепи Т2, Т3
и Тъ, ах=Есс и Л'=1. Усло-
.вието ED[J>EC<: е също за-
дължително
----—I---------------------—
4049 1 Буферен инвертор. Замени
74C90I,инвертора 4009 — фиг. 3.5. Г1о-
даваието на входни напрежения,
по-високи от’Edd Wa — 15 V),
с което сеосигурява, изменение
1на логическата 1, е възможно.
1тъй като няма защитен диод
1към Edd. Входната верига е
защитена само чрез резистора
и разпределения ценеров диод
(вж. табл. 1.6). Транзисторът
\Т2 също осигурява их 0.4 V
при изходен ток до 3 mA (за
\Ua=-Edd=* V). *
4050 Буфер без инверсия. Заменя
74С902 буфера 4010 — фиг. 3.6. Дей-
ствието му е като това на бу-
фера ог фиг. 3.7, но за да не
се инвертора входният 1 сигнал,
е включен още един транзистор
(Т3. 7'а). Транзисторът 7\ оси-
гурява ниско изходно съпрогив-
ление при логнч ска 0 на из-
хода.
и н.
so
Продъ.тжение на табл. 3.6
Схема
Изпол-
1зува се
в ИС
Особености
74С993
Буферен инвертор. Тозн бу-
фер е предназначен за измене-
ние на логическата 0. За целта
защитният ценеров диод във
входнага верига е свьрзаи към
Edd. което позволява да се по-
Фиг. 8.11
4041
дават отрицателни входни на-
прежения Този буфер дава
възможпост за евързване на
PMOS ИС към TTL нлн към
CMOS ИС, захранвани с Ess —
= 0 (за разлика от иитерфейсна-
та схема от фиг. 2.1 б а, където
Ess= — 5 V). Транзисторът Т%
е с ниско съпротивление иа ка-
нала.
Прчтзнежд се и аналогичен
буфер без инверсия — по схе-
мата на фиг. 3.\ но със защи-
тен центров диод към Е DD
(74С904).
Мощен буферен инвертор.
Конструкцията па транзисгори-
те в интегра л пата структура
осигурява много ниско съпро-
тнвлеиие на каяалите. Пораги
тлва логическите нива оставят
в приетиге граиици при внеоки!
токове в изходната в-рига —,
1,5 mA при £П£>=5 V, J4 гпА|
при fiDD-_-lO V и 15 щ\ при
EDD=lt> V. При това са дети
мерки срещу прегряване на кор-
пуса.
74С906
N-кана..-ен буфер с отво-
рен дрейн. От изхода на обик-
новен инвертор се управтява са-
мо N.MO4 транзистор- към чий-.
то дрейн може да се включ.ча|
въишен товар, евързан към за-1
хранващ изто'шик с напрежение!
Е^ 1 > V.
I
ъ CMOS — и негралчи схеми, ч. I
81
Продътженне на табл. 3.6
Схема
Изпол-
зува се
в ИС
Особености
74С90'
Р-канален oyifep с отворен
дрейн. Посолява вмючване
на външен товар, който тряб-
ва да е постоянно свързаи към
маса.
да се реализира с разгледаните вече ЛЕ (вж. например фиг. 3.3),
поради широкого и приложение състветният ЛЕ се произвежда
като отделна ИС (фиг. 3.13). В нея има^два входни и един изхо-
ден инвертор (ИС серия В). В таблицата [на истинност освен
стойностите на изходния сигнал X са дадени и тези на X, т. е.
логическите нива на входа на изходния инвертор (в т. X на
Фиг. 3.13. ЛЕ изключващо ;или
а) схема ; с) таблица на истинност
А В X X
0 0 0 1
10 10
0 110
1 1 О 1 I
б)
схемата). От таблицата личи, че X трябва да е 0, когато .4 и В
(или А и В) имат инверсии логически * нива. Това се осигурява
от двойката NMOS транзистори (74 и 7\): Ti получава на гейта
си сигнал А, а на сорса — В, докато Т5 обратно, има на гейта
82
си В, а на сорса— А. Поради това, когато Д=1, 5=0 (/1=0,
В= 1), е отпушен 7\ иJX=B=-O, а когато А=0, 5=1 (Л = 1,
5=0) е отпушен Ть и Х=А=(). При А=В=0 (А=В=\) Ti и
Ть са запушени, а при А = В~А (Л=5=0) и двата транзистора
6) Б)
Фиг. 3.14. ЛЕ ИЗКЛЮЧВАЩО ИЛИ
а) еквивалентна схема; б) реализиране иа ЛЕ 2 3 и 4 ; в) таблица иа истииност
Т4 и Г6 са отпушени, но тъй като нивата на сорсовете им са 1,
те подават към т. X ниво 1 (през доста високото в този случай
съпротивление на техните капали). Затова изходното ниво за
А'=1 при последните две състояния на входните сигнали се оси-
гурява от PMOS транзисторите 7\, Т3 или Т2. Гейтовете на 7\
и Ts получават съответно сигналите А и В и се отпушват и
двата одновременно само когато А—13—О (Л=5=1). Транзисто-
рът Т2 е отпушен винаги когато В=0, но тъй като сорсът му е
свързан към изхода на инвертора А, той подана сигнал 1 на
изхода само когато А = 1, т. е. ниво X = 1 се осигурава при
А=В—0. При В —О и Л=0 (Л = 1) Т2 подава към т. X ниво О
през високото съпротивление на своя канал, но тогава това ни-
во се осигурява и през ниското съпротивление иа канала на от-
пущения транзистор Т5.
Разгледаната схема се използува в ЛЕ ИЗКЛЮЧВАЩО ИЛИ
на никои производители [25, 26, 29], а други [наир. 40] предпо-
83
читат схемната реализация, показана на фиг. 3.14. На фиг. 3.14 а
е дадена еквивалентната логическа схема на тази ИС, която съ-
държа 6 ЛЕ. В резултат на тяхното действие (логическите опе-
рации с входните сигнали А и В са отбелязани на схемата) в изхо-
Фиг. 3.15. ЛЕ ИЗКЛЮЧВАЩО ИЛИ
а) схема ; б) таблица на пег ни ноет
да на ЛЕ 4 се получава сигналы Х=(А + В)(А + В)—АВЧ-АВ~
—А®В. При преобразуването на израза трябва да се вземе пред-
вид, че АА= ВВ — О, защото не е възможно една логическа про-
менлива и нейната ишерсия да бьдат едновременно 1. Инверто-
рите 5 и 6 са изходнн буфери (ИС серия В). При практическото
реализиране ЛЕ 2, 3 и 4 не се изпълняват согласно описаните
им отделяй схеми (конто общо бнха съдържали 12 MOS тран-
зистора), а посредством подходяще свързване само на 6 MOS
транзистора (фиг. 3 14 6). Транзисторите са свързани по-
между си както в логический елемент И-НЕ, като на входовете
на последняя постъпват сигналите /4 и В. Горсовете на паралел-
но евързаните траязистори Тя и Т4 обаче не са включенп напра-
во към Edd, а през транзистора Т6. В същото време паралелно
иа последователно включените траязистори 7\ и Т2 е включен
транзистор То. Гейтовете на Т;, и Т6 са свързани заедно и полу-
чават сигнала А-\-В=АВ от изхода на ЛЕ 1. Действието на
схемата може да се проследи с помощта на таблицата на пстин-
яост от фиг. 3.14 в. Когато А—В—О, Дз-Ь'=1, поради което Т\
е запушен, а Те — оглушен, и Л—0 независимо от състоянията
на транзисторите 7\-ъ7'4. При останалите комбинации на вход-
ните сигнали Т 6 е отлучен, а 7\. — запушен, и схе-
мата работи каго двувходов ЛЕ И-НЕ с входни сигнали /1 и В
(вж. фиг. 1.14). По този начин иткодният сигнал X реадизира ло-
гическата функция ИЗКЛЮЧВАЩО ИЛИ.
84
Таблица 3.7
Реа.гизиране на основните логически операции с ЛЕ И, ИЛИ, И-НЕ. ИЛИ-HE и инвертори
85
Продължеиие па табл. 3.7
Логически функция
СО
Таблица иа истин ноет
положителна
логика
отрицателна
логика
Схемна реализация
ИЛИ
и
А В X
0 0 1 0 0 1 1 1 0 1 1 1
или
ИЛИ-НЕ И-НЕ LZ в__ I X А о-— 9 С А В О А о | В О 1 ; или-не Ч-ГХд х
0 0 ’ 0 0 1 1 1 г 0 0 0

Лродължение на табл. 3.7 __ __
Логическа операция Таблица иа йСтиниост
положителна логика отрицателна логика |
ИЗКЛЮЧ- ИЗКЛЮЧ-
ВАЩО ИЛИ ВАЩО ИЛИ А в X V’
0 0 0
I 1 0 1 •
0 1 1 1 1 0

ИЗКЛЮЧ- ВАЩО ИЛИ-НЕ ИЗКЛЮЧ-" ВАЩО ИЛИ-НЕ ИВКА. ИЛИ-НЕ
* А е X
0 0 т
1 0 0
0 1 1 1 0 1
И от двата варианта лесно може да се получи ЛЕ ИЗКЛЮЧ-
ВАЩО ИЛИ-HE- За целта в схемата or фиг. 3.13 трябва да се
добави оше един изходен инвертор, а в тази от фиг. 3.14 — да
се махне единият изходен инвертор
Най-икономична реализация има ЛЕ ИЗКЛЮЧВАЩО ИЛИ на
фирмата RCA (фиг. 3.15о) — използувани са само осе.м транзи-
стора, от конто четири са за пнверторите ЛЕ 1 и ЛЕ 2 [34].
Транзисторите 7\ и Т2 образуват предаващ елемент (вж.фиг. 1.16).
Действието на схемата може да се проследи с помощта на таб-
лицата на истинност (фиг. 3.15 б), в конто са посоченн логичес-
ките нива в някои точки от схемата и състоянието на иредава-
щия елемент (ключ) — в колонката Д'. При Д = Д=0 ключът К
е отворен, инверторът Ta—Ti се захранва иормално — сорсът
на Т4 получава ниво 0 от входа А, а сорсът на Т3 — ниво Edd
от изхода на ЛЕ 1 (А',=Л=1). Тогава Х=В—1.
При 21 = 1, В=0 ключът К е затворен (включено състояние)
и Х~В~0 В съшото време транзисторите Т3 и 7\ са запушени:
Т3 има на своя дрейн и соре нулев потенциал (А1=А=0), а Tt
получава на гейта си също нулев потенциал; подаването на сор-
са на 7\ на потенциал Edd от входа Л не оказва влияние, тъй ка-
то PN преходът между сорса и подложката се иоляризира в об-
ратна посока. Затова тези транзистори не влинят на нивото вт. X-
При Д=0 и В— 1 ключът К с отново отворен, а инверторът
Та—Т4 работи нормално. Поради това Х—В-О.
Когато А=В=1, ключът Д пак е затворен и този път Х~
= В=1. Транзисторите Т3 и 7\ са отново запушени: Т4 получава
ниво EDd и на сорса и дрейна си, а Т3 -— същия потенциал на
своя гейт. Неговият PN преход между сорса и подложката е по-
ляризиран в обратна посока.
Логическите елементи с два входа обикновено се обединяват
по четири в един корпус (или в един чип). Поради това при кон-
струирането на електронни устройства с ИС важен проблем е ра-
ционалното нзползуване на всички ЛЕ в корпуса на ИС. В това
отношение е много полезно да се познават добре възможностите за
реализиране на основните логически операции не само със спе-
циализираните ЛЕ, но и чрез комбиниране на други ЛЕ, и то
както при положителна, така и при отрицателна логика. Някои от
тези възможности са показали в табл. 3.7- Интересна особеност
е, че таблиците на истинност при логическата операция ИЗКЛЮЧ-
ВАЩО ИЛИ и ИЗКЛЮЧВАЩО ИЛИ-HE не за: тсят от вида на
логиката, поради което и схемните реализации сг едни и същи.
При прилагането на схемите от табл. 3-7 тр эва да се има
предвид, че ЛЕ И-НЕ и ИЛИ-HE, чиито входогл са съединени
паралелно, могат да се използуват като инвертор i В много слу-
чаи реализирането на дадена логическа операция с два еднотипни
ЛЕ може да се окаже по-икономично (например получаване на
функция И чрез два последователно евързани ЛЕ И-НЕ, вторият
от конто се използува като инвертор), вместо да се поставя от-
делна интегрална схема, съдържаща необходимая ЛЕ от друг вид.
Друг пример за рационално схемно решение от подобен вид е
използуването на три еднотипни ЛЕ И-НЕ за реализирането на
операцията Х=AB+CD (фиг. 3.16 а) вместо на 2 ЛЕ И и един
ЛЕ ИЛИ (фиг. 3.16 б). Логическите елементи ЛЕ 7 и ЛЕ 2 (фиг.
3.16 а) реа.тизират функцията И-НЕ за положителна логика, т. е.
за нива 1 на входните сигнали А, В, С и D. При наличие иа сиг-
Фиг. -3.16. Реализиране на логическата операция X = А В-\ CD
с) чрез ЛЕ И-НЕ ; 6) чрез ЛЕ И и ИЛИ
нал 1 на всички тези входове в изходите на ЛЕ 1 и ЛЕ 2 се по-
лучават логически нива 0, за конто ЛЕ 3 реализира операцията
ИЛИ-HE. По този начин на изхода се получава търсената логи-
ческа функция. За първото схемно решение са нужни 3 ЛЕ И-НЕ,
т. е. ®/4 от едва ИС, в която ще остане само един неизползуван
ЛЕ. Ако за същата логическа функция се използуват два ЛЕ И
за операциите АВ и CD и един ЛЕ ИЛИ - за операцията AB-D
4 CD, ще бъдат необходими две ИС, от конто пет ЛЕ ще оста-
нат неизползувани.
Подобии прммери всеки конструктор среща место в ежеднев-
ната си практика.
3.4. МНОГОВХОДОВИ ЛОГИЧЕСКИ ЕЛЕМЕНТИ
С увеличаване на броя на аргументите количеството на въз-
можните логически функции Q нараства много бързо:
(3.9) Q = (2)2\
където г е брояг на аргументите.
Увеличава се и броят на възможните ЛЕ с i входа. Например
при 1=3, Q = 28= 256, а при /=5, Q=2S2<=»4,3.10®. От това ог-
ромно количество възможни ЛЕ обаче приложение са намерили
само многовходовите ЛЕ И, ИЛИ, И-НЕ и ИЛИ-HE. Произвеж-
дат се многовходови ИС с 3, 4 и 8 входа.
При TTL ИС увеличаването на броя на входовете на ЛЕ ста-
ва сравнително лесно — чрез съответно увеличаване на броя на
емитерите на входния транзистор. При CMOS ИС съществуват
два начина за изграждането на многовходови ЛЕ.
1. Чрез използуване на принципните схеми на двувходовите
Таблица 3.8
Многовходови ЛЕ
Логически елемент И-НЕ Тип ИС 11023 В Ерой на входовете Схемна А8=А + Е Ао [у реализация
Во [у X
>иг Z х=дас
С UB+C-A8C 3.17
И-НЕ 4012В I40I2B 4 р. АВ=А4-Е А о ] у.
В 0—4 J~~ I
с °—Г\ ।— X
Г'1 ГХ. 1 J C + D 1>нг. 3.18
‘-•''со-
И-НЕ 4068В 8 А’З А о Р\ в о [у ABCDEFGH
F © Г\ X»ABCDEFGH
^'r+G + H Фиг.3.19
А о ] X в о—[у | р ABCD
И-НЕ I4068В 8 _J>6 с °—ГХ Г" СО [у Е о P\E + F FQ LZ 1 Г\ X-ABCDEFGH
Go ТХ—J ^cFG НО [у Фиг. 4 3.20
90
Продължение на табл. 3.8
Логически елемент Тип ИС Б рой на входовете
ИЛИ-НЕ 14 25В 3
ИЛИ-НЕ 4002В 14002В 4 1
ИЛИ-НЕ 4078В 8
—
ИЛИ-НЕ I4078B 8
Схемка реализация
Фиг. 3.21
Фиг.3.24
91
ЛЕ И-НЕ и ИЛИ-НЕ, като броят на паралелно и последователно
евързаните транзистори в тях се увеличава в състветствие с ко-
личеството на входовете.
2. Чрез комбинация на ЛЕ И-НЕ и ИЛИ-НЕ с два входа (а
при 8-входовите ЛЕ и с 3 входа).
Първият начин е по-икономичен (изисква по-малък брой траа-
зистори), но при увелччаване на броя на входовете се влошаваг
параметрите на ЛЕ, тъй като, от една страна, изходното съпро-
тивление на клона с последователно евързаните транзистори на-
раства, а от друга — изходното съпротивление на клона с пара
лелно евързаните транзистори се измени в широки граиици в за-
висимост от комбинацията на входните логически сигнали. Ето
защо по този метод сега се произвеждат почти всички ЛЕ с три
входа, а в по-старите разработки и ЛЕ с четири входа (серия А).
За останалите многовходови ЛЕ (серия В) най-често се прилага
вторият метод. В табл. 3.8 са показани никои от изиолзуваните
структурни схеми
С малки промени от най-типичнитс схеми, р згледани в табл.
3.8, могат да се получат и други многовходови ЛЕ. Така напри-
мер само като се прибавят инвертора па всички входове на ЛЕ
ИЛИ-НЕ (фиг. 3.22) схемата се превръща в четиривходов ЛЕ И
(4082), а ако се добавят ипвертори на входовете на схемата ЛЕ
И-НЕ (фиг. 3.18) — се получава четиривходов ИЛИ (4072). В
този случай се използува обстоятелството, че логическата опера
ция И за положителни логически сигнали е еквивалентна на ло-
гическата операция ИЛИ за отрпцателни сигнали и обратно, логи-
ческата операция ИЛИ за положителни сигнали — на логическата
операция И за отрнцателни.
3.5. МНОГОФУНКЦИОНАЛНИ ЛОГИЧЕСКИ ИНТЕГРАЛНИ СХЕМИ
За удобство при реализирането иа устройства вместо еднакви
ЛЕ някои интегрални схеми съдържат ЛЕ от различен тип. На-
пример ИС 4000 включва три двувходови ЛЕ 11ЛИ-НЕ и един
инвертор; ИС 4572 — четири инвертора, една схема И-НЕ и ед-
на схема ИЛИ-НЕ; К176ЛП4 — два тривходови ЛЕ ИЛИ-НЕ и
един инвертор; К176ЛП1! — два четиривходови ЛЕ ИЛИ-НЕ и
един инвертор и др. (вж. Приложения IV и V).
Друга възможност, конто се предоставя па конструкторите, е
те сами да реализират дадена логически функция, както е при
ИС 4007, 4501 и 4018.
Така например интегралната схема 4007 съдържа две двойки
транзистори с Р и N канал и един инвертор — фиг. 3.25. Чрез
допълнителни връзки между отделните извод-; на корпуса на
схемата могат да се осъществят различии функции, както е по-
казано в табл. 3.9.
92
Интересно приложение на ИС 4007 е използуването й и при
гепериране на правоъгьлни импулси (вж. фиг. 5.65).
На фиг. 3.27 е показана принципната схема на ИС 4591, съ-
държаща два четиривходови ЛЕ И-НЕ, една схема ИЛИ и един
инвертор. С прекъсната линия е дацепо свързванею (извод 13 с
извод 11 и извод 12 с извод 10), при което схемата може да се
превърне в осемвходов ЛЕ 11 или И-НЕ.
С'ыл.0 с дочълнителна връзка (показана на фиг. 3.28 с прекъс-
ната линия) 11С 45'36 може да реалнзирл сложна многовходова
функция И/ИЛИ-НЕ. Входът Z служи за управление на третото
изходно сытояние (вж. разд 3.6).
При никои ИС многофункционалностга се постига с подаване
на логическа 0 ши 1 на определен)! вхотове.'Такава е например
ИС 4018 (фиг. 3.29) В табл. 3.10 са показани структурите, конто
се реализират в самата схема при подаване на логически нива на
входовете 1\и, КЬ и Кс. Освеп тези упрлялявапи външпо входо-
ве схемат.. пригежава още вход l(d за вьвеждане на условия за
норма•таа работа (при l\d -’) или за установяване на състояние
па висок импеданс па изхода (при /<d=0). Друг допълнителен
вход на схемата е Z, който служи за разширение.
В табл. 3.11 са показани логическите функции, конто трябва
да осъществят променливите, подавани на входа за разширение
Z, в зависимост о г логнческата функция, конто ще се реализира
с ИС 4048. Така например, ако желаната функция е ИЛИИ,
променливите Дь Clt и Dx—фиг. 3.38 трябва да се подават
през ЛЕ ИЛИ-НЕ.
93
Таблица 3.9
Използува не на ИС 4067
Логическа
функция
До пъл нит ел ни вънптяи врьзки
между изводите на корпуса
Инверсия
(Ч 2, И); (8, 13); (1, 5),
(7, 4, 9)
Фиг. 3.26а
ИЛИ-НЕ
Фиг. 3.266
(13. 2); 1, И); (12, 5. 8);
(7, 4, 9)
И-НЕ
(1, 12, 13) (2, 14, 11);
(4, 8); (5, 9)'
ИЛИ/И/НЕ
Фиг. 3.26г
(13. 12, 5); (I, 8, 9), (14, 2);
(1. 1П
Два двупо-
сочни ана-
логови клю-
ча
Изх/Вх,
Фиг. 3.263
(I, 5. 12). <2, 9): (И, 4);
(8, 13, 10); (6, 3)
94
Продолжение на табл. 3.9
I
«Логическа
функция
Мощен ин-
вертор за
яогическо
ниво 0 на
изхода
Мощен ин.
вертор за
л<гпческо
ниво 1 на
изхода
Схема
Допълнвтелик bi
между к изводи! е
(6, (8,5,
(II, М), (7, 4, !
Fill НИ Връзки 1
на корпуса I
(6. 3 10); (13, 1,
(14, 2, 11); (7,
12);
12);
Мощей ин-
вертор за
| нива 0 и 1
на изхода
(6, 3. 10); (14, 2.
(7, 4; 9); (13, 8,
Н)
1, 5, 12)
Буфер с три
изходни
състояния
Фиг. 3.26л
X
-012
i (1. 11.); (8, 9)
А Z Z X
1 0 1 0
0 0 1 1 . ж
X 1 0 ВИ
Висок импеданс
Фиг. 3.26&
Фиг. 3.27. ИС -1501
X1 = ABCD
X" = EFGH
X"' = L + M
XIV = L+M
(13.11 )
( 12.10)
X'" = ABCDEFGH
XIV = ABCDEFGH
Фиг. 3.38.Реали1 Иране на ло-
гическата операция ИЛИ-И с
ИС 4048 и допълнителен ЛЕ
ИЛИ-НЕ
Фиг. 3.2rf. ИС 4018
96
Използуване на ИС 4506
(h+d+j +и)‘(а+э+g+v)-
7 GMOS — интегрални схеми, ч. I
97
е
' Продължение на табл. 3.10
Схема Логическа функция Условия Свързв-ане на неизползува- ните входове
ИЛИ/И-НЕ Яа=0 КЬ=\ Кс=\ Kd=\ Z=0
5 fg£A>J। Фиг. 3.33 A>=0+B4-C+Dj. (f+f-i-G+Я) към 0
И Ка=1 Кй=0 Лс=0 Kd=\ Z=0 1
Фиг. 3.34 X=ABCDEFGH към Edd
1 О (Я м О & »X И-НЕ Яа = 1 Kb=0 Кс=1 Kd=l Z=0 1 !
F E£J\ | hg^>H Фиг. 3.35 Х= ABCDEFGH към Edd
W
Продолжение на табл. 3 10
Сх ема X Логическа функция Условия Свързване ва неизползува- ните входове
с о-Ч ) 1 ° °—1_Гх И/ИЛИ-НЕ ;Х= ABCD+EFGH Xa=l Kb=\ Кс=0 Kd=] 2=0
• г £g~—| 1 Н 3 0=4^' Фиг. 3.36 към EDD
2 о "0 L Фиг. 3.37 И/ИЛИ X=ABCD+EFGH Л'а = 1 ХЬ=1 Кс=1 Kd=l Z=0 към Edd

<£>
«3
Таблица 3.11
Използува не на ИС 4048
Логическа функция на ИС 4348 Логическа функция на вх. Z Булев и зраз
цЛИ-НЕ или Х= A+B+C+D+E+F+G+H+Z~
ИЛИ или X=A+B+C+D+E+F+G+H+Z
и И-НЕ X AECDEFGII7.
И-НЕ И-НЕ Х--= ABCDEFGHZ
ИЛИ/И ИЛИ-НЕ X^(A+B+C+D)(E+F-\-G+H)Z
ИЛИ/И-НЕ ИЛИ-НЕ Х= (A+B+C+D)(E+F+G+H)Z
И/ИЛИ-НЕ И Х= ABCD+EFGH+Z
И/ИЛИ J X=.ABCD+EFGH+Z
3.6. ЛОГИЧЕСКИ ЕЛЕМЕНТИ С ТРИ ИЗХОДНИ СЪСТОЯНИЯ
BJmhoto от съвременните електронни устройства и апаратури
се налага свързването на няколко източника на информация към
една обща шина за предаване на данните към друг блок. CMOS
ИС обаче (както и TTL ИС) имат противотактов изход и директ-
ното евързване на изходите им към една обща шина е недопус-
тимо (вж. раздел 1.3.7). За избягване на това неудобство са
а)
Фиг. 3.39.
ЛЕ с три състояния на
а) схема ; 6} таблица на истинност
* ВИСОК ИМПЕД АНС
изхода с клкнов елемент
разработени ИС с три изходни състояния: две от тях отговарят
на логически нива 1 и 0 на изхода, а при третото връзката меж-
ду изхода и захранването на*'схемата е прекъсната. Това изходно
състояние се характеризира с много високо изходно съпротивле-
100
ние и се нарича състояние на висок импеданс. Свързването на
изходите на логическите елементи с три изходни състояния към
обща шина се осъществява, като се има ” предвид, че в даден
момент£само един ЛЕ може да подава на шината определено ло-
Висок импеданс
Фиг 3 40 ЛЕ с три съ- Фп«'. 3-41. Еквивалентиа схема на ЛЕ с
стояния на изхода с до- три състояния в изключено състояние
пълнителии транзистори
гическо ниво, а всички останали трябва да бъдат в изключено
състояние.
При CMOS ИС състоянието на висок импеданс на изхода може
да се въведе по два начина:
1 Чрез включване в изходната верига на предаващ ключов
елемент (К) (фиг. 3.39 а). В зависимост от логическите нива на
управляващите входове (вж. разд. 1.2) този едемент е или вклю-
чен или изключен, т. е. представлява много високо съпротивление.
Поради това чрез включване иа един инвертор в управляващата
верига на К изходното състояние на ЛЕ може да се управлява
от входа Z съгласно таблицата на истинност (фиг. 3.396). Когато
2=о е включен и ЛЕ работа иормално. Когато Z=l, /< е от-
ворен и на изхода се установява изключено състояние независимо
от логическите нива в изхода на инвертора.
2 Чрез включване на допълнителни транзистори в схемата на
инвертора (фиг. 3.40). Тук последователно на PMOS транзистора
т е включен още един транзистор от същия тип — Т3, а после-
дователно на 7\ — втори NMOS транзистор — Т4. Двата тран-
зистора получават инверсии логически нива на гейтовете си от
входа Z и допълнителния инвертор. Когато Z—0, Ts и са от-
пушени и инверторът работа нормално, а когато Z=l, те се
запушват и в изхода се получава висок импеданс — и двата кло-
на имат високо изходио съпротивление. Еквнвалентната схема за
този случай е показана на фиг. 3.41 заедно с изходните капаци-
тети Сх и С2 и защитните паразитни диоди Д, и Д2.
Фиг. 3.42. ЛЕ с три сьсгоиния и стробираие (с дополнителен транзистор)
я) .схема ц о) таблица jHa истинное?
Фиг. 3.43. Инвертор с три сьстоиппя и стробираие (с
к 1ючов елемсит)
В произвежданите CMOS буфери с три изходни състояния се
използуват и двата начина. 14 никои от тези буфери наличието на
три състояния се съчетава с управление на работата на основная
инвертор посредством допълннтелен вход за разрешение (строби-
раие) (фиг. 3.42). Действието иа схемата може да се проследи по
таблицата за истинпост. Когато S — Z 0, действнето на схемите
102
ИЛИ-НЕу и ИЛИ-НЕ2 не се влияе от тях и изходните им със-
тояния се управляват само от входа А, поради което буферьт
работа като инвертор (.¥= Л). Когато 5= 1,Z=O, схемата ИЛИ-НЕ!
дава на изхода си логическа 0 независимо от илвото на входа А
(Л=х). Поради това на изхода на ИЛИ-НЕ2 има логическа 1 и
транзисторът 7'2 е отпушен, т-е. А- 0. Инверторът е блокиран в
тсва състояние. При Z=\ на изхода на ИЛИ-НЕг се получава
постоянно ниво 0 и действнето на входовете А и S еблокирано.
В същото време Т2 е запушен, а 7\ — отпущен, но тъй като Т3
е запушен, на изхода се установява висок импеданс.
Па фиг. 3.43 е показан друг вариант на такъв инвертор, в кон-
то се използуват ключовете и К2. Той има същата таблица
на истинност (фиг. 3.42 6). Когато Z=0, и К* са включени. В
този случай, ако S=0, на съответния вход па ЛЕ И-НЕ се по-
дава сигнал 1, входните сигнали А, преминавайки през нея сво-
бодно, постъпват на гейтовете на 7\ и Т2, конто са свързани
през затворените ключове, и инверторът работа нормално (Х=А).
При «S= 1 на съответния вход иа ЛЕ И НЕ постъпва сигнал 0,
на изхода се получава логическа 1 и независимо от нивотэ на
входа А изходпото ниво остава Х = 0. При Z— 1 ключовете са
очворени и входните сигнали не се подаваг към 7’, и Т2. За да
не останат техните гейтове свободна (вж. разд. 2.2), са предви-
дени транзисторите Т3 и Tv При Z=1 те се отпушват> поддър-
жат транзисторите 7\ и 7'2 запушени и в изхода на буфера се
установява висок импеданс.
103
ГЛАВА ЧЕТВЪРТ А
ТРИГЕРИ
4.1. ОБЩИ СВЕДЕНИЯ
Тригерът представлява електронна схема с две стабилни със-
тояния, която може да остава неограничено дълго време във
всяко едно от тях. Най-общо (фиг. 4.1) всеки тригер може да се
разглежда като съставен от запомнят елемент с две устойчиви
състояния—основна тригерна клетка (ТК) и схема за управле-
ние (СУ). Последната получава всички входнисигнали(Вхх~Вхп)
и в съответствие с тях и в зависимост от състоянието на три-
герната клетка въздействува на собствените входове на тригер-
ната клетка (СВ%1 и СВх^ по определен начин.
Всички тригери притежават обикновено два изхода (при Инте-
гра лио изпълнение извън корпуса може да е изведен само еди-
ният от тях) с инверсии стойности на логическите нива един
спрямо друг (Qh Q). Основните разлики между тригерите са във
входовете, конто те имат (респективно в логическата функция,
свързваща състоянието на тригера с входните сигнали), и в на-
чина на воздействие на входния сигнал или по-често на комби-
нацията от входни сигнали върху състоянието на тригера.
Според начина на въздействие на входните сигнали тригери-
те се разделят на два основни типа: асинхронна и синхронна
(такпгови).
на
фиг. 4 I. Най-обща блокова схема
тригер
При асинхронните тригери
входният сигнал въздействува
върху състоянието на тригера
непосредствено в момента на
своето появяване. Това опростя-
ва извънредно много схемното
решение на тези тригери —
всъщност схемата на управление
при тях липсва и входните им-
пулси постъпват направо на
собствените входове на тригер-
ната клетка. Асинхронните тригери служат за съставна част на
по-сложните тригери, но въпреки сграничените им възможности
често се използуват и самостоятелно.
Синхрочните (тактовите) тригери се характеризират с наличие
104
то на два вида входове, сигналите на конто действуват по раз-
личен начин:
а. Информационни входове, посгъпването на входен сигнал
на конто не въздействува непэсредствено (незабавно) върху състоя-
нието на тригера.
б. Тактови входове (най-често един вход). Посгъпването на
сигнал именно на този вход установява тригера в съответствие с
комбинацията от логическите нива, подадени на информационни-
те входове, и със състоянието на тригера до този момент.
Съществуват различии типове информационни входове и так-
товите тригерй се класифицират според комбинацията от тези
входове и според функциочалната зависимост между логическите
сигнали па входовете и състоянието на тригера. От голямото ко-
личество разновидности на тактовите тригери при CMOS ИС
иамират приложение само /?$-, D-, JK- и Г-тригерите. Характер-
но за тях е, че от няколко възможни реализации на тактово уп-
равление [2] се използува принципът на двустъпалния тригер
„управляващ — управляван“ (master — slave}. При него две три-
герни клетки са свързани последователно, така че информацията
от изхода на първата може да се записва във втората. Пълното
превключване на тригера се извършва по двата фронта на такто-
вия импулс: по предния фронт най-напред се прекъсва връзката
между управляващия и управлявания, а след това се превключ-
ва управляващият; по задпия фронт се прекъсва връзката между
информационните входове и управляващия, след което управля-
ваният приема новото състояние от управляващия. Наличието на
ключов елемент при CMOS ИС опростява много осъществяване-
то на това превключване и е основната причина за използуване-
то изключително на двустъпални тактови тригери.
Характерна особеност на тактовите тригери в интегрално из-
пълнеиие е, че освен информационните входове са предвидени и
един или два асинхронни входа, използувани за директно (без-
условно — без участието на тактовия сигнал) установяване на три-
гера в състояние 0 или 1.
Основните параметри на CMOS тригерите съвпадат с разгле-
даните в раздел 1 3 общи параметри и характеристики иа CMOS
ИС. Тяхното действие обаче се характеризира с някои специфич-
ни параметри, показани на фиг. 4.2 (условно е прието, че изме-
нението на сигнала на изхода на тригера става по положителиия
фронт на тактовия импулс):
/пРс — време на превключване при въздействие на тактовия
импулс (интервалът от време между превключващия фронт иа
тактовия импулс и появяването на изходния сигнал); то може да
бъде различно за двата изхода на тригера Q и
/npAi—време на презключване при въздействие на сигнала на
105
асинхронния вход за непосрсдствено усгановяване на трпгера в
състояние 1;
барло — време на превключване при въздействие на сигнала на
асинхронния вход за непосредствеио установяване на трпгера в
състояние 0;
И исрормацнонен
снгнол
Асонхр. сигнал
за устаноВяВане С1
Фиг. 4.2 Оиределяне на времепараметрите па григерите
а) синхронии трнгери ; б) асннхронни тригери
ta — време на предхождане (set up time) — времето непосред-
ствено предн превключващия фронт иа тактовия импулс, през
което сигналите на ииформационните входове трябва да бъдат
вече установепи, за да се осъществи желаното превключване;
tt — време на задържане (hold time) — времето след прев-
ключващия фронт па тактовия импулс, през което сигналите на
ииформационните входове трябва да остапат все още неизмепни;
/С1, ^со - продължителност на тактовия импулс съответно при
ниво 1 и 0; обикновеяо в справочниците се дават минимално до-
пустимите стойности на тези нродължителности, конто за интег-
ралниге CMOS тригери са равни: Zcimin=fcomin=fcmiii;
аь (ао — продължителност на сигналите на асинхронните вхо-
дове на тригера; и за тях се посочват минималните допустими
стойности, конто гарантират директното установяване на тригера
В съответното състояние; обикновено tAimlnA0min=^Amln-
Определени нзисквания се поставят и към продължителност-
та на фронтовете на входните сигнали.
Бързодействието на тригерите най-често се характеризира с
106
максималната рабства честота — максималната честота, при която
всеки слсдващ импулс успява да смени състоянието на тригера.
Тя с свързапа с минималната продължителност ла тактовия сиг-
нал посредством равенството
(4.1) /шах= , i f ~ 2t
lCl mlnT~‘COmin z,ctnii>
Тази честота се дана в справочниците, като се посочва как-
то типичпата и (средня за дадепия тип тригери) стойност, така и
минималната, която се гарантира за всички произвежданн триге-
ри от дадсн тип.
4.2. АСННХРОННИ ТРИГЕРИ
това, съ
На фиг. 4.3 е показана най-простата възможиа CMOS трнгер-
па клсгка, изградена от два инвертора. Тя запазва всяко отсъ-
стоянията си неограннчеио дълго време: ако например Q—0, то-
ва логическо ниво се подава и на входа па ЛЕ 2 и определи
Q=l, което от своя страна поддържа Q—0. Недостатък на та-
зи схема е, че единствените входове на ипверторите трудно мо-
гат да се използуват за установяване на тригера в желаното съ-
стояние, тъй като са иепосредствено свързани с неговите изхо-
ди. Например подаването на сигнал от изхода на друг ЛЕ към
един от тези входове би довело до недопустимо паралелно свърз-
ване на два изхода на CMOS ЛЕ.^ За да се
тествуват две възможности:
1. Използуване на двувходови ЛЕ (както
при TTL ИС), с конто се изграждат асин-
хропни /?5-тригери.
2. Използуване на ключови елементи за
подходяще разделяне на входната и изход- ,
пата верига. За изграждане на асннхронни
тригери от отделни ЛЕ този начин не е удо-
бен, тъй като конструкцията се усложпява.
Тон обаче има големи предимства и памира
широко приложение в еннхронните тригери
в ивтегрално изпълнение, поради което ще
бъде разгледан при тях.
Асинхронна RS-тригери. На фиг. 4.4 а е и
исто на такъв тригер от два ЛЕ ИЛИ-НЕ чрез свързване на из-
хода на всеки от тях с един от входовете на другия ЛЕ. Три-
герът има два входа — R и S, и два изхода — Q и Q. Състояние*
то му се определи от логическите сигнали, подадени на входо-
вете (фиг. 4.4 6). Ако S=R—0, тригерът ще запази състоянието
си, тъй като изходните нива на двата ЛЕ не се променят. При
Фиг. 4.3 Най-проста
тригерна клетка
реализира-
107
S=l, R=0 изходното ниво на ЛЕ ще стане 0 независимо от ло-
гический сигнал, получаван на втория му вход — Q=0. Поради то-
ва ЛЕ 1 ще получи 0 и на двата входа и Q= 1, където поддържа
Q=0, дори и когато S отново стане 0, т. е. тригерът ще запази
S R 0 Q
0 0 Бев премяна
1 0 1 0
0 1 0 1
1* 1* 0* 0*
* Неразрешемо
5)
Фиг. 4.4 Асинхронен 7?5-трнгер
а) схема ; б) таблица на истинност
придобитото състояние. По подобен начин при S=0 и R=\,
Q=0, а <2=1, т. е. тригерът се установява в другото устойчиво
състояние. При едновремеино подаване на £=/?=! и двата из-
ходни сигнала на тригера стават 0 (Q=Q=O) и при едновремеино
връщане към S=A)=O не може със сигурност да се определи в
какво състояние ще се установи тригерът. По тази причина се
приема, че тази комбинация от входни сигнали не е разрешена.
Това ограничение обаче не е свързано с някаква опасност отпов-
реда на схемата. То само отразява факта, че при подаване на
такива сигнали схемата няма да реагира вече като истински три-
гер. Независимо от това в редица случаи, като се имат предвид
разгледаните особености, на тригерите се подават и такива „не-
разрешени" комбинации от сигнали.
Названието на входовете S и R, а оттам и на самия тригер
произлиза от английските думи: set — поставим, установявам, тъй
като сигналът 1 на входа S „установява" тригера в състояние 1
(Q=l), и reset — връщам в начално състояние, понеже сигналът
на входа R „връща" тригера в състояние 0 (Q=0). Денствието
на този тригер може да се опише с логического уравнение
(4-2) Qn+1=S+RQn
при условие, че
(4 .3) SZ?=O.
Тук с Qn+i е означено изходното ниво на тригера след въз"
действието на входните сигнали, а с <2„ — непосредствено преди
това. Равенството (4.3) изразява забраната за едновремеино пода-
ване на логически сигнал 1 и на двата входа.
108
На фиг. 4.5 а е показан същият тригер, изпълнен с два ЛЕ
И-НЕ. Действието е аналогично с тази разлика, че той се уста-
новява в състояние 1 или 0 от подаване на логическа 0 на съот-
ветния вход — 5 или £> (вЖ таблицата на истинност, фиг. 4-г б),
Фиг. 4.5. Асинхронен тригер
а) схема ; б) таблица на истинност
поради което в означенията им е поставен знакът за инверсия.
В този случай не е разрешено подаването на логическа 0 едно-
временно и на двата входа.
Асинхронните КЗ-тригери намират широко приложение за за-
помняне на двоична информация, като най место се образуват от
ЛЕ. Използуват се също и специализираните интегрални схеми
4043 и 4014, съдържащи съответно по четири и 7?5-тригера
с три изходни състояния. При тях (фиг. 4.6) от всеки тригер е
изведен само изходът Q, конто се подава към извода на корпуса
през буферен инвертор с управленце (Z) за осигуряване на три
изходни състояния. Цифрите при изводите означават номера на
съответното краче от корпуса на ИС. Както се вижда от табли-
ците на истинност, при тези ИС всички комбинации от входни
сигнали са разрешени. Това е възможно, понеже се използува
само изходът Q на тригерите и са взети мерки (чрез подходяще
подбиране на напреженията на превключване на ЛЕ в тригера)
установеното ниво в този изход да се запази и след връщане
към входни логически нива 0, 0 за тригера или 1, 1 за R S-
тригера.
4.3. ТАКТОВИ RS ТРИГЕРИ
За да се осигури синхронно превключване на тригера, е необ-
ходимо да се управлява постъпването на сигналите от входове-
те S и R към тригерната клетка. Това най-просто може да се
осъществи с помощта на още два ЛЕ, при което се получава
109
S R Z Q
X X 0 ВИ*
0 0 1 Без промяма
0 1 1 0
1 0 1 1
1 1 1 1
S R 7. 0
X 0 ВИ*
0 0 1 0
0 1 1 1
1 0 1 0
1 1 1 Без промяиа
б)
ВИСОК ИМПЕДАНС
Фиг. 4.6 Интегрални схеми с RS и RS-тригери
а) ИС 4043 ; б) ИС 4044
т. нар. /?57/-тригер (фиг. 4.7 а). Тактовите имиулси се подават иа
входа Н. Когато /7=0, Х3=А4—0 и изменение™ па логическите
нива на информационните входове не оказва влияние върху съ-
стоянието на тригера. При /7=1, Xa=R и Xt—S, т. е. тригерът
работи като асинхронен /?£-тригер.
110
На фиг. 4.7 б е показана таблицата на истинност на този три-
гер. С индекс‘„п“ са означени логическите нива па входовете и
изходите непосредствено преди превключването па Н от 0 в 1, а
с 1“ — след това превключване. Когато 77=0, връзката меж-
Фиг. 17 RS //-тригер с ЛЕ ,11-ПЕ и ИЛИ-НЕ
в) схема ; 6) таблица на истинност
ду информационните входове и тригерната клетка е прекъсната
а при 77=1 на изходите се получава информацията от входовете S
и R, освен ако S=/?==0. Тогава тригерът запазва състоянието
си. И тук както при асинхронните тригери комбинацията S—R =1
е забранена, тъй като и на двата изхода ще се получи логическа
1 и ие може да се предвиди в какво състояние ще се установи
тригерът, когато тактовият импулс стане отноно 0 (77=0).
Аналогично действие има и 7?S/7-тригерът, реализирач с 4 ЛЕ
И-НЕ (фиг. 4.8). Предимството му е, че съдържа еднотпинп ЛЕ
и може да се синтезира с помощта иа една ИС (например 74С00
или 40! 1). Логическите уравнения, описващи действието на тези
тригери, са
(4-4) Qa + l = Sn + RnQn,
(4.5) S„Z?„=O.
Съществен недостатьк па RSH-тригера е, че при 77—1 вся-
ко изменение на логическите нива на информационните входове
веднага се предана на изходите Q и Q. Това не позволява напри-
мер свързването му в режим на броене, при който всеки так-
тов импулс трябва да променя състоянието му в противополож-
ното (Qn+i =Qn). Действително, ако входът S се свърже с из-
хода Q, a R — c Q, при 77=1 тригерът веднага ще измени състоя-
нието си. Ако например е бил в състояние 1, то Q„=1, Q = 0,
след което съгласно таблицата на |истинност при Sn — Qn =0 и
^3=(2n=l Qn+i =0 иQn+i =1- Това обаче веднага променя и
(г- АИЧНА
библиотека .ш
нивата на входовете /? и S (Sn+i — Q„+i =1 и /?„ =Qn+i =
=0) и тригерът отново ще се преобърне. Изобщо, докато Н—1,
превключванията ще стават самопроизволно едно след друго с
честота, определена от закъснепието на сигналите в отделните ЛЕ.
Фиг. 4.8 RSfl-тригер с ЛЕ И-НЕ Фиг. 4.9 Двустъпален /?£//-тригер
Този недостатък се избягва при двустъпалните тригери (фиг.
1.9). Блоковете 7 и 2 представляват два RSI/-тригера, като из-
ходите на първия (управляващия) са свързани с входовете S и
R на втория (управлявания) тригер. Входовете Sx и Ri на пър-
вия тригер представляват информацион ни входове на двустъпал-
ния TJS-тригер, а изходите Q2 и Q2na управлявания тригер са из-
ходи па този нов тригер. Тактовият вход С (от англ, дума clock,
отбелязван в някои фирмени издания с Т) е директно свързаи с
входа /7Х на управляващия тригер, а през инвертора 3 — с входа
/7а на управлявания. В такъв случай, когато С=0, Sj и R} и съот-
ветно S и R на тригера са изолирани от Q и Q. В същото вре-
ме Н2—С=\ и управляваният тригер повтаря състояиието на уп-
равляващия (Qi = Q2==Q, Qi—Q2==Qj- По положителния фронт па
тактовия импулс (С=1) //2 става 0 през инвертора 3 и връзката
между R2 и Q2 и между S2 и Q2 се прекъсва, с което се пре-
късва и връзката между управляващия и управлявания тригер.
Същевременно Нх=1 и информацията от входовете R и S, респ.
от и Si, се записва в управляващия тригер, без обаче да пре-
мине към изходите Q и Q.
По отрицателния фронт на тактовия импулс (С=0) отново се
блокира управляващият тригер (771=0), с което се прекъсва връз-
ката с входовете R и S, а записапата в управляващия тригер ин-
формация се пренася в управлявания и се появява на изходите
Q и Q.
Така пълното превключване на двустъпалния тактов тригер се
осъществява по двата фронта на тактовия импулс: по положи-
112
телния информацията от R и S входовете се записва в управля-
ващия тригер, а по отрицателния тя се пренася в управлявания
и достига до изходите Q и Q. Външно погледнато обаче, прев-
ключването на тригера става, когато се променят изходните му
нива, затова в справочниците като превключващ се посочва имен-
но този фронт на тактовия импулс (в случая отрицателния).
Ако при разглеждания тригер се осъществят връзките меж-
ду входа R и изхода Q и входа S и изхода Q, както е по-
казано с прекъсната линия на фиг. 1.9, той работ» нормално в
режим на броене — всеки входен импулс предизвиква еднократна
смяна на състоянието му. Например, ако тригерът е в състояние
1, т. е. Sn=Qtl=0 и Rn =Qn =1, по положителния фронт на
тактовия импулс се превключва само управляващият тригер (Qi,n+i =
= Sn =0 и Qi,n+j =7?n =sl), без това да променя логическите нива
на изходите Q и Q и съответно на входовете R и 5. По отри-
цателния фронт на тактовия импулс се превключва и управлява-
иият тригер, и нивата на изходи re Q и Q, а оттам и на входо-
вете R и S се променят (Rn+i = Qn+i = Qi,«+i = 0, Sn+i =Qn+i =
—Qi,« + i = l). Това обаче не се отразила на състоянието на
управляващия тригер (/7i = C=0).
При работа с този тип тригери трябва да се има предвид,
че докато трае тактовият импулс (докато С— 1), всяко изменение
на входните сигнали R и S и променя състоянието на управлява-
щия тригер, а оттам и крайнего състояние на тригера.
Тактови RS-тригери в CMOS интегрално изпълнение не се
произвеждат, но разгледаният двустъпален принцип на превключ-
ване е в основата на произвежданите D- и JR-тригери.
4.4. D ТРИГЕРИ
О-тригерите1 имат един информационен вход — D. След по-
стъпването на тактовия импулс логическото ниво, подадено на
този вход, се установява на изхода Q на тригера. Логическото
уравнение на тригера е
(4.6) Qn+I=//n,
което се вижда и от таблицата на истинност (фиг. 4.10). Индек-
сите п и п-f-l показват, че информацията ст входа D се получа-
ва на изхода Q със закъснение от един такт.
Па фиг. 4.11 е показано как може да се получи О-тригер от
един тактов RS-тригер, а на фиг. 4.12 — конкретното изпълнение
на D-тригер с .RS-тригера от фиг. 4.7 а. При пзползуването на
1 Название™ им произтича ог английската дума de lay — закъснение.
8 CMOS — ннтегрални схеми, ч I
113
схемата на PS/7-тригера от фиг. 4.8 инверторът става излишен,
тъй като се въвежда^ връзка между изхода на ЛЕЗ и входа на
JIEV (фиг. 4.13). За всички тези схеми (фиг. 4.11, 4.12 и 4.13) е
в сила равенството
(4.7)
Фиг. 4.10. Таблица
на истиппост па
.©-тригер
Фиг 4 11. Получаване - на D-
григер от A'S-тригер
което, замес гено в логического уравнение на Z?S-Tpniepa, дава
Qn+i —^>п +3'aQ,i —Sn (1 4- Qfi )=Sn
(изразът в скобите е в- наги 1), т. е. получава се логического
уравнение на D-тригера, като входът 5' съответствува на ипфор-
мационния вход D. За £)-тригера от фиг. 4.12 трябва да се има
предвид, че по време па тактовия импулс (77=1) входът £)не-
посредствено влияе на състоянието па изхода Q. Всяко изменение
на неговото ниво веднага измени състоянието па тригера. Затова
за правилната работа на тригера е необходимо времето на за-
държане (Z3) да е по-голямо от шнрината на тактовия импулс._
Фиг. 4.12. ©-тригер, използуват
RSH- тригера от фиг. 4.7
Фиг 4.13. ©-тригер, използу-
ващ AS//-тригера от фиг 4.8
В CMOS интегрално изпълнение се произвежда един тип El-
тригер (4013—два тригера в един корпус). Схемата му се раз-
личава несъществено при отделните производители. Реализация-
та иа двустъпалните тригери е значителко опростела благодаре-
ние на прилагането па ключовите елемент. На фиг. 4.14 е пока
114
зана принципната структурна схема на този тригер — без вери-
гите на асинхронните входове за без словно установяване на три
гера в състояние 1 или 0. Ключовите елементи са означени ус-
ловно като комутатори (Kt и /Q, управлявани от тактовия им-
>]>иг. 4.11. Опростена структурна схема иа D-григера 4 13
пуле С. Инвергорите 1 и 2 образуват управляващия тригер, а
3 и 4 - управлявания. ЛЕ 5 и 6 са буферни инвертори за изхо-
дите Q и Q. Когато С—0 (показаното на фигурата положение
на ключовете), входът на ЛЕ (инвертора) 1 е евързан с входа О,
обратната връзка между изхода на ЛЕ 2 н входа на ЛЕ 1 (вж. фиг.
4.3) е прекъсната и управляващият тригер се превръща в два
последователно свързани инвертора, конго следват информация,
та на входа D (Xr — D, X2=D). В същото време чрез ключа /<а
изходът на ЛЕ 4 е съединен с входа на ЛЕ 3 и управляваният
тригер запомня и поддържа състоянието си, като го подава към
Q и Q през буфериите инвертори. При промяна на нивото на
тактовия вход (С=1) ключовете К{ и К2 се превключват в дру-
гото положение: ЛЕ 1 и ЛЕ 2 в управляващия тригер се евърз-
ват и запомнят получената от входа D информация, а връзката
между изхода на ЛЕ 4 и входа на ЛЕ 3 се прекъева, ЛЕ 3 и
ЛЕ 4 следват сигнала, получаван от изхода на ЛЕ 1 през ключа
К2-Х3 = Xt=D, Xi = ^l—~D и респ. Q^X^X^D a Q~=Хв=Х,=-
—D. При нова промяна на С от 1 в 0 управляваният тригер се
възстановява (входът на ЛЕ 3 се евързва с изхода на ЛЕ 4) и
запомня новото състояние, а ЛЕ 1 и ЛЕ 2 се евързват с вхо-
да D.
По този начин при С=0 инф рмацията от входа D управлява
първия тригер, но не влияе^на изходите, а при С=1 “състоянието
на управляващия тригер се^пренася на изхода, но входът D е
изключен и пр смените в него не се отразяват на тригера.
Важно изискване за правилната работа на тригера е двата
фронта на тактовия импулс да са кратки (не по-дълги от 5 цз).
По-голяма продължителност може да доведе до смесване на но-
lb
вата и старата информация и тригерът да не се установи в пра-
вилно състояние. Тактовият импулс^ също така трябва да бъде
чист от смущения и разтрептявания.
На фиг. 4.15 е показана пълната структурна схема на този
Фиг. 4.15. Пълна структурна схема на Отригера 4013
Фиг. 4.16 Таблица
D-тригера от фиг.
на истинност на
4.15
тригер. В нея иивсрторите 14-4 са заменены с ЛЕ ИЛИ-FIE, а
всеки комутатор е реализиран с помощта на два ключови еле-
мента (7(74-7(7). Те се управляват от тактовия импулс през ин-
верторите 7 и 8, така че когато С=0 са включени К1 и 7(7,
а 7(2 и КЗ са изключени. Когато на асинхронните входове S и
7? има логически 0 (S=7? = 0), те
не оказват влияние на ЛЕ 14-4 и
тригерът работи по описания по-
тере начин. Това се вижда от та-
блицата на истинност (фиг. 4.16),
където със стрелки (f и |) е оз-
начен преходът на тактовия им-
пулс от 0 в 1. и от 1 в 0, а със
знак „ х “ — производно логическо
ниво, 1 или 0, което не оказва
влияние. При 8= 1 и R—0, А'1=
=2^=0, така че който и да е от КЗ
или К4 да е включен, на горния
вход на ЛЕ 3 се подава ниво 0 и
Q=l, aQ = A8=0, т. е. тригерът
се установява безусловно в съ-
стояние 1.По същия начин при /? = 1, 5=0, А2=А’3=0 hQ =
=Ха=1, a Q = 0 — тригерът се установява в състояние 0. Както
и при
с чита
На
/?5-тригерите, едновременното подаване на 5=7?=1 се
за неразрешено.
фиг. 4.17 е показана пълната схема на D-тригера от се-
116
рията В. Той има същия принцип на действие и същата таблица на
истинност, но вместо ЛЕ ИЛИ-НЕ съдържа ЛЕ И-НЕ. Това позво-
лява да се включат по един буферен инвертор във всеки вход и по
два последователно свързани буферни инвертора в изходите.
б(е>
Фиг. 4.18. Пълна приициина схема на D-трлгера от НС 74С74
В тригера 74С74 (фиг. 4.18) се използуват също ЛЕ ИНЕ,
но липсват инверторите в асинхронните входове. По този начин
се постига пълна функционална аналогия с TTL тригера 7474,
който се установява в състояние 1 и 0 от логическа 0 на съот-
ветния вход (фиг. 1.19). Затова тези входове в случая са озна_
чени с РнС11- В схемата са включени и два допълнителни клю-
чови елемеита — Л'5 и Кб, конто ускоряват подаването на сигна-
ла от входа D към изхода Q.
1 При TTL ИС за асинхронните входове се използуват по-често означения-
та Р — (от preset — установявам предварително) и С1 (от с leaf — изчиствам),
поради което в CMOS ИС от серията 74С са запазени същите означения.
117
4.5. JK-ТРИГЕРИ
//(-тригерът има два информационни входа. Действието му е
подобно на това на А’5’-тригера с тази разлика,че”неопределеност-
та на състоянието му при; едновремеино подаване на логическа 1
и на двата информационни ‘входа е премахната/ От таблицата на
Фиг. 4.19. I аблииа иа истин-
ност н. D- тригера от ИС
74С74
Фиг 1 2(1 I аблииа на
истинностна JК-три-
гер
истинност (фиг. 4.20) се вижда, че първите три реда са сыците
както при AS-тригерите (вж. фиг. 4.4 б). При>/=/(=1 обаче все-
ки тактов импулс променя състоянието на тригера в противопо-
ложно на предходното, т. е. той работи в режим на броеие.
Логическото уравнение, описващо действието на //(-тригера, е
(!-.8) Qn+,=JnQn+KQnf
т. е. Q„+i = I, ако Jn = 1 и Qn =0 или ако Ка =0 (/<„ = !) и Q„
— I. При /« — An ~ 1 Qn+i “ Qn'
Удобна прг работа с .//(-тригери е т. нар. таблица на за ей-
ствуването (фиг. 4.21), конто показва какви трябва да бъдат ло-
гическите нива на входовете J и К, за да се получи желаното
състояние на тригера след тактовия импулс в зависимост от съ-
ществуващото му състояние. Например (втори ред от таблицата),
ако тригерът е в състояние 0 (Qrt =0) и е необходимо след так-
товия импулс да се установи в състояние 1 (Q„+1 —1), трябва на
входа J да се подаде сигнал 1 (нивото на входа /( не оказва
влияние).
.//(тригерът може да се получи от £>-тригера чрез добавяне
на ЛЕ (фиг. 4.22), към входовете на конто се подавят сигналите
от информационните входове J и К и от изхода Q. По този на-
чин новото състояние на //(-тригера се определи не само от вход-
ната информация, но и от предишното му състояние
118
При 7=К=0 нивою на изхода на ЛЕ 2 (И) е А'2=0. В съ-
щото враме ЛЕ 1 ’ и 3 (ИЛИ-НЕ) действуват като два по след о на-
телно свързани инвертора за сигнала Q. В резулттт на входа на
тригера се подава сигналът D = Q и постъпването на тактови’им-
пулей не променя състоянието му.
Фш 4 21. Таблица на за-
действуването на J/f-три-
гер
Фиг. 4.22. Получаване на J/C-трнгер от О-тригер
иЗПЕ ,.!ч1
При J—K=\, обратно, ЛЕ 7 е блокиран и 0,*aWl Е-2Л1 3
пропускат сигнала от изхода Q към входа D. Тъй като обаче
ЛЕ 2 не инвертира входните сигнали, D—Q. В този случай всеки
тактов импулс предизвиква промяна на състоянието на тригер а-
Ако 7=1 и /<=0, нивата в изходите на ЛЕ 1 и ЛЕ 2 не за-
висят от изхода Q (А7 = 0, 2ба = 0) и определят постоянно ниво 1
на изхода на ЛЕ 3, т. е. на входа D (D=XS=1). Тактовият им-
пулс установява тригера в 1 независима от състоянието му до
този момент. Обратно, при 7=0 и 7(=1, ЛЕ 1 и ЛЕ 2 пропускат
и двете логически нива от изхода Q към ЛЕ 3. Но тъй като ЛЕ 1
инвертира този сигнал, а ЛЕ 2— не, на двата входа на ЛЕ 3 ви-
наги постъпват инверсии сигнали и Z)=2f3=Q + Q=l=0, т. е.
тактовият импулс установява тригера в състояние 0.
7К-тригерите в CMOS интегрално изпълнение (табл. 4.1) нз-
ползуват разгледания принцип, като в качеството на D-тригер
включват различии модификации на схемата от фиг. 4.15. Един-
ствен© тригерите SCL 4027 В на фирмата Solid State Scientific
(фиг. 4.26) и НЕЕ 4027 В на производителите Philips — MBLE
(фиг. 4.27) използуват принципно различен двустъпален D-тригер
без ключови елементи. Всички тези ИС съдържат по два тригера
в корпус.
119
Таблица 4.1
Стаидартни CMOS JK-тригери
Фиг. 4.23
Тригер 14027В (Motorola). Използува £>-тригера от фиг. 4.15 и описаната логическа схема
(фиг. 4.22) за формиране на J н К входове. Работната честота (в MHz) е Дадена в таблицата:
fm— минимална стойност на /тэх, гарантирана за всички ИС от този тип, /т — типична стой-
ност на /max-
с Зп Кп S R 1 Сп+11
1 0 0 0 О Qn
1 1 0 с 0 ’ 1
( 0 1 0 0 ! 0
1 1 1 0 0 On I
1 X X 0 0 Qn
X X X 1 0 1
X X X 0 1 J J
^DD f m fr
5 1,5 3,0
10 4,5 9,0
15 6,5 13
Продължение на табл. 4.1
Фиг. 4.24
Тригер 402~ (National Semiconductor, Texas Instruments и др.). Използува също О-три-
гера от фиг. 4.15, но схемата за формиране на J и К входовете е изградена с три различии
ЛЕ—ИЛИ, И-НЕ и И. Действието й обаче е аналогично: при J=K=Q D=Q; при J=/(=l
Z?=Q; при J = l, /С = 0, £>=1 и при J=0, ft=l,D=0. В таблицата е показано бързодей-
ствието на тригера, произвеждан от National Semiconductor.
edd /т
5 2,5 5,0
10 6,2 12,5
15 7,6 15,5
Продолжение на табл. 4.1
Фиг. 4.25
Тригер 74С76 ^National Semiconductor, Harris и др.). Използува D-трнгера от фиг 4 18,
исГаа да се осигури пренасяиетэ на информацията в изходите Q и У по отрицателния фронт
иа тактовия импулс, ключовите елемеити се упразляват инверсно от входа С I при С“ I са
включени К2, КЗ и Кб, j а при С=»1—KJ> К 4 и К5- Осзен това вьв входа D пяма инвер-
тор, поради което местата на входовете р и Ct и на изходите ') и Q аа размеиени. Три*
герите 74С73 и Т4СЮ7 имат цЬщаИ структурна схема, ио при тях липсва вход Р, поради
което ЛЕ' и ЛЕ” са инвертори.
^DD <т
ю 2,5 70 4,0 11,0
Продолжение на табл. 4.'
Фиг. 4.26
Тригер 4027В (Solid State Scientific). Схемата е синтезирана по подобие на ТТ L УХ-три-
герите, без да се използуват ключови-елементи. ЛЕ 7 б,9цЮ образуват управляващия три-
гер, «ЛЕ 13 н М —управ.изаиия. При С=0сигнадът D = Х3 се подава на управляващия
тригер (на долното му рамо през инвертора 4 и ЛЕ 6) и го установява в съответното оъстоя-
ние. В същото време ЛЕ 11 и ЛЕ 12 оа блокирани и управляваният тригер е отделен от
управляващия. При С=1 ЛЕ 5 и ЛЕ б са блокирани, D —входът е изолиран, а ЛЕ 11 и
ЛЕ 12 предават състоянието на управляващия тригер към управлявания. ЛЕ 1, 2 и 3 фар-
мират J и К входовете по схемата от фиг. 4.24 с допъляителка ииверсия в ЛЕ 3,
С Jn Kn S R
♦ О О О О
*10 0 0
10 10 0
1110 0
♦ X X о о
X X X 1 о
edd f?
5 1,5 3,0
0 4,0 8,0
15 5,0 10,0
№
Продължение на табл. 4-1
Фиг. 4.27
Тригер 4027 (Philips — MBLE). Схем та е изградена по подобие на
TTL JK-тригерите без ключови схеми. ЛЕ 16 и 17 образуват управляващия
тригер, а ЛЕ 20 и 21 — управлявания. При С=0(А'3 = 1) ЛЕ 18 и 19 са бло-
кирани и управляваният тригер е изолиран от управляващия. В същия мо-
мент ЛЕ 14 и 15 са разрешена и сигналите на входовете 1 и К, преминавай-
ки през ЛЕ 2, 4, 7, 8 и 10-^15 определят състоянието на управляващия три-
гер: при /=Л=0 са блокираии ЛЕ 11 (Х4 = 1) и ЛЕ 12 (л2=1), така че на
ЛЕ 16 и 17 се подават логически сигнали съответно от Qi и Qt и състояние-
то на тригера не се променя ; при J= 1, К=0 А10=Х11=1 и през ЛЕ 14
управляващият тригер се установява в състояние 1 (Xle=Qj=0), независимо
от състоянието му до този момент (ЛЕ 12 и 13 са разрешени и вииаги на
един от входовете на ЛЕ 15— в зависнмост от състоянието на управлявания
тригер —ще постъпва 0, така че Х15=0; при 7=0, обратно, Х12 и
Х13 имат нива 1 и X17=Q1=0 ; при J=K = 1 са блокирани ЛЕ 10 и 13, по-
ради което управляващият тригер се_установява в противоположного състоя-
ние на управлявания (Qf=Q, Qj=Q). Когато С=1 (Х3=0) ЛЕ 14 и 15 се
блокират, а ЛЕ 18 и 19 получавэт разрешение, при което управляваният
тригер се установява в състоянието на управляващия. Тъй като фирмата из -
ползува технологията LOCMOS, тригерът има по-високо бързодействие.
edd
'fr
Продължение на табл. 4.1
Фиг. 4.27
5
10
15
3 I 6
7 15
111 22
С Jn Kn s R Qn+i
0 0 0 0 Qn
1 1 0 0 0 1
i 0 1 0 0 0
1 1 1 0 0 Qn
t X X 0 0 Qn
X X X 1 0 1
X X X 0 1 0
4.6. 7 -ТРИГЕРИ
Съгласно строгата класификация на тригерите [2] /'-тригерът
е тактов тригер с един информационен вход. Когато на този вход
е подадена логическа 1 (7'=1) всеки тактов импулс променя съ-
стоянието на изходите му (Q H;Qi), а когато 7'=0, тактовитеим-
пулей не^влияят на състоянието му. Назва-
нието на тригера идва от английската дума
toggle — преобръщам, превключвам (при Т— 1
тригерът се.преобръща от едно състояние в
друго при всеки тактов импулс).
_ В иитегралната схемотехника обаче назва-
нието^Т-тригер се използува за една моди-
фикация на^класическия Т-тригер, конто ня-
ма изведен информационен вход, но схемно
е осигурепо постоянно Т—1. Графнчното из-
образяване на дози тригер е показано на
фиг. 4.28. J Неговият тактов вход е означен
с Т, което отразява факта, че всеки тактов
импулс променя състоянието му. По-нататък
под /"-тригер £ще се разбира именно този
Фиг. 4.28. Означение
на 5-тригер с постояи.
ио Т-1
тип тригер. .
Г-тригерът не се произвежда отделно в CMOS интегрално из-
пълнение (както и при ТТЬИС), тъй като лесно може да се по-
лучи от RS-, D- или JK-тригер. Па фиг. 4.29 а е показано полу-
чаването на Г-тригер от D-тригер. За целта е достатъчно да се
евърже информационният вход D с изхода Q (D=Q). При това
логическото уравнение (4.6) добива вида
(4.9) Q„+1=Q
т. е. всеки входен импулс променя състоянието на тригера.
а б
Фиг. 4.29. Получаване на /’-тригер с постоянно /’=1
а) от £>-тригер ; б) от и УК-тригер
За получаване на Г-тригер от RS- или от /K-тригер е необ-
ходимо (фиг. 4.29 б) входът S (J) да се евърже с изхода Q, а
126
входы /? (/() — с изхода Q (или за //(-тригерите входовете J и
/( да се включат постоянно към логическо ниво 1). Гогава5 =/— Q,
/?=/(= Q, което, заместено в логическите уравнения за тези три-
гери (4.2) и (4.3)дава, също
Qn+i = Qn
4.7. ПРИЛОЖЕНИЯ НА ТРИГЕРИТЕ
Тригерите намират изключително широко приложение при сии'
тезирането на различии електронни устройства. Според изпълня*
ваните от тях функции биха могли условно да се определят след-
ните три основни групи:
1. Запомняне на логически сигнали. Това могат да бъдат еди-
нични сигнали, отговарящи на команди за управляване на устрой-
ствата и многоразредни числа (кодирана информация). За запом-
няне на команди се използуват както асинхронни /(S-тригери, та-
ка и такгови D- и //(-тригери — в зависимост от сигналите, на
конто трябва да се реагира. За запомняне на многоразредни числа
се използуват главно //-тригери. Произвеждат се и специализира-
ни интегрални схеми — регистра, съдържащи^няколко //-тригера
с подходяще общо евързване на тактовите и асинхронните вхо-
дове. Тези I4C се изграждат главно от два вида тригери — едно-
стъпални1 и двустъпални. В табл. 4.2 са дадени основните пара-
метри на регистрите с едностъпални тригери. Трябва да се от-
бележи особеното действие на тактовия импулс: при едното му
логическо ниво (посочено в таблицата като активно) информация-
та от //-входовете управлява непосредствено състоянието на три-
герите— Q=Z>; при другою му логическо ниво //-входовете се
изолират и те запазват състоянието, което са имали непосредст-
вено пред и изменението на тактовия импулс.
Някои интегрални схеми имат и допълпителни възможности.
Така например, в ИС 4042 тактовият импулс С преминава през
ЛЕ ИЗКЛЮЧВАЩО ИЛИ (фиг. 4.30) и в зависимост от сигнала
Zp е активно логическото ниво 0 или 1 на С. В интегралните
схеми 14098, 14099, 4723 и 4724 //-входовете на всички тригери
са евързани към общ вход през^ЛЕ, като информацията се за-
писва само в един от тях, в съответствие с едно дву- или три-
разредно двоично число, подавано като адрес на допълнителни
входове на интегралната схема. В ИС 14597 това двоично число
се задава от вграден тристъпален брояч с изведен на корпуса
броячен вход.
В табл. 4.2 са включени две ИС, съдържащи по четири RS-
тригера, конто нямат връзка помежду си. Информацията се за-
1 Англ. <еомин за този вид тригери е latch
1 Ч
Таблица 4.2
128
писва в тригерите от входовете /? и S. Тригерите в интегралиата
схема 4043 са изпълневи с ЛЕ ИЛИ-НЕ (вж. фиг. 4.4), а в ИС
4044—-с ЛЕ И-НЕ (вж. фиг. 4.5).
В табл. 4.3 са дадени парамет]
ни тригери1. Всички те са сьста-
вени о г D-тригери и информация-
та в тях се записва по положител-
ния фронт на тактовия импулс (ка-
то се спазват нриведените време-
на на предхождане (£п) и на за-
държане (/3 )• За първите три три-
герни регистъра (от серията 4000)
е посочепо най-високото бързодей
сгвие, което се осигурява в инте-
гралните схеми на фирмата Phi-
lips-MBLE благодарение на техно-
логи ята LOCMOS. За останалите
схеми е дадено бързодействието
па интегралните схеми на фирмата
National Semiconductor, която е
основен производител на серията
74 С.
2. Изграждане на броячи на
импулси, делители на честота,
преместващи регистри и др. Тези
приложения са разгледани в част
втора на книгата.
3. Формиране, генериране и
синхронизиране на импулси. Из-
ползуването на тригерите за фор-
миране и генериране на импулси
е разгледано в гл. 5, а в табл. 4.4
са дадени никои характерни при-
меря на тригерни схеми за синхро-
низиране на импулси.
зтена регистрите с двустьпал-
Фиг. 4.30. ИС 4042
ЧЪнятието „регистър* тук и в приложенията е използувано условно. В ни-
кои случаи тригерите, съставящи ИС, могат да се прилагат и независимо един
от друг.
9 CMOS — интегрални схеми, ч. I
129
Таблица 4.3
Регистры с двустъпални D-тригери
Параметър Тип ИС S а tu Б. Брон тригери в ИС Изведенн |1 нзходи фронт >вия 1 1 4 MHz MHz f", ns п f*. ns 3 ическо ни-! управляваш състояние Нулиране с логивеско ниво Б рой изводи | на корпуса 1
® й ei при 5 ЕСС- 10 V 15 при 5 ЕСС- V 10 15 при 5 10 V 15 при 5 Есс- 10
а и й 5 2 >.
н С * то 5 15 Й Ч во» 1ЦО ВИ
4076 D 4 Q 4 4 11 16 8 22 32 1 0 0 55 20 15 0 1 16
40174 D 6 Q 5 15 20 И 30 45 20 10 10 10 5 5 — 0 16
40175 D 4 Q. Q t 5 15 20 11 30 45 60 20 15 25 10 10 — 0 16
74С173 D 4 'Q t 3 7 — 4 12 - 40 15 — 0 0 —— 1 1 16
74С174 D 6 <? t 2 5 — 6,5 12 - 75 25 — 0 0 — — 0 16
74С175 D 4 Q, Q Q 4 2 5 —— 3,5 10 — 45 16 — 0 0 — — 0 16
74С374 (40374) 1 D 8 т 3,5 5 7 10 - 140 70 0 0 1 20
* За ИС от серията 4000 данните са за регистрите, произвеждани от фирмата Philips — MJ3LE, а за ИС от серията
74С — от фирмата National Semiconductor.
Таблица 4.4
Синхронизиране на импулси с тригери
Схема
Времедиаграма
Действие на схемата
Синхронизиране на еън-
шни импулси с такто-
вите импулси. Външни-
ят импулс (И) се подава
на ZO-входа, превключва-
нето па тригера става при
постъпване на тактовия
импулс (S). В резултат
фронтовете на изходния
импулс съвпадат с пре-
включващия фронт на так-
товите импулси (в случая
положителния).
Синхронизиране на вън-
шна команда с такто-
вите импулси. При та-
зи схема в резултат на
външпа команда (сигнала
.4) се изработва импулс,
съвпадащ с един период
на тактсвите импулси : по-
ложителният фронт на сиг-
нала А установява в съ-
стояние 1 тригера Тр1
— Q1=f)2=l, след което
първият постьпил тактов
импулс установява в съ-
стояние 1 Тр 2-, от него-
вия изход Q.j Тр 1 се връ.
ща асинхронно в 0 и Т>2=
: = Qi=0, така че следва-
Продължеине на табл. 4.4
Схема
Времеднаграма
Действие на схемата
щият тактов импулс връ.
I ща в 0 и Тр 2.
Фиг. 4.33л
Фиг. 4.336
Дчпгекширане на on
ределена последов ащел-
ност от импулси. Изхо-
ден сигнал се итработва
само ако първо е постъ-
пил сигиа। иа вход А * 1
(конто установява Тр 1 '
а 1), след това на вход
В (Qb~ 1) 11 т. н. до вход
Л4. Ако един от сигнали-
те не постъпп, 'ъответ-
ният тригер ияма да се
превключи в състояние 1
и всички следваши ще
останат също в 0. т. е. I
няма да се получи изхв-i
! ден сигнал. Преди всяко
I ново детектиране тригери-1
I те трябва да се нулират.
Продолжение иа табл, 4.4
Фиг. 4 34а
Времеднаграма
’ЖШ
Фиг. 4.346
Действие иа схемата
Получаване на две се-
рии импулси, дефазирани
на 1803. Използуват се
двата изхода на един Т-
тригер (образуван от D-
тригер). Честотата на те-1
зи импулси е два пъти
по-ниска от тактовата.
w
W
cJJLO_fUL
Фиг. 4.356
Получаване на две се-
рин импулси, дефазира*
ни на 90°, Ако и двата
тригера са в състояние 0,
първият тактов импулс
установява в 1 само Тр
1, тъй като D1=^Q2=l-
Вторият установява в 1 и
Тр 2 (понеже вече Z)s=
=^!=1). Третият връща
вО Тр 1 (Р1==<22=0-), а
четвъртият връща" в 0 и
Тр 2 (£>2=Q1 = 0). След
това цикълът се повтаря.
ГЛ АВА ПЕТА
ФОРМИРАНЕ И ГЕНЕРИРАНЕ НА ИМПУЛСИ
5.1. ОБЩИ СВЕДЕНИЯ
Формнрането на импулсите се извьршва по следните пара-
метри :
1. По продължителност: скъсява се или се удължава шири-
ната на изходния импулс спрямо някой от фронтовете на вход-
ния. Най-често по продължителност се формират импулси, чиято
амплитуда съответствува на приетите логически нива-
2. По амплитуда: получават се изходни импулси с ампли-
туда, отговаряща на приетите логически нива, от входни импул-
си или сигнали с производна форма и с амплитуда, по-голяма от
определена прагова стойност.
3. По фронтове: намалява се продължителностга на фронто-
вете на входния импулс до допустимите за CMOS ИС гранична
с гойности.
Формнрането на импулсите по продължителност се извьршва
с два вида схеми.
— схеми без обратна връзка;
— схеми с положителна обратна връзка (регенеративни) — ча-
кащи мултивибратори (наричани често моновибратори).
За формнрането на импулсите по амплитуда и фронтове най-
често се използуват схеми с положителна обратна връзка — три-
гери на Шмит. При тях ширината на изходния импулс е прибли-
зигелно равна на тази на входния, измерена на правового ниво.
Продължителността на фронтовете се определи по времената на прев
ключване на формиращата схема и не зависи от фронтовете на
входния с игнал (вж. раздел 5.4).
Разработени са и никои специфични формирователи за гене-
рирапе на единични импулси при включване или изключване на
контакта, за формиране на сигнал за начално установяване на
схеми и устройства (например съдържащи тригери) при включ-
ване на захранващото напрежение и др.
Генерирането на импулсите се осъществява само от схеми с
положителна обратна връзка — мултивибратори. За получаване
на по-висока стабилност на честотата на генераторите често в тях
се използуват кварцови резопатори.
Времеинтервалите при формнрането и генерирането на импул-
си обикновено се определят от процеса на зареждане или разреждане
134
на кондензатор през резистор. По тази причина входните напреже-
ния на ЛЕ се изменят експоненциално и при достигане на праго-
вото напрежение Un елеменгът се превключва. Това напрежение е
определящо за продължителността на генерираните импулсн.
В идеалния случай Un =0,5 Edd, но в реалните ЛЕ то варира
около тази стойност (от 0,33 до 0,67 Edd — вж. раза. 1.3.3). За-
това за различните схеми са дадени точните аналитични изрази,
ио конто могат да се определят времеинтервалите, а също така и
приблизителните им стойности, получени за Un =0,5 Edd-
Тези изрази са валидни, когато времеинтервалите са значи-
гелно по-големи от времената на превключване на ЛЕ и стойно-
стите на използуваните дискретни кондензатори и резистори са
достатъчно по-високи от собствените капацитети и изходните
съпротивления на ЛЕ.
В описанитг в тази глава схеми са използувани (където това
е възможпо) най простите ЛЕ —инверториге. При практическите
реализации обаче те винаги могат да бъдат заменени с ЛЕ И-НЕ
или ИЛИ-НЕ, чиито входове не са дадени накъсо, или се изпол-
зуват за допълнително управление на работата на устройствата.
5.2. ФОРМИРОВАТЕЛИ БЕЗ ОБРАТНА ВРЪЗКА
~Най разпросгра ените схеми на формирователи бгз обратна
връзка са показани в табл. 5.1. Най-широко приложение имат
формирователиге с диференцпраща RC верига (фиг. 5.1 и 5.2),
при конто за разлика от аналогичните формирователи с TTL ИС
[2] няма ограничение за увеличаване на стойностите на резистора
R и следователно за продължителността на формирания импулс
/и . Амплитудата на получаваните отскоци на напрежението не
превишава Edd, поради което те не създават опасност от повре-
да на CMOS ЛЕ. Най-често тези отскоци се ограничават от защит-
имте диоди вьв входната верига (вж. раздел 1.3.6).
Съществен недостатък на тези формирователи е силната за-
висимост на продължителността на формирания импулс от стой-
ността на праговото напрежение. Например изменението на Ua в
границите от 0,33 Edd до 0,67 Edd (колкото е производственият
толеранс на този параметър за различните ИС от даден тип) пре-
дизвиква изменение на /н около 3 пьти. Това се избягва при
формирователите от фиг. 53 и 5-4, при конто продължителността
на формирания импулс се определи от сумарното времетраене на
дваекспоненциални провеса. При изменение на Unединият време-
интервал нараства, но другият намалява и в резултат на това об-
щото време А, семени по-слабо. Например за схемата от фиг. 5.3
изменението на tn припромянана Un от 0,33 до 0,67 EDd е около
9%. По високата стабилност на tu при замяна на ИС се пости-
135
Т«бд ица SJ
Формирователи без обратна връзка
Схема Времедиаграма ДеЛствие иа схемата
Скъсяване на имиулса по гюложител-
ния фронт. С и R образуват диферен-
цираща верига и иа входа на ЛЕ се по-
дава краткотраен импулс със стръмен
предел фронт и експоненциално спа-
дащ заден фронт. В резултат иа изхода
се получава отрицателен импулс с про-
। дължителност
I (5.1) #и =/?С « 0,7 RC.
(Никои авторн [21] прзпоръчват ем-
пиричната формула £и =0,8 ЯС, конто
според тях дава по-близки до реатните
стойности резултати) При лнпса на защи.
тен диод към маса във входнатаверига се
включва диодът Д за намаляване на вре-
мето на възстановяване след отрицатет-
иия фронт на входния импулс.
Наличието на такъв диод (дискретен
или в ЛЕ) увеличава капацнтивния то-
вар на източника на входен импулс при
отрицателния фронт и намалява неговата
стръмност. Затова, ако пмпулсът се по-
дава и към други схеми, трябва да се
включи ограничаващият резистор
« 3,3 к а.е' В такъв случай за съкраща-
ване па 5времето па възстановяване
трябва да се използува шшималният
възможеп капацитет (С—50-rlOO’pl'), а
стойността на £ да се определи от зада-[
деното t .*
Продолжение на табл. 5.1
Времрд иа трама
Фиг. 5.36
Действие на схемата
Скъсяяане на импулси по отрицател-
пая фронт. Схемата действуй аналогич-
но на горната, ио тъй като резисторът е
евързан към E[)D. иревключването иа
ЛЕ става по отрицателния фронт на
входния импулс. Продължителността на]
изходния импулс е
1-DD
(5.2) RC
(/„ „ 0,8 /?С)
Скъсяване на импулса по отрицател-
кия фронт. Диферепциращата верига
заедио с ЛЕ 1 действувч по разгле-
дания вече начин и в изхода на ЛЕ /
(XJ се получава краткотраен положи-
телен импулс. При предния му фронт
кондепзаторът С2 се зарежда много
бърэо (през отпущения диод Д2) poEDD
и ЛЕ 2 се превключва((?=0). След пре-
кратяваие иа този импулс С2 се разрежда
през R3 я при достпгане па праго-
вото напрежение ЛЕ 2 се връша в
началнотв си състояние и изходният
импулс се прекратява (Q=l). Неговата
Продължеине на табл. 5.1
Сх ема
Времеднаграма
Действие на схемата
продължителност е
(5.3) tu In£~- г +
CZ)Z) ип
г
+Т?2Са In
ип
При /?i=/?2=fl И С^С^—С
(5.3а) t„ = RC In TTT^-SJF-^ \ARC.
un {''DD un )
Скъсяване на импулса no отрица-
телния фронт. За разлика от схемата
на фиг. 5.3 а тук Рл е евързаи с изхода
। на ЛЕ 2, а между ЛЕ ] и 2 е включена
диференциращата верига /?2С2. При
промяна на А от 1 в О ЛЕ / се пр в-
ключва (-¥1=1) и изходният му сигнал
през С, превключва ЛЕ 2 (.¥2=0). Така
през Я1 и вторият електрод на С2
получава О (Я=0) и зарядът на не
се променя. В същото време С2 се за
режда през 7?s, напрежението на вхо-
да на ЛЕ 2 спада и при uA = Un ЛЕ 2
се връща в начзлното състояние (Х,=
= 1). Сега 7?j получава потенциал
и Ci започва да се зарежда. При н41 =
= (/п ЛЕ 1 се връща в начално сьстоя-
иие и изходният импулс се прекратява.
Неговата продължителност се определи
съшо от израза (5.3).
Продолжение на табл. 5.1
Времеднаграма Действие на схемата
При тази схема не е нужно да ее* 1
включва дискретен диод както /Ф на
фиг. 5.3<1.
Скъсяване на импулса по положител-
ния фронт. На единия вход на ЛЕ 2п
се подава непосредствено входният им-
пулс, а на другня — сигналът, преминал
през 2п — 1 ЛЕ, чийто отрицателен1
фронт е закъснял по отношение на поло-
жителния фронт на входния импулс.
Зз времето на закъснението и на двата
входа на ЛЕ 2п има логическа 1, поради
I което
(5.4) („=(2п-1)/пр.
Ако за ЛЕ 2п се използува ЛЕ ИЛИ
НЕ, скъсяването може да стане по от-
рицателпия фронт, тъй като той реали-
I зира функцията И-НЕ за логически
ьив.1 0.'
Фиг. 5.56
140
га ва сметка на удвояване на количеството използувани логичес-
ки и дискретни елементи.
Друг характерен недостатък на всички формирователи, изпол-
зуващи диференциращи или интегрчращи RC вериги, е, че зад-
ният фронт на формирания импулс се получава при превключва-
не на ЛЕ от експоненциално изменящо се напрежение. За да се
осигури достатъчно малка продължителност на този фронт, се
препоръчва да се използуват ЛЕ от серията В (с голям собствен
коефициенг на усилване) или тригер на Шмит. Когато формира-
ният импулс е с голяма продължителност, при превключването
може да се появи самовъзбуждане. В такъв случай след форми-
рователя трябва да се включат схеми, иечувствителни към възник-
налиге трг пения— например RS-тригер.
Формирователите, конто ишолзуват закьснението при пре-
включване иа CMOS ЛЕ за задаване на широчината на изходния
импулс (фиг. 5.5), имат предимството, че не съдържат дискретни
компонента и фронтовете на формирания импулс отговаряг на
изискваиията на CMOS ИС. При тях обаче е необходим голям
брой ЛЕ и с тях се постига обикновено по-малка продължител-
ност на формпраните импулси. Освен това ширината на фэрми-
рания импулс зависи чувствително от захранващото напрежение,
тъй като времената на превключваче се влияят от него.
Важна особеност на формирователите без обратна връзка е,
че В.ХОДНИЯТ импулс трябва да бъде с по-голяма продължител-
ност от формирания изходен импулс. Ако в процеса на формира-
нето на изходния импулс входният се прекрати, изходният също
се прекратява.
5.3. ФОРМИРОВАТЕЛИ С ОБРАТНА ВРЪЗКА — ЧАКАЩИ
МУЛТИВИБРАТОРИ
5.3.1. Чакащи мултивибратори с логически елементи
При синтезирането на чакащи мултивибратори с ЛЕ най-често
се използува комбинация от синхронен RS тригер и времезада-
ваща верига ВЗВ (фиг. 5.7). Входният импулс превключва RS-
тригера и прекратяването му не се отразява на работата на схе-
мата. Изходният сигнал на тригера (от Q или Q) задействува
времезадаващата верига, конто след време, определено от време-
константата й, подава сигнал на другия вход на RS-тригера и
го връща в изходното състояние. За времезадаващи вериги се
използуват схемите на формирователи без обратна връзка (вж.
табл. 5.1). Наличието на RS-тригера създава предимството, че евен-
туалните паразитни трептения, възяикващи при задния фронт на
изходния импулс на времезадаващата верига, не се отразяват на
141
работата на чакащия мултивибратор—DS-тригерът се превключ-
ва от първия импулс и с станалите не му въздействуват.
В табл. 5.2 са дадени някой разпросгранени схеми на чакащи
мултивибратори с ЛЕ. Чакащите мултивибратори от фиг. 5.8 и
и 5.9 имат проста схема, но по-ниска ста-
Фиг. 5.7. Синтезиране иа
чакащ мултивибратор с
₽5'-1 ригер и времезадава-
ща трупа
билност на продължителността на фор-
мирания импулс. Стабилността на време-
траенето на импулса е подобрена в схеми-
те от фиг. 5.Ю и 5.11. За нормалната
работа на тези чакащи мултивибратори
е необходимо входният импулс да бъде
по-кратък от генерирания. В противен слу-
чай при връщане на схемата в началното
състояние и на двата изхода се получава
логическа 1 (Q=Q=1), докато входни-
ят импулс не се прекрати. Затова обик-
новено във входа се включва подходяща
верига за скъсяване на импулса (напри-
мер диференцираща верига). Чакащият
мултивибратор от фиг. 5.12 се характери-
зира с писка консумация, но се реализи-
ра с по-специална ИС.
На фиг. 5.13 и 5’14 са показани чакащи мултивибратори, ит-
ползуващи RC времезадаваща верига в комбинация с D-тригер в
интегрално изпълнение.
Характерно за чакащите мултивибратори с CMOS ЛЕ е, че
поради високите входни съпротивления на CMOS ИС времезадава-
щите резистори могат да се менят в широки граници и да достигат
големи стойности (до 10 — 20 МЙ), без да се нарушава нормал-
ната работа на схемите. Поради това при тях за разлика от
Т TL ЛЕ могат да се генерират импулси с широк обхват на про-
дължителността. Тяхна особеност е и сравнително високата им
температурка стабилност, тъй като (вж. раздел 1.3.3) предава-
телните характеристики на CMOS ЛЕ зависят слабо от измене-
ние™ на температурата
5.3.2. Чакащи мултивибратори в интегрално изпълнение
Произвежданите чакащи мултивибратори в интегрално изпъл-
нение имат някой общи специфична особености:
— външно включване на дискретни времезадаващи елементи—
резистор и кондензатор, определящи продължителността на гене-
рирания импулс;
— наличие на два входа •—за задействуване по положителния
или по отрицателния фронт на входния сигнал;
142
Таблица 5, 2
Чакащи мултивибратори с логически елементи
143
Прбдължепие на табл, 5.2
Схема
Врамедпаграма
Действие на схемата
Фиг. 5.10а
Фиг. 5.106
Използувана е схемата от Фиг. 5.3а, кат0
двете оре.иезадаващи RC вериги'са включени в» в
ееригите .за обратна връзхи на тригера. В на-
чалио състояние Л =0, 0=1, Х>=0. При поло-
жителен фронт на входния импулс (Л —1) ЛЕ/
|се превключва (Q=0) и през С\ превключва ЛЕ 2
(Ха=1). Това ниво през диода Д се предана на
долния вход на ЛЕ 1 тригерът преминава в ква-
зиустойчиво състояние: С, се зарежда проз /?, и
изходното съпротивление иа ЛЕ / и при иА ~ип
ЛЕ 2 се връща в началното си състояниерС^О^диодът
Д се запушва и С2 започва да се разрежда през R.:,
inpn uA!=Un се превключва и ЛЕ /, с което три-
;герът се връща наняло в началното сн състояние.
Продължителността на пмпулса се определи от ич-
раза (5.3).
Предимство на схемата е по-високата стаГ'илпост
на ширината на геперирания импулс. Недостатък—
|Че второго превключване па ЛЕ / става б.з уча-
стпето на положнтелната обратна връзка и затова
задннят фронт на изходния импулс е с намалена
1стръмност. Освен това импулсът в изхода на Л17 2
има друга продължителност и Х2 не може да слу-
жи за изход Q на чакащия юултиннбратор.
’И и
£0 -ЗМОЗ-ингеграляи схеми, ч. I I
Продьлжеиие на табл. 5.2
Времедиаграма
Действие аа схемата
Подобрей вариант на чакащия мултивибратор-
от фиг. 5.10а. Използувана е отделил врем зада-
ваща верига (ЛЕ 3 и 4), изпълнеиа ио схемата
ог фиг. 5.3л. По този начин на изходите Q и Q се
нолучават импулси със стръмии фронтове и ед-
наква продължителност, която се определи от из-
раза (5.3).
Продължеппе па та'л. 5 2
Действие на схемата
Чакаш, Jiry.imu,,u6pamop с писка ьонсумация
"рапзпеторите Г, и Т2 се управ шват независимо.
3 начато състояние Л = 1, 7\ е запушен, Q = l
< Т2 е от.чуш и. При А =0 Т\ се отпушва п пора-
HI потожителпа обратна връзка през инвертора се
азвпва лавинообразен пронес, завършваш с пре-
испсччане па ЛЕ (Q = (1) и запушвапе на Т2. С2
;с зарежда до EDD през 7\. Cj ’започва да се за.
режда през R2 и при uAl-Un , 7\ се запушва, без
та променя състоянието на схемата. Сега С2 започ-
sa да се разрежда през /?, и при ЛЕ се
|ревключва Тева отпушва и се развива обратен
тавпнообразеп пронес, след който схемата се връ-
ща в начално състояние (0=1, Т2 отпушен). Про-
дължителността на импулса се определи от израза
(5 3). Входният импулс не трябва да се прекратив«
вреди запушването на Т\.
Поради малкия брой елементи и високата ско-
рост на превключване консумацията на схемата е
силно намалена. Тя е най-малка, когато С„ е ми-
нимален, затовд може да не се поставя дискретен
кондензатор, като С2 се определи само от собстве-
нна каиацитет на схемата в тази точка. Това обаче
намалява стабилността иа шпрнната на импулса, ко-
ято е най-добра [14] при R3C2=3R1C).
Продътжение на табл. 5.2
Времеднаграма
Действие на схемата
Този чакаш мултивибратор може да се реалнзн-
ра с ИС 4037, съдържаща един инвертор и Две
двойки Р и N каналии транзистори.
Фиг. 5,13 б
Чакащ мултивибратор cD-тригер (папр. 4013).
Изходното състояние на тригера е Q = 0, Q=l.
При положителен фронт на тактовия импулс той се
превключва в 1 (входът D е евързан с ED[^. Кси-
лензаторът Со започва да се зарежда и при и( =
= U„ входът R се задействува и връща тригера'
в състояние 0. Продължителността на импулса се
определи от израза (5.2).
Времето на възстановявапе се определя от врс-
мето на разрежлаие па коиденз.торз С(|. Ако ча-
кащият мултивибр crop се задействува повторно,
преди Со да се е разредил до 0, гспернраиият им-
пулс е по-кратък. За ускоряванс па разреждансю
се включга диодът Д. |
Чакащият мултивибратор трябва да се пуска с
кратки отрицателни имвулси, тьй като отрпцател-|
ният фронт установява в 1 управляващия тригер в
О-тригера, а положителиият — управлявания, при
което започва изходният импулс — Q = l, фиг.
5.13 6; ако отрицателният фронт бъде подадеп
преди завършване на изходния импулс (както би
ставало при кратки положнтелнп пускови импул-
си), той само бп потвърдил състоянието 1, в кое-
то все още е устаиовен управлявашият тригер ; нз-
ходният импулс обаче се прекратявя чрез нулнра-
не и на двата съетавни тригера в D-трнгера!
Про ль чтение на табл. 5.2
Действие на схемата
(управляващия и управлявания), поради което при
следващия положителен фронт па пусковия им-
пулс управляваният тригер ще остане в 0 и ЧМ
пяма да се задействува, т. е. той те пропуска
всеки втори импулс.___________
Вариант на схемата от фиг. 5.13 а, при кой~
то диодът Д е свързан към входа Д, В този слу’
чай при подаване на входен импулс преди да е
завършил изходният, продължителността на по-
следний се удължава с интервала между входните
импулси. Действително при прекратягапе па вход-
пия импулс (4 = 0) зареждашият се С се разреж-
да до 0 през диода Д, без състоянието па трие-
ра (Q=l) да се промеия. Зареждапето започва от-
цово при следващия положителен фронт па входния
импулс и ис ще достигне (Уп и ще върне триге-1
ра в 0 само ако през това време Д = 1,
и
X
ш
м
S
к
а>
В
а
ы
ь
S
л
s
л>
S
Пэнстоящем се произвеждат няколко типа чакащи мултивиб-
ратори с различии функционални схеми.
Чакащ мултивибратор 4528. Това е един от първите чака-
щи мултивибратори в CMOS интегрално изпълнение. Използува-
ните в него елементи работят само в ключов режим (фиг. 5-15а).
От таблицата на истинност (фиг. 5.156) се вижда, че чакащият
мултивибратор се задействува от положителния фронт на импулса
на входа А (три B—V) или от отрицателния фронт на импулса
на еход В (при Л=0) при условие, че логическото ниво на вхо-
да за нулиране е високо (С/=1>.
В устойчивото равновесно състояние1 (71=0 и 6 — 1) логиче-
ските нива в изводите на ЛЕ са показани на фигурата без скоби.
В този случай транзисторите 7\ и Т2 са запушени, кондензато-
рът С е зареден до напрежението на захранващия източник («с =
=Um=Edd) и Q=0, a Q=1I
При постъпване на импулс на входа А (/,, фиг. 5.15в)или на
вход В, ЛЕ в схемата се превключват в следната последовател-
ност: най-напред ЛЕ 2, ЛЕ 3 и ЛЕ 10, после ЛЕ 4 (който и на
двата си входа има I) и ЛЕ 5. Логическата 1 от изхода на ЛЕ5
отпушва транзистора Tv през който започва да се разрежда кон-
дензаторът С и напреженпето «м се понижава. Нивата в изходи-
те Q и Q обаче остават непроменени, т. е. на изхода не се поя-
вява импулс, докато напрежениего tin не достигне праговото на-
прежение U'n на ЛЕ 11 (t.,, фиг. 5.15в). Едва тогава последовател-
но се превключват ЛЕ 11, 12, 13 и 14 и Q = 1 Q = 0. Нор-
малната работа на чакащия мултивибратор е вьзможна само ако
праговото напрежение U' е по-високо от праговото напрежениена
ЛЕ 6, което се осигуряза по технологичен път.Именно затова конден-
заторът С продължава да се разрежда през Т}, докато се достигне
им—СХ (/., фиг. 5.15в). Тогава логическите нива на двата входа
на ЛЕ 6 стават 0, Хв=0, 7?S-тригерът, образуван от ЛЕ 7 и ЛЕЯ,
се превключва (^=1), което повторно превключва ЛЕ 5. На из-
хода му отново се получава логи ческа 0, конто запушва транзи-
стора Тх. Също от изхода на ЛЕ 7 през инвертора ЛЕ 9 се връ-
ща началното състояние на ЛЕ 4 (Х± — 1) и за известно време,
докато продължава входният импулс и на двата изхода на .RS-
тригера, образуван от ЛЕ 3 и ЛЕ 4, се получава ниво 1. Това
обаче не пречи на работата на чакащия мултивибратор, тъй като
ЛЕ 5 има вече на десния си вход сигнал I.
В момента на запушването на 7\ С започва да се зарежда и
напрежението в т. Л1 иЛ1 — да расте. Почти веднага им става по-
голямо от (/", но това не измени изходното ниво на ЛЕ 6, тъй
1 Чакащият мултивибратор преминава в това състояние след нулиране или
след израэотването на всеки изходен ампуле.
150
като на вторил му вход вече има логически I от изхода на ЛЕ 4.
Зарежданего на С продължава и при достищнсна иЛ1=6г^
‘(4,, фиг. 5.15в). ЛЕ 11^-14 се превключват отново и изходният
импулс се прекратява (Q—О, Q=l). Кондензаторът С продължа-
Фиг. 5.16. Номограма за определяне на продължителността иа
геиерирання импулс (/к ) от ИС 4528
«за да се зарежда. но това не пречи на следващото пускане на
чакащия мултивибратор от нов входен импулс. Необходимо е
обаче най-напред първият входен импулс да се прекрати, при кое-
то R S-тригерът, образуван от ЛЕ 7 и 8, се връща в изходното
си състояние от изходния сигнал на ЛЕ 10 (А,10=0). При това,
тъй като входът на ЛЕ 3 е свързан директно с изхода на ЛЕ 2,
а входът на ЛЕ 4 — през ЛЕ 10, 8, 7 и 9, RS тригерът, образу-
ван от ЛЕ 3 и ЛЕ 4 (който имаше ниво 1 и на двата си изхода),
преминава първоначалното си състояние <Х3=0, Х4=1). Тези
процеси не влияят на зареждането на кондензатора С, поради
което входният импулс може да се прекрати по всяко време —
прели или след завършването на изходния импулс.
При посгъпването на нов входен импулс процесите се повта-
рят. Ако С не е успял да се зареди до Edd, закъсвението на
предния фронт на изходния импулс спрямо входния ще бъде по-
малко. Това обаче не се отразява на продължителността на ге-
нерирания импулс. Тази продължителност се определи от сумата
на времето на разреждане на кондензатора С от напрежение
67" през транзистора Т, и на времето на зареждане на същия
кондензатор от 67" до U'n през външния резистор R. Поради това
точен аналитичен израз за ояределянето на ширината на изходния
импулс е трудно да се даде и отделните производители предла-
151
гат за тази цел номограми (фиг. 5-16). ПриС>0,01 pF може д«
се използува приблизителната формула
(5.6) <=«0,2 RC In Edd
или за EDD=5\T t^O^RC, за EDD=10 V tK =0,46 RC и за EDD =
= 15 V t„ =0,54/?C.
Стойностт.а на резистора R трябва да се избира в границите
5 kQ^R^l MQ, а за стойността иа кондензатора няма ограниче-
ния. Независимо от това трябва да се има предвид. че при
много големи капацитети се натрупва голямо количество енергия.
При изключване на захранващото напрежение кондензаторът С
(който в устойчиво състояние е зареден до Edd), може да започ-
не да се разрежда през стандартните зтщитни диоди във входо-
вете 2 и 14 на интегралната схема. Токът през тях обаче не
бива да надхвърля 10 тйА, поради което времето за понижаване
на EDd до 0 не трябва да бъде по-кратко от EDDC!\0 mA. На-
пример при £Ьо=10 V и 0=10 pF това минимално време е
10 ms. Обикновено това изискване не създава трудности, тъй
като поради големите филтрови кондензатори захранващото напре-
жение не спада толкова бързо. Ако обаче дС съществува такава
опасност, е необходимо между кондензатора и извода 2 (или 14)
да се включи резистор, ограничаващ разрядния ток. В такъв слу-
чай ширината на генерирания импулс се променя слабо.
Ако по време на квазиустойчивото състояние на чакащия мул-
тивибратор (когато иы постъпи втори входен импулс
фиг. 5.15 в), транзисторът 7) се отпушва и се повтаря един лъ-
лен цикъл на работа на схемата — С се разрежда пак до U", след
което се зарежда до 17л и едва тогава изходите Q и Q се пре-
включват, т. е. продължителността на генерирания импулс се уве-
личава. Нарастването на t„ в общая случай завися от напреже-
нието, до което е бил зареден кондензаторът в момента на по-
стъпването на втория импулс. Когато обаче външният резистор
има висока стойност, времето на разреждане на кондензатора С е
мюго по-малко от това на зареждането, поради което може да
се пренебрегне и ширината на удължения импулс е
(5.7) +Г,
където /' е интервалът между двата входни импулса.
Разширяването на импулса при повторно подаване на входен
импулс може да се забрани, като входът В се евърже с изхода
Q (при пускане по вход А) или като входът А се евърже с из-
хода Q (при пускане по вход В). В такъв случай след започване
на изходния импулс (Q = l, 0=0) и на двата входа А и В се
установяват логически нива, отговаряци на наличие на входен сиг-
нал, и ЛЕ 2 получава ниво 1 и на двата си входа. По тази при-
чина прекратяването на входния импулс и постъпването на нов
152
(на който и да е от входовете А или В) не измени нивото на из—
хода на ЛЕ 2 и не оказва влияние на работата на чакащия мул—
тивибратор. Едва след завършване на генерирания импулс приг
Q=0 и Q==l съответният вход получава необходимого ниво и
въздействието на входните импулси се разрешава.
Нулирането на чакащия мултивибратор става (фиг. 5.15 б),
като на вход Ci се подаде логическа 0. В този случай А'гб=0,.
транзисторът Т2 се отпушва и кондензаторът С се зарежда до-
EDd независимо от състоянието на чакащия мултивибратор. Ни-
вото в т. М. става 1 и схемата се установява в началното със-
тояние, при което Q=0 и <2=1. Същевременно .¥16=0 постъпва
на входа на ЛЕ 7 и на изхода му се получава логическа 1, коя-
то, инвертирана от ЛЕ 5, поддържа транзистора 7\ запушен по>
време на нулиращия импулс независимо от евентуалното постъп—
ване на входен импулс. След прекратяването иа нулиращия им-
пулс с/=1 А'1в=1 и транзисторът Г2 се запушва, а ЛЕ 7 се връ-
ща в първоначалното си състояние. Нулиращият импулс не тряб-
ва да се прекратява преди кондензаторът С да се е заредил дос-
татъчно, така че • В противен случай при прекратяването
му на изходите на чакащия мултивибратор ще се получат пива.
<2=1 и Q=o.
Закъснението между предните фронтове на входния и изход-
ния импулс (Д<=/2—tv фиг. 5.15 в) се дължи на разреждането
на С през отпущения транзистор 7\. Неговата продължителност,
равна на времето на превключване на схемата, се определи от
капацитета на кондензатора С и от захранващото напрежение
(табл. 5.3), от което зависи съпротивленнето на канала на 7\.
Както се вижда, при голе ми стойности на С това закъснение:
става много голямо (дори до милисекунди), което е съществеш
недостатък на този тип чакащи мултивибратори. За намаляването.
му следва по възможност да се използуват максимални стойно-
сти на R и минимални — на С. Трябва да се има предвид, че по-
ради много високите входни съпротивления на CMOS ИС няма
Т а б л и ц а 5.3
с. pF V Л t, ns
15 5 325
10 120
15 90
Ю3 5 705
10 290
15 210
101 5 4305
10 1838
с, pF £DDt V A t9 ns
15 1290
5 40,3 . 103
10 17,3. 103
ю» 15 12,1 . 103
5 400 . 103
10 172 . 103
106 15 120 . IO3
153
ограничение за увеличьването на Р до десетки мегаома. Мини-
малната му стойност се ограничава на 1 kQ.
Друг недостатък на схемата е, че при превключванията, конто
предизвикват измененията на изходните нива, липсва положителна
с)
Фис. 5.11. Чакащ мултивибратор 4528
а) схема
обратна връзка и за да се осигурят достатъчно стръмни фронто-
ве на изходния импулс, се използуват последователно свързани
инвертори.
Известно неудобство представлява и фактът, че изводите на
корпуса, към конто се включва единият край на кондензатора С
(1 и 15), не са свързани вътрешно с извода за нула (8) и тряб-
ва да бъдат свързани специално към маса.
Тъй като един корпус съдържа два чакащи мултивибратора,
ако единият не се използува, входовете му А, В и С1 трябва да
получат нивата, отговарящи на устойчивого равновесно състояние
(еж. фиг. 5-15), а общата точка на R и С (2, 14) трябва да се
свърже със захрааващото напрежение през външен резистор.
Голяма част от посочените недостатъци са избягнати при ча-
кащия мултивибратор 4528 на фирмата Philips — MBLE (фиг.
5.17 а). По време на устойчивого равновесие кондензаторът С от
времезадаващата верига е зареден до напрежението на захранва-
154
щия източник Edd, тъй като транзисторът Т е запушен. Логиче-
ските нива в изходите на логическите елементи от схемата в това
състояние са показани на фиг. 5.17 а без скоби. След постъпва-
нето на пусков импулс (например положителен 'импулс на вход
C(ps)
5)
Фиг. 5.17
б) номограма за определяне на продължителността на генери-
рання импулс
А — вж. фиг. 5 15 б) AJS-тригерът Тр! с меня състоянието си.
След това логического ниво 0 от изхода на ЛЕ 6 превключва ед-
новременно тригерите Тр2, ТрЗ и Тр4. Тригерът Ti променя
логическите нива в изходите Q и Q, при което изходният импулс
започва с минимално закъснение спрямо входния. В същото вре-
ме поради превключването на Тр2 Х9=0 и в изхода на ЛЕ 6
отново се установява логическо ниво 1. То обаче не превключва
Тр1 докато продължава входният импулс (Д = 1). След прекрагя-
ването на пусковия импулс (Д —0) Тpl и Тр2 се връщат в из-
ходиите си състояния, без това да се отрази на квазиустойчиво-
то състояние на чакащия мултивибратор. (Логическите нива за
началото на това състояние са показани на фигурата с обиннове-
ни скоби.)
Пронесите на разреждане и зареждане на времезадаващия кон-
дензатор С след задействуването се управляват от тригера ТрЗ.
Сигналът 0 от изхода на ЛЕ 11 през ЛЕ 2 отпушва транзистора
Т и кондензаторът С започва бързо да се разрежда през него.
Праговото напрежение на ЛЕ 3 по технологичен път е направено
близко до EDd, така че ЛЕ 3 се превключва почти в началото на
квазиустойчивото състояние. но това не се отразява на състоя-
нието на ТрЗ и Тр4. Праговото напрежение на ЛЕ 4 е значител-
но по-ниско, но намаляващото напрежение на кондензатора С го
достига сравнително бързо (кондензаторът се разрежда през нис-
кото съпротивление на отпущения транзистор Т\. Когато това
стане, ЛЕ 4 се превключва, през ЛЕ 8 се преобръща ТрЗ и през
ЛЕ 2 се запушва транзисторът Т. Логическите нива след тези
превключвания са показани на фигурата в средни скоби. Започва
основната част на изходния импулс, чиято продължителност се
определи от процеса на зареждане на кондензатора С през ре-
зистора /?. Напрежението Uc почти веднага става по-голямо от
праговото напрежение на ЛЕ 4, при което ЛЕ 4 и ЛЕ 8 се прев-
ключват отново, но това не се отразява на състоянието на 1рЗ
(ЛЕ 11 получава на долния си вход ниво логически 0 от ЛЕ 7'2).
Процесът на зареждане продължава, докато ис достигне праго-
вото напрежение на ЛЕ 3, при което отново полученото логичес-
ко ниво 0 в изхода на ЛЕ 7 през ЛЕ 13 връща тригера Тр 4
в началното състояние С това изходният импулс се прекратява
и чакащият мултивибратор се връща в състоянието на устойчиво
равновесие.
Продължителността на генерирания импулс при С>0,01 pF се
определи от зависимостта
(5.6а) tK—kRC,
където £==0,42 при EDD—5 6=0,32 при £Ьд=10 V и Аг—0,30
при Edd— 15 V.
Когато С<0,1 pF, tH се определи от номограмата, показана на
фиг. 5.17 б.
Както се вижда, принципите на действие на двата разгледани,
варианта на чакащи мултивибратори са подобии, но при този от
фиг. 5.17 а изходният импулс започва веднага след постъпване
на входния, без да се изчаква разреждането на кондензатора. То-
ва е едно съществено предимство. Недостатък на втория вариант
обаче е, че нулиращият импулс (от вход С1 — фиг. 5.17 а) по-
стъпва само на тригера Тр4. Поради това той не оказва влия-
ние на пронесите в кондензатора С и за сигурност неговата прс-
156
дължителност трябва да бъде по-малка от тази на генерирания
импулс.
Чакащ мултивибратор 4098. Тази интегрална схема е подо-
брей вариант на чакащия мултивибратор 4528 (като са запазени
Фиг. 5 13. Чакащ мултивибратор 4093
същите изводи на корпуса). Основного предимство на ИС 4098
е, че закъснението на изходния импулс спрями входния е^значи-
тетно по-малко. При Edd=№ Ч, С<1 pF и /?=5-е-10 МВ, £пр =
=300 ns. Освен това в тази ИС изводите 1 и 15 са вътрешно
свързали с извода 8. Таблицата на истинност на ИС 4098 съвпа-
да с тази на ИС 4528 (вж. фиг. 5.15 б). Логическите нива в ус-
тойчивого равновесно състояние (Л = 0, Л=1) са показани на фи-
гурата без скоби. D-тригерът е в състояние 0 и транзисторите
и Т2 са отпушени. Кондензаторът С е зареден до Edd. При
постъпзане на пусковая импулс (/ь фиг. 5.19) D-тригерът се
превключва (новите логически нива на всички елементи са дадени
в скоби) и снгналът 1 от изхода му Qd запушза Т2 и 7\ (през
ЛЕ 4 и 5) и отпушва Т3. Едновременно с това (за разлика от
157

4528) същият сигнал през ЛЕ 9 превключва инверторите 10, 11
12 и променя изходните нива на чакащия мултивибратор Q— 1,
Q — 0. Гака закъснението на изходния сигнал спрямо входния се
определи само от времената на превключване на участвуващи-
те ЛЕ-
Ф.1Г. 5.19. Времеднаграма за работата
на ИС 4С98
По-нататък пронесите в схемата протичат както при 4528. Кон-
дензаторът С започва да се разрежда през транзистора Ts и при
достпгане на праговото ниво U'n на ЛЕ 7 и 8 (което също е по-
високо от праговото ниво Г7П' на ЛЕ 6) — uM=U'n(t2, фиг. 5.19)
те се превключват: ЛЕ 7 подава ниво 1 на горния вход на ЛЕ 4,
ЛЕ 8 — на долния вход на ЛЕ 9. Други промени в схемата не
настъпват. Кондензаторът С продължава да се разрежда и при
«а1 = Г7" (/3, фиг. 5.19/ се превключва ЛЕ 6 и връща D тригера в.
състояние 0. Изходният сигнал на тригера Q/э =0 отпушва Т2 и
запушва Т3, с което разреждането на С се прекратява. Същият
сигнал постъпва и на ЛЕ 4 и 9, но не се отразява на техните
изходни нива, тъй като на вторите им входове вече има ниво 1.
От този момент кондензаторът С започва да се зарежда през
резистора R и им нараства. Почти веднага «и>£/" и на изхода
на ЛЕ 6 се получава ниво Ал6=0, което разрешава на £)-тригера
да се превключва от нови входни импулси. При достигане на
Uy, —ГЛ, (Z4, фиг. 5.19) се превключват ЛЕ 8 и ЛЕ 7. Първият през
ЛЕ 9—12 възстановява нтчалните изходни нива Q = 0, <?=!> с
което генерирачият импулс се прекратява. Вторият — през ЛЕ 4п
5 отпушва Г] и С сравнчтелно бързо се зарежда до EDD през
съпротивленнето на последователно евързаните 7\ и Т2.
За разлика от ИС 4528 при ИС 4098 в продължителността
на генерирания импулс участвува цялото време на разреждаие на
158
С от Edd ДО U'n през Т3. Тази продължителност се определи от-
специални номограми (фиг. 5.20) [34], а при C>sJ,01 pF може да
се приложи приблизителната формула
4>иг. 5.2Э. 11омограма за определяне на продължителността на гене-
рирания импулс (/и ) от ИС 4J98
Чакащият мултивибратор 4098 също допуска да се разширк
геиерираният импулс чрез подаване на втори входен импулс по
време на квазиустойчивото равновесно състояние. Това може да
стане обаче само ако този импулс постъпи след момента /3, ко-
гато £>-тригерът се е върнал в началното си състояние (Qd =0)
и нулиращият сигнал 1, подавай на /?2 от изхода на ЛЕ 6, се е
прекратил. Повторною задействуване на чакащия мултивибратор
може да се забрани както при схемата от фиг. 5.15, като входът
В(А) се евърже с изхода Q (Q)
Нулиращият сигнал (логическа 0) се подава на входа С1. Той
се инвертира от ЛЕ 3 и нулира веднага D-тригера (чрез /?х), през
ЛЕ 8^-12 променя изходните състояния иа чакащия мултивибра-
т°Р (Q—0» Q = l), а през ЛЕ 5 отпушва транзистора Тг. Тъй ка-
то QD—0t 72 също се отпушва (а 7 3 се запушва), кондензаторът
С започва да се зарежда през транзисторите 7\ и Т2 и схе-
мата се връща в изходното си състояние. И при тази схема ну-
159
лиращият нмиулс не трябва да се прекратява, преди им да дос-
тигне и надмине U'n- В противен случай щом С/=1, Az3=0 и тъй
жато Им<Е'п, Х6= 1, Х9=0 и в изходите отново ще се създадат
иивата Q = 1 Q=0- Процесът на зареждане при този чакащ мул-
тивибратор е по-бавен, отколкото при ИС 4528, тъй като токът
тече през два последователно свързани транзистора. Затова при
‘големи стойности на С се палата да се подават нулиращи импул-
-*си с голяма продължителност, например при С=0,1 pF тя трябва
да е над 30 ps.
Когато единият чакащ мултивибратор в корпуса не се използу-
ва, на входа С1 трябва да се подаде логическа 0. По този начин
Ti и 7\ се поддържат отпушени, им—Edd и входовете на ЛЕ 6,
7 и 8 получават определен потенциал.
- Чакащ мултивибратор 4047. Тази интегрална схема може да
работи в два режима: на чакащ мултивибратор и на мултивибра-
тор. Затова устройството й (фиг. 5.21) е по-сложно: освея логи-
ческите елементи тя съдържа един RS-тригер и четири £>-тригера.
«Схемата има общо 6 входа:
— А — за пускане на чакащия мултивибратор по положите-
лен фронт;
— В — за пускане на чакащия мултивибратор по отрицате-
лен фронт
— %.+) и Z(_)—за управляване на работата като мултивибратор;
—Zr—за разширяване на импулса от чакащия мултивиб-
ратор ;
—С1—за нулиране на изхода Q и за прекратяване на ге-
нерирания импулс.
Схемата има и три изхода - Q, Q и Хо. Последният се изпол-
зува при работа като мултивибратор. Времезадаващата RC трупа
се свързва външно. При това защитната схема във входната ве-
рига на ЛЕ 7 е така изпълнена, че диодите не ограничават вход-
лото й напрежение до Edd или до 0 V. Това позволява потен-
-циалът на т. М (им, фиг. 5 22 е) да се изменя в широки граници.
Изволзуването на входовете за различните режими на работа
и нивата, конто те трябва да имат, когато не получават входни
сигнали, са дадени в табл. 5.4 (в скоби са посочени номерата на
изводите на корпуса на ИС, конто трябва да се свържат по по-
-сочения начин, включително и тези на захранващите напрежения).
Логическите нива в устойчивого равновесно състояние преди
пускането с положителен импулс, подаден на вход А, са показа-
ми на фиг. 5.21. Тъй като Azo=O, транзисторът Т е отпушен и
потенциалът им в т. М е близък до EDD (фиг. 5.22 е); до това
напрежение (фиг. 5.22 5) е зареден и кондепзаторът С. Изходни-
те нива са Q=0 и <2=1. При постъпване на входен импулс (Д=1>
tv фиг. 5.22 а) логическите нива в изходите на повечето ЛЕ се
Л 60
и. н.
Фиг. 5.21. Чакащ мултивибратор 4047
11 CMOS — интегрални схеми, ч. 1
161
променят (новите нива са показани в скоэи». През ЛЕ / и ЛЕ 3
RS-тригерът, образуван от ЛЕ 4 и 5, се превключва и А'6 = 1.
Това, от една страна, запушва Т, а от друга - превключва ЛЕ 9
(АТ-О, *иг. 5.22 в), Ал10 ciaBa 1 (фиг. 5.22 г) и потенциалът на
т. М се повишава със скок
Фиг. 5.22. Времедиаграма за работата
на ИС 4047 като чакащ мултивибра-
тор
ДО U_M—U" +ZZ;<[0^2Edd. Ди-
одът Д предпазва транзисто-
ра Т от повреда, тъй като
без него Т ще получи обрат-
но захранващо напрежение
(2Edd на сорса при EDD на
дрейна). В същото време
Ац = 0 и кондензаторът С
започва да се разрежда, като
Им се стреми към 0, а ас —
към —-Edd-
Заедно с ЛЕ 11 се прев-
ключват ЛЕ 12 и 13. Прехо-
дът от 0 в 1 в изхода на ЛЕ
13 нграе ролята на тактов
импулс за Тр4 и Тр2 и сме-
ни състоянието на Тр4 (Ол=
= 1), с което превключването
на чакащия мултивибратор
достига до изхода Q=1,.Q =
=0. Тригерът Тр2 не се прев-
ключва, понеже вече е уста-
новен в състояние 0, което
се задава постоянно от входа
D2. Тригерите Тр2 и ТрЗ
не участвуват при генериране-
то на изходния импулс, те
осигуряват разширяването на
импулса при постъпване на
сигнал на входа ZR. Логиче-
ският сигнал от ЛЕ 17 (ХХ1 =
=0)презЛЕ 14 променяниво-
то на входа Di на Тр4, така
че следващият тактов импулс
може да го превключи отно-
во в началното състояние. В
същото време А15=0, което се подава към ЛЕ -5 и завършва пре-
включването на /?5-тригера—АТ=1 (до този момент Х5=А’6=0).
Това осигурява поддържането на квазиустойчцвото състояние
(^в=1) и при прекратяване на входния импулс. Тригерът Тр1,
който в началното си състояние (4=0, Aj = i) е бил в 0 (Ql=0),
162
Т а б л и ц а 5.4
йзползуване на ИС 4047 като чакащ мултивибратор и мултивибратор
ре жи м «а работа Свързване на входовете Изходен сигнал от
входен импулс към eDd към маса
о ъ- га Пускане по поло- жителен фронт 3(8) (4, 14) B'Z(+Y Cl’ ZJ? 6, 5, 9, 12, 7) Q, Q (10, 11)
Чакащ тивибр. Пускане по отри- цателен фронт 5(6) (8.4,141 2(+), Cl, ZR (6, 9, 12, 7) Q.Q (10, 11)
я Разширяваж- па импулса д. zR (8. 12) Z(-) (4,14) B, z(+r Cl (6, 5, 9, 7) Q. Q (10. ID
сх о Свободно гене- риране — в, z(+), Z(_} (6. 4, 5, 14) A. Cl, ZR (8. 9. 12. 7) Q- Q (10, H,13)
CL. I S Генериране. раз- решено с логи- ческа 1 z(+) <5) 5, Z(_,. (6.4, 14) A, Cl, ZR (8, 9, 12, 7) Q. Q. X„ (10, 11,13)
Му л' Генериране. раз- решено с логн- ческа 0 z(_) (4) В (6,14) A,Z +). Cl, ZR (8, 5, 9, 12, 7) Q. Q. XB (10.11.13)
Означените в скоби цифри са номерата на изводите на корпуса на ИС.
запазва състоянието си, тъй като на тактовия му вход се подава
отрицателен преход от изхода на ЛЕ 75.
Когато при разреждавето на кондензатора напрежението в т. М
стане UM=Uu(t.2, фиг. 5.22), ЛЕ 7 се превключва (Az?= 1), което
предизвиква последователното превключване на ЛЕ 9-13- При
това А<|0 става 0 и тъй като кондензаторът е заредей с обратен
поляритет, им става отрицателно — и,м = 1/п— Edd- В същото
време A'ii=l и С започва да се презарежда през R, стремейки
се към EDd. Това превключване не се отразява на състоянието
на изходите Q и Q, понеже на изхода ЛЕ 13 се получава отри-
цателен преход, който не въздействува на Тр4.
Когато при презареждането ис достигне праговото напреже-
ние на ЛЕ 7, серията от превключвания започва отново. Този път
преходът в изхода на ЛЕ 13 е положителен (от 0 към 1) и Т р4
се превключва, с което квазиустойчивото състояние се прекра-
тява: от изхода на ЛЕ 15 Тр1 се установява в 1 (ако входният
импулс не се е прекратил, показано с прекъсната линия па
фиг. 5.22), което осигурява Az3—0 и тогава същият сигнал—Az1;i=l
превключва обратно RS тригера (Х4=1); Хе става 0 и ЛЕ 9 се
163
блокира (Xj=l), като едновремеино с това транзисторы Т започ-
ва да се отпушва. Блокирането на ЛЕ 9 превключва още веднъж
ЛЕ 10—13, поради което потенциалы па т. М or Edd+Uo
скокообразно намалява до Un , диодът Д се отпушва и през пе-
го и транзистора Т, кондензаторът С се зарежда до EDD — UA
(ид е напрежението върху отпущения диод). Дозареждането до
Edd става през резистора R. С това чакащият мултивибратор се
установява отново в устойчивого си състояние на равновесие.
Продължителността на генерирания импулс е
(5.9)
tK = ЕС In
2^DD , 2£DD--
“и + ^DD-^u
=/?Cln
2^DDf2^DD —)
Задействуването през входа В е аналогично, но тогава в из-
ходно състояние Д=Д=1 и пускането става по отрицателния
фронт на импулса.
При подаване на сигнал 1 на входа Zr за разширяване на
импулса от чакащия мултивибратор, ако тригерът Тр4 е в съ-
сгояние 1 (т. е. ако чакащият мултивибратор е в квазиустойчи-
вото си състояние), D3=Q=1 и ТрЗ се установява в 1. Сигна-
лът Q3=l чрез входа S? установява в 1 Тр2, който от своя
страна със сигнала си Qt= 1 връща ТрЗ в състояние 0. Сигналът
Q2=0 постъпва на входа на ЛЕ 14 и създава на изхода му ниво
1, което постъпва на входа £)4 на Тр4. Така при завършване на
квазиустойчивото състояние (/4, фиг. 5.22) Тр4не се превключва
в 0, а остава в състояние 1. В същото време преходът от 0 в 1
на изхода на ЛЕ 13 връща в 0 Тр2, така че след пълното по-
втаряве на квазиустойчивото състояние Тр4 се връща в 0, а ча-
кащият мултивибратор — в устойчивого си състояние. Второго
квазиустойчиво състояние (с коего се удължава генерираният им-
пулс) има по-малка продължителност от първото:
(5.10)
t\,=Kcl
\ U п
ф1п
^DD--п '
= 7?С1п )^2,2^С,
Ц, ( CDD — Un )
тъй като в началото му кондензаторът С е зареден до Ua вме-
сто до Edd, т. е. им =Edd-\-Uu вместо um=2Edd (вж. фиг. 5.22).
Както се вижда, докато при разгледаните по-горе чакащи мул-
тивибратори разширяването на генерирания импулс става чрез по-
даване на втори импулс на същия вход и удължаването на гене-
рирания импулс е приблизигелно равно на интервала между два-
та входни импулса (вж. 5.7), тук изходният импулс се продължа-
164
ва чрез подаване на сигнал па определен вход (Z«) и ширината
му нараства с t'H независимо от точния момент на подаване на
втория импулс. За разширяване на генерирания импулс при по-
вторно подаване на входен импулс входовете А и Zj? могат да
се свържат заедно. Тогэва подаването само на един входен ам-
пуле не предизвиква разширяване, тъй като в началното състоя-
ние входът Ds получава ниво 0, а входът 7?"— ниво I и поло-
жителният фронт на импулса от входа Zr не може да пре вклю-
чи тригера ТрЗ. При повторно подаване на същия импулс (по
време на квазиустойчивото състояние) обаче О3=1, /?3’=0 и ТрЗ
се превключва нормално.
Входът CL служи за първоначално нулиране на тригерите на
схемата, тъй като при подаване на захранващото напрежение те
могат да заемат произволно състояние. При С7=1 Тр4 се уста-
новява в 0, а логическата 1 от изхода на ЛЕ 15 (A’15=Q4) пули-
ра Тр2 и ТрЗ и установява в необходимого състояние RS-три-
гера. Тригерът Тpl се нулира от логическото ниво на входовете
Л и В непосредствено преди подаване на пусковия сигнал. Сиг-
налът ! на входа С1 може да се използува и за предварително
прекратяване на генерирания импулс.
Фирмата RCA произвежда тази ИС под названието 4047А. Тя
предлага и вариант 4017В, при който във всички входове и в ня-
кои изходи има включени буферни инвертори. Освен това в ин*
тегралната структура е вградена схема, която осигурява първо-
начално нулиране на тригерите при включване на захранващото
напрежение.
Ако /1=0 и В—1 (2^=0) и на входа Z<+) се подаде логиче-
ска 1 (или на Z(_)—логическа 0) Х4 = 0 и А'е=1, при което
транзисторът Т осгава постоянно запушен. В такъв случай след
завършване на първото квазиустойчиво състояние (г.., фиг. 5.23),
транзисторът Т не се отпушва и ЛЕ 9 не променя състоянието
си. Тогава um^Edd+U^ , кондензаторът С започва да се разреж-
да през R(Xu=0) и цикълът се повтаря. Това продължава, до-
като Z(+)—l, т. е. А'в=1. Така схемата работи като мултивибра-
тор. а тригерът Тр4 — като делител на честота на 2 и в изхода
му се получават положителни и отрицателни импулси с еднаква
продължителност (с коефициент на занълване 0,5) t’K (вж. 5.10)
t„ =RC In
( -- Ц, ) — Сп )
Уд ( ЁрР-<4 )
2.2RC,
с изключение на първпя и последний импулс. «Съотвегно перио-
дът на генерираните импулси ще бъде
(5.11) Т = 2/'н = 4,47?С.
В т ози режим могат да се използуват и импулсите от изхода
165
Хо, конто са с два пъти по висока честота (Т' — t' ), но за тях не
се гарантира коефициент на запълване 0,5.
При прекратяване на разрешаващия потенциал на входа
(или на — /к, фиг. 5.23, генерациите се прекратяват. щом
Фиг. 5.23. Времздиаграма за работата на ИС 4047 като мул-
тивибратор
им стане по ниско от Edd< се понеже транзисторът Т и диодът
D се отпушват.
Наличието на режим на мултивибратор позволява с тази ИС
да се генерират единични импулси с многократно по голяма про-
дължителност от определената от времеконстаитата /?С(фиг. 5.24).
Входният импулс нулира двоичиия брояч на импулси, съдържащ
п тригера. Нивото в изхода му Q„ става 0 и ИС 4047 започва
да генерира импулси (Z<—> = 0), конто иостъпват на входа на броя-
ча. След постъпване на 2П~1 импулса последният тригер се ус-
тановява в 1 (Qn =1) и генераииите се прекратяват. Шприната
на геиерирания в изхода импулс е
(5.12) - \)T—tK -р(2'> - 1) f,
при условие, че тригерите в брояча се превключват по положи-
телните фронтоне на импулсите на ИС 4047. По принцип в схе-
мата могат да се използуват не само двоичен броячи.
ИС 4047 дава възможност за различии приложения, иякои от
конто са разгледани в [31].
В разгледаните дотук чакащи мултивибратори са използувани
166
само логически елементи и тригери. За получаване на по-висока
стабилност на параметрите на генерираните импулси в някой
типове чакащи мултивибратори се включват и аналогови схеми
от типа на компэраторите
Фиг. 5.24. Генериране на единична импулси с голя-
ма продължителност
Чакащ мултивибратор 74С221. Този чакащ мултивибратор
(фиг. 5.25 а) има три входа — А, В и Cl, съответно за пускане
от положителния иля от отрицателния фронт на входния импулс
и за нулиране (при С7=0— фиг 5.25 б).
В изходно състояние (нивата са показами на схемата) тран-
зисторът е отпушен и не позволява зареждането на конден-
затора С — напрежението на инвертирящия вход на компаратора
е близко до 0. Транзисторът Тг е запушен и на неинвертиращия
©ход на компартора се подава напрежение Edd- За да се намали
консумацията, компараторът има допълнителен управляващ вход,
конто при логическо ниво 0 (както е в случая) го блокира, под-
държайки на изхода му н^о 1. По положителния фронт иа им-
пулса, подаден на входа А (/г фиг. 5.26), /?£-тригерът Тр се
установява в 1 и чакащият мултивибратор минава в квазиустой-
чивото си състояние Q=l, Q = 0. В това състояние (логическите
нива са показани в скоби) компараторът работи нормалио, а тран-
зисторът Тг се запушва и Т2 се отпушва. Кондензаторът С за-
почва да се зарежда и напрежението ис се подава на инверти-
ращия вход на компаратора. На неинвертиращия вход на компа-
ратора се подава напрежение 0,63 Edd, определено от съотноше-
ашето на резисторите и /?2. Когато напреженията на двата вхо
да се изравнят (ис =0,63 EDd, t3, фиг. 5.26), компараторът се
превключва, нивото на нзхода му се променя (Хк =0) и през
ЛЕ 2 връща RS-тригера в началното състояние (Q=»0, Q=l).
Това отново довежда до отпушване на транзистора Тг, запушва-
не на Т2 и блокираие на компаратора (А\-==1), с което чакащи-
ят мултивибратор минава в състояние на устойчиво равно-
весие.
Ако по време на генерирането на импулса се подаде нулиращ
167
импулс (?2, фиг. 5.26), тригерът Тр се връща веднага в начално-
то състояние, зареждането на кондензатора се прекратява и?ча-
кащият мултивибратор се връща в изходно положение, както е
показано с прекъсната линия на фигурата.
Фиг. 5.25. Чакащ мултивибратор 74С221
в) с&еиа ; 6) таблица иа истинност
Фиг. 5.2о. Времедиаграма за работата на
ИС 74С221
168
7?5-тригерът Тр е конструиран'” така, че продължителността
на входния импулс, както и подавгнето на втори входен импулс
по време на квазиустойчивото състояние не оказват влияние на
генерирания импулс. Продължителността на последний се опре-
дели от израза [36].
Фиг. 5.27. Номограма за определяне на
максималната стойност па резистора
R в чакащия мултивибратор 74С221
Фиг. 5.28. Номограма за определяне на
минималната стойност на резистора R
в чакащия мултивибратор 74С221
169
£
(5.13) /и =7?С In --------~RC.
CDD — u»o<5 nDD
Както се вижда, при тош'чакащ мултивибратор t„ не зависи от
праговите напрежения на превключваните ЛЕ, който се влияят
(макар и слаба) от захранващото напрежение и температурата,
поради което се получава много высока стабилност :+О,5°/о при
изменение на температурата от —55 до +125°С (при Edd=
= 10 V) и ±4% при изменение на захранващтто напрежение от
5 до 15 V. Сразнително по-силната зависимост на продьлжител-
ността на импулса от захранващото напрежение се дължи на
измене.чията въз времената на превключване на отделяйте ЛЕ в
схемата. Зотова относигелната нестабилност намалява с нарасг-
ване на ширината на импулса — посочената стойност от 4 % е пои
/„ = 1000 ps.
Известно влияние оказва и токьт през запушения транзистор
7\. който се отклонява от зарядния ток на С, а също така и
утечният ток на кондензатора. Тяхното влияние е толкова по-
силно, колкого сгойността на R е по голяма. Максималната стой-
ност на R може да се определи от зшисимостите (фиг. 5.27),
показващн изменението на ширината на импулса (Д/И)в процен-
ти ог произведението на общия утечен ток (през транзистора 7\
и през к >ндензатора С) и съпротивленнето 7?(/у . 7?) при различии
захранващи напрежения. Например при /у =50.10-9Д и Edd=>
= 10 V, за да се осигури =0,2%, стойността на 7? трябва
да бъде 7?s<200 k В.
Минималната стойност на R се ограничава от съпротивление-
то на отпушения транзистор Tv което определи до какво на
преженне ще се разреди кондензатор ьт С. Тази зависимост е
показана на фиг. 5.28 [36] за захранващо напрежение 5, 10 и
15 V, като за всяко от тях е приета типичната стойност на то-
ва съпротивление съответно 50, 25 и 16,7 Й. Например, за да се
осигури А <2% при Лоо=5 V, трябва R да има стойност,
равна или по-голяма от 1,2 k В (7?>sl,2 кй).
Съпротивленнето 7^* (вж. фиг.5.25)се формира паразитво в инте-
гралнага структура. Тъй като стойността му е ниска, то оказва
пренебрежимо малко влияние върху продьлжителността на им-
пулса. Наличието на /?* обаче налага кондензаторът С да се
свързва само към специално предвидените изводи на интегрална-
та схема, а не към маса. В последняя случай при прекратяване
на импулса, разрядният му ток, който мзже да бъде доста силен,
ще протече през R* и може да доведе до повреда в ингеграл-
ната структура [36].
Интегралната схема 74С221 съдържа два чакащи мултивибра-
тора в корпус. Номерата на изводите за входовете, изходите и
захранваните напрежения са дадени на фиг. 5.25.
170
Чакащ мултивибратор 453S. Това е пай-нова га интегралиа
схема на чакащ мултивибратор с компаратори— фиг. 5.29а. В съ-
стояние на устойчиво равновесие (Д=0, 7?=1) ^S’-тригерите Tpl
и Тр'2 са в нулево състояние, а компараторите А7 и К2 са блокж-
Фиг 5.29. Чакащ мултивибратор 4538
О’) схема ; б) таблица иа истинност ; в) яремедиаграма
рани от устройством за управление УУ. При това, за да се оси-
гури минимална консумация на скемата, транзисторите 7\ и Т\
са запушени и кондензаторьт С е зареден до напрежението на
захранващия източник Edd (um—Edd)- Таблицата на истинное?
(фиг. 5.296) е аналогична на таз-i на чакащия мултивибратор
4528 (вж. фиг. 5.156). При посгъязане на пусков импулс (поло-
171
жителем импулс на вход А (при /3=1) или отр ицателен —на
вход В (при /1=0)), чакащият мултивибратор се задействува
(tlt фиг. 5 29в): устройство™ за управление установява тригера
Тр2 в състояние 1, с което измени логическите нива в изходите
Q и Q। и дава разрешение за работа на компаратора Л'/. На из-
хода на К1 се получава ниво 1 (и м—Еоо>Е01У) и транзисторът
1\ се отпушва. Напрежението в т. М започва бързо да намалява
и при Им=Еоп\ (t2, Фиг- 5.29в), компараторът /</ се превключва,
7\ се запушва и кондензаторът С започва да се зарежда през
резистора R. Същевременно устройство™ за управление УУ дава
разрешение и на втория компаратор 2(2. Когато им=^ЕО1а (t3,
фиг. 5 29в), тригерът Тр2 се установява в състояние 0 и чака-
щият мултивибратор се връща в изходното си състояние, като
УУ блокира отново компараторите К1 и К2.
Опорните напрежения Еоп1 и Е^е. са избрани така, че про-
дължителността на геяерирания импулс да се определи от равен-
ството (5.13) — tu =RC. Няма ограничения за избора на стойно-
стите на кондензатора, а стойността на резистора трябва да бъ-
де по-голяма от 5 к й. При големи стойности на кондензатора
остават в сила съшите препоръки както при чакащия мултивиб-
ратор 4528. В случай че между кондензатора С и извод 2 (или
14) на ИС се включи ограничаващ резистор (2?0). ширината на
импулса се определи от равенството /и =(7? + /?0)С.
След превклкжването на мултивибратора кондензаторът С
продължава да се зарежаа, докато напрежението върху него до-
стигне Edd (^> фиг. 5-29в) при което зарядният ток се прекра-
тява и консумираната мощност от чакащия мултивибратор е
минималка. Независимо от дозареждането на кондензатора С, ча-
кащият мултивибратор има нулево време за възстановяване, тъй
като ветнага, след каго се върне в изходно състояние, може да
бъде задействуван отново. Предкарителното заденетвуване на
чакащия мултивибратор (когато още Um<Edd) практически не се
отразява на продължителността на генерирания импулс, тъй като
напрежението Е^ се избира близко до Edd, а и кондензаторът
С се разрежда през транзистора 7\ за много по-кратко време
от това, необходимо за зареждането му през резистора R.
Ако по време на квазиустойчивото състояние (след превключ-
ването на компаратора К1, при им все още по-малко от Аопг)
постъпи нов пусков импулс (/6, фиг. 5-29 в)> процесът се повта-
ря: К1 се задействува отново, 7\ се отпушва, кондензаторът С
се разрежда до и отново започва да се зарежда. При това
ширината на изходния импулс се увеличава, като се определи от
израза (5.7).
Когато чакащият мултивибратор е в пронес на генериране на
импулс, той може да сс нулира с логическо ниво 0, подадено
172
на входа Cl Като премине през инвертора това ниво установя-
ва тригера Тр! в състояние 1. Сигналъг 1 от изхода Qj нулира
тригера Тр'2, а сигналът 0 от изхода му отпушва транзистора
7'2. През 1\ кондензаторът С бързо се зарежда до напрежението
Доп2 и компараторът К2 се превключва. Изходният сигнал на К 2
връгца Tplv състояние 0 и чрез УУ предизвиква блокирането на
А/ и К2, след което кондензаторът С се дозарежда до Edd
през R.
5.4. ТРИГЕРИ НА ШМИТ
Тригерите на Шмит представляват формирователи по амплиту-
да на входните сигнали. Те нямат времезадаващи елементи, по-
ради което иродьлжителността на изходните импулси се опреде-
ли от ширината на входния сигнал. Тригерите на Шмит се задей-
ствуват, когато входният сигнал достигне определена (прагова)
стойност. При това поради съществуващага положителна обрат-
на връзка превключването е много бързо, така че изходният им-
пулс се получава със стръмни фронтове, независимо от продъл-
жителността на входния сигнал. В този смисъл тригерите на
Шмит представляват формирователи и по фронтове.
Фиг. 5.30. Входен и изходен сигнал на тригера на Шмиг
а) синусоидален; б) с произвели а форма
Друга особеност на тригерите на Шмит е наличието на хис-
терезис, т. е. праговите напрежения при нарастване (1Д) и при на-
маляване (t/2) на входния сигнал са различии (фиг. 5.30). Разли-
ката между тези две нива определи ширината на хистерезисната
облает
173
U2 U1 и6х
5)
Фиг. 5.31. 'Тригерна Шмит с буфер
(пов,орител)
о) схема; б) предавателна характернсти-
(5.14) JA,,-—t/j 6/2.
Хистерезисът играе важна роля при формиране на импулси с
разтрептявания по фронтовете. При други формирователи (напри-
мер компаратори) те биха предизвикали генерирането i а няколко
импулса.
На фиг. 5.31 б е показана
най-простата схема иа тригер
на Шмит с CMOS ЛЕ. Изпол-
зув-г н е буфер1 (: овторител,
напр. 1/6 4050), като посредст-
вом резисторите и /?2 е въ-
ведена положителна обратна
връзка. Ако в даден момент
zzBX=«,13x=O и рходното напре-
жение започне да нараства, на-
прежението на входа на буфера
и, ще остава по ниско от zzBX:
(5 15) «л=пвх- >
докато иА < Un . Когато п4 до-
стигне U„ , и„3* започва да на_
раства и през R2 повишава иА.
Това от своя страна води до ново
иарастване на и,13Х и т. н. Развива се лавинообразен прочее
(фиг. 5.316), който завършва при «нзх = Адд. По-иататъшното на-
растване на zzBX вече не оказва влияние па иизх.
При намаляване на иЕХ иА остава по-ниско от него:
(5.16) UA —иВх + (Edd ZZbx) уэ >
докато uA>Un- При достигане на праговата стойност се развива
обратният лавинообразен провес и и113Х=0. Праговите напреже-
ния на тригера на Шмит могат да се определят, като Ut се на-
числи от (5.15), a U2 от (5.16) при « =£/„, т. е.
(5.17) U^Un—1^, U2=^^ Un--^EDD=L\-^-EDDr
Оттук за ширината на хистерезисната облает се получава
(5.17а, 6/хн='р’ foo,
л2
1 Вместо буфер могат да се използуват и два последователно свьрзаии ин-
вертора.
174
Таблица 5.5
Прагови напрежения в зависимсст от R
/?2» k Q Ult V и., V
47 7,3 2,7 4,6
100 6,1 3,9 2,2
220 5,5 4,5 1,0
470 5,2 4,8 0,4
което позволява тя да се определи чрез съответен подбор на
резисторите. В табл. 5.5 са дадени прагоьите напрежения за раз-
личии стойности на Rt при Ecd—10 V и Rj — 22 к £2 (Z7n«=«5V).
Особеност на схемата е, че при промяната на /?2 двава Прага
Ux и U2 се менят в противоположим посоки, поради което се
измени и ширината на хистерезисната облает. Когато това е не-
желателно, регулирането на праговете може да стане посредством-
включваието на допълнителен потенциометгр (7?3, фиг. 5.31).
В този случай са в сила изразите
(5.18) «у£-1/1+А
U2=U,+ ^l-(U„-E), U’xu=U„,= edd,
т. е. ширината на хистерезисната облает не зависи ст Ra. Ако-
вторият край на потенциометъра се евърже към маса (Е=0), пра-
говите напрежения нарастват (!/,’> Ц, U?>U2), а ако той се
включи към захранвашия изтечник (E=Edd\ те се понижават.
На фиг. 5.32 е показана схема на тригер на Шмит [28], конто-
има предимството, че не използува резистори и входного й съп-
ротивление е равно на това на CMOS ИС. Тя е изпълнена с три-
входови ЛЕ (например ИС 4023). При тази схема се използува
зависимостта на праговото напрежение на превключване на ЛЕ И-
НЕ от броя на входовете, конто получават одновременно вход-
ния сигнал (вж. фиг. 1.22). Така например при EDd~\5 V, ако
два от входовете па ЛЕ получават постоянна логически 1 и иа
третия вход се подаде нарастващ сигнал, превключването става
при «л^5 V. Ако входният сигнал се подаде одновременно и на
трите входа (т. е. те са евързани паралелно), превключването
става при 8,5 V. Поради това ЛЕ 1 ще се превключва при иА =
«=8,5 V, а ЛЕ 3 (когато <2=1)при ил=5 V (при Q=Q ЛЕ 3 не се
влняе от сигнала на долния си вход).
ЛЕ 2 и ЛЕ 3 образуват АЛ-тригер (вж. фиг. 4.5 а}. В изход-
но състояние Л=0, Xi = Q~ 1 и Q = 0. При повишаване на вход-
175
ното напрежение, когато «4«=>8,5 V, ЛЕ 1 се превключва (Aj=0)
и преобръща ^S’-тригера (Q=l, Q==0). При това логическите ни-
ва иа горчите два входа на ЛЕ 3 стават 1 (от изхода на 'Q), а
на долння също има 1 (от входния сигнал А). Когато входният
Фиг. 5.32. Тригер на Шмит с
три входови ЛЕ И-НЕ
Фиг. t>.33 Тригер на Шмит с четири
двувходови ЛЕ И-НЕ
сигнал започне да^намалява, най-напред се превключва ЛЕ 1 (при
ид=8,5 V), което обаче не оказва влияние на състояние го на
/^S'-тригера (Q = 0 блокира ЛЕ 2—_у2 = 1). ЛЕ 3 се превключва
при V и тригерът се връща в изходното си състояние.
Така (4=8,5 V, (72=5 V и [7И1 =3,5 V. Ако един от входовете
на ЛЕ 1 се евърже към EDD, С/1=7,5 V и (7ХИ=2,5 V.
За плавно регулиране на ширината на хистерезисната облает
се използува вариант на разгледаната схема, изпълнен с четири
двувходови ЛЕ (фиг. 5.33). Чрез потенциометъра Р (вж. раздел
6.1) се регулира изходното напрежение на ЛЕ 4 (респ. потенциа-
лът на долния вход на ЛЕ /), с което се измени праговото на-
прежение Uv С тази схема ширината на хистерезисната облает
може да се регулира от 0 до 50% от EDD.
Особено широко приложение намират тригерите на Шмит в
интегрално изпълнение. Те се произвеждат като 6 инвертора с
входна верига, съдържаща тригер на Шмит (40106, 4584, 74С14,
74С914) и като четири ЛЕ И-НЕ с такава верига на входа (4093).
На фиг- 5.34 е показана най-често използуваната схема на ин-
вертор с тригер на Шмит. Входният сигнал се подава на гейто-
вете на четири последователно включени транзистора 7’14-7'4. По-
ложителната обратна връзка се осъществява от транзисторите
Т5 и Тв, евързани като сорсови повторители.
При Л=0 транзисторите 7'1 и Т2 са отпушени, а Т3 и Т4 са
запушени и погенциалът в т. М е um^Edd- Транзисторът 75 е
запушен, а Те — отпушен и напрежението в сорса му е
^Edd—Un- Когато входното напрежение започне да нараства,
при ил —Un (t-i на фиг. 5.35) се отпушва Г4 и напрежението Edd
176
1
се раздели приблизително по равно между Т6 и Tt (uL2^Edd12).
При достигане на
<5.19) иА = U^uL2 + U„ —°°-+ Un
се отпушва и Т3 (t2 на фиг. 5.35) и през веригата на последова-
Фиг. 5.34. Инвертор с тригер на Шмит
телно свързаните транзистори 7\ до Г4 протича ток. Напреже-
нието им се понижава, през Тв се понижава и uL2, което още
д повече отпушва Т3 и т. н. Веригата на положителната обратна
връзка предизвиква лавинообразен процес, който завършва с пъл-
но отпушване на Ts и със запушване на Тв. В същото време в
горната половина на схемата протича втори лавинообразен про-
цес, подпомагащ развитието на първия: щом им започне да се
понижава, се отпушва Т5 и като сорсов повторител понижава
uLl; това запушва по-силно Т2 и предизвиква ново понижаване
на им и т. н. В резултат иа този лавинообразен процес Т2 и 7j
се запушват напълно, а Т5 се отпушва и uLl^Un. Така триге-
рът на Шмит се превключва —
При намаляването на иА първо се отпушва Т\ — когато
ua<EDd—Un и uLlr^EDD!2 (t3, фиг. 5.35). Т\ започва да се от.
пушва при
12 OMOS — ввтегралкя схема, ч. 1
ЛИЧ НА л
БИБЛИОТЕКА
к Тс'ч»Ф
177
Е
(5.20) иА = U2=uL-U„ - Un,
когато се развиват обратимте лавинообразни пронеси (/4, фиг. 5.35)
и Т-о и Те се отпушват, а Т3, Т4 и Т-я се запушват.
Така превключването на схемата при положителния и при от-
рицателння фронт на входния импулс става .много бързо, което
осигурява много стръмни фронтове на изходния сигнал и мини-
малка консумация на схемата. Ширината на хистерезисната
облает е
(5.21) U^Ux-U2=2Un
и зависи от праговото напрежение на използуваните транзистори-
Транзисторите Т7 и Т8 образуват обикновен инвертор, който
управлява изходвия инвертор Tu — Tl2. Транзисторите Ts и Т10,
конто се изготвят с много малки размери (и следователно с ви-
соко съпротивление на проводящпте канали), също образуват
инвертор. Предназначението му е да се осъществи допълнителна
положителна обратна връзка, която стабилизира логическите
нива в т. М-
В повечето тригери на Шмит защитата на входната верига е
178
от стандартен тип (вж. фиг. 1.33), поради което входного напре-
жение трябва да остава в границите 0 < zz,,x < Edd, за да не се
повредят ограничителните диоди. В тригера на Шмит 74С914
обаче е използувана специална защитна
която се допуска—35 V<zzBX<± 35V.
Максималното положително напреже-
ние се ограничава от ценеровия про-
бив на диода Dr, който през D2
свързва входа с Edd, а минимално-
то отрпцателно напрежение — от це-
неровия пробив на Ь9, свързан с вхо-
да през Dv Тригерите на Шмит от
този тип са много удобни за фор-
миране на импулси от изхода на
операционни усилватели, конто обик-
новено се ' захранват с напрежения
±15 V или +12V.
верига (фиг. 5.36), при
Към MOS
гпронзис -
торите
Фиг. 5.36. Входна защитна вгри-
га в трпгера 74С914
Произвежда се и интегралната схе-
ма 14583 (от фирмата Motorola), съ-
Фиг. 5.37. Тригер на Шмит 14583
«) схема ; б) избиране на tZ, чрез Hi и на Ua чрез Z?2; в) регулиране на ширинах®
на хнстерезисиата облает
179
държаща два тригера на Шмит с допълнителни изводи за влюч-
ване на външни резистори, конто определят праговите напреже-
ния, и никои допълнителни ЛЕ (фиг. 5.37 а)- Резисторите, опре-
делящи праговете, се включват по показания на фиг. 5.37 б на-
Фиг. 5-38. Завнсимост на 1/2 и U2 от и R2 (за
тригера на Шмит 14583)
чин, за да се изберат напреженията (чрез и (72 (чрез R2)t
или както на фиг. 5.37 в —за да се регулира ширината на хисте-
резисната облает UXII. Връзката между стойностите на Ult U2 и
Uxl, и на резисторите Rt и R2 е показана на фиг. 5.38, като пра-
говите напрежения са дадени в процента от Edd. Стойността на
Uxи се отчита като разлика иа и U2 за = Както се
вижда, Ulf U2 и Uхи оставят постоянни в един доста широк об-
хват на изменение на и /?2 —от 10 до 1000 Q.
Към изхода на всеки тригер на Шмит са евързаии инвертори,
чрез конто са оформени два изхода Q и Q. Вторият инвертор в
изходите Q е с три стабилни състояния, като при Z=0 изходи-
те Q са изключзни. Това създава допълнителни удобства при
използуването на схемата.
Двата тригера на Шмит са евързани и в ЛЕ изключващо
ИЛИ. Това позволява успешного им прилагане специално в уст-
ройства за контролиране на неизправностите в линии за преда-
ване иа данни.
Освен самостоятелно тригерите. на Шмит могат да се изпол-
Вуват и при формирователите (вж. разд. 5.5) и генераторите
(вж. разд. 5.6) на импулси.
180
Изключен
конгпокт
Включен
контакт
Сигнал Бь5
беригата
Фиг. 5.39. Електрическн сигнали
при влючване иа контакт
5.5. ФОРМИРАНЕ НА СИГНАЛИ ОТ МЕХАНИЧНИ КОНТАКТИ
Често в електронните устройства се налага да се подават
команди от механични контакт» — бутон, клавиш, педал, прев-
ключвател и др. Включвапето на такива контакта (с изключение
на никои специални конструкции)
неминуемо е съпроводено с меха-
нични вибрации в честотния обхват
от 10 до 1000 Hz и съответно с
многократно включване и изключ-
ване на веригата, т. е. с генери-
ране го на цяла поредица от им-
пулси (фиг. 5.39). Това нарушава
нормалната работа на схемите и
устройствата, защото вместо един
те получават серия от сигнали. На-
лага се да- се използуват формиращи схеми, конто да осигурят
получаването на един-единствен скок на напрежението (или то-
ка) или изработването само на един импулс при затварянето на
механичния контакт.
В табл. 5.6 са показани най-често прилаганите схеми от този
тип с CMOS ИС. Формирователите от фиг. 5.40 и 5.41 използу-
ват тригер на Шмит. Тяхно предимство е простоте устройство,
а известен недостатък — закъснението на единия фронт на из-
ходния сигнал спрямо момента на задействуването на бутона.
Тези два формирователя могат да се използуват и за начално’
установяване на електронни устройства при включване на зах-
ранващото напрежение. За целта трябва да се отстрани само
бутонът Б. В схемата от фиг. 5.40 при включването на захран-
ващото напрежение Edd кондензаторът С не е зареден, Л=0 и
<?=1. След известно време С се зарежда, ЛЕ се превключва и
Q=0. При втората схема (фиг. 5.41) действието е аналогично, но
откачало Q=0, а след това Q=l. При това приложение могат да
се използуват и обикновени инвертори (бея тригери на Шмит).
Във формирователя от фиг. 5.42 е приложена положителна об-
ратна връзка, конто при просто устройство на схемата осигуря-
ва добро качество на работата й.
Често се използуват и формирователи с /?5-тригери. Два при-
мера за тяхното прилагане за формиране на сигнали от меха-
нични контакта са показани на фиг. 5.43 и 5.44. Освен A’S-три-
гери, изпълнени с ЛЕ, за подобно формиране могат да се изпол-
зуват и тригерите в интегрално изпълнение, като се управляват
входовете им S, R или С (при Д-тригерите).
В последно време все по-широко приложение намират т. нар.
сензорни превключватели, конто се задействуват само при допи-
ране с пръста на ръката, без използуване на механичен контакт.
CMOS ИС са особено удобни за формиране на сигналите от та-
181
Таблица 5.6
Формирователи на импулси от механични контакти
Схема Действие на схемата
’ £dd 22Ckl| 1/6 40106 Т С |50яГ Фиг. 5-40 формиране с тригер на Шмит. Бутоньт Б е нормално отворен и С е зареден до EDD При натискане на Б още при първото включване С се разрежда и ЛЕ се превключва (Q=l). Времеконстантата на зареж- дане трябва да е достатъчно голяма. (5.22) RC^St^, където £тах е максималният интер- вал между две последователи и включ- вания при вибрациите. Така входно- го напрежение през време на из- ключванията няма да достигне до пра- говото ({7г). При отпускане на бутона С също ие успява да се зареди до през време па кратките изключвания от вибрациите и ЛЕ се превключва ед- ва след окончателното изключваие на механичния контакт.
Е80 Г Cj'sCnF Б -3 Т 1/6 4010S R 1 (1/674С14) . 220 k U Фиг. 5.41 J R- Б г-4 |—. ; 1 > 22k 1 Формиране с тригер на Шмит Действието на схемата е аналогии но на тази от фиг. 5.40 с тази разти ка, че буюнът Б е нормално затво рен и кондензаторът не е заведен Поради това при натискане па бутона предиият фронт на изходния сигнал се получава съ.' закъснение. опреде- лено ат времеконстантата RC (в сила е условието (5.22)). При отпускане С се разрежда и изходният сигнал се прекратява.
Формиране с буфер (повторител). Положителпата обратна връзка през резистора R осигурява превключване на ЛЕ още при първ.но включване на бутона и след това подава необхо- димия входен сигнал пэез време на нрекъсванията от вибрациите.

1/64050 Фиг. 5.42
182
Продължение на табл. 5.6
Схема
Действие иа схемата
В нормално състояние входният
сигнал е 0 и Q=0. При натискане на
бутона на входа се подава 1 и
Q= 1, а след отпускането отново се
установява Q=0.
2/6 4069
(2/6 74С04)
Фиг. 5.43
Формиране с RS-тригер. В иор-
мално състояние ЛЕ 2 получава нхо-
ден сигнал 0 и Q = L Q=0. При на-
тискане на бутона най-напред се
прекъсва нормално затвореният кон-
такт (2), но неговите многократни
включвания и изключвания не влия-
ят на ЛЕ 2, тъй като той получава
входно ниво 0 от изхода Q. При пър-
вото включване на нормално бтворе-
ния контакт (1) /?5-тригерът се пре-
включва (Q=l, Q=0) и следващите
вибрации на контакта не оказват
влияние, тъй като ЛЕ 1 получава
входен сигнал 0 от Q
При отпускане на бутона пронесите
протнчат в обратен ред.
Резисторите R предпазват изходите
на ЛЕ от късо съединение и намаля-
ват консумацията.
Фиг. 5.44
Формиране с RS-тригер. Схемата
лействува подобно на тази от фиг.
5.43. Различава се по това, че след
натискане на бутона Лб'-тригерът
остава в нового състояние до постъп-
ване на външен импулс на входа Z,
който го връща в началното състоя-
ние. През това време повторнн нати-
скання на бутона не водят до гене-
риране на импулси. Веригата
прави минималния интервал между
натискането на бутона и постъпването
па външен импулс, независим от про-
дължителността на това натискане —
щом Сх се зареди (uCi>EDD—Un),
гориият вход па ЛЕ/ също получава
логическа 0 и не пречи на преобръ-
183
Продължепие иа табл. 5.®
Схема
Действие на схемата
щането на тригера. Диференциращата
трупа /?2С2 осигурява необходнмия кра-
тък импулс за връщане на /?$-три-
гера в изходно състояние независимо
от продължителността на импулса на
входа Z.
Фиг. 5.45
Формиране на сигнал от сензорен
бутон. Поради изключително високо-
то входно съпротивление на CMOS
ИС допнрането на пръста на ръката
до пластинките на бутона СБ, т. е.
свързването им една с друга през съ-
противление от няколко десетки кило-
ома, осигурява подаване на ниво I
на входа S на D-тригера и устано-
вяването му в състояние 1 (Q=l).
Връщането му в 0 се осигурява от
свързването на тригера, като чакащ
мултивибратор (вж. фиг. 5.13 а). За
целта може да се използува и тактов!1
импулс, подавай на входа С, като D
се евърже към маса. Резисторът R
(3,3 М й) осигурява ниво 0 на входа '
S, когато сензорният бутон не е за-
действува н.
W4069
СР
I У/МЩ-
•иг «из
О
*
ПЛППППППП^
и , _ 1
о
с ,
О
«X.
Фиг. 5.46
" Форлшране на сигнал от сензорен
бутон. Входните импулси постъпват
на входа D (през резистора R) и
иа входа С (през ЛЕ /). Когато СБ
не е задействуваи, капацитетът иа
входа е минимален и закъснеиието
на сигнала до входа С (Д£) е по-го -
лямо ог това до входа D. Поради
това всеки положителен фронт на
тактовия импулс съвпада с ниво 0 на
входа D и Q=0. При допнране с
пръст на СБ внесеният допълнителен
капацитет е около 300 рЕ и закъсне-
нието на сигналите до входа D
Става по-голямо от това до входа С.
Така положителният фронт на так-
товия импулс започва да съвпада с пи-
во 1 на входа D и тригерът се прев-
ключва —Q=l- При сваляне на
пръста тригерът ojKOBO се връща в 1.
184
кива превключватели поради високото си входно съпротивление
и малкия входен капацитет. На фиг. 5.45 и 5.46 са показани два
формирователя от този вид [21]. В схемата от фиг. 5.45 е из-
ползуван D-тригер в иитегрално изпълнение (свързан като чакащ
мултивибратор), но може също да се използува и DS-тригер,
изпълнен с ЛЕ.
5.6. ГЕНЕРАТОРИ НА ИМПУЛСИ
5.6.1. Мултивибратори с логически елементи
Мултивибрат орите са регенеративни устройства с две времен-
но устойчиви състояния—те непрекъснато премннават от едното
равновесно състояние в другого, при което се генерират елек-
трически импулси.
На фиг. 5.47 а е показана най-простата схема на мултивибра-
тор с ЛЕ, използуваща два инвертора и едиа RC верига. Схема-
та е подобна на чакащия мултивибратор от фиг. 5.8, но вместо
към маса резисторът R е свързан с изхода па ЛЕ 2, порадн кое-
то тя няма устойчиво състояние. Ако Q=0, то <2 = 1и конден-
заторът С се презарежда, като потенциалът на входа на ЛЕ 2
(и as, фиг. 5.47 б) се стреми към нула. При достигане на прагово-
то напрежение (Un, tit фиг. 5.476) веригата за положителна об-
ратна връзка се задействува, ЛЕ 2 и ЛЕ 1 се превключват и<2 =
«е=1, Q=0. Напрежението «Л2 би следвало да се понижи скоко-
образно с Ецв, тъй като напрежението на кондензатора С не се
променя за краткого време на превключването. Поради защитна-
та входна верига обаче при г/дг<0 се отпушва диодът към маса
(Д2, фиг. 1.33), кондензаторът се разрежда докрай през него и
Пл2 се ограничава до ниво Ид2=—(/д (UA е падът върху от-
пущения диод).
След превключването кондензаторът започва да се зарежда с
обратен поляритет, като и as се стреми към EDD. При «Д2=£Л
ЛЕ2 започва да се превключва и схемата скокообразно се връща
в първото квазиустойчиво състояние (Q= 1, Q = 0). Напрежение-
то и as се ограничава до ниво Edd+Uh от защитния диод във
входната верига на ЛЕ 2 СД1? фиг. 1.33). Периодът на генерира-
ните импулси зависи от продължителността на двете квазиус-
тойчиви състояния:
(5.23) r==/Bi + /„2=7?cfln -4-+^Д +Ь У
У t-‘DD ип ип )
ИЛИ
(5.24)
T=RC\n
(^Dd+^д)2
1.4RC
185
(ако се пренебрегяе t/д и се приеме, че Un =0,5 Edd).
; jH при тази схема като при формирователя от фиг. 5.3 из-
менението на U„ предизвиква намаляване на единия и увелича-
ване на другия интервал, така че общего изменение на периода
Фиг. 5.47. Мултивибратор с два инвертора
а) схема ; й) времедиаграма
е минимално (около 9% при изменение на t/n от 0,33 до 0,67
Edd)- За сметка на това обаче силно се променя коефициентът
на запълване на генерираиите импулси.
Недостатък на този мултивибратор е зависимостта на перио-
да о г захранващото напрежение, което се дължи на ограничи-
телното действие на защитимте диоди във входната верига (от-
разено с участието на Ua в израза 5.23). До голяма степен то-
ва се избягва чрез включване на допълнителен резистор между
общата точка на R и С и входа на ЛЕ 2 (фиг. 5.48а). Този ре-
зистор Rn отдела конденсатора С от защитите диоди въввход-
ната верига на ЛЕ 2 и по време на превключването на схемата
С не променя своя заряд. Затова амплитудата на скокообразните
изменения на напрежението в т. М (Им, фиг. 5.48 б) не се огра-
ничава и е равна на Edd- Напрежението на входа на ЛЕ 2 про-
дължава да се ограничава, но това не оказва влияние на опре-
делянето на времеинтервалите, тъй като щом им стане по-нис-
ко от Edd или по-високо от 0, диодите се запушват и входного
съпротивление на ЛЕ 2 става безкрайно голямо.
Прецизният анализ на тази схема [31] дава следния израз за
определяне на периода:
(5.25) Т = Дс[1п ^р +
v [ Un (EDD~Un)
, _ 1 _]n EDD+Un+R/Rn(Un-U^
l+^д EDD+Ua
1 iEDD-^+R/R^ (EDD-Un-UR I
' Ч-^д Edd+U*
При и тогава от (5.25) се получг-ва
<5.26) 7'=/?Cln ^2)2 RC.
Un (^DD~~Un )
Фиг. 5.48. Мултивибратор с два инвертора и допълпителеи резистор
а) схема J сн времсдиаграма
Получения? израз съвчада с (5.10) и показва две пенни пре-
димства на муттивибратора от фиг. 5.48 а:
— не участвува в този израз, поради което влиянието на
измепенията на Edd върху продължителността иа периода е пре-
махнато;
— при изменение на (7П от 0,33 до 0,67 Edd Т се мени с
по-малко от 5% (от 2,2 RC до 2,3 RC).
Затова разгледаният мултивибратор (от фиг. 5.18) е един от
най-често използуваните генератори на импулси с ЛЕ. За различ-
ните му приложения са разработени реднца модификации на ос-
новната схема, най-разпространените от конто са показани в
табл. 5.7.
Във всички тези схеми се препоръчва използуването на CMOS
ИС от серия В, което осигурява стръмни фронтове на генерира-
ниле правоьгълни импулси. При използуването на ЛЕ от серия А
се иаблюдава известно закрьгляне на края на фронтовете, както
е показано с прекьснага линия за изходния сигнал Q на фиг-
5.48 б.
Никои автори [45] посочваг като недостатьк на тази основна
187
Таблица 5.7
Мултивибратори с логически елементи
Схема
Фиг, 5.г0
Действие на схемата
| Плавно регулиране на честотата..
Извършва се посредством потеициоме-
търа У?". Резисторът Д' определи мак- i
сималната честота на генерираните им-
пулси, а — минималната за из-
брания кондензатор С. Д трябва да
е няколко пъти по-голямо от
|за да се залазят добрите качества на1
схемата. По посочените стойности па
[КОмпонентите честотата се мени в гра-
ничите от 900 Hz до 10 kHz. i1
Регулиране на коефициента на зд-|
пълеане. В схемата от фиг. 5.49 кое-1;
фициентът на запълване S на генери-
раните импулси се определи от праго-!
вето напрежение — S=Un /EDD. Тъй'
като Ип е различноза различните ИС,
ако S трябва да бъде точно 0,5, се до-
бавя регулиращата верига, показана на
фигурата; когато Q=0, зарядният ток
на кондензатора протича през Д± и
а при Q= 1 — през R" и Д2, чрез плъв-
гача на потенциометъра се измени съ-
отношението между Д’ и R" и се ко-
ригира коефициентът на запълване, без
съществеио да се измени честотата
Включването на резистора Д'" (пока-
зано с прекъсната линия) осигурява за-
почване на генераииите даже когато
плъзгачът иа потенциометъра е в ед-
но от крайните си положения.
Генериране на тесни праеоъгълни им
пулей- При едното квазиравновесно съ
стояние кондензаторът С се разрежда
през Д', а при другото—през пара-
лелно включените Д' и Д“. Поради то-
ва продължителността на второто съ-
стояние може да се направи много по-
кратка. При показаното включване па
диода Д в изхода Q се получават
кратки положителни импулси (bQ —
отрицателии), а при обратного включ-
ване от този изход ще се генерират
кратки отрицателии импулси.
188
Продължение на табл. 5.7
Схема
Фиг. 5.52
Действие на схемата
Управляем мултивибратор. Генери-
рането на импулси се управлява от вхо-
да Z на ЛЕ 1, който в случая е ИЛИ-
НЕ, вместо инвертор. При Z=0 ЛЕ 1
работи като инвертор и мултивибрато-
рът генерира нормално. При Z=1 оба-
че Q=0 и генерациите се прекратяват.
Ако ЛЕ 1 е И-НЕ въздействието на уп-
равляващия сигнал Z е обратно (гене-
рациите се разрешават при Z=l).
Високочестотен мултивибратор. За
генериране на импулси с висока често-
та са необходими ниски стойности на
R и С. Затова са използувани по-мощ-
ни буферни инвертори (4049). осигу-
ряващи по-голям изходен ток Резнсто-
рът Rr не е поставен, тъй като той
заедно с входния капацитет образува
интегрираща верига, водеща до закъс-
нение в разпространението на сигна-
ла. При посочените стойности на ком-
понентите се получава честота на
генерациите около 6 MHz. За нор-
малната работа на схемата може да се
наложи подбиране на ИС 4049.
Место гната стабилност при изменение
на захранващото напрежение тук езна-
чително по-ниска както поради отсъст.
вието на , така и поради същест.
веното влияние на времената на прев-
ключване на ЛЕ, конто силно зависят
от ^DD-
схема (фиг. 5.48 а) несигурното възникване на генерациите при
«иски стойности на кондензатора С1. Затова те препоръчват по-
добна схема с три ЛЕ (фиг. 5.54). При нея резисторът R вместо
към изхода Q е свързан към изхода на допълнителен инвертор
ЛЕЗ. По този начин се създава кръгова верига от три ЛЕ (ЛЕ 1,
ЛЕ 2 и ЛЕ 3), затворена през резисторите R и /?д , която за раз-
лика от подобната верига от два инвертора (образуваща тригер)
«яма устойчиво състояние и започва да генерира и без наличие-
1 Проведените от нас експериментални изследвания на този генератор оба-
че показаха, че това е справедливо само за някой CMOS ЛЕ от серията А,
конто имат сравнително ниска стръмност на предавателната характеристика.
189
то на кондензатор (в такъв случай обаче честотата се определи
от времената на превключване на ЛЕ). Кондензаторът С служи
само за задаване на периода па генерираните импулси, който се:
определи от израза [45].
(5.27) T^2RC
Фиг. 5.54. Мултивибратор с три
инвертора
0,47?,, \
Ид ’ +0’7)*
откъдето при RK^-R се получава
(5.28) T^2,2RC,
т. е. същата стойност както за схе-
мата от фиг. 5.48.
За регулиране на честотата и ко-
ефициента на запълване на този мул-
тивпбратор могат да се приложат
по подходящ начин разгледаните в
табл. 5.7 схеми.
Твърде икономичен по броя на
използуваните елементи и с високи
параметри мултивибратор се получа-
ва от инвертор с тригер на Шмит-
(фиг. 5.55 с). Схемата съдържа само един ЛЕ иНС времезадава-
ща трупа. Принципът на действието личи от времедиаграмата
(фиг. 5.55 б). При включване на захранването на схемата конден-
заторът С е разреден, ис=0 и Q=l. През резистора R кондевза-
торът започва да се зарежда, като ис се стреми към EDD. При
достигане на горното прагово напрежение (uc=Ui) тригерът
на Шмит се превключва, Q—0 и кондензаторът С започва да се
разрежда през R, като ис се стреми към 0 При itc=U2 оба
се стреми към 0 При ис=П2 оба
Фиг. 5-55. Мултивибратор с тригер на Шмит
а) схема ; 6) времеднаграма
че тригерът на Шмит се превключва отново, Q=1 и конденза
торът пак започва да се зарежда. Перисдът нагенерираните им
пулей се определи от продължителността на двете квазиустой
чиви състояния:
190
(5.29)
T—tviA-t H2--R.C
^DD ^2
+ 111
*4 J
= /?Cln-
t/!(EDD-U2)
U^DD ^1)
Vi и U., варират силно при отделите ИС, затова най-лобре
е те да се определят експериментално за конкретного захранва'
Фиг. 5.56. Генериране на импулси с коефициент
на запълване 0,5
що напрежение Edd и след тоза да се изберат стойностите на
R и С в зависимост от желаната честота на генерираните им-
пулси. Тъй като найчесто коефициентът на запълване е разли-
чен от 0,5, тук също може да се приложи регулиращата верига
от фиг. 5.50. За генериране на тесни импулси паралелно на R се
включват диод и резистор както в схемата от фиг. 5.51.
Когато е необходимо да се генерират импулси с коефициент
на запълване, точно равен на 0,5, независимо от типа на мулти-
вибратора (7И, фиг. 5.56) след него може да се включи тригер
(Тр), работещ в режим на делене на честота, от чиито изходи
се получава напълно симетрично правоъгълно напрежение.
5.6.2. Мултивибратори в интегрално изпълнение
Към мултивибраторите в интегрално изпълнение се отнасят
както специалните интегрални структури на мултивибратор в от-
делим интегрални схеми, така и мултивибраторите, реализирани с
помощта на ннтегрални чакащи мултивибратори.
Единственият произвеждан мултивибратор от първия тип е
включен в ИС 4047 (вж. раздел 5.3.2). Генерирането на импулси-
те се извършва от схема, подобна на показаната на фиг. 5.54,
но съдържаща пет последователно включени инвертора (фиг. 5.57).
Нейна най-важна особеност е, че ЛЕ 7 има специална защитна
верига (подобна на показаната на фиг. 5.36), конто не огранича-
ва входното напрежение, а позволява то да се увеличава над
191
Edd и Да се понижава под О V. Поради това формулата за пе-
риода на генерираните импулси е същата като при схемата от
фиг. 5.48 а при /?д =сх> (вж. (5.26)), въпреки че е съществена
пряка връзка между общата точка на R и С и входа иа ЛЕ 1.
Фиг. 5.57. Мултивибратор с последователно свързани инвертори
Така се избягва употребата на един резистор и се отстранява
вредното влияние на образуваната между него и входния капа-
цитет на ЛЕ интегрираща верига. Допълнителна причина за по-
високата стабилност на честотата на този генератор е увеличе-
ната площ на транзисторите в ЛЕ4 и ЛЕ 5. Това понижава тях-
ното изходно съпротивление и намалява влиянието му върху че-
стотата при малки стойности на резистора R, т. е. при по-висо-
ките честоти на генерираните импулси.
На фиг. 5.58 е показана схемата на мултивибратор, използу-
ващ чакащ мултивибратор в интегрално изпълнение. Входът А
е свързан с изхода Q през интегриращата верига^ RiC^ При по-
даване на захранващото напрежение на изхода Q се получава ни-
во 1 и Cl започва да се зарежда през резистора Когато на-
прежението му достигне праговото напрежение на входа А(цс\=*
чакащият мултивибратор се задействува и нивата в из-
ходите сепроменят (Q= 1, Q=0). Продължителността на това съ-
стояние t„ се определи от времезадаващите елементи на чака-
щия мултивибратор—R и С. По време на tn Ci се разрежда през
резистора Rt и изходното съпротивление на Q. Когато за-
върши генерираният импулс, Q отново получава ниво 1, кондеи-
заторът Cj се зарежда и при нового достигане на Un чакащият
мултивибратор се пуска отново. Така се осигурява непрекъсиато
пускане на чакащия мултивибратор и генериране на импулси. Тех-
ният период се определи от продължителността на квазиустойчи-
вото състояние 1„ на използувания чакащ мултивибратор и от
закъснението, внасяно от интегриращата верига RiC}.
и„
(5.30) tH = RiC^ JT
CDD~~UU
т. е. T=t„+fa.
192
Изразът (5.30) е в сила само когато , т. е. когато кон-
дензаторът С, успява да се разреди до 0 по време на квазиус-
тойчивото равновесно състояние на чакащия мултивибратор.
Входът В на чакащия мултивибратор меже да се използува
Фиг. 5.58. Мултивнбрагар,
изпълнен с чакащ мулти-
вибратор и нптегррра ща
верига
Фиг. 5.59. Мултивибратор, изпълнен с
два чакащи му.тгивибратора
за управляване на'генерациите: когато на този вход се подаде
логическо ниво, разрешаващо пускането на чакащия мултивибра-
тор по вход А, схемата генерира нормално, а при инверсного ни-
во генерациите се прекратяват.
Мултивибратор може да се реализпра и с помощта на два
чакащи мултивибратора, като всеки от тях пуска другия със зад-
няя фронт на генерирания импулс. Едно еъзможно евързване е
показано на фиг. 5.59. За нормалното генериране входовете Д
трябва да получат необходимого логическо ниво, разрешаващо
пускането на чакащия мултивибратор по входовете В. Схемата
започва да генерира сигурно при включване на захранващото на-
прежение, ако Сг^А=С2^2, тъй като тогава единият чакащ мул-
тивибратор завърша импулса си преди другия и го пуска отново.
Когато ширините на двата импулса са равни, започването па ге-
нерациите може да се затрудни. Затова за получаване на коефи-
циент на запълване 0,5 следва да се използува схемата от фиг.
5.56.
Периодът на генерираните импулси е
където и /и2 са продължителностите на импулсите, генерира-
ни съответно от чакащия мултивибратор ЧМ1 и чакащия мулти-
вибратор ЧМ 2.
J3 CMOS иигегралия схеми, ч.
193
5.6.3. Мултивибратори с кварцови резонатора
За генериране на импулси с голяма стабилност иа честотата
най-често се използуват мултивибратори с кварцови резонатори.
Както е известно, кварцовите резонатори представляват естестве-
Фиг. 5.60. Еквивалентна схема и
кварцев резонатор
а) кварцев резонатор: 6) кварцев
евързан кондензатор С\ в) кварцев
зан кондензатор С
честота характеристика на
резонатор с Исследователя о
резонатор с гаралелно евъ р-
ни или сингетични кварцови пластинки, изрязани с подходяща
ориентация спрямо осите на Кристала и поставени в херметизиран
194
корпус. При тях се използува обратният пиезоелектричен ефект:
подаването на електрическо напрежение с определена честота
към изводите на резонатора предизвиква механични трептения,
конто са толкова по-силни, колкото тази честота е по-близка до
Фиг. 5.61. Мултивибратор с
кварцов резонатор и два ин-
вертора
Фиг. 5.62. Мултивибратор с
кварцов резонатор и три ин-
вертора
собствената резонансна честота на кварцовата пластинка. По от-
ношение на външната електрическа верига механичният резонанс
на кварца се проявява като електрически. Това дава основание
кварцовата пластинка да се представи като еквивалентен трептящ
кръг (фиг. 5.60а), в който участвуват параметрите на самата пла-
стинка (R, L, С) и капацитетът между пластинката и корпуса-
(държателя) — Со- Както се вижда от честотната характеристи-
ка, показана също на фиг. 5.60а, този двуполюсник има последо-
вателен и паралелен резонанс съответно с честоти /р и /а. Най-
важното свойство на този трептящ кръг е изключително високият
му качествен фактор — от порядъка на няколко десетки хиляди.
При включване на допълнителен кондензатор (Сд) последова-
телно или паралелно на кварцовия резонатор честотната характе-
ристика се измени, както е показано на фиг. 5.606 и в. При
последователното свързване на кондензатор честотата на паралел-
ния резонанс (/а) не се променя, а тази на последователния
резонанс (/д) нараства и се доближава до /а и обратно, при па-
ралелното свързване на кондензатор честотата на последователния
резонанс (/р) не се променя, в тази на паралелния се понижава
(/") и се доближава до /р. При определена стойност на допълни-
телния капацитет Сд — Сд>0 (специфична за всеки тип резонатор
и посочвана от произвэдителите) се получава = у".
В схемите на генератсри на импулси могат да се използуват
и двата вида резонанс на кварцовия кристал. Последователният
195
резонанс се прилага в мултивибраторите, съсгавени от логически
елементи, като кварцовият резонатор се включва на мястото на
кондензатора (вж. фиг. 5.48 и фиг. 5.54). Показаната на фиг. 5.61
схема с два инвертора е по-проста, но при ниски захранващи
фиг. 5.63. Принципна схема на ге-
нератора на Пирс
Фиг. 6.64. Практическа схе-
ма на генератора на Пирс
напрежения (£Ъд< 5 — 6V) при нея генерацинте възникват по-
трудно. Затова, когато трябва да се работа с такива захранващи
напрежения, се препоръчва схемата с три инвертора (фиг. 5.62),
в която генерацинте възникват по-лесно.
При използуване на последователиия резонанс честотата на
импулсите е близка до fp и може да се регулира в тесни гра-
ници, като последователно на кварцовия резонатор се включи
полупроменлив комдеизатар (вж. фиг. 5.606). При подходящи
стойкости па резисторите R и Ад се установява стабилен режим
а генерациите. Най-добре е тези резистори да бъдаг еднакви
(А == /?д), като коикретната им стойност зависи от резснансната
честота на кристала (вж. табл. 5.8). Ако стойностите са избрани
яеправилно, могат да възникнат генерации на кякоя от по-ьисоки-
тй хармонични честоти на кварцовия резонатор, наир, трета,
пета и т.н.
По-широко приложение при CMOS ИС намират геиераторите,
нзползуващи паралелния резонанс на кварцовия Кристал, тъй ка-
то те работят по-добре с усилватели с високо входно съпротив-
ление [ 45, 46]. Най-често се прилага т.нар. генератор на Писе
(фиг. 5.63). По същество това представлява генератора на Кол-
иитц, в конто индуктивността е заменена с кварцов резонатор
(КР). Поради това честотата на геперираните импулси е между
и /а • Кондензаторите С) и С2 образуват паралелна на резона-
тора верига, т.е. Сд — С{С2 / (Сх + С2).
Най-добри резултати се получават при Сп —Ся„-, (ако се пре-
небрегкат паразитните капацитети в схемата). Кондензаторите
196
Таблица 5.8
Параметри иа генераюри с кварцеен резонатор»
। Номинала а I честота, kHz х Тип схема Парапет ър Фиг. 5.61 Фиг. 5.62 Фиг. 5.64
32,768 Резистори Кондензатори ^Dinin’ v Честота, kHz при EDD=5 V при £dd=!5 V *f/f 1?=^д =180кС,/?=7?д =180 кй 4,8 3,5 32,7714 । 32,7723 32,7717 । 32,7720 0,9 . 10 5 0,9 . 10 3 7?1=10Мй, /?2=100кЙ С1=1000рР, C2=5pF 3,5 32,7788 32,7789 0,3 . 10" 6
S Резистори Кондензатори Честота, kHz при EDD=5 V при EDD= 15 V &f/f £=7?д =12о кС 4,8 49,957 49,962 10 . 10-ь 7?=/?д=120кй 3,5 49,955 49,964 12 . 10 5 т?1=10Мй,7?„=100кй CI=1000pF, C2=100pF 3,5 49,9995 49,9999 0,8 . 16-8
100) Резистори Кондензатори ^DDm’.n’ Честота, kHz при£ад=5 V при -=:I э V ±f/f R=Rr =5,1 кй 4,8 999,915 999,962 9,4 . 10’ 5 Я=/?д=5,1 кВ 3,7 999,915 999,958 8,6 . 10 5 R1=I0№,/?2= ЮОкй C1=68pF, C2=100pE 3,7 1000,052 1000.055 0.03 . 10 6
С, и С2 определят сбщия коефициент на усилване на схемата
тъй като
ii-r 4- 1 Wi 4* 1
1 1 + 1 шС2 2 J____ «Сх
to^72
и следователно
(5.32) иг/ и2 = С-J С2.
За работната честота на схемата общият импеданс на кварцо-
вия резонатор е
(5.33) .
С0 Кк
където 7?к е активного съпротивление на резонатора при паралел-
ния резонанс, което се посочва от производителите.
197
Генераторът на Пирс има следните предимства:
— добро потискане на третата хармонична (9 пъти);
— ниска консумирана мощност;
— усилвателят трябва да осигурява промяна на фазата от 180°,
поради което може да се реализира само с един инвертор (фиг.
5.64).
Фиг. 5.65. Мултивибратор с
кварцов резонатор с ни-
ско захранващо напрежение
Фиг. 5.66. Мултивибратор
с кварцов резонатор с нис-
ко захранващо напреже-
ние и повишена чесготиа
стабилност
Резисторът 7?!, който осигурява постоянен активен режим па
инвертора, се избира от 1 до 1 Мй. Резисторът /?2 съгласува нис-
кото изходно съпротивление на инвертора с импеданса на резона-
тора. Желателно е да се избере R^'-ZK, но понякога в този слу-
чай се получават големи фазови измествания и тогава се изпол-
зуват по-ниски стойности на /?2.
В табл. 5.8 са дадени резултатите от експерименталното из-
следване на генератори, изпълнени по разгледаните три схеми
(с инвертори от ИС 74С04)1. В тях са използувани три кварцови
резонатора с различии честоти, производство на Завода за елект-
ронни преобразуватели—София. Посочените номинални резонансни
честоти са типичните стойности за последователния им резонанс
(Гр ) Дадените стойности на елементите отговарят на оптимален
режим на работа на генераторите—най-ниско напрежение на ус-
1 При използуване на ИС 4069 или ЛЕ И-НЕ (ИЛИ-НЕ), свързани ка-
то инвертори, не се получават съществени разлики.
?.» U <*. Z; -.t
Таблица 5.9
Схема от фигурата Номинална честота, kHz edd. V fz A Д/Z/
5.65 5.66 32,768 32.763 1.6 1,45 1,6 1,1 2,9 2,1 1,8 0,95 0,26. 10-5 0,02. 10-5
тойчиво възникване на генерациите (ZToomin) и най-малко относи-
телно изменение на честотата (А/7 f) при промяна иа захранващото
напрежение от 5 до 15 V. Както се вижда, генераторът на Пирс
има най-добри параметри. При него е особено важно да се под-
бере стойността на капацитета Cj—при много ниски стойности
възникват генерации на висши хармонични, а при прекалено ви-
соки изобщо не се получават генерации. Кондензаторът С2 може
да бъде полупроменлив. което дава възможност да се регулира
фино честотата на генерациите, а също така и да се влияе на
честотната стабилност при изменение на захранващото напрежение.
Минималното захранващо напрежение, при което кварцовите
генератори работят стабилно, се определи предимно от праговите
напрежения на транзисторите в ИС- В [48] са описани генератори
от този тип, използуващи двойка Р и N MOS транзистори от ИС
4007, конто работят при Edd от порядъка на 1,5 V и имат много
ниска консумирана мощиост. Показаният на фиг. 5.65 генератор
се отличава незначително от схемата, дадена на фиг. 5.64, като
честотната му нестабилност е от същия порядък (табл. 5.9). В
схемата от фиг. 5.66 в сорсовите вериги на транзисторите Т1иТ2
са включени резисторите (R? и /?^), с което значително се
подобрява стабилността на фазовата характеристика на усилвателя,
а оттам и честотната стабилност на генератора (вж. табл. 5.9).
Друго предимство на този генератор е по-ниската консумирана
мощност.
Някой производители (например фирмата Statek) предлагат
готови генератори с кварцова стабилизация като хибридни интег-
рални схеми.
5.7. ТАЙМЕРИ
През последните години широко се използуват таймерите —
специализирани интегрални схеми, конто са предназначени за фор-
миране и генериране на правоъгълни импулси и за задаване на
интервали от време със стабиляа продължителност и честота. В
зависимост от тяхното устройство тези ИС могат да се разделят
АИЧГЕЕА Д 199
библиотека)
. То^ор Неделчей У
на два типа; на схеми, конто имат аналогов©-цифрова структура
и на схеми, съставени единствен© от цифрови елементи. Първите,
могат да се използуват като чакащи мултивибратори или мулти-
вибратори и ще бъдат разгледани тук, а вторите, цифровите, ос-
новна съставна част на конто представлява броячът на импулси,
ще бъдат разгледани във втората част на книгата заедно с бро-
ячнлте устройства.
Аналогово-цифровите таймери бяха разработени първоначално
като биполярна интегрални схеми [21, но много скоро бяха създа-
дени варианта и в CMOS изпълнеяне.
5.7.1. Таймер 555 (556)
Блоковата схема на таймера 555 е показана на фиг. 5.67. Тя
съдържа два CMOS компаратора (/</ и А2), пет логически еле-
мента (ЛЕ7~ЛЕ5) и един N-канален транзистор (Т). Резисторите
Ra ~Rb—Rc~R образуват делител, от който на инвертиращия
вход на компаратора 1(1 се подава напрежение 2/3 Edd, а на не-
инвертиращия вход на компаратора 1(2— напрежение 1/3 EDd-
Действпето на схемата се основава на превключването на компа-
раторнте от сигналите, постъпващи на другите им входове, кое-
Фиг. 5.67. Б.юкова схема на таймера 555
то води до смяна на състоянието на MS-тригера, образуван от
ЛЕ/ и ЛЕ2. Д5-тригерът определи нивото в изхода Q на интег-
ралната схема и състоянието на транзистора Т, чинто дрейн е
изведен на корпуса (извод /И). Тсзароспособаостта на изхода Q
200
е достатъчна за включване на два стандартны TTL входа (при
4?£!D = 5V). _
Предвиден е и вход за безусловно нулиране на тригера (С/)
от сигнал с логическо ниво 0(Q=0). При това транзисторът Т
се отпушва.
Фиг. 5.6S.ИС 555, използ'/ва-
на като мултивибратор с ко-
ефпцпент на запълване 0.5
Фиг. 5.63. Времедиаграма за схемата от фиг,.
5.68
Действието на схемата е аналогично на това на TTL ИС 555
[2]. Ако напрежението на неинвертнрашия вход на компаратора
1\1 (извод L) остава по-ниско от това на инвертиращия вход
(z/z,<2/3 Edd}, в изхода на К1 има логическо ниво 0, което не
оказва влияние върху състоянието на 7? 5>-тригера. Когато обаче
Ul се погиши (uL >2/3 Edd}, компараторът се превключва и ако
тригерът е в състояние 1 (необходимо условие за което еС7=1),
той се преобръща и Q=0. Състоянието на вторил компаратор К2
се управляла от входа А. При йд >1/3 Edd в изхода на К2 има
логически 0 и той не влияе на състоянието на /?5-тригера. При
На <1/3 Edd тригерът се установява в състояние 1, а транзк-
сторът Т се запушва.
На фиг. 5.68 е показано свързвапето на вьншните времезада-
ващи елементи (/? и С) при работа на интегралната схема 555
като мултивибратор с коефициент на запълване 0,5. В първия
момент след включването на захранващото напрежение (фиг. 5.67
и 5.69) кондензаторът С не е зареден (ис=«л=«н =0) и нивото
6> = 1 в изхода на К 2 (a71 <1/3 Edd} установява jRS-тригера в
състояние 1 (CI=Edd=--1, a nL <2/3 Edd и /?у>=0). Поради това
изхода Q се получава логическо ниво 1 (jiq^Edd) и конденза-
201
фиг. 5.70. ИС 555, използу-
вана като мултивйбрагор с
коефициент на запълване, раз-
личен от 0 5
торът С започва да се зарежда през резистора R. Когато напре-
жението на кондензатора нарасне До «с=Дл = 1/3 Edd, К2 се
превключва (S/-=0), но тригерът не променя състоянието си,
тъй като все още /?г=0. Процесът на зареждане продължава и
при «с =Дд =2/3 EddHi (фиг. 5.69)
превключва се I\l, Rp = 1 и тригерът сме-
ня състоянието си като Q=0. Това
обаче предизвиква разреждане на кон-
дензатора С и 1\1 отново се превключ-
ва (/?д=0), без да променя състояние-
то на тригера. При Uc =Ua = 1/3 EDD (72,
фиг. 5.69) се превключва I\2 (SP = \)
и Q отново става 1. След това про-
несите се повтарят, в резултат на кое-
то се генерират правоъгълни импулси
с коефициент на запълване 0,5 и че-
стота
(5.34) /=1/1,4 RC.
Максималната възможна честота на
генерациите се посочва от производите-
лите. За ИС TLC555 [65] тя е 2 MHz
(при EDd=5 V).
Допусгимите стойности на времезадаващите елементи са 1 kQ^
7?< 100 МО и 10 pF<C<100pE За намаляване на консумирана-
та мощност е желателно да се избират големи стойности на 7? и
съответно по-малки на С.
Честотата на импулсите е много стабилна. Температурният
коефициент на изменението й е около 0,005%/°С при температу-
ра 25°С. При изменение на захранващото напрежение от 5 до
15 V (работният обхват на ИС 555 е 2V<£'dd=I8 V) изменение-
то на честотата е по-малко от 1%.
Когато е необходимо да се гелерират импулси с коефициент
на запълване, различен от 0,5, времезадаващите елементи се
свързват по схемата, показана на фиг. 5.70. При нея, докато кон-
дензаторът се зарежда, Q=1 и транзисторът Т е запушен. За-
рядният ток тече през резисторите Rr и R2 и продължителност-
та на положителния импулс е
(5.35) R~0,7 (/?! + Д2) С.
Когато «с =2/3 Edd, /?5-тригерът се превключва, a Q=0 и тран-
зисторът Т се отпушва, при което кондензаторът се разрежда
•само през резистора /?2 и
(5.36) /3«=0,7 R3C.
Така честотата на генерираните импулси е
202
(5.37)
а коефициентът на запълване (за отрицателии импулси)
(5-3S> /- тгк=-4Ьг-
На фиг. 5.71 е показано свързването на ИС 555 за работа ка-
то чакащ мултивибратор. Входът L на компаратора Л7 заедно с
дрейна на транзистора Т (вж. фиг. 5.67) е свързан към общата
точка на резистора R и кондензатора С. Пусковите импулси се
подават на входа А на компаратора R2. В състояние на устой-
чиво равновесие /?5-тригерът е нулиран (Q = 0), транзисторът Т
е отпущен и кондензаторът С е разреден. На входовете Вх (респ.
Л) и С1 трябва да е подадено логическо ниво 1. При това, тъй
като «/. =0 и Ua=Edd, Rr~Sf =0-
Схемата се задействува по отрицателния фронт на импулса,
постъпващ на Вх фиг. 5.72): при ид</ 1/3 EDd SF — \ и Z?S-
тригерът се превключва, Q=l, а транзисторът Т се запушва.
Кондензаторът С започва да се зарежда през резистора R, като
напрежението му се стреми към EDD. Заедно с него нараства и
напрежението на входа L (ul=uc, фиг. 5.72 6). При uc=uL =
2/3 Edd (/2» фиг. 5.72) се превключва компараторът 1\1 и Rf = 1.
Поради това ^S-тригерът се преобръща отново и съответно Q— 1,
a Q=0. Така импулсът, генериран от чакащия мултивибратор, се
прекратява и кондензаторът бързо се разрежда през отпушилия
се отново транзистор Т. За правилната работа на чакащия мулти-
вибратор е необходимо отрицателният пусков импулс да се пре-
крати преди момента /2 (/п<//и)- В случай че пусковият импулс
е по-широк, в момента /2 S/=l и /?3-тригерът няма да може да
се превключи — и на двата му изхода има логическо ниво 0. В
резултат на това, щом кондензаторът С започне да се разрежда
през транзистора Т и Uc=Ul стане по-ниско от 2/3 Edd, Rf =0
и Q=l, т. е. чакащият мултивибратор няма да може да се вър-
не в изходното си състояние.
Продължителността на генерирания импулс се определи от
(5.39) R = 1,1 RC
и не зависи от захранващото напрежение (ако то не се изменя
по време на генерирането на импулса). Съображенията за изби-
ране на стойностите на R и С са същите, както при мултивиб-
раторния режим на работа на ИС 555.
Ако по време на генериране на импулса се подаде отрицате-
лен импулс (логическо ниво 0) на входа С1, в изхода на ЛЕ/ (вж.
фиг. 5.67) се получава логическо ниво 0 и Q=l, a Q=0, т. е.
изходният импулс се прекратява, докато продължава иулиращият
импулс. След завършването на импулса на входа С1 отново Q=1
203
и ее генерира нов импулс с продължителност /м, тъй като кон-
дензаторът С се е разредил през транзистора Т. Когато входы
С1 не се използува, най-добре е той да се евърже постоянно към
Edd-
Фиг. 5.72. Времеднаграма за схема-
та от фиг 5.71
Фиг. 5.71. ИС 555 като чакаш.
мултивибратор
Изводът N, който е свързан с инвертиращия вход на/\ 7, може
да се използува за управляване на праговяте напрежения на два-
та компаратора, като се включи към външен източник на напре-
жение. По този начин може да се модулира честотата на импул-
енте при мултивибраторния режим или да се забраняват генера-
цинте. В режим на чакаш мултивибратор това напрежение опре-
дели момента t2 и съответнэ продължителпостта на генерирания
импулс. В схемите от фиг. 5.68, 5.70 и 5.71 кондензаторът 0,1
pF е филтрлращ.
От направеното разглеждане се вижда. че CMOS ИС 555 има
същите възмсжности както бип ...ярнпя й аналог. Нейни съше-
ствени предамства са:
— ниска консумирана мощяост — пмпулсите, конто се появя-
ват в захранването, имат амплитуды до 2 — 3 mA вместо 300 —
400 шА и не е необходимо към изводите на захранващото на-
прежение за всяка схема да се включва филтиращ кондензатор
както е при биполярните интегрални схеми;
— широк работен обхват на захранващото напрежение — от
2 до 18 V (вместо от 4,5 до lb V);
— много високо входно съпротивление на всички входове.
Интегралнага схема 556 (както и при биполярного изпълнение)
съдържа два таймера от разгледания тип в един корпус (фиг.
5.73).
.204
Фирмата Texas Instruments предлага и интегралиите схеми
TLC551 и TLC552 [65], конто се различават' от 555 и обо само
по възможността да работят в по-широки£ граяици на захранва-
щото напрежение 1 У<£фо< 18 V.
Фиг. 5.73. Интегрални схема 556
5.7.2. Программируем таймер 7240
Таймерът 7240s е CMOS функционален аналог на известната
биполярна интегрална схема 2240. Той съдържа (фиг. 5.74) моди-
фициран вариант на разгледания таймер 555 (МТ), осемразреден
двоичен брояч (БР) и тригер за управление (ТУ). Основната раз-
лика на таймера, включен в ИС 7240, от 555 е в стойностите на
резисторите Ra , Rb и Rc (вж. фиг. 5.67), което води до про-
мяла на праговете на превключване на компараторите 7(7 и R2—
те стават съответно 0,7 Edd и 0,2 Edd- Освен това изводите А
и L са свьрзани помежду си и с извод 13 (RIC), към който е
* Засега, доколкото ни е известно, НС 7240 (както и 7250 и 7260) се про-
извеждат единствен» от фирмата Intersil.
205
включена общата точка на времезадаващите елементи R и С. Към
същия извод (М) е свързан и дрейнът на разреждащия транзи-
стор Т. За управление на RS-тригера в МТ, вместо С1 е изведен
вход Р, чрез който тригерът се установява в състояние 1 при
Фиг. 5.74. Таймер 7240
подаване на логическо ниво 0. Изходът Q на таймера МТ управ-
лява транзисторите Т3 и Т\, в изхода на конто е включен такто-
вият вход на брояча (СК). Този изход е свързан и с извод 14 на
интегралната схема (/70.
Работата на таймера 7240 се управлява от .RS-тригера ТУ
Когато той е в състояние нула, МТ е блокиран (Q =0), тригери-
те на брояча са в състояние 1 и в изходите Qi^-Qs има логичес-
ки нива пула. Тъй като са изведени на корпуса на интегралната
схема през буферни инвертори с отворен дрейн (Tq~T1:), изходи-
те O^Og са в състояние иа висок импеданс (7'(;-?7'13 са запу-
шени). Логическото ниво 1 може да се получи, ако между съот-
ветния изход и EDD се свърже товарен резистор. В същото вре-
ме кондензаторът С е зареден до напрежение Edd (транзисторът
Т в МТ е запушен), транзисторът 7\ е отпушен и поддържа от-
пушени транзисторите Т2 и Т5. Поради това в извода I/O (извод
206
14 на корпуса) има логическо ниво 1 (Т3 е отпушен, а Tt за
пушен, понеже Q=0).
Този таймер се задействува от положителни импулси, подава-
ни на входа ТЩизвод 11), конто превключват МТ в състояние 1
Фиг. 5.15. Времедиаграма иа таймера 7240 при ра-
бота като генератор
(момент tt, фиг. 5.75 а). Логическото ниво 1 от изхода на МУраз-
решава превключването на тригерите в брояча БР, без да изме
207
ня състоянието им. Същият сигнал постъпва и на входа Р на МТ
и нулира /?3-тригера в него (вж. фиг. 5.67), тъй като и с ~Ил —
~Ul =EDd и Q=l. При това в извода I/O се получава логически
сигнал 0. В сыцото време обаче се отпушва транзисторът Т в
МТ и кондензаторът С започва бързо да се разрежда. Щом Ис
достигне доля ото прагово ниво (0,2 Edd), ^S-тригерът в МТ се
превключва отново в състояние 1, <2—0, Т се запушва и конден-
заторът започва да се зарежда. Така в извода I/O се получава
кратък отрицателен импулс (фиг. 5-75 г), който нулира всичкн
тригери в брояча (Qi=Q8=1). При това транзисторите Те~Т1В
се отпушват и в изводите Oi~Oa се получават логически нива 0.
Зареждането на кондензатора С продължава, докато напреже-
нието му достигне гориото прагово ниво (ис =0,7 Edd)- Тогава
/?Х-тригерът в МТ се нулира (Q=l), транзисторът Т се отпу-
шва и процесиге на бьрзо разреждане и постепенно зареждане
на кондензатора С (през резистора R) се повторят. Периодът на
импулсите в извода I/O и входа на брояча СЁ се определи от
продължителаостта на зареждане на кондензатора:
I_f) 9
(5.40)
(времето за разреждане може да се пренебрегне, като за целта се
избират малки стойности на кондензатора С и големи стойности
на резистора R както обпкновено при всички чакащп мултиви-
братори в CMOS изпълнение). Допустимите граница за стой-
ностите на времезадаващите елементи са: 1 kS R 22 MQ и
lOpF^C^lOGO pF. Трябва да се има предвид обаче, че висока
стабилност на честотата се гараитира при Cr-iGOO pF и ТЕ, 5 ps.
Генерирането на импулси се прекратява при положителен им-
пулс на входа С1, който превключва ТУ в състояние 0 и отново
блокира работала на таймера (момент фиг. 5.75 б).
Предвидена е възможност броячът да работи с импулси от
външен източник, конто се подават на извода I/O, като изводът
7?/С трябва да бъде предварптелно свързан към маса. Това запуш-
ва транзисторите Tv Т2. и Т5 и в изхода на инвертора Т3, Tt се
установява висок импеданс независимо от логическото ниво в
изхода Q на МТ. Входпите импулси трябва да имат амплитуда,
равна или близка до Edd, и фронтовете им не трябва да бъдат
по-продължптелни от 1 ps. Типичните стойности на честотата /max
за този режим при различии захранващи напрежения са дадени
в табл. 5.10.
Изводът N от МТ (извод 12 на корпуса на ИС), както и при
таймера 555, може да се използува за модулиране на честотата
на генерираните импулси, като се измени прилаганото към него
напрежение. При подаване на импулси същият вход може да се
използува за синхронизиране на честотата на генерациите с тази
208
иа постъпващите импулси пои
условие, че е спазено съотнсше-
нието
(5.41) Ts!T=m,
Таблица 5.10
edd. '' 2 5 15
/max, MHz 1 6 13
[
където Ts е периоды на син-
хронизтащите импулси, а /л—
цяло число.
За разлика от ИС 7240 в интегралните схеми 7250 и 7260
(пълното им означение е ICM7250 и ICM7260*) тригерите на броя-
ча Бр са обединени в два последователно свързаки делителя на
честота: в ИС 7250 и двага делителя са с коефициент на деле-
не 10 (общ коефициент на делене 100), а в ИС 7260—единият
делител е с коефициент на делене 10, а другият— с 6 (общ кое-
фициент на делене 69). Затова ИС 7260 няма извод О8. Тези ин-
тегрални схеми съдържат и стъпало за пренос (СП, фиг. 5-74),
в изхода'СО на което (извод 15 на корпуса), след като броячът
достигне до състояние 90 (респ. 50), се получава положителен
импулс с продължителност 10 периода на входните импулси. То-
зи извод се използува при последователно евързване на няколко
интегрални схеми 7250 или 7260.
Наличието на изводи от всеки тригер на брояча на импулси
през буферни стъпала с отворен дрейн разширява много възмож-
ностите за приложение на ПС 7240/50/60. Всеки изход О( може
да се използува самостоятелно, като се евърже към Edd през
товарен резистор. Максимално допустимият ток през отпущен
транзистор (Тв4- Т13) е 5 mA. Освен това няколко изхода могат
да се евържат към общ товарен резистор и да образуват така па-
речената схема „точково" (проводниково) ИЛИ за нулези логически
нива: достатъчно е поне един транзистор да е отпущен, за да се полу-
чи нулев потенциал в общата точка на евързаните изходи. Тъй
като честотата на изменение на сигнала намалява във всеки след-
ващ изход (О1ъ-Оя) — два пъти за 7240 и с двойчно-десетична
стъпка за 7250) 60— закъснението между пусковия импулс и поя-
вяването на ниво логическа 1 в отделяйте изходи е различно
(фиг. 5.75 и табл. 5.11). При евързване на няколко изхода в
точково ИЛ! I това закъснение става равно на сумата от закъсне-
нията във включените изходи. Така например, ако се евържат
Ог и О2, точно след време 27' (фиг.5.75), когато О2 стане 1, Ог
се установява в 0 и поддържа това ниво още един период Т, т. е.
/З = 37. По този начин могат да се реализират закъснения от /V
пермоди Т в граничите:
(5.42) N= 14-255 за ИС 7240,
*Гези две схеми нямат аналог в бапотярно изпълнение
14 CMOS — интегрални схеми» ч. I
209
Д/=14-99 за ИС 7250 и
Таблица 5.11
Закъснение иа нивото „1" в отдел-
имте изходи (спрямо пусковия им-
пулс)
Изход 7240 7250 7260
Of Т Т 7
оа 2Т 27 27
о3 4Т 47 47
о4 8Г 87 87
О5 167 107 107
Ов 327 207 267
О? 64 7 407 407
о8 1287 807 —
д/= 14-59 за ИС 7260.
За ИС 7250/60 трябва да се
има предвид също, че с пър-
вите четири тригера могат да
се реализират закъснения само
до 9 Т, а с вторите — респектив-
но до 907 и 507, тъй като ос-
таналите комбинации от състоя-
ния на тригерите са изключени.
Така например закъснението от
127 при тях може да се полу-
чи само при свързване на О2
и О5 (а не на Os и Ов).
Основните режими на рабо-
та на ИС 7240/50/60, конто се
използуват при различните приложения, са:
1. Чакащ мултивибратор (фиг. 5.76). В устойчивого състоя-
иие таймерът е блокиран от логического ниво 1 на входа С1. Тай-
ыерът се задействува от положителен импулс (логическо ниво 1>
Фиг. 5.76. ИС 7240 като чакащ мултивибратор
«а входа Вх. (При едновременно подаване на логическо ниво 1
на входовете TR и С1 приоритет има входът 7/?.). Пусковият
импулс задействува таймера по разгледания по-горе начин, при
което^в^изхода (Изх) се получава логическо ниво 0. Генерациите
210
се прекратяват, когато в изхода се получи отново сигнал 1, кой-
то постъпва на вход С1 (през превключвателя 7\0) и блонира
таймера. При това чакащият мултивибратор изработва отрицате-
лен импулс с продължителност:
Фиг. 5.77. Чакащ мултивибратор от две после-
дователио свързани интегрални схеми 7240
(5.43)
tH =NRC,
където 2V се определи от включените чрез превключвателите
Ki-j-Ke към точковото ИЛИ изходи Oj-r-Og. (При фиксиран вре-
меинтервал превключвателите могат да се заменят с постоянни
връзки.) При необходимост генерираният импулс може да се пре-
крати предварително, като на входа Нул се подаде сигнал с ло-
гическо ниво 1.
211
библиотека
Когато е необходимо, този чакащ мултивибратор може да се
използува за еднократно генериране на импулс при включване на
захранващото напрежрние (например за начално установяване на
различии устройства). За целга трябва да се добави кондензато-
рът С' (показан с прекъсвана линия на фиг. 5.76). При включва-
нето на Edd той не е зареден и подава логическо ниво 1 на вход
ТЕ, с което задействува таймера.
Най-важното качество на тази схема е възможността за зада-
ване времеинтервали в изключителпо широк обхват: от 5 до
255.I05 Sp : 295 дни (за ИС 7240). Този обхват може да бъде уве-
личен, ако се свържат последователно две ИС (фиг. 5.77). Пус-
ковият импулс се подава одновременно и на двете интегрални
схеми. В НС 1 започват да се генерират импулси с период, опре-
делен от времезадаващите елементи R и С. Едновременно с това
по описания по-горе начин на всички изходи Q, се получава
логическо ниво 0. От изхода Qj то постъпва на извода 1^0 на
Фиг. 5.78. ИС 7210 като синтезатор иа честоти
ПС2, който се използува като вход на брояча в нея (изводът RIC
е свързан към маса) и превключва всички тригери, така че и в
Q"4-Qg се получават нива 0. Този момент определи началото на
генерирания импулс (7/зх=0), който се прекратява след /V перио-
212
Таблица 5.12
Изхода, сбързана
Ь тсчкобо
ИЛИ__________
01,0г
0-J , о?
Ol ; 04
32 , ^4
0-( , О3 ,04
Конфигурация на изходните импулси
С-j, 03,04,65
Об О7 Cg
0-j, О4, Os
Об,07,0g
О2,0j,04,65
v6,O7 ,0e
02,04,05
Об >07z0g
04,05,0g
07>0g
213
да на входните импулси на ИС2, т. е. неговата продължителност е
(5.44) f =256NRC.
При това свързване най-голямата продължителност става
65280 RC, което за максимално допустимите стойности на 7? и Се
6528.10е s <*=> 207 години.
2. Генератор на импулси с непрекъснато действие. В този
режим се използува също схемата от фиг. 5.76, но при изключен
превключвател /\0 и свързан към маса вход Нул. Генераторът се
пуска или с положителен импулс, подавай на входа Вх, или авто-
матично при включването на захранващото напрежение—чрез кон-
дензатора С*. Чрез свързване на различии изходи Q14-Q8) в тол-
ково ИЛИ могат да се генерират групи импулси с разнообразии
конфигурации, конто се повтарят периодично. Най-характерните
от тях са показани в табл. 5.12. Периодът на повторение на всяка
конфигурация е равен на периода на сигнала в изхода на най-
старшия тригер. свързан към точковото ИЛИ. а най-малката про-
дължителност на импулсите се определи от периода на изходни-
те сигнали на най-младшия тригер, включен към точковото ИЛИ.
Така например "при свързване на Ot и един от следващите ,по-
старши изходи Ot ще се генерират групи от положителни им-
пулси с ширина Т и коефициент на запълване 0,5, като броят
им във всяка трупа е 21~2 , а интервалът между две групи —
(2/—1 4-1)7'. Това се обуславя от блокирането на схемата точко-
во ИЛИ от изхода Ot за времето, докато Oi =0 (tKn=Tl2—2l~1T).
Периодът на повторение на конфигурациите е съответно Tt —2l Т.
В този режим работата на таймера може да се управлява от
външен източник на положителни импулси, конто се подават на
извода Вх — за започване на генерациите и на изхода Нул — за
спирането им.
3. Синтезатор на честоти (фиг. 5.78). При това свързване,
когато се включи захранващото напрежение (момент 7lt фиг. 5.78 б),
кондензаторът Сг се зарежда през резисторите 7?г и и полу-
ченият положителен фронт на входа TR пуска генератора. Логи-
ческото ниво в изхода става нула и кондензаторът се разре •
жда през Rt. След време Tt =NT (N се определи от включени -
те превключватели по описания по-горе начин в изхода
се получава логическо ниво 1 (момент t2, фиг. 5.78 б). Постъп-
вайки на входа С/, това ниво преобръща тригера ТУ (вж. фиг. 5.74),
спира генерациите и установява всички тригери в таймера в със-
тояние 1 (състоянието на /?5-тригера в МТ не се променя, тъй
като в този момент той е в състояние 1 и кондензаторът С се
зарежда). Кондензаторът Сг започва да се зарежда през резистора
7?! и когато напрежението му (подавано на входа TR) достигне
логическо ниво 1, ТУ се превключва отново, като преминава з
състояние 1. Състоянието на тригерите в брояча обаче не се про -
214
меня, докато не завърши зареждането на кондензатора С (в мо-
мента /3=^2тТ'), след което процесите се повтарят. Така се ге-
нерират периодични импулси с продължителност Т = RC и с про-
грамируема честота.
(N може да се задава в граничите, посочени в 5.42).
Ако превключвателят f(0 се затвори, схемата може да се из-
ползува като програмируем делител на честота за външни им-
пулси, постъпили на извода Вх.
За да работи устройството правилно, необходимо е импулсът,
подавай на входа TR, да закъснява спрямо този, подавай на вхо-
да С1 най-малко с 2p,s. Освен това, тъй като броячът, образуваа
от тригерите, е асинхронен, максималното закъснение между из-
ходния импулс на последний тригер и съотвегния входен импулс
достига до 2ps (при 5V). За нормалната работа на устрой-
ството сумата от тези две закъснения трябва да бъде по-малка от
лоловината период на входните импулси, поради което максимал-
ната честота на тези импулси (при £dd=5V) е около 100 kHz,
т. е. в този режим бързодействието е значително по-ниско от
възможностите на включения в схемата брояч (вж. табл. 5.10).
215
ГЛАВА ШЕСТА
АНАЛОГОВИ ПРИЛОЖЕНИЯ НА
CMOS ИНТЕГРАЛНИТЕ
СХЕМИ
6.1. АНАЛОГОВИ УСИЛВАТЕЛИ С CMOS ЛОГИЧЕСКИ ЕЛЕЛГЕНТИ
Наличието на два транзистора с противоположен тип проводи-
мост на канала в схемата на CMOS инвертора позвътява успеш-
ного му използуване и като аналогов усилвател1. Въпреки че по
никои параметри този усилвател отстъпва на произвежданите ИС
с операционки усилватели, той притежава никои уникалки качества,
произтичащи от специфичните особености на CMOS елементите:
високо входно съпротивление, голям размах на изходното напре-
жение и др. Прплагането на CMOS аналоговия усилвател е осо-
бено изгодно, когато трябва да се работи с едно захранващо
напрежение или когато се налага усилване на сигнали от цпфрови
устройства (така се получава унифициране на елементната база на
тези устройства). Б такива случаи обикновено се включват неиз-
ползуваните ЛЕ от някой корпуси.
При работа в логически устройства изходното наг.режение на
CMOS инвертора се превключва от 0 до Edd и обратно, като е
желателно времето на това превключване, т.е. задържането в преход
ната облает на предавателната характеристика, да бъде минимал-
но. При използуването му като аналогов усилвател, обратно, ра-
ботната точка трябва да бъде установена именно в тази облает
на предавателната характеристика, като наклонът на характерис-
тиката в работната точка определи коефициента на усилване на
усилватели за малки промен.тивотокови сигнали. На фиг. 6.1 е
показана зависимостта на коефициента на усилване от постоянного
напрежение, подавано на входа на усилватели. Както се вижда,
поради голямата стръмност на предавателната характеристика
зависимостта има много остър максимум, т. е. висок коефициент
на усилване се получава в една много тясна облает на изменение
на входного напрежение. По тази причина установяването на ра-
ботната точка с помощта на постоянно напрежение, подавано на
входа на инвертора от външен източник (например от съпротиви-
телен делител, евързан между EDd и маса), е непрактично: поради
широкия толеранс на предавателните характеристики на различни-
1 Освен инвертори могат да се използуват и ЛЕ И-НЕ или ИЛИ-НЕ, като
входовете им се евържат паралелно.
216
те ЛЕ (вж. фиг. 1.28) би се наложило индивидуално подбиране
на преднапрежението за всяка отделка интегрална схема.\Това се
йзбягва, като за установяване на работната точка между входа и
изхода на инвертора се включва резистор (фиг. 6.2). Поради ви-
сокото входно съпротивление
на CMOS ЛЕ през този рези-
стор не протича ток, «Вх = Иизх
и работната точка се устано-
вява автоматично в пресеч-
ната точка на предавателна-
та характеристика и права-
та нЕХ=ивзх(т. Л, фиг. 6.2 6).
За съществуващия толеранс
на напрежението на превключ-
ване на ЛЕ (17п ^ (03,4-0,7)
Edd) тази .работна точка оси-
гурява коефициента на усил-
ване, близъкдо максималния.
Ако се налага работната точ-
ка да се установи точно в по-
ложение «изх= Edd!2, това
dB, К
Фиг. €.1. Изменение па коефициента на-
усилване в зависимост от косточиното
напрежение на входа
може да стане, като на входа на
ЛЕ се свърже допълнителен резистор към Edd или маса (показано с
прекъсната линия), при което през R протича ток и wBX=EzzB3X(npa-
ви 1 и 2 на фиг. 6.26). Установязапето на работната точка само
с помощта на резистора R има допълнителното предимство, че
веригата за преднапрежение пе копсумира ток.
Фиг. 6.2. Усилвател с CMOS инвертор
схема » б) работна точка
При така установената работна точка са отпушени и двата
транзистора и усилвателят работи в режим клас А. Състоянието
на системата е устойчиво: ако например входного напрежение за-
почне да спада, изходното напрежение на инвертора нараства и
217
ярез резистора R компенсира това спадане — обратната връзка е
отрнцателна. При изменение на захранващото напрежение работ-
мата точка се мести (тъй като се измества предавателната харак-
теристика), но запазза положението си върху тази характеристика,
Фиг. 6.3. Зависимост на коефициента на усилва-
не от честотата
(например отговаря винаги на Цц3х=£Ъо/2). При изменение на
температурата работната точка е доста стабилна, тъй като преда-
вателната характеристика се мени много слабо (вж. разд. 1-3-8)ч
Границите на допустимите изменения на захранващото напре-
жение, когато^ ЛЕ се използува като усилвател. се отличават от
каталожните Дании. Така например Есат1п при работа в логически
.схеми се определи от максималното прагово напрежение на MOS
транзисторите и обикновено е 3 V. При него обаче превключването
на инвертора става, без да настъпва едновремеино отпушване и
на двата транзистора. Когато инверторът се използува като усилва-
тел, това е недопустимо, поради което Edd трябва да е по-високо
ют сумата на праговите напоежения на PMOS и NMOS транзис-
тора. Това изискване обикновено се удовлетворява при Edd™ ^4V„
Максималната стойност на Edd често се ограничава от изискване.
то токът през двата отпушени транзистора да не превишава
10 mA—-в съогветствие с максимално допустимия ток през все-
ки извод на NC.
Честотните свойства на усилвателя с CMOS ЛЕ зависят от
захранващото напрежение. На фиг. 6.3 са показани зависимостите
>на коефициента на усилване от честотата при различии стойности
на захранващите напрежения за усилвател без обратна връзка,
•изпълнен с 1/6 74С04. Вижда се, че по своите честотни свойства
този усилвател не отстъпвз и даже превъзхожда някои биполярни
операционки усилватели.
Линейиостта на усилването се определи от линейността на пре*
218
давателиата характеристика в непосредствена близост до работ-
«ата точка. Поради съществуващата разлика в параметрите на Р
•и N MOS транзисторите обаче тази линейност не е особено висо-
«а. Тя е още по-лоша при усилвателите, пзползуващи ЛЕ (в ив-
юм .
Фиг. 6.4. Ьсилвагел с коефициент на усилва-
не 10
Фиг. 6.5. Промен ливотоков усилвател с три инвертора
верторно евързване), поради допълнителната асиметрия на после-
дователно и паралелно евързаните транзистори. При това не
особено високият коефициент на усилване на усилвателя без
обратна връзка — от порядъка на 100 — не позволява значителното
й подобрение чрез въвеждане на отрнцателна обратна връзка. Един
възможен изход е последователното евързване на няколко (нече-
тен брой, за да се получи отрнцателна обратна връзка) инвертора
и обхващането им от обща верига на обратната връзка. Така кое-
фициентът на усилване без обратна връзка се повишава и дъл-
бочината на отрицателната обратна връзка при зададен коефициент
на усилване (с обратна връзка), а оттам и линейността нарастват.
На фиг. 6-4 е показан усилвател от този тип с коефициент на
усилване 10, използуващ три последователно вклгочени инвертора.
При това евързване обаче трябва да се има предвид, че ако пре-
давателните характеристики на отделните инвертори се различават
чувствително, те ияма да се установят в работни точки, отцова-
рящи на максималния им коефициент на усилване, и общият кое-
фициент на усилване ще бъде по-нисък от произведението на
максималните коефициенти на усилване на отделните инвертори.
Затова при променливотокови усилватели се препоръчва [47] свърз-
ването, показано на фиг. 6.5, при което всяко стъпало получава
нндивндуа.тио преднапрежение и работи с коефициент на уенлва-
219
не, близък до максималния. Общият коефициент на усилване се
определи от израза
(6.1)
1
1+
Фиг. 6.6. Изаолзуване на CMOS
инвертор като крайно стъпало
на биполярен операционен усил-
вател
който при /<дК2Л’^>1 дава
RE
Тук Tfj, /<2 и /<3 са коефициентите
на усилване на отделяйте стъпала.
Тясната облает на линейно усил-
ване на CMOS усилвателите позволя-
ва тяхното успешно използуване ка-
то прагови усилватели. За целт-а ра-
ботната точка следва да се установи
в хорпзонталните участъци на преда-
вателната характеристика чрез пода-
ване на външно напрежение (напри-
мер т. А'", фиг. 6.2).
Едно много полезно аналогово
приложение на CMOS инвертора е
включването му като крайне стъпа-
ло на биполярен операционен усилва-
тел (фиг. 6.6)*. По този начин операционният усилвател е прак-
тически ненатоварен в изхода си, а максималният размах н> из-
ходното напрежение може да достигне захранващото напреже-
ние. Това е особено важно, когато устройството работа при ба-
терийно захранване. Максималният изходен ток при усилване
на променливотокови сигнали е около 5 mA. За увеличаването
му могат да се евържат паралелно входовете и изходите на ня-
колко инвертора или (както бе отбелязано вече) ЛЕ И-НЕ, или
ИЛИ-НЕ, евързани като инвертори. Последните позволяват да се
увеличи токът през товара само от единия захранващ източник —
двувходовия ЛЕ И-НЕ — до 10 mA от източника Едд, а двувходо-
вият ИЛИ-НЕ — до 10 mA от Ess- Те обаче могат също да се
евързват паралелно за осигуряване на симетричии товарки въз-
можпости от двата токоизточннка (EDD и Ess — фиг. 67). Тук
към изхода на операционния усилвател са евързани две интеграл-
ни схемн — едната с 4 ЛЕ И-НЕ (например 74С00), а другата—
с 4 ЛЕ ИЛИ-НЕ (например 74С02), като всички техни входове и
изходи са евързани паралелно. Така се осигурява изходел ток
около 50 mA при максимален размах на напрежението около ±6 V.
*Стойностите на резисторите в делителя за обратиата връзка се избират
во приети» га операциоините усилватели начни.
220
CMOS инвертори, работещи в линеен режим, се използуват и
за генериране на сигнали..,За целта се осъществява честотно за-
висима (селективна) положителна обратна връзка. По този начин
могат да се генерират синусоидалии сигнали (фиг. 6.8) с размах,
Фиг. 6.7. Увеличаване на изходния ток
чрез използуване на CMOS ЛЕ като
крайно стьпало па биполярен опера-
ционен усилвател
близък до стойността на захранващото напряжение, но не с осо-
бено висока линейнссг. Показаната на фиг. 6.8 схема използува
три инвертора и три Г-образни RC филтьра. Честотата на гене-
рациите за тази схема се определи с израза
^•2) 3,3 RC ‘
Схемите с положителна обратна връзка намират по-широко
приложение за генериране на правоъгълни импулси с висока че-
стотна стабилност, като положителната обратна връзка се осъ-
ществява през кварцов Кристал (вж. фиг. 5.62, 5.63 и 5.64). При
това поради сравннтелно стръмните фронтове на генерираните
221
сигнали консумираната мощност е значително по-ниска (двата
транзистора са отпушени едновременно за време, много' по-малко
от периода на генерациите).
В последно време се предлагат и CMOS операционки усилва-
Фиг. 6.8. Генератор на синусоидално напрежение с CMOS ин-
вертори
Фиг. 6.9. CMOS операциокен усилвател (1/4 14573)
тели (ОУ) в интегрално изпълнение. На фиг. 6.9 е показана схе-
мата на ОУ от интегралната схема 14573 (на фирмата Motorola).
Транзисторите Ti-i-T5 образуват входния диференциален усилва-
тел, а Те и 7\ — изходното стъпало. Действието на схемата е
аналогично на това на биполяриите ОУ. Така например при нара-
стване на напрежението на инвертиращия вход (Вх (—))транзисторът
Тй се запушва по-силно, токът през веригата намалява и потен-
циалът в т-А нараства (става по-близък до Edd}, а този в т.В се
понижава. Това запушва по-силно транзисторите 7\ и Тя и потен-
циалът в т. D нараства, за което спомага и по-силното отпушва-
не на Тв. В резултат на това транзисторът Tg се отпушва още
повече и изходното напрежение се понижава. Кондензаторът С
222
осигурява местна отрицателва обратна връзка срещу самовъз-
буждаве (т.нар. вътрешна компенсация).
Характерна особеност на схемата е. че токът през двете стъ-
пала може да се задава външно—чрез входа „Упр. на тока",
конто се евързва през резистор с желаната стойност (7?) към ма-
са (както е показано с прекъевана линия на фигурата). При това
от един вход се управляват два ОУ (от общо четири в корпуса
на ИС). Резисторът R определя някой основни параметра па тези ОУ:
— тока (/s), протичащ през двата ОУ:
£ DD 1 .
П? ’
напрежение (77ОН)
= 4 Is Rt‘,
(6.3) Is ™
— максималното изходно
(6.4) U(M
— скоростта на изменение на изходния сигнал (S7?)
(6.5) • SR [V/ps]~0,05 7S [рА].
Тук /?т е товарного съпротивление, включено между изхода
и маса- Когато от (6.4) за Uон се получи стойност, по-голяма ИЛИ’
равна на Edd, действителната максимална стойност на изходното
напрежение ще бъде близка до Edd-
Както се вижда, като се променя стойността на резистора R,
може да се регулира консумираният ток от ОУ (вж. (6.3)), но
колкото този ток е по-малък, толкова повече намалява и бързо-
действието на усилвателя (вж. (6.5)). Когато никоя двойка ОУ не
се използува, изводът „Упр. на тока“ трябва да се евърже към
Edd, за да се намалн консумацията. ОУ с възможност за управ-
ляване на тока се наричат от пронзводителите „програмируемЩ
(programmable).
Коефициентът на усилване без обратна връзка на този ОУ е
голям—типичната стойност при 7s=5(Jp.A е 70*30 000 (90 dB).
Важни предимства на ОУ са високото входно съпротивление и нис-
ката консумирана мощиост при достатъчно добро бързодействие..
На основата на разгледания ОУ се произвежда и CMOS ком-
паратор (фиг. 6-10). При него в изхода са включени още два ин-
вертора (Т^ч-Тц), конто повишават допълнително коефициента на
усилване (96 dB при Is =50 рА) и осигуряват нормални изходни
логически нива. Четири такива компаратора се съдържат в интег-
ралната схема 14574, а два ОУ от разгледания тип (фиг. 6.9) и.
два компаратора— в интегралната схема 14575.
Доста голяма трупа операционни усилватели в CMOS иитегра-
лно изпълнение произвежда и фирмата Texas Instruments1 [65j.
Основните им параметри са показани в табл. 6.1. Както се вижда,
някой от усилвателите могат да работят при много ниски захран-
ващи напрежения (1 и 2V). За удовлетворяваие на изискванията
* Те аосят ващитеното търговско яаимеиованте Lin CM0S.
223
на различните приложения са предвидени три възможни стойности
на коисумирапия ток: Н (High)-висока консумация, М (Medium)—
—средна консумация и L (Low)—ниска консумация. При ИС, съ-
държащи само един ОУ, консумираният ток се управлява от до-
Фиг. 6.10. CMOS компаратор (1/4 14574)
пълнителен извод (фиг. 6.11,-: ниска консумация се осигурява, ко-
гато този извод се евърже към Edd', висока—когато се евърже
•към*маса, а средна консумация се получава, когато на този шход
се подаде напрежение със стойност между маса и Edd, напри-
мер при Edd— 10V то може да бьде в границите от 0,8 до 9,2V.
Останалите ИС (съдържащи два или четири ОУ) се нроиз-
веждат в три варианта в зависимое г от копсумацияга: 252, 25L2,
25М2, 272, 27L2, 27М2, 254, 25L4, 25М4, 274, 27L4 и 27М1. Ко-
гато в означекието па ИС липсва буква, се подразбиргт варианты
с висока консумация, а буквите L и М определят посочените по-
тере варианти. (За ОУ 261, 262 и 264 в [65] са дадени предва-
рителни данни, от конто само се разбира, че ОУ 261 е с външ-
но управление на тока).
М Консумираният ток е тясно свързан с бързодействието и с
коефициента на усилване на ОУ: при по-мальк Idd спада бързо-
действието (намаляват се честотата flt при която коефициентът
на усилване става 1 и парамстърът SR), а се увеличава коефи-
циентът на усилване без обратна връзка К.
От фиг. 6.11 се вижда, че диференциалният усилвател не се
.различава съществено от показания на фиг. 6.9. Добавени са са-
мо (при ИС, съдържащи един ОУ) изводите (Л4 и Д7а) за ком-
пенсиране на входното напрежение на несиметрия (£710), като
между тях се включва потенциометър по показания на фигурата
224
Т а б л и ц а 6,1
CMOS операционки усилватели на фирмата 'lexas Instruments
1 1 Брой изводи на корпуса <o воо§ — СЧ СЧ - «5=0 -ООсо" - -S - . _со°оао _ СО СО QQ GO ~ - - - „ _оооо — СЮ со о 00 ОО to ~ - —' —< СЮ 00 ^0
Тип корпус (фирмено оз- начение) с, а, сц а, . . Q Q Q Q Q Q Q оГ Q
ЭИ « АО J0dg лвахфо HadAxedanmi —< СЧ —< СЧ -ф —. СЧ и и с ~ UUU SSS
К * (в ХИЛЯ- ДИ) при ре- жим Н М L ООО С-' о о ООО 000 LQ Ю lO LQ LQ 1О ООО оо о со ОО 00 СО СЮ оо сч сч CS СЧ см СЧ ООО о о
^10. mV за тип — АВ счсчсчсчсчсчсчсчсч о «О lO to Ю to LO lO lO ooooooooo
S7? V/(<s при режим НМ L ooo_ ooo_ ООО о’ о о QtD'A о о о о о” О ООО Л^.^.04 сч сч
fj , MHz прн режим Н М L о” о о' О сГ о Г- Г-Г-- с- с- г- о“ О О О с о сю со СО rococo сч сч" с-Г сч' сч" сч"
<7<71 ей аинз1гнвс!пА S 1 S 1 1 3 1 1
DD1 при режим Н ML 1000 150 10 1 f\(\C\ 1 СП 1 0 i 1000 150 10 2500 2500 2500 1000 150 10 1000 150 10 1000 150 19
<$> хеш Cl iq шш CDOCDOCDCDCOCDCD —« •—• —-> •—< т—< —• < —— счечсчсюёогю
i Гип ИС сч —сч — СМ 1 LOLOLOOtDcOb-.t'-F'-' СЧСЧСЧСЧСЧСЧСЧСЧСЧ ooooooooo -J -J -J н-З J _з _J Е-’Е—1Е—'НН НННН 1
45 CMOS — интегрални схеми, ч. I
Q
Ч?
225
начин. В зависимост от стойността на Ulo операционвиге усилва-
тели се разделят на три групп (вж. табл. 6.1), конто се различават
по доп ьлнителната буква след цифровия код: когато няма бук-
ва £/10= 10 mV; а буквата А определи £71О=5 mV; а буквата В—
£71О=2 mV.
Операционните усилватели се произвеждат за работа в три
температурим обхвата: военен (М) — от —55 до 4-125°С, инду-
стриален (I) — от —40 до +85СС и търговски (С) — от 0 до
+70°С.
Разгледаните операционни усилватели се произвеждат в раз-
личии корпуси, показани в табл. 6.1 и Приложение V.
По основните си параметри операционните усилватели в CMOS
ингегрално пзпълнение не отстъпват на биполярните, като ги пре-
възхождат с много по-голямото си входно съпротивление (до-
1012 Q) и с no-ниската консумирана мощност.
6 2. АНАЛОГОВ!! КЛЮЧОВЕ
При разглеждането на основните CMOS елементи беше споме-
нато (вж. раздел 1.2), че предаващият елемент (фиг. 6.12) се на-
рича често и аналогов ключ поради възможността Да бъде изпол-
226
зуван за превключване както на логически, така и на аналогови
сигнали. От тази гледна точка неговите основни параметри са съ-
противленията му в изключено и включено състояние. Първото
се определи от съпротивлението на запушеиите MOS транзисто-
2000
4800
1000
500
Фиг. 6.12. Предаващ елемент (ана-
логов ключ) —1/4 4016
Фиг. 6.13. Зависимост на съпротив-
лението на включения аналогов
ключ от входного напрежение (за
ИС 401 о)
ри, което, както е известно, е много високо -— от порядъка на
Ю’Q н повече. Съпротивлението при включено състояние се оп-
редели от съпротивленията на паралелно включените отпушени
транзистори. На фиг. 6.13 [22] е показано как се изменят тези
съпротивления при £Ьд=±5 V, Ess =—5 V и товарно съпротив-
ление RT = 10 кй. (В този случай напреженията на гейтовете са
UG1——5 V, «62=4-5 V.) Внжда се, че NMOS транзисторът Т2
има най-ниско съпротивление при uBf.=Ess, a PMOS транзисторът
Тг — при u^ — Edd. Съпротивлението на ключа (показано с плът-
на линия), макар и сравнително ниско, се измени чувствително —
от 250 до 1 000 Я. Това е един съществеи недостатък на анало-
говия ключ 4016. (ИС 4016 съдържа 4 аналогови ключа от раз-
гледания тип — фиг. 6.12.)
За да се избегне изменението на съпротивлението на включе-
ния ключ, се използува модификация на основната схема — фиг.
6.14. При нея подложката на N транзистора се включва не
към Ess, а към изхода на допълнителнвя инвертор Т3—7\. При
Л=0, когато аналоговият ключ трябва да бъде изключен. 4=1,
транзисторът 1\ е отпушен, подложката на транзистора Т2 полу-
чава потенциал Ess и Г, е запушен. При Л = 1 обаче транзисто-
рът Т3 е отпушен и през него тази подложка се свързва с вход-
ного напрежение. При такова свързване съпротивлението на N
трзнзисторз нзряствз много по-озвно с изменението нз г^вх (фиг.
6.14 б), а съпротивлението при включено състояние се измени
много по-малко — с около ±15% от средната стойност (конто
227
е 300—400 Q). Тази схема е използувана в ИС 14016 на фирмата
Motorola (четири аналогови ключа в един корпус'.
Още по-добри резултати се получават, ако свързването на
подложката на Т2 с входного напрежение се извърши не през
Фиг. 6.14. Аналогов ключ 1/4 14616
а) схема; б) зависимое? на съпротивлението на включения ключ от входно-
то напрежение
един PMOS транзистор (в случая Тд — фиг. 6.14 а), а през до-
пълнителен аналогов ключ (Т3—Т5, фиг. 6.15), койго се включва
заедно с основния. Тази схема се използува от почти всички про-
изводители на апалоговия ключ 4066. Типичните зависимости на
съпротивлението при състояние включено от входного напрежение
при тези ключове за различии захранващи напрежения са пока-
зани на фиг. 6.16 [25]. Както се вижда, при захранващо напреже-
ние 10 V {Edd—£’ss=10 V) съпротивлението на затворения ключ
е около 100 Q, а при 15 V — само 50—70 S, което е една твър-
де ниска стойност.
Всички разгледани аналогови ключа са напълно симетрични,
поради което названията вход и изход са условии. Затова и по-
вечето производители в каталожните си материали означават и
двата входа с IN/OUT, т. е. вх/изх.
Важен параметър на аналоговите ключове, характеризиращ че-
стотните им свойства, е времето на закъснение на сигнала при
разпространението му от входа до изхода на ключа. То се дефинира
при определено товарно съпротивление в изхода на ключа и при
зададени фронтове на входного напрежение, като зависи от за-
хранващите напрежения EDd и Ess Дължи се главно на разпре-
делените капацнтети на сорса и дрейна към подложката и на
капацитета между сорса и дрейна, конто се влияят от Edd и Ess.
228
Стойностите на тези капацитети са съответно от порядъка на
54-8 pF, 54-9 pF и 0,5 pF. Обикновено времето за разпростране-
ние на сигнала от входа до изхода е 50—100 ns1. То нараства
при понижаване на захранващиге напрежения.
Фис. 6.15. Аналогов ключ ИС 4066
Фиг. 6.16. Зависимост на съпротивлението на вклю-
чения ключ от входного напрежение (за ИС 4066)
1 Различимте производители дават различии стойности за този параметър в
зависимост от условията, при конто провеждат измерването му.
229
* Прех&ърденэ
i напрежение
Фиг. 6.17. Зависимост на амплитудата
на прехвърления сигнал от честотата
(ИС 4066)
Едно странично явление при използуването на аналоговите
ключове при по-високи честоти е прехвърлянето на сигнал от
входа на един ключ към изхода на друг, разположен в същия
корпус (crosstalk signal). Това явление започва да става забеле-
жимо при честоти, по-високи
от 100 kHz. Амплитудата на
прехвърляния сигнал зависи
силно от честотата (фиг. 6.17),
а също така и от захранва-
щите напрежения и външни-
те съпротивления, включени
към входа и изхода на клю-
ча.
При практическото изпол-
зуване на аналоговите клю-
чове трябва строго да се
спазва ограничението
(6 6) Ess,
т. е. комутираният сигнал не
трябва да превишава захран-
ващите напрежения. В про-
тивен случай аналоговият
ключ може да излезе от строя поради поляризирането на някои
от PN преходите на транзисторите му в права посока. Максимал
но допустимият комутиран ток е от порядъка на 10 mA.
Ценните качества на ключовите елементи обуславят не само
тяхното широко използуване в ИС със средна и голяма степен
на интеграция (тригери, броячи, преместващи регистри и др.), но
и най-разаообразните им приложения в различии електронни ус-
тройства [21, 46]. Някои характерни примери са дадени в
табл. 6.2.
6.3 АНАЛОГОВИ МУЛТИПЛЕКСОРИ - ДЕМУЛТИПЛ ЕКСОРИ
В съчетание с логически елементи аналоговите ключове се из-
ползуват за синтезиране на по-сложни устройства в CMOS инте-
грално изпълнение — аналогови мултиплексори и демултиплексори.
При мултиплексорите няколко аналогови сигнала се превключват
към един общ изход, а при демултиплексорите — един аналогов
сигнал се превключва към няколко изхода. Поради посочената си-
метричност на аналоговите ключове и двете функции се реализи-
рат с едни и същи устройства, като само се разменят местата на
входовете и изходите. Йзбирането на отделяйте канали (ключове)
става чрез задаване на определени комбинации от логически сиг-
230
231
Продължение на табл. 6.2
Схема
Фиг. 6 20
Действие на схемата
। Цифрово управление на коефициента на усилване на опе-
'рационен усилвател. В зависимост от подавания цифров код
на входовете от дешифратора Д се включва един от
j аналоговите ключове (M=2N) и пеобходимият коефи-
j ниент на .усилване се задава посредством съответния резистор
R/(i—l~'M) K=Rt/R. При подгване на ; воично кодиргно
число (/_} киефиц ентът иа усилване може да се измена обрат-
но пропорционалю на това число (K = R/R'L\ като за целта
съпротивленията трябва да имат стойностите RT=R, Pi=R/2l
Rz=Rft и • -Rn = /?/2'v—1. В този случай дешифраторът
става излишен и входовете Аг 4- AN управляват непосредстве-
но ключовете , като с помошта на N ключа се осигу-
ряват 2-V различии коефициента на усилване. За получаване
на коефициент на усилване. пропорционален на задаваното
двоично число (K=LR/R'), bi в веригатэ на обратната връзка
трябва да се включи преобраз,вателят от фиг. 6,.8. За нор-
малната работа на тези схеми захранващите напрежения на
операционния усилвател ис трябва да превишават EDD и Ess
на аналоговите ключове.
Цифрово управление на активен фи.ппър. Схемата действува
аналогично иа тази от фиг. 6.20, като тук се превключват коп-
дензаторпте. За управление с двоично кодирани числа може да
се използува схем та от фиг. 6 '8.
Продължение на табл. 62.
Схема Действие на схемата
г Цифрово управление на честотата на генериране на им пулей. В схемата на мултивибратора от фиг. 5.47 е включен цифрово управлявап капацитет. За изменение на периода пропорционалпо на задаваното двоич- но число може да се използува схемата от фиг. 6.!9.
Цифрово упраблябаи капацитет R • 1- — Q “0
Фиг. 6.22
Ы
Д?
Фиг. 6.23
Генератор на линейно нарастващо напрежете (интегра-
тор'). На ипвертирашия вход на усилватели е подадепо по-
стоянно напрежение — 1 Докато апалоговнят ключ е изклю-
чей, кондензаторът се зарежда и изходното напрежение на-
раства линейно. При включване на аналоговня ключ К конден-
заторът веднага се разрежда и низх««0. За нормалпага работа
па схемата трябва да се спазва условием EDD>E>I:SS.
Продолжение на табл. 6.2
234
Схема
Действие на схемата
Интегратор с регулируема еремеконстанта. При постоян-
но включен аналогов ключ К. времеконстантата на интегрпране
е t=RC. Ако /Ссевключва и изключва, кондензаторът ше се
зарежда само когато К е включен. Тогава еквивалентната вре-
меконстанта ще бъде текв=т/5, където 5=т ъкл/Т е коефи-
циентьт на запълване на импулсите, управляващи аналоговня
ключ и показва каква част от периода Т последният ще бъде
включен. За нормалната работа на схемата е необходимо
така че дискретного нарастване иа напрежението на конденза-
тора да става с достаточно малка стъпка.
Фиг. 6.25
Получаване на дискретны стойности на непрекъсната ве-
личина. Аналоговият ключ К се включва за кратки интервали
от време, през г конто напрежението на кондензатора С се
изравнява с входното. През останалото време (К е изключен)
то се запомни от кондензатора. Точността и продължителността
на запомнянето се огранич;ва от входното съпротивление на
усилвателя, капацитета на кондензатора и неговия утечен ток.
За нормалната работа на схемата твябва да се спазва условие-
то ^DO = Ubx —^55'
Продолжение на табл. 6.2
Схема
Действие на схемата
Фиг. 6.26
А но логова закъснителна линия. Използува се разглежда-
ният в схемата от фиг. 6.25 принцип, като зарядът от един
кондензатор се прехвърля към слелващия при всеки тактов
импулс. За целта нечетните и четните ключове се управляват
противотактово от находите Q и Q па мултпвибратора М —
когато е.нните са включени, другите са изключени и обратно.
Общото закъснение на аналоговня сигнал е
(6.7) =
където f е честотата на генерираните от мултивибратора так-
тови импулси, а I — броят на четните (нечетните) аналоговн
ключове. За нормалното предаваие на формата на аналоговня
I сигнал тази честота трябва да е неколкократно по-внсока от
честотата на изменение на самия сигнал.
б)
* БИСОК ИМПЕДАНС
фиг. 6.27. Осемканален мултиплексор (ИС 4051)
®) схема? 6) таблица иа истииност
Фиг. 6.28. Два четириканални мултиплексора (ИС 4052)
с) схема j б)Хтаблица на .истинност
у
ВИСОК ИМПЕДАНС
236
шали на входовете за управление на интегралната схема. На фиг.
€.27 е показана блоковата схема на осемканален мултиплексор-де-
мултиплексор (ИС 4051) и неговата таблица на истинност. В за-
вйсимост от подадената комбинация от логически нива (т.е. от
-Фиг. 6.29 Три двуканални мултиплексора (ПС 4053)
а) схема ; б) таблица на истинност
Б)
*ВИССК ИМПЕДАНС
двоичного число) на входове 1-е А, В и С двоичният дешифратор 1
от 8 дава подходяще логическо ниво на един от изходите си и
включва един от ключовете Ко ч- Ki който евързва съответния
извод X{i -i- АТ с извода X. Голямо удобство представлява преоб-
разувателят на ниво, който позволява на входовете А, В и С да
се подават логически сигнали с ниво 1, равно на EDD, и ниво 0,
равно на Ess (най-често Ess = 0 V), за да се комутират напреже-
ния EDD~^>ti> Еее, като ограничителното условие е Edd — Еее ==
= 15 V. Предвиден е извод за забрана /, чрез който при / = 1 се
изключват всички ключове, те. в изхода (или изходите) се уста-
новява висок импеданс.
Аналогична структура имат ИС 4052 — двэен четириканален
мултиплексор-демултиплексор (фиг. 6.28) и ИС 4053 — троен дву-
канален мултиплексор-демултиплексор(фиг. 6.29). Съпротивлението
на аналоговите ключове във включено състояние и за трите ин-
237
тегрални схеми има типична стойност 60 Q (при разлика Edd —
—Еее= 15 V), 80Q (при разлика 10 V) и 350 Q (при разлика 5 V).
Подобна структура има и интегралната схема 4067 (фиг. 6.30)—
шеснздесетканалеи мултиплектор-демултиплектор. В нея обаче не
Фиг. 6.30. Шестнадесетканален мултиплексор-дем ултиплекс< р (НС 406?)
а) схема; б) таблица на истииност
А в с . ВКАКМСН J ключ |
0 0 0 с 0 Ко 1
1 0 0 0 0 «1 |
0 1 0 0 0 Kz 1
1 1 0 0 0 |<з (
0 0 1 0 0 к« у
1 0 1 с 0 «5 t
0 1 1 0 0 К6 h
1 1 1 0 0 К 7 Р
0 0 0 1 0 |<в 1
1 0 0 1 0 к9 ?
0 1 0 1 с к,о
1 1 0 1 0 К11 1
0 0 1 1 0 Kl2 ?
1 0 1 1 0 К-.Э |
0 1 1 1 с Км |
1 1 1 1 0 К15 1
X X X X 1 НЯ11П *
е включен преобразувател на логическо ниво, поради което тя
може да превключва само напрежения в границите Edd ~>и> Ess-
Съпротивлението при включен ключ е сыцото като]при разгледа-
ните по-горе три схеми.
Подобно е предназначението на ИС 4529, която представлява
двоен четириканален мултиплексор-демултиплексор. Отличителна
особеност на тази ИС е, че има и два входа за стробираие (Sx и
Sr, фиг. 6.31 а). Това дава възможност за използуването й и ка-
то осемканален мултиплексор-демултиплексор — фиг. 6.31 б, при
което изходите X и Y се свързват накъсо.
238
16
Включени
А в Sx Sx клюмобе РеЯ<им
0 0 1 1 и Ко. Ко
1 0 1 1 >К" о
0 1 1 1 I II К2, К2 2 х 4 КОНО/
1 1 1 1 Кз, к;
0 0 1 0 ко
1 0 1 0 к;
0 1 1 0
1 1 1 0 к'з о
0 0 0 i ко о о
1 0 0 1 к" 03
0 1 0 1 к“ к
1 1 0 1 к:
X X 0 0 ВИ* __ 1 J
*Висок импеданс
Фиг. 6.31. Два четириканалнн мултиплексора-демултиплексора със стробираие
(ИС 4529)
а) схема ! таблица их истин вост
239
ГЛАВА С Е Д МА
CMOS ИНТЕГРАЛНИ СХЕМИ С ВИСОКО БЪРЗОДЕЙСТВИЕ
7.1. ТЕХНОЛОГИЧНИ ОСОБЕНОСТИ
Както беше казано във въведението, почти всички производи-
тели предлагат вече и CMOS ИС с много по-високо бързодейст-
вие от произвежданите досега. Обикновено за тях се използува
съкратеното означение HCMOS (от англ. High Speed—висока ско-
рост), а някои фирми (например RCA) ги наричат QMOS (от англ.
•Quick—бърз). Качественият скок в параметрите на това ново по-
коление интегрални схеми се дължи главно на усъвършенству-
ването на технологията на тяхното производство.
Преди вснчко металният (най-често алуминиев) гейт беше заме'
;нен с полисилйциев от високо обогатен полпкристален силиций,
6J
Фиг. 7.1. Структура на CMOS елемент
а) стандартна серия; 6) серия HCMOS
което позволява да се намали чувствително дължината му — от
7 на 3 микрона1. Едновремеино с това се прилага и така нарече-
ното „самоцентриране“ на гейта: при технологичния процес най-
1 Има вече съобгцения за реализиране на HCMOS ИС с дъ.гжина на гейта са-
мо 1 микрон [51].
240
напрел, се създава дебел слой от изолиращ окис, в който се ос-
тавят отвори за фортране на полевите транзистори (фиг. 7.1 б);
след това в тези отвбри върху тънък изолационен слой се нанаея
«полисилипиевият гейт и накрая — между него и изолиращия окис
Фиг. 7.2. Паразитки капацитети в CMOS
инвертор
Таблица 7.1
Паразитам капацитети
с. pF 1 CMOS HCMOS
0,25 0,10
ct 0,12 0,05
С3 0,37 0,15
Ci 0.66 0,31
С& 0,54 0,22
чрез йонна имплантация се изграждат дрейнът и сорсът. По този
начин се избягвз припокриването на гейта със сорса и дрейна,
което е необходимо при стандартните CMOS I4C (вж. фиг. 7.1 а),
за да се компенсират неточностите при нанасяне на гейта след
формиране на дрейна и сорса. Друга съществена особеност на
новата технология е, че благодарение на дълбокия изолиращ оки-
сен слой защитните пръстени от високо обогатен силиций (р+ и
N+ на фиг. 7.1 а) стават излишни. За намаляване?на размерите
на HCMOS-структурите допринася и комбинираното използуване
на метал и полиснлиций при осъществяване на междутрзнзистор-
ните връзки.
При тази нова технология паразитните капацитети в CMOS
структурите, конто оказват решаващо влияние върху бързодейст-
вието, се намаляват значително главно по две причини:
1. Премахва се припокриването на гейта със сорса и дрейна,
в резултат на което се намаляват капацитетите гейт—соре и гейт-
дрейн.
2. Намалява се контактната площ между сорса и подложката
и между дрейна и подложката, тъй като, от една страна, порадн
по-плитката дифузия на примесите при йонната имплантация обеми-
те на дрейна и на сорса стават по-малки, а от друга —с едната
си стена те граничат с дълбокия слой от изолиращ окис. Всичко
това силно намалява капацитетите на паразитните Р N преходи,
образувани между дрейна или сорса и съответната подложка.
На фиг. 7.2 са показани паразитните капацитети в CMOS ин-
вертора, а в табл. 7.1 е направено сравнение на стойностите им за
стандартна и HCMOS структура [60].
16 eMOS-ивтеграл ни схеми, i I
241
За повишаване на бързодействието на HCMOS ИС спомага и
по-големият ток, осигуряван от транзисторите, благодарение на на-
малената дължина на гейта и по-високия коефициент на усилване
[58].
7.2. ОЗНАЧЕНИЯ, ХАРАКТЕРИСТИКИ И ПАРАМЕТРИ
7.2.1. Видове HCMOS интегрални схеми
Интегралните схеми от серията HCMOS използуват главно прие-
тите за TTL ИС означения, тъй като голяма част от произвежда-
ните схеми заместват напълно съответните ИС от серията LS TTL.
За схемите, конто съществуват само в CMOS изпълнение, се прие-
мат цифровите означения на серията 4000. Произвеждат се две
основни серии HCMOS интегралнисхеми:
— 54/74 НСхххх, конто са предназначени за съвместна рабо-
та със стандартните CMOS ИС и имат съвместими с приетите за
тях входни нива;
—54/74 НСТхххх — предназначен!! за съвместна работа TTL ИС,
като необходимите за входовете им логически нива съответству-
ват на стандартазираните за LS ТТЦ4] (вж. разд. 7.2.4).
Някои интегрални схеми се произвеждат и във вариант без до-
пълиителни входни и изхсдниинвертори, както при серията UB
на стандартните CMOS ИС и се означават като 54/74 HCUxxxx.
Температуриият обхват, в който работят HCMOS ИС от серии-
те 54 (НС, НСТ, HCU’, е същият като за TTL интегралните схе-
ми: от — 55° до 4-125°С, а за сериите 74 той е разширен: от
—40° до +85°С.
Пълната гама HCMOS ИС вече започна да се произвежда от
водещите фирми и в безкорпусно изпълнение, като цифровите оз-
начения се запаззат.
7.2.2. Захранващи напрежения и консумирана мощност
Интегралните схеми от сериите НС и HCU работят нормално
при захранващи напрежения от 2 до 6V. Максимално допустима-
та стойност, след конто в ИС настьпват повреди, е 7V. Ниската
допустима минимална стойност (2V) прави тези схеми много удоб-
ни за устройства с батерийно захранване.
Интегралните схеми от серията НСТ работят нормално в об-
хвата от 4,5 до 5,5 V, т. е. при 5V±10%. С това те превъзхож-
дат ТТЬИС от серията 74LS, конто изискват захранващо напрежение
5v±5%- Консумираната мощност от захранващия токоизточник,
както и при стандартната CMOS серия, има две компоненти
статична и динамична. Статичната се обуславя от обратните токо-
242
ве на pN преходите в интегралната схема и от повърхностния утечен
ток. В динамичната участвуваг зарядният и разрядният ток на вът-
реш'ните капацитета в интегралната структура; импулсните токове,
конто възникват при превключване на логическите елементи (ЛЕ),
Фиг. 7.3. Зависимост на консумираната мошност от честотата иа превключване за:
а) логически елемент; б) тригер; е) дешифратор
тъй като за кратко време едновременно пропускат ток и двата
транзистора (с Р и N канали); зарядният и разрядният ток на то-
варник капацитет. При достатъчно стръмни фронтове на входни-
те импулси, каквито се осигуряват при HCMOS ИС, може да се
приеме, че импулсните токове при превключване имат също ка-
243
Таблица 7.3
Консумирана мощност
ис ТРИГЕР /вх- MHz РНСТ ,mW (74НСТ74) mW (74LS74) PHCT lpLS
Тр 1 8 15 22 0,68
Тр 2 4 8 18 0,45
ллс о ТрЗ 2 4 16 0,25
Г1к> £ Тр 4 1 2 14 0,14
ИР 9 Тр 5 0,5 1 13 0,08
Трб 0,25 0,5 12 0,04
Общо Тр 4~6 — 30,5 95 0,32
пацитпвен характер. Поради това първите два елемента, опреде-
лящи динамичната компонента, се представят чрез зареждането и
разреждането на еквивалентен вътрешен капацитет Св. Това поз-
волява консумираната мощност да се определи с:
(7.1) /э=/сс^сс+Св£'сс/:вх+Ст£'^с /изх,
където Ice е консумираният ток в статично състояние,
/вх — честотата на входните импулси,
/изх — честотата на изходните импулси,
Ст — сумарният товарен капацитет.
Основната разлика в консумацията на CMOS и TTL ИС, как-
то е известие, се обуславя от статичната компонента: при TTL ИС
в статично състояние през транзисторите протича ток и затова
тази компонента е многократно по-голяма (табл. 7.2). В динамичен
режим консумираната мощност на HCMOS ИС расте пропорцио-
нално на честотата на превключване, поради което от определе-
на честота нагоре разликата в консумираната мощност между те-
зи ИС и LSTTL ИС става незначителна. Това се вижда отграфиките
нафиг. 7.3 а, б и в, конто илюстрират зависимостта на консумира-
ната мощност от честотата на превключване на три често изпол-
зувани схеми — ЛЕ тригер и дешифратор [58].
Независимо от това, че при много високи честоти консумира-
ната мощност от HCMOS и TTL ИС става съизмерима, устрой-
ствата, изпълнени с HCMOS ИС, вннаги имат многократно по-нис-
ка консумация. Това се дължи на факта, че броят на интегрални-
те схеми, конто се превключват с максималната работиа честота
в дадено устройство, е много малък. НаглеДен пример в това от-
ношение [50] е разликата в консумираната мощиост иа честотен
делител на 64, съдържащ общо 6 77-тригера, изпълнен с 3 ИС
74ХХ74 (табл. 7.3).
Трябва да се отбележи, че когато интегрална схема от серня-
та НСТ се управлява от изхода на TTL ИС, в консумирания ток
244
се появява допълнителна статична компонента. Тя се дължн на
непълното запушване па транзистора с Р канал във входа на НСТ
схемата (вж. разд. 7.2) при ниво 1, по-ниско от 3,5V в изхода на
TTL ИС. В справочниците обикновено се посочва стойността на
този ток за вай-лошия случай (напр. при f7!;3x=2.1V).
7.2.3. Бързодействие
Основният параметър, характеризиращ бързодействието на
една ИС, е времето на превключване. При HCMOS ИС (както и
при стандартните CMOS) времената на превключване на ЛЕ от
състояние 0 в 1 и от 1 в О
са еднакви: /пр 1>0 =/пр ()>|. При
HCMOS ИС, обаче това вре-
ме се изравнява със средно-
то време на превключване
на LS TTL ИС, (табл. 7.4).
Бързодействието зависи
главногот включения в изхо-
да на интегралната схема то-
варен капацитет (Ст). Даде-
ните в табл. 7.4 стойности са
измерени при Ст =15 pF. На
фиг. 7.4 са показани графичните зависимости на времето на
включване.ст Ст за ЛЕ И-НЕ за различии видове CMOS и
Таблица 7.4
Време иа превключване
Тип ИС 74НС 74LS 4xxx
ЛЕ 8 ns 9 ns [00 ns
Тригер 20 ns 21 ns 160 ns
Брояч 18 ns 18 ns 230 ns
пре-
TTL
top,ns
120
100 -
80-
60 -
40
20-
0
Фиг. 7.4. ЗавЕсимост па времето на превключване от товарпил капацитет
245
Таблица 7.5
Наклон S на кривата на зависимостта /п[) от
товарния капацитет
S, ns/pF Стандартен изход Мощен изход
RCA MBLE RCA MBLE
0,055 0,12 0,037 0,077
ИС, Вижда се, че при серпите CMOS, НС и НСТ времето за
превключване не само е по-малко, но и зависи по слабо от Ст , как-
то при LS TTL ИС. Типичната стойност на наклона на правата,
определяща тази зависимост (по данни на фирмата RCA[58]) е
S=0,055 ns/pF, докато при ИС от серията 4000 тя е Ins/pF).
Оттук може да се намери времето на превключване при про-
изволен товарен капацитет Ст, ако е известна стойността му при
определен товарен капацитет Ст,0 (най-често CTjO=50 pF).
(7-2) ^,P[ns]=Znp(CT>o)+5(CT -С-г.о),
където /пр(Ст.о) е иззестната стойност (в ns), давана в каталозите;
5—наклонът на кривата на зависимостта СР—Ст).
Велячината S зависи от захранващото напрежение и не е ед-
Фиг. 7.5. Зависцмост на бързодействието на
HCMOS ИС от захранващото напрежение
наква за еднотипните ИС на различии производители. В табл. 7.5 са
даденистойностите на S, ссигурявани от някой от тях за Ссс=4,5 V
(за двата вида изходи вж. разд. 7.2.5).
Освен от товарния капацитет бързодействието зависи в значи-
телна степей и от захранващото напрежение. За ИС от серията
НСТ, при която допустимите изменения на захранващото напре-
246
жение са само ±10%, тази зависимост не е от съществено зна*
чение. При ПС от серията НС обаче измененията на захранващи-
те напрежения са по-големи и трябва да се имат предвид. Типич-
лата крива, определяща бързодействието в зависимост отзахран-
Фиг. 7.6. сависимост на времето на превключ-
ване ст температурата
ващото напрежение, е показана на фиг. 7.5, където по ординатна-
та ос е нанесено огносителното изменение на времето на прев-
ключване спрямо стойността му /пр>0 (при Ecc=^JW\ конто най-
често се дава в каталозите.
На фиг. 7.6 са дадени графиките, определящи зависимостта на вре
мето иа превключване от температурата за стандартнпте CMOS за
HCMOS и за TTL ИС. Вижда се, че при HCMOS влнянието на
температурата е значително по-малко, отколкото при стандар-
тните CMOS ИС.
7.2.4. Предавателна характеристика и шумоустойчивост
Предавателните характеристики на интегралните схеми от се-
риите НС и НСТ се различават чувствителио. При серията НС
(фиг. 7.7), както и при стандартните CMOS ИС, тези характери-
стики са симетрични спрямо захранващото напрежение, т. е. напреже-
нието на превключване е Un ^Есс12- При серията НСТ (фиг. 7.8),
за да се осигурн съвместимост с логическите нива на LS TTL ИС
напрежението на превключване е Un «#1,4 V и предавателните
характеристики са силно несиметрични. Обща особеност на тези
247
характеристики е голямата стръмност(при превключването) и висо-
ката температурка стабилност на праговото напрежение U„ . Ос-
вен това буферните инвертори във входовете на ИС от сериите
НС и НСТ премахват зависимостта на праговото напрежение от
различните възможни включванияна останалите входове.
Uus'-V 4 . ,0 1
| Об» Ok
5j—i—
4- ; ;
з ; ;
2- ! ;
i - ! i1
Ou»,Vj |,р 1
ОЬх Utr
Есс=5У
Ex“5V
,1, 21 3 4 5 Ub.V
Un г>—
Фиг. 7.8. Предавателна харак-
теристика на HCMOS ЛЕ —.
серия НСТ
Ub,V
Фиг. 7.7. Предавателна характе-
ристика на HCMOS ЛЕ — се-
рия НС
Граннчните входим и изходни логически нива, конто са пока-
CMOS vTt S ТТТ 3м^Сч={тлг- са СЪобРазенк с изискваниятя за
LS T1L ИС. За ИС от серията НС при други стойно-
сти на захранващото напрежение те могат да се определят от
зависимостите: h
t7° =0,1 V,
изх 1 л v ’
^изх—^сс—0,1 V (при товар CMOS
t/о ^^>,2Есс,
вх
ИС)
^x-OJ^CC-
Т а б л и ц а 7.6
Граиични входни и изходнн напрежения
Перам етър Серия ИС X HC HCU нет
ИС» включена в изхода
/7° V CMOS 0.1 0,1 0,1
^ИЗХ» V LSTTL 0,4 0,4 0,4
г Д V CMOS 4,9 4,9 4,9
Ц<зх» V LS TTL 3,7 3,7 3,7
й’0 , V вх — 1,0 1,0 0,8
t/1 V вх» — 3,5 4,0 2,0
248
Въз основа на данните от табл. 7.6 Таблица 7.7
эдоже да се оцени шумоустойчивостта Напрежевие на шумов резерв
iipn PdOJlH inn VIS DjAwcinrin ПС1 1 като напреженията на шумовия резерв се определят от равенствата(1.9).В табл 7.7 са дадени стойностите па С/°р и LA, , конто се получават при свърз- ване на различии типове ИС. Виж- да се, че шумоустойчивостта на HCMOS ИС е значително по-добра Вид свърз- ва не t/0 , V шр М v шр
НС-НС НС—НСТ HC.HCT-LS LS-LS.HCT 0,9 6,7 0.4 0,4 1,4 2,9 1,7 0,7 .
ет тази на LS TTL ИС.
7 2.5. Характеристики на входната и изходната верига
Обхватът на подаваните входни напрежения се ограничава от
защитните диоди, включени във входната верига за предпазване
на схемата от електростатични заряди (фиг. 7.9). Тези диоди се
отпушват, както при стандартната CMOS серия ИС, при пвх<—0,5 V
и Пвх> -ЕссЧ-0,5 V. За HCMOS серията трябва да се вземат мер-
ки входният ток да не превиши 20 mA (при стандартната серия
CMOS ИС тази стойност е 10 mA). Някои производители изпол-
зуват защитна верига без/?2 иД2. При —0,5 V<z/BX<£'cc-|-0,5 V
статичната компонента на входния ток има типична стойност 10 рА.
Стойността й се запазва за целия температурен обхват в граници-
те ±1 рА, което се определи главно от обратните токове на за-
щитните диоди.
Таблица 7.8
Фиг. 7.9. Входна верига на HCMOS
ИС
За нормалната работа на HCMOS ИС към фронтовете на входни-
те сигнали се предявяват много строги изисквания, като тяхната
продължителност за различните захранващи напрежения не тряб-
ва да превишава посочените в табл. 7.8 стойности. В противен
случай се понижава бързодействието в нараства консумираната
249
мощност. Освен това трябва да се има предвид, че при нали-
чие на шумсве на входа или в захранващото напрежение по вре-
ме на превключването могат да се появят паразитни трептения в
изходния сигнал.
В изходите на HCMOS ИС (с изключение на ИС от серията
HCU) са включени буферни инвертори
със съответните защитни диоди (фиг.
8.10). Съществената разлика при HCMOS
ИС се състои в много пониското изход-
но съпротивление на транзисторите,
което позволява да се получи голям
товарен ток при запазване на гранич-
ните стойности на логическите нива.
При това положение към изхода могат
да се свързват TTL ИС ог всички се-
рии. В зависимост от товароспособност-
Фиг. 7 Ю. Изходьа верига на та си HCMOS ИС се разделят на две
HCMOS ИС групи: ИС със стардантни изходи и ИС
с изходи с повишена товароспособност,
конто за по кратко ще бъдат наричани мощни. Мощните изходи оси-
гуряват около Г,5 пъти по-голяма товароспособност от стандартните
Повечето ИС с три изходни състояния имат мощни изходи, тъй
като се свързват обикновено към обща шина, при което товарният
капацитет е по-голям (зж. (7.4)с В табл. 7.9 са показани коефици-
ентите на разклонение за двата вида изходи при натоварване с TTL
интегрални схеми от различии серии.
При управлението на други CMOS ИС коефпциентът на раз-
клонение се ограничава от капацитивния товар, който всеки вход
внася. Нарастването на товарния капацитет понижава бързодейст-
Т а б л и ца /9
Товароспособност
Вид на изхода нс/НСТ Управ л я ванн интегрални схеми
TTL I.S ALS FAST S/AS
Стандартен 2 10 20 6 2
Мощен 3 15 30 10 3
вието, тъй като се удължават фронтовете на изходните импулси:
<7.3) 7Ф «=«2,2 /?Ст ,
където 7? е изходното съпротивление, а Ст—сумарният товареи
капацитет.
За HCMOS ИС типичнага стойиост на изходното съпротивле-
250
-ине (при £cc=4,5V)e около 50 Q за стандартен 7и около 33 Q за
мощен изход. Максималните гарантирани стойности па изходното
съпротивление (при Ecc=4,5V):a съответно 100 и 66 Q за логи-
ческо ниво 0 в изхода и 325 и 215Q— за логическо ниво 1. По-
«фиг. 7.11. Завиеимост на входния капацитет (Свх) ст входного напрежение
сочените стойности на изходните съпротивления савалидни при из
ходен ток, не по голям от 4 mA за стандартен изход, и 6 mA— за
мощен. Максимално допустимият изходен ток (без да се запазват
логическите нива) е съответно ±25 и ±35 шА, като при това из-
ходното напрежение остава в границите — 0,5 V</zII3:, <±сс±0,5 V.
Товарннят капацитет на изхода на HCMOS ИС в едно реално
устройство може да се определи от израза
(7.4) С-г =nCBX ±(w —1 )С,13Х±СП,
където п е броят на входовете на ИС, включени към изхода,
Свх — входният капацитет на тези ИС,
т — брэят на изходите с три състояния на ИС, конто са
свързани към същата шина.
С„зх— изходният капацитет на тези ИС,
Сп — паразитният капацитет на шините.
Входният капацитет не се запазва постоянен по време на пре
включването (фиг. 7.11), но за типична може да се приеме стой
ността Зч-4 pF за ИС от серията НС и 4±5 pF—за серията НСТ
(Тези стойности са различии за различните производители). Из-
ходният капацитет е около 10 pF за всички буферни схеми за
управление на шини. Капацитетът Сп зависи от конструкцията на
«ечатната платка и се оценява отделно за всеки конкретен случай.
251
7.3. Свързване ва HCMOS интегрални схеми
При евързване на HCMOS интегралните схеми с други ИС
(стандартни CMOS, TTL и др.) трябва да се спазват изискванията,
изброени в разд. 2.4. Най-често срещаните видове евързване са:
1. Свързване на HCMOS с HCMOS
или със стандартни CMOS ИС. Тъй
като, когато захранващото напрежение
е еднакво, граничните входни и изход-
ни логически нива на сериите 74/54 НС,
74/54 НОТ, 74/54 С и 4000 са напълно
съвместнми, при изграждането на елек-
тронни устройства тези схеми се евърз-
Фиг. 7.12. Свързване между ват непосредствено.
ТТъ ИС и IICMOS ИС Место се палата HCMOS ИС да се
свързват към стандартни CMOS ИС,
вахранвани с по-високо напрежение, тъй като CMOS ИС работяг
в по-широк обхват на захранващите напрежения(3 4- 15 V). В то-
зи случай могат да се приложат без изменение посочените в разд.
Фиг. 7.13. Крива за определяне на R в зависи-
мост от броя (п) на включените LS TTL входове
2.4 начини на свързване, като за преобразуватели на по-високо ло-
гическо ниво е най-добре да се използуват ИС НС4049 и НС4050
(вж. разд. 7.4.1). Резисторното свързване от фиг. 2.7 а повиша-
ва с илно консумираната мощност, тъй като, за да се осигури ви-
252
Т а 6 л я ц а ^7.10
Свързване HCMOS—TTL и TTL—HCMOS
Засега се произвсжда само от фирмата „Texas Instruments,*
253
Продъпжение на табл. 7.10
2
Фиг. 7.15
НС CMOS—TTL при Е'сс< Е"сс . При Е’сс<3 V свързване-
то се осъществява чрез буфер, съдържащ N-канален транзис-
тор с отворен дрейн, напр. от ИС НС05 или НС07. При ЕгС^
й;3 V свързването е непосредствено при намалена товэроспэ-
собнсст,
Фиг. 7.16
TTL—НС CMOS при Е?сс< F"cc. Свързването се реализира I
с иомощта па TTL буфер с отв.’рен колектор (папр., от ИС LS07)
пли НС CMOS буфер с отворен дрейн (напр. от ИС НС05 пли
ИС07).
I
Продължение на табл. 7.10
Фиг. 7.17
TTL—HC CMOS при Е’сс> Е"сс . При Е"сс<3 V се вю.юч-
вз преобразувател на високото логическо ниво (напр. от ИС
НС1049 или НС4‘5'1) При Е'^са:3 V свързването е пепссредст-
вено.
<соко бързодействие, съпротивлението трябва да бъде нискоомно.
По същия начин се осъществяват връзките между ИС от сериите
НС и НСТ при различии захранващи напрежения.
2. Свързване на HCMOS с TTL интегрални схеми. Най-напред
трябва да припомним, че ИС от серията НСТ са специално раз-
работени за съвместна работа с TTL ИС, поради което те винаги
се свързват към TTL ИС непосредствено. При свързване на ИС
от серията НС, захранвани с Есс = 5 V с TTL ИС, изходите на
HCMOS ИС могат директно да управляват входовете на TTL ИС.
Обратного непосредствено свързване обаче не е възможно, тъй
като граничного изходно логическо ниво на TTL ИС (когато ло-
гическата 1 е 2,4 V) е по-ниско от гранично то логическо ниво на
НС ИС ( вх — 3,5 V). Връзката може да се осыцестви най-лесно,
като в изхода на TTL ИС се включи вънщен резистор към Ева
(фиг. 7.12). Негозата максимална стойност се ограничава от броя
на включените към този изход входове на други TTL ИС (поради
нищожната консумация броят на включените входове на CMOS ИС
не се вземат предвид) .На фиг. 7.13 е дадена кривата на зависи-
мостта за намиране на стойността на резистора R в зависимост
от броя п на включените входове на LS TTL ИС.
Посоченото на фиг. 7.12 свързване има някой недостатъци:
намалява се бързодействието, повишава се консумираната мощност
(при логическо ниво 0 в изхода на TTL ИС) и се понижава това-
роспособността на TTL ИС. Тези недостатъци могат да се избяг-
нат, като в изхода на TTL ИС се включи ЛЕ от серията НСТ,
който изпълнява ролята на буфер вж. Приложение I). Като буфер
може да бъде използуван и TTL ЛЕ с отворен колектор [2] и с
външен резистор, сзързан към ЕСс (стойността му се определи
също от кривата, дадена на фиг. 7.13), но тогава консумираната
мощност ще бъде многократно по-голяма.
В някой случаи се налага да се свързват TTL ИС с НС ИС,
работещи с по-ниско (напр. 2—3 V- при батерийно захранване) или
с по-високо захранващо напрежение (напр. 6 V за повишаване на
бързодействието). Тогава почти винаги се използуват буфери за
съгласуване на логическите нива, като различните възможни свърз-
вания са систематизирани в табл. 7.10. Изходът на TTL ИС може
да се свърже непосредствено към входа на НС ИС, ако захран-
ващото напрежение не е по-ниско от 3 V- Тогава защитният диод
във входната верига на НС ИС, свързан към Ес& най често не се
отпушва, а ако това стане, протичащият ток е минимален. При
същите условия е възможно и непосредственото свързване на из-
ходи на НС ИС с вход на LS TTL ИС (тъй като нс >
но тогава товароспособността спада рязко.
3. Свързване на HCMOS с MOS интегрални схеми. Основного
предназначение на HCMOS ИС е да заменят много по-неикономич-
ните (от гледна точка на консумираната мощност) LS TTL интег-
256
рални схеми при изграждането на микропроцесорни системи. По
ради това твърде често се среща свързването на NMOS с HCMOS
ИС. Логическите нива в микропроцесорните системи обикновено
съвпадат с нивата, необходими за работа иа LSTTLHC, поради
което свързването с CMOS ИС от серията НСТ се осъществява
непосредствено. Сыцото се отнася и за ИС от серията НС, кога-
то захранващото напрежение е Есс = 5 V. При това, тъй като
граничната стойност за високото изходно логическо ниво е около
4 V (за серията НС — 3,5 V), обикновено не се налага да се
включва външен резистор към Есс (вж. Фиг- 7.12).
4. Свързване на дискретна елементи към Il CMOS интег-
ралните схеми. Връзката се осъществява както при стандартни-
те CMOS ИС (вж. разд. 2.4), като се взема предвид, че максимал-
ният изходен ток е 20 гпА при 11CMOS ИС със стандартен изход
и 30 mA при мощните буфера за управление на шипи.
г.4. HCMOS ЛОГИЧЕСКИ ЕЛЕМЕНТИ
7.4.1 Логически елементи с един вход
Едновходови логически елементи са инверторпте и повторителите
В HCMOS изпълнение се предлагат няколко вида такива схеми.
1. Обикновени инвертори. Това са ЛЕ. предназначени да реа-
лизират логическата операция инверсия. От този тип е ИС HCU04,
съдържаща 6 инвертора, изпълнени по схемата от фиг. 7.18 п (не
са показами защитните дподип вериги). Произвеждат се и ИС
НС/НСТ04, в която всеки инвертор е трнстъпалеп (фиг. 7.18 б),
Фиг. 7.18 а. Схема на ИС HCU04
Фиг. 7.18 6. Схема на ИС НС/НСТ04
за да се осигури буфериране на входа и изхода.' Инверторът НСТ04
(както и всички ИС от серията НСТ) има допълнителна входна
верига (фиг. 7.19 [57]), която осигурява пормална работа при TTL
логически нива на входа. За целта в сорсовата верига на транзис-
17 CMOS — митегрвлии сх«ми. ч. I
257
тора с Р канал (7\) е включен диодЪт Д.,, с което прагът на
отпушване на 7\ се покачва с около 0,6 V. Независимо от това,
когато подавапото на входа логическо ниво е ио ниско от 3,6 V,
7\ не е иапълно запушен. Токът през Т1 обаче е минимален по-
фиг. 7.20. Схема на буфер без инверсия
ради действието па диода Д:! и пепосредствепото свързване па
подложката на 7\ към захранващия източник. При логическо ниво
0 на входа потенциалът в т. .4 би бил Еес— 0,6 V. За да се за-
пуши напълно Т3 обаче, е добавен транзисторът Ткойто се
отпушва и осигурява в т. А потенциал, равен на Есс- В случая
транзисторите Tv Т2 и Т3, Tt образуват първите два инвертора
на ЛЕ НСТ04. За да се получи пълната конфигурация към схе-
мата от фиг. 7.19, остава да се добави само изходният инвертор.
2. Буфера за промяна на напрежението, съответствуващо
на високото логическо ниво. Произвеждат се две такива специа-
лизирани схеми: НС4049 и НС4050, съдържащи съответно по 6 ин-
вертора и 6 ЛЕ без инверсия. На фиг. 7.20 е показана схемата на
един буфер без инверсия. Характерна особеност на тази схема е,
че в нея липсва защитен диод, свързан към захранващото пап-
258
режеиие (вж. фиг. 7.9). Това позволява па входа да се подавят
напрежения, по-високи от fee. т.е. да се понижава напрежението,
отговарящо на високото логическо пиво. ЛЕ в ПС НС 1049 са из-
пълнени по същата схема, но имат един инвертор в повече.
а)
Фиг. 7.21
а) Схема иа ИС НС 05
Таблица 7.11
HCMOS буфери с три н!Х>дни состояния
ИС Логически функция Управлявши вход Вид изход Брон ЛЕ в ИС Брой нзво ди на кор- пуса _
НС/НС Г 125 Повторите л г с* 4 14
НС/НСТ 126 Повторнтел 7. с* 4 14
НС/НСТ 240 Инвертор г м** 8 20
НС/НСТ 211 Повторидея 7.х, Z, М** 8 20
НС/НСТ 241 Повторнтел Z M:f* 8 20
НС/НСТ 365 Повторится 2t+Z2 Al*4 6 16
НС/НС Г .366 1 Ишертор М*4 6 16
IIC/HC Г 367 Повторите.! z М** 6 16
НС/НС Г 368 Инвертор z М=* 6 16
НС/НСТ 540 1 Швертор м4* 8 20
НС/НСТ 511 । 11овторител Zj+Z2 м** 8 20
*С—стандартен изход
**М—мошей изход (вж. 7.2.5)
Към тази трупа ИС се отнасят и ЛЕ с отворен дрейн, конто
дават възможност високото логическо ниво да се промени, като
външното товарно съпротивление се свърже към подходяще зах-
ранващо напрежение (вж. фиг. 7.15 и 7.16). Предлагат се следни-
те ИС: НС05 (6 инвертора с N-канален транзистор с отвореп
дрейн в изхода — фиг. 7.21 а) и НС07 (6 повторителя с N-кана-
лен транзистор с отворен дрейн в изхода — фиг. 7.21 б).
259
3. Буфера с три изходни съетояная- Основното'предназнаЧе-
ние на тези ЛЕ е да свързват изходите па различии Шустро йства с
обмкновен изход към обща шина. Поради големия брой различии
приложения са разработени значителен брой ИС от този тип (табл.
Фиг. 7.22- Схема на буфер с три изходни състояния
7.11). В тях трите изходни състояния най-често се осшуряват по
схемата от фиг. 7.22.’' При Z = 1 са отпушени транзисторите Т.г
и Тв, конто образуват аналогов ключ (вж. разд. 6.2); транзисто-
рите 73 и Tt са запушени, така че транзисторите 7\ и 7'е са
свързани като обикновен инвертор. При това ЛЕ реализира опе-
рацията повторение (X — Л). При инверторите във входа А вместо
буферен повторится се включва инвертор. За осигуряване па ви-
сок импеданс на изхода се подава управляващ сигнал 2 = 0, при
което се запушват транзисторите Т2 и Ть, а се отпушват Ts и Ti.
Те на свой-ред запушват 7\ и Тв и изходът X остава изолиращ
независимо®от сигнала на входа А (X —ВИ). Когато във входа Z
се включи инвертор, висок’ изходен импеданс се получава при
Z, = 1. В табл. 7.11 това е отразено в колонката „управляващ
вход" — съответно със Z и Z.
4. Буфера с двупосочно предаване на информация (двупосоч-
ни буфера). Тези буфери дават възможност да се обменя инфор-
мация между две устройства, всяко от конто е в състояние как-
то да предава, така и да приема давни. В схемата на буфера се
използуват два ЛЕ с три изходни състояния, свързани по показа-
260
Таблица 7 12
Таблица на истииност на буфери .« двупосочно
предаване на информация
! Z, Посока на предаване
0 0 Висок импеданс
1 1 0 А -» В
0 I ВА
1 1 A~4i
Таблица 7.13
HCMOS буфсри за двупосочно предаване на даяви
ис «Логическа j функция Допълни'гелни възможности Вид ИЗХОД Брой бу- фер и в ИС Брой из- води на корпуса
НС/НСТ212 Инвертор — м* 4 16
НС/НСТ213 Повторител — м* 4 16
НС/НСТ245 Повторите.! — м» 8 20
НС/НСТ620 Инвертор — м* 8 20
НС/НСТ623 Повторител — м* 8 20
НС/НСТИО Инвертор — м* 8 20
НС/НСТ643 Повт./Инв — м* 8 20
НС/НСТ643 Повторите! — м» 8 20
НС/НСТ646 Повторител регистр» м* 8 24
НС/НСТ648 Инвертор регистр» м* 8 24
НС/НСТ651 Инвертор регистри м* 8 24
НС/НСТ652 Повторител регистри м* 8 24
НС/НС Т658 Инвертор контрол пи четност м* 8 24
НС/НСТ65Ч Повторител контрол по четност м* 8 24
НС/ПСТ664 Инвертор ковтрол по четност м* 8 24
11С/НСГ665 Повторител контрол по четност м* 8 24
* Мощен изход (вж. разд. 7.2.5). ,
ния на ф tr. 7.23 начин. Дей-
ствието им се вижда от табли-
цата за истинност (табл. 7.12).
При Zj — Z2 — 0 и двата ЛЕ
имат висок импеданс и врьзка-
та между шипите Ливе пре-
късната. В зависимост от това
на кой вход (Zj или Z2) е по-
дадсно логическо ниво 1, се да-
ва разрешение на съответния
ЛЕ и информацията се предана
от А към В или от В към Д.
Фиг. 7 23 ^Прилциша схема' на двупо
сочен буфер
261
Таблица 7.14
HCMOS логически елементи с два и повече входове
ис Функция Вид вход Вид изход | Товаросло - собност Брой изводи , на корпуса i Произвежда се и в серия НСТ
I 2 3 4 5 6 7
НС 00 И НЕ 4 двувходови ЛЕ С1 с с 14 да
НС01 4 двувходови ЛЕ с ОД2 14 —
НСОЗ 4 двувходови ЛЕ с од 11 да
НС132 4 двувходови ЛЕ TI1Р с с 14 да
НС8О4 6 двувходови ЛЕ с с М* 20
нею 3 тривходови ЛЕ с с с 14 да
НС20 2 четиривходови ЛЕ с с с 14 да
НСЗО 1 осемвходов ЛЕ с с с 14 да
НС 133 1 13-входов ЛЕ с с с 16
НС08 И 4 двувходови ЛЕ с с с 11 да
НС09 4 двувходови ЛЕ с од с 14
IIC7001 4 двувходови ЛЕ тш с с 11
НС808 6 двувходови ЛЕ с с м 20 .—.
НС 11 3 тривходови ЛЕ с с с 14 да
НС21 2 четиривходови ЛЕ с с с 14 да
11С02 ИЛИ-НЕ 4 двувходови Л1: с с с 14 да
IIC36 4 двувходови ЛЕ с с с 11 —
НС7ОО2 4 двувходови ЛЕ тш с с 14 —
НС805 6 двувходови ЛЕ с с м 20 —.
НС27 3 тривходови ЛЕ с с с 14 па
НС4002 4 двувходови ЛЕ с с с 11 ла
IIC4078 1 осемвходов ЛЕ с доп И питезен изхо.т ИЛИ с с с 14 —
НСЗ‘2 11Л11 1 авурходовп ЛЕ с с с 11 да
HC70.J2 1 твувходови ЛЕ тш с с 14
11С832 6 двувход щи ЛЕ. с с м 20 —
НС 1075 3 тривходови ЛЕ с с с 14 да
НС4078 1 осемвходов ЛЕс дпвьч- иптедси азход ИЛИ НЕ с с с 14 —
НС86 ИЗКЛЮЧВАЩО ИЛИ 4 двувходови Л1: с с с 1 1 да
IIC386 4 двувходови ЛГ с с с 11 —
1IC266 НЗКЛ1ОЧЗАЩО ИЛИ-НЕ 1 двувходови ЛЕ и од с 14
1JC7266 4 двувходови ЛЕ с с с 14 —

1 С — стандартен
2ОД— отворен дрейн
®ТШ— тригер на Шмит
4 М— с 50% повншена товар >сиособщ.ст (мощен изход).
262
Когато Z4 = Z2 = 1 ii двата ЛЕ получават разрешение и А нВ
образуват една обща шипа.
Произвеждат се сравнително голям брой ИС с такива бурери
(табл. 7.13), конто се различават единствено по вида на ЛЕ (пов-
торител или инвертор) и по управленпето им. Никои ИС включват
и допълнителни възможности: буферни регистори за междииен
запас на ип рормацията, подавапа от шината А и/или В, контрол
по четност па предаваните Дании.
Таблица 7.15
Многофункционални HCMOS ЛЕ
ис Функцмоиалнн ВЪЗМОЖНОСШ Логическа функция Брой изводи | на корпуса
1 НС5 1 Z1 -; .41B1C1+D1£1 f- х Л2В2+С2^2 14
ИС 1078 jOld-Н* 14
НС7006 ; ^XZ=A2B~2C^ Х8=А3; Xt-A^ *5=~A+^+Q Ze=i4 6+Be+C64-D6 21
НС7008 Х1==Л1В1» Х2=Л2/?2 ; Х3=Л3В3 X.i=^j; А'5=.46; XG—.4G- В6 /ly + Sr; -¥g-= -4g+7^B 21
НС7074* Zj-A; x2--42; х.^алв. 24
НС7075* -Гх— Лх: X^A^’, X3—A3B3 Xt=.A,Bi 24
1107076* X^A}-, X2=A2; Xs-^g+Bi Z4=7144- 64 24
* Имат и по два D-трпгера
26
ТА.2. Логически елементи с два и повече входа
Както при TTL и при стандартните CMOS ИС, ЛЕ с два и
повече входа в сериите HCMOS реализират само най-често из-
ползуваните логически операции: И-НЕ, И, ИЛИ-НЕ, ИЛИ, ИЗК-
ЛЮЧВАЩО ИЛИ и ИЗКЛЮЧВАЩО ИЛИ-НЕ (табл. 7.14). Освен
съответствуващите на TTL ИС в HCMOS изпълнение се произ-
веждат и някои нови типове, предназначеии главно за включване
към микропроцесорни системи (напр. НС804, НС808, НС832 и т.н.)
Предлагат се и многофункционални ИС, конто съдържат ЛЕ
с различен брой входове и реализират разнообразии логически
функции (табл. 7.15). Новост в сравнение с TTL и стандартните
CMOS ИС е включването в такива схеми на D-тригсри. Това ги
прави много удобни за реализиране на тактови генератори и за
формиране на сигнал за пачално установяване (RESET) в микро-
процесорните системи [64].
7.5. ТРИГЕРИ
7.5 Л. D-тригери
В серията HCMOS се ироизвежда само една ИС D-тригер —
НС/НСТ74, съдържаща два тригера в един корпус. По-голямата
част от производителите използуват функционална схема с клю-
чови елементи, аналогична на тази на D-тригера 4013 от стандарт-
ната CMOS серия (вж. фиг. 4.17). Таблицата на истинност на
НС/НСТ74 напълно съвпада с тази на 4013 (вж. фиг. 4.16). В табл.
7.16 са показани основните параметри, характеризиращи бързо-
действието на този тригер. Те са измерени при температура 25е С
и при товарен капацитет Ст = 50 pF. Вижда се, че за отделяйте
производители тези параметри са доста близки. Особеност на D-
тригера, произвеждан от фирмите Philips и RCA, е необходимост-
та от осигуряване иа минималио време на задържане t3 >= 3 ns.
В сериите HCMOS се предлагат и голям брой ИС на регист-
ри, съставени от D-трпгери. Схемите са or два основни типа: с
едностъпалии (наричани на англ, latch) и с двустъпални тригер».
подобии на НС/ИСТ74. В табл 7.17 са дадени основните парамет-
ри иа едиостъпалпиге HCMOS тригери. Тяхна главна особеност е
действието на тактовия импулс: при едното му логическо ниво,
посочено в таблицата като активно, информацнята от D-входа
управлява непосредствеио състоянието на тригера: Q = D. При
другото логическо ниво на тактовия импулс D-входът е изолиран
от тригера, който запазва състоянието си от преди промяната на
нивото на тактовия импулс. Някои ИС имат и допълнителни въз«
можности. Така например тригерите в ИС НС259 имат общ тактов
вход и общ D-вход и информацнята се записва само в един от
264
Таблица 7.16
Параметри на HCMOS D-трнгери
Лпах м ~ минималиа гарантирана работа честота за всички ИС;
/wax т — типична стойност на работната честота ;
t — необходимо минималио време на предхождапс иа сигнала на входа D
спрямо положителння фронт на тактовия имнулс 1
f — необходимо минималио време на задържане на сигнала на входа О
след положителння фронт ва тактовия импулс.
осемте тригера на схемата в съответствие с триразредно двоич-
но число, подадено като адрес на три допълнителни входа. В ИС
НС604 и НС670 тригерите са разделени сьответно на две групи
по 8 и на 4 групи по 4 тригера, като входовете (само в НС670)
и изходите Q на всяка трупа са мултиплексирани към съответии-
те изводи на корпуса. Желаната трупа тригери се избира чрез ад-
ресните сигнали, управляващи мултиплексорите.
Основните параметри на ИС на регистрите, съставени от дву-
стъпални £>-тригери, са дадени в табл. 7.18. При всички ИС ии-
формацията се записва по общ тактов импулс, както при тригера
НС/НСТ74: докато на тактовия вход има логическо ниво 0, ин-
формацията от Ю-входовете се записва в управляващите тригери;
при това изходяите нива на управляваните тригери не се проме-
265
Таблица 7.17
Регистри с едностъпални D-тригери
Параметър Тип ИС 1 Активно ниво на тактовия импулс 1п . ns Г3 , ns Товаро- способност Логическо ниво за съ- сюяиие ВИ Брой из- води на корпуса
Брой тригери в ИС Из веден и изходи
при £СС К при Есс, v
2 1 4,5 6 2+6
HC/HCT75 НС77 НС/НСТ259 HC/HCT373 4 4 Q. Q Q 1 1 101 100 20 ! 20 17 17 5 5 с* с няма няма 16 14
8 8 Q Q 0 1 75 50 i 15 ! ю 13 9 5 5 с М** няма I 16 20
НС375 4 Q, Q 1 100 20 17 5 с НЯМа 16
НС/НСТ533 8 Q 1 50 10 9 5 м 1 20
НС/НСТ563 8 Q 1 50 10 9 5 м м м I 20 20 28 16 16
НС/НСТ573 НС604 8 2X8 Q Q 1 50 75 10 15 13 0 5 0
HC/HCT670 НС4724 4X4 8 Q Q 0 0 75 15 13 5 с с няма
*С — стандартни изходи, **М — мошни изходи
Та б л и ц а 7.1S
Регистри с двустъпални £>-тригери
\х^^Параметър Тип ИС Брой тригери в ИС о - Й и 2 Активен И улир ащ с игнал Апах, м, । MHz 1 ПР'1 ЁСС, vl 2 4,5* 6 ^тпах, т MHz при L-rjQ' V 2 |4,б . 6 t", ns t’ , ns П 1 .3 три Есе. У|при Есс. \ 2 4.5 ( 6 ; 2-гб Товаро- спосообпост** Изходи с три 1 СЪСТОЯНИЯ Логическо ниво за състояние ВИ Произвеждз 1 се в серия чх ; Брой изводи на корпуса
с тактовия импулс
НС173 4 Q 1 6 31 36 8 46155 100 20 17 м да 1 да 16
НС 174 6 Q 0 6 31 36 12 50 60 100 20 17 0 с — — да 16
НС 175 4 Q, Q 0 6 31 36 12 50 60 100 20 17 0 с — — да 16
НС273 8 Q 0 5 27 32 11 50; 60 100 20 17 0 с — — да 20
НС374 8 Q — 6 30 35 12 60 70 100 20 17 5 м да 1 да 20
НС377 8 Q — 5 25 29 11 54’64 1С0 20 17 0 С — — да 20
HC37S 6 Q — 5 25 29 11 54 64 ICO 20 17 0 С — — — Гб
НС379 4 Q, Q — 5 25 29 11 54 64 100 20 17 с — — — 16
НС534 8 Q — 6 31 36 11 36 40 100 20 17 5 м да 1 да 20
НС564 8 Q — 6 31 36 11 36 40 ICO, 20 17 м да 1 да 20
НС574 1 — 8 Q — 6 31 | 36 11 36 40 100 20 17 5 м да 1 да 20
* Дакните се отнасят за ИС иа фирмата Texas Instruments, измерепи при
Т=25°С и Ст =50 pF;
** С — стандартни изходи ; М — мощни изходи .
Т * блица 7.19
HCMOS JA'-тригерн
пят. По положителння фронт иа тактовия импулс /)-входовете се
изолират, а информацията се пренася в управляваните тригери и
стответно в изходите на регистъра.
7.5 .2 Ж-тригери
В HCMOS изпълнение се провежда широка гама от Ж-тригери
(табл. 7.19). Всички теса двустъпални, като използуват основната
схема на D тригера с ключови елементи (вж. фиг. 4.17). За фор-
Фиг. 7.29. Принципна схема на Ж-тригер
от серията HCMOS
миране па Жвходовете някои производители прилагат схемата от
фиг 4.22, а други предпочитат свързването, показано на фиг. 7.29,
при което ЛЕ/ и ЛЕ2 се управляват от изхода Q.
В табл. 7.19 са дадени параметрите, характеризираши бързо-
действието иа тригерите, пронзвеждани от фирмата Texas Instru-
ments, конто не се отличават съществено от тези на другите про-
изводители. Единствената важна особеност е, че тригерите на
някои производители изискват минималио време на задържане
(/„ ) до 5 ns.
7.6. ФОРМИРАНЕ И ГЕНЕРИРАНЕ НА ИМПУЛСИ
7.6.1. Формиране на импулси
За формирователите с HCMOS ИС са в сила общите съобра-
жейия за формиране на импулси със стандартните CMOS ИС (вж.
разд. 5.1). Поради високото бързодействие и големия коефициент
на усилване буферираните HCMOS ЛЕ не са подходящи за из-
граждане на формирователи. При бавно изменение на входното
напрежение в изхода им възникват паразитпн трептения (както
и при TTL ЛЕ [2]. Затова най-често се използува интегралната
схема HCU04, съдържаща 6 обикновени инвертора без буфери,
269
която е предназначена специално за използуване в схеми на фор-
мирователи и генератори. За същите цели успешно могат да се
прилагат u HCMOS ЛЕ, във входовете иа конто има тригери на
Шмит (напр. НС 14).
Фиг. 7.30. Структурна схема па чакащия мул шкибр.т
гор ИС НС 123
Схемите на HCMOS формнрователите, съставенп с ЛЕ (със и
без обратна връзка), не се отличавач от те.зи на стапдартпите
CMOS НС (вж. табл. 5.1 и 5.2). Затова тук ще бъдат разгледа-
ни само чакащите мултивибратори в интегрално изпълнение:
НС123, НС423, НС221 и НС 1538. По функционалисте си възмож-
ности и по изводите на корпуса тези схема съответствуват на-
пълно на едноименните TTL и CMOS апалози.
1. Чакащ мултивибратор НС 123. На фиг. 7.30 е показана
структурната схема на ИС НС123. Във входовете А и В са вклю-
чени буфери с тригери на Шмит, поради което не се поставят
изскваниякъм стръмността на фронтовете на пусковите импулси.
Възможнос1ите на този чакащ мултивибратор се виждат от таб-
лицата за истинност, дадена иа фиг. 7.31. Схемата се пуска по
отрицателния фронт на импулса, постьпващ на вход Д, при ус-
ловие, че С7=1 и /j ^l, или по положителния фронт па импулса,
подавай па вход В, при С/=1 и Д = 0.
Подаването на логическо ниво 0 на входа за нулиране (С/)
270
забранява задействуването на чакащия мултивибратор или води
до пезабавио прекратяване па изходния импулс (фиг. 7.32). По-
ради паличието иа връзка между входа С1 и едшшя от входове-
те на ЛЕ7 (вж. фиг. 7.30) чакащият мултивибратор може да се
задействува и по положителния
фронт на импулса, подавая’на
входа С1 при /1 = 0 и В=1, как-
то е показано на фиг. 7.32.
Продължителността на геие-
рнрания импулс (/и) се опреде-
ли от въпшпо включвапите вре-
мезадаващи елементи R и С.
При СС>10 nF /„ се определи
от нзразите1:
(7.5) /н=0.,45 RC при ECC-5V’
tlt = 0/18 RC при Гсс—2V
където /„ се получава в ns. ако
R е в кЙ и С — в pF. ис'пгДа 1а6яИ,,а "а ИСТ,111НОС1' «а
При С<40 nF се опреде-
ли най-удобно от помограмата, показана иа фиг. 7.33.
По принцип няма ограничнтелни условия за избор иа време-
задаващня кондензатор, но трябва да се имат нредвнд следните
съображеиия. В състояние па покой кондензаторът С е заредеп
до напрежение Есс- Ако в такъв момент се изключи захранващо-
то напрежение, С се разрежда през паразитпия диод между из-
вода RtJCeK и масата в интегралната структура и ако разрядии-
ят ток превший 20 mA, интегралната схема може да се повреди.
Затова, ако времето на спадане на захранващото напрежение от
Есс до 0,4 Есс е по-малко от
(7.6) tc .мп =50 (Есс -0,7 V) С,
където Есс е във V, С—в pF и tc mi„ в ps, трябва паралслио
на резистора R да се включи въпшпо диод — фиг. 7.34.
Ограничителиите условия за стойността па резистора R зави-
сят от захранващото напрежение. При Ecc=^V трябва да се
спазва условнето: 2кЙ<7?<100 кЙ, а за чакащите мултивибра-
тори НС123 с аналогови компаратори, при конто £cc>3V това
условие е: 1 кЙ</?< 1 Мй. Затова при всеки конкретен случай
трябва да се ползуват справочните данни на производителя.
При работа с ИС НС 123 изводите 6 и I I трябва въпшпо да
се свържат към общия проводник (масата).
Чакащият мултивибратор НС123 е ретригсруем, което дава
1 Никои производители (иапр. фирмата Toshiba) изпълняват ИС НС 123 с
аналогови компаратори (както НС4538, вж. по-долу). При тяхпродължнтелиост-
та на геиернрапия импулс се определи за £сс=5 V от формулата (и —0>46 RC.
271
възмоЖност да се удължава продължителността на генерирания
импулс (фиг. 7.35). Ако на вход А (или В) постъпи нов пусков
импулс, преди да е завършнл геперирапият импулс с продължи-
телност tK, мултивибраторът се задействува отново и продължи-
телността на импулса става:
А=0
Фиг. 7.32. Времеднаграма за действието иа ИС
НС 123
Фиг. 7.33. Номограма за определянето на tu за ИС
НС123 Гири С <10 nF)
272
(7.7) /;=ги+/„
където tr е интервалът от време между двата активна фронта на
входните импулси (вж. фиг. 7.35). Минималният интервал от вре-
ме tr min се ограничава от процесите в чакащия мултивибратор:
Фиг.
НС 123
Фиг. 7.34. Защита на
ИС НС123 при голе-
ми стойности на С
за ИС НС1 23
7.35. Продължаване и скъсяване иа /и за ИС
(7к.8) ^ш1п=35-ь0,11 С+0,04/?С,
въдето tr mm е в ns при С в pF и R в кй. Ако ^<7rmin. мулти-
ибраторът не се ретригерира и продължителността на генерирания
импулс не се променя. Зависимостта е валидна при ZFCC=5 V и
С>10 nF.
2- Чакащ мултивибратор НС221. Тази ИС има същата таб-
лица на истинност и същите изводи на корпуса като ИС НС 123,
но със следните разлики:
— буфер с тригер на Шмит има само във входа В;
— продължителността на генерирания импулс се определи от
зависимостта [57]:
(7.9) tu = 0,7/?С,
при ограничителни условия 10 pF<C<10 pF и 7?>2 кй; когато
стръмността на задний фронт на импулса не е от значение, тези;
граници могат да се разширят до 1000 pF идо 1,4 кй съответно
— ИС НС221 не е ретригеруема, т. е. няма възможност за
разширяване на генерирания импулс: след като чакащият мулти-
вибратор е задействуван, докато не завърши генерираният им-
пулс, измененията на сигналите на входовете А и В не оказват
влияние на процесите в схемата.
По данни на производителите ИС 221 осигурява висока ста-
is 3MOS — иятегралня с хеми,ч . I
273
билност на продължителността на генерирания импулс при изме-
нение на захранващото напрежение и температур ата.
3. Чакащ мултивибратор НС423. Тази схема (фиг. 7.36) е
аналогична на НС123 с единствената разлика, че няма връзка
Фиг. 7.36. Структурна схема на чакащия мултивибратор НС423
между входааС/ и входовете на ЛЕ/. Поради това схемата не
може да се зацействува от входа Ci. Таблицата на истипност на
НС423 е показана на фиг. 7.37.
4. Чакащ мултивибратор
С1 А в 0 "1
0 X X 0
X •) X 0
X X 1 0
1 1 t _л_
1 1 0 I I
Фиг. 7.37. Таблица па истинност
на ИС НС423
HC453S. По функционални въз-
можности ИС НС4538 (фиг. 7.38)
е много близка до НС423, но има
следните особености:
a. JVtLl е схема ИЛИ, поради
което таблицата за истинност е
различна (фиг. 7.39): логическите
нива на едпния вход, конто разре-
шават задействуването по другия
вход са инверсии спрямо тези на
ИС НС 123.
б. Тъй като за определяне на
началото и края на генерирания
импулс се използуват аналогови
компараторы, собствената ста-
274
билност на продължителността на импулса е много висока: га-
рантираната стабилиост е по-висока от ±0,2 % за целия темпера-
турен обхват. При това общата стабилност на схемата се опре-
дели само от времезадаващите елементи У? и С.
Фиг. 7.38. Структурна схема на чакащия мулти-нбратор НС4538
в. Продължителността на генерирания импулс е
(7.10) tH =kRC,
като за стойността на консатнтата k
и на зависимостта й от захрапващо-
то напрежение Есс различните про-
изводители дават различии данни.
Най-често за ±cc--5V, £=0,72.
г. ИС НС4538 е ретригеруема.
Минималното време за закъснение
нб втория пусков импулс се опреде-
ли от [55]:
Есс
(7.11) Z,mIn^72± С,
като /rmin се получава в ns при Есс
във V и С в pF.
Cl А в 0
0 X X 0
X 1 X 0
X X 0 0
1 0 ♦ _п_
1 1 1 Л.
Фиг. 7.39. Таблица на иС
тцпиост за ИС НС4538
275
7.6.2. Тригери на Шмит
За реализираие иа тригер на Шмит с допълнителни дискретни
елементи е най-подходяща буферната схема НС4050 (6 повторите-
ля в един корпус). Свързването може да се осъществи по схе-
мата, показана на фиг. 5.31. Всички дадени за тази фигура зави-
симости остават в сила и тук, като се приема, че U п^ЕСс!^-
В серията HCMOS повечето производители предлагат две ин-
тегрални схеми, съдържащи ЛЕ с тригери на Шмит на входове-
те. Това са НС14 (6 инвертора) и НС132 (4 двувходови ЛЕ И-НЕ).
Само фирмата Texas Instruments нроизвежда и ИС НС7001 (4 дву-
входови ЛЕ И), НС7002 (4 двувходови ЛЕ ИЛИ-НЕ) и НС7032
(4 двувходови ЛЕ ИЛИ). Тригерите на Шмит в тези ЛЕ са из-
пълнени по схемата, използувана и в стандартните CMOS ИС
(вж. фиг. 5.34), ко без инвертора Т& Т10. Праговите напрежения
на превключване зависят от захранващите напрежения и се из-
менят в известии граници при различните производители. Като
пример в табл. 7.20 са дадени праговите напрежения за ЛЕ, про-
извеждани от фирмата Texas Instruments при температура 25°С.
Таблица 7.20
Прагови напрежения на ЛЕ с тригери на Шмит
Прагово напрежение, V Есс, V Минималка стойност Типична стойност Максима л на стойност
2 0,8 1,2 1,5
Ui 4,5 2,0 2,5 3.15
6 2.5 3,3 4.2
2 0,3 0,6 0,8
4,5 0,9 1,6 2,0
6 1,2 2,0 2,5
7.6.3. Генератори на импулси
За генериране на импулси (както и за формирането им) се
препоръчва да се използуват инверторите от ИС HCU04(6 инвер-
тора без буфери). Когато изискванията за стабилност на честота-
та не са много високи, се използуват генератори с RC елементи
и се прилага схемата от фиг. 5.48. Изразите за определяне на
периода на импулсите (вж. (5.25) и (5.26)) остават в сила. Огра-
ничителните условия за стойностите на дискретните елементи са:
0100 pF, 1 кЙ< /?< 1 МЙ, като се препоръчва допълнителният
резистор 7?д да се избере /?л =2/?. При определяне на периода
’ ‘ •* 4.JC
276 f , ; *
трябва да се има предвид, че при високи честота влияние оказва
и времето на превключване на ЛЕ.
Приложение намират и генераторите, използуващи ЛЕ с три-
гер на Шмит (напр. 1/6 НС14). Те се изпълняват по схемата от
фиг. 5.55, като периодът на генерираните импулси се определи
от израза (5.29).
Фиг. 7-40 а. Генератор с кварцев
резонатор (схема на Пирс)
о)
Фиг. 7.40 6. Генераторе квар-
цов резонатор за високи чес-
тоти
При гене раторите с кварцова стабилизация на честотата се
използува изключително схемата на Пирс (вж. фиг. 5.63), изпъл-
нявана с ИС HCU04 (фиг. 7.40 д). Посочените стойности на еле-
ментите са за кварцев резонатор с номинална честота 4 MHz с
параметри Сд,о = 30 pF, RK = 75 Й и Со=5,6 pF. Съгласно препо-
ръките за избор на С3 и С2 би следвало стойностате им да бъ-
дат C!=C2=60 pF, но поради неизбежного влияние на паразит-
ните капацитети се избира С1=С2=56 pF, като С2 може да бъде
и полупроменлив, за да има възможност за регулиране на често-
тата в тесни граници. За тази схема гк =6,7 кй, но за да се на-
мали фазовото отместване, се избира R.,=2,2 кй.
При по-високи честоти допълнително влияние оказва фазовото
отместване (фд), определено от времето на превключване на из-
ползуваните ЛЕ:
(7.12)
'т'Л —/г^/пр 360 ,
където /г е генерираната честота. При /np=14ns (за £сс=4,5 V)
и /г =6 MHz, фд е 30°. Това показва, че разгледаният генератор
не може да работа достатъчно стабилно при по-високи честоти.
То in недостатък може да се избегне, като се замени резисторът
R2 с кондензатор (фиг. 7.40 б), при което се компенсира от
промяната на фазовата характеристика на кварцовия резонатор.
Кондензаторът се избира от условието С3 =СД
ЛИЧ Н А л
БИБЛИОТЕКА
’.77
Тъй като се произвеждат главно кварцови резонатори за че-
стоти до 25 MHz, в някой приложения се налага да се използу-
ват генератори, работещи на третата хармонична на основната
честота /г =3/р. В този случай в схемата от фиг- 7.406 трябва
да се добави индуктивността (показана на фигурата с прекъс-
вана линия). Нейната стойност се избира така, че честотата на
последователния резонанс на С3—Ьг да бъде съвсем малко по-
ииска от честотата на третата хармонична, при което се осигуря-
ва най-силно потискане на основната честота.
7-7. АНАЛОГОВИ ПРИЛОЖЕНИЯ НА HCMOS ИНТЕГРА Л НИ ТЕ СХЕМИ
7.7.1. Аналогови ключове
Както и при стандартните CMOS ИС, аналоговите ключове в
HCMOS изпълнение са предназначени да превключват различии
Видове сигнали (аналогови или цифрови) с нива в границите
0<Цвх<£сс.Най-същественотопредимство наHCMOS аналоговите
Фиг. 7.41. Зависимост на съпротивлението на
включен ключ (за ИС НС/НСТ40Н) от амплиту-
дата на входните сигнали
ключове е значително по-високото бързодействие — закъснеиието
на сигнала при преминаването му през ключа е около 10 ns (при
Есс=5 V), т. е. почти с един порядък по-ниско, отколкото при
стандартните CMOS аналогови ключове (вж. разд. 6-2).
278
Произвеждат се три HCMOS ИС, всяка от които съдържа по
4 аналогови ключа: НС/НСТ4016, НС/НСТ406с> и НС/НС1 4316-
На фиг. 7.41 е показана кривата на зависимостта на съпротивле-
нието на включения ключ от амплитудата на входните сигнали
за ИС НС/НСТ4016. Като се сравни тази
зависимост с показаната на фиг. 6.16, се
вижда, че при Есс~5 V аналоговият ключ
в HCMOS изпълнение има по-ниско съ-
противление от стандартния. При Есс=*
='2М обаче съпротивлението става мно-
го голямо и започва да зависн изклю-
чително силно от амплитудата на вход-
ния сигнал. По тази причина при Есс=
—2 V аналоговите ключове трябва да се
използуват за превключване само на
цифрови сигнали (логически нива).
Подобии параметри имат и анало-
говите ключове от ИС НС/НСТ4316.
ВходоЬе Ключ ki
I Ai
0 0 Изкл.
0 1 Вкл.
1 X Изкл.
Фиг. 7.42. Таблица на истин-
ност на ИС НС4316
Основната разлика между двете интегрални схеми (4016 и 4316)
се състои в това, че във втората схема е предвиден до-
пълнителен вход (/), логического ниво 1 на конто блокира всич-
ки ключове (фиг. 7.42). Друга разлика е, че в тази схема са пред-
видени и три извода за захранващи напрежения: Есс, маса и Еее-
Фиг. 7.43. Номограми за определяие на допустимте
стойности на Есс и Еее
а). за^ИС от серията .НС I б) за ИС от серията НСТ
От Есс и маса се захранват логическите схеми, управляващи пре-
включването. Ключовите транзистори се захранват от Есс и Еее,
което дава възможност да се превключват и отрицателии сигна-
ли. Задължително условие е да бъдат спазени изискванията:
279
(7.13) 2 V<fcc<6 V —за серия НС,
4,5 V<fcc^5,5 V — за серия НС Г, и
Еее<® V, Есс—Еее>^> V — за отрицателям сигнали.
Например, ако е необходимо да се превключват сигнали, кон-
то се изменят от -—3 до +3 V, трябва да се избере £'сс=3 V и
Фиг. 7.44. Зависимост на съпротивлението на вклю-
чен ключ (за ИС НС/НСТ 4066) от амплитудата
на входните сигнали
Еее——3 V. При превключване на цифрови сигнали (логически
нива) изводът Еее се свързва към маса.
На фиг. 7.43 а е показана областта на допустимите стойно-
сти на Есс и Еее за ИС НС4316. За всяка избрана стойност на
Есс може да се отчете обхватът на допустимите стойности на
Еее и обратно. Ако например Есс=4 V, Еее може да се избира
от 0 до —2 V (както е показано с прекъсвана линия на фигура-
та). Обратно, ако Еее——2 V, ЕСс може да се избира в интер-
вала от 2 до 4 V. Подобна е и зависимостта между Есс и Еее
при Ис от серията НСТ (фиг. 7.43 б), само че поради тесните
граници на изменение на Есс мннималната стойност на Еее е
—1,5 V.
Аналоговите ключове от ИС НС/НСТ4066 имат зяачително по-
ниско съпротивление при включено състояние (фиг. 7.44). Поради
силно нелинейната з^висимогт на това съпротивление от пвх при
Есс—2 V обаче не е желателно да се използуват аналогови клю-
чове за превключване на много малки аналогови сигнали.
280
7.7.2. Аналогови мултиплексори-демултнплексори
В HCMOS серията се произвеждат ИС 4051, 4052, 4053 и
4067 — аналогови мултиплексори-демултиплексори със същите
функционални възможности и таблици на истинност като на съ-
Фиг. 7.46. Структурна схема на ИС
НС/НСТ4351
Фиг. 7.45. Зависимост на съпротивле-
нието на включения ключ (за ИС
НС/НСТ 4051, 4052, 4053 и 4067) от
амплитудата на входните сигнали
ответните интегрални схеми от стандартната CMOS серия (вж.
разд. 6.3). За закранващите напрежения на тези ИС са в сила
ограничителните условия (7.13), а аналоговите ключо'е са изпъл-
нени по схемата от фиг. 6.15 и имат ниско съпротивление във
включено състояние (фиг. 7.45).
Серията НС/НСТ предлага и интегралните схеми 4351, 4352 и
4353, конто нямат аналози в стандартната CMOS серия. Тези схе-
ми съдържат аналогови мултиплексори-демултиплексори, както
4051, 4052 и 4053, но имат и по два управляващи входа (7, и
72) 31 общо блокиране на всички ключове. Освен това тези ИС
съд t ржат и буферен регистър, в който може да се запомня ко-
дът на адреса на даден ключ. Като пример на фиг. 7.46 е пока-
зана функционалната схема на ИС 4351. Блокът на 8-каналния
мултиплексор-демултиплексор има структурата от фиг. 6.2. Дей-
281.
’ствието на I4C435I.4352 и 4353 се вижда най-ясно от съответните
таблици на истинност, показани на фиг. 7.47, 7.48 и 7.49.
Всички зависимости в раздел 7.7 се отнасят за интегралните
схеми, произвеждани от фирмата Philips [57].
ВходоЬе ИзЬод, Включен кьм из&сд X
I I СК А в с
1 X X X X X няма
X 0 X X X X няма
° 1 1 0 с 0 Х0
С 1 1 1 0 с
0 1 1 0 1 с Х2
0 1 1 1 1 0 Хз
с 1 1 0 с 1 Х4
° 1 1 1 0 1 Xs
! ° I 1 0 1 1 Х6
! 0 1 1 1 1 1 Хг
0 t 0 X X X *
X ; X ♦ X X X * *
* Послэдният избран изЬод.
** Адресная.™ код А,8,С
с г запсння Ь регисшъра.
Фиг. 7.47. Таблица на истинност на ИС НС/НСТ4351
-282
ВходоЬе ИзЬоди, Ьключени съотбет- НО КЪМ U30OQU.
I т2 СК А в
X Y
1 X X X X няма
X 0 X X X няма
0 1 1 0 0 Хо Ya
0 1 1 1 с Xj Yi
с 1 1 0 1 Хг y2
с 1 1 4 1 Хз Y3
с 1 0 X X *
X X 1 X X
* Последнигг.е избрани изводи
t ** Адресният код АВ се запомня Ь
регистъра.
Фиг. 7.48 Таблица на истинност на ИС НС/НСТ4352
ВходоЬе ИзЬоди, Ьключени съогпЬетно кыч изЬод X Y Z
Il Тг СК ABC
1 X X 0 0 1 0 1 0 1 X X X X X X 0 1 XXX XXX ООО 1 1 1 XXX XXX няма няма Хо Yo То Xi Yt 7, * * *
* Последните избрани избоди
ЗК ejs Логическите ниЬа от ЬходоЬете
А,В,С се запомнят Ь регистъра
Фиг.' 7.49. Таблица на истинност на ИС НС/НСТ 4353
283
Приложение I
Таблица на CMOS (стандартни и НС/НСТ) интегрални схеми,
групирани по функционален признак
Функция Означение
Логически елементи Инвертора Шест инвертора Шест инвертора Четири инвертора с нисък изходен импеданс Шест инвертора с тригери на Шмит Шест инвертора с тригери на Шмит Шест инвертора с тригери на Шмит Шест инвертора с тригери на Шмит Четири инвертора, двувходов ЛЕ И-НЕ и двувходов ЛЕ ИЛИ-НЕ Един инвертор и две двойки PMOS и NMOS транзистори Един инвертор и два тривходови ЛЕ ИЛИ-НЕ Шест инвертора Шест инвертора без буферни стъпала Шест инвертора с тригери на Шмит Буфери а) Буфер и с повишена мощност Четири буфера с прав и инверсен изход б'. Буфери с три изходни състояния Четири буфера (със собствено управление) Четири буфера (със собствено управление) Шест буфера (с общо управление) Шест буфера (с общо управление) Шест буфера (с общо управление) Шест буфера (с общо управление на два и на четири ЛЕ) Шест буфера (с общо управление на всяка трупа от по три ЛЕ) Осей буфера (с общо управление на всяка трупа от по 4 ЛЕ) Осей буфера (с общо управление) Шест инвертиращи буфера (с общо управление и стробиране) Шест инвертиращи буфера (с общо управление) Шест инвертиращи буфера (с общо управление) Шест инвертиращи буфера (с общо управление на два и на четири ЛЕ) Осей инвертиращи буфера (с общо управление на всяка трупа от по четири ЛЕ) Четири буфера (със собствено управление) Четири буфера (със собствено управление) Шест буфера (с общо управление) Шест буфера (с общо управление на два и на четири ЛЕ) Осей буфера (с общо управление на всяка трупа от четири ЛЕ) Осем буфера (с общо управление на всяка трупа от четири ЛЕ) Осей буфера (с общо управление) Шест инвертиращи буфера (с общо управление) Шест инвертиращи буфера (с общо управление на два и на четири ЛЕ) Осем инвертиращи буфера (с общо управление на всяка трупа от четири ЛЕ) 4069 74С04 4441 40106 4584 74С14 74С914 4572 4007 4000 НС/НСТ04 HCU04 НС/НСТ 14 4041 5024 5025 4503 40097 70С95 70С97 5912 40244 74С941 4502 40098 70С96 70С98 40240 НС/НСТ 125 НС/НСТ 126 НС/НСТ365 НС/НСТ367 НС/НСТ241 НС/НСТ 2 44 НС/НСТ541 НС/НСТ366 НС/НСТ368 НС/НСТ 240
284
Продолжение на прил. I
1 2
Осем инвертиращи буфера (с общо управление) в. Двупосочни буфери с три изходни I СЪСТОЯНИЯ Осем буфера (с общо управление) Четири буфера (с общо управление) Осем буфера (с общо управление) Осем буфера (с общо управление) Осем буфера (с общо управление, в едната посока с инверсия) । Осем буфера (с общо управление) , Осем буфера (с обще управление и регистри) | Осем буфера (с общо управление и регистри) । Осем буфера (с общо управление и контрол по четност) ’ Осем буфера (с общо управление и контрол по четност) Четири инвертиращи буфера (с общо управление) Осем инвертиращи буфера (с общо управление) Осем иввертиращи буфера (с обшо управление) Осем инвертиращи буфера (е общо управление и регистри) Осем инвертиращи буфера (с общо управление и регистри) Осем инвертиращи буфера (с общо управление и контрол по четност) Осем инвертиращи буфера (с общо управление и контрол по четност) г. Буфери с промяна на логическото ниво Шест буфера за връзка CMOS — TTL Шест буфера за връзка CMOS — TTL Шест буфера за връзка CMOS — TTL Шест буфера за връзка TTL — CMOS или CMOS —CMOS Шест буфера за връзка PMOS — CMOS Шест буфера с NMOS транзистор с отворен дрейн Шест буфера с PMOS транзистор с отворен дрейн Шест бусрера с PMOS транзистор с отворен дрейн Шест инвертиращи буфера за връзка CMOS— FTL Шест инвертиращи буфера за връзка CMOS — TTL Шест инвертиращи буфера за връзка CMOS — TTL Шест инвертиращи буфера за връзка PMOS — CMOS Шест инвертиращи буфера с PMOS транзистор с отворен дрейн Шест буфера за връзка CMOS — TTL Шест буфера с NMOS транзистор с отворен дрейн Шест инвертиращи буфера за връзка CMOS — TIL Шест инвертиращи буфера с NMOS транзистор с отворен дрейн ИЛИ-НЕ Четири двувходови ЛЕ Четири двувходови ЛЕ Три тривходови ЛЕ Два тривходови ЛЕ и един инвертор Два четиривходови ЛЕ Един осемвходов ЛЕ Четири двувходови ЛЕ Четири двувходови ЛЕ НС/НСТ540 40245 НС/НСТ243 НС/НСТ245 НС/НСТ623 НС/НСТ643 НС/НСТ645 НС/НСТ646 НС/НСТ 652 НС/НСТ659 НС/НСТ665 НС/НСТ242 НС/НСТ 620 НС/НСТ640 НС/НСТ648 НС/НСТ651 НС/НСТ 658 НС/НСТ664 4010 4050 74С902 14504 74С904 74С906 74С907 5064 4009 4049 74С901 74С903 5065 НС/НСТ4050 НС/НСТ07 НС/НСТ4049 НС/НСТ 05 4001 74С02 4025 4000 4002 4078* НС/НСГ02 НС36
* Фирмата RCA произвежда тази ИС с допълнителеи инверсен изход.
285
Продъмкение на прил. I
I 2
Четири двувходови ЛЕ с тригери на Шмит НС7002
Шест двувходови ЛЕ с мощен изход НС805
Три входови ЛЕ НС/НСТ 27
Два четиривходови ЛЕ НС/НСТ4002
Един осемвходов ЛЕ с допълнителен инверсен изход НС4078
И-НЕ
Четири двувходови ЛЕ 4011
Четири двувходови ЛЕ 74С00
Четири двувходови ЛЕ с тригери на Шмит 4093
Четири двувходови ЛЕ с отворен дрейн (NMOS транзистор) 5029
Два двувходови ЛЕ с отворен дрейн (NMOS транзистор) 40107
Три трнвходови ЛЕ 4023
Три трнвходови ЛЕ 74С10
Два четиривходви ЛЕ 4012
Два четиривходови ЛЕ 74С20
Един осемвходов ЛЕ 4068*
Един осемвходов ЛЕ 74С30
Четири двувходови ЛЕ НС/НСТОО
Четири двувходови ЛЕ с отворен дрейн (NMOS транзистор) НС01
Четири двувходови ЛЕ с отворен дрейн (NMOS транзистор) НС/НСТОЗ
Четири двувходови ЛЕ с тригери на Шмит НС/НСТ132
Шест двувходови ЛЕ с мощен изход НС804
Три трнвходови ЛЕ НС/НСТ 10
Два четиривходови ЛЕ НС/НСТ20
Един осемвходов ЛЕ НС/НСТЗО
Един тринадесетвходов ЛЕ НС 133
ИЛИ
Четири двувходови ЛЕ 4071
Четири двувходови ЛЕ 74С32
Три трнвходови ЛЕ 4075
Два четиривходови ЛЕ 4072
Един осемвходов ЛЕ 4078*
Четири двувходови ЛЕ НС/НС Т32
Четири двувходови ЛЕ с тригери на Шмит НС7032
Четири двувходови ЛЕ с мощен изход НС832
Три трнвходови ЛЕ НС/НСТ4075
Два четиривходови ЛЕ НС4072
Един осемвходов ЛЕ (с допълнителен инверсен изход) И IIC4078
Четири двувходови ЛЕ 4081
Четири двувходови ЛЕ 74С08
Три трнвходови ЛЕ 4073
Два четиривходови ЛЕ 4082
Един осемканален ЛЕ 4068*
Четири двувходови ЛЕ НС/НС Г08
Четири двувходови ЛЕ с отворен дрейн (NMOS транзистор) НС09
* Фирмата RCA вроизвежда тази ИС с допълнителен инверсен изход.
286
Продълэаение на прил. I
1 2
Четири двувходови ЛЕ с тригери на Шмит НС7001
Шест двувходови ЛЕ с мошей изход НС808
Три трнвходови ,ПЕ НС/НСТ 11
Два четиривходови ЛЕ НС/НС Т21
ИЗКЛЮЧВАЩО ИЛИ 4030
Четири ЛЕ 4070
Четирн ЛЕ 4507
Четири ЛЕ 74С86
Четири ЛЕ Четири ЛЕ НС/НСТ86 НС386
Четири ЛЕ
ИЗКЛЮЧВАЩО ИЛИ-НЕ 4077
Четири ЛЕ 14530
Два двувходови ЛЕ с мажоритарен петвходов ЛЕ И/'ИЛИ на
едипия вход НС266
Четирн ЛЕ НС7266
Четири ЛЕ
Многофункционални логически ИС
Четири инвертора, двувходов ЛЕ ИЛИ-НЕ и двувходов ЛЕ
И-НЕ 4572
Един инвертор и два трнвходови ЛЕ ИЛИ-НЕ 4000
Два четиривходови ЛЕ И-НЕ и един двувходов ЛЕ
ИЛИ/ИЛИ-НЕ или осемвходов ЛЕ И/И-НЕ 4501
Четири схеми от по два двувходови ЛЕ И, евързани в ИЛИ 4019
Четири ЛЕ ИсЯхЛЮЧВАЩО ИЛИ или четири двувходови мул- 4519
типлексора
Два трнвходови ЛЕ ИЛИ-НЕ с по два двувходови ЛЕ И на
два от входовете и един свободен вход (за разширение) 4085
Два ЛЕ ИЗКЛЮЧВАЩО ИЛ И-НЕ с мажоритарен петвходов 14530
ЛЕ И/ИЛИ на единил вход
Два двувходови ЛЕ ИЛИ-НЕ с по два двувходови ЛЕ И във
входовете си, всеки свързан към тривходов ЛЕ И-НЕ с един
свободен вход (за разширение), вход за управление на изход 14506
с три СЬстояпия
Шетвходов ЛЕ ИЛИ-НЕ с двувходови ЛЕ И в четири от
входовете и два свободам входа (за разширение) 4086
Многофункционална разширяема ИС с осей входа 4048
Многофункционалва разширяема ИС с осей входа 4402
Два инвертора, четиривходов и тривходов ЛЕ И-НЕ, четири- НС7006
входов и тривходов ЛЕ ИЛИ-НЕ
Два инвертора, три двувходови ЛЕ И-НЕ и три двувходови НС7008
ЛЕ ИЛИ-НЕ
Два инвертора, двувходов ЛЕ И-НЕ, двувходов ЛЕ ИЛИ- НС7074
НЕ и два D-тригера
Два инвертора, два двувходови ЛЕ И-НЕ и два О-тригера НС7075
Два инвертора, два двувходови ЛЕ ИЛИ-НЕ и два D-тригера НС7076
Два двувходови ЛЕ ИЛИ-НЕ, единият с два трнвходови ЛЕ НС51
И, другият с два двувходови ЛЕ И във входовете си
287
Продължение на прил. 1
1 2
Тригери на Шмит
Шест тригера на Шмит (с инверсен’изход) 4С106
| Шест тригера на Шмит (с инверсен изход) 4584
Шест тригера на Шмит (с инверсен изход) 74С14
! Шест тригера на Шмит (с инверсен изход и повишено входно
напрежение) 74С914
। Два тригера на Шмиг с управление ' 4583
। Четири двувходови ЛЕ I4-HE с тригери на Шмит 4093
Шест тригера на Шмит (с инверсен изход) НС/НСТ14
Четири двувходови ЛЕ ИЛИ-НЕ с тригери на Шмит НС7002
Четири двувходови ЛЕ И-НЕ с тригери на Шмит НС/НСТ132
Четири двувходови ЛЕ ИЛИ с тригери на Шмит НС7032
Четири двувходови ЛЕ И с тригери на Шмит НС7001
Тригери
D-mpueepu
Два тригера 4013
Два тригера 74С74
Два тригера НС/НСТ74
JK-тригери
Два тригера 4027
Два тригера 74С73
Два тригера 74С107
Един тригер с 37 и 3/< входа 4095
Един тригер с 3J и ЗД входа 4096
Два тригера НС/НСТ73
Два тригера НС76
Два тригера НС78
Два тригера НС/НСТ 107
Два тригера НС/НСТ 109
Два тригера НС/НСТ 112
Два тригера НС/НСТ ИЗ
Два тригера НС114
RS -тригери
Четири тригера с три изходни състояния 4и4о
Четири тригера с три изходни състояния 4U44
Регистри
Регистра с едностъпални ' D-тригеРи
Регистър с четири тригера 4042
Два регистъра с по четири тригера с три изходни състояния 4508
Два регистъра с по четири тригера* 4723
Регистър с осем тригера с три изходни състояния 403 /3
Регистър с осем тригера с три изходни състояния 74С373
Регистър с осем тригера с адресиране 4099
Регистър с осем тригера с три изходни състояния, с адреси-
ране 14597
288
.Продължение на прил. I
I 2
Регистър с осем тригера с три изходни състояния, с адреси- ране Регистър с осем тригера с адресиране Регистър с осем тригера с адресиране Два регистъра с по два тригера Два регистъра с по два трит ера Два регистъра с по два тригера Регистър с осем тригера с три изходни състояния Регистър с осем тригера Регистър с осем тригера с трн изходни състояния Регистър с осем тригера с три изходни състояния Регистър с осем тригера с три изходни състояния Регистър с осем тригера с адресиране Два регистъра с по осем тригера с мултиплексирани изходи с три състояния Четири регистъра с по четири тригера с три изходни със- тояния Регистра с двустъпамш D-тригери Регистър с четири тригера с три изходни състояния Регистър с четири тригера с три изходни състояния Регистър с четири тригера Регистър с четири тригера Регистър с шест тригера Регистър с шест тригера Регистър с осем тригера с три изходни състояния Регистър с осем трнгера с три изходни състояния Регистър с четири тригера с трн изходни състояния Регистър с четири тригера Регистър с четири трпгера Регистър с шест тригера Регистър с шест тригера Регистър с осем тригера Регистър с осем тригера Регистър с осем тригера с три изходни състояния Регистър с осем тригера с три изходни състояния Регистър с осем тригера с три изходни съотояния Регистър с осем тригера с три изходнн състояния Чакащи мултивибратори и мулти- вибратори Два чакаши миптивибратора Два чакащи мултивибратора Два чакащи мултивибратора Два чакащи мултивибратора Чакащ мултив|;братор/мултивибратор Два чакащи мултивибратора Два чакащи мултивибратора Два чакаши мултивибратора Два чакащи мултивибратора 14598 14599 4724 НС/НСТ75 НС77 НС375 НС/НСТ259 НС/НСТ373 НС/НСТ533 НС/НСТ563 НС/НСТ573 НС4724 НС604 НС/НС Т670 4076 74С173 40175 74CI75 40174 74С174 40374 74С374 НС/НСТ 173 НС/НСТ 175 НС/НСТ379 НС/НСГ174 НС/НСТ378 НС/НСТ273 НС/НСТ377 НС/НСТ374 НС/НСТ534 НС/НСТ561 НС/НСТ574 4528 4098 4538 74С221 4047 НС/НСТ123 НС/НСТ221 НС/НСТ423 НС/НСТ4538
19 CMOS-интегрални схемы, ч. I
289
Продължение на прил. ]
1 , 2
Таймера с аналогово цифрова структура1 Един таймер Един таймер Два таймера Два таймера Програмируем таймер Програмируем таймер Програмируем таймер Аналогови ИС Оперсщионни у силе атели и компаратора3 Един усилвател Един усилвател Един усилвател Два усилия.еля авэ усилвагеля Два усилвгтеля Ч.-тири усилвагеля Четири усилвагеля Чгтнри у.илват.ля Четири усилвате тя Четири компаратора Два усилвател» и два компаратора Аналогови ключове Ч тири аналогови ключа Ч тири аналоюви ключа Четири аналогови клю а Четири аналогови ключа Четири аналогови ключа Аналогови мулти^лексори/демултиплексори Той двуканални мултлпясьсора-демултиплексора Четири двуканални мултншексора-демултиплексора Два четирикаиалаи мултипчексора-демултиплексора Деа четириканални мултиплексора-демултип тексора Един осемканалеи мултиплексор-демултиплексор Два осемкапалии мултиилексора-демултиплексора Един шесгпадесетканален мултиплексоо-демултипле ксор Три двуканални мултиплексора-демултиплексора Три двуканални мултиплексора-демултиплексора с регистър Два четирнканатни мултиплексора-демултиплексора Два четиоиканалви мултиплексора-демултиплексора е регистър Егин огемканален мултиплексор-демултиплексор Един осемканален мултиплексор-демултиплексор с регистър Елин шестнадесетканален мултиплексор-демултиплексор 555 551 556 552 7240 7250 7260 TLC251 TLC261 TLC271 TLC252 TLC262 TLC272 TLC254 TLC264 TLC274 14573 14574 14575 4016 4066 НС/НС Т4С16 НС/НСТ4316 НС/НСТ4066 4053 14551 4052 4529 4051 4097 4067 НС/НС Г 4053 i НС/НСТ4353) НС/НС Г4052; НС/НС Г4352! НС/НСГ4051 НС/НС Г4351 НС/НСТ4067
Зобележки
1. Таймерите, посочени в приложение 1, се предлагал-, както еледва :
— от фирмата Texas Instruments — TLC55lt TLC552, TLC555, TLC556
— от фирмата Intersil — 1СМ555, ICM556, ICM7240, 1СМ7250 и 1СМ726О
2. Онерационните уснлватели с означение TLC ххх се предлагал само от
фнрмата Texas Instruments
290
Приложение ]f
Таблица на използуваиите означения на CMOS ИС от различните
производители1
Производит ел (фирма) Означения
Стандартни CMOS ИС HCMOS ИС
Fairchild F4xxx 74HC/7 4HCT xxxx 54HC/54HCTxxxx
Fujitsu B84xxx .—_
Harris Semiconductors Hitachi HDlxxx 74Cxxx HD14txx —
MBLE/Philips HEF4xxx PC74HC/PC74HCTxxxx PC54HC/PC54HCTxxxx
Motorola MCI 4xxx MC74HC/MC74HCTxxxx MC54HC/MC74HCTxxxx
National Semiconductors CDlxxx MM74HC/MM74HCTxxxx MM54HC/MM54HCTxxxx
Nitron N74Cxxx N74HC/N74HCTxxxx N54HC/N54HCTxxxx
UNH KA (Полша) MCY74xxx —
Panasonic MN4xxx MN74HC/MN74HCTxxxx MN541 lC/MN54HCTxxxx
RCA CD4xx x CDHC/CDHCTxxxx
Plessy — MV74HC/MV74HCTxxxx MV54HC/MV54HCTxxxx
RFT (ГДР) U4xxxx —
Sescosem SSF24xxx —
CGS—Ates HCC4xxx HCFxxx M74HC/M74HCTxxx.x M54HC/M54HCTxxxx
Signe tics 4xxx SCL4xxx 74HC/74HCTxxxx 54HC/54HCTxxxx
Solid State Scientific BCL4xxx 8S34xxx 74HC'74HCTxxxx : 54HC/54HCTxxxx
Solitron SM4xxx 74HC/74HCTxxxx
Tesla (ЧСР) CD4xxx —.
Texas Instruments THCxxx SN74HC/SN74HCTxxxx SN54HC/SN 54H CT xxxx
Toshiba TC4xxx TC74HC/TC74HCTXXXX TC54HC/TC54HCTXXXX
Valvo HEF4xxx —-
Universal US4xxx UC74HC/U74HCTxxxx
Югославия CD4xxx —
1 Непосредствен© след цифрового означение 4ххх или НС/НСТхххх всички
производители поставят букви, отговарящи на серията ИС. Липсата на буква
или буквата А — серия А ; буква В — серия В, UB — серия НВ- След бук-
вата за серия може да има и други буквени означения, определящи различии
свойства на ИС — температурен обхват, вид корпус и др.
291
292
П риложение 11] а
Табл ица на предлагайте от различии производители стандартви CMOS ИС
i р • —
’О о С <L> сл
i Означе- Й <и С S 0-
1 ние Функция Serr О га 3 4- <Л S сл о к IX tt и о у
< 1 о is itfonal 65 о газ гл С V) га И га г2 IS сл Hips ( 00 lit гоп IS га са га и с 7 н 1 га га 5 X с?
о S л О. Z о сс га X а Н О Н -С с О ’£ 2 и- «-> н о С о и
J 2 3 41 5 i 6| 71 8I 91 10 "1 12 13 !4| 15 1 1 16 17:181 19
4000В 1 4000UB 2X3 вх. ИЛИ-НЕ и един инвертор X X X X X X X X X X X X X X X X
4001В 4001UB 4Х2-ВХ. ИЛИ-НЕ X X X X X X X X X X X X X X X X X X X X
4002В 4002UB 2Х4-вх. ИЛИ-НЕ X X X X X X X X X X X X X X X X X
4006В 18-разреден преместващ регистър X X X X X X X X X X X X X
i 40O7UB Инвертор н две двойки PMOS и NMOS транзистори X X X X X X X X X X X X X X X
4009UB 6 инвертирэщи буфера CMOS-TTL X X X X X X X X X X
Продължение на прил. Ill а
1 1 [ 2 ' 3 I4 |5 I6 I7 I8 19 I10 11 12 13 I14 15 16 17 18 19
4010UB 6 буфера CMOS-TTL X X X X X X X X X X
4011В 4011UB 4Х2-вх. И-НЕ X X X X X X X X X X X X X X X X X X X X
4012В 4012UB 2X4 вх. И-НЕ X X X X X X X X X X X X X X X X X X X
4013В 2О-тригера X X X X X X X X X X X X X X X X X
4014В 8-разредси преместващ регистър X X X X X X X X X X X X X
4015В Два 4-разредни преместваши регистъра X X X X X X X X X X X X X X X X
4016В 4 аналогови ключа X X X X X X X X X X X X X
4017В 1 декада брояч на Джонс ъп с дешифратор X X X X X X X X X X X X X X X
1 4018В Брояч на Джонсъп с програмируем коефициент на делеие • 1 X X X X X X X X X X X X
4019В 4 схеми от2х2-вх, и, евързани в ИЛИ или4 двувходови мултиплексора X X X х X X X X X X X X X
4020В 14-разреден двоичен брояч X X X X X X X X X X X X X X
4021В 8-разреден преместващ регистър X X X X X X X X X X X X
4022В Брояч до 8 на Джонсън X X X X X X X X X X X X
4023В 4023UB ЗхЗ-входови И-НЕ X X X X X X X X X X X X X X X X X X X
294
Продължение на прил. HI а
] 2 1 3 41 5 6 7 8! ч Ю и 12 13 14 15 16 17 18 19
1024В 1 7-разреден асннхр; ней дв ичен брони X X X X X X X X X X X X X X X
4025В 4 -25UB ЗхЗ-вх. ИЛИ-НЕ X X X X X X X X X X X X X X X X X
4026В 1 декада брояч на Длтонсън с изходи за X • X у X X
7-сегментен индикатор
4027В 2 J/f-трнгсра X X X X X X X X X X X X X X X X
4028 В Дешифратор 4 входа — 10 изхода X х X X X X X X X X X X X Х
4029В 4.раз£еден реверсивен лголчен/BCD брояч X X X X X X X X X X X X X X X X
4030В 4 ЛЕ ИЗКЛЮЧВАЩО ИЛИ X X X X X X X X X X X X X X
4"'31В 64-рлзргден преместващ регистър X X X X X
4033 В I декада брояч на Джонсън с изходи за X X V X
7-сегментен индикатор
4034В 8-разреден реверсивен преместващ регпс тър X X X X X X X X X X X X
4035В 4-разреден преместващ регистър X X X X X X X X X X X X X X X
4040В 12-разреден асинхронен двоичен брояч X X X X X X X X X X X X X
404 IB 4041UB 4 мощнп буфера с прав и инверсен изход X X X .X X X X X
4042В Регистър с 4 еднестъпални тригера X X X X X X X X X X х X X X X
4043В 4 ^С-тригера с 3 изх. състояния X X X X X X X X X X X X X
№
Продължение На iipU.i. П1а
1 1 2 3 41 sl 6| 7I 8 9 10 11 т2 >3 14 15 16 17 18 19
404 (В 4 /?5-трн ера с 3 н>х. сьстоилтя X X X X X X X X X X X X
4045В 21-разделен брояч-таЕмер X X X X X
40:7В Чакащ мултивибратор/мултив .брат: р X X X X X X X X X X
404 SB 8-вхоюва миогофупкцноналча логическа схема X X X X X X
4049В 4049UB 6 инвертора ни буфера CV1OS-TTL X X X X X X X X X X X X X X X X X X
41 50В 405OUB 6 буфера CMOS-TTL X X X X X X X X X X X X X X X X X
4'51В 8-канален аналогов мулти-1лексор/демултипл к- сор X X X X X X X X X X X X X
4 ’52 В Два 4-капалпи аналогов! мулт.шлекслра/дему.ь типлексора X X X X X X X X X X X X X
4053В 3 двуканалпи аналогови мултиплексора/демул- типлексора X X X X X X X X X X X X
4054В ИС за управление на зпаци (до 1) за LC-нп- дикатор X X X
4055В ИС за управление на 7-сегм. LC-индпкатор (О-т-9, L, Н, Р, А) X X X
4056 В ИС за управление на 7-сегм. ЕС-ивдикат<.р (0-?9, 1., Н, Р, А) х X X X
Продолжение на прил. Н1а
1 _ 2 _ 5 • 5 6 1’ 8 9 10 11 12 13 14 15 16 17 18 19
4059В Брояч спрограмируем коеф, на делене (77=34-15999) X 1 X X
1960В 14-разреден брояч-таймер X X X X X X X X
4061В 14-разреден брояч-таймер
4062В 200-разрсдеп динамичен прегертващ регисгър X
4063В 4-битов цифров компаратор | X X X
4С66В 4 аналогови ключа X X X X X X X X X X X X X
4067В 16-канален аналогов мултиплексор/демулти- плексор X X X X
4068В 8-вх. И-НЕ/И X X X X X X X X X X X X
4C69UB 6 инвертора X X X X X X X X X X X X X
407UB 4 ЛЕ ИЗКЛЮЧВАЩО ИЛИ X X X X X X X X X X
4071В 4х2-входови ИЛИ X X X X X X X X X X X X X
4172В 2х4-входови ИЛИ X X X X X X X X X X
4Г73В ЗхЗ-входови И X х X X X X X X X X X X
4075В ЗХЗ-входови ИЛИ X X X X X X X X X X
4076В Регистър с 4 двустъпн.тни D-тригера с 3 изх. състояиия X X X 1 X х X X X X X
£63
Продължение на прил. 111а
1 1 2 3 4 5 6 7 8 9 10 п 12 13 14 15 16 17 18 Р9
4077В 4 ЛЕ ИЗКЛЮЧВАЩО ИЛИ-НЕ X X X X X X X X X
4078В 8-вх. ИЛИ-НЕ/ИЛИ X X X X X X X X X X
4081В 4х2-входови И X X X X X х X X X X X X X
4082В 2Х4-входови И X X X X X X X X X X
4085В 2ХЗ-входови ИЛИ-НЕ с двувходови ЛЕ И на 2 от входовете си и 1 вход за разширение X X X X X X
4086В 6-вх. ИЛИ-НЕ с двувходови ЛЕ И в 4 от вхо- довете си и 2 входа за разширение X X X X X X X
4089В Умножится на честота (А=16/Л4) X X X
4С93В 4Х2-входови И-НЕ с тригери на Шмит X X X X X X X X X X X
4094В 8-разреден преместващ регистър с памет и 3 изх. състояиия X X X X X X X X X
4095В 3J, ЗА’-тригер X X
4096В 37, ЗА’-тригер X X
4097В Два 8-канэлии аналогови мултиплексора/демул- типлсксора X X X
40Э97В 6 буфера с 3 изх. състояиия X X X X
4098В 2 чакащи мултивибратори X X X
1 40098В 6 инвертирэщи буфера с 3 изх. състояиия X X X X
Нродьлэюениё на прал, jjjA
1 2 3 4 5 6 7 8 9 Ю 11 12 13 14 15 16 17 18 19
4099В Регистър с 8-едмостъпалп и £>-тригера с адреса ране X X X X X X X
401С0В 32-разреден реверснвен преместващ регистър X X
40Ю2В 2 декадп синхронен BCD брояч (на изважданс) X X X X
40103 В 8 разреден синхронен двоичен брояч (на из* важдане) X X X X
40104В 4-разреден реверсивен преместващ регистър с 3 изх. състояние X X X X У
4010GB 6 инвертора с тригери на Шмит X X X
40107В 2Х2-вх. И-НЕ с отворен дрейн (NMOS тран- зистор) X X X
40109В 4 буфера за повишавапе на логическо ниво 1 X X
40110В 1 Декада реверсивен брояч на Джонсъи с памет и изходи за 7-сегментен индикатор X X
40147В Приоритетен шифратор 10 входа — 4 изхода X
401G0B 1 декада синхронен BCD брояч с асинхронно нулиране X X X X X X X X X X
40101В 4-разредеп синхронен двоичен брояч с асин- хронна нулиране X X X X X X X X X X
1 40162В 1 декада синхронен BCD брояч със синхронно нулиране X X X X X X X L X X 1
цродължение на прил. Illa
1 2 з 1 4 5 6 7 8 9 10 и 12 13 14 15 16 17 18 19
40163В 4-разреден синхронен двоичен брояч със сии- V X х X X х х х
хроино нулиране
40174В Регистър с 6 двустъпалии D-три.-ера X X X X X X X X X
40175В Регистър с 4 двустъпалии О-тригера X X X X X X
40192В 1 декада реверси вен BCD брояч X X X X X X X X X
40193В 4-разреден реверсивен двоичен брояч X X X X X X X X
40194В 4-разреден реверсивен преместващ регистър X X X X X X X
40195В 4-разреден преместващ регистър X X
40240В 8 инвертиращи буфера с 3 изх. състояния X
40244В 8 буфера с 3 изх. състояния X
40245В 8 двупосочни буфера X
’S X
АИЧНА БАИОТЕК • 1 * — ... . Л» — Л 40257В 40373В 40374В 4 двувходови мултпплексора с 3 изх. съст. Регистър с 8 едностъпални D тригера с 3 изх. съст. Регистър с 8 двустъпалии О-трнгера с 3 изх. съст. X X X X
4320В 16-входов мултиплексор X
4402В 8-вх. многофупкционална логическа ПС X
о о 4441В G инвертора с писък изходен импеданс X —
£2 Продължение на прил. II 1а
1 2 3 4 5 6 8 9 10 11 12 13 14 15 16 17 18 |19
14450В 16-разреден брояч-таймер] X
14451В 19-разреден брояч-таймер X
14493В ИС за управление на1 7-сегментен LED-ннди- катор (1 1/2 разред 14-16) с памет X
14494В ИС за управление на 7-сегментен LED-инди- катор (1 1/2 разред 14-16) с памет X
14495В ИС за управление на 7-сегм. LED-индикатор (1 разред 0—9, A4-F) с памет X
14499В ИС за управление на 7 сегментен LED-инди- катор (4 разред 04-9) с памет X
4501В 2Х4-вх. И-НЕ и 1Х2-вх. ИЛИ/ИЛИ-НЕ X X
4502 В 6 инв'ртиращи буфера със стробираие и 3 изх. състояния X X X X X X X X X
4503 В 6 буфера с .3 изх. състсяння X X X X X X X
4504В 6 буфера TTL-CMOS или CMOS-CMOS X
4506В 2 разширяеми ЛЕ ИЛИ-НЕ с по 2 двувходови ЛЕ И нъв входовете и 3 изх. състояния X X х
| 4507В 4 ЛЕ ИЗКЛЮЧВАЩО ИЛИ X X X X
' 4508В 2 регистъра с но 4 едностъпални D-тригера 3 изх. състояния X X X X X X X X
4510В 1 декада реверсивен BCD брояч X X X X X X X X 1 L- ИМ
Со
Продължение на прил. Ilia
1 2 3 4 5|б| 7 8 9 10 11 121 13 14 15 16 17 18 19
4511В ИС за управление на 7-сегментен LED-инднка- тор с памег (1 разред O-j-9) х X X X X X X X X X X X X
4512В 8-входов мултиплексор с 3 изх. състояния X X X X X X X
4513В ИС за управление на 7-сегм. LED-индикатор с памет (1 разред С4-9) X
4514В Дешифратор 4 входа — 16 изхода с памет (изх. лог. 1) X X X -X X X X X X X X
4515В Дешифратор 4 входа — 16 изхода с памет (изх. лог. 0) X X X X X X X X X X
4516В 4-разреден реверсивен двоичен брояч X X X X X X X X X X
4517В Два 64-разредни преместващи регисгри X X X X X
45 18В 2 декади синхронен BCD брояч X X X X X X X X X X X X
4519В 4 ЛЕ ИЗКЛЮЧВАЩО ИЛИ или 4 двуходови мултиплексора X X X X X
4520В Два 4-разредии двоични брояча X X X X X X X X X X X X X
4521В 24-разреден брояч-таймер X X X X
4522В 1 декада синхронен програмируем BCD брояч (на изваждане) X X X X X X X X
4526В 4-разреден синхронен програмируем двоичен брояч (па изваждане) X X X X X X X X
W Продължение на прил, 11 la
1 i 2 3 4 5 6 7 8 9 10 11 12 I13 14 15 16 17 н 19
4527В Умножится на честота (/7=10/44) X X X X X X X X
4528В Два чакащи мултивибратора X X X х X X X
4529В Два 4-канални аналогови мултиплс кссра/демул- тнплексора X • X
4530В 2Х2-входов ИЗКЛЮЧВЛШО ИЛИ-НЕ с мажо- ритарен 5-входов И/ИЛИ в единия вход X X
4532В Приоритетен шифратор 8 входа — 3 изхода X X X X X X X
4534В 5 декади асинхронен BCD брояч X X X X
4536В Програмируем брояч-таймер 14-24 разреда X X X X
4538В Дна чакащи мултпвнбратора X X X X X X X X
4539В Два 4-входогзи мултиплексора X X X х X X
4541В 16-разредеп брояч-таймер X X X
4543В ИС за управление на 7-сегмеп ген LC-индикатор е памет (1 [ азред 04-9) X X X X X X X х
4544В ИС за управление на 7-сегмснтен LC-индикатор с памет (1 разред 5'4-9) X
4547В ИС за управление на 7-сегмснтен LED индика- тор с мощни изходи (1 разред 04-9) X 1
4551В 4 авукапалии аналогови му.-типлексора/демул- гиплексога X 1 1
Продължение на орал. 111а
1 1 2 3 4 51 6 ’1 81 9 101 п)12| 13 14 151 16 ф 18 19 1
4553В 3 декади синхронен BCD брояч X X X X
4555В 2 дешифратора 2 входа — 4 изхода (изх. лог. 1) X X X X X X X X X
4556В 2 дешифратора 2 входа — 4 изхода (изх. лог. 0) X X X X X X
4557В 14-64-разрсден преместващ регистър X X
4558В ИС за управление па 7-сегм. LED-индикатор (1 разред 04-9) X
4562 В 128-разрсдеп преместващ регистър X
4566В 1 декада BCD брояч-делптел на 5 или на 6 X X X
4569В 2 декади BCD или 8-разреден брояч с програ- мир,- ем коефициент па делене X X
4572В 2-входа И-НЕ, 2-входа ИЛИ-НЕ и 4 инвертора X X X
4573В 4 операционпи усилватели X
4574 В 4 аналогови компаратора X
4575В 2 сперационпи усилватели 2 аналогови компаратора X
4583В 2 тр'тера на П'мит с управление X X X X X
4584В 6 инвертора с тригери на П'мит X X X X X
4585В 4 битов цифров ком-’ар тор X X X X X X X X X X
4597В Регистър с 8 едностъпадни D тригера с адрс- сиоане иЗ изх. състояиия X —
ПРодължение на прал. ilia
1 2 3 4 5 6 7 8 9 10' И 12 13 14 15 1 16 17 18 1
4598 В 4599В 47ЙЗВ 4724В 4731В 4737В 5012В 5024В 5025В 5029В 5050В 5064В 1 5С65В Регистър с 8 едностъпални D-тригера с адреси- ране и 3 изх. съст. Регистър с 8 едностъпални D-тригера с адре- сирапе 2 регистъра с по 4 едностъпални D-трнгера с адресиране Регистър с 8 едностъпални D-тригера с адресиране Четири 64-разредни преместващи регистъра 4 1/2 декади асинхронен BCD брояч 6 буфера с 3 изх. състояния 4 буфера с 3 изх. състояния 4 буфера с 3 изх. състояния 4Х2-вх. И-НЕ с отворен дрейн (NMOS транзистор) Два 50/64-разредни преместващи регистъра 6 буфера с отворен дрейн (PMOS транзистор) 6 инвертиращи буфера с отворен дрейн (PMOS транзистор) X X X X X X X X X X X X X X
19
20 CMOS—интегрални схеми,
Приложение III б
Таблица на предлаганите от различии производители HCMOS ИС
Означение Функция | RCA j Motorola 1 Solide State Scientific SGS-Ates Sharp Tnchiho 1 Texas instruments 1 National Semiconductor Philips (Signetics) Panasonic 1 Universal
1 2 !з 1 4 L5 _|6 171 8_9 10 1 12 1
НС/ ИСТ СО 4х2-входови И НЕ X X X 'x 1 X J X X X X X
НС01 1Х2-входови I4-HE с отворен дрейн (NMOS транзистор) X
НС/НСТ02 4Х2-входови ИНИ НЕ X X X X X J X X X X X
НС/НСТ 03 4х2"входови И-НЕ с отворен дрейн (NMOS транзистор) X X X X X X
НС/НСТ04 6 инвертора X X X X X J X X X X X
HCU04 6 инвертора без буфери X J X X X
НС/НСТ05 6 инвертиращи буфера с отворен дрейн (NMOS транзистор) X X X X
НС/НСТ08 4X2-входов и И 1 X X X X > X X X X X

Продължение на прил. 1 Но
306
1 3 4 5 G 7 8 91 10 И 12 13
НС'. 9 4Х2-входови 11 с отворен дренн (lVMOS транзистор) X
НС/НСТ 10 ЗХЗ.вх И-НЕ X X X X X X X X X X X
НС/НСТ И ЗхЗ-входови И X X X X X X X X X
НС/НСТ14 6 инвертора с тригери па Шмит X X X X X X X X
НСНС120 2Х4-входови И-НЕ X X X X X X X X X X
НС/НСТ21 2Х4-входови И X X X X X X
НС/НС Т2 7 ЗхЗ-зходови ИЛИ-НЕ X X X X X X X X X X X
НС/НСТЗО 8-входови И-НЕ X X X X X X X X X
НС/НСТ32 4х2-входови ИЛИ X X X X X X X X X
НС36 4Х2-входови ИЛИ-НЕ X
НС/НСТ42 Дешифратор 1 входа — 10 изхода (изх. лог. 0) X X X X X X X X X X
j НС51 2х2-входови ИЛИ-НЕ единият с двувходови ЛЕ И, а лругш.тс тривходови 1 ЛЕ И във входовете си X X X X X X X
i НС58 2Х2-входовн ИЛИ единият с двувходови ЛЕ И, а другият с тривходови ЛЕ И във входовете си X
i НС/НСТ73 2 //(-тригера X X X X X X X X X
I НС/НС Т7 4 2 £)-тригера X X X X X X X X X X X
Продължение на прил. 1116
1 2 3 4 5 6 7 18 (9 I10 11 12|1з
НС/НСТ75 Два регистъра с по два'едностъпални D-тригера X X X X X X X X X
НС/НСТ76 | 2 /Д-трпгера X X X X X X X
НС/НС Т7 7 Два регистъра с по два едностъпални Р-тригера X X X
' НС/78 2 //(-тригера X
НС/НСТ85 4-битов цифров компаратор X X X X х X X X х
НС/НСТ 86 4 ЛЕ ИЗКЛЮЧВАЩО ИЛИ X X X X X X X X X X
НС/НСТ93 4-разредеи асинхронен двоичен брояч X
НС/НСТ 107 2 //(-трпгера X X X X X X X X
НС/НСТ IG9 2 //(-тригера X X X X X X X X X X
НС/НСТ 112 2 //(-тригера X X X X X X X X
НС/НСТ! 13 2 //(-тригера X X X X
НС114 2 //(-трнгера X
НС/НСТ 123 2 чакащи мултивибратора X X X X X X
НС/НСТ 125 4 буфера с 3 изх. със'!. X X х X X X
НС/НСТ 126 4 буфера с 3 изх. съст. X X X X X
НС/НСТ 131 Дешифратор 3 входа — 8 изхода с памет (изх. лог. 0)
Продължение на прил. П1б
308
\ 1 1- 2 3 4 5I 6 7 8 9 10 11 12 13
[ НС/НСТ 132 4Х2-входови И-НЕ с тригери на Шмит X X X X X X X
НС/НСТ 133 13-входови И-НЕ X X X X X X X
НС/НСТ 137 Дешифратор 3 входа — 8 изхода с памет (изх. лог. 0) X X X X X X
НС/НСТ 138 Дешифратор 3 входа — 8 изхода (изх, лог. 0) X X X X X X X X X X
НС/НСТ 139 2 дешифратора 2 входа — 4 изхода (изх. лог. 0) X X X X X X X X X X
НС/НСТ147 Приоритетен шифратор 10 входа — 4 изхода X X X X X X X
! HCI48 Приоритетен шифратор 8 входа — 3 изхода X
। НС/НСТ 149 Приоритетен шифратор 8 входа — 3 изхода X
НС/НСТ 151 8-входов мултнплексор X X X X X X X X X X
НС/НСТ 152 8 входов мултнплексор X
НС/НСТ 153 Два 4-входови мултиплексора X X X X X X X
НС/НСГ154 Дешифратор 4 входа — IG изхода (изх. лог. 0) X IX X X X X X X X
НС/НСТ 155 Два дешифратора 2 входа — 4 изхода (изх. лог. 1) X
НС/НСТ 157 4 двувходови мултиплексора X X X X X X X X X X X
НС/НСТ 158 4 двувходови мултиплексора X X X X X X X X X X
НС/НСТ 160 1 декада синхронен BCD брояч X X X X X X X X X
Продължение на прил. IIIб
1 2 3 4 5 6 7 8 9 10j 11 1243
НС/НСТ161 4-разредеи синхронен двоичен брояч X X X X X X X X X X х
j НС/НСТ 162 1 декада синхронен BCD брояч X X X X X X XXX
НС/НСТ 163 4-разреден синхронен двоичен брояч X X X X X X X XXX
НС/НСТ 164 8-разреден преместващ регистър с 3 изх. състояиия X X X X X X X X
НС/НСТ 165 8-разреден преместващ регистър X X X X X X X
НС/НСТ 1GG 8-разреден преместващ регистър X X X X X X X
НС/НСТ 1G8 1 декада реверсивен BCD брояч X
НС/НС Г169 4-разреден реверсивен двоичен брояч X X
НС/НС Г173 Регистър с 1 двустъпалнп D-тригера с 3 изх. съсгояняя X X X X X X X X
НС/НС Г174 Регистър с 6 двустъпални Д-тригера X X X X X X X X XXX
НС/НС Г175 Регистър с 4 двустъпални D-тригера X X X X X X X X XXX
НС/НСТ 190 1 декада реверсивен BCD брояч X X X X X X х
HC/HCT19J 4-разреден реверсивен двоичен брояч X X X X X х х
НС/НСТ 192 1 декада реверсивен BCD брояч X X X X X X X XXX
НС/НС Г193 4-разреден реверсивен двоичен брояч X X X X X X XXX
НС/НСТ 194 4-разредеи реверсивен преместващ регистър X X X X X X X X
о 1
Продължение на прил. П1б
1 2 3 4| б' 6I 7 9 10 11 12 13
г НС/НСТ 195 4-разреден преместващ регистър X X X X X X X X
;rfC/HCT221 2 чакащи мултивибратора X X X X X X
/НС/НСТ237 Дешифратор 3 входа — 8 изхода (изх. лог. 1) X X X X X X X
НС/НСТ238 Дешифратор 3 входа — 8 изхода (изх. лог. 1) X X X X
НС/НСТ 239 2 дешифратора 2 входа — 4 изхода (изх, лог. 1) X
НС/НСТ240 8 инвертиращи буфера с 3 изх. състояния X X X X X X х X X х
НС/НСТ241 8 буфера с 3 изх. състояния X X X X X X X X X X
НС/НСТ242 4 инвертиращи буфера с 3 изх. състояния X X X X X X X X X X
НС/НСТ213 4 двупосочни буфера с 3 изх. състояния X X X X X X X X X X
НС/НСТ 2-14 8 буфера с 3 изх. състояния X X X X X X X X X X
НС/НСТ245 8 двупосочни буфера с 3 изх. състояния X X X X X X X X X
НС/НСТ 251 8-входов мултиплексор с 3 изх. състояния X X X X X X X X X
НС/НСТ 253 Два-4-входови мултиплексора с 3 изх. състояния X X X X X X X X
НС/НСТ257 4 двувходови мултиплексора с 3 изх. състояния X X X X X X X X X
НС/НСТ258 4 двувходови мултиплексора с 3 изх. състояния X X X X X X
НС/НСТ259 Регистър с 8 едностъпални Р-тригера с адресиране и 3 изх. състояния X X X X X X X 1
Продължение на прил. II16
1 2 3 4 5 6I 7 «1 9I ю| 11 12 13
НС266 4 ЛЕ ИЗКЛЮЧВАЩО ИЛИ-НЕ с отворен дрейн (NMOS транз.) X X X X X X X X
НС/НСТ273 Регистър с 8 двустъпални D-тригера X X х X X X X X X X
НС/НСТ292 31-разреден програми уем брояч-таймер X X X X
НС/НСТ294 15-разреден програмируем брояч-таймер X X
НС/НСТ298 4 двувходови мултиплексора X X X
НС/НСТ299 8-разреден ревер сив ей преместващ регистър с 3 изх. състояния X X X
НС/НСТ321 8-битов цифров компаратор
НС/НСТ322 8-разреден преместващ регистър с 3 изх. състояния X
НС/НСТ 323 8-разредеп реверсивен преместващ регистър с 3 изх. състояния X
/мд НС/НСТ352 Два 4-входови мултиплексора X
Н s X
1* w НС/НСТ353 Два 4-входови мултиплексора
НС/НСТ354 8-входов мултиплексор с 3 изх. състояния х X X X X X X X

1 " Q £ НС/НСТ356 НС/НСТ365 X X X X X X X
и > 8-входоз мултиплексор с 3 изх. състояния 6 буфера с 3 изх. състояния X X X X X X X X X X
дЪ ( НС/НСТ366 6 инвертиращи буфера с 3 изх. състояния X X X X X X X X
Продължение на прил. 1П6
312 313
* 2 3 4 5 6 7 8 9 10 12 |13
НС/НСТ367 6 буфера с 3 изх. състояния X X X X X X X X
НС/НСТ368 6 инвертиращи буфера с 3 изх. състояния X X X х X X X X
НС/НСТ373 Регистър с 8 едностъпални D-тригера с 3 изх. състояния X X X X X X X X X X X
НС/НСТ374 Регистър с 8 двустъпалии D-тригера с 3 изх. състояния X X X X X X X X X
НС/НСТ375 Два регистъра с по два едностъпа.1ни D-тригера X X X X
НС/НСТ377 Регистър с 8 двустъпалии D тригера X X X X X
НС378 Регистър с 6 двустъпалии D тригера X
НС379 Регистър с 4 двустъпалии D-тригера X
I-IC386 4 ЛЕ ИЗКЛЮЧВАЩО ИЛИ X X
НС/НСТ390 2 декад» асинхронен BCD брояч X X X X X X X X
НС/НС Г393 Два 4-разрсдни асиихронпи двоични брояча X X X X X X X
НС/НСТ 423 2 чзкачти мултивнбратора X X X X X
НС/НСТ490 2 декад» асинхронен BCD брояч X
НС/НСТ 533 Регистър с 8 едностъпални D-тригера с 3 изх. състояния X X X X X X X X
НС/НСТ 534 Регистър с 8 двустъпалии D-тригера с 3 изх. състояния X X X X X X X X X
НС/НСТ540 8 ннвертираши буфера с 3 изх. състояния X X X X X X
Продължение на пРил. 1116
1 2 3i 5 б 7I 8 9I 101 'Ч 12) 13
НС/НСТ541 8 буфера с 3 изх. състояния X •*р-. X X X X X
НС/НСТ563 Регистър с 8 едностъпални D-тригера с 3 изх. състояния X X X X X X
НС/НСТ564 Регистър с 8 двустъпалии D-тригера с 3 изх състояния X X X X X X X
НС/НСТ568 1 декада реверсивен BCD брояч
НС/НСТ569 4-разреден рсверсииен двоичен брояч
НС/НСТ573 Регистър с 8 едностъпални D-тригера с 3 изх. състояния X X X X X X X
НС/НСТ 574 Регистър с 8 двустъпалии D-тригера с 3 изх. състояния X X X X X X
НС/НСТ 589 8-разреден преместващ регистър с 3 изх. състояния X X
НС/НСТ590 8-разреден асинхронен двоичен брояч X
НС/НСГ592 8-разреден асинхронен двоичен брояч X
НС/НСТ 593 8-разреден асинхронен двоичен брояч с 3 изх. състояния X
НС/НЗТ594 8-разреден преместващ регистър
НС/НСТ595 8-разреден преместващ регистър с 3 изх. състояния X X X
НС/НСТ597 8-разреден преместващ регистър X X X X X X X
НС/НСТ598 8-разреден реверсивен преместващ регистър с 3 изх. състояния
НС/НСТ604 Два регистъра с по 8 едностъпални D-тригера с мултиплексиранн изходи с 3 състояния X
Продолжение на прил. 1116
314
1 2 3 I4 5 I6 I7 [8 9 ю II 12 jl3
НС/НСТ620 8 двупосочни инвертирэщи буфера с 3 изх. състояиия X
НС/НСТ623 8 двупосочни буфера с 3 изх. състояиия X
НС/НСТ640 8 инвертирэщи буфера с 3 изх. състояиия X X X X X X X X X
НС/НСТ643 8 двупосочни буфера с 3 изх. състояиия X X X X X X X X X
НС/НСТ645 8 двупосочни буфера с 3 изх. състояиия X X X
НС/НСТ646 8 двупосочни буфера с памет и 3 изх. състояиия X X X X X X X
НС/НСТ648 8 двупосочни инвертирэщи буфера с памет и 3 изх. състояиия X X X X X X X X
НС/НСТ651 8 двупосочни инвертиращи буфера с памет и 3 изх. състояиия X
НС/НСТ652 8 двупосочни буфера с памет и 3 изх. състояиия X
НС/НСТ658 8 двупосочни инвертиращи буфера с 3 изх. състояиия и контрол почетност X
НС/НСТ 659 8 двупосочни буфера с 3 изх. състояиия и контрол по четност X
НС/НСТ664 8 двупосочни инвертиращи буфера с 3 изх. състояиия и контрол по четност X
НС/НСТ665 8 двупосочни буфера с 3 изх. състояиия и контрол по четиост X
HC/HCT67J 4 регнстъра с по 4 едностъпални D-тригера с 3 изх. състояиия X
НС/НСТ673 16-разредеп преместващ регистър X
НС/НСТ674 16-разреден преместващ регистър с 3 изх. състояиия X
Продължение на прил. 1116
со
Н-*
сл
1 2 з 4 5 6 7 8 9 10 И 12 13
НС/НСТ682 НС/НСТ684 НС/НСТ686 НС/НСТ688 НС/НСТ690 НС/НСТ691 НС/НСТ692 НС/НСТ693 НС/НСТ696 НС/НСТ697 НС/НСТ 698 НС/НСТ699 НС804 НС805 НС8С8 НС832 8-битов цифров компаратор 8-битов цифрой компаратор 8-битов цифров компаратор 8-битов цифров компаратор 1 декада синхронен BCD брояч с памет и 3 изх. състояиия 4-разреден синхронен двоичен брояч с памет и 3 нзх. състояиия 1 декада синхронен BCD брояч с памет и 3 изх. състояиия 4-разреден синхронен двоичен брояч с памет и 3 изх. състояиия 1 декада реверсивен BCD брояч с памет и 3 изх. състояиия 4-разреден реверсивен двоичен брояч с памет и 3 изх. със ояния 1 декада реверсивен BCD брояч с памет и 3 изх. състояиия 4-разреден реверсивен двоичен брояч с памет и 3 изх. състояиия 6х2-входови И-НЕ с мощен изход 6х2-входови ИЛИ-НЕ с мощен изход бх2-входови И с мощен изход 6Х2-входови ИЛИ с мощен изход — — X X X X X X X X X X X X X X X X X X
Продължение на прил. 1115
1 2 |з 4 5 6 7 8 9 10 И 12 13
НС/НСТ 4002 2Х4-входови ИЛИ-НЕ X X X X X X X X X X
НС/НСТ4015 Два 4-разрсдни премсстващи регистра X X
| HC/I1CT4016 4 аналогови ключа X X X X
НС/НСТ4017 Една декада брояч на Джонсън X X X X X X
НС/НС 1’4020 14-ра.;редеи асинхронен двоичен брояч X X X X X X
НС/НСТ4022 3-разреден двоичен брояч на Джонсьн X X
1 НС/НС Г4024 7-разредсн асинхронен двоичен брояч X X X X X
НС/НСТ 40 40 12-разредеп асинхронен двоичен брояч X X X X X X X
| НС4049 Шест иивертиРащи буфера CMOS-TTL X X X X X X X
НС4050 Шест буфера CMOS-TTL X X X X X X X
НС/НСТ4051 8-канален аналогов мултиплексор/демултиплексор X X X X X
НС/НСТ4052 Два 4-канални аналогови мултиплексора/демултиплексора X X X X X
НС/НС Г4С53 Три двуканалпи аналогови мултиплексора/демултиплексора X X X X X
НС/НСТ 4059 Брояч с програмируем коефициент на делене (N=34-15999) X
НС/НСТ 1060 14-разреден брояч-таймер X X X X X X X х
НС/НСТ4С61 14-разреден брояч-таймер X
НС/НСТ 4/66 Четири зналогони ключа X X X X X X X
317
Продължение на прил. 1116
1 2 |3 4 5 6 7 8 9| 10 11|!2| 13
НС/НСТ4067 16-канален аналогов мултиплексор/демултиплексор X X X
НС 4072 2Х4-входови ПЛИ X
НС 4078 8-вх. ИЛИ-НЕ/ИЛИ X X X X X
НС/НСТ4094 8-разреден преместващ регистър с памет и 3 изх. състояния X X X
НС/НСТ40102 Две декади синхронен BCD брояч (на изваждане) X X
НС/НСТ40103 8-разреден синхронен двоичен брояч (на изваждане) X X
НС/НСТ40Ю4 4-разреден реверсивен преместващ регистър с 3 изх. състояния X х
НС/НСТ4316 Четири аналогови ключа X X X
НС/НСТ4351 8-канален аналогов мултиплексор/демултиплексор с регистър X X X
НС/НСТ4352 Два 4-канатип аналогови мултиплексора/демултиплексора с регистър X X X
НС/НСТ4353 Три двуканални аналогови мултиплексора/демултиплексора с регистър X X X
НС/НСТ4510 Една декада реверсивен BCD брояч X
НС/НСТ4511 ИС за управление на 7 сегментен LED индикатор с памет (1 разр. C-j-9) X X X X X X
НС/НСТ 4512 8-входов мултиплексор с 3 изх. състояния X
НС/ПСТ4514 Дешифратор 4 входа — 16 изхода с памет (изх. лог. 1) X X X X X X X X
НС/НСТ 4515 1 Дешифратор 4 входа — 16 изхода с памет (изх. лог. 0) X X X X
X
Продължение на прил 1116
се
ю
О
X
О
X
я
о
tr
CJ
СП*
сЗ
О,
1
сч
S
х
о
X
и
X
X
о
<х>
сч
О
X
318
Приложение IV
Сравнителна таблица на съветските CMOS ИС със серия 4000
Подгрупа, вид, поредей номер на ИС Функция Серия 1 Аналог от
164* К176* K56I 564 серия 4000
1 2 1 3 4 5 6 7
Логически елементи
лги Един инвертор и две двойки NMOS и PMOS транзистори X X 4007 4030
ЛП2 Четири ЛЕ ИЗКЛЮЧВАЩО ИЛИ X X X X
4000
ЛП4 Д^а тривходови ЛЕ ИЛИ-НЕ и един инвертор X X

лпп Два четиривходови ЛЕ ИЛИ-НЕ и един инвертор X X
ЛП12 Два четиривходови ЛЕ И-НЕ и един инвертор X X X
ЛП13 Три тривходови мажоритарии ЛЕ X X 4001
ЛЕ5 Четири двувходови ЛЕ ИЛИ-НЕ X X X
ЛЕ6 Два четиривходови ЛЕ ИЛИ-НЕ X X X X 4002
ЛЕЮ Три тривходови ЛЕ ИЛИ-НЕ X X X X 4025
ЛА7 Четнрн двувходови ЛЕ И-НЕ X X х X 4011
ЛА8 Два четиривходови ЛЕ И-НЕ X X X X 4012
ЛАЭ Три тривходови ЛЕ И-НЕ X X X X 41)23
ЛИ1 Един 9-входов ЛЕ И и един ин- X X
ЛН1 вертор 6 инвертиращи буфера със стро биране и 3 изх. състояния X X 4502 4049
ЛН2 6 инвертиращи буфера CMOS— TTL X X

1 ЛС1 3 схеми от 2х2-входови И, свър зани в ИЛИ или 3 двувходови X X
мултиплексора 4019
ЛС2 4 схеми от 2х2-входови И, свър- зани в ИЛИ, или 4 двувходови X X

мултиплексора
ПУ1 Пет инвертиращи буфера X X
ПУ2 6 инвертиращи буфера CMOS— TTL X X 4009
ПУЗ 6 буфера CMOS-TTL X X 4010
ПУ4 6 буфера CMOS-TTL X X 4050
Тригери
ТР2 Четири RS-трнгера X X 4043
319
Продължение на прил. IV
1 2 3 4 5 6 7
TMl Два D-тригера X X
ТМ2 Два D -тригера X X X X 4013
тмз Регистър с 4 едностъпални D- X X X X 4042
тригера
ТВ1 Два УД-тригера X X X X 4027
Аналогови ключове
КТ1 Четири аналогови ключа X X 4016
ктз Четири аналогови ключа X X 4С66
Аналогови
мултнплексори
КП1 Два 4-канални аналогови мултн- X X 4052
плексора/демултиплексора
КП2 Един 8-канален аналогов мулти- X 4051
плексо р/демултиплексор
on
* Интегралните схеми от сериите 164 и К176 не са пълни аналозн на ИС
от серията 401'0: те работят само при захранващо напрежение Efli)=9V.
320
Приложение V
Таблица за разположението на изводите на CMOS интегралните схеми
(стандартнн и серия НС/НСТ)
4000
Два трнвходови ЛЕ ИЛИ-НЕ
и един инвертор
Х1=Д 1+£\+С1
Х2=А2+В2+С2
Х3 =А3
вж. стр. 92, стр. 262
4001
Четири двувходови
ЛЕ ИЛИ-НЕ
Х=Л+В
вж. стр. 92, с гр. 262
Ею А„ В* X/. х3 Аз Вз
ПЛ Пр Пр ПЛ Пр_Ш_£р.
L.A Ш
А А
W Ш Ш Ш Ш Ш LLf
Aj Bi Xi Xj а2 В? Ess
4002, НС4002
Два четиривходови
ЛЕ ИЛИ-НЕ
X=A+B+C+D
вж. стр. 92, стр. 262
* Подреждането на ИС в таблицата е направено по следния начин:
1. Включени са само ИС, разгледани в тази част на книгата.
2. Иай-напред са дадени всички ИС (стандартпи и с високо бързодействие)
с означение 4ххх(х), бххх, 7ххх по възходящ ред на номерацията. След това са
подредени ИС с означение 74(54)Сххх или 74(54)НС/НСГххх, също по възхо-
дящ ред на номерацията. Накрая са дадени таймерите и операционните усил-
ватели.
3. Когато изводите на корпуса на ИС от серията НС съвпадат с тези на
ИС от стандартната серия, номерът на страпицата, на която е разгледана НС
ИС, е даден втори по ред.
21 CMOS—интегрални схеми, ч. I
321
Продължение на прил. V
Edd Оз D5.6 Ss ®5.б se пп ПП ПП ПП Г»1 ГЛ 1 ZL
4007 Един инвертор и две двойки PMOS-NMOS транзистори Х—~А Ti Edd I Tg pi I 1—; Lp Ж к
вж. стр. 93 L1J Ш Ш Ш Ш LU Ш D, S, G12 S2 D2 Б34 -ss
а4 1 * I i*] h'7'l X5 A5 Xf. Ag, Пз~| ПИ ГП По~| ГЛ1
4009 Шест инвертиращи буфера за връзка CMOS-TTL Х=А вж. стр. 79 гЯ
LU | z | |з | ЕСС UJ L5J LSJ LL X2 Aj X3 Aj j Ld Ess
Еов *6 ^6 ПТ ПИ Гм! Пз Xg A5 x4 a4 i пи пй пи m
4010 Шест буфера за връзка CMOS-TTL Х=А вж. стр. 80 W М к ЕсС А1 А2 Х3 А3 8 i ESS
Erp A3 B3 Гк| ПЙ ПГ X3 X4 a4 I ГЙ По] ГЯ г 34 Tj
4011 Четири двувходови ЛЕ И-НЕ X=AS вж. стр. 92 L kjL jk]
ш ш ш Al Bi X! Ш Ш Ш L X2 a2 b2 e ЕГ ss
322
Продължение на прил. V
4012
Два четиривходови
ЛЕ И-НЕ
X =^ABCD
вж. стр. 90
0 Dn S R Qno
1 0 0 0 0
4013 t 1 0 0 1
Два £>-тригера 1 ж 0 0 Qn
вж. стр. 116 X А 1 0 1
X X 0 1 0
X X 1 1 ♦4
* Неразрешено
4016, НС4016
Четири аналогсви ключа
1/0 — вход или изход
вж. стр. 227, стр. 279
А К
1 0 Вкл. Изкл.
"□О А1 A4z I/U4 0/14 1/03 0/1з
1/0, 0/х, I/0j O/I2 Аг Аз Ess
4019
Четири избираема
схеми И/ИЛИ
323
Продължение на прил. V
4023
Три тривходови
ЛЕ И-НЕ
X =АВС
вж. стр. 90
4025
Три тривходови
ЛЕ ИЛИ-НЕ
Х=А+В+С
вж. стр. 91
4027 Два JA-тригера
К,
а
вж. стр. 121
4030
Четири ЛЕ
ИЗКЛЮЧВАЩО ИЛИ
Х=А®В=АВ+АВ
вж. стр. 82
Edo Е/. Ад л?, ь-j
пп ня пя пп гул m. m
; км
О,, С
,/ш ш ш Ш ш ш Ш
А.» В] Xj А2 Ess
324
Продължение на прил. V
4041
Четири мощни буфера с прав и
инверсен изход
Х=А, Х=А
вж. стр. 81
4042 Регистър с четири еднс-
стъпалии О-тригера
вж. стр. 117
4043 Четири RS-тригера с три
изходни състояния
вж. стр. 109
325
Продължение на прил. V
326
(Продължение на прил. V
327
Продължение на прил. V
4052, НС4052 Два четириканални аналогови мултиплексора/демултиплексора
вж. стр. 281 стр. 236
4053, НС4053 Три аналоговидвуканални мултиплексора/демултиплексора
вж. стр. 281 стр. 237
4066, НС4066
Четири двупосочни аналогови ключа
1
о
' I/O] 0/1| 1/^2 0/Ij A^ A3 ^SS
Вкл.
Изкл.
вж. стр. 229, стр. 279
328
Продължение на прил. V
329
Продължение на прил. V
| Ег® Аз гй пл Вз Х3 ПЯ ПГ х4 1 По1 Ад Вд пл m
4070 Четири ЛЕ ИЗКЛЮЧВАЩО ИЛИ Х=А@В =АВ+АВ вж. стр. 82 1 г* -Э1 h А
Ш LU А] В, Ш La X, X J Ш Az Ш LZJ Bz Ess
&Ю Аз П*1 F5~l Вз Хз пр Гн х4 1 Ад В ПЯ Г а Л
4071 Четири двувходови ЛЕ ИЛИ Х=А+В вж. стр. 92 Г1" А м Са
1 JJ ш А, В, DJ 1а. X, х2 L5J AZ Ld ш в2 е55
4072, НС4072 Два четиривходови Еоо *2 пй пу AZ 1 ПЛ В2 с2 й~] По" о2 m ЕЛ L

ЛЕ ИЛИ ЛГ=А -J-S-J-C-J-Z) зж. стр. 92, стр. 262
ш d X, А, J Ш В, _SJ 1А_ C| D| ш Ll Es
Еоо Аз пй гй Вз С3 Хз Пй Гп| Пй х, ГЯ (' Л]
4073 Три тривх одови ЛЕ И Х=А ВС вж. стр. 92 А —
ш ш А) ~чВ| Ш Ш Ш Az В2 С2 Ш L Х2 Е 2J SS
330
Продължение на прил. V
4075, НС4075
Три тривходови
ЛЕ ИЛИ
Х=А 4~ В
4076 Регистър с четири двустъпални D-тригера с три изходни
състояния*
4077 Четири ЛЕ ИЗКЛЮЧВАЩО ИЛИ-НЕ %-А®В'=АВ+А В вж. стр. 82 Е П Х> Bi Аг, Х4 7] ПЛ Пг] Гй] Г Хз А3 во io] Ге] ГП
я
Ш Ш Al В| Ш Ш ш If. 1 Ш X’ У.2 Аг в? Ess
Еоо х Н G f Е - ПЛ ПЛ ПТ] ПЛ По] ГТ। ПИ
4078, НС4078 Осемвходов ЛЕ ИЛИ-НЕ/ИЛИ Д+B-t-C+D+£+ F+G+77 ^~Л 6~{-C4-D+£'4-F’-|- 1 1 7 iM=L 1
вж. стр. 91, стр. 262 LLJ ш Ш Ш Ш Lu Ш х А 3 С D Ess.
331
Продължение на прил. V
332
air-
Продължение на прил. V
Продължение на прил. V
Висок илчтеосиг
4097
Два осемканални аналогови му лтиплексора*Де мултиплексора
А в с I |х Y
X X 1 ви*П
0 0 0 0 ХЭ Yo
1 0 0 с Х1 Y)
0 1 0 0 х2 Yz
1 '1 0 0 Хз Y3 '
О 0 1 0 х« Yz,
1 0 1 0 х5 Ys
0 1 1 с Х6 Ye
1 1 1 0 X? Y?
ДЬа мултиплексора-
аемултиплекссра
40097
Шест буфера с три из-
ходни състояиия
Есс Z?
,ПБ1 П51
As Xs Ag Хб Az X;
----------------------
Zj Ai Xi
0 1
0 0 0
MF
1 >' ВИ
ЗИ - Висок импеданс
т та пй пй та г?-)
Wy
А» Xi &2 Хг Аз Хз Ess
4098
Два чакащи мултивибратори
Cl A В а
X X V- О X О X -®- Г- O X x V- r- | 0 0 0 IL IL
334
Продължение на прил. V
40098
Шест инвер«иращи бу-
фера с три изходии
състояиия
Zi Ai Xi Az Хз Аз Хз Ess
ВИ *- Висок импеданс
4099
Регистър с осем едио-
стьпални D-тригера с
адресиране
с R 0
Аар. Несдр
0 0 о On
1 0 0п+1=^П On
1 D 0
> 1 О 0
О? R О С А о A' Az
40106
Шест инвертора с тригери на Шмит
Х=А
335
^Продолжение на прил. V
40107
Дча двувходови
ЛЕ И-НЕ с от-
ворен дрейн
Х=АВ
40174, С174, HCI74
Регистър с шест двустъпални О-трнгера
вж. стр. 130, стр. 267
40175, С175, НС175
Регистър с четири двустъпални D тригера
Ego t?4 04 04 Оз Оз Оз С.
1>'1 ПЛ Пр ПЛ ПЛ ПП По] Гр
Га si [б аП
R С О 1 ос Rn
Ш Ш Ш Ш ill Ш Ш Ш
R С( Qj Op Op ^ss
вж. етр. 130, стр. 267
336
Продължение на прил. V
4024©, НС 40240
Осем инвентираши
стояния
буфера с три изходни съ-
Zj Ai Xi
0 0 0
0 1 1 *
1 X ВИ
ВИ - Висок импеданс
вж. стр. 261
40244, НС40244
Осем буфера с три
изходни състояния
Zj At Xt
0 1 0
0 0 1
1 X ВИ*
Epp Z Xi Ад X? A7 Xg A*e Xc As
Д1. [^L_ngi mi r^i r^i та iff iff лд
Ilf JAj -

DIR Ai Хд Ад X/ A3 Xg A4 X5 E$j
ВИ - Висок импеданс
вж. стр. 261
40245, НС 40245
Осем двупосочни буфера
Epp Z2 Bi B7 Bg B4 Bs Be B7 Bg
м П91 ngi пн гф та rajrami iff
z DIR At Bi
0 0 Bt Вход
0 1 Вход Ai
1 X ВИ* ВИ?
ВИ - Висок импеданс
Zi At Аг Аз Ac As As А? Ав Ess
вж. стр. 261
29 ПМГК _ —------ - -

Продължение на прил. V
40373, С373, НС373
Регистър с осем едностъпални D-тригера с три изходни състояния
вж. стр. 130, стр. 267
40374, С374, НС374
Регисгьр с осем едностъпални D-тригера с три изходни състояния
Edd О? Dy De Ое Os Ds Ot Ot Sp
НИ ПУ1 гул П71 ПЙ1 ГГЙ ПЛ npi. tTZL EEL
Регистър от О-тригери
'ill L21 UT Ш ill LbJ ill ill llT ШГ
Eq 0q Do Di o] Oz 02 Оз Оз Ess
вж. стр. 130, стр. 267
НС4316
Четири двупосочни аналогови ключа
вж. стр. 279
Продължение на прил. V
НС4351 Осемканален аналогов мултиплексор/демултиплексор с регистър
ь 12 Аг А» Ао X
О 1 О 0 О Хо
0 1 О 0 1 X,
1 О 1 О 1 0 Х2
О 1 О 1 1 Хз
О 1 1 0 0 Х4
О 1 0 1 х5
О 3 1 1 О Хб
О 1 1 1 1 Х7
1 0 X X X ВИ*
ЕЙ- Висок импеданс
вж. стр. 281 _ _______________ ______________
j-jC4352 Два четириканални аналогови мултиплексора/демултиплексора с регистър
вж. стр. 281 _____________________________
НС4353 Три двуканални аналогови мултиплексора/демултиплексора с регистър
II 1г Аг Ат Ао X Y W
О 1 О О О Хо Уо Wo
О 1 О 0 1 Хт Уо Wo
О 1 0 1 0 Хо Ут Wo
О 1 О 1 1 Хт Ут Wo
О 1 1 0 0 Хо Уо Wi
О 1 1 О 1 Хт Уо W1
О 1 1 1 0 Хо Ут Wt
О 1 1 1 1 X, Ут Wt
1 0 X X X ВИ* ВИ* ВИ*
ВИ- Висок импеданс
339
Продължение на прил. V
Его
Edo Y X X, Хо Ао А, А2 С
(151 П71 П£1 П^1 пр пр пр гр
Регистър
Мултиплексора -
Демултиплекссри
W, Wo W I, I, Ee? Esc
вж- стр. 281
4501
Два четиривходови ДЕ
И-НЕ и двувходов ДЕ
ИДИ-НЕ/ИДИ или
осемвходрв ДЕ
И/ИДИ-НЕ
вж. стр. 96
4502
Шест инвертиращи бу-
фера с три изходни
състояиия и със стро-
биране
ОД Аб
As S Xs
-Ш1 Ш! |К | [13 1 1 г- О 2] ПП ПЛ Гэт
Тиш игкгп X.I
вж. стр. 96
4503
Шест буфера с три из-
ходни състояиия
вж. стр. 96
Е00 Z5j6 А6 а5 х5 а4 х_
Пб~| ГЁ~] |~й~| [i3~l [~|Г] Г>1~1 J~io~] [У]
340
Продължение на прил. V
4504
Шест буфера за връзка
TTL-CMOS,
CMOS-CMOS
м Връзка
1 TTL-CMOS
0 CM0S-CM0S
4506
Два ЛЕ ИЛИ-НЕ с по два
двувходови ЛЕИ във вхо-
довете, с възможност за раз-
ширяваие и с три изходни
състояиия
А\= A iSi+CjDj-f- /д-f-T
Х2= AtB2+C2D2+~£2^ I
Х=висок импеданс при Z=1
4&07
Четири ЛЕ ИЗКЛЮЧВА-
ЩО ИЛИ
4508
Два регистъра с по четири
едиостъпални D-тригера
С R 2 Q
1 0 0 1 0 0 х 1 0 X х 1 D Qn.l =0п 0 ВИ*
* Висок импеданс
341
Продължение на прил. V|
4519
t Четири ЛЕ ИЗКЛЮЧВАЩО
ИЛИ или четири двувходови
мултиплексора
ЛЕ ИзключЬощо
ИЛИ
r4 Аз Вз А2 В2 А, В, tee

4528 Два чакащи мулсивибратора
вж. стр. 274
342
Я1Родължение на прил. V
4529 Два четириканални аналогови мултиплексора/демултиплексора със
стробиране
Edo Zy Yq Y, Y2 Y3 Y X
вж. стр. 238
4530
Два двувходови ЛЕ изключ-
zx Zy в А X Y Реэкилл
1 1 0 0 Хо Уо
Г 1 0 1 Xi Y,
1 1 1 0 х2 y2 rj < -Ж п Р * 3
1 1 1 1 Хз Y3 Дбс кан сел (2
1 0 0 0 Хо >
1 0 0 1 X) £ 8
1 0 1 0 х2
1 0 1 1 Хз Iх г S СЛ о
0 1 0 0 Yo осемка (1изхо збат з
0 1 0 1 Y1
0 1 1 0 Уг Един тор свьр.
0 1 1 1 Уз
0 0 X X ВИ*
* Bucck импеданс
343
Продължение на прил. V
344
Продолжение"?на приллУ
14575
Два операционии усил-
вателя и два компара-
тора
& & & l£P<
YT а д' i-hU Ш I о I
ХА А] А Ею В2 В, Хв 1АВ
вж. стр. 223
4583' Два тригера на Шмит с управление
Еоо А? X Z О? Ell О? А,
4584
Шест инвертора
с тригери на Шмит
Х~А
4597 Регистър с осем едностъпални £>-тригера с адресиране и три
изходни състояиия
Z С R 0
0 1 1 0 0 1 0X0 1 X X D Ол+гОп 0 ж ВИ
ВИ-Висок импеданс
вж. стр. 127
Продължение на прил. V
4598 Регистър с осем едностъпални D-тригера с адресиране и
три изходни състояния
Z С Я 0
0 1 1 0 0 1 0X0 1 X X D ОЫ=Ол 0 ж ВИ
*
ВИ - Висок импеданс
вж. стр. 128
Edo Qz Оз О- 0= Ое О7 О5 Az
4599 Регистър с осем едностъпални D-тригера с адресиране
4723 Два.-регистъра с по четири едностъпални D-григера с адресиране
вж стр. 128
.346
Продължение на прил. V
4724 Регистър с осем еаностъпаяни D-тригера с адресиране
вж. стрл 128
5012
Шест буфера
с три изходни
състояния
Zi
0
1
, Edo С
Регистър
| Дешифратор
Og О? Og Од
' ПР) l.?l.
Ac Ai Аг
Еоо 7-г
_Р51, П51 и пл m т.
Аб Хб Ад Хд А> Xi
ВИ- Висок импеданс
1 5024
Четири буфера с тра
изходни състояния
вж. стр. 108
Xi
Ai
BH
Zi
i
0
Xi
Ai
ВИ*
*
Ви — Висок импеданс
вж. стр. 109
347
Продължение на прил. V
5025
Четири буфера
с три изходии
състояния
Zj Xi
1 Ai
О ВИ*
ВИ - Висок импеданс
вж. стр. ПО
5029
Четири двувходови ЛЕ
И-НЕ с отворен дреин
Ai В-,
О X
X О
1 1
Xi
ви*
ви*
*
ВИ - Висок импеданс
Еоп
па
Х3
*4
ПИ ПОТ
2з А3
Ess
вж. стр. 110
5064
Шест буфера с
отворен дрейн
вж. стр. ПО
Gi
О
О
X
1
ВИ-Висок импеданс
ВИ
ВИ
348
Продължениегна прил. V
5065
Шест инвертиращи
буфера с отворен
дрейн
6, G? А-, Xi
0 1 0 1 X 0 1 X 0 1 X X ви* ви * ви*
* Ви-Висок импеданс
вж. стр. 116
НС7001
Четири двувходови
ЛЕ И с тригери на
Шмит
Х=АВ
вж. стр. 262
НС7002
Четири двувходови ЛЕ
ИЛИ-НЕ с тригери на Шмит
X=A+tT
Есс At Вд Хд Аз Вз Хз
«у Ai Bi Xt Аг В2 Х2 Еее
вж. стр. 262
349
Прадължение на прил. V
НС7006 Два инвертора, тривходов ЛЕ И-НЕ, четиривходов ЛЕ И-НЕ,
тривходон ЛЕ ИЛИ-НЕ и четиривходов ЛЕ ИЛИ-НЕ
"^Ai Bi Xi Ci Dt Az Bz Cz Xz Хз A3 E[
вж. стр. 263
HC7008 Два инвертора, три двувходови ЛЕ И-НЕ и три двувходови ЛЕ
ИЛИ-НЕ
вж. стр. 263
НС7032
Четири двувходови ЛЕ
ИЛИ с тригери на Шмит
х=л + в
Есс At, В4 Хл Ад Вз Хз 4
вж. стр. 262
350
Продължение на пРил. V
НС7074 Два инвертора, двувходов ЛЕ И-НЕ, двувходов ЛЕ ИЛИ-НЕ
и два D-тригера
вж. стр. 263
НС7075 Два инвертора, два двувходови ЛЕ И-НЕ и два D-тригера
Есс X, Аг Ад Вд Хд Сг Рг D? Qz Clz Ог Ч
Ai Х2 Аз Вз Хз Ст Pi Di Qi Ch Qi Eee
вж. стр. 263.
HC7076 Два инвертора, два двувходови ЛЕ ИЛИ-НЕ и два D-григера
вж. стр. 263.
351
Продължение hi прил. V
НС7266
Четири ЛЕ
изключващэ ИЛИ-НЕ
Х=А®В=>АВ+А В
вж. стр. 2т2
СОО, НСОО
Четири двувходови
ЛЕ И-НЕ
Х=ДВ
НС01 Четири дзувходоэи Л2 И-НЕ с отворен дрейи
A: Bi Xi
0 X X 0 1 1 ви* ви* 0
ВИ- Висок j
импеданс
Есс Ад Вд Хд Ар Ьз Хз
та пп пл пл гпл m гг
N -X N 1
- Еее ЙЭ1 н
Ai В, Xi А2 Вд Хг ^ЙЕеб}
зж. стр. 262
СО 2, НС02
Четири двувходови
ЛЕ ИЛИ-НЕ
Х=Л+В
вж. сгэ 91, стр. 262
352
Продължение на прил. V
НСОЗ Четири двувходови ЛЕ И-НЕ с отворен дрейн
Ai Bi Xi
0 X ви*
X 0 ви*
1 1 0
"*ВИ- Висок
импеданс
вж. стр. 262
С04, Н С04, HCU04
Шест инвертора
Х=Л
1Ж. стр. 96, стр. 262
£ НС05 Шест инвертиращи буфера с отворен дрейн
Есс As Хб Ад Хд Ад Хд
At Xt а2 Х2 Аз Х3 — (Еее)
вж. стр. 262
33 CMOS — витегрсааа «пик. «. I
353
Продължение на прил. V
С08, НС08
Четири двувходови
ЛЕ И
Х=АВ
• L £1
А1 В, X, Д2 В2 Х2 Еее
вж. стр. 97, стр. 262
НС09 Четири двувходови ЛЕ И с отворен дрейн
Х=АВ
Ai Bi Xi
-> X о -ь О X 0 0 ВИ*
* ВИ- Висок
импедонс
вж. стр. 262
СЮ, нею
Три трнвходови
ЛЕ и-НЕ
Х—АВС
вж. стр. 80, стр. 26 2
354
Продължение на прил. V
НС11
Три трнвходови ЛЕ И
Х=АВС
Есс Ci Xi A3 B3
pzi Г1Щ ПЛ пр ПОТ-
вж. стр. 262
Ш ill UJ Ш. Lil ш ш
А\ Bi ' Az Bz Cz Xz
С14, НС14
At X,
Есс As Х6 А5
Шест инвертора с тригери иа Шмит Х=А ГП пя пр дп ро1 -рл m
кгшткг' ш ш Ш [J
вж. стр. 118, стр. 262
Aj Xj A3 Х3 Eef
С20, НС20
Два четиривходови
ЛЕ И-НЕ
X=ABCD
вж. стр. 262
НС21
Два четиривходови
ЛЕ И
X^ABCD
вж. стр. 262
ЛИЧЯ А
ГЕКА
Продължение на прил. V
НС27
Три тривходови
ЛЕ ИЛИ-НЕ
А? В -f~C
вж. стр. 262
Есс С, X, А3 В3 С3 Х3
СЗО, НСЗО
Осемвходов ЛЕ И-НЕ
X=ABCDEFGH
вж. стр. 82, стр. 262 "
Есс гл G ПЛ н ПП_ ГЛ rv X ГЛ
\
—
— —
Мт I 2 I |з| -И- !4 I Ш к J LzJ
А В с и ь ь Еее
С32, НС32
Четири двувходови
ЛЕ ИЛИ
х=л+в
вж. стр. 97 стр. 262
НС36
Четири двувходови
ЛЕ ИЛИ-НЕ
Х^А+В
вж. стр. 262
356
Продължение на прил. V
HC51
Два двувходови ЛЕ
ИЛИ-НЕ с ЛЕ И във
входовете си
X^AiB^+D^Ft
Есс B, C, Di
Ei Fi X,
вж. стр. 268
Ai Az Bz Cz Dz X2 Eee
С73, НС73 Два ЛС-тригера
| С74, НС74 Два D-тригера
Р Cl С
О
о
1
1
1
О
1
О
1
1
1
Qn.i
о
1
Qn
On
Яерозрешеыо -
вж. стр. 117, стр. 266
357
Продължение на прил. V
I НС75 Два регистъра с
по два едностъпални
О-тригера
вж. стр. 266
Oi -Ог О2 Ci,2 Еее Оз Оз Од
С76, НС76 Два J/f-тригера
НС77 Два регистьра с по два еднэстъпални £)-тригера
Г
вж. стр. 266
D
Qr+i~Dr
01 02 Ci,C2 Еее NC 03 Од
Oi Da Сз,Сд Есс Из D4 NC
г
С
1
О
О
358
Продължение на прил. V
НС78 Два //(-тригера
С Р Cl Jn Ко О п+1
X 0 0 X X X О 1 X X X t 0 X X 1 1 1 X X I 1 1 0 0 f 1 1 0 1 1 1 7 t 0 ♦ Т Т 7 1 * 1 1 On On 0 т
Неразрещено
Eg J'z О2 О2
ЯП iyi П71 ПТ] fpl RH ГП
С _
«С1°
jPo
С _
КС1°
тДагйтти jj Jj l!
Cl,2 Pt Jt Есс Chj2 P2 K2
вж. стр. 268
C86, HC86
Четири ЛЕ
ИЗКЛЮЧВАЩО ИЛИ
Х=А®В=.АВ+АВ
вж. стр. 82, стр. 267
EfCtj At В/, Х4 Х3 А3 В3
fen пл пр пи iyi гп гя
1—^ ш
ГА Ар
, пи ш ш и ш ш ш
А! В, Х| Х2 Аг вг Еее
С95
Шест буфера с три
изходни сьстояния и
със стробиране
359
Продължение на прил, V
360
Продължение на прил. V
С107, НС107 Два//(-трпгера
вж. стр. 122, стр. 268
Д НС109 Два //(-тригера
вж- стр. 268
361
Продължение на прил. V
НС112 Два JA'-тригера
Неразрешено
Есс Cli Cl2 С2 К2 Ja Pz 02 А
в ж. стр. 268
НС113 Два JK-тригера
С р Jn кп Ол+1
X О X X 1 1 X X F 1 о о 1 1 0 1 1 1 1 0 ♦ 1 1 1 1 On On 0 1 On
вж. стр. 268
HC1I4 Два J/f-тригера
с Р Cl Jn Kn Qn»i
X 0 0 X X X 0 1 X X X 1 0 X X 1 1 1 X X I 1 10 0 I 1 1 0 1 I 1 110 ♦ 1 1-11 . » 1 1 On On 0 1 Op.
Нерозрешено
вж. стр. 268
362
Продължение на прил. V
НС123 Два чакащи мултивибратора
вдс. стр. 270
НС125 Четири буфера с три изходни състояния
Zi Ai Xi 1
0 0 0
0 1 1
1 X ВИ*
ВИ-Висок импеданс
Есс Д At Xt Z3 Аз Хз
вж. стр. 259
НС126 Четири буфера с три изходчи състояния
Zi Ai
О
0
X
Xi
О
1
ВИ
ВИ-Висок импеданс
! вж. стр. 259
363
Продължение на прил. V
НС132
Четири двувходови ЛЕ
И-НЕ с тригери ва
Шмит
Х=АВ
вж. стр. 262
НС133
Тринядес егвходов
ЛЕ И-НЕ
Х-А^А^ • • • Л>з
Ai Аг Аз Ад' Ад Ад А/ .. Egg
вж. с тр. 262
С173, НС173 Регистър с четири двустъпалии D-тригера с три изходни
състояния
с .а а в zrz2
о
о
о
о
1
о
о
о
о
о
1
Оп.1
On
On
On
On
о
ВИ*
• '* Висок импеданс
ft 1W .С*
вж. стр. 267,
Й
О
1
О
1
О
С174, НС174 — вж. 40174
С175, НС175 — вж. 4G 175
364
Продължение на прил. V
V С221, НС221 Два чакащи мултивибратора
НС240 — вж- 40240
НС241 Осем буфера с три изходни състояния

ZA X
0 А
1 ЕИ1
Zb Y
1 в.
G ВИ*
, ВИ- Висок импеданс
вж. стр. 259
НС242 Четири двупосочни инвертиращи-буфера
Есс Gz Bi В? Вз Ва
вж. стр. 261
365
Продължение на прил. V
НС243 Четири двупосочни буфера
Gi G? Ai Bt
0 D 1 0 О 1 1 1 Вход Ai ВИ* ВИ* ВИ* ВИ* В, Вход
ВИ- Висок импеданс
Есс G2 В) В? Вэ Вд
62 Ai Аг Аз Ад Еее.
вж. стр. 261
НС244 — вж. 4С244
НС245 — вж. 40245
НС259 Регистър с осем едностъпални D-тригера с адресиране и три из-
ходни състояиия
вж. стр. 266
НС266
Четири ЛЕ изключващо
ИЛИ-НЕ с отворен дрейн
Х=А®В=ДВ+АВ
вж. стр. 262
366
Продължение на пРил. V
“ НС273 Регистър с осем двустъпални £)-тригера
с а Оп+1
X 0 f 1 0 1 0 Оп On
вж. стр. 267
НС365 Шест буфера с три изходни състояиия
Zi Zz Ai Xi
0 0 0 0
0 0 1 1 *
1 X X ВИ *
X 1 X ВИ
*
ВИ - Висок импеданс
вж. стр. 259
НС366 Шест инвертиращи буфера с три изходни съсгояния
Ви’- Висок импеданс 1 Аз Хз
вж. стр. 259
367'
Продължени е на прил. V
j С374, НС374 — вж. 4С374
НС375 Два регистъра с по два едностъпални D-тригера,’
с 0
1 0 D QntfDn
НС 375
вж. стр. 266
н И
368
Продължение на прил. V
НС 377 Регистър с осем двустъпални D-тригера
вж. стр- 267
НС378 Регистър с шест двустъпални D-тригера
С G Qn+i
X 1 On
f 0 Dn ,,
V
О X I Qn |
Есс G6 Dg Ds Os 04 Од С
вж. стр. 2 67
НС379 Регистър с четири двустъпални D-тригера
С С |Оп-|-Т
X 1 'Оп
£ 0 Сп.
о х Оп
вж. стр. 267
24 CMOS — интегрални схеми, ч.1
369
Продължение на прил. V
НС386 Четири ЛЕ ИЗКЛЮЧВАЩО ИЛИ Х—А@В=АВ-^АВ Есс Ац В4 Хд Х-, «з Вз пт; пл пл пи птл гя гя

1
L
1 1'
вж. стр. 262 LU Ш Lit Ш Ш Ш L2J At Bi Xi X2 A2 82 Еее z.f*
НС423 Два чакащи мултивибратора
вж. стр. 274
НС 533 Регистър с осем едностъпални D-тригера с три изходии
състояния
| вж. стр. 266
370
Продължение на прил. V
НС 534 Регистър с осем двустъпални D-тригера с три изходни
състояния
ВИ-Висок импедат
вж. стр. 267
НС54О Осем ин вертиращи буфера с три изходни състояния
НС541 Осем буфера с три изходни състояния
371
Продължение н а прил. V
НС563 Регистър с
състояиия
осей едностъпални D-тригера с три изходни
Z С Q
0 1 0 0 1 X Dn Qn+i“Dn * ВИ
*
ВИ- Висок импеданс
Есс Qi О? Qi Оз Об 3? 08 С
вж. стр. 266
Н С564 Регистър с осей двустъпални D-тригера с три изходни
състояиия
Z с Qn+1
0 0 0 1 1 X Qn dT. Ж ВИ
*ВИ- Висок импеданс
вж. стр. 267
НС573 Регистър с осем едностъпални D-трш ера с три изходни
състояиия
372
Продължение на прил. V
НС574 Регистър с осем двустъпални £>-тригера с три изходип
състояиия
Z Di О2 Оз Di D5 De Оу Ов Еее
вж. стр. 267.
НС604
Два регистъра с по осем
едностъпални О-тригера
с мултиплексирани изходи
с три състояиия
БИ - Без изменение
»*
ВИ - Висок импеданс
вж. стр. 266.
373
Продължение на прил. V
НС620 Осем двупосочни инвертиращи буфера
z, Zz А( В,
0 0 В, Вход
1 1 Вход Ai
0 1 ВИ* ВИ*
1 0 В. Ai
* ВИ-Висои импеданс
вж. стр. 261
НС623 Осем двуносочни буфера
вж. стр. 261
НС640 Осем дву посочин инвертиращи буфера
ВИ - Висок импеданс
вж. стр. 261
374
Продължение на прил. V
НС643 Осем двупосочни буфера (с инверсия в едната посока)
Есс Z В< 02 Вз 04 Bs Be В/ Вз
вж. стр. 261
НС645 Осем двупосочни буфера
вж. стр. 261
НС646 Осем двупосочни буфера с регистър
375
Продължение на прил. V
УпраЬлябощи E-xoaobe : JS-ii H4U i POcl CTOlI
£. DIR С АВ Сед S Sea A: 3 Од, V-
1 X f I x >. Ex A e-i
0 1 1,0,1 X 0 X Ev Ai БИ * E/1
0 1 1,0,* X X ex G- БИ
0 1 X 0 X Ex A, С.Ц
0 1 f X 1 X Ex Ga'e Ai E/j
0 0 X 1,0, i X 0 Bi Ex БИ* БИ*
0 0 X i,o,f X 'I Obi Bx em em*
0 0 X 1 X 0 Bi Bx БИ* Bi
0 0 X 4 X 1 Qbi Bx EH* Bl
БИ- Без изменение
вж.’стр. 261
НС 648 Осем двупосочни инвертиращи буфера с регистър
УпраЬляЬощи bxogobe Данни Регистра
Z DIR Cab Cba Sab Sea Ai Bi Qai QBi
1 X I ♦ X X Ex Bx Ai Bi
0 1 1,0,i X 0 X •Bx Ai БИ* БИ*
0 1 1,0,1 X 1 X Bx Ofli БИ* БИ*
0 1 f X 0 X Bx Ai Ai БИ*
0 1 1 X 1 X Bx OAi Ai БИ*
0 0 X 1,0,♦ X 0 Bi Bx БИ* БИ'
0 0. X 1,0,t X 1 QBi Bx БИ БИ"
0 0 X ♦ X 0 Bi Bx БИ* Bi
0 0 X I X 1 Get Bx БИ* Bi
376
Продължение на прил. V
НС651 Осем двупосочни инвертиращи буфера с регистър
УпрсЬлвЬащи ЬходоБе Ленни Регистру
1 z. z2 Сдв С BA Sab Ssa A, Bi Ga, Obi
0 1 ♦ } x X Bx Bx Ai B,
1 1 1,0, i X 0 X Bx Ai * БИ БИ*
1 1 1,0.t X 1 X Bx Cai * БК БИ
1 1 t X 0 X Ex A, Ai БИ*
1 1 ♦ X 1 X Бх Gai A? БИ
0 0 X 1,0,1 X 0 в? Bx БИ* БИ*
0 0 X 1,0,1 X 1 Gai Bx БИ* _ * БИ
0 0 X ♦ X 0 Bi Bx БИ* Bi
0 0 X ♦ X 1 GBi Bx At БИ Bi*
1 0 1,0,I 1,0,i 1 1 Gbi Gai БИ БИ
НС652 Осем двупосочни буфера с регистър
УпраЬляЬащи ЬходоЬе Данни Регистра
Zi Z2 Cab Cea Spa A; В, Gai Q6i
0- 1 I ♦ Y X Bx Bx A> Bi
1 1 1,0,1 X 3 X Bx Ai * БИ БИ*
1 1 1,0, f X 1 X Bx Cai ЬИ БИ*
1 1 1 X 3 X Bx At А,- БИ
1 1 1 X 1 X Bx Oai Ai БИ*
0 0 X 1,0,t X 0 Bi Bx БИ* EM*
0 0 X 1,0,t Y 1 Obi Bx БИ БИ
0 0 X 1 X 0 Bi Bx БИ Bi
0 0 X 1 X 1 Obi Bx БИ* Bi
1 0 1,0, f 1,0,f 1 1 Obi Bx БИ* БИ
«
БИ-Без изменение
Продължение на прил. V
Есс Свд Sba Z2
As Ае А/ а8 Еее
Двупосочни бусрсри с ре;ист-ьр
В7 Be
од. ж
вж. стр. 261
НС658 Осем двупосочни иввертиращи буфера с контрол по четност
Вт ’ В2 Вз В4 В5 В6 В7 Ba API APO
вж. стр. 261
НС659 Осем двупосочни буфера с контрол по четност
Z1 Ат А2 Аз At. As А6 А? Д8 BPI ВРО Еее
вж. стр. 261
n •
378
Продължение на прил. V
НС664 Осем двупосочни инвертиращи буфера с контрол по четност
вж. стр. 261
НС665 Осем двупосочни буфера с контрол по четност
Есс £>t Wa Wb We Re Oi Oz
НС670
Четири регистър а с по
четири едностъпални
D-тригера с три изходни
състояиия
Dz Оз D4 Rb Ra Ot Оз Eef
вж. стр. 266
379
Продължение на прил. V
НС804
Шест двувходови ЛЕ
И-НЕ
Х=АВ
Есс As Вс Хб As Bs Xs Ад Вд ..4
Ж-ДЗ Li‘ 12 J L ГГ 3J L р ™ п iki l LI L Д. ny..IJ г J Ш L 21 ггп Ь tie]
3z Xi Az Bz Хг Аз Вз Хз Еее
вж. стр. 262
НС805
Шест двувходови ЛЕ
цЛИ-НЕ
Х^А+В
ест геи г V А 11 2l 1 гМ L h а А Г 5 1 Pt] IT ! "Ы 17 IT г п тп 1 1 Iifti
• Bl Х1 А2 В2 х2 Аз Вз Хз Еее
вж. стр. 262
НС808
Шест двувходови ЛЕ И
Х=АВ
вж. стр. 262
380
продължение на прил. V
НС832
Шест двувходови ЛЕ
ИЛИ
Есс Ag га._|тп ш iki Be Хе ПШ ГТ71 У $ ш к As Bs ill LG] Xs Ac Be Xc ПП П71 T10?» J Ш ill Ш Hill
Ai В, Xi Az Bz Xz Аз Вз Хз Еее
вж. стр. 262
С901
Шест инвертиращи бу-
фера за връзка
CMOS-TTL
Х= Д
вж. стр. 80
С902
Шест буфера за връзка
CMOS-TTL
Х—А
вж. стр. 80
381
Продължение на прил. V
382
Продължение на прил. V
С907
Шест буфера с отворен
Дрейн
вж. стр. 84
СЭМ
Шест инвертора с три-
ггрина Шмит
Х=А
вж. стр. 86
551, 555
Таймер
вж. стр. 197
383
Продължение на прил. V
552, 556
Два таймера
вж. стр. 196
ICM 7240
Програмируем таймер
вж. стр. 208
Есс
ICM 7250
Програмируем таймер
Н Программен
таймер
Ш Щ Lil Ш Щ" Ш Щ Ш'
вж. стр. 208
384
Иродъллсение на прил. V
ICM 7260
Програмируем таймер
вж. стр. 214
TLC 251, TLC 261,
TLC 271
Операционен усилвател
вж. стр. 225
TLC 252, TLC 262,
TLC 272
Два еперационнн усил-
вателя
OFFSET Foo OFFSETS
вж. стр. 225
25 CMOS — иатагрални схеми, ч. I
385
Продължение на прил. V
TLC 254, TLC 264,
TLC 274
Четири операционни
усилватели
вж. стр. 225
386
ЛИТЕРАТУРА
1. Б о г о е в Ч , Д. Б о р ш у ко в. Приложение на МОС интегрални с хе-
ми. С., Техника, 1974.
2. Димитрова, М., И. Банков. Имнулсни схеми и устройства. С.,
Техника, 1982.
3. Каталог интегральных микросхем. Москва, ЦНИИ Электроника, 1978.
4. Мелен, Р., Г. Гарланд. Интегральные микросхемы с КМОП струк-
турами. Москва, Энергия, 1979 (пер. с англ.).
5. Таблица аналогов интегральных схем СССР и зарубежных фирм. Москва,
Энергия, 1978.
6. Тара бри и. Б. В. и др. Справочник по интегральным микросхемам.
Москва, Энергия, 1977.
7. Фи ль о в,. К., И. Зар ков и Н. Белчев. Го.теми MOS интегрални
схеми. С., Техника, 1979.
8. Якубовский, С. В. и др. Аналоговые и цифровые интегральные схе-
мы. Москва, Советское радио, 1979.
9. Blandford, D., A. Bi с hop. COS/MOS Interfacing Simplifed.
I CAN — 6315, in [34], p. 627.
10. Blandford, D. Application of the RCA CD 1093B COS/MOS Schmitt
Trigger. ICAN — 6346, in [34], p. 630.
11. Buurma, G. CMOS Schmitt Trigger—a Uniquely Versatile Design
Component. NS AN— 140, in [29], p. 6—30.
12. Calebotta, S. CMOS the Ideal Logic Family. NS AN-77, in [29], p.
6—3.
13. Chesney, T., R. Funk- Noise Immunity of COS/MOS В-Series Inte-
grated Circuits, ICAN — 6587, in [34], p. 653.
14. Dean, .1., J. Rupley Astable and Monostable Oscillators Using
RCA COS/MOS Digital Integrated Circuits. ICAN 6267, in [34|, p. 623.
15. Flood, J., H. Pujol. Guide to Better Handling and Operation of
CMOS Integrated Circuits. ICAN—6525, in [34], p. 633.
16. Flood- J. Fundamentals of resting COS/MOS Integrated Circuits.
ICAN — 6532, in [34], p. 636.
17. Funk, R. Understanding Buffered and Unbuffered CMOS Characteris-
tics. ICAN — 6558, in [34], p. 646.
18. Huang, J. Designing with ММ 74C908/74C918 Dual High Voltage
CMOS drivers. NS AN—i77, in | 29], p. 6—36.
19. Johnson, A. Controlling AC Loads wdh CMOS Bilateral Switches.
Electronics, vol. 47, No 4, 1974, p. 99.
20. К u 1 k a r n i, V. DC Noise Immunity of CMOS Logic, Gates, in [29], p.
6—60.
21. Lancaster, D. CMOS Cookbook. Howard W., Sams & Co, Ins., In-
dianopolis, USA, 1976.
22. Lilen, H. Circuits integres MOS et CMOS. Paris, Edition Radio, 1976.
23. MBLE LOCMOS HE 4000B Family. Semiconductors and Integrated
Circuits, Part 6, 1977.
24. Modern Guide to Digital Logic. TAB Books, USA, 1976.
25. Motorola Inc. McMOS Integrated C:rcuits Data Book. 1973.
26. Motorola Inc. The European CMOS Selection. 1979.
27. Motorola Inc Low Speed Astables, Uses CMOS. Electronic Engn 15,
No 550, 1973.
28. Motorola Inc. A Schmitt Trigger with CMOS Gates. Electronic Engn ,
46, NO 553, 1974.
29. National Semiconductors. CMOS Integrated Circuits. 1978.
387
30. 01 s h e w s к 1, В. CMOS Oscillator has 50% Duty Cycle. Electronics
vol. 52. No 5, p. 118, 1979.
31. P a r a d 1 s e, J. Using the CD 4047 in COS/MOS Timing Applications.
ICAN — 6230, in (34], p. 616.
32. Pujol, H. COS/MOS Electrostatic — Discharge Protection Networks,
ICAN —6572, in [34]. p. 651.
33 Raymond, P. Semiconductors. Electronics, vol, 52, No 22, p. 104'
1979.
34. RCA COS/MOS Integrated Circuits. 1977.
35. R e d f e r n, Th. 54/74C Family Characteristics. NS AN-90, in [29], p.
6—14.
36. Redfern, Th. Using the CMOS Dual Monostable Multivibrator. NS
AN 138, In [29], p. 6—24.
37. Redfern, Th., J. Jorgensen. MM54C/MM74C Voltage Translation/Buf-
fering. NS MB-18, In |29], 6 -65.
38. SGS/ATES. Professional Semiconductor Databook, vol. 3 COS/MOS,
MOS and Linear ICs, 1977/78.
39. Shackle tte, L., H. Ashworth. Using Digital Analog Integrated
Circuits. Prentice Hall, New Jersey, USA, 1978.
40. Solid State Scientific Inc. CMOS Integrated Circuits. 1976.
41. Taa jes, G. CMOS Linear Applications. NS AN—88, in [29],"p. 6—11.
in [29].
42. Texas Instruments Inc. CMOS Logic Circuits. 1974.
43. T h i b о d e a u x. E. Getting the Most Out of CMOS Devices for Analog
Switching Jobs. Electronics, vol. 48, No 26, p. 69, 1975.
44. Walker, R. CMOS Specification: Don’t Take Them for Granted.
Electronics, vol. 48, No 1, p. 103, 1975.
45. Watts, M. CMOS Oscillators. NS AN-118, in [29], p. 6—20.
46. Li t us, J., S. Niemic, J. Paradise. Transmission and Multiplexing
of Analog or Digital Signals Utilizing the CD4016A Quad Bilateral Switch
RCA Application Note ICAN—6601.
47. Hunter, B- CMOS Databook.-TAB Books, USA,^I978.
48. RCA. COS/MOS Integrated Circuits Manual. 1979.
49. Craig, S. New high speed CMOS logic: faster speed and low power.
Electronic Engn., No 12, 1981, p. 29.
50. F u n k, R. E. Fast C-MOS logic bids for TTL sockets in most systems
Electronics, vol. 57, No 7, 1984, p. 134.
51. LI neb ack, J. R. New high speed CMOS chips vie with Fast TTL.
Electronics (Week), vol. 58, No 21, 1985, p. 19.
52. Lee, V. et all. C-MOS arrays top Schottky TTL speed with gate
length of 2 micrometers. Electronics, vol. 56, No 6, 1983, p. 137.
53. M В L E N e w s. 5. sept. 1984.
54. Motorola. Using High Speed CMOS Logic for Microprocessor Inter-
facing. Appl. note, AN 868, 1982.
55. Motorola. CMOS — Series MC 54/74HC Databook. 1985.
56. National Semiconductor. Bipolar and CMOS Logic Families. Short Form
Catalog, 1984.
5?. Philips. High-Speed CMOS PC 54/74HC/HCT/HCU Logic Families
Data Handbook, ICO6N, New Series, 1985.
58. RCA. QMOS—High Speed CMOS Logic ICs. Databook, 1983.
59. R F T. Semiconductor Components Information. 1984.
60. Schrack K. Schnelle CMOS Logikbausteine. Elektronik, 1983, No 8,
p. 49, No 10, p. 68, No 12, p. 63, No 14, p. 36.
61. Slharp. LR74HC Series — High Speed CMOS Loglk ICs. Short Form
Catalog, 1984.
62. SGS. Short Form Catalog, 1984.
63. Tesla. Analog and Logic Integrated Circuits. 1985.
64. Texas Instruments. High Speed CMOS Logic Databook. 1985.
65. Texas Instruments. Linear Circuits Data Book. 1984.
66. Toshiba. HS-C*MOS Technical Data on Integrated Circuits. 1984.
388
СЪДЪРЖАНИЕ
Предговор ........................................................ 5
Използувани означения.............................................. 7
Въведение................................................> , 9
Глава първа
Основни свойства и' характеристики ва CMOS интегралинте схема
1.1. MOS транзистори с N и р канал.................................13
1.2. Основни CMOS елементи.........................................22
1.3. Параметри и характеристики иа CMOS интегра тите схеми .... 28
1-3.1- Видове серии CMOS ннтегрални схеми .........................28
1.3.2 Захранващи напрежения и консумация...........................31
1.3.3- Предавателни характеристики.................................35
1.3.4- Бързодействие ..............................................38
1.3.5- Шумоустойчивост......................................... 41
1.3.6. Характеристики ва входната верига.......................... 45
1.3.7. Характеристики на изходната верига....................... 46
1.3.8. Температурни характеристики.................................°0
Глава втора
Особености при работа с CMOS интегрални схеми
2-1. Захранваие и захранващи източници.............................54
2-2. Неизползуванн входове.........................................59
2-3. Правила за работа с CMOS интегрални схеми.....................60
2.4. Свързване иа CMOS интегрални схеми ...........................62
Глава трета
CMOS логически елементи
3.1. Обши сведения.................................................73
3.2. Логически елементи с един вход................................78
3.3. Логически елементи с два входа................................78
3.4 Многовходови логически елементи...............................89
3.5. Многофункционалии логически интегрални схеми..................92
3.6. Логически елементи с три изходни състояния ..................100
Глава четвърта
Тригер и
4.1. Общи сведения................................................104
4.2. Асинхроиии тригери...........................................107
4.3. Тактовн .RS-тригери........................................ 109
4.4. D- тригери...................................................113
4.5. JK- тригери .................................................118
4.6. Т-тригери ...................................................126
4-7. Приложения на тригерите......................................127
Глава пета
Формираяе и генериране на импулси
5.1. Общи сведения................................................134
5.2. Формирователи без обратна връзка.............................133
389
5.3. Формирователи с обратна връзка — чакащи мултивибратори . . . .141
5.3.1. Чакащи мултивибрстори с логически елементи ...................141
5.3.2. Чакащи мултивибратори в интегрално изпълнение.................142
5.4. Тригери на Шмит ................................................173
5.5. Формиране на сигнали от механични контакта ................ ... 181
5.6. Генератори на импулси ..........................................185
5.6.1. Мултивибратори с логически елементи...................... . 185
5.6.2. Мултивибратори в интегрално изпълнение........................191
5.6.3. Мултивибратори с кварцови резонатори..........................194
5.7. Тайм ери........................................................199
5.7.1. Таймер 555 (556).............................................. 200
5.7.2. Програмируем таймер 7240 .............................. 205
Глава шеста
Диалогов!! приложения на CMOS интегралните схеми
6.1. Аналогови усилватели с CMOS логически елементи..................216
6.2. Аналогови ключове............................................ - 226
6-3. Аналогови мултиплексори—демултиплексори.........................230
Глава седма
CMOS интегрални схеми с внсоко бързодействне
7.1. Технологични особености.........................................240
7.2. Означения, характеристики и параметри . . 242
7.2.1. Видове HCMOS интегрални схеми................................ 242
7-2.2. Захранващи напрежения и консумирана мощност . ............ . 242
7.2.3. Бързодействие................................................ 245
7.2.4. Предавателна характеристика и шумоустойчивост.................247
7.2.5. Характеристики на входната и изходпата верига ................249
7.3. Свързване на HCMOS интегрални схеми ............................252
7.4. HCMOS логически елементи........................................257
7.4.1. Логически елементи с един вход...........................257
7.4.2. Логически елементи с два и повече входа ......................264
7.5. Тригери.........................................................264
7.5.1. D-тригери.................................................... 264
7.5.2. //(-тригери......................................... .... 269
7.6. Формиране и генериране на импулси.........................269
7.6.1. Формиране па импулси.......................................... 269
7.6.2. Тригер на Шмит................................................276
7.6.3. Генератори на импулси ........................................276
7.7. Аналогови приложения на HCMOS интегралните схеми................278
7.7.1. Аналогови ключове................ ............................278
7.7.2. Аналогови мултиплексори—демултиплексори ..................... 281
Приложения
Приложение I Таблица на CMOS (стандартно и НС/НСТ) ингеграши
схеми, групирани по (функционален признак ..... 284
Приложение II Таблица иа използуваните означения на CMOS ИС от
различии производители...............................................291
Приложение Ш а Таблица иа предлаганите от различии производители
стандартни CMOS ИС..................................................,292
Приложение 111 б Таблица иа предлаганите от различии производители j
HCMOS ИС............................................................>305
Приложение IV Сравните.ша табшна на съветските CMOS ИС със се-
рия 4000 ........................................................... 319
Приложение V Таблица за рлзположението на изводите на CMOS инте-
гралните схеми (стандартен и серия НС/НСТ)..........321
Литература...........................................................387
390
CMOS ИНТЕГРАЛНИ СХЕМИ. ЧАСТ I
Авгори : к.ф. м. н. инж. Мария Илиева Димитрова
д. ф. м. и. инж. Иван Даниилов Банков
Реценэенти на второто издание : к. т. н. инж. Кирил Иванов Конов
к. т. н. инж. Иван Авенов Доцински
Националпост българска
Второ издание
„ 9533142511
,<ОД 03 ' 3192^1-87
Изд. №15087
Научен редактор на второто издание к. т. н. инж Бистра Христова
Художник Пеан Марков
Художествен редактор Вихра Стоева
Технически редактор Юлия Йорданова
Коректор Теменужка Еленкова
Дадена за набор на 2, XII. 1985 г.
Подписана аа печат м. селтември 1987 г.
Излязла от печат м. септември И87 г.
Формат 60X90/16
Печ. коли 24,50
Изд. коли 24,50
УИК 25,77
Тираж 227004-111
Цена 3.29 лв.
Държавно издателство „Техника", бул. Руски" 6, София
Държавна печатница Александров* — Враца
н
zv>
- HVM
б) 901 Г)
и
н
1)7

5
лэомлюХ&иртлО 0 601 Q
^1- л^-
п п п П П П П
L и и и V П"О
г
ПЕЧАТНИ ГРЕШКИ
CMOS интегрални схеми — част I
Стр. Ред Напечатано Да се чете По вина НВ
8 23 Q Q п-цата
76 УР«йН. (3.8) =АВ+АВ= =АВ+АВ= »
128 табл. 4.2 трета колона ред 14 2Х 2X4 J J »
151 22 ип и’п до кор.
152 19 Ако обаче’не Ако обач? кор.
261 табл. 7.13 1 колона 7 ред НС/НСТ 40 НС/НС Г 640 п-иата
268 табл. 7.19 втора колона 8 ред НС 14 НС 114 кор.