ББК 32.844.1я2
Ц 75
УДК 621.382.049.77 (035.5)
Авторы: М. И. БОГДАНОВИЧ, И. Н. ГРЕЛЬ, В. А. ПРОХОРЕНКО,
В. В. ШЛЛИМО
Рецензент канд. техн. наук Н. И. ОВСЯННИКОВ
i
2302030700 — 138
Ц 68—90
М 301(03)—91
ISBN 5-338-00501-8
© Авторский коллектив, 1991
ПРЕДИСЛОВИЕ
Современный этап развития научно-технического прогресса
характеризуется широким применением электроники и
микроэлектроники во всех сферах жизни и деятельности человека.
Важную роль при этом сыграло появление и быстрое
совершенствование интегральных микросхем — основной элементной
базы современной электроники. Цифровые интегральные
микросхемы применяются в вычислительных машинах и
комплексах, в электронных устройствах автоматики, цифровых
измерительных приборах, аппаратуре связи и передачи данных,
медицинской и бытовой аппаратуре, в приборах и
оборудовании для научных исследований и т. д.
В настоящее время сведения о цифровых интегральных
схемах необходимы не только специалистам по
радиоэлектронике, но и радиолюбителям.
Цель настоящего справочника — ознакомить широкий круг
специалистов, студентов и радиолюбителей с основами
построения цифровых интегральных схем и с наиболее
распространенными их сериями малого и среднего уровня интеграции.
Книга будет полезна начинающим и опытным
радиолюбителям, студентам и молодым специалистам, а также
специалистам других отраслей народного хозяйства, у которых
возникает необходимость изучения нового оборудования и
аппаратуры, содержащих электронные узлы и блоки.
В первой главе справочника приведены общие сведения
о цифровых интегральных схемах и конструктивных
особенностях Во второй — интегральные схемы
транзисторно-транзисторной логики. В третьей описаны наиболее
распространенные цифровые интегральные схемы на основе КМДП-тран-
зисторов. Четвертая глава познакомит читателей с самыми
быстродействующими микросхемами на основе эмиттерно-свя-
занной логики.
Приведены основные параметры рассматриваемых
интегральных схем, которые сведены в таблицы по разделам. Для
более полного понимания работы микросхем среднего уровня
интеграции во многих случаях приводятся их структурные
схемы, а также принципиальные схемы основных элементов
3

ГЛАВА 1. Общие сведения
о цифровых микросхемах
1.1. Классификация и система
условных обозначений цифровых микросхем
Цифровые микросхемы предназначены для преобразования
и обработки сигналов, изменяющихся по законам дискретной
функции. Они применяются для построения ЦВМ, а также
цифровых узлов измерительных приборов, аппаратуры
автоматического управления, связи и т. д.
По конструктивно-технологическому исполнению все
цифровые ИС делятся на группы. По характеру выполняемых
функций в аппаратуре ИС подразделяются на подгруппы
(например, логические элементы, триггеры и т. д.) и виды
внутри подгрупп (например, триггеры с задержкой, триггеры
универсальные и т. д.). Разделение цифровых ИС на
подгруппы и виды по функциональному назначению приведены в
табл. 1.1.
Таблица 1.1.
Цифровые интегральные микросхемы
Подгруппа и вид ИС
I
Обозначение
2
Формирователи:
импульсов тока АА
импульсов прямоугольной формы АГ
импульсов специальной формы АФ
прочие АП
Схемы задержки БР
Схемы вычислительных средств:
сопряжение с магистралью ВА
синхронизации ВБ
управления вводом-выводом (схемы интерфейса) ВВ
контроллеры ВГ
микроЭВМ BE
специализированные ВЖ
времязадающие ВИ
комбинированные ВК
микропроцессоры ВМ
управление прерыванием ВН
прочие ВП
функциональные расширители (в том числе
расширители разрядных данных) ВР
микропроцессорные секции ВС
схемы управления памятью ВТ
схемы микропрограммного управления ВУ
функциональные преобразователи информации ВФ
4
Продолжение табл. 1.1
(арифметические, тригонометрические,
логарифмические, быстрого преобразования Фурье и др.)
Генераторы:
прямоугольных сигналов
сигналов специальной формы
Схемы арифметических и дискретных устройств:
арифметическо-логические устройства
шифраторы
дешифраторы
счетчики
комбинированные
полусумматоры
сумматоры
прочие
регистры
Коммутаторы и ключи:
напряжения
тока
прочие
Логические элементы:
И-НЕ
И-НЕ/ИЛИ-НЕ
расширители
ИЛИ-НЕ
И
И-ИЛИ-НЕ/И-ИЛИ
ИЛИ
ИЛИ-НЕ/ИЛИ
НЕ
прочие
И-ИЛИ-НЕ
И-ИЛИ
Преобразователи сигналов:
двоичного кода в семисегментиый код
уровня (согласователи)
код — код
Схемы запоминающих устройств (ЗУ):
ассоциативные ЗУ
матрицы постоянных ЗУ
постоянные ЗУ (масочные)
матрицы оперативных ЗУ
прочие
постоянные ЗУ с возможностью многократного
электрического перепрограммирования
оперативные ЗУ
постоянные ЗУ с ультрафиолетовым стиранием и
электрической записью информации
Схемы сравнения
Триггеры:
универсальные (типа J К)
ГГ
ГФ
ИА
ИВ
ид
ИЕ
ик
ИЛ
им
ип
ИР
кн
кт
кп
ЛА
Л Б
лд
ЛЕ
ЛИ
ЛК
ЛЛ
лм
лн
лп
ЛР
лс
пп
ПУ
ПР
РА
РВ
РЕ
РМ
РП
PT
РУ
РФ
СА
СП
ск
ТВ

Продолжение табл. 1.1
динамические ТД
комбинированные ТК.
Шмитта ТЛ
с задержкой (типа D) ТМ
прочие ТП
с раздельным запуском (типа RS) ТР
счетные (типа Т) ТТ
Усилители yj]
Многофункциональные схемы
цифровые ХЛ
комбинированные ХК.
цифровые матрицы ХМ
прочие ХП
Сведения о подгруппе и виде микросхемы содержатся в ее
условном обозначении.
В соответствии с ГОСТ 17021—75 обозначение цифровых
ИС должно состоять из четырех элементов. Первый из них —
цифра (1, 5, 7), обозначающая группу ИС. Она определяется
конструктивно-технологическим исполнением ИС. Второй
элемент—две или три цифры (от 00 до 99 либо от 000 до 999),
указывающие порядковый номер разработки серии ИС.
Третий элемент — две буквы, обозначающие подгруппу и вид
микросхемы, определяющие основные функциональные
назначения ИС (табл. 1.1). Четвертый элемент — число,
обозначающее порядковый помер разработки ИС по функциональному
признаку в данной серии.
Два первых элемента обозначают серию ИС. Под серией
понимают совокупность типов ИС, которые могут выполнять
различные функции, имеют единое
конструктивно-технологическое исполнение и предназначены для совместного приме
нения.
Пример условного обозначения интегральной
полупроводниковой логической микросхемы И-НЕ с порядковым номером
разработки серии — 1533, порядковым номером разработки
данной схемы в серии по функциональному признаку — 3
приведен ниже.
При необходимости разработчик ИС имеет право после
порядкового номера разработки ИС по функциональному
признаку в данной серии дополнительно поместить букву
(от А до Я), обозначающую отличие электрических
параметров ИС одного типа (например, 531ЛА1П). Конечная буква
при маркировке может быть заменена точкой. Цвет ее
указывается в технических условиях (ТУ) на ИС конкретных типов.
Для микросхем, используемых в устройствах широкого
применения, в начале обозначения добавляется буква К (на
Серия
1
533 Л А Л
Порядковый номер разработки И С в
данной серии па азункциопалбному
признана
Вид (по функциональному назначению)
Подгруппа
Порядковый номер разработки серии
Группа (по конструктивно-технологическому исполнению)
Условное обозначение микросхемы 1533ЛАЗ
пример, К1533ЛАЗ). Как правило, ИС с буквой К отличаются
от микросхем, не имеющих ее, условиями приемки на
заводе-изготовителе, т. е. отличаются не только диапазоном температур,
при которых они могут быть использованы, но и численными
значениями некоторых параметров.
В последнее время для некоторых ИС после буквы К
ставится дополнительная буква, указывающая особенность
конструктивного исполнения (например, КР, КМ, КФ).
Для бескорпусных ИС перед цифровым обозначением
серии добавляют букву Б, а после обозначения порядкового
номера разработки ИС по функциональному признаку в
данной серии (или после дополнительного буквенного
обозначения) через дефис указывают цифру, характеризующую
модификацию конструктивного исполнения (например, Б133ЛАЗ-1).
В табл. 1.2 приведены обозначения конструктивного
исполнения для различных модификаций бескорпусных ИС.
Таблица 1.2. Модификация конструктивного исполнения
бескорпусных интегральных микросхем
Характерна ика конструктивного исполнения микросхем
(модификация)
Обозначение
конструктивного
исполнения
С гибкими выводами
С ленточными (паучковыми) выводами
С жесткими выводами
На общей пластине (нераздельные)
Раздельные без потери ориентировки
С контактными площадками без выводов (кристалл)
Основные серии, тип логики, шифр 'корпуса и номер его
рисунка, а также назначение цифровых ИС приведены в табл 1.3.

1.2. Корпуса цифровым
интегральных микросхем
Для защиты ИС от внешних воздействий их помещают
в стандартизированные герметизированные корпуса. В
соответствии с ГОСТ 17467—79 «Микросхемы интегральные.
Основные размеры» они делятся на пять типов, отличающихся
по форме и расположению выводов.
Таблица 1.3. Основные серии, тип логики,
шифр и рисунок чертежа корпуса,
назначение цифровых интегральных микросхем
Серия
1
Тип
логики
2
Шифр корпуса
3

Рисунок

чертежа

корпуса
4
Назначение серии
микросхем
-
133 ТТЛ
HI 33 ТТЛ
КМ 133 ТТЛ
134 ТТЛ
401.14-1 (ТЛ2, ТЛЗ)
401.14-4
401.14-5 (ЛАП, ЛНЗ
ЛН5, ЛП8, ЛП9)
402.16-16 (ИД1, ИД4,
ИМЗ, ИМ4, КП2, КП7,
ЛА12, ЛЕ5, ЛЕ6, ПП4,
ТМ7, ИП4)
402.16-21 (АГЗ, ИДЮ,
ТВ15)
402.16-25 (ИВ1)
402.16-32 (ИЕ5, ИЕ8)
402.16-33 (ИД15,
ИД16)
405.24-1 (ИДЗ, ИР13)
405.24-2 (ИПЗ, ИР17,
КП1)
Н02.14-2В
Н04.16-2В (АГЗ, ИМЗ)
Н02.14-1В (ЛЕ1, ЛИ1,
ЛЛ1, ЛН1)
Н06.24-2В (ИР13)
4105.14-1 (КП5, ЛА1
ЛА4, ЛА6 ЛА8, ЛА15,
ЛД1, ЛДЗ, ЛП5, ЛР1,
ЛРЗ, ЛР4)
4105.14-02 (TBI,
4106.16-3 (ИД1,
4114.24-1 (ИДЗ)
401.14-3 (ЛА2,
ЛБ1, ЛБ2, ЛПЗ
ЛР2, ЛР4, TBI,
ТМ2, ХЛ2, ХЛЗ)
401.14-4 (ИЕ2,
П. 17 Предназначена
П. 17 для построения уз-
П. 19 лов ЦВМ и
устройств дискретной
П. 20 автоматики
П. 24
П.
п.
п.
п.
п.
24
24
24
25
25
П. 36
П. 27
ТМ2)
КП7)
ЛА8,
ЛР1,
ТВ14,
ИЕ5,
П.
П.
П.
П.
П.
27
28
30
18
17
Для построения
узлов ЦВМ и
устройств автоматики
малой
потребляемой мощности
Продолжение таб.1. 1.Я
ИМ5, ИП2, ИР1, ИР2,
ИР8, КП8...КП10, ЛБ1,
ЛБ2, ЛР1, ЛР2)
402.16-6 (ИД6, ИМ4, П. 20
ИП4)
402.16-11 (ИР5, СП1) П. 22
405.24-2 (ИДЗ, ИПЗ) П. 25
К134 ТТЛ 401.14-3 (ЛБ1, ЛБ2, П. 18
ЛР1, ЛР2, TBI, TB14)
401.14-4 (ИЕ5, ИР1, П. 17
КП8...КП10, ИР2)
402.16-6 (ИД6, ИМ4, П. 20
ИП4)
405.24-2 (ИПЗ) П. 25
КР134 ТТЛ 201.14-1 (ИП2, ЛА2, П. 1
ЛА8, ЛПЗ, ЛР4, ТМ2,
ХЛ2)
201.14-2 (ИЕ2, ИМ5, П. 1
ИР8)
238.16-2 (ИР5, СП1) П. 8
239.24-2 (ИДЗ) П. 9
155 ТТЛ 201.14-1 П. 1 То же, что и серия
201.14-2 (ИМ1, ТЛ2, П. 1 133
ТЛЗ)
238.16-1 (АГЗ, ИП4, П. 8
КП2, КП7, ИД1, ИД4,
ИДЮ, ТМ8)
238.16-2 (ИЕ6...ИЕ9, П. 8
ИМЗ, ПР6, ПР7, ТМ7,
ИВ1, ЛН6, ЛП10,
ЛПП)
239.24-1 (КП1) П. 9
239.24-2 (ИДЗ, ИПЗ, П. 9
ИР13, ИР17)
2101.8-1 (ЛИ5) П. 10
К155 ТТЛ 201.14-1 П. 1
201.14-2 (ЛА12, ЛА13, П. 1
ЛИ5, ЛП7, ТЛ2, ТЛЗ,
ЛЕ5, ЛЕ6, ЛНЗ, ЛН5,
ЛП8)
238.16-1 (АГЗ, ИД1, П. 8
ИД4, ИДЮ, ИП4, КП2,
ИД15, КП7, ТМ8, ЛЕ2,
ТВ15)
238.16-2 (ИЕ6...ИЕ9, П. 8
ИМЗ, ПР6, ПР7, ТМ7,
ИД11...ИД13, ИР15,
лнб, лрю; лпп,
ИР32)
239.24-1 (КП1) П. 9
239.24-2 (РПЗ, ИДЗ, П. 9
ИПЗ, ИР13, ИР17)
9

Продолжение табл. 1.3
К155
ТТЛ
169
ТТЛ
170
ТТЛ
КМ 170 ТТЛ
199 ТТЛ
КР508 ТТЛ
514 ТТЛ
КМ559
Р559
10
ТТЛ
ТТЛ
УЛ1
238.16-1
402.16-7 (ИР2)
402.16-33 (ИД4)
П. 10
П. 2
П. 2
П. 4
2101.8-1 (ЛА18, ЛЛ2)
201.14-8
201.14-9
201.16-5 (АГЗ, ИДИ..
ИД13, ИР15, КП2)
201.16-6 (ИД1, ИД4
ИЕ6...ИЕ8, КП7, ПР6
ПР7, ТМ7, ТМ8)
209.24-1 (ИД8, ИД9)
401.14-4 (АП1, УП1)
402.16-6 (УЛ1, УЛ2
УЛ4...УЛ7)
402.16-7 (АА1...АА4, П. 21
АА6, АП2, УП2, ХК1)
402.16-32 (УЛ8)
4112.16-3 (АА7)
201.14-1 (АП1
УЛ2, УЛ4, УП1)
201.14-2 (АА1...АА4
АА6)
238.16-2 (АП4)
2101.8-1 (АП2, АПЗ)
2106.16-1 (АА7)
201.14-9
401.14-4
П. 4
П. 7
П. 17 Предназначены
П. 20 для управления ЗУ
П.
п.
п.
п.
п.
п.
п.
п.
п.
24
29
1
1
8
10
12
2
17
П. 8
549
К549
559
КР559
М559
ТТЛ
ТТЛ
ТТЛ
ТТЛ
ТТЛ
401.14-3
402.16-18
238.16-2
2140Ю.20-2 (ВТ1, ИП8)
2104.18-1 (ВН1)
201.16-13 ИП1...ИПЗ)
П.
11.
П.
П.
П.
П.
18
23
8
16
11
6
2140Ю.20-2 (ВТ1, ИП8) П.
2104.18-1 (ВН1) П.
238.16-2 П.
Для построения
узлов ЦВМ и
устройств дискретной
автоматики
Для применения в
ОЗУ РЭА
Для применения в
устройствах
отображения
цифровой, знаковой и
буквенной
информации РЭА
Для управления
ЗУ
Для обмена
информацией между
устройствами и
блоками систем и
для передачи
данных на
периферийные устройства,
устройства
отображения и
индикации
Продолжение табл. 1.3
К599
1102
К1102
К1 119
ТТЛ
ТТЛ
ТТЛ
ТТЛ
530
ТТЛШ
КМ530 ТТЛШ
М530 ТТЛШ
Н530 ТТЛШ
К531 ТТЛШ
201.14-1
4112.16-3
201.14-2 (АП5, АП10)
238.16-2 (АП1...АПЗ)
2101.8-1 (АП4, АП6.
АП9, АП11...АП14)
402.16-34
401.14-5 (ИЕН, ИЕ15,
ЛА13, ЛИЗ, ИП5, ЛА1..
ЛА4, ЛА16, ЛА17 ЛА9,
ЛЕ1, ЛЛ1, ЛН1, ЛН2,
ЛП5, ЛР9, ЛР11, ТВ 10,
ТВ11, ТВ 10, TBU, ТМ2,
ТЛЗ)
402.16-25 (АП2, ГП,
ИД7, ИД14, ИЕ16,
ИЕ17, ИР11, ИР12,
КПП, КП14, КП15,
КП2, КП4, КП7, СП1,
ТВ9, ТМ8, ТМ9)
4118.24-3 (АПЗ, АП4,
ИР24, ИПЗ)
4552Ю.20-1 (ИР22,
ИР23)
201.14.10 (ЛА12)
201.14-10 (ЛА2...ЛА4,
ЛА12, ЛН1 ЛН2, ЛП5,
ЛР9, ТМ2, ЛР5, ЛИ1)
201.16-13 (ИР18...
ИР21, КПП, ТВ9)
2120.24-1 (ИК1)
Н02.14-2В (ЛАЗ, ЛА9,
ЛЕ1, ЛН1, ЛН2, ТВЮ,
ТМ2)
Н04.16-2В (ИД7, ИД14,
ТМ8, ТМ9)
201.14-1 (ЛА1 ЛА4,
ЛА7, ЛА9, ЛА13, ЛА17,
ЛЕ1, ЛЕ7, ЛИЗ, ЛЛ1,
ЛН1, ЛН2, ЛП5, ЛР9...
ЛР11.ТВ10, ТВ11, ТЛЗ,
ТМ2)
201 14-13 (ИЕН, ИЕ15,
П. 1 Для построения
узлов ЦВМ и
устройств дискретной
автоматики
П. 29 для работы в ка-
П. I честве быстродей-
П. 8 ствующих логиче-
П. 10 ских схем
управления в РЭА
П. 24 Для
преобразования уровня ИС
ТТЛ в уровни,
требуемые для
управления ИС с
зарядовой связью в
РЭА
П. 19 Для работы в
РЭА, в ЭВМ и
устройствах
автоматики
повышенной производи
тельности
П. 24
П. 31
П. 35
П. 3
П. 6
П. 13
П. 36
П. 36
П. 1 То же, что и се
рия 530
П 1
11

Продолжение табл. 1.3
ИП5, ЛА12, ЛА16,
ЛИ1)
201.16-12 (КП15, ЛА19,
ТВ9, ТМ8)
201.16-16 (АП2, ГГ1,
ИД7, ИД14, ИЕ16,
ИЕ17, ИП4, ИР11,
ИР12, ИР18...ИР21,
КПП, КП14, КП2, КП7,
СП1, ТМ9, ХЛ1)
239.24.7 (ИК1, ИК2,
ИПЗ)
2140Ю.20-1 (АПЗ, АП4,
ИР22...ИР24, ВГ1)
КМ531 ТТЛШ 201.14-9 (ЛА12, ЛИ1)
201.16-5 (ИР18...ИР21)
КР531 ТТЛШ 201.14-13 (ЛА12, ЛИ1)
201.16-12 (КП16, КП18)
238.16-2 (ИР18...ИР21)
201.16-16 (КП12, ИЕ10)
533 ТТЛШ 401.14-4 (ИМ5, ИП6,
ИП7, ЛА1...ЛАЗ, ЛА7,
ЛА9, ЛА12, ЛЕ1, ЛЕ4,
ЛИ1, ЛИЗ, ЛИ6, ЛЛ1,
ЛН1, ЛН2, ЛР4, ЛР11,
ЛР13, ТЛ2, ТМ2, ХЛ1)
401.14-5 (ИЕ5, ИП5,
ИР8, ИР16, ЛАЮ,
ЛА13, ЛА4, ЛА6, ЛИ2,
ЛПЗ, ЛП5, ЛП8, ТВ6)
402.16-18 (ИД7, ИЕ6,
ИЕ7, КП11...КП14,
КП16, КП2, КП7, СП-1)
402.16-32 (ИВ1, ИР11,
ТМ7, АГЗ, ИД 10, ИЕ9,
ИЕ10, ИП8, ИР9, ИР26,
ИР32, КП15, ТМ8, ТМ9,
ТР2)
402.16-33 (ИД5, ИД4,
ИМ6, ИП4, ИР25, ТВ9)
405.24-2 (ИР28, ИМ7,
ИПЗ)
4118.24-1 (ИДЗ, ИД19,
ИР22, ИР23, ИР27)
4119.28-1 (ВЖ1)
4152Ю20-1 (АПЗ...АП6)
Н533 ТТЛШ Н02.14-1В (ЛЕ4, ЛЛ1,
ЛЛ4, ТВ6)
555 ТТЛШ Н02.14-2В (ЛАЕ..ЛАЗ,
ЛА9, ЛИ1, ЛН1, ЛРП)
201.14-1 (ЛИЗ, ЛН2,
ЛП5, ТЛ2, ТР2)
П. 5-
П. 5
П. 9
П. 16
П. 2
П. 4
П. 1
П. 5
П. 8
П. 5
П. 17 Для построения
средств
вычислительной техники с
малой
потребляемой мощностью
П. 19
П. 23
П 24
П. 24
П. 25
П. 31
П. 32
П. 35
П. 36
П. 36
П. 1 Для применения в
ЭВМ, устройствах
Продолжение табл. 1.3
автоматики и свя
зи
К555 ТТЛШ 201.14-1 (ИМ5, ИП5, П. 1
ЛП8, ИЕ5, ИЕ2, ИЕ14,
ИЕ15, ИР16, ЛН1,
ЛА1...ЛА4, ЛА6, ЛА7,
ЛА9, ЛАЮ, ЛА13, ЛЕ1,
ЛЛ1, ЛЕ4, ЛИ1...ЛИЗ,
ЛИ6, ЛП12, ЛН2, ЛП5,
ЛР4, ЛРП, ЛР13, ТВ6
ТЛ2)
201.14-2 (ИП6, ИП7, П. 1
ЛА12, ЛИ4, ТМ2)
201.16-5 (ИВ1) П. 4
238.16-1 (ИВ1, ИВЗ, П. 8
ИД4, ИД5, ИД 10, ИМ6,
ИР11, ИР26, ТВ9, ТМ7)
238.16-2 (КП16, ИД32, П. 8
ИД7, ИД18, АГЗ, ИЕ10,
ИЕ6, ИЕ7, ИЕ8, ИП8,
ИР10, ИР15, ИРЗО,
ИР9, КП11...КШ5
КП2, КП7, СП1, ТМ8,
ТМ9, ТР2, ИП9)
239.24-1 (ИМ7, ИПЗ) П. 9
2140Ю.20-1 (АПЗ...АП6, П. 16
ИР22, ИР23. ИР27)
КМ555 ТТЛШ 201 14-8 (ИЕ19, ИП6, П. 2
ИП7, ИР8, ИР15, ЛА1..
ЛА4, ЛА9, ЛА12, ЛА13,
ЛЕ1, ЛЕ4, ЛИ1, ЛИЗ,
ЛИ4, ЛИ6, ЛЛ1, ЛН1,
ЛН2, ЛП12, ЛП15,
ЛРП, ЛР13, ТЛ2, ТМ2)
201.16-5 (ИД18, ИД10, П 4
ИД6, ИД4, АГЗ, ИЕ9,
ИЕ10, ИМ6, ИП4, ИРП,
ИР26, КШ5, ТМ7
ТМ9, ТР2)
201.16-6 (ИР32, ИР9 П. 4
ИР10)
КР559 ТТЛШ 238.16-2 (ИП4, СК2) П. 8 Для обмена ин-
М559 ТТЛШ 201.16-13 (ИП9, ИПЮ) П. 6 формацией между
2108.22-1 (ВВ1,'ВВ2) П. 12 устройствами и
блоками систем и
для передачи
данных иа
периферийные устройства,
устройства
отображения и
индикации
571 ТТЛШ 402.16-11 (ХЛ1...ХЛЗ) П 22 для постройки уз-
13

Продолжение табл. 1.3
КР571 ТТЛШ
580 ТТЛШ
КР580
585 ТТЛШ
589 ТТЛШ
К589 ТТЛШ
КМ589 ТТЛШ
КР1531 ТТЛШ
КР1533 ТТЛШ
1533 »
1802 ТТЛШ
KP180L »
Ml 804 ТТЛШ
КМ 180 4
Ml 804 »
К176 КМДП
4112.16-2 (ХЛ4, ХЛ5)
238.16-2 (ХЛ4, ХЛ5)
2140Ю.20-2 (ИР82,
ИР83)
201.16-13 (ГФ24)
201.16-12 (КР580,
ГФ24)
402.16-32 (АП16, АП26,
ХЛ4)
405.24-2 (ИК14, ИР12)
4119.28-1 (ИК02,
И КОЗ)
238.16-2 МП 16, АП26)
2121.28-1 (ИК02,
ИКОЗ)
2123.40-1 (ИК01)
239.24-2 (ИК14, ИР12)
238.16-2 (АП16, АП26,
ХЛ4)
239.24-2 (ИК14, ИР12)
2121.28-1 (ИК02,
ИКОЗ)
2123.40-1 (ИК01)
201.16-6 (АП16, АП26)
201.14-1
401.14-5 (остальные)
402.16-32 (КП11...КП15,
ИД4, СП1)
4118.24-1 (ИПЗ)
4119.28-1 (ИР31)
4153.20-1,01 (ИР22,
ИР23, ИРЗЗ, ИР37,
АП4, АП5)
201.14-1
4134.48-2 (ИМ1)
4118.24-1 (ИР1)
239.24-2 (ИР1)
2120.24-1 (ГГ1)
2108.22-1 (ИР2)
2121.28-6 (ИРЗ)
201.16-13 (ИР1)
201.14-1 (ИЕ1, ИЕЗ,
П. 29 лов и блоков ЦВМ
и РЭА
П. 8
П. 16 Генератор
тактовых сигналов 8-
П. 6 разрядный буфер-
П. 5 ный регистр
П. 24 Предназначены
для построения
П. 25 контроллеров
П. 32
П.
п.
п.
п.
п.
п.
п.
8
14
15
9
8
9
14
П. 15
П. 4
П. 1 Для работы в РЭА
широкого
применения
П. 19 Для построения
П. 24 различных
радиоэлектронных уст
П. 31 ройств
П. 32
П. 1
П. 34 Предназначены
П. 31 для построения
П. 9 контроллеров,
встроенных мини
ЭВМ, устройств
автоматики, си
стем обработки
данных
П. 13 То же, что и серия
1802
П. 12
П. 14
П. 6
П 1 Предназначены
14
Продолжение табл. 1.3
НСТЛМ ИЕ4, ИЕ5, ИРЗ,
ИР10, КТ1, ЛИ1, ЛП1,
ЛП4, ЛП11, ЛП12,
ЛС1, ПУ1, ТМ1)
238.16-1 (ИД1, ИД2,
ИДЗ, ИЕ2, ИЕ12, ИЕ13,
ИЕ18, ПУ2, ПУЗ, ПУ5)
П. 8
для построения
малогабаритных
устройств
цифровой автоматики и
вычислительной
техники
561
К561
КМДП
НСТЛМ
КМДП
НСТЛМ
564
КМДП
НСТЛМ
201.14-1 (ЛА7, ЛА8
ЛН2, ЛП13, ТМ2)
238.16-1 (ИЕ8, ИЕ16
ИМ1, ИР9)
201.14-1 (КТЗ, ЛА7
ЛА8, ЛА9, ЛЕ5, ЛЕ6
ЛЕЮ, ЛН2, ЛП2, ЛП13.
ТЛ1, ТМ2)
238.16-1 (ИД1, ИЕ8.
ИЕ9, ИЕ10, ИЕН.
ИЕН, ИЕ16, ИЕ19.
ИК1, ИМ1, ИП2, ИП5.
ИР2, ИР9, КП1, КП2,
ЛН1, ЛС2, ПУ4, СА1.
TBI,ТМЗ, ТР2)
405.24-7 (ИЕ15Б)
239.24-1 (ИР11,
ИР16)
402.16-33 (АГ1,
ИД5, ИЕ9, ИЕ10
ИП5, ЛН1, ПУ4
TBI, ТМЗ, ТР2,
402.16-23 (ГП,
ИЕН, ИЕ14,
Н564
КМДП
НСТЛМ
ИР12,
ИД4,
, ИП2,
, СА1,
УМ1)
ИД1,
ИЕ19,
ИК1, ИМ1, ИП4, ИР2,
ИР9, КП1, КП2, ПУ6,
ПР1)
4118.24-2 (ИЕ15, ИК2)
405.24-2 (ИПЗ, ИР6,
ИР11, ИР12, ИР13)
401.14-5 (ИП6, ИР1,
КТЗ, ЛА7, ЛА8, ЛА9,
ЛАЮ, ЛЕ5, ЛЕ6, ИЕ10,
ЛН2, ЛП2, ЛП13, ЛС1,
ПУ7, ПУ8, ТЛ1, ТМ2)
402.16-32 (ЛС2)
Н02.16-1В (ИД1, ИП2,
ЛН1, ЛС2, ПУ4, СА1,
TBI, ТМЗ, ТР2)
Н04.16-1В (ИЕ10,
ИЕН, ИК1, ИПЗ, ИП4,
ИР2, КП1, ИР9, КП2)
Комплекты
цифровых ИС // и 111
степени
интеграции для примене-
П 1 ния в аппаратуре
автоматики и
вычислительной
техники с жесткими
П. 8 требованиями по
быстродействию,
потребляемой
мощности,
габаритам,
помехоустойчивости.
Используются в широком
П. 26 диапазоне наиря-
П. 9 жения питания
П. 24
П. 24
П 31
П. 25
П 19
П. 24
П 36
П 36
15

Продолжение табл. 1.3
КР1561
120
КМДП
НСТЛМ
ЭСЛ
500
ЭСЛ
К500
ЭСЛ
Н06.24-1В (ИР6)
Н02.14-1В (КТЗ,
ЛА8, ЛА9, ЛЕ5,
ЛЕЮ, ЛН2, ЛП2,
(АП,
ИЕ20,
238.16-
ИД7,
ИР15)
201.14-
ЛА7,
ЛЕ6,
ТМ2)
ИД6,
ИЕ21,
ЛП115,
ЛП129,
ЛС119,
ПУ125,
ТМ131,
ТМ134,
239.24-2 (ИП181)
238.16-2 (ИВ 165
ИД161, ИД162, ИД164
ИЕ136, ИЕ137, ИЕ160
ИМ180, ИП179
ЛЕ106, ЛЕШ,
ЛКП7, ЛК121,
ЛЛ210, ЛМ101,
ЛМ105, ЛМ109,
ИР141
ЛЕ211
ЛЛ110
ЛМ102
ЛП107
ЛП128
ЛС118
ПУ125
ТМ131
ТМ134
ЛПЧ5, ЛП116,
ЛП129, ЛП216,
ИР400, ПУ124,
ТВ135, ТМ130,
ТМ231, ТМ133,
ТМ173)
201.16-5 (НР400)
239.24-2 (ИП181)
238.16-2 (ИВ165,
ИД161, ИД162, ИД164,
ИЕ136, ИЕ137, ИЕ160.
ИМ180, ИП179, ИР141
ЛЕ106, ЛЕШ, ЛЕ211
ЛКП7, ЛК121, ЛЛ110
ЛЛ210, ЛМ101, ЛМ102
ЛМ105, ЛМ109, ЛП107
ЛП115, ЛП116, ЛП128
ЛП129, ЛС118, ЛС119
36
36
П. 8 То же
П.
П.
П.
'КТЗ, ЛА9, П. 1
ЛЕЮ, ЛИ2, ТЛ1)
238.16-2 (КПЗ, ПУ4)
405.24-1 (ИП181)
402.16-6 (ИВ165
ИД161, ИД162, ИД164
ИЕ136, ИЕ137, ИЕ160
ИМ180, ИП179, ИР141
ЛЕ106, ЛЕШ, ЛЕ211
ЛКИ7, ЛК121, ЛЛПО
ЛЛ210, ЛМ101, ЛМ102
ЛМ105, ЛМ109, ЛП107
ЛП116, ЛП128
ЛП216, ЛС118
НР400, ПУ124
ТВ 135, ТМ130
ТМ231, ТМ133
ТМ173)
Комплекты ИС
повышенной степени
интеграции,
предназначенные для
построения

копроизводительных
вычислительных комплексов
П.
П.
п.
16
Продолжение табл. 1.3
3 4 5
ПУ124, ПУ125, ТВ135,
ТМ130, ТМ131, ТМ231,
ТМ133, ТМ134)
700 ЭСЛ бескорпусные
(ИВ165, ИД161, ИД162,
ИД 164, ИЕ160, ИМ 180,
ИП179, ИП181, ИР141,
ЛЕ106, ЛЕШ, ЛЕ211,
ЛКП7, ЛК121, ЛЛ210,
ЛМ101, ЛМ102, ЛМ105,
ЛМ109, ЛП107, ЛП115,
ЛП116, ЛП128, ЛП129,
ЛП216, ЛС118, ЛС119,
ИР400, ПУ124, ПУ125,
ТМ130, ТМ131, ТМ133,
ТМ134, ТМ173, ТМ231)
К1500 ЭСЛ 4114.24-1 (ВА123,
ИЕ160, ИП156, ИП194,
ИР141, ИР150, ИР151,
КШ55, КП163, КП164,
КП171, ЛКП7, ЛК118,
ЛМ102, ЛП107, ЛП112,
ТМ130, ТМ131)
По габаритным и присоединительным размерам сходные
по конструкции корпуса подразделяются на типоразмеры,
каждому из которых присваивается шифр, состоящий из
обозначения подтипа корпуса (табл. 1.3) и двузначного числа (от 01
до 99), обозначающего порядковый номер типоразмера, числа,
указывающего количество выводов, и порядкового
регистрационного номера (например, корпус 1202.14-1 —это
прямоугольный корпус подтипа 12 (тип 1), типоразмера 02, с 14
выводами, модификация первая).
До введения ГОСТ 17467—79 корпуса делились на четыре
типа, отличающиеся по форме и расположению выводов.
Каждому типономиналу корпуса присваивался шифр,
состоящий из обозначения типа корпуса (цифры 1, 2, 3 и 4)
и двузначного числа (от 01 до 99) — номера типоразмера.
Условное обозначение корпуса состояло из шифра его
типоразмера, числа, указывающего на количество выводов, и номера
модификации (например, корпус 201.9-1 — это прямоугольный
корпус типа 2, типоразмера 01, с 9 выводами, модификация
первая).
При размещении ИС в корпусе повой модификации перед
номером серии ставится буква, указывающая на
конструктивно-технологическое исполнение корпуса: Р — при выпуске серии
в пластмассовом корпусе второго типа; М — в керамическом
корпусе второго типа; Л — в керамическом корпусе четвертого
типа; Н — в металлостеклянном или металлополимерном кор-
Комплект
цифровых ИС,
предназначенных для
применения в
гибридных
микросхемах, микросборках
и блоках
30 Комплект ИС для
построения
радиоэлектронных
устройств широкого
применения
17

пусе четвертого типа; У — в металлостеклянном корпусе
третьего типа. Например, микросхема К155ЛАЗ, выпускаемая
в прямоугольном пластмассовом корпусе, при размещении ее
в поямоугольном кеоамическом корпусе обозначается
КМ155ЛАЗ, а серия—КМ 155.
Чертежи корпусов цифровых микросхем в справочнике
даны в приложении 1.
1.3. Параметры цифровых интегральных
микросхем
Термины, определения и буквенные обозначения
электрических параметров ИС, применяемые в науке, технике и
производстве, установлены согласно ГОСТам:
ГОСТ 19480—74 (СТ СЭВ 1817—79, 4755—84, 4756—84)
«Микросхемы интегральные. Термины, определения и
буквенные обозначения электрических параметров».
ГОСТ 17021—88 «Микросхемы интегральные. Термины
и определения».
В табл. 1.4 приведен перечень основных электрических
параметров, их буквенные обозначения и определения,
установленные этими ГОСТами. Вместе с тем в перечень не
включены обозначения и определения параметров, широко
распространенных в научно-технической литературе по радиотехнике,
таких, как частота /, длительность импульса t», входное
напряжение UB\ и другие. Читателям, которые желают
ознакомиться с полным перечнем электрических параметров, их
буквенными обозначениями и определениями, рекомендуем
обратиться к упомянутым ГОСТам.
Таблица 1.4. Параметры, характерные
для цифровых интегральных микросхем
Термин
[
Обозначения

международные
2

отечественные
3
Определение
4
Напряжение питания £/<•
Входное напряжение низ- Ui
кого уровня
Входное напряжение вы- Ui
сокого уровня
Um> Значение напряжения
источника питания,
обеспечивающего работу
интегральной микросхемы в
заданном режиме
U ах Значение входного
напряжения низкого уровня
на входе интегральной
микросхемы
UU Значение входного
напряжения высокого
уровня на входе
интегральной микросхемы
Продолжение табл. 1.4
Выходное напряжение Vol
низкого уровня
Выходное напряжение U0/i UlblK
высокого уровня
Входной ток низкого 1ц /",
уровня
ВХОДНОЙ ТОК ВЫСОКОГО //// /^
уровня
ВЫХОДНОЙ ТОК НИЗКОГО Iql Iaux
уровня
Выходной ток высокого /0// /^ыч
уровня
Ток потребления при низ- [CCL /f)0,
ком уровне выходного
напряжения
Ток потребления при вы- 1ССН
соком уровне выходного
напряжения
Средняя потребляемая Рсс.. Лют
мощность
Время задержки распро- tPIIL
странения при
включении
Значение выходного
напряжения низкого уровня
на выходе интегральной
микросхемы
Значение выходного
напряжения высокого
уровня на выходе иитеграль
ной микросхемы
Значение входного тока
при напряжении низкого
уровня на входе
интегральной микросхемы
Значение входного тока
при напряжении
высокого уровня на входе
интегральной микросхемы
Значение выходного тока
при напряжении низкого
уровня на выходе
интегральной микросхемы
Значение выходного тока
при напряжении
высокого уровня на выходе
интегральной
микросхемы
Значение тока,
потребляемого интегральной
микросхемой от
источника питания при низком
уровне выходного
напряжения
Значение тока,
потребляемого интегральной
' микросхемой от
источника питания при
высоком уровне выходного
напряжения
Значение мощности,
равное полусумме
мощностей, потребляемых
интегральной микросхемой
от источников питания
в двух различных
устойчивых состояниях
Интервал времени между
входным и выходным
импульсами при переходе
напряжения на выходе
интегральной микросхе
мы от напряжения
высокого уровня к
напряжению низкого уровня,
19

Продолжение табл. 1.4
Время задержки распро- tt
странеиия при
выключении
Ввемя задержки включе- (dhl
ния
Время задержки выклю- Idlh
чеиия
Время перехода
включении
при <
неизмеренный на уровне
0,5 или на заданном
значении напряжения
*зд. р Интервал времени между
входным и выходным
импульсами при
переходе напряжения на выходе
интегральной
микросхемы от напряжения
низкого уровня к
напряжению высокого уровня,
измеренный на уровне 0,5
или на заданном
значении напряжения
(■Л Интервал времени между
входным и выходным
импульсами при переходе
напряжения на выходе
интегральной
микросхемы от напряжения
высокого уровня к
напряжению низкого уровня,
измеренный на уровне 0,1
или на заданных
значениях напряжения
4V Интервал времени между
входным и выходным
импульсами при
переходе напряжения на выходе
интегральной
микросхемы от напряжения
низкого уровня к
напряжению высокого уровня,
измеренный на уровне
0,9 или на заданных
значениях напряжения
t ' Интервал времени, в
течение которого
напряжение на выходе
интегральной микросхемы
переходит от напряжения
высокого уровня к
напряжению низкого уровня,
измеренный на уровнях
0,1 и 0,9 или на заданных
значениях напряжения
Интервал времени, в
течение которого
напряжение на выходе интеграль-
20
Продолжение табл. 1.4
Время перехода при вы- trm
ключении
Коэффициент
разветвления по выходу
N
ной микросхемы
переходит от напряжения
низкого уровня к
напряжению высокого уровня,
измеренный на уровнях
0,1 и 0,9 или на заданных
значениях напряжения
Число единичных
нагрузок, которое можно
одновременно подключить к
выходу интегральной
микросхемы

ГЛАВА 2. Цифровые микросхемы
транзисторно-транзисторной логики
(ТТЛ!
Интегральные схемы транзисторно-транзисторной логики
(ИС ТТЛ) в настоящее время являются распространенными
микросхемами, которые используются в качестве элементной
базы ЭВМ. Сейчас усилия разработчиков и технологов
ИС ТТЛ направлены на расширение функционального состава
отдельных серий, усложнение выполняемых функций, улучшение
рабочих характеристик ИС. Существуют следующие
разновидности ИС ТТЛ:
три ранние разновидности микросхем без применения
р — «-переходов с барьером Шотки (стандартные или среднего
быстродействия — СТТЛ; маломощные — Мм ТТЛ; мощные —
МТТЛ);
две со структурами Шотки — ТТЛШ;
три новые, перспективные, усовершенствованные ТТЛШ.
В настоящее время в аппаратуре можно встретить все
перечисленные варианты микросхем ТТЛ. Напряжение питания
у них одинаковое Um = 5 В ±10%, а входные и выходные
логические уровни совместимы. Микросхемы ТТЛШ имеют
улучшенные электрические параметры, но расположение
выводов на корпусе остается прежним. Полная электрическая
и конструктивная совместимость однотипных ИС из разных
серий снимает многие проблемы развития и улучшения
параметров аппаратуры и стимулирует наращивание степени
внутренней интеграции вновь выпускаемых микросхем, когда
на одном кристалле размещается все большее число
функциональных узлов. Основная часть применяемых сейчас
микросхем ТТЛ имеет средний уровень интеграции.
Для оценки различных серий ИС используется энергия
переключения
J == 4яд.р« ПОТ)
т е. произведение задержки распространения (в
наносекундах) на рассеиваемую мощность (в милливатах) для базового
логического элемента.
Быстродействие микросхем принято сравнивать по времени
задержки распространения сигнала t3R.p, т. е. по интервалу
времени от подачи входного импульса до появления выходного.
За последние 20 лет энергия, затрачиваемая в элементе ТТЛ,
была уменьшена со (120...140) пДж до (5...20) пДж.
Основная часть такой экономии получена за счет многократного
уменьшения времени t3A.P, т. е. увеличения быстродействия.
Одновременно за это же время удалось снизить потребляемую
мощность в (2...5) раз [1, 2].
22
2.1. Основы схемотехники элементов ТТЛ
Основную логическую операцию в элементе ТТЛ выполняет
многоэмиттерный транзистор (рис. 2.1). Для удобства
рассмотрения переключения логического элемента ко входу
подключим управляющий переключатель 5/, движок которого
может занимать два положения — В и Н, а к выходу
подключим резистор Ru. В положении В на вход поступит напряжение
высокого уровня, т. е. питающее напряжение И„.п, а в
положении Н — напряжение низкого уровня, соответствующее
нулю (вход заземляем). Если на вход (рис. 2.1, а) подано
низкое напряжение (переключатель 5/ поставлен в положение
Н), то появится входной ток низкого уровня /вх, который будет
протекать от источника питания 11пл = 5 В через резистор
Rb, переход база-эмиттер многоэмиттерного транзистора VTJ,
контакт Н переключателя S1 на корпус. Величина этого
тока определяется сопротивлением резистора Rb:
/°Х = /Б Л (£/„.„ -£/бэ)//?б.
В быстродействующих и экономичных ИС ТТЛ
сопротивления резисторов Rb отличаются примерно на порядок.
Переход база — коллектор транзистора VT1 открыться не может,
так как на нем нет избыточного напряжения более чем 0,7 В =
= £/бэ- Напряжение на выходе близко к нулю UBbn ~ 0. Таким
образом, переход база — эмиттер транзистора VT1 открыт, а
переход база — коллектор VT1 закрыт, т. е. многоэмиттерный
транзистор VT1 находится в активном режиме, напряжение
на выходе равно нулю [/ВЫх — 0. Если число входов
транзистора VTJ более одного (рис. 2,1,6) (два из них не
присоединены), то величина тока /вх не изменится. Если все три
эмиттера VT1 соединить вместе, ток /вХ практически не изменится.
Следовательно, неиспользуемые входы можно оставлять
разомкнутыми. Если заземлен хотя бы один из входов
транзистора VT1 (рис. 2.1,6), смена логических уровней на
остальных входах не влияет на выходное напряжение UBUX.
Переведем движок переключателя 5/ в положение В
(рис. 2.1, в) (подано на вход напряжение высокого уровня),
тогда переход база — эмиттер транзистора VT1 будет закрыт,
так как напряжение между базой и эмиттером меньше или
равно нулю [/бэ ^ 0. Оба электрода (база и эмиттер)
подключены к источнику питания U„.n = 5 В. Большой ток базы
/б течет от источника питания Uu.n через резистор Rb,
открытый переход база — коллектор, а затем через резистор
нагрузки Rn к нулевому потенциалу (рис. 2.1, в). На коллекторе
<■ VT1 появляется напряжение высокого уровня:
UU^U„.„]Ru/(Rh-\-Rb)].
На вход / поступает лишь входной ток утечки высокого уровня
/Вх, не превышающий при нормальной температуре нескольких
наноампер (направление тока /вх показано на рис. 2.1, в)
23

(/юг f)
h
(лого)
J>HL
-U„rf5B
/We
О (лог1)в11\ 32J .
(лог op
-U,,^58
-UJff5B
(лоЩ
Выходе
,1+- U^o н r I
!nj?H (лого)\ S1
Рис. 2.1. Простейшие логические элементы ТТЛ:
а — путь входною тока /дх; б— токи в транзисторе YT1 при низком
входном уровне; в — токи в транзисторе VT1 при высоком входном
уровне; г — тики в простейшем инверторе нрн высоком входном уровне
Таким образом, переход база — эмиттер транзистора VT1
закрыт, а переход база — коллектор VT1 открыт, т. е. много-
эмиттерный транзистор VT1 находится в инверсном активном
режиме, напряжение на выходе больше нуля: £/вых > 0 (имеет
высокий уровень).
Следовательно, на рис. 2.1, в приведен одновходовый
элемент ТТЛ, реализующий логическую операцию И и не
изменяющий фазу входного сигнала. Такой элемент назовем пеин-
вертирующим. В такой схеме активным включающим является
напряжение низкого уровня и через переключатель S1 на
корпус стекает большой входной ток /°х (для стандартных
элементов ТТЛ, серия К155, ток одного входа /вХ~1,6 мА)
[1. 4].
Для получения инвертирующего логического элемента,
реализующего логическую операцию И-НЕ, необходимо к много-
эмиттерному транзистору VT1 добавить инвертор, выполненный
на транзисторе VT2 (рис. 2.1, г).
Если на вход I логического элемента поступает
напряжение высокого уровня (переключатель S/ в положении В), то
многоэмиттерный транзистор VT1 находится в инверсном
активном режиме, а транзистор VT2 насыщается базовым
током /б и выходное напряжение, снимаемое с коллектора
VT2, будет иметь низкий уровень, что соответствует
логическому нулю [/вы* (не превышает 0,3 В). Это напряжение
является напряжением насыщения коллектор — эмиттер [/кэ.н^с
для кремниевого транзистора VT2.
Если на вход I логического элемента подать напряжение
24
низкого уровня (переключатель 5/ в положении Н), то
транзистор VT2 практически закрыт, а во входной цепи течет
большой ток /вх. Выходное напряжение, снимаемое с коллектора
VT2, близко к напряжению источника питания U„ п, т. е. имеет
высокий уровень, что соответствует логической единице £/Быч.
Рассмотренный инвертор, выполненный на транзисторе VT2,
является простым инвертором. Он используется лишь в
микросхемах, выходы у которых имеют открытые коллекторы.
Недостатком простого инвертора является низкая нагрузочная
способность в закрытом состоянии (выходное сопротивление
определяется сопротивлением резистора, стоящего в
коллекторной цепи транзистора VT2).
Для повышения нагрузочной способности логического
элемента вместо простого инвертора большинство элементов ТТЛ
имеют сложный инвертор (рис. 2.2, а). Он состоит из фазо-
разделительного каскада, выполненного на транзисторе VT2,
и двухтактного выходного каскада, состоящего из выходных
транзисторов: насыщаемого VT5 и составного эмиттерного
повторителя VT3 и VT4. Рассмотрим функционирование
логического элемента со сложным инвертором.
Подадим на вход напряжение низкого уровня,
соответствующее логическому нулю (переключатель S1 поставлен
в положение Н), тогда многоэмиттерный транзистор VT1
будет находиться в активном режиме (переход база —
эмиттер открыт, а переход база — коллектор закрыт), течет большой
ток /вх во входную цепь, а транзисторы VT2, VT5 закрыты
(на рис. 2.2,6 не показаны VT2, VT5), транзисторы VT3 и VT4
будут открыты, т. к. база VT3 через резистор R2 подключена
к шине питания [/„.п=5 В. Поэтому выходное напряжение,
снимаемое с нагрузки, расположенной в эмиттерной цепи VT4,
будет иметь высокий уровень, что соответствует логической
единице и1ых.
Статическое выходное напряжение высокого уровня для
логического элемента равно: и1ВЫ\ = Un „ — IabwR4 — f/кэ —
-2Ubs.
Так как на транзисторах VT3, VT4 выполнен эмиттерный
повторитель, то он не может перейти в состояние насыщения,
и напряжение (Укэ VT4 не уменьшается меньше (0,7. .1) В,
а напряжение £/бэ примерно равно 0,7 В для транзисторов
без переходов Шотки. Падением напряжения на резисторе
R4, ограничивающем ток в выходном каскаде, когда VT4 и
VT5 открыты, можно пренебречь. Тогда получаем £/БЫХ ^
>2,6 В
Для транзисторов с переходами Шотки напряжение £/бэ
составляет (0,2...0,3) В. Следовательно, для перспективных
элементов ТТЛ напряжение высокого уровня £/,'шч ~ 3,5 В.
Подадим на вход I напряжение высокого уровня
(переключатель 5/ поставлен в положение В) (рис. 2.2, в),
соответствующего логической единице, тогда многоэмиттерный
транзистор VT1 будет находиться в инверсном активном режиме
25

Рис 2.2 Логические элементы ТТЛ со сложным инвертором:
о — схема элемента со сложным инвертором; б—распределение токов н
напряжений при низком входном \ ровне; в— распределение токов и напряжений
при высоком входном уровне
(переход база — эмиттер закрыт, а переход база — коллектор
открыт), течет большой ток /б в базу транзистора VT2, который
откроется. Часть эмиттерного тока транзистора VT2 поступает
в базу транзистора VT5, этот транзистор открывается и входит
в режим насыщения. Транзисторы VT3, VT4 будут закрыты.
Выходной сигнал, снимаемый с открытого и насыщенного
транзистора VT5 (гкэ ~ 30...50 Ом), имеет низкий уровень
L/вых — 0,3 В, что соответствует логическому нулю.
Диод VD1 предназначен для защиты входа транзистора
VT1 от пробоя и называется демпфирующим.
26
2.2. Стандартные серии ТТЛ
Базовым логическим элементом серий является логический
элемент И-НЕ. На рис. 2.3 приведены схемы трех
первоначальных элементов И-НЕ ТТЛ. Все схемы содержат три основных
каскада: входной на транзисторе VT1, реализующий логическую
функцию И; фазоразделительный на транзисторе VT2;
двухтактный выходной каскад, выполненный по схеме: составного
эмиттерного повторителя VT3, VT4 и насыщаемого транзистора
VT5 (рис. 2.3, а) или повторителя не составного (только
транзистор VT3) и насыщаемого транзистора VT5 с введением
диода сдвига уровня VD4 (рис. 2.3, б, в). Два последних
каскада образуют сложный инвертор, реализующий логическую
операцию НЕ. Если ввести два фазоразделительных каскада,
то реализуется функция ИЛИ-НЕ. На рис. 2.3, а показан
базовый логический элемент серии К131 (зарубежный аналог —
74Н). Базовый элемент серии К155 (зарубежный аналог —
74) показан на рис. 2.3, б, а на рис. 2.3, в — элемент серии
К134 (зарубежный аналог — 74L). Сейчас эти серии
практически не развиваются.
Микросхемы ТТЛ первоначальной разработки стали
активно заменяться на микросхемы ТТЛШ, имеющие во
внутренней структуре переходы с барьером Шотки. В основе
транзистора с переходом Шотки (транзистора Шотки) лежит
известная схема ненасыщенного транзисторного ключа
(рис. 2.4, а). Чтобы транзистор не входил в насыщение,
между коллектором и базой включают диод. Применение диода
обратной связи для устранения насыщения транзистора
впервые предложено Б. Н. Кононовым [2, 6]. Однако в этом
случае Ulux может увеличиться до 1 В. Идеальным диодом
является диод с барьером Шотки. Он представляет собой
контакт, образованный между металлом и слегка легированным
«-полупроводником. В металле только часть электронов
являются свободными (те, что находятся вне зоны валентности)
В полупроводнике свободные электроны существуют на
границе проводимости, созданной добавлением атомов примеси
При отсутствии напряжения смещения число электронов,
пересекающих барьер с обеих сторон, одинаково, т. е. ток
отсутствует. При прямом смещении электроны обладают энергией
для пересечения потенциального барьера и прохождения в
металл. С увеличением напряжения смещения ширина барьера
уменьшается и прямой ток быстро возрастает.
При обратном смещении электронам в полупроводнике
требуется больше энергии для преодоления потенциального
барьера. Для электронов в металле потенциальный барьер
не зависит от напряжения смещения, поэтому протекает
небольшой обратный ток, который практически остается постоянным
до наступления лавинного пробоя.
Ток в диодах Шотки определяется основными носителями
поэтому он больше при одном и том же прямом смещении
27

T 1—UU,.rf58
. SB
^^ • \\12K I I
Рис. 2.З. Принципиальные схемы первоначальных логических
элементов ТТЛ.
а — базовые элемент серии KJ31, б — базовый элемент серии К153; в — базоный элемент
серии К134
Ify VT!
Рис 2.4. Пояснение принципа получения структуры с
переходом Шотки:
а — ненасыщенный транзистрпьш ключ; б — транзистор с диодом Шотки,
о — символ транзистор.) Шотки
а, следовательно, прямое падение напряжения на диоде Шотки
меньше, чем на обычном р — я-переходе при данном токе.
Таким образом, диод Шотки имеет пороговое напряжение
28
' SB
Рис. 2.5. Принципиальные схемы логических элементов ТТЛШ с перс
ходом Шотки:
а — базовый элемент серии K53I; б базоный элемент серии К555
открывания порядка (0,2...0,3) В в отличие от порогового
напряжения обычного кремниевого диода 0,7 В и значительно
снижает время жизни неосновных носителей в полупроводнике.
В схеме рис. 2.4, б транзистор VT1 удерживается от
перехода в насыщение диодом Шотки с низким порогом
открывания (0,2...0,3) В, поэтому напряжение [/вЫ\ повысится мало
по сравнению с насыщенным транзистором VT1. На рис. 2.4, в
показана схема с «транзистором Шотки». На основе
транзисторов Шотки выпущены микросхемы двух основных серий
ТТЛШ (рис. 2.5)
На рис. 2.5, а показана схема быстродействующего
логического элемента, применяемого как основа микросхем серии
К531 (зарубежный аналог — 74S), [S — начальная буква
фамилии немецкого физика Шотки (Schottky)]. В этом элементе
в эмиттерную цепь фазоразделительного каскада, выполненного
на транзисторе VT2, включен генератор тока — транзистор VT6
с резисторами R4 и R5. Это позволяет повысить
быстродействие логического элемента. В остальном данный логический
элемент аналогичен базовому элементу серии К131. Однако
введение транзисторов Шотки позволило уменьшить /1д.р вдвое
На рис. 2.5, б показана схема базового логического
элемента серии К555 (зарубежный аналог — 74LS). В этой схеме
вместо многоэмиттерного транзистора на входе использована
матрица диодов Шотки Введение диодов Шотки исключает
накопление лишних базовых зарядов, увеличивающих время
выключения транзистора, и обеспечивает стабильность времени
переключения в диапазоне температур.
Резистор R6 верхнего плеча выходного каскада создает
необходимое напряжение на базе транзистора VT3 для его
открывания Для уменьшения потребляемой мощности, когда
логический элемент закрыт (L/Lx), резистор R6 подключен
не к общей шине, а к выходу элемента.
29

Вариант!
вариантЖ
Н5Ы
Входной и а сн ад Выходной каскад -1-
Рис. 2.6 Варианты входных каскадов перспективных элементов
ТТЛШ
Диод VD7, включенный последовательно с R6 и
параллельно резистору коллекторной нагрузки фазоразделительного
каскада R2, позволяет уменьшить задержку включения схемы
за счет использования части энергии, запасенной в емкости
нагрузки, для увеличения тока коллектора транзистора VT1
в переходном режиме.
Транзистор VT3 реализуется без диодов Шотки, т. к. он
работает в активном режиме (эмиттерный повторитель).
В настоящее время микросхемы серии К555 в основном
заменили серию К134, а в последующем должны полностью
заменить и серию К155.
Перспективные серии ТТЛШ имеют несколько измененные
схемы базовых логических элементов. На рис. 2.6 приведены
возможные схемы входных каскадов логических элементов.
Диодный вариант 1 входной цепи (маломощные, К555) имеет
большую входную емкость и сниженное пороговое напряжение
включения.
Транзисторный вариант II, применяемый в элементах
серии К531, имеет повышенное значение входного тока высокого
уровня /вХ.
Для перспективных ТТЛШ используется вариант III вход
ного каскада, где применен дополнительный усилитель тока
(транзистор 1/77). Поэтому в такой схеме значительно снижен
входной ток низкого уровня /вх, увеличено пороговое входное
30
напряжение до 1,5 В и оно зафиксировано. В перспективных
ИС применены новые интегральные транзисторы со
структурой, названной «Изопланар-П». Такие структуры отличаются:
оксидной (а не р — я-переходами) изоляцией между
соседними транзисторами;
оболочковыми областями р — я-переходов собственно
транзистора;
граничная частота транзисторов «Изопланар-П» достигает
5 ГГц (у транзисторов обычной планарной структуры /rp ~
~ 1,6 ГГц).
Среди трех перспективных серий ТТЛШ логические
элементы серии КР1531 (зарубежный аналог — 74F) считаются
как бы компромиссными, поскольку два других выполняются
в милливаттном и сверхскоростном вариантах.
Сравнительная характеристика основных параметров
микросхем ТТЛ приведена в табл. 2.1 [1].
Таблица 2.1. Основные параметры микросхем ТТЛ
Серия ТТЛ
огечест венная
зарубсжг
Параметры
Prior
mBi
э,
пДж
Нагрузка
Сн,
и Ф
Р.г.
кОм

нагрузочная

способность
К134
К155
К531
К555
КР1531
КР1533
SN74L
SN74
SN74S
SN74LS
SN74F
SN74ALS
33
10
3
10
3
4
1
10
20
2
4
2
33
100
60
20
12
8
50
15
15
15
15
15
4
0,4
0,28
2
0,28
2
10
10
10
20
10
20
2.3. Функциональный ряд ИС ТТЛ
Каждая серия ИС ТТЛ имеет определенный набор
микросхем различного функционального назначения. Совокупность
этих микросхем называют функциональным рядом. В различных
сериях существуют микросхемы одинакового функционального
назначения, имеющие одинаковую структурную схему, условное
обозначение и схему подключения (цоколевку). Однако такие
микросхемы имеют отличия в технологии изготовления,
различные корпуса и существенные отличия в параметрах. Функ
циопальный ряд ИС ТТЛ наиболее распространенных серий
приведен в табл. 2.2. Микросхемы указаны в алфавитном
порядке их функциональных буквенных обозначений.
Функциональный ряд можно разбить на несколько групп
по функциональному назначению: формирователи, генераторы,
логические элементы, триггеры, счетчики, ключи и
мультиплексоры, регистры, дешифраторы и другие Рассмотрение
таких функциональных групп в справочнике дается от простых
31

ё Таблица 2.2. Функциональный ряд основных серий микросхем ТТЛ
Одновибратор
2. Два одновибратора
3 Сдвоенный формирователь
4. Двухканальный восьмиразрядный
формирователь
5. Восьмиканальный
однонаправленный формирователь
6. Восьмиканальный двунаправленный
формирователь
7. Двойной управляемый генератор
8. Шифратор приоритетов 8—3
9. Двоично-десятичный дешифратор
высоковольтный
10 Дешифратор-демультиплексор 4Х1Ь
11. Сдвоенный
дешифратор-мультиплексор 2X4
Сдвоенный
дешифратор-мультиплексор 2X4 с открытым коллектором
Двоично-десятичный дешифратор
4X10
Двоичный дешифратор
Дешифратор для управления
матрицей на светодиодах
16. Двоично-десятичный дешифратор
12.
13.
14.
15.
АГ1
АГЗ
АП2
АПЗ
АП4
АП5
ч-
ч-
АП6
ГП
ИВ1
ИВЗ
ИД1
идз
ИД4
ИД5
ИД6
ИД7
ИД8
ИД9
ИДЮ
ч-
ч-
+
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
+
+
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
+
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
+
+
+
+
ч-
+ +
,,,,«■*"
Продолжение табл. 2.2
7 8 9 10 И 12 13
17 Дешифратор 3X8:
а) с запоминанием ИДИ
б) со сдвигом 1 точки ИД 12
в) со сдвигом 2 точек ИД 13
18. Два дешифратора-демультиплексора ИД14
2X4
19. Дешифратор:
а) для управления шкалой красного ИД15 +
цвета
б) для управления шкалой зеленого ИД 16 Ч-
или желтого цвета
20. Дешифратор состояний ИД17
21 Дешифратор двоично-десятичного ИД18
кода в информацию для семисегмент-
ного индикатора
22. Дешифратор-демультиплексор 4X16 ИД19
23. Декадный счетчик ИЕ1
24. Четырехразрядный двоично-десятич- ИЕ2 Ч~
ный счетчик
25. Счегчик-делитель ИЕ4 -f
26. Двоичный счетчик ИЕ5 +
27. Двоично-десятичный реверсивный ИЕ6 -f-
счетчик
28. Четырехразрядный двоичный ревер- ИЕ7 -f-
сивный счетчик
29. Делитель частоты с переменным ИЕ8 Ч"
коэффициентом деления
30. Четырехразрядный десятичный син- ИЕ9
хронный счетчик
+
ч-
ч-
ч-
+
+
ч-
+
+ +
ч-
+
+
+
+ +
ч- +
+
+

Продолжение табл. 2.2
5 б
31. Четырехразрядный двоичны» сип- ИЕ10
хронный счетчик
32. Параллельный двоичный счетчик ИЕН
синхронный ИЕ13
33. Быстродействующий десятичный ИЕ14 +
счетчик асинхронный
34. Двоичный счетчик асинхронный ИЕ15
35. Четырехразрядный декадный ревер- ИЕ16
сивный счетчик синхронный
36. Четырехдвончный реверсивный счет- ИЕ17
чик синхронный
37. Четырехразрядный двоичный счетчик ИЕ18
синхронный
38. Два четырехразрядных счетчика ИЕ19
39. Схема быстрого умножителя 2X4 ИК1
разряда
40. Арифметическо-логическое устройст- ИК2
во с умножением
41. Одноразрядный полный сумматор ИМ1 +
42. Двухразрядный полный сумматор ИМ2 -\-
43. Четырехразрядный двоичный сумма- ИМЗ +
тор
44. Четырехразрядный полный сумматор ИМ4
45. Два одноразрядных двоичных пол- ИМ5
ных сумматора
46. Четырехразрядный двоичный сумма- ИМ6
тор с ускоренным переносом
47. Четырехразрядный сумматор-вычи- ИМ7
татель
+
+
+
+
+
+
+
+
+
"+* ~г*
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+ +
+ +
+ +
+
+
+
Продолжение табл. 2.2
48. 8-разрядная схема контроля четности ИП2
и нечетности
49. АЛУ для записи двух 4-разрядных ИПЗ
слов
50. Схема ускоренного переноса для ИП4
АЛУ
51 9-разрядная схема контроля четности ИП5
52. 4-шинный приемопередатчик с ин- ИП6
версными выходами
53. 4-шинный приемопередатчик ИП7
54. 8-разрядный последовательно-па- ИП9
раллельный двоичный
перемножитель
55. 4-разрядный универсальный сдвиго- ИР1
вый регистр
56. 8-разрядный сдвигающий регистр ИР2
57 8-разрядный параллельный двуна- ИРЗ
правленный регистр
58. 4-разрядный селективный накопи- ИР5
тельный регистр.
59. 8-разрядный последовательный сдви- ИР8
гающий регистр с параллельным
выходом
60. 8-разрядный сдвиговый регистр с па- ИР9
раллельным вводом информации
61 8-разрядный сдвиговый регистр ИР10
62 4-разрядный универсальный регистр ИР11
сдвига
+
+ 4~
+ +
+ +
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+ +
+
+ + + +

Продолжение табл. 2.2
5 6
12 13
63. 4-разрядный сдвиговый регистр с па- ИР12
раллельпым вводом информации
64. 8-разрядный реверсивный сдвиговый ИР13
регистр
65. 4-разрядный регистр ИР15
66. 4-разрядный универсальный регистр ИР16
сдвига
67 12-разрядный регистр последова- ИР17
тельного приближения
68. 6-разрядный параллельный регистр ИР 18
с D-триггерами
69. 4-разрядный параллельный регистр ИР19
с £>-триггерами
70. 4-разрядный двухвходовый регистр ИР20
71. 4-разрядное сдвигающее устройство ИР21
72. 8-разрядный регистр на D-триггерах ИР22
с потенциальным входом
73. 8-разрядный регистр на D-триггерах ИР23
с динамическим входом
74. 8-разрядный универсальный сдвиго- ИР24
вый регистр
75. 4-разрядный регистр с импульсным ИР25
управлением
76. Регистровый файл 4 слова на 4 раз- ИР26
ряда
77. 8-разрядный регистр ИР27
78. 8-разрядный последовательно-па ИР28
раллельный регистр
+
+
+
+
4-
+ 4-
4- 4-
I 4-
+ 4-
4-
4- +
Продолжение табл. 2.2
7 8 9 10
L2 13
79. 8-разрядный регистр хранения с
адресацией
80. 24-разрядный последовательный
регистр сдвига
81 Регистровый файл 4 слова на 4
разряда с открытым коллекторным
выходом
82. 8-разрядный буферный регистр
83. Два 4-разрядных буферных регистра
84. 8-разрядный буферный регистр с
импульсным управлением
85. Два 4-разрядных регистра D-типа
86. БИС регистров общего назначения
с многоканальным доступом
87 Селектор-мультиплексор на 16
каналов со стробированием
88. Сдвоенный цифровой
селектор-мультиплексор 4 — 1
89. Селектор-мультиплексор на 8
каналов
99. Селектор-мультиплексор на 8
каналов со стробированием
91. Три схемы переключателя
92. Сдвоенный коммутатор 4 каналов в 1
93. Коммутатор 8 каналов в 1
94. 4-разрядный
селектор-мультиплексор 2 каналов в 1 с тремя
состояниями
ИРЗО
ИР31
ИР32
ИРЗЗ
ИР34
ИР37
ИР38
ИР39
КП1
КП2
КП5
КП7
КП8
КП9
кпю
КПП
4-
4-
+
4-
4-
4-
+
4-
4-
4-
4-
4- 4-
4-4-4-4-
4-4-4-4-
4-
4-

7 8
95. 2-разрядный 4-канальный
коммутатор
96. Четыре 2-входовых мультиплексора
с запоминанием
97. 4-разрядный
селектор-мультиплексор 2 каналов в 1 с инверсными
выходами
и тремя устойчивыми состояниями
98. 8-входовый селектор-мультиплексор
99. 4-разрядный
селектор-мультиплексор 2 каналов в 1
100. Сдвоенный инверсный селектор-
мультиплексор 4 каналов в 1 с тремя
состояниями
101. 4-разрядный
селектор-мультиплексор 2 каналов в 1 с инверсными
выходами
102. Сдвоенный селектор-мультиплексор
4 каналов в 1
103. Два логических элемента 4 И-НЕ
104. Логический элемент 8 И-НЕ
105. Четыре логических элемента 2 И-НЕ
106. Три логических элемента ЗИ-НЕ
107. Два логических элемента 4 И-НЕ с
повышенной нагрузочной
способностью
108. Два логических элемента 4 И-НЕ
с открытым коллекторным выходом
109. Четыре логических элемента 2 И-НЕ
КП12
КП13
КП14
КП15
КП16
КП17
КП18
КП19
4- Ч-
4- + +
Л- + +
ч-
ЛА1
ЛА2
ЛАЗ
ЛА4
ЛА6
ЛА7
ЛА8
ч-
4-
ч-
ч-
4-
ч-
4-
ч-
4-
ч-
ч-
ч-
ч-
4-
4-
4-
ч-
ч-
ч-
ч-
ч-
ч-
ч-
+
ч-
ч-
ч-
ч-
ч-
4-
ч-
ишшнн
с открытым коллекторным выходом
110. Три логических элемента 3 И-НЕ с
открытым коллекторным выходом
111. Четыре логических элемента 2 И-НЕ
с открытым коллекторным выходом,
высоковольтных
112. Четыре логических элемента 2 И-НЕ
с высокой нагрузочной способностью
1 13. Четыре логических элемента 2 И-НЕ
с открытым коллектором и высокой
нагрузочной способностью
114. Четыре логических элемента 2 И-НЕ
сопряжения микросхем МОП
ЗУ-ТТЛ
115. Два логических элемента 4 И-НЕ
(магистральный усилитель)
116. Два логических элемента 4 И-НЕ с
тремя состояниями на выходе
117. Два логических элемента 2 И-НЕ
с мощным открытым коллекторным
выходом
118. Логический элемент 12 И-НЕ с тремя
состояниями на выходе
119. Четыре логических элемента 2 И-НЕ/
2 ИЛИ-НЕ
120. Два логических элемента 4 И-НЕ/
4 ИЛИ-НЕ и логический элемент
НЕ
121 Два 4-входовых логических
расширителя по ИЛИ
ЛА15
ЛД1
ЛА9
ЛАЮ
ЛАП
ЛА12
ЛА13
4-
ч-
ч-
ч-
ч-
ч-
ч-
4-
ч-
ЛАЮ
ЛА17
ЛА18
ЛА19
ЛБ1
ЛБ2
4-
ч-
ч-
ч-
ч-
ч-
+
ю
+ +
ч-
ч-
ч-
ч-
+
+
+
+
ч-
ч-
ч-
ч-
+

Продолжение табл. 2.2
ю и 12
122.
123.
124
125.
126.
127
128.
129.
130.
131
132.
133.
134.
135.
136.
137
8-входовый расширитель по ИЛИ
Четыре логических элемента 2 ИЛИ-
НЕ
Два 4-входовых логических элемента
ИЛИ-НЕ со стробированием на
одном и расширением по ИЛИ на
другом
Два логических элемента 4 ИЛИ-НЕ
со стробированием
Три логических элемента 3 ИЛИ-НЕ
Четыре логических элемента 2 ИЛИ-
НЕ буферных
Четыре логических элемента 2 ИЛИ-
НЕ, магистральный усилитель
Два логических элемента 5 ИЛИ-НЕ
Четыре логических элемента 2И
Четыре логических элемента 2И с
открытым коллекторным выходом
Три логических элемента ЗИ
Три логических элемента ЗИ с
открытым коллекторным выходом
Два логических элемента 2И с
мощным открытым коллекторным
выходом
Два логических элемента 4И
Логический элемент 4 И-2 ИЛИ-НЕ/
4 И-2 ИЛИ с возможностью
расширения по ИЛИ
Два логических элемента 2(2-2И-
ЛДЗ
ЛЕ1
ЛЕ2
ЛЕЗ
+
+
+
+
+
+
+
ЛЕ4
ЛЕ5
ЛЕ6
ЛЕ7
ЛИ1
ЛИ2
ЛИЗ
ЛИ4
+
+
+
+
+
+
+
+
ЛИ5
ЛИ6
ЛК1
Л КЗ
+
+
+ +
+ +
+ +
+ +
+
+
+
+
+
+
+
+
+
+
+
+
+ +
+
+
+
+ +
+
+
Продолжение табл. 2.2
10 11 12 13
140.
141
2ИЛИ-НЕ/2-2И-2ИЛИ)
138. Логический элемент 2-2-2-2И-4ИЛИ- ЛК4
НЕ/2-2-2-2И-4ИЛИ с возможностью
расширения по ИЛИ
139. Логический элемент 8И-НЕ/8И с воз- ЛК5
можностью расширения по ИЛИ
Два логических элемента 2И-2И- ЛК6
2ИЛИ/2И-2И-2ИЛИ-НЕ
Логический элемент 2И-2И-2И-2И-
4ИЛИ/2И-2И-2И-2И-4ИЛИ-НЕ с ЛК7
возможностью расширения по ИЛИ
142. Четыре логических элемента 2ИЛИ
143. Два логических элемента 2ИЛИ
с мощным открытым коллекторным
выходом
144. Шесть логических элементов НЕ
145. Шесть логических элементов НЕ с
открытым коллекторным выходом
146. Шесть буферных логических элемен- ЛНЗ
тов НЕ с повышенным коллекторным
напряжением
6 элементов НЕ с открытым коллек- ЛН4
тором
Шесть буферных логических элемен- ЛН5
тов НЕ
149. Шесть логических элементов НЕ с ЛН6
тремя состояниями па выходе
150. Два приемника сигналов с парафаз- ЛП1
ным входом и выходом
147
148
+
+
+
+
+
ЛЛ1
ЛЛ2
ЛН1
ЛН2
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+

7 8 9
151 Три логических элемента
мажоритарной логики 2-2-2-И-З ИЛИ-НЕ
152. Шесть буферных формирователей с
открытым коллектором
153. Четыре 2-входовых элемента
«исключающее ИЛИ»
154. Два логических элемента 2И-НЕ с
общим входом и двумя мощными
транзисторами
155. Четыре буферных элемента с тремя
состояниями на выходе
156. Шесть буферных формирователей с
открытым коллектором и
повышенным коллекторным напряжением
157 Шесть повторителей с элементом
управления по входам и тремя
состояниями на выходе
158. Шесть повторителей с раздельными
элементами управления входами по
двум и четырем повторителям с тремя
состояниями на выходе
159. Четыре 2-входовых логических
элемента «исключающее ИЛИ» с
открытым коллекторным выходом
160. Два логических элемента 2-2И-
2ИЛИ-НЕ, один расширяемый по
ИЛИ
161 Логический элемент 2И-2И-ЗИ-
4ИЛИ-НЕ
ЛПЗ
ЛП4
ЛП5
ЛП7
ЛП8
ЛП9
ЛП10
ЛП11
+
+
+
+
+
+
+
+
+
+
+
+
ЛП12
ЛР1
ЛР2
+
+ + +
+
+ + +
+
162. Логический элемент 2-2-2-ЗИ-4ИЛИ-
НЕ с возможностью расширения по
ИЛИ
163. Логический элемент 4-4И-2ИЛИ-НЕ
с возможностью расширения по ИЛИ
164. Логический элемент 4-2-2-ЗИ-4ИЛИ-
-НЕ
165. Логический элемент 4-2-3-2И-4ИЛИ-
НЕ с открытым коллекторным
выходом
166. Два логических элемента 2-2И-
-2ИЛИ-НЕ
167. Логический элемент (2-3-3-2)И-
4ИЛИ-НЕ
168. Преобразователь
двоично-десятичного кода в двоичный
169. Преобразователь двоичного кода в
двоично-десятичный
170. Схема сравнения двух 4-разрядных
чисел
171. //< — триггер с логикой ЗИ на входе
172. Два J /(-триггера со сбросом
173. Два //(-триггера с установкой «0»
и «1»
174. Два J К — триггера с установкой «Ь
175. Два J К — триггера с установкой «Ь
и общей установкой нуля и
синхронизацией
ЛРЗ
ЛР4
ЛР9
ЛР10
ЛР11
ЛР13
ПР6
ПР7
СП1
TBI
ТВ6
ТВ9
ТВ10
ТВ 11
+
+
+
+
+
+
+
+
+
+
+
+ +
+
+ +
+ +
+
+
+
+
+
+
+
+
+
+
+
+

групп к сложным, с указанием их условного обозначения,
схемы подключения (цоколевки) и основных параметров,
сведенных в отдельные таблицы. Такие таблицы основных
параметров микросхем, сгруппированных по функциональному
назначению, позволяют очень быстро выбрать микросхему
с заданными параметрами из всего многообразия серий. Затем
в справочнике дается их применение в более сложных
устройствах с указанием конкретных серий, номиналов параметров
навесных элементов и отдельных вариантов практических
схем.
Микросхемы памяти и схемы вычислительных средств
в данном справочнике не рассматриваются ввиду их
специфического назначения и наличия специальных справочников
например [3].
2.4. Логические элементы
Функциональная группа ТТЛ включает все типы элементов,
реализующих основные логические функции: НЕ, И, И-НЕ,
ИЛИ, ИЛИ-НЕ, И-ИЛИ-НЕ и другие. Все основные элементы
группы выполнены с двухтактным выходом. Для реализации
монтажных функций И некоторые типы ИС имеют открытый
коллекторный выход. Логические элементы с повышенной
нагрузочной способностью используются в разветвленных и
межплатных соединениях. Также имеются логические
элементы с повышенной помехоустойчивостью.
Микросхемы типа Л А (ЛА1...ЛА4, ЛА6...ЛА13, ЛА15..
Л А19) выполняют логическую функцию тИ — НЕ, а ИС типа
ЛИ (ЛИ1...ЛИ6) выполняют логическую функцию тИ, где
m — число входов.
Чтобы рассмотреть схемотехнику таких элементов ТТЛ,
составим таблицу функций элементов И, И-НЕ для двух
входов А и В (простейший вариант). Каждая переменная
А и В (рис. 2.7) моделируется электронным ключом, который
можно замкнуть или разомкнуть. Если ключи соединены
последовательно, то они работают согласно логике И: ток в цепи
появится, если замкнуть оба ключа: и А и В. Если активными
входными сигналами считать замыкание ключей А и В и назвать
это событие логической 1, то, последовательно перебирая
состояние этих" ключей, составим таблицу входных и выходных
данных для элементов И и И-НЕ.
Рассмотрим способ реализации логической операции И-НЕ
на элементах ТТЛ На рис. 2.8, а приведена принципиальная
схема двухвходового логического элемента И-НЕ. Подавая от
ключей S/ и S2 на входы А и В напряжение высокого В
и низкого Н уровней, составим таблицу выходных уровней
элемента (рис. 2.8,6). Напряжение низкого уровня Н
появляется на выходе Q, когда на обоих входах А и В присутствует
высокое напряжение В. Условное графическое обозначение
двухвходового логического элемента показано на рис 2.8, в
45

a
an
\
к
\в
•Выходи
i'
Входные
переменные
A
0
0
t
1
В
0
f
0
t
События:
0 s
1
Выходная
Функция
И
Q
0
0
t
Й
1
/
/
0
Зле/с/пртеские
на об ни:
1—f
0—'
Рис. 2.7 Двухвходовый логический элемент и
таблица его состояний
Uu.n--5B
Вход
А
н
н
в
в
В
н
в
н
в
Выход
в
в
в
н
Вход
А
0
0
1
1
в
0
1
0
1
Выход
1
1
1
0
46
и,
ил
Sf
X
if
Г
8с
Q-AB
Рис. 2.8. Логический элемент
2И-НЕ:
а — принципиальная схема элемента, б
таблица состояний; в— условное
обозначение элемента
S2 В
Среди простейших ИС ТТЛ преобладают элементы И, И-НЕ.
Каждый из корпусов ИС типа ЛА и ЛИ содержит от двух до
четырех логических элементов, а микросхемы ЛА2 и ЛА19
содержат по одному логическому элементу И-НЕ на восемь
и двенадцать входов соответственно.
Цоколевки микросхем типа ЛА и ЛИ и их условные
графические обозначения приведены на рис. 2.9, а основные
параметры даны в табл. 2.3.
Следует особо выделить группу микросхем, логические
элементы которых имеют выходы с открытым коллектором
(ЛА7...ЛА11, ЛА13, ЛА18), (ЛИ2, ЛИ4, ЛИ5). Схема двух-
входового логического элемента И-НЕ с открытым коллектором
показана на рис. 2.10, а. Для формирования выходного
перепада напряжения к выходу такого элемента необходимо под-
ЛИЗ.ЛИЧ ЛИ5
А!
А2
82
A3
В1
Ah
вн
1
2
Ч
5
9
10
а!
JL
ли 1, лиг
8<
а
8с
Вс
J
А1В1
В
А2В2
8
АЗВЗ
11
АЧВЧ
A1JL
А2-^-
С2-3-
9
A3
BJ
СЗ
$
8с
12_
AfBfCI

AfBf-
А2
А2В2С2 В2
8с
8с
5
AfBf
10
А2В2
АЗВЗСЗ
^-питание;
7-общий
14-питание;
7-общий
лив
14-питание;
7-общий
А1 4г-
В1-%-
cf -4-
df 5
А2 9
82 J^
Г? Jff.._
8с
8с
6
A1B1CW1
JL
A282C2JJ2
14-питание;
7- общий
Рис. 2.9. Условные обозначения и цоколевки микросхем
типа ЛА и ЛИ
47

ЛА1,ЛАВ,ЛА7,ЛА/в
1
Л A'f, Л AW
А1-*
Bf-4-
V2---1
А282СШ2
М-питание;
7-общий
JIA2
р ^
с е
G "72
H --
ft-питание;
7- общий
ЛА31ЛА9,ЛАП,ЛА(31ЛА15
1
I't -питание;
7- общий
А1-±-
ef-ir
A2~4~
B2~±-
C2~§-
A3 9
"if
* \
*
12_
AWtCI
A333C3
m- питание;
7- OBWLUQ
ABCdEFBH
l1/-питание;
7-вбщий
ЛА/2
М-
Bf-
А2-
В2-
АЗ-
63.
АЧ-
Blt-
А181
Ш2
9
ШЗ
13
АЧВЧ
Ш-питание;
8-общий
Продолжение рис. 2.9.
ЛА17(ЛА17П}
А1-
Bf-
Е02
А2
82
С2
V2
~73*
6
Ш
-32
/4--питание;
7-общий
J7A18
А1В1
А282
8-питание;
и-общий
Л А13
А-
в-
с-
V-
£ ■
И
J
"72"-
IB-питание;
8-общий
ключить внешний нагрузочный резистор ^н. Такие микросхемь
применяются для обслуживания сегментов индикаторов,
зажигания ламп накаливания, светодиодов (рис. 2.10,6). При
Примечание
-I
н
о, ^,
i4
44
Н
1*1
щ
м
м
Тин микросхемы
<
2
1
1
ё
ri
1
%.
%
m
и
-
-
о
о
СО
Г^
о
ю
■^*
<*
2 2 V/
II °° II С<
— — 00
Q3 cq
СО LO
!) Л\ Л\
- £ S
J<
CM LO —
J СО _"
О
II
m
^<
ч ,
<
X
MIS
у Ю
■^v/
, , ч ,
COOtO
О О О
СП
о
СП СП
о о
О*. *# <N CM О О О
СО — — <М СО СО 00
«СО ЮЮЮОрйСО 1ЛЮ
COCO ЮЮЮСО^ПП ЮЮ
_ _, „ _ ^ lq J-J LO LQ ir; Ю
*f* К^ !-"< СО Hf-1 к/ ^
0,02
CN
О
1
ю
см
-sf LO
О О
О
о"
Ю
7
тг
гм
тг
О
гм (м см
о_ о о
о" о о
СО 00 СО
о о о
1 1 1
<М CM O-l
со со со
CN С-i СчГ
со со со
о о о
—< — cncncn<;lqcn
COCOCOCOCOC'tt'*'
сососососо,2_2со
& S ^
49

о
го
о
а.
t:
2 V/<
I! | s
03 «5
CO Ю
2 о о
II Л\Л\
n £ E
Л О О
CQ CQ
CO Ю
2 о о
II Л\Л\
rt S S
то о о
°. о
о о
ся см см см см г— см см
lO lO Ю О О г—' СО СО
LO LO Ю СО СО ^ СО СО
_ _ _, LO LC ~ Ю 1С
о" о"
СМСМСМСМСОСОСОСОСОСОСОСОСОСОСОСО
<<<<<С<С<<<<С<<<<<<
ЮЮМсОМСОПЮЮЮООС-СОМ
ЮЮсОСОСОСОсОЮЮЮСОСОсОсОСОСО
" ЮЮЮ —' —' —' —< —' — Л Ю Ю Ю Ю Й
res:
^з:^
со со
<<
Ю LO
Ю LO
Ю LO
Чй
50
f I
о.
с:
V/
са
^ со i;
II ?< ~
**лЧ°
^< ь<
v/^
V/
2<N ^
см" о
tstno
2<«
^O Tf CM Ю
N П -
о
о
о о
см" см
СОСОСОСОСОЮЮЮООг-'СОсОЮЮ-—
СОСОсОсОсОЮЮЮСОсО^сОсОЮЮСО
-£ ^S *£ £S £^:>г
<с <с <с <с <с <с
е^е^е;^
СО СО СО 1П Ю Ю
СО СО СО Ю Ю Ю
ю
*%
X
I

\
Продолжение табл. 2.3
533ЛА7
К555ЛА7
1533ЛА7
133ЛА8
Н133ЛА8 \
КМ ШЛА 8 /
134ЛА8А,Б
КР134ЛА8
155ЛА8^
К155ЛА8 }
КМ155ЛЛ8 J
155ЛА7
К155ЛА7^ 0,4
КМ155ЛА7 V
К531ЛА7П ) 0,5
0,4
0,5
0,4
0,4
0,4
0,3
0,3
0,4
2,5
2,4
2,4
2,6
2,6
2,4
2,4 -
— 1,6 0,04
20
1,6 0,04
-2 0,05
0,36 0,02
0,36 0,02
-0,2 0,02
-1,6 0,04
-1,6 0,04 —
-0,36 0,024 —
-0,18 0,012 —
18 60
7 7,5
28 32
28 32
18 60
18 60
— 120(А)90(Б) 130(A) 100(Б)
— 120 130
16 18 60
10
8
6,6
0,8
0,8
8
8
0,9
0,9
6
п
22
18
2,2
2,2
22
22
2,3
2,3
22
12
<0,05 мА
<0,25мА
/L,x<
<0,1 мА
1 вых —
= 0,05 мА
/выч =
= 0,25 мА
Краз=Ю
<50 мкА
/вх. мроб<
< 1 мА
<0,25 мА
1533ЛА8
530ЛА9 )
Н530ЛА9 >
К531ЛА9П J
533ЛА9 \
Н533ЛА9 J
®,4 2,5
0,5 -
0,4 —
-0,2
-2
-0,36
0,02
0,05
0,02
—-
20
—
—
7
28
—■
7,5
32
13,2 36
1,6 4,4 7^х<
<0,1 мА
/(раз =Ю
Продолжение табл. 2.3
К555ЛА9
КМ555ЛА9
1533ЛА9
133ЛА10
155ЛА10 '
К155ЛА10
КМ155ЛА10 ,
533ЛА10
К555ЛА10
133ЛА11
К155ЛА11
КМ 155 ЛАП
К555ЛА11
133ЛА12
К155ЛА12
КМ155ЛА12
М530ЛА12
(КМ530ЛА12)
К531ЛА12П
(КМ531ЛА12)
(КР531ЛА12)
533ЛА12
: J
0,5
0,4
0,4
0,4
0,4
2,5
2,4
2,4
0,5
0,4 2,4
0,4
0,4
0,4
0,4
2,4
2,5
2,4
0,5 2,5(2,7)
0,4 2,5
-0,2
•1,6
0,02
0,04
■0,36 0,02 8
1,6 0,04 16
-0,4 0,02 —
■0,4 0,02 8
1,6 0,034 —
-1,6 0,04
-0,4 0,02
-1,6 0,034
2,4 -1,6 0,04
0,1
16
48
60
28
15
15
28
28
17
-0,4 0,02 24
17
28
15
6,5
24
32
45
45
32
32
24
24
32
22
22
6,5
24
- 6 '
- 6
— 1,4
— 1,4
1,6
15,5
36
И
3,3
22
22
4,4 —
16,5 —
/ [!от =
16,5 =11,25мА
/еых<
<0,05мА
3,3 /(раз =10
/вых 5$
<0,1 мА
<0,05мА
'-'вых. пробна
<15В
4,4 —
54 /р<5МГц
t>4 'их проб^
1 МА
80 —
12 /(раз=:30

Продолжение табл. 2.3
1
К555ЛА12 1
КМ555ЛА12/
К155ЛА13\
КМ155ЛА13 /
531ЛА131
К531ЛА13П )
533ЛА13
К555ЛА13 1
КМ555ЛА13 }
133ЛА15
КМ133ЛА15
2
0,5
0,4
0,5
0,4
0,5
0,4
0,2
3
4
5
2,7 -0,4
2,4 -1,6
(2.7) _4
— -0,4*
— -0,4
2,4 -1,6
2,65 -1,6
6
7
0,02 24
0,04 48
0,1 60
0,02* —
0,04 24
0,04 —
0,04 —
24
18
10
28
28
15
15
8
24
22
10
32
32
22
22
9
10
— 2
— 8,5
— 36
— 2
_ 2
— 8
— 8
п
12
54
80
12
12
22
22
12
/в.ч проб ^s
<1 мА
/' <<
< 0,25 мА
Краз-30
Кр.э«Ю
'вх. пр^
^6 мА
КрВз = Ю
/в
п роб ■
<1МА
530ЛА16 \
К531ЛА16П )
530ЛА17-1
К531ЛА17П \
К155ЛА18 '
К531ЛА19П
133ЛИП
Н133ЛИ1}
0,5
0,5
0,4
0,5
0,4
2,5
2,5
2,4
2,5
2,4
— 4
— 4
-1,6
-4
-1,6
0,1
0,1
0,04
0,1
0,04
60
20
—
20
—
6,5
6,5
25
7
19
6,5
6,5
25
6
27
— 1!
— 6,5
— 11
— 5
21
44 ~
13 —
68 иЛ > 1,5 В
10 —
33
К%3 =» Ю
/(паз == 20
Продолжение табл. 2.3
1
155ЛИЦ
К155ЛИ1 }
КМ155ЛИ1 >
М530ЛИ1ч
КМ530ЛИ1 [
КР530ЛИ1 )
К531ЛИ1Щ
КМ531ЛИ1/
533ЛИ1 1
Н533ЛИ1/
К555ЛИМ
КМ555ЛИ1 J
КР1531ЛИ1
1533ЛИ1
533ЛИ2
К555ЛИ2
530ЛИЗ
К531ЛИЗП
533ЛИЗ
555ЛИЗ
КМ555ЛИЗ,
К555ЛИЗ
КР1531ЛИЗ
К555ЛИ4\
КМ555ЛИ4/
133ЛИ5
2
0,4
0,5
0,5
0,4
0,5
0,5
0,4
0,4
0,5
0,5
0,5
0,4
0,5
0,5
0,5
0,4
3
2,4
2,5
2,7
2,5
2,7
2,7
2,5
—
—
2,5
2,7
2,5
2,7
2,7
—
2,4
4
-1,6
— 2
-2
-0,4
-0,36
-0,6
-0,2
-0,4
-0,4
-2
-2
-0,4
-0,4
-0,36
0,6
-0,4
-1,6
5
6
7
0,04 — 19
15
0,05 — 7,5
0,05 — 7,5
0,02 — 15
0,02 — 24
0,02 — 5,0
0,02 — 25
0,02 — 35
0,02 — 35
0,05 — 7,5
0,05 — 7,5
0,02 — 20
20
0,02 — 24
0,02 — 5,0
0,02 — 35
0,04
—
35
8
27
7,0
7,0
15
24
5,5
12
35
35
7,0
7,0
15
15
24
5,5
35
35
9
—
—
—
_
16,9
(10,9)
—
—
—
—
—
__
__.
17
(10,9)
—
10
21
32
32
4,0
4,4
8,3
0,4
4,8
4,8
24
24
3,6
3,6
6,2
3,6
11
п
33
57
57
6,8
8,8
12,9
1,0
8,8
8,8
42
42
6,6
6,6
9,7
6,6
65
12
А'раз = Ю
-
—
Яра, = Ю
—
—
—
Д'раз = Ю
-
А'раз - Ю
Крп, = Ю
/Lu<0,3mA

о
V/
с:
LO LO CO CO
Ю Ю CO CO
LO LO CO CO
— — mm
Ы X
CO CO
SS
LO Ю
LO LO
Ю Ю
56
urn
-i . #,
uu.nrSB
5B
HL1 JWf
HCM-6,3-20 A
Q,-
=ABC
0
0
1
1
Q2-
=BEf
0
1
0
1
a
0
0
0
1
Рис. 2.10. Логический элемент 2И-НЕ с открытым коллектором
а — принципиальная схема элемента; б—схема подключения ламп
накаливания и светодиодов; в — схема подключения нагрузки к высоковольтному
источнику; г — схема подключения нескольких элементов к общей нагрузке
необходимости в схемах (рис 2.10) можно использовать
элемент ТТЛ с двухтактным выходом. Для некоторых
микросхем с открытым коллекторным выходом нагрузку можно
подключать к более высоковольтному источнику питания
(рис. 2.10, в) (ЛА11). Такое включение необходимо для
зажигания газоразрядных и электролюминесцентных индикаторов.
Выходы с открытого коллектора используют для подключения
обмоток реле.
Выходы нескольких элементов с открытым коллектором
57

Рис. 2.11. Принципиальная
схема 2И-НЕ с
дополнительными выводами коллектора
и эмиттера, его условное
обозначение и способ
соединения нескольких микросхем
В
М—\
8с
Ш
• Л у
"П_Яп1
si —
*
А
Л?
81 —\
$
QZ
г
можно присоединять к общей нагрузке /?н (рис. 2.10, г). Такое
подключение позволяет реализовать логическую функцию И,
называемую «монтажное И». Схему (рис. 2.10, г) используют
для расширения числа входов логического элемента.
Следует помнить, что двухтактные выходы ТТЛ нельзя
соединять параллельно, это приводит к токовой перегрузке
одного из элементов.
Многовходовые составные логические элементы с
открытым коллектором и общим сопротивлением нагрузки R»
реализуются наиболее просто, однако они не позволяют получить
предельное быстродействие. Более лучший способ увеличения
числа входов осуществляется с помощью специальной
микросхемы-расширителя, имеющей дополнительные выводы
коллектора и эмиттера фазоразделительного каскада VT2 (рис.
2.11). Одноименные вспомогательные выводы нескольких таких
элементов можно объединять.
Микросхема К531ЛА16 (магистральный усилитель) может
передавать данные в линию с сопротивлением 50 Ом.
Микросхемы ЛАП, Л А19 — это логические элементы И-НЕ
с тремя состояниями на выходе, т. е. они имеют дополнитель-
58
а в го
(0}hJ\_ —
[вход
£0
О
1
I
?
?
выход
7
1
0
Z
Рис 2.12. Принципиальная схема логического элемента с тремя
состояниями на выходе
ный вход EO (Enable output), дающий разрешение по выходу.
На рис. 2.12 показана схема элемента, который имеет третье
выходное состояние г, когда выход размыкается. Для этой цели
в схему стандартного сложного инвертора ТТЛ вводится
дополнительный инвертор DD1 и диод VD2. Если на этот
вход ЕО подать от переключателя 5/ напряжение высокого
уровня— 1, то выходное напряжение инвертора DD1 станет
низким, т. е. катод диода VD2 будет практически соединен
с корпусом. Из-за этого коллектор транзистора VT2 будет
иметь нулевой потенциал, т. е. транзистор VT2 будет закрыт.
Транзисторы VT3 и VT4 будут находиться в режиме отсечки, т. е.
оба закрыты. Следовательно, выходной вывод как бы «висит»
в воздухе, микросхема переходит в состояние z с очень
большим выходным сопротивлением. Если на вход ЕО подается
разрешающий низкий уровень — 0, то логический элемент
И-НЕ работает как в обычном режиме.
Такие логические элементы разработаны специально для
обслуживания проводника шины данных. Если к такому
проводнику присоединить много выходов, находящихся в состоянии
z, то они не будут влиять друг на друга. Активным передающим
сигналом должен быть лишь один логический элемент, только
от его выхода в проводник шины данных будет поступать
информация. Следовательно, соединенные вместе выходы не
должны быть одновременно активными.
59

Чтобы сигналом разрешения (низкий ровень — 0), пода
ваемым на вход ЕО, подключался к проводнику выход только
одного логического элемента, необходимо предусмотреть
дополнительный (защитный) временной, интервал, т. е.
переключать входы ЕО различных элементов с паузой. Сигналы
разрешения, даваемые выходам разных элементов, не должны
перекрываться.
Микросхема К531ЛА19 — это 12-входовый логический
элемент И-НЕ с дополнительным инверсным входом ЕО. Сигнал
появится на его выходе, если на вход ЕО подано напряжение
низкого уровня — 0. Выход логического элемента перейдет
в разомкнутое состояние z, если на вход ЕО подается
напряжение высокого уровня. В состоянии z элемент потребляет ток
/f10r = 25 мА. Время задержки перехода выхода к разомкну
тому состоянию /1д= 16 не, время задержки перехода выхода
tli= 12 нс (от напряжения низкого выходного уровня), при
условии, что Сн — 15 пФ [1].
Микросхемы типа ЛЕ (ЛЕ1...ЛЕ7) выполняют логическую
функцию тИЛИ-НЕ, а ИС типа ЛЛ (ЛЛ1, ЛЛ2) выполняют
логическую функцию тИЛИ, где т — число входов.
Как отмечалось ранее, функцию ИЛИ-НЕ можно реализовать
с помощью логического элемента И-НЕ (рис. 2.8, а),
переименовав его логические уровни (такой способ непрактичен)
или применив специальную ИС ИЛИ-НЕ (рис 2.13, а), где
напряжение низкого уровня Н соответствует логическому
нулю, а напряжение высокого уровня В — логической
единице, т. е. как и в ранее приводимых ИС. В таких элементах ТТЛ
используются не один, а два многоэмиттерных транзистора
VTl, VT4 и параллельное соединение двух транзисторов
в фазоразделительном каскаде (VT2, VT3). Для получения
инверсии добавлен обычный выходной каскад с
транзистором-повторителем VT5 и ключевым транзистором VT6.
Условное обозначение элемента ИЛИ-НЕ и таблица состояний для
двухвхадового элемента приведены на рис. 2.13, б. На рис. 2.14
приведена наиболее распространенная типовая схема
логического элемента ИЛИ-НЕ на два входа.
Каждый из корпусов ИС типа ЛЕ, ЛЛ содержит от двух до
четырех логических элементов.
Цоколевки микросхем типа ЛЕ и ЛЛ и их условные
графические обозначения даны на рис. 2.15, а основные параметры
приведены в табл. 2.4.
Микросхема ЛЛ1 содержит четыре двухвходовых элемента
ИЛИ, а ЛЛ2 — два двухвходовых элемента ИЛИ с мощным
открытым коллекторным выходом.
Микросхемы ЛЕ2, ЛЕЗ имеют для каждого четырсхвхо-
дового элемента вход разрешения El (Enable input), а один
из элементов ЛЕ2 имеет, кроме того, выводы расширения
числа входов Р и Р Во время действия команды El разрешается
60
№ г-f
или
и,
и.п
JL
1
г
S1
А
_ _
0
1
Г"!
В
1
<
Q=A+B
S2 (Г
вход
А
О
0
1
1
В
0
1
0
1
Выход
1
0
0
0
Рис. 2.13, Логический элемент 2ИЛИ-НЕ
а— принципиальная схема элемента; б—условное обозначение и таблица
состояний элемента
Рис. 2.14. Типовая принци
пиальная схема элемента
2ИЛИ-НЕ
61

Л£1,ЛЕ5,ЛЕВ
Af
Bf
А2
В2
A3-
ВЗ
АЧ
ВЦ
г
3
t
в
8
9
11
12
1
о
/
о
/
с
1
t
J_
AfW
п
, 13
АЧ+Ш
/и-латание;
7-общий
~=\' \S
At-L.
В1А-
С2-7Г-
V2JJ~
ЛЕЗ
1
<
i
Ш
-Q2
М-питание;
7-общиа
ЕП.
PI -
A1 ■
Ш11 излег
лег

Bier
1)1 ■
P1
15
Щ-
La, та
At
Bf
CI
A2
82
C2
A3
0J
C3
-rl
4-
4-
4-
j_
10
H_
ЛЕЧ
1
<
/
(
/
<
12
A1+B1+C1
>ШШТС2
J_
A3+83+C3
Л/-питание;
7- общий
A2-%- f
62 Ж- 1
EI2 ■%*■ i
P1 -Ur
AfJ—
Pl Цт
C1-2b-
SD1.1
Л-
}r
W-питание;
8-общий
-QZ
-Ш
ЛЕ7
At ■
Bt .
%Ж
A2JL
%±
вгУп
■Ql
■Q2
^-питание;
7-общий
ЛЛ1
ЛЛ2
All-
81 J-
A2±
3
BZ
A3
B3 ■
AH
ВЧ-
10
J_
Af+Bf
_B_
AZ+B2
AJ+B3
Jf_
At+BH
■питание;
ойщий
At
Bl
A2-
B2-
_J_
Af+BI
A2+B2
8-питание;
'/-общий
Рис. 2.15. Условные обозначения
и цоколевки микросхем типа ЛЕ
и Л Л
62
s
ш
<
ж
о о — о
7. "2 V/Г
R*<
CM CM
CO CO
V/ V/
°4. Tf CM CM CM LO LO
Tf — CM CM CM —i _
°. °„ <л a> a> со
со со — —■ — см
<q ос со со со
ю о — —• —
CM CM rf rf
co_o о
о" о" о' о"
О О со со
о о" —Г —Г
N Ю t ^t
csT c\f <м" см"
Ю t ч-с t
о" о о" о"
с
ЩЫ ы CU И
с: с; с; с; с;
ГО СО LO LO LO
COCO LO LO LO
i4
О Oc-
Ю LO
■Л LO
44
— CM
LO T —< •-"
CO к^СГ
Q CO
CO CO
И Ш
^^
Ю Ю
LO LO
*^
^
■*
Ш
^
LO
LO
^
•5}" TP
Ш U
CO CO
CO CO
LO LO
63
L

о.
С5
I I
'<
ю о ст> т.
I I
LO CN CM О! СМ СО СМ
О LO
Ч«Э
СО
СО —|
00—'
CN ■*
о еэ
о" о"
(О СО со <D О,
7 7 7 7 7
СО
СО
О
СО СО
о"—"
С^ "* "^ "^1.
N CN <N О)
of of
of of
LO Ю
о о"
о" о"
"^
Ю LO
LO Ю
LO LO
^£
*Г
LO
щ
Е^
со
со
LO LO
Ш Ы
с^
LO Ю
LO Ю
^
со
щ
^
со
СО
со О
СГ 1^
LO Ю
LO Ю
^
Ы
с;
СО
U0
^
с^
С?~
со со
со со
X
с:^^
f^^f^
ююю
LO LO LO
^g
^
— с
с;^
О f"'
со '~
ю со
iO
^
?"=:
с; С!
со со
со СО
LO LO
X
с^?
с^
LO LO
Ю Ю
LTD LO
*£
чх
— OJ
с:^
,—I LO
со ю
LO —>
Ъ6
64
tyytf
доя
it-
А
вход
Ё1
1
0
А,В
0
1
0
1
выход
а
1
0
1
Рис. 2.16. Принципиальная схема логического
элемента с дополнительным входом
разрешения El
(или запрещается) прием сигнала по входу логического
элемента. Для подачи такой команды на микросхему
необходимо предусмотреть дополнительный вывод разрешения по
входу El. Если по этому входу запрещается прием сигналов,
то он обозначается как инверсный El.
На рис. 2.16 показана схема организации входа
разрешения, управляемого инверсной командой. Транзисторы VT1 и VT4
имеют дополнительные, объединенные эмиттеры, образующие
вход El.
Если на этот вход El подать напряжение низкого уровня
Н, то входные токи транзисторов VT1 и VT4 через
переключатель 5/ будут замыкаться на корпус. Поэтому основные
входы А и В не смогут принять никакую комбинацию
сигналов высокого и низкого уровней. На выходе Q будет
зафиксировано напряжение высокого уровня независимо от уровней
сигналов на входах А и В. Если на вход разрешения El
3—442
65

"' у ' '-' j Цц.п~5& Рис. 2.17. Принципиальная
Г Т Т~ "~\— схема ИС ЛН4
М\\ UR2 UR3
подать сигнал высокого уровня В, то прохождение сигналов
со входов А и В будет разрешено. Если входы А и В
объединить и подать на них последовательность импульсов, то на
выходе Q она появится в инверсной форме.
Среди логических элементов ИЛИ-НЕ имеются два
буферных с мощными выходами — ЛЕ5, ЛЕ6. Для них допустимый
ток нагрузки порядка 70 мА.
Микросхемы типа ЛН (ЛН1...ЛН6) представляют собой
инверторы и выполняют логическую операцию НЕ. Каждая
микросхема содержит по шесть инверторов, причем ЛН4
содержит элементы без инверсии, а элементы ЛН6 имеют
дополнительный вход ЕО разрешения по выходу, т. е. имеют третье
состояние z. Принципиальные схемы элементов группы ЛН
представляют собой обычные инверторы. Микросхема ЛН1
имеет двухтактный выходной каскад, остальные ИС имеют
выходы с открытым коллектором, причем ЛН5 содержит шесть
инверторов с открытыми коллекторами, выходное напряжение
на которых можно повысить до 15 В, применив
дополнительный источник питания. Микросхема ЛН4 имеет еще
дополнительный инвертор, выполненный на транзисторе VT3
(рис. 2.17), и может выполнять роль буферного элемента
без инверсии входного сигнала.
Цоколевки микросхем ЛН и их условные графические
обозначения приведены на рис. 2.18, а основные параметры
даны в табл. 2.5.
Микросхемы типа ЛД (ЛД1, ЛДЗ) представляют собой
специальные расширители по ИЛИ. ЛД1 содержит два четы-
рехвходовых элемента, ЛДЗ содержит восьмивходовый элемент,
имеющие дополнительные выходы коллектора и эмиттера.
Цоколевки таких расширителей показаны на рис. 2.19, а
основные параметры приведены в табл. 2.6.
В схемотехнике ТТЛ очень часто используются сложные
логические элементы И/ИЛИ-НЕ, И-НЕ/ИЛИ-НЕ и другие.
66
ЛН1,ЛН2.ДНЗ,ЛН5
//-*-
12 i-
13 -L
Х±-
islL
is1!-
1
i
1
/
/
/
/
I
JL-Тг
J-Щ
vJLyS
Луё
tt-питание;
7-общий
лпч,лн1(,лпд
zt-L
12-2-
I3-£-
в-L
uJL
IS ——
1
f
f
f
1
1
MS
2 И-1
— Yf
и 12 1-
— Y2
±Y3 , Ul-
л ml ]?2'_
J-yfffi 1 fo
JL» 4
n IB — ~
— 46
14-питание',
7-общий
<
к£у7
Л-Тг
J-7s
Лщ
JLrs
<h- Y6
16-питание-,
8-общий
Рис. 2.18. Условные обозначения и цоколевки микросхем
типа ЛН
А1
В1
С1
д1
AZ
В2
(3)1
(Ш
(3)3
(6)13
(10)4
(11)5
сгШЕ.
та
(13)8
У7Д1,(Н599ЛД1)
(2)12
ЛДЗ
*№* A±-t
%
№-питание-,
7-ofiiu,uu
HI
-Х—Э1 L —
л -£-
(3)10 s
4г-Э2 £ —
fl
Н2 ^
н JL
(1)9
о~~^—
//
ft-m/тание; 7-оёш,ий
Рис. 2.19. Условные обозначения и цоколевки микросхем типа ЛД
Рассмотрим принцип построения сложных элементов на
примере И/ИЛИ-НЕ. Для этого у каждого многоэмиттерного
67

с» Таблица 2.5. Основные параметры логических элементов типа ЛН
Тип
микросхемы
1
i/вых,
не более
В
2
не менее
В
3
/°вх.
не более
мА
4
/1
' вх,
не более
мА
5
'пот,
не более
мА
6
<1,0
'зд.р,
не более
НС
7
/0,1
'зд р.
не более
НС
8
^пот
(Рпот)
мВт
9
"пот.ср
мВт
10
/пот,
не более
мА
11
'ПОТ!
не более
мА
12
Примечание
13
Л1\
133ЛНЦ
Н133ЛН1/
155ЛНЦ
К155ЛН1 }
КМ155ЛН1 >
530ЛН1
М530ЛН1
К531ЛН1
533ЛН1 \
Н533ЛН1/
К555ЛНП
КМ555ЛН1/
КР1531ЛН1
1533ЛНП
КР1533ЛН1/
133ЛН2
К155ЛН2
530 Л Н2
М530ЛН2
0,4
0,4
2,4
1,6 0,04 —
2,4 —1,6 0,04
0,5
0,4
0,5
0,5
0,5
0,4
0,4
2,5
2,5
2,7
2,7
2,5
2,4
2,4
-2
-0,36
-0,36
-0,6
(-0,2)
— 1,6
-1,6
0,05
0,02
0,02
0,02
0,02
0,04
0,04
15
15
5
20
20
3,5
12
15
15
22 —
22
0,5
-2
0,05
4,5
20
20
3,8
12
22
22
7,5
12
33
12 33 —
2,4 54 —
2,4 6,6 Краз = 10
— 4,2 6,6
13,4 — 4,2 15,3
(3,7)
12,25 1,1 3,8
_ — 12 33
_ — 12 33
19,8 54
Н530ЛН2
К531ЛН2П
533ЛН2
555ЛН2
К555ЛН2)
КМ555ЛН2/
1533ЛН2
133ЛНЗ
155ЛН31
К155ЛНЗ/
133ЛН5
155ЛН51
К155ЛН5/
155ЛН6)
К155ЛН6/
0,4
0,5
0,5
0,4
0,4
0,4 при
/Вых=16тЛ
0,4
0,7 при
/Вых=40тЛ
0,4
2,5
2,7
2,7
2,5
2,4
2,4
2,4
2,4
2,4
-0,4
-0,4
— 0,36
-0,2
— 1,6
-1,6
-1,6
-1,6
-1,6
0,02
0,02
0,02
0,02
0,04
0,04
0,04
0,04
0,04
28
28
28
to to
со со
23
23
23
32
32
32
59
15
15
15
15
23,4
Продолжение табл. 2.5
2,4
2,4
— — 2,4
— — 1,1
— — 48
48
— 48
6,6 К = Ю
6,6 f/Lx = 2,7В
6,6 при /Lx =
= 100 мкА
3,8 _
51 _
51 _
51 _
51 _
77
16
17

7°
'ПОТ.
не более
'ПОТ.
не более
'вых.
не более
' вых.
не более
'вх.
не более
'вх.
не более
г\
а
<
<
S
<
2
<
2
<
S
<
S
<о
ш
Тип
микросхемы
о о ©_
<* ■* -*"
ю^ ю ю^
<N* <М* (N
О О
о" о"
<£> <£> <£>
I I I
о" о"
_ — со со со £2-ео
coco lo lo ю о со со ю ^ ю
coco ююю о со со ю lo ю
—. rt _ _ rt lq ^rt ,-н Г^ —
70
U/7
Рис. 2.20. Принципиальная схема логического
элемента И/ИЛИ-НЕ
А —
В—j
С—
д—
т
$
$
■
1
а в—
мтн
а
/
а
Рис. 2.21. Логический элемент И/ИЛИ-НЕ:
о—структура элемента; б—условное обозначение элемента
транзистора делают несколько входов (рис. 2.20).
Приведенная схема содержит два двухвходовых элемента И (много-
эмиттерные транзисторы VT1, VT4), а также двухвходовый
элемент ИЛИ-НЕ (это транзисторы фазоразделительного
каскада VT2 и VT3) с двухтактным выходным каскадом,
выполненным на транзисторах VT5, VT6, и смещающим диодом
VD1. Структурная схема, составленная из трех логических
элементов, приведена на рис. 2.21, а, а совмещенное
начертание элемента И/ИЛИ-НЕ — на рис. 2.21, б. Элементы
И/ИЛИ-НЕ выпускаются в виде самостоятельных микросхем
или входят в состав более сложных структур.
71

11
-#-
12
-чь-
А3±-
B3JL
АЧ±~
biJL
AfJ-
BfJ-
A2±-
B2 —
У
К
Si
5
Я
i
ЛР1
1
1
ЛР2 (ЛР2&)
-Q2
-Q1
14-питание;
7-общий
C2-Z
Ъ2^-
Ч~ питание;
11-общи
M-L-
В1-4-
С1-^г-
VI —*—
А2*
V2-&-
ЛРЧ
8с
%
1
AiJL.
BfJL
A2-L.
bzJL
A3 JL
вз-L.
AH-^r-
СЧ-2-
8c
i
a
«
ЛРЗ
1
й-питаше; 7-одщии
11-эмштпер;12-ноллек-
mop
1Ч-питание;7-общий
5-ЭМцттер;У-коллектар
ЛР9.ЛР10
ЛР11
AlJ-
BfJL
АО 11
on 1Z~
A3-2-
B3-2-
СЧ ±
^-питание;
7-общий
м4»
B3-&
сз
11
A>f
ВЧ
JL
CfJ-
A2±
B2-
-Q2
-0
М-питание;
7-общий
ЛР13
At-
BI-
CU
A2-
B2-
A3-
B3-
АЧ4-
Blf-h
&
М-литание;
7-общии
Рис. 2.22. Условные обозначения и цоколевки микросхем
типа ЛР
Микросхемы типа ЛР (ЛР1...ЛР4, ЛР9, ЛР10, ЛР11, ЛР13)
выполняют сложную функцию тИ/тИЛИ-НЕ, где m — число
входов. Микросхемы ЛР1 и ЛР11 содержат по два элемента
И/ИЛИ-НЕ с числом входов для одного элемента — два,
а для другого — три. Кроме того, один из элементов ЛР1
имеет возможность расширения по ИЛИ (имеет дополнительные
выводы коллектора и эмиттера фазоразделительного каскада).
Все остальные микросхемы содержат по одному элементу
в корпусе с различным числом входов, причем ЛРЗ и ЛР4
имеют также дополнительные выводы коллектора и эмиттера
72
Примечание
/1
'вых>
не более
if
/1.0
'зд.р.
не более
d
£
не более
. ч
X О
а
' вх>
не более
И
н
S
<
S
1
X
X
<
S
<
а
<
<
S
со
со
со
Тип
микросхемы
<п
<м
Г
о
о>
00
t-~
из
1Л
-ф
<п
СЧ
-
к; к;
кг кг ^г кг *< *<
к: к:
5So
§S2
оо2
О 00
5е-о
оо°
осо ^
<С U3
о о £j
о о>
00 (О ^f
СО СО СО
—* о* —
о" о"
__ —< _
а, а а
^^с;
~^§
Й-
а
<г^
«"Ф
со
______
а, а, а,
^^
ю ю ю
U3 см
а
<^
<М "*
СО
О. Си СХ
t^t;
со со со
со со со
73

Продолжение табл. 2.7
1
2
3
4
5
6
7
8
9
10
11
12
13
134ЛР4А, Б
КР134ЛР4
155ЛР4 ч
К155ЛР4 [
КМ155ЛР4>>
533ЛР4
К555ЛР4
1533ЛР4
530ЛР9Ч
М530ЛР9 }
К531ЛР9Ш
К531ЛР10П
530ЛР1П
К531ЛР11П/
533ЛР1П
Н533ЛР11/
К555ЛР1П
КМ555ЛРП/
1533ЛРП
533ЛР13
К555ЛР131
КМ555ЛР13/
1533ЛР13
0,3 2,3...2,6 0,18 0,012 0,68 0,32
0,4
100(A), 100(A),
70(Б) Ю(Б)
100 100
2,4
1,6 0,04
14
22
15
0,4
0,5
0,4
0,5
0,5
0,5
0,4
0,5
0,4
0,4
0,4
0,4
2,5
2,7
2,5
2,5
—
2,5
2,5
2,7
2,5
2,5
2,7
2,5
-0,36
— 0,36
-0,2
К-2)1
К —2)1
1(-2)|
— 0,36
-0,36
|( — 0,2)1
—0,4
— 0,4
К — 0,2)1
0,02
0,02
0,02
0,05
0,05
0,05
0,02
0,02
0,02
0,02
0,02
0,02
1,3
1,3
1,25
16
16
22
2,8
2,8
1,8
2,0
2,0
1,3
0,8
0,8
0,75
12,5
11
17,8
1,6
1,6
1,0
1,6
1,6
1,0
20
20
25
5,5
7,5
5,5
10
20
20
20
20
20
20
20
30
5,5
8,5
5,5
20
20
20
20
20
20
___ Краз — Ю
/(раз ~ Ю
— Коб — 8
0,1 112
— 250
Коаз — Ю
• пот.ср —
— = 7,7 мВт
— /Сраз —Ю
р _
= 6,3мВт
Таблица 2.8. Основные параметры логических элементов типа Л Б
Тнп
134ЛБ1А, Б
К134ЛБ1
134ЛБ2А, Б
К134ЛБ2
U вых>
не более
В
0,3
0,3
0,3
и1
•-'аых,
не менее
В
2,6
2,6
2,6
1°
'ах>
не более
мА
-0,18
-0,18
/1
' axt
не более
мА
0,012
0,012
*1,0
•зд.р.
не более
НС
100(A)
50(Б)
100
100(A)
50 (Б)
100
/0,1
«зд.р.
не более
не
100(A)
70 (Б)
100
100(A)
70(Б)
100
ji
'ПОТ.
не более
мА
0,7
0,7
'ПОТ.
не более
мА
2,5
1,9
Примечание
Краз= Ю
'ут.вых
<12мкА
»

ЛБ1(ЛБ1А,Б) Л521ЛБ2А,Б) рис. 2.23. Условные
обозначения и цоколевки микросхем
l£.Qf типа ЛБ
Яда
*й
t-numaHtiei
/f- общий
(т. е. возможность расширения по ИЛИ). Микросхема ЛР10
имеет выход с открытым коллектором. Цоколевки микросхем
ЛР, их условные графические обозначения приведены на
рис. 2.22, а основные параметры таких элементов даны в
табл. 2.7.
Микросхемы типа ЛБ (ЛБ1, ЛБ2) выполняют функцию
тИ-НЕ/тИЛИ-НЕ, где пг — число входов. Микросхема ЛБ1
содержит четыре двухвходовых элемента И-НЕ/ИЛИ-НЕ,
а ЛБ2 содержит два четырехвходовых элемента И-НЕ/ИЛИ-НЕ
и дополнительный элемент НЕ. Цоколевки микросхем ЛБ,
их условные графические обозначения даны на рис. 2.23,
а параметры приведены в табл. 2.8.
Микросхемы типа ЛК (ЛК1, ЛКЗ...ЛК7) представляют
собой комбинированные элементы тИ-тИЛИ-НЕ/тИ-тИЛИ,
тИ-НЕ/тИ, где т — число входов. Микросхемы ЛК.З и ЛК6
содержат по два комбинированных элемента, а все остальные —
по одному. Причем ЛКД, ЛК.4, ЛК.5, ЛК.7 имеют возможность
расширения по ИЛИ. Цоколевки микросхем ЛК, их условные
графические обозначения представлены на рис. 2.24, а
основные параметры даны в табл. 2.9.
Микросхемы типа ЛП (ЛП1, ЛПЗ, ЛП4, ЛП5, ЛП7...ЛП12)
включают: элементы «исключающее ИЛИ» (ЛП5, ЛП12),
элементы мажоритарной логики (ЛПЗ), буферные
формирователи (ЛП4, ЛП9), буферные элементы с тремя состояниями
на выходе (ЛП8, ЛП10, ЛШ1) и другие. Основные параметры
микросхем типа ЛП приведены в табл. 2.10.
Логический элемент «исключающее ИЛИ» применяется
как сумматор по модулю 2 или используется для задержки
импульсов. Такой элемент включают как фазовый компаратор.
С помощью элементов «исключающее ИЛИ» можно
проектировать генераторы строго сфазированных многофазных
последовательностей.
На практике наиболее часто используют двухвходовые
76
At
Bf
А2
82
A3
ВЗ
М
ВЧ
г
3
jf_
5
J_
9
13
Й
ь
а
-
&
&
I Й'-у-
-<" %±
V1-9-
AZJt
7 „„ д> a
М-2-
Я-03Л-*-
и
m
4-numctHi
//- общий

Примечание
Ч О
S
'вх.проб.
не более
л.о
'зд.р
не более
4
'ПОТ.
не более
4
'вх>
не более
4
4\
Ц
03
<
£
о
о
S
<
S
%
<
S
<
£
Ш
Ш
J»
Тип
микросхемы
о ;i oii о
О G. О О. О
юиыыоттттют
I I I I I I I I I I
О, О, 00 0,0 0 0--
„Г _Г _* _Г _Г -Г _Г _Г о" о"
Ю 1П 01_ <М^
"Ф т*< со со -^ -^ —"" — со* of
— — OICN — — — —
оооооооооо
01010101010)010)00
I I I I I I I I I I
О}* СМ* of of О}" О}* of of of (N*
LO Ю Ю Ю
co^_coTfcorfcorf<-OLO
о* о" о* о* о" о" о* о* о" о*
юллллллллл
— — СОСО^С МЧОЮ CDS
нЪ Н— *£ **Ч — — — НИ — £*Н
ч с; 4 4 ^ ^ ч ч ^ ч
00)0)0)0)0)00)0)0
0)0)0 0)010)0)0)0)01
чб х х ^^^

Примечание
8-
I
'пот.
не более
S
,0.1
'зд.р.
не более
/пот.
не более
'пот.
не более
'ВХ.
не более
'ВХ.
не более
Ц
И
мВт
<
я
о
а
о
S
<
2
<
2
<
S
<
S
ш
ш
Тип
микросхемы
CQ
3 <=>
V/s ~
у з <^ ••„ V/
CN 00,
Ю* —
•*
СО
0,04
72
о
LO
<м
0,06
0,06
со СО
СГ, О
О О
со
со
0,04
<м
о
!>■_ СО^ СО Ч^Ю
of of of of of
10^ "Я'Я ** T*'
о о о о о
_
с
^
О)
О)
ю
«
«со
сс
S^
"Ф •*
сг> со
со со
СС
с^^
со со
со со
ю ю
-
77

*1
£SW™1 H II II
— So*
V/b"V/v^-
О ex— Q-
о. о.
v/Д v/S
x О SO
-JV/ ^°V/
■4
о
о
t5
I ffi I I
I I I I
t>. — —
r^ r-~ о о cn о о о оооо
—> —< СО СО <М ■* ■* CM— —
О» 00
О О
о о
о
о
о
о
о
о
Loj to <о со
■со -Г — -Г
in tj^
of of
о" о"
rf^ into ininin ininr-1 in inrnin ion i>- h- oo oooooo
33 Ct 333 ЗСЙ С 333 33 33 3 333
"5 4 5^ er,er,cr, er,i~E 4 er,er,i=; er,e; eer, er, cr,ee
1Пю coco ininin ootr со ininin coco tQm со ininin
mm coco ininin со со ^ со inmin coco ю щ со inmin
—«-* —< —> ^_ _. _ ЩЮ7Г in ininin in— —« —« —« —« — —<
k^ л ~* v ^ * rf CO K^ Л . k^ K^ *-+
44
sg
78
<2
«s
о
•8
C3
V/
I I
Щ
00 00 О
— —« CO
о о —<
en in
со* со"
со^со^ со^
о" о* —*
Ю Ю
of of
к s
О О CO ||^
о" S
gg.SS Eg 22= = £g
Чс; t^er, с^^ 3333 Зп
сою coco юю 1=Г, ^ СГ, С?, СГ,^
сою со со юю юююю ш ю
ю!3 ""* 3 Г5:з ini/3loin ЧЗ1^
ttf ttf;
70

81-%-
ci-4-
V1-5-
А2 4г-
егЛ-
сг-тт
3
*
Я
1
к
ЛК1
1
<
ЛКЧ.Ш7
ЛН5
ЛНЗ,ЛН$
Lq biSL
A2-L
B2-!L
BJ-
At-
ВЧ
JL
1_
2
12-
iJ-a
115
r 12
_£
10
вА
Щ A3±
взЦ
вн-
yUit
-W
*-Ц2
Lqz
Для всех микросхем ЛИ к-питание; 7-общий
Рис. 2.24. Условные обозначения и цоколевки микросхем типа ЛК
=7
—Q
вход
А
О
О
1
1
В
О
1
О
1
Выход
Q
О
1
1
О
Выход
/
0
О
Г
Рис. 2.25. Условное
обозначение и таблица
состояний элемента
«исключающее ИЛИ»
элементы «исключающее ИЛИ» — это микросхемы ЛП5 и
ЛП12, содержащие по четыре таких элемента, причем ЛП12
содержит элементы с открытым коллекторным выходом. На
рис. 2.25 показано условное графическое обозначение элемента
без инверсии и его таблица состояний. Выходной сигнал
элемента соответствует логическому уравнению
Q=A®B=AB + BA,
где ф — символ суммирования по модулю 2. Нижняя и
верхняя строки таблицы отображают эквивалентность входных
уровней, т. е. А=В = 0 иЛ=В = 1. Когда А = В = О,
выходной сигнал Q = 0 (так называемый тривиальный нуль). Если
А = В = 1, выходной сигнал Q = 0.
Если к рассмотренному элементу «исключающее ИЛИ»
добавить двухвходовый элемент И, являющийся
формирователем единицы старшего разряда (генератором переноса, он
образует выход С), то получится двухразрядный
полусумматор (рис. 2.26). Так при А =В= 1 результат Q=0 (младший
разряд суммы), а С=1 (старший разряд). В итоге на обоих
80
АВ+АЗ
С=АВ
Рис. 2.26. Схема
полусумматора
Рис. 2.27. Условное обозначение и
цоколевка микросхем ЛП5 и ЛП12
ЛП5,ЛП12
А1 -
/\lZ-\--1
В2^
A3-
ВЗ
М
ВЧ
Ж.
12_
13
~-1
J-ш
А1@В1
J-аг
A2QB2
8 (хз
АЗОВЗ
Лм
М®В4
М-питание;
7~udu(uu
выходах полусумматора появляется двухразрядное двоичное
выходное число: А -\- В = 1 -f- 1 = 10, его десятичный
эквивалент 1 -f- 1 — 2- В таблице состояний последняя колонка
соответствует элементу «исключающее ИЛИ» с инверсией.
Цоколевки элементов ЛП5 и ЛП12 даны на рис. 2.27,
а состояния для одного элемента каждой из микросхем в
табл. 2.12.
Иногда появляется необходимость получить элемент
«исключающее ИЛИ» из отдельных стандартных логических
элементов. На рис. 2.28 приведены схемы таких устройств без
инверсии и с инверсией.
Если необходим многовходовый элемент «исключающее
ИЛИ», то его можно собрать по схемам, показанным на
рис. 2.29.
Микросхемы ЛП4, ЛП9 аналогичные микросхеме ЛН4,
состоят из шести буферных элементов без инверсии с
открытыми коллекторами (см. рис. 2.17). Кроме того, ЛП9 допускает
подключение к источнику повышенного напряжения.
Микросхема ЛП7 представляет собой два логических
элемента И-НЕ с общим входом разрешения EI и двумя мощными
транзисторами. Цоколевка микросхемы ЛП7 приведена на
рис. 2.30, а. Цоколевка, условное обозначение ЛП1 на
рис. 2.30, б, состояния одного элемента из микросхемы
ЛП1 —в табл. 2.13.
Микросхемы ЛП8, ЛПЮ, ЛП11 представляют собой
буферные элементы с тремя состояниями на выходе. ЛП8 содержит
четыре буферных элемента с общим выводом ЕЮ для входа

Таблица 2.12.
Состояние элементов
ЛП5, ЛП12
/7/7$/7/7/2
Входы
А
О
0
1
1
в
О
1
О
1
Выход
а
о
1
1
0
Рис. 2.28. Варианты схем «исключающее
ИЛИ» из простейших логических элементов
и выхода каждого из элементов. При подаче напряжения
высокого уровня В на вход ЕЮ действие входа / инвертора
запрещается, а выход переходит в состояние z. Цоколевка
микросхемы ЛП8, а также принципиальная схема одного
канала приведены на рис. 2.31, управляющие сигналы для
одного канала в табл. 2.14.
Микросхемы ЛП10 и ЛП11 содержат по шесть буферных
элементов с тремя состояниями на выходе. Причем ЛП11
имеет раздельные входы разрешения £01 и £02. При подаче
напряжения высокого уровня —В на вход £02 размыкаются
выходы Y5 и Y6; при £01 —В соответственно Y1...Y4. ЛП10
отличается от ЛН6 тем, что буферные элементы неинверти-
рующие, а логика управления И-НЕ для входов разрешения
£01 и £02 у них одинакова. Цоколевки микросхем ЛП10
и ЛПН приведены на рис. 2.32, а состояния элемента
в табл. 2.15.
82
тп
—^dft&i
JD—
Рис. 2.29. Многовходо-
вые элементы
«исключающее ИЛИ»
дЯЧ
titiv -/
158
МП7
14
12 Y2 52 К2 32 ЛодлОЖНа //
UD1.1
sm.2
VD1 ,^ Ж №2
II Ш
/_ __
EI U У1 61 HI 31
«Ц
12
61
62'-
13
11
ЛЛ7
&
&
VT1
VT2
12
Y1
Y2
10
К1
■31
Н2
О
32
М-питание;
7-0й(ЦЦЦ
83

13(10}
Один элемент
LI3 ЛЛ1,
цонолевна
аруго20
элемента приведена 8
сноонах ц,у
ИМ
ЦТ
&
&
UE.Y1IY2)
2(8}
Yf(Y2)
1Н-питание\ 7-оо~ш,ии
Рис. 2.30. Условное обознпчение и цоколевка микро
схем:
а —типа ЛП7; б — типа ЛП1
Таблица 2.13. Состояния
элемента из ЛШ
входы
11(15)
0
0
1
1
12(14)
0
1
0
1
Выходы
YUY2)
У
0
1
Y
Y1(Y2)
У
/
0
У
Примечание •.
- при подаче на оо~а входа
синфазного сигнала
прои сладит хранение
информации
84
DD1.1l
EI01
11
R1\\R2\\ Щ\щ\ Щ\ R6
V tJvt2 V V тчут
YJr?
• VD1-k R7
VD2
m
VT8
m
VTH
-Y1
VT12
ЛП8
BI01
11
£102
12
EIOJ
13
Е10Ч
I¥
1J
2
4
5
10
1
9
13
J
ЯЯ1.1
>'
J
1
r 6
12
J
6
8
11
Y1
Y2
Y3
Y¥
Таблица 2.14.
Состояния элемента ЛП8
14-питание; 7-одщш
Входы
ЕЮ
0
О
1
1
I
0
1
0
1
Выход
У
0
/
Z
Z
Рис. 2.31.
Принципиальная схема, условное
обозначение и цоколевка
микросхемы ЛП8
85

лпю
лпн
It
12
15
*£н
15
16
12
Ik
EQ1 ±J
£02 Щ
7 И
H-Y3
■Yf
If
f 12
— Y2
9 ^
10
ft IS
—YS
yS-* IB
12
A
EOf-L
E02 —
■П
■У2
■Y3
Щ
ff
Y5
^YS
iS-питание; 8-ойщии
Рис. 2.32. Условные обозначения и цоколевки
микросхем ЛПЮ и ЛП11
Таблица 2.15. Состояния
элемента ЛПЮ
Входь/
Ш
О
О
X
7
£02
О
О
1
X
I
О
1
X
X
Выход
У
О
/
Z
2
86
а
Л/4—
а "И
LJ
•Ь ю
Q
L с
A35
ЯЗ4
3
лпз
>,м
<
<
^
, в
1
6
п
Y2
YJ
7-оо~щии
74-питание
СО
*2
1
Of
02
03
OS
OS
07
13
12
ff
f
2
3
f
2
3
r
2
3
.—
04
09
Ю
(if
.,
02
Л_
03
05
Л '
06
07
i
13
12
11
4L
i
<
1
If
-f
HI
■
—
'
(
ч
<
i—
,——
EH
f
Sc
Sc
Sc
Sc
1
&
8c
ik
Sc
f
Рис. 2.33. Микросхема ЛПЗ:
a — условное обозначение и цоколевка; б
тура и цоколевка микросхемы 1533ЛПЗ
м
09
10
струк-
Микросхема ЛПЗ представляет собой три логических
элемента мажоритарной логики 2 из 3. При подаче на любые
два входа из трех напряжения высокого уровня В на выходе
ИС устанавливается напряжение низкого уровня — Н.
Цоколевка микросхемы и условное графическое обозначение
приведены на рис. 2.33. Для 1533ЛПЗ цоколевка, структура
микросхемы приведены на рис. 2.33, а состояния элементов
приведены в табл. 2.16, 2.17 соответственно.
В последнее время широкое распространение получают
87

Таблица 2.16. Со- Таблица 2.17. Состояния элемента
стояния элемента 1533 ЛПЗ
ЛПЗ
\
О
J
о
О
1
7
О
1
4-
0
0
1
О
;
о
1
1
ci
о
о
О
1
О
1
/
/
*
;
/
;
;
о
о
о
о
логические элементы —
триггеры Шмитта, т. е.
микросхемы типа ТЛ
(ТЛ1, ТЛ2, ТЛЗ). Логические элементы со свойствами
триггера Шмитта имеют внутреннюю положительную
обратную связь (ПОС) и строятся на базе двухкаскадного
усилителя. Глубина ПОС подбирается так, чтобы получить
передаточную характеристику со значительным гистерезисом
(рис. 2.34). Выходной сигнал такого логического элемента
имеет более крутые импульсные перепады, длительность
которых не зависит от скорости нарастания или спада входного
сигнала. Импульсные перепады по времени соответствуют
моментам, когда входной сигнал превышает напряжение
срабатывания f/срб и становится меньше, чем напряжение
отпускания f/отп. Следовательно, логический элемент, построенный
на основе триггера Шмитта, имеет два порога (Ucp6, f/отп),
между ними существует зона гистерезиса Ucp6 — U07n = 800 мВ
[1]. Эта зона симметрична относительно порогового
напряжения обычного элемента ТТЛ, т. е. 1,3 В ±400 мВ.
Микросхема ТЛ1 содержит два четырехвходовых
логических элемента И-НЕ с порогом Шмитта. Если для приема
сигналов используется лишь один вход, то остальные три
следует подключить к положительному полюсу напряжения
источника.
В устройствах с запасом по помехоустойчивости следует
использовать микросхемы ТЛ2, содержащие по шесть
инвертирующих усилителей с порогом Шмитта. Элементы
микросхемы ТЛ2 имеют большую выходную амплитуду (рис. 2.35).
Микросхема ТЛЗ содержит четыре двухвходовых элемента
И-НЕ с гистерезисной передаточной характеристикой
триггера Шмитта. Цоколевки микросхем ТЛ, их условные
графические обозначения приведены на рис. 2.36. Основные
параметры микросхем типа ТЛ см. в табл. 2.11.
88
Вкоды
СО
0
0
О
0
0
0
0
О
;
;
;
0
1
0
1
0
1
1
0
X
X
2
0
1
0
1
1
О
О
;
X
X
J
0
J
1
0
0
1
0
1
1
О
Выход
0
/
0
1
О
1
0
1
1
О
\
<
ч
н
ипа
н
се
о
н
X
4>
4>
Ч
Я»
X
S
Ж
и
иче
и"
о
ч
2
о.
мет
Я
О,
Я
С
2
X -
м
о
X
и
О
^
>~.
<N
(3
«-
3
«t
*о
а
к,
s
s
?
о
S
X
а.
С
V
<и
£.4
2-g£
X
V
<u
5-5
-« °
о?Ю
"** х
8
SS
_сЮ
^
о
в
V
<и
ё|
осЮ
•*ч
в
8
-Л
ё
8
- ч
*?*
й
в
. 8
X В
ьг!
X
.8
S ч
а
X
a
sffl
a
ъ
с ъ
s
X
и
X
<
ж
I
<
s
<
S
<
S
и
1
и
~
1
С
1
с
с
« РЭ СО
А
WAV/
5
V/
'^^iD
СО ID CD CD I ID
<N СО СО — I —
О
о"
tD О C4!>»^f rf !>» !>»
-Г _'_"о о -Г —"
"Ф ■* lO_
of of of
о" о" о"
ZZ ZZZ2 2^й£5 £3 <^ « w со со [-.
S5 Й МЗ союй М5 л « "^ «э ° [2
СО ЮЮ СО Ю СО Юю СО 1Л irt СО Н
—• —• — —.—.ю юю — —I _ ю —
« « ^ « s
89

Шх
О
A
E
л 1/г=800мВ
Д
-4
Б
W
В
»
г
i
Н
3
2
1
О
ОН U0W 1,2 исрБ 2,0 ивк,В
ТЛ1
5В 1)2 С2
82 А2 Q2
1 2 3\ Н У| Щ 7\
А1 В1 С/ В/ Q1 -1-
Рис. 2.34. Передаточная характеристика
микросхемы ТЛ1, ее цоколевка и
обозначение
Л "
Off 0,8 1,2 1,6 USvB 1
90
из
5В 84 АЧ W 83 A3 аЗ
М13 12\ Л\10\ 9\ 8
Рис. 2.35. Передаточная
характеристика микросхем ТЛ2 и ТЛЗ, их
цоколевки и обозначения
737/
ТЛ2
А1 __!_
cf -4-
A2JL.
B2-l°
*
£
а
л
6
л_
М-питаниеi
7-общий
ТЛЗ
■Ш itL
LQ2 г2^-~-
И
/♦
К-
Iff
13
Рис. 2.36. Условные
обозначения и цоколевки микросхем
типа тл М-литание;
U
И
И
И
■Z-Y1
К?
i-KJ
±п
Ж-У5
^У6
7-общий
At-
BU
А2-
В2~
A3-
В3~
АЧ-
S
Ю
12_
13
-Q1
-Q2
-Q3
/1
т
/9 -питание;
7- общий
2.5. Триггеры
Триггером называется устройство, имеющее два устойчивых
состояния и способное под действием входного сигнала
скачком переходить из одного устойчивого состояния в другое.
Триггер — это простейший цифровой автомат с памятью
и способностью хранить 1 бит (binary digit — двоичный
разряд) информации. В основе любого триггера находится
регенеративное кольцо из двух инверторов. Триггер имеет два
выхода: прямой Q и инверсный Q. Число входов зависит от
структуры и функций, выполняемых триггером. В настоящее
91

время существует несколько разновидностей триггерных схем.
Они появились как результат разработки новых цепей запуска.
По способу записи информации триггеры делятся на
асинхронные (несинхронизируемые) и синхронные
(синхронизированные). У асинхронных триггеров запись информации
(переключение триггера) происходит под действием
информационных сигналов. Такие триггеры имеют только
информационные входы. У синхронных триггеров запись информации
происходит под действием разрешающих сигналов
синхронизации.
Синхронные триггеры бывают: со статическим
управлением записью, с динамическим управлением записью и
двухступенчатые.
Синхронные триггеры со статическим управлением записью
принимают информационные сигналы все время, пока
действует импульс синхронизации. Следовательно, за время
действия импульса синхронизации переключение триггера
может быть многократным. У таких триггеров вход С —
статический.
Синхронные триггеры с динамическим управлением записью
принимают только те информационные сигналы, которые были
на информационных входах к моменту прихода
синхронизирующего импульса. У таких триггеров вход С — динамический.
Синхронные двухступенчатые триггеры состоят из двух
ступеней. Запись информации в первую ступень производится
с появлением синхронизирующего импульса, а во вторую
ступень — после окончания действия синхронизирующего
импульса. Следовательно, двухступенчатые триггеры
задерживают выходную информацию на время, равное
длительности синхронизирующего импульса. Такие триггеры называют
еще триггерами с внутренней задержкой.
В составе серий ТТЛ выпускаются микросхемы,
содержащие RS-, D- и //(-триггеры. Приняты следующие обозначения
входов триггеров:
5 — раздельный вход установки триггера в единичное
состояние по прямому выходу Q (Set — установка);
R — раздельный вход сброса триггера в нулевое состояние
по прямому выходу Q (Reset — сброс).
Назначение входов J и К такое же, как и входов 5 и /?
(установка и сброс). Буквы J и К были выбраны в свое время
авторами как соседние в алфавите (сравните 5 и R).
D — информационный вход (Data input). На него подается
информация, предназначенная для записи в триггер;
Г — счетный вход (Toggle — переключатель);
С—вход синхронизации (Clock input).
92
2.5.1. RS-триггеры
/?5-триггер — это триггер с раздельной установкой
состояний логического нуля и единицы (с раздельным запуском).
Он имеет два информационных входа 5 и R. По входу 5
триггер устанавливается в состояние Q = \ (Q = 0), а по входу
R — в состояние Q = О (Q = 1).
Асинхронные RS-триггеры. Они являются наиболее
простыми триггерами. В качестве самостоятельного устройства
применяются редко, но являются основой для построения
более сложных триггеров. В зависимости от логической
структуры различают /?5-триггеры с прямыми и инверсными
входами. Их схемы и условные обозначения приведены на
рис. 2.37. Триггеры такого типа построены на двух логических
элементах: 2 ИЛИ-НЕ — триггер с прямыми входами (рис.
2.37, а), 2 И-НЕ — триггер с инверсными входами (рис. 2.37, б).
Выход каждого из логических элементов подключен к одному
из входов другого элемента, что обеспечивает триггеру два
устойчивых состояния.
Состояния триггеров под воздействием определенной
комбинации входных сигналов приведены в таблицах
функционирования (состояний) (табл. 2.18).
В таблицах Qn(Qn) обозначены уровни, которые были на
выходах триггера до подачи на его входы так называемых
активных уровней. Активным называют логический уровень,
действующий на входе логического элемента и однозначно
определяющий логический уровень выходного сигнала
(независимо от логических уровней, действующих на остальных
входах). Для элементов ИЛИ-НЕ за активный уровень
принимают высокий уровень—1, а для элементов И-НЕ —
низкий уровень — 0. Уровни, подача которых на один из
входов не приводит к изменению логического уровня на выходе
элемента, называют пассивными. Уровни Qn+1(Qn+1)
обозначают логические уровни на выходах триггера после подачи
информации на его входы. Для триггера с прямыми входами
при подаче на вход комбинации сигналов 5=1, R = 0 на
выходе получим Qn+l = l(Qn+1 = 0). Такой режим называют
режимом записи логической единицы.
Если со входа 5 снять единичный сигнал, т. е. установить
на входе 5 нулевой сигнал, то состояние триггера не изменится.
Режим 5 = 0, R = 0 называют режимом хранения информации,
так как информация на выходе остается неизменной.
При подаче входных сигналов 5 = 0, R = 1 произойдет
переключение триггера, а на выходе будет Qn+l =0(Q"+1 = 1).
Такой режим называют режимом записи логического нуля
(режим сброса). При 5 = R = 1 состояние триггера будет
неопределенным, так как во время действия информационных
сигналов логические уровни на выходах триггера одинаковы
93

JL
a
Рис. 2.37. Асинхронные RS-
триггеры:
a — AIS-триггер на логических
элементах ИЛИ-НЕ и условное
обозначение; б — AIS-триггер на логических
элементах И-НЕ и условное
обозначение
Таблица 2.18. Состояния
триггеров
Входы
s
0
1
0
1
R
0
0
1
;
Выходы
Логина
И-НЕ
(Г
Q™
X
О
1
~0^
1
О
Q*
Логика
ИЛИ-НЕ
QMt
Qn
J
0
Qm1
Q"
0
t
X
(Q"+l = Qn+I = 0), а после окончания их действия триггер
может равновероятно принять любое из двух устойчивых
состояний. Поэтому такая комбинация 5 == R = 1 является
запрещенной.
Для триггера с инверсными входами режим записи
логической единицы реализуется при 5=0, R = 1, режим записи
логического нуля — при 5=1, /?=0. При 5 = R — 1
обеспечивается хранение информации. Комбинация входных
сигналов S = R — 0 является запрещенной.
Микросхема ТР2 включает четыре асинхронных
/^-триггера, причем два из них имеют по два входа установки
5. Управляющим сигналом является уровень логического нуля
(низкий уровень), так как триггеры построены на логических
элементах И-НЕ с обратными связями (т. е. входы
инверсные статические). Установка триггера в состояние высокого
или низкого уровня осуществляется кодом 01 или 10 на входах
5 и R со сменой кода информации. Если на входах S1 =
= 52 = R = 0, то на выходе Q появится напряжение высокого
уровня—1. Однако это состояние не будет зафиксировано,
«защелкнуто»: если входные уровни 0 убрать, на выходе Q
появится неопределенное состояние. При подаче на входы 51 =
94
Таблица 2.19. Состояния
триггера ТР
Входы
si
/
0
/
0
1
о
7
О
S2
Г
1
0
0
1
1
О
О
S
Г
0
1
0
R
/
/
О
0
Выход
Qn+1
Qn
1
О
1*
Примечание -.
# -состояние, 1
неустойчивое, может не
сохраняться после снятия
„О"со Входов s uR .
Рис. 2.38. Условное обозначение,
цоколевка и временные
диаграммы работы микросхем типа ТР
tS-питание;
8-общий
R\
sii
S2\
Ql
[
I
|
I
•
i ;
i
t
L
t t
! t
= 52 = R = 1 напряжение на выходе останется без изменения.
Достаточно на одном из входов 5 триггер_а установить
низкий уровень напряжения — 0, а на входе R высокий уровень
напряжения— 1, и триггер установится в состояние высокого
уровня Qn+l — \. Табл. 2.19 дает состояния одного из
триггеров микросхемы ТР2. Временные диаграммы его работы,
а также цоколевка представлены на рис. 2.38, основные
параметры приведены в табл. 2.20.
Синхронные RS-триггеры. Триггерные ячейки — это основа
делителей частоты, счетчиков и регистров. В этих
устройствах записанную ранее информацию по специальному
сигналу, называемому тактовым, следует передать на выход
95

SS Таблица 2.20. Основные параметры триггеров
Тип
микросхемы
1
В
2
ивых>
не более
В
3
U вых>
к менее
В
4
'вх.
не более
мА
5
'вых. 'вых> *пот>
же более не более не более
мА
6
мА
7
мА
8
/0,1
'зд.р.
не более
НС
9
/1.0
*зд.р>
не более
НС
10
Их,
не более
мА
11
Йот).
rie более
мА
12
Примечание
13
133ТВЬ
Н133ТВ1 \
KM133TBW
134ТВП
K134TB1J
155ТВ1Ч
К155ТВ1 }
КМ155ТВ1 >
533ТВ6\
Н533ТВ6/
К555ТВ6
530ТВ9 ч
М530ТВ9 \
К531ТВ9П >
533ТВ9
К555ТВ9
530ТВ10>>
Н530ТВ10 \
K531TB10nJ
0,4 2,4
0,3
0,4
0,4
0,5
0,5
0,4
0,5
0,5 2,5
— 1,6
(вх.3...5,9..Л1)
3 2
(вх. 2, 12, 13)
0,18 по 1,К
0,36 по S, R
-1,6
2.4 (ВХ.3...5,9...11)
3 2
(вх. 2, 12, 13)
-0,4(1, К)
-0,8(C,R)
2,7 —0,36...—0,8
-1,6
2.5 (вх. 2, 3, 11, 12)
-4
(1, 13)
2,5 -14, (1)
2,7 —0,4...0,8
— 0,4
— 1,6
(2,3, 11, 12)
2,3..
2,6
2,5
— 20
0,18 0,12
1,6
20
50
— — 50
25
25
20
20
30
20
40
100 200
40
30
30
30
30
0,04
(вх. 3...5.9...II)
0,08
(вх. 2, 12, 13)
0,012
0,36
0,04
0,08
0,02 (/, К)
0,06 (R)
0,08 (С)
0,02.0.08
0,05
(вх. 2,3, 11, 12)
0,1
(1,4, 10, 13, 15)
0,02...0,08
0,02
0,05
(2,3,11, 12)
— /р<10МГц
- Кв
10
/р<10МГц
Краз = Ю
/мах^
> 30 МГц
Краз = 10
Лраз — Ь
Продолжение табл. 2.20
1
530ТВ1П
К531ТВ11П/
134ТВ14
К134ТВ14
I33TB151
M133TB15J
К155ТВ15
1533ТВ15
133ТМ2^
Н133ТМ2 }
КМ133ТМ2 >
134ТМ2А, Б"!
К134ТМ2]
155ТМ2>|
К155ТМ2 }
KM155TM2J
530ТМ2 л
М530ТМ2 (
Н530ТМ2
К531ТМ2П>
2
5
5
5
5
5
5
5
5
5
5
3
0,5
0,3
0,4
0,4
0,4
0,3
0,4
0,5
4
2,5
2,3...
2,6
2,4
2,4
2,4
2,3...
2,6
2,4
2,5
5
— 4
(1, 13), -7
(4, 10, 14, 15)
-1,6
(2,3, 11, 12)
— 8(13) —14(1)
0,18 —/,/С
0,36 -S,R, С
-1,6
(вх. 2, 3, 13, 14)
-3,2
вх(4, 5, И, 12)
— 1,6
— 3,2
— 1,6
(вх. 2, 4, 10, 12)
— 3,2
(вх. 1,3, 11, 13)
0,42.. .D
0.36...С
— 1,6
(вх. 2, 4, 10, 12)
-3,2
(вх. 1,3, 11, 13)
-2(D)
-4 (С, S)
-6(R)
6
0,18
—
—
—
—
7
0,12
—
—
—
—
8
50
8
30
30
30
30
50
9
7
200
15
16
25
120(A)
70 (Б)
120
25
12(C)
6(Я, S)
10
7
200
28
28
40
120(A)
70 (Б)
120
40
13.5(C)
8(/?, 5)
и
0,1
(1,4, 10, 13)
0,05
(2,3, 11, 12)
0,2(13)
0,12—/, К
0,036 R, S, С
0,08
0,16
0,04
0,08
0,04
0,08
—
0,12 —С
0,04
(вх. 2, 12)
0,08
(вх. 3,4, 10, 11)
0,05 (Д)
0,1 (С, S)
0,15 (Я)
12
—
—
—
—
1,4
(1,0)
—
13
—
—
/р<8МГц
/т<15МГц
Краз= Ю
/р< 10 МГц
/(раз= Ю

Продолжение табл. 2.20
L*-~-^«i
3
533ТМ2
К555ТМ2}
КМ555ТМ2]
1533ТМ2
133ТМ5
155ТМ5 )
К155ТМ5 \
КМ155ТМ5 J
133ТМ7
155ТМ7)
К155ТМ7 >
КМ155ТМ7 J
533ТМ7
К555ТМ7)
КМ555ТМ7/
155ТМ8)
К155ТМ8 }
КМ155ТМ8 J
530ТМ8 ^
Н530ТМ8 \
К531ТМ8П;
л ^да'^*йЙ^^^™ „ * fi , . — , „,
2
5
5
5
5
5
5
5
5
5
5
5
3
0,4
0,5
0,4
0,4
0,4
0,4
0,4
0,4
0,4
0,4
0,5
4
2,5
2,7
2,5
2,4
2,4
2,4
2,4
2,5
2,5
2,4
2,5
5
6
7
8
—0,4... —1,2 — — 8
— 0,4... —0,8 — — 8
-(0,4...0,2) • — — 40
— 3,2 — — 46
— 6,4
— 3,2
(вх. 1,2,5,6) — —. 53
-6,4
(вх. 3, 12)
— 3,2 — — 46
— 6,4
— 3,2
(вх. 2,3,6,7) — — 53
— 6,4
(вх. 4, 13)
— 0,4; -1,6 — — 12
-(0,4... 1,6) — — 12
-1,6 _ — 45
-2 — — 96
9
25
25
15
20
15
(вх. 3,
12)
25
(вх. 1,
5, 2, 6)
20
25
25
25
30
15 (Л)
12(C)
10
40
40
17
30
30
30
35
30
27
30
30
22(7?)
17(C)
и
0,02...0,06
0,02...0,04
0,02
0,08
0,16
0,08
0,16
0,08
0,16
0,08
0,16
0,02; 0,08
0,02...0,08
0,04
0,05
...lJMaMJ.i4_.^w,,,
12
13
— /пах^
< 25 МГц
р —
* пот.ср —
— =22 мВт
Краз= Ю
»
—
— /Сраз=Ю
—
Р —
* пот.ср —
==66 мВт
—
—
Продолжение табл. 2.20
ю
13
533ТМ8
К55ТМ8}
КМ555ТМ8/
1533ТМ8
5
5
5
0,4
0,5
0,4
2,5
2,7
2,4
-0,4
— 0,4
— 0,2
18
18
14
30
30
24
35
35
26
0,02
0,02
0,02
— /(раз =10
530ТМ9 ^
Н530ТМ9 >
K531TM9nJ
533ТМ9
К555ТМ91
КМ555ТМ9/
1533ТМ9
533ТР2
ЬЬЬТР2Л
К555ТР2 \
КМ555ТР2 J
1533ТР2
5
5
5
5
5
5
5
0,5
0,4
0,5
0,4
0,4
0,5
0,4
2,5
2,5
2,7
2,4
2,5
2,7
2,4
— 2
— 0,4
— 0,4
-0,2
— 0,4
— 0,4
— 0,2
— — 144
12 22
0,05
26
26
19
7
7
6
30
30
24
22
21
20
30
35
26
27
27
26
0,02
0,02
0,02
0,02
0,02
0,02
— /<75МГц
— /Сраз=10
/(„аз = Ю
- /Ср
10

L '
(fjei- I—|—
(OjHr\ ■
VD1M
sz
TWf.1
a s
ffl/.j
*-=ЕЪ
Рис. 2.39. Синхронные /^-триггеры:
a — синхронный ^S-триггер на элементах И-НЕ и условное обозначение; б —
синхронный ЯЗ-триггер на элементах ИЛ И-НЕ и условное обозначение
и переписать в следующую ячейку. Для осуществления такого
режима в /?5-триггер необходимо ввести дополнительный
вход С, который может быть статическим или динамическим,
т. е. получим синхронный /?5-триггер.
Схема синхронного /?5-триггера на логических элементах
И-НЕ со статическим управлением записью (вход С —
статический) и его условное обозначение приведены на рис. 2.39, а.
Элементы DD1.1 и DD1.2 образуют схему управления, а
элементы DDLS и DD1.4 — асинхронный /?5-триггер. Иногда
такой триггер называют /?5'Г-триггером (если вход С считать
тактовым входом Т).
Триггер имеет прямые статические входы, поэтому
управляющим сигналом является уровень логической единицы.
Если на вход С подать сигнал логической единицы С= 1,
то работа триггера аналогична работе простейшего
асинхронного /?5-триггера. При С = 0 входы 5 и R не оказывают влия:
ние на состояние триггера. Комбинация сигналов S=R =
= С= 1 является запрещенной. Табл. 2.21 отражает состоянии
такого триггера.
Синхронный ^S-триггер, выполненный на элементах
ИЛИ-НЕ, будет иметь инверсные статические входы (рис.
too
Таблица 2.21.
Состояния триггера
Таблица 2.22.
Состояния триггера
входы
s
0
1
0
1
R
0
0
1
1
С
0
1
1
1
Выходы
Q
Q
1
0
Qm1
Qn
О
1
X
Вх оды
$
1
0
1
0
R
1
1
0
О
С
1
1
1
0
Выходы
Qw
Qn
1
О
вГ1
Q"
О
1
Х
2.39,6). Его функционирование будет определяться таблицей
состояний при С = 0 (табл. 2.22). Запрещенной комбинацией
входных сигналов будет комбинация S —/?=С —0.
Синхронный /^S-триггер с динамическим управлением
записью функционирует согласно сигналам, которые были
на информационных входах 5 и R к моменту появления
перепада на входе С. Схема такого триггера, его условное
обозначение даны на рис. 2.40. Элементы DD1.1...DD1.4 образуют
схему управления, a DD1.5 и DD1.6 — асинхронный
/^-триггер, выполняющий роль элемента памяти. У данного триггера
входы 5 и R инверсные статические (управляющий сигнал —
уровень логического нуля), вход С—прямой динамический.
Новое состояние триггера устанавливается положительным
перепадом напряжения (от уровня логического нуля до уровня
логической единицы) на входе С в соответствии с сигналами
на информационных входах 5 и R. Функционирование
триггера при некоторых комбинациях входных сигналов можно
проследить с помощью таблицы состояний (табл. 2.23).
Синхронный двухступенчатый /?5-триггер (master-slave,
что переводится «мастер-помощник») состоит из двух
синхронных /^-триггеров и инвертора, рис. 2.41, а. Входы С обоих
триггеров соединены между собой через инвертор DD1.1.
Если С=\, то первый триггер функционирует согласно
сигналам на его входах 5 и R. Второй триггер функционировать
не может, т. к. у него С=0. Если С = 0, то первый триггер
не функционирует, а для второго триггера С=\, и он
изменяет свое состояние согласно сигналам на выходах первого
триггера.
На рис. 2.41, б показано, что двухступенчатым триггером
управляет полный (фронтом, и срезом) тактовый импульс С.
Если каждый из триггеров имеет установку положительным
перепадом, то входная /^-комбинация будет записана в пер-
101

Рис. 2.40. Синхронный AIS-триггер с
динамическим управлением на логических
элементах И-НЕ и условное
обозначение
Таблица 2.23. Состояния синхронного
AlS-триггера
В коды
S
1
О
О
1
1
1
R
1
1
1
0
0
0
С
X
X
-Г
S
X
I
Внутренние выходы
А1
0
1
1
1
0
0
А2
1
1
О
0
1
1
A3
1
1
1
1
1
0
А4
О
О
0
1
1
1
Выходы
Q
О
0
1
1
1
0
Q
1
1
0
0
О
1
вую ступень в момент прихода положительного перепада
тактового импульса С. В этот момент во вторую ступень
информация попасть не может. Когда придет отрицательный
перепад тактового импульса С, на выходе инвертора DD1.1 он
появится как положительный. Следовательно, положительный
102
Запись
8ТМ
V
гм
Перенос
8ТП
Q'
ТП
TJdt.1
r->C
Рис. 2.41. Синхронный двухступенчатый
^-триггер:
а — схема триггера на логических элементах И-НЕ; б —
условное обозначение и временные диаграммы тактового
импульса
перепад импульса С перепишет данные от выходов первого
триггера в триггер второй ступени. Сигнал на выходе появится
с задержкой, равной длительности тактового импульса.
Очень часто необходимо использовать триггер для деления
частоты входной последовательности импульсов на два, т. е.
производить переключение триггера в новое. состояние
каждым входным импульсом (фронтом или спадом). Такой триггер
называют счетным, или Г-триггером (триггер со счетным
входом). Он имеет один управляющий вход Т. В сериях
выпускаемых микросхем Г-триггеров нет. Но триггер такого типа
может быть создан на базе синхронного ^S-триггера, если
прямой выход Q соединить со входом R, а инверсный выход
Q соединить со входом S. На вход синхронизации С подать
входную последовательность импульсов (т. е. это будет Г-вход).
На рис. 2.42 показана схема такого триггера и временные
диаграммы его работы.
103

X
J~1_T
, 9"»-
t2 tj t
'. Г-хриггер, его обозначе-
гменные диаграммы
D-триггером называется триггер с одним информационным
входом, работающий так, что сигнал на выходе после
переключения равен сигналу на входе D до переключения, т. е.
Qn+1 = Dn. Основное назначение D-триггеров — задержка
сигнала, поданного на вход D. Он имеет информационный вход
D (вход данных) и вход синхронизации С. Вход
синхронизации С может быть статическим (потенциальным) и
динамическим. У триггеров со статическим входом С информация
записывается в течение времени, при котором уровень сигнала
С=1. В триггерах с динамическим входом С информация
записывается только в течение перепада напряжения на входе
С. Динамический вход изображают на схемах треугольником.
Если вершина треугольника обращена в сторону микросхемы
(прямой динамический вход), то триггер срабатывает по
фронту входного импульса, если от нее (инверсный
динамический вход) — по срезу импульса. В таком триггере
информация на выходе может быть задержана на один такт по
отношению к входной информации.
D-триггеры могут быть построены по различным схемам.
На рис. 2.43, а показана схема одноступенчатого D-триггера
на элементах И-НЕ и его условное обозначение. Триггер
имеет прямые статические входы (управляющий сигнал —
уровень логической единицы). На элементах DD1.1 и DD1.2
выполнена схема управления, а на элементах DD1.3 и DD1.4
асинхронный ^5-триггер.
Если уровень сигнала на входе С = 0, состояние триггера
устойчиво и не зависит от уровня сигнала на
информационном входе D. При этом на входы асинхронного ^S-триггера
с инверсными входами (DDJ.3 и DD1.4) поступают пассивные
уровни S = R = \.
При подаче на вход синхронизации уровня С = 1 информа-
"в-
U о
о *-
и
Рис. 2.4
f ние и вр
2.5.2. D — триггеры
104
а
и
С-
8с
ddf.f
8
Ж 2
ъ А
с\
а
л 1
ЛШ/ 2727/2
д
£4
L
>с
г
а
а
и,
У
Ur
"а
Ч
н
я_...
н
в
л_
-tfl -tfl+1
Рис. 2.43. Синхронный D-триггер:
о —схема D-триггера на элементах И-НЕ и условное о&означение; б — времен-
ые диаграммы; в — преобразование синхронного /?5-триггера в синхронный
'■-"-триггер; г — впрмряиыр п»япим,.и о.,г,т.л., ., „„„,.
гр; г — временные диаграммы записи н считывания
105

£-н.
в
с
и
т
Рис. 2.44. Комбинированный £>-триггер и его условное
обозначение
ция на прямом выходе будет повторять информацию,
подаваемую на вход D.
Следовательно, при С = 0 Qn+1 = Qn, а при С = 1 Qn+i =
= Dn, временные диаграммы, поясняющие работу D-триггера,
приведены на рис. 2.43, б.
D-триггер возможно получить из синхронного ^-триггера,
если ввести дополнительный инвертор DD1.1 между входами
S и R (рис. 2.43, е). В таком триггере состояние
неопределенности для входов S и R исключается, так как инвертор DD1.1
формирует на входе R сигнал S. Временные диаграммы записи
в D-триггер напряжений высокого и низкого входных уровней
и их считывание приведены на рис. 2.43, г. Обязательным
условием правильной работы D-триггера является наличие
защитного временного интервала после прихода импульса на
вход D перед тактовым импульсом (вход С). Этот интервал
времени tn + i — tn зависит от справочных данных на D-триггер.
Комбинированные D-триггеры имеют дополнительные входы
асинхронной установки логических 0 и 1 — входы S и R.
Схема и условное обозначение одного такого триггера
представлены на рис. 2.44. Триггер собран на шести элементах
106
EL
С
\ш
8с _
В
№1_гит
"шит
Рис. 2.45. Схемы преобразования D-
триггера:
а — в Г-триггер; б — в Г-триггер с
дополнительным входом разрешения El
И-НЕ по схеме трех ^-триггеров. Входы S и R служат для
первоначальной установки триггера в определенное состояние.
Если C = D = 0, установить S = 0, a R = 1, то элементы
DD1.1...DD1.5_ будут закрыты, а элемент DD1.6 будет открыт,
т. е. Q=l, Q=0. При снятии нулевого сигнала со входа S,
откроется элемент DD1.1, состояние остальных элементов не
изменится. При подаче единичного сигнала на вход С на всех
входах элемента DD1.3 будут действовать единичные сигналы
и он откроется, а элемент DD1.6 закроется: Q = 1. Теперь
на всех входах элемента DD1.5 действуют единичные
сигналы и он будет открыт: Q = 0. Следовательно, после
переключения триггера сигнал на выходе Q стал равным сигналу
на входе D до переключения: Qn+l = Dn = 0. После снятия
единичного сигнала со входа С состояние триггера не
изменится.
D-триггер может работать как Г-триггер. Для этого
необходимо вход D соединить с инверсным выходом триггера
Q (рис. 2.45, а). Если на входе D поставить дополнительный
двухвходовыи элемент И и инверсный выход триггера Q
соединить с одним из входов элемента И, а на второй вход
подать сигнал El, то получим Г-триггер с дополнительным
разрешением по входу (рис. 2.45,6).
Микросхема ТМ2 содержит два независимых
комбинированных D-триггера, имеющих общую цепь питания. У каждого
триггера имеется один информационный вход D, вход
синхронизации С и два дополнительных входа S и R независимой
асинхронной установки триггера в единичное и нулевое
состояния, а также комплементарные выходы Q и Q (рис. 2.46).
Логическая структура одного D-триггера (рис. 2.46) содержит
следующие элементы: основной асинхронный ^-триггер (ТЗ),
107

или
Рис. 2.46. Структура D-триггера
микросхемы ТМ2
ТМ2
1)1)1.1
<>#
2
D
13_
12
—t?C
10
D
U
W.2
8
а
9 -
—а
ftf-питание;
7-общий
Рис. 2.47. У слов-
нов обозначение
и цоколевка
микросхемы
ТМ2
вспомогательный синхронный flS-триггер (Т1) записи
логической единицы (высокого уровня) в основной триггер,
вспомогательный синхронный flS-триггер (Т2) записи логического
нуля (низкого уровня) в основной триггер. Входы S к R —
асинхронные, потому что они работают (сбрасывают состояние
триггера) независимо от сигнала на тактовом входе,_актив-
ный уровень для них низкий (т. е. инверсные входы S н R).
Асинхронная установка D-триггера в единичное или нулевое
состояния осуществляется подачей _взаимопротивоположных
логических сигналов на входы S и R. В это время входы D
и С не влияют. _ _
Если на входы 5 и R одновременно подать сигнал низкого
уровня (логический нуль), то на обоих выходах триггера Q
и Q будет высокий уровень (логическая единица). Однако
после снятия этих сигналов со входов 5 и R состояние jpnr-
гера будет неопределенным. Поэтому комбинация S = R =0
для этих входов является запрещенной.
Загрузить в триггер входные уровни В_или Н (т. е.
логические 1 или 0) можно, если на входы S и R подать напряжение
высокого уровня: S = R= 1. Сигнал от входа D передается на
108
Таблица 2.24. Состояния триггера ТМ2
Режим работы
Асинхронная установка
Асинхронный сброс
не определенность
Загрузка,, 1 "(установка)
Загрузка „О"(сброс)
Входы
S
О
1
О
1
1
R
1
О
О
1
1
D
X
X
X
/
О
с
X
X
X
t
t
Выходы
Q
1
О
1
1
0
а
0
1
1
О
1
выходы триггера при поступлении положительного перепада
импульса на вход С (изменение от низкого к высокому).
Однако, чтобы £>-триггер переключался правильно (согласно
таблице состояний, табл. 2.24), необходимо уровень на входе
D зафиксировать заранее, т. е. до прихода перепада на вход С.
Причем этот защитный временной интервал должен быть
больше времени задержки распространения сигнала в
триггере (определяется по справочнику).
Цоколевка микросхемы ТМ2 приведена на рис. 2.47, а
основные параметры см. в табл. 2.20.
Микросхемы ТМ5 и ТМ7 содержат по четыре D-триггера,
входы синхронизации которых попарно соединены и
обозначены как входы разрешения загрузки El. Если на такой вход
разрешения El подается напряжение высокого уровня, то
информация, поступающая на входы D, передается на выходы
триггеров. При напряжении низкого уровня на входе
разрешения El на выходах триггеров сохраняются предыдущие
состояния (состояние входов D безразлично). В триггерах будет
зафиксирована информация, имевшаяся на входах D, если
состояние входа El переключить от напряжения высокого
уровня к низкому. Такие триггеры используются в качестве
четырехразрядного регистра хранения информации с попарным
тактированием разрядов, а также в качестве буферной памяти
и элемента задержки. Каждый триггер микросхемы ТМ5 имеет
только прямой выход Q, а каждый триггер микросхемы ТМ7
имеет прямые Q и инверсные Q выходы. Функциональные
схемы, цоколевка, схема одного D-триггера и временные
диаграммы работы приведены на рис. 2.48, а, основные
параметры триггеров даны в табл. 2.20, состояния триггеров даны
в табл. 2.25.
Микросхемы ТМ8 и ТМ9 содержат четыре и шесть D-триг-
геров соответственно. Они имеют общие входы синхронного
109

27/
Q1Ш Q2B3 03 Ш W
Щ p £i l£ 9\\6 8\
27
2727/./
rl£U H
2727/2 l_
2727/.J
Z727/.4
3* TM5 П\
V-питание; ff-общий
7)1
QfBf ш Q2 qz из аз аз т о^оч
' 2727/./ pF
rl£L_f
J 7777/?
£7/. 2
DV1.2
TM7
-1JLJ
2?27/J |4<
£13.4
E
5-питание; {2-общий
I
£*
Ал
Я
П
гц
Рмс. 2.48. Функциональные схемы, цоколевки, структура £>-триг-
гера и временные диаграммы микросхем ТМ5, ТМ7
Таблица 2.25. Состояния триггеров из ТМ5, ТМ7
Режим работы
Разрешение
передачи данных на вы код
Защелкивание данных
входы
El
1
1
О
D
о
1
X
Выходы
Qn+1
О
/
Qn4
Q™
1
О
Qn=0
10
*-J4J>
Q2 S3 йЧ
16-питание; 8-общий для ТМ8 и Т№
Рис. 2.49. Функциональные схемы и цоколевки микросхем ТМ8
и ТМ9
Таблица 2.26. Состояния триггеров из ТМ8 и ТМ9
Режим
работы
Сброс
Загрузка „1"
Загрузка „Q"
Входы
R
О
1
1
д
X
1
О
с
X
t
t
Вд/ЛОбд/
Qn+1
О
J
О
Qtl+t
1
О
/
сброса R (установки в состояние низкого уровня) и входа
синхронизации С. Структура ТМ8 и ТМ9 и их цоколевка
приведены на рис. 2.49. Триггеры микросхемы ТМ9 имеют
только прямые выходы Q, а триггеры ТМ8 — прямые и
инверсные выходы Q и Q. На входах С и R поставлены
дополнительные инверторы. Микросхемы К1533ТМ8 , К1533ТМ9 имеют
повышенную нагрузочную способность, т. е. на каждом из
выходов поставлены дополнительные инверторы. Функциониро-
111

вание триггеров в микросхемах ТМ8 и ТМ9 соответствует
таблице состояний (табл. 2.26). Установка всех триггеров
в состояние Q = 0 произойдет, когда на асинхронный вход
R подать напряжение низкого уровня — 0. Входы С и D в это
время не действуют. Информацию от входов D можно
загрузить в триггеры, если на вход R подать напряжение высокого
уровня— 1. Тогда при подаче на вход синхронизации С
положительного перепада напряжения (фронта импульса) и
предварительно поданного на вход D напряжения высокого или
низкого уровня появится на выходе Q высокий или низкий
уровень.
2.5.3. Ж — триггеры
//(-триггеры подразделяются на универсальные и
комбинированные. Универсальный //(-триггер имеет два
информационных входа / и К- По входу / триггер устанавливается в
состояние Q=l, Q — Q, а по входу К—в состояние Q = 0, Q =\.
//(-триггер отличается от /^-триггера прежде всего тем,
что в нем устранена неопределенность, которая возникает
в AJS-триггере при определенной комбинации входных сигналов.
Универсальность //(-триггера состоит в том, что он может
выполнять функции RS-, Т- и D-триггеров.
Комбинированный //(-триггер отличается от универсального
наличием дополнительных асинхронных входов S и R для
предварительной установки триггера в определенное состояние
(логической 1 или 0).
Простейший //(-триггер можно получить из синхронного
/^S-триггера, если ввести дополнительные обратные связи
с выходов триггера на входы, которые позволяют устранить
неопределенность в таблице состояний (рис. 2.50, а). Если
входы /, К и С объединить, то получим Г-триггер, который
переключается каждым входным импульсом (рис. 2.50,6).
На рис. 2.50, в приведено условное обозначение
//(-триггера и таблица состояний. При входных сигналах / = /( = 0
состояние триггера не изменяется, так как напряжение
низкого уровня на одном входе элемента И-НЕ отменяет
прохождение сигналов от других его входов и удерживает
выходной сигнал на высоком уровне. Если на входы / и /( подать
взаимно противоположные уровни, то при подаче перепада
напряжения на вход С выходы //(-триггера устанавливаются
в такие же состояния. При подаче на входы J и К одновременно
напряжений высокого уровня триггер переключается в
состояние, противоположное предыдущему, если на вход
синхронизации С подать перепад напряжения. Управление полным
тактовым импульсом, подаваемым на вход С, применяется для
двухступенчатых триггеров (рис. 2.50, г). Такой триггер тоже
имеет обратные связи с выходов на входы, исключающие
неопределенное состояние триггера.
112
"ил
S1
Lf
l/vi
(DB
(ojhj- ч,)В
1-1
и.
и.л,
>с
ID b\-JT~
(0)НГ I
тм
тп
а-
VM1
-I ^О—— ■
г е-
в t
СЫ
>с
?
г
•

установлено
3
н
н
в
в
И
н
в
н
в
записано
вп+1
&П+1
безизменений
Qn йП
н=а
В=1
В=1
И=0
перебрас
Qn | Qn
W1.1
С\гЩ
£§Э
е
[4&?т
mis
Ё
Wf.7
Ш1.8
=1*
Рис. 2.50. //(-триггеры:
а — преобразование синхронного ^-триггера в //(-триггер; б — преобразование
простейшего //(-триггера в Г-триггер; в — условное обозначение //(-триггера и его
таблица состояний; г — двухступенчатый //(-триггер; д — преобразование
//(-триггера в D-триггер
Из //(-триггера можно получить £>-триггер, если вход К
соединить со входом / через дополнительный инвертор
(рис. 2.50,0).
Микросхема ТВ J (рис. 2.51) представляет собой
универсальный двухступенчатый //(-триггер. Триггер имеет инверс-
113

Рис. 2.51. Комбинированный //(-триггер:
а—структура микросхемы TBI; б — условное обозначение н цоколевка
микросхемы TBI
ные асинхронные входы установки S и сброса R, т. е. с активным
низким уровнем. Если на эти входы подать противоположные
уровни (низкий — 0 и высокий—1),_то входы /, К и С не
действуют и состояния выходов Q и Q триггера определяются
сигналами на входах S и R, таблица состояний (табл. 2.27).
Когда на входы S и R поданы напряжения высокого уровня,
в триггер можно загружать информацию от входов / и К или
хранить ее (см. таблицу состояний). Каждый из входов / и К
снабжен логическим элементом ЗИ, т. е. микросхема TBI имеет
три входа / и три входа К. Вход синхронизации С инверсный
динамический. Состояния двухступенчатого триггера
переключаются фронтом и спадом положительного импульса,
подаваемого на вход синхронизации С. Информация со входов / и К
загружается в триггер первой ступени (элементы DD1.3 и
DD1.4), когда напряжение входа С изменяется от низкого
уровня к высокому (по фронту) и переносится в триггер
второй ступени по отрицательному перепаду импульса
синхронизации (по спаду). Сигналы на входах / и К не должны
изменяться, если на входе С присутствует напряжение
высокого уровня. Состояния выходов Q и Q будут неопределенные,
если на входы 5 и R одновременно подать напряжение низкого
уровня, т. е. комбинация сигналов S=R= 0 является
запрещенной.
Микросхемы ТВ6 и ТВ9, ТВ 10 и ТВ11 содержат по два
//(-триггера с общим выводом питания (рис. 2.52). Вход
синхронизации С у всех триггеров инверсный динамический, поэтому
114
Таблица 2.27. Состояния триггера TBI
Режим работы
Асинхронная установка
Асинхромь/й cdpoc
Неопределенность
Загрузка» 7 "(установка}
Загрузка „0"( Сорос J
Переключение
Хранение (нет изменений)
Входб/
S
О
1
0
7
7
7
7
R
7
0
0
7
7
7
7
J
X
X
X
/
0
1
0
к
X
X
X
0
7
О
1
С
X
X
X
л.
Л
Л
Л
Вд/ХОдд/
Qn+1
7
О
7
1
0
Г-1
1
Q™
0
7
;
о
1
Qn=0
0
%АС2
10
— W
ТТ
тт
-Q2
L&
еееШ
ТВ6 п-питание-,
7-общий
ТВ9
7*"
1£_
11
R1
кг
<R2
ТТ
ТТ
£-«
-Q1
\?-Q2
L.Q2
76-питан и в] 8-общцй
Рис. 2.52. Структура, условное обозначение и
цоколевка микросхем ТВ6, ТВ9 и ТЕЛО
115

вт.1
Шл
X
ЛМ2
SP
W1.3
ъ
*
mt
Продолжение рис. 2.52.
X
j
TBtO
t
2_
12
л
c~t
И1
Ж
C2
H2
TT
TT
£o,
'■»
g
\r-QZ
<^-oi
14 -питание; fобщий
U^Rl
//
13
HI
Ш
12
10
J/
R2
J2
<$C2
кг
*£
■Q1
■U2
8
02
данные от входов J и К
переносятся на выходы Q и Q по
отрицательному перепаду импульса
С. Когда импульс на входе С
переходит от высокого уровня к
низкому, сигналы на входах / и К
не должны изменяться.
Информацию от входов / и /( следует
загружать в триггер, когда на
входе С присутствует напряжение
высокого уровня.
У триггеров микросхемы ТВ6
нет входа предварительной
установки 5, поэтому в таблице
состояний (комбинированного
//(-триггера) необходимо исключить
первую строку (асинхронную
установку 1). Если на вход R будет
подано напряжение низкого
уровня, то входы /, К и С не
действуют.
У триггеров микросхемы ТВ10 нет входа предварительного;
сброса R, поэтому в таблице состояний комбинированного
//(-триггера необходимо исключить вторую строку
(асинхронный сброс 0).
Для микросхем ТВ6 и ТВ 10 в таблице состояний не имеет
смысла и третья строка, т. к. они_ имеют только по одному
асинхронному входу (либо S, либо R).
П-питание; 7-общий
Рис. 2.53. Условное
обозначение и цоколевка
микросхемы ТВ И
116
ТВ15
Рис. 2.54. Структура ТВ 15, условные
обозначения и цоколевки ТВ 14 и ТВ 15
§1R
7_
£
10
твт
й*
2R
TTf
ТТ2
•щ
!L-QZ
Ч-питание; и-абщий
S
TBff
1R
2*1С
i_
1±
11
h
1!)
IS
2S
2U
2D
2K
ZR
TTf
TT2
•ш
^1
A?
<2
т-питание; 8-обции
Таблица 2.28. Состояния триггера ТВ 15
Режим работы
Асинхронная установка
Асинхронный сброс
Неопределенность
Загрузка „ / "{установкаJ
Загрузка „0п( сброс)
Переключение
Хранение (нет изменений)
Входы
$
О
1
0
1
1
1
1
R
1
0
0
1
1
1
1
J
X
X
X
/
0
1
О
к
X
X
X
0
J
О
1
с
X
X
X
л
JT
л
л
Выходы
Qn+1
1
0
1
1
0
?-1
1
Qn+1
0
1
1
О
1
fco
0
117

Триггеры микросхемы ТВ И в отличие от триггеров
микросхемы ТВ9 имеют две общие цепи управления: вход
синхронизации С и асинхронный вход сброса R (рис. 2.53).
Микросхемы ТВ14 и ТВ15 содержат по два
комбинированных //(-триггера, которые запускаются положительным
перепадом импульса синхронизации, т. е. вход С прямой
динамический. Отличительной особенностью триггеров данных
микросхем является то, что второй информационный вход К —
инверсный, поэтому очень легко такие //(-триггеры превращать
в D-триггеры (рис. 2.54). Состояние таких триггеров
приведено в табл. 2.28.
Основные параметры триггеров ТТЛ приведены в табл.
2.20.
2.6. Мультивибраторы
В составе серий ТТЛ имеется ряд ждущих и управляемых
по частоте мультивибраторов. Они позволяют формировать
синхронизированные последовательности импульсов, импульсы
заданной длительности, расширить длительность коротких
импульсов, отмерить интервалы времени до единиц минут,
построить схемы фазовой автоподстройки [1, 2].
Микросхема АП представляет собой одноканальный
ждущий мультивибратор (одновибратор). Внутренняя структура,
цоколевка и условное обозначение приведены на рис. 2.55, а, б,
в. Микросхема АП содержит внутреннюю ячейку памяти,
выполненную на триггере с двумя выходами Q и Q (выводы
6 и 1). На входе триггера имеется логический элемент 2И-НЕ
и элемент Шмитта, т. е. триггер имеет три входа управления.
Входы АЛ и Л2 инверсные (активный уровень — низкий),
а вход В — прямой (активный уровень — высокий).
По входу В осуществляется прямой запуск триггера.
Сигнал сброса, т. е. переключение триггера в новое состояние
(окончание импульса), формируется с помощью /?С-цепи:
времязадающий конденсатор Сх подключается между
выводами 10 и И, а резистор Rx подключается от вывода //
к шине питания [/„.„ = 5 В (вывод 14). Между выводами //
и 9 внутри микросхемы имеется интегральный резистор /?вн^
~ 2 кОм.
График зависимости длительности выходного импульса
ти.вых от номиналов Rx и Сх представлен на рис. 2.55, г, а также
Ти.вых можно определить по формуле ти.вых ^ 0,7CXRX.
Если требуемое сопротивление резистора Rx ^ /?вн =
= 2 кОм, то используют только внутренний резистор, т. е.
соединить вывод 14 (Uu.n = 5 В) с выводом 9 и подключить
необходимый внешний конденсатор Сх между выводами 10 и 11.
Если элементы Rx и Сх отсутствуют, то длительность
выходного импульса ти.вых^ 35 не. Для повышения стабильности
118
А1 А2 В Q
01
^иВых.
МС
7~ о&щий
14- питание
1 Z 3 5 10 20 30 Rt,kOm
Рис. 2.55. Микросхема АП:
а — структура; б — условное обозначение; в — цоколевка; г — график зависимости
Тн,ВЫХ=/(Л,Сг)
длительности импульса необходимо включать дополнительный
/?С-фильтр в цепь питания микросхемы.
Мультивибратор АП нельзя перезапускать, пока не
истечет время Ти.вых, т. е. запущенный мультивибратор
нечувствителен к входным сигналам А\, А2 и В.
Табл. 2,29 определяет состояния работы микросхемы АП.
Длительность выходных импульсов ти.вых можно изменять
119

Таблица 2.29. Состояния работы Таблица 2.30. Состояния ра-
АГ1 боты АГЗ
Входы
R
0
X
X
1
/
t
А
X
1
X
О
\
0
в
X
X
О
\
1
1
Выходы
Q
0
О
0
J~L
-TL
J~L
Q
/
/
/
1_Г
-LJ~
1_Г
Входы
Л
О
X
X
1
1
\
\
О
X
Кг
X
0
X
/
\
1
\
X
0
В
1
1
О
X
/
/
/
t
t
Выходы
Q
0
0
0
О
_П-
-TL
_П_
-TL
_TL
Q
1
1
1
1
1_Г
1_Г
1_Г
т_г
"LT
в пределах от 35 не до 0,3 сек, изменяя Rx в пределах (2...
40) кОм, а Сг в пределах 10 пФ..Л0 мкФ.
Микросхема АГЗ — два ждущих мультивибратора с
возможностью перезапуска. Внутренняя структура, цоколевка,
условное обозначение приведены на рис. 2.56, а состояния
работы АГЗ даны в табл. 2.30. Каждый из мультивибраторов
представляет собой триггер с двумя выходами Q и Q и
дополнительной логикой на входе, имеющей три входа: вход сброса R
(активный уровень — низкий) и два входа запуска А и В.
Вход А — инверсный с активным низким уровнем, а вход В —
прямой с активным высоким уровнем напряжения. На рис. 2.57
показано подключение времязадающих элементов Rx и Ст,
а также график зависимости ти.вых от номиналов RT и Ст.
Длительность выходного импульса можно рассчитать по
формуле [1, 2]: для К155АГЗ
т„.вых =0,28Ct/?t(l +0,7/#г);
для других серий ИС
Ти.вых — 0,4oLT/^T.
Выходной импульс можно оборвать, подав на вход сброса
R напряжение низкого уровня.
120
tr-*-(Xr/Crj2
W-питаиие; 8-общий
Рис. 2.56. Структура, условное обозначение и цоколевка
микросхемы АГЗ -
Если мультивибратор АГЗ запущен, то выходной импульс
можно продолжить (перезапустить), подав на вход А
напряжение низкого уровня (или на вход В — высокого). С момента
перезапуска до окончания импульса пройдет время ти.вых,
определяемое времязадающими элементами Rt и Сх.
Если два ждущих мультивибратора микросхемы АГЗ
включить по кольцевой схеме, то получим автогенератор
(автомультивибратор) .
Микросхема ГГ1 — два управляемых генератора (рис.
2.58, а). Частота каждого генератора управляется
напряжением. Каждый генератор представляет собой
автомультивибратор, имеющий входы управления частотой (УЧ) и
диапазоном частоты (Д). Для фиксирования заданной частоты
генерации (на вход Д1, вывод 14, подать высокий уровень, а на
вход УЧ, вывод J,— низкий уровень напряжения) к выводам
4 и^5 (для другого 12 и 13) необходимо подключить
рассчитанный конденсатор Сх или пьезорезонатор. С выхода
автомультивибратора Q\ (вывод 10) или другого Q2 (вывод 7) получим
выходную последовательность импульсов (меандр) с частотой,
определяемой по формуле [1].
/o = 5.10-4/Ct,
либо по графику (рис. 2.58,6).
121

5B\
16
|Д^
14(6)
II
ч
ш
ВВП
(BD1.2)
^
л.
ш
в
DD1.1
(BD1.2)
VD1
15(7)
Г
ивых.
НС
ю3
ю2
Ю
\
i*5
«s5
№f
Q>TO>?
/ f J45 #7 27 3050 100 300СгпФ
Рис. 2.57. Схемы подключения времязадающих элементов /?т и
Ст, график зависимости тн.Вых =/(/?т, Ст)
Для маломощных ИС выходная частота /о будет в 5 раз
меньше при той же емкости конденсатора Ст.
Микросхема ГГ1 имеет дополнительные входы разрешения
£7, с помощью которых можно запретить выходную
последовательность, если на этот вход подать напряжение высокого
уровня.
Для повышения стабильности частоты /о микросхема ГГ1
имеет четыре раздельных вывода питания. Два вывода 16 и 9
принадлежат выходным буферным каскадам обоих
автомультивибраторов, через другую пару выводов (15 и 8) питание
передается на автогенераторную часть схемы и на каскады
управления частотой. Однако, несмотря на принятые меры развязки
по питанию генераторов, одновременная работа двух
генераторов с управлением по частоте не рекомендуется. Поэтому
в справочнике микросхема ГГ1 представлена как сдвоенный
генератор.
Согласно [1], при фиксированном напряжении на входе
Д((/д = 3,5 В), регулируя напряжение управления на входе УЧ
в пределах £/уч =(1,5...4) В, можно изменить выходную частоту
на двадцать процентов (fo + 20 %).
Основные параметры мультивибраторов приведены в
табл. 2.31.
Практические схемы применения ИС ГГ1 приведены на
рис. 2.58, г.
т
uu.nfUu.n2
I I 27/ ^_ £Г/ Q1 _.
Щ Щ т /J, m jfi fft э\
ГУН1
ганг
1
J7W 6N2 U2
%
ft
ЯМ1
ЯШ
ШаА>, ' ">2 »' " "%'
СТ2 Г12 Q2 -\tf
0,8
0.6
зву
2В
V
^в
',58
1 г j чить5
2£Ц
Рис. 2.58. Микросхема ГП:
а-структура; б - график зависимости /„ =
— <Р(£Т); в — график зависимости f/f0 = W(UWP );
г — схемы применения микросхемы ГП
\Д1*Л I
KS3tm
F^jw
=^,
ш
ФК
:М
з>
К531СП1
А>В
А<В
Ж
<PHV
:N
fo
Q2
" P у$
К531ГГ1
1
J.и,
Д2
'a
123

2.7. Буферные элементы
Микросхемы, которые не выполняют логических функций,
а формируют цифровые сигналы, усиливают импульсы по току,
называются буферными. Они обслуживают шины данных,
выполняя системные функции, т. е. отключают от шины
неиспользуемые в данный момент приемники и передатчики
цифровых слов.
Буферные усилители могут передавать сигнал без инверсии
либо с инверсией. Некоторые элементы имеют вывод
разрешения по входу £7 или выходу ЕО. Очень удобны для
обслуживания шин данных оказались буферные усилители с тремя
состояниями: это — два обычные выходные состояния высокого
и низкого уровней, а также размыкание выхода по
специальной команде — третье состояние — z. Выходное сопротивление
элемента в этом состоянии составляет сотни килоом.
Микросхемы АП (АП2, АП6) представляют собой
буферные усилители-формирователи.
Микросхема АП2 — это сдвоенный формирователь (рис.
2.59). Состояния элемента даны в табл. 2.32.
Буферные элементы в АПЗ — это инверторы. Входы команд
третьего состояния ЕОа и ЕОв обслуживают по четыре
элемента. Если на входы ЕОа и ЕОв подано напряжение высокого
уровня, то в состоянии z (разомкнутом) окажутся выходы
Ya...Y4a и УВ...У4В соответственно. Т. е. микросхема АПЗ —
это два четырехканальных формирователя с тремя
состояниями на выходе, с инверсией сигнала и инверсным
управлением.
Микросхемы АП4 и АП5 содержат буферные усилители
без инверсии (два канала по четыре усилителя). Причем входы
разрешения АП4 управляются напряжениями противофазных
уровней, а АП5 имеют инверсные входы разрешения.
Выходы четверок элементов перейдут в состояние z, если
на вход ЕОа подать напряжение высокого уровня, а на ЕОв —
низкого уровня для АП4, а для АП5 на оба входа ЕОа и ЕОв
необходимо подать напряжение высокого уровня.
Способ организации по четыре канала широко
используется в цифровой аппаратуре, т. к. число разрядов (бит)
в цифровых словах (байтах) микропроцессорных систем
обычно кратно четырем. Это удобно для организации
универсальных шин, данных в системах.
В настоящее время широко используются двунаправленные
шинные усилители. Если в каждый проводник шины данных
установить такой двунаправленный усилитель, то, подав на ИС
команду, можно разрешить передачу данных по шине данных
слева направо или наоборот. На рис. 2.60 показана схема
одного двунаправленного канала усиления, образованного
125

АП2
Вход А ц
~*uvm.2
I—ц>—i \ выход в
a
EO=H
I Jo
1 J
Sf -t--^
16-питание)
8-общий
BblKOdA
ВШ.1
Рис. 2.59. Условное
обозначение и цо-
колевка
микросхемы АП2 7 .\
И^з-Р
т
Входе
4i
53
В дтдншу
"т.П
"-\\dW.2
W
J
Рис. 2.60. Функциональная схема
двунаправленного шинного
усилителя:
а — передача сигнала слева направо; б —
передача сигнала справа налево
буферными элементами DD1.1 и DD1.2. Эти элементы имеют
взаимно инверсные входы разрешения передачи данных: ЕО
для DD1.1 и ЕО для DD1.2.
Если на внешний для двунаправленного шинного
усилителя вход разрешения ЕО подать напряжение низкого уровня,
то канал будет передавать данные слева направо через DD1.1
(рис. 2.60, а), т. к. выход элемента DD1.2 разомкнут (z—
состояние).
Если на вход ЕО подать напряжение высокого уровня,
то канал будет передавать данные справа налево через DD1.2
(рис. 2.60,6), а выход элемента DD1.1 разомкнут.
Противофазные входы ЕОа и ЕОй микросхемы АП4 позвог
ляют использовать ее как четыре двунаправленных шинных
усилителя, а для микросхем АПЗ и АП5 между входами ЕОа
и ЕОв при организации такого режима необходимо включить
инвертор.
Микросхема АП6 (рис. 2.61) содержит восемь
двунаправленных шинных усилителей с тремя состояниями выходов.
126
Таблица 2.32. Состояния элементов АП2
Комбинация
напряжений
на 8кодак
управления
и/=
/
2
3
4
СА
1
0
1
0
СВ
1
1
0
0
Направление передачи
информации
Изнанала Ai
В на'на'л W.
Запрет
Разрешение
Запрет
Разрешение
Из канала И£
В канал В{
Запрет
Запрет
Разрешение
Разрешение
Режим
работы
Синкронный
Асинкронный
Рримечоние •■ Не допускается одновременная подача
уровня лог V'na выводы А., W.
АП6
ЧВ'
АО-
М
Ж
At
A3-
Ah
--t^^^l
аь
5 K=t I Hi I 16 M
:—ZizTTL
£&b3
£Ek3
20
•SB
31
B2
15
33
14
Таблица 2.33.
Состояния элемента
АП6
Входы
Fo
0
0
1
в
AB
0
1
X
Во/коды
А
п
А=В
Вход
Z
в
п
вход
В-А
z
Рис. 2.61. Условное обозначение
и цоколевка микросхемы АП6
127

sS
4>
ч
4>
*«
ова
a.
s
s
n.
о
■е-
3
о.
*«
OJ
E
rt
n.
rt
с
V
3
X
CO
О
X
о
О
^
2.3
a
3-
3
«s
vo
CJ
Ьч
i.
к а
о. га
С *
й
s
о
s-
§
с
а.
S
£.£
55 5
-~ 1>
я
J
°s£
*" я
от»
олее
_с\о
""- <U
__=_
от»
олее
оС \0
Я
si
с: \о
я
IX»
олее
^ю
К
<У
j|
Si
ж
35
-J1
^ <u
я
35
г ё
=3 5
==> <u
я
Тип
1
■=
О
с
f-
CQ
S
я
и
<c
S
<
S
<
s
<
s
<
s
ffl
ffl
3
s
pocx
к
s
II".
о
oooo-sfoooocoooco
ою o_ coco— o. cococooococococo
CO rf I О t^ MCONW I ЮОО
CN rf I "< ■* (NiM — 1M I -NS
Ю LO CO -* CO О (OtO00(D I <tOO
CO -*1 CN •>* CN t^ -«*-•* CN -«* I CN СУ) Q>
CN CM CN
о <o o_
o" o" o"
CN
ечечЯ
I I о
CNCNCNCNCNCMCNCN
о о о o^ o_ o^ о o^
о" о" о о" о" о" о о
CN СМ ; CN_ CN_ : CN^ CN_
о"о"^оо^ о"о'
I I о I I о I I
. CNCN
CNCN
, cn"cm"
Я,0-
cn'cn
rf lC rj^
о" о" о*
■* LO rf ■■*_ 1Я ^ ■*. »Л.
о" о' о о" о" о' о о
■*-*-*LOLOLOCO(D
с с с с с u u с
<<<<<<<<
COlOCOCOlOCOCOlO
COlOCOCOlOCOCOlO
LOlOlOlOlOlOlOlO
о
V/
о
с
LO
V/
с
<
со
с
<
со
со
LO
fc:
128
•J for Ь.ъв
1
иг
Па-
Па-
Иа—Ц
ЕОа
1
№
If в
12в
8
17
15
133^
т
11
щ
иг.
1JT.
иг
Иг
IF?
иг
У-Ш ПаН
1В - If
—У2а Па~
—Ш 13а—
¥-falti£
Ш
иг
1ГГ
LyfB i1gJh
—Y2B UiT
—щ яА\
—%&м
АПЗ
Е0в_
19
1JT
flT-
11Г/
11Г
Ш
11Г;
11Г/
иг/
flT.
fir
JS r, 2T\ flT \ 22
Y^-Yte 11 a
16 k
-Y2a 12аЦ\
^YJa I3a6-\\
i2v/ tb\\ m
^-YlelfB1
7 "'19
~Y3B UbL
Q , 'П21
2-№b&b-
/ n23
/7
1JT
111
fir
fir:.
iu
fir.
1H:
Yfa
20
Y2a
!L„tt
I -7
—Y4a
■YfB
'Y2e
'5\
Y3B
АП5
Puc. 2.62. Условное обозначение, и цоколевка микросхем АПЗ,
АП4 и АП5 ^^---к^/-*
Она имеет два входа разрешения £"ав (переключение
направления каналов) и Е0 (перевод выхода канала в третье
состояние— z). У данной микросхемы нет запрещенных комбинаций
сигналов управления (табл. 2.33).
Цоколевка микросхем АП, условное обозначение приведены
на рис. 2.62, а основные параметры в табл. 2.34, состояния
элементов АПЗ и АП4 даны в табл. 2.35 и 2.36.
5—442
129

Таблица 2.35. Состояния эле- Таблица 2.36. Состояния
элемента АПЗ мента АП4
Входы
ч
0
0
1
h
0
7
X
£°в
0
0
1
*в
О
7
X
Выходы
\
1
0
Z
Ув
1
0
Z
В коды
Ч
0
о
1
h
О
7
X
Ч
1
1
0
h
0
7
Z
Выжодь/
уА
0
1
Z
Ув
О
7
Z
2.8. Счетчики
Счетчиком называют устройство, предназначенное для
подсчета числа импульсов, поданных на вход.
Простейший многоразрядный двоичный делитель частоты
с коэффициентом деления 2" можно получить, соединив
последовательно п триггеров Г-типа. Более общее название для
делителей частоты — счетчики. Используется множество
различных вариантов счетчиков: асинхронные и синхронные;
двоичные и десятичные; однонаправленные (с увеличением счета)
и двунаправленные (с увеличением или уменьшением счета),
называемые реверсивными, с постоянным или
переключаемым коэффициентом деления. Основой любого счетчика
является линейка из нескольких триггеров. Между триггерами
могут быть введены дополнительные обратные связи,
позволяющие получить любой коэффициент деления, а не только
равный 2". Например, счетчик, состоящий из четырех
триггеров, может иметь максимальный коэффициент деления
24=16. Чтобы получить коэффициент деления 10, необходимо
ввести обратные связи. При наличии обратных связей
коэффициент деления будет определяться следующим образом:
Ю = 24 - (а,2° + а22' + а322 + а424),
т. е. в круглых скобках необходимо записать число 6 в двоичной
форме — ОНО. Следовательно, обратную связь необходимо
подать на второй и третий триггеры (коэффициенты ач =
= аз=1, a ai — сц — 0, так как на первый и четвертый
триггеры обратная связь не подана). Необходимое число
триггеров для получения заданного коэффициента деления
определяется условием
2п-]<Кл<2п.
Для четырехтриггерного счетчика минимальный выходной
код — 0000, максимальный— 1111, а при коэффициенте
деления К д. — Ю выходной счет останавливается при коде 1001 =9.
130
Следовательно, удобно выпускать четырехтриггерные
счетчики в двух вариантах: двоичном и десятичном (пары ИЕ6
и ИЕ7, ИЕ16 и ИЕ17). Расширить функции счетчиков можно,
видоизменяя их цепи управления и вводя дополнительные
связи между триггерами.
В асинхронном счетчике каждый последующий триггер
получает тактовый импульс от предыдущего триггера.
В синхронном счетчике все триггеры получают тактовый
импульс одновременно. В такой счетчик можно осуществить
синхронную (с тактовым импульсом) параллельную (в каждый
триггер) загрузку исходных данных. Дополнительно
введенные логические элементы управления позволяют сделать
процесс счета реверсивным, т. е. с приходом каждого тактового
импульса содержимое счетчика можно либо увеличивать,
либо уменьшать на единицу.
Сброс данных счетчика может быть асинхронным или
синхронным. Счетчики с переменным коэффициентом деления
позволяют на входах управления набирать заданный код.
Микросхемы типа ИЕ (ИЕ1, ИЕ2, ИЕ4...ИЕ11, ИЕ13...ИЕ19)
представляют собой различные варианты счетчиков,
построенных на триггерах.
Микросхема ИЕ1 представляет собой декадный делитель
на 10. Логическая структура счетчика ИЕ1 и его условное
обозначение приведены на рис. 2.63. Установка всех триггеров
в нулевое состояние осуществляется одновременной подачей
напряжения высокого уровня на входы 1 и 2, где поставлен
двухвходовый элемент И-НЕ, т. е. имеется два входа R для
синхронного сброса. Тактовые импульсы подают на вход 8 или 9
(при этом на другом входе должен быть высокий уровень)
или одновременно на оба входа, т. к. на тактовом входе тоже
поставлен элемент И-НЕ.
Микросхема ИЕ2 — это четырехразрядный
двоично-десятичный счетчик. Внутренняя структура, цоколевка и условное
обозначение приведены на рис. 2.64. Счетчик состоит из
четырех комбинированных триггеров типа J К- Первый триггер
может работать самостоятельно и образует делитель входной
последовательности импульсов с коэффициентом деления
Кя= 2. Тактовый вход первого триггера СО (вывод 14)
инверсный динамический, поэтому переключение триггера происходит
спадом входного импульса, а выход QO — вывод 12.
Остальные три триггера образуют синхронный делитель на пять
{Кл = 5). Тактовые входы С\ (вывод /) инверсные
динамические, управляются синхронно спадом входного импульса.
Счетчик имеет два входа R для синхронного сброса
(обнуления), это выводы 6 и 7, а также два синхронных входа
предварительной установки двоичного кода (1001 =9), выводы
2 и 3. Входы R и S с логикой 2И-НЕ на входе. Входы
синхронного сброса R1 и R2 запрещают действие импульсов по
всем тактовым входам и входам предварительной установки.
Импульс, поданный на вход R, производит сброс данных по
131

аз-гш
ИЕ1
1
2_
9
«
5
£72/Л7
j"
Рис. 2.63. Структура, условное
обозначение и цоколевка микросхемы
ИЕ1
П-пишанив) 7-ойщии
всем триггерам одновременно. Подача напряжения на входы
S1 и S2 запрещает прохождение тактовых сигналов, а также
сигналов от входов R1 и R2 на счетчик. На выходах
устанавливается код 1001 =9. Так как выход первого триггера
внутренне не соединен с последующими тремя триггерами, то
возможны три независимых режима работы.
Использование ИЕ2 как двоично-десятичного счетчика
с весом двоичных разрядов 8-4-2-1. В этом случае необходимо
вывод 12 (выход первого триггера) соединить с выводом /
(тактовым входом трех триггеров) внешней перемычкой.
Входная последовательность импульсов подается на тактовый
вход первого триггера (вывод 14). Временные диаграммы
его работы приведены на рис. 2.65. Режим работы ИЕ2 можно
проследить по таблице состояний (табл. 2.37) — это сброс
выходных данных в нуль, установка предварительного кода
1001 =9 и счет. В табл. 2.38 дается последовательность
двоично-десятичного счета в счетчике ИЕ2.
Использование ИЕ2 как счетчика-делителя входной частоты
на 10. Для этого необходимо вывод // (выход последнего
триггера) соединить с выводом 14 (тактовый вход первого
триггера) внешней перемычкой. Входная тактовая
последовательность подается на тактовый вход трех последующих
триггеров (вывод /), а выходная последовательность снимается
с выхода первого триггера (вывод 12). Она имеет вид меандра
(скважность равна 2). При использовании счетчика как
делителя на 2 и на 5 внешние перемычки не нужны.
Входная последовательность подается на тактовый вход
первого триггера (вывод 14), а выходная снимается с выхода
первого триггера (вывод 12).
132
UV1.1
14
4
7 *
"QC12
-$С1
R9
12
1
8_
11
5-питание; Ю-общий
Три последующих триггера
образуют делитель на 5.
Входная последовательность
подается на синхронный тактовый
вход трех триггеров (вывод /),
а выходная снимается с выхода
третьего триггера (вывод //).
Оба делителя работают
независимо.
Микросхема ИЕ4 — это
четырехразрядный двоичный
счетчик-делитель. Внутренняя
структура, цоколевка и условное
рис. 2.66. Счетчик состоит из
Рис. 2.64. Структура,
условное обозначение и цоколевка
микросхемы ИЕ2
обозначение приведены на
четырех //(-триггеров, образующих два независимых делителя
на 2 и на 6. Счетчик имеет два входа R для синхронного
сброса (обнуления), выводы 6 и 7. Входы R имеют на входе
логику И-НЕ. Тактовые входы инверсные динамические,
поэтому переключение триггеров происходит спадом тактового
импульса.
Чтобы получить делитель на 12, необходимо внешней
перемычкой соединить делители на 2 и 6, замкнув выводы
микросхемы 12 и /. Входную последовательность импульсов
необходимо подать на тактовый вход первого триггера (вывод 14).
При этом происходит одновременное деление на 2, 6 и 12
(выводы 12, 9, 8 соответственно).
133

Таблица 2.37.
Состояния счетчика ИЕ2
Входы
сфоса и установки
/?/
/
/
X
0
X
0
X
R2
/
/
X
X
0
X
О
S1
0
X
/
0
X
X
/
S2
X
О
1
X
0
0
X
Выходы
QO
0
О
/
Q1
0
0
О
Q2
0
0
О
Q3
0
0
/
Счет
Счет
Счет
Счет
Таблица 2.38.
Последовательность
двоично-десятичного счета в ИЕ2
Счет
0
1
2
3
4
5
6
7
8
9
Выходы
QD
0
1
0
1
0
1
0
1
0
1
Q1
0
0
1
1
О
0
1
1
0
0
Q2
0
0
0
0
1
1
1
1
0
0
Q3
0
0
0
0
0
0
0
0
1
1
СО
0123^5618901
Mi
Q1 л
Q2k
Q3.<
п
~-t
Рис. 2.65.
ИЕ2, ИЕ5
земенные диаграммы работы счетчиков
134
СО
14
R1
R2
CfL
Rf
R2
П
12
Q0
Ql
Q2
Q3
J
W3
J
rhc
It
10
e
•"CO
M
6,—.
C72
12_
1J_
L
8
S-питание; Ю-ойщцц
■he
■he
Ur
Рис. 2.66. Структура, условное
обозначение и цоколевка микросхемы
ИЕ4
Когда счетчик используют как делитель на 6 и 3 (выводы
8 и 9, 11 соответственно), то входную последовательность
импульсов подают на тактовые входы двух последующих
триггеров (вывод 1), а выводы 12 и / не соединяют.
Временные диаграммы работы ИЕ4 приведены на рис. 2.67,
состояния счетчика и последовательность счета даны в табл.
2.39 и 2.40.
Микросхема ИЕ-5 является четырехразрядным асинхронным
счетчиком. Внутренняя структура, цоколевка и условное
обозначение приведены на рис. 2.68. Счетчик состоит из четырех
//(-триггеров, образующих два независимых делителя на 2
и на 8. Счетчик имеет два входа R, объединенных по И-НЕ,
для синхронного сброса (обнуления), выводы 2 и 3. Тактовые
входы всех триггеров инверсные динамические, поэтому
переключение триггеров будет происходить спадом импульса.
Чтобы получить делитель на 16, необходимо внешней
перемычкой соединить делители на 2 и 8, замкнув выводы
микросхемы 12 и /. Входную последовательность импульсов
необходимо подать на тактовый вход первого триггера (вывод 14).
При этом происходит одновременное деление на 2, 4, 8 и 16
по выводам 12, 9, 8, 11, как показано на временных
диаграммах (рис. 2.65) и в табл. 2.41 состояний счетчика.
При использовании ИЕ5 как трехразрядного двоичного
счетчика (деление на 2, 4, 8) входную последовательность
135

DO
Щ
м,
w,
i
0
I
i
1
2
J
♦
5
0
——|
1
t
I—^
t
Г
t
Рис. 2.67. Временные диаграммы работы
счетчика ИЕ4
Таблица 2.40. После-
Таблица2.39. Состояния счет- довательность счета
чика ИЕ4
для ИЕ4
Входы
сброса
R1
1
0
1
0
R2
1
1
0
0
Выходы
Q0
0
Q1
0
Q2
0
Q3
0
Счет
Счет
Сче
т
Счет
0
1
2
J
4
5
6
7
8
9
10
11
Выходы
Q0
0
1
0
1
0
1
0
1
0
1
0
1
Q1
0
0
1
1
0
0
0
0
1
1
0
0
Q2
0
0
0
0
1
1
0
0
0
0
1
1
Q3
0
0
0
0
0
0
1
1
1
1
1
1
136
ао
п
Q1
Q2
QJ
It
С0-\
R1-
rte
14
$c~o
<C1
R2M
Ш-
RO
CT
5-питание\ 10-оо~ш,ии
Рис. 2.68. Структура,
условное обозначение и
цоколевка микросхемы
ИЕ5
Час
Таблица 2.41. Состояние
счетчика ИЕ5
Входы
сброса
R1
1
0
1
0
R2
1
1
0
О
Выходы
Q0
0
Q1
0
Q2
0
Q3
0
Счет
Счет
Счет
необходимо подать на тактовый вход второго триггера
(вывод /) и выводы 12 и / не соединять. С выходов (выводы
9, 8, 11) получим соответственно деление на 2, 4, 8. Первый
триггер можно использовать как двоичный элемент для
деления на 2 (вход СО, вывод 14, а выход QO, вывод 12).
Последовательность счета для ИЕ5 дана в табл. 2.42.
Микросхемы ИЕ6 и ИЕ7 представляют собой
четырехразрядные реверсивные счетчики с предварительной записью;
первый из них — двоично-десятичный, а второй — двоичный.
Десятичный счетчик отличается от двоичного внутренней
логикой (рис. 2.69), управляемой триггерами. Условное
обозначение и цоколевка этих счетчиков даны на рис. 2.69.
Особенностью данных счетчиков является их построение по
синхронному принципу, т. е. все триггеры переключаются
одновременно от одного тактового импульса. Тактовые входы: для
счета на увеличение Си (вывод 5) и на уменьшение Со (вывод
137

R -П
ИЕВ
ИЕ7
ВО
Л!
д2
т
\РЕ
R
г+/
г
С710
Q0
Q1
Q2
Ш
Щ
<«
J 15_
2 1
6 10
2_ 1ц
щ
VL
§Щ cult
ЯГ0Л C0^
DO
VI
V2
Ш
\Р£
R
стг
оо
Of
02
03
Ъ15
<0
А.
2_
6_
JL
13 —
IG-питанце; 8-общии
Рис. 2.69. Структура, условное
обозначение и цоколевка микросхем ИЕ6, ИЕ7,
их временные диаграммы работы
4) — раздельные, прямые динамические. Поэтому состояние
счетчика будет изменяться по фронту тактового импульса.
Направление счета (увеличение или уменьшение на единицу)
определяется тем, на какой из тактовых входов (вывод 5 или
4) подается положительный перепад. В это время на другом
тактовом входе следует зафиксировать высокий уровень
напряжения.
138
Установка счетчиков в нулевые состояния осуществляется
подачей на вход сброса R высокого уровня напряжения, так
как вход R прямой статический.
Входы разрешения параллельной загрузки FE инверсные
статические, поэтому управляющим сигналом является низкий
уровень напряжения. Для предварительной записи
определенного числа в счетчик необходимо подать его двоичный код
на входы D1...D4_ (в ИЕ6 от 0 до 9, а в ИЕ7 от 0 до 15). Для
этого на вход РЕ необходимо подать низкий уровень (на
входах Си и CD — высокий уровень, а на входе R — низкий).
Счет начнется с записанного числа по импульсам низкого
уровня, подаваемым на вход Си или Со. Информация на выходе
изменяется по фронту тактового импульса. При этом на втором
тактовом входе и на входе РЕ должен быть высокий уровень,
а на входе R — низкий, состояние входов D безразлично.
Одновременно с каждым десятым (шестнадцатым) на входе Си
импульсом на выходе ТСи, вывод 12, появляется повторяющий
его выходной импульс, который может подаваться на вход Си
следующего счетчика. В режиме вычитания одновременно
с каждым импульсом на входе CD, переводящим счетчик в
состояние 9 (15), на выходе ГС^вывод 13, появляется выходной
импульс. То есть от выводов ТСи и TCD берутся тактовые сигналы
переноса и заема для последующего и от предыдущего
четырехразрядного счетчика. Дополнительной логики при
последовательном соединении этих счетчиков не требуется: выводы
ТСи и ТСо предыдущей микросхемы присоединяются к
выводам Си и Со последующей. Однако такое соединение
счетчиков ИЕ6 и ИЕ7 не полностью синхронное, т. к. тактовый
импульс на последующую микросхему будет передан с
двойной задержкой переключения логического элемента ТТЛ.
Входы предварительной записи РЕ и сброса R при
каскадном соединении ИС объединяются в отдельные шины.
Следовательно, счетчики можно переводить в режимы
сброса, параллельной загрузки, а также синхронного счета на
увеличение или уменьшение. Диаграммы работы счетчиков
приведены на рис. 2.70, а состояния счетчиков даны в табл
2.43, 2.44.
Микросхема ИЕ8 — делитель частоты с переменным
коэффициентом деления. Структура счетчика, его цоколевка и
условное обозначение приведены на рис. 2.71. ИЕ8 включает
шестиразрядный счетчик (шесть триггеров) и логическую схему,
обеспечивающую выдачу на вход триггеров заданного числа
импульсов. Счетчик имеет прямой Q и инверсный Q выходы,
а также выход переноса Свых (после подсчета 63-го импульса),
сходная последовательность импульсов с частотой /вх подается
на прямой динамический вход С (активный перепад-фронт
импульса). Максимальный коэффициент деления КА = 64.
139

Таблица 2.42.
Последовательность счета
для ИЕ5
Счет
0
1
2
J
4
5
6
7
д
9
10
11
12
13
14
15
Выводы
Q0
0
1
О
1
0
1
0
1
0
1
0
1
0
1
0
1
Q1
0
0
1
1
0
0
1
1
0
0
;
/
0
0
1
1
Q2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
GJ
0
О
0
0
0
О
0
0
1
1
1
1
1
1
1
1
Для уменьшения /Сд служат шесть входов поразрядного
разрешения Е0...Е5. Выходную частоту последовательности при
подаче на вход С последовательности из 64 импульсов можно
рассчитать по формуле:
fBHX = fBX/64(£5 • 25 + Е4 • 24 + Е3 • 23 + Е2 ■ 22 +
+ £/•2'+ £02°),
где коэффициенты EL могут принимать значение 1 или 0.
Следовательно, в зависимости от комбинации напряжений
ИЕБ
На уменьшение
• науйелцчение
1
15
14
П
13
&3Z
_ Z
3
ч-
1
1 Ч
5
6
ft"
7
^ Ь
' 10
■ 1
S-
9
Л
8
ИЕ7
Рис. 2.70. Диаграммы работы
счетчиков ИЕ6, ИЕ7
140
Таблица 2.43. Состояния счетчика ИЕ6
Режим
работы
Сброс
Параллельная
загрузка
Счет на увеличение
Счет на уменьшение
Входы
R
1
/
0
0
0
0
0
0
С
X
X
0
0
0
0
?
1
Са
X
X
X
X
0
1
t
/
с*
0
/
0
/
X
X
/
t
DO
X
X
0
0
/
/
X
X
П1
X
X
0
0
X
X
X
X
DZ
X
X
0
О
X
X
X
X
т
X
X
О
0
1
1
X
X
Выходы
QO
0
0
0
0
Q1
0
0
0
0
Q2
0
0
0
0
Q3
0
0
0
0
Q = D
п п
n n
Счет на увеличение
Счет науменьшение
ч
1
1
1
1
О
1
/
1
ч
0
/
0
1
1
/
/
;
Таблица 2.44. Состояния счетчика ИЕ7
Режим
радоты
Сброс
Параллельная
загрузка
Счет на уделичение
Счет на уменьшение
Влодд/
R
1
1
0
0
0
0
0
0
с
X
X
0
0
0
0
1
!
с
и
X
X
X
X
0
1
t
7
4
0
1
0
1
X
X
1
\
во
X
X
0
0
/
I
X
X
т
X
X
0
0
1
1
X
X
т
X
X
0
0
1
1
X
X
DJ
X
X
0
0
1
1
X
X
Выходы
QD
0
0
0
0
1
1
Q1
0
0
0
0
1
/
Q2
0
0
0
0
1
1
QJ
0
0
0
0
/
/
Cvea? на увеличение
Счет на уменьшение
ТСо
J
/
1
1
0
1
/
/
тс*
0
/
0
1
/
/
/
/
логических уровней на входах Е0...Е5 на выходах Q и
Q (выводы 5 и 6) получим 1, 2, 4, 8, 16, 32 положительных
или отрицательных импульса или любую их сумму. На вход
разрешения £/ (вывод //) и на вход S (вывод 10) должны
быть поданы напряжения низкого уровня, разрешающие счет.
На выходе разрешения счета (переноса), вывод 7, получим
отрицательный импульс после подачи последовательности из
64 импульсов. Общий сброс с остановкой деления
осуществляется подачей напряжений высокого уровня на вход R
(вывод 13). Для последовательного соединения счетчиков ИЕ8
служит вход СЕР (наращивание). Если сигнал СЕР = 0,
141

сш
16-питание) 8-ойщии
Рис. 2.71. Структура,
условное обозначение и
цоколевка микросхемы
ИЕ8
на выходе Q установится напряжение высокого уровня.
В табл. 2.45 приведены состояния счетчика ИЕ8.
Микросхема ИЕ9 — четырехразрядный двоично-десятичный
синхронный счетчик. Структурная схема, цоколевка и условное
обозначение микросхемы приведены на рис. 2.72, 2.73, а
временные диаграммы работы на рис. 2.74. Структурная схема
счетчика состоит из однотипных четырех разрядов, в которых
в качестве запоминающего элемента используется триггер
с внутренней задержкой. Счетчик запускается положительным
142
Таблица 2.45. Состояния счетчика ИЕ8
входы
R
1
0
0
0
0
0
0
0
0
0
0
Е1
X
0
О
0
0
0
0
0
0
0
О
S
1
0
О
0
0
0
0
0
0
0
0
Е5
X
0
О
0
О
0
О
1
1
1
1
£4
X
0
О
0
О
0
1
О
1
0
1
ЕЗ
X
0
О
0
0
1
0
О
/
1
1
Е2
X
О
0
0
1
0
О
0
1
О
1
Е1
X
О
О
1
О
0
О
0
1
О
1
ЕО
X
О
1
О
0
0
О
0
1
0
/
Й
X
64
64
64
64
64
64
64
64
64
64
СЕР
1
1
1
1
1
1
1
1
1
1
0
Выходы
Число

импульсов
а
0
О
1
2
4
8
16
31
63
40
1
Q
/
/
;
2
4
8
16
31
63
40
63
/
/
/
/
/
/
;
/
/
/
/
перепадом тактового импульса, подаваемым на вход
синхронизации С, т. е. вход С прямой динамический.
Сброс всех триггеров в нулевое состояние асинхронный
по общему входу сброса R, т. е. осуществляется напряжением
низкого уровня, независимо от сигналов, действующих на
входах С, РЁ, СЕР и СЕТ.
Счетчик устанавливается в предварительное состояние при
наличии на входе параллельной загрузки РЕ напряжения
низкого уровня. В этом случае разрешена подача сигналов
на триггер через входы предварительной установки D0...D3
в момент прихода положительного перепада на вход С.
Счетчик ИЕ9 полностью программируемый, так как на каждом
из его выходов можно установить требуемый логический
уровень. Такая предварительная установка осуществляется
синхронно с положительным перепадом тактового импульса
и не зависит от того, какой уровень подан на входы
разрешения счета СЕР и СЕТ. Для синхронного каскадирования мик-
143

РЕ СЕР СЕТ
Рис. 2.72. Структура счетчика ИЕ9
росхема ИЕ9 имеет два входа разрешения: СЕР
(параллельный) и СЕТ (вспомогательный), а также выход ТС
(окончание счета). Счетчик считает тактовые импульсы, если на
входах СЕР и СЕТ присутствует напряжение высокого
уровня. Вход СЕТ последующего счетчика соединяется с выходом
ТС предыдущего счетчика. На рис. 2.75 приведена схема
соединения четырех микросхем ИЕ9 в 16-разрядный счетчик.
Особенности работы счетчиков ИЕ9 [1]:
не допускаются отрицательные перепады напряжения
на входах СЕР и СЕТ, если на входе С присутствует
напряжение низкого уровня;
нельзя подавать положительный перепад на вход РЕ,
144
/^-питание; 8-ойш,ий
Рас. 2.73. Условное
обозначение и цоколевка
микросхемы ИЕ9
Рис. 2.74. Временные
диаграммы работы счетчика ИЕ9
РЕ
т
В2
т
I цтгглл пппп птии^
СЕР
СЕТ
Q1
Q2
Q4
ГС[
JZ
-*-t
-*-t
JO
-э-±
:d j—i н n
->ы- ■
ZILJJ
JZ1
H-
-»-1
■J l ,Г~1.
-»-£
/ 2
I 7\8 \9 0 f 2 J\
Счет Запрет счета
Исходное состояние Выходов в нуле
Предварительная установка на выходах
ш.ш.т-семь
M'J?f2 VU-38
т-т
т-до
тантС
СЕТ ТС
С
1
t
~жг таг Twr \wr х
^Q15-Q12 ^^Ш1-08 'KJrQ7-QH ^^пч-пп &
Q3-Q0 ^
Рис. 2.75. Схема соединения (наращивания) счетчиков
если на входе С присутствует напряжение низкого уровня,
а на входах СЕР и СЕТ—высокого;
можно изменять сигналы на входах СЕР и СЕТ, если на
входе С присутствует напряжение низкого уровня;
когда на входе РЕ присутствует высокий уровень
напряжения, а на входах СЕР и СЕТ — низкий уровень (не
используем), то при подаче положительного перепада на вход С на
выходах счетчика появится код, набранный на входах D0...D3;
запуская входы СЕР и СЕТ напряжениями высокого
уровня во время, когда на входе С присутствует низкий уровень,
145

Таблица 2.46. Состояния счетчика ИЕ9
Режим
работы
Cdpoc
Параллельная
загрузна
Счет
Хранение
Входы
R
О
1
1
1
;
/
с
X
t
\
t
X
X
СЕР
X
X
X
;
о
X
СЕТ
X
X
X
/
X
0
РЁ
X
О
О
1
1
1
D
X
О
1
X
X
X
Выходы
%
О
О
;
Счет
«а
Q
п
ТС
О
О
1
1
1
1
на выходах счетчика получим наложение внутреннего кода
и кода загрузки;
если на входы СЕР, СЕТ и РЕ поданы положительные
перепады, а на входе С действует напряжение низкого уровня,
то с приходом положительного перепада на вход С выходной
код счетчика изменится на последующий;
на выходе ТС появится напряжение высокого уровня, если
выходной код счетчика 1001=9, а на входе СЕТ появится
напряжение высокого уровня.
Режим работы счетчика ИЕ9 можно выбрать из табл. 2.46.
Микросхема НЕЮ—четырехразрядный двоичный
синхронный счетчик, аналогичный по структуре ИЕ9. Логическая
структура ИЕ10, его цоколевка и условное обозначение
приведены на рис. 2.72, 2.76. В отличие от ИЕ9 в счетчике ИЕ10
сигнал окончания счета ТС появится тогда, когда на всех
выходах уровни окажутся высокими (код 1111 = 15). Для
построения синхронных многокаскадных счетчиков на основе
ИЕ10 можно воспользоваться схемой, приведенной на
рис. 2.75. ./ ' "i'u
Микросхемы ИЕН, ИЕ13, ИЕ18 — это четырехразрядные
двоичные синхронные счетчики. Логическая структура,
цоколевка и условное обозначение приведены на рис. 2.76. В
отличие от ИЕ10 эти счетчики имеют синхронный вход сброса
данных SR (вывод /). Табл. 2.47 дает состояния счетчиков.
Перед синхронным сбросом, согласно таблице состояний, на
вход SR подается напряжение низкого уровня. С этого момента
другие входы управления не действуют. Вход SR активный,
он сбрасывает данные только во время положительного пере-
146 -ч, ( 30 Щ '*+ ;У- -<; T/C-Lt "' ^
7
9
10
СЕР
>РЕ
СЕТ
Ц2
Q3
12
11
Рис. 2.76. Структура,
условное обозначение и цоколевка
микросхем ИЕ10, ИЕН,
ИЕ13. ИЕ18
147

Таблица 2.46. Состоя*
Решим
работы
Cdpoc
Параллельная
загрузна
Счет
Хранение
на выходах счетчикг
и кода загрузки; _. .. ._ __
если на входы С
перепады, а на входе
то с приходом полож
код счетчика изменит
на выходе ТС поя
выходной код счетчи
напряжение высокого
Режим работы сче ~~ ~~ ~ - -
Микросхема ИЕ1С
ный счетчик, аналог
структура ИЕ10, его
ведены на рис. 2.72,
сигнал окончания с1
выходах уровни окг
построения синхронн
ИЕ10 можно восп
рис. 2.75. J
Микросхемы ИЕ1
двоичные синхронный
левка и условное обе
чие от ИЕ10 эти с
данных SR (вывод
Перед синхронным с
вход SR подается напряжение низкого уровня. С этого момента
другие входы управления не действуют. Вход SR активный,
он сбрасывает данные только во время положительного пере-
146 '. >r. tA,r., >..-. /-'.. .^г,Т.о :"' 7
50 И/Г*
РЕ СЕР СЕТ SR С
1 I
А
3__
4
7
д
—1
10
ИЕЮ,ИЕИ, ИЕ13,ИЕ(8
>Я?
>с
во
т
№
СЕР
)РЕ
СЕТ
СТ2
ТС
Q0
Q1
Ц2
Q3
15_
1L
12
Рис. 2.76. Структура,
условное обозначение и цоколевка
микросхем ИЕ10, ИЕН,
ИЕ13. ИЕ18
147

Таблица 2.47. Состояния счетчиков ИЕН, ИЕ13, ИЕ18
Режим
радоть/
Сброс
Параллельная
загрузка
Счет
Хранение
В коды
SR
0
1
1
;
;
/
с
t
t
t
f
X
X
СЕР
X
X
X
/
0
X
СЕТ
X
X
X
/
X
0
РЕ
X
0
0
1
/
/
п
X
0
1
X
X
X
Выходы
%
О
0
/
Счет
Qn
п
ТС
0
0
1
1
1
1
<
6
¥
10
3
11
13
1
<
>со
>£/
ПО
VI
V2
ВЗ
R
>Р£
И Eft, И£15
СТЮ
Q0
Ш
Ш
®
5
9
2
12
17-питание; 7~odu(Ud
Рис. 2.77. Структура, условное
обозначение и цоколевка микросхем
ИЕН, ИЕ15
148
пада (по фронту) тактового импульса. Причем низкий уровень
напряжения на входе SR необходимо зафиксировать до прихода
тактового импульса на вход С.
Микросхема ИЕ14 — это асинхронный десятичный счетчик.
Логическая структура, цоколевка и условное обозначение
счетчика ИЕН приведены на рис. 2.77. Он состоит из четырех
триггеров с задержкой. Причем первый триггер не соединен
с остальными и образует делитель на 2, а остальные три
триггера образуют делитель на 5. Оба делителя имеют отдельные
инверсные динамические тактовые входы: СО (вывод 8) и
С\ (вывод 6), поэтому состояния счетчика меняются по
отрицательному перепаду (спаду) тактового импульса. Выход
первого триггера имеет повышенную нагрузочную способность.
Режимы работы счетчика и последовательность счета
представлены в табл. 2.48 и 2.49. В таком счетчике возможно
получить две последовательности счета (два режима).
Двоично-десятичную выходную последовательность можно
получить, если внешней перемычкой соединить выход первого
триггера QO (вывод 5) и тактовый вход С\ (вывод 6), а на
тактовый вход СО первого триггера подать входную
последовательность импульсов.
Если требуется поделить входную частоту в 10 раз и
получить при этом выходной симметричный меандр (скважность
2), то необходимо соединить внешней перемычкой выход
четвертого триггера Q3 (вывод 12) с тактовым входом первого
триггера СО (вывод 8), а входную последовательность подать
на второй тактовый вход С\ (вывод 6). Тогда на выходе
первого триггера Q0 получим прямоугольные импульсы с частотой
/вх/Ю и скважностью 2.
Вход сброса R асинхронный, инверсный статический,
поэтому активный уровень — низкий. Если R=0, запрещена
работа всех входов счетчика, а на всех выходах будет низкий
уровень напряжения.
Если на вход разрешения параллельной загрузки РЕ
подать напряжение низкого уровня, то тактовые входы СО и С\
не действуют, а данные (предварительный код),
присутствующие на входах D0...D3, синхронно загружаются в триггеры.
Если коды на входах D0...D3 постоянно изменять, то они будут
отображаться на выходах, если на вход РЕ подавать
напряжение низкого уровня. Счетчик отображает входной код.
Микросхема ИЕ15 — асинхронный двоичный счетчик.
Логическая структура, цоколевка, условное обозначение приведены
на рис. 2.77. Он состоит из четырех триггеров. Если выход
первого триггера не соединен с другими триггерами, можно
осуществить два режима работы.
В режиме четырехразрядного двоичного счетчика входные
тактовые импульсы должны подаваться на тактовый вход СО
149

Таблица 2.48. Состояния счетчика
ИЕН
Режим
работы
Сброс
Параллельная
загрузив
Счет
входы
R
0
1
1
/
РЕ
X
О
0
/
с
X
X
X
/
в
п
X
О
1
X
Выход
Q*
0
0
1
Счет
Таблица 2.49. Последовательность счета для ИЕН
Двоично - десятичная
Число
О
1
2
3
4
5
6
7
8
9
Q3
0
О
О
О
О
0
О
О
1
1
Q2
0
О
О
О
1
1
1
1
0
О
Q1
О
О
1
7
О
О
1
1
0
О
QO
О
/
О
1
О
1
0
/
0
1
Симметрия
Число
О
1
2
3
4
5
6
7
8
9
QO
0
О
0
О
О
1
/
;
/
/
Q1
0
о
о
о
1
о
О
О
О
1
02
О
О
/
/
О
О
О
1
1
О
Q3
О
/
О
/
О
О
1
О
/
О
первого триггера, а его выход Q0 (вывод 5) необходимо
соединить внешней перемычкой со вторым тактовым входом
С/ (вывод 6). Тогда одновременное деление на 2, 4, 8 и 16
выполняется по выходам Q0...Q3.
В режиме трехразрядного двоичного счетчика входные
тактовые импульсы подают на вход С/. Первый триггер можно
использовать для деления на 2.
Микросхемы ИЕ16 и ИЕ17 — четырехразрядные,
синхронные, реверсивные счетчики. ИЕ16 — это декадный,
двоично-десятичный счетчик, а ИЕ17 — двоичный счетчик.
Логическая структура, цоколевка и условное обозначение приведены
на рис. 2.78. Счетчик ИЕ16 имеет другую логику управления
150
Г
L
£_
<+_
£_
6_
7_
9_
10
ИЕ16, ИЕ17
%
ВО
U1
D2
Ж
>СЕР
'РЕ
СЕТ
CT2/W
ТС
15
JL
JL
12_
11
W-питание; 8-общив
Рас. 2.78. Структура, условное
обозначение и цоколевка микросхем ИЕ16,
ИЕ17
151

Таблица 2.50. Состояния счетчиков ИЕ16 и ИЕ17
Режим
радоты
Параллельная
загрузни
счет на
увеличение
Счет на
уменьшение
Хранение
Входы
С
\
1
t
t
t
t
v/в
X
X
;
0
X
X
CEP
X
X
0
0
1
X
CET
X
X
0
0
X
/
P£
0
0
1
/
/
/
27
n
0
1
X
X
X
X
Выходы
Q
n
0
1
Увеличение
Уменьшение
%
Qn
ТС
/*
1*
7*
/*
;*
/
Примечание -. __
7 Zzl обозначен низкий уровень на входе ТС, если на вход
СЕТ подан низкий уровень напряжения, а счет занончен.
и ускоренного переноса. Принцип работы этих счетчиков
полезно сравнивать с работой счетчиков ИЕ6 и ИЕ7.
Тактовый вход С у данных счетчиков прямой
динамический, поэтому переключение будет происходить
положительным перепадом (фронтом) тактового импульса.
Вход параллельного разрешения загрузки данных РЕ,
подготовленных на входах D0...D3, инверсный статический,
поэтому управляющий (активный) уровень — низкий.
Имеются два входа каскадирования: СЕР — параллельное
разрешение счета; СЕТ — трюковой вход разрешения счета.
Активные уровни входов — низкие.
Для переключения направления счета счетчика служит вход
U/D (больше/меньше). Счет возрастает, если на входе
U/D присутствует напряжение высокого уровня. Если на вход
U/D подано напряжение низкого уровня, то содержимое
счетчика будет уменьшаться. После окончания счета на выходе
ТС появляется напряжение низкого уровня.
Предварительная установка счетчика происходит независимо
от логических уровней, присутствующих на входах СЕР и
СЕТ. Если на вход РЕ дать напряжение низкого уровня, то
счет прекращается и с приходом очередного положительного
перепада на вход С в счетчик будут записаны данные от
входов D0...D3.
Режимы работы счетчиков можно установить по табл. 2.50.
152
С-
и/в-
РЕ-
РЕ
и/л
СЕР
{ СЕТ
Л
РЕ
U/B
set
¥
СЕР
СЕТ
Г
&
л
тс
РЕ
и/в
BV2
¥
СЕР
СЕТ
&
ш
виз
Ъ
РЕ
№
, С
ТСП¥г
ik
Л
СЕТ
ТС
77// V
Рис. 2.79. Схема соединения счетчиков ИЕ16, ИЕ17
И ЕЮ
Ц
?/?
13 >.
12
СТ2
СТ2
QO
Q1
Q2
Q3
QO
01
Q2
Q3
11
10
7- О/Тщим. ;
Н-питаниь
Рис. 2.80. Условное
обозначение и цоколевка
микросхемы ИЕ19
Таблица 2.51. Состояния
счетчика ИЕ19
Число
входных
импульсов
X
О
1
2
3
4
5
6
7
8
9
70
//
12
13
14
IS
Вход
R
/
О
О
0
О
О
0
О
0
О
О
О
О
О
о
О
0
выходы
Q3
О
О
О
0
О
О
0
О
О
1
1
1
1
1
1
1
1
Q2
О
О
О
0
О
1
1
1
1
О
О
О
О
1
1
1
1
Q1
О
О
О
1
1
О
О
1
1
0
О
1
1
О
О
1
1
QO
О
О
1
О
1
о
1
0
1
0
1
О
1
О
1
О
/
153

Таблица2.52. Основные параметры
Тип
микросхемы
1
У°вых,
не более
В
2
1/'вых.
не менее
В
3
счетчиков
/°вх.
не более
мА
4
' вх»
не более
мА
5
' пот»
не более
мА
6
' ПОТ,
не более
мА
7
'пот.
не более
мА
8
/1.0
'ЗД.р'
не более
НС
9
/0.1
'зд.р,
не более
НС
10
'вх.проб-
He более
мА
11
1,
не менее
МГц
12
Л раз
-
13
155ИЕ11
К155ИЕ1 J
133ИЕ2)
Н133ИЕ2/
134ИЕ2)
КР134ИЕ2/
155ИЕ2)
К155ИЕ2 \
KM155HE2J
К555ИЕ2
133ИЕ4
155ИЕ4^
К155ИЕ4 >
КМ155ИЕ4)
133ИЕ5)
Н133ИЕ5/
134ИЕ5\
K134HE5J
155ИЕ5^
К155ИЕ5>
КМ155ИЕ5)
0,4 2,4 —1,6
0,4
0,3
0,4
0,5
0,4
0,4
0,4
0,3
0,4
2,3...
2,4
2,3...
0,04
60 — — —
2,4 -(1,6...6,4) 0,04...0,16 46 —
0,18...1,08
0,012.
2.6 «.'»•■•*.«» о,072
2,4 — (1.6...3.2) 0,04...0,16 53
2.7 —(0,4...3,2) 0,02...0,08 15
2,4 — (1.6...6.4) 0.04...0Л6 44
2,4 -(1,6...6,4) 0,04...0,16 51
7,25 —
;i,6...3,2) 0,04...0,08 46
0,16...0,36
0,012...
6,6
2,6 - ——.— 0,024
2,4 -(1,6...3,2) 0,04...0,08 53
100
160...
400
100
50
100
100
135
600
800
135
100
160.
400
100
48
100
100
135
600
800
135
1,0
1,0
1,0
10
10
10
10
1^Ш^^//^М
1
2
3
4
5
6
7
8
9
10
Продолжение
п
12
табл. 2.52
13
533ИЕ5
К555ИЕ5
133ИЕ6
155ИЕ6 ^|
К155ИЕ6 \
КМ155ИЕ6 J
533ИЕ6
К555ИЕ6
1533ИЕ6
133ИЕ7
155ИЕ7)
К155ИЕ7 \
КМ155ИЕ7 J
533ИЕ7
К555ИЕ7
1533ИЕ7
133ИЕ8
155ИЕ81
К155ИЕ8}
KM155HE8J
155ИЕ9]
К155ИЕ9/
533ИЕ9
КМ555ИЕ9
1533ИЕ9
0,4
0,5
0,4
0,4
0,4
0,48
0,4
0,4
0,4
0,4
0,48
0,4
0,4
0,4
2,5
2,7
2,4
2,4
2,5
2,9
2,5
2,4
2,4
2,5
2,9
2,5
2,4
(0,4...1,6) 0,02...0,04 15 —
(0,4...1,6) 0,02-0,04 15 —
— 1,6 0,04 89 —
-1,6
0,04
-0,4 0,02
-0,4 0,02
(0,2...0,6) 0,02...0,06
-1,6 0,04
-0,4 0,02
— 0,4 0,02
1( —0,2)1 0,02
-(1,6...3,2) 0,04...0,08
102
31
31
22
89
31
31
22
120
2,4 -(1,6.,.3,2) 0,04...0,08 120 — —
0,4 2,4 -(1,6.-3,2) 0,04...0,08
0,4 2,5 -(0,4.-0,8) 0,02.-0,04
0,5 2,5 -0,4 0,02
0,4 2,5 I (-0,2)1 0.02...0.04
101
32
32
94
31
31
/и
70
40
40
47
47
35
47
/и
70
40
40
40
40
20
40
—
—
1,0
_
0,1.-0,3
—
—
—
—
—
—
—
fпот ср —
= 83 мВт
—
10
10
10
—
—
10
47
33
35
38
47
47
42
33
40
40
38
30
30
35
0,1
[,0 —
1,0
10
10
10
10
21
31
30 0,1...0,2

05 СЧ
о" о"
—. h- —« ю оо h- —• ю to сч ю сч lo —'О
•*f<ro ю ^ ^ со ю ^ сч —< сч —• со со со
ZJO
1
о
p
сч'
о
о
_ —. LO
im (M со
■ч)< ■* со
о о о
ооо
СЧ СЧ СЧ
ооо
ооо
СЧ СЧ
о" о"
О О LO О О О
сч сч о"
о о
о" о"
оо оо оо
счсч lo •
: : 'Ч ^
о" о" I р" о" о'
оо ^
счсч' —-
lo ООО
°. : : :
о сч сч сч
о о о,
о' с" о"
сч'сч"
Ю ^
о о
сч'
LO
о
1П_ Ю^ h-__
сч" сч" сч"
■* ^ lO
ооо
LO h- lO^ h-_ lO^ h- ^ h-
сч" сч" сч" сч" сч" сч" сч" сч"
Tf uq_ Ю^ tJi lO
о" о" о" о" о"
h-.^ LO^ h-_
сч" сч" сч"
LO ^ • LO
о" о" 5 о
ОО ОО О — СО 'fTfriTfri
— со
со со
LO LO
Он
И И
ss
LO LO
LO LO
LO LO
www
SSS
со со lo
со со lo
„ LO LO LO
Ш Щ И
lo со со
lo со со
Tf Tf lC f-< lOlO ^C ^ С OOOOC^
SS S щ SS Spj Spj SSS
со lo
CO Ю
Ю Ю
CO "-^
lo —<
со ю
со ю
Ю lO
S
lo —;
S
LO -Г
LO CO lO
lo CO lO
lo lO LO
156
Схема соединения счетчиков приведена на рис. 2.79.
Счетчик ИЕ16 заканчивает счет на увеличение, когда на
выходах будет код 1001=9, а ИЕ17 — при коде 1111 = 15.
Счет на уменьшение происходит до нуля.
Микросхема ИЕ19 содержит два одинаковых
четырехразрядных счетчика с индивидуальной синхронизацией и сбросом
(рис. 2.80). Каждый из четырехразрядных счетчиков имеет
инверсный динамический вход синхронизации С и инверсный
статический вход сброса R. Если на вход сброса R подать
напряжение высокого уровня, то счетчик по всем выходам
устанавливается в нулевое состояние (низкий уровень
напряжения). Когда на вход R подано напряжение низкого уровня,
то с приходом на вход С отрицательного перепада (спада)
тактового импульса начнется режим счета (табл. 2.51).
Основные параметры счетчиков приведены в табл. 2.52.
2.9. Мультиплексоры
Мультиплексор — устройство, осуществляющее
преобразование параллельных цифровых кодов в последовательные.
Цифровые многопозиционные переключатели, или
коммутаторы, называют мультиплексорами. Они позволяют
коммутировать (передавать) сигналы от нескольких генераторов
цифровой информации в единственный выходной провод
(шину).' Для этого необходимо выбрать соответствующий
вход. Мультиплексоры способны выбирать (селектировать)
определенный канал, поэтому иногда их называют
селекторами или селекторами-мультиплексорами. Например, для
передачи на выход данных от девятого канала следует установить
код адреса 1001. Число входов может быть шестнадцать
(16), а выход один.
Рассматриваемые мультиплексоры КП (КП1, КП2, КП5,
КП7, КП8...КП19) различаются по числу входов, по способам
адресации, наличием дополнительных входов разрешения
и различных выходов (прямых и инверсных).
Микросхема КП1 — это селектор-мультиплексор на 16
каналов со стробированием. Его структура, цоколевка, условное
обозначение приведены на рис. 2.81. Данный мультиплексор
представляет собой 16-позиционный переключатель, имеющий
на выходе инвертор. Он позволяет с помощью четырех
адресных входов выбора SO...S3 передать данные, поступающие
на один из информационных входов Л...116, в выходной провод
У. Имеется дополнительный вход разрешения Е с активным
низким уровнем напряжения.
Если на вход разрешения Е подать напряжение высокого
уровня, то на выходе У появится высокий уровень независимо
от сигналов, действующих на входах П...116, и кода на адрес-
157

ИП1
8
7
6
i>
a
A
2
1
2d
22
21
20
19
W
17
16
9 ,
15
/¥
13
11
if
12
ГЗ
19
Г.Г
re
17
T8
Li
no
m
m
m
m
m
m
\b
so
Sf
s?
S3
MS
У
2t~ питание;
12- о&цш
13 Ml
S2 S3
Рис. 2.81. Структура, условное обозначение и цоколевка
микросхемы КП1
ных входах SO...S3. Напряжение низкого уровня, поданное
на вход Е, разрешает прохождение данных от входов 11...116
в зависимости от кода на адресных входах. Состояния
мультиплексора КП1 приведены в табл. 2.53.
Микросхема КП2 — это двойной четырехвходовый
селектор-мультиплексор, имеющий общие адресные входы выбора
SO и 5/. Логическая структура, цоколевка и условное
обозначение приведены на рис. 2.82. Каждый из мультиплексоров
имеет по четыре информационных входа 11а...14а(11в--14в)
158
Таблица 2.53. Состояния мультиплексора КП1
Входы
S3
X
0
0
0
0
0
0
0
0
S2
X
0
0
0
0
1
1
1
1
57
X
0
О
/
/
0
0
J
/
so
X
0
/
0
1
0
1
0
1
£
1
0
О
0
0
0
0
О
0
Выход
У
/
/7
12
13
14
15
18
17
18
S3
1
1
1
1
1
1
1
1
Вх
S2
0
0
0
О
1
1
1
!
оды
57
0
0
1
/
0
0
1
1
SO
0
1
0
1
О
1
0
1
ё
0
о
0
0
0
о
О
О
Выход
У
13
I/O
111
112
113
114
1т
116
и собственный вход разрешения Еа(Ев) с активным низким
уровнем напряжения, выход прямой Ya(YB). Входы разрешения
можно независимо использовать для стробирования выходов:
если на вход £а(£в) дать напряжение высокого уровня, то
логический уровень на выходе Ya(YB) будет низким независимо
от сигналов, действующих на информационных и адресных
входах.
Если на вход Еа(Ев) подать напряжение низкого уровня,
то в соответствии с кодом, набранным на адресных входах
SO и S/, разрешается работа только одного из
информационных входов каждого селектора-мультиплексора. Табл. 2.54 дает
состояния мультиплексора. То есть микросхема КП2
представляет собой четырехпозиционный переключатель на два
направления, управляемый по двум адресным входам выбора,
и функционирует согласно логическому уравнению:
Y = Ё {II Si SO + I2S1S0 + I3S1S0 + I4S1S0).
Мультиплексор КП2 кроме обычных применений дает
возможность:
автоматического распределения сигналов с любого
информационного канала;
выбора одного из информационных каналов;
реализации логической функции
параллельно-последовательного кодопреобразователя;
159

"H
15 (
5
£_.
£__
J
iL.
//_
•?
/£__
/4
г
^?
^
//
12
и
14
Т1
и
и
п
so
S1
КП2, МП 12
MSA
MSB
Y
У
16-питание; 8-абщий
Рис. 2.82. Структура, условное обозначение и цоколевка микросхем
КП2, КП12
Таблица 2.54. Состояния
мультиплексора КП2
Выбор
входа
so
X
0
0
1
1
О
О
1
1
S/
X
0
О
0
О
1
1
1
1
входы
Е
1
0
О
0
О
О
О
О
0
11
X
0
1
X
X
X
X
X
X
12
X
X
X
0
1
X
X
X
X
И
X
X
X
X
X
0
1
X
X
/4
X
X
X
X
X
X
X
0
1

выход
Y
0
0
1
О
1
0
1
0
1
160
кп5, кто
(6)5
№
3
2
1
(14)13
(13)12
(12)11
10
9
8
11
12
13
В
15
16
17
18
SO
S1
S2
MS
V<
6J7I-
(1)14-питание; 7(п)-ойщий
Рис. 2.83. Структура, условное
обозначение и цоколевка микросхем КП5,
кпю
осуществления мультиплексирования с N линий на 1;
выполнения каскадирования с N линий на п с помощью
стробирования, позволяет также служить функциональным
генератором от трех переменных /, А, В.
Микросхемы КП5 и КП7 представляют собой восьмика-
нальные мультиплексоры без стробирования и со стробиро-
ванием. Логическая структура, цоколевка и условное
обозначение микросхем KJI5 и КП7 приведены на рис. 2.83, 2.84.
Мультиплексор КП7 отличается от КП5 дополнительным
входом разрешения Е (активный уровень—низкий) и
комплементарными выходами Y и Y. Выход Y КП7 соответствует
выходу Y КП5. Оба мультиплексора имеют по три адресных
входа S0...S2, их активный уровень высокий.
Данные селекторы позволяют коммутировать данные от
восьми информационных входов на общую выходную линию.
Логическое уравнение имеет вид:
6—442
161

ч_
_J_
Ц_
1
15_
т
бу л_
12
'»4>f* Л-7о
НП7
MS
i-F
16 питание; 8-общий
11■ I Л71
Л? S1
Рис. 2.84. Структура,
условное обозначение и цоколевка
микросхемы КП7
У = I1S0S1S2 + I2S0SJS2 + I3S0S1S2 -f
+ I4S0S1S2 + I5S0S1S2 + I6S0SlS2 + I7S0S1S2 +
+ 18S0S1S2.
Состояния мультиплексоров даны в табл. 2.55, 2.56.
Если на входе Е мультиплексора К.П7 действует
напряжение высокого уровня, то напряжение на выходе У —• высокого,
а на У — низкого уровня.
Если на входе Е действует напряжение низкого уровня,
то К.П7 функционирует как К.П5 (табл. 2.56).
Микросхема КП8 представляет собой три одинаковых
схемы переключателя трех каналов в один (рис. 2.85). Выходы
инверсные У,, а каждый из каналов имеет по три входа данных.
Микросхема КП9 представляет собой сдвоенный
коммутатор четырех каналов в один (рис. 2.86). Каждый из селекторов-
мультиплексоров содержит по четыре входа данных //а.--
162
Таблица 2.55. Состояния мультиплексо- Таблица 2.56. Состоя-
ров КП5, КП10 ния мультиплексора
вход
дыдора
SI
0
0
0
0
0
0
0
0
1
1
\1
1
1
1
/
;
si
0
0
0
0
i
/
/
/
0
о
0
0
/
/
/
/
so
0
0
1
1
0
О
1
1
0
0
/
/
0
0
1
1
11
0
/
X
X
X
X
X
X
X
X
X
X
X
X
X
X
12
X
X
0
f
X
X
X
X
X
X
X
X
X
X
X
X
Входы
13
X
X
X
X
0
J
X
X
X
X
X
X
X
X
X
X
Г4
X
X
X
X
X
X
0
1
X
X
X
X
X
X
X
X
15
X
X
X
X
X
X
X
X
0
1
X
X
X
X
X
X
IB
X
X
X
X
X
X
X
X
X
X
0
1
X
X
X
X
/7
X
X
X
X
X
X
X
X
7
X
X
X
0
1
X
X
18
X
X
X
X
X
X
X
X
X
X
X
X
X
X
0
1
Выход
Y
1
0
1
0
1
О
1
0
1
0
1
0
1
0
1
0
I4a(I\B...I4B) и один прямой выход. Адресные входы выбора
SO и S/ общие. Микросхема КП9 практически аналогична
КП2, но в ней отсутствуют входы разрешения Еа(Ев).
Микросхема КП10 представляет собой аналогичную
структуру, как и КП5, т. е. восьмиканальный коммутатор без стро-
бирования (рис. 2.83). Мультиплексор имеет три адресных
входа S0...S2, их активный уровень высокий. Данный
селектор позволяет коммутировать данные от восьми
информационных входов на общую выходную линию, выход инверсный У.
Логическое уравнение имеет вид
У = HS~dS~TS2 -f I2S0jlSl + I3S0S1S2 +
-f I4S0S1S2+ I5S0SlS2 -f I6S0SlS2 -f
+ I7S0S1S2+I8S0SIS2.
Состояния мультиплексора даны в табл. 2.55.
В коды
Выбор
S2
X
0
0
0
0
1
1
1
1
57
X
0
0
1
7
0
0
1
/
so
X
0
1
0
1
0
1
0
1
Е
1
0
0
0
0
0
0
0
0
Выходы
Y
0
I/
12
и
14
15
16
17
18
У
/
//
12
И
14
И
16
17
18
163

ИП8
г
3
5
7
9
8
1
13
ш
11
12
13
If
12
и
11
12
и
MS1
MS2
MS3
ни
т
ш
i-w
Ч-питание;
11- общий
Рис. 2.85. Условное
обозначение и цоколевка
микросхемы КП8
tL
13_
£_
3_
2
НП9
MSA
MSB
Yf
У2
10
12
ц-питание;
11- общий
Рис. 2.86. Условное
обозначение и цоколевка
микросхемы КП9
Микросхемы КПП, КП14, КП16 содержат по четыре
одинаковых двухвходовых мультиплексора MSa...MSd- Их
логическая структура, цоколевка и условные обозначения приведены
на рис. 2.87, 2.88, 2.89. Микросхемы КПП и КП16 передают
на выходе код без инверсии, а КП14 с инверсией, причем
выходы КПП и КП14 имеют третье z-состояние. Если на вход
ЕО — разрешение выходным данным (вывод 15) — подать
напряжение высокого уровня, то выходы Y»...Y& для КПП
и Ya...Yd для КП14 примут состояние z (будут разомкнуты).
Если на вход ЕО подано напряжение низкого уровня, то
осуществляется трансляция данных выходам. Каждый из
четырех мультиплексоров имеет по два входа данных // и 12.
Для их выбора служит вход адреса данных 5. Если на вход 5
подано напряжение низкого уровня, то выбираются входы //
одновременно всех четырех мультиплексоров, а если на вход
5 подано напряжение высокого уровня, то выбираются входы
12 всех мультиплексоров одновременно. Состояния
мультиплексоров приведены в табл. 2.57.
Микросхема КП12 — это двухканальный мультиплексор,
имеющий общие адресные входы выбора SO и S1, и в отличие
от КП2 каждый выход имеет третье состояние — z (рис. 2.90).
Он имеет два одинаковых мультиплексора с четырьмя
сигнальными входами.
164
Т2.13\ "И
hJ±A
I'd
т? fM
11
T9„ 6
11 ff
11 n2
Го1!-
I—
t^ri
-^p—
—-8c
- 8c
- 8c
- 8c
J
' 8c
&
MSI?
1
I
/
1
I
/
P
-v
0 .
f-\
7
/
h
I
I
MSA I
КП11,КП16
Yd
Yr 1L.
*a
Puc. 2.87. Структура
мультиплексоров КПП, КП14 и КП16
Рис. 2.89. Условное
обозначение и цоколевка
микросхемы КП14
15_
2_
3_
5_
6_
10_
11_
L
1
40
На
i2a
ив
126
ПС
12С
Ud.
Ш
S
MS
Ya
YS
Yc
Yd
12
Ya
YS
Yc
Yd
• Yg 1б-гштание; 8-общий
Рис. 2.88. Условное
обозначение и цоколевка микросхем
КПП, КП16
КПП
IL.
2_
3__
5_
6_
10
tL
13
1±_
1
ЕО
Па
12а
116
126
lie
I2D
ltd
I2d
MS
^-Va
— Y#
9 Yc
Ydbll-Yd
Выходы переводятся в разомкнутое состояние — 2 по
отдельным входам разрешения ЕОа и ЕОв для каждого
мультиплексора, когда на них действует напряжение высокого
уровня. Необходимо предусмотреть, чтобы сигналы команд
размыкания выходов ЕОа=\ и £Ов=1 не перекрывались
по времени, если выходы мультиплексоров соединены между
собой для передачи данных в общую шину.
Логическое уравнение для микросхемы КП12 такое же,
как и для КП2, а состояния приведены в табл. 2.58.
Микросхема КП13 представляет собой мультиплексор КПП
с добавлением четырехразрядного регистра хранения инфор-
165

Таблица 2.57. Состояния
мультиплексоров КПП, КП14,
КП16
Входы
ЁО
1
0
0
0
0
S
X
0
0
1
1
11
X
О
1
X
X
12
X
X
X
0
1
Выходы
КП11,
КП16
У
Z
О
1
О
1
КПП
У
2
1
0
1
0
Рис. 2.90. Структура и цоко-
левка мультиплексора К.П12
Таблица
плексора
2.58. Состояния
КП12
Myj
Входы
Выбор
данных
S1
X
0
0
0
0
1
1
1
1
SO
X
0
0
1
1
О
0
1
1
Данные
11
X
О
1
X
X
X
X
X
X
12
X
X
X
0
1
X
X
X
X
13
X
X
X
X
X
0
1
X
X
14-
X
X
X
X
X
X
X
0
1
ynpafr
лвние
Ё~д
1
0
0
О
0
0
0
0
0
ьти-
8Ы-
ход
Y
z
0
1
О
1
0
1
0
1
- 15 \
14
щ
Щ
SO
Si -
Ясс
13
12
10
П
12сг-
ToJ-
i>
и ■
£>-Я>=-:
i>
dh
' Г-Н I I
==1&1-гг
' 1—1 i
г*
Ye
■Ya
166
1£1П1 I82IA2 IBJ IA3 IB* 10
16- питание; 8-общий
Рис. 2.91 Структура и цоколевка мультиплексора КП13
Таблица 2.59. Состояния
мультиплексора К.П13
Режим
Загрузка
от входа
11
Загрузка
от входа
12
Входь/
С
\
Т\
1
1
S
0
0
1
1
п
0
1
X
X
12
X
X
0
1

Выход
Q
п
0
1
0
1
мации при разрешении записи, запускаемого отрицательным
перепадом (спадом) тактового импульса (рис. 2.91). В
мультиплексор добавлены четыре D-триггера (регистр), в каждый
из них поступают данные от входов /а, или /в„ выбираемых
сигналом, поданным на общий вход выбора S.
Если на вход 5 подано напряжение низкого уровня, то
выбраны четыре входа данных /ai.../a4. От них данные поступят
в регистр синхронно с отрицательным перепадом на входе С.
Если на вход S подано напряжение высокого уровня, то
выбираются четыре входа данных /Bi.../B4, информация от которых
поступит в регистр синхронно с отрицательным перепадом
на тактовом входе С. Выбор режимов мультиплексора КП13
представлен в табл. 2.59.
Микросхема КП15 — это восьмивходовый
селектор-мультиплексор, т. е. электронная реализация восьмипозиционного
переключателя цифровых сигналов на одно направление
(рис. 2.92, 2.93). Он имеет восемь входов данных П...18, три
167

$\ 10\ 11
S2 SI SO £0
рис. 2.92.С трукгура
мультиплексора KJI15
?uc. 2.93. Условное обо-
значение и цоколевка микро
схемы КШ5
"Ч
ц
1_
2
1
15
п
и
12__
11
10
У
ЕО
11
12
13
14
Г5
Гв
17
18
SO
SI
S2
ИП15
MS
16-питание; 8-оОщии
168
Таблица 2.60. Состояния мультиплексора КП15
входы
Го
1
о
0
О
0
0
0
О
0
0
0
0
0
0
0
0
0
S2
X
О
0
О
0
О
0
О
0
1
1
1
1
f
1
1
1
S7
X
О
О
О
О
1
1
1
1
О
О
О
О
/
/
;
/
£#
X
0
О
1
1
О
0
1
1
О
О
f
1
О
О
1
1
It
X
О
1
X
X
X
X
X
X
X
X
X
X
X
X
X
X
12
X
X
X
0
/
X
X
X
X
X
X
X
X
X
X
X
X
13
X
X
X
X
X
0
1
X
X
X
X
X
X
X
X
X
X
м
X
X
X
X
X
X
X
0
1
X
X
X
X
X
X
X
X
IS
X
X
X
X
X
X
X
X
X
0
1
X
X
X
X
X
X
16
X
X
X
X
X
X
X
X
X
X
X
О
1
X
X
X
X
17
X
X
X
X
X
X
X
X
X
X
X
X
X
0
1
X
X
18
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
0
1
Во/ходы
У
Z
0
/
О
1
0
7
0
1
0
1
0
1
0
1
О
1
У
Z
/
0
1
О
1
О
1
0
1
0
1
О
/
О
/
О
адресных входа выбора S0...S2, вывод разрешения выходных
данных ЕО и прямой Y и инверсный Y выходы с третьим
состоянием—г. Мультиплексор КП15 отличается от КП5
наличием входа разрешения выходных данных ЕО и прямого
выхода Y. Кроме того, выход КП5 не имеет третьего 2-со-
стояния.
Если на вход ЕО подать напряжение высокого уровня,
то выходы Y ш Y перейдут в 2-состояния (разомкнутся).
169

Рис. 2.94. Структура мультиплексора КП17
При подаче напряжения низкого уровня на вход ЕО
входным данным разрешены оба выхода Y и Y в соответствии
с кодом на входах S0...S2. Такая организация выходов
позволяет объединить выходы 128 ИС КП15 и получить коммутатор
с 1024 входами.
Логические состояния входов и выходов мультиплексора
КП15 приведены в табл. 2.60.
Микросхема КПП — сдвоенный инверсный
селектор-мультиплексор четырех каналов в один с тремя состояниями на
выходе (рис. 2.94), его условное обозначение и цоколевка
даны на рис. 2.95. Он представляет два четырехвходовых
мультиплексора с общими двумя адресными входами выбора
SO и S/, причем каждый из них имеет отдельный вывод
разрешения выходных данных ЕО 1 и Е02, Выходы у обоих
мультиплексоров инверсные Y1 и Y2.
170
КП17
№
MS
Y1
9 -
—Y2
16'питанив) 8-общии
Рис. 2.95. Условное
обозначение и цоколевка
микросхемы КП17
Таблица 2.61. Состояния
мультиплексора КП17
Вло ды
S1
X
О
0
0
О
7
7
1
1
SO
X
О
0
1
7
О
0
7
1
10
X
0
7
X
X
X
X
X
X
п
X
X
X
О
1
X
X
X
X
12
X
X
X
X
X
0
7
X
X
13
X
X
X
X
X
X
X
0
1
ЁО
7
0
0
0
0
О
0
О
0
Выход
Y
г
7
о
/
о
1
0
7
0
Если на входы ЕО 1 и Е02 подано напряжение высокого
уровня, то выходы Y1 и Y2 перейдут в г-состояния. Когда на
входы ЕО 1 и Е02 подано напряжение низкого уровня,
входным данным разрешены выходы Y1 и Y2 в соответствии с
сигналами на входах SO и 5/.
В табл. 2.61 даются состояния одного из четырехвходовых
мультиплексоров из микросхемы КП17.
Микросхема КП18 содержит четыре одинаковых двухвхо-
довых мультиплексора. Их логическая структура, цоколевка
и условное обозначение представлены на рис. 2.96, 2.97.
Микросхема КП18 передает на выходе код с инверсией. Она имеет
вход разрешения Е и один вход адреса данных 5. Если на входе
Е присутствует напряжение высокого уровня, то напряжение
на выходе Y— высокого уровня. Если на вход Е подано
напряжение низкого уровня, то в зависимости от сигнала на входе S
на выход с инверсией Y коммутируются данные входа // или
12. Состояния одного из четырех двухвходовых
мультиплексоров приведены в табл. 2.62.
Микросхема КП19 содержит два четырехвходовых
селектора-мультиплексора (рис. 2.98). Адресные входы выбора SO
и S1 общие. Каждый из мультиплексоров имеет по четыре
входа данных Ila...I4a(flB...I4B) и собственный вход разрешения
171

Рис. 2.96. Структура
у/ мультиплексора КХ118
КП18
15_
2_
J
JL
14
15
Ю
112
12.1
12.2
Ш
Ш
R1
R2
MS
Ui
k^Y2
9 -
-Y3
— Y4
16-питание)
8-общий
Рис. 2.97. Условное
обозначение и цоколевка
микросхемы КП18
Таблица 2.62.
Состояния мультиплексора
КП18
входы
В
1
0
0
0
0
S
X
0
0
1
1
11
X
0
1
X
X
12
к
к
X
0
1

Выход
У
1
1
0
1
0
172
- ,
ЕА_Ц,
^
11 А В
12AS
ПА Ч
14 А 3
si г
so и
11В10
1 .
7 \
12В 11
13В 12
r~ m
/
£вЛХ
I
ив ф——
,
<
<
t
>
<
i
«
i
i
<
i
»
i—
(
<
|——
•—
•—
4
1
&
*
8с
&
8с
8с
8с
8с
-/
'
- /
1 1
■YA
■Ув
и
в
5_
ч
L-
14
2
10_
11
1JL
И-
15
—<
>ft
11
И
и
14
SO
SI
If
U
и
It
*в
НП/9
MSA
MSB
(
7-%
9 —
/В-питание; 8-об(ций
Рис. 2. 98. Структура, условное
обозначение и цоколевка
микросхемы КП19
173

Таблица 2.63. Состояния
мультиплексора К.П19
Входы
51
X
0
О
О
0
1
1
1
1
SO
X
О
О
1
1
О
0
1
1
11
X
О
1
к
X
X
X
X
X
12
X
X
X
О
1
X
X
X
X
И
X
X
X
X
X
0
1
X
X
14
X
X
X
X
X
X
X
0
1
£
1
О
0
О
О
О
0
0
0
НыхоЬ
Y
1
1
О
1
0
1
0
1
0
2.10. Регистры
Регистр — устройство, предназначенное для
кратковременного хранения и преобразования многоразрядных
двоичных чисел. В качестве запоминающих элементов в регистрах
используются триггеры. Вспомогательные элементы
используются для осуществления следующих операций:
ввода и вывода из регистра хранимой информации;
преобразования кода числа, хранящегося в регистре;
сдвига числа влево или вправо на определенное число
разрядов;
преобразования последовательного кода числа в
параллельный и наоборот и другие. Вспомогательные элементы
обычно строятся на основе комбинационных схем.
Регистры классифицируют по различным признакам,
основными из которых являются способ ввода информации в регистр
и ее вывод и способ представления вводимой и выводимой
информации.
По способу ввода и вывода информации регистры
подразделяются на:
параллельные (регистры памяти);
последовательные (регистры сдвига);
параллельно-последовательные.
По способу представления вводимой и выводимой
информации различают регистры однофазного и парафазного типа.
Еа(Ев) с активным низким
уровнем напряжения,
выход инверсный Уа(Ув).
Микросхема КП19
аналогична по структуре и
принципу функционирования
КП2. Отличие в том, что
выходы у КП19 инверсные,
а у КП2 — прямые.
Состояния одного четырех-
входового мультиплексора
приведены в табл. 2.63.
Основные параметры
мультиплексоров
приведены в табл. 2.64.
174

Примечание
' вх.проб,
не более
J
*1
/1.0
'зд.р.
не более
/лот,
не более
/°пот,
не более
jl
/вх,
не более
,1
jl
4\
<
2
1
X
X
<
2
<
2
<
2
<
S
<
2
CQ
CQ
Тип
микросхемы
СП
см
=
о
о
00
t~-
to
ю
■*
СП
см
-
о о
X X и*
LO Ю Tf
со со СО
«Э СО СО
CM* CM"
о" о" о"
о о о —■
ю ю ю
см* см* см*
см см см
ааа
i£ is! is!
СО Ю СО
СО Ю СО
1ЛЮЮ
46 ~
Ющ
ее
^*Г
СО СО
СО СО
%
Ъ£
ю ю ю
ССП
ъехсч*:
ююю
Ю Ю LO
"Si
X
f- г-
ПС
^^
со со
со со
i
х
175

Продолжение табл. 2.64
и I 12 | 13
155КП71
К155КП7>
КМ155КГШ
530КП7
К531КП7П
533КП7
К555КП7
1533КП7
134КП8)
К134КП8]
134КП91
К134КП9/
134КП10\
К134КП10}
530КП1П
М530КП11 >
К531КП11П;
533 КПП
К555КШ1
1533КПЩ
1533КП11А/
КР531КП12
533КП12
К555КП12
0,4
0,5
0,5
0,4
0,4
0,4
0,3
0,3
0,3
0,5
0,4
0,48
0,4
0,5
0,4
0,48
2,4
2,5
2,7
2,5
2,5
2,4
2,3...2,6
2.3...2.6
2.3...2.6
2,4
2,4
2,5
2,4
2,4
2,4
2,5
-1,6
— 2
— 2
-0,4
-0,4
-0,2
0,18...
0,36
0,18
0,18
-2
-0,4...
0,8
-0,76
-0,4
-2
— 0,36
-0,36
0,04
0,05
0,05
0,02
0,02
0,02
0,012...
0,024
0,012
0,012
0,05
0,02...
0,04
0,02
0,04
0,05
0,02
0,03
48
70
70
10
10
10
3,7
6,6
6,6
—
—
—
9
70
12
11,7
—
—
—
—
—
—
—
—
—
14
13,6
8,5
—
—
—
—
—
—
—
—
—
—
—
—
—
10
9,7
7,0
—
—
—
33
20
18
32
24
35
200
250
250
300
250
300
—
21
21
26
18
32
32
52
20
18
43
24
32
200
200
i tO tO
i ел ел
о о
to to
ел ел
о о
—
21
18
34
18
30
30
— 1,0 —
— — Краз=10
112 0,1 —
6 - Кваз=Ю
— /(раз =Ю
Продолжение табл. 2.64
1
533КП12
533КП13
К555КП13
1533КП13
530КП14)
К531КП14П/
533КП14
К555КШ4
1533КП14)
1533КП14А/
530КП15
К53ЩП15П
533КП15
К555КШ5\
КМ555КП15/
1533КП15
КР531КП16П
533КП16
К555КП16
1533КП16
1533КП17
КР531КП18
1533КП18
1533КП19
2 1
0,4
0,4
0,48
0,4
0,5
0,4
0,48
0,4
0,5
0,5
0,4
0,5
0,4
0,5
0,4
0,48
0,4
0,4
0,5
0,4
0,4
3
2,4
2,5
2,8
2,5
2,4
2,4
2,5
2,4
2,4
2,4
2,5
2,4
2,4
2,7
2,5
2,85
2,4
2,4
2,7
2,4
2,4
4
-0,4
-0,4
-0,38
-0,2
—2
0,4...0,8
-0,76
-0,4
— 2
— 2
—0,4
— 0,4
-0,2
— 2
-0,8
— 0,76
—0,4
-0,2
— 2
-0,4
-0,2
5
0,04
0,02
0,03
0,02
0,05
0,02...
0,04
0,02
0,04
0,05
0,05
0,02
0,02
0,02
0,05
0,04...
0,02
0,06
0,04
0,02
0,05
0,04
0,02
6
10
21
20,5
—
—
—
—
7
85
85
10
10
—
78
16
15,5
14,5
13
61
13,0
10
7
—
—
6,0
—
13
12,6
6,0
—
—
—
—
4,0
—
—
—
—
—
—
—
—
8
—
—
5,0
—
9
8,7
5,0
__
—
—
—
2,2
—
—
—
—
—
—
—
—
9
27
32
32
30
—
21
21
22
21
19,5
45
45
18
15
27
27
27
27
12
28
24
10
33
27
27
25
—
21
18
30
17
18
45
45
20
15
23
23
28
28
12
25
24
и
70
6
—
60
—
6
—
—
—
—
—
—
112
—
20
—
112
112
—
112
112
12
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
0,2
0,1
—
0,2
од
'■ \
Краз=Ю
—
—
—
Краз=Ю
—
—
—
—
Краз=Ю
—
—.
•—
—
Р —
г пот ср —
= 88 мВт
—
—
—
—
—

В однофазных регистрах информация вводится либо в прямом,
либо в обратном коде, а в парафазных — одновременно в
прямом и обратном кодах. Вывод информации из регистров может
осуществляться как в прямом, так и в обратном коде.
Различают одно- и многоканальные регистры в
зависимости от числа источников информации, с которых она
поступает на входы регистра.
В простейшем регистре триггеры соединены
последовательно, т. е. выходы предыдущего триггера передают
информацию на входы последующего. Тактовые входы С триггеров
соединены параллельно. Такой регистр имеет один вход и один
выход — последовательные. Вход управления — тактовый
вход С.
Если ко входу каждого триггера добавить разрешающую
логику, то можно осуществить параллельную загрузку данных
в регистр. Можно предусмотреть логическую схему
параллельного отображения выходных данных. Как правило,
выходные элементы такой схемы имеют z-состояния, позволяющие
поочередно выдавать информацию по многопроводной шине
данных.
Регистры могут быть двунаправленные, т. е. записанную
информацию можно сдвигать по линейке триггеров вправо
или влево. Для включения режима сдвига предусматривают
специальный вход.
Существуют многорежимные регистры, у которых входные
и выходные линии данных объединены в одну линию (порт
данных). Эта линия по соответствующей команде (т. е. имеет
дополнительный вход) может быть и входной, и выходной.
Существуют специализированные регистровые микросхемы
для построения АЦП.
Микросхемы типа ИР (ИР1...ИРЗ, ИР5, ИР8...ИР13,
ИР15...ИР28, ИР30...ИР34, ИР37...ИР39) выполняют
функции регистров.
Микросхема ИР1 — четырехразрядный универсальный
сдвиговый регистр (рис. 2.99), а его условное обозначение
изображено на рис. 2.100. Каждый разряд образован синхронным
/?5-триггером, вкюченным по схеме D-триггера с прямым
динамическим входом синхронизации. Он имеет четыре
параллельных входа данных D0...D3 (выводы 2...5) и один
последовательный вход данных S1 (вывод /), а также четыре выхода
Q0...Q3 (выводы 13...10) от каждого из триггеров. Регистр
имеет два тактовых входа С1 и С2, управляемых
отрицательным перепадом (спадом) тактового импульса, и вход
разрешения параллельной загрузки РЕ, который служит для выбора
режима работы регистра.
Если на вход РЕ подано напряжение высокого уровня,
то разрешается работа тактовому входу С2. В момент прихода
на вход отрицательного перепада импульса в регистр
загружаются данные от параллельных входов D0...D3.
178

Таблица 2.65. Состояния регистра ИР1
В коды
ре
7
/
/
0
О
0
t
f
\
1
t
С2
1
1
1
0
X
X
О
О
О
/
/
а
X
X
X
7
\
1
#
0
7
0
1

Последовательный
S1
X
X
X
X
;
0
X
X
X
X
X
параллельные
НО
X
а
Q
Ч8
X
X
X
X
X
X
X
X
27/
X
Ъ
Q
X
X
X
X
X
X
X
X
D2
X
с
Q
X
X
X
X
X
X
X
X
из
X
d
а
X
X
X
X
X
X
X
X
Выходы
QO
а
\
%
1
0
Ао
э
%
V
\
Q1
0
ъ
в0
%
%
80
Q
ч
Q
в0
во
Q2
Q
С
\
%
\
%
Q
с
%
%
%
%
Q3
%
d
d
Q
Q
\
%
Q
%
%
\
Если на вход РЕ подать напряжение низкого уровня, то
разрешается работа тактовому входу С/. С приходом
отрицательного перепада тактового импульса на вход С1 данные
последовательно сдвигаются от входа 5/ на выход Q0, затем
на Ql, Q2, Q3 (т. е. вправо). Сдвиг данных по регистру влево
будет происходить тогда, если соединить выход Q3 и вход
D2, Q2 и Dl, Q1 и DO.
Напряжение на входе разрешения РЕ можно менять только
тогда, когда на тактовых входах С1 и С2 уровни низкие.
Режимы работы регистра можно выбрать по табл. 2.65.
Такой регистр можно использовать в качестве элемента
буферной памяти арифметических устройств, элемента
задержки, преобразователя последовательных кодов в параллельные
и наоборот, делителя частоты, распределителя импульсов
и других устройств.
Микросхема ИР2 — это восьмиразрядный сдвигающий
регистр с третьим г-состоянием. Условное обозначение и цоколевка
одного разряда регистра приведены на рис. 2.101. Он имеет:
180
Рис. 2.101. Условное
обозначение и цоколевка микросхе-
q мы ИР2
Q
if - питание ; // - од~щий
3 - вход тактовых импульсов
10,12- информационный, вход
13,п -выход восьмого разряда
восемь входов данных D0...D7, прямой динамический
тактовый вход С, т. е. управление происходит положительным
перепадом тактовых_импульсов; вход разрешения параллельной
записи данных РЕ; вывод разрешения выходных данных ЕО;
восемь выходов Q0...Q7 и вход сброса R (обнуления регистра).
Если на вход РЕ подано напряжение низкого уровня, то
входные данные параллельно загружаются в регистр через
входы D0...D7 с приходом положительного перепада
тактового импульса на вход С.
Когда на входе РЕ действует напряжение высокого
уровня, то данные на выходах остаются без изменений, т. е. входы
Д и С не действуют.
Если на вывод разрешения выходов ЕО дать напряжение
высокого уровня, то данные из триггеров регистра пройдут
на выходы Q0...Q7. Эти выходы разомкнутся (z-состояния),
если на вывод ЕО подать напряжение низкого уровня.
Вход сброса R — асинхронный. Напряжение низкого уровня
на нем запрещает действие всех входов и переводит регистр
в нулевое состояние по выходам Q0...Q7.
Микросхема ИРЗ представляет собой восьмиразрядный
параллельный двунаправленный регистр.
Отличительной особенностью микросхемы является то, что
она имеет два регистра А и В, причем входы регистра А
являются выходами регистра В и наоборот. Каждый из
регистров имеет: входы данных DOa...D7a (они же выходы для В-ре-
гистра) (DOB.-D7B — они же выходы для Л-регистра); прямой
Динамический тактовый вход Са(Св), т. е. управляется
положительным перепадом тактового импульса; вход разрешения
тактового импульса для регистра и триггера FL СЁа(СЕв)
имеет активный низкий уровень. Входы С и СЕ логически
равноправны, поэтому их можно менять местами. Выводы
разрешения выходов ЕОа(ЕОв) с активным высоким уровнем,
каждый из регистров имеет дополнительный триггер FLa(FLB)
специальный вход управления очищением триггера
1L
10
ш
<iS
R&-
п
181

ИР5
12
10
B0A
Щ
D1A
V1B
ША
Щ
лзА
^
RG
15_
11
16-питание; 8-абщий
Рис. 2.102. Условное
обозначение и цоколевка
микросхемы ИР5
Таблица 2.66. Состояния ре-
гистора ИР5
В ко бы
Vik
0
1
X
X
Vie
X
X
0
1
S
О
0
1
1
С
1/
t
*
t
Выход
Hi
0
1
О
1
Рис. 2.103. Структура регистра ИР8
Q1 Q2 Q3 № Q5 QG
RFLa (RFLB), а также выходы триггеров FLa и FLB. Триггеры
FL необходимы для управления работой регистров А и В.
Микросхема ИР5 представляет собой четырехразрядный
селективный накопительный регистр. Условное обозначение
приведено на рис. 2.102. Каждый разряд имеет по два входа.
Входы организованы как два порта данных Л и В по четыре
проводника в каждом. Порты данных А и В
коммутируются в регистре с помощью одноразрядного кода, подаваемого
на вход S. Если на вход 5 подано напряжение низкого
уровня, то данные от входов через порт А загружаются в регистр
и появляются на выходе при поступлении напряжения
низкого уровня на вход С. Когда на вход 5 подано напряжение
высокого уровня, то данные от входов загружаются в регистр
через порт В. Микросхема ИР5 в основном аналогична регистру
182
•С
—
щ
щ
г
RG
QQ
Q1
02
Q3
Q5
Q6
Q7
1t-питание; 7-общий
Рис. 2.104. Условное
обозначение и
цоколевка микросхемы
ИР8
ИР 8 ИР20, который рассмотрен более
подробно. Состояния регистра ИР5
даны в табл. 2.66.
Микросхема ИР8 представляет
собой восьмиразрядный сдвиговый
регистр с последовательным входом
и параллельными выходами.
Логическая структура, цоколевка, условное
обозначение приведены на рис. 2.103,
2.104. Регистр имеет: прямой
динамический тактовый вход С, вывод 8;
асинхронный инверсный вход сброса
R, вывод 9; и два входа данных DSa
и DSB с логикой И на входе, выводы
/ и 2.
Если на вход сброса R подано
напряжение низкого уровня, то
независимо от сигналов на других входах
С, /)5а, DSB на выходах Q0...Q7
установится напряжение низкого уровня.
Когда на вход R подано
напряжение высокого уровня, то данные,
поданные на входы DSa и DSB, передвигаются на одну позицию
вправо с приходом каждого положительного перепада на
тактовый вход С. Состояния регистра ИР8 даны в табл. 2.67.
Микросхема ИР9 представляет собой восьмиразрядный
сдвиговый регистр, (рис. 2.105), имеющий параллельные и
последовательный входы, а также комплементарные выходы Q7 и Q7,
имеющиеся только у последнего триггера, выводы 7 и 9.
Исходя из этого, такой регистр используется в качестве элемента
задержки. Условное обозначение ИР9 дано на рис. 2.106.
Регистр имеет: прямой динамический тактовый вход С,
вывод 2; вход разрешения тактовым импульсом СЕ с активным
низким уровнем напряжения; информационные входы
параллельной загрузки D0...D7, выводы 3...6, 11..14; вход
последовательной загрузки 5/, вывод 10; вход разрешения
параллельной загрузки РЕ, вывод / с активным низким уровнем
напряжения.
Входы С и СЕ логически равноправны, поэтому их можно
менять местами. Если на входах С и СЕ действуют
напряжения низкого уровня, то данные по регистру не сдвигаются.
Данные загружаются в регистр параллельно через входы
D0...D7 асинхронно, если на вход разрешения параллельной
загрузки РЕ подать напряжение низкого уровня.
Если на входе РЕ присутствует напряжение высокого
Уровня, то данные вводятся в регистр через последовательный
вход 5/.
183

Таблица 2.67. Состояния регистра ИР8
Режим
Сброс
сдВиг
Входы
R
0
1
1
1
1
С
X
f
f
t
f
BSa
X
0
0
1
1
Щ
X
0
1
0
1
Выходы
QO
0
0
0
0
1
01 ...Q7
0... 0
QO...QB
Q0...Q6
Q0...Q6
DO...06
SI
m
ch-4
РЕ-
во
Ш JD2 Ш № D5 дВ Л7
■>
r-d£
№
№
с
■Q7
Рис. 2.105. Структура регистра ИР9
Сдвиг данных вправо на одну позицию происходит при
поступлении каждого положительного перепада (фронта)
тактового импульса на вход С.
Остановить передачу данных (трансляцию) можно, подав
на вход СЕ высокий уровень напряжения.
Состояния и режимы работы регистра приведены в табл. 2.68.
Микросхема ИР10 — это восьмиразрядный сдвиговый
регистр. Условное обозначение и цоколевка представлены на
рис. 2.107. Регистр имеет: восемь параллельных входов данных
D0...D7 и один последовательный вход 5/; прямой
динамический вход С и вход задержки (разрешения) тактовым
импульсом СЕ с активным низким уровнем; вход сброса R с активным
низким уровнем напряжения, а также специальный вход
SL
184
ИР9
1
10
11
1'L-
и
ш
6
Т"1
5
В
>РЕ
S1
V0
V1
m
VJ
m
V5
дВ
m
У
ЩСЕ
Ив
■Q7
16-пшпание; 8-общий
Рис. 2.106. Условное
обозначение и цоколевка
микросхемы ИР9
У
1
2
J
¥
±_
>/?
S1
DO
m
m
юз
1-&С
6 \
10
11
12
1L.
15
СЕ
м
м
дБ
Ю
SL
RG
Q7
и
16-питание; 8-общий
Рис. 2.107. Условное
обозначение и
цоколевка микросхемы
ИР10
Таблица 2.68. Состояния регистра ИР9
Режим
работы
Параллельная
загрузна

последовательный сдвиг
Хранение
Входы
РЕ
О
0
1
1
1
СЁ
X
X
0
0
1
с
X
X
7
*
X
S/
X
X
0
1
X
ВО...1)7
0
1
X
X
X
Внутреннее состояние
Qo
о
1
0
1
%
Q,...Qe
O...Q
1.. . /
V-Зг
QQ---Qs
*/•••«!*
Выходы
47
0
/
Ъ
Qs
R7
\
/
0
ъ
Q*
«7
(запись/чтение). Выход у последнего триггера только прямой
Q7, поэтому такие регистры используются как элемент
задержки. Работа данного регистра в основном аналогична
работе регистра ИР9. Отличие состоит в том, что если на вход
команды SL подано напряжение низкого уровня, то
происходит запись от входов D0...D7. Когда на вход SL подан сигнал
высокого уровня, то запись идет от последовательного входа
Данных 5/. Состояния регистра ИР 10 приведены в табл. 2.69.
Микросхема ИР11 — это четырехразрядный универсальный
185

Входы
R
0
1
1
1
1
1
SL
X
X
0
f
1
X
СЕ
X
0
0
0
0
1
С
X
0
г
I
I
I
Sf
X
X
X
1
0
X
UQ.J7
X
X
H0.17
X
X
X
выходы
внутрен-
QO
0
Qoo
bo
1
0
Qon
Q1
0
Qto
Ml
Qon
Hon
Qw
Q7
0
°10
D7
Zen
Qen
Q?o
Q00, Qw, ц70-первоначальное состояние;
Чпт Qrh -состояние соответствующего
" °" триггера до прихода тантоВого
импульса
Таблица 2.69. Состояния регистра регистр сдвига (рис. 2.108).
ИРЮ Он позволяет строго
синхронно сдвигать цифровое слово
вправо или влево, т. е.
двунаправленный регистр. Цоко-
левка, условное обозначение
представлены на рис. 2.109.
Регистр имеет: входы данных
D0...D3, выводы 3...6; прямой
динамический тактовый вход
С, вывод //; инверсный вход
сброса R, вывод /; входы
выбора режимов: S0, 5/,
DSR, DSL (DSL — Data shift
left, DSR — Data shift right,
т. е. входы для сдвига
данных влево, вправо), выводы
9, 10 и 2, 7; выходы Q0...Q3,
выводы 12... 15.
Если на входы выбора
S0 и 5/ поданы напряжения
низкого уровня, то код
регистра сохраняется.
Когда на входы S0 и 5/ поданы напряжения высокого
уровня, то данные от входов D0...D3 параллельно загружаются
в регистр, а при очередном положительном перепаде (фронте)
тактового импульса, поданном на вход С, появляются на
выходах Q0...Q3 регистра.
Если на входе SO действует напряжение высокого уровня,
а на входе 5/ — низкого уровня, то код, поступающий на вход
последовательных данных DSR, сдвигается по регистру вправо
от Q0 к Q3 при поступлении положительного перепада
тактового импульса на вход С.
При 50=0, а 5/= 1 код принимается последовательным
входом DSL и сдвигается влево от Q3 к Q0 при каждом
положительном перепаде импульсов, поступающих на вход С.
Если на вход сброса R подать напряжение низкого уровня,
то происходит сброс данных (обнуление) и на выходах Q0...Q3
появится напряжение низкого уровня.
Когда на вход R подано напряжение высокого уровня,
то возможны различные режимы: загрузки, хранения, сдвига
влево или вправо (табл. 2.70).
Микросхема ИР12 представляет собой четырехразрядный
синхронный сдвиговый регистр с параллельным вводом
информации. Внутренняя структура (рис. 2.110), цоколевка и
условное обозначение приведены на рис. 2.111.
Регистр имеет: параллельные входы данных D0...D3,
выводы 4...7; вход разрешения параллельной загрузки РЕ
с активным низким уровнем напряжения, вывод 9; входы /
186
Рис. 2.108. Структура регистра ИР11
и К последовательного ввода данных, выводы 2 и 3; прямой
динамический тактовый вход С, вывод 10; инверсный вход
сброса R, вывод /; выходы Q0...Q3 и Q3, выводы 12...15 и //.
187

ИРН Рис. 2.109. Условное обозначение и цоко-
левка микросхемы ИР11
IL
!L
1L
12
IS-питание;
8-общий
Таблица 2.70. Состояния регистра ИРП
Режим
работы
Сброс
Хранение
сдвиг
влево
сдвиг
вправо
параллельная
загрузна
Входы
с
X
X
k
*
*
4
♦
R
0
1
1
1
1
1
1
31
X
0
1
1
0
0
1
SO
X
0
0
0
i
1
1
USR DSL
X
X
X
X
0
1
X
X
X
0
1
X
X
X
*n
X
X
X
X
X
X
h
выходы
ao
0
Qo
Ot
It
0
1
do
Qt
0
Ot
Ъ
0-2
Q0
%
*i
02
0
Qz
Qj
Оз
Qt
Of
d2
аз
0
Qi
0
1
Q2
Ъ
dj
Если на вход РЕ подано напряжение низкого уровня, то
данные со входов D0...D3 параллельно загружаются в
регистр, а с приходом положительного перепада тактового
импульса на вход С выдаются на выходы Q0...Q3 и Q3. Когда
на входе РЕ действует высокий уровень напряжения, через
входы J и К первого триггера в регистр последовательно
вводятся данные. Причем вход / имеет высокий активный уровень,
а вход К—низкий, если входы / и К объединить, то
получим D-триггер с одним информационным входом D. Данные
сдвигаются вправо от Q0 к Q3 при подаче каждого
положительного перепада тактового импульса на вход С.
1
2
7
9
10
6
Н
5
6
ч
>/?
VSR
W
S1
1Г0
т
02
77.7
к
Q0
Q1
Q2
Q3
188
9_
1_
2_
3__
5_
Б_
7_
10
ИР12
>Р£
>/?
7
\к
>vo
VI
V2
из
>С
RG
Q0
V
Q2
Q3
93
Рис 2.110. Структура регистра ИР 12
15_
1L

lift
16-питание; 8-общий
Рис. 2.111. Условное
обозначение и цоко-
левка микросхемы
ИР12
Сдвиг данных влево возможен, если каждый выход Qn
соединить внешней перемычкой со входом D„_i, а на входе
РЕ зафиксировать низкий уровень напряжения.
Если на вход асинхронного сброса R подать напряжение
низкого уровня, то на выходах Q0...Q3 установится низкий
уровень, а на выходе Q3 — высокий. Для правильного сброса
данных необходимо выбирать момент, когда на тактовом входе
189

Таблица 2.71. Состояние
Режим
padomtf
Асинхронный
С0~РОС
Сд&ие и установка
по первому
каскаду
Сдвиг и спрос
по первому
каскаду
Сдвиг и
переключение первого
каскада
Сдвиг и хранение
в первом
каскаде
Параллельная
за2рузка
i регистра
ИР12
Влодд/
R
0
1
Г
/
/
/
С
X
t
t
f
t
t
РЕ
X
1
1
/
/
0
7
X
/
0
/
0
X
к
X
1
0
0
1
X
п
X
X
X
X
X
D
п
Выходы
QQ
0
7
0
%
%
"о
91
0
%
%
%
%
а
1
Q2
а
Q,
%
«,
%
dz
Q3
0
%
«г
92
«г
ds
QJ
/
«2
\
\
<5
BSR ВО Bt l)2B3miJSV6V7DSL
Q1 Q2Q3Q4Q5Q6Q7
Рис. 2.112. Структура регистра ИР 13
190
13
2
22
3 '
0
7
9
10
17
W
21
R
VSR
VSL
W
т
м
из
№
1J5
W
т
ij,
1
23
so
S1
RB
00
Q1
02
03
01
05
Q6-
07-
JL
JL
JL
JL
20
ИРМ С действует низкий уровень
напряжения. Состояния регистра
ИР12 приведены в табл. 2.71.
Микросхема ИР13 — это
восьмиразрядный синхронный
реверсивный регистр сдвига. Логическая
структура, цоколевка, условное
обозначение приведены на рис.
2.112, 2.113.
Синхронную работу регистру
обеспечивают входы выбора
режима SO и 5/: режим хранения
(входы 50 = 57=0),
параллельной загрузки (входы SO = 57 = 1),
сдвиг влево (входы 50 = 0, 57 =
= 1), сдвиг вправо (входы 50 =
= 1, 57 = 0).
Кроме параллельных входов
D0...D7, первый и последний
разряды регистра имеют
дополнительные входы: DSR — для сдвига
вправо, DSL — для сдвига влево.
На входы S0 и 57
отрицательный перепад можно подавать,
когда на входе С действует
напряжение высокого уровня.
При параллельной загрузке
данные, подготовленные на входах
D0...D7, появятся на выходах
Q0...Q7 после прихода очередного
положительного перепада
тактового импульса на вход С.
Для обнуления регистра (на
выходах Q0...Q7 будет низкий
уровень) необходимо на асинхронный вход сброса R подать
низкий уровень напряжения. Состояния регистра приведены в
табл. 2.72.
Микросхема ИР15 — это четырехразрядный регистр.
Логическая структура, цоколевка, условное обозначение приведены на
рис. 2.114, 2.115. Он построен на четырех синхронных D-триг-
герах с асинхронным входом сброса R, тактовый вход С.
На выходах Q0...Q3 поставлены буферные инверторы,
которые управляются от входов разрешения Е01 и Е02 и могут
иметь третье 2-состояние (выход разомкнут). Если хотя бы на
одном из входов £07 и Е02 действует напряжение высокого
уровня, то на выходах Q0...Q3 будет г-состояние. Данные
из регистра не проходят в шину данных, а выходы регистра
Q0...Q3 не влияют на работу других выходов, подключенных к
проводникам шины данных.
24-питание; 72-одщий
Рис. 2.113. Условное
обозначение и
цоколевка микросхемы
ИР13
191

Таблица 2.72. Состояния
Режим
работы
Сдрос
Хранение
Сдвиг
влево
Сдвиг
вправо
Параллельная
загрузка
регистра
ИР13
Входы
С
R
О
1
1
1
1
1
1
S1
X
0
1
!
0
0
1
SZ
X
0
0
0
1
1
1
DSR VSL
X
X
X
X
0
1
!
X
X
О
1
X
X
X
2?
п
X
X
X
X
X
X
d
п
Выходы
Q0
0
%
Qr
«1
0
1
«о
S1....S6
0...0
4,-1,
Q2...a7
Q Q
Q0...Q5
%■"%
d...d
1 в
Q7
0
«,
0
1
Q
%
o,
y?iLH>
СП 4 I '. JTZ~
E02d
QO Q1 Q2 Q3
Рис. 2.114. Структура регистра ИР15
Разрешение на прием параллельных^данных от входов D0...D3
дается по входам управления РЕ1 и РЕ2. Если на обоих входах
РЕ1 и РЕ2 действует напряжение низкого уровня, то с
приходом положительного тактового импульса на вход С произойдет
загрузка данных от входов D0...D3 в регистр.
Для обнуления регистра (сброса) необходимо на вход R по-
192
9—Ьре1
ЦрЕ2
1Ч_
/±_
IL-
rj__
V0
1)1
д2
VI
3-ъс
ц
15
)Е01
402
R
ИР45
RG
Q0
Q1
Q2
Ш
J
Jf_
5
в
Таблица 2.73. Состояния регистра
ИР15
16-питание; 8-общий
Рис. 2.115. Условное
обозначение и цоколевка
микросхемы ИР15
Режимы
Cfpoc

Параллельная
загрузка
Хранение
Входы
R
1
0
0
0
0
С
X
7
t
X
X
pFi
X
0
0
1
X
РЕ2
X
0
0
X
1
»п
X
0
1
X
X
Выход
%
0
0
1
%
%
Таблица 2.74. Состояния выходов
ИР15
Режим
Считывание
Запрет
Входы
Ш
0
0
J
X
Ё02
0
0
X
1
в
п
0
1
X
X
Выходы
QO Q3
0
1
Z
Z
дать высокий уровень напряжения, тогда на выходах Q0...Q3
установятся низкие уровни напряжения.
Состояния и режимы работы приведены в табл. 2.73, 2.74.
Микросхема ИР16 — это четырехразрядный универсальный
регистр сдвига с третьим состоянием выхода. Логическая
структура, цоколевка и условное обозначение приведены на
рис. 2.116, 2.117. Он построен на четырех синхронных
/^-триггерах, включенных по схеме D-триггеров (вход 5 соединен
со входом R через инвертор). На выходах Q0...Q3 поставлены
буферные элементы с повышенной нагрузочной способностью.
Регистр имеет: входы данных D0...D3 (выводы 2...5); вход
параллельного разрешения загрузки и сдвига РЕ, вывод 6;
тактовый вход С, вывод 9; вход последовательной загрузки данных
S/, вывод /; вывод разрешения выходам ЕО, вывод 8; выходы
Q0...Q3, выводы 10...13.
Если на вход РЕ подать напряжение высокого уровня, то
Данные от входов D0...D3 параллельно загружаются в регистр
синхронно с поступлением отрицательного перепада тактового
импульса на вход С. Когда на входе РЕ действует напряжение
низкого уровня, то загрузка данных в регистр происходит
последовательно от входа S/, а сдвиг данных вправо от Q0 к Q3 син-
7~442 193

Рис. 2.116. Структура регистра ИР16
ИР1В
1
2
±_
9
Л
4
1
8
SI
DO
VI
V?
М
Г
>№
ЕО
RG
пп
Ш
Q2
QJ
13_
JL
JL
1U
^-питание; 7-оо~ш,ий
Рис. 2.117. Условное
обозначение и цоколевка
микросхемы ИР16
хронно с поступлением каждого отрицательного перепада
тактового импульса на вход С
Если на вывод разрешения выходам ЕО подать напряжение
низкого уровня, то выходы Q0...Q3 перейдут в г-состояния
(разомкнутся). Состояния и режимы выходов регистра
представлены в табл. 2.75 и 2.76.
Микросхема ИР17 представляет собой двенадцатиразрядный
регистр последовательного приближения. Он предназначен для
построения 12-разрядных АЦП, а также может быть
использован в качестве преобразователя последовательного кода в
параллельный, кольцевого счетчика и схемы управления в
194
Таблица 2.75. Состояния регистра ИР16
Режим
работы
Параллельная
загрузка
Сдвиг
вправо
Входы
С
\
\
1
1
РЕ
0
0
I
1

Последовательный S!
0
1
X
X

Параллельные Dn
X
X
О
1
Выходы
Q0
0
7
0
1
Q1
Q
Q
0
1
Q2
Qi
*/
0
1
Q3
*2
«2
0
1
Таблица 2.76. Состояния выходов
ИР16
Режимы
вь/хода
Считывание
Разомкнут
Влоды
ЕО
/
/
0
°п
0
1
X
Выходы
Q0 Q3
0
J
г
повторяющихся цифровых программах. Логическая структура,
цоколевка и условное обозначение приведены на рис. 2.П8, а.
Регистр имеет 12 одинаковых ячеек хранения накапливаемых
разрядов Q0...Q11 и Q11 (старший разряд имеет два выхода
Q11 и Q11). Выход Q11 можно использовать как знаковый.
Состояния ячеек изменяются с приходом положительного
перепада тактового импульса на вход С. Однако ячейки регистра
управляются внутренней двухфазной последовательностью
импульсов С/ и С2 (С2 = С1). На внешний вход С подается
последовательность импульсов с частотой, в 2 раза
превышающей требуемую скорость АЦП.
Вход D1 служит для последовательного ввода данных. При
положительных перепадах тактового импульса на входе С
данные заполняют ячейки регистра последовательно, начиная со
старшего разряда Q11, а также транслируются через выход
последовательного кода DO. Если регистр ИР 17 установлен в
АЦП, то на вход D1 поступает информация от компаратора
(единицы или нули).
Для управления регистром введены входы: El, S. Вход El
принимает сигнал остановки, а также он необходим для под-
195

^ 1*3 I^S
ключения последующих регистров. Если вход £7 не используется,
то его следует заземлить. Вход 5 — стартовый. Если на вход S
подано напряжение низкого уровня, то регистр обнуляется за
первый период тактовых импульсов.
С помощью регистра ИР17 реализуются режимы: полного
цикла преобразования, короткого цикла для малоразрядных
196
А1
т
м-
зг
пуск
к
А2
ЦАП
w-vti
At
S рпп„ Ш
А С
А5
ее
У AT
т
Ъых
JL
п
1илиа
[Ш
ОтЦМ
1или0
нарпп
ш
H155HPt7
fl/ливвтАЗ 11
■ <ЪМ1*,
АЧ РПП Ш55ИР17
R1
1К
Иг
2f
VI
S
RG
Qf№
QO
as
шг
с
vi
J
sea
RG
v№
QO
QO
In*
Выход Qcc
б — схемы применения
АЦП, непрерывного преобразования, одноразового
преобразования. Практические схемы применения регистра ИР17
приведены на рис. 2.118, б.
Как результат полного цикла работы регистра поданная на
вход D1 кодовая последовательность, приведенная на рис. 2.119,
появляется в параллельном коде на выходах (для краткости
показано только восемь выходных сигналов). Со сдвигом на
такт эта же последовательность появится на выходе DO.
Когда преобразование завершено, на выходе QCC появляется
напряжение низкого уровня. При этом разряды регистра
блокируются от входов D1 и С, а записанная информация
хранится до начала нового цикла преобразования (поступления
низкого уровня на вход Ef). Для непрерывного
преобразования выход QCC внешне соединяется со входом 5.
197

^JUIJTJUIJIJLAJIJLJL
вход
-о
* 1 1
1 ifi=o 6=1 В=0 Г=1 Д=0 Е=1 Ж=0 ИЧ
[т —j_
Ц7
г
г**о
06
Q5
^6=1
fB=Q
М
03
v./-e/
trff-a
Q2
Q1 I I I
*-f«/
гж-а
Qo I I
QCC |
кя=/
' А Б В Г Д Е Ж и
ВО
Рис. 2.119. Временные диаграммы работы регистра ИР17
Состояния регистра приведены в табл. 2.77.
Микросхемы ИР18 и ИР19 представляют собой
шестиразрядный (ИР18) и четырехразрядный (ИР19) параллельные
регистры с D-триггерами и буферными входами разрешения
записи данных El. Логическая структура, цоколевка и условное
обозначение регистров приведены на рис. 2.120. Регистр ИР18
имеет только прямые выходы Q0...Q5, а ИР19 —
комплементарные выходы Q0...Q5 (Q0...Q5).
Если на вход El подано напряжение низкого уровня, то
данные со входов Д будут загружены в регистр при
поступлении положительного перепада тактового импульса на вход С.
Когда на входе El действует напряжение высокого уровня,
то данные в регистре остаются без изменения (входы Д и С не
действуют). На рис. 2.121 показано применение регистра ИР18.
Состояния регистров представлены в табл. 2.78.
Микросхема ИР20 — это четырехразрядный двухвходовый
регистр (рис. 2.122). В каждом разряде имеется два входа
Da, и Db„ данные от которых передаются триггеру через
двухвходовый логический элемент И-ИЛИ. Все входы организованы
как два порта данных Л и В по четыре входа в каждом
198
Таблица
%
0
1
2
3
4
5
~Ц\
7
8
9
Ю
11
12
13
2.77
. Состояния регистра
Входы |
П1
X
В1
В2
из
В4
В5
В6
D7
D8
D9
дЮ
ВП
mi
V13
S
О
1
1
1
1
1
1
;
/
/
/
/
;
/
Ё1
0
0
О
0
0
О
0
0
0
0
0
0
0
0
ИР17
Выходы
во
X
X
D1
В2
ВЗ
В4
В5
В6
D7
В8
В9
дЮ
В11
В/2
ЦП
X
0
В1
В1
01
т
В1
В1
В1
£1
D1
В!
D1
D1
Q10
X
/
0
В2
D2
D2
D2
В2
В2
В2
D2
В2
Z72
В2
Q9
X
/
/
0
ВЗ
ВЗ
ВЗ
ВЗ
ВЗ
ВЗ
ВЗ
ВЗ
ВЗ
ВЗ
Q8
X
/
/
/
0
В4
В4
D4
В4
D4
В4
D4
D4
В4
07
X
/
/
/
/
0
В5
В5
В5
В5
В5
В5
D5
В5
Q6
X
/
/
/
/
/
0
вв
В6
вв
В6
В6
вв
вв
05
X
/
/
/
/
;
/
0
В7
D7
D7
В7
В7
В7
04
X
/
/
/
/
;
7
/
0
В8
В8
D8
D8
ВВ
03
X
/
/
/
/
/
;
;
/
0
В9
В9
В9
D9
02
X
/
/
/
/
;
;
/
/
/
0
т
то
вю
Q1
X
/
/
/
/
/
/
/
/
/
/
0
В11
mi
Q0
X
/
/
/
/
;
7
/
/
;
/
7
0
В12
QCC
X
/
/
/
/
/
/
/
/
;
;
7
;
0
w
'-г>
а'
'-¥>
т
j
Е
12
т
ffJ ИР19
I
J]
f
QOQQ
11
Ш W
15
01 01 Q2 Q2
Q3 Q3
199

-?-&c
/ip/a
не
Q5\$-
-^-9£/
£&c
ИР19
RG
00
Q0YT
Q2&-
цз№
16-питание; 8-оИщий
Рис. 2.120. Структура, условное обозначение и цоко-
левка микросхем ИР18, ИР19
Шина
данных
//2Н531ИД1Ч
QQ-05
—<►£
Q0-Q5
Слово/
Сло8о2
шз
Q0-Q5
H53WPJ8 в\ Слабо з
С £1 —-/
№l±$ <Г*П№
J Q0r05
ТУ) Слово 4
и —у
Рис. 2.121. Схема наращивания регистров ИР18
D0a...D3a и D0b-..D3b. Порты данных А и В коммутируются с
помощью одноразрядного кода, подаваемого на вход 5.
Если на вход S подать напряжение низкого уровня, то
данные от порта А (от входов D0a...D3a) загружаются в регистр,
а с поступлением отрицательного перепада тактового импульса
на вход С появляются на выходах Q0...Q3.
Когда на входе 5 действует напряжение высокого уровня,
200
ЛА0дв0
3
дА1дд1
6 5
DA2BB2 ЛАЗПВ3
^Я /
С —
■>
12
14
и& 1
13
ЦР20
Q0
7
Of
10
С
г
15
Q2
03
1
3
ч
6
5
11
12
14
13
S
Щ
Щ
щ
Щ
щ
щ
щ
4*
RG
00
01
02
03
_2_
7_
10_
15
Таблица 2.78. Состояния
регистров ИР18, ИР19
Входы
Ё1
/
О
О
0
0
»i
X
X
X
О
/
с
П+1
X
/
О
t
I
Выходы
°1
%
4п
а
п
О
1
4
%
«п
%
1
0
16-питание; 8-общий
Рис. 2.122. Структура, условное
обозначение и цоколевка
микросхемы ИР20
то данные в регистр загружаются через порт В (от входов
D0B...D3B).
Объединение регистров приведено на рис. 2.123.
Состояния регистра приведены в табл. 2.79.
Микросхема ИР21 — это четырехразрядное сдвигающее
устройство с третьим z-состоянием на выходе.
Логическая структура, цоколевка и условное обозначение
приведены на рис. 2.124, 2.125. Регистр предназначен для сдвига
четырехразрядного кода на 1, 2 или 3 позиции влево или
вправо.
201

ШинаА
Шина в-
ЕЕ
<с
Da
RG
Сло8о1
—у
Q0-Q3
Е
S1C1
Таблица 2.79. Состояния
регистра ИР20
RG
—J
—г
й$
споВог
ю
qo-qj
.о
з
S2CZ
Рис. 2.123. Схема включения
регистра ИР20
Входы
S
О
О
1
/
с
\
\
\
\
Ча
0
1
X
X
18
X
X
О
1
Выход
Ъ
О
1
О
1
Входы выбора адреса SO и S/ служат для выбора из шести
входных проводов I( — 3)...I0...I3 тех четырех, от которых данные
требуется передать на выходы Y0...Y3.
Если на входы SO и S/ подано напряжение низкого уровня,
то выбираются входы 10...13.
Когда на входы SO и S/ поступит напряжение высокого
уровня, то будут выбраны входы /(— 3)...Ю.
Микросхема ИР21 имеет вывод разрешения выходам ЕО.
Если на вывод ЕО подать напряжение высокого уровня, то
выходы Y0...Y3 переходят в третье 2-состояние (разомкнуты).
Когда на выводе ЕО действует напряжение низкого уровня,
то выходы Y0...Y3 работают в обычном режиме.
Состояния ИР21 представлены в табл. 2.80.
Микросхемы ИР22 и ИР23 — это восьмиразрядные регистры
на D-триггерах. Причем ИР22 построен на £)-триггерах с
потенциальным С-входом, а ИР23 — с динамическим С-входом.
Логическая структура, цоколевка и условное обозначение
регистров приведены на рис. 2.126, 2.127. Регистры снабжены
202
Рис. 2.124. Структура
регистра ИР21
Рис. 2.125. Условное
обозначение и
цоколевка микросхемы
ИР21
J
2
1
Ч
д
ti_
1
10
9
и (
K-D
К-2)
№
ТП
Т1
и
и
so
SI
>Ёа
ИР21
RG
so
Y1
Y2
УЗ
IB-питание; 8-общий
203

Таблица 2.80. Состояния регистра ИР21
входы
Го
/
0
0
0
0
S1
X
0
0
7
;
so
X
0
1
О
1
13
X
D3
X
X
X
12
X
В2
В2
X
X
п
X
В/
VI
27/
X
10
X
до
ВО
so
во
IH)
X
X
ОН)
ВМ)
ВМ)
К-2)
X
X
X
д№
Ц-3)
X
X
X
X
Dt2)d(-3)
Выходы
УЗ
Z
03
02
В1
ВО
Y2
Z
В2
131
ВО
ВН)
Y1
г
В1
ВО
ОМ)
YO
Z
ВО
ВН)
Bf-2)
В(-2)д(-3)
ВО
т D2V3MV5JJ6 д7
(С)"'
д
41
8
13
п
17
18
д
I—ц£
Е°1^1
М ЬЧЛ Ь L-t£Lij 4£L_h
ИР22
2
QO
5\6
1rt«t
15
16 19
Q102Q304Q5Q6
07
BO B1 D2D3MB5B6 B7
3 4 7 8 13 ПЩ 18
В T _ L2? T _ ,, 427 Г _ L2? T _
4^4 Ч^| 4^ 4>п
///'Л
до
£| £| 12] 15] 16
Q1 02 Q3 Q4- Q5 06
19
07
Рис. 2.126. Структура регистров ИР22, ИР23
204
ИР22, ИР23, ИР27
3__
7_
8_
13_
HL
IL
18
Чс
DO
Df
Ъ2
из
т
7)5
дБ
В7
RG
20-питание; Ю-общии
Для ИР22 Вход С
статический и обозначается
Рис. 2.127. Условное
обозначение и цоко-
левка микросхем
ИР22, ИР23, ИР27
Таблица 2.81. Состояния регистра
ИР22
Режим
работы
Разрешение
и считывание
из регистра
Защелкивание
и считывание
из регистра
Защелкивание
г? регистр,
разрыв
Выходов
Входы
£0
0
0
0
0
1
1
РЕ
/
J
0
0
0
0
°п
0
/
0
1
0
1
выход
rpurrppa
Q
0
/
0
/
0
1
Выходы
Q0..Q7
0
1
0
1
Z
Z
Таблица 2.82. Состояния регистра
ИР23
Режим
работы
Загрузка и
считывание
Загрузка регистра
и разрыв
выходов
Входы
id
0
0
1
1
С
t
1
t
t
Ц,
0
1
О
1
Выход
Триггера
Q
о
i
0
1
Выходы
Q0..Q7
О
1
Z
Z
выходными буферными усилителями, имеющими третье 2-состоя-
ние, которое можно установить с помощью вывода разрешения
ЕО, если подать на него напряжение высокого уровня. Выходные
буферные усилители обладают высокой нагрузочной
способностью.
Входная часть регистров — это восемь D-триггеров со
входами разрешения параллельной записи РЕ (для ИР23 — вход С).
Если на входе РЕ действует высокий уровень напряжения, то
данные от входов D0...D7 отображаются на выходах Q0...Q7.
Если на вход РЕ подать напряжение низкого уровня,
разрешается запись в триггеры нового восьмиразрядного кода.
Если на вход ЕО подано напряжение низкого уровня, то
данные из £>-триггеров регистра пройдут на выходы Q0...Q7.
Регистр ИР23 принимает и отображает информацию
синхронно с положительным перепадом тактового импульса,
подаваемого на вход С.
Буферный вход РЕ, а для ИР23 вход С имеют гистерезис
±400 мВ, что повышает помехоустойчивость при переключении.
Состояния регистров приведены в табл. 2.81, 2.82.
Микросхема ИР24 — это восьмиразрядный универсальный
205

,JJS7
BX.JBblXJ
ВХ./ВЫХ.В
—ВХ./ВШ.5
—ВХ./ВЫХА
-BX./B6/X.J
--ВХ./ВЫ12
о
ВХ./ВЫХ.1
BX.fBbfX.O
SO Sf
mo r
E01 £02
Рис. 2.128. Структура регистра ИР24
сдвиговый регистр. Логическая структура, цоколевка и
условное обозначение приведены на рис. 2.128, 2.129.
Выходные буферные элементы регистра будут иметь третье
2-состояние, если хотя бы на одном из входов Е01 и Е02
действует напряжение высокого уровня.
206
ИР 24
2_
J_
!—
19
!L#c
JL
18
ECU
F02
dSQ
VS7
R
RG
-^-Вх./ВШ.О
13
6
8Х./ВШ.1
— Вx Iвых.2
14
BX./66/X.J
-±гВХ.18ЫХ4
12-ВХ.1Ш.5
JL BxjBbix.6
-Bx./Bbixl
17
20-питание; f0-общий
Рис. 2.129. Условное
обозначение и цоколевка микросхемы
ИР24
Восемь выводов 4...7 и
13...16 образуют порт данных,
провода в котором по
определенной команде служат то
входами данных, то выходами
для них. Параллельные
данные загружают в регистр
и считывают из регистра
через выводы Вх. 0/Вых.О...
Вх.7/Вых.7.
Регистр может работать
в четырех синхронных
режимах: параллельная загрузка,
сдвиг вправо, сдвиг влево,
хранение.
Для организации
многоразрядных регистров на базе
микросхемы ИР24 в ней
предусмотрены входы
последовательных данных слева и
справа DS0 и DS7 и аналогичные
выходы Q0 и Q7.
Работа порта управляется входами выбора режима работы
SO и 5/, а также двумя выводами разрешения выхода Е01
и Е02. Выводы микросхемы Вх,/Вых/, образующие порт данных,
имеют три режима работы (см. таблицу управления выходами
регистра ИР24).
Если на оба входа Е01 и Е02 и хотя бы на один вход выбора
SO или S1 поданы напряжения низкого уровня, то все восемь
выводов порта служат выходами. На них присутствует код,
содержащийся в регистре (режим считывания).
Если на входах выбора SO и S1 действует напряжение
высокого уровня, то через все восемь выводов порта в регистр
загружаются данные из шины системы (режим «загрузка»)
Причем загрузка происходит синхронно с подачей
положительного перепада тактового импульса на вход С.
Если хотя бы на одном из входов Е01 и Е02 будет
напряжение высокого уровня, то выходы регистра окажутся в
разомкнутом z-состоянии (режим «разрыв выводов»)
Входы выбора режима SO и 5/, входы последовательных
данных DS0 и DS7, а также входы параллельных данных
Вх.0/вых.0...Вх.7/Вых.7 открываются синхронно с приходом
положительного перепада тактового импульса на вход С, а на
других входах необходимые уровни должны быть уже
зафиксированы.
Асинхронный вход сброса R, если на нем действует низкий
уровень напряжения, запрещает действие входа С и других
входов и переводит регистр в нулевое состояние.
207

Таблица 2.83. Состояния выходов регистра ИР24
Режим
работы
Считывание
из
регистра
Загрузка В регистр
Разрыв выводов
вх. /вых.
Входы
ш
0
0
0
0
X
X
1
£02
0
0
0
0
X
/
X
so
0
0
X
X
/
X
X
St
X
X
0
О
!
X
X
[врегастре)
Q
0
!
О
1
Q=Bx/Bax.
X
X
Выводы
Bx/вых.О...Вх/Вых.
0 Л
1
О
1
у Выходы
данных
Входы данных
Z
г
Таблица 2.84. Состояния ре
Режим
работы
Сб~рос
Сдвиг
вправо
Сдвиг
влево
Хранение
Параллельная
загрузка
гистра
ИР24
входьг
R
0
/
/
/
/
/
/
/
С
X
SO
X
/
/
0
0
0
/
/
57
X
0
0
1
1
0
1
!
0S0
X
0
1
X
X
X
X
X
DS7
X
X
X
0
!
X
X
X
Вх./вш.
X
X
X
X
X
X
0
1
Выходы
00
0
0
1
в,
0,
0,
0
1
Внутри
регистра
0 0
% Ъ
*о 4
#а <*,
ог Ъ
Q, Q.
0 0
t /
Q7
0
Q
Q
0
!
*7
0
1
Для осуществления сдвига вправо или влево на
соответствующий вход DS0 и DS7 необходимо подать низкий уровень
напряжения.
Состояния регистра даны в табл. 2.83, 2.84.
Для последовательного соединения регистров ИР24
следует выход Q7 первого регистра соединить со входом DS0
второго и т. д. Для организации кольцевой рециркуляции
нескольких восьмиразрядных слов необходимо выход 07
последнего в линейке регистра соединить со входом DS0 первого.
208
12 11
03 Ф
Рис. 2.130. Структура регистра ИР25
ИР25
2-Й
9
R
RG
BS
15
14
13
12
11
Выходные буферные элементы
регистра ИР24 служат для
обслуживания шин данных с емкостным
характером нагрузки.
Микросхема ИР25 представляет
собой четырехразрядный сдвиговый
регистр с третьим г-состоянием и
дополнительным выходом Q'3 от
последнего триггера, который не имеет 2-со-
стояния (рис. 2.130, 2.131).
Этот выход Q 3 необходим для
увеличения числа каскадов таких
регистров. Данные с выхода Q'3
подаются на последовательный вход
данных DSI последующего регистра.
Состояния регистра представлены
в табл. 2.85.
__ Если на асинхронный вход сброса
R подано напряжение низкого уровня,
то выходы Q0...Q3 перейдут в нулевое
состояние (обнуление регистра).
Если на вход параллельного
разрешения РЕ подать высокий уровень
напряжения, то данные со входов D0...D3 загружаются в
регистр. Когда на вход РЕ подано напряжение низкого уровня,
то данные поступают на вход DSI и далее могут сдвигаться
вправо. Входы DSI, D0...D3 и РЕ — синхронные, действуют
инхронно с поступлением отрицательного перепада на
вход С.
ЕО
16-питание; 8-общий
Рис. 2.131. Условное
обозначение и цоко-
левка микросхемы
ИР25
209

Таблица 2.85. Состояния регистра ИР25
Режим работы
Сброс
Сдвиг
вправо
параллельная
загруз на
Входы
R
0
1
1
1
1
С
X
\
1
\
\
РЕ
X
0
Q-
1
1
DS
X
/
0
X
X
Sn
X
X
X
0
1
Выходы
Q0
0
0
1
0
7
Q1
0
<*о
%
0
1
Q2
0
«,
Q,
0
1
Q3
0
*2
%
0
1
Q1
Q2
Q3
-&WM
-Ег:1Г
1—' fC2
-№ff]
EWR—Щ
sewe—
sew a—„
SERB—Щ
SERA —
SERD—__
— a.
*-a
Tt J
*~a
n J
an
Ci
JL7\
¥
E
P
CI
Щ
Й
i_:
p- HO
Q1
t
Q2
№.
&_
&
Q3
Puc. 2.132 Структура регистров ИР26, ИР32
Вход разрешения ЕО имеет активный низкий уровень, при
подаче которого данные из триггеров регистра появляются на
выходах Q0...Q3. Выходы перейдут в z-состояния (разомкнуты)
если на вход ~Ёб будет подано напряжение высокого уровня.
Микросхема ИР26 представляет собой регистровый файл,
210
15
_1
2
J_ ,
/J_
14
5__
Ч
11
DO
VI
V2
V3
№
да
да
SERA
SERB
ERD
ИР2В
RG
DO
Of
02
Q3
Puc. 2.133. Условное
обозначение и
цоколевка микросхем
ИР26, ИР32
Л
В
/В-питание; 8-общий
Таблица 2.86. Состояния регистров ИР26, ИР32
Адрес
Записи
SEWA
0
1
0
1
X
SEWB
0
0
1
1
X
EWR
0
0
0
О
1
Регистр QnH
0
Г4
Чп
Qn
®п
$п
1
Qn
W
Qn
Qn
Qn
2
Qn
Qn
Щ.
Qn
Qn
3
Qn
Qn
Qn
<№
Qn
Адрес
чтения
SERB
0
0
1
i
X
SEffA
0
1
0
1
X
ERD
0
0
0
0
1
Выходы
00
%Br
m
Щ
W3B1
z
Of
%B2
Ц*г
wzbz
%B?
z
Ql
n
Щв*
Wzh
%B3
z
Q3
%**
ЩВ4
WZB4
WA
7.
W. B. - регистр -с, разряд-J -, z - разомкнутое состояние
построенный как четыре слова по четыре разряда каждый.
Логическая структура, цоколевка и условное обозначение приведены
на рис. 2.132, 2.133. Микросхема имеет четыре входа данных
D0...D3, используемых для записи четырехразрядных слов.
Расположение слова определяется адресными входами SEW В и
SEWA совместно с сигналом на входе EWR. Триггерные входы
выполнены таким образом, что новая информация будет получена
лишь при наличии на внутренних выводах адресных схем сигнала
высокого уровня. При этом данные со входов D0...D3 переходят
к выходу триггера. Если на входе EWR действует высокий
уровень напряжения, то входы данных D0...D3 не обеспечивают
записи информации в триггеры. Считывание информации,
хранящейся в триггерах, происходит, если на вход ERD подано
напряжение низкого уровня, а адрес считывания задан
соответствующим сигналом на входах SERB и SERA. Раздельная
адресация входной и считываемой информации за время
восстановления позволяет одновременное считывание и записи и
211

1\
w
J
di д2 m т ш jjb
JD7
рёЩ^-
»s
4444?] й
//!
*4\>
т
с
в
■ ЧШТ-'Ч
г<с
■\~9\ Ж'Ш6
V
Q0
Ш Q2 Ш Qt Q5 W
20-питание; 10-общий
Рис. 2. 134. Структура и цоколевка регистра ИР27
J
19
07
ограничена по быстродействию только временами записи и
считывания.
Если на вход ERD подано напряжение высокого уровня,
то выходы Q0...D3 регистрового файла переходят в третье z-
состояние. Режимы работы и состояния микросхемы ИР26, ИР32
представлены в табл. 2.86.
Микросхемы ИР27 — это восьмиразрядный регистр. Его
логическая структура, цоколевка и условное обозначение
приведены на рис. 2.134, 2.127. Регистр имеет синхронный тактовый
вход С, вывод //, а также синхронный вход разрешения
параллельной загрузки РЕ.
Если на вход РЕ подано напряжение низкого уровня, то
данные со входов D0...D7 загружаются в регистр. На выходе
эти данные появятся одновременно с приходом положительного
перепада тактового импульса на вход С.
Когда на входе РЕ действует напряжение высокого уровня,
то обеспечивается режим хранения информации.
Состояния регистра приведены в табл. 2.87.
Микросхема ИР28 — это восьмиразрядный последовательно-
параллельный регистр. Условное обозначение и цоколевка
приведены на рис. 2.135. Он имеет восемь входов, выходов
Q0...Q7, причем выходы могут иметь 2-состояние (разомкнуты),
если на вывод разрешения выхода ЕО подать напряжение
логического нуля. Вход сброса R асинхронный с активным
высоким уровнем напряжения. Регистр снабжен двумя последо-
212
Таблица 2.87. Состояния регистра
ИР27
ИР28
Режим
работы
Загрузка, f
3агрузка„0*
Хранение
Входы
С
t
t
t
X
РЕ
0
О
1
1
°н
/
О
X
X
Выкоды
QO...Q7
1
О
0
0
1±&с
L
1L
!__
2_
9_
11
по
т
SFA
РЕ
S
EXS1
ЕО
R
RG
а
5_
Ж
7_
17
1S
2*/-литани&; /2-оЩий
Рис. 2.135. Условное обозначение и
цоколевка микросхемы ИР28
Таблица 2.88. Состояния регистра ИР28
Режим
работы
Сорос
Хранение
Сдвиг
вправо
Расширение
знака

Стационарное
состояние
В коды
R
0
0
1
1
I
/
/
D1
/
X
/
0
0
0
0
S
X
/
X
/
/
/
0
EXSi
X
X
X
/
;
0
X
SEA
X
X
X
0
1
X
X
ЕО
0
0
0
0
0
0
X
с
X
X
X
t
t
t
t
Входы - выходы
QO
0
0
\
D
о
щ
Ап
а
Q1
0
0
Во
Ап
Ап
Ап
Ъ
Q2
0
0
Со
Вп
Вп
Вп
С
Q3
0
0
По
Сп
Сп
Сп
d
Q4
0
0
Ео
D
п
%
Dn
е
Q5
О
0
Fo
Еп
Еп
Е
п
р
Q6
0
0
п
Fn
Fn
Fn
9
Q7
0
0
И*
Gn
*п
&
п
п
Выход
Q
0
0
Нп
%
<Ъ
%
h
Примечание ■ х - лог. „О" или лог..,/" ■,
Ап—Но~ состояния до подачи тактового импульса ;
\.,.&п- состояния до подачи последнего тактовогоимпульса •,
a..,h - состояния на выходок Q0...Q7при третьем состоянии-,
Я0~.Ц - состояния на выходах QO.Qj.
вательными входами данных DO, Dl и входом выбора режима S.
Состояния регистра приведены в табл. 2.88.
Если на вход разрешения записи РЕ подать напряжение
высокого уровня, то в зависимости от выбранного режима
(вход S) входные данные поступают либо через вход DO
или D/ и с приходом положительного тактового импульса
на вход С поступают в триггеры. Имеется дополнительный
213

JUei
15
ffPJO
RB
ИР31
16-питан ив; 8~общий
Рис. 2.136. Условное
обозначение и цоколев-
ка микросхемы ИРЗО
Рис. 2. 137. Условное
обозначение и цоко-
левка микросхемы
ИР31
щ-питание; 28-общий
вход EXS1 расширения знака, а также вход выбора информации
SEA.
Микросхема ИРЗО — это восьмиразрядный регистр хранения
с адресацией (рис. 2.136). Регистр имеет: один
последовательный вход D и восемь выходов Q0...Q7; три адресных входа
А0...А2; асинхронный вход сброса R и вход разрешения записи
£7. В зависимости от кода адреса, если на вход EI подан низкий
уровень напряжения, данные со входа D пройдут на запись.
Микросхема ИР31 представляет собой 24-разрядный
последовательный регистр сдвига. Принцип работы такого регистра
в основном аналогичен регистру ИР8. Регистр ИР31 имеет
один информационный вход данных и 24 параллельных выхода.
Тактовый вход С управляется положительным перепадом.
При поступлении данных на информационный вход они будут
последовательно сдвигаться вправо на одну позицию и
выдаваться на параллельные выходы при поступлении каждого
положительного перепада тактового импульса на вход С. Условн
обозначение, цоколевка приведены на рис. 2.137.
214
EWR—SSC
SEWB—
SEW А—\_J
SERB —Ш
SERA H
SERU —I
Рис. 2.138. Структура регистра ИР32
15
1
2
3
13
n
5
Ч
11
W
Jit
Ш
D3
EWB
sm
SERB
ш
ИР32
RG
00
Of
02
03
JL
7_
6
16-питание; 8-ойш,ий
Рис. 2.139. Условное
обозначение и
цоколевка микросхемы
ИР32
Микросхема ИР32 — это
регистровый файл на четыре слова по четыре
разряда каждый с открытым
коллектором (рис. 2.138). Данная ИС в
основном аналогична ИР26, отличие
состоит в том, что выходы ИР32 имеют
открытые коллекторы. Цоколевка и
условное обозначение приведены на
рис. 2.139.
Микросхема ИРЗЗ представляет
собой восьмиразрядный буферный
регистр. Логическая структура,
цоколевка и условное обозначение
приведены на рис. 2.140, 2.141. Данный
регистр построен на D-триггерах,
имеет восемь входов данных D0...D7
и восемь выходов Q0...Q7. Выходные
буферные элементы регистра имеют
третье 2-состояние, которое наступает,
если на вход ЕО подать напряжение
высокого уровня. Все триггеры имеют
общий тактовый вход С (вход стро-
бирования). Состояния для одного
разряда представлены в табл. 2.89.
215

Рис. 2.140.
ИРЗЗ
Рис 2.141 Условное обозначение
и цоколевка микросхемы ИРЗЗ
20-питание; 10-общий
Микросхема ИР34 — это два четырехразрядных буферных
регистра. Условное обозначение, цоколевка приведены на
рис. 2.142, а состояния регистров в табл. 2.90
Каждый из регистров имеет четыре входа данных и четыре
выхода, вход сброса 7? в состояние логического нуля, вывод
разрешения выхода ЕО, вход разрешения записи РЕ. Если на
вход R подать напряжение низкого уровня, то на всех выходах
будет установлен низкий уровень напряжения. Чтобы выходные
буферные элементы регистра оказались разомкнутыми (в z-co-
стоянии), необходимо на вывод ЕО подать напряжение
высокого уровня.
216
ИРЗЧ
10
К
13
1RG
2RG
Q3YJI
22_
21
20
Q0
01
02
Ш
JL
17
Ж
JL
24-питание; 12-общий
Рис. 2.142. Условное
обозначение и цоколевка
микросхемы ИР34
Таблица 2.89.
Состояния регистра
ИРЗЗ
Вх оды
id
0
0
о
1
с
/
;
о
X
и
!
О
X
X
Выход
Q
1
О
Ъ
г
Q - предыдущее
состояние
Таблица 2.90. Состояния
регистра ИР34
входы
R
X
0
1
1
1
D
X
X
/
0
X
РЕ
X
X
/
/
0
Го
1
0
0
0
0
выход
а
I
0
1
0
$0
Когда на вход разрешения записи РЕ подано напряжение
высокого уровня, то данные со входов D проходят на выход Q,
если на выводе ЕО действует низкий уровень напряжения, а
а на входе р\. — высокий
Микросхема ИР37 — представляет собой восьмиразрядный
буферный регистр с тремя состояниями на выходе (г-состояние)
и импульсным управлением (вход С прямой динамический,
переключение положительным перепадом (фронтом) тактового
импульса). Логическая структура, условное обозначение и
цоколевка приведены на рис. 2.143, 2.I44. Регистр построен на D-
триггерах и имеет восемь входов данных D0...D7 и восемь вы-
217

2
j
_Ч
5
_6_
1
' Ь
У __
1UI
и/
V
т
пч
V5
т
VI
lUc_
хЁ.
ИР37
00
01
ш.
ш
ич
05
Q6
Q1
20-питание;
W-общий
Рис. 2.144.
Условное обозначение и
цоколевка
микросхемы ИР37
Рис. 2.143. Структура регистра ИР37
Таблица 2.91.
Состояния регистра ИР37
Входы
е~о
0
О
О
1
с
_г
_г
X
X
в
1
о
X
X
Выход
Q
/
0
Q
1
ходов Q0...Q7. Выходные буферные элементы могут иметь z-
состояние, если на специальный вывод разрешения выхода
ЕО подать высокий уровень напряжения. Когда на вывод
ЕО подано напряжение низкого уровня, то после поступления
положительного перепада тактового импульса на вход С данные
со входов Di поступают на выходы Q,. Состояния для одного
разряда представлены в табл. 2.91.
Микросхема ИР38 — это два четырехразрядных регистра,
построенных на синхронных D-триггерах с третьим г-состоянием.
Логическая структура одного регистра, цоколевка и условное
обозначение И38 приведены на рис. 2.145, 2.146. Каждый из
регистров имеет четыре входа и четыре выхода, вход сброса
R, тактовый вход С и вывод разрешения выхода ЕО (г-со-
стояние).
Если на вывод ЕО подать высокий уровень напряжения, то
218
2_
±_
J_
Ч
.5
6
Щс
-*>
\EQ
\
ИР18
1RG
2RG
22_
2L
19_
18_
JL
JL
15
Рис. 2.145. Структура регистра ИР38
2^-питание;
/2-общий
Рис. 2.146.
Условное обозначение и
цоколевка
микросхемы ИР38
выходные буферные элементы окажутся в третьем г-состоянии
(разомкнуты). _
Для обнуления регистра необходимо на вход сброса R подать
низкий уровень напряжения.
Данные со входов Д поступят на выходы Qt с приходом
положительного перепада тактового импульса на вход С, если
на вход сброса R будет подан высокий уровень напряжения,
а на вывод ЕО низкий уровень напряжения.
Состояния одного разряда приведены в табл. 2.92.
Микросхема ИР39 — это БИС регистров общего назначения
с многоканальным доступом. Функциональная схема, условное
обозначение и цоколевка БИС приведены на рис. 2.147, 2.148.
Данная БИС включает матрицу-накопитель, буферный регистр
со входами D10...D13, дешифратор записи с четырьмя входами
данных. Последние два (буферный регистр и дешифратор
записи) имеют общий тактовый вход С (активный перепад —
отрицательный). Кроме того, БИС имеет три одинаковых
канала А, В, С, состоящих из дешифратора на четыре входа,
мультиплексора и буферного выходного элемента. Буферные
выходные элементы могут иметь г-состояние, если на
соответствующий вывод разрешения выхода EOL подать напряжение
высокого уровня.
Микросхемы регистров отличаются не только направлением,
но и числом разрядов, способом записи и считывания инфор-
219

Таблица 2.92. Состояния
регистра ИР38
Входы
Го
0
О
0
0
1
R
О
1
1
1
X
с
X
S
S
X
X
D
X
;
0
X
X
Выход
Q
О
1
О
$о
Z
Рис. 2.147. Функциональная схема
регистра ИР39
"_
дешифратор
DCWR
AWR0...AWR3
СОА
канамА
Дешифратор
ARDA0...ARSA3
Канале
дешифратор
ARD8Q...ARDB3
ИаналС
дешифратор
№VC0...ARDC3
31
то...тз
Регистр
ведерный
RG BF
\1
матрица
накопителя
РАМ
НИ
Мультиплексор
михА
И
Мультиплексор
михв
1 г
^ мультиплексор
MUXn
ЛЕА
буфер
Выходной
BFA
i вуфер
йодной
6Fe
£
Выходной
BFC
жв же
WA0
4>
вово
...SOS
ф>
VOCO...VOC
220
ИР39
8
9
1JJ .
V
6
7 J
31
30
29
28
V
36 1
12
13
п
15
am
1
2
3
сов
№
ш
п
J
2
3
сив
т
тс
и
1
i
3
@-~шс
35
34
33
32
Y
2
3
^Хс
17
19
23
15
т
0
1
2
3
КОРАМ
ША
0
1
1
J
ВОВ
п
1
2
3
вое
0
1
2
3
5
3
41
39
4
2
40
38
18
20
24
28
Таблица 2.93. Состояния выходов
ИР39
Влоды
Ша
О
1
0
;
0
/
0
7
DEB
О
О
1
7
0
О
1
7
DEC
О
О
0
О
1
7
1
7
Выходы
DOA
X
Z
X
Z
X
Z
X
Z
ъов
X
X
Z
Z
X
X
Z
Z
DOC
X
X
X
X
Z
Z
Z
Z
21- о(Тщии
42 - питание
Рис. 2.148. Условное
обозначение и цоколевка
микросхемы ИР39
мации, быстродействием, энергопотреблением и другими
показателями. Для пояснения этих различий рассмотрим несколько
типовых вариантов микроэлектронной реализации регистров.
Прежде всего следует подчеркнуть, что регистры сдвига в
большинстве своем построены на триггерах двухступенчатой
структуры. Один такой триггер составляет разряд регистра.
Двухступенчатость структуры разряда необходима для
обеспечения развязки цепей записи информации в разряд и ее
считывания, поскольку эти два процесса происходят
одновременно. Для построения регистров можно использовать и одно-
221

Таблица 2.94. Состояния регистра ИР39
Входы
С
X
\
X
\
С0А
0
0
!
/
х 1 о
\
X
\
О
/
/
С08
0
0
0
О
1
1
1
1
Выполняемая операция
Запись, считывание и передача
информации, минуя регистры
— Т\
Ъ1—'
RG-
- "OR
' U ос
7)7 1
Hi. "
1 Т „UA
Kb- I
пив
1 *~Doc
, 77
7Г 1
Ш * " ■
R&
_4-J ж "QA
? Unc
' JJ'oc
777" 1
ш
ТУТ 1
Ш
RG
1 u DA
4 *~/7
' _ Ч.ОВ
' - иос
RG
*-i0A
и ос
1 i 1 *■ а оа
Ш-Л
RG
ж
RG
RG
* в08
и ос
-м 77
1 * U ОА
Т)
■ *-Ю0С
\ ~~Ям
^ ^- оь
> ^ос
ступенчатые триггеры. Но в таком случае в каждом разряде
нужны два триггера. Причем управлять ими необходимо двумя
последовательностями тактовых импульсов, сдвинутых по
времени друг относительно друга так, чтобы было обеспечено
поразрядное продвижение информации от входа регистра
к его выходу.
По способу записи информации в регистр и считывания
ее с выходов регистра возможны следующие варианты
реализации: запись по одному или по всем входам одновременно;
считывание по одному или по всем выходам одновременно.
Применяют различные сочетания способов записи и считывания.
Состояния регистра приведены в табл. 2.93, 2.94.
Основные параметры регистров приведены в табл. 2.95.
222
И
не более
*1
/мот.
не более
/пот.
не более
/пот,
не более
1
Jf
не более
!
<
<
'i
g
<
<
<
<
S
<
ш
ш
Тип
микросхемы
со
сч
-
о
СП
00
t^
ю
Ю
^
п
с
-
^ SK
Ю О -—'О '—' Ю
ПЮоЮО ГО
сч -^ сч о
Ю О —'О —'
ГО Ю о О О
СЧ со ГО Ю
о о
ю ю
СЧ СЧ
о о
ю о
СЧ ГО
о о
СЧ h-
СЧ СЧ
о о
СЧ h-
СЧ СЧ
о о
СЧ h-
СЧ СЧ
О О СО СЧ О
СЧ Г- СО ГО Tf
СЧ СЧ
со о
00 ■*.■*
— о о
Ю NlT)
сч" сч* сч"
тг Ю rf
о о" о"
ы
юю 2Р°о ооооа> en en со
LL СХ >-Ц, UU UU UU
3" rf ЗГ •* ГО 1Л ГО
го со го со со ю го
— —■ —■ —• ююй
* * £
223

И о
S —
V/
'У/
О
с
:v/|
uV/
I I *
i ©
42 v/i
.IV/oV/
i i
i i
i i
i i
о о" о ;*
<N CM — <N
CO CO CD Tf
—Г —Г —Г о"
to"
О I
см" of см"
Tf 4f ■*
©" o" o"
~s
S cu
О ►г-'
со >-*
< <<
ex ex
SS
LO in
ю ю
с
CX^J
S ex
со >-*
Ю
2 CO 2 CO 2ю 2 ю CD(OS
ex ex cxa ex ex ex ex a,a,K,
ss ss ss ss sss
ЯЯ SS SS SS SSS
~s ~5 2g Sg «g-
f- Jv- 00 p 00 «J
a ex ёх 22cxcx
Ss S cxSS
Ю Щ О К ГГ rt
2i2 S § S3 S3
* :> S3S&
224
Q.
t5
:<:<
Ю Ю —« CM Ю Ю
■*** — см см со ^f
OO I ONOlO I 00)-МЮО
CM CM I rf CM —• CM I Tf — CM CM CO Ю
о t^ о о 22-о о о lo Ью о о о
СОЮ-^тРг^тГСОтГтГ—.СМСМСОЮ
— — СМ' СОСМСМ
CD
сэ
юсмсмсмсмююсмсмсмююсмсГ
о" о" о* о" о" о" о" о' о" о" о' о" о" см
о
о"
CN
■* тГг СМ_ СМ_ CM XT rt^ СМ СМ^ СМ ■* j
- о" о" о" о" о" о" о" о" о' о" о' тг
1 I I I I I I I II |р.
см" см" см" см" см" см" см" см" см" см" см" см" см" см"
о" о
-* Ю_ ■* Ю_ Ю^ т^ Ю^ Tt^ in LO ■* ■*
о" о" о" о" о" о" о" о" о" о" о" о"
£ °£ех ■ •
S cxSs S
52 S ^ со м
г- —> —' см г~" см см см со i—• со со со rt> r-> ю со
S см см см tr; см см см см Ь: см см см см tz см см
5J сх сх сх см ех а, ех а- ^ а, сх о, а, 5] а, а,
cxSi-^ sexsssscxssssex^4>s
сО^соЮСОсО^СОгЛсосО^сОсО
СО к^< _ч СО к> _ fO
^ ^ X
-^ со со
S3:>CX
8—442
225

s
о о о о о
I I I <^ я
I I I о О
о о
(М О
CN <Х>
SS00O-N
CN С4) CN СО СО СО
а. о, о, о- о- о-
СО Ю со Ю со iO
со ю со ю со ю
ю ю ю ю ю —<
— о
о о о о о
о о
f f Tf T Tf
СЛ4 СМ* О) CN о!
Tf ■* Tf •*_ Ю_
© о о о" о
СО rj> Г- 00 CD
со со со со со
сх о, о, а а.
SSSSS
со со со со со
со со со со со
ю ю ю ю ю
'«6
2.11. Шифраторы и дешифраторы
Шифратор преобразует сигнал, поданный только в один
входной провод, в выходной параллельный двоичный код, который
появится на выходах шифратора. Чтобы шифратор откликался
на входной сигнал только одного провода, его схему делают
приоритетной. Тогда выходной код должен соответствовать
номеру «старшего» входа, получившего сигнал.
Дешифраторы предназначены для преобразования двоичного
кода в напряжение логического уровня, появляющееся в том
выходном проводе, десятичный номер которого соответствует
двоичному коду. Рассматриваемые дешифраторы различаются
по емкости, по числу каналов, а также форматом выходного
кода.
Микросхемы типа ИВ (ИВ1 и ИВЗ) — это шифраторы.
Микросхемы ИВ1 — это приоритетный шифратор 8 в 3
(рис. 2.149, 2.150), принимающий напряжение низкого уровня
на один из восьми параллельных адресных входов П...18. На
трех выходах А0...А2 появляется двоичный код,
пропорциональный номеру входа, оказавшегося активным. Приоритет в том
случае, если несколько входов получили активные уровни, будет
иметь «старший» среди них по номеру. Высший приоритет у
входа 18.
Микросхема имеет разрешающий вход El, который позволяет
сделать все адресные входы И...18 неактивными по отношению к
сигнальным уровням, для чего на вход El необходимо подать
напряжение высокого уровня («запрет»).
Шифратор ИВ1 имеет два дополнительных выхода GS
(групповой сигнал) и ЕО (разрешение по выходу). На выходе
GS появится напряжение низкого уровня, если хотя бы на одном
из выходов А0...А2 присутствует напряжение низкого уровня.
На выходе ЕО появится напряжение низкого уровня, если на
всех адресных входах П...18 будут высокие уровни напряжения
Используя совместно выход ЕО и разрешающий вход El,
можно строить многоразрядные приоритетные шифраторы.
Состояния шифратора приведены в табл. 2.96.
Микросхема ИВЗ — шифратор. Его структура, цоколевка и
условное обозначение представлены на рис. 2.151, 2.152. Он
имеет девять адресных входов П...19 и генерирует выходной
двоичный код на четырех выходах АО...A3.
Если на один из адресных входов П...19 подано напряжение
низкого уровня, то на выходах АО...A3 появляется
соответствующий двоичный код (активные уровни — низкие). Адресные
входы приоритетные, высший приоритет у входа 19. Нуль
кодируется на выходе, если на все девять входов подать напря
227

ИВ1
ев
GS<
6
AOi
Ah
ЛЬ
E0<
Рис. 2.149. Структура шифратора
ИВ1
16-питанце; 8-общий hbi
16
15 Рис. 2.150. Условное
обозначение и цоко-
микросхемы
228
Таблица
2.96
". Состоя
ния
шифратора ИВ1
Входы
Ё1
1
о
о
О
О
О
О
О
О
0
11
X
/
X
X
X
X
X
X
X
О
12
X
/
X
X
X
X
X
X
О
7
13
X
/
X
X
X
X
X
О
1
1
14
X
/
X
X
X
X
О
/
/
/
IS
X
/
X
X
X
О
7
1
1
1
16
X
/
X
X
0
J
7
7
1
1
и
X
/
X
0
/
/
/
/
7
/
18
X
/
О
1
/
;
/
/
/
/
Выходы
&S
1
7
О
О
О
О
О
О
О
О
АО
1
1
О
/
О
7
О
/
О
1
А1
1
1
О
О
/
/
О
О
1
1
А2
1
7
О
О
О
О
7
7
1
1
ЕО
1
О
7
1
1
7
7
7
1
7
If
12
Ы
>f*
45
}I6
>I7
\I8
>ГЗ
HBS
en
№
All
A2i
Alt
1В-питание; 8-абш,ии
Рис. 2.152.
Условное обозначение и
цоколевка
микросхемы ИВЗ
Рис. 2.151. Структура
шифратора ИВЗ
229

Таблица 2.97. Состояния шифратора ИВЗ
В л оды
11
!
X
X
X
X
X
X
X
X
0
12
/
X
X
X
X
X
X
X
О
1
13
/
X
X
X
X
X
X
О
1
1
14
/
X
X
X
X
X
О
/
1
1
IS
1
X
X
X
X
0
1
/
/
;
16
1
X
X
X
0
1
1
/
1
1
17
/
X
X
0
/
/
/
/
/
/
18
1
X
0
t
J
I
1
/
1
1
19
1
О
7
/
1
1
1
/
/
/
Выходы
A3
/
О
О
/
1
/
/
/
;
/
А2
/
/
/
О
О
О
О
/
/
/
At
/
/
/
О
О
1
1
О
О
/
АО
/
О
1
О
1
О
1
0
/
О
жение высокого уровня, т. к. нулевого входа нет. Состояния
ИВЗ приведены в табл. 2.97.
Основные параметры шифраторов приведены в табл. 2.98.
Микросхемы типа ИД (ИД1, ИДЗ...ИД16, ИД18, ИД19)
представляют собой дешифраторы.
Микросхема ИД1 — это двоично-десятичный высоковольтный
дешифратор. Логическая структура, цоколевка и условное
обозначение приведены на рис. 2.153. Он предназначен для
преобразования двоичного кода в десятичный и управления
цифрами газоразрядного индикатора. Дешифратор состоит из
логических схем, выполненных на элементах ТТЛ и десяти
высоковольтных транзисторах, у которых переход подложка —
скрытный слой коллектора образуют лавинный диод,
фиксирующий потенциал коллектора на определенном уровне. Он
принимает входной четырехразрядный код АО...A3 (активные уровни —
низкие) и выдает напряжение низкого уровня по одному из
десяти выходов Y0...Y9. На входы АО...A3 поступают числа от
О до 9 в двоичном коде, при этом открывается соответствующий
выходной транзистор. Коды, эквивалентные числам от 10 до 15,
дешифратор не отображает. Состояния дешифратора
представлены в табл. 2.99.
Микросхема ИДЗ представляет собой дешифратор-демуль-
типлексор с 4 на 16. Логическая структура, цоколевка и условное
230
СО Ю Ю СО Ю ю
— - • — LO LO LO
*%
X
го
Й CQCO CQ Шщ а
S SS S SS ^
^ Ю Ю СО Ю ю ю
ю
231

?-e
Таблица 2.99
тора ИД1
. Состояния дешифра
Входы
A3
.0
0
0
0
0
0
О
0
1
7
/
/
/
7
/
;
А1
0
0
0
0
1
/
1
1
0
0
0
0
7
7
1
I
А1
О
0
7
/
0
0
1
1
0
0
1
1
0
0
;
/
АО
О
/
0
/
О
1
0
7
0
7
о
7
0
1
0
I
Выходы
с низким
уровнем „О"
0
7
2
3
4
5
6
7
8
9
Все
Выходы
отнлючеиь/
Ж
JL
JL
±_
1L
1L
1L
1L
±_
2
f 5-питание) 12-отций
6
7
Рис. 2.153. Структура,
условное обозначение
и цоколевка
микросхемы ИД1
3_
в
7_
±_
АО
А1
А2
A3
Ж
0
1
2
,7
Ч
5
7
8
9
'32
-J .
A3
А2
20
цоЦ>^
At'
'-Н>Н>
АО-
4>Н>
£/
19\
ГоЩ
\!7
15
т
15
13
т
13
-10
£?
J;
S-7
Ц
!■!
3-г
2-1
*о
Рис. 2.154. Структура дешифратора-демульти-
плексора ИДЗ
обозначение приведены на рис. 2.154, 2.155. Он позволяет
преобразовать четырехразрядный двоичный код, поступивший
на входы АО...A3, в напряжение низкого уровня, появляющееся
на одном из шестнадцати выходов 0...16. Кроме четырех входов
АО...A3 устройство имеет еще два входа Ев и Е1 разрешения
233

Рис. 2.155. Условное
обозначение и цоко-
левка микросхемы
ИДЗ
Таблица 2.100. Состояния дешифратора ИДЗ
В поды
fo
0
0
0
0
0
0
0
0\
щ
0
0
0
0
0
0
0
0
1
1
£/
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
A3
0
0
0
0
0
0
0
0
1
/
/
/
/
/
/
/
X
Ух
X
А2
0
0
0
0
1
1
/
/
0
0
0
0
1
1
1
1
X
X
X
м
0
0
1
1
0
0
1
1
0
0
1
/
0
0
1
1
X
X
X
АО
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
X
X
X
Вы коды
0
0
1
1
/
1
/
л
/
/
~г
1_\
ч
т\
1
I
1
/
/
/
/
/
0
1
/
1
1
1
1
/
/
/
/
/
/
/
/
/
/
/
2
1
I
0
I
1
1
1
1
1
1
1
/
/
/
/
/
/
/
/
J
/
/
/
0
1
/
/
/
/
/
/
/
/
/
/
/
/
/
/
4
/
/
/
/
0
I
1
I
1
1
1
1
1
1
1
1
1
1
1
5
1
1
I
1
!
0
/
/
/
/
/
/
/
/
/
/
/
/
/
6
I
1
/
1
/
/
0
/
/
/
/
/
/
/
/
/
/
/
/
7
/
/
/
/
/
/
/
0
1
]
I
1
!
1
/
1
1
/
/
8
I
I
1
!
1
1
/
/
0
/
/
/
/
/
/
/
/
/
/
9
1
/
/
/
/
/
1
/
/
0
I
/
/
/
/
/
/
/
/
10
1
I
1
/
I
1
I
1
1
1
0
1
1
1
1
1
1
/
/
//
/
/
/
/
/
/
/
/
/
/
/
0
1
/
/
/
/
/
/
12
1
/
1
/
1
1
1
1
1
1
!
1
0
/
/
1
1
1
/
13
1
1
1
/
1
1
1
/
/
/
/
/
/
0
1
1
1
1
1
14
1
1
1
1
!
/
/
/
/
/
/
/
/
/
0
1
1
/
/
15
1
1
1
/
1
/
/
/
/
/
/
/
/
/
/
0
1
1
1
дешифрации, т. е. они играют роль стробирующих входов, если
на них подан низкий уровень напряжения. Если хотя бы на одном
из входов ЕО и Е1 установить высокий уровень, то на всех
ИДЗ
2^-питание; 12-общий
234
ёа2-
k
^
А л/%>о-Ч>Г
15
tB 1
W-
Y!
•Y2
•V*
/
F 2
fiOAl
—-Kf
/J
At
1-41
3D
H5F
в
ад-
L
E^p^
18-питание-,
8-о$щий
12
Y8
•Yf
■Y2
$-Y3
1»
Ю
й\
YS
YS
■Y7
Рис. 2.156. Структура, условное обозначение и цоколевка
микросхемы ИД4
выходах 0...16 будет высокий уровень напряжения независимо
от того, какой код подлн на входы АО...A3. Такой режим
используется при наращивании числа разрядов дешифрируемого кода.
Входы ЕО и Е1 можно использовать как логические, когда
микросхема ИДЗ служит демультиплексором данных. Входы
АО...A3 в этом случае используются как адресные, чтобы
направить поток данных, принимаемых входами ЕО и £7, на
один из выходов 0...16. На второй вход £,-, неиспользуемый в
этом включении, необходимо подать напряжение низкого уровня.
Состояния ИДЗ приведены в табл. 2.100.
Микросхема ИД4 — это два дешифратора-демультиплексора.
Логическая структура, цоколевка и условное обозначение
приведены на рис. 2.156. Он может выполнять функции: двойного
Дешифратора с 2 на 4; двойного демультиплексора с 1 на 4;
Дешифратора с 3 на 8; демультиплексора с 1 на 8.
Микросхема имеет два адресных входа АО и А1, выводы
3, 13. Они служат для одновременного управления выходными
235

входы
Адрес
~щ
X
0
0
1
1
1
т
X
0
1
0
1
X

Разрешение
Еа
7
0
0
0
0
X
Цаннше
Е
а
X
;
/
/
/
0
У/
/
0
1
1
1
/
Y2
1
1
0
;
;
/
УЗ
1
1
1
0
1
Y4
1
1
7
/
0
1 1
Таблица 2.101. Состояния
дешифратора ИД4 (дешифратор — два
входа, четыре выхода; демультиплек-
сор — один вход, четыре выхода)
Таблица 2.102. Состояние дешифратора ИД4 (дешифратор —
три входа, восемь выходов; демультиплексор — один вход,
восемь выходов)
В л оды
Адрес
Е„и ё
а в
X
О
О
0
0
1
1
Щ*0
X
0
0
1
1
О
0
1 7
1 1
X
0
1
0
1
О
1
0
1
аазрешение
или данные
~ВаиЕ6
1
0
О
О
0
0
0
О
0
Вы коды
0
YS
1
0
7
/
/
/
/
/
/
/
Y6
1
1
0
1
1
1
/
1
/
2
Y7
1
1
/
0
1
/
;
/
/
j
Y8
1
1
1
1
0
/
7
;
7
4
Y/
7
7
7
/
7
0
1
1
7
5
Y2
1
1
1
Г
1
1
0
1
1
6
YJ
1
1
7
7
/
7
/
О
1
7
Y4.
1
1
J
/
7
7
7
7
0
состояниями дешифраторов DCa и DCb. В каждом
дешифраторе имеется отдельный стробирующий вход Еа и Ев, выводы
2, 14, а также по одному информационному входу Еа, вывод /,
и Ев (инверсный), вывод 15.
Если ИД4 используется как демультиплексор, дешифратор
DCa может принимать по входам Еа и Еа как прямой, так и
инверсный адресные коды.
Для дешифрации трехразрядного кода следует соединить Еа и
Ев, Ев и Еа.
Состояния ИД4 представлены в т,абл. 2.101 и 2.102.
236
8~ Общий ;
16 - питание
Рис. 2.157. Условное обозначение и цоко-
левка микросхемы ИД5
Таблица 2.103. Состояния дешифраторов ИД6 и ИД 10
Bxodbf
Е11
X
X
0
0
1
1
£12
X
X
О
1
0
1
В1
О
X
7
;
7
/
С~1
X
7
0
0
0
0
выходы
о
1
1
0
1
1
/
7
7
7
/
0
7
/
*г
7
;
/
;
о
1
3
7
/
/
/
/
0
Входы
В~2
X
/
0
0
0
0
С2
1
X
О
0
О
О
Выходы
0
1
1
О
1
1
1
7
/
/
7
О
1
1
2
1
1
1
/
0
1
3
1
/
/
/
/
0
Микросхема ИД5 — это сдвоенный дешифратор с 2 на 4 с
открытым коллектором. Условное обозначение и цоколевка
приведены на рис. 2.157. Каждый из дешифраторов имеет по одному
информационному входу D, а второй вход стробирующий С.
Кроме того, имеется дополнительный вход выбора Е1.
Информационные входы D1 и D2 комплементарные. Выходы инверсные
для обоих дешифраторов, допускают подключение индикаторных
лампочек, реле (открытый коллектор). Состояние дешифратора
ИД5 приведено в табл. 2.103.
Микросхема ИД6, ИД10 — это двоично-десятичные
шифраторы, одинаковые по структуре и цоколевке (рис. 2.158). Они
преобразуют двоичный код, поступающий на входы АО...A3, в
сигнал низкого уровня, появляющийся на десятичном выходе
0...9. Состояния дешифратора приведены в табл. 2.104. Если
237

иве.ито
Ш±* jl.
15
14
п
Г/
АО
А1
АН
Ад
DC
°1
1 к
16
з А
* т
ь 6
ff6
/ А
9 А
16-пцтание; 8-о£>щий
Рис. 2.158. Структура,
условное обозначение и
цоколевка микросхем ИД6
ИД10
десятичный эквивалент входного кода превышает 9, то на всех
выходах 0...9 появятся напряжения высокого уровня. Эти
микросхемы могут дешифровать числа 0...8, тогда вход A3 можно
использовать как разрешающий с низким активным уровнем,
подавая поток данных, если дешифраторы работают в режиме
демультиплексоров с 1 на 8.
Дешифратор ИД 10 выполнен с открытыми коллекторными
выходами и возможностью подключения повышенного
напряжения на выходе до 15 В, т. е. возможно подключать реле,
лампочки накаливания.
Микросхема ИД7 — двоично-десятичный дешифратор-де-
мультиплексор, преобразующий трехразрядный код А0...А2 в
напряжение низкого уровня, появляющееся на одном из восьми
выходов 0...7. Логическая структура, цоколевка и условное
обозначение дешифратора представлены на рис. 2.159. Он
имеет трехвходовый логический элемент разрешения. Это
позволяет соединить параллельно три микросхемы ИД7 и получить
дешифратор с 24 выходами. Для получения дешифратора с 32
выходами необходимо взять четыре микросхемы ИД7 и один
дополнительный элемент НЕ (инвертор).
Дешифрация происходит тогда, когда на входах Е1 и Е2
действует напряжение низкого уровня, а на входе ЕЗ — высокого.
При других сочетаниях уровней на входах разрешения £"«■ на
всех выходах будет напряжение высокого уровня.
238
Таблица 2.104. Состояние дешифратора ИД5
Входы
A3
0
0
0
0
0
0
0
0
7
1
7
7
7
1
1
1
А2
0
0
0
0
;
/
/
/
о
0
0
0
1
1
7
1
А1
0
0
I
;
0
0
1
1
о
0
7
1
0
О
7
1
АО
0
1
О
1
0
/
0
1
О
1
0
7
О
7
0
1
Выходы
0
0
1
1
1
1
7
1
1
7
1
7
1
0
1
;
/
/
/
/
/
/
2
1
7
0
1
1
1
1
1
1
1
3
1
/
1
О
1
1
1
1
1
1
♦
/
/
/
/
О
1
/
/
/
/
5
1
1
1
1
1
0
1
1
7
/
6
1
1
7
7
J
J
0
7
7
7
7
1
/
/
/
/
/
/
0
7
7
в
1
/
/
/
/
/
/
/
О
1
9
7
7
/
/
/
/
/
/
/
0
Все у ровна высокие
Такой дешифратор возможно использовать как демультиплек-
сор с 1 в 8. Один из входов £,- принимает данные, остальные
входы разрешения присоединяются к источнику напряжения
разрешающего уровня. Состояния ИД7 приведены в табл. 2.105.
Микросхемы ИД8, ИД9 — это дешифраторы для управления
дискретной матрицей на светодиодах. Условное обозначение и
цоколевка дешифраторов приведены на рис. 2.160, 2.161. Такие
дешифраторы близки к ИД1. Они принимают
четырехразрядный код АО...A3 (активные уровни высокие) и выдают
напряжение активного высокого уровня по одному"из тринадцати
выходов 0. ..12 для ИД9 и по одному из восемнадцати
выходов 0...17 для ИД8 А, Б.
Микросхемы ИДИ, ИД12 и ИД13 представляют собой
дешифраторы с 3 на 8. Условные обозначения и цоколевки
239

EJf
Ef1-
^4-Ы>"=
^^Цч>ч>
^0
ИД7
uL-^Jfr*.
m^s-
]nj
£2
±
£_
L.
2_
3
DC
o&
IL
IL
12
№
5b-f°-
=0-"
(6-питание;
8-общий
s~s
i=m_ii
7r
Рис. 2.159. Структура, условное обозначение и цоколевка
микросхемы ИД7
Таблица 2.105. Состояния дешифратора ИД7
Входы
Ё/
О
X
X
0
О
о
О
0
О
О
О
£2
X
/
X
О
О
о
О
0
0
О
О
£3
X
X
0
1
1
1
1
1
1
1
1
АО
X
X
X
О
1
О
1
О
1
О
1
А1
X
X
X
О
О
1
1
О
О
1
1
к!
X
X
X
О
О
О
О
1
1
1
1
Выходы
0
1
1
1
О
1
1
1
1
/
/
/
/
/
/
/
/
О
1
1
1
1
1
1
2
/
/
/
/
/
О
1
1
1
1
1
3
1
1
1
1
1
/
О
/
/
/
/
4-
1
1
1
1
1
1
1
О
1
1
1
5
1
1
1
7
/
/
/
/
О
1
1
6
1
1
7
1
1
1
1
/
/
0
1
7
1
7
1
1
1
1
/
/
/
/
О
дешифраторов приведены на рис. 2.162, 2.163. Все дешифраторы
имеют дополнительный вход запрета V. Если на вход V подать
сигнал высокого уровня (лог. I), то на всех выходах
дешифратора ИД12 будут установлены напряжения низкого уровня, а
240
ИД8
ИД9
iL
IL
20
АО
А1
А2
A3
Ж
0
1
2
J
Ч
t)
6
7
8
9
10
11
IP
13
14
ft
16
17
1
2
3
4
5
В
'/
8
q
10
JL
13
14
1b
16
17
18
19
2 ^- питание;
12 -об'щий
Рис. 2.160. Условное
обозначение и цоколевка
микросхемы ИД8
ИЛ12
1L
12_
13
14
АО
А1
At
V
Ж
0
1
2
J
Ч
5
6
7
16-питание] 8-общий
Рис. 2.162. Условное
обозначение и
цоколевка микросхемы
ИД12
23
?*
21
2.0
АО
AI
А1
Ад
VC
0
1
2
Т
Ч
5
6
7
8
9
10
11
12
24-питание;
1
IS
т
17
Л
15
14
7
в
8
11
9
10
12-Общий
Рис. 2.161. Условное
обозначение и цоколевка
микр
осхемы ИД9
иvи, ив 13
ii_
tL
1J_
JL
15
АО
А1
AZ
V
Р
Ж
О
1
2
3
Ч
5
6
7
Р ■
JL
Зи
1_
10
16-питание; 8-общий
Р-входивь/ход
„перенос
Рис. 2.163.
Условное обозначение и
цоколевка
микросхем ИДИ, ИД13
24 i

Таблица 2.106. Состояния дешифратора ИД 12
входы
У
0
0
О
0
0
0
О
0
1
АО
О
0
О
О
1
1
1
1
X
А1
О
0
1
1
0
0
1
1
X
А2
а
1
0
1
0
1
0
1
X
Выводы
а
1
0
о
0
0
0
0
0
0
1
0
1
0
0
0
О
0
0
О
2
0
0
1
0
0
0
0
0
0
J
О
О
О
1
0
0
0
0
0
*
0
0
0
0
1
0
0
0
0
5
0
0
0
0
0
1
0
0
О
6
0
О
0
а
0
0
1
0
0
7
О
О
0
О
0
0
0
1
0
Таблица 2.107. Состояния дешифраторов со сдвигом двух точек
ИДИ, ИД13
Входы
Р
1
1
1
1
1
_Ц
1
1
1
0
V
0
0
0
0
0
0
0
0
0
1
АО
О
0
0
0
1
1
1
1
к
X
Af
0
0
1
1
0
0
1
1
к
X
А2
0
1
0
1
0
1
0
1
X
X
выходы
0
1
1
0
0
0
0
0
0
О
0
1
0
1
1
0
0
0
О
0
0
0
2
0
0
1
1
0
0
0
0
0
0
J
0
0
0
1
0
0
0
0
0
0
ч
0
0
0
0
1
1
0
0
0
0
5
0
0
0
0
о
1
1
0
0
0
6
0
0
0
0
о
0
1
1
0
0
7
0
0
0
0
0
0
0
1
0
1
р
0
для ИДИ и ИД 13 на первых семи выходах будет напряжение
низкого уровня. На восьмом выходе и выходе переноса будет
действовать напряжение высокого уровня. Состояния
дешифраторов приведены в табл. 2.106, 2.107.
242
L
/j
j(fj)
АО,
Щ)
K>t^f:
£
US)
Ш
ИД1Н
АО
А1
£
АО
А1
Ж,
ВС,
£>
00±
]2_
JL
п
16-питание; 8-о6ш,ии
Рис. 2.164. Структура,
условное обозначение и цоколевка
микросхемы ИД 14
7(9)-
—За(6)
— 2а{6)
W;
°a(S)
Таблица 2.108. С
тора ИД 14
входы
I
1
0
0
0
0
АО
X
0
1
0
1
А1
X
0
0
1
1
остояния деши
фра-
Выходы
О
1
0
1
1
1
Т
1
1
0
1
/
2
1
f
1
0
1
J
/
/
/
/
0
Микросхема ИД14 — это два дешифратора-демультиплексо-
ра (рис. 2.164). Каждый из дешифраторов имеет два адресных
входа АО и А1 и вход разрешения Е с низким активным
уровнем. Выходы 0...3 взаимно исключающие, их активные
уровни низкие.
Если дешифратор работает в режиме демультиплексора,
то вход разрешения Ё принимает данные. Состояния
дешифратора даны в табл. 2.108.
243

15
№
13
12
10
9
11
ВО
Л1
VZ
из
ГА
С2
V
ИВ 15, ИВ 10
ВС
Л
Го
16-питание;
8-общий
Рис. 2.165. Условное
обозначение и цоколевка
микросхем ИД15, ИД16
7
/
2
О
J
Ч
5
7)0
Vf
В2
вз
С1
С2
V
ИВ/8
ВС
Q1
02
03
04
05
Q6
Q7
13
12
11
10
9
15
14
16-питание; В-общий
Рис. 2.166. Условное
обозначение и цоколевка
микросхемы ИД18
Микросхемы ИД15, ИД16 представляют собой дешифраторы
для управления шкалой индикатора с определенным цветом.
(ИД15— для управления шкалой красного цвета, а ИД16 —
для управления шкалой зеленого или желтого цвета).
Цоколевка и условные обозначения ИД 15 и ИД 16 представлены
на рис. 2.165. Дешифраторы имеют по четыре входа данных
D0...D3. Вход С2 называют «Регулировка яркости», а вход
С/ — «Запрет». Вход V называют «Контроль». Если на вход V
подать напряжение логического нуля, а на входах С1 и С2 будут
действовать напряжения высокого уровня, то выходы «Открытый
эмиттер» для ИД16, выводы 3...7 будут иметь высокий уровень
напряжения, а выходы источника тока, выводы / и 2 будут иметь
низкий уровень напряжения. Однако для выходов / и 2
логический нуль (низкий уровень) обозначает активный режим, а
логическая единица — закрытое состояние источника тока.
Источник тока будет закрыт (выходы / и 2 имеют высокий
уровень напряжения), если хотя бы на один из входов С/
или С2 подать напряжение логического нуля.
Для дешифратора ИД 15 выходы 1,2 — это открытые
эмиттеры, а выходы 3...7 — это выходы источника тока.
Микросхема ИД18 — это дешифратор двоично-десятичного
кода в семисегментный код (рис. 2.166). Дешифратор имеет
четыре входа данных D0...D3 и семь выходов Q1...Q7. Вход
С2 — «Регулировка яркости», а вход С1 — «Запрет», вход V —
«Контроль». Работа дешифратора аналогична работе
дешифратора ИД 16.
244
ИВ19 Микросхема ИД19 лредстав-
ляет собой дешифратор-демульти-
плексор 4X16 с открытыми
коллекторными выходами. Условное
обозначение и цоколевка ИД 19
приведены на рис. 2.167
Дешифратор имеет четыре входа данных
D0...D3, два входа разрешения
дешифрации ЕО и Е1 и шестнадцать
инверсных выходов Y0...Y15.
Дешифратор ИД 19 в основном
аналогичен ИДЗ. Отличие состоит в том,
что входы разрешения дешифрации
ИД19 ЕО и Е1 прямые статические,
поэтому активный уровень высокий,
а также все выходы имеют
открытый коллектор.
Входы ЕО и Е1 можно
использовать как логические, если
дешифратор ИД 19 служит демультиплек-
сором данных. Тогда входы D0...D3
являются адресными, чтобы
направить поток данных, принимаемых
входами ЕО и Е1, на один из
выходов 0...15. На второй,
неиспользуемый в этом включении вход Е,
следует подать напряжение
высокого уровня.
Основные параметры
дешифраторов приведены в табл. 2.109.
Комбинационными называют функциональные узлы, которые
не содержат элементов памяти (триггеров). Состояние такого
узла однозначно определяется комбинацией входных сигналов
и не зависит от предыдущего состояния. К этому классу
функциональных узлов относят: шифраторы, дешифраторы,
мультиплексоры и др.
Дешифраторы, рассмотренные в этом разделе, представляют
собой микросхемы средней степени интеграции. Они
различаются по емкости (два, три или четыре бита информации),
по числу каналов (один или два), а также форматом входного
кода (двоичный или двоично-десятичный). Многие
дешифраторы можно применять в качестве мультиплексоров.
23 А
22
21
20
18
10
ВО
т
Ъ2
т
F0
Е1
ВС
о &
г~1
3 А
4 |
5Ъ
8%
11 Ь
12 4
13\
15h
2Ч-питание; 12-абщии
Рис. 2.167. Условное
обозначение и цоколевка
микросхемы ИД 19
245

12 Таблица 2.109. Основные параметры дешифраторов
Тип
микросхемы
1
I'bux,
не более
В
2
"вых,
не менее
В
3
1°
'вх,
не более
мА
4
/вх,
не более
мА
5
'пот,
не более
мА
6
/1,0
•зд.р,
не более
НС
7
/0,1
'зд.р,
не более
НС
8
'вх.проб,
не более
мА
9
'пот.ср
мВт
10
Лраз
11
133ИДП
КМ133ИД1/
155ИДП
К155ИД1 \
КМ155ИД1 J
133ИДЗ\
КМ133ИДЗ)
КР134ИДЗ)
155ИДЗ>
К155ИДЗ/
533ИДЗ
1533ИДЗ
133ИД4
155ИД4,|
К155ИД4 \
КМ155ИД4)
533ИД4,|
Н533ИД4/
2,5
0,4
0,4
0,4
0,3
0,4
0,4
0,4
0,4
0,4
0,4
2,4
2,4
2,4
2,3...2,6
2,4
2,5
2,5
2,4
2,4
2,5
-(1,6.. .3,2)
-(1.6...3.2)
-1,6
0,8
-1,6
-0,4
-0,2
— 1,6
-1,6
-0,36
0,04...0,08
0.04...0.08
0,04
0,02
0,04
0,02
0,02
0,04
0,04
0,02
25
25
49
25
56
16
15
35
40
10
—
__
33
70
100
33
33
33
32
32
30
—
—
36
70
100
36
36
32
32
32
26
—
1
—
—
1
0,1
—
—
—
—
__
—
80
—
—
—
—
10
—
10
/С°раз = 10
/Сраз=Ю
10
Продолжение табл. 2.109
К555ИД41
КМ555ИД4/
1533ИД4
533ИД5
К555ИД5
134ИД6)
К134ИД6/
533ИД61
КМ555ИД6/
530ИД71
Н530ИД7 I
К531ид7п;
533ИД7
К555ИД7
1533ИД7
КМ155ИД8А, Б
КМ155ИД9
133ИД10
155ИД10)
К155ИД10/
533ИД10
КМ555ИД10)
К555ИД10Г
0,5
0,4
0,4
0,5
0,3
0,4
0,5
0,5
0,4
0,48
4,0
4,0
(0,4...0,9)
0,4
0,4
0,4...3,0
2,7
2,5
2,3...2,6
2,5
2,5
2,5
2,9
2,4
2,4
-0,36
-0,2
-0,4
0,4
0,18
-0,04
0,02
0,02
0,02
0,02
0,012
0,02
0,05
7
10
10
8,0
13
74
30
28
51
51
350
400
25
30
12,5
27
28
46
46
350
350
30
•0,36
0,36
1,6
1,6
1,6
1,6
0,4
0,4
0,02
0,02
0,04
0,04
0,04
0,04
0,02
0,02
10
10
62
70
13
13
41
41
100
100
50
50
50
27
27
—
50
50
50
0,1
55 10
52,5 10
10
10
30
30

абл. 2.109
)лжение т
—
Пробе
-
о
о>
00
S-
ю
ю
*
со
(N
-
! I I
О) — —
esf <м~ со"
о" о о"
55 55 55 55- 555 £5 3^ ^
ss ss ss xs^ sss ^х ss s
Ющ Ю Ю Ю in
—. _ —. —. —< — юю
^£ *:> ^£ ас
* ^ ^
О О "г"
со со ~
X
S00
— со
Ь£ Ю ~
Ю ю
Ю ю
248
2.12. Сумматоры
Сумматоры — устройства, предназначенные для выполнения
арифметического суммирования (сложения) чисел в двоичном
коде. Простейший случай — это суммирование двух
одноразрядных чисел: 0 + 0 = 0; 1+0=1; 1 + 1 = 10. В последнем случае
выходное число (10 = 2) оказалось двоичным двухразрядным.
Появившаяся в старшем разряде суммы единица называется
единицей переноса
Ранее (в разделе 2.4) рассматривались состояния схемы
«исключающее ИЛИ» и было показано, что, добавив выход
переноса, т. е. генератор старшего разряда, можно получить
схему суммирования двух одноразрядных чисел (рис. 2.26). На
рис. 2.168 приведена схема суммирования двух одноразрядных
чисел, состоящая из элементов «исключающее ИЛИ» и И. Схема
имеет два выхода: суммы 2 и единицы переноса С. Такая схема
называется полусумматором. Табл. 2.110 определяет состояния
полусумматора. Схема полного сумматора должна иметь вход
для приема сигнала переноса Сп (п — число разрядов в
суммируемых числах) (рис. 2.169). В табл. 2.111 приведены состояния
полного сумматора.
Полные сумматоры многоразрядных чисел составляются из
полных сумматоров одноразрядных чисел. Они могут выполнять
основную арифметическую операцию — суммирование
многоразрядных чисел двумя способами: параллельным или
последовательным.
Из [J, 7] взяты структурные схемы параллельного
сумматора (рис. 2.170) и последовательного сумматора (рис. 2.171).
В параллельном сумматоре суммируются два пятиразрядных
числа (слова) А и В: разряд АО с ВО и так далее до А4 с В4.
В каждом элементарном (одноразрядном) сумматоре
получаются суммы 2 0...И 4 и сигналы внутреннего переноса С„ + \,
которые последовательно поступают на вход переноса Сп более
старшего сумматора. Выходной сигнал переноса d + i = C6
(единица в шестом разряде). Следовательно, выходная сумма
сумматора — 111111 = 63.
Недостатком такого параллельного сумматора является
большое время распространения сигналов переноса С„.
Параллельные, безрегистровые сумматоры обеспечивают наибольшую
скорость суммирования, если снабжены схемой ускоренного
переноса.
Последовательный двоичный сумматор содержит три
«-разрядных регистра: регистры слагаемых А и В и регистр суммы 2.
Суммируемые числа загружаются в регистры А и В поразрядно.
Со скоростью один такт — один разряд происходит и
суммирование, т. е. заполнение регистра суммы 2. Триггер необходим
Для запоминания на один такт разряда Сп для переноса его
в разряд С„+1.
Микросхема ИМ1 — это одноразрядный полный сумматор.
249

Таблица 2.110. Состояния полусумматора
Е=АВ+АВ--
Рис. 2.168. Полусумматор
Слагаемое
А
0
0
1
1
В
0
1
0
1
Результат
Сумма
Е
0
1
1
0
Перенос
Сп-И
0
0
0
1
Л
; i , _
^Тг"
Ч>4:
4>i4
В «
сп
А —г-
л—
■fp-Л
—•—
s
* -г
—•—
Ь-Ы
—\щ~
Таблица 2.111. Состояния сумматора
Ln+1
слагаемое
сп
0
0
0
0
1
1
1
1
А
0
0
1
1
0
0
1
1
В
0
1
0
1
0
1
0
1
Результат суммирования
flffOUQHb/U
над
1
0
1
1
0
1
0
0
1
Cft+j
0
0
0
1
0
1
1
1
Десятич
ное
число
0
1
1
2
1
2
2
3
Рис. 2.169. Сумматор
Логическая структура, цоколевка и условное обозначение
сумматора приведены на рис. 2.172. Он применяется для
суммирования входных переменных А, В и реализует функцию переноса
Сп. Каждый вход сумматора переменных А я В имеет развитую
логику: основные входы данных АО, А1 и ВО, В1, инверсные
входы данных А и В, а также входы управления А* и В*. На
вход Сп подается входной сигнал переноса. __
Выходные коды суммы выдаются в прямом 2 и инверсном 2
виде. Выход сигнала переноса инверсный С„+\.
Если входные данные подаются на АО, А1 и ВО, В1, то
цепи входов Л, Ъ следует разомкнуть.
250
Слово A (JnpaSodoo) Слабо В (б'проводов)
м
®
А2
А1
т
вн
вз
В2
В}
м \вч
АЧ 1
j; £
A3 ,ВЗ \А2 \В2
А В
см сп
ПО I
А В
,2*
Сп+1 . Е<*
Выход .
переноса —
ЕЗ
Н.
А1 \В1
А В
СЛ*Г СП
Д1 I
АО tB0
А В
12'
£2
IF
Е1
пи
: а в
Т'
Е0
вход
переноса
Выходы суммы (Sпроводов}
Рис. 2.170. Структурная схема параллельного сумматора
F
у ч^
Слагаемое А
Li"
Слагаемое в
\ Слагаем
Ч±
А \ \В
\ Сумма z
Выходсуммы
Рис. 2.171.
Структурная схема
последовательного сумматора
Когда используются входы данных А и В, то на входы АО
(или А1) и ВО (или В1) необходимо подать напряжение низкого
уровня. В точках А и В выполняются логические уравнения:
А = А+А*+А0А1;
В = В + В* + В0В1,
а состояния сумматора приведены в табл. 2.112.
Микросхема ИМ2 (рис. 2.173) — двухразрядный полный
сумматор. В отличие от сумматора ИМ1 в нем отсутствуют
инверсные и управляющие входы переменных А и В. Состояния
сумматора приведены в табл. 2.113, где 2 0 отображает сумму
младших разрядов АО и ВО, а 2 / — старших разрядов А1 и В1.
Микросхема ИМЗ — это четырехразрядный
быстродействующий двоичный полный сумматор. Отдельные логические
структуры сумматора и его цоколевка приведены на рис. 2.174. Он
251

8
9
10
11
J
л_
____.
4-
2
АП
А1
А*
А
Сп
во
81
Я*
В**
ИМ1
SM
S
I
jn+i
w-питание) 7-обш,ий
Рис. 2.172. Структура,
условное обозначение и цоколевка
микросхемы ИМ1
Таблица 2.112. Состояния
дешифратора И Ml
Входы
Сп
О
О
О
О
1
1
1
1
в
О
О
/
г
О
О
1
1
А
О
1
О
1
О
1
О
1
Выходы
ъ.
г
1
/
О
1
О
О
о
1
г
О
О
1
О
7
/
О
Z
О
1
1
О
1
О
О
/
принимает два четырехразрядных слова по входам данных
АО...A3 и B0...B3, а по входу С„ — сигнал переноса. Сумма
разрядов входных слов появляется на выходах 2 0...S 3. На
выходе С+1 выделяется сигнал переноса. Имеется схема
ускоренного переноса (СУП).
Сумматор может работать со словами как положительной,
так и отрицательной логики.
Суммирование проиходит по уравнению:
252
13
АО
ВО
Сп
А/
В1
ИМ2
SM
10
17
ч
Таблица 2.113. Состояния
сумматора ИМ2
12
10
7-odtuuu ,
/4- питание
Рис. 2.173. Условное
обозначение и цоколевка
микросхемы ИМ2
В^ооы
АО
0
1
0
/
0
1
0
_/|
0
/
О
1
0
/
0
/
во
0
0
1
/
0
0
/
/
0
0
/
/
V
0
/
/
А1
0
0
0
0
/
/
/
/
0
О
О
0
1
/
/
/
в/
О
0
0
О
0
0
0
О
/
/
/
;
/
/
/
/
Выходы
Сп-0 Сп=1
10
О
1
;
О
О
/
/
О
О
/
;
0
О
1
1
0
11
0
0
0
1
1
/
;
О
1
/
1
0
0
0
О
1
Сп+,
0
0
0
0
0
0
О
/
О
О
0
1
1
1
/
/
10
1
0
0
/
/
0
О
1
1
О
0
1
1
0
О
1
11
0
1
/
/
/
0
О
0
1
0
0
О
0
1
1
1
77+7
0
0
0
0
0
/
/
/
0
/
/
/
/
/
;
/
С + 2°(А0 + ВО) + 2' (А1 + В1) + 22(А2 + В2) +
+ 2\АЗ + ВЗ) = 2° 2 0 + 2' 2 / + 22 2 2 + 23 2 3 +
+ 2 Сп +1.
Состояния сумматора приведены в табл. 2.114.
Микросхема ИМ4 — это четырехразрядный полный
сумматор. Условное обозначение и цоколевка представлены на
рис. 2.175. Он имеет по четыре входа данных для двух
переменных А и В и вход переноса С„, причем имеются по два
инверсных входа для каждой переменной Л и В. На выходе выдается
сумма и знак переноса.
Микросхема ИМ5 представляет собой два одинаковых
одноразрядных двоичных полных сумматора (рис. 2.176). Он
выполняет операцию сложения двух одноразрядных чисел в двоичном
коде с учетом переноса «младшего» разряда в «старший».
На выходе ИМ5 выдается сумма чисел и знак переноса в
«старший» разряд. Состояния сумматора представлены в
табл. 2.115.
253

Схема генератора рпзрядоб суммы
п 13 АОво
АО
ю
А1
т—О-—|
4=7"
—U/h-4_TI^-r=/_
VFSttPH№-,
y4—LJ л/+я/ l_l
-11
ЛА2В2
A-*
-10 B15L
9 A2B2
A383
Схема
Выхода
разрядов
переноса
АО+ВО
AlBf -
AZB2 —|
A3BJ -
A1+B1
A2+B2-
-12 A3+33-
W
If
AZ+B2-
Al^Bl—
A3+B3
5 _
12-питание;
5-ао~щий
Рис. 2.174. Структура и цо-
колевка сумматора ИМЗ
Л
СП*1
Таблица 2.114. Суммирование чисел микросхемой ИМЗ
Данные
на входе
Электрические
уровни
Активный
уровень, ,1'"
Активный
уровень „О"
Сп
0
0
1
АО
0
О
1
А1
1
1
О
А2
0
0
/
A3
1
1
0
ВО
1
1
О
В1
0
0
1
В2
0
0
1
33
1
1
О
10
1
1
О
I/
/
/
0
12
0
0
1
и
О
0
1
<ь,
1
1
0
Цифровой

результат
10+9=19
С*5+6=}2
п
Микросхема И Мб — это четырехразрядный двоичный
сумматор с ускоренным переносом (рис. 2.177). Он складывает
два четырехразрядных слова плюс входной перенос, так же как
ИМЗ, имеет такое же уравнение суммирования. Отличие ИМо
от ИМЗ в цоколевке.
Микросхема ИМ7 представляет собой четыре последователь-
254
IL
_7_
16
^с„
И№
SM
9
— £0
ILFi
■2-е
Ln+1
5-питание; 12-общий
Рис. 2.175. Условное
обозначение и цоколевка
микросхемы ИМ4
/
3
4
/7
12
11
А
В
А
В
ИМ 5
SM1
SM2
1
С
ntf
1
в
5
8
10
П+1
O-ff
7- О&щии ;
/4 - питание
Рис. 2.176. Условное
обозначение и цоколевка
микросхемы ИМ5
Таблица 2.115. Состояние
сумматора ИМ5
Входы
Сп
О
О
О
О
/
/
/
;
А
О
;
о
/
о
7
О
1
В
О
О
7
1
О
О
/
/
Вб/ходы
L
О
/
/
0
7
О
0
1
С
П+1
О
О
О
1
О
1
1
1
ных сумматора-вычитателя, которые имеют общие цепи
тактовых импульсов, вход С и сброса, вход CLR (рис. 2.178).
Каждый из сумматоров 2 /...2 4 имеет управляющий вход
S/A (subtractor/adder — вычитатель/сумматор), два входа
данных А и В, а также последовательный выход суммы 2.
В зависимости от уровня, подаваемого на вход выбора
режима S/A, выполняется функция либо сложения (на входе S/A —
напряжение низкого уровня), либо вычитания (на входе S/A —
напряжение высокого уровня).
Вход сброса CLR — асинхронный, управляющий низкий
255

ИМ6
ъЦ-&—
16-питание; 8-ойщий
Рис. 2.177. Структура и цоколевка сумматора ИМ6
уровень. Во время сброса в триггеры суммирования
записываются напряжения низкого уровня, а во внутренние триггеры
переноса—либо высокого уровня (в режиме вычитания —
S//4 = l), либо низкого (в режиме суммирования S/A =0).
Положительный перепад тактового импульса, подаваемый на
вход С, переключает триггеры суммирования и переноса.
На выходе 2 появляется результат суммирования разрядов
А и В и внутреннего сигнала переноса после каждого
положительного перепада тактового импульса на входе С. Состояния
ИМ7 приведены в табл. 2.116.
256
5В
ЕЧ&А^ В4 М A3 ВЗ (S/AJ3 £3 CLR
201 19
S/A В
£ £4 С
CLR A
13
12
CLR A
Г ,_£/ В
S/A С
±3
В S/A
С ЕЗ Е
A CLR
ч
A CLR
С Z2rrE
В S/A
11
8
0 11 (S/A)1 31 At А2 В2 (S/AJ2 12
Рис. 2.178. Цоколевка микросхемы ИМ7
1
Таблица 2.116. Состояния
Режим
работы
С dp ос

Суммирование
Вычитание
микросхемы
Вход
CLR
0
0
1
1
1
1
1
7
1
1
1
1
!
7
1
1
7
7
S/A
0
1
0
О
О
О
О
0
О
0
7
7
/
;
/
/
/
/
А
X
X
0
О
О
О
I
7
1
7
О
О
0
О
!
1
7
7
В
X
X
0
О
/
/
0
О
7
7
О
О
7
7
О
о
7
7
С
X
X
t
т
t
!
!
1
т
т
t
t
t
t
i
*
♦
t
I ИМ7
внутренний.
бхоа
переноса
CJdof)
0
1
О
1
о
1
о
1
О
1
о
7
О
7
0
1
О
1
CJnmef)
0
7
О
О
О
1
Q
!
7
1
О
!
0
О
7
1
О
7
Выход
{после f)
о
о
о
1
/
о
t
о
О
1
7
О
О
1
О
7
7
О
9—442
257

ЬеГ
X С1
S ч
Е о
х *°
U at
'вх.проб'
не более
О)
О)
о. Ч
1,0
'зд.р
не более
'пот'
не более
'пот'
не более
ПОТ'
не более
О)
О)
- ч
й о
О)
'вх'
не более
1
О
С
«с
а
s
г
«С
г
£
£
<
г
«С
s
ю
ю
Тнп
микросхемы
и
II s
О О п.^
11
2х "* О СМ
N (N COCO
! I
I I
-*
о
о
о
^^
оо
to
1
Tf
(М
•*
о
ю
со
о
о
о
to
CN
to
1
Tf
<N
Tf
О
О
in
to
О
о
о
■*
to
СО
1
•*
CN
Tf
О
00
ю
to
О
О
О
Tf
to
to
1
•*
(М
Tf
О
О
-
to
р
О
О
Tf
to
to
'
Tf
(M
Tf
О
00
(M
to
о
О
о
Tf
to
СО
1
Tf
(М
Tf
О
_-<
ы%
^°
2°
(М
N._
,6 0,18
(М
2,3..
со
о
to"
to
го
о
о
ю
о
to
(М
2,3..
го
о
1 1
1 !
со to
о о
о о
CN CN
1 1
ю t-
<N<N
■*ю
О О
Tf
ГО
Tf
о"
(М
о
о
00
о
■*
р_
1
ю
<N
Tf
О
m
со
■*
о
о
1
г~
<N
ю
о
r~N
CNCN
ОО
ОО
^< ^
оо
1 1
1Л Ь
CN<N
ч^1Я
оо
--_, _ _ч ^ CN (M (M(MCN СО ГО СО П П '■* rf Ю Ю ХПШ
ss sssss sss ss sssss ss ss
ro со ю ю ю со со ююю £2 ro \тыо *р *t> ■* ■* сою
со со ю ю ю со со ююю со со ю ю ю со со го со сою
*£
«
fe*f
со ю in Й й
юю1П»"|У
258
Основные параметры сумматоров ТТЛ приведены в
табл. 2.117.
2.13. Узлы вычислительных устройств
Основным узлом любого микропроцессора служит
арифметико-логическое устройство (АЛУ). Кроме того, в
микропроцессор входят схемы проверки на четность, схемы
ускоренного переноса и цифровые компараторы. В данном разделе
будут рассмотрены микросхемы типа ИП (ИП2...ИП5, ИПб,
ИП7, ИП9), типа ИК (ИК1, ИК2), типа ПР (ПР6, ПР7), типа
СП (СП1), а также типа ХЛ (ХЛ1).
Микросхема И172 — это восьмиразрядная схема контроля
четности и нечетности суммы единиц входного слова с целью
выявления ошибок при передаче данных. Логическая структура
и цоколевка ИП2 приведены на рис. 2.179. Микросхема имеет
два входа разрешения: четный ЕЕ (even enable) и нечетный 0Е
(odd enable). Они должны получать разноуровневые
логические сигналы.
Если на вход ЕЕ подать напряжение высокого уровня, а
на входе 0Е зафиксировать низкий уровень напряжения, то
на выходах 2 Е и 2 0 будет отображена четность кода
напряжением высокого уровня или низкого уровня соответственно.
Когда на входы 10...17 поступит нечетный код, то на
выходе 2 0 будет напряжение высокого уровня (на выходе 2 Е —
низкий уровень).
Если соединить входы ЕЕ и 0Е и подавать на них напряжения
высокого и низкого уровней, то на выходах 2 0 и 2 Е получим
инверсные логические уровни.
Для проверки четности числа высоких активных входных
уровней девятиразрядного слова необходимо девятый разряд
данных присоединить к входу 0Е, а сигнал от вывода 0Е к ЕЕ
подать через инвертор. А для проверки четности числа принятых
низких уровней напряжения необходимо девятый разряд данных
присоединить к ЕЕ, а сигнал от ЕЕ через инвертор подать на 0Е.
Для наращивания схемы необходимо последовательно
соединить несколько ИП2, т. е. выходы 2 Е и 2 0 предыдущей
ИС соединить со входами ЕЕ и ОЕ последующей.
Состояния ИП2 приведены в табл. 2.118.
Микросхема ИПЗ представляет собой четырехразрядное
арифметико-логическое устройство (рис. 2.180). Она может
выполнять или 16 логических, или 16 арифметических операций.
АЛУ имеет входы АО...A3 и B0...B3, на которые можно подать
два четырехразрядных слова А и В. Входы SO...S3 позволяют
выбрать 16 функций устройства. Однако благодаря входу М
число функций можно увеличить в 2 раза, т. е. переключить
режим, и АЛУ или выполняет 16 логических функций двух
переменных, если на М подано напряжение высокого уровня,
пли 16 арифметических операций, при низком уровне
напряжения на входе М. Вход Сп принимает входной сигнал переноса.
259

TO
и
12
13
8\
—I
JTrr
ш
11
14
-3_л
OE-U-
Eh
EH
Й-™
П-питание; 7-общий
Таблица 2.118. Состояния ИП2
Сумма
высоки*
уровней на
входах I0...I7
Четная
Нечетная
Четная
Нечетная
X
X
Входы
ЕЕ
1
1
0
0
1
О
ОЕ
О
О
1
1
1
О
Выходы
ZE
(четная)
7
О
О
1
О
1
L0
Шечт)
О
1
1
О
О
/
Рис. 2.179. Структура и цо-
колевка микросхемы ИП2
Результат выполнения одной из 32 выбранных функций АЛУ
отображается на выходах F0...F3. Кроме того, ИПЗ имеет три
вспомогательных вывода: А=В — выход компаратора
(открытый коллектор); G — выход генерации переноса, Р — выход
распространения переноса. Последние два выхода G и Р имеют
активные низкие уровни. Для организации переноса между
несколькими ИПЗ, объединяемыми в многоразрядное АЛУ,
используются входы Р и G, данные на которых не зависят от
состояния входа переноса Сп. Так как ИПЗ имеет внутреннюю
260
Рис. 2.180. Структура АЛУ микросхемы ИПЗ
СУП, то сигнал переноса на выходе Сп + 4 появляется при каждом
входном сигнале переноса, поступившем на вход С„. Для
обеспечения высокоскоростных операций в многоразрядных
АЛУ необходимо между ИПЗ включать специальные ИС,
например ИП4, которая может обслуживать четыре ИПЗ.
На выходе компаратора А = В будет высокий уровень
напряжения, если на всех выходах F0...F3 оказались высокие уровни.
261

B0+-
AO-2-
$3^L
S2±
Silt-
soJL
Cn1-
filL
F?!L
12
Г
К155ИПЗ
&SB
2±м
Ш-В1
»А2
Шг
\S-A3
JS-вз
Us
1±ь--&
S.F3
Рис. 2.181. Цоколевка
микросхемы ИПЗ для
высоких уровней на-
пряже
ния

BO-LAO-L
SJ±-
и
S2-1-
S1 —
sot
с 7
с„ —
м1
F0 —
FlS-
fzIL
12
Г
Н.155ИЮ
2± 5В
Mai
2-81
"-А2
Швг
Не
16 F~
— ьп*ч
ЛР
2-л*в
Hfj
Рис. 2.182. Цоколевка
микросхемы ИПЗ для
низких уровней
напряжения
Сигнал выхода А = В можно использовать совместно с сигналом
С„ + 4 для выяснения соотношений: А > В или А < В,
АЛУ ИПЗ может работать либо с высокими (рис. 2.181),
либо с низкими (рис. 2.182) уровнями напряжения. В
зависимости от этого меняются знаки инверсии на входах и выходах.
Состояния АЛУ ИПЗ приведены в табл. 2.119, 2.120.
Микросхема ИП4 —- это схема ускоренного переноса для АЛУ
(рис. 2.183). Она имеет вход приема сигнала переноса Сп
(активный — высокий уровень напряжения) и четыре пары
входов ~Gi и Я,- (активный уровень — низкий). На трех выходах ИП4
выделяются три сигнала переноса Сп+Х, Сп+У и Cn + Z (с активным
уровнем — высоким). Микросхема имеет два вспомогательных
выхода: Р — распространение переноса, G — генерация
переноса, необходимых для построения СУП более высокой
разрядности.
На выходах СУП выполняются логические функции [1J:
Gn+x=Gl + PlCn,
Gn+y =G2+ P2G0 + Р2Р1СП,
Gn + Z= G3 + P3G2 + P3P2G1 + P3P2PlCn,
C3 == G7 + P4G3~+~P4P3 gT^~P4P3P2GJ,
~p = Р4РЗР2Р1.
262
Таблица 2.119. Выбор функций при низких активных уровнях
операндов в ИПЗ
выйор (рункции \ выходные Ванные при активных низких уровнях
S3 S2
0 0
0 0
0 0
0 0
0 1
0 1
0 1
0 1
1 0
1 0
1 0
1 о
1 1
1 1
1 1
1 1
S1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
so
0
1
0
1
0
1
0
1
0
1
О
1
0
1
0
1
логические
напряжение
ВысакагоуроЩ
А
АВ
А+В
1
А + В
В
А®В
А+В
АВ
А@В
В
А+В
0
АВ
АВ
А
Арифметические операции
[Шхооем-наппжениенизкого
сп=о
{Иез переноса]
А-1
АВ-1
АВ-1
-1
А + (А +В)
АВ+(А+В)
А-В-1
А +8
А + (А +В)
А + В
АВ+(А+В)
А+В
А +А
АВ+А
АВ +А
Сп=1
(с переносом)
А
АВ
АВ
0
А+(А+8~)+1
АВ+(А+В)+1
А-В
(А+В)+1
А+(А +8)+1
А+В+1
АВ+(А+8)+1
(A+8JH
(А *А)+1
АВ+А +1
АВ+А +1
А АН
Таблица 2.120. Выбор функций АЛУ-ИПЗ при высоких активных
уровнях
дыоор функции
SJ S2 S1 SO
0 0 0 0
0 0 0 1
0 0 10
0 0 11
0 10 0
0 10 1
0 110
0 111
10 0 0
10 0 1
10 10
10 11
/10 0
110 1
1111
1111
выхоОные данные при активных высоких уровнях
логические
Функции
(наВыкодем-
-налряжение
Высо^огоуро-
А
А + В
АВ
0
АВ
в
А® В
АВ
А + В
А + В
В
АВ
1
А +В
А +В
А
Аришметичесние операции
(нивходе м-напря^и^ низкого
Сп-1
(Вез переноса)
А
А + В
А+В
-1 _
А+АВ _
(А + В) +АВ
AzB-1
АВ-1
А +АВ
А +В
(А +В) +АВ
АВ-1
А +А
(А +В) +А
(А +8) +А
А-1
(с переносом)
А +1
(А+В)+1
(A+BJ+1
0
А +АВ +1
(А +В)+АВ+1
А-В
АВ
А +АВ +1
А +В +1
(А+В)+АВ+1
АВ
А +А +1
(A+BJ+A+1
(А +В)+А +1
А

о ^-^oj^-p
Рис. 2.183. Структура СУП микросхемы ИП4
В табл. 2.121...2.125 показаны данные на выходах ИП4 в
зависимости от кодов на входах.
Схема подключения ИПЗ к ИП4 показана на рис. 2.184.
Микросхема И175 — это девятиразрядная схема контроля
четности суммы единиц входного слова (рис. 2.185). Она имеет
девять входов 10...19, образующих три однотипных узла А, Б и В,
а также два выхода 2 Е (выход четности суммы единиц входного
слова) и 2 0 (выход нечетности). Состояния ИП5
представлены в табл. 2.126. Назначение микросхемы аналогично ИП2.
Микросхемы ИЛ6 и /У/77 содержат по четыре
двунаправленных шинных усилителя; причем ИП6 с инверсией, а ИП7 без
инверсии (рис. 2.186, 2.187). Состояния микросхем представлены
в табл. 2.127. Усилители в микросхемах имеют входные пороги,
аналогичные триггеру Шмитта. Основной недостаток этих шин-
264
Таблица 2.121. Данные
на выходах С„+л, Сп+У
ИП4
Входы
G!
0
X
Р~!
X
0
с
п
X
;
ЛюдЬ/е
доугие
входные
уробни
Выход
С
п+х
1
1
О
Таблица 2.122. Данные
на выходе С„ + г ИП4
Таблица 2.123. Данные на
выходе Р
Bxodbi
Р4
0
РЗ
0
Р2
0
Р1
0
Людые другие
Входные уровни
выход
Р
0
1
Таблица 2.124. Данные на
выходе G И П4
Входы
G2
0
X
X
Gl
X
0
X
PZ
X
0
0
р1
X
X
0
с
п
X
X
/
Людые другие
входные уровни

Выход
Сп+у
/
/
/
0
входы
G3
0
X
X
X
G-2
X
0
X
X
01
X
X
0
X
РЗ
X
0
0
0
Р2
X
X
0
0
Р1
X
X
X
0
Сп
X
X
X
/
Людые другие
входные уровни

Выход
Сп+г
1
/
/
;
0
Входы
G4
0
X
X
X
G3
X
0
X
X
G2
X
X
0
X
G1
X
X
X
0
Р4
X
0
0
О
РЗ
X
X
0
О
Р2
X
X
X
0
Лнэ&ые другие
Входные уровни

Выход
G
0
0
0
0
1
Таблица 2.125. Определение соотношения операндов А и В с
помощью ИП4
Вход
/
/
Выход
переноса
^П + 4.
J
О
Актибные
уробни
низкие
А >В
А < В
Активные
уровни
высокие
А 48
А >В
вход
0
0
Вы код
переноса
^п+4
/
0
Активные
уровни
низкие
А >В
А 4В
Актибные
уровни
Высокие
А < В
А>уВ
265

ВЪ1 Н155ИПЗ
ят нтипз
S0S3 —
—дА1
>А2
w
so
ш
В2
л
ьп
М
ALU
F0
F1
F~2
F3
А=В —
S0S3ZZ
-Л
Р2
Р3_
7ч
CRU
"Ш
Jn*y
Jn+z
Ш
итипч
>-
S
АО
М
А2
A3
ВО
В1
32
83
Ф£
ALU
F0
F/
F2
F3
А=В
Y
h
ЪСп
n
МУ/
— Y2
YJ
YH
X1
X2
X3
ХЧ
CRU
un+x
jn+y
jn+2
Ш
Н155ИПЧ
Puc. 2.184. Схема подключения АЛУ ИПЗ к СУП ИП4
ных усилителей состоит в том, что возможен прием
недопустимого и опасного сигнала управления ЕОа = 0 и ЕОв = 1, если
оба усилителя в канале открыты. Основные параметры
усилителей представлены в табл. 2.135.
Микросхема ИП9 — это восьмиразрядный последовательно-
параллельный двоичный перемножитель, который является
разделяющим логическим элементом (рис. 2.188). Он осуществляет
перемножение восьмиразрядного множимого (число Х0...Х7)
266
ЕЕ
[четн]
—' (н/четн.)
14-питанив; у-общий
Рис. 2.185. Структура и цоколевка микросхемы ИП5
Таблица 2.126. Состояния ИП5
Таблица 2.127. Состояния ИП6
и ИП7
Входы
Число высоких уровней
на входах 10. ..18
Четное
нечетное
выходы
ЕЕ
1
0
10
0
1
Е0а
0
(
0
!
F°B
0
0
1
1
Выходы
ИП6
А„
Вход
z
вп
В=А
z
Недопустимо
А-в
Вход
ИП7
Ап
Вход
z
Вп
В'А
z
Недопустимо
А-В
Вход
поразрядно на последовательное число-множитель,
поступающее на вход Y. Получаемые данные хранятся в восьми
триггерах. Если на вход сброса CLR подано напряжение низкого
уровня, то все триггеры находятся в нулевом состоянии и
готовы к приему нового множимого Х0...Х7. Когда на вход CLR
подано напряжение высокого уровня, а разряды
числа-множителя подаются на вход Y, то произведение появляется
на выходе 2 поразрядно после каждого тактового импульса
267

ИП6
EOaL
лп3
ни —
A,L
А2 S
A3B
7
Г
-pjtf>-4
1 "
-f-p—
ml
J
-41—
^3e|—
-^=-^3^
f3t
12
11
10
У
8
Рис. 2.186. Условное
обозначение и цоколевка микросхемы
ИП6
SB
£в*
Рис. 2.187. Условное
обозначение и цоколевка микросхемы
ИП7
Вход М необходим для смены режима работы.
Состояния ИП9 представлены в табл. 2.129.
Микросхемы ПР6 и ПР7 — это преобразователи двоично-
десятичного кодТ~в~двоичный и двоичного кода в двоично-
десятичный соответственно (рис. 2.189). Основой таких
преобразователей является запоминающая матрица емкостью 256 бш\
Ячейки матрицы соединены в соответствии с программой
преобразования. Матрицей управляет дешифратор с 5 входами
и 32 выходами. На входы А0...А4 подается двоично-десятичный|
код с весом 1—2—4—5—10. Вход RE разрешает
преобразование, если на него подан низкий уровень напряжения. Когда!
на вход #£Г подано напряжение высокого уровня, то
преобразование запрещено, а на выходах Q0...Q4 появится напряжение!
высокого уровня. Состояния микросхем ПР6 и ПР7 представлены»
в табл. 2.130, 2.131.
Микросхема СП 1 — это схема сравнения (компаратор) двух
четырехразрядныТ~чисел (рис. 2.190). Она имеет 11 входов:
четыре пары (восемь входов) из них принимают два четырех-!
разрядных числа АО...A3 и B0...B3, а три входа 1(А<В)Л
1{А—В) 1{А>В) необходимы для увеличения емкости схемы!
(соединение нескольких ИС типа СП1). Компаратор имеет триГ
выхода: А > В, А = В, А < В.
Состояния СП1 приведены в табл. 2.132, а схема сравнения!
двух 24-разрядных чисел приведена на рис. 2.191. I
" Микросхема ХЛ1 — это многофункциональный элемент для|
ЦВМ, реализующий функции хранения и обработки
информации Логическая структура и цоколевка ХЛ1 представлена на|
268
5_
1л
1_
1_
1L.
13_
12_
11
ко
XI
Х2
ХЗ
хч
Х5
XS
Х7
ц
1
If?
У__
111
№
у
т
н
ИП9
1
Ш-питание; 8~о6щиО
Рис. 2.188. Условное
обозначение и
цоколевка микросхемы
ИП9
АО
А1
А2
A3
АН<
RB-
ю_
11
12
13
14
IF]
А
В
С
В
£
F
ПР7
X/Y
У/
У2
УЗ
уч
1/5
У^
у?
У8
ML
"el
Q23_
Ш.
Q5B
mi
(179
т-питание; 8-одщиа
ПР6
aoJL
AfJL
A21L
A3^
A«±
X/Y
L.QQ
— Q/
fff-питаиие; 8-одщии
Рис. 2.189. Условное
обозначение и цоколевка микросхем
ПР6 и ПР7
Таблица 2.129. Состояния микросхемы ИП9
входы
CLR
0
1
1
1
-L
с
X
f
♦
t
t
h

Донные
X
X
X
X
У
X
0
О
t
/

Внутренний
сигнал
Y-1
0
0
1
0
/
выход
I
О
Qn+r
Q
Ъ+Т
«u
Функция
Загрузка нового множимого. Сфос
регистров суммы и переноса.
Сдвиг в регистре суммы
Прибавление множимого к
сумме в регистре и сдвиг
Вычитание множимого из
суммы регистра и сдвиг
Сдвиг в регистре суммирования
рис. 2.192. Микросхема ХЛ1 содержит два базовых элемента,
Имеющих общие адресные шины записи и считывания
информации. Каждый базовый элемент включает D-триггер с тремя
269

Таблица 2.130. Состояния логических уровней при
преобразовании двоично-десятичных слов в ПР6
Номер
слова
О
1
2
3
4
5
6
7
8
9
10
11
12
/3
/4
15
16
17
18
19
Любой
Вход
А4
0
0
0
0
0
0
О
О
О
0
1
1
1
1
1
1
1
1
1
1
X
A3
0
0
0
0
0
1
1
1
1
1
О
О
0
О
0
1
1
1
1
1
X
А2
0
0
0
0
1
0
0
0
0
1
О
О
0
О
1
О
0
0
6
р
X
А1
0
0
1
1
0
О
О
1
1
0
О
О
1
1
О
0
0
1
1
0
X
АО
0
1
0
1
0
0
1
0
1
0
0
1
0
1
О
О
1
О
1
О
X
RE
0
0
0
0
О
О
0
О
0
О
О
О
О
О
О
0
0
О
О
О
1
Двоичный
над на выходе
04
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
Q3
0
0
0
0
0
О
0
0
1
1
1
1
1
1
1
1
0
0
0
О
1
Q2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
/
0
0
0
0
1
Q1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
1
Q0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
О
1
О
1
1
информационными входами D, построенный на логических
элементах И — ИЛИ — НЕ и ^5-триггере, а также имеет три
шины магистрали Mil, M12, М13 и три логических элемента
2И — НЕ.
Запись информации в ячейку осуществляется с шин
магистрали Мц подачей сигналов записи на адресные шины
записиЛзл (активный уровень — низкий). На основании сигналов
270
Таблица 2.131. Состояния при преобразовании двоичного кода
в двоично-десятичный ПР7
Номер
слова
0
1
2
3
4
5
6
7
8
9
10
11
12
и
/4
15
16
17
18
19
20
21
22
23
24
15
26
27
28
29
30
31
Люд~ое
Вход
А4
0
0
0
0
0
0
0
О
0
О
О
0
0
0
О
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
X
A3
Н
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
О
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
X
А2
0
0
0
0
1
1
1
1
О
0
0
0
1
1
1
1
О
0
0
0
1
1
7
/
О
0
0
0
1
1
1
1
X
А1
0
0
1
1
0
0
1
1
0
О
1
1
0
0
1
1
0
О
1
1
0
0
1
1
0
0
1
1
0
О
/
/
X
АО
0
В
0
1
0
1
0
1
0
1
0
1
0
1
О
7
О
1
0
1
О
1
0
1
0
1
0
1
0
1
О
1
X
RE
0
0
0
0
0
0
0
0
0
0
0
0
0
0
О
0
0
0
0
0
0
О
0
0
0
0
0
0
0
0
О
0
1
Двоично- десятичный
код на выходе
Q7
Q6
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
Q5
0
0
0
0
0
0
0
0
0
0
0
О
0
О
О
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
Q4
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
О
0
0
0
0
0
0
0
О
0
1
1
1
Q3
0
0
0
0
0
1
1
1
1
1
0
0
0
0
О
1
1
1
1
1
0
0
О
0
0
1
1
1
1
1
0
0
1
Q2
0
0
0
0
1
0
0
О
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
О
1
0
0
1
01
0
0
1
1
0
0
0
1
1
0
0
0
1
1
О
0
0
1
1
0
0
0.
1
1
0
О
0
1
1
0
О
0
1
Q0
0
1
0
1
0
0
1
0
1
0
0
1
0
1
0
0
1
0
1
0
0
1
0
1
0
0
1
О
1
О
О
1
1
271

I(A<B)
Щ--В)
I(A>8)
cm
2
3
4
10
12
13
15
9
11
A<8
A=B
A>B
0
1
2
3
tB
0
1
2
3
7
4
6
A<6
A=B
A>B
16-питание; 8-общий
Рис. 2.190. Структура,
условное обозначение и цоколевка
микросхемы СП1
Таблица 2.132. Состояния цифрового компаратора СП1
Злоды сравнения данных
A3,6 J
АЗ>вЗ
А3<33
A3=BJ
АЗ=ВЗ
/13=33
АЗ=ВЗ
A3 =83
A3 =33
/13=33
A3 =33
A3 =83
A3 =33
АЗ^ВЗ
A3=33
А2,В2
X
X
А2>В2
А2<32
А 2 =32
А2=В2
А2=В2
А2=В2
А2-32
А2-В2
А2=В2
А2=В2
А2=В2
А2=В2
А1,В1
X
X
X
X
А1>31
АКВ1
А/=3/
А/=8/
А7=В7
А7 = В7
А7=В7
А1=В7
А1=В1
A J =Bt
АО, В О
X
X
X
X
X
X
А0>30
АО<ВО
АО=ВО
А0=30
АО=30
АО =30
АО =30
А0=30
Входы
наращивания
Каскадов
Ш41[А<В)
X
X
X
X
X
X
X
X
/
О
О
X
7
о
X
X
X
X
X
X
X
X
О
7
О
X
/
о
IfA-S)
X
X
X
X
X
X
X
X
О
О
1
1
О
О
Выкоды
А>В
1
О
1
0
1
О
1
О
1
О
О
О
О
7
А<8
0
Г
О
1
О
1
О
1
О
7
О
О
О
7
А--В
0
О
О
О
О
О
О
О
О
О
7
7
О
О
записи, поступивших с соответствующих адресных шин,
разрешается прием на D-триггер информации с соответствующей
шины магистрали Мц.
Для считывания информации из ячейки на одну из шин
магистрали Мц необходимо подать сигнал по адресным шинам
считывания Асг на вход соответствующего логического
элемента 2И — НЕ (активный уровень — высокий). Тогда на
соответствующей магистральной шине Nrh подключенной к выходу
элемента 2И — НЕ, появится напряжение, соответствующее
содержимому D-триггера.
Отдельные ячейки объединяются в структуру (рис. 2.193).
Микросхема ХЛ1 может быть применена: для построения
программно-адресуемых регистров, регистров хранения данных
273

вгз.
AZ3\
DM
В
вг
А2
Bf
Af
во
АО ,
ЧА<В),
ЦА-В)
ЦА>В)
■к
А<В
-h--B
А>В
Ш2
А<В
А>В
ЮЗ
А<В
"L
]
А>8
VM
А<8
А>В
DD5
А<В
Ц№)
т=в),
щ>в)
А-В
А>В
VD6
вз
A3
BZ
ц
= №<в.
1В-питание; 8-обш,ий
Рис. 2.192. Структура и цоколевка
микросхемы ХЛ1
А<В
MB
А>В
дд1-Ш
Hssscm
Рис. 2.191.
чисел
Схема сравнения двух
и промежуточных результатов, мультиплексоров — демуль-
типлексоров данных и других устройств.
Микросхема ИК1 представляет собой схему быстрого
умножителя 2X4 разряда. Условное обозначение, цоколевка приве-
274
м
W.
м
м
*сч.
*ЗП
ш
Ш1
ш
ш
*зп
щ
Ж-
ЩЕ:
3
II III III 111 III
HMD III HUH |>l
HUN III НИИ Hi
Mi
III
*зп
- —1 1
т.
" —11
z::k—::
■ч—
*сч.
Рис. 2.193. Объединение ячеек
в структуру
Таблица 2.133. Выполняемые
операции ИК1
вхойы
множителя
У
0
1
0
1
0
1
0
■f
уо
0
о
1
1
0
О
1
1
yf
0
0
0
О
/
1
1
t
Выполняемые
операции
Сложение (н+о)
сложение (н+х)
Сложение(к+ к)
Сложение (к+2х)
вычитание (к -2x1
Вычитание (к-х]
Вычитание (н-х]
Вычитание (н-oj
■ входное слово частичного произведения;
слово множимого
7
1
4
h
3_
1
1Q
18
!L-
w
и
22
21_
2_
20
X!
хо
11
хг
хз
хч
ни
Hi
к?.
ИЗ
91
40
91
со
^-6Р
1
ИНГ
МО
so
si
S2
S3
я
Sf)
ГЦ
2^-питание; 12-общий
Рис. 2.194. Условное
обозначение и цоколевка
микросхемы ИК1
дены на рис. 2.194. Схема имеет шесть входов множимого
Хо-..Xi, три входа множителя уй...у\, два входа переноса СО и С4,
вход управления полярностью Р, четыре входа частичного произ-
275

Таблица 2.134. Выполняемые
операции ИК2
„ , вхоаы
Выбора операций
52
0
0
О
О
1
1
1
1
51
0
0
1
1
О
0
1
1
50
0
f
О
1
О
1
О
1
выполняемые
операции
Очищение
Вычитание'(В-А )
Вычитание (А-В)
Сложение(а+в/
Операция (а® В),,иш. или
Логическое сложение (а +в)
логическое умножение (ав>
Установка
19
J
/
2i
21
Ч__
?
/'А
20
5_
н
-
СО
АО
А1
А?.
A3
ВО
в1
82
ВЬ
SO
м
52
ИН2
ALU
F0
Ff
п
FJ
£<
_
Mi
А-слово данных А; В-слово ванных в 24-питаяие; /2-Мщий
Рис. 2.195. Условное обозначение
и цоколевка микросхемы ИК.2
ведения КО...КЗ и шесть выходов произведения S0...S5.
Выполняемые операции ИЮ представлены в табл. 2.133.
Микросхема ИК2 — это АЛУ с умножением. Условное
обозначение, цоколевка приведены на рис. 2.195. Микросхема
имеет: по четыре входа данных для двух переменных А и В
(АО...A3 и B0...B3), три входа выбора операций S0...S2,
четыре выхода разрядов F0...F3, входы переноса СО,
G и выход переноса Р. Если на все входы выбора операций
S0...S2 подано напряжение низкого уровня, то на всех выходах
будет нулевое состояние (операция очищения). Другие операции
приведены в табл. 2.134.
Основные параметры узлов вычислительных устройств
приведены в табл. 2.135.
В данном разделе рассмотрены микросхемы,
предназначенные для выполнения арифметических операций сложения,
вычитания и других. К таким ИС относят сумматоры, их
составную часть — полусумматоры, микросхемы ускоренного переноса
(СУП), арифметико-логические устройства (АЛУ), умножители.
На основе микросхем АЛУ, СУП и других можно строить
различные вычислительные устройства, управляемые системой
команд, т. е. работающие под управлением программ.
При реализации цифровых устройств, осуществляющих
обработку информации, нередко возникает необходимость
в выполнении операции умножения двух чисел. Эту операцию
можно выполнить с помощью АЛУ путем сочетания операций
сложения и сдвига. Для ускорения умножения чисел рассмотрены
специальные ИС умножителей типа ИК1, ИК2.
276
«
о£
is
-УО
о
3§
_ тО
X
лее
с ?°
X
D.4
"*- <у
- ч
— «о
- ч
X
ПОТ'
более
<v
олее
х
лее
|=So
*
нее
2 <и
S .
-
О
2 Ч
=> «
Н
1
<
г
<
г
х
X
<
<
<
г
<
<
из
из
3
S
п.
5
«
IM
_
—
о
о>
00
г-
СО
■*
ее
см
ьсьс
_ — оо _
34ИП21
34ИП2
П.
Ш
55ИП2
55ИП2
55ИП2
^£
Ы
ЗЗИПЗ
34ИПЗ^
34ИПЗ
X
55ИПЗ
155ИПЗ
т
о о о о
— О —■
^ ^ см см
о" о" о" со'
LC
СМ
ю
о
530ИПЗ\
31ИПЗП/
ю t-- ю ■*
см см см см
оо^,^,
о" о'
533ИПЗ
К555ИПЗ
533ИПЗ
133ИП4
2,3.
со
О
134ИП4\
(134ИП4
277

Продолжение табл. 2.135
1
2
3
4
5
6
7
8
9
10
11
12
13
155ИГЬП
К155ИП4 \
КМ155ИГШ
530ИП4)
К531ИП4П/
533ИП4
КМ555ИП4
1533ИП4
530ИП5)
К531ИП5/
533ИП5
К555ИП5
1533ИП5
533ИП6
К555ИП6)
КМ555ИП6/
1533ИП6
533ИП7
К555ИГт
КМ555ИП7/
1533ИП7
533ИП8
К555ИП8
К555ИП9
0,4
0,5
0,4
0,5
0,4
0,5
0,4
0,48
0,4
0,4
0,4
0,4
0,4
0,4
0,4
0,4
0,5
0,5
2,4
2,5
2,5
2,7
2,5
2,5
2,5
2,85
2,5
2,5
2,4
2,4
2,5
2,4
2,4
2,5
2,7
2,5
-(3,2... 16)
-(2... 16)
-(0,4...3,2)
- (0,4...3,2)
К — 0,2)1
К-2)1
-0,4
0,38
К — 0,2)1
— 0.2
— 0.2
-0,2
— 0,2
-0,2
-0,2
— (0.4...0.8)
— (0.4...0.8)
— (0.48...3.2)
0,08...0,4
0,05...0,4
0,02...0,16
0,02...0,16
0,02
0,05
0,02
0,03
0,02
0,02
0,02
0,02
0,02
0,02
0,02
0,02...0,04
0,02...0,04
0.02...0.04
—
—
—
—
15
105
27
27
20
—
—
—
—
38
40
40
72
109
16
20
—
—
—
—
—
51
50
26
50
50
35
—
—
40
65
12
15
—
—
—
—
—
39
38
20
38
38
30
_
—
22
10,5
22
22
31
18
50
50
40
20
18
14
18
18
15
37
37
35
17 —
10 —
22 —
22
38 —
21 —
50 —
50 —
45 0,1
15 —
14 —
15
18 —
18 —
15
42
42 —
30 —
—
—
—
—
0,1
—
—
—
0,1
—
—
0,1
—
—
0,1
—
—
Краз = Ю
Л'раз = 20
—
10
—
—
10
РП01 ср =
= 148,5 мВт
—
—
—
—
—
10
—
Продолжение табл. 2.135
155ПР6
К155ПР6
КМ155ПР6
К155ПР7)
КМ155ПР7/
134СПП
К134СП1/
530СПП
К531СП1П/
533СП1
К555СП1
1533ХЛ1
155ХЛ1
К155ХЛ1
КМ155ХЛ1
К531ХЛ1П
М530ИК1
К531ИК1П
К531ИК2П
0,4
0,4
0,3
0,5
0,4
0,48
0,4
0,4
0,5
0,5
0,5
2,4
2,4
2,3...2
2,7
2,4
2,6
2,5
2,4
2,5
2,5
2,5
1,0
0,04
0,04
104
104
— (2...6) 0.05...0.15 115 —
-(0,4... 1,2) 0.02...0.06 20 —
-(0,38...1,14) 0,01...0,03 19,5 —
-(0.2...0.6) 0.02...0.06 11,0 —
- (1.6...3.2) 0.04...0.25 95 —
— 0,25 0,05 180 —
-(2...4) 0.05...01 187 —
К —4)1 0,1 187 —
|(- 8)| 0,25 160 —
40
40
40
40
0,1
0,1
37
30 —
1,0
1,0
200
250
16,5
30
30
40
25
20
45
200
250
18
20
36
40
25
20
45
—
—
—
1,25
—
—
—
0,3
1,0
—
10

2.14. Применение микросхем ТТЛ
В данном подразделе приведены некоторые схемотехнические
решения построения различных функциональных узлов на
микросхемах ТТЛ. На конкретных примерах показана возможность
построения генераторов импульсов^ симметричных и
несимметричных мультивибраторов, высокостабильных кварцевых
автогенераторов, коммутаторов фазы, формирователей
последовательностей импульсов, триггеров и других микросхем.
2.14.1. Практические схемы
генераторов импульсов на логических
элементах ТТЛ
С помощью логических элементов И — НЕ, ИЛИ — НЕ,
буферных усилителей и элементов «исключающее ИЛИ» можно
проектировать автогенераторы с / = 30 МГц [1]. Чтобы
генератор мягко возбуждался и устойчиво работал при внешних
воздействиях, необходимо использовать неинвертирующий
усилитель с большим коэффициентом усиления Kv, который
необходимо стабилизировать.
Простейший автогенератор можно построить из двух
инверторов (рис. 2.196), где ПОС через конденсатор
охватывает два элемента, причем один элемент DDl.l выведен в
линейный, усилительный режим с помощью резистора ООС
R1 = 220 Ом. Элемент DD1.3 применен как буферный, чтобы
уменьшить влияние нагрузки на частоту автогенератора.
Частота автогенератора определяется упрощенным выражением
/~ 1/ЗС1Я1.
На рис. 2.197 приведена аналогичная схема кварцованного
автогенератора, выполненная на логических элементах И — НЕ.
Мультивибратор с дополнительным выводом разрешения по
выходу ЕО представлен на рис 2.198. Элементы DD1.3 и DD1.4
образуют простейший асинхронный ^S-триггер, называемый
защелкой в таком применении. Если на вход ЕО подать напряже
ние низкого уровня — лог. 0, вход 10 элемента DD1.3 буде
иметь напряжение высокого уровня — лог. 1 и генерация буде
разрешена в линейке DD1.1...DD1.3. Генерация будет
прекращена, когда на вход ЕО поступит напряжение высокого уровня —
лог. 1. На выходе генератора появится напряжение высокого
уровня.
Основу автогенераторов с повышенной стабильностью может
составить инвертирующий усилитель с ООС через резистор
Roc (рис. 2.199).
Тогда Км = VBbix/Vc — —Roc/Re Так как коэффициент
усиления одного логического элемента не велик (Kv ~ 20), то генерато-
280
DD1К155ЛН1
а то
DD1 К155ЛАЗ
сг
s-si\-\ Ьй£ f М2 шъ тл
\$Л&1&% JffgtfWSb
Рис. 2.196. Простейший
автогенератор
DD1 К1ШАЗ
d= 03
X ззо
Рис. 2.197. Кварцевый
автогенератор
С4
470
R1W0 Я
ли и
та м.з
зз тл
ЕО
/3
11
Рис. 2.198. Мультивибратор с
дополнительным выводом разрешения ЕО
Рис. 2.199. Усилитель с ООС
Ш K/SS/7A3
R2560 R456Q
OIJ1.Z
Выход
С1
Рис. 2.200. Автогенератор с ООС
281

Ш К155ЛАЗ
R122Q R256Q RJ220 R4560
to
ВВП VVf.Z
Выход
CJ5-J9
Рис. 2.201. Кварцевый автогенератор
с ООС
R1220 R25B0 R3220 VD1Д220
и-
ты
ктллз
R5
1,8К 5В
2W12
м и
2,2И 6ЫХ1
ЛЛ-Г
с/.
вых2
1ЛЛ_
'£/
Рис. 2.202. Мультивибратор с переменной
скважностью
/?//*
&1J. ивыж1
ЛГ_Г1Л_
Вт2
т_п_г
UD1К155ЛАЗ
R21K
U8bix1
Л_П-
%х2
вы
К155ЛАЗ
Рис. 2.203. Симметричные мультивибраторы
282
R1
150
R2
550
RJ550
ZQ1 =Ц
dDI.1
DDL 2
C118
4>
SS/.J
#■
•SB
ют
К155ЛН1
выход
C2 1-15
Рис. 2.204. Кварцевый автогенератор с
буферным выходом
ры строят на двух логических элементах (рис. 2.200), при
С1 = 1000 пФ частота / = 500 кГц. Кварцевый автогенератор с
пьезоэлектрическим резонатором ZQ1 приведен на рис. 2.201, а
мультивибратор с переменной скважностью (регулируемой
нелинейной ООС) представлен на рис. 2.202. На логических
элементах удобно выполнять симметричные мультивибраторы,
генерирующие парафазные выходные последовательности.
Симметричные мультивибраторы (рис. 2.203) различаются
способом подключения времязадающих элементов R и С.
Выходная частота составляет порядка 2 МГц при С/ = С2 = 100 пФ
Выходную частоту можно изменять в пределах от 1 Гц до 10 МГц,
если емкости конденсаторов выбирать в пределах от 50 мкФ до
10 пФ.
На рис. 2.204 приведена схема кварцевого автогенератора
с буферным выходным элементом DD1.3.
2.14.2. Применение элементов «исключающее ИЛИ»
Рассмотрим несколько примеров применения ИС
«исключающее ИЛИ». Простейший пример — устройство выделения фронта
и среза выходного импульса (рис. 2.205). Традиционно это делали
с помощью дифференцирующего RC — звена с последующим
усилением и формированием сигнала. Микросхема ЛП5
упрощает такое устройство. Фронты выделяются здесь гораздо
стабильнее. Длительность каждого выходного импульса
окажется равной 3 t3a.p. Так как в устройстве (рис. 2.205) фазы
входного (Увх и задержанного (У3д импульсов совпадают, то в
выходном элементе «исключающее ИЛИ» выходное напряжение
низкого уровня будет в двух случаях: если UBX = U3A = 0
и Ub* = (Узд = (/и. п. Когда UBx¥= Уз п., выделяются выходные им-
283

JfSfA
лви
urn
К155ЛП5
Рис. 2.205. Схема выделения фронта
и среза с временными диаграммами
%\
п
ull
о
0
,
I
\
ЯМРЖ
, г' .
"
. "ч
ЖЛ**Р ж
t
t
t
-«—
*К8 *
Ид1 К555ЛМ
VV2 К555ЛЛЗ
а ОПДШШЛЛЯШ!
^гитАлшгплг"
п.ф
Рис. 2.206. Коммутатор фазы
последовательности импульсов с
временными диаграммами
пульсы с длительностью 3/здр, т. е. с такой точностью можно
определить время прихода фронта импульса и время окончания
импульса. Такое устройство удваивает частоту входного сигнала.
284
2727/ К155ИЕЧ
14
СТ2
12
ТЛ)2 К155ЛП5
1 г—,Ш2.1
11
03 SL
8
J
, ввг. г
:±И
W2. f
10
DB2.3
IP 7
<pf
<P2
<P3
К155ЛН1
'T
A
0
В
X
X
tpf
q>2
ФЗ
Рис. 2.207. Формирователь трехфазной последовательности
с временными диаграммами
С помощью элемента «исключающее ИЛИ» можно построить
коммутатор фазы последовательности импульсов,
поступающей от кварцевого автогенератора с частотой /Кв (рис. 2.206, а).
На управляющий вход £УуПр в этом устройстве подается команда
управления фазой. На рисунке приведены временные диаграммы
входных, внутренних и выходных сигналов устройства.
Отрицательный импульс (В) служит для сброса /?5-триггера,
положительный импульс (Г) подается на другой вход триггера. Эти
импульсы получаются как результат дифференцирования фронта
и среза сигнала коммутации фазы (Б). Импульс установки
триггера сфазирован с последовательностью (А). На выходе
Л^-триггер вырабатывает сигнал синхронизации (Е). В момент
285

перемены фазы входной импульс (А) и импульс (Е) имеют
высокие уровни, следовательно, после «исключающее ИЛИ»
появится напряжение низкого уровня (Ж).
Для управления светодиодными матрицами необходимы
многофазные последовательности. На рис. 2.207 представлена
схема формирователя трехфазной последовательности. Счетчик
ИЕ4 генерирует последовательности импульсов А, В, и С. После
трех элементов «исключающее ИЛИ» выходные
последовательности Ф1, Ф2 и ФЗ имеют точную и постоянную фазировку
со взаимным сдвигом на треть периода. Такую же схему
формирования трехфазного напряжения можно использовать для
питания специальных бесщеточных микродвигателей.
ГЛАВА 3. Цифровые микросхемы
на КМДП-транзисторах
3.1. Общие сведения о полевых транзисторах
Из многочисленных серий цифровых ИС на полевых
транзисторах наибольшее распространение получили микросхемы на
комплементарных полевых транзисторах с изолированным
затвором. Полевые транзисторы с диэлектриком на основе окислов
кремния принято называть МОП-транзисторами (металл —
окисел—полупроводник). При использовании иных или слоистых
диэлектриков транзисторы называют МДП-транзисторами
(металл— диэлектрик — полупроводник). Более общим названием
является последнее, поэтому условимся называть ИС на
комплементарных полевых транзисторах с изолированным затвором
как КМДП ИС. Слово комплементарный означает взаимно
дополняющий. Так называют пару транзисторов, имеющих
примерно одинаковые значения основных параметров, но с
полупроводниковыми структурами, взаимно отображенными как бы в
виде негатива и позитива. В биполярной технологии — это
транзисторы п — р — п и р — п — р, в полевой технологии —
транзисторы с р- и «-каналами. Совместное использование
такой пары МДП-транзисторов лежит в основе
комплементарной структуры.
Для понимания работы этой структуры рассмотрим
вначале работу отдельного МДП-транзистора. На рис. 3.1 приведены
физические структуры МДП-транзисторов с каналами р- и
«-типов. В чистом или слабо легированном кремнии, который
называют подложкой, диффузией созданы сильно легированные
области противоположного по сравнению с подложкой типа
проводимости. Это области стока (С) и истока (И).
Металлический электрод затвора (3) (алюминий, молибден, вольфрам
или легированный поликристаллический кремний) изолирован
от подложки слоем диэлектрика толщиной порядка 0,1...0,15 мкм.
Для этой цели может использоваться любой диэлектрик,
обладающий необходимыми электрофизическими параметрами. В
качестве подзатворного диэлектрика используются: оксид кремния,
нитрид кремния, оксид алюминия. Подзатворный диэлектрик
может быть однослойным и двухслойным.
МДП-транзисторы делятся на две группы: транзисторы с
индуцированным каналом и транзисторы со встроенным каналом.
Основным отличием этих двух групп МДП-транзисторов
является то, что приборы с индуцированным каналом не проводят
тока при нулевом напряжении на затворе, а приборы со
встроенным каналом в таком режиме имеют начальный ток.
В КМДП ИС используются, как правило, МДП-транзисторы
с индуцированными каналами, включенными по схеме с общим
287

&
Диэлектрик И
Подложка
иСИ»о ит иси«о
6 +
Рис. 3.1. МДП-транзистор с р-
и я-каналами
Рис. 3.2. МДП-транзистор
с индуцированным каналом,
включенный по схеме с
общим истоком в закрытом
состоянии
истоком. Для n-канального МДП-транзистора схема с общим
истоком приведена на рис. 3.2, в которой р-подложка соединена
с истоком.
Из структуры МДП-транзистора с индуцированным
каналом видно, что основу прибора составляют два встречно
включенных диода, на которые через резистор нагрузки RH подано
напряжение источника питания стока UK. п. Для транзистора с
каналом гс-типа на сток подается положительное напряжение
относительно истока, который соединен с общей шиной. Если
напряжение на затворе (U3) равно нулю, то МДП-транзистор с
индуцированным каналом по своим свойствам — это просто два
встречно включенных диода. Ток между стоком и истоком
отсутствует, поскольку один из двух диодов смещен в обратном
направлении при любой полярности напряжения сток — исток
(рис. 3.2). Такой режим МДП-транзистора называют режимом
отсечки.
Проводимость в МДП-транзисторе с индуцированным кана-
288
Uca*Q
U » U
си зи
изи>изи.пор
о +
Рис. 3.3. МДП-транзистор с
индуцированным каналом в режиме
управляемого сопротивления
6 +
Рис. 3.4. Конфигурация канала
МДП-транзистора с
индуцированным каналом в режиме
насыщения
лом n-типа создается при подаче на затвор положительного
(относительно истока и подложки) напряжения. При этом дырки
в объеме р-кремния под воздействием электрического поля
вытесняются в сторону от затвора. К подзатворной области
притягиваются электроны. Когда в подзатворной области
скапливается достаточное количество Электронов, тип проводимости
в данной области меняется (инвертируется) на
противоположный, т. е. с дырочного на электронный. Полученный таким
образом инверсионный слой с электронной проводимостью
называется гс-каналом, и он простирается от истока до стока, образуя
достаточно тонкую «перемычку» между гс+-областями (рис. 3.3).
При этом на границе канала и областей стока, истока образуется
обедненная область, благодаря которой обеспечивается
самоизоляция рабочей области МДП-транзистора от других
элементов ИС, выполненных на одной подложке. Напряжение,
при котором начинает возникать гс-канал (тонкий
инверсионный слой), называется пороговым напряжением открывания
МДП-транзистора с индуцированным каналом (£/3и.поР) и
является важным параметром транзистора.
Ширина n-канала зависит от напряжения на затворе и
имеет примерно одинаковую ширину вдоль затвора только при
условии, если напряжение стока равно нулю или значительно
меньше напряжения на затворе, т. е. UH.n — 0 или UCn<.U3»
(рис. 3.3). В этом режиме сохраняется примерная пропорцио-
Ю-442
289

Рис. 3.5. Семейство статических стоковых характеристик МДП-
транзистора с каналом я-типа
нальность между током стока (/с) и напряжением на затворе.
На семействе статических стоковых (выходных) вольт-амперных
характеристик (рис. 3.5) эта область работы обозначена как
линейная область. Отсюда следует вывод о том, что
сопротивление канала МДП-транзистора в линейной области можно
изменять в широких пределах путем изменения напряжения,
прикладываемого к затвору.
Если напряжение на стоке МДП-транзистора превышает
напряжение на его затворе, то наведенный гс-канал имеет
неравномерную ширину, потому что на носители заряда влияет
не только £/зи, но и £/си. Примерная конфигурация гс-канала
и обедненной области в этом режиме изображены на рис. 3.4.
При увеличении UCH форма канала начинает деформироваться
путем уменьшения его ширины сначала в зоне, прилегающей
к стоку, а затем и по всей длине канала. Причиной таких
изменений является нарастающее по длине канала омическое
падение напряжения, создающее в объеме р-кремния поле,
которое компенсирует поле, созданное £/зи- При некотором
напряжении на стоке обедненный слой перекрывает канал в зоне стока.
Соответствующее напряжение на стоке называется напряжением
насыщения (£Уси.нас). Дальнейшее увеличение напряжения £/си
практически не приводит к росту тока /с, а лишь увеличивает
напряженность поля в обедненном слое. Этот режим МДП-
транзистора называется режимом насыщения (или режимом
ограничения тока). Область насыщения обозначена на рис. 3.5.
290
При работе МДП-транзистора в режиме насыщения вблизи
стока существует узкая проводящая область, в которой
плотность тока и электрическое поле велики. Явление переноса
носителей в этой области (от точки перекрытия канала до
стока) подобно инжекции носителей эмиттером биполярного
транзистора в обедненную область обратносмещенного
коллекторного перехода.
В процессе дальнейшего увеличения £/си обедненный слой
распространяется на всю длину канала, что приводит в конечном
счете к лавинообразному пробою промежутка сток — исток
(область пробоя на рис. 3.5).
Таким образом, на семействе статических стоковых вольт-
амперных характеристик можно выделить три области (рис. 3.5):
1) линейную (изменение тока стока почти пропорционально
напряжению на стоке);
2) область насыщения (ток стока слабо зависит от
напряжения на стоке);
3) область пробоя (ток стока резко возрастает при малых
изменениях напряжения на стоке).
Пороговое напряжение открывания МДП-транзистора
оказывается тем меньше, чем выше степень легирования канала
и чище поверхность кремния в подзатворной зоне. Этим
начальным напряжением нейтрализуются, как бы «разгоняются»,
паразитные заряды, скапливающиеся на загрязнениях и
дефектах поверхности. Для специальных особо низковольтных МДП-
транзисторов пороговое напряжение может быть снижено
до 0,2...0,3 В технологическими приемами.
Аналогичное описание имеет работа р-канального МДП-
транзистора, если во всех рассуждениях тип проводимостей
и полярность напряжения питания поменять на обратные.
Рассмотрим теперь элементарную комплементарную
структуру — инвертор, содержащий два МДП-транзистора с
индуцированными каналами гс- и р-типа. Проходные вольт-амперные
характеристики этих транзисторов приведены на рис. 3.6,
а структура, электрическая схема и передаточная
характеристика КМДП-инвертора — на рис. 3.7.
В этой структуре для изоляции гс-канального транзистора
используется «карман» р-типа, играющий роль подложки для
указанного транзистора. Необходимое при этом обратное
смещение р- и гс-перехода между подложками гс- и р-типов
транзисторов обеспечивается при подаче на исток р-канального
транзистора и на гс-подложку положительного напряжения питания
^ип, при этом р-подложка соединена с общей шиной и
истоком гс-канального транзистора.
Схема работает следующим образом. Допустим, в исходном
состоянии напряжение на затворах равно нулю. При этом гс-ка-
нальный МДП-транзистор находится в режиме отсечки, т. е.
закрыт, а р-канальный транзистор открыт и работает в
линейной области с большим отрицательным напряжением на затворе
(относительно его истока) и практически без тока стока. Поэтому
291

',♦
р-канал
си~иси.нас
-I
cut си. нас
Рис. 3.6. Проходные вольт-амперные характеристики МДП-тран-
зисторов с индуцированными каналами п- и р-типов
падение напряжения между истоком и стоком /^-канального
транзистора минимально, а напряжение на выходе КМДП-
инвертора практически равно иИ.„.
При напряжении на затворах, близком к величине LVn, p-
канальный транзистор закрыт, а /г-канальный работает в
линейной области без тока стока, поэтому на выходе КМДП-
инвертора напряжение равно нулю.
При напряжении на затворах в диапазоне £У3и.пор1 < U3H<.
<(Uип — £Ли.поР2), где £Узи.пор1 и £Узи.пор2 — соответственно
пороговые напряжения открывания транзисторов VT1 и VT2
(рис. 3.7, б), оказываются открытыми оба транзистора, что
приводит к появлению сквозного тока в КМДП-инверторе (при
условии и3и. nopi -f- £Ли. пор2 <С U т). Однако такой режим работы
инвертора возможен лишь кратковременно во время
переключения предыдущего КМДП-инвертора (или другого цифрового
устройства).
Основным преимуществом КМДП-инвертора по сравнению с
другими инверторами на МДП-транзисторах является малая
292
+и.„
Ue*
8ЫХ
X
Ш. ШШзШШ^шШ»! т&&Щ8№& ШШш8ШШ£Ш&* ь$Ш<
Uun/2 Uun UA
'ип "вх
Рис. 3,7. Комплементарный МДП-инвертор:
а — стр>ктура; б — электрическая схема; о — передаточная
характеристика
статическая мощность, потребляемая от источника питания
(порядка нановатт), что обеспечивается за счет отсутствия
сквозного тока в статическом режиме. Кроме этого, КМДП-
инвертор имеет высокую помехоустойчивость, широкий диапазон
рабочих напряжений (обычно от 3 до 15 В) и широкий диапазон
рабочих температур (от —55 до +125 °С) [8]. Эти качества
КМДП-инвертора обеспечили популярность и высокие
эксплуатационные показатели ИС на его основе.
В качестве других эксплуатационных характеристик КМДП
ИС, свойственных только им, следует назвать:
работоспособность в широком диапазоне питающих напряжений (3...15 В),
высокую помехозащищенность, достигающую 30...45 % от
значения питающего напряжения, высокую нагрузочную способность,
составляющую до 1000 входов таких же ИС на частотах до
нескольких килогерц, высокое входное сопротивление
(~1012 Ом), упрощенное сопряжение со слаботочными
источниками входного напряжения. Кроме того, имеются и
существенные преимущества в технологии КМДП ИС по сравнению с
биполярными ИС, к наиболее важным из которых относятся:
293

А общ
В г
Рис. 3.8. КМДП-инвертор со схемой защиты затвора от
статического электричества:
а — структура; б — эквивалентная электрическая схема; s — паразитные
биполярные транзисторы; г— паразитная тиристорная структура
меньшее (почти в 3 раза) число технологических операций;
самоизоляция от других элементов, расположенных на одной
подложке; более высокая степень интеграции (30 %) на кристалле.
Исключительно малая потребляемая мощность открывает
для КМДП ИС широкую перспективу применения, в первую
очередь в устройствах с автономным питанием: различных
бортовых устройствах, автономных устройствах сбора и
обработки данных, запоминающих устройствах без разрушения
информации, т. е. там, где энергетический фактор оказывается
решающим при выборе элементной базы и где по существу
им нет альтернативы.
Перспективно применение КМДП ИС и там, где потребление
294
мощности не имеет жестких ограничений. Учитывая, что при
использовании биполярных ИС требуется создание мощных
вторичных источников питания, удельный вес которых в общих
массогабаритных характеристиках занимает до 40...50 %,
становится очень привлекательной идея применения, по
возможности и здесь, КМДП ИС, резко снижающих указанные затраты
как за счет непосредственного уменьшения потребляемого
тока, так и в результате уменьшения требований по степени
фильтрации питающих напряжений, что становится возможным
благодаря их высокой помехоустойчивости. В конечном счете
дополнительно улучшается температурный режим аппаратуры и
повышается ее надежность, а также отпадает необходимость в
организации сложных систем охлаждения ИС [1].
Большое количество положительных качеств обеспечивает
широкое использование КМДП ИС в различной
радиоэлектронной аппаратуре. Основной задачей совершенствования этого
класса ИС является повышение их быстродействия, доводя его
до уровня, достигнутого биполярными ИС. Решение этой задачи
связано с уменьшением емкостей перехода и сводится к
поиску оптимальных топологий, использованию новых технологий
производства МДП ИС, уменьшению линейных размеров ИС.
Одним из оригинальных результатов в области новых
топологий КМДП ИС явился переход к V-образной форме затвора
[8], в которой кремниевый затвор полностью окружает
(пространственно замыкает) стоковые области. Такая замкнутая
структура позволяет увеличить степень интеграции и
быстродействие по сравнению со стандартной технологией КМДП ИС
в 4...5 раз [1]. Технология ИС с указанным затвором
получила название К2Л технологии.
Другой путь повышения быстродействия, связанный с
использованием новых изоляционных материалов, привел к
созданию КМДП ИС на сапфире (КНС), для которых
задержку на инвертор удалось уменьшить в 2 раза [8].
В общем случае следует заметить, что все результаты
по повышению быстродействия достигаются уменьшением
емкости переходов, в то время как входная емкость
практически не может быть уменьшена ниже 15 пФ.
Второй задачей совершенствования КМДП ИС является
защита от статического электричества. Высокое сопротивление
подзатворного диэлектрика (~1014 Ом) в сочетании с его малой
толщиной (обычно 0,1...0,15 мкм) приводит к тому, что
статический заряд способен создать пробивное напряжение и привести
к отказу ИС. Для защиты от высоковольтных зарядов
статического электричества на входах ИС (например, серии 564)
имеется специальная диодно-резисторная схема защиты
(рис. 3.8). Диоды VD1...VD3 защищают изоляцию затвора от
пробоя. Диод VD1 имеет пробивное напряжение порядка 25 В,
а диоды VD2, VD3 — 50 В. Диоды V£>4... Vl^f защищают
выход инвертора от пробоя между п+ и р+-областями. Они
также имеют пробивное напряжение от 25 до 50 В и являются
295

составной частью структуры. Диоды Vf)5 и VD6, включенные
последовательно между шинами питания, защищают канал от
ошибочной перемены полярности питания.
При применении в ИС рассмотренной схемы защиты
недопустима подача на вход напряжения, превышающего
напряжение питания более чем на 0,2 В. Это связано с
активизацией паразитных биполярных транзисторов, которые
составляют аналог паразитной тиристорнои структуры. Рис. 3.8, в, г
поясняют принцип образования тиристорнои стуктуры из р —
п — р транзистора VT1 и п— р — п транзистора VT2, Если
напряжение на входе КМДП-инвертора (на эмиттере VT1)
превысит иип (на базе VT1), то это приводит к открыванию VT1
и лавинообразному включению всей тиристорнои структуры
за счет положительной обратной связи между базами и
коллекторами транзисторов. Далее тиристорная структура
поддерживает открытое состояние. Если входной ток не ограничен
внешним резистором, то комплементарная пара может
разрушиться. Для исключения этого явления включение схем на
КМДП ИС, использующих различные источники питания,
должно обеспечивать первоочередную подачу напряжения
питания, а затем подключение управляющих сигналов. Кроме того,
если позволяют требования по быстродействию, желательно
включение во входные цепи ограничивающих резисторов.
3.2. Основные электрические
параметры КМДП ИС
Применение КМДП-инверторов в рассматриваемых ИС
определяет их основные электрические параметры. Для всех
серий КМДП ИС характерны большие входные сопротивления
(порядка 1012 Ом), т. е. входные токи, по сути дела,
определяются токами утечек. Поэтому можно считать, что КМДП ИС
по входам управляются напряжением. Второй особенностью
КМДП ИС является малое потребление тока от источника
питания в статическом режиме (без учета тока нагрузки).
Это объясняется тем, что в любом из двух состояний один
из МДП-транзисторов закрыт.
Рассмотрим подробнее основные электрические параметры.
Входной ток. Различают входные токи /°х (лог. 0) И /вх
(лог. 1), возникающие при подаче на вход напряжения 0
и £/ип соответственно. Основное влияние на этот ток
оказывает диодная схема защиты, используемая на входах ИС.
Входной ток КМДП ИС очень мал. Например,
максимальное значение входного тока для всех ИС серии 564 не
превышает 0,05 мкА при /= +25 °С и 1 мкА при t = +125°С. Как
правило, входные токи измеряются при максимальном U»n-
Входное напряжение. Значения входного напряжения
выбираются с учетом влияния помех. Гарантированная для
КМДП ИС помехоустойчивость составляет 30 % от номиналь-
296
лог. г
70%Uan
Зона

неопределенности
30%Uun
лог. О
3 5
w
15V
Рис. 3.9.
Гарантированные значения
помехоустойчивости КМДП
ИС при изменении
напряжения питания
ного напряжения источника питания. Это означает, что
логические уровни в КМДП ИС могут быть определены как
напряжения, составляющие не менее 70% (лог. 1) и не более
30 % (лог. 0) напряжения источника питания. На рис. 3.9
показаны области гарантированной помехоустойчивости в
диапазоне напряжения питания 3...15 В.
Следует обратить внимание, что UBX не должно превышать
напряжение 1)т более чем на 0,2 В (кроме ИС
преобразователей уровней и ЛН1, ЛН2) и UBX не должно быть меньше
минус 0,2 В, поскольку в противном случае откроются
охранные диоды в схеме защиты и ИС выйдет из строя. Не
рекомендуется также подавать на вход импульсы синхронизации
с большой длительностью фронтов, так как при больших
значениях указанных времен наведенная помеха может стать
причиной ошибочной работы схемы [8]. Кроме этого, КМДП-ин-
верторы ИС долгое время находятся в усилительном режиме,
поэтому возникает значительный сквозной ток, который может
перегреть и разрушить структуру.
По этой же причине входы КМДП ИС не должны
оставаться неприсоединенными. Реальную опасность представляют
случаи разъединения печатных плат, находящихся под
напряжением питания, когда через разъем сигналы от одной ИС
поступают на другую. Здесь следует предусматривать
шунтирующие резисторы (к Um или общей шине).
Требования к входному напряжению необходимо учитывать
в релаксационных устройствах с применением конденсаторов,
при коммутации которых входные напряжения на ИС могут
как превышать Um, так и принимать отрицательные значения.
Выходное напряжение. Различают выходное напряжение
t/Lx (лог. 0) и выходное напряжение ULk (лог. 1). Измерение
этих напряжений осуществляется при токе нагрузки /н = 0.
В КМДП ИС отклонение выходных напряжений и%ых и t/Lx
от уровней напряжения 0 и Um очень небольшое и достигает
10 мВ при / = 25 °С и 50 мВ при / = 125 °С. Это является одним
297

из факторов, повышающих, как было сказано выше,
помехоустойчивость ИС.
При нагрузке КМДП ИС номинальным током нагрузки
и в условиях помех уровни и1ых и Ulux изменяются и
составляют 0,5...2,8 В от уровней 0 и Um. Это необходимо учитывать
при разработке электронных интегральных устройств,
особенно при согласовании ИС разного типа и с электронными
схемами на дискретных элементах. Именно эти значения £Увых
и Ulux приведены в таблицах основных параметров КМДП ИС
при определенных величинах Um-
Выходной ток. Выходной ток характеризует нагрузочную
способность ИС по постоянному току. Различают выходные токи
/вых и /вых. Первый представляет собой ток, входящий в ИС
фи открытом гс-канальном и закрытом р-канальном
транзисторе выходного каскада. Второй является током, выходящим
из ИС при закрытом «-канальном и открытом р-канальном
транзисторе. Для различных типов ИС токи /вых и /вых могут
отличаться в десятки раз из-за сильного различия размеров
каналов транзисторов выходного каскада. При понижении
температуры эти токи увеличиваются, что связано с
уменьшением сопротивления канала открытого транзистора
приблизительно на 0,3 %/ °С.
Номинальные величины выходных токов зависят от
напряжения питания ИС. Это объясняется изменением уровня
напряжений на затворах МДП-транзисторов. Например, для
ИС 561ЛА8 /2ЫХ = 0,12 мА, /U=0,22 мА при Um = b В;
/Lx = 0,25 мА, /Lx = 0,55 мА при Um = 10 В.
При замыкании выходной шины на общую шину (шину
питания) ток короткого замыкания будет определяться
сопротивлением Rp(Rn) открытого р(«)-канального транзистора.
Значения Rp и Rn для маломощных ИС могут быть приняты
равными 1000 и 300 Ом соответственно.
Следует принимать меры защиты выходов КМДП ИС. Надо
избегать случайных замыканий выходов буферных элементов
с повышенным выходным током • на провод питания. Нельзя
соединять выходы обычных элементов непосредственно,
поскольку произойдет замыкание одного из каналов на источник
питания.
Если требуется параллельное соединение входов и выходов
элементов, они должны быть из одного корпуса микросхемы.
Нельзя применять емкости нагрузки Сн >• 5000 пФ для
буферных и высоковольтных оконечных элементов, поскольку такой
незаряженный конденсатор равноценен перемычке короткого
замыкания.
Если проектируются релаксационные устройства на КМДП
ИС, то в них следует ограничивать токи перезарядки
конденсаторов на уровне допустимых выходных токов. С этой целью
можно использовать токоограничивающие резисторы.
Связь выходного тока микросхемы с важнейшим
параметром цифровых ИС — нагрузочной способностью (коэффициен-
298
ь7-0
JSd.P
вход ■
выход
вход С
управления
PU
- -asulir
■0.5UUI
Рис. 3.10. Основные временные параметры КМДП ИС:
о — асинхронных; б — синхронизированных
том разветвления по выходу) состоит в обеспечении
необходимой скорости перезаряда входных емкостей нагрузочных
ИС. Нагрузочная способность КМДП ИС очень высока,
поскольку такие ИС нужно возбуждать только для
переключения из одного логического состояния в другое, а постоянного
протекания тока в их входных цепях обеспечивать нет
необходимости. (Напомним, что входные токи КМДП ИС в
статическом состоянии составляют доли микроампера.) Фактический
коэффициент разветвления по выходу КМДП ИС
определяется из необходимого частотного диапазона работы
цифровой ИС (или времени переключения) и рассчитывается с
учетом суммарной емкости на выходе ИС (сумма входных
емкостей, подключаемых ИС, навесных элементов, монтажа и т. д.)
и выходного тока нагрузки при заданном напряжении
питания. Нагрузочная способность КМДП ИС достигает 1000
(входов, аналогичных ИС) на частотах до нескольких
килогерц.
Временные параметры. На рис. 3.10, а показаны основные
временные параметры КМДП ИС, характеризующие задержку
распространения сигнала от входа к выходу при включении
(^зд.р), когда действие сигнала на входе приводит к изменению
состояния на выходе с 0 на 1, и выключении (/3д0Р), когда
действие сигнала на входе приводит к изменению состояния
на выходе с 1 на 0. Задержки /зд.Р и ti£p в общем случае даже
для ИС одного типа оказываются различными, что связано
с различием сопротивлений открытых р- и «-канальных
транзисторов выходного каскада, приводящим к разным постоянным
времени нагрузочных цепей.
Для ИС с памятью или синхронизируемых ИС число
временных параметров увеличивается, поскольку на входе ИС
оказываются действующими уже два вида сигналов —
управляющие и информационные, для которых оказывается
необходимым выполнение определенных временных соотношений
299

UQn Рис. 3.11. Возникновение сквоз-
0,5Uun ных токов в КМДП-инверторе
На рис. 3.10, б показаны основные временные параметры
синхронизируемых ИС. В числе новых введен параметр ty,
представляющий собой время опережения установки данного
D относительно фронта синхросигнала С. За время Ц данное
D должно быть до появления сигнала С предварительно
установлено в памяти ИС, а с появлением сигнала С ИС
должна перейти в режим хранения этого данного. Кроме того,
в число параметров ИС вводятся минимальная длительность
/дл синхроимпульсов С и минимальный интервал следования
tCji между ними.
К временным параметрам ИС можно также отнести и
минимальную длительность импульсов сброса в нуль (для
счетчиков, регистров, триггеров и т. д.), записи начального
значения и т. д. Количество временных параметров ИС зависит
от ее сложности.
Следует отметить, что быстродействие ИС КМДП растет
практически пропорционально увеличению напряжения питания.
Например, для серии К561 при Л/ип = 15 В типовое значение
времени задержки /зд Р ^ 50 не на логический элемент
достигнуто именно за счет повышения максимально допустимого
напряжения питания. Основным фактором, определяющим
допустимое напряжение питания, является напряжение пробоя
n-кармана, в котором создаются МДП-транзисторы с каналом
р-типа, или р-кармана для МДП-транзисторов с каналом
n-типа (см. рис. 3.8).
Ток потребления. Для КМДП ИС ток потребления 1„от
образуется из трех составляющих:
'пот = /у -f" /з ~Г" 'с,
где /у — ток утечки обратно смещенных р — п-переходов;
/3 — ток перезаряда нагрузочной емкости С„;
/с — сквозной ток.
Значение /у характеризует ток потребления в статическом
режиме и для одного инвертора обычно не превышает десятков
наноампер.
Токи /3 и /с характерны только для динамического режима
и возникают в процессе переключения КМДП-инвертора из
одного состояния в другое. Для тока /3 имеем /3 = CndUBax/dt,
откуда видно, что ток перезаряда не зависит от параметров
транзистора. Сквозной ток /с образуется в момент
переключения, когда оба транзистора в комплементарной паре
оказываются некоторое время одновременно открытыми (рис. 3.11)-
300
Вход —.
7VA
Значение /с зависит от параметров транзисторов и может быть
определено только по выходным экспериментально снятым
характеристикам транзисторов.
Таким образом, фактически потребляемый ток КМДП ИС
зависит от частоты ее переключения и может изменяться
в широких пределах. В таблицах основных параметров
приведено значение тока потребления в статическом режиме.
3.3. Функциональный ряд КМДП ИС
Каждая из серий КМДП ИС имеет определенный набор
ИС различного функционального назначения. Совокупность
этих ИС называется функциональным рядом. В различных
сериях существуют ИС одинакового функционального
назначения, которые имеют одинаковую структурную схему,
условное обозначение и подключение выводов. Однако эти ИС
имеют отличия в технологии изготовления и могут иметь
разнотипные корпуса и отличия в параметрах (например, токи
затвора, быстродействие, максимальное напряжение питания).
Единый функциональный ряд КМДП ИС наиболее
распространенных серий малой и средней интеграции приведен в табл. 3.1.
Таблица 3.1. Функциональный ряд КМДП И С
№
1
Назначение, функциональные
возможности
2
Тнп
3
К176
4
561
5
К561
6
564
7
Н564
8
КР
1561
9
1. Два одновибратора
2. Генератор с фазовой
подстройкой частоты
3. Двоично-десятичный
дешифратор
4. Дешифратор двоичного
кода в информацию для
7-сегментного кода
индикатора (с возможностью
инверсии)
5. Дешифратор двоичного
кода в информацию для
7-сегментного индикатора
6. Дешифратор двоичного
кода в информацию для
7-сегментного индикатора
с входным регистром и
стробированием
7. Два двоичных
дешифратора-мультиплексора (с
разрешением):
а) с высоким уровнем
на выходе
б) с низким уровнем
АГ1
ГГ1
ИД1
ИД2
ИДЗ
+
+
+
+
+
+
+
+
ИД4
+
ИД5
ИД6
+
+
301

Продолжение табл. 3.1
8 9
на выходе
8. Шестиразрядный
двоичный счетчик с
асинхронным сбросом
9. Пятиразрядный двоично-
десятичный реверсивный
счетчик с параллельной
записью числа
10. Десятичный счетчик с
дешифратором для 7-сег-
ментного светодиодного
или
электролюминесцентного индикатора
11. Генератор секундных
импульсов (кварцевый
генератор и двоичный
счетчик-делитель)
12. Десятичный
счетчик-делитель (пятиразрядный
счетчик Джонсона и
дешифратор)
13. Счетчик-делитель на 8
(четырехразрядный
счетчик Джонсона и
дешифратор)
14. Два синхронных
двоичных счетчика-делителя
15. Четырехразрядный
двоичный реверсивный счетчик
с параллельной записью,
переносом, тактируемый
16. Двоичный счетчик на 60
и 15-разрядный делитель
частоты
17. Двоичный счетчик с
устройством управления
(специальный)
18.
Двоичный/двоично-десятичный
четырехразрядный реверсивный счетчик
с предварительной
установкой
19. Программируемый
счетчик
20. Четырнадцатиразрядный
двоичный
счетчик-делитель с последовательным
переносом
21. Пятиразрядный счетчик
Джонсона с
предварительной установкой
22. Двенадцатиразрядный
ИД7
ИЕ1
ИЕ2
ИЕЗ
ИЕ4
ИЕ5
ИЕ8
ИЕ9
ИЕ10
ИЕН
ИЕ12
ИЕ18
ИЕ13
ИЕ14
ИЕ15
ИЕ156
ИЕ16
ИЕ19
+
+
+
+
+
+
+
+
+
+ +
+ +
+ +
+
+ + +
+ + +
+ +
+ +
+ +
Продолжение табл. 3.1
1
4 5 6 7
двоичный счетчик
23. Синхронный
четырехразрядный двоичный счетчик
с предварительной
установкой и асинхронным
сбросом
24. Строенный мажоритарно-
мультиплексорный
элемент
25. Схема управления
пятиразрядными и семисег-
ментными светодиодными
индикаторами в мульти-
плексорном режиме
26. Четырехразрядный
сумматор
27. Четырехразрядная схема
сравнения двух чисел
28. Арифметическо-логическое
устройство
четырехразрядное
29. Схема сквозного переноса
30. Универсальный
двухразрядный умножитель
31. Девятиразрядный
контроллер четности
32. Восемнадцатиразрядный
статический сдвигающий
регистр
33. Два четырехразрядных
регистра сдвига с
последовательным входом
34. Четырехразрядный
универсальный регистр
сдвига с
последовательно-параллельным входом
35. Восьмиразрядный
сдвигающий регистр с
двунаправленными
параллельными входом и выходом
36. Четырехразрядный
сдвигающий регистр с

довательно-параллельным входом
37. Два четырехразрядных и
два пятиразрядных
регистра сдвига
38. Многоцелевой регистр
8X4 бит
39. Многоцелевой регистр
4X4 бит
40- Двенадцатиразрядный
ИЕ20
ИЕ21
ИК1
ИРЗ
ИР6
ИР9
+
ИР10
ИР11
ИР12
+
+
+
+
+
+
+
+ + +
ИК2
ИМ1
ИП2
ИПЗ
ИП4
ИП5
ИП6
ИР1
ИР2
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+ + +
+ + + +
303

Продолжение табл. 3.1
I
41.
42.
43.
44.
45.
46.
47.
48.
49.
50.
51.
52.
53.
54.
55.
56.
57.
58.
59.
60.
61.
62.
63.
64.
65.
66.
304
2
регистр
последовательного приближения
Универсальный
четырехразрядный реверсивный
регистр сдвига
Два четырехканальных
аналоговых
мультиплексора- демультиплексора
Восьмиканальный
аналоговый мультиплексор-де-
мультиплексор
Восьмиканальный муль-
типлексор-демультиплек-
сор
Четыре
двунаправленных переключателя
Четыре (2И—НЕ)
Два (4И—НЕ)
Три (ЗИ—НЕ)
Два (2И—НЕ) с
открытым стоковым выходом
Четыре (2ИЛИ—НЕ)
Два (4ИЛИ—НЕ)
Три (ЗИЛИ—НЕ)
Один (9И) и один (НЕ)
Четыре (2И)
Шесть (НЕ) с
блокировкой и запретом
Шесть (НЕ)
Три комплементарные
пары МОП-транзисторов
Четыре двухвходовые
схемы сложения по
модулю 2 (четыре
исключающее ИЛИ)
Два (ЗИЛИ—НЕ) и один
(НЕ)
Два (4ИЛИ—НЕ) и один
(НЕ)
Два (4И—НЕ) и один
(НЕ)
Три трехвходовых
мажоритарных логических
элемента
Три (ЗИ—ИЛИ)
Четыре (2И—ИЛИ) с
объединенными входами
Восьмиразрядный
преобразователь
последовательного кода в
параллельный
Пять преобразователей
уровня (КМОП—ТТЛ)
3
ИР13
ИР15
КГЦ
КП2
КПЗ
КТ1
ктз
ЛАТ
ЛА8
ЛА9
ЛАЮ
ЛЕ5
ЛЕ6
ЛЕЮ
ЛИ1
ЛИ2
ЛН1
ЛН2
ЛП1
ЛП2
ЛП4
ЛП11
ЛП12
ЛП13
ЛС1
ЛС2
ПР1
ПУ1
4
+
+
+
+
+
+
+
+
+
5
6
+
+
+
+ +
+ +
+
+
+
+
+
+ +
+
+ +
+
7
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
8
+
+
+
+
+
+
+
+
+
+
+
+
+
9
+
+
+
+
+
+
+
Продолжение табл. 3.1
67.
68.
69.
70.
71.
72.
73.
74.
75.
76.
77.
78.
79.
80.
Шесть преобразователей
уровня с инверсией
(КМОП—ТТЛ)
Шесть преобразователей
уровня (КМОП—ТТЛ)
Шесть преобразователей
уровня (КМОП—ТТЛ)
Четыре преобразователя
уровня с парафазными
выходами
(КМОП—ТТЛ)
Четыре преобразователя
уровня с разрешением по
входу (ТТЛ—КМОП)
Шесть преобразователей
уровня (ТТЛ—КМОП) с
инверсией
Шесть преобразователей
уровня (ТТЛ—КМОП) без
инверсии
Двенадцатиразрядная
схема сравнения
Два триггера / — К
Четыре триггера Шмитта
с входной логикой (2И-
НЕ)
Два £>-трштера с
установкой «0»
Два £)-триггера с
установками «1» и «0»
Четыре £)-триггера с
общими входными цепями
(С и V)
Четыре R — S триггера с
разрешением чтения по
выходу
Усилитель индикации
ПУ2
ПУЗ
ПУ4
ПУ5
ПУ6
ПУ7
ПУ8
СА1
+
+
+
+ + + +
+
+
+
+ + +
TBI
ТЛ1
ТМ1
ТМ2
тмз
ТР2
УМ1
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
3.4. Логические элементы
Создание электронных цифровых устройств на ИС малой
и средней степени интеграции немыслимо без применения
простейших логических элементов, которые служат исходными
«кирпичиками» для синтеза узлов и блоков с заданными
алгоритмами функционирования, согласования сигналов между ИС
средней степени интеграции, объединения и размножения
различных импульсных цепей и т. д.
В состав КМДП ИС входят простейшие логические
элементы, реализующие логические функции И-НЕ (ИС типа ЛА),
ИЛИ-НЕ (ИС типа ЛЕ), И (ИС типа ЛИ), НЕ (ИС типа
305

Таблица 3.2. Основные параметры логических элементов
Тип
микросхемы
1
£/„„
2
и0
<-' вых
в
3
и1
и ВЫХ
в
4
^вх
мкА
5
' вых
мА
6
' вых
мА
7
'пот
мкА
8
,0,1
«зд.р
НС
9
,1,0
'зд.р
НС
10
Свх
пФ
11
561ЛА7
К561ЛА7
564ЛА7
Н564ЛА7
561ЛА8
К561ЛА8
564ЛА8
Н564ЛА8
К561ЛА9
5
10
15
5
10
15
5
10
5
10
15
5
10
15
5
10
10
0,95
2,9
0,95
2,9
0,95
2,9
0,95
2,9
0,95
2,9
0,95
2,9
2,9
3,6
7,2
3,6
7,2
3,6
7,2
3,6
7,2
3,6
7,2
3,6
7,2
7,2
0,1
0,3
0,05
0,1
0,3
0,05
0,05
0,25
0,45
0,25
0,45
0,25
0,45
0,12
0,22
0,12
0,22
0,12
0,22
0,25
0,25
0,55
0,25
0,55
0,25
0,55
0,25
0,55
0,25
0,55
0,25
0,55
— 0,3
2
2
0,05
0,10
2
2
0,05
0,10
5
160
80
160
80
160
80
250
120
250
120
250
120
125
160
80
160
80
160
80
160
80
160
80
160
80
125
11
11
11
12
12
12
—
Продолжение табл. 3.2
I
со
О
-4
564ЛА9
Н564ЛА9
КР1561ЛА9
564ЛА10
К561ЛЕ5
564ЛЕ5
Н564ЛЕ5
К561ЛЕ6
564ЛЕ6
Н564ЛЕ6
К561ЛЕ10
564ЛЕ10
Н564ЛЕ10
К176ЛИ1
2
5
10
5
10
15
5
10
15
5
10
5
10
5
10
5
10
10
5
10
9
3
0,95
2,9
0,5
1,0
1,5
0,5
1,5
0,95
2,9
0,95
2,9
0,95
2,9
0,95
2,9
2,9
0,95
2,9
0,3
4
3,6
7,2
4,5
9,0
13,5
—
3,6
7,2
3,6
7,2
3,6
7,2
3,6
7,2
7,2
3,6
7,2
8,2
5
0,05
±0,3
0,1
0,2
0,05
0,2
0,05
0,05
0,05
±0,1
6
0,25
0,5
0,44
1,1
3,0
16
34
0,3
0,6
0,4
0,9
0,3
0,6
0,4
0,9
0,6
0,4
0,9
—
» 1
1
-0,25
-0,6
— 0,44
-1,1
-3,0
—
0,3
0,25
0,5
0,5
0,3
0,25
0,5
0,5
-0,25
-0,5
-0,5
—.
8
0,05
0,1
1,0
2,0
4,0
2
4
0,5
5,0
0,05
0,1
0,5
5,0
0,05
0,1
5,0
0,05
0,1
0,4
9
150
100
250
120
90
200
90
260
130
205
90
260
130
205
90
145
200
100
250
10
140
100
250
120
90
200
120
180
115
ПО
80
180
115
ПО
80
125
120
90
250
и
5
—
7,5
—
8
—
8
—
5

vo
118 1
|00
4
о
ooo oo oo oo
Ю <N О •* CO OOO г-нЮ
<N г-н (DM (O- -
2S§ ~>
—. CM —'
о о о о
о ю о о
СО *-< <N <N
S§S || || §8| §S| §§1 §8| |S S §
ю ю2 0—
I I
ю со
о о"
ю о со со
о" г-Г о" о*
I I
«■Я 8 8
о о - -
СО CD
о" о"
•^•^
—Г со"
со со
см"ю"
<° rv, 1
- 00
CN '
cq©_ |
см"оо" I
СО^О^ 1
сч со '
qq I
<м"оо" 1
СО (М_^
о"""
О О
+1 +1
ЮОЮ СО^ СМ^ СО^ СМ^ СО^ СМ_
те" о" со" со" t^-" го" t~-" со" t^-"
co"t^T
СО (М CN_ ^,^4.
co"t^." oo" co't^."
СО^СМ_
co't^."
ЮОЮ О C7S_ 0_ CJ>_
o" —" —" o" cm" o" cm"
o"cn"
o"<m"
0*CN o"
o*(m"
o"of
юою юо юо юою юою юоо юою юо о o>
X
^
со
Ю
x
XX
К с;
-* rj>
со со
ю ю
X
X
К
СО
ю
см см -;
XX С
rj> ■* СО
CDCD N
mm —<
см см
ЕС
ее со
Ю LO
с
(О
1-ч t~~
х х
308
должение табл. 3.2
о
о.
И 01
о>
оо
г--
«С
ю
.
«
сч
° 9
СМ СО
со —
О О |
см со
СО — '
о о
см со
со —>
о о о ,
о со оо ,
СО СО — '
о о
ю о
rj> —
о о
см со
СО —
° 9, 1
см со
СО —i '
о о
см со
СО —
о о о ,
о со оо
СО СО —i '
о о
ю о
-* —
о о
см со
со —
см со
о* о"
см со
о" о"
о о о
см _Г^-
см со
о" о"
см со
о" о"
см со
о" о"
CM t^
о" о*
„ ю mm
со о Tt t^-
о" о" о" о"
о
+1
esq
•*"ст>"
esq
•*"стГ
оо о
о"—"
СМ_ O^ CN СМ О
^ О 00 rj"4 О
00 О
о —"
со"!4-"
о" см"
co't^."
qq
о" см"
О ЮОЮ ЮОЮ ЮО ОНИ О Ю Ю О Ю О
X С
X
X
— —.
ии
^
сО'*
t^co
—.ю
кУ
CN
и
^
СО
ю
х
CM CN
ии
с^
-* -*
СО СО
ю ю
к
309

<r
Входы
A
О
0
1
1
В
0
1
0
1
Выход
1
1
1
0
Рис 3.12. Принцип реализации КМДП ИС типа ЛА:
а — двухвходовый элемент; б — таблица состояний схемы
ЛН), и комбинированные (ИС типа ЛП, ЛС). Этот набор
обеспечивает реализацию электронных цифровых устройств
с любым алгоритмом функционирования методами логического
проектирования. Основные параметры ИС, содержащих
логические элементы, приведены в табл. 3.2.
Микросхемы типа ЛА7, ЛА8, ЛА9, ЛАЮ выполняют
логическую функцию тИ-НЕ, где т — количество входов.
Реализация этой логической функции обеспечивается
последовательным соединением т МДП-транзисторов с каналом п-тип
и параллельным соединением т МДП-транзисторов с канало
р-типа. На рис. 3.12, а приведена принципиальная электри
ческая схема логического элемента 2И-НЕ, являющегос
составной частью (одним из каналов) ИС ЛА7, и таблиц
ее состояний (рис. 3.12,6), где 0 — низкий уровень, 1 —вы
сокий уровень напряжения. Поскольку в ИС типа ЛА
необходимо последовательное соединение МДП-транзисторов,
выходные напряжения f/вых и {/Вых в условиях номинальной нагрузки
и наличия помех имеют несколько отличные значения от
простейшего КМДП-инвертора на двух МДП-транзисторах. Эти
отличия выражаются в более высоком уровне f/вых и более
низком уровне f/вых (по сравнению с ИС, у которых на выходе
используется простейший КМДП-инвертор). Для того чтобы при
последовательном соединении т МДП-транзисторов
напряжение f/вых не превысило допустимого уровня (по условию
обеспечения помехоустойчивости), ширина каналов
последовательно соединенных МДП-транзисторов увеличена в т раз.
(МДП-транзисторы с большей шириной канала имеют более
высокую крутизну характеристик и обеспечивают меньшее
сопротивление открытого канала.)
310
/
2
5
6
8
9
12
/3
&
&
8,
h
ю
11
7~ Обилий; 14-^(Уип'
561ЛА7,К561ЛА7,
564ЛА7.Н5ВЦЛА7
Рис. 3.13.
Микросхемы типа ЛА7
1
8
j
£
5
))
12
13
&
й
Г
7-одщий;74г-+и-,
К561ЛА9, №ЛА9,
Н564ЛА9,
КР1561ЛА9
Рис. 3.14.
Микросхемы типа
ЛА8
2
3
4
£
9
10
11
12
&
&
13
7- о&щий
J4~+Uan
561ЛА8
К561ЛА8
56ЧЛА8
Н 564 Л Ад
Рис. 3.15.
Микросхемы типа ЛА9
J
4
ft
11
^
&
<
7-о$щий
14—+ и
/
/
(
—
564ЛАЮ
Рис. 3.16.
ЛАЮ
Микросхемы типа
Каждый из корпусов ИС типа ЛА содержит от 2 до 4
логических элементов т И-НЕ. Количество элементов в корпусе
определяется количеством входов и выходов всех элементов
и ограничивается количеством выводов корпуса.
Цоколевка микросхем типа ЛА и их условное
обозначение изображены на рис. 3.13...3.16.
Микросхема типа 564ЛА10 имеет особенность, состоящую
в том, что на ее выходе включен не КМДП-инвертор, а МДП-
транзистор с каналом л-типа, сток которого соединен с
выходом логического элемента. Эта ИС называется логическим
элементом с открытым стоком (по аналогии с ТТЛ ИС с
открытым коллектором). Она может использоваться для
подключения любой нагрузки с номинальным током 16...34 мА (при
311

ип
и
VTJ
Ег
1/77
l-J VT2
3
VT4
г: I
Входы
А
0
0
1.
1
В
0
1
0
1
Выход
а
1
0
0
0
Рис. 3.17. Принцип реализации КМДП ИС типа ЛЕ:
а — двухвходовый элемент ИЛИ; б — таблица состояний схемы
/
?
5
6
8
9_
#_
13
1
1
1
1
ю
7-о&щий\Ш~+и >
Н561ЛЕ5, 564ЛЕ5,
Н564ЛЕ5
Рис. 3.18. Мик-
типа
7- общий ;14^+U \
К561ЛЕ6, 564ЛЕ6,
Н$64ЛЕ6
Рис. 3.19.
Микросхемы типа
ЛЕ6
/
2
8
J
4
5
Ц
12
13
1
1
7
10
7-общий; 14-+L' ;
К561ЛЕЮ, 564ЛЕ10,
Н564 ЛЕЮ, КР1561ЛЕЮ
Рис. 3.20.
Микросхемы типа ЛЕЮ
росхемы
ЛЕ5
£/„.„ = 5...10 В), например светодиодов для индикации состоя
ния логической схемы. Учитывая, что ИС 564ЛА10 ^имее
дополнительный усилительный элемент, ее быстродействие
несколько ниже, чем у других ИС типа ЛА (см. таблицу 3.2).
Микросхемы типа ЛЕ5, ЛЕ6, ЛЕЮ выполняют логическую
312
7- общий
14-+ Uan
К176ЛИ1
Рис. 3.21.
Микросхемы типа
ЛИ1
/
2
5
8
8
9
/2
13
&
S
&
&
10
11
т
т
ю
7- Общий; №-+Uun, 114
КР1561ЛИ2
Рис. 3.22.
Микросхема типа -п с
ЛИ2 1JJ
DB
12
_,
j
6
1
10
_
/J
1b
r
' I
I
1
(
I
' I
I
' I
I
1
/
<
1
к
7
, 2
\ 9
71
14
Ql
Q2
Q3
Q4-
Q5
Q6
Рис. 3.23. Структура ИС типа
ЛН1
функцию т ИЛИ-НЕ, где т — количество входов.
Реализация ее обеспечивается последовательным соединением т
МДП-транзисторов с каналом р-типа и параллельным
соединением т МДП-транзисторов с каналом л-типа. На рис. 3.17
приведена принципиальная электрическая схема и таблица
состояний логического элемента 2ИЛИ-НЕ, являющегося одним
из элементов ИС ЛЕ5. Этот тип элементов также имеет более
высокий уровень /7вых и более низкий уровень /7вых, по
сравнению с простейшим КМДП-инвертором. Чтобы величина
£/Lx не была ниже предельно допустимого уровня, ширина
каналов МДП-транзисторов с каналом р-типа (по схеме рис.
3.17 VT1 и VT2) больше в т раз, чем у МДП-транзисторов
с каналом гс-типа.
Каждая из микросхем типа ЛЕ содержит от 2 до 4
логических элементов т ИЛИ-НЕ. Количество элементов в корпусе
определяется количеством выводов. Цоколевки и условные
обозначения ИС типа ЛЕ приведены на рис. 3.18...3.20.
313

Г"
К?х
DD1
Dd2
Рис. 3.24. Принципиальная схема
одного элемента ИС типа ЛН1
Рис. 3.25. Условное
обозначение ИС типа ЛН1
/2
Цц
с
Е
i
1
1
1
•
1
VT1 |
1"
Г
VT2
1 %
1 п
\
1
1
1
4-4
1Х>
_£
_7
_£
_9
л
/4
8-общий; 16—t-U \
**-блокировка -, ип
12-запрет ;
К561ЛН1, 564ЛН1,
Н564ЛН1
Микросхема типа К176ЛИ1 содержит логический элемент
9И и инвертор. Условное обозначение и цоколевка приведены
на рис. 3.21. Реализация элементов И обеспечивается с
помощью элемента m И-НЕ с добавлением инвертора на выходе.
Микросхема КР1561ЛИ2 содержит четыре логических
элемента 2И, реализуемые, как и в предыдущей ИС,
инвертированием выходного сигнала элемента 2И-НЕ. Условное
обозначение ИС и ее цоколевка изображены на рис. 3.22.
Микросхемы К561ЛН1, 564ЛН1, Н564ЛН1 содержат шесть
стробируемых инверторов. Структурная схема ИС приведена
на рис. 3.23. Каждый инвертор (точнее, элемент 2ИЛИ-НЕ)
имеет вход Dn и выход Qn- Кроме этого на вторые входы всех
шести инверторов от общего входа С подается разрешающий
сигнал с активным (разрешающим) низким уровнем. Высокий
уровень на входе С запрещает передачу сигнала со входов,
а на всех выходах устанавливается низкий уровень.
Второй общий вход управления Е — разрешение по выходу.
При высоком уровне на входе Е все выходные ключи
приводятся в состояние разомкнуто (сопротивление закрытых
выходных ключей порядка 10 МОм). Наличие выходных ключей
упрощает работы выходов на шину данных. Принципиальная
схема одного канала ЛН1 приведена на рис. 3.24. Собственно
ключ Кл состоит из МДП-транзисторов VT1 и VT2, на затворы
которых подаются противофазные сигналы управления от
инверторов DD1 и DD2. Инверторы, общие для всех каналов,
управляются входным сигналом Е. Условное обозначение ИС
типа ЛН1 приведено на рис. 3.25.
314
Рис. 3.26.
Микросхемы типа
ЛН2
Ю_
12
а
14
п
7J
Ел
J
7 - Общий
М—+ иип
56?ЛН2
К561ЛН2
564 Л Н2
К564ЛН2
П
Л5
10
11
12_
с-
I 4
К176ЛП1
Рис. 3.27. Принципиальная схема К176ЛП1
Рис. 3.28. Принципиальная схема элемента «исключающее ИЛИ>
Данные ИС могут использоваться в качестве
преобразователя уровня сигналов от ИС КМДП к ИС ТТЛ.
Микросхемы 561ЛН2, К561ЛН2, 564ЛН2, Н564ЛН2 содер-
315

12_
13
= 1
= /
=;
ю
и
7-0(Гщий;14~+иа/?;
К581ЛП2,564ЛПг
Н564ЛП2
Рис. 3.29.
Микросхемы типа ЛП2
3_
£_
5_
IL
!2_
13
10
7- о^щий
И176ЛП4
Рис. 3.30.
Микросхема типа
ЛП4
2
3
4
J"
9_
10
11
12
8
1
1
1
13
7-0duiuu;f4-+U(/ll;
К776/7Л71
Рис. 3.31.
Микросхема типа ЛП11
2_
3_
4_
б_
9_
10_
]]_
12
73
7- общий
К176ЛП12
Рис. 3.32.
росхема
ЛП12
Мик-
типа
1_
2_
13_
3_
4_
1]_
5_
В_
9
>/М
>,М
>М
12
10
7-общий; 14-+U
un
561ЛтЗ,К561Л013,
5~64ЛП13
Рис. 3.33.
Микросхемы типа
ЛП13
жат шесть буферных инверторов. Условное обозначение ИС
и ее цоколевка изображены на рис. 3.26. Для ИС необходимо
лишь одно напряжение питания, поэтому она удобна как
316
А
0
0
0
0
7
1
1
1
В
0
0
1
1
0
0
1
/
С
0
1
0
1
О
1
0
1
Q
0
1
1
1
0
1
О
0
Рис. 3.34. Микросхема
типа ЛС1:
а — условное обозначение; б —
таблица состояний
преобразователь уровней сигналов от КМДП ИС к ТТЛ ИС.
Микросхема К176ЛП1 — многоцелевая. Она содержит набор
КМДП-транзисторов: три р- и три /г-канальных. С ее помощью
можно реализовать как цифровые, так и аналоговые узлы.
Принципиальная схема ИС и распайка ее выводов
изображены на рис. 3.27. Параллельное включение р- или
«-канальных транзисторов обеспечивает простое наращивание по
выходному току.
Микросхемы К561ЛП2, 564ЛП2, Н564ЛП2 содержат по
четыре элемента, исключающие ИЛИ. Принципиальная схема
одного канала ИС приведена на рис. 3.28. Здесь кроме трех
КМДП-инверторов применен ключ коммутации КК- Высокий
уровень на выходе Q появляется только в том случае, если
один из входных уровней А и В высокий. Если оба уровня
А и В низкие или высокие, на выходе Q будет низкий уровень.
Условное обозначение и цоколевка ИС ЛП2 изображены на
рис. 3.29.
Микросхема К176ЛП4 содержит два логических элемента
ЗИЛИ-НЕ и один инвертор. Условное обозначение ее
приведено на рис. 3.30. Принцип построения ЗИЛИ-НЕ соответствует
рис. 3.17.
Микросхема К176ЛП11 содержит два логических элемента
4ИЛИ-НЕ и один инвертор. Условное обозначение ИС
приведено на рис.. 3.31, а принцип построения логических
элементов соответствует рис. 3.17.
Микросхема К.176ЛП12 содержит два элемента 4И-НЕ
и один инвертор. Ее условное обозначение и цоколевка при-
<В>3-
(C)Z
IW -
i
5
8
6
<
.
11
10
12
(
ы
'&
'&
'&
■&
'8с
'&
'&
&
1
1
1
13
(Q)
7- одщий. ; 14—+ Uun ',
564ЛС1
317

VXVY
О,
15.
1\"
J
!_..
м
14 \fd
№
и-№:
йВД
/2
J*
-iTii»
4J _.j
vr
iP^
Hi
H^:
"«I?
'ИП
ЬЙ1
'£
I < I—
/X.
a
Рис. 3.35. Микросхема типа ЛС2:
a — структурная схема; б — принципиальная схема одного элемента
ведены на рис. 3.32, а принцип построения логических
элементов соответствует рис. 3.12.
Микросхемы 561ЛП13, К561ЛП13, 564ЛП13 содержат три
трехвходовых мажоритарных логических элемента. Высокий
уровень на выходе мажоритарного элемента появляется, если
на его любых входах присутствуют два или три высоких
уровня. Во всех остальных случаях на выходе — низкий
уровень. Условное обозначение ИС и ее цоколевка приведены
на рис. 3.33.
Микросхемы К176ЛС1, 564ЛС1 содержат по три отдельных
элемента 2И + 2И + 2И — ЗИЛИ. Условное обозначение ИС
приведено на рис. 3.34, а. Принцип функционирования одного
логического элемента поясняет таблица состояний,
приведенная на рис. 3.34, б. Следует обратить внимание на то, что
часть входов элементов 2И имеет инверсное включение.
Например, на выходе 13 верхнего по схеме элемента 2И высокий
уровень установится, если на входе / (А) будет низкий уровень,
а на входе 3 (В) — высокий уровень.
Микросхемы К561ЛС2, 564ЛС2, Н564ЛС2 содержат четыре
логических элемента 2И + 2И — 2ИЛИ с общими входными
цепями. Структурная схема ИС приведена на рис. 3.35, а.
Принципиальная схема одного логического элемента приведена
на рис. 3.35, б, условное обозначение — на рис. 3.36. Эту ИС
318
lb
1
2
3
4
5
ь
9 _
7
14
• <
,
1
&
1
&
1
1
&
1
1
&
&
&
/
/
/
/
/J
12
11
10
8-Общий; 16—+ U ;
и п
К561ЛС2,Н564ЛС2,
56Ш2
Рис. 3.36. Первый вариант
условного обозначения ИС
типа ЛС2
15
1
2
3
4
5
6
7
9
14
Х7
У/
Х2
Y2
КЗ
Y3
Х4
Y4
УХ
УУ
MX
1
г
3
4
13
12
11
Ю
8- аёщий, 16—+Uun
К561ЛС2, 564ЛС2,
Н564ЛС2
Рис. 3.37. Второй вариант
условного обозначения ИС
типа ЛС2
можно отнести к цифровым мультиплексорам или двухка-
нальным цифровым коммутаторам с цепями управления VX
и VY. Поэтому данные ИС могут иметь и другое условное
обозначение, которое приведено на рис. 3.37.
3.5. Ключи и мультиплексоры
С помощью МДП-транзисторов легко получить
электронные контакты, в которых цепь сигнала гальванически не
связана с источником управляющего воздействия. Это возможно
благодаря тому, что канал полевого транзистора замыкается
и размыкается под воздействием электростатического поля.
Цепь управления практически не потребляет тока.
Ключи и коммутаторы на КМДП-транзисторах обладают
двухсторонним действием, т. е. сигналы могут передаваться
как от входа к выходу, так и в обратном направлении.
Коммутаторы могут иметь много входов и один выход или быть
дифференциальными. Дифференциальный канал коммутации
посылает сигнал из двух входов на два выхода. Коммутаторы
на основе КМДП ИС могут использоваться как для
цифровых, так и для аналоговых сигналов. В цифровых устройствах
эти коммутаторы называются цифровыми мультиплексорами
319

(коммутация с нескольких входов на один выход) или демуль-
типлексорами (коммутация с одного входа на несколько
выходов). Ввиду двухстороннего действия КМДП-ключей
коммутаторы могут выполнять обе функции. Основные параметры
ключей и мультиплексоров приведены в табл. 3.3=
Микросхемы К561КП1, 564КП1, Н564КП1 содержат два
четырехканальных коммутатора, которые переключаются
синхронно. На рис. 3.38 приведены структурная схема и условное
обозначение микросхем типа КП1. Для работы ИС этого типа
необходимо два источника питания. Преобразователь уровня
ПУ преобразует одноуровневый входной адрес Al, A2 в двух-
полярные управляющие сигналы, которые дешифрируются
дешифратором DC и управляют одновременно (синхронно)
двумя коммутаторами X и Y. Микросхемы имеют вход
разрешения V. Если на нем присутствует высокий уровень, то
все каналы разомкнуты. При низком уровне на входе V замкнут
один из каналов, адрес которого установлен на адресных
входах Al, A2.
При двухполярном питании коммутатора он может
коммутировать симметричный (двухполярный) аналоговый сигнал
переменного тока. Амплитуда коммутируемого аналогового сигнала
не должна превышать напряжений питания (положительного
и отрицательного).
Возможно однополярное включение коммутатора для
коммутации однополярных сигналов. В этом случае выводы 7 и 8
подключаются к общей шине, а амплитуда коммутируемых
импульсов не должна превышать напряжение питания.
Внутреннее сопротивление включенного канала при 1/И.п =
= 5 В находится в пределах 0,5...2,5 кОм. Оно существенно
снижается при 1/ИП = 15 В и достигает величин 0,13...0,28 кОм.
Время переключения коммутаторов при поступлении
сигнала разрешения по входу V составляет 600 не. При смене
адреса канала коммутаторы переключаются за 400 не.
Задержка коммутируемого сигнала через открытый канал не
превышает 40 не.
Падение напряжения на открытом ключе при Rn= 10 кОм
не превышает 300 мВ.
Микросхемы К561КП2, 564КП2, Н564КП2, КР1561КПЗ
содержат по одному восьмиканальному коммутатору. На
рис. 3.39, 3.40 приведены структурная схема и условное
обозначение этих ИС. Отличие микросхем типа КП2 от ИС КП1
состоит в трехразрядном адресе канала А1...АЗ и одном выходе
при восьми входах. Питание КП2 может быть как однопо-
лярным для коммутации однополярных импульсов, так и двух-
полярным £/Ии1 и ииП2 для переменных (двухполярных)
аналоговых сигналов.
Принцип функционирования ИС типа КП2 аналогичен
ИС КП1. Однако временные параметры имеют отличие. Время
переключения коммутатора при поступлении сигнала
разрешения по входу V составляет 400 не, при смене адреса канала —
320

П U X2 X1
Ut
ИП1
A1
A2
ПУ
Yi
vc
Ойщий Uml
к -
к —'
Sh
К ->
Y4 VJ У? У7
Pug. 3.38. Микросхемы типа К.П1:
a— структурная схема; б— условное обозначение
К561КП1
56ЧКП1
Н5ВЧИП1
&-■ a-S *-£-
Ш- ч
12
Ш-
!Ё-
1L.
10
JL.
г/
Х2
ХЗ
хч
А1
А2
Цу
1
—-
о
£_]
*-
Y1
Y2
Y3
Y4
MX
X
Y
16' Umi
8-Общий
320 не, а задержка сигнала через открытый сигнал не
превышает 30 не.
Падение напряжения на открытом ключе не превышает
300 мВ.
Микросхемы К176КТ1, К561КТЗ, 564КТЗ, Н564КТЗ,
КР1561КТЗ содержат по четыре двухнаправленных ключа
с раздельным управлением. Они применяются для
коммутации цифровых и аналоговых сигналов построения
мультиплексоров. Особенностью этих микросхем является то, что для
их питания могут применяться два разнополярных источника
питания (второй источник включается на вывод 7 вместо
общей шины). В этом случае ключи могут коммутировать
аналоговые сигналы переменного тока (двухполярные).
Амплитуда коммутируемого переменного сигнала не должна
превышать напряжений питания £/Ип1 и £/ИП2.
При однополярном питании ИС можно коммутировать
однополярные сигналы (импульсы). Условное обозначение
ИС приведено на рис. 3.41. Принципиальная схема одного
322
ХН ХЗ П Х1
и
ип1
А1 Гпу]
—
ж
Ойщий ит2
Чн
К561НП2
ЩКП2
нтнпг
3-
гЩИ
О-
14
15
и ,
/
5_
2
JL-
2L
10
JL
£J
Xf
Х2
хз
Х¥
Х5
W
Х7
Х8
А1
А2
A3
>l/
MX
X
16-Um
8 - Общий
7~Уцп2
Х5Х6Х7Х8
1
2
J
4
S
е_
7
——
я
ю
11
1?
13
ш
—\
1]
Х2
ХЗ
и
и
Х6
и/
хв
h
АУ
Ад
V
\v
ИП
X
Рис. 3.39. Микросхемы типа К.П2:
а — структурная схема; 6 — условное обозначение
/4
8-01?щий;16-+ии
НР1561НЛЗ
Рис. ЗАО. Микросхема
типа КПЗ
323

/
/J
ft
12
f_
6
ti
6
XI
VI
и
V2
XJ
VJ
X4
V4
Y1
У2
YJ
Y4
10
7- - Uun2 или общий;
/4~+ Uun1
Н176КТГ, K561KT3,
56№3, H564KT3,KP1561K73
Рис. 3.41. Микросхемы
типа КТ1 и КТЗ
Выход
Г"
Вход
вт
-V-
L i J
Выход
J
EI
Рис. 3.42. Принципиальная схема
ключа в ИС типа КТ1
ключа ИС К176КП1 приведена на рис. 3.42, а схема одного
ключа остальных ИС приведена на рис. 3.43.
Второй вариант ключа обеспечивает более высокое
затухание коммутируемого сигнала при закрытом ключе. Это
достигается за счет шунтирования закрытого входа с помощью
дополнительных транзисторов VT3...VT5. Такой «двойной» ключ
называют оппозитным.
Входы ключей обозначены буквой X, выходы — F,
управляющие входы — V При высоком уровне на входе V «проходной»
ключ на транзисторах VT1...VT2 замкнут, а «шунтирующий»
ключ на транзисторах VT3...VT5 разомкнут.
Для ИС К176КТ1 сопротивление открытого канала
составляет примерно 500 Ом, причем идентичность сопротивлений
каналов разных ключей у одной ИС достигает ±10 Ом. При
нагрузке 10 кОм на частоте 10 кГц отношение сигналов на
выходе ключа в замкнутом и разомкнутом ключе не менее
65 дБ. Степень изоляции управляющей цепи от канала
достигает 1012 Ом. Затухание между ключами на частоте 900 кГц
при нагрузке 1 кОм достигает 50 дБ.
Коммутатор К176КТ1 можно использовать в качестве
переключателей-мультиплексоров, ключей выборки сигналов, пре-
324
Рис. 3.43. Принципиальная схема ключа в ИС типа КТЗ
рывателей-модуляторов для операционных усилителей. С его
помощью можно создавать коммутаторы для
цифро-аналоговых (ЦАП) и аналого-цифровых (АЦП) преобразователей,
а также схемы цифрового управления частотой, фазой,
коэффициентов усиления сигнала (системы АРУ).
Коммутаторы типа КТЗ имеют существенно меньшее
сопротивление открытого канала, примерно 80 Ом, при согласовании
между ключами одной ИС ±5 Ом. Сопротивление изоляции
ключа от схемы управления такого же порядка — 1012 Ом.
Наличие «шунтирующего» ключа увеличивает затухание
закрытого ключа, однако в ряде случаев требует установки
ограничивающего резистора на входе ключа, чтобы исключить
его пробой.
Ключи КТЗ нельзя применять в аналоговых запоминающих
устройствах с запоминающим конденсатором в качестве схемы
выборки-хранения, потому что в процессе переключения
возможен «сквозной» ток через «проходной» и «шунтирующий»
ключи.
З.б. Триггеры
В наборе КМДП ИС присутствуют все типы триггеров:
RS, D, Л( и триггеры Шмитта. Основные параметры ИС,
содержащих триггеры, приведены в табл. 3.4.
325

LZ2
Я
Сл СЛ
СП СП
*■ *■
н н
ЧЭ -TJ
N3 (S3
ж
сл
СП
н
43
to
Д
сл сл
СП СП
*■ *■
Н Н
SS
со со
Я
сл
сп
Н
5
СО
осл осл осл осл
to о
N3 О
"со "со
*° р
"со "СО
--jco --jco --jco ~-j_co
"tocn "to"cn "to"cn "to'en
о о о о ~Р РР
сл"кэ "to".— "о"*- "сл"кэ
о о о о о о о о
"*■">— "to "о "со "со "*■">—
--J со сл сл ч
Сл СЛ
"о "о о о о о о о
СО СП CO--J CO--J СЛСО
ОО СП to СЛО СП 00
ОО ОО ОО ОО
СО СП CO--J CO--J СЛСО
оо сп to ело сп оо
ОО ОО ОО ОО
9se
д
сл сл
СП СП
•й- #-
Ч~1
SS
N3 Ю
Я^
Сл
сп
Н
S
to
сл
сп
Н
£
to
Я^
-vi
СП
Н
5
1—
я^
43
СП
Н
5а
►—
СП
4^-
Н
Sa
•—*
сл сл сл
сп сп сп
ia го го
осл слосл слосл со слосл слОц, осл осл осл
Г*Р Р „Т* ° ГТ*.Р Г*.0 *"" ° "О
о"оо со "слосл "ело оо "ооо "о"оо ооо
р *■
о "to
р *■
"о "to
СО •*>■
"о "to
со со л.
"сл "о "ел
со р _*>
"сл "о "(S3
СО *■
"о "to
1+ 1+
о ©
">— "со
ON3
СО •£>
"о"ю
"сосл "со"сл "со"сл
р j— о
"о "—* "*■
J-p ~р рр
"со "сл "о "сл "сп "со
III III I I оо оо
9>Г-Р РГР ~Р "cn"to "со"-
о •— *■ *-сосл сосл елел со •£>
о"о
сл to сл to ел to
о о ' о о ' о о
сл кэ сл to ел to
<"—* <"—* l t—* t—* ' t—i t—1
со _ оо *■
о сп 0 0
КЭ СО СП
*■ о о
ооо
*■ to ►—
"о о о
"о "о
со сп со сп to сп ю
о о о о сл о •£>
о о о о о о о
tococn | сосл сосл ю сп ю
*-00 ОО ОО СЛО *>
ООО ' ОО ОО ОО О
-
N3
со
j*
сл
о>
^)
оо
(О
о
-
to
Тип микросхемы
с:
ш
ш
2
2
>
3
>
3
>
а
о
а
а
е
3
F
Г
я"
f
г
f
£
Р
3

Рис. 3.44. Структурная схема //(-триггера
Микросхемы К561ТВ1, 564ТВ1, Н564ТВ1 содержат по два
независимых //("-триггера. Структурная схема одного
//("-триггера приведена на рис. 3.44.
Триггер имеет асинхронные R и S входы. Поступление
высокого уровня на один из этих входов на время,
превышающее 120 не, переключает триггер соответственно в «0» или
«1». Если высокий уровень присутствует на обоих входах R
и S, то на выходах Q и Q также будут высокие уровни.
Входы J и К являются синхронными с входом С.
Присутствие высокого уровня на входе / или К приводит к
переключению триггера соответственно в «1» и «0» по переднему фронту
импульса синхронизации на входе С, длительность которого
должна быть не менее 170 не, а длительность фронта и среза
(нарастания и спада) не должна быть более 5 мкс.
При одновременном присутствии высоких уровней на
входах / и /С триггер будет изменять свое состояние на
противоположное по каждому импульсу синхронизации, т. е.
осуществлять синхронный счетный режим.
При соединении входов /, К и С вместе и подачи на них
входных импульсов с достаточно крутыми фронтами будет
осуществляться асинхронный счетный режим, т. е.
переключение триггера в противоположное состояние по фронту
каждого входного импульса. Максимальная частота в таком
режиме составляет 3 мГц, при £/ип = 10 В.
Условное обозначение ИС типа TBI приведено на рис. 3.45.
Микросхемы К561ТЛ1, 564ТЛ1, КР1561ТЛ1 содержат по
четыре независимых триггера Шмитта с элементом И на входе.
Особенностью этих ИС является то, что они переключаются
328
10
72
!LAc2
ii_
12
S2
К2
R2
Q1
V
QZ
Q2.
IS
14
/
2
5
6
8
9
12
13
&
&
&
8,
Л .
i i
Л .
' * 1
ю
11
в-о&щий ; 16—+U ;
К561ТВ1, 564ТВ1,
HS64 ТВ1
Рис. 3.45. Микросхемы
типа TBI
7~0(Гщий ; 14—+U
К561ТЛ1,$64ТЛ1,
КР1561ТЛ1
Рис. 3.46. Микросхемы
типа ТЛ1
при определенном уровне напряжения на входе, т. е.
обладают формирующими свойствами и могут работать при любой
крутизне фронтов входного сигнала. Их можно применять
для формирования прямоугольных импульсов с крутыми
фронтами из входного сигнала произвольной формы, но
достаточной амплитуды, например из синусоидального. Помимо
прямого назначения, ИС типа TJ11 могут использоваться
в качестве элементов 2И-НЕ с повышенной
помехоустойчивостью.
Особенностью триггеров Шмитта является также то, что
они имеют два порога: верхний для включения и нижний для
отпускания. Разность между порогами включения и отпускания
составляет порядка 0,6 В при Uaa = 5 В и 2 В при UKn = Ю В.
Условное обозначение и распайка выводов приведены на
рис. 3.46.
Микросхема К176ТМ1 содержит два двухтактных £)-триг-
гера. Функциональная схема одного двухтактного /)-триггера
приведена на рис. 3.47. Она может быть также представлена
в виде двух однотактных D-триггеров (рис. 3.48).
Двухтактный £)-триггер работает следующим образом. По
фронту первого импульса синхронизации на входе С логичес-
Лг ;' f H
Я
'} (f ■
1
329

^H>4>J
Рис. 3.47. Принципиальная схема двухтактного D-триггера
б*
Г
"1
в
R
С
s
в
R
Рис. 3.48. Эквивалентная схема двухтактного
D-триггера на двух однотактных D-триггерах
кий уровень, присутствующий на входе D, записывается в
первый однотактный Д.триггер (рис. 3.48). По фронту второго
импульса синхронизации, на выходе Q устанавливается
уровень, присутствовавший на входе D перед первым
синхроимпульсом. Таким образом, на выходе двухтактного D-триггера
сигнал задерживается на один такт (период следования
синхроимпульсов).
Входы R и S не зависят от импульсов синхронизации
(т. е. являются асинхронными) и имеют активные высокие
уровни. Поступление высокого уровня на входы R или S
330
/
2
13
12
''an*
емы
устанавливают оба однотактных D-триггера соответственно
в «0» или «1» независимо от входов D и С.
Особенностью ИС К176ТМ1 является то, что ее
двухтактные D-триггеры имеют только входы R. Длительность импульса
синхронизации на входе С должна быть не менее 100 не с
крутизной фронта не менее 5 мкс.
Условное обозначение КД76ТМ1 приведено на рис. 3.49.
Микросхемы 561ТМ2, К561ТМ2, 564ТМ2, Н564ТМ2
содержат по два двухтактных D-триггера. Структурные схемы
двухтактных D-триггеров соответствуют рис 3.47 и 3.48. Отличие
этих ИС от К176ТМ2 состоит в том, что каждый из
двухтактных D-триггеров имеет кроме входа R еще и вход S. Принцип
функционирования рассматриваемых ИС аналогичен К476ТМ1.
Условное обозначение и цоколевка приведены на рис. 3.50.
Микросхемы К561ТМЗ, 564ТМЗ, Н564ТМЗ содержат по
четыре однотактных D-триггера, имеющих общую цепь записи.
Структурная схема однотактного D-триггера приведена на
рис. 3.51. Работа однотактного D-триггера заключается в том,
что по фронту импульса синхронизации в триггер
записывается состояние (информация), присутствующее на входе
D во время этого фронта, и сохраняется до следующего
импульса синхронизации. Изменение информации на входе D в это
время недопустимо, так как влечет неопределенность состояния.
Особенностью ИС типа ТМЗ является то, что импульс
синхронизации подается на все четыре однотактных D-триггера
одновременно (рис. 3.52, а). Кроме этого переключается
полярность действия синхроимпульса с помощью входа Р. Если
s_
3 .
4
9
D1
>С1
М
D2
^Хс2
10
R2
Т
Q1
QU
Т
02
&
Л
J2
11
/2
7-0&сций; 14-+U' ;
К176ТМ1
Рис. 3.49. Микросхема
типа ТМ1
в
S
.У/
D1
^—tk/
4
Я
9
R1
Ъ'2
D2
У-&С2
Ю
R2
Т
Q1
Q1
Т
Q2
Q2<
7-0&ЦЦЦ ; /4~+>
561ТМ2,К561ТМ2,
564ТМ2,Н564ТМ2
Рис. 3.50. Микросх
типа ТМ2
331

г
~i
л
кк
^тС^
J^o-l— J^o
Рис. 3.51.
Принципиальная схема однотактного
D-триггера
Рис. 3.52. Микросхема
типа ТМЗ:
а — структурная схема; б —
условное обозначение; в —
временная диаграмма работы
i_
13
i±_
h
5_
т
т
яз
дЧ
-с
р
Q
1<
г\
j<
н<
Ж
U
Рис. 3.53. Принципиальная
схема /^S-триггера со входом
разрешения считывания ин
формации
ч
S
R
Т
<
11
11
15-
14'
н>
К
Q1
'13
EL
S2
RZ
S3
R3
s
R
S
R
T
7
i
k> * -
TL
H> K
t_
S4- '
R4-
S
R
/
k>н
t
. V
Q2
—»
/?4
5 £-
/z?
Puc. 5.54. Структурная схема
ИС типа ТР2
Q2
Q3
Q4
Ю
8-общий ; 16—+ U ;
Н561ТР2, 564ТР2Т
Н564 ТР2
Рис. 3.55. Микросхемы
типа ТР2
на входе Р присутствует низкий уровень, запись информации
с входов D1...D4 будет производиться в триггеры по срезу
(отрицательному перепаду положительного импульса)
синхроимпульса. Присутствие высокого уровня на входе Р
активизирует фронт синхроимпульса (т. е. запись информации в
триггеры будет происходить по положительному перепаду импульса
синхронизации).
На рис. 3.52 приведены структурная схема ИС типа ТМЗ,
их условное обозначение и цоколевка, а также временные
диаграммы работы.
ИС типа ТМЗ можно использовать в качестве различных
регистров с параллельной записью информации (этим
объясняется пометка RG на условном обозначении ИС).
333

Микросхемы К561ТР2, 564ТР2, Н564ТР2 содержат по
четыре /?5-триггера с общей цепью считывания информации
Структурная схема одного /^S-триггера с ключом для
считывания информации приведена на рис. 3.53. Поступление
высокого уровня на входы R или S устанавливает /^S-триггер
соответственно в «О» или «1», а на выходе Q информация
появляется только во время действия высокого уровня на
разрешающем входе V. Если на этом входе низкий уровень,
то на выходе низкий уровень независимо от состояния ^S-триг-
гера.
Если на входах R, S и V одновременно высокие уровни,
то на выходе Q — высокий уровень.
Структурная схема всей ИС типа ТР2 приведена на рис. 3.54,
а условное обозначение на рис. 3.55.
3.7. Счетчики импульсов
В состав КМДП серий ИС включены счетчики импульсов,
Которые относятся к микросхемам средней интеграции.
Основное функциональное назначение этих типов ИС — счет
импульсов и деление частот. Счетчики импульсов КМДП-серий можно
разделить на две условные группы: специализированные
счетчики, основное назначение которых — построение
электронных часов, секундомеров, таймеров, и универсальные счетчики
общего назначения. Условность групп состоит в том, что
счетчики импульсов первой группы могут также использоваться
в иных целях, например для мультиметров, цифровых
измерительных приборов и устройств. Одновременно универсальные
счетчики могут использоваться в электронных часах, но иногда
это менее эффективно.
Основные параметры счетчиков импульсов приведены в
табл. 3.5.
Микросхема К176ИЕ1 является простейшим
шестиразрядным асинхронным двоичным счетчиком импульсов. Она имеет
счетный вход С1, установочный вход асинхронного сброса R
(установка «нуля») и шесть выходов, на которых содержимое
счетчика выдается двоичным числом. Условное обозначение
МС приведено на рис. 3.56.
Микросхема К176ИЕ2 — счетчик, который может работать
как двоичный, так и как десятичный. Счетчик имеет пять
двоичных выходов (выводы 10...14) и один десятичный
(вывод 15). По входам (выводы 4...7) в счетчик может быть
занесено начальное значение при низком уровне на входе «+1».
По входу R счетчик асинхронно устанавливается в нулевое
состояние. На вход V подается сигнал тактовой частоты (ТИ).
Вход 2/10 (вывод /) является переключением режима счета
(двоичный-десятичный). Если на входе 2/10 высокий уровень,
счетчик работает как двоичный, при низком (нулевом)
потенциале — как десятичный и на выводе 15 появляются импульсы
с частотой f/10.
334

Продолжение табл. 3.5
1
Н564ИЕ10
К561ИЕ11
564ИЕ11
Н564ИЕ11
К176ИЕ12
К176ИЕ13
К561ИЕ14
564ИЕ14
564ИЕ14
КА561ИЕ156
564ИЕ15
561ИЕ16
2
10
5
10
15
5
10
10
9
9
5
10
15
5
10
15
5
10
15
5
10
15
5
3
1,0
0,8
1,0
0,8
1,0
0,3
0,3
0,8
1,0
0,8
1,0
—
0,8
1,0
0,8
1,0
0,8
4
9,0
4,2
9,0
4,2
9,0
8,2
8,2
4,2
9,0
4,2
9,0
—
4,2
9,0
4,2
9,0
4,2
5
0,3
0,05
—
±0,1
±0,1
0,3
0,05
0,1
0,05
0,05
0,1
—
6
0,9
0,4
0,9
0,4
0,9
—
—
0,4
0,6
0,4
0,6
—
2
4
2
4
0,15
7
0,5
0,5
0,5
0,5
—
—
0,12
0,2
0,12
0,2
—
0,4
0,9
0,4
0,9
0,15
8
10
20
10
—
25
50
100
10
20
20
50
20
50
—
9
360
400*
310
—
—
—
320
360
—
360
180
360
180
850
10
360
400*
310
—
—
—
320
360
—
360
180
360
180
850
и
■
—
—
1,2
1,2
—
—
—
—
—
12
~
—
—
—
—
3
1,5
3,0
—
1,5
1,5
3,0
1.5
13
15
15
—
—
—
10
10
—
10
10
—
Продолжение табл. 3.5
1
К561ИЕ16
К176ИЕ18
К561ИЕ19
564ИЕ19
564ИЕ19
КР1561ИЕ20
КР1561ИЕ21
2
10
15
5
10
15
9
5
10
15
5
10
15
5
10
15
5
10
15
3
1,0
0,8
1,0
0,3
0,8
1,0
0,8
1,0
0,5
1,0
1,5
0,5
1,0
1,5
4
9,0
4,2
9,0
8,2
4,2
9,0
4,2
9,0
4,5
9,0
13,5
4,5
9,0
13,5
5
0,1
0,3
±0,1
0,3
—
0,1
±0,3
—
6
0,35
0,15
0,35
—
0,15
0,35
0,15
0,35
0,44
1,1
3,0
0,44
1,1
3,0
7
0,35
0,15
0,35
—
0,15
0,35
0,15
0,35
-0,8
-0,4
-1,2
— 0,44
-1,1
— 3,0
8
20
20
50
50
—
10
50
20
40
80
20
40
80
9
340
340
—
350
_
350
5000*
1800*
1400*
880*
370*
250*
10
и
340 —
340 —
— —
350 —
1000 -
350
5000* —
1800* —
1400* —
880*
370*
250*
—
12
4,0
4,0
—
3,0
1,0
—
—
—
13
5
5
—
7,5
—
7,5
—
Для разных входов и выходов параметр имеет различные значения (пояснения в тексте).

и
CI
CT2
7-0$щий; 14—+Uun\
К176ИЕ1
Рис. 3.56. Микросхема
типа ИЕ1
д
1
7
9
4
5
в
7
И
г/ю
V
+1
S1
S2
nj
S4
СТ2/Ю
ю
1
2
ч
8
16
П
14
и
1?
11
10
8-00~щий; 16—+U,
К176ИЕ2
an '
Рис. 3.57. Микросхема
типа ИЕ2
Простейшее включение счетчика К176ИЕ2 как делителя
частоты: вывод 2 соединить с выводом 16, а выводы 4, 5, 6,
7,8 — заземлить. На вывод 3 подать частоту /. На выводах
14, 13, 12, 11, 10 появятся частоты f/2, f/4, f/8, f/16 и f/32
соответственно. Вход «+1» служит для разрешения счета.
Условное обозначение ИС К176ИЕ2 приведено на рис. 3.57.
Микросхема К.176ИЕЗ является счетчиком импульсов,
снабженным дешифратором для вывода информации на семи-
сегментный индикатор. Входные импульсы с частотой f
подаются на вход Т (вывод 4). На выводах 2 и 3 получаем частоты
f/2 и f/б. Выходы а, Ь, с, d, e, f, g служат для подключения
семи сегментов цифрового индикатора. Если индикатор
светодиодный, то вход С (вывод 6) МС следует заземлить. Для
электролюминесцентного индикатора на вход С подается
модулирующая импульсная последовательность 32 или 64 кГц.
Сброс показаний индикатора на нуль осуществляется по входу
R (вывод 5). Условное обозначение ИС К176ИЕЗ приведено
на рис. 3.58, соответствие сегментов индикатора выводам
дешифратора — на рис. 3.59.
Микросхема К176ИЕ4 является десятичным счетчиком
импульсов, снабженным дешифратором для вывода
информации на семисегментный индикатор. Отличие ее от предыдущей
состоит в том, что на выводе 2 выделяется частота f/10, а на
выводе 3 — f/4. Условное обозначение ИС приведено на
рис. 3.60.
Микросхема К176ИЕ5 служит генератором секундных
импульсов для электронных часов и других программаторов
и таймеров. К выводам 9 и 10 непосредственно подключается
кварцевый резонатор (либо сюда подается эталонная частота
от постороннего генератора). Частота кварцевого резонатора
338
J
CTZ
ВС
7 -о&щий
74- + U
ип
И176ИЕ4
Рис. 3.58. Структурная схема ИС
типа ИЕЗ
Рис. 3.59.
Обозначение сегментов
цифрового
индикатора
f может быть 16 384 Гц (т. е. 214 Гц) либо 32 768 Гц (т. е. 215 Гц).
На буферных выводах // и 12 присутствует сформированная
и усиленная последовательность с частотой f. На выводе /
имеется частота f/28. Вывод 4 дает частоту f/214, а вывод 5 —
}/2[Б. Таким образом, на выводе 4 будет последовательность
секундных интервалов при входной частоте / = 2й Гц, а на
выводе 5 секундная последовательность появится при / = 215 Гц.
Чтобы счетчик давал секундную последовательность, выводы
/ и 2 следует перемкнуть, поскольку вывод 2 — это вход
частоты f/28.
Условное обозначение МС К176ИЕ5 приведено на рис. 3.61.
Микросхемы 561ИЕ8, К561ИЕ8 представляют собой
счетчики по модулю 10 с дешифратором. Они выполнены на основе
пятикаскадного высокоскоростного счетчика Джонсона и
дешифратора, преобразующего двоичный код в сигнал на одном
из десяти выводов.
339

CT2
3
4h-
7-Общий ; 14-
К176ИЕ5
DC
7- яЯщии
14- + U
'^ ип
К176ИЕЗ
Рис. 3.60. Структурная
схема ИС типа ИЕ4
Рис. 3.61. Микросхема
типа ИЕ5
Если на входе разрешения счета V присутствует низкий
уровень, счетчик осуществляет счет синхронно с
положительным фронтом на тактовом входе С. При высоком уровне на
входе V действие входа С запрещается и счет останавливается.
Сброс счетчика осуществляется подачей высокого уровня
на вход R. Счетчик имеет выход переноса Р. Положительный
фронт выходного сигнала переноса появляется через 10
импульсов на входе С и используется как входной сигнал для
счетчика следующей декады. Структурная схема счетчиков
561ИЕ8, К561ИЕ8 и их условное обозначение приведены на
рис. 3.62, а временные диаграммы работы — на рис. 3.63.
340
"2" Рис. 3.62. Микросхема типа ИЕ8:
~~Ц~ а — структурная схема; б — условное обозначение
Ж
_L
_5_
6_
J_
11
Состояния триггеров счетчика в процессе счета приведены
в табл. 3.6.
Как нетрудно заметить из таблицы, для дешифрации
каждого состояния счетчика необходим анализ состояний только
двух триггеров, которые выделены полужирным шрифтом.
Кроме того, благодаря использованию в счетчике сдвигающего
регистра любой переход в новое состояние сопровождается
изменением состояния только одного триггера. Это исключает
появление ложных единиц в процессе переключения при
дешифрации состояний. При этом, однако, из общего числа
состояний в счетчике, равного 2N, используются только 2N,
где N — разрядность счетчика, равная в нашем случае 5.
Остальные состояния оказываются нерабочими, и при
попадании в них (например, при включении питания, если не
предпринять специальных мер) необходимая последовательность
состояний в счетчике будет нарушена. Для восстановления
правильной последовательности в ИС предусмотрена
автоматическая коррекция состояний, которая действует всякий раз,
когда в первых трех триггерах счетчика формируется код
341

с ШЮ7иЩТи?Ц5Цёи7Цо^^
V ■
R '
go:
Sf ■
02-
он-
Q5-
QB.
Ш-
P-
Л.
Запрет
■ такта
■ Сброс
т.
JTL
т.
£Ю_
шх.
л
т.
п выход
Л переноса
Рис. 3.63. Временная диаграмма работы счетчика типа ИЕ8
Таблица 3.6. Состояния счетчика ИЕ8
Q
0
1
2
3
4
5
6
7
8
9
S,
0
0
0
0
0
s2
0
0
0
0
0
s3
0
0
0
0
0
s4
0
0
0
0
0
S5
0
0
0
0
0
p
0
0
0
0
0
(Q)+
1
2
3
4
5
6
7
8
9
0
SiS2S3 = 010. В этом случае при переходе счетчика в
следующее состояние третий триггер S3 переходит в «0», а не «1».
Нетрудно убедиться, что любой нерабочий код в счетчике
за то или иное число сдвигов (счетных импульсов)
оказывается преобразованным в рабочий код. Например, нерабочий код
01101 превращается в рабочий код за 4 сдвига:
00110-*-10011 ^01001 ^00000.
Длительность импульса запрета счета должна превышать
300 не, а длительность тактовых (считываемых) импульсов —
не менее 250 не. Длительность импульса сброса — не менее
275 не.
342
К561ИЕ9
56ЧИЕ9
L
7
ЕЕ
X
й
^~ UUn Рис. 3.64. Микросхемы ИЕ9:
а — структурная схема; б — условное обозначение
ft
-Чьи
£-
IL.
V
R
ст
0
1
2
J
ч
5
6
7
Р
Микросхемы К561ИЕ9, 564ИЕ9 являются счетчиками по
модулю 8 с дешифрацией состояний. Принцип работы их
аналогичен счетчикам ИЕ8, но они содержат 4 триггера в
счетчике Джонсона. Структурная схема и условное обозначение
этого типа счетчиков приведены на рис. 3.64.
Следует отметить, что время задержки распространения
сигнала от входа до информационных выходов Q1...Q7 и до
выхода переноса Р у данного типа счетчиков различно. Для
К561ИЕ9 при £/„.„ = 5 В *ЗД.Р для выходов Q1...Q7 составляет
3150 не, а для вывода Р — 1500 не. Для МС 564ИЕ9 время
задержки нормируется при UK.„ = 10 В и составляет для
выходов Q1...Q7 — 700 не, а для выхода Р — 360 не.
343

вход
Выход
HV1K561HB8
л J
Я 1)2.2
W24
TJB2
K561J7E5
Рис. 3.65. Счетчик на основе ИЕ8 с укороченным циклом работы
Отметим также, что нагрузочная способность по выходному
току выхода Р повышена, по сравнению с остальными
выходами, выходные токи которых приведены в таблице основных
параметров счетчиков К.МДП. Для выхода P МС К561ИЕ9
при £/„„=10 В /°ых = /'ых=0,13 мА, а для МС 564ИЕ9 при
иял = 5 В /Lx = /вых = 0,3 мА.
На основе микросхем ИЕ8 и ИЕ9 могут быть созданы
счетчики с любым модулем. Например, на рис. 3.65 приведена
схема счетчика-делителя с модулем N = 6. От выхода ./V (где
2 < N < 9 для ИЕ8, 2 < N < 7 для ИЕ9) импульс подается
на сброс /^S-триггера, выполненного на К561ЛЕ5 (может быть
любой /^S-триггер), который устанавливает счетчик в нулевое
состояние. Выходной сигнал с частотой f/N снимается с
выхода переноса Р и используется для запуска следующего
каскада. /^S-триггер восстанавливает единичное состояние после
сброса счетчика. Если N <. 6 для ИЕ8 и N <С 5 для ИЕ9, то на
выходе переноса Р не появляется высокий уровень. В этом
случае в качестве сигнала переноса (входной сигнал для
следующего каскада) можно использовать импульс на выходе
Q0 (вывод 3).
Основное применение счетчиков типа ИЕ8 и ИЕ9 —
различные распределители уровней и импульсов, используемых
в качестве формирователей управляющих сигналов либо серий
синхроимпульсов. Кроме того, они находят применение при
построении многоразрядных десятичных и восьмеричных
счетчиков. При построении многоразрядных счетчиков ИС соеди-
344
а
с_
V-
с р
v
0-
с р
V
С р
V
ff
С-*-
-. j у ——————
С /jLH&Lc р Jj&Lc р
™-fJ2 с Р
Рис. 3.66. Наращивание разрядности счетчика на основе
ИЕ8 или ИЕ9:
а — с последовательным переносом; б—с параллельным переносом
няются между собой с последовательным или параллельным
формированием переноса с применением дополнительных ИС.
Примеры соединений многоразрядных счетчиков приведены
на рис. 3.66.
Микросхемы К561ИЕ10, 564ИЕ10, Н564ИЕЮ содержат два
независимых 4-разрядных двоичных счетчика с параллельным
выходом. Для повышения быстродействия в ИС применен
параллельный перенос во все разряды. Подача счетных
импульсов может производиться либо в положительной полярности
(высоким уровнем) на вход С, либо в отрицательной
полярности (низким уровнем) на вход V. В первом случае
разрешение счета устанавливается высоким уровнем на входе V, а во
втором случае — низким уровнем на входе С.
Структурная схема и условное обозначение счетчиков типа
ИЕ10 приведены на рис. 3.67.
При построении многоразрядных счетчиков с числом
разрядов более четырех соединение между собой ИС ИЕ10 может,
как и в предыдущем случае, производиться с
последовательным или параллельным формированием переноса. В первом
случае на вход С (вывод / или 9) следующего каскада
счетчика подается высокий уровень с выхода Q4 (выводы 6 или
14) предыдущего каскада. Схема соединения каскадов
счетчика с параллельным переносом приведена на рис. 3.68.
Микросхемы К561ИЕ11, 564ИЕ11, Н564ИЕ11 представляют
собой двоичные реверсивные 4-разрядные счетчики с
параллельной записью начального числа.
345

JGWSfO
H&ffWEfQ
Н56ЧИЕ10
R
CT
Рис. 3.67. Микросхемы типа ИЕЮ:
a — структурная схема одного счетчика;
б — условное обозначение ИС
15
V
R
СТ
IL
12_
1L
14
11~"т _
5
Рис. 3.68. Наращивание разрядности
счетчиков на ИС типа ИЕЮ с
параллельным переносом
П"
7
" S
С 4_ j
\Ч7[
4т р v
! о- с
и-
0-
ос
346
м т ш т
tJ-i>
ШШ
15
12
13
ЦлПт
щ аг аз м
\6
— I--, ill
А
PQ-
10
V
J
ftc
1—Ю?
12
Н561ИЕ11
№ИЕ11
Н56Ш11
13_
15,
Ж
ч
щ
А
1L
HL
2_
7
8 -Общий
б
11
2р
'V
Й
Зр
а
ш.
tp
ai тг Q2 тз цз п он
а
Рис. 3.69. Микросхемы типа ИЕН:
а — структурная схема; б — условное обозначение
Таблица 3.7. Состояния счетчика типа
И£11
С
_/-
_/~
_Х"
X
-\_
X
р
1
О
О
X
X
X
±1
X
1
О
X
X
X
V
V
О
О
1
О
X
R
О
О
О
О
О
1
Qn+'
Qn
Qn+1
Rn-1
Dn+1
Qn
0
Примечание
- фронт импульса ■,
\- - срез импульса ■,
X - мюЗое состояние
На рис. 3.69 приведены структурная схема и условное
обозначение счетчиков типа ИЕИ. Табл. 3.7 поясняет работу
устройства. В соответствии с таблицей изменение направления
счета на входе ±1 допускается при любом состоянии счетчика
347

R2
'—$C2
R1
12
CT2
D15
w_
J_
_2
Л
Л
Л
J3_
J±
15
8 - одсций ; 16—+ U \
К176ИЕ12
Микросхема
Рис. 3.70
типа ИЕ12
Рис. 3.71. Микросхема
типа ИЕ13
2_
5_
!0_
6
S
77
12
R
W
V2
СТ2
В
К
Q2
HS
Q1
А
В
С
11
К176ИЕ13
1- вЫХОд ; 2 - вЛОд ;
3-выл од на календарь ;
4 - выход установки „ О "
е-вход установки „О"
5,10- входы тактовые
7- выход звонка ;
8- одщий ;
9,11-входы управления;
12 - выход стродирующего
импульса ;
13,П,15~вь/лоды;
76 -питание (+)
при условии, что счетный импульс на входе С имеет высокий
уровень. При одновременном действии сигналов R и V в счетчике
будет выполняться установка в «О» независимо от сигналов на
входах D1...D4. При одновременном же действии сигналов С и V
будет выполняться установка в соответствии с сигналами на
входах D1...D4.
Счет на увеличение выполняется при высоком уровне на
входе ±/ и на уменьшение — при низком уровне на входе
±1. Вход РО и выход Р имеют активные напряжения низкого
уровня, именно в этом случае выполняется операция счета.
Сброс R асинхронный и имеет преимущество по сравнению
с сигналом записи V начального числа.
Микросхема К176ИЕ12 содержит делитель частоты
следования импульсов с коэффициентом деления 60- и
15-разрядный делитель частоты следования импульсов. ИС предназначена
для использования в электронных часах. Условное
обозначение ИС приведено на рис. 3.70.
Микросхема К176ИЕ13 является специальным двоичным
счетчиком, предназначенным для применения в электронных
часах с будильником и календарем. Условное обозначение
ИС приведено на рис. 3.71, где указаны и наименования
выводов.
348
vi m № м
Q1 02 0.3 Qt
\f iff Ш р
±1 10 ^ц Т1
2/10 2-
К561ИЕЩ
56ЧИЕШ
нтиЕп
IP
Q1 П QZ 13 Q3 П W
Рис. 3.72. Микросхемы типа ИЕН:
а—структурная схема; б—условное обозначение
JL.
12
М-
-4—
1
Иг
~п—
4-
■Н
тм
m
из
V4
V
±/
2(10
>Р0
СТ
Q
1
2
J
Н
Pi
tf-Um _
Микросхемы К561ИЕ14, 564ИЕ14, Н564ИЕ14 являются
четырехразрядными реверсивными счетчиками с
предварительной записью числа. Состав операций этого типа счетчиков
тот же, что и у ИС ИЕ11, за исключением отсутствия установки
в нуль, вместо которой введена операция переключения
двоично-десятичного счета (2/10, вывод 9). При высоком уровне
на выводе 9 осуществляется двоичный счет, при низком —
двоично-десятичный.
Структурная схема счетчика изображена на рис. 3.72.
Наращивание разрядности счетчиков ИЕН и ИЕН выпол-
349

— С Р-
0-РО
-1}{7}-ср~-
t-J о-ро гр о-ро
Рис. 3.73. Наращивание разрядности счетчиков на ИС типа ИЕН
или ИЕ14 с параллельным переносом
няется наиболее просто при последовательном формировании
переноса на входах указанных ИС. В этом случае выход Р
соединяется со входом РО соседней справа ИС, а на входе
РО самой левой ИС устанавливается нуль. При этом, в отличие
от ИС ИЕЮ, здесь последовательное формирование переноса
не вносит увеличения задержки распространения сигнала
от входа С к выходу Q самой старшей секции, поскольку
перед появлением положительного фронта счетного импульса
С вся информация, необходимая для смены состояния в
счетчике, уже подготовлена и находится в первых ступенях
двухтактных триггеров. Однако с увеличением степени
наращивания разрядности увеличивается минимально допустимый
период Т следования счетных импульсов, который должен
удовлетворять условию
Т = (П— 1)*3д.р1 + ^зд.р2,
где п — число последовательно включенных в счетчике ИС;
^зд.р! — задержка распространения сигнала в одной ИС от
входа РО к выходу Р; £3д.р2 — задержка распространения
сигнала от входа С к выходу Q. Уменьшения периода следования
счетных импульсов можно достичь, используя параллельный
перенос на входах Р. Схема включения счетчиков типа ИЕН
и ИЕН при параллельном переносе приведена на рис. 3.73.
Микросхемы КА561ИЕ156, 564ИЕ15 представляют собой
программируемые счетчики-делители с переменным
коэффициентом деления. Установка коэффициента деления # в
счетчике осуществляется согласно выражению
# = M(1000Pi + 100P2 + 10Р3 + Р4)+Р5, (3.1)
где Р\...Ра — варьируемые коэффициенты, называемые ниже
множителями тысяч, сотен, десятков и единиц; Рь — остаток;
М — коэффициент, называемый далее модулем.
Коэффициенты Р\...Ра принимают значения в диапазоне
0...15. Модуль М принимает значения, равные 2, 4, 5, 8 я 10.
350
Таблица 3.8. Выбор значения модуля М
м
Pbnaz
Я,™„
Nmi„
Nmax
2 1 7 3 17 331
4 3 3 3 18 663
5 4 1 3 13 329
8 7 1 3 21 327
10 9 0 3 16 659
Диапазоны изменения коэффициентов Pi и Р5 зависят от
выбора М, как показано в табл. 3.8. В той же таблице приведен
диапазон представимых чисел #. Если установить Рх — Ръ = 0,
то для любых значений Р2...Р4 при изменении модуля М
формируется сетка частот с постоянным отношением их значений:
//#," l,25f/#, 2f/N, 2,5//#, 5f/#. Это может оказаться,
полезным при реализации синтезатора частот, в котором при
изменении частоты задающего генератора требуется сохранить
отношения между синтезируемыми частотами.
Расчет коэффициентов М и Р, для заданного N
производится следующим образом:
а) для заданного # при различных значениях М
определяется разложение в виде
М = N0M + Р, (3.2)
где #о и Р — соответственно целая часть и остаток при
делении N на М;
б) выбирается одно из значений модуля М, для которого
остаток Р не превышает максимального значения Р5,
взятого из табл. 3.8;
в) находится представление числа No:
No = lOOOPi + IOOP2 + 10Р3 + Ра.
Поскольку в (3.1) диапазон изменения коэффициентов Р;
превышает основание системы счисления, равное 10, то
представление числа N оказывается неоднозначным. Первое
представление соответствует обычному десятичному представлению
коэффициентов Pt. Во втором представлении все цифры
десятичного представления, для которых выполняется условие
Pi ^ 5, заменяются на Р< +10. Одновременно производится
замена Р;—1 на P,-_i—1. Второе представление будем
называть шестнадцатеричным. Оно позволяет получать более
широкий диапазон представления чисел #о.
Пример 1. Найти разложение числа N = 1079.
Находим разложения (3.2) для различных значений М:
М = 2, # = 2X539+1; М = 4, # = 4X269 + 3;
М = 5, # = 5X215 + 4; М = 8, # = 8X134 + 7;
М= 10, #=10Х 107 + 9.
351

¥ J 6
22 21 20 /9 18 17 16 15 10 9 8 7
Jt
ft
J2UJ
Jt
J5
JB
J7\
/у у у у
J8
из
в Ч~
Г~5 Ч 1 3
И3\
rj» PI
PJ
ЗЕ
J/0
711
fj У V T
J/2
J/J
Jlk\
П У У
J/5
РЧ
ITU
pj
P2
10
M
"E
DC
„2"
il
8 I
W/vH2vHj
564 ИЕ/5
HA 56/ ИЕ/56
Jli
±JJ1
iL
5_
6_
iL
2£
19
Ш
IL
IL
iL
IL
9
CT
У f
23
Рис. 3.74. Микросхемы типа ИЕ15 и
ИЕ156:
а — структурная схема; 6 _ условное обозначение
23
Из сравнения полученных остатков
с максимально возможными значениями,
взятыми из табл. 3.8, для разложения
N=1079 оказываются пригодными
любые значения. Выберем М = 2.
Представление М) в десятичной форме
уже найдено. Для перевода его в шест-
надцатеричную форму необходимо в
представлении No = 539 изменить
коэффициент Рз, для которого выполняется
условие Р3<5 и Р2/Р3 = 3 + 10= 13;
Р'2 = 5 — 1 = 4. В результате получаем
для разложения N=1079 следующие
значения коэффициентов.
На рис. 3.74 показана структурная
схема ИС ИЕ15, которая содержит
пять счетчиков Р1...Р5 вычитающего типа, четыре строби-
руемых преобразователя / однофазного кода в парафазный
код, дешифратор 7 конца счета, формирователь 10 кода
модуля, формирователь 8 сигнала предустановки счетчика,
формирователь 9 выходного сигнала. Счетчики Р2...Р4 четырех-
12 - общий
352
Таблица 3.9. Режимы работы счетчика ИЕ15
0
0
0
0
X
0
1
0
1
0
0
1
1
0
1
0
1
1
1
0
0
1
1
1
1
0
0
1
1
1
1
1
0
0
1
1
1
1
0
2
4
5
8
10
10
2
4
5
8
10
var
»
»
»
»
10 000
var
»
»
»
»
Многократный счет
Однократный счет
X X 0 0
Запрет счета и предустановка
разрядные. После состояния 0 они, если не действует сигнал
предустановки, переходят в состояние 9, т. е. осуществляют
счет по модулю 10. Счетчики Р1 и Р5 имеют переменную
длину, которая задается кодом модуля М. В зависимости от
М происходит перераспределение в группе 6 из четырех
разрядов на счетчик остатков Р5 и счетчик тысяч Р1.
Формирователь конца счета фиксирует в счетчике
состояние 2, начиная с которого должна производиться
последовательность операций по новой предустановке счетчика, если
это требуется в заданном режиме.
Для управления счетчиком используются сигналы: J1..J4 —
код Р5 и Р6; J5...J8 — код Р4; 39...112 — код Р3; i 13...116 —
код P<i\ К\...Кз — код выбора модуля М; С — тактовые
импульсы; L — установка режима (0 — многократный счет, 1 —
однократный счет); У — выходной сигнал.
В обозначениях сигналов /,- большим значениям индекса
соответствуют старшие разряды в представлении
соответствующего коэффициента Р,-. Например, для рассмотренного выше
примера имеем следующее задание на входах 1г.
/1/2/3/4 /5/6/7/8 /9/10/11/12 /13/14/15/16'
1000 1001 1011 0010
Р& Pi Pi Рз Р2
В счетчике реализуются режимы, указанные в табл. 3.9.
Режим запрета на счет и установка счетчика в исходное
состояние (/Сг/(з= 1). В этом режиме осуществляется загрузка
кода N в счетчик и запрещается счет. Для выполнения
операции загрузки требуется время, равное трем периодам тактовой
частоты, и, следовательно, переход в новый режим не может
производиться ранее, чем за указанное время.
Режим многократного счета (L = 0) является основным.
В нем циклически повторяется следующая последовательность
12—442
353

операций. При достижении в счетчике состояния 2,
фиксируемого дешифратором 2, подготавливается сигнал предустановки,
по которому с задержкой на два периода тактовой частоты
в счетчик загружается новое значение N. Далее начинается
последовательное считывание единиц из счетчиков Р1...Р5.
При этом счетчик остатка Р5 из состояния 0 в указанном
цикле всегда переходит в состояние М— 1, т. е. счетчик после
считывания остатка далее будет работать по модулю М.
Счетчики Р1...Р5 после каждого своего обнуления будут переходить
в состояние 9, т. е. будут считать по модулю 10. После
достижения в счетчике состояния 0 на выходе формируется один
импульс тактовой частоты.
Режим однократного счета (L—1). Отметим сразу, что
этому режиму обязательно предшествует режим установки
счетчика в исходное состояние. После перехода в указанное
состояние и установки режима однократного счета
выполняется один цикл счета, по окончании которого на выходе Y
счетчика устанавливается состояние /, которое сохраняется
на все последующие тактовые импульсы. При этом счет в
счетчиках 1...5 продолжается, и если установить L = 0, то на выходе
Y появятся импульсы с частотой f/N. Чтобы осуществить
повторный однократный запуск, необходимо установить вновь
режим установки счетчика в исходное состояние, после чего
возвратиться в режим однократного счета.
Микросхемы К561ИЕ16, 561ИЕ16 содержат
четырнадцатиразрядный асинхронный счетчик с последовательным
переносом. Сброс счетчика в нуль осуществляется импульсом
положительной полярности длительностью не менее 550 не
по входу R. Содержимое счетчика увеличивается по
отрицательному перепаду (срезу) импульса по входу С.
Максимальная частота входных импульсов при £/Ип=10 В достигает
4 |АГц. Устройство имеет выходы от 1,4, ..., 14 разрядов.
Условное обозначение ИС приведено на рис. 3.75.
Микросхема К176ИЕ18 является специальным счетчиком
с мультиплексором. Она предназначена для использования
в электронных часах. Условное обозначение ее приведено
на рис. 3.76, где указано назначение выводов.
Микросхемы К561ИЕ19, 564ИЕ19 — пятиразрядные
синхронные счетчики Джонсона с предварительной установкой.
От каждого триггера счетчика сделан инверсный выход Q1...Q5
(через буферные усилители). Счетчики имеют пять входов
предварительной записи (установки) S1...S5, считывание с
которых осуществляется при высоком уровне на входе V. Вход D
служит для ввода последовательной информации в первый
триггер (рис. 3.77).
Максимальная входная частота для ИЕ19 при £/,,„ = 10 В
равна 3 мГц. Время установки выходных сигналов 350 не.
Условное обозначение ЙЕ19 приведено на рис. 3.78.
На базе ИЕ19 можно строить делители частоты с
коэффициентом деления N, где 2 < N < 10. Для деления на четные
354
ю
и
>с
R
СТ2
Q1
Q5
06
Q7
из
ЦУ
щи
QV
Q11
Q13
QM
7
~7
4
6
13
12
п
1$
1
1
3
хтиЕЮ
8-оОШаа; 76~+Uun)
561ИЕ16 , К 561И El6
Рис. 3.75. Микросхема
типа ИЕ16
Рис. 3.76. Микросхема типа
ИЕ18
£_
1L
14_
9
R
С
М
S
С72
74
73
72
71
Q1
02
Q4
05
06
03
15_
_/
_2_
J_
Ж
Л
13
1,2,3,15 - выходы мультиплексора
4, б, 10,11,13-выходы делителей
5— установ/са,, д"
7-выход сигнала звон/га
8 -оо~щцй
9-вход сигнала звонка
12 - вход делителя
14-вход управления скваж-
тс/пбю Агул&тип/гелсора
16 - питание (+)
S1
S2
S3
S*
10 \
"--4fri "~ ~Ш~
Н-^ уЖ Щ £Щ *щ чщ
12
S5
-3*h
Ш Q2 QJ № й$
Рис. 3.77. Структурная схема счетчика типа ИЕ19
355

ю
?
3
7
9
Р
/
14
15
V
67
sz
S3
S4
M
В
С
ст
R
oil
_
Ц'А
ш\
щ
QSk
J_
JL
13
8~01Тщий ; 76— + U
Ш1ИЕ19; 564ИЕ19
ип'
Рис. 3.78. Условное
обозначение ИС типа ИЕ19
0-
ст
4"
=ЕКЗ
Р/7
Рис. 3.79. Счетчик с укороченным
циклом на ИС типа ИЕ19
ю
——<
//
Г
R
СТ2
Q1
Q?
Q3
04
Q5
Q6
07
U8
09
Q1D
Q11
012
9
7
в
5
J
2
4
13
-JZ.
14
1b
1_
8-0(Тщий; 16—+ U
КР1561ИЕ20 '
Рис. 3.80. Микросхема
типа ИЕ20
9 (
J
4
5
6
г-н
7
10
Ч
EWR
D1
D2
ВЗ
D4
>С
Е
ECR
R
СТ2
01
Q2
03
Q4
C.R
14
13
12
//
15
8-oJa(au ; 16—
НР1561ИЕ21
-+ и ;
Рис. 3.81. Микросхема
типа ИЕ21
числа (N — 2, 4, 6, 8, 10) требуется соединить вход D с выходом
Q5 при #=10, с Q4 при N = 8, с Q3 при N = 6, Q2 при
N — 4, QJ при N = 2. Для деления на нечетное число
необходимо подать два выходных сигнала через элемент И (для
356
N = 3 — выходы Q1 и Q2, для N = 5 — Q2 и Q3, для N = 7 —
Q3 и Q4, для N = 9 — Q4 и Q5). Делитель с N = 7 приведен
на рис. 3.79.
Микросхема КР1561ИЕ20 — двенадцатиразрядный
двоичный счетчик с выходами от каждого разряда. Имеет
асинхронный сброс положительным импульсом по входу R. Счет
происходит по отрицательному фронту импульса на входе С.
Условное обозначение ИС изображено на рис. 3.80.
Микросхема КР1561ИЕ21 — синхронный четырехразрядный
двоичный счетчик с предварительной установкой. Условное
обозначение МС приведено на рис. 3.81.
Для осуществления счета на входах EWR, E, ECR и R
должны быть установлены высокие уровни. Счет происходит
по положительному фронту синхроимпульса на входе С. Для
записи в счетчик числа с входов D1...D4 на входе R должен
быть высокий уровень, а на входе EWR — низкий. Запись
числа осуществляется по положительному фронту
синхроимпульса на входе С. Сохранение состояния счетчика происходит,
если на входах Е или ECR установлен низкий уровень. Сброс
счетчика асинхронный низким уровнем на R. Перенос
(выход CR) разрешается двумя высокими уровнями по входам
ECR и R.
3.8, Дешифраторы
Микросхемы КМДП серий содержат семь разновидностей
дешифраторов ИД1...ИД7, которые позволяют
преобразовывать двоичные коды в восьмеричные, десятичные, гексадеци-
глальные, а также в код для отображения цифр на семисег-
глентном индикаторе. Основные параметры КМДП
дешифраторов приведены в табл. 3.10.
Микросхемы К176ИД1, К56ШД1, 564ИД1, Н564ИД1
являются универсальными дешифраторами. Они преобразовывают
четырехразрядный двоичный код в десятичный. Они имеют
четыре входа A...D, на которые подается двоичный код для
дешифрации, и десять выходов 0...9. Выходной
дешифрированный сигнал сохраняется до тех пор, пока на входах
присутствует его двоичный код (т. е. дешифраторы типа ИД1
не запоминают двоичный входной код). Структурная схема
и условное обозначение дешифраторов типа ИД1 приведены
на рис. 3.82.
Микросхемы К176ИД2, К176ИДЗ предназначены для
управления семисегмеитными цифровыми индикаторами. Условное
обозначение этих ИС приведено на рис. 3.83. Назначение
выводов: A...D — информационные входы; S — вход
управления; К — вход блокировки; М — вход инверсии, a...q — выходы,
подключаемые к цифровому индикатору в соответствии с
рис. 3.59.
Дешифрирование входных сигналов осуществляется при
357

•е-
ua
-S
=i
j
-J
J
j°
j
=j
с
о
a
a
<
S
<
s
<
s
<
s
аз
и
-
о
о
oo
f~
(О
ю
■ф
СО
<N
-
OO
OO CC
ю см
oo
0OCC
ю см
t~-"r-."
о о о о о
СО Ю Ю О О
СМ 0О 00 СМ СМ
о о о о о
со ют о о
см оо оо см см
* * # # # #
о о о о о о
■* СП ■* ■* Сз ■*
■^ — — -^ —. —I
о о о
"* СП тр
■^ — —
"* !±' Д,
| | s I 2
о* о"
со см
о"—"
ю со_ ■*_
о" —Г со"
LO С0_ тр
о" —Г оо"
°1 °1 ю °°, ^ ю °°. "t.
о" о" —- —< со" <-г —" со"
см о^
■*Р~СП
оо о
о"—"
+1+1
см. о,
oo"t~-T
о_о
тр"чр"
о о
О со со ^Г^Г
—" о"о" | |
ю ю
Ю О i. Ю о i
^"сп"2 "*сГ2
ю о ю ю о ю
о" —" —" о" —" —"
юоююооспеп юоююою
— — —. _ lo"lO —'—■ —■—■
++
S
fc<
s
■*р
СО
ю
CM СО т)"Ю
SS SS
X XX
■*Р тр
СО СО
ю ю
S
(X
а
358
/^!
~Т ~ ^ *^~|/*>~
1>
£
t>rl>
Q0
Q1
10
и
Q2 12
^\»f«
11
Off
DC
IW* шю
16-Uил .
8- ОЩии
-*—I | Н56ЧИЦ1
!=0-[>ф4%
ЙГ
/
i"
J
2
£
7 (
S
A
в
С
D
>K
-—ФАГ
DC
a
b
с
d
e
9
9
10
11
12
13
15
Рис. 3.82. Ми
a — структурная
обозначение
8-ос?щий ; 16—+U(
И176ИД2 , К176ИДЗ
и/?'
Рис. 3.83. Микросхема
типа ИД2 и ИДЗ
высоком уровне на входе S, а на входах К и М в это время
должны быть низкие уровни. В результате дешифрации на
цифровом индикаторе высвечиваются цифры 0...9 в
соответствии с двоичным входным кодом.
В случае установки на входе К высокого логического
уровня все выходы дешифраторов запираются независимо
359

m
5
J
,2
4
6
ПУ
ПН
ВУ
,
,
9
10
11
12
13
15
14
1
S
3
2
4
6
Л!
B2
D3
D4
Р
DC
а
b
с
d
е
f
9
Р
9
10
11
12
13
15
14
1
и„
и
76-U
ип2
ип f
Рис. 3.84. Микросхема типа ИД4:
а — структурная схема; б — условное обозначение
от состояния входной информации (т. е. цифровой индикатор
полностью выключается).
Если во время работы дешифратора поступает низкий
уровень на вход S, то на выходе фиксируется тот последний
код, который был до смены уровня на входе S, т. е. на цифровом
индикаторе запоминается соответствующая цифра, независимо
от смены входной информации (в дешифраторах имеются
входные регистры на триггерах).
Если на вход М подать высокий уровень, то на выходах
сформируются инверсные сигналы. Это позволяет использовать
с данными дешифраторами цифровые индикаторы как с общими
анодами, так и с общими катодами (при этом общие аноды
соединяются с + (УИп, а общие катоды с общим проводом).
Следует отметить, что максимальный выходной ток этого
типа дешифраторов ограничен величинами —2... + 3 мА [11],
поэтому без выходных усилителей к ним возможно подключать
только маломощные цифровые индикаторы.
Микросхемы 564ИД4, 564ИД5 представляют собой дешифра
торы двоично-десятичного кода в код для управления семи-
сегментными цифровыми индикаторами.
Структурная схема ИС 564ИД4 и ее условное обозначение
приведены на рис. 3.84. Эта ИС содержит преобразователь
уровней (ПУ), преобразователь кодов (ПК) и выходные уси
лители (ВУ).
С помощью ПУ обеспечивается согласование уровней
но напряжению на входе и выходе путем установки
соответствующих напряжений питания (УИп1 (вывод 16), £/Ип2 (вывод
8) и (Уипз (вывод 7). Напряжение Um\ устанавливает уровень
360
В1-
1)2"
ВЗ-
D4-
S
D1
д2
ВЗ
В4
с
Т
1
2
3
4
ПУ
ПК
ВУ
0L
1L
12
—»-
13
15
14
Рис. 3.85. Микросхема типа ИД5:
а — структурная схема; б — условное обозначени
5
3
2
4
m
D2
пз
m
7гЬс
6 р
ВС
0
ъ
с
d
р
f
3
9
It)
it
12
13
lb
14
8~ UunZ
логической единицы на входе и выходе ИС. Напряжение
(7ип2 — уровень логического нуля на входе, а напряжение
t/ипз — уровень нуля на выходе.
Входной сигнал Р определяет выходной сигнал с инверсией
(Р = 1) и без нее (Р = 0). Выходной сигнал Р повторяет
входной сигнал Р, но в преобразованных уровнях может
использоваться при фазовом управлении индикаторами на жидких
кристаллах.
Отличие ИС 564ИД5 от 564ИД4 состоит в наличии входного
регистра на основе однотактных /Э-триггеров, запись в которые
осуществляется по сигналу С= 1.
Структурная схема и условное обозначение ИС 564ИД5
приведены на рис. 3.85.
С помощью ИС 564ИД4 и 564ИД5 можно строить узлы
дисплеев общего применения, электронных часов, мультимет-
ров, автомобильных индикаторов. Выходные усилители ИС
позволяют выдавать на индикатор переменное напряжение
с амплитудой, в 2 раза превышающей напряжение питания
(при этом не требуется включать разделительные
конденсаторы). Повышенное напряжение необходимо для индикаторов
повышенных размеров.
Микросхемы КР1561ИД6, КР1561ИД7 содержат по два
дешифратора двухразрядного двоичного кода (входы А и В)
в информацию на четырех выходах (0...3). Вход Е является
разрешающим дешифрацию. При высоком уровне на входе Е
дешифрация запрещается и на всех выходах КР1561ИД6
устанавливается низкий уровень, а у КР1561ИД7 — высокий.
При низком уровне на входе Е разрешается дешифрация,
на одном из выходов КР1561ИД6 устанавливается высокий
уровень (номер выхода определяется состоянием входов А и В),
а на одном из выходов КР1561ИД7 устанавливается низкий
361

2
3
f
14
13
15
A
В
r
A
В
>£
ВС
DC
0
1
2
J
0
1
2
3
4
5
6
7
12
11
10
9
8-осГщаа; 16—+ О
КР1561ИД6,КР1561ИД7 '
Рис. 3.86. Микросхемы
типа ИД6 и ИД7
уровень. Таким образом
КР1561ИД6 дешифрирует
входное число в прямом коде, а
КР1561ИД7 — в инверсном.
Условное обозначение этих ИС
приведено на рис. 3.86.
3.9.
Преобразователи уровней
Интегральные схемы этого
типа используются для
различных видов электрического
согласования отдельных элементов
в устройствах и системах.
Примерами могут быть:
согласование логических уровней КМДП
ИС с уровнями ТТЛ ИС и
обратно, согласование источников
сигналов с линиями связи между
блоками и устройствами,
согласование источников сигналов
с низкоомными или емкостными
нагрузками и т. д.
существуют несколько типов ИС,
шести преобразователей уровней
В качестве преобра-
В семействе КМДП ИС
содержащих от четырех до
с инверсией или без инверсии сигналов
зователей уровней можно также использовать инверторы типа
ЛН1 и ЛН2.
Значения основных электрических параметров
преобразователей уровней приведены в табл. 3.11.
Микросхема К176ПУ1 содержит пять независимых
преобразователей уровней с инверсией сигнала и предназначена
для преобразования уровней от КМДП ИС в уровни ТТЛ ИС.
Для нее необходимо два источника питания (5 В — вывод
1 и 9 В — вывод 14). Условное обозначение ИС приведено
на рис. 3.87.
Микросхема К176ПУ2 содержит шесть независимых
преобразователей уровня с инверсией сигнала и предназначена
для преобразования сигналов от КМДП ИС к ТТЛ ИС.
Напряжение питания 5 В подается на вывод 1, а 9 В — на вывод
16. Условное обозначение ИС приведено на рис. 3.88.
Микросхема К176ПУЗ содержит шесть независимых
преобразователей уровней без инверсии сигнала. На вывод 1
подается напряжение +5 В, а на вывод 16 \-9 В. Условное
обозначение и цоколевка ИС приведены на рис. 3.89. ИС
предназначена для преобразования сигналов от КМДП ИС в
сигналы ТТЛ ИС.
Микросхемы К561ПУ4, 564ПУ4, Н564ПУ4, КР1561ПУ4
содержат по шесть независимых преобразователей уровней
362
Г5 <=> О OO OO OOO О OO О
§22 °-2 gco оо-фсо ю oco —
<M _< _, <N-« — ~ <° "
О О OO OO OOO О OO О
со со oo° So5 -Фоосо со со-* -
(S _ -, <N-< —< -" m °* ~
s
Ь- О О СЭО^ СО^Ю^ rj< 00 CO ~1 <M •* о
о ю ю сою оо" —"о о
^3*
NN Ю СМ о ♦— СО
-"-" о— | | |
со ■"*
т-"со"
I , О О О О СМ О^ | СО ■* I I
I I со" оо со оо" со оо ^ ' -<со I I
О О О 1 C4S
+1 +1+1 ' <=>
те —<_
о* о" I —
+1 +! ' °
—' —' *
О -* -* СПО> cO(N ЮО.Ю СМ ^Ю Ю | Ю
П (N N 'tOl CON >*01П 00 CO -- I —
со *ф ■* о о ст> от юо1Л со_ _ "Э lo
О" О* О о"о" 0"<N о"-«"—> О —' О
о о) а> ю о 1йо ю о>л а>
см ю см ю *
— см со ■*
к^Э 1>Э 1>Э 1>Э
с с с с
СО СО СО СО
N Ь- Ь- f»
5 S 5 5
-ф *ф
>а>э
ее
•* *ф
СО СО
юю
X
-ф
>>
С
СО
ю
а,
&
ю
>,
С
со
t--
Uf
СО
>>
С
-ф
со
ю
f»
>а
С
оо
>>
С
•*
«о
ю
о
t-
ление
о
363

10_
12
ПУ
ПУ
ПУ
ПУ
ПУ
Л
и
7~ общий
КП6ПУ1
Рис. 3.87.
Микросхема типа
ПУ1
//
Ш
ПУ
ПУ
ПУ
ПУ
ПУ
ПУ
10
12
15
8 - о(Гщий
1-+иипг>1б-+иип2
К176ПУ2
Рис. 3.88.
Микросхема типа
ПУ2
ПУ
ПУ
ПУ
ПУ
ПУ
ПУ
2
4
6
10
12
15
8 - об~щий
11
п
1~+UunJ;16-+Uun2
К176ПУЗ
Рис. 3.89.
Микросхема типа
ПУЗ
без инверсии. Особенностью их является то, что она питается
от одного источника питания.
В ИС типа ПУ4 отсутствуют зо входных цепях охранные
диоды между затвором и шиной питания. Поэтому превышение
входного напряжения по отношению к напряжению питания
не приводит к выходу из строя ИС. Эта особенность
используется при сопряжении сигналов различных блоков или ТЭЗов,
имеющих отдельные источники питания, при этом
последовательность включения источников питания может быть любой.
Эта особенность позволяет использовать ПУ4 для
преобразования сигналов от КМДП ИС к ТТЛ ИС, при этом питание
преобразователей уровней осуществляется от -f-5 В.
Но ИС типа ПУ4 допускают повышение напряжения
питания до 15 В. Это позволяет использовать их в качестве
буферных усилителей при работе на емкостную нагрузку, например
при управлении группой адресных шин в ОЗУ, при работе
на длинные линии, в релаксаторах с конденсаторами большой
емкости и т. д.
Условное обозначение и цоколевка ИС типа ПУ приведены
на рис. 3.90.
Микросхема К176ПУ5 содержит четыре преобразователя
уровней сигналов от КМДП ИС^^~сй"гналЪ1^ТТЛ ИС. Она
отличается наличием в каждом преобразователе двух выходов,
364
J
5
7
9
11
14
ПУ
"Ну
Ту
Ну
Ту
ПУ
J0
Л
15
8-огГщий; t—+U
К561ПУ4, 564ПУ4,
НтПУ4,КР156ШУ4
Рис. 3.90.
Микросхема типа
ПУ4
4
5
//
1?
ПУ
ПУ
ПУ
ПУ
3
2
6
7
10
У
и
14
8-o6tMUU;1S~Uun);
16-Uun2 ;К176ЛУ5
Рис. 3.91.
Микросхема типа
ПУ5
J
2
£
/
10
У
14
1Ь
А
V
А
V
А
V
А
V
ПУ
ПУ
ПУ
ПУ
11
13
8-0(Гш,ий;16-+и 2>
1-+Uun1; ШПУ6
Рис. 3.92.
Микросхема типа
ПУ6
на одном из них сигнал неинвертированныи, а на втором —
инвертированный. Для данной ИС необходимо два источника
питания, -\-Ъ В — на вывод 15 и +9 В на вывод 16. Условное
обозначение ИС и ее цоколевка приведены на рис. 3.91.
Микросхема 564ПУ6 содержит четыре преобразователя
уровней сигналов ТТЛ ИС в сигналы КМДП ИС, т. е. от низких
уровней сигналов к высоким уровням. Инверсия сигналов
отсутствует. Для питания ИС используются два напряжения
питания ( + 5 В — вывод /, (УИП2 до 15 В — вывод 16). Каждый
преобразователь имеет также вход разрешения V. При высоком
уровне на входе V осуществляется преобразование уровней
сигналов. При низком уровне на входе выход переходит
в разомкнутое состояние, т. е. выход не соединен ни с шиной
питания, ни с общей шиной. В это время на выходе в режиме
холостого хода устанавливается напряжение примерно 2/3UUU2
с большим выходным сопротивлением. Разрешающие импульсы
должны быть низкого уровня (уровни ТТЛ ИС).
Следует отметить, что ИС может использоваться и в режиме
£Дп1 > 0Нп2, т. е. для преобразования высоких уровней в
низкие. Условное обозначение ИС и ее цоколевка приведены на
рис. 3.92.
Микросхемы 564ПУ7, 564ПУ8 содержат по шесть
независимых преобразователей уровней сигналов ТТЛ ИС в сигналы
365

/
J
5
9
11
13
ПУ
ПУ
ПУ
ПУ
ПУ
ПУ
2
4
| 6_
8
10
12
Г
3
5
9
11
13
ПУ
ПУ
ПУ
ПУ
ПУ
ПУ
2
4
6
8
10
12
1-0йщий ; 74--+U i
564 ПУ7
7-0(Тщий; 14-+U \
564 ПУ8
Рис. 3.93.
Микросхема типа
ПУ7
Рис. 3.94.
Микросхема типа
ПУ8
высокого уровня для КМДП ИС. В микросхеме 564ПУ7
осуществляется инверсия сигнала, а в 564ПУ8 — нет.
Особенностью этих ИС является один источник питания (от
напряжения 12... 15 В). При входных сигналах UBX = О ИС
потребляет 20 мкА, при UBX = 0,8 В потребление может достичь 4 мА
с учетом тока нагрузки. Условное обозначение и цоколевка
ИС приведены на рис. 3.93 и 3.94.
3.10. Сдвигающие регистры
Серии КМДП ИС содержат около 10 разновидностей
сдвигающих регистров, предназначенных для хранения информации
и ее преобразования. Сдвигающие регистры относятся к ИС
среднего уровня интеграции. Основные электрические
параметры сдвигающих регистров приведены в табл. 3.12.
Микросхема 564ИР1 содержит два четырехразрядных и два
пятиразрядных сдвигающих регистра, имеющих общую цепь
синхронизации (вход С). Все регистры последовательные,
имеют вход первого разряда (Dl, D10, D5 и DM) и выходы Q-
Четырехразрядные регистры имеют по одному выходу от
последнего разряда (Q4 и Q13), а пятиразрядные имеют выходы
от двух последних разрядов (Q8, Q9 и Q17, Q18). Регистры
366
S
о
о.
°4
— m
-Я
ота
f-
J
J
Л
-—
X
и
J
S
J
i
©
с
и
X
<
к
S
<
S
<
S
<
К
S
03
03
к
а
s
а
X.
о
о.
к
к
S
с
н
о
о>
00
t^
<о
ю
-*
т
CN
о"—"
о о
о о
00 Tf
оо
о о
00 -*
о о , ро
t-> со t-> оо
а со ■ сп со
о о
t->00
сп со
9°
f~- оо
СП СО
I I
о о
ю см
CN СО
о о
ю см
см со
12
оо
0<£>
00 СО
о о
О СО
00 СО
о о ю , о ю
О Ю СО Ю СО
Ю СО СМ ' СО СМ
О
ю
со
о 2
,=. ю 2
о ю :=;
о" о"
о <м
о" о
о" о"
CM to
о" о"
СМ Ю i СМ Ю | СМ Ю
—i СМ I —<_ СМ | —<_ СМ_
о" о" о" о" о" о"
о о о о
о о
о +|
<N 0_
■"^СП
СМ О
■*СП
см^о
-*"сп
■* сп
(NO
-*~СП
CM CD
^"сп
см о
Tf" СП
оо о г
о"— 1
оо о |
о —i 1
оо о
о —
со
о
оо о
о —<
00 О
о —
«о 1
О —< 1
оо о
О —'
ЮОЮ ЮОЮ Ю О СП ЮО ЮО ЮОЮ ЮОЮ Ю
_
Сц
S
см
0,
5
S*f
см сч со со
СХ Он Он Он
SS X S
-Ч< "•*• СО —'
Ш(0 N !D
Ю Ю —i Ю
Цн *£ >^*
to со сп
0- Си 0-
S*»H *т*
•Ф-* —«
CO tO СО
ю ю ю
а,
S
367

368
CO (N Ю |
О
о
о.
t5
^" СО
О О О О О О
о ю о о ю ю
О (N О Ю СО —■
со <м *# —.
* * о о
о о о ю
О О О СЧ
to со со см
о о о
о ю ю
Ю СО —.
о о о
ю <м —.
О О О
Ю (NN
ю <м —.
о о о о
— О О О
— ■* со
о о
*# оо
о о
*# о
■* о
о о" ^"^ о" о" ю.ю. ^°
I | о о" | | о" о" —Г оо"
О^ Ю_ ■"#_ 05
о" о" о" о"
ю
t- о
о"о~ о" о" it
+1
+1
<м„о.
^#~а>"
<м_о
(NO
(NO
■*"сГ
с^о_
ю ою_
■^Г of со"
со_ оо_ о_ оо_ о ооо_ оо_о_ ооо | ю ою^
о о —• о —■ о" —■ о"-н о"— I о" —• —■
юо юо ю о юо тою тою
05 О —
о- г г4
5
со
ю
К
(X
5
СО
f»
«
С-
5
СО
ю
Ьн
С-
5
■>#
СО
ю
С-
К
СО
ю
^
С-
5
■>#
СО
ю
С-
5
•>*
СО
ю
С- С-
5 5
СО СО
ю ю
_ ,—1
G, СХ
ь^ на
^ш fiiJ fiU рш
Q/7
Рис. 3.95. Структурная
схема регистров сдвига
типа ИР1 и ИР10
Рис. 3.96. Условное обо-
7-С(Тщий; 14-—+ U ; значение ИС типа ИР1
564ИР1 ^ и ИР 10
выполнены на однотактных /^-триггерах. Сдвиг информации
происходит по фронту (положительному перепаду) на входе С.
Если соединить перемычками Q4—D5, Q9—D10, Q13—D14,
то получим восемнадцатиразрядный сдвигающий регистр
последовательного действия с выходами Q4, Q8, Q9, Q13,
Q17, Q18. Структурная схема ИС 564ИР1 приведена на
рис. 3.95, а ее условное обозначение и цоколевка — на рис. 3.96.
Микросхемы К561ИР2, 564ИР2, Н564ИР2 содержат по два
независимых четырехразрядных регистра сдвига, каждый из
которых имеет выходы от каждого из триггеров. Структурная
схема ИС приведена на рис. 3.97, а условное обозначение
и цоколевка — на рис. 3.98. Все триггеоы регистров /)-типа.
369

Q21 Q22 Q23
Рис. 3.97. Структурная схема регистра сдвига типа ИР2
е
ч
/
н
- 1
1Ь
R
>С
В
R
>С
В
R&-+

RUSH)
Q2
ф
Q0
Q1
Q2
Q3
Ь
4
7
ю
13
12
11
2
8~ общий ; 16—+ ицп ;
К561ИР2, 564ИР2,
Н564ИР2
Рис. 3.98. Условное
обозначение ИС типа ИР2
3
4 J
ч
1_
13
11
1
6_
Тр
>С1
>С2
D
т
D2
ЮЗ
В4
R&
Q1
Q2
Q3
Q4
12
10
7-одщий ; 14—+ Uun;
К176ИРЗ
Рис. 3.99. Микросхема
типа ИРЗ
Данные в регистр вводятся последовательно через вход D.
Информация в регистре сдвигается на один разряд по
каждому фронту (положительному перепаду) синхроимпульсов
на входе С. Сброс регистра в нуль осуществляется подачей
370
положительного импульса (высокого уровня) на асинхронный
вход R.
Наличие выходов от каждого триггера регистра позволяет
преобразовывать последовательный код на входе D в
параллельный, снимаемый с выходов Q0...Q3. Из одного корпуса
ИС типа ИР2 можно организовать восьмиразрядный регистр
с последовательным вводом информации и параллельным
считыванием. Для этого достаточно установить перемычки
между выводами 6 и 14, 1 и 9, 10 и 15.
Микросхема К176ИРЗ содержит четырехразрядный
универсальный регистр сдвига с выходами от каждого триггера.
Он имеет вход D последовательного ввода информации и входы
D1...D4 параллельной записи числа в регистр. Условное
обозначение ИС К176ИРЗ и ее цоколевка приведены на рис. 3.99.
Вход Тр служит для управления видом записи информации
в регистр. Если на входе Тр установлен низкий уровень, то
в регистр сдвига разрешен последовательный ввод информации
с входа D. Запись информации в этом случае осуществляется
по фронту (положительному перепаду) синхроимпульсов
на входе С1. По каждому фронту синхроимпульсов С1
производится сдвиг информации в регистре на один разряд.
Если на входе Тр установлен высокий уровень, то разрешен
параллельный ввод (запись) информации в регистр. В этом
режиме информация с входов D1...D4 по фронту
синхроимпульса на входе С2 переносится в триггеры регистра. Сдвиг
записанной информации возможен после установления на
входе Тр низкого уровня и осуществляется
синхроимпульсами на входе С/.
Микросхемы К561ИР6, 564ИР6, Н564ИР6 содержат
восьмиразрядный регистр сдвига с последовательным и параллельным
вводом информации. Кроме этого регистр имеет
переключатель направления обмена информацией. Структурная схема
регистра сдвига типа ИР6 приведена на рис. 3.100, а его
условное обозначение и цоколевка — на рис. 3.101.
Выбор направления передачи информации определяется
входом А/В. При высоком уровне на входе А/В шины А1...А8
подключаются к входам триггеров регистра, а шины В1...В8 —
к выходам триггеров регистра. При этом выходы триггеров
подключены постоянно, а входы триггеров подключаются
к шинам А1...А8 при наличии разрешающего высокого уровня
на входе ЕА и разрешающего высокого уровня на входе P/S
(переключатель «параллельная — последовательная запись
информации»). Запись информации в триггеры производится
с шин А1...А8 синхронно с фронтом синхроимпульса на входе
С, если на входе A/S (переключатель «асинхронный —
синхронный режим записи») присутствует низкий уровень, и
асинхронно (независимо от импульсов на входе С) — при высоком
уровне на входе Л/5.
При низком уровне на входе А/В шины В1...В8
подключаются к входам триггеров регистра и параллельная запись
371

Разряде
Рис. 3.100. Структурная схема регистра сдвига типа ИР6
16_
17_
18_
19
20_
21_
22_
2J_
9_
1L
13_
И_
10_
15
АО
А1
А2
A3
А4
А5
А6
А7
£А
А/В
P/S
A/S
D
С
RG-+
ВО
В1
В2
BJ
В4
В5
В6
В7
a
7
6
S
_±
J
2
)_
12-Общий ; 24—+ U
и
К561ИР6 , 564ИР6,
Н564ИР6
Рис. 3.101. Условное
обозначение ИС типа ИР6
в регистр с шин В1...В8 может
производиться синхронно с
фронтом импульса на входе С, если на
входе P/S высокий уровень, а на
входе A/S — низкий. Асинхронная
запись информации производится
с шин В1...В8, если на входах
P/S и A/S высокие уровни.
Параллельное считывание информации
с триггеров регистра в этом режиме
производится при высоком уровне
на входе ЕА.
Последовательный ввод
информации с входа D и ее сдвиг
осуществляется при низком уровне на
входе P/S по фронтам
синхроимпульсов на входе С. Асинхронный
последовательный ввод
информации в регистр сдвига невозможен.
372
Таблица 3.13. Режимы работы регистров типа ИР6
ЕА
О
о
о
1
о
Вход
Р/ А/В А/
0
1
0
0
1
X
X
0
1
0
Режим
Последовательный синхронный ввод данных;
данных на параллельных выходах А нет
Последовательный синхронный ввод данных;
данные появляются на выходе В
Параллельный режим синхронных входов В;
данных на выходах А нет
Параллельный режим асинхронных входов
В; данных на выходах А нет
Параллельные входы данных А отключены;
параллельные данные на выходах В; данные
синхронно рециркулируют
Параллельные входы данных А отключены;
есть данные на выходах В; данные
асинхронно рециркулируют
Синхронный последовательный ввод данных;
есть данные на параллельных выходах А
Синхронный последовательный ввод данных;
есть данные на выходах В
Входы В синхронно параллельно принимают
данные; на выходах А есть данные
Входы А асинхронно принимают данные;
на выходах А есть параллельные данные
Входы А синхронно параллельно принимают
данные; на выходах В — параллельные
данные
Входы А асинхронно принимают данные;
на выходах В — параллельные данные
При использовании ИС типа ИР6 следует помнить, что
шины А1...А8 имеют разрешающий вход ЕА, а шины В1...В8
такого входа не имеют, поэтому при записи информации с шин
А1...А8 на шины В1...В8 будет выводиться эта информация.
Зависимость режимов работы от состояния входов ЕА, P/S,
А/В и A/S сведена в табл. 3.13.
Микросхемы К561ИР9, 561ИР9, 564ИР9, Н564ИР9
содержат четырехразрядные последовательно-параллельные
регистры сдвига. Структурная схема такого регистра приведена
па рис 3.102, а условное обозначение и цоколевка — на
рис. 3.103. Регистр сдвига-типа ИР9 содержит два
последовательных входа / и К. Если их соединить вместе, то получим
простой D-вход. Высокий уровень на входе P/S
(переключатель «параллельный режим ввода — последовательный
режим ввода») определяет режим параллельного ввода
информации с входов D0...D3. Параллельная запись осуществляется
асинхронно. Если на входе P/S установлен низкий уровень,
373

QO Q1 Q2 <V
Рис. 3.102. Структурная схема регистра сдвига типа ИР9
fJL
11
12
R
P/S
т/с
по
т
D2
D3
RG-
JS
Л
13
8- общий ; 16—+ U
581ИР9, К561ИР9?
564ИРЗ, Н564ИР9
Рис. 3.103. Условное
обозначение ИС типа ИР9
Рис. 3.104. Микросхемы
типа ИР11
20__
1__
23_
22_
21_
19_
18_
/7_
2_
J_
±_
7_
6_
5
Т
DO
D1
D2
ЛЗ
WO
W/
W2
RG-
Л
л
]6_
А.
JO
Л
15
12-0(Тщий ; 24—+(/ип
К561ИР11, 564ИР11
то установлен режим последовательного ввода со входов /
и К, и сдвига информации по фронту (положительному
перепаду) синхроимпульсов на входе С. Установка всех триггеров
регистра в нулевое состояние осуществляется асинхронно
высоким уровнем на входе R.
374
С помощью входа Т/С можно устанавливать на выходах
Q0...Q3 прямой код (высокий уровень на входе Т/С) или
дополнительный код (низкий уровень на входе Т/С).
Микросхема К176ИР10 содержит два четырехразрядных
и два пятиразрядных регистра сдвига, имеющих общую цепь
синхронизации. Структурная схема К176ИР10 и ее условное
обозначение аналогичны ИС 564ИР1 (рис. 3.95 и 3.96).
Единственным отличием К176ИР10 от 564ИР1 является то, что
сдвиг информации и ее последовательный ввод
осуществляются по срезу (отрицательному перепаду) синхроимпульса на
входе С.
Микросхемы К.561ИР11, 564ИР11 являются многоцелевыми
регистрами 8X4 бита и служат основой для создания
оперативной памяти малой емкости. По фронту синхроимпульса на
входе Т можно записывать четырехразрядные слова с входов
D0...D3 в ячейку с адресом, установленным на входах адреса
записи W0...W2.
Если на входах W0...W2 установлены все низкие уровни,
то по фронту синхроимпульса на входе Т осуществляется
считывание информации. При этом одновременно могут счи-
тываться два четырехразрядных слова А и В, адреса которых
установлены на входах адресов считывания RA (0, 1, 2) и
RB (0, 1, 2). Выходная информация появляется одновременно
на выходах канала A (Q0...Q3) и канала В (Q0...Q3).
Условное обозначение и цоколевка ИС приведены на
рис. 3.104.
Микросхемы К561ИР12, 564ИР12 содержат многоцелевые
регистры 4X4 бита и служат основой для создания
оперативной памяти малой емкости. Условное обозначение ИС и ее
цоколевка приведены на рис. 3.105.
Информация с входов D0...D3 записывается в ячейку с
адресом, установленным на входах Е0, Е1 по фронту
синхроимпульса на входе, С при наличии высокого уровня на
разрешающем запись входе WE.
Считывание двух слов Л и В с адресами, установленными
на входах ROA, R1A и ROB, RIB, происходит по фронту
синхроимпульса на входе С при наличии разрешающих высоких
уровней на входах REA и REB. Считывание одного слова А
или В происходит при наличии одного разрешающего сигнала
REA или REB и наличии соответствующего адреса на входах
ROA, R1A или ROB, RIB. При низких уровнях на входах REA
или REB соответственные выходы A(Q0...Q3) или B(Q0...Q3)
устанавливаются в состояние высокого выходного
сопротивления порядка 109 Ом (выходные ключи разомкнуты).
Следует отметить, что запись и считывание могут
происходить одновременно при установке всех адресов и наличии
всех разрешающих сигналов. Это позволяет создавать
сверхоперативные запоминающие устройства.
Микросхема 564ИР13 содержит двенадцатиразрядный
регистр с выходами от всех разрядов Q1...Q12. Последний раз-
375

/s
16
20
19
18
П
8
9
13
п
11
Ю
3
21
Щ
С
по
ш
В2
пз
ЕО
Е1
ROA
R1A
ROB
RIB
PEA
REB
RG
12-Общий ; 24
K56WP12, 56'
Рас. 3.105. Мик;
типа ИР12
A
QO
Ql
Q2
Q3
В
QO
01
0.1
Ql
4
s
6
7
22
23
2
1
~+U ;
un'
'+ИР12
;осхемы
11
14
/ (
13 .
^H
Л
»S
V
>c
RG
QC
Qd
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
Q12
0~2
3
2
4
s
£
7
8
9
16
17
18
19
20
11
23
72-0(Тщий; 24—+U,tn ;
564ИР13
Рас
<u//
3.106. Микросхема
ряд имеет также инверсный выход Q12. Условное обозначение
регистра и его цоколевка приведены на рис. 3.106. Регистр
имеет вход для последовательного ввода информации D, вход
синхроимпульсов С, разрешающий вход V, стартовый вход 5,
выход последовательных данных QD и выход конца
преобразования QC.
Вход V применяется при наращивании числа разрядов
регистра путем соединения нескольких микросхем. Если
регистр состоит из одной микросхемы, то вход V присоединяется
к общей шине. Стартовый вход 5 служит для запуска цикла
преобразования путем установки низкого уровня на этом
входе. При этом на выходе Q12 устанавливается низкий
уровень, а на всех остальных выходах Q1...Q11 и Q12 —
высокий. Последовательная запись информации с входа D
осуществляется по фронту синхроимпульса на входе С при низком
уровне на входе V и высоком уровне на входе 5. На выходе QD
входная информация задерживается на один период
синхроимпульсов на входе С. На выходе QC окончание преобразования
(когда низкий уровень с выхода Q12 продвинется на выход
Q1) отображается низким уровнем.
376
9
£—
1]\
3
4
5__
6
2
7
ч
SEM
1
2
\С
по
V1
т
ю
д-
D+-
R
R&+-+
Q0
01
Q2
Q3
15
14
13
12
8-Общий ;16-
НР1561ИР15
-+U
w
Рас. 3.107
типа ИР 15
Микросхема
Таким образом, информация
в регистр заносится
последовательно, начиная с Q12 до Q/
без ее сдвига, сдвигается
только низкий уровень,
предшествующий записи информации.
Данные ИС можно
использовать для построения цифро-
аналоговых и аналогово-цифро-
вых преобразователей. В схемах
цифроаналоговых
преобразователей резистивные матрицы
R-2R можно подключать
непосредственно к выходам регистра
без дополнительных аналоговых
ключей.
Микросхема КР1561ИР15
содержит универсальный
четырехразрядный реверсивный
регистр сдвига с
последовательной и параллельной записью
информации. Условное
обозначение и цоколевка ИС
приведены на рис. 3.107.
Параллельный ввод информации с входов D0...D3
осуществляется по фронту синхроимпульса на входе С при
высоких уровнях на входах SEM1 и SEM2. Последовательная
запись информации со входа £)->■ в первый разряд и сдвиг
информации от первого разряда к четвертому осуществляется
по фронту синхроимпульса на входе С при высоком уровне
на входе SEM1 и низком уровне на SEM2. Последовательная
запись информации со входа £)-«-► в четвертый разряд и сдвиг
информации по фронту синхроимпульса на входе С
производится при низком уровне на SEM1 и высоком уровне на SEM2.
Асинхронный сброс триггеров в нулевое состояние выполняется
низким уровнем на входе R. При низких уровнях на обоих
входах SEM1 и SEM2 изменений в регистре не происходит
за исключением сброса в нуль. Информация на выходах
Q0...Q3 присутствует всегда.
3.11. Арифметическо-логические схемы
В составе КМДП ИС имеется ряд микросхем средней
интеграции, выполняющих простые арифметические или логические
операции. К ним относятся суммирование и вычитание чисел,
сравнение чисел, проверка на четность или нечетность,
выработка разряда контроля четности. В составе КМДП ИС
имеется универсальное арифметическо-логическое устройство
(АДУ) ИПЗ. С помощью кодов управления его можно
перевести в режим выполнения одной из 32 функций (16
логических, 16 арифметических).
377

$3 Таблица 3.14. Основные i
со
Тип микросхемы
1
К561ИК1
564ИК1
Н564ИК1
564ИК2
561 ИМ 1
К561ИМ1
564ИМ1
564ИМ1
К561ИП2
гараметры
2
5
10
15
5
10
15
10
15
10
15
5
10
15
5
10
15
5
10
5
jr/0
" вых
в
3
0,8
1,0
0,8
—
1,0
1,0
0,95
2,9
0,95
2,9
0,95
2,9
0,8
_^М
f вых
в
4
4,2
9,0
4,2
~~
9,0
9,0
3,6
7,2
3,6
7,2
3,6
7,2
4,2
9,0
'вх
мкА
5
0,3
0,05
0,1
0,1
0,1
0,3
0,05
0,2
7°
'ВЫХ
мА
6
0,4
0,9
0,4
0,9
0,01*
0,25*
0,01*
0,25*
0,01
0,25
0,2
0,5
'ВЫХ
мА
7
0,5
0,5
0,5
0,5
—
0,01*
0,15*
0,01*
0,25*
0,01
0,25
0,2
' пот
мкА
8
100
10
20
20
40
20
20
10
50
100
'зд. р
НС
9
400
150
400
150*
400
300*
140
140
140
1400
/1.0
'зд. р
НС
10
400
150
400
150*
400
300*
140
140
140
1400
Свх
пФ
11
12
12
—
I
15
15
15
Продолжение табл. 3.14
I
564ИП2
Н564ИП2
564ИПЗ
Н564ИПЗ
564ИП4
Н564ИП4
К561ИП5
564ИП5
564ИП6
564СА1
Н564СА1
2
5
10
5
10
5
10
5
10
5
10
5
10
15
5
10
3
0,8
1,0
0,8
1,0
0,8
1,0
0,8
1,0
0,8
1,0
0,5
1,0
1,5
0,8
1,0
4
4,2
9,0
4,2
9,0
4,2
9,0
4,2
9,0
4,2
9,0
1,5
9,0
13,5
4,2
9,0
5
0,05
0,05
0,05
—
0,05
—
0,05
—
—
0,1
0,05
0,05
6
0,4
0,5
04
0,5
0,4
0,9
0,2
0,5
0,4
0,9
0,51
1,3
3,4
0,4
0,9
7
0,5
0,5
0,5
0,5
0,5
0,2
0,2
0,5
0,5
0,51
1,3
3,4
-0,5
-0,5
8
5,0
10
10
1,0
50
100
5
10
5
10
20
5
10
9
900
360
400*
700*
190
900*
600*
700
300
200*
900
10
900
360
400*
700*
190
900*
600*
700
300
200*
900
И
—
15
10
84
7,5
5
* Для разных входов и выходов параметр имеет различные значения, пояснения смотри в тексте.

Таблица 3.15. Состояния ИС типа
ИК1
Управление
А/
0
1
0
1
AZ
0
О
I
1
Выходы
VI
F1
т
ВЗ
В2
vz.
F2
В4
В6
05
V3
FJ
В7
В9
D8
Примечание ■
F1 =1)1* (D2 VD3) VDZ * ВЗ ;
F2 =В4* (B5VBB) VB5 х В6 ;
F3 ~В7* (В8 VB9) VD8 * В9 .
Основные параметры арифметическо-логических ИС
приведены в табл. 3.14.
Микросхемы К561ИК1, 564ИК1, Н564ИК1 содержат
строенные мажоритарно-мультиплексорные элементы. Условное
обозначение ИС и ее цоколевка приведены на рис. 3.108, а
состояния устройства отражены в табл. 3.15.
Режим работы всех трех элементов ИС задается путем
установки кода на входах А1, А2. Если на входах А1 и А2
установлены одновременно низкие уровни, то все три элемента
работают как мажоритарные, т. е. высокий уровень на их
выходах появляется в том случае, когда на входах каждого
элемента присутствуют два или три высоких уровня
одновременно. Этот режим в табл. 3.15 обозначен функциями Fl, F2
и F3.
При других кодах на входах А1 и А2 ИС работает как
мультиплексор. Если на входе А1 установлен высокий уровень,
а на входе А2 — низкий, то на выходах Yl, Y2, Y3 установятся
уровни, которые присутствуют в этот момент на входах
соответственно Dl, D4, D7. При низком уровне А1 и высоком А2
соблюдаются равенства Y1 = D3, Y2 = D6, Y3 — D9. Если на
обоих входах А1 и А2 высокие уровни, то тогда Y1 — D2,
Y2 = D5, Y3=D8.
Микросхема 564ИК2 содержит схему динамического
управления пятью светодиодными семисегментными индикаторами,
вывод информации на которые осуществляется в мультиплек-
1
15
Z
J
13
4
5
6
11
1
9
т
В2
т
В4
В5
дб
д7
В8
В9
А1
А2
>М
>М
>М
Y1
Y2
Y3
14
1Z
10
8-ойщий ; 16—+Uu
К561ИК1,564ИК1,
И564ИК1
Рис. 3.108. Микросхема
типа ИК.1
380
21
А
В
С
В
В
F
0
и
L2
L3
14
15
УО
У1
уо
о\
22
23
4
1
3
2
15
14
13
11
10
7
8
9
6
В к
А4-
ВЗ-
A3-
ВЬ
М-
В1-
/47'
15\
5
,9\
Р0^-_
СУП
14
Рис. 3.110. Структурная
схема сумматора типа
ИМ1
72- Ойщий ; 24—+ U
Рис. 3.109
типа ИК2
564ИК2
Микросхема
ип1
сорном режиме. Условное обозначение этой ИС приведено
на рис. 3.109.
Работа ИС заключается в следующем. На вход Т подается
импульсная последовательность от генератора прямоугольных
импульсов, частота которого определяет скорость
динамического управления светодиодными индикаторами и
дублируется на выходе Q. Вход OD служит для разрешения вывода
чисел на индикацию. Разрешение осуществляется низким
уровнем, запрет — высоким уровнем на входе OD.
Выходы L1...L5 служат для подключения общих катодов
пяти светодиодных индикаторов. Выводы анодов всех пяти
индикаторов соединяются параллельно и подключаются к
выводам A...G (секторы индикаторов и соответствие выводов
приведены на рис. 3.59).
Цикл динамической индикации начинается с младшего
разряда. На выходах Y0...Y2 устанавливается код младшего
разряда (000), а на выходе L1 устанавливается низкий уровень
(т. е. катод первого светодиодного индикатора
подключается к общей шине). Все остальные выходы L2...L5 в это время
381

находятся в состоянии высокого сопротивления (т. е. катоды
этих индикаторов практически изолированы). В этот момент
времени на входы X0...X3 необходимо подать информацию,
которая должна быть выведена на индикатор младшего
разряда, для чего используется код выбора разряда на выходах
Y0...Y2 (т. е. 000). Информация с входов X0...X3
преобразуется в код индикатора и высокими уровнями подается
на выходы A...G, и через соответствующие сегменты
индикатора нулевого разряда протекают токи.
В следующем такте на выходах Y0...Y2 устанавливается
код 100 и выход L2 подключается к общей шине. На входы
X0...X3 в этот момент времени поступает информация для
второго разряда индикатора, преобразуется в код на
выходах A...G и высвечивается на втором индикаторе.
Аналогичным образом происходит последовательное
переключение всех пяти индикаторов, а затем цикл начинается
сначала. На выходах Y0...Y2 последовательно выводятся коды
000, 100, 010, ПО, 001, затем вновь 000 и т. д.
Таким образом, с помощью одной ИС выводится в муль-
типлексорном (последовательном) режиме информация на пять
светодиодных индикаторов. Для синхронизации информации
на входах X0...X3 используются коды на выходах Y0...Y3,
а также последовательность импульсов генератора на выходе Q.
Если на входе OD установлен высокий уровень, то
исчезает индикация на всех пяти индикаторах.
Микросхемы 561ИМ1, К561ИМ1, 564ИМ1 содержат
четырехразрядный сумматор со схемой ускоренного переноса.
Структурная схема приведена на рис. 3.110, а условное
обозначение и цоколевка — на рис. 3.111. ИС содержит четыре
одноразрядных полных сумматора 2/...Е4 и параллельную
схему ускоренного переноса (СУП) с выходом Р. Такая
структура повышает быстродействие многоразрядных
арифметических узлов, состоящих из нескольких сумматоров типа ИМ1.
Сумматор имеет входы первого числа А1...А4, входы второго
числа В1...В4. От предшествующего сумматора на вход Р0
подается сигнал переноса. Сигнал ускоренного переноса с
выхода Р подается на следующий сумматор или служит
сигналом переполнения в «старшем» сумматоре. Сумма чисел А и В
снимается с выходов S1...S4. Время задержки сигнала от
входов А и В к выходам S не более 140 не при Um = Ю В.
Такое же время задержки сигнала от входа Р0 до выхода Р.
При напряжении питания 5 В задержки сигналов
увеличиваются до 300 не.
Микросхемы К561ИП2, 564ИП2, Н564ИП2 содержат
цифровой компаратор для сравнения двух четырехразрядных
чисел А и В. Структурная схема компаратора приведена
на рис. 3.112, а условное обозначение и цоколевка—на
рис. 3.113. Устройство имеет три выхода А <.В, А> В и А = В,
на которых устанавливаются высокие уровни в случае
выполнения одного из условий. Входы А1...А4 и В1...В4 используются
382
7
1
J
/__
6
4
2
15
9
М
А2
A3
А4
В1
В2
ВЗ
В4
РО
SM
S1
SZ
53
S4
Р
10
11
/2
13
14
8-о^щий ; 16—+ U
ип
561 ИМ 1, К 561 ИМ 1,
Н561ИМ1
Рис. 3.111. Условное
обозначение ИС типа ИМ1
для приема сравниваемых чисел.
Три входа Е >, Е <С и Е =
используются для наращивания
числа разрядов устройства
сравнения (т. е. при создании
многоразрядного компаратора на
нескольких ИС типа ИП2).
Если используется только один
корпус ИП2, на вход Е =
следует подать высокий уровень,
а на входы Е >• и £ <С —
низкие уровни. В
многоразрядном компараторе входы £>,
F< и£- соединяются с
соответствующими выходами «>»,
«О и « = » ИС младших
разрядов. Возможные состояния
цифрового компаратора
указаны в табл. 3.16.
Микросхемы 564ИПЗ,
Н564ИПЗ — это
четырехразрядное арифметическо-логическое
устройство. Оно может
выполнять 16 логических и 16
арифметических операций. Структурная схема АЛУ приведена на
рис. 3.114, а условное обозначение и цоколевка на рис. 3.115.
АЛУ имеет входы первого числа — АО...A3, входы второго
числа — B0...B3, входы для ввода кода выполняемой
операции — S0...S3, вход приема уровня переноса — Сп, вход для
установки режима работы АЛУ логического или
арифметического— М. При высоком уровне на входе М выполняются
логические операции, при низком уровне — арифметические.
Выбор выполняемой операции осуществляется путем
установки нужного кода на входах S0...S3 согласно табл. 3.17
АЛУ может работать с логикой высокого уровня (когда за
единицу принимается высокий уровень) или с логикой
низкого уровня (когда за единицу принимается низкий уровень).
Соответствующие полярности активных уровней выводов для
логики высоких уровней приведены на рис. 3.115, а, а для
логики низких уровней — на рис. 3.115, б. Работа АЛУ с
логикой двух уровней позволяет расширить возможности выбора
подходящей логической функции.
АЛУ имеет выходы результатов проведенной обработки
информации — F0...F3, выход А — В, индицирующий высоким
уровнем равенство входных чисел и выход сигнала переноса
Сг-и- АЛУ имеет также схему ускоренного переноса с
выходами G (генерации переноса) и Р (распространение переноса).
Микросхемы 564ИП4, Н564ИП4 — устройства ускоренного
переноса, способные обеспечивать перенос четырех двоичных
сумматоров или группы большего числа сумматоров, поскольку
383

At
■АО n.sm Г"Н
&>1^лд ^4§^
Л2.
Л?
Л*
4>^л/
ж м
./и
-A3
So
: M (A<B).
B2
вз Ц^Ц^-вг
A<B
tOh
A3 ~(
ДЗ—"
A3 —
02 — *
A2 —
B2-"
A2-.
Bf —
A1 ~~
81 —'
M —
АО ■
Ш-
_AO-
(A>B)
12.
4<B
A>B
mP\->
£-£>A£>
13
%B
Рис. 3.112. Структурная схема цифрового компаратора типа ИП2
они имеют выходы каскадирования. ИС может работать как
в режиме логики высокого уровня, так и в режиме логики
низкого уровня, при этом активные уровни всех входов и
выходов меняются на противоположные.
Рассмотрим работу этих ИС в режиме логики высоких
уровней. Условное обозначение ИС в этом режиме с
указанием активных уровней входов и выходов приведено на
рис. 3.116. Микросхема применяется совместно с четырьмя
АЛУ типа ИПЗ. Она имеет четыре входа генерации переноса
384
11J___
7
2
!£__
и
9_
/
14
4
в
5
А1
М
A3
А4
HI
В2
ВЗ
84
Ь>
t =
Е<
ЕС
Q
>
=
<
13
J
72
8 - ойщай.
ю—+ и,.
К561ИП1, 564ИП2,
Н564 ИП2
G0...G3 и четыре входа
распространения переноса P0...P3,
которые соединяются с
соответствующими выходами G и Р
каждого из четырех АЛУ ИПЗ.
Входы G и Р имеют активные
напряжения высокого уровня.
Имеется также вход приема
пульсирующего переноса Сп
(активный уровень—низкий).
Устройство имеет три
выхода переноса С1!+х, Сп+У и Сп+г,
а также выходы GB и Рв
(активные уровни высокие). Выход
GB — групповая генерация
переноса, Рв — групповое
распространение переноса.
Работа ИС описывается
следующими уравнениями.
Рис
знач
3.1 П
ение
. Условное обо-
ИС типа ИП2
Gl +P/X
G2 + P3X
Р2Х
•РЗХ
Cn+X = G1 + Pl-
Cn+y=G2 + P2-
X Р2 • Сп
Cn+I = G3 + P3-
XP2=G1 + РЗ-
X PI -Сп
Ga=G4 + P4- G3+P4- РЗ "G2 + Р4
ХР1 ■ Gl
РВ = Р4- РЗ-Р2- PI
Принцип наращивания разрядности АЛУ на базе ИС ИПЗ
и ИП4 поясняется рис. 3.117.
Микросхемы К561ИП5, 564ИП5 содержат ячейку умножения
двух двухразрядных чисел, реализующих функцию
S=XY+ K+ М,
которая в свою очередь сводится к вычислению функций
51 =X1 -Y+ Kl +M
52 = X2.Y+K2 + S1,
где XI и Х2 — разряды числа X; К1 и К2 — разряды числа
К. Результат S представляется значением суммы S2 по
модулю 8 и переносами С/ и С2.
Условное обозначение ИС приведено на рис. 3.118, а ее
структурная схема на рис. 3.119.
Разрядность множительного устройства можно наращивать
без вспомогательных ИС как по разрядности М и Y
(горизонтальное наращивание, рис. 3.120), так и по разрядности
X н К (вертикальное наращивание, рис. 3.121).
Микросхема 564ИП6 — девятиразрядный контроллер чет-
13-442 385

Выходы
li
V
л
1!
ОООООООООО — — « -н о О
О — О — О — О — О — О — О — —'О
— О — О — О — О — ООО — — — О
ХХХХХХХХоо оо
ХХХХХХХХо-о-о--о
ХХХХХХХХ-ооо о
ХХХХХХо-
ХХХХХХ-о
ХХХХо-
ХХХХ-о
ХХо-
ХХ-о
386
sj4>
J/%»
Рис. 3.114. Структурная схема АЛУ типа ИПЗ
ности. Условное обозначение ИС приведено на рис. 3.122.
На входы D0...D8 принимается восьмиразрядное число с
девятым контрольным разрядом (по четности или нечетности).
Схема имеет два выхода: четный Q4t и нечетный QH4- На вход
Е подается сигнал запрета. При высоком уровне на входе Е
оба выхода Q4T и Qm переводятся в низкие уровни
независимо от числа на входах D0...D8. При низком уровне на входе
Е высокий уровень на выходе Q4T появляется в том случае,
если количество высоких уровней на входах D0...D8 четно,
и на выходе QH4, если количество высоких уровней на входах
D0...D8 нечетно.
Устройство применяется либо для проверки четности, либо
как генератор разряда четности. В первом случае проверяем
принятое восьмиразрядное число на четность, сравнивая
сумму его единиц с контрольным — девятым разрядом. Во
втором случае подаем на входы D0...D7 восьмиразрядное
число и формируем девятый — контрольный разряд с
соответствующего выхода ИС.
Микросхемы 564СА1, Н564СЛ1 содержат двенадцатиразряд-
387

6
5
4
3
?
?т
71
19
1
22
?п
18
7
8
п
$1
S2
S3
At)
At
Л?
AJ
Ви
В!
82
вз
м
АЛУ
F0
F1
F2
FJ
А*Я
П+4
а
р -
9
Л
Л
л.
л.
16
17
15
12 - о&щий
6_
5_
4_
3_
2_
23_
21_
19
1
22
20_
18
7_
8
АЛУ
£64ИПЗ
Н564ИПЗ
_9_
J0
л
Л
Л
16
17
15
Рис. 3.115. Условное обозначение ИС типа ИПЗ:
а — для логики высоких уровней; б — для логики низких уровней
Таблица 3.17. Режимы работы АЛУ типа ИПЗ
Коды
Функции
S3
0
0
0
0
о
0
0
0
1
1
I
1
1
1
1
1
S2
0
0
0
0
1
1
1
1
О
0
0
0
1
1
1
1
S1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
so
О
1
0
1
0
1
0
1
О
1
0
1
0
1
0
1
Логика низкого уровня
Логические
функции
М-1
А
АВ
А + В
/
А +8
В
А® В
А + В
АВ
АФВ
В
А+В
О
АВ
АВ
А
Арифметические
Функции
/И~0, Сп =<9
А-7
АВ-1
АВ-1
-1
А + (А +В)
AB + fA +В)
А-В-1
А+В
А + (А+В)
А+В
АВ + (А+В)
А+В
А+ А
АВ + А
АВ +1
А
Логика высокого уровня
Логические
функции
М~1
А
А+~В
АВ
0
АВ
В
А ®В
АВ
А+В
Шв
В
АВ
1
А+В
А +В
А
Арифметические
Функиш
М-О, Сп=0
А
А + В
А +В
-1
А + АВ
(А + В)+АВ
А-В-1
АВ-1
А + АВ
А +В
(А+В)+АВ
АВ-1
А +А
(А+В)+А
(A +BJ+A
А-1
3__
/__
(L
5_
4__
2__
IL
13
1 1
GO
Gt
G2
G3
PO
PI
рг
РЗ
\п
".
р
d
6J
Р«
г?
>—
//
>
a
>
in
7
Рис.
типа
3.116.
ИП4
Микросхема
8-0$ЩШ1 ; 16—+ Uu
564ИП4 , Н56ЧИП4
Рис. 3.117. Использование ИС ИП4
для организации переносов в
64-разрядном АЛУ на базе ИС типа ИПЗ
/ I
ИПЗ
C0GP
ii
ИПЗ
GnGP
■',,
ИПЗ
C0GP
ИПЗ
CnG P
11
D1P1 C1G2P2 C2G3P3 СЗ G4P1\
С0 ИПЧ 6 Р
U.
И
И
t *
G1P1
Со
Cf G2P2
С2 G3P3
СЗ G4 РЧ
G Р
СО
И
14
13
1Ь
1
/2
10
2
3
5
X/
V
У/
Y2
HI
HI
Ml
Ml
m
MP
si
S2
S3
C1
CI
11
9
7
4
6
8- общий ; 16—+ Uu
К561ИП5, 564ИП5
Рис. 3.118. Условное
обозначение умножителя
ИП5
389

Рис. 3.119. Структурная схема
умножителя ИП5
Рис. 3.120. Горизонтальное
наращивание ИС типа ИП5
№
Yf
нг
HI-
нг.
мз.
м
уз-
УН-
*1М
мп ■
V, ■
Уп ■
Х1 ■
Х2 ■
■ Ml
.мг
.ш
■Y1
■ Y2
■Xf
■Х2
■HI
нг
Mf
М2
Y1
У2_
Xf
Ж
Hf
нг
MP
С1
сг
MP
ч
М1
мг
мз
W
Y2
W
Х2_
К1
нг
MP
ные схемы проверки на четность. В отличие от ИС ИП6 это
устройство имеет один выход Q и 13 входов (последний разряд
контрольный). Условное обозначение ИС приведено на
рис. 3.123. На выходе Q устанавливается высокий уровень,
если количество высоких уровней на входах АО...А 12 нечетно.
Если необходимо увеличить разрядность устройства проверки
на четность, можно использовать две ИС СА1, при этом выход
одной из них необходимо соединить со входом А12 второй,
выход которой будет выходом всего устройства.
390
Ml
М,
XI-
хг-
Hf -
Н2-
ХЗ-
ХЧ-
НЗ-
нч-
Хт-Г
Хт ~
Кт-Г
Нщ-
Y1-
МР
S3
7W
Mf
мп
MP
S3
■ SI
S2
-*~S3
*~S4
Ml
Mf?
MP
Рис. 3.121. Вертикальное наращивание ИС типа ИП5
S3
'п*1
•sm-1
Ът+1
Jn+m
1
2
J
4
5_
10
11
12
13
8
—1
DO
D1
D2
DJ
D4
D5
D6
B7
B8
}£
М2
%
Ъ
6_
9
7- о$щий ; 14—+ ицп
5~64ИП6
Рис. 3.122. Микросхема
типа ИП6
Рис. 3.123.
Микросхема типа СА1
15_
14
13
12
10
АО
А1
А2
A3
М
AS
А6
А7
А8
А9
МО
A1J
А12
М2
Q
8~ Общий ; J6—-i-U
К561СА1, S64CA1,
Н564СА1
391

3.12. Прочие интегральные КМДП схемы
В состав КМДП входят также ИС, не отнесенные к
описанным ранее группам. Это цифроаналоговая схема ГГ1,
сдвоенный ждущий мультивибратор АГ1, преобразователь
кодов ПР1, буферный усилитель УМ1. Основные
электрические параметры этих ИС приведены в табл. 3.18.
Микросхема 564УМ1 — буферный усилитель для управления
специальными символами в цифровых индикаторах
(десятичной точкой, знаками полярности, двоеточием и т. д.). Кроме
этого, ИС часто используется в качестве преобразователя
уровня, в коммутаторах аналоговых сигналов, в двухполяр-
ных цифроаналоговых преобразователях.
Структурная схема и условное обозначение приведены
на рис. 3.124. ИС содержит 4 выходных усилителя (ВУ),
преобразователь уровней (ПУ) и четыре D-триггера на входе
для запоминания входной информации. С помощью ПУ
обеспечивается согласование логических уровней по напряжению
на входе и выходе путем установки соответствующих
напряжений UHn\, ит2, f/ипз. Напряжение t/„ni устанавливает
уровень логической 1 на входе и выходе ИС. Напряжение
£/Ип2 устанавливает уровень логического 0 на входе, a Umz —
уровень логического 0 на выходе. Если на входе Р установлен
высокий уровень, то входная информация на выходах 1...4
является инверсной по отношению к входной; если Р = 0, то
инверсия сигналов отсутствует. Входная информация
записывается в каждый из D-триггеров с соответствующего входа
D по фронту соответствующего синхроимпульса С.
Микросхема 564ПР1 является восьмиразрядным
преобразователем последовательного кода в параллельный. Условное
обозначение ИС приведено на рис. 3.125. Она содержит регистр
сдвига с выходами от всех восьми разрядов Q1...Q8, а также
выходы последовательной информации QS1 и QS2.
Данные в ИС записываются с последовательного входа D
по фронту (положительному перепаду) синхроимпульса на
входе CLC при высоком стробирующем уровне на входе STB
и высоком уровне на входе разрешения ОЕ, при этом
информация в регистре сдвигается на один разряд. Если на
разрешающем вход ОЕ низкий уровень, то выходы Q1...Q8
находятся в состоянии высокого сопротивления и информация
на них отсутствует. По отрицательному перепаду (срезу)
синхроимпульса на входе CLC информация с последнего
разряда регистра переписывается на выходы QS1 и QS2 и
задерживается еще на один такт.
Микросхема 564ГГ1 содержит следующие внутренние узлы:
управляемый напряжением генератор (ГУН), два фазовых
компаратора (ФК1 —■ исключающее ИЛИ и ФК2 — триггерная
схема), формирователь-усилитель (УФ) входного сигнала,
выходной истоковый повторитель (ИП), источник опорного
напряжения — стабилитрон с напряжением 5,2 В.'
392

m
ci
L2
CI
D3
C3
D4
C4
P
lb
1
13
14
11
11
9
10
D
С
T
D
С
T
D 1 T
С J
D
С
T
ПУ
ВУ
3
4
*
5
6
j»
CLC
D
STB
OE
RC--+
Q2
Q3
05
Q6
Q7
08
OS!
QS2
4
5
6
7
/4
13
12
11
10
3
01
Ql
15_
13
14
03 П
10
Q4
7" "am
8 - UunZ
Рис. 3.124. Микросхема типа УМ4:
a — структурная схема,б — условное обозначение
?- общий ; 16—+ Uun;
564 ПР1
Рис. 3.125. Микросхемы
типа ПР1
Структурная схема приведена на рис. 3.126, а условное
обозначение на рис. 3.127. ИС применяется в ЧМ-детекторах
(демодуляторах) и ЧМ-модуляторах, в умножителях и
синтезаторах частот, синхронизаторах потоков данных, в моделях.
Она может использоваться как генератор и формирователь
сигналов.
Таким образом, ИС является аналогово-цифровой, поэтому
полное описание ее работы и функциональных возможностей
394
9_
11
вход и,
и>
fcmltL
I V <РН1
входщг
an
16
1Ш\
Л
Выход
ГУН
9
\лт 5бчгп
2 S1
:к
б\
C/=ff>
11
12
R1
П
ГУН
R2
Выход
q_; vh2
R3
Выход П
фи u
9 Вход ГУН
ИП
X
SPH4
f VD1 5,2 В
8.
15
С2Ф
10__
Выходе
и
±
*п
—I
и,
С1
12
14
15
CI
£
С1
CJ
&
R1
R2
<?/
&D1C
13
8- Общий; 16—+ U,
564 ГП
а/7'
Рис. 3.127. Условное
обозначение ИС типа ГП
Рис. 3.126. Структурная схема
и внешние элементы ИС типа
ГП
выходит за рамки границы
данного справочника. Более
подробную информацию об ИС
можно найти в [1, 8].
Микросхема 564АГ1
содержит два раздельных ждущих
мультивибратора (одновибрато-
ра) с внешней времязадающей
RC-цепью. Структурная схема
одного одновибратора
приведена на рис. 3.128, а условное
обозначение—на рис. 3.129.
Каждый одновибратор имеет
два выхода Q и Q. Он
запускается по входу Т
положительным перепадом (фронтом) им-
395

—\16
17(9)
№ №
±_
l_
з_
2__
IL
IL
IL
14
ю
1,8,15 ~0&Щий ;
56W1
Рис. 3.129. Условное
обозначение ИС типа АП
чения формирования им
ный уровень входа R
то его соединяют с -\-U
вибраторов, то его вход
Рис. 3.128. Структурная схема
одного одновибратора из состава
ИС типа АП
пульса или по входу
Тотрицательным перепадом (срезом)
импульса. Если один из этих входов
не используется, то его нужно
подключить: Т — к+иип, Т — к
общей шине. Длительность
формируемых одновибратором
импульсов определяется примерно
половиной постоянной времени
внешней Л?С-цепи (резистор включается
между + ^ип и входом RC, а
конденсатор между входом RC и общей
шиной).
Вход R используется для
укорочения выходного импульса (при:
нудительное прерывание процесса
формирования) либо для исклю-
пульса при включении питания. Актив-
низкий. Если вход R не используется,
ип. Если не используется один из одно-
R соединяют с общей шиной.
39f-
ГЛАВА 4. Цифровые микросхемы
эмиттерно-связанной логики
4.1. Общие сведения об ЭСЛ ИС
Интегральные схемы на основе эмиттерно-связанной логики
(ЭСЛ) получили широкое распространение в качестве
элементной базы быстродействующей вычислительной и
радиоэлектронной аппаратуры. Микросхемы на основе ЭСЛ имеют
ряд достоинств, которые обеспечили их преимущество перед
другими микросхемами при построении данного класса
аппаратуры:
1. Хорошая схемно-техническая отработанность и, как
следствие, сравнительно невысокая стоимость при изготовлении.
2. Высокое быстродействие при средней потребляемой
мощности или сверхвысокое быстродействие при большой
потребляемой мощности.
3. Малая энергия переключения, т. е. малое
произведение времени задержки на потребляемую мощность.
4. Высокая относительная помехоустойчивость.
5. Высокая стабильность динамических параметров при
изменении рабочей температуры и напряжения питания.
6. Большая нагрузочная способность.
7. Независимость тока потребления от частоты
переключения.
8. Способность ИС работать на низкоомные
согласованные линии связи и нагрузки.
9. Широкий функциональный набор микросхем.
10. Удобство применения в условиях повышенной
плотности компоновки с использованием многослойного печатного
монтажа и низкоомных коаксиальных и плоских кабелей.
В настоящее время ИС ЭСЛ являются самыми
быстродействующими микросхемами. Опыт проектирования
аппаратуры показывает, что ИС ЭСЛ оптимальны для построения
быстродействующих радиоэлектронных устройств, в частности
ЭВМ высокого быстродействия, и менее эффективны при
разработке радиоэлектронных устройств малого и среднего
быстродействия.
Примером современных ИС ЗСЛ являются
быстродействующие ИС серии 500 со следующими типовыми параметрами:
время задержки элемента— 1,5...2,0 не; потребляемая
элементом мощность — 8...25 мВт (в ненагруженном состоянии);
уровень интеграции — от единиц до 80 логических элементов на
кристалле; амплитуда логического сигнала — 0,8 В; напряже-
397

ние источника — 5,2 В; нагрузка — согласованные линии связи
сопротивлением 50, 75 и 100 Ом; функциональный набор
микросхем — 48 модификаций.
Кроме микросхем серии 500, выпускаемых в корпусе со
штыревыми выводами, отечественная промышленность
выпускает аналогичные ИС ЭСЛ в корпусе с пленарными
выводами (серия 100) и в бескорпусном исполнении с
микровыводами (серия 700). Микросхемы ЭСЛ отечественной серии
500 являются схемотехническими, функциональным и
конструктивным аналогом зарубежных микросхем серии МС 10000.
Высокие технико-экономические характеристики ИС ЭСЛ
серии 500, а также требования унификации и
стандартизации стали причиной выбора их в качестве основной
элементной базы ЭВМ Единой Системы (РЯД-2). На основе
быстродействующих ИС ЭСЛ 500 построены ЭВМ общего назначения
ЕС-1035, ЕС-1045, ЕС-1060, ЕС-1065, ЕС-1066 и другие
технические средства ЕС ЭВМ.
4.2. Электрические схемы
и принцип работы логических элементов
В основе электрических схем ЭСЛ элементов серии 500
лежат быстродействующие транзисторные каскады: с эмиттер-
ной противосвязью, с общей базой и общим коллектором.
Сочетание двух первых каскадов образует своеобразную
электрическую схему — токовый переключатель, которая
является схемотехнической и логической основой ЭСЛ элемента.
Электрическая схема базового ЭСЛ элемента 2И/2И-ИЕ серии
500 состоит из трех цепей: токового переключателя (ТП),
выходных эмиттерных повторителей (ЭП) и источника опорного
напряжения (ИОН) (рис. 4.1).
Токовый переключатель, построенный на транзисторах
VT1...VT3 и резисторах Rl, R2, R6...R8, представляет собой
дифференциальный усилитель, работающий в ключевом режиме
и имеющий два или несколько входов. Увеличение числа
входов ТП достигается подключением дополнительных входных
транзисторов параллельно транзисторам VT1 и VT2. Токовый
переключатель предназначен для получения первой ступени
логических функций, усиления входных сигналов по мощности
(в основном по току), формирования парафазных (прямого
и инверсного) выходных сигналов и обеспечения требуемой
помехозащищенности элемента.
Выходные ЭП, выполненные на транзисторах VT5 и VT6,
служат для образования второй ступени логики, усиления
выходных сигналов на мощности, получения заданной
нагрузочной способности при работе на линии связи и другие
элементы. Кроме того, выходные ЭП смещают уровни сигналов
ТП по напряжению и обеспечивают тем самым совместимость
ЭСЛ элементов по входу и выходу.
398
В/ УК
Рис. 4.1. Электрическая схема базового ЭСЛ
элемента 2И/2И-НЕ
Источник опорного напряжения, построенный на
транзисторе VT4, термокомпенсирующих диодах VD1 и VD2,
резисторах R3...R5, предназначен для обеспечения ТП заданным
опорным напряжением, относительно которого происходит
переключение в ТП. Источник обслуживает опорным
напряжением, как правило, несколько логических элементов на одном
кристалле.
Базовый элемент ЭСЛ работает следующим образом. При
наличии нижнего уровня сигнала (—1,7 В на входах
элемента) транзисторы VT1 и VT2 закрыты, а транзистор VT3 —
открыт, так как напряжение на его базе выше, чем на базах
входных транзисторов. При опорном напряжении —1,3 В
и падении напряжения на эмиттерном переходе открытого
транзистора VT3, равном 0,75 В, напряжение в эмиттерном
узле (точка 1) составляет 2,05 В. Падение напряжения
на эмиттерных переходах транзисторов VT1 и VT2 равно
0,35 В. При таком напряжении кремниевые транзисторы VT1
и VT2 практически закрыты, и ток через них не протекает.
Электрический ток, значение которого задается сопротивлением
резистора R6, протекая через транзистор VT3, создает
падение напряжения на резисторе R2. Некоторое дополнительное
падение напряжения на резисторе R2 получается за счет
базового тока транзистора VT6 выходного ЭП, который всегда
открыт. Соотношение сопротивлений резисторов R2 и R6
выбрано таким образом, чтобы с учетом базового тока транзистора
VT6 в коллекторном узле 3 сформировалось напряжение
— 0,9 В. Транзисторы VT5 и VT6 выходных ЭП работают
постоянно в активном режиме, и падение напряжения на их
эмиттерных переходах при рабочем токе составляет примерно
399

0,8 В. Таким образом, на прямом выходе ЭСЛ элемента
формируется напряжение логической 1 (— 1,7 В).
В коллекторном узле 2 под действием базового тока
транзистора VT5 ЭП, протекающего через резистор RJ, создается
напряжение —0,1 В. Учитывая падение напряжения на эмит-
терном переходе транзистора VT5, на инверсном выходе
элемента ЭСЛ формируется напряжение логического 0 (— 0,9 В).
При подаче хотя бы на один вход ЭСЛ элемента высокого
напряжения (—0,9 В) открывается входной транзистор, и весь
ток ТП протекает по цепи резистор RJ — входной транзистор
(VT1 или VT2) —резистор R6. В эмиттерном узле 1
устанавливается напряжение —1,65 В, которое запирает транзистор
VT3, в коллекторном узле 2 0,9 В, а в коллекторном узле
3— —0,1 В. В данном случае состояние выходов изменилось:
на прямом выходе формируется напряжение логического 0
(—0,9 В), а на инверсном — напряжение логической 1
(—1,7 В). Напряжение логической 1 на прямом выходе ЭСЛ
получается, когда на первый и второй входы элемента ЭСЛ
подана логическая 1. Таким образом, в отрицательной логике
элемент ЭСЛ выполняет функцию И на прямом выходе и
функцию И-НЕ — на инверсном. В положительной логике
осуществляются, соответственно, функции ИЛИ/ИЛИ-НЕ.
Источник опорного напряжения построен на основе ЭП,
выполненного на транзисторе VT4 и резисторе R5. Для
получения требуемого опорного напряжения —1,3 В база
транзистора VT4 подключена к делительной цепочке из резисторов
R3, R4 и диодов VD1 и VD2.
Вследствие особенностей схемотехники ЭСЛ элементов
серии 500 температурные зависимости выходного напряжения
логического 0 и логической 1 несколько отличаются друг
от друга. Чтобы выдержать среднюю температурную
зависимость U0n в ИОН используются термокомпенсирующие
диоды VD1 и VD2. Отсутствие их привело бы к
несимметричности статических и динамических характеристик ЭСЛ
элемента в диапазоне рабочих температур.
Резисторы R7 и R8 служат для стекания обратного
базового тока и надежного запирания незадействованных входных,
транзисторов. При их отсутствии самоотпирание
незадействованных входных транзисторов будет мешать нормальной
работе ЭСЛ элемента и потребуется внешнее принудительное
подключение таких входов к источнику отрицательного
напряжения (не выше напряжения логической 1).
Особенностью схемотехнического решения элемента ЭСЛ
является применение раздельного подключения шины земли
к цепям ТП и ИОН с одной стороны и к цепи ЭП с другой.
В рассматриваемых цепях наблюдается принципиально
различный характер потребления электрического тока из шины
электропитания в режиме переключения элемента: в первом случае
ток практически постоянный, во втором — импульсный, причем
его значение тем больше, чем ниже сопротивление нагрузки
400
на выходе элемента. Поскольку шина земли от печатной платы
к кристаллу микросхемы имеет индуктивный характер, то
импульсные токи на ней генерируют импульсное напряжение,
которое при подключении коллекторов транзисторов VT5 и
VT6 к общей шине земли представляло бы помеху, проходящую
через R1 и R2 на выходы ЭСЛ элемента. В этом случае
существенно повысился бы уровень помех в системе.
4.3. Типовые характеристики
и параметры ЭСЛ микросхем
Для оценки параметров микросхем в различных режимах
и условиях эксплуатации используют три основные
статические характеристики: передаточную, входную и выходную.
Передаточная характеристика представляет собой
зависимость выходного напряжения микросхем от входного
напряжения при переключении схемы из одного состояния в другое.
Типичная передаточная характеристика базового ЭСЛ
логического элемента И/И-НЕ серии 500 по прямому и инверсному
выходам приведена на рис. 4.2. На передаточной
характеристике можно выделить четыре области: / — область
установившегося значения низкого выходного напряжения логической
1 для прямого и высокого выходного напряжения логического
0 для инверсного выходов; 2 — зона переключения из 1 в 0
для прямого и из 0 в 1 для инверсного выходов; 3 — область
установившегося значения логического 0 для прямого и
логической 1 для инверсного выходов (в этой области
характеристика имеет некоторый наклон вследствие неидеальности
генератора тока ТП); 4 — область насыщения для инверсного
плеча ТП. В области 4 напряжение коллектора входного
транзистора с определенным смещением отслеживает напряжение
его базы. Режим является нерабочим. Между
заштрихованными зонами расположена суммарная область допустимых
значений выходных напряжений микросхемы при нагрузке
50 Ом, подключенной к источнику напряжения
вспомогательного питания — 2 В. Эта область путем контроля в определенных
точках гарантируется техническими условиями.
Входная характеристика используется для определения
нагрузочной способности элементов при работе на
аналогичные элементы или при подключении их в качестве нагрузки
к специальным элементам, а также для оценки
помехозащищенности элементов. Входная характеристика представляет
собой зависимость входного тока от входного напряжения.
На входной характеристике ЭСЛ элемента серии 500 (рис. 4.3)
можно выделить четыре области, соответствующие четырем
режимам работы входной цепи ИС: / — входной транзистор
закрыт, входной ток определяется сопротивлением базового
резистора, подключенного ко входу; 2 — происходит
отпирание входного транзистора, нелинейный участок определяется
401

ийх)В -185
-1,29
—i—
•0,81
—i—
У///////////////^////////////Щ///////////Ш
-1,29
Область
1
тммттттмттттштт.
Область Область
г з
--1J
Область
4
вых'
IB
Рис. 4.2. Передаточная характеристика базового ЭСЛ
элемента И/И-НЕ
Область Область Область Область Рис. 4.з. входная ха-
/ 2 J Ч рактеристика базового
Т ЭСЛ элемента серии
МнА
265
500
4,8*2
возрастающим базовым током входного транзистора; 3 —
входной транзистор открыт, входной ток незначительно
увеличивается из-за увеличения эмиттерного тока ТП и
увеличения тока через базовый резистор; 4 — входной транзистор
открыт до насыщения, базовый ток транзистора значительно
увеличивается при повышении входного напряжения (режим
нерабочий).
402
Область Область Область Область
Выходная характеристика базового элемента представляет
зависимость выходного тока микросхемы от выходного
напряжения. Поскольку на выходе ЭСЛ элемента может быть
напряжение высокого и низкого уровней, снимаются выходные
характеристики при логическом 0 и логической I на входе,
рис. 4.4.
На выходной характеристике условно можно выделить две
области: / — область малых выходных токов и высокого
дифференциального сопротивления; 2 — область рабочих токов,
относительно стабильного выходного напряжения и низкого
дифференциального сопротивления. Для определения рабочих
точек на выходную характеристику накладывают нагрузочные
характеристики выходных резисторов. Выходная
характеристика служит для определения выходных напряжений при
различных режимах работы, рабочих токах, нагрузках,
помехозащищенности, при работе на другие логические или
специальные элементы, для выбора напряжения вспомогательного
источника питания нагрузочных резисторов.
4.4. Электрические параметры ЭСЛ ИС
К основным параметрам, характеризующим ЭСЛ ИС,
относятся такие, как входной ток, выходное напряжение, время
задержки распространения, ток потребления и мощность
потребления. Рассмотрим эти параметры более подробно.
о Входной ток. Следует различать входные токи /£х и IlBX;
/вх имеет место при подаче на вход ИС напряжения логического
0, /ах — при подаче на вход ИС напряжения логической I.
Входной ток логического элемента задается для
неблагоприятного режима работы в пределах допустимых температур
окружающей среды и напряжения питания как для уровня
логической l (Ilx)t так и для уровня логического нуля (/£х).
Выходное напряжение. Выходное напряжение логического
0 С^вых есть максимальное или минимальное (в зависимости
от типа логики) выходное напряжение, определяемое порого-
Рис. 4.4. Выходная
характеристика базового ЭСЛ
элемента серии 500
403

вой точкой амплитудной передаточной характеристики в обла«;
сти логического 0, в которой дифференциальный коэффициент
усиления по напряжению Kv = 1 для неинвертирующего
логического элемента и Kv = — 1 для инвертирующего
логического элемента. Выходное напряжение логической 1 — Ulux
есть минимальное или максимальное (в зависимости от логики)
выходное напряжение логической 1, определяемое пороговой
точкой амплитудной передаточной характеристики в области
логической 1, в которой Kv = 1 для неинвертирующего
логического элемента, Kv — — 1 для инвертирующего логического
элемента.
Выходной ток. Выходные токи /" вых> /вых характеризуют
нагрузочную способность логического элемента: Лых —
выходной ток логической 1 определяется как выходной ток при
напряжении логической 1 на выходе логического элемента,
/вых — выходной ток логического 0 определяется как выходной
ток при напряжении логического 0 на выходе логического
элемента. Помехоустойчивость определяется относительно этих
токов. Поэтому увеличение коэффициента разветвления
приводит к снижению помехоустойчивости.
Задержка распространения. Задержка распространения
сигнала при переходе выходного напряжения от уровня
логической 1 к уровню логического 0 — tl£p определяется как
интервал времени между фронтами входного и выходного
сигналов логического элемента, измеренного по заданному
уровню. Задержки распространения йя.р, йд.р измеряются, как
правило, по уровню 0,5 (t/вых.пор + f/вых.пор). При расчете
временной задержки сигнала последовательно включенных
логических элементов используется средняя задержка
распространения сигнала:
Тзд.р.ср — (/зд.р -|- /зд.р)/2.
Ток потребления. Ток, потребляемый от источника питания
(/пот), зависит от типа логических элементов. Для логических
элементов ЭСЛ он почти постоянен (если не принимать во
внимание нагрузку) и не зависит от его логического
состояния.
Потребляемая мощность. Мощность, потребляемая
логическим элементом от источника питания, может быть определена
п
по выражению Рпот = 2 £/,-/,-, где U-, — напряжение источника
»' = i
питания; /, — ток в соответствующей цепи питания.
4.5. Логические элементы
Функциональная группа логических элементов включает все
типы устройств, реализующих функции: НЕ, И-НЕ, И, ИЛИ-НЕ,
ИЛИ, И-ИЛИ-НЕ, исключающее ИЛИ. Логические элементы
404
Таблица 4.1. Основные параметры логических элементов ЭСЛ
Тип микросхемы
1
с вых
в
2
11'
U 8Ь[Х
в
3
/°вх
мкА
4
' вх
мкА
5
'пот
мА
6
у 1,0
'1Д р
НС
7
'-1Д. р
НС
8
"гют
мВт
9
Ю0ЛЕ106
500ЛЕ106
К500ЛЕ106
700ЛЕ106-2
Ю0ЛЕ111
500ЛЕ111
К500ЛЕ111
700ЛЕ111-2
К500ЛЕ123
100ЛЕ211
500ЛЕ211
700ЛЕ211-2
100ЛКП7
500ЛКП7
К500ЛКП7
К1500ЛКП7
700ЛКП7-2
К1500ЛКП8
100ЛК121
500ЛК121
К500ЛК121
700ЛК121-2
100ЛЛ110
500ЛЛ110
К500ЛЛ110
700ЛЛ110-2
100ЛЛ210
500ЛЛ210
К500ЛЛ210
700ЛЛ210-2
100ЛМ101
500ЛМ101
К500ЛМ101
700ЛМ101-2
100ЛМ102
500ЛМ102
К500ЛМ102
К1500ЛМ102
700ЛМ102-2
Ю0ЛМ105
500ЛМ105
К500ЛМ105
700ЛМ105-2
Ю0ЛМ109
500ЛМ109
К500ЛМ109
-1,63
-1,63
-1,63
-1,63
-1,63
-1,63
-1,63
-1,63
-2,01
— 1,63
-1,63
— 1,63
-1,63
-1,63
-1,61
-1,63
-1,61
-1,63
-1,63
-1,63
-1,63
-1,63
— 1,63
-1,63
-1,63
-1,63
-1,63
-1,63
— 1,63
-1,63
-1,63
— 1,63
-1,63
— 1,63
-1,63
— 1,63
-1,61
-1,63
-1,63
-1,63
-1,63
-1,63
— 1,63
-1,63
-1,63
— 0,98
— 0,98
-0,98
-0,98
— 0,98
-0,98
-0,98
— 0,98
— 0,98
— 0,98
— 0,98
— 0,98
-0,98
— 0,98
— 0,98
-1,035
— 0,98
-1,035
— 0,98
-0,98
-0,98
— 0,98
-0,98
— 0,98
— 0,98
— 0,98
-0,98
— 0,98
— 0,98
— 0,98
— 0,98
— 0,98
— 0,98
-0,98
— 0,98
-0,98
— 0,98
- 1,035
-0,98
— 0,98
-0,98
— 0,98
-0,98
— 0,98
-0,98
— 0,98
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
265
265
265
265
435
435
435
410
220
410
410
355
355
355
350
355
350
355
355
355
265
435
435
435
435
410
410
410
410
500
500
500
500
265
265
265
350
265
265
265
265
265
265
265
265
21
21
21
21
38
38
38
38
-75
38
38
-26
-26
-26
— 79
-26
-65
-26
-26
-26
-26
38
38
38
38
38
38
38
38
26
26
26
26
26
26
26
— 80
26
21
21
21
21
— 14
— 14
— 14
2,9
2,9
2,9
2,9
3,5
3,5
3,5
3,5
5
2,5
2,5
3,4
3,4
3,4
2,5
3,4
2,5
3,4
—
—
3,4
2,9
—
—
3,5
2,5
—
—
2,5
2,9
—
—
2,9
2,9
2,9
2,9
2,5
2,9
2,9
2,9
2,9
2,9
2,9
2,9
2,9
2,9
2,9
2,9
3,3
3,5
3,5
3,5
4,0
5
2,5
2,5
3,4
3,4
3,4
—
—
—
3,4
—
—
4,0
2,9
—
—
4,0
3,3
—
—
2,5
2,9
—
—
3,3
2,9
2,9
2,9
2,5
3,3
2,9
2,9
2,9
3,5
2,9
2,9
2,9
—
198
—
135
135
135
—
—
—
135
135
135
135
198
198
198
198
198
198
198
198
135
135
135
135
135
135
135
—
—
135
135
135
135
73
73
73
405

Продолжение табл. 4.1
1
700ЛМ109-2
100ЛП107
500ЛП107
К500ЛП107
К1500ЛП107
700ЛП107-2
К1500ЛП112
К500ЛП114
100ЛП115
500ЛПП5
К500ЛП115
700ЛП115-2
100ЛП116
500ЛП116
К500ЛП116
700ЛП116-2
100LP128
500LP128
К500ЛП128
700ЛП128-2
100ЛП129
500ЛП129
700ЛП129-2
К500ЛП129
100ЛП216
500ЛП216
К500ЛП216
700ЛП216-2
100ЛС118
500ЛС118
700ЛС118-2
100ЛСН9
500ЛСП9
700ЛС119-2
2
-1,63
-1,63
-1,63
-1,63
-1,61
— 1,63
-1,61
-1,63
-1,63
-1,63
-1,63
-1,63
-1,63
-1,63
-1,63
-1,63
0,5
0,5
0,5
0,5
= -5,2;
Un2 =
= 58
-1,63
-1,63
-1,63
-1,63
— 1,63
-1,63
-1,63
-1,63
-1,63
— 1,63
— 1,63
-1,63
— 1,63
-1,63
3
-0,98
— 0,98
— 0,98
-0,98
— 1,035
— 0,98
— 1,035
— 0,98
— 0,98
— 0,98
— 0,98
— 0,98
— 0,98
— 0,98
-0,98
-0,98
2,5
2,5
2,5
2,5
— 0,98
— 0,98
— 0,98
— 0,98
— 0,98
— 0,98
— 0,98
— 0,98
— 0,98
— 0,98
— 0,98
— 0,98
-0,98
— 0,98
4
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
1,0
0,5
0,5
0,5
1,0
0,5
0,5
0,5
0,5
— 1,0
0,5
0,5
0,5
0,5
0,5
0,5
1,0
0,5
0,5
0,5
0,5
0,5 ,
0,5
5
265
350
350
350
350
350
550
100
100
100
100
100
265
265
265
265
620
620
620
620
450
450
450
450
-115
115
115
115
370
370
370
370
370
370
6
— 14
— 28
— 28
— 28
-80
— 28
— 106
-35
26
26
26
26
21
21
21
21
— 97
от t/'n
73
от Ul
— 97
— 97
— 172
— 172
— 172
— 172
25
25
25
25
-26
-26
— 26
-26
-26
-26
7
2,9
3,9
3,9
3,9
2,5
3,9
1,6
4,0
2,9
2,9
2,9
2,9
2,9
2,9
2,9
2,9
16
16
16
16
18
—
18
18
2,5
2,5
2,5
—
3,4
3,4
3,4
3,4
3,4
3,4
8
3,3
3,9
3,9
3,9
2,5
3,9
1,6
4,0
2,9
2,9
2,9
3,3
2,9
2,9
2,9
3,3
16
16
16
15
18
—
4
18
2,5
2,5
2,5
—
3,4
3,4
4,0
3,4
3,4
4,0
9
73
146
146
146
—
—
—
—
135
135
135
135
110
ПО
ПО
110
870
870
—
—■
935
—
—
—
—
198
198
198
136
136
136
136
136
136
с повышенной нагрузочной способностью используются в
разветвленных и межплатных соединениях. Для межплатных
и магистральных связей в составе группы имеются ЛЭ с
повышенной помехоустойчивостью. Функциональные
характеристики логических элементов с функциями НЕ, И-НЕ, ИЛИ,
ИЛИ-НЕ, И, И-ИЛИ-НЕ и номинальной нагрузочной
способностью не имеют каких-либо особенностей и полностью опре-
406
деляются логической функцией. Основные параметры
логических элементов приведены в табл. 4.1.
Микросхемы 100ЛЕ106, 500ЛЕ106, К500ЛЕ106, 700ЛЕ106-2
содержат три логических элемента ИЛИ-НЕ. На рис. 4.5
приведено условное графическое обозначение микросхем типа
ЛЕ106.
Микросхемы 100ЛЕП1, 500ЛЕ111, К500ЛЕ1П и 700ЛЕ111-2,
100ЛЕ2П, 500ЛЕ211, 700ЛЕ2П-2 содержат два элемента ЗИ-НЕ
с тремя инверсными выходами. Отличительной особенностью
ЛЕШ является наличие мощных выходных каскадов. Условное
графическое обозначение ИС приведено на рис. 4.6.
Микросхема К500ЛЕ123 содержит два элемента ЗИ-НЕ
и один элемент И-НЕ для работы на магистраль. Данная
микросхема может работать на нагрузку 25 Ом, подключенную
к источнику напряжения —2,0 В, что эквивалентно
подключению двух резисторов 50 Ом на разных концах магистральной
линии связи. Передатчики ЛЕ123 формируют увеличенную
амплитуду сигнала за счет понижения нижнего выходного
уровня. Условное графическое обозначение ИС ЛЕ123
приведено на рис. 4.7.
Микросхемы 100ЛК117, 500ЛКП7, К500ЛК117, К1500ЛКП7
и 700ЛК117-2 содержат два элемента 2-ЗИ-2ИЛИ/2, ЗИ-2ИЛИ-
НЕ с общим входом. В микросхемах типа ЛК117 для
образования функции И-ИЛИ/И-ИЛИ-НЕ применяется коллекторное
и эмиттерное объединение одноуровневых элементов. Источник
опорных напряжений в указанных ИС дополнен электрической
цепью, фиксирующей нижнее коллекторное напряжение.
Коллекторное объединение привело к снижению минимального
нижнего уровня выходного напряжения ИС до —1,99 В и
увеличению времени задержки элементов на 15 %. Условное
графическое обозначение ИС приведено на рис. 4.8.
Микросхема К1500ЛК118 содержит один элемент 2, 4, 4,
4, 4И-5ИЛИ/2, 4, 4, 4, 5И-5ИЛИ-НЕ. В ИС К1500ЛКП8
один логический элемент И-5ИЛИ с парафазными выходами.
Число входов по И: два, пять, три раза по четыре. ИС
К1500ЛК1 18 спроектирована на основе двухуровневых
элементов. Условное графическое обозначение ИС приведено на
рис. 4.9.
Микросхемы 100ЛК121, 500ЛК121, К500ЛК121 и
700ЛК121-2 содержат один элемент ЗИ-4ИЛИ/ЗИ-4ИЛИ-НЕ.
Условное графическое обозначение ИС приведено на рис. 4.10.
Микросхемы 100ЛЛП0, 500ЛЛ110, К500ЛЛ110, 700ЛЛ110-2,
Ю0ЛЛ210, 500ЛЛ210, К500ЛЛ210 и 700ЛЛ210-2 содержат два
элемента ЗИ с тремя прямыми выходами. ИС типа ЛЛ210
отличаются повышенным быстродействием. Условное
графическое обозначение ИС приведено на рис. 4.11.
Микросхемы 100ЛМ101, 500ЛМ101, К500ЛМ101 и
700ЛМ101-2 содержат четыре элемента И/И-НЕ с общим
входом. Условное графическое обозначение ИС приведено на
рис. 4.12.
407

04
05
06
07
09
10
11
12
13
14
&
8,
<
<
03
02
15
1,6 -общие ;8~питание;
100ЛЕ106,500ЛЕЮ6,
700ЛЕ106-2, И500ЛЕ123
Рис. 4.5.
Микросхемы типа ЛЕ106
04
05
06
07
12
13
10
11
09
А
ВС
D
ЕС
п
6EL
05_
06_
07
09_
10__
11
_02
_03
04
J2
Л
14
1,15,16-общие; 8- питание;
100ЛЕ111, 211
500ЛЕ111,211
700ЛЕ111'2Л11-2
Рис. 4.6. Микросхемы
типа ЛЕ111
04
05
Об
07
09
10
11
12
73
14
&
i
&
&
, 03
02
, is
02
03
15
14
1,16- общие; 8-питание ;
100ЛН117, 500ЛК117,
70ОЛН117-2, 1500 ЛК 117
Рис. 4.8. Микросхемы
типа ЛКН7
Рис. 4.9. Микросхемы
типа ЛКП8
1,16- Общие;
8-питание
К500ЛЕ123
ш
11
12
13
14
1Ь
16
17
19
20
2/
22
23
24
24
£1
02
01
04
6,7
IS
15
&
-об
-пи
'00/
<
щие ;
тание
W118
Рис. 4.7.
Микросхемы типа ЛЕ123
09
08
04
05
06
13
14
15
07
09
11
12
10
А
В
DC
ЕС
С
3EL
02
03
1,16-общие-, 8- питание;
100ЛК121, 500 ЛИ 121,
700ЛК121-2
Рис. 4.10. Микросхемы
типа ЛК121
Ob
06
07
09
10
11
&>
&>
02
03
04
12
13
14
1,15,16-общие; 8-питание;
100ЛЛ110,-ЛЛ2Ю
500ЛЛ1ЮГЛЛ2Ю
700ЛЛП0, -ЛЛ210
Рис. 4.11. Микросхема
типа ЛЛ110, ЛЛ210
04
07
10
13
12
АС
ВС
DC
ЕС
С
SEL
1
2
(
3
<
4
06
02
06
03
11
14
09
15
1,16-общие ; 8-питание;
7ООЛМ101, 500 ЛМ101,
700ЛМ101
Рис. 4.12. Микросхемы
типа ЛМ101
04
05
Об
07
10
11
12
/3
4 I
*
*
, Q1
03
04
09
, 15
1,16 ~ общие ;
8-питание;
10ОЛМ102
500 ЛМ101
700ЛМ/02-2
Рис. 4.13.
Микросхемы типа ЛМ102
Микросхемы 100ЛМ102, 500ЛМ102, К500ЛМ102 и
700ЛМ102-2 содержат три элемента 2И-НЕ и один элемент
2И/2И-НЕ. Условное графическое обозначение ИС приведено
на рис. 4.13.
409

/4
15
16
17
40
21
21
23
24
01
Ш
&
AC
&
PC
&
DC
&
EC
&
FC
С
SEL
A
<
В
<
D
E
F
13
12
10
11
0У
08
Ub
04
02
03
6,7- общие ;
/в - питание ■,
К1500ЛМ102
Рис. 4.14. Микросхемы
типа К1500ЛМ102
04
05
09
10
11
12
/3
£
i
&
(
иг
03
07
06
15
П
/, 16 - общие
8 ~ питание
100 ЛМ105
500ЛМ105
700ЛМ105-2
Рис. 4.15.
Микросхема типа
К1500ЛМ105
04
05
06
07
09
10
11
12
13
&
&
02
03
15
14
116 - общие
8 - питание
100ЛМЮ9
500 ЛМ109
700ЛМ/09- 2
Рис. 4.16.
Микросхемы типа ЛМ109
Микросхема К1500ЛМ102 содержит пять элементов ЗИ/ЗИ-
НЕ с общим стробирующим входом. Условное графическое
обозначение ИС приведено на рис. 4.14.
Микросхемы 100ЛМ105, 500ЛМ105, К500ЛМЮ5 и
700ЛМ105-2 содержат два элемента 2И/2И-НЕ и один элемент
ЗИ/ЗИ-НЕ. Условное графическое обозначение приведено на
рис. 4.15.
Микросхемы 100ЛМ109, 500ЛМ109, К500ЛМ109 и
700ЛМ109-2 содержат один элемент 4И/4И-НЕ и один элемент
5И/5И-НЕ. Условное графическое обозначение приведено на
рис. 4.16.
Микросхемы 100ЛП107, 500ЛП107, К500ЛП107 и
700ЛП107-2 содержат три элемента сложения по модулю 2
с парафазными выходами. Условное графическое обозначение
приведено на рис. 4.17.
Микросхема К1500ЛП107 содержит пять элементов
сложения по модулю 2. Условное графическое обозначение
приведено на рис. 4.18.
Микросхема К1500ЛП112 содержит четыре элемента
2И/2И-НЕ с двойными выходами и общим стробирующим
входом. В каждом элементе ЛП112 имеются два инверсных
и два прямых выхода. Это расширяет логические возможности
элементов при эмиттерном объединении на выходе, кроме того,
полезно для работы на раздельных линиях связи. Условное
графическое обозначение приведено на рис. 4.19.
410
04
05
07
09
14
15
/
;
02
03
10
11
1
12
13
J, 16 - общие
8 -питание
100ЛП107
500 ЛП107
700ЛП107-2
Рис. 4.17.
Микросхемы типа
ЛП107
5,7 - общие
18 - питание
Н1500ЛПЮ7
Рис. 4.18. Микросхема
типа К1500ЛП107
Микросхема К1500ЛП114 содержит пять
дифференциальных приемников с парафазными выходами. Микросхема
предназначена для приема парафазных сигналов с длинных линий
связи, имеет высокую помехоустойчивость к синфазным
помехам. В ИС ЛГИ 14 имеется внешний вывод опорного
напряжения, что позволяет осуществлять также прием однофазных
сигналов, в том числе с организацией гистерезисной
характеристики приемника. Условное графическое обозначение
приведено на рис. 4.20.
Микросхемы 100ЛП115, 500ЛП115, К500ЛП115, К500ЛП114,
700ЛП115-2 содержат четыре дифференциальных приемника
с однофазными выходами. ИС К500ЛШ 14, в отличие от ИС
типа ЛП115, содержит три дифференциальных приемника
с парафазными выходами. ИС типа ЛШ 14 и ЛГИ 15 работают
аналогичным образом. Условное обозначение ИС типа ЛП115
приведено на рис. 4.21, типа ЛП114 —на рис. 4.22.
Микросхемы 100ЛП116, 500ЛПП6, К500ЛПП6 и
700ЛП116-2 содержат три дифференциальных приемника
с парафазными выходами. ИС типа ЛП116 работают
аналогично ИС ЛП115 и ИС ЛП114. Условное графическое
обозначение приведено на рис. 4.23.
Микросхемы 100ЛП128, 500ЛП128, К500ЛП128 и700ЛП 128-2
содержат два магистральных передатчика-транслятора уровней
ЭСЛ-ТТЛ. ИС типа ЛП128 могут работать в двух режимах
в зависимости от второго основного напряжения питания
411

16
17
20
21
Ш
AC
ВС
DC
ЕС
С
SEL
А
•
В
<
С
(
I
д
I
<
1Ь
14
13
12
08
09
10
11
05
04
03
02
22
23
24
01
Рис. 4.19. Микросхема
типа К1500ЛПП2
01
24
23
22 1
21
20 \
17
® ,
1Ь
п
1
1
J
4
5
>
1
2
<
J
<
4
5
<
on'
02
03
04
05
08
09
10
11
12
13
, ш
В, 7~об~ш,ие ; 78 -питание;
/500/1/7772
6,7-об~щие ; Ю~питание;
К1500ЛП114
Рис. 4.20. Микросхема типа
К1500ЛПП4
05
04
06
07
11
10
12
13
А
В
D
i
Е
>
г
3
4
(7:
02
03
14
15
^Ж
1,16 - оЛцие ; 8 - питание ,-
100ЛП115, 500ЛП115,
700У7П115-2
Рис. 4.21. Микросхема
типа К1500ЛП115
оь
04
10
09
и
12
А
В
D
>
1
■
2
3
<
ОЛ'
03
02
07
06
15
14
, II
1,16 -о&щие; 8 - питание
100 ЛП114 , 500ЛП114 , ■
К500 ЛЛ114, 700 ЛП114
Рис. 4.22. Микросхемы
типа ЛПП4
412
ОЬ
04
10
09
и
12
А
>
В
D
>
/
2
J
а-
13
02
07
06
15
14
11
11
1,16 - общие ; 8 - питание
Ю0Л71116 ,500ЛП116 ,
700 ЛП 116-2
Рис. 4.23. Микросхемы
типа ЛП116
12
06
05
10
07
03
U1
VI
DZ
V2
С
$
W
Го
7
U1_
2
U2k
J5
JL
_02
04
7,9,16 ~0(?щие
14 -питание(+58+6В)
8-питание (~5,2 В)
100 Л(1128, 500 ЛП 128,
700Л71728-2
Рис. 4.24. Микросхемы
типа ЛП128
07
и
06
04
11
10
12
т
д2
вз
D4
С
'<?
W
>п
1
2
3
4
U :
14
15
03
02
05
7,16 - о&щие
3~ питание (+56)
8-питание (S,2B)
700ЛП129, 500ЛП129,
700Л71129-2
Рас. 4.25. Микросхемы
типа ЛШ 29
09_
10
02
_03
J6
07
7,16-осГщие
8~питание
10ОЛП216,500/7П216,
700ЛП216-2
Рис. 4.26.
Микросхемы типа ЛП216
и состояния специальных входов, управляющих режимом
работы. В первом режиме работы ИС используется напряжение
питания +5,0 В, специальные управляющие входы остаются
незадействованными, на выходе формируются стандартные ТТЛ
сигналы при допустимом токе нагрузки на низком уровне до
50 мА. Во втором режиме используется напряжение питания
+ 6,0 В, специальные управляющие входы подключены к шине
413

03
04
05
06
07
12
13
14
10
11
U9
ВС
EC
С
SEL
03
02
15
1,16 - общие; 8 - питание
100 ЛС118, 500 ЛС118,
700ЛС118-2
Рис. 4.27. Микросхемы
типа ЛС118
04
05
06
13
14
IS
07
09
1±
12
10
А
В
ЛС
ЕС
С
SEL
02
1,16-общие; 8-питание у
Ю0ЛС119, 500ЛС119,
700ЛС119-2
Рис. 4.28. Микросхемы
типа ЛС119
земли, на выходе формируются стандартные сигналы
интерфейса ЕС ЭВМ. Условное графическое обозначение приведено
на рис. 4.24.
Микросхемы 100ЛП129, 500ЛП129, К500ЛП129и700ЛП 129-2
содержат четыре магистральных приемника-транслятора
уровней ТТЛ-ЭСЛ. ИС типа ЛШ29 предназначены для
организации обмена информацией по радиальным или магистральным
линиям связи при повышенном уровне помех между
устройствами и блоками, построенными на ЭСЛ микросхемах. Данные
ИС пригодны для организации обмена стандартными
сигналами интерфейса ЕС ЭВМ. Условное графическое обозначение
приведено на рис. 4.25.
Микросхемы 100ЛП216, 500ЛП216, К500ЛП216и700ЛП216-2
содержат три дифференциальных приемника повышенного
быстродействия с парафазными выходами. Данные ИС
работают аналогично ИС типа ЛП114, ЛГИ 15, ЛП116. Условное
графическое обозначение приведено на рис. 4.26.
Микросхемы 100ЛС118, 500ЛС118 и 700ЛСП8-2 содержат
два элемента ЗИ-2ИЛИ с общим входом. Условное графическое
обозначение ИС приведено на рис. 4.27.
Микросхемы 100ЛС119, 500ЛСП9 и 700ЛС119-2 содержат
один элемент 3-4И-4ИЛИ. Условное графическое обозначение
ИС приведено на рис. 4.28.
414
4.6. Мультиплексоры
Мультиплексоры используются для коммутации с
нескольких входов на один выход. Для выполнения обратной функции
служат демультиплексоры, т. е. коммутация с одного входа
на несколько выходов. И С ЭСЛ содержат ряд
мультиплексоров, позволяющих осуществлять разнообразные манипуляции
с информацией, а также реализовывать на их базе различные
генераторы функций. Основные параметры мультиплексоров
ЭСЛ логики приведены в табл. 4.2.
Микросхема К1500КП155 содержит четыре двухвходовых
мультиплексора с защелкой. Условное графическое
обозначение — на рис. 4.29, состояния схемы — в табл. 4.3. Каждый
из четырех мультиплексоров К1500КП155 содержит
триггер-защелку с двумя информационными входами DA и DB,
прямым Q, инверсным Q-выходами и общими входами
разрешения El, E2 и сброса MR. Выбор одного из двух
информационных входов осуществляется сигналами на общих адресных
входах SO, SI, которые при необходимости могут быть
объединены.
Следует отметить, что значение параметра /вХ для входов
D1A...D4A, D1B...D4B составляет 340 мкА, для входов
SO, SI — 220 мкА, для входов El, E2 — 350 мкА, для входа
MR — 430 мкА.
Микросхема К1500КП163 содержит сдвоенный восьми-
входовый мультиплексор. Каждый из двух мультиплексоров
имеет информационные входы DA и DB, прямые выходы Q1
и Q2 и спаренные адресные входы SO, 5/ и S2. Выбор одного
из двух информационных входов DA и DB осуществляется
в зависимости от адреса, представленного на входах SO, SI
и S2. Причем выбор однозначных информационных входов
DA и DB будет происходить одновременно.
Следует отметить, что значение параметра /й для входов
DA и DB составит 340 мкА, для входов SO, SI и 52 — 265 мкА.
Условное графическое обозначение представлено на рис.
4.30, состояния схемы — в табл. 4.4.
Микросхема К1500КП164 содержит шестнадцативходовый
мультиплексор. Мультиплексор содержит шестнадцать
информационных входов 10...115, адресные входы S0...S3 и прямой
выход Q. Выбор одного из шестнадцати информационных
входов осуществляется сигналами на адресных входах
мультиплексора.
Следует отметить, что значение параметра 1'вх для
информационных входов 10...115 составляет 280 мкА, для адресных
входов 5/ и S2 — 240 мкА, для адресных входов S0 и S3 —
200 мкА. Условное графическое обозначение микросхемы
К1500КП164 представлено на рис. 4.31, а состояния ИС —
в табл. 4.5.
Микросхема К1500КП171 содержит трехразрядный четырех-
415

Таблица 4.2. Основные параметры
Тип микросхемы
1
С/'вых
в
2
U вых
в
3
/°вх
мкА
4
К1500КП155
К1500КП163
К1500КП164
К1500КП171
— 1,61
-1,63
— 1,61
-1,61
- 1,035 0,5
-1,035 0,5
-1,035 0,5
— 1,035 0,5
* Для разных входов параметр имеет различное значение
(пояснения в тексте).
12
74
22
24
и
15
23
01
16
17
20
21
19
<
им
DA2
ВАЗ
DA4
DB1
DB2
DB3
DB4
SO
»«?/
'£2
Ш
нп
10
ш
~Qh
Q2
№
Q3
Q3<
Q4
W<
11
09
08
05
04
02
03
i
6,7-о{Тщие ; ю-питание-,
К150ОНП755
Рис. 4.29. Микросхема типа
КП155
К.1500КП171 представлено на
поясняются в табл. 4.6.
входовый мультиплексор.
Мультиплексор содержит
информационные входы DA, DB и DC,
адресные входы S0 и 5/, сброса
V, прямые выходы YJ, Y2, Y3
и инверсные выходы Yl, Y2 и
Y3. Выбор одного из
информационных входов осуществляется
сигналами на адресных входах
S0 и S1. Причем информация,
присутствующая на выбранном
информационном входе DA,
будет передана на выходы Y1 и
Y1, присутствующая на
выбранном входе DB — на Y2 я Y2,
а присутствующая на DC — Y3
и Y3. Однозначные
информационные входы DA, DB и DC
выбираются одновременно.
Следует отметить, что
значение параметра 11вх для входов
DA, DB и DC составляет
340 мкА, для входов SO, SI и
V — 265 мкА. Условное
графическое обозначение микросхемы
рис. 4.32, состояния устройства
416
ЭСЛ мультиплексоров
/вх
мкА
5
/пот
мА
6
/1.0
'зд. р
НС
7
/0.1
'ЗД. р
НС
8
Свх
пФ
9
°пот
мВт
10
640*
340*
340*
340*
— 238
-153
— 98
— 114
2,4
2,8
3,6
2,8
2,8
3,6
2,8
Таблица 4.3. Состояния мультиплексора типа КП115
IS
входы
**п
X
О
1
X
X
X
о
X
1
X
X
DBn
X
X
X
0
1
X
X
0
1
X
X
MR
н
1
1
7
/
/
/
/
/
1
1
£7
X
1
1
7
7
7
г
7
1
о
X
Е2
X
/
/
X
/
/
;
/
/
X
о
S1
X
о
о
1
7
7
о
/
о
X
X
so
X
о
о
7
7
о
7
X
/
X
X
Выходы
Q
Ч/7
/
о
1
о
7
7
о
о
1
Q
О
7
О
Г
О
О
1
7
О
Не
изменяется
14—442
417

09
10
11
12
/3
14
15
16
04
03
02
01
24
23
21
11
17
19
20
BAO
ВА1
DA2
DA3
ВА4
DA5
ВА6
ВА7
ВВО
ВВ1
ВВ2
ВВЗ
ВВ4
BBS
DB6
ВВ7
SO
SI
52
MS
MS
Q2
08
05
6,7-оо~шие; 78- питание -,
к 1500 кт 63
Рис. 4.30. Микросхема типа
КП163
Рис. 4.31. Микросхема типа
КП164
418
Таблица
4.4.
Состояния
Входы
S2
0
О
О
О
1
1
7
1
SI
О
О
1
/
О
О
1
/
SO
О
1
О
1
О
/
О
/
ВА7
ВВ7
X
X
X
X
X
X
X
*,*'
DA6
ВВ6
X
X
X
X
X
X
*/'
X
DA5
ВВ5
X
X
X
X
X
Ь5Ъ
X
X
22
23
24
01
02
03
04
05
09
10
11
12
13
14
15
/В
17
19
20
11
10
11
12
13
14
IS
IB
17
18
19
I/O
1/1
1/2
1/3
1/4
1/5
SO
SI
S2
S3
Л77
08
6,7-
odtyue; 18 - питание ;
К1500КП164
мультиплексора
типа
КШ63
ВА4
ВВ4
X
X
X
ы
£5
X
X
X
ВАЗ
ВВЗ
X
X
X
^
X
X
X
X
ВА2
ВВ2
X
X
А Оп
о2 г
X
X
X
X
X
ВА1
ВВ/
X
**•
X
X
X
X
X
X
ВАО
ВВО
%"'
X
X
X
X
X
X
X
Выходы
о/
ао
а,
аг
аз
*4
°5
а6
°7
02
*о
ъ,
h
ь3
*4
*5
h
Ь7
72
/3
/4
15
20
21
22
23
24
01
02
03
/6
17
19
DUA
В/А
D2A
ВЗА
ВОВ
В/В
В2В
ВЗВ
вое
В/С
D2C
D3C
SO
SI
V
92
92
93
УЗЬ
11
10
08
09
04
05
Таблица 4.5. Состояния
мультиплексора типа КП 164
SO
О
1
О
1
О
J
О
/
О
7
О
7
О
1
О
1
S1
О
О
1
/
О
О
1
1
О
О
7
1
О
О
1
1
S2
О
О
О
О
1
J
1
/
О
О
О
0
1
1
1
1
S3
О
О
О
О
0
О
О
О
/
/
/
/
/
/
7
/
Q
10
I/
12
13
14
IS
16
17
18
19
I/O
11/
112
113
114
115
S,7~odu(uu ; 78- питание ;
К1500КП171
Рис. 4.32.
КШ71
Микросхема типа
419

Входы
У
0
0
0
0
0
0
0
0
1
S1
0
0
0
0
1
/
/
/
X
SO
0
0
i
1
0
0
1
1
X
Выходы
BOA,
BOB,
BOC
0
1
X
X
X
X
X
X
X
вы,
В/3,
B1C
X
X
0
1
X
X
X
X
X
B2A,
B2B,
B2C
X
X
X
X
0
1
X
X
X
JfJA,
V3B,
взс
X
X
X
X
X
X
0
t
X
yi,
У2,
УЗ
0
;
0
1
0
1
0
1
0
УК
У2,
УЗ
1
0
1
0
1
0
1
0
1
Таблица 4.6. Состояния
мультиплексора типа КП171
01
4.7. Триггеры
ИС ЭСЛ серий 100, 500, К500 К1500 и 700-2 представлены
всеми типами триггеров. Основные электрические параметры
триггеров приведены в табл. 4.7.
Микросхемы 100ТВ135 и К500ТВ135 содержат два
синхронных двухступенчатых //(-триггера с установочными входами.
Триггер JK получен за счет использования внутренних
дополнительных связей. Допускается как раздельная работа
триггеров по входам / и К, так и их объединение в один вход
при организации счетного режима работы. Информация в
триггер записывается на низком уровне напряжения
синхросигнала и запоминается при переходе в высокий уровень,
в это время информация появляется на выходе.
Микросхемы 100ТВ135 и К500ТВ135 предназначены для
построения разнообразных счетчиков или других
последовательных схем с широким использованием счетного режима работы.
Следует отметить, что параметр /вх для входов //, К1, С и 12
имеет значения 265 мкА, для входов Rl, R2, SI, S2 — 390 мкА.
Условное графическое обозначение микросхем 100ТВ135,
К500ТВ135 приведено на рис. 4.33. Состояния ИС приведены
в табл. 4.8.
Микросхемы 100ТМ130, 500ТМ130, К500ТМ130 и 700TMJ30-2
содержат два D-триггера.. Оба триггера связаны общим
тактовым входом. Назначение выводов триггера: СЕ — вход
разрешения для тактовых импульсов на оба триггера вместе
420
Таблица 4.7. Основные параметры триггеров ЭСЛ
Тип микросхемы
1
11°
V ВЫХ
в
2
и ВЫХ
в
3
1°
1 вх
мкА
4
/1
1 вх
мкА
5
' пот
мА
6
/1,0
'зд. р
НС
7
/0.1
*зд. р
НС
8
^пот
мВт
9
Ю0ТВ135
К500ТВ135
100ТМ130
500ТМ130
К500ТМ130
К1500ТМ130
700ТМ130-2
100ТМ131
500ТМ131
К500ТМ131
К1500ТМ131
700ТМ131-2
100ТМ133
500ТМ133
К500ТМ133
700ТМ133-2
100ТМ134
500ТМ134
К500ТМ134
700ТМ134-2
100ТМ173
500ТМ173
К500ТМ173
700ТМ173-2
100ТМ231
500ТМ231
К500ТМ231
700ТМ231-2
1,63
1,63
1,63
1,63
1,63
1,61
1,63
1,63
1,63
1,63
1,61
1,63
1,63
1,63
1,63
1,63
1,63
1,63
1,63
1,63
1,63
1,63
1,63
1,63
1,63
1,63
1,63
1,63
-0,98
-0,98
-0,98
-0,98
-0,98
1,035
-0,98
-0,98
-0,98
-0,98
1,035
-0,98
-0,98
-0,98
-0,98
-0,98
-0,98
-0,98
-0,98
-0,98
-0,98
-0,98
-0,98
-0,98
-0,98
-0,98
-0,98
-0,98
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
390*
390*
285*
285*
285*
530
285*
330*
330*
330*
530*
330*
500*
500*
500*
500*
290*
290*
290*
290*
295
250
250
295
410*
410*
410*
410*
68
68
-35
-35
-35
-149
-35
56
56
56
-149
56
75
75
75
76
-55
-55
-55
-55
-66
-66
-66
-66
65
65
65
65
5,0
5,0
4,0
4,0
4,0
2,4
4,0
4,5
4,5
4,5
2,4
4,3
5,4
5,4
5,4
5,4
5,5
5,5
5,5
5,5
6,2
6,2
6,2
6,2
3,3
3,3
3,3
3,3
5,0
5,0
4,0
4,0
4,0
2,4
3,5
4,5
4,5
4,5
2,4
4,5
5,4
5,4
5,4
3,5
5,5
5,5
5,5
3,5
6,2
6,2
6,2
6,0
3,3
3,3
3,3
3,1
354
354
182
182
182
292
292
292
390
390
390
286
286
286
345
345
345
340
340
340
* Для разных входов параметр имеет различное значение
(пояснения в тексте).
или раздельно (разрешает напряжение низкого уровня);
С — общий вход тактовых импульсов (переключает
положительный перепад напряжения); D — вход записи данных
(действует, если на входе СЕ—напряжение низкого уровня);
R и S — входы сброса и установки (действуют, только если
на входах С и СЕ раздельно или поочередно присутствует
напряжение высокого уровня). Каждый из триггеров можно
использовать отдельно, если подать на вход С напряжения
низкого уровня, а использовать в качестве тактовых входы
СЕ1 или СЕ2. Напротив, если требуется общий тактовый
вход С, следует подавать на входы СЕ1 и СЕ2 напряжение
421

04
1
06
07
OS
13
11
10
72
09
>i'7
11
K1
>R1
S2
72
K2
R2
F,
TMS
02
02k
02
03
15
74
7,16-О&щие j 8-питание ;
Ю0ТВ135, K500TB735
Рис. 4.33. Микросхемы типа
ТВ 135
Таблица 4.8. Состояния триггера
типа ТВ 135
Входы
J
О
1
О
1
О
0
X
и
О
о
t
1
о
о
X
R
О
О
О
О
о
1
/
S
О
о
О
О
1
О
/
Выходы
$*/
*п
О
1
%
/
О
н/с
«U
«л
/
о
Q
ч/7
О
/
н/с
Примечание ■ н/с - означает
неопределенное состояние.
04
07
06
05
12
11
10
13
09
о
D
С
R
»/?
С
В
S
СЕ
Таблица 4.9. Состояния триггера
типа ТМ130
/, ю - общие ; 8 - питание;
700 ТМ130, 500 ТМ130,
К500ТМ130, 70ОТМ130-2
Рис. 4.34. Микросхемы
типа ТМ130
Входы
В
0
0
0
0
1
1
1
1
С
0
0
1
1
0
0
1
1
СЕ
0
7
0
7
0
7
0
1
Выход
Q
0
*п
%
%
7
Q
Q
Q
п
низкого уровня. Изменения уровней на D-входах отображаются
на выходах, если на тактовом входе присутствует напряжение
низкого уровня. Выходы защелкивают данные с приходом
положительного перепада тактового импульса. Если на тактовом
входе уровень сигнала высокий, изменяющаяся на входах
данных информация не влияет на выходные уровни.
422
03
02
02
Q3
03$
17
10
08
09
04
05
ej-oobiue ; 8 - питание ;
Н1500ТМ130
Таблица 4.10. Состояния триггера
К1500ТМ130
входы
D
0
1
X
X
X
X
X
X
Е1
О
О
1
X
X
X
X
X
£
О
О
X
/
X
X
X
X
S1
0
О
0
О
1
X
0
0
S
0
О
0
О
X
/
0
0
R1
О
О
О
О
0
О
1
X
R
0
О
О
0
О
О
X
/
Выходы
Q
О
1
Q
Q
1
1
0
0
Q
1
0
Q
Q
0
О
/
/
Рис. 4.35. Микросхема типа
К1500ТМ130
05
07
06
04
13
11
10
12
09
R1
01
СЕ1
$$1
>S2
С£2
02
4R2
01
Oh'
02
03
15
14
Ыб-оо'щие; 8- питание ;
700ТМ131, 500 ТМ 137,
Н500ТМ737, 700ТМ131-2,
100ТМ231, 500ТМ231,
К500ТМ231, 700ТМ231
Рис. 4.36. Микросхемы типа
ТМ131
Таблица 4.11. Состояния триггера
типа ТМ131
Входы
В
X
X
/
0
X
X
X
С, СЕ
1
О
1
1
X
X
X
R
0
О
О
0
1
0
г
S
0
О
О
0
О
1
1
Выходы
Q
П+1
Q
0
Ч/7
/
0
О
г
н/с
Q
К
4,
О
/
1
0
н/с
н/с - неопределенное состояние
423

Следует отметить, что параметр /£х для входов 6, 11
составляет 220 мкА, для входов 5, 7, 10, 12 и 13 — 285 мкА, для
входа 9 — 265 мкА.
Условное графическое обозначение микросхем 100ТМ130,
500ТМ130, К500ТМ130, 700ТМ130-2 приведено на рис. 4.34.
Состояния ИС приведены в табл. 4.9.
Микросхема К1500ТМ130 содержит три £>-триггера с
защелкой. Каждый из £>-триггеров с защелкой имеет
информационный вход D1...D3, вход разрешения Е1...ЕЗ, входы общей
установки S1...S3 и сброса R1...R3, прямой Q1...Q3 и инверсный
Q1...Q3 выходы. Имеются общие входы: разрешения Е,
установки S и сброса R. Работа триггеров ИС Ю500ТМ130
аналогична работе триггеров ИС 100ТМ130, 100ТМ130. Условное
графическое обозначение приведено на рис. 4.35. Состояния
одного триггера иллюстрируются табл. 4.10.
Микросхемы 100ТМ131, 500ТМ131, К500ТМ131, 700ТМ131-2,
100ТМ231, 500ТМ231, К500ТМ231 и 700ТМ231-2 содержат
два двухступенчатых синхронных DF-триггера с установочными
входами. Каждый двухступенчатый триггер объединяет два
последовательно включенных одноступенчатых синхронных
триггера. Информация записывается в первую ступень
триггера при подаче низкого уровня напряжения синхросигнала
и переписывается во вторую ступень после перехода
синхросигнала на высокий уровень напряжения. В отличие от
ИС ТМ130 новая информация на выходе появляется только
после последнего переключения синхросигнала. Установка
и сброс триггеров осуществляются при любом уровне
напряжения синхросигнала (высоком или низком). Каждый триггер
имеет собственные асинхронные входы сброса R и установки
S, а также вход разрешения тактового импульса СЕ. Если
на общем тактовом входе С присутствует напряжение низкого
уровня, на каждый из входов СЕ1 и СЕ2 можно подавать
тактовые импульсы. С другой стороны, присутствие на входах
СЕ1 и СЕ2 напряжения низкого уровня разрешает
прохождение на оба триггера общей тактовой сетки С.
Следует отметить, что параметр /Ёх для входов 4, 5, 12, 13
составляет 330 мкА, для входов 6, 11 — 22 мкА, а для входов
7, 10 — 245 мкА.
Условное графическое обозначение ИС представлено на
рис. 4.36. В табл. 4.11 приведены состояния устройства.
Микросхема К1500ТМ131 содержит три £>-триггера. Каждый
из триггеров имеет информационный вход D1...D3, входы
синхронизации С1...СЗ, установки S1...S3 и сброса R1...R3, прямые
Q1...Q3 и инверсные Q1...Q3 выходы. Дополнительно имеются
общие входы: синхронизации С, установки S и сброса R.
Запись информации в триггер происходит по переднему фронту
синхросигнала. Входы S1...S3, R1...R3, S, R — асинхронные.
Следует отметить, что параметр /1х для входов S, С, R —
450 мкА, для входов D1...D3, С1...СЗ составляет 240 мкА, для
424
02
03
24
19
TMS
01
QI*
03
03<
11
10
08
09
04
OS
6,7-общие ; 18 - питание;
К1500ТМ131
входов К1...КЗ, S1...S3 —
530 мкА. Условное
графическое обозначение микросхемы
К1500ТМ131 приведено на
рис. 4.37. Состояния одного
триггера иллюстрируются
табл. 4.12.
Микросхемы 100ТМ133,
500ТМ133, К500ТМ133 и
700ТМ133-2 содержат четыре
триггера-защелки. Каждый
триггер имеет свободный D-
вход. Выходы Q1...Q4 имеют
открытые эмиттеры и
позволяют поэтому пользоваться
далее схемотехническим
приемом «монтажное ИЛИ» либо
непосредственно могут
присоединяться к шине данных
цифровой системы. Как и в
триггерах ТМ131, выходные
состояния Q1...Q4 повторяют
сигналы на входах D1...D4,
если на входах СЕ12 и
Рис. 4.37. Микросхема
К1500ТМ131
СЕ34 присутствуют напря-
па жения высокого уровня.
Информация в триггерах
защелкивается по отрицательному
перепаду тактового
импульса С.
Входы управления Е012 и Е034 разрешают прохождение
выходных сигналов Ql, Q2 и Q3, Q4 в шины данных.
Прохождение на пары триггеров общей тактовой последовательности
С разрешается с помощью входов управления СЕ 12 и СЕ34.
Следует отметить, что параметр /£х для входов 3, 7, 9 и 14
составляет 265 мкА, для входов 4,5, 10 vl 12 — 350 мкА, для
входа 13 — 500 мкА. Условное графическое обозначение
ИС ТМ133 представлено на рис. 4.38.
Микросхемы 100ТМ134, 500ТМ134, К500ТМ134 и 700ТМ134-2
содержат два £>-триггера с развитой логикой управления.
Выводы триггеров имеют следующие назначения. При высоком
уровне на входе выбора данных S1 разрешается прием данных
по входу D21 первого триггера. Если на входе S1 низкий
уровень, разрешен выбор данных по входу D11 этого триггера.
Аналогично напряжение высокого уровня на входе S2
разрешает прием по входу D22 второго триггера, низкого — по
его входу D12. Низкими уровнями, подаваемыми на входы
СЕ1 и СЕ2, разрешается прохождение тактовой
последовательности С. Если на общем тактовом входе С напряжение
425

габлица 4.12. Состояния триггера К1500ТМ131
Входы
Л
0
1
0
1
X
X
X
X
X
X
X
S1SJ
0
0
0
0
1
X
0
0
0
0
0
S
0
0
0
0
X
1
0
0
0
0
0
R1-R3
0
0
0
0
0
0
1
X
0
0
0
R
0
0
0
0
0
0
X
/
0
0
0
С1-СЗ
У
J'
0
0
X
X
X
X
1
J-
X
с
0
0
У
У
X
X
X
X
У
1
X
выходы
Q1-Q3
0
1
0
1
1
1
0
0
Q
Q
Q
Q1-Q3
1
0
1
0
0
0
1
1
Q
i
5
<ррош имлумса
1,16 - одщие; 8 -питание ;
/00 TMJ33, 500 ТМ133,
К500ТМ133, 700 ТМ133 ~2
04
05
12
13
10
09
06
11
07
1)11
D21
D12
д22
СЁ1
СЁ2
SI
S2
С
Т
02
03
15
14
/00ТМ134, 500ТМ134,
KSOQTMm, 700TM134-2
Рис. 4.38. Микросхемы типа
ТМ133
Рис. 4.39. Микросхемы типа
ТМ134
426
Таблица 4.13. Состояния триггера
типа ТМ134
С
0
0
0
0
1
Входы
S1
(S2)
0
0
1
1
X
В11
(D12)
0
1
X
X
X
D21
(D22)
X
X
И
1
X
Выход
0
^П + 1
0
1
0
1
®п
Таблица 4.14.
Состояния триггера типа
ТМ173
Входы
DS
1
0
X
с
0
0
1
Выход
Q
D1
D2
Q
06
04
13
11
05
03
12
10
09
07
D11
D12
D13
М
D21
D22
В23
224
DS
С
Т
1
2
3
4
01
02
15
14
16-одщий; 8-питание ;
100 ТМ 173, 500 ТМ 173
Рис. 4.40. Микросхемы
типа ТМ173
низкого уровня, каждый триггер может перебрасываться
самостоятельно, тогда входы СЕ1 и СЕ2 используются как
тактовые.
Переключение происходит по положительному перепаду
импульса С. При напряжении высокого уровня на выбранном
входе СЕ смена данных на других входах не отражается на
выходных сигналах Q/ и Q2.
Следует отметить, что параметр /ix для входов 6, 9, 10
составляет 220 мкА, для входов 4, 5, 7, 12, 13 — 290 мкА.
Условное графическое обозначение ИС ТМ134 приведено
на рис. 4.39. Табл. 4.13 поясняет работу ИС.
Микросхемы 100ТМ173, 500ТМ173 содержат четыре D-триг-
гера с общим тактовым входом. Эти микросхемы удобно
использовать как четырехканальный мультиплексор со входами,
защелкивающими данные. В каждом канале таких входов два:
Dln...D2n. Четверки входов нечетных D11...D14 и четных
D21...D24 выбираются сигналом, поданным на вход выбора
данных DS. Если на вход С пришел положительный тактовый
перепад, триггер защелкивает данные, принятые по
выбранному входу.
Условное графическое обозначение ИС ТМ173 приведено
на рис. 4.40. Табл. 4.14 поясняет работу триггеров.
427

4.8. Счетчики
Подсчет импульсов является одной из наиболее
распространенных операций, выполняемых в устройствах дискретной
обработки информации. Такая операция выполняется с
помощью счетчиков. По целевому назначению счетчики
подразделяются на простые и реверсивные. Простые счетчики, в свою
очередь, подразделяются на суммирующие и вычитающие^
Суммирующий счетчик предназначен для выполнения счета
в прямом направлении, т. е. для сложения. С приходом
очередного счетного импульса на вход счетчика его показание
увеличивается на единицу. Вычитающий счетчик предназначен
для выполнения счета в обратном направлении, т. е. в режиме
вычитания. Каждый счетный импульс, поступивший на вход
такого счетчика, уменьшает его показания на единицу.
Реверсивными называются такие счетчики, которые
предназначены для выполнения счета как в прямом, так и в
обратном направлении, т. е. могут работать в режиме сложения
и в режиме вычитания. Основные параметры счетчиков ИС
ЭСЛ приведены в табл. 4.15.
Таблица 4.15. Основные
Тип микросхемы
1
11°
в
2
параметры счетчиков ЭСЛ
'-'вых
в
3
'вх
мкА
4
/1
'вх
мкА
5
'пот
мА
6
,1.0
'зд. р
НС
7
/0.1
'зд. р
НС
8
■"ПОТ
мВт
9
100ИЕ136
100ИЕ137
500ИЕ136
К500ИЕ136
500ИЕ137
К500ИЕ137
100ИЕ160
500ИЕ160
К500ИЕ160
К1500ИЕ160
700ИЕ160-2
— 1,63
-1,63
-1,63
— 1,63
— 1,63
— 1,63
-1,63
-1,63
— 1,63
— 1,61
-1,63
-0,98
-0,98
-0,98
-0,98
-0,98
— 0,98
— 0,98
-0,98
-0,98
-1,035
-0,98
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
290
290
290
290
290
290
265
265
265
340
265
165
165
165
165
165
165
78
78
78
-115
78
10,5
10,5
10,5
10,5
10,5
10,9
8
8
8
4,1
8,0
10,5
10,5
10,5
10,5
10,5
10,5
8
8
8
4,1
3,5
780
780
780
780
780
780
405
405
405
—
—
Микросхемы 100ИЕ136, 100ИЕ137, 500ИЕ136, 500ИЕ137,
К500ИЕ136, К500ИЕ137 содержат счетчики двоичные и
десятичные, универсальные, четырехразрядные типа ИЕ137, типа
ИЕ136. Микросхемы типа ИЕ136 и ИЕ137 отличаются
выходными кодами: ИЕ136 считает в гексадецимальном коде,
а ИЕ137 — десятичном. Оба эти счетчика имеют
универсальное назначение и могут при тактовых частотах свыше 100 мТц
считать как на увеличение, так и на уменьшение выходных
данных (реверс). Четыре режима работы этих счетчиков
428
Таблица 4.16. Режимы работы счетчиков типа
ИЕ136, ИЕ137
6Т
Ы.С-
Входы
S1
О
О
1
1
S2
0
1
0
/
Режим работы
Предварительная установка
Счет на увеличение
Счет на уменьшение
Хранение
IW- общие; 8 - питание ;
ЮОИЕШ, S00HE136 ,И500ИЕ736,
Ю0ИЕ137, 500ИЕ137, Н500ИЕ137
Рис. 4.41. Микросхемы типа
ИЕ136, ИЕ137
Рис. 4.42. Микросхемы типа
ИЕ160
09
10
11
12
13
14
15
16
17
03
19
20
21
22
13
24
01
02
IA
I0A
НА
I2A
I3A
I4A
ISA
I6A
I7A
IB
IOB
ИВ
I2B
I3B
I4B
I5B
I6B
Т7В
РС&
ZA
гв
08
OS
04
6,7~осТои.ие; 78- питание •,
700ИЕ160, SQOHE160,KSOOHE160,
7ООИЕ760-2, Н1500ИЕ160
программируются по двум входам SI, S2 (см. табл. 4.16). Режим
предварительной установки позволяет загрузить данные,
присутствующие на входах D0...D3. При низких уровнях на входах
S1 и S2 счетчики меняют выходные состояния по
положительному перепаду на тактовом входе С.
В другие моменты (С == 0) можно менять данные на входах
D. После завершения счета на выходе окончания счета ТС
429

Таблица 4.17. Состояния счетчика типа ИЕ136
S1
0
О
0
0
0
0
0
1
0
7
7
7
Вход
S2
О
1
1
1
1
1
1
7
О
0
О
во
1
X
X
X
X
X
X
X
/
X
X
0 X
VI
1
X
X
X
X
X
X
X
/
X
X
X
D2
7
X
X
X
X
X
X
X
О
X
X
X
SJ
0
X
X
X
X
X
X
X
о
X
X
°8Х
X
О
0
0
0
1
1
X
X
0
0
X 0
с
1
1
1
1
1
1
/
/
/
;
7
/
Выход
Q0
1
0
/
0
1
1
J
/
1
0
1
0
V
1
О
О
О
О
0
О
0
1
1
0
О
Q2
1
О
О
О
0
0
О
0
0
О
0
0
Q3
0
1
1
0
0
0
0
0
0
0
О
0
тс
1
1
0
1
1
/
/
/
/
/
/
/
Таблица 4.18. Состояния счетчика типа ИЕ137
Вход
S1
О
0
0
0
О
0
1
О
1
1
1
1
S2
0
1
1
1
/
/
1
О
О
О
О
О
во
О
X
X
X
X
X
X
7
X
X
X
X
m
0
X
X
X
X
X
X
/
X
X
X
X
S2
1
X
X
X
X
X
X
0
X
X
X
X
SJ
1
X
X
X
X
X
X
О
X
X
X
X
i
X
0
0
О
1
1
X
X
О
О
0
О
с
1
/
/
1
0
1
7
1
1
1
1
1
Выход
Q0
0
1
0
1
1
1
1
1
О
1
О
1
Q1
О
О
1
1
1
1
1
/
/
О
О
1
Q2
О
О
О
0
1
Q3
1
1
1
1
7
7
7
О
О
О
О
7
ТС
0
7
7
0
7
7
7
О
7
7
О
7
/
IA
IOA
ПА
I2A
I3A
I4A
ISA
I6A
I7A
18
IOB
ив
I2B
13В
I4B
I5B
I6B
I7B
=2
=2
= 2
=2
=2
-2
=2
=2
=2
ц
I
-2
;
-1
700И£№, 500И£160,К500ИЕ760, К1500ИЕ160,
700H£WO~2
Рис. 4.43. Схема электрическая функциональная
микросхемы типа ИЕ160
устанавливается напряжение низкого уровня. Реверс счета
получается при смене уровней напряжения на входах S1 и S2
на противоположные (см. табл. 4.16). При напряжениях
высокого уровня на входах S1 и S2 счет останавливается.
Максимальная тактовая частота при счете как на увеличение, так
и на уменьшение составляет 125 мГц. Потребляемый
счетчиками ток составляет 165 мА на корпус в каждом варианте.
431

Наибольшее время задержки имеет цепь от входа С до выхода
ТС (4д.р.сР = 10,9 не). Наибольшее время «выдержки» t—7,5 не
требуется между сигналами на входах выбора 5 и тактовым С.
Цоколевка микросхем ИЕ136 и ИЕ137 одинакова.
Условное графическое обозначение представлено на рис. 4.41.
Состояния счетчиков типа ИЕ136 поясняются в табл. 4.17, а типа
ИЕ137 — табл. 4.18. В табл. 4.16 представлены режимы работы
ИС типа ИЕ136 и ИЕ137.
Микросхемы 100ИЕ160, 500ИЕ160, К500ИЕ160, К1500ИЕ160
и 700ИЕ160-2 представляют собой 12-входовую интегральную
схему сложения по модулю 2. Она содержит девять связанных
между собой элементов сложения по модулю 2 с двумя или
тремя входами каждый. Схема предназначена для
формирования сигналов четности (нечетности) двоичных слов до 12
разрядов при построении цепей контроля передачи и
обработки информации в устройствах ЭВМ. Условное графическое
обозначение микросхем 100ИЕ160, 500ИЕ160, К500ИЕ160
К1500ИЕ160 и 700ИЕ160-2 представлено на рис. 4.42, схема
электрическая функциональная — на рис. 4.43.
4.9. Дешифраторы
Дешифраторами называют комбинационные логические
структуры, преобразующие код числа, поступающий на входы,
в управляющий сигнал только на одном из выходов. Таким
образом, дешифратор представляет собой не что иное, как
совокупность схем совпадения, формирующих управляющий
(рабочий) сигнал только на одном из выходов, в то время
как на остальных выходах управляющий сигнал отсутствует.
По этой причине дешифраторы часто называют
избирательными схемами.
Основные электрические параметры дешифраторов ЭСЛ
приведены в табл. 4.19.
Микросхема К1500ИД170 представляет собой
универсальный дешифратор. В зависимости от состояния управляющего
входа S возможны два режима работы: два дешифратора
с двумя входами и четырьмя выходами каждый; один
дешифратор с тремя входами и восемью выходами. В обоих режимах
с помощью дополнительных управляющих входов возможно
формирование выходного слова в прямом или инверсном
виде. Состояния ИС К1500ИД170 для двух режимов приведены
в табл. 4.20. Условное графическое обозначение приведено
на рис. 4.44.
Микросхемы 100ИД164, 500ИД164, К500ИД164 и
700ИД164-2 содержат мультиплексор, который работает как
восьмиканальный селектор данных, присутствующих на его
входах D0...D7. Эти данные поочередно могут появляться на
выходе Q, согласно коду выбора входной линии, поданному
на входы SI, S2 и S3 (см. табл. 4.21). Девятое состояние —
432
л
Таблица 4.19. Основные параметры дешифраторов ЭСЛ
Тип микросхемы
1
11"
в
2
и ВЫ.Х
в
3
' ВХ
мкА
4
1 ВХ
мкА
5
'лот
мА
6
,1.0
'зд. р
НС
7
,0,1
'зд. р
НС
8
"лот
мВт
9
125 6 6 650
125 6 6 650
125 6 6 650
125 6 4 —
125 6 6 650
125 6 6 650
125 6 6 650
125 6 4 —
125 8 8 650
125 8 8 650
125 8 8 650
125 8 4 —
153 3,0 — —
Таблица 4.20. Состояния дешифратора типа ИД170
Состояние
Sл одоб
S = 7r А4 = 1
VA
VB
О
1
1
1
1
л/
в/
X
о
1
о
7
А2
В2
X
О
о
1
/
Прямой выход
W- WA = 0
W-WB=0
40
00
О
1
О
О
О
51
11
О
О
1
О
О
62
22
О
О
0
/
о
73
3d
О
О
о
О
1
Инберсный
выход
W-WA = /
40
00
1
О
f
f
1
Я
п
1
1
о
1
1
62
22
1
/
/
о
1
73
33
/
/
/
/
О
напряжение низкого уровня — появится на выходе Q при
запрете мультиплексирования, когда на вход разрешения
Е0 подан высокий уровень. С помощью вывода Е0 можно
увеличивать число каналов мультиплексора, соединяя вместе
несколько мультиплексоров. Нужную группу каналов включаем
в цепь коммутации, подав на вход Е0 соответствующей
микросхемы низкий уровень. Условное графическое обозначение
ИС ИД164 приведено на рис. 4.45.
100ИД161
500ИД161
К500ИД161
700ИД161-2
100ИД162
500ИД162
К500ИД162
700ИД162-2
100ИД164
500ИД164
К500ИД164
700ИД164-2
К1500ИД170
-1,63
-1,63
-1,63
-1,63
-1,63
-1,63
-1,63
— 1,63
-1,63
— 1,63
-1,63
-1,63
-1,61
-0,98
— 0,98
— 0,98
-0,98
-0,98
— 0,98
-0,98
-0,98
-0,98
-0,98
-0,98
-0,98
-1,035
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
265
265
265
265
265
265
265
265
265
265
265
265
310
15—442
433

12
13
IS
16
20
24
01
17
19
21
22
13
14
A1
hi
A4
VA
Bl
BZ
&
VB
WA
W
WB
S
DC
00
11
22
33
40
51
61
73
02
04
05
03
08
10
/1
8,7~odiyue ; 18-питание ;
К1500ИД170
Рис. 4.44. Микросхема типа
К1500ИД170
Таблица 4.21. Состояния
дешифратора типа ИД164
Входы управления
ЁО
О
О
О
О
О
О
О
0
1
SS
0
О
О
О
1
1
1
1
X
S2
О
О
1
1
О
О
1
1
X
S1
О
1
О
1
q
1
о
1
X
Выход
Q
ВО
Bl
т
ВЗ
£4
D5
В6
В7
О
14
13
12
11
03
04
05
06
07
09
10
02
DU
т
D2
D3
D4
OS
по
07
S1
S2
S3
F0
MX
15
1,16 - одщир.; 8 - питание ;
Ю0ИД1В4, 50ОИД104,
К500ИД164, 700'ИД164 -2
Рис. 4.45. Микросхемы типа
ИД 164
07
09
Н
15
02
ЕЮ
Ell
DO
QO
Q1?
Q2
Q3
Q5»
06
Q7
10
11
12
13
03
04
05
08
f, re-общие ; 8 ~ питание ,-
ЮОИД761, 500 ИД 161,
К500ИД161, 700 ИД 161 -2
Рис. 4.46. Микросхемы типа
ИД161
434
10_ Рис. 4.47. Микросхемы типа
;/ ИД 162
12_
11
03
04
OS
06
1J6 - odluue; 8 - питание ;
ЮОИД162, 500ИД 162,
К500ИД 162, 700ИД162-2
Таблица 4.22. Состояния дешифратора типа ИД161
Входы
Е1~1
0
0
О
0
О
О
О
О
1
X
Е10
О
О
О
0
О
О
О
О
X
;
D2
О
О
О
0
1
7
1
1
X
X
D1
О
0
1
1
0
О
1
7
X
X
во
0
1
О
1
О
1
О
1
X
X
Выходы
QO
0
1
7
1
1
7
7
1
7
7
Q1
1
0
7
1
1
1
1
1
1
7
Q2
7
1
0
1
1
1
1
1
1
1
Q3
1
1
1
0
1
7
1
1
7
1
04
1
1
1
1
0
1
1
1
/
/
Q5
7
7
1
1
1
О
1
1
1
/
Q6
7
7
7
7
1
1
О
7
7
7
07
7
7
7
7
I
1
7
О
7
1
Микросхемы 100ИД161, 100ИД162, К500ИД161, К500ИД162,
500ИД161, 500ИД162, 700ИД161-2 и 700ИД162-2 —
однотипные дешифраторы. Их обозначения приведены на рис. 4.46
и 4.47 соответственно. Они принимают по входам D0...D2
трехразрядное двоичное слово и выдают сигнал по одному из восьми
выходов Q0...Q7. Номер выхода, где есть сигнал, соответствует
десятичному эквиваленту входного кода. Дешифратор ИД161
имеет значащие выходные напряжения низкого уровня (инверс-
07
09
14
15
02
DO
1)1
D2
еТо
eJi
DC
QO
01
Q2
03
04
Q5
06
Q7
435

Таблица 4.23. Состояния дешифратора типа ИД162
Входы
Ё11
0
0
0
0
0
0
0
0
7
X
ею
0
0
0
о
0
0
0
0
X
/
Ю2
0
О
0
0
1
1
7
1
X
X
D1
0
О
1
1
0
0
7
7
X
X
во
0
1
0
7
о
7
О
7
X
X
Выходы
Q0
7
0
0
0
0
0
0
0
0
0
Q1
О
1
0
0
0
0
0
0
0
0
Q2
0
О
1
0
0
0
0
0
0
0
Q3
0
О
0
1
0
0
0
0
0
0
Q4
0
0
0
0
1
0
0
0
0
0
Q5
0
0
0
0
0
7
0
О
0
0
Q6
0
0
0
0
0
0
7
0
О
0
$7
0
о
0
0
0
0
0
7
0
0
ные выходы), у дешифратора ИД 162 — значащие выходные
напряжения высокого уровня (выходы без инверсии). Состояния
входов и выходов этих дешифраторов сведены в табл. 4.22
и табл. 4.23 соответственно. Входы приема трехразрядного
слова имеют положительную логику. Каждый дешифратор
имеет два входа разрешения ЕЮ и Е11. Дешифрация
разрешается при напряжениях низкого уровня на этих входах,
Подав на один из входов напряжение высокого уровня,
запрещаем работу дешифратора, тогда на всех выходах ИД161
появятся напряжения высокого уровня, на выходах ИД162 —
низкого.
4.10. Регистры
Регистрами называются устройства, выполняющие функции
приема, хранения и передачи информации. На регистрах могут
осуществляться операции преобразования информации из
одного вида в другой (последовательного кода в
параллельный и т. п.), а также некоторые логические операции (например,
поразрядное логическое сложение, умножение). Основным
классификационным признаком, по которому различают регистры,
является способ записи информации или входа числа в регистр.
По этому признаку можно выделить регистры трех типов:
параллельные, последовательные, параллельно-последовательные.
436
Таблица 4.24. Основные параметры регистров ЭСЛ
Тип микросхемы
1
•^вых
В
2
и вых
В
3
' вх
мкА
4
/вх
мкА
5
'пот
мА
6
'зд. р
НС
7
/0.1
'зд. р
НС
8
"пот
мВт
9
100ИР141
500ИР141
К500ИР141
К1500ИР141
700ИР141-2
К1500ИР150
К1500ИР151
— 1,63
— 1,63
-1,63
-1,61
-1,63
-1,61
-1,61
-0,98
-0,98
-0,98
-1,035
-0,98
-1,035
- 1,035
0,5
0,5
0,5
0,5
0,5
0,5
0,5
265*
265*
265*
640*
265*
520*
520*
— 126
— 126
— 126
— 238
— 126
— 159
— 198
4,3
4,3
4,3
2,4
4,3
2,6
3,0
4,3
4,3
4,3
2,4
3,3
2,6
3,0
655
655
bbb
—
—
—
—
Основные электрические параметры регистров ЭСЛ
приведены в табл. 4.24.
Микросхемы Ю0ИР141, 500ИР141, К500ИР141 и 700ИР141
содержат 4-разрядный универсальный синхронный регистр.
В регистре содержится четыре двухступенчатых синхронных
триггера, объединенных входными селектирующими и
управляющими комбинационными элементами, которые
предназначены для организации различных режимов работы регистра.
Регистр имеет четыре входа D1...D4 параллельной записи
информации, четыре выхода Q1...Q4 для параллельного съема
информации, два входа переноса DL и DR для приема и выдачи
информации при сдвиге в случае организации
многоразрядного регистра, два входа S1 и S2 управления для выбора
режима- работы и один вход синхронизации С. Регистр может
работать в четырех режимах: параллельный прием и запись
информации (при S1 = S2 =1); сдвиг вправо на один разряд
(при S/ = l, S2 = 0); сдвиг влево на один разряд (при S1 = 0,
S2=l); хранение информации (при S1 = S2 = 0). Прием
информации осуществляется при низком уровне напряжения
синхросигнала, сдвиг и запоминание — при высоком уровне.
Регистр имеет высокое быстродействие, частота сдвига
достигает 150 мГц при использовании коротких по времени
импульсов синхронизации с крутыми фронтами.
Следует отметить, что параметр /вХ для входов 5, 6, 9,
11 13 ИС 100ИР141, 500ИР141 и К500ИР141 составляет
220 мкА, для входа 7 ИС 100ИР141, 500ИР141 и К500ИР141 —
245 мкА, для входа 4 ИС 100ИР141, 500ИР141 и К500ИР141 —
265 мкА. Условное графическое обозначение ИС 100ИР141,
500ИР141 и К500ИР141 представлено на рис. 4.48. Состояния
устройства приведены в табл. 4.25.
Микросхема К1500ИР141 представляет собой 8-разрядный
синхронный регистр. Микросхема содержит восемь
синхронных двухступенчатых D-триггеров, логические схемы управ-
437

Рис. 4.48. Микросхемы типа
ИР141
15
02
03
1,16- общие; 8 - питание;
700 ИР 147, 500 ИР 14/,
К500ИР141, 700ИР141-2
Таблица 4.25. Состояния регистров типа ИР141
Вход
выбора
$1
D
D
1
/
02
О
1
0
1
Режим
радоты
Параллельный прием
Сдвиг вправо
Сдвиг влево
Остановка сдвига
Выходы
Q7
П+1
D1
BR
®2п
&л
&п*1
D2
07п
&*
®2п
03
4 П+1
D3
^
<*п
&П
Q%+1
В4-
03
^ п
DL
<*+п
ления режимами работы и выполнения сдвига информации.
В ней имеется восемь информационных входов D0...D7, восемь
информационных выходов Q0...Q7, два входа управления
режимами работы S1 и S2, вход синхронизации и два входа переноса
из младших разрядов DL в старшие DR. Микросхема может
работать в следующих режимах: прием информации, хранение,
сдвиг влево, сдвиг вправо (см. табл. 4.25). Условное
графическое обозначение ИС Ю500ИР141 приведено на рис. 4.49.
Параметр /вх для входа 4 составляет 265 мкА, для входов
5, 6, 9, 11...13 — 220 мкА, для входов 7, 10 — 245 мкА.
Микросхема К1500ИР150 содержит шесть синхронных
одноступенчатых D-триггеров с управлением и парафазными
выходами. Запись информации производится при низком уровне
сигнала на входах управления С и V, информация сразу
появляется на выходе триггера. Общий сигнал S
устанавливает все триггеры в 1 при любом сочетании других входных
сигналов. Действующий сигнал S — высокий уровень
напряжения.
ю
12
11
09
OS
05
04 ч
10
07
UL
В1
В2
D3
В4
DR
,С
S1
S?
RCo
01
02
03
04
438
01
24
23
22
21
16
15
14
13
п
И
/9
20
BL
ВО
D1
В2
ВЗ
В4
В5
до
В7
BR
'С
67
S2
/?£<>
00
01
02
03
04
05
06
07
02
03
04
05
19
08
09
14
15
16
77
22
23
20
21
6'
В1
D2
D3
04
05
06
С
V
10
TL
Л
11
Л
jo
_09
08
_05
04
03
02
24
01
11
6,7-общие; ю-питание;
И75О0ИР750
Рис. 4.50. Микросхема типа
К1500ИР150
6,7-общие ; 78-питание;
Н1500 ИР 141
Рис. 4.49. Микросхема типа
К1500ИР141
!Z 1
74
15
16
17
22
23
20
21
>S
В1
02
ВЗ
В4
В5
ВС
С
V
13
Параметр /вх для входов
D0...D7 составляет 340 мкА,
для входов С и V — 520 мкА,
для входа S — 450 мкА.
Условное графическое
обозначение ИС К1500ИР150
представлено на рис. 4.50.
Микросхема К1500ИР151
содержит шесть синхронных
двухступенчатых
D-триггеров с управлением и пара-
фазными выходами. ИС
К1500ИР151 является
полным
функционально-логическим аналогом ИС
К1500ИР150. Цоколевка
совпадает. Отличие заключается
в структуре триггеров. В ИС
К.1500ИР151 используются
двухступенчатые триггеры, в
результате чего новая
информация на выходе триггера
появляется после того, как сигнал на входах С или V (или
обоих) устанавливается в высокий уровень. Частота
переключения триггеров достигает 550 мГц.
01,
оз(
05
06
1 12_
10
0Q
08
05
04
03
02
' ?4
07
1,7 -од~щие ; 78 -питание;
К7500ИР757
Рис. 4.51.
К1500ИР151
Микросхема типа
439

Параметр /ёх для входов D1...D6 составляет 225 мкА, для
входов С и V — 520 мкА, для входа 5 — 450 мкА. Условное
графическое обозначение ИС К1500ИР151 приведено на
рис. 4.51.
4.11. Арифметическо-логические схемы
Арифметическо-логические ИС являются неотъемлемой
частью микроэлектронных цифровых вычислительных устройств
и предназначены для выполнения арифметических и
логических операций над числами, представленными в двоичном,
двоично-десятичном и других кодах. Важным
классификационным признаком параллельных сумматоров является
способ организации переноса при суммировании. Различают
сумматоры с последовательным, сквозным и групповым
переносом.
Основные электрические характеристики арифметическо-ло-
гических ИС ЭСЛ приведены в табл. 4.26.
Таблица 4.26. Основные параметры арифметическо-логических И С ЭСЛ
Тип микросхемы
1
11°
и ВЫХ
В
2
£/вых
В
3
'вх
мкА
4
^вх
мкА
5
'лот
мА
6
,1,0
<зд. р.
НС
7
/0,1
<ЗД. р
НС
8
■Рпот
мВт
9
100ИМ180
500ИМ180
К500ИМ180
700ИМ180-2
К1500ИП156
100ИП179
500ИП179
К500ИП179
700ИП179-2
100ИП181
500ИП181
К500ИП181
700ИП181-2
К1500ИП194
— 1,63
-1,63
-1,63
— 1,63
-1,61
— 1,63
— 1,63
— 1,63
— 1,63
-1,63
-1,63
-1,63
— 1,63
— 1,61
0,98
0,98
0,98
0,98
-1,035
-0,98
-0,98
-0,98
— 0,98
-0,98
-0,98
-0,98
— 0,98
— 1,035
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
0,5
350*
350*
350*
350*
340*
550*
550*
550*
550*
245
245
245
245
400*
90
90
90
90
-214
90
90
90
90
145
145
145
145
-277
7
7
7
8
3,8
5,5
5,5
5,5
5,5
П
11
11
11
2,5
7
7
7
3,5
3,8
5,5
5,5
5,5
—
11
11
11
6
2,5
470
470
470
—
—
470
470
470
—
755
755
755
—
—
* Для различных входов параметр имеет разные величины
(пояснения в тексте).
Микросхемы 100ИМ180, 500ИМ180, К500ИМ180 и
700ИМ180-2 содержат 2-разрядный комбинационный сумма-
тор-вычитатель. Условное обозначение ИС и распайка ее
выводов приведены на рис. 4.52. Они имеют входы двух
операндов А1...А2, В1...В2 и переноса Свх, выходы результата
в парафазном коде S, S и выход переноса в следующий раз-
440
Рис. 4.52. Микросхемы типа
15_ ИМ180
02
03
Я
16- оа~щий ; 8 ~ питание;
1QO ИМ 180, 500ИМЮ0,
К500ИМ 180, 700 ИМ 180-2
ряд Свых- Двумя управляющими сигналами W0 и W\ выбираются
четыре следующих режима работы микросхемы: суммирование
операндов А + В (при W0=WI=0); вычитание операндов
А —В (при Ш) = 0, НП = 1); вычитание операндов В—А
(при W0=\, W\=0); инверсное вычитание операндов
0 —Л—В (при Ш)=№1 = 1). На основе ИС ИМ180 строят
быстродействующие арифметические блоки сложения,
вычитания, умножения и деления. Следует отметить, что параметр
/вх для входов 4, 7, 9 и 12 составляет 350 мкА, для входов
5, 6, 10 и 11 — 265 мкА. Состояния ИС поясняются табл. 4.27.
Микросхема К1500ИП156 представляет собой 4-разрядную
схему маскирования с запоминающим регистром. Условное
графическое обозначение ИС приведено на рис. 4.53.
Выходное четырехразрядное слово Q0...Q3 при наличии
разрешения на входах Ш = G2 = 0 является результатом
поразрядного объединения двух четырехразрядных слов АО...A3
и B0...B3. При AM = 1 в зависимости от адреса маски ASj
происходит замена одного, двух или трех разрядов в слове В
на соответствующие разряды слова А, при ВМ = 1 по маске
BSf, происходит та же операция замены разрядов в слове А
на разряды слова В. При одновременном разрешении обеих
операций (АМ=\, ВМ — 1) маска BS-, имеет приоритет перед
маской ASj. В отсутствие разрешения (G = l) на выход
проходит слово В. Входы схемы имеют триггеры-защепки,
управляемые сигналом Е. Следует отметить, что параметр /вх Для
входов АО...A3, B0...B3 составляет 340 мкА, для входов
G, BS, AS, AM и ВМ — 265 мкА. Работа ИС поясняется
табл. 4.28.
Микросхемы 100ИП179, 500ИП179, К500ИП179 и
700ИП179-2 представляют собой секции ускоренного переноса,
которые предназначены для совместной работы с 4-разрядными
БИС-арифметическо-логическими (АЛУ) ИП181. Условное
05
7/
0£
10
04
12 |
т_
00
А?
А2
В1
В2
2С
W0
W1
SM
S1
si i
с
вых
$2
Г
вых
■
441

Таблица 4.27. Состояния ИС типа ИМ180
Режим
pafiombi
Суммирование
Вычитание
Сб/А~в
Вычитание
С^В -А
Вычитание
суммы
С8х~В~А
Wo
1
/
7
1
1
1
1
1
1
7
/
/
/
7
/
;
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
входы
W
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
7
1
7
;
;
0
0
0
0
0
0
0
0
А
0
0
О
0
1
1
1
1
0
0
0
0
1
1
7
1
0
О
0
0
1
1
1
1
0
0
0
0
1
1
!
1
В
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
С8*
0
1
0
1
0
1
0
/
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Выходы
S
0
1
1
0
7
0
0
1
1
0
0
1
0
7
/
0
1
0
0
/..
0
1
1
1
0
1
1
0
1
0
0
1
S
1
0
0
1
0
/
7
0
0
1
1
0
1
0
0
1
0
1
1
0
1
0
0
0
1
0
0
1
О
1
1
0
вых
0
о
0
1
0
1
1
1
0
1
0
0
1
1
О
/
0
1
1
1
0
0
0
7
1
1
0
1
0
1
0
0
442
Г
обозначение ИС приведено на
рис. 4.54. Одна ИС ИП179
принимает признаки переносов с
четырех БИС ИП181, т. е.
объединяет каждые 16 разрядов АЛ У
и формирует сигналы переноса
в 9-й, 17-й, 25-й и другие
разряды. ИС ИП179 позволяет
организовать второй уровень
ускоренного переноса, в
котором каждая ИС ИП179
объединяет 4 микросхемы ИП179
первого уровня ускоренного
переноса, т. е. в 4 разряда АЛУ.
Второй уровень формирует
сигналы ускоренного переноса в
33-й, 65-й и другие разряды
АЛУ. Микросхема ИП179
позволяет значительно ускорить
время выполнения
арифметических операций в
многоразрядных арифметических
устройствах ЭВМ. Она может
использоваться также в качестве гене
ратора функций.
Следует отметить, что
значение параметра 11вх для входов
10, 13 составляет 550 мкА, для
входов 4, 7, 11—350 мкА, для
входов 5, 9—265 мкА, для входа
12—500 мкА, для входа 14—
425 мкА.
Микросхемы 100ИР181, 500ИП181, К500ИП181 и
700ИП181-2 содержат арифметическо-логическое устройство,
по принципу действия аналогичное соответствующим
микросхемам ТТЛ и КМОП. Условное обозначение ИС приведено
на рис. 4.55. Данное АЛУ выполняет 16 арифметических
операций с двумя четырехразрядными словами-операндами
АО...A3 и B0...B3, а также может служить генератором 16
логических функций от этих операндов. Символами SO...S3
обозначены входы выбора логической или арифметической
функции, которую должно выполнять АЛУ. Чтобы АЛУ
выполняло арифметические операции, на вход М надо подать
напряжение низкого уровня. В этом случае разрешаются
внутренние пульсирующие переносы. На вывод Sn (вход сигнала
быстрого переноса) также следует подать низкий уровень. Если
на вход М подано напряжение высокого уровня, АЛУ
генерирует логические функции. Режимы работы АЛУ ИП181
л
0
15_
01
10
л
п
03
16
W
19
21
23
22
17
01
24
АО
А1
А2
A3
ВО
В7
В2
ВЗ
BS0
BS1
AS0
AS1
AM
ВМ
• £
<&1
>&~2
F
Q0
Q1
Q2
Q3
09
08
05
04-
6,7-общие; 18 ~ питание ;
К1500ИП15Б
Рис. 4.53. Микросхемы типа
К1500ИП156
443

Таблица 4.28. Состояния ИС типа ИП156
Состояния 6 л од о в
G~2
X
О
1
1
1
1
1
1
1
1
1
1
1
1
1
г
1
J
1
г
1
1
1
1
г
1
1
X
at
о
X
/
;
/
/
/
;
/
/
;
;
/
/
;
/
/
/
/
/
;
/
/
;
/
;
/
X
вм
X
X
/
;
;
/
;
о
о
О
О
О
О
О
О
О
О
О
О
О
О
О
О
О
О
О
О
X
AM
X
X
;
О
О
О
О
7
1
1
1
О
О
О
О
О
О
О
О
О
0
О
О
о
О
О
О
X
BSO
X
X
X
X
X
X
X
О
1
О
1
1
1
1
О
О
1
О
О
О
О
1
1
1
О
О
О
X
BS1
X
X
X
X
X
X
X
О
О
1
7
1
1
1
1
1
О
О
О
О
О
О
О
О
1
1
1
X
ASO
X
X
X
О
1
О
1
X
X
X
X
О
1
О
1
О
О
О
г
О
1
1
О
1
О
1
1
X
AS?
X
X
X
О
О
1
1
X
X
X
X
1
О
О
О
О
О
О
О
7
7
о
7
7
7
7
7
X
Е
1
7
1
1
1
7
1
7
7
1
7
1
7
/
/
/
7
7
7
/
;
/
7
7
/
7
/
О
Состояния выходов
QO
ВО
ВО
АО
АО
АО
АО
ВО
ВО
ВО
во
АО
АО
АО
АО
во
ВО
ВО
ВО
ВО
ВО
ВО
ВО
ВО
во
ВО
во
ВО
QO
Ri
В1
В7
А7
А7
А7
61
В1
37
В7
А1
А7
В7
А1
А7
А7
А7
В1
В1
В7
61
81
В7
В7
В1
87
37
В1
Q1
02
В2
В2
А2
А2
В2
62
В2
В2
А2
А2
А2
В2
62
А2
В2
А2
А2
В2
В2
В2
82
82
В2
В2
В2
В2
82
02
Q3
ВЗ
ВЗ
A3
ВЗ
ВЗ
ВЗ
ВЗ
A3
A3
A3
A3
ВЗ
ВЗ
63
ВЗ
ВЗ
A3
ВЗ
ВЗ
ВЗ
ВЗ
ВЗ
ВЗ
ВЗ
ВЗ
ВЗ
S3
оз
приведены в табл. 4.29. Генерируемые двоичные слова
выделяются на выводах F0...F3.
Арифметическо-логическое устройство имеет выход сигнала
быстрого переноса Сп + а, а также вспомогательные G- и Р-выхо-
ды генерации переноса и группового распространения перено-
444
и_
74
т
IL=
13
04
07
пя
05
СО
РО
Р1
PZ
РЗ
М
&1
£1
G3
АС
L!
С2
Р
G
ОН
03
75
0?
13
7,1С - Odlaue; 8 - питание;
700 ИЛ 179, ШИП 77$,
К500ИП179, 700ИП179-2
Рис. 4.54. Микросхемы
типа ИП179
Рас. 4.55. Микросхемы типа
ИП181
15
17
14
2!
20
18
79
16
11
10
09
23
22
SO
S1
S2
S3
АО
ВО
А1
в!
А2
В2
A3
R3
М
Р
АЛУ
F0
F1
F2
F3
G
г
Р
02
03
07
06
04
05
08
1,24 -ойщие ; 12 - оитание ■,
100ИЛ787, 500ИП181 ,К5ЖПт,
700ИП187-2
са. Данные выходы требуются для схем АЛУ, работающих
с более длинными словами.
Микросхема К1500ИП194 содержит пять дуплексных
магистральных элементов. Условное обозначение ИС приведено
на рис. 4.56. Каждый элемент состоит из магистрального
передатчика, приемника и управляющего элемента. В каждом
элементе имеется информационный вход А, информационный
выход Q, выход на магистраль Y, общий на все элементы
управляющий вход С и вход подключения токозадающего
резистора R. Основным режимом работы дуплексных
магистральных элементов является одновременный обмен
информацией между элементами, включенными на одну общую
магистраль (шину), которая выполняется как согласованная
с двух сторон линия связи. Указанный режим организуется
путем присоединения магистральных выходов Y двух
элементов на общую шину с выбранным волновым сопротивлением
р и подключения токозадающих резисторов с сопротивлением,
равным р/2, к выводам R элементов. Минимальное волновое
сопротивление магистральной линии связи, на которую могут
работать два встречно включенных дуплексных элемента,
равно 75 Ом. Для работы на более низкое волновое
сопротивление допускается объединять в параллель два или несколько
дуплексных элементов, при этом число обслуживаемых
магистралей уменьшается в соответствующее число раз.
44с

Таблица 4.29. Состояния ИС типа ИП181
Вход выбора
S3
О
0
0
0
О
О
о
О
1
1
7
1
1
1
7
1
S2
О
О
О
О
1
7
1
1
О
О
О
О
1
7
1
7
S1
О
0
1
1
О
О
1
1
0
О
1
1
о
О
7
7
so
0
1
0
1
О
1
О
1
О
7
О
1
О
7
О
7
Логические
функции
(М= 7 )
А
А + в
А + В
1
АВ
В
АВ + АВ
А + В
АВ
АВ + А В
В
А+В
О
АВ
АВ
А
Арифметические
операции
А
А + (АВ)
А + (АВ)
А +А
(А + А)+ О
(А+А) + (АВ)
А+В
А + (А+ В)
(А+В) + 0
А ~ В ~7
(А+В) + АВ
А + (А+В)
-7
(АВ)~7
АВ - 7
А -7
Информационные входы и выходы дуплексных элементов
работают со стандартными сигналами ИС серии К1500. Два
встречно включенных дуплексных элемента могут формировать
на общей шине три уровня сигналов в зависимости от состояния
их входов. Их значения 0; —0,8; — 1,7 В. При высоком
уровне напряжения на информационных входах обоих
элементов устанавливается нулевое напряжение, при низком на
входах обоих элементов вырабатывается —1,7 В, в остальных
двух случаях —0,8 В. При этом на управляющем входе С
должен быть низкий уровень напряжения, при высоком
напряжении на входе С на шине устанавливается нулевое
напряжение. Магистральный приемник в дуплексном элементе устроен
таким образом, что имеется определенный приоритет со
стороны управляющего элемента. Поэтому при равенстве напря-
446
74
15 3
16
17 ,
20
21 ,
22
23
24
01 ,
19
А1
•-R1
А2
:R2
A3
:R3
А4
:R4
AS
',R5
С
F
Y7
Q1
Y2
02'
Y3
/?J<
Y4
Q4<
YS
73
72
17
10
09
08
05
04
03
02
6,1-общие; 78~ питание ;
К1500ИП194
жении на входах приемника
на его выходе
устанавливается высокий уровень
напряжения. Состояния ИС
приведены в табл. 4.30 в режиме
двух встречно включенных
дуплексных элементов. ИС
К1500ИП194 предназначена
для организации
одновременного быстродействующего
дуплексного обмена
информацией между узлами и
блоками ЭВМ по общей шине.
Следует отметить, что
параметр /L для входов 3, 5, 9,
11, 13 составляет 100 мкА,
для входов 14, 16, 20, 22,
24—220 мкА, для входа 19—
400 мкА.
Рис. 4.56. Микросхема типа
К1500ИП194
Таблица
4.30. Состояния ИС типа ИП194
Входы
С
7
7
7
1
А7
7
О
О
7
А2
О
7
О
1
Напряжение
в
-0,8
-0,8
О
-1,7
Выходы
07
о
7
о
1
Q2
1
О
О
1
4.12. Преобразователи уровней
В микросхемах ЭСЛ реализованы элементы преобразования
стандартных ТТЛ сигналов в ЭСЛ сигналы и обратного
преобразования сигналов ЭСЛ-ТТЛ. Преобразователи уровня
предназначены для организации обмена информацией между
устройствами и блоками ЭВМ, построенными на ЭСЛ и
ТТЛ ИС.
Основные электрические параметры преобразователей
уровня ЭСЛ приведены в табл. 4.31.
В микросхемах 100ПУ124, 500ПУ124, К500ПУ124,
447

Таблица 4.31. Основные параметры преобразователей уровня
Тип микросхемы
1
'-'вых
в
2
i/'вых
в
3
' вх
мкА
4
/'вх
мкА
5
'пот
мА
6
/1.0
<зд. р
НС
7
/0,1
•зд. р
НС
8
"пот
мВт
9
ШОПУ 124
500ПУ124
К500ПУ124
700ПУ124-2
100ПУ125
500ПУ125
К500ПУ125
700ПУ125-2
-1,63
-1,63
-1,63
-1,63
0,5
0,5
0,5
0,5
-0,98
-0,98
-0,98
-0,98
2,5
2,5
2,5
2,6
200
200
200
200
115
115
115
115
66
66
66
66
52
52
52
52
6
6
6
6
10
10
10
10
6
6
6
3,9
10
10
10
3,3
343
343
343
—
260
260
260
—
Таблица 4.32. Состояния И С типа ПУ124
Входы
5
1
1
О
О
6
1
О
1
О
7
1
1
7
О
70
/
/
/
0
77
1
1
7
0
Выходы
4
О
/
/
/
2
1
О
О
О
3
о
1
7
;
/
/
0
0
о
72
О
1
7
1
15
7
О
О
О
13
О
1
/
/
14
1
0
О
О
Таблица 4.33. Состояния И С типа ПУ125
Входы
2
О
1
1
О
%
Uon
3
7
О
Uon
и
on
/
О
6
О
1
1
О
Uon
и
on
7
1
О
%
Uon
1
О
IO
О
/
1
О
Ucn
%
11
1
о
Uon
Uon
/
О
74
О
1
1
О
и
on
и
on
15
1
О
Uon
и
on
1
О
Выходы
4
1
о
о
1
1
О
5
1
о
О
1
1
О
72
1
О
О
1
1
О
73
1
О
О
1
1
О
05
0]_
10
/7_
06
АС
ВС
DC
ЕС
F
1
1
•
J
4
<
04
02
03
01
12
15
13
14
9-питание+5,0В',8-питание-5,2В; 9-питание +5,0В; 8-питание-5,2 В;
16 - об~щий ; /6 ~ об~щий ;
100 ПУ124 , 500ПУ124, 100ПУ125, 500ЛУ125,
К500ПУ724, 700ПУ724-2 К500ЛУ125,70077У125-2
Рис. 4.57 Микросхемы типа Рис. 4.58. Микросхемы типа
ПУ124 ПУ125
700ПУ124-2, 100ПУ125, 500ПУ125, К500ПУ125 и 700ПУ125-2
реализованы элементы преобразования стандартных ТТЛ
сигналов в ЭСЛ сигналы и обратного преобразования сигналов
ЭСЛ-ТТЛ. В ИС ПУ124 четыре элемента-транслятора
ТТЛ-ЭСЛ, в ИС ПУ125 четыре элемента транслятора
ЭСЛ-ТТЛ. Для выполнения указанного преобразования в
микросхемах используется второе основное напряжение питания
+ 5,0 В. При подаче на вход ИС ПУ124 низкого уровня ТТЛ
сигнала на прямом выходе ИС формируется низкий, а на
инверсном — высокий уровень ЭСЛ сигнала. На входах ИС
ПУ124 используются входные цепи стандартного ТТЛ элемента.
ИС ПУ124 имеет входной ток при низком входном уровне
напряжения до 3,2 мА, а на общем стробирующем входе
до 12,8 мА.
На входе ИС ПУ125 включен дифференциальный
усилитель, что обеспечивает высокую помехоустойчивость схемы
к синфазным помехам при приеме парафазных сигналов.
Поэтому ИС ПУ125 можно устанавливать по определенным
правилам в устройствах и блоках, построенных на ИС ТТЛ. Меняя
входы дифференциального усилителя, информацию можно
принимать в прямом или инверсном ходе. Источник опорного
напряжения внутри ИС ПУ125 подсоединен не к
дифференциальным усилителям, а к отдельному выводу корпуса, что
позволяет принимать и однофазные сигналы в прямом или
инверсном коде. ИС ПУ125 имеет стандартный ТТЛ выход
с диодами Шоттки, который переключает ток до 20 мА. При
незадействованных входах элемента ПУ125 на его выходе
44У

устанавливается низкий ТТЛ уровень напряжения. Микросхемы
ПУ124 и ПУ125 предназначены для организации обмена
информацией между устройствами и блоками ЭВМ, построенными
на ЭСЛ и ТТЛ ИС.
Варианты состояния ИС ПУ124 и ПУ125 приведены
в табл. 4.32 и 4.33 соответственно. Условное графическое
обозначение ИС ПУ124 и ПУ125 приведено на рис. 4.57 и
рис. 4.58 соответственно.
4.13. Специальные ИС
В разделе специальных микросхем ЭСЛ ИС представлены
двумя микросхемами. Это передатчики, предназначенные для
работы на магистральные линии связи, и шифратор с
приоритетом.
Основные электрические параметры ИС ЭСЛ приведены
в табл. 4.34.
Таблица 4.34. Основные параметры специальных И С
Тип микросхемы
1
11°
ивых
в
2
и'
и БЫХ
В
3
1°
1 вх
мкА
4
' вх
мкА
5
^пот
мА
6
/1.0
'зд. р
НС
7
'зд. р
НС
8
"пот
мВт
9
К1500ВА123 — 2,2 —1,035 0,5 330*
100ИВ165 —1,63 —0,98 0,5 265*
500ИВ165 —1,63 —0,98 0,5 265*
700ИВ165-2 -1,63 -0,98 0,5 245*
-235 2,9 3,9 —
— 140 6 6 650
— 140 6 6 650
— 140 18 6 —
* Для разных входов параметр имеет различное значение
(пояснения в тексте).
В микросхеме К1500ВА123 имеется шесть передатчиков,
предназначенных для работы на магистральные линии связи.
Передатчики ИС К1500ВА123 могут работать на нагрузку
25 Ом, подключенную к источнику напряжением —2 В, что
эквивалентно подключению двух резисторов сопротивлением
50 Ом на разных концах магистральной линии связи.
Условное обозначение К1500ВА123 приведено на рис. 4.59.
Передатчики ИС ВА123 формируют увеличенную амплитуду сигнала
за счет понижения низкого выходного уровня. Вследствие
этого, при использовании источника вспомогательного
электропитания — 2 В, выходные эмиттерные повторители на низком
уровне сигнала закрываются и передатчики переходят в режим
холостого хода. Данный режим позволяет объединять несколько
удаленных друг от друга передатчиков и приемников на одной
магистральной линии связи и без существенных потерь
передавать сигналы по ней. ИС ВА123 применяются для органи-
450
15
14
13
23
22
21
16
17
20
19
1
2
3
4
5
6
АС
ВС
DC
С
F
А!
А2
ВЗ
В4
D5
В6
08
10
12
04
02
24
1,3,5-7,9,11-одщие; 18~ питание
" К1500 В А 123
Рис. 4.59.
ВА123
Микросхема типа
Таблица 4.35.
К1500ВА123
Состояния ИС
Входы
1,2,3,
4,5.6
О
X
1
1
АС
ВС
ВС
X
о
X
/
с
X
о
1
X
Выходы
А1,А2
ВЗ.В4
B5.D6
О
О
/
/
СВР
/*
4\
Pk
03
02
15
14
зации быстродействующего
обмена информацией между
устройствами и блоками,
построенными на субнаносе-
кундных ЭСЛ ИС серии
КД500 по магистральным
линиям связи.
Параметр /L для входов
13...17, 20...23 составляет
230 мкА, для входа 19—
330 мкА. Работа ИС
поясняется табл. 4.35.
Микросхемы 100ИВ165,
500ИВ165 и 700ИВ165-2
представляют собой 8-входо-
вой шифратор с приоритетом.
ИС ИВ 165 содержит
входную комбинационную логику
приоритетов на 8 входов
D0...D7 и 4 одноступенчатых
синхронных триггера на
выходе. Высший приоритет у входа D7. Условное обозначение
ИС приведено на рис. 4.60. Действующим сигналом на
входе является логический 0. ИС ИВ 165 предназначена для
построения цепей приоритета и контроля в устройствах ЭВМ.
На базе ИС ИВ 165 с использованием дополнительных
комбинационных логических микросхем возможно построение
451
116-одщие ; 8 -питание
100 ИВ 165, 500 ИВ 165,
700ИВ 165-2
Рис. 4.60.
ИВ165
Микросхемы типа

Таблица 4.36. Состояния ИС типа ИВ 165
Входы
W
1
О
0
О
О
О
О
О
О
\
D1
X
1
О
0
0
О
О
О
О
\
D2
\
\
/
О
0
0
0
0
0
\
JD3
\
\
\
/
0
0
0
О
0
\
D4
\
\
"V
"V
/
0
0
о
0
"V
DS
"V
"V
л.
■\
\
/
0
о
о
"V
D6
Л_
\
"V
"V
\
\
/
о
о
\
D7
\
\
\
\
\
\
"V
/
О
X
с
о
0
0
0
о
О
0
О
О
г
Выходы
fn+r
О
О
0
О
1
J
г
/
О
uL
2п ,
П+1
О
0
1
г
О
О
1
/
О
2п
4
П + 1
0
1
О
I
0
1
0
/
О
\
р
П+1
7
1
7
7
/
/
/
/
О
р
п
Примечание Г\^~ срез импумьса
функциональных схем приоритета на большее число входов.
Варианты состояний ИС ИВ 165 представлены в табл. 4.36.
Параметр /вх для входа 4 составляет 245 мкА, для входов
5...7, 9...13 — 220 мкА.
Приложения
1,5
т
2,5
Ц5
II Ш
i
^
/Z
i
!'\
щ
%
■■ о,м
ч
/5
7,5
''iflflflfflftlfiftl
20114-1,201.14-2
-р-14
Зона ключа
Ьщщ^^
Рис. П.1
201.14-8] 201.14-9
1,5
5 »-
1 ш и
15
~0,5
i
И
0,3
7,5
Рис. П.2
453

1,5max
Ыгт
W^^fit
2&
I
I
Sx\2,5\ -\Щ
0,59тах(Пвы#одо6}
Ik
II
0,35max
i Ut
\
201.14-10
14
ф-Ф rf if rfi rf if
H//WQ
Щл фi ф ф ф
7
19,2/nax
Ф Ф
Р«с. Я.З
20i.m-j,20ue-e ^
ШММК-Ш
2,5
Ш lii
до
ill lii
4^
4V
/
0
#7
^
4
%
16
НШШ
Рис. ПА
454
1,3
201.16-12,201.15-16
0,85
Щ Ч Ml 41
U t, IJ IU I J I J l J Mr
J I
1
17,5
^
0,5
*bthh$\hfah
Ф-1-4
Зонан/гюча
чщ^тп*
л
7,5
201.16-12 С=0,3
201.16-16 С=021
Рис. П.5
12 mux.
wwttf^
2,5
0,52max(f6St
l/l
озгтах
/max
X
201.16-13
201.16-15
Ф Ф
P«c. //.6
455

w-ww^-w
209.24 -1
Рис. П.7
k
-*■-
к
2,5
238,16-1\ 2J8,/6-2
1,5
МВЙ
Ijl Ijl lp lil IjJ I
^ ■ 17,5
}■<:
|_ I.
^
7,5
bk
h
Рис. П.8
456
259.24-1; 239.24 ~2; 239.24~7; 239.24S ^ $
^ффффф.фффффф^
Зонанлюш
1 31,5 т #
■* , >-
Рис. П.9
1,5тах
Ж
щ hi
ul
/?
.*
ОЗтак
0,59max(8выводов)
д дд д
Л.5"
Зотнлюча
t
Ютак
2101.8-f
Рис. П. 10
457

. i
/1 1
0,36так
ш
-* э«-
\
In
21 О if. 18-f
^ФФФ^^Ф^
Ключ
v? I ^ 1 ' о
22,22тах
Рис. П. И
1,5max
ffflfflfflffl^ifufi^
2106.16-1
£
Зонаклта
щщщ%
2,0/пах
Рис. П.12
458
14 тих
rh ф ф ф, ф ф ф ф Ф Ф Ф
2108.22-1
22
Зона
/ключа
1
ф ф ф L|J Ш Ф~~Ф
27,9тах
12
11
ф—ф—ф
Рис. Я./2,а
>ЩффМММфф
Зонаклта
wwfwwww
14 Рис. П. 14
459

2/23АО-/
Рис. П. 15
Л ' L
if i ^
ф
0,3 Ч
/5
—Z э*-
^&№b№W№W№W
Зона ключа
. №00.20-2
нлюч
ф—гН/rh rfi гр I г|ч rh cfa ф—ф
ф ф ф ф ф [ Ф фГ~ф ф -qr
24,36 max
Рис. П.16
460
Л
Рис. П. 17
Рис. П. 18
461

т/4-5
Рис. П. 19
402 /6-7
^3
Рис. П.20
462
402. /6-2',402. /6-7
э~ъ
а—Тсча
Рис. П.21
402. W-f/
Рис. П.22
463

402.1648
видГ
(повернуто)
J5g q
э
Рис П.23
1
sr
I
<5Г
Ш.Г6-21, 402J6-32,W2./e-23, Ш./5-33, W2.I6-25
I
U .,' ""1 ""'.,
Г "П
1
1
ч
Рис. П.24
№.16-3¥
Рис. П. 24а
*
405.24-1, 405.24-2
4%
КЗ
S3-
X
■ Рис. П 25
16—442
465

М5.2Ч-7
Рис. П.26
4105.14-1 ,Ч105М-2
Рис. П.27
466
iff06. f6-J
i
1'
max
г'о
i
I
_ 6,6max ^
j.
(
■ r
1
Рис. П.28
ВидГ
Рис. П.29
467

1
XDLUZ'O
f
\
1
rj—_
g,8max
4114.24-1
л
|
1
Г 1
1
468
<t'122.40-1
Ц5тах(108ы8одо6) Q,22max
<в!ШШ!ШШ11на1Ш11Ш1ш«ш11пв11В)ш»ш1в»■ la i
Рис. П.ЗЗ
469

4134. 48-2
Рис. П.35
<5f
41520.29-1
Рис. П.34
Л*
12 max
470
Корпус
ног. п-1 в
Н02./4-2В
Н04. 16-IB
H0416-28
НО6. 24-IB
H09. 18-1B
H09.28-/B
H09. 28-2B
H14. 424В
//IB. 48-IB
MM
D
max
8,8
6,78
8,2
8,08
9,48
9,68
9,66
12,3/5
14,50
E
max
6,8
6,78
7,8
7,63
7J8
9,68
9,68
12,315
14,50
Hjf
max
15,20
14,58
16,60
15,58
17,38
17,58
17,68
20,215
22,7
HE
max
15,20
14,58
15,58
15,58
15,8
17,58
17,68
20,215
22,7
A—3,0 MM
e— io мм
GE--Emax +1,0 мм
Gjf-Dmax + 1,0мм
Рис. П.36

АЛФАВИТНО-ЦИФРОВОЙ УКАЗАТЕЛЬ
МИКРОСХЕМ, ПОМЕЩЕННЫХ
В СПРАВОЧНИКЕ
Тип микросхемы
1

Условное
обознач.
и цоко-
левка
стр.
2

Параметры

микросхемы
стр.
3
Тип
и рис
корпуса
стр.
4
1
133АГ1
133АГЗ
133ИВ1
133ИД1
133ИДЗ
133ИД4
133ИД10
133ИД15
133ИД16
133ИЕ2
133ИЕ4
133ИЕ5
133ИЕ6
133ИЕ7
133ИЕ8
133ИЕ14
133ИМ1
133ИМ2
133ИМЗ
133ИП2
133ИПЗ
133ИП4
133ИР1
133ИР13
133ИР17
133КШ
133КП2
133КП5
133КП7
133ЛА1
133ЛА2
133ЛАЗ
133ЛА4
133ЛА6
133ЛА7
133ЛА8
. Микросхемы транзисторно
Н133АГЗ
КМ133ИД1
КМ133ИДЗ
Н133ИЕ2
Н133ИЕ5
К133ИЕ14
Н133ИМ1
Н133ИМ2
Н133ИМЗ
Н133ИР13
КМ133КП5
КМ133КП7
КМ133ЛА1
КМ133ЛА2
Н133ЛА2
КМ133ЛАЗ
Н133ЛАЗ
КМ133ЛА4
Н133ЛА4
КМ133ЛА6
КМ133ЛА7
КМ133ЛА8
Н133ЛА8
-транзи
119
121
228
232
234
235
238
244
244
133
135
137
138
138
142
148
252
253
254
260
262
264
179
191
196
158
160
161
162
48
48
48
48
48
48
48
48
48
48
48
сторной
124
124
231
246
246
246
247
248
248
154
154
154
155
155
155
156
258
258
258
277
277
277
223
224
224
175
175
175
175
49
49
49
50
50
51
51
51
52
52
52
логики
465
465
465
462
465
462
465
465
465
465
465
465
465
462
465
462
465
465
465
462
462
471
467
468
471
471
466
471
466
466
466
466
466
466
466
1 2
133ЛА10
133 ЛАП
133ЛА12
133ЛА15
133ЛД1
133ЛДЗ
133ЛЕ1
133ЛЕЗ
133ЛЕ5
133ЛЕ6
133ЛИ1
133ЛИ5
133ЛЛ1
133ЛН1
133ЛН2
133ЛНЗ
133ЛН5
133ЛП5
133ЛП7
133ЛП8
133ЛП9
133ЛР1
133ЛРЗ
133ЛР4
133ТВ1
133ТВ15
133ТЛ1
133ТЛ2
133ТЛЗ
133ТМ2
133ТМ5
133ТМ7
134ИДЗ
134ИД6
134ИЕ2
134ИЕ5
134ИМ4
134ИМ5
134ИП2
134ИПЗ
134ИП4
134ИР1А
134ИР2
134ИР5
134ИР8
134КП8
134КП9
134 КП10
КМ133ЛА15
КМ133ЛД1
КМ133ЛДЗ
Н133ЛЕ1
Н133ЛИ1
Н133ЛЛ1
Н133ЛН1
КМ133ЛП5
Н133ЛП9
КМ133ЛР1
Н133ЛР1
КМ133ЛРЗ
Н133ЛРЗ
КМ133ЛР4
КМ133ТВ1
Н133ТВ1
КМ133ТВ15
КМ133ТМ2
Н133ТМ2
КР134ИДЗ
К134ИД6
КР134ИЕ2
К134ИЕ5
К134ИМ4
К134ИМ5
КР134ИП2
К134ИПЗ
К134ИП4
К134ИР1А
К134ИР2
К134ИР5
К134ИР8
К134КП8
К134КП9
К134КП10
48
48
48
48
67
67
62
62
62
62
47
47
62
67
67
67
67
81
83
85
67
72
72
72
72
72
114
114
117
91
91
91
108
108
ПО
ПО
234
238
133
137
255
255
260
262
264
179
181
182
183
164
164
161
3
53
53
53
54
70
70
63
63
64
64
54
55
64
68
68
69
69
78
78
78
79
73
73
73
73
73
96
96
97
89
89
89
97
97
98
98
246
247
154
154
258
258
277
277
277
223
223
223
223
176
176
176
Продолжение
4
462
462
462
462
462
462
462
462
465
461
461
461
462
462
465
462
461
461
462
461
461
465
462
461
461
463
461
461
461
461
466
466
466
471
471
471
471
466
471
466
466
466
467
467
457
462
453
461
462
453
453
465
462
461
461
463
461
461
461
461
472
473

Продолжение
Продолжение
1
134ЛА2А
134ЛА2Б
134ЛА8А
134ЛА8Б
134ЛБ1А
134ЛБ1Б
134ЛБ2А
134ЛБ2Б
134ЛПЗ
134ЛР1А
134ЛР1Б
134ЛР2А
134ЛР2Б
134ЛР4А
134ЛР4Б
134СП1
134ТВ1
134ТВ14
134ТМ2А
134ТМ2Б
155АГ1
155АГЗ
155ИВ1
155ИД1
155ИДЗ
155ИД4
155ИД10
155ИЕ1
155ИЕ2
155ИЕ4
155ИЕ5
155ИЕ6
155ИЕ7
155ИЕ8
474
К134ЛА2
КР134ЛА8
К134ЛБ1
К134ЛБ2
КР134ЛПЗ
К134ЛР1
К134ЛР2
КР134ЛР4
К134СП1
К134ТВ1
К134ТВ14
К134ТМ2
К155АГ1
К155АГЗ
КМ155АГЗ
К155ИВ1
К155ИД1
КМ155ИД1
К155ИДЗ
К155ИД4
КМ155ИД4
КМ155ИД8А
КМ155ИД8Б
КМ155ИД9
К155ИД10
К155ИД11
КМ155ИД11
К155ИД12
КМ155ИД12
К155ИД13
КМ155ИД13
К155ИД15
К155ИЕ1
К155ИЕ2
КМ155ИЕ2
К155ИЕ4
КМ155ИЕ4
К155ИЕ5
КМ155ЕИ5
К155ИЕ6
КМ155ИЕ6
К155ИЕ7
КМ155ЕИ7
К155ИЕ8
КМ155ИЕ8
2
48
48
48
48
76
76
76
76
87
72
72
72
72
72
72
272
114
117
108
108
119
121
121
228
232
232
234
235
235
241
241
241
238
241
241
241
241
241
241
244
132
133
133
135
135
137
137
138
138
138
138
142
142
3
49
49
52
52
75
75
75
75
77
73
73
73
73
74
74
279
96
97
97
97
124
124
124
231
246
246
246
246
246
247
247
247
247
248
248
248
248
248
248
248
154
154
154
154
154
154
154
155
155
155
155
155
155
4
461
461
461
461
461
461
461
461
461
461
461
461
461
461
461
463
461
461
461
461
453
456
456
457
456
456
453
453
453
453
456
456
456
453
453
461
461
453
461
461
453
456
461
461
453
453
456
454
456
454
457
456
454
457
457
457
456
456
454
456
454
456
454
456
453
453
454
453
454
453
454
456
454
456
454
456
454
155ИЕ9
155ИМ1
155ИМ2
155ИМЗ
155ИП2
155ИПЗ
155ИП4
155ИР1
155ИР13
155ИР17
155КП1
155КП2
155КП5
155КП7
155ЛА1
155ЛА2
155ЛАЗ
155ЛА4
155ЛА6
155ЛА7
155ЛА8
155ЛА10
155ЛД1
155ЛДЗ
К155ЕИ9
К155ИМ1
КМ155ИМ1
К155ИМ2
КМ155ИМ2
К153ИМЗ
КМ155ИМЗ
К155ИП2
КМ155ИП2
К155ИПЗ
К155ИП4
КМ155ИП4
К155ИР1
КМ155ИР1
К155ИР13
К155ИР15
КР155ИР15
К155ИР17
К155КП1
К155КП2
КМ155КП2
К155КП5
КМ155КП5
К155КП7
КМ155КП7
К155ЛА1
КМ155ЛА1
К155ЛА2
КМ155ЛА2
К155 Л A3
КМ 155 Л A3
К155ЛА4
КМ155ЛА4
К155ЛА6
КМ155ЛА6
К155ЛА7
КМ155ЛА7
К155ЛА8
КМ155ЛА8
К155ЛА10
КМ155ЛА10
К155ЛА11
КМ155ЛА11
К155ЛА12
КМ155ЛА12
К155ЛА13
КМ155ЛА13
К155ЛА18
К155ЛД1
КМ155ЛД1
К155ЛДЗ
КМ155ЛДЗ
145
252
252
253
253
254
254
260
260
262
264
264
179
179
191
193
193
196
158
160
160
161
161
162
162
48
48
48
48
48
48
48
48
48
48
48
48
48
48
48
48
48
48
48
48
48
48
48
67
67
67
67
155
258
258
258
258
258
258
277
277
277
278
278
223
223
224
224
224
224
175
175
175
175
175
176
176
49
49
50
50
50
50
51
51
51
51
52
52
52
52
53
53
53
53
53
53
54
54
54
70
70
70
70
456
453
453
456
453
457
456
453
457
457
457
456
453
456
453
453
453
453
453
453
453
453
453
453
456
453
454
453
454
456
454
453
454
457
456
453
457
456
454
457
457
456
454
453
466
456
454
453
466
453
466
453
466
453
466
453
466
453
466
453
466
466
466
462
462
453
462
462
462
462
453
466
453
466
475

Продолжение
I
Продолжение
155ЛЕ1
155ЛЕ5
155ЛЕ6
155ЛИ1
155ЛИ5
155ЛЛ1
155ЛН1
155ЛНЗ
155ЛН5
155ЛН6
155ЛП5
155ЛП7
155ЛП8
155ЛП10
155ЛП11
155ЛР1
155ЛРЗ
155ЛР4
155ПР6
155TBI
155ТЛ1
155ТЛЗ
155ТМ2
155ТМ5
155ТМ7
476
К155ЛЕ1
КМ155ЛЕ1
К155ЛЕ2
К155 ЛЕЗ
КМ155ЛЕЗ
К155ЛЕ4
К155ЛЕЗ
К155ЛЕ6
К155ЛИ1
КМ155ЛИ1
К155ЛИ5
К155ЛЛ1
КМ155ЛЛ1
К155ЛЛ2
К155ЛН1
КМ155ЛН1
К155ЛН2
К155ЛНЗ
К155ЛН5
К155ЛН6
К155ЛП4
КМ155ЛП4
К155ЛП5
КМ155ЛП5
К155ЛП7
К155ЛП8
КМ155ЛП8
К155ЛП9
КМ155ЛП9
К155ЛП10
К155ЛП11
К155ЛР1
КМ155ЛР1
К155ЛРЗ
КМ155ЛРЗ
К155ЛР4
КМ155ЛР4
К155ПР6
КМ155ПР6
К155ПР7
КМ155ПР7
К155ТВ1
КМ155ТВ1
К155ТВ15
К155ТЛ1
К155ТЛ2
К155ТЛЗ
К155ТМ2
КМ155ТМ2
К155ТМ5
КМ155ТМ5
К155ТМ7
62
62
62
62
62
62
62
62
47
47
47
62
62
62
67
67
67
67
67
67
67
67
81
81
83
85
85
67
67
86
86
72
72
72
72
72
72
269
269
269
269
114
114
117
91
91
91
108
108
ПО
ПО
ПО
63
63
63
63
63
63
64
64
55
55
56
64
64
64
68
68
68
69
69
69
78
78
78
78
78
78
78
79
79
79
79
73
73
73
73
74
74
279
279
279
279
96
96
97
89
89
89
97
97
98
98
98
453
453
453
453
453
453
453
453
453
455
453
453
453
455
455
453
453
453
456
456
453
453
453
453
453
456
453
466
455
453
466
453
453
453
453
466
453
453
466
457
453
466
453
466
453
455
453
466
453
466
453
453
466
453
466
455
455
453
466
453
466
453
466
456
454
456
454
453
466
453
453
453
453
453
466
453
466
456
155ХЛ1
199ЛК1
199 Л КЗ
199ЛК4
199ЛК5
530АП2
530 А ПЗ
530АП4
530ГГ1
530ИД7
530ИД14
530ИЕ10
530ИЕ14
530ИЕ15
530ИЕ16
530ИЕ17
530ИПЗ
530ИП4
530ИП5
530ИР11
530ИР12
530ИР22
530ИР23
530ИР24
530КП2
530КП7
530КП11
530КП14
530КП15
530ЛА1
530ЛА2
530ЛАЗ
530ЛА4
530ЛА9
530ЛА16
530ЛА17
530ЛЕ1
530ЛИЗ
КМ155ТМ7
К155ХЛ1
КМ155ХЛ1
Н530ИД7
Н530ИД14
М530ИК1
М530ИР18
М530ИР19
М530ИР20
М530ИР21
М530КПП
М530ЛА2
М530ЛАЗ
Н530ЛАЗ
М530ЛА4
Н530ЛА9
М530ЛА12
КМ530ЛА12
Н530ЛЕ1
М530ЛИ1
КМ530ЛИ1
КР530ЛИ1
ПО
274
274
80
80
80
80
126
129
129
123
240
243
147
148
148
151
151
275
262
264
267
188
189
200
200
201
203
265
205
207
160
162
165
165
168
48
48
48
48
48
48
48
48
48
48
62
47
47
47
47
98
279
279
77
77
77
77
128
128
128
124
247
248
156
156
156
156
156
279
277
278
278
224
224
224
225
225
225
225
225
225
175
176
176
177
177
49
50
50
50
51
52
53
53
54
54
63
55
55
55
55
456
461
461
461
461
468
468
465
465
465
465
465
468
462
465
465
470
470
464
464
464
464
464
462
462
462
462
462
462
462
462
462
454
456
454
471
471
459
455
455
455
455
455
454
454
471
471
471
454
454
471
454
454
477

Продолжение
530ЛЛ1
530ЛН1
530 Л Н2
530ЛП5
530 Л Р9
530ЛР11
530СП1
530ТВ9
530ТВ10
530ТВ11
530ТЛЗ
530ТМ2
530ТМ8
530ТМ9
М530ЛН1
М530ЛН2
М530ЛП5
М530ЛР9
М530ТВ9
Н530ТВ10
М530ТМ2
Н530ТМ2
Н530ТМ8
Н530ТМ9
К531АП2П
К531АПЗП
К531АП4П
К531ГПП
К531ИД7П
К531ИД14П
К531ИЕ14П
К531ИЕ15П
К531ИЕ16П
К531ИЕ17П
К531ИКШ
К531ИК2П
К531ИПЗП
К531ИП4П
К531ИП5
К531ИР11П
К531ИР12П
К531ИР18П
КМ531ИР18
КР531ИР18
К531ИР19П
КМ531ИР19
КР531ИР19
К531ИР20П
КМ531ИР20
КР531ИР20
К531ИР21П
КМ531ИР21
КР531ИР21
К531ИР22П
К531ИР23П
К531ИР24П
К531КП2П
К531КП7П
К531КП11П
КР531КП12
К531КП14П
62
67
67
81
72
72
272
116
116
116
91
108
108
111
111
126
129
129
123
240
243
148
148
151
151
275
276
262
264
267
188
189
200
200
200
200
200
200
201
201
201
203
203
203
205
205
207
160
162
165
166
165
64
68
68
78
74
74
279
96
96
97
89
97
97
98
99
128
128
128
124
247
248
156
156
156
156
279
279
277
278
278
224
224
224
224
224
225
225
225
225
225
225
225
225
225
225
225
225
175
176
176
176
177
462
462
462
462
462
462
465
465
462
462
462
462
462
465
465
454
454
454
454
471
454
471
471
471
455
460
460
455
455
455
453
453
455
455
457
457
457
455
453
455
455
455
454
456
455
454
456
455
454
456
455
454
456
460
460
460
457
457
457
455
457
478
Продолжение
533 АГЗ
533АПЗ
533АП4
533АП5
533АП6
533ИВ1
533ИДЗ
533ИД4
533ИД5
533ИД6
533ИД7
533ИД10
533ИД19
533ИЕ5
533ИЕ6
533ИЕ7
533ИЕ9
К531КП15П
КР531КП16П
КР531КП18
К531ЛА1П
К531ЛА2П
К531ЛАЗ
К531ЛА4П
К531ЛА7П
К531ЛА9П
К531ЛА12П
К531ЛА13П
К531ЛА16П
К531ЛА17П
К531ЛА19П
К531ЛЕ1П
К531ЛЕ7П
К531ЛИ1П
КМ531ЛИ1
К531ЛИЗП
К531ЛЛ1П
К531ЛН1П
К531ЛН2П
К531ЛП5П
К531ЛР9П
К531ЛР10П
К531ЛР11П
К531СП1П
К531ТВ9П
К531ТВ10П
К531ТВ11П
К531ТЛЗП
К531ТМ2П
К531ТМ8П
К531ТМ9П
К531ХЛ1П
168
165
172
48
48
48
48
48
48
48
48
48
48
48
62
62
47
47
47
62
67
67
81
72
72
72
272
115
116
116
91
108
111
111
274
121
129
129
129
127
228
234
235
237
238
240
238
245
137
138
138
145
177
177
177
49
50
50
51
52
52
53
54
54
54
54
63
64
55
55
55
64
68
68
78
74
74
74
279
96
96
97
89
97
98
99
279
124
128
128
128
128
231
246
246
247
247
247
247
248
155
155
155
155
465
470
470
470
470
465
468
464
464
464
464
468
462
464
464
464
455
455
455
453
453
453
453
453
453
453
453
453
453
453
453
453
453
453
453
453
453
453
453
453
453
453
455
455
453
453
453
453
455
455
455

533ИЕ10
533ИЕ14
533ИЕ15
533ИМ5
533ИМ6
533ИМ7
533ИПЗ
533ИП4
533ИП5
533ИП6
533ИП7
533ИР8
533ИР9
533ИР11А
533ИР16
533ИР22
533ИР23
533ИР25
533ИР26
533ИР27
533ИР28
533ИР32
533КП2
533КП7
533КП11
533КП12
533КП13
533КП14
533КП15
533КП16
533ЛА1
533ЛА2
533ЛАЗ
533ЛА4
533ЛА6
533ЛА7
533ЛА9
533ЛА10
533ЛА12
533ЛА13
533ЛЕ1
533ЛЕ4
533ЛИ1
533ЛИ2
533ЛИЗ
533ЛИ6
533ЛЛ1
533ЛН1
533ЛН2
533ЛПЗ
533ЛП5
533ЛП8
i
Н533ЛА1
Н533ЛА2
Н533ЛАЗ
Н533ЛА4
Ы533ЛА9
Н533ЛЕ4
Н533ЛИ1
Н533ЛИ6
Н533ЛЛ1
Н533ЛН1
2
147
148
148
255
256
257
262
264
267
268
268
183
185
188
194
205
205
209
211
206
213
215
160
162
165
166
167
165
168
165
48
48
48
48
48
48
48
48
48
48
62
62
47
47
47
47
62
67
67
87
81
85
з
156
156
156
258
258
258
277
278
278
278
278
223
223
224
224
225
225
225
225
226
226
226
175
176
176
176
177
177
177
177
49
50
50
51
51
52
52
53
53
54
63
63
55
55
55
56
64
68
69
77
78
79
Продолжение
4
464
461
464
465
465
465
462
461
461
462
465
465
462
468
468
464
464
468
465
464
464
464
464
464
464
464
464
464
461
461
461
462
462
461
461
462
461
462
461
461
461
462
461
461
461
461
461
462
462
462
471
471
471
471
471
471
471
471
480
Продолжение
533ЛР4
533ЛР11
533ЛР13
533СП1
533ТВ6
533ТВ9
533ТЛ2
533ТМ2
533ТМ7
533ТМ8
533ТМ9
533ТР2
Н533ЛР1
Н533ТВ6
К555АГЗ
КМ555АГЗ
К555АПЗ
К555АП4
К555АП5
К555АП6
К555ИВ1
КМ555ИВ1
К555ИВЗ
К555ИД4
КМ555ИД4
К555ИД5
КМ555ИД6
К555ИД7
К555ИД10
КМ555ИД10
К555ИД18
КМ555ИД18
К555ИЕ2
К555ИЕ5
К555ИЕ6
К555ИЕ7
КМ555ИЕ9
К555ИЕ10
КМ555ИЕ10
К555ИЕ13
К555ИЕ14
К555ИЕ15
К555ИЕ18
КМ555ИЕ19
К555ИМ5
К555ИМ6
К555ИМ7
К555ИПЗ
КМ555ИП4
К555ИП5
К555ИП6
КМ555ИП6
К555ИП7
КМ555ИП7
72
72
72
272
115
115
91
108
ПО
111
111
95
121
121
129
129
129
127
228
228
229
235
235
237
238
240
238
238
244
244
133
137
138
138
145
147
147
147
148
148
147
153
255
256
257
262
264
267
268
268
268
268
74
74
74
279
96
96
89
98
98
99
99
99
124
124
128
128
128
128
231
231
231
247
247
247
247
247
247
247
248
248
154
155
155
155
155
156
156
156
156
156
156
156
258
258
258
277
278
278
278
278
278
278
461
461
461
464
462
465
461
461
465
465
465
465
471
471
456
454
460
460
460
460
456
456
456
454
456
454
456
456
454
456
454
453
453
456
456
454
456
454
453
453
453
453
456
457
457
454
453
453
453
453
453
481

Продолжение
К555ИП8
К555ИП9
КМ555ИР8
К555ИР9
КМ555ИР9
К555ИР10
КМ555ИР10
К555ИР11А
КМ555ИР11А
К555ИР15
КМ555ИР15
К555ИР16
К555ИР22
К555ИР23
К555ИР26
КМ555ИР26
К555ИР27
К555ИР30
К555ИР32
КМ555ИР32
К555КП2
К555КП7
К555КП11
К555КП12
К555КП13
К555КП14
К555КП15
КМ555КП15
К555КП16
К555ЛА1
КМ555ЛА1
К555ЛА2
КМ555ЛА2
К555ЛАЗ
КМ555ЛАЗ
К555ЛА4
КМ555ЛА4
К555ЛА6
К555ЛА7
К555ЛА9
КМ555ЛА9
К555ЛА10
К555ЛА12
КМ555ЛА12
К555ЛА13
КМ555ЛА13
К555ЛЕ1
КМ555ЛЕ1
К555ЛЕ4
КМ555ЛЕ4
К555ЛИ1
КМ555ЛИ1
269
183
185
185
185
185
188
188
193
193
194
205
205
211
211
205
214
215
215
160
162
165
166
167
165
168
168
165
48
48
48
48
48
48
48
48
48
48
48
48
48
48
48
48
48
62
62
62
62
47
47
278
278
223
223
223
223
223
224
224
224
224
224
225
225
226
226
226
226
226
226
175
176
176
176
177
177
177
177
177
49
49
50
50
50
50
51
51
51
52
53
53
53
54
54
54
54
63
63
64
64
55
55
456
456
453
456
454
456
454
456
454
456
453
453
460
460
456
454
460
456
456
454
456
456
456
456
456
456
456
454
456
453
453
453
453
453
453
453
453
453
453
453
453
453
453
453
453
45о
453
453
453
453
453
453
482
Продолжение
555ЛИЗ
555 Л Н2
555ЛП5
555ТЛ2
555ТР2
К555ЛИ2
К555ЛИЗ
КМ555ЛИЗ
К555ЛИ4
КМ555ЛИ4
К555ЛИ6
КМ555ЛИ6
К555ЛЛ1
КМ555ЛЛ1
К555ЛН1
КМ555ЛН1
К555ЛН2
К555ЛП5
КМ555ЛП5
К555ЛП8
К555ЛП12
КМ555ЛП12
К555ЛР4
К555ЛРП
КМ555ЛР11
К555ЛР13
КМ555ЛР13
К555СП1
К555ТВ6
К555ТВ9
КМ555ТЛ2
К555ТМ2
КМ555ТМ2
К555ТМ7
КМ555ТМ7
К555ТМ8
КМ555ТМ8
К555ТМ9
КМ555ТМ9
К555ТР2
КМ555ТР2
К599ЛД1
К599ЛК1
К599ЛКЗ
К599ЛК4
К599ЛК5
К599ЛК6
К599ЛК7
К599ЛП1
КР1531ЛА1
КР1531 ЛАЗ
КР1531ЛА4
КР1531ЛЕ1
КР1531ЛИ1
КР1531ЛИЗ
КР1531ЛЛ1
КР1531ЛН1
47
47
47
47
47
47
47
62
62
67
67
67
81
81
85
81
81
72
72
72
72
72
272
115
115
91
108
108
ПО
ПО
111
111
111
111
95
95
67
80
80
80
80
80
80
84
48
48
48
62
47
47
62
67
55
453
55 453 453
55
55
55
56
56
64
64
68
68
453
453
453
453
453
453
453
453
453
69 453 453
78 453 453
78
79
79
79
74
74
74
74
74
279
96
96
453
453
453
453
453
453
453
453
453
456
453
456
89 453 453
98
98
98
98
99
99
99
99
453
453
456
454
456
454
456
454
99 453 456
99
70
77
77
77
77
77
77
77
49
51
51
63
55
55
64
68
454
453
453
453
453
453
453
453
453
453
453
453
453
453
453
453
453
483

Продолжение
1533АПЗ
1533АП4
1533АП5
1533ИДЗ
1533ИД4
1533ИД7
1533ИД17
1533ИЕ6
1533ИЕ7
1533ИЕ9
1533ИЕ10
1533ИЕ11
1533ИЕ18
1533ИПЗ
1533ИП4
1533ИП5
1533ИП6
1533ИП7
1533ИР22
1533ИР23
1533ИР31
1533ИРЗЗ
1533ИР34
1533ИР37
1533ИР38
1533ИР39
1533КП2
1533КП7
1533КП11
1533КП11А
1533КП12
1533КП13
1533КП14
1533КП14А
1533КП15
1533КП16
1533КП17
1533КП18
1533КП19
1533ЛА1
1533 Л А2
1533 ЛАЗ
1533ЛА4
1533ЛА7
1533ЛА8
1533ЛА9
1533ЛЕ1
1533ЛИ1
1533ЛН1
1533ЛН2
1533ЛПЗ
1533ЛП5
КР1533ЛА1
КР1533ЛА2
КР1533ЛАЗ
КР1533ЛН1
129
129
129
234
235
240
138
138
145
147
147
147
262
264
267
268
268
205
205
214
216
217
218
219
221
160
162
165
165
166
167
165
165
168
165
171
172
173
48
48
48
48
48
48
48
62
47
67
67
87
81
128
128
128
246
247
247
248
155
155
155
156
156
156
277
278
278
278
278
225
225
226
226
226
226
226
226
175
176
176
176
177
177
177
177
177
177
177
177
177
49
50
51
51
52
52
53
63
55
68
69
77
78
462
469
469
462
465
462
462
462
462
462
462
462
462
468
462
462
462
462
468
468
469
468
462
468
468
462
462
465
465
465
465 ,
465
465 453
465 453
465 453
465
465
465
462 453
462 453
462 453
462
462
462
462
462
462
462 453
462
462
462
484
1533ЛР4
1533ЛР11
1533ЛР13
1533СП1
1533ТВ15
1533ТМ2
1533ТМ8
1533ТМ9
1533ТР2
561ИЕ8
561ИЕ16
561ИМ1
i
2
72
72
72
272
117
108
111
111
95
2. Микросхемы на КМДП-транз
К176ИД1
К176ИД2
К176ИДЗ
К176ИЕ1
К176ИЕ2
К176ИЕЗ
К176ИЕ4
К176ИЕ5
К176ИЕ12
К176ИЕ13
К176ИЕ18
К176ИРЮДЛ,6
К176КТ1
К176ЛИ1
К176ЛП1
К176ЛП2
К176ЛП4
К176ЛП11
К176ЛП12
К176ЛС1
К176ПУ1
К176ПУ2
К176ПУЗ
К176ПУ5
К176ТМ1
К561ИД1
К561ИЕ8
К561ИЕ9
К561ИЕ10
К561ИЕ11
К561ИЕ14
К561ИЕ15
К561ИЕ16
К561ИЕ19
КА561ИЕ156
К561ИК1
К561ИМ1
К561ИП2
К561ИП5
К561ИР2
К561ИР6
359
359
359
338
338
339
340
340
348
348
355
369
324
313
315
316
316
316
316
317
364
364
364
365
331
359
341
343
346
347
349
352
355
358
352
380
383
385
389
370
372
з
74
74
74
279
97
98
99
99
99
исторах
358
358
358
335
335
335
335
335
336
336
337
368
321
307
308
308
308
308
309
309
363
363
363
363
326
358
335
335
335
336
336
336
337
337
336
378
378
378
379
367
367
Продолжение
4
462
462
462
464
462
462
462
468
4Sf
456
456
456
456
456
456
453
456
453
453
453
456
456
456
453
453
453
453
453
453
453
453
453
453
466
456
456
453
456
456
456
456
456
456
466
456
456
466
456
456
456
456
456
457
485

СлСЛСЛСЛСЛСЛСЛСЛСЛСЛСЛСЛСЛСЛСлСЛСЛСЛСЛСЛСЛСлСЛСЛСЛСЛ
SS^^^TJ^^xiaaaaa^^mfflmmmmtafcataJ^
a
>>
OO -Я
S S
СЛ СЛ
Оз Оз
4^ *.
P^ /^
aa
Ю —
III
спел ел
Оз Оз Оз
4*. >£> 4^
SSS
"0 ТЗ "0
ЮО)Ю
III
Сл Сл СЛ
Оз CX> Oi
4^ 4^ 4^
SSS
asa
*.WK)
S
СЛ
Ol
4^
S
•*!
SSS
СЛ Сл Сл
4^ 4^ 4^
m mm
—■ —■ —■
s
СЛ
оз
4^
s
fca
СПСЛ СЛСЛСПСЛСЛСЛСПСЛСЛСПСЛСЛСПСЛСЛСЛСЛСЛСЛСЛСЛСЛ
ОзазазазазазазазазазазазазазазазазазазазазазазОЗ
HHHHHoaSSSSSSSSiaSS^^^sss
^S^^ro>e<naassmmm>>>HaaT3T3^
- - l(0«(0tDC0CnW>-O0)K55-slcJ>W^O!I>0ia)WKl- coco.— С^СОазС7>СЛ4^ЬОГОЬО — — ~4^COtOOi*».4».
СОЮСХ>аз4^*.КЭО'
COOJCOOJWWWOJWCOWWCOCOWWWWW^
— — оооооооо^^^сосг>сососоотс»да^чйототслетс»да . — оооо--д
азазазазазазазазазазазазазазазез спспспспспспоспспфсяа)
СЛСЛСЛСЛСЛСЛСЛСЛ" —СЛСЛСЛСЛСЛСЮ СЛСЛСЮСЛСЛСЛСЛСЛСЛСЛСЛСЛ
4*. 4=-
СЛ СЛ
со со
£
етслслслслететслслслслслслетслетс^слетсэтслететсл
ооооооооооо
ооооооооооо
SSSSSSSSSSS
2 S a •§; m m mtatjja ю
^оо^тЭ^^азазаз1^
сл^слсл^слслсл^^^слслслслслслслслслспслслслслсл
Фа>азс^с>сх>азазс25с25азсх>с>сх>сх>с25азазсх>с>азсх>а10>а>сх>
^ннчччпааааа^^^^^^^
.— ^ со to ■— ~ - oo-si en *■ - to — — fo to S — оз сл — сооо-^ы
s2
E 4
2 —
S
СЛСЛСЛСЛСЛСЛСЛСЛСЛСЛСЛСЛСЛ
азстзслозозазазазазазазстзаз
a^3biiaia^Pc:sSSSS>
=<Ssm>riST] mmtata^i
^IO--tOWW-tOM^S-
О СЛ —' О
SSS
сл сл сл
Оз Оз Оз
4^ 4^ 4^
ЧЧЧ
sss
143 СО КЗ
SS
сл сл
аз аз
4^ 4^
нп
03>
1— и—
S
сл
U)
4^
a
<=<
ф-
s
сл
аз
4^
1э
П
к>
сл сл сл сл сл сл
аз аз аз аз сх> сх>
4i. 4^ 4^ 4*- 4^- 4^
»~Ч >»«Ч >»«Ч >»«Ч >-«3 »*вЗ
SS S mm m
ЮЮ--ОШ
S S S S
СЛ СЛ СЛ СЛ
аз аз аз аз
4^ Ji. 4^ 4^
ia^ia^
>>>ч
со 00 -vj СО
COjtlt4tiofefefecofeS§^^^WWWKK^^^^^W^WWWWWWWW
Свс^сл~сососо4^ся4^~"сослсозд^о~4^со^азазю^оаз4^сок)'- to to — азазслсл^сп-^азазслсоююю > — £.
СО^^^ЮСоЙЙЙЙЙ^ёййЙКЙККЙ^^^^
и^сосо^^-^и-—-оо^^с»оососо^^азазс^5сг>сосососомспсосос»
-vJOOOOOOOOOCOCOCOO
стзазазстзазазазазазазаз
tOCntOtOtOtOtOtOtOtOtO
азст>азазазазазазазазазазазазазазазазаза>а>СТ1азазазаз
сл сл сл •— —■ сл сл —■— сл сл сл сл >— ■— —..— сл>——■—'•—>—>—►— —
4*.ф-»Ь.4^4^4^4^>*».4Ь.ф-Ф-^4^
слслслслслслслслслслслспсл
азсососососоазазаза>азаза>
С
о
о

Продолжение
2 3 4
100ЛЕ106
100ЛЕ111
100ЛЕ211
100ЛКН7
100ЛК121
100ЛЛП0
100ЛЛ210
100ЛМЮ1
100ЛМЮ2
100ЛМЮ5
100ЛМ109
100ЛП107
100ЛП115
100ЛП116
100ЛП128
100ЛП129
100ЛП216
100ЛСП8
100ЛСП9
100ПУ124
100ТВ135
100ТМ130
100ТМ131
100ТМ133
100ТМ134
100ТМ173
100ТМ231
500ИВ165
500ИД161
500ИД162
500ИД164
500ИЕ136
500ИЕ137
500ИЕ160
500ИМ180
500ИП179
500ИП181
500ИР141
500ЛЕ106
500ЛЕ111
500ЛЕ211
500ЛКП7
500ЛК121
500ЛЛП0
500ЛЛ210
500ЛМ101
500ЛМЮ2
500ЛМ105
500ЛМ109
500ЛП107
К500ИД161
К500ИД162
К500ИД164
К500ИЕ136
К500ИЕ137
К500ИЕ160
К500ИМ180
К500ИП179
К500ИП181
К500ИР141
К500ЛЕ106
К500ЛЕ111
К500ЛЕ123
К500ЛКП7
К500ЛК121
К500ЛЛ110
К500ЛЛ210
К500ЛМ101
К500ЛМ102
К500ЛМ105
К500ЛМ109
К500ЛП107
К500ЛП114
408
408
408
408
409
409
409
409
410
410
410
411
412
413
413
413
413
414
414
449
422
422
423
426
426
427
423
451
434
435
434
429
429
429
441
445
445
438
408
408
408
408
408
409
409
409
409
409
410
410
411
412
405
405
405
405
405
405
405
405
405
405
405
406
406
406
406
406
406
406
406
448
421
421
421
421
421
421
421
450
433
433
433
428
428
428
440
440
440
437
405
405
405
405
405
405
405
405
405
405
405
405
406
406
462
462
462
462
462
462
462
462
462
462
462
462
462
462
462
462
462
462
462
462
462
462
462
462
462
462
462
456
456
456
456
456
456
456
456
456
457
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
457
456
456
456
456
456
456
456
456
456
456
456
456
456
456
488
Продолжение
1 2 3 4
500ЛП115
500ЛП116
500ЛП128
500ЛП129
500ЛП216
500ЛС118
500ЛС119
500ПУ124
500ПУ125
500ТМ130
500ТМ131
500ТМ133
500ТМ134
500ТМ173
500ТМ231
700ИВ165-2
700ИД161-2
700ИД162-2
700ИД164-2
700ИЕ160-2
700ИМ180-2
700ИП179-2
700ИП181-2
700ИР141-2
700ЛЕ106-2
700ЛЕ111-2
700ЛЕ211-2
700ЛКП7-2
700ЛК121-2
700ЛЛ110-2
700ЛЛ210-2
700ЛМ101-2
700ЛМ102-2
700ЛМ105-2
700ЛМ109-2
700ЛП107-2
700ЛП115-2
700ЛП116-2
700ЛП128-2
700ЛП129-2
700ЛП216-2
700ЛС118-2
700ЛС119-2
700ПУ124-2
700ПУ125-2
700ТМ130-2
700ТМ131-2
700ТМ133-2
700ТМ134-2
700ТМ173-2
700ТМ231-2
К500ЛП115
К500ЛП116
К500ЛП128
К500ЛП129
К500ЛП216
К500ПУ124
К500ПУ125
К500ТВ135
К500ТМ130
К500ТМ131
К500ТМ133
К500ТМ134
К500ТМ173
К500ТМ231
412
413
413
413
413
414
414
449
449
422
422
423
426
426
427
423
451
434
435
434
429
441
445
445
438
408
408
408
408
409
409
409
409
409
410
410
411
412
413
413
413
413
414
414
449
449
422
423
426
426
427
423
406
406
406
406
406
406
406
448
448
421
421
421
421
421
421
421
450
433
433
433
428
440
440
440
437
405
405
405
405
405
405
405
405
405
405
406
406
406
406
406
406
406
406
406
448
448
421
421
421
421
421
421
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
456
489

Продолжение
l 2 3 4
К1500ВА123
К1500ИД170
К1500ИЕ160
К1500ИП156
К1500ИП194
К1500ИР141
К1500ИР150
К1500ИР151
К1500ЛКП7
К1500ЛКП8
К1500ЛМ102
К1500ЛП107
К1500ЛП112
К1500КП155
К1500КП163
К1500КП164
К1500КШ71
К1500ТМ130
К1500ТМ131
451
434
429
443
447
439
439
439
408
408
409
411
412
416
418
418
419
423
423
450
433
428
440
440
437
437
437
405
405
405
406
406
416
416
416
416
421
421
468
468
468
468
468
468
468
468
468
468
468
468
468
46в
468
468
468
468
468
Использованная литература
/ Аналоговые и цифровые интегральные микросхемы/Под ред. С. В.
Якубовского.— М.: Радио и связь, 1984.
Иванов В. И. и др. Полупроводниковые оптоэлектронные приборы:
' Справ.— М.: Энергоатомиздат, 1989.
Импульсные устройства РЭТ/Под ред. Е. А. Десницкого.—Мн.'
ВИЗРУ. 1984.
i Интегральные микросхемы: Справ./Б. В. Тарабанин, Л. Ф. Лукин,
Ю. Н. Смирнов и др..; Под ред. Б. В. Тара^рина.— М.: Радио
и связь, 1984.
; Кононов Б. А. Применение нелинейной ОС для устранения насыщения
полупроводниковых триодов в импульсных схемах //Радиотехника
и электроника. 1957. № 10. С. 1253.
Ланцов А. Л., Зворыкин Л. Н. Осипов И. Ф. Цифровые устройства
на комплементарных МДП интегральных микросхемах.— М.: Радио
и связь, 1983.
Микропроцессоры: Справ, пособие для разработчиков судовой РЭА
/Г. Г. Гришин, А. А. Мошков, О. В. Ольшанский, Ю. А. Овечкин
2-е изд., стереотип.— Л.: Судостроение, 1988.
Полупроводниковые БИС запоминающих устройств: Справ./В. В.
Баранов, Н. В. Бекин, А. Ю. Гордонов и др.; Под ред. А. Ю. Гордонова
и Ю. Н. Дьякова.— М.: Радио и связь, 1986.
5 Скарлетт Дж. Транзисторно-транзисторные логические интегральные
схемы и их применение/Пер. с англ.: В. Л. Левина, Л С. Ходоша;
Под ред. Б. И. Ермолаева.— М. Мир, 1974.
Jt Шагурин И. И. Транзисторно-транзисторные логические схемы.—
М.: Сов. радио, 1974.
{ Шило В. Л. Популярные цифровые микросхемы: Справ.— Челябинск-
Металлургия, 1988.

ОГЛАВЛЕНИЕ
Предисловие . 3
Глава 1.
ОБЩИЕ СВЕДЕНИЯ О ЦИФРОВЫХ
МИКРОСХЕМАХ 4
1.1. Классификация и система условных обозначений цифровых
микросхем ........... . 4
1.2. Корпуса цифровых интегральных микросхем ...... , . . _ 8
1.3. Параметры цифровых интегральных микросхем . . . . .18
Глава 2.
ЦИФРОВЫЕ МИКРОСХЕМЫ ТРАНЗИСТОРНО-
ТРАНЗИСТОРНОЙ ЛОГИКИ (ТТЛ) „ » „ ,21
2.1. Основы схемотехники элементов ТТЛ „....--.«-..____ 23
2.2. Стандартные серии ТТЛ . - - — — _^.. ----_._ _27
2.3. Функциональный ряд ИС ТТЛ __....___. - . 31
2.4. Логические элементы . _ „ ь _,».„, . , .. - • - 45
2.5. Триггеры ......-_.. - - - — . .„ 91
2.5.1 /?5-триггеры ___.._ , ,~ . - _ „ . .93
2.5.2. D-триггеры " " " ' ,\ "_ „ . ,. „ , . _ \~. - . 104
2.5.3. //(-триггеры"^ "„_" ! . , - - - ' . -112
2.6. Мультивибраторы ,. - - - ■ 118
2.7. Буферные элементы „,..,...— - - - —.,125
2.8. Счетчики ■ • ^ *. ~ • - -*- - - - - - — _ _ - 130
2.9. Мультиплексоры „__------- - - - _ - . ,157
2.10. Регистры ._,.!_-_ . - . . _ ..174
2.11 Шифраторы и дешифраторы ^ _ _ . _ . 227
2.12. Сумматоры ..,-..._. „. . . _ _"249
2.13. Узлы вычислительных устройств ^ _ , - - - . 259
2.14 Применение микросхем ТТЛ ' . . 280
2.14.1. Практические схемы генераторов импульсов на
логических элементах ТТЛ . . 280
2.14.2. Применение элементов «исключающее ИЛИ» . . 283
Глава 3.
ЦИФРОВЫЕ МИКРОСХЕМЫ НА КМДП-ТРАН-
ЗИСТОРАХ. . . .. 287
3.1 Общие сведения о полевых транзисторах _ - , . 287
3.2 Основные электрические параметры КМДП ИС ., _ _ __ 296
3.3. Функциональный ряд КМДП ИС . 301
3.4. Логические элементы . . - 305
3.5. Ключи и мультиплексоры ... . _ 319
3.6. Триггеры 04 .. , _ . .. -325
3.7 Счетчики импульсов - _ _ _ 334
3.8. Дешифраторы _..„... , ... 357
3.9. Преобразователи уровней 362
3 10 Сдвигающие регистры . .. .. 366
492
3.11. Арифметическо-логические схемы . . • , 377
3.12. Прочие интегральные КМДП схемы - , . 392
Глава 4.
ЦИФРОВЫЕ МИКРОСХЕМЫ ЭМИТТЕРНО-СВЯ-
ЗАННОЙ ЛОГИКИ , ~ - - .... 397
4.1. Общие сведения об ЭСЛ ИС „„_ ..»,... . _ - - 397
4.2. Электрические схемы и принцип работы логических элементов . 398
4.3. Типовые характеристики и параметры ЭСЛ микросхем . . . 401
4.4. Электрические параметры ЭСЛ ИС ^ ^ - - _ . . ... 403
4.5. Логические элементы _.,,____..__ 404
4.6. Мультиплексоры _.„.._..--.. . . . 415
4.7 Триггеры . - „ , _.<--_ 420
4.8. Счетчики ,....___.- — --*---■-.-,. . . , 428
4.9. Дешифраторы .__.„„-__... ,- - *■ — ,432
4.10. Регистры _ _ „ _ ...„_..,.. 436
4.11. Арифметическо-логические схемы ^_ , . . . 440
4.12. Преобразователи уровней .__ . _ "____ . . 447
4.13. Специальные ИС _ _'. _ ____ _ 450
Приложения . . ....... » , _ - - — _. . ,. . 453
Алфавитно-цифровой укаватель микросхем,. .„....»»►--.. 472
Использованная литература „.__ ._._«.._. 491

Цифровые интегральные микросхемы:
Ц 75 Справ./М. И. Богданович, И. Н. Грель,
В. А. Прохоренко, В. В. Шалимо.— Мн.:
Беларусь, 1991.—493 с: ил.
ISBN 5-338-00501-8.
Рассмотрены основы схемотехники трех основных типов
цифровых интегральных микросхем: транзисторно-транзисторной логики,
логики на КМДП-транзисторах и эмиттерно связанной логики.
Приведены основные параметры, конструктивные особенности, структурные
схемы, условные обозначения и цоколевка наиболее распространенных
серий этих микросхем малого и среднего уровней интеграции.
Для инженерно-технических работников, занимающихся разработкой,
эксплуатацией и ремонтом радиоэлектронной аппаратуры, а также для
радиолюбителей.
2302030700—138
ц 68—90 ББК 32.844.1я2
М 301(03)—91
Справочное издание
Богданович Михаил Иосифович
Грель Иван Николаевич
Прохоренко Владимир Александрович
Шалимо Виктор Владимирович
ЦИФРОВЫЕ
ИНТЕГРАЛЬНЫЕ МИКРОСХЕМЫ
Справочник
Редактор Л. А. Сословский
Художник Ю. С. Сергачев
Художественный редактор О. В. Кузьмичева
Технический редактор И. П. Кастецкая
Корректоры Л. Ф. Лихадиевская, Г Б. Красовская, Г К- Пискунова
И Б № 3977
Сдано в набор 28.05.90. Подп. в печ. 12.07.91. Формат 84Х Ю8'/з2. Бу
мага тип. № 2. Гарнитура обыкновенная новая. Высокая печать с ФПФ
Усл. печ. л 26,04. Усл. кр.-отт 26,04. Уч.-изд. л. 26,29. Тираж ПО 000 экз.
Зак. 442. Цена 2 р. 30 к.
Ордена Дружбы народов издательство «Беларусь» Государственного
комитета БССР по печати. 220600, Минск, проспект Машерова, 1)
Минский ордена Трудового Красного Знамени полиграфкомбинат
МППО им Я. Коласа 220005, Минск, Красная, 23