Author: Шахнов В.А.   Васенков А.А.   Борисов В.С.   Малашевич Б.М.  

Tags: компьютерные технологии   электротехника   вычислительная техника   микропроцессоры   справочник   микропроцессорная техника   интегральные микросхемы  

Year: 1982

Similar

Микропроцессоры. Выпуск 1. Архитектура и её оценка

Микропроцессоры - Основы построения микро-ЭВМ

МРБ 1110. Микропроцессоры в бытовой технике

Микропроцессоры и микроэвм в системах автоматического управления

Text 
                    ►.'
МАССОВАЯ БИБЛИОТЕКА ИНЖЕНЕРА
ЭЩ:КТРОНИКА
МИКРОПРОЦЕССОРНЫЕ
КОМПЛЕКТЫ
ИНТЕГРАЛЬНЫХ СХЕМ
СОСТАВ И. СТРУКТУРА
СПРАВОЧНИК
ПодредакциейА.А.Васен1<ова,В.А.Шахнова
,МQС:КВА «РАДИО И СВЯЗЬ», 1982


ББК 32.97
М59
УДК 681 .3 .02:621.3 .049.771.14
М59
Микропроцессорные комплекты интегральных -:- - "\-- -
схем: Состав и структура: Справочни11):/ В. С. Бори- •
сов, А. А. Васенков, Б . М.- Малашевич и др.; Под
ред. А. А. Васенкова, В. А. Шахнова. __: М. : Радио
и связь, 1982. -
192 с. ил. - (Массовая б-ка инже-
нера «Электроника»).
•
55 к.
Рассмотрены ,состав ми,кμопр·оце-ссорно,го ·компле.кта интеграль•
ных схем (МПК: ИС) и особенности с1·рукту;.,ы микропроце,ссора.
Дан анализ ст руктур • выпускаемых :промышлен,1юстыо J\Ш:К ИС,
приведены их основные П•а1рам,етры и примерЬt вычислительных
у,ст,ройств с использованием МЛК: ИС.
Сп.равочник предназначен для ,инженеров, занимающ,вхся ,раз м
раб_от,кой и ,прнмен·ением мик,ропроцессоров.
2405000000-058 53
М 046(01 )-82
-
32
РЕДАКЦИОННАЯ КОЛЛЕГИЯ:
ББК 32.97
6Ф2.1
В . М. Пролейко (от;в , редактор), В . М. Вальков, Б. Ф. Вы­
соцкий, Г. Г. Горбунова, В. И . Иванов, В. И. Котиков,
И. В. Лебедев, Э. А. Лукин, Ю. Р. Носов, В. И. Стафеев,
В. -Н. Сретенский (зам . отв. редактора), Ю. Б. Степанов ,
В. А. Шахнов.
РЕ ЦЕН 3 Е Н ТЫ: доктора техн. наук А. Г. АJiексенко, ,
!Б. Н. Файзулаещ
Реда кция Jштературы по электронной техню{е
© Издательство «Р11дио lj: связь», 198~


Предисловие •
Достижения в области микроэлектроники позволили
создать новый класс изделий вычислительной техники­
микропроцессоры. Отечественной электронной промыш­
ленностью выпускается несколько типов ми.кропроцес­
сорных комплектов интегральных схем различной сте­
пени сложности. Причем в области разработки этого
нового типа больших интегральных схем (БИС) отече­
ственная промышленность, в отличие от зарубежных
фирм, вела разрабоп<у и выпуск микропроцессоров, ос­
новываясь на долгосрочной комплексно-целевой про­
грамме, учитывающей все аспекты разработюr, произ­
водства и применения микропроцессоров [ 14]. В резуль­
тате разработан-ы и успешно применяются комплекты
микропроцессорных БИС, из которых можно выбрать
конкретный микропроцессор, оптимальный для тех или
иных областей применения. Большой вклад в создание
и .развитие отечественных микропроцессоров внесли то­
варищи П . П. Гойденко, В. Ф. Зубашич, Э. Е. Иванов,
А. Р. Назарьян, Б . Л. Толстых, О. В. Филатов и другие.
Особое место среди приведенных в юшге комплектов
микропроцессорных БИС занимает серия U83-К:1883,
являющаяся результатом совместной разработки специ­
алистов Советского Союза и ГДР. Разработка этого
комплекта впервые в мировой ттра~<тике продемонстри­
ровала эффективность совместных усилий коллективов
специалистов двух стран в разработке таких сложных
изделий микроэлектроники, как мш<'ропроцессорньrе
БИС.
Предлагаемый вниманию читателя справочник пре­
следует две взаимосвязанные цели. Во-первых, дать по­
требителям информацию об основных характеристиках
выпускаемых промышленностью комплектах микропро •
цессорных БИС, что облегчит использование их в кон­
кретной аппаратуре. Во-вторых, дать возможность как
потребителям, так и разработчикам микропроцессоров
ознакомиться с особенностями структуры и взаимодейст-
3


вия основных узлов микропроцессорных БИС - средств
вычислительной техники в микроэлектронном исполне­
нии.
Ограниченный· объем книги не позволил привести
пС>лные данные о математическом обеспечении микро­
процессорных комплектов БИС. Не приведены также
рекомендации по использqванию их в аппаратуре. Эти
сведения читатель может почерпнуть из опубликован­
ных работ и технической документации на ту или ину~о
серию микропроцессорных БИС.
Авторы благодарны товарищам А. И. Березенко,
В. П. Болдыреву, М. П. Гальперину, Х. Гиблеру,
В. Л . Дшхуняну, Э. П. Калошкину, А. В . Кобылинско ­
му, М. Лауэрманну, Ю. В. Хорошкову, М. Ф. Полика ­
нову, И. Л. Талову, Ю. В. Терехову, В. П. Цветову, без
активной помощи и участия которых книга не смогла
бы быть подготовленной к печати. Авторы признатель­
ны также рецензентам докторам технических наук
А. Г. Алексенrю и Б. Н. Файзулаеву, чьи замечания спо-
собствовали улучшению качества книги.
.
Авторы будут благодарны за все замечания, кото­
рые сочтут необходимым сделать читатели этой книги .
Пожелания и замечания просьба направлять по адресу:
Москва, Главпочтамт, а/я 693, изд-во «Радио и связь».


Список основных сокращений
(
А- адрес
АК - а'kкумулятор
АЛУ - арифметик6-
логическое устройст­
во
Б-блок
БЛ - блокировка
БМК - база микро­
команды
БМУ - блок местно ­
го у,правления
БРГ - блок регист -
ров
БФ-буфер
ЕД-выдача
ВЗ-возврат
ВМ -выбор микро­
схемы
ВХ - вход
ВЫХ-выход
гt - готовность .
Д-данные
ДШ - дешифратор
3-.запрос
ЗН--знак
ЗП-за;пись
ЗХ-захват
К-код
КН-канал
КСТ- ·константа
КТ - контроль
Л С - логическое
сложение
ЛУ - лолическое
умножение
М - ,мультип.лек­
сор
МК - МИКрОКО'МаН­
да
МП -микропроцес­
сор
МПК ИС-микропроцес­
сорный 1ком.плект ин­
тегральных схем
МР - микропро­
грамма
МС -,маскирование
ОБ-обмен
ОБР - обращение
ОЖ (ЖД) - ожидание
ОП-операция
ОТВ-ответ
ОСТ - останов
ОШ-ошибка
П - подтвержде­
ние
ПД - прямой дос ­
туrп
ПЛН -параллель-
ный интерфейс
ПМ-прием .
ПН-признак
ПР - ~прерывание
ПС-перенос
пен- последова­
тельный интерфейс
ПСК-луск
ПТ - приоритет
ПЧ - передача
Р- разрешение
Р, РГ-регистр
РЖ-режим
РГМК- регистр мик­
рокоманд
5


Pk - регистр ко­
манд
РОН - регистр об­
щего назначения
С - синхрониза ­
ция
СБР-сброс
СД-сдвиг
СМ - сумматор
СН - состояние
СП - сопровожде-
ние
СР - сравнение
• СТ - счетчик
СТР-строб
СХ-схема
Т-триггер
ТА - текущий ад­
рес
tи -1'актовыf~ им­
пульс
У - ушравление
.
УВВ -устройство
ввода - вывода
УЛ-условие
УР-уровень
УС-усилитель
УСТ -установ,ка
Ф-флажок
ЦПЭ - центральный
процессорный эле ­
мент
ЧТ - чтение, счи­
тывание
Ш-шина
_ШО - шина общая


----
1. Состав микропроцессорного комплекта
интегральных схем и структура
микропроцессора
По определению [20], микропроцессорным комплек­
то.м интегральных _схем, (МПК ИС) называется совокуп­
ность микропроцессорных и других интегральных мик­
росхем, совместимых по конструктивно-технологическо­
· му исполнению и предназначенных для совместного
использования при построении микропроцессоров, мик­
ро-ЭВМ, контроллеров и других средств вычислительной
техники . При этом под микропроцессором (МП) пони­
м·ается программно-управляемое устройство, осущест­
вляющее прием, ·обработку и выдачу цифровой инфор­
мации, построенное на одной или нескольких интеграль-
ных микросхемах, входящих в состав МПК ИС.
•
Все разработанные, выпускаемые промышленностью
и используемые потребителями _ МПК ИС могут быть
разделены на две группы. МПК ИС, применяемые в
различных средствах вычислительной техники и цифро­
вой автоматики, называются универсальными микропро­
цессорными комплектами интегральных схем. Эта груп­
па МПК ИС более многочисленна, к ней принадлежат
такие широко известные комплекты, как К580, К587,
К582, MCS 80, MCS 86, 13000 (фирма Intel), М6800 и
М10800 (фирма Моtого!а), F'8 (фирма ,Fairchild) и др.
МПК ИС, предназначенные для построения только
одного типа вычислитещ,ных машин, называются спе­
циализuрованньи,ш. Эта группа МПК ИС насчитывает
несколько разновидностей, к числу которых, например,
принадлежат комплекты К581, К536, СР-1600 (фирма
General lnstгumeпts), LiSI 12/ 16 (фирма Geneгal Auto-
mation) и др.
-
Стр_?ГО говоря , интегральные схемы, на которых
строятся микрокалькуляторы, также можно отнести к
lriикропроцесtорным. Однаf\О ощ-ютищюсть их структуры
7


и узкоцелевое использование не позволяют в полной мере­
отнести их к МП, в связи с чем они не являются пред~
метом нашего дальнейшего рассмотрения.
Интегральные схемы, на которых строится собствен­
но микропроцессор, образуют так называемый базовый
МПК ИС, который может состоять из одной большой
интегральной схемы (БИС) - однокристальный МП,
двух БИС - двухкристальный МП, нескольких БИС
-
мно гокристальный МП .
. Hнmeprpeiic с8яш
сооьектом
I 5 llнmeprpeiic
_____
1 микропроqессора
АЛУ I
- -- --1'
1
1
1
1
1
1
1
Систен11 с!lязи с о!jьектом
Контроллер
л-го.
и11тчика
L___
Контроллер
т- го
UCПO/lHllmeA
110,онехонизн,
Шин11 анных
!/cmpoiicm!lo
синхрон11зоq1ш
Шин11 oilpecofl
--l
Систено понята 1
1
1
1
1
1
,.______--11
Ннтерфеiiс 1
поr-1ята I
г---
1
Система 88oil!J.-8ы8oil11
1
1
1
1
1
1
KoнmP.onnep
i-го
J'Cmpoiicm811
8/Joi/11
11нформац11и
~fнmepфeiic
{lflo8II- flыf/01!11
Контроллер
J-го
устроt1ст8а
flы/JotJa
uнфорноции
Рис. 1.1 . Структу1рная схе,ма ,выч,и·слителыюго усгр,ойства, пострюен­
,ного на МПК ИС
Интегральные схемы различной степени интеграции,
необходимые для построения остальных устройств
средств вычислительной техники: ОЗУ, ПЗУ, блоков
связи с устройствами ввода - вывода информации и с
объектами и т. д. - дополняют базовый МПК ИС до
собственно МПК ИС.
На рис. ] .1 представлена обобщенная структурная
схема вычислительного устройства с применением инте­
гральных схем МПК. Микропроцессор, осуществляю ­
щий обработку информации совместно с другими БИС
комплекта, связан с · ними одной, двумя или тремя (как
показано на рис. ] .1) шинами. Така5I организация
~


..
ср~дс·Гв вычислительной тёхники при:1iципйалы-iо ·не Oi''0
личается от традиционнuй схемы построения ЭВМ на
элементах малой и средней степеней интеграции. Одна ­
ко высокая надежность, простота управления, низкая
стоимость, малое потребление энергии, небольшие габа ­
риты, возможность встраивания в объект контроля или
управления при· сравнительно высоком быстродействии,
адресации к большим емкостям памяти и реконфигура­
ции делают реальным использование вычислительных
средств на МП:К ИС (микро - ЭВМ) там, где применение
ЭВМ предыдущих поколений практически невозможно.
:Как видно из рис. 1.1, МП:К ИС состоит из четырех
групп интегральных схем: 1) базовый МП:К ИС; 2) ИС
запоминающих устройств, образующих систему памяти
микро-ЭВМ (микросхе1.\ш , ОЗУ, ПЗУ, ППЗУ, схемы па ­
мяти с неоперативной сменой информации, внешней па­
мяти большой емкости); 3) ИС, осуществляющие связь
между МП и устройствами ввода - вывода информации
, (дисплеи,
АЦПУ, графопостроители, фотосчитыватели,
, внешние накопители информации, телеграфные, теле­
,фонные и телетайпные станции и т. д.); 4) ИС, предна­
:значенные для связи с объектом (ЦАП, АЦП, компара­
торы, преобразователи, усилители и т. д.). Большую
'часть ИС третьей и четвертой групп составляют конт­
роллеры - устр ойства, состоящие из одной или несколь­
ких БИС и осуществляющие управление работой ·пери­
ферийных устройств ввода - вывода информации .
Следует отметить, что для представленной на рис. 1.1
структуры микро - ЭВМ необходимым условием высокой
эффективности использования является совместимость
интерфейсов МП и систем памяти, ввода - вывода и
связи с объектом.
••
Структурно МП (а также базовый МП:К ИС) может
быть выполнен в одной из двух известных модификаций:
-
с фиксированной разрядностью обрабатываемых
слов и фиксированной системой команд;
-
с возможностью наращивания разрядности обра­
батываемых слов {секционирование МП) и микропро­
граммным управлением.
Структура МП первого типа во многом повторяет
, структуру командно-управляемых ЭВМ малой ·и сред­
ней производительности . Микропрограммное управление
позволяет получить большую гибкость в использовании
.1\1.П, оптимизировать его характеристики для конкрет-
9


ных rфименений в результате расширения и изменения
системы команд.
Отметим наиболее характерные узлы МП. Ядром
микропроцессора (или базового МПК ИС) является
арuф;,,~етuко-логuческ~е устройство (АЛУ), состоящее из
двоичного сумматора, сдвигающего регистра, схем уско­
ренного переноса и регистров для временного хранения
операндов. В АЛУ аппаратно осуществляется несколько
простейши_х операций, более сложные действия выпол­
няются путем выполнения последовательности микро­
команд. Обработка данных производится в соответствии
с кодом управляющих сигналов, поступающих на управ­
ляющие входы АЛУ.
Для расширения возможностей АЛУ и обеспечения
приема, выдачи и обработки операндов в МП использу­
ется группа внутренних регистров, в состав которой вхо­
дят регистры общего назначения, регистр команд, ре­
гистр адреса, стек, указатель стека, индексные регист­
ры, счетчик команд, регистр состояния, регистр прямого
доступа к памяти, накопительный регистр и т. д.
Регистры общего назначения (РОН), число которых
может доходить до 64, предназначеньi для хранения
подлежащих обработке данных, результатов обработки
информации в АЛУ и команд обработки. Кроме - того,
эти регистры могут выполнять роль других специальных
регистров: указателя стека, счетчика команд, индексно­
го регистра и т. п. Все РОН доступны программисту и
по существу выполняют роль сверхоператйвного ОЗУ.
Увеличение числа РОН в микропроцессоре приводит к
необходимости исключения их из состава МП и перево­
ду фующии РОН на интегральные схемы быстрой .па­
мяти.
Стек, так же как и РОН, выполняемый либо в МП,
либо в некоторой выделенной части ОЗУ, предназначен
для осуществления режима обработки прерываний и
выполнения некоторых программ: обращения к устрой­
ствам ввода· - вывода, преобразования кодов и т. д.
Безадресный способ обращения к <;:теку определяется
его принципом работы: последним записан - первым
прочитан.
Включение стека в . состав МП диктуется необходи­
мостью выполнения стандартных процедур программ­
ным способом и возможностью обработки в реальном
масштабе времени, требующем постоянного взаимодей-
10


ствия системы управления и внешних устройств через
систему прерываний.
В случае вынесения стека из МП в последнем пре­
дусматривается регистр - указатель стека, содержимое
которого увеличивается (или уменьшается) на единицу
при каждом обращении к стеку.
-
Регистр - счетчик команд
-
предназначен для хра­
нения адреса следующей за выполняемой команды. Ре­
гистр команд служит для хранения кода команды, адрес
которой установлен регистром - счетчиком команд.
Регистр адреса хранит адрес ячейки внешней памяти, из
которой в некоторый мрмент времени необходимо из­
влечь операнд или в которую необходимо записать опе­
ранд. Накопительный регистр предназначен для времен­
ного хранения операндов или промежуточных результа­
тов при выполнении арифметических и логических
операций . Регистр состояния предназначен для фикса­
ции состояния МП в каждый момент выполнения про­
граммы. Индексные регистры вместе с устройством
управления организуют процесс обработки информации
в МП. Буферные регистры адреса и данных предназна­
чены для временного хранения адресов и данных перед
выдачей их на внешние шины.
Устройство управления работой АЛУ и группой ре­
гистров в зависимости от способа организации управле­
ния может быть выполнено в одной из двух модифи­
каций.
Способ организации управления, называемый жест­
ким или схемным, характе риз уется тем , что последова­
тельность . сигналов, необходимая для выполнения тех
или иных операций, формируется специальным блоком,
на вход которого подается код соответствующей коман­
ды. Управляющие сигналы вырабатываются в течение
нескольких тактов, последовательность их формирова- •
ния определяется совокупностью условий, что предопре­
деляет достаточно сложную в функциональном отно­
шении структуру дешифратора команд и блока форми­
рования сигналов управления. Недостатком такой
организации управления работой МП является необхо­
димость переработки схемы в случае изменения одной
или нескольких команд или введения новой; достоинст­
вом - сравнительно высокое быстродействие.
Второй способ организации управления, называемый
мик ропрограммным, характеризуется наличием специ-
11


г
ального ЗУ микрокоманд, хранящего набор микропро­
грамм, соответствующих кодам операций. Каждому
коду операции (команде) соответствует определенная
совокупность микрокоманд (микропрограмма), последо­
вательное выполнение которых обеспечивает ее выпол­
нение. Первая микрокоманда микропрограммы, соответ­
ствующей поступившему в устройство управления коду -
операции, дешифруется, после -чего вырабатываются
-
управляющие сигналы, поступающие в обрабатываю­
щую часть МП. Затем поступает следующая микро­
команда микропрограммы, дешифруется и т. д., пока
не будет выполнена последняя микрокоманда операции.
Хранение микрокоманд в специальном ЗУ позволяет
достаточно просто производить замену микропрограмм,
т. е. • набора выполняемых микропроцессором коман д
без его переработки. Однако необходимость обращения
к ЗУ микрокоманд в кюiщом такте ограничивает быст­
родействие микропроцессора.
U1ины адресов, данных и ' управления используются
для передачи соответствующих сигналов между различ­
ными блоками МП.
Трехшинная ор_ганизация: МП, в которой одна шина
используется для передачи данных, другая - команд,
а третья - сигналов управления, обеспечивает высокое
быстродействие и позволяет передавать неьбходимую
информацию без _ предварительного хранения в буфер­
ных регистрах.
Двухшинная и одношинная организация MIJ требу­
ют введения двух-трех буферных регистров, что увели­
чивает время выполнения операций из-за необходимо ­
сти обращения к ка:ждому регистру в каждом такте
работы МП. -
Все перечисленные узлы и блоки имеются, как пра­
вило, в большинстве известных типов МП и МПК ИС.
Введение этиг·и других узлов (мультиплексоров, вспо­
могательных регистров и пр.) в состав интегральI;I_ых
схем, образующих МПК, позволяет получить микропро­
цессор с широкими вычислительными возможностями.
В таблице 1.1 приведен перечень выпускаемых про­
мышленностью и широко используемых МПК ИС. Об­
щее число микросхем в каждом комплекте приведено по
состоянию на середину 1980 г. Обозначение Ап в столб ­
це «разрядность» означает, что в данном случае речь
идет о секционированном МП. Разрядность данных, об-
12


I
Таблица 1.1
ЧислоИС
---
.д
:,, "'
...
Обозначечие
с ...
Базован
15
Напрожение
мпк ис
'""'
техноло-
Тип МПК ИС
""
питания, В
g~
"(
"'
ГШ!
"'
i!i
'3~
а.
::,
gJ~
'8
С) :а::
О, \О
K53'i
12 2 р-МДП специализирован- 8
-24; +1, 5
ный
К580
3 1 п-МДП универсальный
8 -5; +5;
+12
К581
4 2 п-МДП специализирован- 16
-5; +5;
ный
+12
К584
32и2л
универсальный
4n
I<:586 •
4 1 11-МДП специализирован- 16
-5; +5;
ный
+12
I<587, I<:P587 4 2 кмдп универсальный
4n +9
К588
3 2 кмдп универсальный
1611 +5
К589
8 2 ттлдш универсальный
2n +5
U83-К1883 4 2 п-МДП универсальный
811 +5
рабатываемых вычислительным устройством, построен­
ном на таком МП, кратна А.
К моментv выхода книги в свет число МПК и инте­
гральных схём в каждом из них будет увеличиваться .
По мнению авторов, рост номенклатуры комплектов не
должен быть безграничным, неуправляемым. Появление
каждого нового типа МПК ИС должно быть технически
и экономически · оправданно. Гораздо более важным яв­
ляется' рост числа БИС, входящих в уже разработанные
комплекты, что позволит расширить их функциональные
возможности, придаст им гибкость и облегчит р<;конфи­
гурацию систем на их основе. Авторы уверены, что
именно · таким путем прежде все,·о пойдет дальнейшее
развитие микропроцессорной техники.
2. Микропроцессорный комплект
интегральных схем серии К536
МПК серии К536 (бКО.348.340 ТУ), выполненные на
базе р-МДП-технологии, предназначены для построения
микро-ЭВМ семейства «Электроника С5», используе­
мых для сбора и обработки информации при построении •
систем уhравления технологическими процессами, кон-
13


трольно-измерителы1ых - и коммутацио нн ых систем свя ­
зи, предназначенных для широкого применения в с исте­
мах локального контроля и управления.
В состав МПК К536 входят 12 интегральных схем
разлИlJНОЙ степени интеграции и различной функцио­
ю1льной сложности. Десять схем МПК К536 выполнены
в корпусах типа 4 (ГОСТ 17.467-79), две схемы-в 1шр­
пусе типа 2. Все схемы МПК могут использоваться при
следующих условиях эксплуатации:
-
интервал рабочих температур от -10 ДО +55° С;
-
относительная влажность воздуха до 98 % п ри
тем п ературе +25° С;
-
многоr(ратное цикличесrюе изменение тем п ерату ­
ры окружающей среды ОТ -10 ДО +55° , С;
-
вибрационные нагрузки с ус1<орен и ем до 1О g в
диапазоне частот от J до 600 Гц; •
ТабJ1иц:~ 2. 1 ·
-
Хара"тер11ст111<а корпуса
"'о
Обоэна q ение
е!
:,:
На 11 ме1юаа н11 е ИС
о
:,,
:,,
ис
Обоз fl а-
.,_
з
,<,
'"
чение
"'о
'"
!;:!
"
!§
о.
§!
"
о:
;J'
t=1:
i3
К536ИК9
- Арифметико-лоrи•1е-
4 13.48- 1 48 37,8 28
К536ИК8
ское устройство
Микропроrр11мм 1-юе
413.48-1 48 37, 8 28
устройство
IC5Ж1Pl
Буферные регистры
413.48-1 48 37,,8 28
IС536ИК5
Устройство ввода - 4 13.48-1 48 37,8 28
вывода (таймер)
К536ГГ1
Генератор-распреде-
244.48-8 48 3 1, 2 25
К536УИ2
Jiитель синхроимпульсов
Буферное устройс. тво 460. 24- 1 24 3 1,5 3 1,5
(шинный усилитель с за -
К536УИ1
поминанием)
_
Буферное устройство 460 .24 -1 24 3 1,5 31, 5
К536 К3
(усилитель мощности)
Устройство управJiе- 413.48-1 • 48 37, 8
-
28
ния ввода - вывода
К536ИК4
У. стройство впода -
413.48-1 48 ·37,8 28
вывода (адаптер)
К536ИЮ
Управле1ше устройст- - 4 13 . 48-1 48 ~3 7 , 8 28
вом селект6рноrо канала
К536 ИВl
Клавиатурный шифра- 413.48 -1 48 37 ,8 28
тор
К536ИК6
Схема управления пре -
образователем на n ряже-
413.48-1 48 37 , 8 28
ние - код
14


'1'аблица 2.2
Напряжение, В
- Потреб-
Обозначение
1
f
Разрядность, Время ЦИК· шrема я
ис
.
бит
ла, мкс
мошность ,
о
1
Вт
-
К536ИК9
<-2,0
>-11,0
8
10-·30
<70
К536ИК8
<-2,0
>--11,0
10
10-30
<70
К536ИР1
<--2,0
> --11,0
s+1к.т 10- 30
<70
К536ИК5
<-2,0
>-11,0
1
10-30
<70
!([,36ГГ1
--
-
-·-
10- 30
<1000
К536УИ2
-
-
-
20-40 <БОО
К536УИ !
<-1 ,0
>-21,0
-
-
<БОО
<-2,0
>~22,0
К536ИК3
<-2,0
>-11,0
8-j-lКT . 10 - 30
<70
К536ИК4
<-2,О >-11, 0
8-j-lКТ
10- 30
<70
К536ИЮ
<-2,0
>-11,0
10
10-30
<70
К536ИВ1
<-2,0
>--11,0
9
10-30
<100
К536ИК6 •
<::- 2,0
>-11,0 12+2кт
10-30 <БО
-
линейные нагрузки .с ускорением до 25 g;
.:_ _ многократные удары длительностью от 2 до
6 мс с ускорением до 75 g.
Функциональное назначение каждой- из входящих в
МПК К536 схем, ее условное обозначение, тип корпуса,
irисло в ыводов корпуса и его габаритные размеры при­
ведены в табл. ,2.1, а их типовые характеристики -
в табл. 2.2.
Приведем краткое описание структуры и функциони­
рования интегральных схем МПК К536.
Арифметико-логическое устройство (АЛУ) К536ИК9
(бКО.348.340 TYl) предназначено для построения МП
параллельного действия с микропрограммным управле­
нием. АЛУ выполняет арифметические и логические
действия и операции · хранения и пересылок над 8-раз­
рядными с ловами. Число внутренних р е гистров сведено
к минимуму , рабочие регистры вынесены в от носитель­
но быструю оперативную память, обращени е к которой
может· происходить с той же частотой, что и · к регист­
рам, расположенным в АЛУ. АЛУ - многофункцио­
нальное устройство, т. е . способное работать в различ­
ных режимах: как собственно АЛУ или как счетчик
команд для хранения · и обработки информации, для
формирования адресов команд и ч и с ел , х ранения и вы­
дачи условий, а также для контроля поступающей на
АЛУ информации.
15


Корпус микросхемrя К.536ИК9 имеет 48 выводов, на-
3начение которых приведено в табл. 2.3 . В состав АЛУ
(рнс. 2.1) входят двунаправленная информационная ши­
на (ШИ), двунаправленная адресная шина (ША), об­
щая шина (ШО), регистр-сумматор (РГСМ), схема
логики переносов (СХПС), схема выработки п ри з н аков
(СХПН), регистр признаков (РГПН ) , реги стр о ш ибок
4 /ЫХПС
[О]
[З]
4138зs3Z
8ХПС
27
8
CliP
10
18
'/1 .9
11
8
1
z
13
14
fS
16
7
47
17
Рис . 2.1 . Структу рна я с х ем а БИС а риф ме тико-логического устрой -
ства К536ИК9
(РГ ОШ) со схемами контроля ( С ХКТ) и с борки оши-
бок (СБ О Ш), регистр сдвиг а (РГСД), дешифратор
,.--:
микрокоманд (ДШМК) , шина микрокоманд (ШМК) ,
шина ус ловий (ШУЛ ).
Восьмиразрядные двунаправленные ШИ и ША пр1щи­
мают информацию и передают ее в БИС АЛУ на ШО
и в РГПН либо прин и мают информацию с РГС и РГПН
в соответствии с кодом микрооп ерации . ШО чер ез соот­
ветствующие вентили принимают информацию с ШИ
16


•·
Номер вывода
1,2,7,
13-17, 47
3-6,30,45
8
9
10
11
12
18
19
20
21, 23, 26, 29,
33, 36, 39, 42
22. 25, 28, 31,
3( 37, 40, 43
24
27
32; 35, 38, 4li.
44
46
48
Обозна-
ttение
шмк
с
шмк [Р]
вм
СБР
ШМК [ КТ]
шк+
ЗЗУ
. зпзУ
ши
ША
И,ш2
ВХГIС
ШУЛ
выхпс
BXl
UIJПI
'tаблица2.3
Наи: ,,-1енова~п~е
Шина микрокоманд
Синхроимпульсы
Разрешение микрокоманд
Выбор микросхем ы
Сб рос ре г истра действий
,: Ши н а микрокоманд конт ­
рольн61й раз ря д
Общий,~
Ши н а контроля
Запрос ЗУ
За пись ЗУ
.Информационные
шины
Адресные шины
Питание (0-1,5 В)
Вход переноса
Шины _ условий
Выход п t> реноса
Вход 1
Питание (-24 В )
Примечание
Вход
Вход
Вход
Вход
Вход
Вход
Выход
Выход
Выход
Вход/выход
Вход/выход
Вход
Выход
Выход
Вход
(поразрядно и со сдвигом на один разряд вправо), с
ША, схлпс; РГСМ, РГП, с ОДИНОКОГО BXl и пере~ает
ее на РГСМ и СХПС.
-
Восьмиразрядный регистр-сумматор, предназначен­
ный для выполнения операций над его содержимым и
данными, поступающими с ШО, принимает информацию
с ШО и ШМК. Прием инвертированного сигнала с
ШМК в РГСМ производится при ШО в состоянии 1 и
при наличии микрокоманды РГСМ-ШОШМК [0-7] *J.
При наличии микрокоман,q,ы БЛ РГСМ содержимое
РГСМ принимается равным О.
Для быстрого формирования сигналов переноса при
суммировании содержимого РГСМ с поступающим на
его вход с ШО словом, а также для прибавления к со ­
держимому РГСМ единицы (01) или двойки (10) пред­
назначена 8-разрядная схема логики переносов
(СХЛПС). Перенос со СХПС передается в РГСМ че­
рез ШО. Значения СХПС и ВЫХПС формируются при
наличии микрокоманды АКТИВ ПС путем корректи-
* В квадратных скобка х указана последовательность разрядов .
2- 1354
17


рбвi,й переносов, выра.батываемьiх в результате сумми­
рования следующих чисел: •
значения ШО;
-
значения РГСМ (задержанное н а один такт);
-
числа 00000001 при наличии 1 на ВХПС;
-
числа 00000001 при наличии микрокоманды 1->-
·+СХЛПС [7J;
-
числа 00000010 при наличии микрокоманды 10-+
· ->-СХЛПС [6, 7].
Прн отсутствии микрокоманды АКТИВ ЛПС пе р е­
н ос пер ед корректировкой распространяется в обрат н ом
н аправлении в те разряды СХЛПС, для которых одн о ­
вре м енно новое (задержанное на один такт) зна ч ен и е
РГСМ равно 1 и значение переноса в предшествую щем
слев а р азряде равно 1.
Четырехразрядная схема выработки признаков
( С ХПН) используется для выработки признаков опе р а ­
ций в РГСМ. ·
Значения
разрядов
•
РГ СД
[О] . [!]
Таблиц а 2.4
Опе рации сдвига
о
о
1
1
О Отсутствие сдвига
1 Арифмети,1 еский сдвиг
О Логи,1еский сдвиг
1 Циклический с дви г
Для фикс иро в а ния при з на ков в ыполнения операций,
приема и хранения информации с ШИ, ШМ, РГОШ
предназначен 4 -р азрядный регистр призна ков. Запись
призна ков . в с оо тветствую щие разряды РГП Н и прием
информ ации с ШИ, ШМК (задержанн9il на один такт)
и РГОШ производятся в соответствии с кодом микро­
команды . Фиксация сиг н ало в ошибки , выр а батываемых
схемой ко н т ро ля, п роисходит в двух разрядном регистр е
ошибок (Р ГОШ) . . Сигнал ош ибк и формируется СХКТ
при наличии 1 в ШМК [Р] и при нечетном . числе еди­
ниц в коде ШМК.
Выходы РГОШ поступают на схему сборки ошибок,
вырабатывающую однор а зр ядный сигнал, передаваемый
на вьrход ШКТ при ненулевом с~держимом РГОШ.
18


Двухразрядный регистр сдвига предназначен для
организации операций сдвига. · Информация в РГСД за­
писывается с ШМК в соответствии с табл. 2.4 .
Дешифратор микрокоманд формирует коды микро­
команд, которые осуществляют все действия по приему,
выдаче и обработке информации в АЛУ. Эти микро­
команды вырабатываются ДШМК из кода микрокоман­
ды, поступающего на его вход с ШМК при наличии сиг­
налов с ШМК [Р, 8], ВМ и по содержимому РГСД .
Арифметико-логическое устройство - может обеспечить
байтовую обработку 16-разрядных слов. Восемь первых
разрядов слова подаются на ШИ, восемь следующих -
на ША , адрес слова при этом вырабатывается в других
БИС АЛУ.
[01
11
17 14
б
9
Рис. 2.2 . Структурная схема БИС микропрограммного устройства
1(536ИК8
2•
19


Для организации совместной работы двух БИС при
выполнении действий над 16-разрядными словами ис­
пользуется вход ВМ. В этом случае на вход ВМ правой
БИС, обрабатывающей младший байт, подается 1, а на
вход ВМ левой БИС, обрабатывающей второй байт,____:_
О, ВЫХПС правой БИС соединяется со ВХПС левой, а
на вход ВХПС правой подается О. ·
Микропрограммное устройство МПУ К536ИК8
(бКО.348 . 340 TYl) предназначено для управления рабо­
той микропроцессора. Оно обеспечивает формирование
адресов микрокоманд и выборку микрокоманд из мик­
ропрограммного запоминающего устройства (МПЗУ).
Корпус микросхемы К536ИК8 имеет 48 выводов, на­
значени~ каждого вывода приведено в табл . 2.5 . Струк­
турная схема приведена на рис . 2.2. МПУ соеди няетс я
с МПЗУ адресными шинами микрокоманд (ШАМК),
шиной запроса (ЗМПЗУ), микропроцессором информа-
Номер вывода \ Обозначение
1, 2, 16,
23, 29, 43,
44, 46, 47
3-6, 45
7,8
9
10
11
12
13
14
15
17
18
19
20
21, 26, 27,
28
22
24
25
30
31-42
48
20
шимк
с
т
те
шкт
пек
..L
Tt
Жд
а,
СБР
ЗМПЗУ
ШИМК[К Т]
вхс
ШУЛ
ПР2
Иип2
ПР!
С4'
ШАМ К
Ииш
Таблиuа 2.5
Наименование
Шина информационной микро -
команды
Синх_роимпульсы 2, 4, 5, 3,
Служебный триггер (4 , 5)
Триггер синхро низации
Шина конт роля
П уск
Общий
Таймер
Сигнал ожида ния
Состояние автомата
Сб рос
Запрос ЗУ · мик ропрограмм
Шина информационной микро -
команды [контрольн ый разряд]
Синхроимпульс
Ши ,~а условий
Прерывание 2
Питание (0-1 ,5 В)
Прерывание 1
Синхроимпульс 4'
Ши на адреса микрокоманд
Питание (-24 В)
Примеча­
ние
Вход
Вход
Выход
Выход
Вход
Вход
Вход
• вход
Выход
Вход
Выход
Вход
Вход
Вход
В ход
Вход
Р.ход
Выход


ционными шинами микрокоманд (ШИМК), шиной усло­
вий (ШУЛ), сигна.r:юн контроля (ШК). Кроме того, в
МПУ поступают сигналы ожидания (СОж), прерываний
(ПРl, ПР2), пуска (ПСК) и сброса (СБР).
В состав МПУ входят: регистр текущего адреса
(РГТА), регистр базы микрокоманды (РГБМК), ре­
гистр адреса возврата (РГАВ), регистр служебных мик­
рокоманд (РГСЛМК), регистр предыдущей микро-
- команды
(РГПМК); дешифратор констант (ДШКСТ),
сумматор по модулю 2 (т2), вспомогательный регистр
(ВРГ); схема формирования одиночного , импульса: -
сигналов ПУСК (СХФОИ), схема формирования сигна­
лов таймера (Tt), схема формирования управляющих
сигналов (СХУ); микропрограммный автомат (МПА).
Регистры РГБМК и РГТА используются для форми­
рования и хранения 12-разрядного адреса следующей
микрокоманды. Старшие шесть разрядов адреса [0-5]
(база адреса) размещаются в РГБМК. База адреса не
меняется при микрокомандах ДЕИ:СТВИЕ (Д) , УС­
ЛОВНЫИ: ПЕРЕХОД (УП), ЗАПИСЬ КОНСТАНТЫ
(ЗК) и ВЫПОЛНЕНИЕ КОНСТАНТЫ (ВК) в случае,
если константа, управляемая регистром, не равна d -
константе возврата. При микро кома ндах безусловный
переход с запоминанием (БПЗ), безусловный переход
(БП) происходит смена базы адреса, т. е . в РГБМК за­
писывается содержимое РГСЛМК. Младшие шесть раз­
рядов адреса [6-11] - текущий адрес располагаются
в РГТА. Текущая часть адреса следующей микрокоман­
ды в РГТА заносится с ШИМК, кроме микрокоманды
ЗК, где блокируется запись информации с ШИМК в
РГТА, и осуществляется переход к ячейке, соседней с
той, где расположена константа. При формировании
текущей части адреса следующей микрокоманды в слу­
чае наличия микрокоманды УП или БП в младшие че­
тыре разряда РГТА дизъюнктивно записываются
ШИМК [2-7] и ШУЛ [0-3].
Десятиразрядный регистр ад,реса возврата необхо­
дим при выполнении безусловного перехода с запомина­
нием адреса микроrюманды, с которой был осуществлен
уход на микропрограмму . При микрокоманде БПЗ со­
держимое РГБМК заносится в старшие шесть разрядов
.РГАВ, а содержимое РГТА [0-3] - в младшие разря­
ды РГАВ, Еуда может заноситься и информация с IliYЛ.
Новое содержимое РГАВ при этом формируется четвер-
21


ками разрядов IПУЛ, а из третьей четверки использу­
ются только два старших разряда, которые переписы-
ваются в РГАВ [8, 9].
,
Для записи информации с ШИМК, хранеюrя и вы­
дачи в РГБМК базы адреса микрокоманды или записи
и _хранения - константы в течение одного такта слу ­
жит 6-разрядный регистр служебных микрокоманд
(РГСЛМК).
Двухразрядный регистр предыдущей микрокоманды
(РГПМК) введен для обеспечения выполнения микро­
команд ЗК, ВК, УП и БП, т. е. для выделения и запо­
минанин ситуации, когда код текущей микрокоманды 00,
а код предыдущей микрокоманды отличен от него.
/
Схема формирования управляющих сигналов выра­
баты ва ет сигналы управления пересылками инфо рм ации
между регистрами J?ГБМ, РГТА, РГСЛМК, РГАВ. Д е­
шифратор констант (ДШК) служит для расшиф ро вки
констант, с помощью которых осуществляются некото­
рые оп~рации с содержимым регистров · внутри МПУ .
Та~блица 2.6
Код РГСМ 1
Условное обозна-1
чение констант
Действия
01
а
РГАЩ[4-7] : =ШУЛ [03!
02
ь
РГАВ f0-3]: = ШУЛ [0-3]
03
с
РГАВ[8-9] ;= ШУЛ[О, 1]
04
d
РГБМК [0-5]: = РГАi3 [О-5]
РГТА[0-3]: = РГАВ[6- 9] •
РГТА f4, 5]: = ШИМК[6, 7]
07
g
РГТА[4]:= ПР!
h.
РГТА[5]:= ТПР
08
Т!: =0
09
i
' ТБЛ!: =0
ОА
{ ТБЛ!:=1
08
ТО: =0
ос
l
ТС:=1
0D
,п
ТС:=0
ОЕ
п
а7:=0,а2:=О
OF
о
ТБТI2: = 1
10
р
'ТБЛ2: =0
!А
q
РГТА [5]: = те
11
r
Т4:=1
12
s
Т4: =0
15
V
TS:=1
16
w
TS: =0
22
;L


Значения конс1·ыiт rtривёдены в табл.' 2.6 . Контроль на
нечетность поступающей с ШИМК информации произ­
водится в сумматоре (т2).
Вспомогательный регистр (ВРГ) содержит семь
триггеров: Тl, ТБЛl, ТБЛ2, Т4, Т5, ТС и ТПР2, - каж­
дый из которых имеет свое назначение. Триггер Tl слу­
жит для фиксации ошибок при передаче информации в
МПУ и АЛУ, выявленной при свертке ШИМК [0-7].
Триггер ТБЛ 1 введен для блокировки сигналов ошибок
при передаче информации в АЛУ и МПУ, т. е. для бло­
кировки условия Tl-1, для возможности обработки
м,икрокоманды диагностики. Для долговременной бло­
кировки Жд (т. е. прерьwания программы другим МП)
в местах программы или микропрограммы, где преры­
вание невозможно, введен триггер ТБЛ2.
Триггеры ТС, Т4, Т5 служат для управления допол­
нительными устройствами (не предусмотренными в дан­
ном МП) с помощью микрокоманд; Т4 и Т5 могут быть
использованы по усмотрению пользователя для увели­
чения разрядности · адреса ЗУ, МПЗУ либо как сигнал
блокировки отдельных БИС.
Триггер синхронизации (ТС) служит для записи,
хра нения и выдачи в течение определенного времени
сигнала, воспринимаемого другим МП как Жд.
Триггер ТПР2 предназначен для записи, хранения и
выдачи в РГТА [5] информации о запросе прерывания.
Второй запрос прерывания поступает в РГТА [4]
извне.
Для выработки сигнала Tt при микропрограммном •
прерывании работы МПУ по сигналу Жд введена схе­
ма формировани~ сигнала таймера. Схема формирова­
ния сигнала пек служит для получения и rюследующей
выдачи в МПА одиночного импульса запуска.
Микропрограммный автомат (МПА) предназначен
для формирования сигналов ЗМПЗУ, пуска, останова,
фиксироващюго адреса начала микропрограммы, диа­
гностики при задержке снятия сигнала Жд, а также
для выработки реакции: на появление ошибок в МПУ,
АЛУ, выражающейся в установлении одного из двух
фиксированных адресов, ·по которым хранятся начала
двух микропрограмм при обработке . ошибок, на появле- .
ние запроса от другого МП (ЖД), на ошибки и на
Жд при соответствующих сигналах блокировки. МПА
представляет собой распределитель констант состояний,
23


tде каждому состоянию (ai) соответствует свой триг•
гер.
Для организации работы двух МП на общее ЗУ вве­
дены Жд и ТС. Сигнал ТС, вырабатываемый МПУ
одного процессора, является сигналом Жд для другого
процессора и наоборот.
Работа МПУ происходит в соответствии с системой
микрокоманд, приведенной в табл. 2.7.
Микроко111анда
преды- те ку-
дущая щая
услов­
ное
обо­
знаqе­
ние
Таблица 2.7
Действия
Любая 10 Д
РГ .ТА [0-5] : = ШИМК [2-7]
ШАМК [0-5]: = РГБМК [0-5]
ШАМК [6-11]:=РГТА [0-5]
зк
11
Любая 01
зк
со
зк
00
зк
11
УП РГТА [0-5]:=ШИМК [2-7] /\ ШУЛ [О-3]
ШАМК [0-5] := РГБМК [0-5] ,
WAMI<[6, 7]:= РГТА [О-5]
БПЗ РГТА [0-5]: = ШИМ К [2-7]
РГБМК [0-5]: = РГСЛМК [U-5]
РГАВ [0-5]:= РГ БМК [О-5]
РГ АВ [6-9]: = РГТ А [0-5]
ШАМК [0-5]:= РГБМК [О-5]
ШАМК [6-11]:=РГТА [0-5]
ЗК РГСЛМК [0-5] := ШИМК [2--7]
РГТА [5]:= О
, РГТА [0-4] := РГТА [0-4]
ШАМК [0-5] := РГБМК
ШАМК[6-11]:=РГТА[О-5] _
ВК РГТА [0-5]: = ШИМК [2-7]
ШАМК [0-5] := РГБМК [О-5]
ШАМК [6-11] := РГТА [0-51
Произвести действия, определяемые кодом,
находящиеся в РГСЛМI<_г;_ в ,, соответствиа
с табл. 2.5
БП РГТ А [0-5]: = ШИМК [2-7] /:.. ШУЛ [0 -3]
Р,ГБМК [0-5] := РГСЛМI< [0-5]
ШАМК [0-5] := РГБМК [0-5]
ШАМК: [б-11]:=РГТА [0-5]
Буферные регистры К536ИР1 (бКО . 348.340 TYl) слу­
жат для образования цифровых входов и выходов, свя­
зывающих микро - ЭВМ с внешними устройствами (ВУ),
а также для организации системы прерывания программ .
по сигналам, поступающим от ВУ .
24


Таблица 2.8
Но'1ер вь1вода 1 Обозначе-1
'
ние
Наи:-.1енование
Примечание
ЛУ
При з нак логического умно-
Вход
жения
2
лс
Признак логического ело- Вход
жения
3
зп
Запись
Вход
4
АРГ1
Адрес регистра цифрового Вход
выхода
5
АРГ2
Адрес регистра цифрового Вход
входа
6
вм
Выбор микросхемы
Вход
7
отв
Ответ
Выход
8-10,12, цвх
Вход цифровой
Вход
14-18
11
ошвх
Ошибка входа
Вход
13, 20-22, с
Синхроимпульс (4, 5, 3, 1, 2) Вход
30
19
пни
Признак :Импульсной инфор- Вход
маuии
•23
[.IИПI
Питание (-24 В)
24
Uип2
Питание (0-1,5 В)
25
rhвв - Общий
26-29, 31
Шины ввода - вывода
Вход/Выход
43-46
32-36,
цвых
39-42
Выход цифровой
Выход
37
ПР
Прерывание
Выход
38
ОШОБМ Ошибка обмена
Выход
47
СБР
Сброс
Вход
48
чт
Считывание
Вход
Корпус микросхемы имеет 48 выводов, назначение
каждого из выводов приведено в табл. 2.8. Структурная
схема изображена на рис. 2.3 . БИС состоит из следую­
щих устройств: дешифратора обращений (ДШОБР),
схемы записи (СХЗП), регистра цифровых , выходов
(РГl), регистра цифровых входов (РГ2), схемы пораз-
рядного формирования импульсов (СХФИ), коммутато­
ра, схем считывания (СХЧl и СХЧ2), схемы поразряд­
ного логического умножения (СХЛ;\1 ), схемы сравнения
(СХСР), схем контроля (т1-т3). •
Микросхема К536ИР 1 выполняет следующие функ­
ции:
--
принимает в РГl информацию, поступающую из
микро-ЭВМ по ШВВ, и выдает ее по запросу на цифро­
вые выходы (ЦВЫХ} ;
25,.:
-- :.


~1
19_1!!!,_Н
zлс
1
45-, .
4s--тп
44•[JJ
;::щ:~
J9- ·
28
21--r
Zб--'
зо ош,
1-Е!BN
б­
S АРГZ
4 ___д:[1
49_:!!_
з. зп
,)
8
[OJ
9
цех-,-.- r ,r1
ДВЫХ
ошвх
'37
Ц Bbi!J.!!! _, ,, , 32
[!Ц____.и
[!1__41
ПL-ч0
ш.._39
fiL-зб
I [SJ ~зs
Щ_._34
[7] -зз
11
Рис. 2.3 . С труктурная схема БИС буферных регистров 1(536ИР1
\;
,/1


вьrдает информацию из РГl на ШВВ при микро­
команде ЧТ;
-
принимает из ВУ информацию, поступающую на
цифровые входы ЦВХ, фиксирует в РГ2 и выдает ее на
ШВВ;
-
принимает от ВУ сигналы прерывания программ,
а с ШВВ - маску прерывания и вырабатывает сигнал
прерывания при наличии незамаскированных прерыва-
ний (ПР).
.
Дешифратор обращений принимает сигналы управ­
ления от микро-ЭВМ, адресованные данной БИС, и
управляет работой БИС. При обращении к цифровому
входу или выходу ДШОБР вырабатывает сигнал ОТВ,
который поступает и на схему контроля (ml) ввода -
вывода, вырабатывающей сигнал ОШИБКИ ОБМЕНА
(ОШОБМ). Восьмиразрядный регистр РГl служит для
хранения кода, принятого от микро-ЭВМ с ШВВ, и вы­
дачи информации на · цифровые выхо.1:1,ы в · ВУ, а также
на СХЧТ2. Контрольный разряд на его выходе форми­
руется схемой контроля т2.
При поступлении сигнала ЧТ и адресов АРГl, ВМ
ДШОБР, вырабатывая сигнал считывания с РГl, откры­
вает СХЧТ2, через которую информация с РГl посту­
пает на ШВВ в микро-ЭВМ. Регистр РГ2 служит для
хранения кода, принятого от ВУ, с цифровых входов или
с ШВВ от микро-ЭВМ.
Цифровые коды обеспечивают работу . в двух режи­
мах: импульсные входы с запоминанием; потенциаль­
ные входы без запоминания.
Режим цифровых входов задается сигналом ПНИ,
который управляет коммутатором, позволяющим пере­
давать сигналы с цифровых входов на ШВВ либо в об­
ход РГ2, либо через РГ2. С коммутатора информация
поступает на СХЧТl, которая обеспечивает выдачу ин­
формации на ШВВ с цифровых входов.
Возможны два варианта считывания информации . с
цифровых входов в. импульсном режиме: считывание с
сохранением информации в РГ2 при наличии ЛУ; счи­
тывание со сбросом РГ2 без ЛУ.
Схема сравнения обеспечивает в необходимых слу­
чаях сброс содержимого РГ2 после считывания <; него
:информации.
Схемы контроля (т1-т3) обеспечивают контроль
нечетности числа единиц в байте, принятом от микро-
27


ЭВМ и ВУ, и формируют контрольныft разряд и выдачу
сигнала ошибки.
•
Если БИС •используется в качестве . регистра (или
предрегистра) прерываний, то для приема сигналов пре­
рывания служит РГ2, а для хранения маски прерыва­
ний - - РГl. Код маски прерываний с РГl и код с РГ2,
48 А1
4JП
sr,
2l BXI
zg BXZ
дl
2---+ -+ -+ -- --
25--' '2~ --t--+ -+~
Канал 1
Кано11Z
t/T
47----1-- - -f -l-f -+- -- -- -
- ---
---
--'
Кана114
!OJ
43
4!
ДШIС
41;
42
ДШIМ
зg
38
37
40
.У!
11
зи
зz.
дшzс
29
зr
/IШZM
35
31;.
J(j
33
20.
!/4
f------19
Рис. 2.4 . Структуряая схема БИС у,стройсгва ввода - вывоi/Iiа (тай ­
мер) К536ИК5
28
~v


tЬдержащий информацию о поступивших запросах на
прерывания, поступает на схему поразрядного логиче­
ского уJi.шожения СХЛ У , причем код маски предвари­
тельно инвертируетс я.
Устройство ввода - вывода (таймер) К536ИК5
(бКО.348.340 TYl) предназначено для формирования
различных временнь1х сигналов и может выполнять
функции делителя, распределителя, задержки, модуля ­
тора, интерполятора .
Корпус микросхемы К536ИК5 имеет 48 выводов, на­
значение которых приведено в табл . 2.9 . Структурная
схема таймера представлена на рис. 2.4 и состоит из
четырех каналов, в каждом из которых имеется:
-
4-разрядный счетчик (СТ) с'о схемой сброса
(СХСБР), на вход которого поступают импульс ы вход­
ной частоты;
-
4-разрядный регистр установки (РГУСТ) со схе­
мой записи (СХЗП) , в кото рый записы в ается информа­
ция с входных контактов;
Номер вывода
1-3,48
4
1
Обозна­
чение
А
3.-
5,12,18,25 f
6
Иап1
7
8,21,22,45,46 С
9
11, 12, 19, 20
13, 15- 17
14
23
24
26
27, 28
29-32
33-36
7-40
4 1-44
47
отв
у
вх;вых
шкт
СБР
Иип2
тhДШ2С
ДШ2М
ДWlM
ДШ!С
чт
Таблица 2 .9
Нан:1,-rенова1-1ие
Адрес
Импульс запроса r, выход-
ному ус тройству
Частотный вход
Питание (-24 В)
Свободный
Синхроимпульс (2, 3, 5,
1, 4)
Ответ
Уп равле ни е
Вход/выход
Контроль
Сброс
Питание (0-1 ,5 В)
Общий
Вход задания режима
Старшая ступень деши-
фра т ора канала 2
Младшая СТ\1 Пень деши­
фратора канала' 2
Младщая ступень деши­
фратора "аналil 1
Старшая ступень деши ­
фратора кана.па 1
О1иты с ание
Вход
Вход
Вход
Вход
Выход
Выход
Вход/выход
Выход
Вход
Вход
Выход
Выход
Выход
Выход
Вход
29


~ схема сравн ения , на выходе которой поя13ляетсй
сигнал, если код в счетчике равен коду в регистре уста­
новки;
-
схема управления, управляющая работой всех
~
элементов канала.
К:роме того, счетчики каналов 1 и 2 имеют дешиф­
раторы (ДШlС, ДШlМ, ДШ2С, ДШ2М), что позволяет
исп ользовать эти кана.)Iы как распределители. В кана­
лах 3 и 4 име ется возможность считывать текущие зна­
чен ия кода в счетчиках, используя схему считывания
(СХЧТ).
•
.
Режим
Деление
Рас пре деление
Задержка
Модуляция
Инте рполяция
Таблица 2. 10
BXl•
ВХ2
Режим работы микросхемы зад ается . соединением
выводов BXl и ВХ2 к синхроимпульсам согласно
табл. 2.10.
В режиме деления микросхема имеет четыре неза­
висимых канала деления частоты . Входами делителей
являются входные частоты (f), а выходами - выходы
У СхУ. К:аждый из каналов обеспечивает деление вход ­
ной частоты на определенный коэффициент, соответст ­
вующий входному коду РГУСТ. На выходе СхУ выра­
батываются одиночные импульсы длительностью равной
длительно сти синхроимпульсов С4, а частота следова­
ния равна входной частоте, деленной на записанный ко­
эффициент деления. При коде 0000 коэффициент деле­
ния равен 16.
В режиме распределения работают два канала (1 и:
2) распределителя входных импульсов и . два канала
(З и 4) делителя частоты с коэффициентом деления 10.
В •режиме задержки во всех четырех каналах проис­
ходит задержка сигналов в пределах 1-16 периодов
входной ч.астоты. Выходной сигнал (Yl-Y4) включа­
ется в моменты записи требуемого кода в РГУСТ и вы­
ключается по истечении заданного интервала времени
или числа ВХОДНЫХ импульсов .
30


В режиме модуляции на · выходах СхУ всех четырех
каналов вырабатываются импульсы с периодом, равным
16 периодам входной частоты канала, а соотношение
длительностей сигналов О и 1- определяется записанным
коэффициентом - кодом в РГУСТ, вследствие чего осу­
ществляется широтно-импульсная модуляция.
Номер вывода
1,3,5,6,10,
13, 25, 17, 18,
19, 20, 28-31,
33, 35, 37, 40,
42- 44, 48
2,4,21
7- 9, 11, 12, 14,
16
15,22,24
23
26, 27
32, 45, 46
34,39,41.
36, 38, 46
Обозна­
• чение
Инп
с
J_
у
РЕГ
(f>б
lf'
Таблиuа 2.11
Наименование
Свободные
Питание (-24 В)
Синхроимпульсы для
и УВВ
мп
Общий
Управление частотой ге-
нерирования
Регулироюш длительности
синхроимпульсов
Сигнал управления импуль-
сом биполярного
транзи-
стара
Синхроимпульс для ЗУ
Примеча­
ние
Выход
Вход
Вход
Выход
Выход
В режиме интерполяции производится •преобразова­
ние 8-разрядного параллельного двоичного кода. в по­
следовательный число-импульсный код, в к-отором за­
данное число импульсов равномерно распределено в ин­
тервале, составляющем 256 периодов входной частоты.
Один интерполятор образован каналами 1 и 2, другой­
каналами 3 и 4 БИС. Запись преобразуемого кода в
РГУСТ производится по четыре разряда за два обраще­
ния. Работа интерполятора происходит в стартстопном
режиме.
Генератор - распределитель
синхроимпульсов
К536ГГ1 (бКО.348.340 ТУЗ)-формир~ует синхроимпуль­
сы для МП, УВВ и ЗУ_ Корпус микросхемы имеет 48
выводов, назначение которых дано в табл. 2.11. Струк­
турная схема представлена на рис. 2.5-
.
БИС состоит из
мультивибратора, триггера -со счетным входом, распре-·
делителя-формирователя синхроимпульсов, буферных
усилителей синхроимпульсов для МГJ и УВВ, формиро-
31


вателя синхроимпульсов и буферных усилителей для ЗУ .
Основным задающим генератором в БИС является
мультивибратор, частота которого от 100 кГц до 1 МГц
устанавливается сигналом управления частотой (У).
Распределитель-формирователь служит для форми­
рования семи синхроимпульсов. Распределительное уст­
ройство выполнено на регистрах сдвига с конденсатор­
ной обратной связью между каскадами. Формирование
синхроимпульсов происходит с помощью триггеров.
Формирователь синхроимпульсов для ЗУ состоит из од-
!/
23
Mlj_ЛbmU­
f/uopamop
Тр11ггер
сосqеmным
flxoiloм
Распреilелитель­
фор1111роffатель
Формироffатель
синхроимт;льсо8
оуrрерные усипители
синхроимпульсо!I
11714!J81612
СТCZСZНCJ С4С4МCS
РЕГ! РЕГ2 РЕП PEf4 РЕГ.J
45Zб46ЗZZ7
Формиро!lатель
синхроимпульсо!/iJпя 3!/
!/с11литепи
с11нхроимпупьсо!/ 31/
у
474!383!1.Jo34
rp, rp,, Гf2 rp,2 Гfз (fоз
Рис. 2.5. С11руктур,ная схема ИС генератор .а - распределителя син-
[
х•рои,мпуль-оов К5З6ГГ1
новибраторов, запускаемых синхроимпульсами С2 и С4.
Для регулиров1ш длительности синхроимпульсов для ЗУ
(ср1, ср2 , rрз) и промежутков между ними служат сигналы
РЕГ .
Усилители синхроимпульсов выполнены по схеме с
многопетлевымп положительными обратными связями
и включают схемы удвоения напряжения и двухта1\тные
выходные каскады. Усилители позволяют осуществлять
прямую связь с - подключаемыми изв·не платами МП,
УВВ и ЗУ.
Основные характеристики
К536ГГ1:
микросхемы
Част,ота ошхронмпуль,сов, кГц
;1е более 10()
Длительность синхроимпульсо-в 1 мкс:.
r


Clи
С2и
С2М
С5
С3
С4
и С4М
(j)1 и ср2
(j)з
Длительность перехода
не более 1,5,
не более 3,2,
не более 4,4,
не более 3,8,
не более 0,8,
не более 1,0,
tO,1 f1,О
с'с,
мкс
не более 0,6
не
не.
не
менее
менее
менее
1,1
2,8
3,4
не менее
не менее
3,3
0,4
не менее 0,6
Длительность перехода. t0 •1
,0 , t1•0
,
(!)1, (fl2, тз 4)1, ср2, 'Рз
мкс..
.
не более 2
Потребляемая мощность,
Вт
.
не более 1,0
Сопротивление нагрузки,
кОм
не менее 500
Емкость нагрузки, пФ
Сн,
не более 100
Сн2
не более 300
Буферное устройство К536УИ2 (бКО.348.340 ТУ2)
является шинным усилителем с запоминанием информа­
ции (UIУЗИ) и предназначено для усиления сигналов на­
пряжения в линиях связи с емкостью до 300 пФ и проме­
жуточного запоминания информации. Корпус микросхе­
мы К536УИ2 имеет 24 вывода, назначение которых при­
ведено в табл. 2-12.
Структурная схема ШУЗИ изображена на рис. 2.6 .
Усилитель состоит из шести независимых каналов уси­
ления и формирует шесть сигналов напряжения для бу­
ферных усилителей БИС с модулируемым выходным
сопротивлением. Каждый из шести каналов ШУЗИ со­
стоит из основного инвертирующего усилителя предва­
рительного заряда (УСПЗ), схемы фиксации уровня
(СХФУР), триггера, схемы считывания (СХЧТ).
Основной инвертирующий усилитель (ОУС) с двух­
тактным выходным каскадом в зависимости от сигнала
У работает в режиме инвертирования сигнала или в ре­
жиме отсечки линии связи от входного сигнала (беско­
нечное выходное сопротивление усилителя). Выходной
усилитель ОУС обеспечивает полный перепад напряже­
ния на выходе.
Ко входу ОУС подключен выход инвертирующего уси­
лителя предварительного заряда емкости входной цепи
УСПЗ. Входная емкость не должна превышать 50 пФ.
УСПЗ заряжает эту емкость ,цо Ищ~ напряжения источ -
3-1354


ника питания при подаче сигнала ПЗ, равного О. При
сигнале ПЗ, равном 1, УСПЗ оп<лючается от входа
ОУС. Вход основного усилителя ОУС в этот момент под­
ключен к шине источника питания через схему СХФУР.
СХФУР осуществляет хранение информации на емко­
сти шины, компенсируя токи утечки и помехи, и в то же
время она не нагружает открытые выходные буферные
;r
транзисторы логических БИС, так как при напряжении
34
J/XYC 1-(/UЬ!Ji!CHJI
J!/1
J----.-1+--Фi
4 '/Т!
f 1/1
О UXIJC!-3/BЫX!ICЛJJ
15 лзz
tz9X!ICZ-i/BЫXYCЛJ2
t5 3П2
!3 1/Т2
!OJ/2
11BXYC2-l,IBЫX!!CUJ2
.УС!- •
01/С
!JC!- 2
!JC1-З
!!Ct- 4
i/CZ-1
!ICZ-2
ВЫХУtИ 21
BЫX!ICt-z
zz
ВЫХI/С/-З z.;
BЬ!Xl/Ct-4
---2'1
ВЫХУСZ-1
19
ВЫХ'IС2-2
20
Рис. 2.6 . Структурная схема ИС буферного устрой:тва
К536УЩ
,_
~


Таблиц а 2 .12
Ноыер
вывода
2
3
4
5
Обозначение
у
ПЗl
ЗПI
ЧТl
И'иш
Наименование
Управление усилителей
1 -й группы
Предварите л ьный заряд
усили":rелей 1-й груrтпы
• Запись усилителей
1-й группы
Считывание усилителей
1-й группы
Питание усилителей
l-й группы (- 24 В)
Общий
6
_l
7-10 ВХУСI/ВЫХУСП3 1 Вход усилителя 1 - й груп­
пы/ выход п ре два рительного
зарпда усилителей 1 -й группы
11, 12 ВХУС2/ВЫХУСПЗ2 Вход усилите л я 2 - й груп­
13
14
15
16
17
18
19, 20
21-24
ЧТ2
И 11ип2
зп2
ПЗ2
,,,
UипЗ
у
ВЫХУС2
ВЫХУС!
пы/ выход цредва рительного
заряда усилителей 2-й группы
Считывание усилитеJJей
2-й группы
Питание 1-го усилителя
2-й группы (-24,0 В)
Запись усилителей
2-й группы
Предварительный за ряд
усилителей 2-й группы
Питание • 2-ro усилителя
2-й группы (-24,0 В)
Управление усилителями
2-й группы
Выход усилителей
2-й группы
Выход усилителей
1-й группы
1 Примечание
Вход
Вход
Вход
Вход
Вход/выход
Rход/выход
Вход
Вход
Вход
Вход
Выход
Выход
на входе, меньшем 16 В, ее сопротивление становится
бесконечно большим . Триггер осуществляет запомина­
ние информации при сигнале ЗП. Схема считывания
производит считывание информации из Т в ОС2 при
сигнале ЧТ.
Функции ШУЗИ в зависимости от комбинации вход-
• ных сигналов приведены в табл. 2.13.
Шинный усилитель мощности К:536УИ1 (бК:0 . 348.340
ТУ2) предназначен для сопряжения его с внешними уст­
ройствами.
З*,
35


1аблиuа 2.13
у
зп
чт
Фуш<ция
о
о
о
Запоминание на триггере
о
о
1
Считывание Т --+ВЫХ
о
1
о
Запись ВХ->Т
о
1
1
Запрещенное действие
1
о
о
Инвертирование
ВХ->ВЫХ
входного сигнала
о
Считывание Т ->ВЫХ (вход отклю-
чен)
о
ВХ->ВЫХ, вх-т
1
Запрещенное действие
Корпус микросхемы имеет 24 вывода, назначение
которых приведено в табл . 2.14. Структурная схема
шинного усилителя мощности изображена на рис. 2.7 .
Усилитель мощности состоит из восьми управляемых
инвертирующих усилителей и обеспечивает на выходах
три состояния: «О», «1», «Обрыв».
Таблица 2.14
Номер вывода I Обозна,rение
Наю,·1енование
Примечание
1,3,5,8,
ВХУС
Вход информационный
Вход
13, 16
2,4,7,15,
ВЫХУС
Выход информационный Выход
18, 24
6
г1-з Общий
9, 11
Предварите л ьный за ряд
Вход
усилителя
10, 23
Ииш
Питание (-24 В)
14, 17 ВХУС/ВЫХУС Вход/выход . ин форма- Вход/выход
ци он ный
19-22
у
Управ ,1 ение уси л ите-
Вход
лями
Выходом БИС является МДП-ключ, обеспечиваю­
щий два состояния выхода «О» и «Обрьiв», который рав- -
t!осилен «1» при- подключении выхода БИС к шинному
усилителю мощности, где расположе ны цепи предвари­
тельного • заряда, определяющие режим входа инфор­
мации .
36
t


tостояние «Обрьrв>> 6беспечи'Вается специальньr-м­
управляющим сигналом. Шинный усил-итель мощности_
обеспечивает вывод информации на внешние цепи с ем-
костью до 700 пФ.
'
Устройство управления ввода - вывода (УУВВ)
К53GИКЗ (бКО.348.340 TYl) осуществляет управление
обменом инфор_мации между МП и оконечвыми устрой­
ствами ввода_:_ вывода. УУВВ является многофункцио­
нальным устройством и может работать в качестве ре-
8X!IC3/8b/Xl/C1
ЛJ1
11
13 BX!IC1
ВЫХ!IСЗ
!11
20
BX!IC2
16-
ВЫХ!!С4
1/2
19
14
15
17
18
В BX!ICS
.9Л32
211/З
ВХ!!Сб
5
8X'IC7
j
1 BX!ICB
1/4
22-----a- .J
Рис. 2.7 . Структурная схема ИС шинного усилителя мощности
К:536УИ!
гистра обмена (двустороннего действия), регистра с де­
шифратором или дешифратора. Микросхема размещена
в 48-выводном корпусе . Назначение каждого вывода
микросхемы приведено в табл . 2.15.
СтJJуктурная схема изображена на рис. 2.8 . УУВВ со­
стоит из следующих устройств: схемы приема и выдачи
информации (СХПМВДИ), схемы 1<0нтроля, дешифрато­
ра, регистра признаков (РГПН), коммутаторов регист­
ра (КРГ) и дешифратора (КДШ), схем управления за­
писью (СХУЗП) и считыванием (СХУЧТ) .
Схема приема и выдачи информации служит для
приема, хранения и выдачи информации как с МП, так
и оконечных устройств ввода - вывода. Она состоит в
основном из регистров и имеет восемь информационных
разрядов и один контрольный .
37


f(j
17
.
Схема конт_роля состоит из сумматора по модулю 2,
для контроля информации СХПМВДИ, схемы, задер­
жива19щей сигнал ВХЗП на время работы сумматора,
и схемы совпадения, которая в случае четности единиц
выдает сигнал ошибки ОШ.
Дешифратор имеет 4 входа и 16 выходов. В режиме
дешифрации БИС обеспечивает дешифрацию 4-разряд­
ного двоичного кода за один период тактовой частоты.
В режиме работы регистра с дешифратором БИС обес­
печивает запись из МП в СХПМВДИ и дешифрацию
четырех разрядов двоичного кода за два периода так-
•
u
товои частоты.
7484042
вхши/выхшнtrо;trп tп; trл
11
г.r 111
1
.
1 1КРГ
11
1
-
11
!
BX'IT
'
1
i
СХ!IЧТ
1i
1
схпмвди
~-
11
11
37Л333229
![4] t[5] t[бJ t[7Jt[КJ
l!C
-e :J
11!1
~
-
-
ОШ
-
,_
-
<
-
~-
-
-
-
10
12
9
1
-
11
1
1----i-
1
f-----=[ 1 1
ВХJЛ
СХУJЛ
Ly
-
--
-------
-~
дш
-,
ВЫХДШ[!IJ
18
22
23
25
21
31
19
{ 10]
. rпr-
щ;;_
1!д-.
-
[14]
mr
14
J-
-з
ж_д_
[OJ
~
1.
-
~-
ГIJ 1
[2] •
,..
[3] • • выхдш
m[4]
1
кдш
~-
]
1
'J ВЫХДШ
L._
[;:
ВХ/ВЫХШВВ-ВЫХДШ
ВХ/ВЫХШВВ-ВЫХДШ
отв
1/Т JЛ ~ РЖДШ fro1f rиfп; frз; i[4Jt Ш i[5] i[7} t[KNBJ
-
13
8 1121
45414S39
3835342827
Рис. 2.8 . С'I'руктурная схема БИС у,с'I'ройства ушра:вленi!!я .вв-ода
-
выво\!\а .К536ИК.3
38


~
"~
Таблица 2.15
. Но"ер
вывода \
Обозиаче ние
Haи:'l'le нование
При,rечание
РЖДШ
Режим дешифра-
Вход
тора
2
РЖРГ
Режим регистра
Вход
3, 4, 15,
с
.Синхр1:шмпульсы
Вход
44, 43
3,1,2,4,5
5,6,20
Свободный
7
Uип1
Питание-
(-24 В)
\
8
чт
Считывани·е
Выход
9
ош
Ошибка
Выход
10
лс
Логичес!(ое CJJO-
Выход
жение
11
зп
Запись
Выход
12
ЛУ
Логи,1есrюе умно- Выход
жеиие
13
отв
Ответ
Выход
[4
Жд
Ожидание
Выход
16
IЗХЧГ
Вход с<штывания
Вход
[7
вхзп
Вход запись
Вход
18, 22, 23,
ВЫХДШ
Выход дешифра-
Выход
26, 21, 31,
тора
19
24
Иил2
Питание
(0-1,5 В)
25
ВХ/ВЫХШвiз-выхдш Общий
27, 28, 34,
Шина ввода:._вы- Вход/выход
36, 39, 41,
вода - выход де-
45, 46
шифратора
29, 32, 33,
вх;выхши
Шина информа- Вход/выход
35, 37, 40,
ционная
42, 47, 48
30
СБР
Сброс
Вход
Регистр признаков используется для выдачи в УВВ
признаков логического сложения (ЛС) и логического
умножения (ЛУ), необходимых для работы микросхемы
цифровых входов - выходов (К536ИР1), и принимает
два разряда с ШИ одновременно с · записью информа­
ции в СХПМВДИ.
Коммутатор регистра и коммутатор дешифратора
предназначены для расширения функциональных воз­
можностей. БИС путем переключения потока информа­
ции из МП в оконечные устройства ввода - вывода и
обратно в зависимости от значения сигналов ВХЗП,
ВХЧТ, ОТВ и Жд. Режим работы БИС задается сигна­
J!ам.и РЖРГ и РЖДШ:
3,9


. ---------- ---- ---.-
Схемы управления записью и считывания информа­
ции служат для выработки сигналов ЗП и ЧТ, переда­
ваемых в УВВ. Сигн ·ал ЗП готовит УВВ к приему ин­
формации в ШВВ и подается СХПМВДИ, обеспечивая
выдачу принятого из МИI{ропроцессора байта на ШВВ.
Сигнал ЧТ передается в УВВ для запроса информации
в СХПМВДИ для приема ее с ШВВ. Сигналы .ЗП и ЧТ
формируют сигнал Жд, который выдается в МП о при­
нятии байта с ШВВ. Сигнал ОТВ сигнализирует о том,
что байт воспринят УВВ, либо о поступлении байта с
УВВ .
Таблица 2.16
Номер вывода 1
Обозначенliе
Наименование
При1,1ечание
СИ! ПД/СИ! ПМ
Синхроимпульс 1-й
Выход
передачи/ синхроим-
пульс !-го приема
2
ПР
Прерывание
Выход
3
ошвх
Ошибка входа
Выход
4, 5, 27,
с
Синхроимпульсы 3,
Вход
28, 44
4·, !,5,2
6-9,
вхкод
Код
Вход
11-14, 10
15
ЗП
Запись
Вход
16, 17, 19,
ША
Адрес .-•
Вход
21, 22
18
чт
Считывание
Вход
20
отв
Ответ
Выход
23
ВЫХСИ!ПД
Синхроимпульс
Выход
передачи
24
ИиП2
Питание (0-1,5 В)
25
С2ПМ
Синхроимпульс
Ви1ход
2 приема
29
И11п1
Питание (- 24 В)
30
дС7сс Общий
31
Дать синхрониза-
Выход
цию/снять синхрони-
зацию
32
ВХСИ2ПД/ВЫХСИ2ПД
Синхроимпульс 2 пе - Вход/выход
33·
GX!14
редачи
Цепь 114
Вход
34-37,
вы хкод
Код
Выход
39-42, 38
43
РЖ
Режим
Вход
45
СБР
Сброс
Вход
46
ВХ!О4/ ВЬ!Хl03
Цепь 104/цепь 103 Вход /выход
47
ВЫХПд1/ПМ2
Передача !/прием 2
Выход
48
ВХПМ1/ПД2
Прием 1 /передасrа 2
Вход
4,Q
.У
,.,.


Устройство ввода - вьiвода (УВВ) К.536:ИК.4
(бКО.348.340 TYl) используется в качестве адаптера и
предназначено для преобразования •последовательного
кода в параллельный 8-разрядный код, параллельного
8-разрядного кода .в последовательный и для выработ­
ки синхроимпульсов для ввода и вывода импульсов дан ­
ных последовательного кода.
БИС может быть использована в одном из двух ре­
жимов:
-
~
в · режиме приема
-
преобразование последова­
тельного кода в параллельный или :идентификация ко­
дов принимаемой последовательности данных с . одним
наперед заданным 8-разрядным кодом;
-
-
в режиме передачи - преобразование параллель­
ного кода в последовательный.
Корпус микросхемы К536ИК4 имеет 48 выводов, на­
значение которых приведено в табл. 2.16. Структурная
схема микросхемы К536ИК4 изображена на рис. 2.9.
Связной адаптер состоит из регистра сдвига , (РГСД),
регистра установки (РГУСТ), буферного регистра
(РГБФ), регистра кода операции (РГКДОП), схемы
сравнения (СХСР), схемы управления (СХУ), генера- .
тора синхроимпульсов (ГСИ) .
. Девятиразрядный
регистр сдвига служит для фор­
мирования байта, т. е. для преобразования последова­
тельного кода в параллельный и параллельного в после­
довательный. Для записи информации со входов, на ·
которые поступает наперед заданный параллельный код,
предназначен 9-разрядный РГУСТ, а 9-разрядный бу­
ферный регистр (РГБФ) необходим для запоминания и
выдачи информации либо на байтовые выходы (парал-
лельный код), либо в РГСД..
-
.
Схема сравнения служит для сравнения содержимо­
го в РГСД и РГУСТ. Для запоминания кода операции
предназначен 9-разрядный регистр кода операции. Код
операции определяет три способа обработки последо­
вательности данных, поступающих в РГСД: запись в
РГБФ только тех кодов, которые идентичны коду, запи ­
санному в РГУСТ, всех без исключения 1,одов и всех
кодов, за исключением идентичных. коду, записанному
в РГУСТ .
•
В режиме преобразования последовательного кода в
параллельный или идентификации последовательный
код поступает на вход РГСД и заполняет его, продви-
41


гаясь от О-го разряда к 7-му. Каждое состояние РГСД
сравнивается с наперед заданным кодом РГУСТ в за­
висимости от кода операции в РГКДОП, может быть
побайтно переписано или не переписано в РГБФ для
передачи на байтовый выход. · Если перепись осущест­
вляется, микросхема вырабатывает сигнал ПР.
5о.·од
ошвх
7
.....------
8
.9
11
12
13
14
10 ="'"'-+ .i
15'
ВЬ!ХКО,1!, [7]
t---+-~------;--,;c-;-' 34
[.ГJ ЗJ"
"
36
18 -::-,---,.1--+---+---J.----.1
43 -P. - ;-;==!===:t==:::t:==~
З7
З9
90
41
42
38
ьr
~ :'~
19Ы
Z1 d2
2l__,
И!Пнt/flДZ
26 Cllfлд / !Jt/5
Ui~I
28 cs
44 С2
Рис. 2.9 .
PfC/1
rtн
flP z
отв 20
8
п,41/rтнz
r---1 -- ------ --'--J?
С1П,!{/С1!l/1
f
23
25'
i--~ --------~ '-- -31
Л ~ЛJI - nepe!11!Ch !lfll nepe8rfl!e;
п ~лн- переп11сь npu прцте.
JZ
Ст·руктурнап схема . БИС устр .ой-ств,а ввода - вь!'Вода
К536ИК4
Преобразование параллельный . код - последователь­
ный происходит, когда содержимое РГСД передается
поразрядно, начиная с разряда 7 по нулевой на после­
довательный выход (ПДl /ПМ2). Пrfи выходе из РГСД
нулевого разряда очередного · параллельного кода про­
изводятся перепись кода из РГБФ в РГСД, из РГУСТ
в РГБФ и выработка импульса ПР, ·. после чего вновь
начинается передача содержимого РГСД на последова­
тельнь1й выход микросхемы. Если в промежутке между
импульсами ПР не будет записан новый байт в РГБФ,
то при очередной переписи РГБФ-~РГСД в РГСД ока ­
жется байт РГУСТ.
42


Синхроимпульсы вырабатываются генератором син­
хроимпульсов (ГСИ) микросхемы при наличии двух
сигналов синхронизации.
Универса.цьный счетчик - адаптер параллельно - по­
следовательного действия К536ИК7 (бКО . 348 . 340 TYI )-
предназначен для управления устройств_ами селекторно­
го канала и может быть применен для деления частоты
на произвольно заданные коэффициенты деления, фор­
мирования фаза- и широтно-модулируемых импульсных
сигналов, произвольно задаваемых интервалов времени,
параллельного ввода и вывода информации, счета им­
пульсов и построения различных счетчиков и накопи­
тельных устройств, преобразования последовательного
кода в параллельный и наоборот, поиска в преобразуе­
мой информ_ации заданных кодовых комбинаций и др .
47 26
ото
~
JS
ошшвв
,_, _
t;
37
~~
~
[0.!.. ._. 4z
о.: <.;
. . .J .!l--41
ДШСТ-С,4
т2-Ш88
[Z] 40
[3]
38
шов
JZ
31
З(!
Pf!ICТ
2!
PfliФ
31
cr~tд
J:J
ДШРГ
ДШШВ!I
05f>f_,J!Pf.YCTfrtfФ
tif/Pfwl
1
!JШО!/ 1РЖШ9!/ Сбf1СТ ВХСТ
2 ·13
.9
10
26 27
Рас. 2.10 . Структурная схема БИС у.ниверсального ,счетчика
К536ИК7
43


Но'1ер
вывода
Обозначение
РЖОБМСТ-Сд/РГБФ
2
ОБМСТ-Сд/РГБФ
3-6,
ШВУ
15-18,
14
8,11,44
С
9
УШВУ
lU
РШВУ
12
13
19
20
21
22
23
24
25
26
27
28,
30-32,
38,
40-42,
39
44
29, 34
33
.
35
36
37
43
ПРГУС+/РГБФ
ОШШВУ
СБР
АСТСД
АРГУСТ
АРГБФ
И,ш2
...._ЗП
СБРСТ
вхст
швв
выхст
ВЫХСР
отв
чт
ошшвв
ВЫХСТ-СД
Таблица 2 . 17
Наиыено.ва ние
Примечание
Режим обм е на между
Вход
сч етчшщм- с двигателем
и буферн ым регистром
Обмен между счетчи -
Вход
ко м -сдвигателем и буфер -
ным регистром
Информационная шина Вход / выхад
внешних устройств
Синхроимпульсы 2, 3,
Вход
!,4
Упр а вление шины внеш -
Вход
них устройств
Режим шины внешних
Вход
устоойств
Общий
Перепись из регистра
устанозки в регистр бу­
ферный
Ошибка на шине внеш-
них: устройств
Сброс
Адрес счетчика-сдвига­
теля
Адрес регистра уста ­
новки
Адрес регистра буфер-
ного
Питание (0-1,5 В)
Запись
Сброс с•1ет,шr;а
Счетчика
Шина ввода-вывода
Счетчик
Си гнал ера внения вхо­
дов с•~етчика - с д вигателя
и регистра уст а новки
.Ответ/конец записи или
С Ч ИТЫВа!IИЯ
r:ч I!ТЬ!'33НИе
Ошибка на шине в в о­
да-вывода
Выход сч етчика /сдв и ­
гателя
Вход
Вход
Вход
Вход
Вход
Вход
Вход
Вход
Вход ·
Вход/выход
Выход
Выход
Выход
ВУОД
Выход
I3ыход
-т


Продолженuе табл. 2.17
Номер
Обозначение
Нанi\'lенование
Примечание
вывода
45
ВХСД/СБР
Сдвиг/ сброс счетчика
Вход
сдвига те ля
46
В:ХСТ-СД
Счет,1ик-сдвигатель
Вход
47
РЖСТ-СД
Режим ·счетчи ка-сд ви -
Вход
гателя
48
вм
Выбор микро:хемы
Вход
Корпус микросхемы К536ИК7 имеет 48 выводов, на­
зна 11ение которых приведено в табл. 2.17 . Структур ная
схема БИС предста влена на рис. 2.10 .
Микросхема состоит из шины ввода - вывода
(ШИВВ), шины внешнего устройства (ШВУ), счетчика­
сдвигателя (СТ - СД), регистра буферного (РГБФ), ре­
гистра установки (РГУСТ), схемы сравнения (СХСР),
дешифраторов (ДШШВВ, ДШШВУ, ДШСТ -СД,
ДШРГ), формирователя импульсов синхронизации
(ФСИ), сумматора по модулю 2 (т2 - ШВВ и т2
-
ШВУ), счетчика (СТ).
Счетчик-сдвигатель - это 8 - разрядная схема, кото ­
рая в зависимости от выполняемой функции может про­
изводить: счет импульсов на сло:жение и на вычитание,
сдв иг ;инфор:мации в направлении от нулевого разряда к
7, ,от разряда 7 ;к нуленому. СТ-СДВ позволяет произ·во­
дить запись или считывание qайта через 9-разрядную
ШВВ и 9 - разрядную ШВУ, а также обмен байтами с
РГБФ. 8-разрядный буферный регистр пред;назначен для
хранения ,и;нформации во нремя счета или преобразова­
н·ий код9в в СТ - СД, запиои и ·считываю1я байта с ШВВ и
ШВУ, обмена байтами со СТ-СД и приема информации
из РГУСТ. 8-разрядный релистр установки РГУСТ хра­
нит байт - идентификатор кода СТ-СД, запись или счи­
тывание байта производятся с ШВВ. Поразрядное срав­
нение байта РГУСТ с каждым байтом СТ-СД, получен­
ным в результате преобразований, счета или з,аписи,
производит 8-разрядная СХСР. В случае р<').венства ко­
дов РГУСТ- и СТ-СД выдается сигнал СРАВНЕНИЕ.
~
Дешифр·атор обращения ДШШВВ предназначен для уп­
равления вентилями записи и считывания информации с
ШВВ. ДШШВУ предназначен для управления обменом
между ШВУ и СТ-СД или ШВУ и РГБФ . ДШСТ-СД
45


предназначен для управления СТ-СД. ДШРГ предн аз ­
начен для управления обменом между регистрами. Сум ­
мирующие устройства т2(ШВВ) и т2(ШВУ) пред­
назначены для контроля информации, поступающей по
ШВВ и ШВУ . 3-разрядный счетчик (СТ) осуществляет
счет до восьми. Сигнал переполнения СТ используется
для управления операциями обмена между СТ-СД и
РГБФ, РГУСТ и РГБФ при преобразованиях в
РГСТ-СД .
ЦентралЬ'ным узло:м -микросхемы являе1;ся у1Ниверсаль­
ный регистр · СТ-СД. Если задан режим счетчика, то
СТ-СД во взаимодействии с РГУСТ через СХСР обес­
печивает выполнение микросхемой следующих . функ­
ций: деление входной частоты, фазоимпульсная модуля­
ция, широтно-импульсная модуляция (при этом исполь­
зуется также СТ), ф0рмирование интервалов времен~и
(при этом необходим внешний вентиль). Входная часто­
та для работы счетчика подается на , вывод ВХСТ-СД.
Преобразование последовательного кода в параллель­
ный и обрати.о выполняется микросхемой в режиме,
когда СТ-СД является регистром сдвига. При этом
РГБФ используется для хранения байта, СТ - для рт­
чета числа сдвигов, а РГУСТ со СХСР - для поиска в ,
преобразуемой информащии заданных кодовых комбина-
ций.
•
При делении частоты СТ-СД задается режим сло­
жения, сигнал СРАВНЕНИЕ подается на вход СБР-СТ,
а в РГУ<;:Т заносится коэффициент деления. СТ - СД на­
капливает импульсы входной частоты, когда содержи­
мое счетчика сравнивается с содержимым РГУСТ, т. е. - .
когда число поступивших со входа импульсов равно ко­
эффициенту деления, появляется сиг·нал сравнения, кото­
рый и является выходным. Этот сигнал сбрасывает СТ,
и начинается новый цикл. Коэффициент деления ·мощет
быть любым в пределах 1- 256 (кqэффицие,нт 256 полу­
чается при нулевом коде в РГУСТ). Для получения ко­
эффициента деления больше 256 необходимо объединить
две микросхемы.
Для фа:Зоимпульсной модуляции сигнал СРАВНЕ­
НИЕ на СБРСТ не подают. При этом .на выходе
ВЫХСТ-СД образуются ;импульсы, и:меющие ча,стоту, в
256 раз меньшую входной частоты, и являющиеся им­
пульсами с ·нулевой фазой. Фазомодулируемые импуль­
сы снимаются с выхода СРАВНЕНИЕ. Коэфф1ициент
46
.,


-·
фазовой моДулящJ:и зано сится в PfY(: t . Д искретнбс'rъ
з адания коэффицие1па модул яции составляет 360°/256,
В зав-исимости от целей, для которых используется фа­
зои мпульсная модул яция , м-ож ет -оказа,ть,ся удобным
устана·вли1в ать ·сч етчик СТ - СД в реж,им ,считывания.
Для . ши.ротно -1импулысной модуляции дополнит,ель:н,о
используется один разряд 3-разрядного СТ . На ВХСТ
подается сигнал ВЫХСТ-Сд, на СБРСТ - сигнал
ВЫХСР. Широтно-имп_ульсная модуляция снимается с
ВЫХС Т [ 1] . Ча,стота ширишоимпульсной модуляци,и
составляет 1-256 входной частоты. Коэффициент моду­
ляции заносится в РГУСТ (дискретность задания коэф- •
фициента широтно - импул ь сной модуляции составляет
1-256).
Для формирования интервалов времени заданной
длительности входную частоту пода ют н а В ХСТ-СД че­
рез внешний по отношению к м иr,р осхеме вентиль, кото­
рый блокир уется сигналом ВЫХСР. Счетчику СТ-СД за­
дается режи м вычитания , а в РГУСТ заносится :нулевой
код, Дис кретность отсчета времени равна периоду вход­
·ных им пульсов , диапазон выдержек-от 1 до 255 .
Устройство ввода-вывода (клавиатурный шифра­
·юр) К536ИВ1 (бКО.348 . 340 TYl) предназначен о для
-
у правления различными пультовыми устройствами и
применяется д_ля управления клавишным алфавитно-
Номер _в~вода I Обознаqение 1
1,3,4;
сквых
42-48
2
СБР:_ вл
5
'
6, 8-10, выхи
13-16
7
ВХП-И
11
КОИ-8
12
о+в
17
18
гт
19, 23,
20, 21
А
22'
3
24
Иип2
26-28, 41
с
29-31
ЗДР
32-40
стшх
Таблица 2.18
Наr1меноваш1е
Сканируемые выходы
Сброс-бло1шров 1<а
Информационный выход
Команда прямой-инверсный
КОИ-8
Общий ·
Ответ
Готов
Свободен
Адрес
-Запрос
Питание (0-1,5 В)
Синхроимпульс
Задержка
Ска нируемые входы
· 1 Прнмеча­
m,е
Выход
Вход
Выход
Вход
Вход
Выход
Выход
Вход
Вход
Вход
Вход
Вхсд
47


цифровым пультом, функциональной клавиатурой й
пультом с совмещенной алфавитно - цифровой (до 60 r,ла ­
виш) и функциональной (до 30 клавиш) клавиатурами.
Корпу,с мшкросхемы К536ИВ 1 имеет 48 выв-од:0в, на ­
эначение к·оторых приведено в табл. 2.18. Ст,руктур.ная
схема БИС представлена на рис. 2.11 . в · состав шифра ­
тора клавиатуры входят следующие устройства: •дели­
тель частоты, распределитель выходов, компаратор вхо­
дов, ра,спредел.итель ,входов, постоянные запом,инающи,е
устр-ойст1ва (ПЗУl и ПЗУ2), реrш,стр информации (РГИ),
оперативное запоминающее устройство (ОЗУ), схема
сравнения (СХСР), вентили - усилители считы в ан и я
(УСЧТ), схема времени, сх_ема управления (СХУ) .
Ш.ифратор клав-иатуры ,по,стро-ен по п рин ципу непр е­
рывного сканирования клавиату р ы . Для этого орга н из о -
Схено '!Jрене1111
Де1111те11ь
qостшпы
c+++1t
274128Zll
4о3938З237J{jЛJ4.З3
12J4S61J1j
'
скох
Сигнип со!lмi/е1111я --~ - ~
Сигноп HO'!Onil tfllKllil
KOff- 8 BXЛ-ff
lf
7
r,1 1
НВ:1[1] (<О
4S
47
4
сквых 44
43
Сч11ты!lоенti
· 11трорна ия
IS
16
TJ
14-
10
Рис. 2.11. Структурная схе-ма БИС клав иатурного шифр ато·ра
КБЗ бИВ!
48


!3ана орг01•,ональн1=tя сетка из скани.руемых по верти­
кали выходов и по горизонтали входов, в узлах которой
находятся переключатели. Для организации сканирова ­
ния в микросхему введены последовательно включенные
распределители входов и выходов, п рич е м импульс пе­
реноса распределителя выходов является сдвигающим
для распределителя входов. Компаратор вх,одов п:роиз­
водит сравнение состояния распределителя входов и
сигналов на G-ка'нируемых входах микросхемы: При сов­
падении кодов на выходе компаратора сигнал СОВПА­
ДЕНИЯ однозначно ,определяет но.мер нажатой ·кл а ниши,
поскольку ,ис пользуется принцип в,ременн6г.о ,разделения
для проверки каждой к.пав1иши.
Каждое полож,ение оканирующих ра,спределителей
однозначно определ~ет адрес считываемой из ПЗУl ин­
формации. Старшие четыре разряда информации из
ПЗУl подвергаются преобразованию в ПЗУ2 в зависи­
мости от состояния релистра управления. Регистр ин­
формации предназначен для приема информации с
ПЗУl и ПЗУ2, хранения и выдачи ее на схему сравне­
ния на вентили-усилители либо в ОЗУ. РГИ состоит из
шести ~внутренних р,елист,ров: верхний ,р·егистр (ВРГ),
нижний регистр . (НРГ), регистр заглавных букв
(ЗАГЛ), регистр строчных букв (СТРОЧ), регистры уп­
равления Yl ,и У2. Релистры ВРГ и НРГ, ЗАГЛ и
СТРОЧ являют,ся вза·им,но исключающим.и. Реrист;ры
Yl и У2 сбра,сывают~ся по· кома·ндам ВРГ и НРГ.
Оперативное запоми1Нающее устройство предназна­
чено для хранения кодов, установленных при предыду­
щем нажатии клавиш. Поскольку необходимо обеспе­
чить ,одновременное 1нажати,е до пяти кла,виш, тю· ем­
кость ОЗУ равна пяТlи байтам. ОЗУ построено на реги­
страх сдвига, поэтому для его синхронизации и управ·
ления введен делитель частоты. СХСР предназначена
для сра1внения ,содержимого РГИ с информацией в ОЗУ.
При отсутствии сигнала совпадения по окончании срав­
нения, свидетельствующем об отличии кода вновь нажа ­
той клавиши от предыдущих· кодов, со схемы управле­
н·ия дается команда на запуск ,схемы времени для выбо­
ра дребезга контактов клавиатуры .
Схема времени состоит и,з ,счетчика времени, считы­
вающего число полных циклов сканирования всей кла­
виатуры, и компаратора задержки, на одН1и входы кото­
рого подается код со счетчика времени, а другие - под-
4-1354
49


kлючены к входам устройства вв6да - вывода, на них ·
задается время задержки. Считывание информации про­
исходит из РГИ чере з вы х одные вентили-усилители сч,и­
тывания при наличии сигналов 3 и А, подаваемых на
входы устройства.
Основньtе характеристики микросхемы 1(536ИВ 1:
Число сканируемых - выходов
1О
Число сканируемых входов
9
Максимальное число сканируемых клавиш 90
из них:
алфавитно - цифр овых кJrавиш
60
функциональных клавиш . . . . . 30
Число градаций вр емени задержки на дребе з г
при из-меr-rен,ии -ег-о от 5 до 40 с лри f с
100 кГц
.
Максимальная скорость передачи при
мальной задержке на дребезг 40 с
fс= 100 кГц
8
макси­
и при
.
до 25
нажатий/с
Число . формируемых сигналов прерывания . 1
Максимальное значение тока через выходные
выводы, мА, не более
.
3
Потребляемая мощность, мВт, не более 100
Кодирование
.
по
КОИ -7 гост 13052-74, КОИ-8 ~ост 19768-74
Схема управления преобразователем напряже1-1ие -
код Кi536ИК6 (бКО,348.340 TYl) используется в качест­
ве автомата управления а-налою- цифровы х пр-еобразова­
телей (АЦП) ,и обес,печивает преобр азова1н1ие входных
напрю~ений постоянного тока в цифровой код. Схема ра ­
ботает по методу двухшаговогG- -и:н1'егр.дрования. Алго ­
_ ри1'м рабиъr АЦП пр-еду,с ма тр .ивает выпол ·нение двух
фу,нкций: преобразова•,н·ия ,входного ,си-гнала в жюд и ав­
тома~ической ыор.р-екщии д:рейфа ·выходно·ю 1на:пряж-ения
и1нтелратора.
• - Корпус микросхемы К536ИК6 имеет 48 выводов, на ­
_значеН:ие которых предста1влено в табл. 2.19. Структур­
ная схема ,изображ-ена на р·ис. 2.12 . ·Ми.кросхема .состоит
из следующих осн,овных узлов: -блока управления БУ,
счетчика, ,схемы фор ,м-ирова·ния ,сче~ных ,импуль,сов ча,сто­
:гы f 0 , ,старт,стопной схемы, блока выхо,rщых 1'ригr~еров,
схемы формирования выхо~·ного байт'Оlвого кода.
50


.. Номер
вывода
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
.21
22, 23,
29, 43
24
25
26
27, 30
28
31
32-34,
36-42,
45, 47
35
44
46
48
Обозначение
fо
повтпск
BXUx
Рже ··
Ч-ИК
СБР
Uпп1
ПР, СВОБ
l(орре1щия
КЛUх
гт
ПЕРЕПОЛ
"2•+
,,2-10"+
"2-10"-
50 Гц
ВЫХUх
.l
РЖ ,2-10"
РЖ.ЦЕЛЕН
с
Uпr,2
вм
ЗВХУ
А
ЗВЫХУ
(запуск)
СМЕЩ
· цкод
кт [6-12]
чтпк
кт [1-5]
отв
Таблица 2.19
Наименование
Частотный вход
Повторный цуск
Полярность измеряемого напря-
жения
Сннхронный режим
Число-импульсный код
Импульс сброса
Питание {-24 В)
Прерывание, свободен
Коррекция
Ключ напряжения
Готовность •
Переполнение •
Клю,r двоичного положительного
эталонного напряжения
Клю,1 двоичного отрицательного
эталонного напряжения
Ключ двоично-десятичного поло­
жительного эталонного напряжения
. Ключ
дво\1t1но-десятич·ного отри­
uательноrо эталонного напря)кения
50 Гu
Полярн ость измеряемого напря-
жения
Общий
Режим двоично-десятичный
Режим работы в качестве дели-
теля
Синхроимпульс
Питание 0-1 , 5 В
Выбор_ микросхемы
Импульс запроса к входнсму
устройству
Адрес 2, 1
Импульс запроса к выходному
устройству
Смещение выходного уровня
Uифровой код
Контроль разрядов 6-12
.
Считывание прямым кодом
Контроль разрядов 1-5
Ответ
Примечание
Вход
Вход
Вход
Вход
Bi;ixoд
Вход
Выход
Выход
Выход
Выход
Выход
Выход
Выход
Выход
Выход
Выход
Выход
Выход
Выход
Вход
Вход
Вход
Вход
Вход
Вход
Выход
Выход
Вход
Выход
Выход
51


В свою очер едь, сх ема у,правления содер :жит :
-
схему форми·рования запускающих ,импул ьсов в
моменты вр,емен~и t1 ,и t2 и оигшала ОТВ 1на любую ко­
манду адресноло обращения к микросх еме (команду
пуска 3 /\Al /\ ВМ, команду считывания первого байта
выхо_щного Ксода ЧТ /\Al /\ ВМ ·и кома'нду считыва'НИЯ
второго байта ЧТ /\А2/\ ВМ);
~
С! r-i
29
23
zz
43
cz"
'~
·~
·-
РЖС
Схена
форниро!Jа-
ния
сl/еmных
инi7gль со8
21
РЖ ДЕ/IЕН
zo
б
z
2б
28
30
27
31
44
25
з
РЖ 2-70
СбР
поет пек
JeXY
ЗеЫХУ
А!
AZ
СМЕЩ
1/ТПК
ем
extJ,
J
1------. .
Старт-
-стопная
CXeNa
г
1-
I
-
-
СТ
r~
СХ1/Т1
"~
~ _,_
~~
i~
~Z VZ -10
~§ ,-
~~
~- е.-~
~~ СХ1/Т2
'""'
~~
«%
/jy
ЕЗ
',z---'"J блок
1U:~ tlыxoiJныx
цкод
ВЫХl!х
-
18
501'1{
кт [5-12]
1[1}4
-г--.~'Г....
_t-ш--';--
77
35
32
33
54
56
37
j"[J
5:J
КТ [1-S},, _
[SJ
чJд
~iТ-
46
40
47
42
4S
47
гт
ПЕРЕПО/1
1/-НК
ПРСВОб
отв
В/(17 tlx
2+
2-
2 -10+
2.- 10-
:г 1 jт,оигге,008
Коекuя
11
72
5
8
48
10
73
74
IS
75
!_____ _ __jf-----'-''/JP_Ц'---9
?ис. 2.12. Ст,руrкту,р.ная сх е1ма БИС управл е ния преобраз,ователем
н,апrряжение - 1юд К536ИК6
дешифра"ю1р момента ,времени tз, ,соответствую щ е ­
го отсчету (2048-16) ,импульсов на п ервом шаге инте ­
гри рова1ния;
-
дешифрато:р момента ·времени t4, соответ,ствующе­
го .п ервому шагу ,и,нтегрирования (2048 отсчетов), ,и т1рлг­
гер, фиксярующий этот 1момент;
-
дешифратор момента времени t 5 , ·соответствующе ­
го от1счету 16 импульсов :на втором шаге интегр·ирова ­
ния - :началу фо,рмир·оваrшя ~выходного кода;
-
схему фо:рмир,ования у,правляющ~rх си1;налов, оо­
о твет ствующих ,моменту времени ts и силналу ГТ;
-
лолич,еский ключ, управля емый с·иnналами от ко.м ­
пар ат•ора • (полярно.сть Их ) и формирующий сигнал
52
t


..
ПОЛЯРНОСТЬ в момент времени i3 и сигнал оконча­
ния прео·бразования ОТВ в момент в·ремени tб;
-
форм:ирова1'ель ,си!'нала ПЕРЕПОЛ;
-
тригг-ер,' ущравляющий передач·ей ,силнала число-
и,мпульсного 1ю:да (Ч-ИК) в интер1вале времени ts-tб.
Дв,енадцати.разрядный счетчик работает :в реж.и,ме
непрерыв,ноло дво·ич,ного ,или дв-оично-десят~ичного счета,
в котором ,прои·сходит формирование вых·одного байтоВ'о­
го к,о,да . Схема формирова:ния счетных импуль,сов ча,сто­
ты fo запу,с-ка-ется от е:инх1роимпульса С4 ил1и ,от ,внешне-
ло г-енератора fоп -
.
Блок ,выходных тр иггеров - это режимные триггеры ,
упраrвляющи,е ра-ботой 1в,с,ех аналоговых ,ключей АЦП
(кроме ком-мутатора) соответегвеюю раз,ным ,периодаrм
цреобразования. Схема форм,ирования 1выход,н,ого к,ода
является дву.байтовой и содержит соответственно две
схемы считывания _ и две контрольные схемы на чет­
ность (сум,мат,ор по 11юдулю 2), формирующие -контрол_ь­
ные разряды двух бай·юв выходного кода. В схеме счи­
тывания первого байта, -включающего ,семь старших раз­
рядов счетчика, •входи,т схема формирова:ния знакового
раз:ряда выход!ного кода. РеЖ'им считывания предусмат­
рив ае т ,считывюше двух -байтов 15-разрядно,го 1выхощ-ю ­
го rюда по двум ,к ома•нда'м как одновременно, так и по ­
следо1вательно. Считывание пр·оизнодит,ся в прямом ,и об­
ратном коs11,ах ,в за·вис-имости от внешних сигналов .
Микросх,ема К536ИК6 выполняет две основные функ ­
ци1и, ~юторы е задаются постоянным сигналом ДЕЛЕ­
НИЕ: делен.не входной частоты ,и шреобразование.
Вторая пр,едуематривает ,выпол,нение также двух функ­
ций, осуществляемых последовательно: изм~ре ние ·и счи­
тыван.и·е .
Режим работы К536ИК6
Деление
Преобразоn а ние
f3ыходной ко д д воич:ю -десяти · r-
ный
•Вых одной кед двои,тный
Выход ной код инв ерс rшi-i
Выходной код пр ямой
Обознаtrенне
сиг н а.nа
РЖДЕЛЕг!
РЖ •:,2-JC"
,,
чтпк
Таблица 2.2
Номер
вывода
21
21
20
20
44
44
З начение
сигнала
1
о
1
о
о
1
53


При выполнении функции ПРЕОБРАЗОВАНИЕ на
вход ·м,и:кросхемы в 1соотв,етств,и.и с табл. 2.20 подаются
постоянные с.и~налы, задающие ,режим .работы ,счетч·и·ка
и вид выходного кода.
•
Фу1нкция ДЕЛЕНИЕ входной ча,стоты ·ми1кр;осхемы
К536ИК6 явля·е11ся 1вспомогательной ,и по,зволя·ет осу­
ществлять автоподстройку опорной ча,стоты .fо по вх,оду
Дл11 расширения памяти..
!1ПJ!J
(l(.fJ5PE2x~}
шн
ПР2
Рис. 2.13 . Структур.ная схема :микр.о-ЭВМ «Электроника С5-12» на
базе МПК ИС сер·ии К536
54


РЖ ДЕЛЕН, равной частоте ctiнxpoймriyJii,ёoв, с тем,
чтобы она была к•ра111юй частоте сети 50 Гц. Этот •ре- ·
жи,м зада,ется постоянным сигналом « 1» 1на -вх•оде
РЖ ДЕЛЕН, открывающим стартстопную схему. Счет 0
чик работает в режи!\:'[е непрерывного счета и с его 11-го
разряда на выход «50 Гц» поступает прямоугольный
сигнал .
.На
р,и,с. -2.13 представлена структурная сх,ема
микро - ЭВМ «Электроника С5-12», построенной 1на 6аз-е
МПК серии К536.
,
М~икро-ЭВМ «ЭлектронИ1ка С5-12»-16 -,разрядная, од­
н-опла11ная, ,в,страи1ваемая вьРшслитеJ1ьная машина с
ми-кропрограм-мным упра,влением, предназначена · для
ши1юкого пр,именения в системах ко1проля и управления.
Миюро-ЭВМ JСостоит из МП, ЗУ, устройств ввода - вы­
вода, генерат,о:ра так11овых импульсов 1И лолических схем
у,пранлен:ия.
В состав микропроцесоора входят: три 16-разрядных
АЛУ, •состоящих · из шести м.икр·осхем К536ИК9, арупПiи­
рова1н,ных по два (од,но АЛУ пр,едназначено В основ,ном
для хранения и о-бработки кома·ндной инфо,рмации -
АЛУК; ,второе- для · хранения 1и обрабо11ки данных -
АЛУД; тр·етье (дополнительное) •используется при ра­
бот,е с байтами, ,а также для у,скорени~ работы МП -
АЛУЧ); у,стройство мик•роп1р1огра,ммного управления -
МПУ (м,июросх,ема К536ИК8); 32-разрядное м:икропро­
грам.мное ЗУ емк,остью 1 К (четыре ,микросхемы
К535РЕ2); схема фор,м-ирования обращений к ЗУ ,и УВВ
и •схемы управления 1вводом - ,выводом информаци:и на
шины ,ми~wро-ЭВМ (,пос1;роены на ИС).
Микро-ЭВМ ,щдертит 16-разрядное ПЗУ емкостью
4096 слов •(четыре микросхе,мы К535РЕ2) ,и 16-разряд­
ное ОЗУ емкостью •128 ,слов · (четыре ·микросхемы
К535РУЗ).
•
Устр,ой.ств-о ввода - вывода включает: дешифрат•ор
адресов УВВ (11р.и ,м·ик,росхемы К536ИКЗ); таим ер
(микросх,ема К536ИК5), 32-разрядный форм,ирователь
цифровых входов и •выходов (ЦУВВ) (четыре ,микросхе· •
мы К536ИР1) и ,сх·емы у,правления входом - выходом
и:нформац•ИIИ из J!BB :на шины микро-ЭВМ (по.строены
на ИС). Од!на из ,микросхем К536ИР1 может использо­
ваться для орга,низации сис11емы прерывания програ,мм :
Число цифровых входов и выходов пр.и этом ,сокращает -
ся ДО 24.
•
55


Для организаци1и ,интерфейса ми~кро - ЭВМ и,споль зу•
!отс я шин·ные у,с-ил:нтели ,с запоминанием .информации
(микросхемы К536УИ2), позволяющие по одной шине
пересылать ,и·нфор,мацию от ,м:н,ог,их источников к -не­
скольким -приемника,м •В двух :н аправлениях .
В основу работы микро-ЭВМ положен шинный
принцип организации 'Между ·ее устроikтва·ми. Четыр •е
ill,и,ны : адресная, информац:ионная, м,икрокоманд и усло­
вий - ,обеопеч.ивают :параллельное движение. и:нфор,ма­
ции :и поэво·ляют з а о,дин такт осуществлять такие дей­
ствия, ка~к подача :микро:~юмшнд в АЛУ, обра щение к
ЗУ, выборка ,операнда, вьшолнен,ие l\Шкрокоманды в
АЛУ и ~подача у,слов,ий в МПУ.
Основные характер истики микро-ЭВМ
«Электроника Сб-12»:
Разрядность информации, бит
16
Время выполнения микрокоманды, мкс,
не более
15
Потребляемая ,мощность, мВт .не боле е
30
Габарит1ные размеры, 'ММ
ЗОХ298Х284
При построении различных вычислительных
устройств совместно с МПК К.536 могут прим еняться ин­
тегральные микросхемы со стандартными уровнями ло­
гических сигналов. Из микросхем ЗУ могут быть исполь­
зованы К535РЕ2, К535РУЗ, :К535РУ1 и др.
3. Микропроцессорны й комплект
интегральных схем серии К580
МПК серии К.580, выполненный на основе п-МДП-тех­
нологии, предназначен для построения вычислительн ых
устройств , контроллеров, микро-ЭВМ и мультимикропро­
це~осо·рных вычислительных систем для обработки цифро !
вых данных. Достаточно высокое быстродействие и отно-
•сительно низкая потребляемая мощность
обеспечивают
возможность широкото применения комплекта в различ­
ных областях народного хозяйства .
Характерной особенностью комплекта являетея одно­
значно заданная архитектура БИС, которая определяет
56
•


архитектуру построенных на ег,о основе устройств. В со ­
став МПК (табл. 3.1) входят три п-МДП БИС серии
К580. Кроме того, с комплектом совместимы микросхемы
серии К589, выполненные по ТТЛШ-технологии (описа­
ние этих БИС приведено в гл. 9).
Таблиц а 3.1
Харш<теристики корпуса
"'
:5
о
е(
Обозначение
о
:,;
"': ,;
Наименование ИС
"'
<.1:Е
ис
Обозначе-
:о
:,;
"'
"'•
ние
.,·
-=
~
s~
S!
о."'
<.1
"' е(
о:
"
аg
::r
J:=!
К580ИК80
Центральный проuес- 244.48-8 48
30
35
сорный элемент парал-
лельной обработки дан-
ных
К580ИК51
Программируемый пос- 244.48-8 48
30
35
ледовательный интер-
фейс связи
К580ИК55
Программируемый па- 244 .48-8 48
30
35
раллельный интерфейс
для периферийных уст-
ройств
БИС ,серии К580 имеют 8-разрядный формат слов, где
младшим являет,с,я нулевой правый разряд. Sозможны
следующие формы предст1авления данных : _
• 1. Число ·со знаком в дополнительном ,коде . При э:гом
старший разряд считае11ся знаковым и имеет значение О
для положительных и 1 для отриI.I;ательных чисел. Диа­
паз-он предста1вления отрицательных чисел составляет
от -1 до -128, а поло1жительных- от О до 127.
2. Положительное число без знака в прямом коде .
В этом случае диапазон представления чисел сост:авляет
01' о до 255.
3. Мантисеа 8-разрядного числа в дополнительном
коде. При таком представлении чисел знак результата
определяется значением разряда переноса , формируемо­
го по общему правилу .
Типовые х арактер·истики БИС ко м плект а приведены
..
в табл. 3.2.
Нее м.икр-ос хемы МГ1К обесп ечивают уеюйч,иrв ую .ра­
боту пр,и ,следующих у сл-о,в иях:
и нтервал 1рабочи х тем,п ератур от -10 до +10°С;
'
.
'
''
87


Тип ИС
К580ИК80
К580ИК51
К580ИК55
Разрядность,
бит
8
8<----+ 1
8
Таблица 3 .2
Та~<товая I Напражение IПотребляемая
частота, МГц питания, В, ±5% мощность, '1Вт
2
2
2
750
400
350
-
011носителын а я влаж:но,сть воздуха 98% при темпе­
рату,ре -25°С;
-
в·ибрадионные 1наr;рузки в диапазоне част-от от 1
до 600 Гц с мак,симальным у,скорением lOg;
многократные удары ,с ускорением до 75g·.
J I 28 ZI lb'JZJJJ;JS
I '] t tttttt t[О]
-~
{jфД
бФД
15
oPr
о
8
8
Онgтрет;яя 11огистраль
AtlY
блок упро!lлr:Ния
бУОб
•3Н37343813242
,s240
П/181/СбРГТОЖJXПJХJПРРПР С С/С2
Рис. 3.1 . Структурная схема БИС центрального
процессорного элемента К580ИК80
Ра•сс·мотр,и,м кратко структуру и фун,кциоrшрова,ние
кажд:о й БИС ком,плекта, уч]:Iтывая, чт,о rво в,сех слу ч аях
нулевой 1разряд явля,ет,ся ,младшим ,раз 1рядо.м слова.
Центральный процессорный элемент (ЦПЭ) парал­
лельной обработки данных К580ИК80 (бКО.348.393 ТУ)
представляет собой однок:ристальный 8-разрядныFI ~ми!(-
56


..
ропроttесебр ,с одн·оз,н~чно ,о•h.ределен,н о/:r архитекту.р,ой и
с,и-стемой к,оманд без ноэможност,и аппарат,ного наращи­
вания ,раз ряд·н•о·сти обрабатываемых данных. БИС ЦПЭ
предназ1Начена для построения сред1ств обработкш дан­
ных . и пр.именяется в устройствах авто,матик.:и, ,ко,нтрол-
лерах ,и микро-ЭВМ .
'
Назначение ·выв,одов БИС ЦПЭ лриведе1ю· в табл. 3.3,
а структурн-ая ,схема - ,на р,и,с . 3.1 . БИС ЦПЭ со·стоит
и1з следующих блоков: ариф:ме11ик о -лолического у,строй­
ства (АЛУ), блока релистров (БРГ), блока управления,
бл.о,ка синхронизаци·и (,БС), lб-1разрядного буфера адре­
са (БФА), 8-раз.ряд·~юго буфера данных (БФД) и
. 8-.разрядной ,внутр-енней магистрали- данных.
Основным блоком БИС являе11ся 8-р,азрядное АЛУ,
выпол,няющее а:рифметич·есюие, лог,ически-е операщии и
операции ·сдвига над данными, предста~ленньгми в до­
полнительна:м ,коде. БИС ЦПЭ может быть •использова:н
для обр?,бо,ки данных в дво,ич:но-десятичном коде. АЛУ
обмен,ивае'!)СЯ операнда,ми и результатам1и операций ·с
внут.рен:ней 1магистралью данных с помощью входящих
в его ,состав ,регистров.
Блок р,егистров (БРГ) предназначен для ·приема,
х1ранения 1и выдачи :различ,ной инф ормации, уча,ствующей
в процессе вьшолнения программы. Он с·одержит счет ­
чик команд, указатель стека, регистр адреса, временной
р-егистр, ·мульти,плекеоры ,и шесть регистров общего на­
значения. Обмен информации ,с ,в,ну~ренней 1маги,с'!)ралыо
данных осуще ствля-ется 1с помощью двух 8-разрядных
мулышпле1юоров, а с вн ешней магистралью адреса -
с помощью третьего 16-разрядноrо мультиплексора.
Все три мультиплеrюора входят ,в ·состав блока реnист­
ров.
Уп,равление ;работой АЛУ и БРГ осуществляется
блока:м управления, ,вырабатывс!ющим в соответствии ,с
кодом 1юманды, поступившей на ef\o вход с внутренней
магистрали данных, 1необходи1мую последователыюсть
у,пра,вляющих. силналов. Коды ~юм а·нд дешифрую11ся в
пя1щ програм м,ируемых логичес ки х м ат.рица х двух типов
(ПЛМl :и ПЛМ2) .
Для формирования последовательностей управляю ­
щих сиrшалов иопользуются оинх1роимпульсы, кото:рые
формируются в блоке синх•ронизации (БС) 1на ос·нове
двух вн ешни х оинхросерий С 1 ,и С2 . Блок ,синхронизащии
в ключает в себя ,с хему формирования маши,нны х тактов,
59


'Габлиriа g_g
Hoi11ep
вывода
2, 40
3
4
6, 24, 48
·7-9,
11-23,
25
26-28, ·,
31-35
37
38
39
42
Обозначение 1
пзх
С!, С2
гт
ож
_L
шд
СБР
зх
ЗПР
РПР
Наи r,,1ено nа ние
При зн ак допуска внешнего
устройства к шинам данных
и адреса
Две серии неперекрывающих ­
ся фазовых импульса
Признак готовности внешне­
го устройства к обмену инфор­
мацией
Признак ожидания микропро­
цессором готовнос т и внешнего
устройства к обмену ннформа­
цией
Питание(+ 12В,-5В,+5В)
Шина адреса [0- 15]
05щи:'~
Шина данн ых [0-7]
Перевод БИС в исходное
состон н ие
Запрос внешни х устройс,тв
на допуск к магистралям дан­
ны х и адреса
Запрос внешних устройств
на об с лужившн1 е микропроцес ­
сором
Разрешение на обслуживание
микропроцессором
внешнего
устройства
43
ПМ
Разре ш ение приема ин форма -
ции с внешней шины
44
Вд
Признак выдачи информашш
на внешнюю шину
1 llpн\l esa ш,e
Выход
Вход
Вход
Выход
Вход
Выход
Вход/ вы ход
Вход
Вход
Вход
Выход
Выход
Выход
__
4_5_ __ __С
____:__
_
С_и_н_хе-ро_н11_з_а_ц.:__и_я_________В_ь_1х_о_д_
сх,ему формирО1ва·ния машин н ых цюшов и схему форм,и­
р,01ван,ия ,сю,нала си;нхрон•и,заu;ии С, в отличие от всех
других выводимого ·на внешний вывод БИС ЦПЭ. Этот
,ои,гнал олределя,ет начало каждо г о \М аши·нного цикла .
БлО1к управления обменом (БУОБ) информации ,о•р­
га:н:изует ,работу МП в реальном мас ш табе ,времени
(схема а н али за прерываний), в режиме прямо го досту-
-,
ла к па,мяти (,сх,ема а;нал,иза зах,в ата ш и,н), а также с
памятью ,и внешни:м у,с1'р,ой:ством любого быстро,дейегвия
(,схема анализа готовности) :
60


..
Буфер адреса (БФА) предназначен для выдачи 16 ·
разрядного адр еса из регистра адреса блока регистра во ~
внешнюю маг.истраль. Он содержит 16 выходных фо,р,м.и ­
ровател,ей с тремя устойчивыми состояниям,и. Буфер
данных (БФД) предназ,начен для ·организации обмена
информацией между в:нешней 'И внутренней мат~истrраля­
ми . Он ,содержит 8 -р азрядный рег.истр .и двунаправлен ­
ные маnи,страль,ные усилители.
lб !S/1; 13 iZ 1110 g
!2J45б464-7
тt tt t IlUm mWllШ[O;
IJ ,t ШKIIZ
8 ШКl!З
РГ!
РГЗ
~
4 .1~
Prz
/(Н2
K!i3
КН!
8
8
вI
Вн!fтренняя нагострааь
в
7
{}
бФЛ
РГ!!
в!шд
mПТf m1[О]
нн .,,
3 2 З3Л3535З7383J
29
(;/jp
314.5"444241
!J.fl АО А1 811 1/Т
Рис. 3.2 . Структурная схема БИС программируемого па­
раллельного интерфейса для периферийных устройств
К580ИК55
Прог р аммируемый параллел ьный и нте р фейс (ПЛИ)
для перифе ри йн ы х уст ро йств К580ИК55 (бКО.348.349 ТУ)
прещста,вляет собой одно·к·ри,с т ал ьное про.гра'ммируемое
у,стройство ввода - выв-ода па,раллельной и,нформацши
ра'Зличног,о формата . БИС ПЛИ пр едназначена для 1при­
менения ·в кач,естве элемента ~ввода - в ы вода .общего на­
з1начен.ия, сопрягающего стандартные •пер,иферийные
устройства (дисплей, телетайп, накопитель и др.) ,с ма­
гистралью даНiных БИС ЦПЭ.
Назначение БЬIВодов БИС ПЛИ приведено в табл. 3.4,
а структур,ная .с х,ема - на ,рис. 3.2; БИС ПЛИ ,состоит
61


'f'аблица 3.4
.
.
.
Номер вывода IОбозначе,ше\
Наиме.11ова1ше
1
При мечание
1-6, 46, 47 КН3
Канал 3 [О-7]
Вход/выход
9-16
Юi2
Кана л 2 (0-7]
Вход/вы ход
20-27
ШКНI
Канал 1 (0-7]
Вход/выход
29
СБР
Перево д БИС в ис ходное сос-
В ход
таяние
31
ЗП
Разрешение приема информа-
Вход
uии из шины данных
32-39
ШД
Шина данных 0-7
Вход/выход
41
чт
Разрешение выдачи информа-
Вход
ции в шину данных
42
вм
Разрешение выбора устрой-
Вход
ства
43
J_
Общий
44, 45
AJ, АО
Адрес (номер) канала I<: Hl,
Вход
КН2 и ю-13
48
Иип
Г)итание (+5 В)
Вход
-из ·следующих блок-ов : буфера ·- канала данных (БФД),
регистра управляющего ,слова (РГУ), схемы выбора ка­
нала (СХКН) 1и -~р ·ех каналов да'нных (КН!, КН2 ,и
КНЗ).
Двунаправленный буфер канала данных (БФД)
предназ1начен для подключения внутренней магистрали
БИС ПЛИ к -маг,и~с'Грали дан:ных БИС ЦПЭ. 7--1разряд­
ный р ег.истр упра1вляющего ,слова (РГУ) предназнач1ен
для приема 1и х,ра;нения кода нюманды, поступающею на
него ч ер.ез буферы канала данны х и •вну:греннюю .маги­
страль . Содержимое РГУ оп·ределяет фун кцию 1и на­
правление ~работы кажщо го из трех канало-в ~ввода - вы-
Таблица, 3.5
Чтение
Запись
~
~
~
:r:
""
"'
Наименование
s
а
:3"
::r:
::r:
:,,
~
~
~
входов
t
t
t
Е3
Е3
Е3
~
5::
с--,
"'
t
t
t
t
::r:
::r:
~
~
~
~
~~~
Е3
а
s
s
s
Е3
ВУ
о
о
о
о
о
о
о
чт
о
о
о
1
1
1
1
зп
1
1
1
о
о
о
о
Al
о
1
о
о
1
о
1
АО
о
1
о
о
1
о
1
62
--
-,t;


вода. Схема выбора канала формирует с.игналы управ­
ления iв,ну'I'ренни,ми .и внешними пере,дача-м:и данных,
управляющих слов и 'Информац:ии состоя,ния. Выбор ви­
да пеrреда-чи устанавливается 'В соответств:и,и 1с табл. 3.5.
Каналы К:Нl, КН2 и КН3 предназнач_ены для под­
ключения в:нешн.их устройств 1К шине данных микропро­
цесоора (ЦПЭ). ФуiНкци.ональ:ное назначение ,каждого
ка1нала опр·еделяется прог,ра•м-мным способом.
К:анал К:Нl состоит 'ИЗ входного и ~выходного 8-раз­
рядных реr:Иtс'!1ров (РГl :и РГ2) с ~формирователям,и и
может работать в режимах О, 1 и 2. В режиме О ввод ин­
формации , производится непрерывно, т. е . ·входной ре­
ги,стр ,изменяет ,ов·ое с-остщ1ни,е в соответствии с ,измене­
нием данных на входе. Вывод информации в режимах О
и 1 производится. также непрерывно, но до смены инфор­
мации в выходном регистре. Ввод информации в режи­
мах 1 и 2 на входной регистр и вывод в режиме 2 осу­
ществляются непрерывно в течение действJ,Iя внешнего
сигнала управления приемом.
К:а:нал КН2 со·стоит .,из 8-раз.рядного· ,регИ!стра ввода-.
1выво~а (РГ3), вход,J-1ых ,и выходных форми,рователей и
может работать при вводе инфо;рма~.щи в режимах О и
1. В режиме О регистр канала 1из,меня·ет свое r-ос'!1ояние
в еоо'Dве11ствии с ее ттзменением на вх•оде ;канала. В ,ре­
жи;ме 1 ввод осуществляет•ся так же, но т,олько ,в тече­
.ние действия в,нешн,его ·сигнала управления ,пр,иемом.
Канал КН3 состоит из двух 4-разрядных регистров
включающих разряды [0-3]' и [4- 7]. Канал может ра­
ботать в ,р· еж,имах О ,и 1. В ,режи,ме О осуществляются
,ввод и вывод 4-разряд1ных слов. В режиме 1 ,канал
КНЗ и,споль·зуе11ся для пр.иема ,и выдачи управляющих
оигналов ('если каналы KHl и КН2 работают в режиме
1 или 2). Регистры канала в со,вокупности использую'!1ся
как 8-разрядный регис'!1р соетояний.
Реж.11:м ра·боты каждого канала определя·е11ся оодер­
жимым РГУ, в ко'I'о;рый заносится ,к,од упра,вляющего
слова . . Режимы работы каналов KHl и КН2 у,ста1навли­
ваются незав.ис,имо, а режим канала КН З зави,с,ИТ от
режшмов рабо,ты кн1 · ,и КН2. Пр,и каждом изменени,и
режима работы любого 1ка:нала все 'Входные 'И выход1ные
регистры сбра,сывают,с я в состояние О .
.Комбинирование ~режимов ~работы каналов обеспечи­
вает возможность работы БИС параллел ь ного ,интерфей­
са практичеr;к,и ,с щобым периферийным устройством.
53


Программируемый последовательный 1-щтерфейс свя-
-зи (ПСИ) К580ИК51 (бКО.348.438 ТУ) представляет со­
бой однокр:исталыное пр·огр а·м,мируемое устройство для
си1нх,ронно-асшнх,ро,нных пр ием,опе:р едающих каналов
связи и ,осуществляет прео·бразование параллельн,ого
8 -разрядного кода в последоват-1:лыный ,и 'наоборот. По­
следоват-ельный код дополняется служебными бита-м,и .
!IН!I/Д
СОШ
РШ>f 8Н РUД С1 !!ОД с !!СТ llm
СОН/ СОН2
1.'i15ZIТ7Z7zgJ4J938ZO
.О
41
!
!
t
1
t
tiPГC
РГК
511!!
РГ!I
PГ/JII(
8
Внgтренняя 1'1агистриль
8
8
бФД
5П 1I
РГ8Х
РГВЫХ
.
5Пl1
'1J
[OJ
r,
1
11/Оg84JZI
JЗ14•ZBZб
.46
zz
,
выхпч свд пrт пrтпч СП/1 ППП/1 8ХП1'1
Рис. 3.3. Структурная схема БИС программи­
руемого последовательного интерфейса связи
К.580ИК.5 1
Назначение выво,дов БИС ПСИ приведено в табл. 3.6,
а струrкту,рная сх·ема -на р·и,с. 3.3; БИС ПСИ сос·юит
из ,следующи х блоков: буфера данных (БФД), управляю­
щих регистров (РГУ), блока передачи (БПЧ), бло•ка
при.ем а (БПМ), блока реги;стров ,си,нх:роимпульсо·в
(БРГС), бл,ока 1местного упра,вления (БМУ).
Буфер да;нных п_редназ1начен для связи внутренней
магист~рали БИС ПСИ с магистралью данных БИС ЦПЭ
параллельны м 8-разрядны м 1юдо-м. Он представляет ео ­
бой двунап1равл ешюе 8-раз:рядно е устр·ойство с тремя
и


,
~
,,
ТабJ1ица 3.6
Номер
Обозначение
1
Наименование
Примечание
вывода
1-4,
ШД
8-11
Шина данных [0-7]
Вход/выход
5
вхпм.
Вход приемника
Вход
7, 23
Сl~Д Общий
14
Синхронизация выхода 11ере-
Вход
датчика
15
РПМ.
Разрешение на прием инфор-
Вход
мации из шины данных
16
вм.
Выбор микросхемы
Вход
17
· · ПНУ/Д
При зн ак .управляющие сиг-
Вход
налы или состояния микросхе-
мы/данные• на шине данных
Вход
20
Исм
Напряжение смещения
21
РВД
Разрешение на выдачу инфор-
Вход
22 ··
пгтпм
мации в шину данных
Выход
Признак готовнос ти приемнц-
ка к передаче данных
данных БИС ЦПЭ
в шину
24
Подложка
26
пгтпч
Признак готовности пеr,едат - Выход
чи•{а к приему данных из шины
данных БИС ЦПЭ
27
CJ
Вид синхронизации
Вход/выход
28
пгт
Признак готовности внешнего
Вход
29
лвд
приемника принять данные
Вход
Признак окон,rания посылr<и
даННЬIХ
33
выхпч
пе·редатчик .
Выход
34
с
Тактовая частота
Вход
38
УСТ
Установка БИС в исходное
Вход
состояние
39--41
СОН!,
Сигналы общего назначения
Выход
COI-12, СОН3
46
СПМ.
Синхронизация входа uрием-
Вход
ника
48
Иип
Пит ание (+5В)
Вход
устойчивыми состояниями, состоящее из входного ре­
гистра (РГВХ), выходного регистра данных (РГВЫХ)
и ,выходного регис1,ра •оостоя·ний (РГСН), соедин-ен,ное с
внутренней ма-гисТ1ралью БИС ПСИ .и ,с ее ~внешней па­
раллельной шиной даtН-ных (ШД) .
Управляющие рег,истры (РГУ) предназнач ены дJlя
х·ранен,ия управляющего сJ10-ва •('релистр режима --
РГР)К) :и .и~нструкций rюманды (реr,ИСтр к-оманды -
65


РГК). Выходы раз,рядов 1, 3--5, 7 и 8 регнстра команд
поступают в блок местногю управления (БМУ) БИС
ПСИ, а выходы разрядов 2 и 6- через выходные фо,рми­
рователи на вьшоды COHl и СОН2.
Блок передачи (БПЧ) предназ,начен для преобразо­
вания параллельного 8-разряд:ного кода в последователь­
ный -13-раэрядный . Ос~новным его узл,ом являе'I'ся 13-раз­
рядный регистр (РГПЧ), :на входы которого поступает
слово даiн·ных 1или ·кодовый набор си,нхросимв·ола нз
внутренней магистрали БИС ПСИ (разряды 4-11 ре­
гистра) 'И ,служебные разряды, формируемые в передат­
чике. Выходы регистра через вых,одной формирователь
последовательно подключаются к выв-оду БИС ВЫХПЧ.
Разряды 1-2 1рег,и,стра РГПЧ ,использую'I'ся для ·затт:и,си
стоп-бита, раэ,ряд 3 - :для записи бита контро,ля, 12-
для фор1м,и,рова'Н'йя •старт - бита, 13- для хранения инфор­
мации ·в 'I'ечение периода ,синх,ро1низац,и,и вых,ода передат­
чика. Кр.оме ·юго, в передатч,ике формируется ·сигнал
ПГТПЧ, подающийся на вЬ!lвод БИС.
Блок приема (БПМ) пред;наз·начен для ,прюбразона­
ния п-оследователыного . кода, поступающего на вывод
ВХПМ, в параллельный 8-разрядный ·код :и передачи его
в,о внутреннюю магистраль БИС ПСИ. Основным его
узлом я•вляет,ся реr:истр пр,ием,ника, состоящий из двух
8-разрядных регистров РГl и РГ2, отличающихся тем,
что РГ2 ,имеет д0:полни'I'ель•ные входы для при,ема ,с в:нут­
р•еНiней 1магистрали БИС ПСИ, в то время ;как РГl име­
ет только выходы на эту. магистраль. Управление за­
писью входной информации в рели,стр л,риемника и оо­
меном ,с внутренней :маги•стралью БИС .осуществляется
схемой управлен·ия и 1с1и-rхро:н:изац.ии пр.ием:н·ика. Там же
форми1руе11ся сигнал (ПГl), подаваемый на вывод БИС.
Блок регистров оинхрои,мпулысов (БРГС), состоящий
из двух 8-раз·рядных регистров РГЗ и РГ4 первою и •вто­
рого еинхросимволов и •схемы ,сравнения, пред,назначен
для сравнения ,си 1нх,р,оеимво ·лов, запи ,са:нных в ,регистрах,
с •синхро:оимво,лам,и, посту~пающими из ·внутренней маги­
страли от рег,и,стр ,ов ·приемника. Результат ,сравнения по­
ступает в схему управления .
Блок местного управления (БМУ) обеспечи•вает •ра­
боту БИС ПСИ в ,соотве11с11ви:и •С получен,ны,ми инструк­
ция,ми. В •состав БМУ входят схема управлен,ия, ,схема
фо,рм,и,ровшшя фаз, схема формирования сброса, ,схема
зарядки вну11реннеμ маг:истрал,и и ~х~м~ r'!ЗТО•рмещеuиff,
§6


БИС ПСИ может работать в нескольких режима х.
В асинхрон,ном ,режи,м,е при пе:редаче данные в па­
раллель,ном к,оде записываются ,из внешней шины дан­
_ ных (ШД} БИС ЦПЭ :в буфер ввода - вывода БИС ПСИ
и через внутреннюю магис11раль подаются в передатчик.
В пер·едатчике из па;раллель,ною rюда формируется по­
следователыность ,сигналов, подаваемая на ,выход пере­
датчика- микросж~мы (ВЫХПЧ). Формат последователь­
ной посылки ,следующий: за ,стартовым разряд,о,м следуют
разряды данных, затем - контрольный разряд и 1раз.ряды
останова. Ча,стота выходного оигнала кратна 1/1, 1/16
или 1/64 частоты с,инхронизации передатчика. Бел.и м,ик­
росхема ,не содержит информации для передачи, ·ю на
выходе передатчика БИС (ВЫХПЧ) устанавл,и,вается 1,
а ,если задан режи,м оста1нова - ·ю О .
При при·еме в аюшнхронном режиме 1 на входе цри,ем­
НИlка (ВХПМ) СВiидетель~с11вует об 011сутс11в,и:и пр.ин.и-мае­
мой информации, а О-о приходе старт-бита . После ,про­
нер,ки ист,и:нности ,старт-бита за!Пу,скается ·счетчик битов,
позволяющий олр-еделить конец данных, бит контроля,
би,ты оста1н,ова. Цр:инятые данные ·с р•еr;истра при,емни1ка
через внутреннюю магистраль ,и буфер в,вода - вывода
поступают в ши:ну данных БИС ЦПЭ .
В синхронном ,ре:ншме формат последовательной по- _
сылки ,следующий: с.инхросимвол 1, затем синхр·осим,вол
2 ,и за ним.и разряды данных . Число синхрюсимволов
(1 или 2) проr;рам1ми,руется инструкцией р,ежима . Пере­
датчик автомат,ически форм•ирует коды си:нхросимволов
и выдает последовательную посылку на выход передат­
чи1ка (ВЫХПЧ) •С ча,стотой синхрооим1в·олов, поступаю­
щих !На вход СВД .
Синхрон'ный прием ,может -быть как с ,вну11ренн,ей, так
и ,с внешней ,си,нх·рониэаци,ей. При ,внешней ,с,и1нхрониза­
ци,и на вход БМУ пода,е11ся ,си,нх,рооигнал Cl, вызываю­
щий тра:нсляцию внешн,их ,си,нхроимлуль,сов (СПМ) на
входы ВХПМ. Длительность си,гнала Cl должна быть не
меньше периода ,си1нхроси,гнала СПМ.
При внутренней с,1шхронизации работа БИС ПСИ на­
ч,инается .с поиска ,си:нхр,осимнолов. Инфор1мация посту­
пает со ·входа ВХПМ на РГl пр.ием,ника, и ,его содержи­
мое орав:ни,вается ,с юодержи:мым реги,стра с,и1нхр,ооимно­
ла 1 (РГЗ) БРГС . Если залрограм,м,ирован режим с
двумя синхроси1м,волами, то аналог,ично работают - оба
р егист1ра прием1ника и с.и;нхрооимволов. Пр:и п,оложитель-
5*
67


Нам ,резУJiьтате сравнения на 1rинае\·ся прие м дмшых, при
этом на выход Cl блока •Местного уп•равл еюrя подается
«I», ,свидетельствующий о начале пр и ема .
В общем случае типовая схема применен:ия МПК ИС
с,остоит ,из ,модулей цент.рального процессора (ЦП),
ПЗУ, ОЗУ и УВВ (риrс. 3.4).
Связь между модуляии осущест,вляется через три
магистрали: адреса, данных и управления. Двунаправ­
ленная 8-1разрядная магистраль данных предназначена
Nаi11страль oilpecoll
Рис. 3.4 . Типовая схема применения МПК ИС серии К580
для передач.и ,информации между модулям.и с-истемы. По
однонаправленной 16-разрядrной магистрали адресов пе­
редают,ся адреса ЗУ ил,и УВВ, к которым обращает,ся
ЦП. Каждая линия ~магистрали улра·вления однонаправ­
ленная. Маг.ис-граль •со.держит набор сигналов, выраба­
тi,rва,емых 1модулем ЦП, внешним:и устройствами и ЗУ.
Модуль ЦП в про:стейшем случае содержит:
"БИС ЦПЭ (К580ИК80); буферы магистралей; генера­
тор тактовых ,импульсов и логические схемы управле ­
ния.
Центральный процессор устанавливается в ·исх,о,дное
. (:нулевое)
,сост,ояние по програм:ме ,или при в:ключениrи
питания, после чего •выпол.няет программу до тех пор,
-
пака на вход ГТ БИС ЦПЭ .поступает «1>~.
Выполнение
программы 'Может- быть остановлено либо по сигналу
прерывания, либо по сигналу ЗХ, выдава·емому внешни­
ми ус-r;ройства,м;и.
Пр.и работе ,с ЗУ или УВВ центральный процес-с-ор •
выполняет операции, в такой последователыюст,и:
1) выдает управляющие сигналы на магистрюrь уп­
равлен,!я;
68


2) .выдает Двоич;ный код ад,реса ЗУ или УВВ ,на ма-
г,истраль адреса;
.
3) получа·ет 1инф0:р,мацию :из выбранного ЗУ или УВВ
и передает им ,инф~р!мацию;
•
4) пр,01из;в,о,z:щт юбработку информации;
5) передает (,если rНеобхо,ди.мо по програм1ме) ,ин­
формацию :в ЗУ 1или УВВ;
6) выпол1няет ,операщию п . 1 и выра6атыва•ет очеред­
ную 1последователыюсть управляющих •сигналов.
ЦентралЬ'ный процессор получа,ет из ПЗУ 1юма1нды
цроr~ра-м,мы и· ,произ,водит передачу данных в ОЗУ ,и
УВВ 1ил1и получает ,да:нные ,из 1них . Число кома'Нд в про­
гра-М'м,е может :быть 1разл:и,чным. Они о·пределяют тип
операций, ,которые должны .быть· выпол,н е ны в МП, а
также ,определяют нап;ра1Вление пер.едачи информаци:и­
м,ежду .мо,дулем ЦП :и другими ус-гройст:ва!МИ 1си1стемы.
Быстр·одейств,ие ,системы ,опр.еделяется ,временем ,вы -
66:рки информаци1и из ЗУ ,и временем обработки :иrНфор­
мации ,в ЦП. Незанис:имо от оrюрост,и ,вы6ор'Ки 1информа­
ции: ,из ЗУ и времени о6ра6отки: :информации в ЦП эффек-
1ш1в:ность работы ЦП значительно онижается, если для р,а­
баты с У-ВВ т,ребуе11ся :выпол~нение ,сложных и длительных
програМ'мныхопераций. Именно поэтому ,простота :и эко­
номи,'Еность связи ЦП 1с други:м,и элем•ента,м:и, ,си,стемы ,ста­
новятся ооно:вным:и факторам,и, кото,рые необходимо
учитывать ,пр·и пос11роении ·микроп1роцеосор~ных ,систем.
Досто11шством оистем, построенных на БИС ЦПЭ
К580ИК80, и1спользуемой в качестве ЦП, являет,ся мощ­
ность ее ·ввода - выво,ца .
Основные кома1нды, ,по которым прои1сходит обраще­
ние к УВВ: ВВОД ,и ВЫВОД. Эти команды разделяют
поле ащресов ЗУ и. УВ.В :и с их помощпю в схеме ,выра­
бо11ки управляющих ,оиnналов форми,руются сигналы об­
ращения .к УВВ : ЗАПИСЬ УВВ, ЧТЕНИЕ УВВ.
В,озиож'Н,а ,и, другая организация структуры ,ввода -
вывода, при которой УВВ ра,с•с·матривается как ча,сть
ма,оси1ва ЗУ, т. •е. поле аJ!!ресов ЗУ и УВВ обобщено.
Рассматривая :06.ласть адресов УВВ ,как часть поля ЗУ,
МОЖ'НО :иопользовать для об;ращен,ия к УВВ такие же
1юма1нды, ~как 1и пр:и обращении к ЗУ. Пр,и этом :новые
упра,вляющие сиr:налы для УВВ можно получить, объ­
единяя ,с,йnналы ЧТЕНИЕ ЗУ, ЗАПИСЬ ЗУ со старшим
раз•рядом адреса [15] . Если - разряд 15 адреса равен О,
происходит обращенле к ЗУ . Бсл·и же он равен 1, то
69


rrро,изв,uдит,tя обращение 1<" УВВ. Для этой це.11.и можно
,и,спользовать лiобой другой бит адреса. Старший разряд
а,дреса [15] выбран потому, что это позволяет .осущест­
влять адресацию ,к ЗУ ем'костью д:о 32 К. При ,обобщен­
ном поле адреоов ЗУ ,и УВВ ,обеспечивается вьiбор ,в,сех
УВВ при помощи определе1шых адресов па,мя11и, а непо
отдельным .Jiин иям управлен,ия для каждого УВВ.
Пр.и работе м,икроп.роц ес,сор~-юй системы ,под ,стековую
память от,води'I'ся часть поля адресов ОЗУ ; Под ст,енювую
память мож~н·о выделить отделыное ЗУ, что ра•сшир·и т
объем ОС'новного ЗУ и облегчит программир:ование си­
стемы. Сигналы обращения к этому ЗУ ,мот.но фо;рм,и·ро­
вать, объеди'Н'ЯЯ сигнал СТЕК внутреннего состоя·ния
БИС ЦПЭ -с сю~н алом ЧТЕНИЕ ЗУ, зап.ись ЗУ.
Можно значительно расширить емкость памяти, пр и­
меняя метод ,страничн-О'й организации ЗУ. В ,п р,еделах
каждой ст,раницы мож·но ,и,спользовать воэможность об­
ращен,ия БИС ЦПЭ к ЗУ емкостью до 64 К. В эт,ом
случае необходим 1в1н ешний рег,и стр ,с деши фр ат,ор ом
,
б
"
"
для ,вы ора тои и.ли 'ИIНОИ ,ст:раницы памяти .
Пр.и поотр,оении различных вычи,слитель:ных устройств
оовмес~но с МПК сер ии К:580 могут при меня ть,с я цифро ­
вые и1н11ег.ральные 'МИ•к,росхемы ,со ,с т а·ндар11ными у р овня­
м:и логических ,сипнало'В. На1п,р,и1мер, сер:ии К:155, КМ155.
Для ЗУ могут быть иопользова·ны микросхемы сер :ий
К565РУ1, К565РУЗ, ~552РУ1, КР568РЕ2, КР568РЕЗ,
К573РР1 :И т. д.
В на,стоящее ,время разрабатывают,ся .и друг,ие пери­
ферийные БИС, обеспеч:И1вающие повышение эффеК1шв-
11ЮС'11И МПК сер.ин К:580.
4. Микропроцессорный комплект
интегральны х схем серии 1<581
Микропроцессорный комплект БИС серии К:581
(бКО.348.484 ТУ), выполненный по п-МДП - технологии
с кремниевым затвором, предназначен для построения
16 разрядного МП с программным управлением микро­
ЭВМ «Электроника-60» и может быть также использо­
ван для построения специализированных вычислитель­
ных устройств .
:_:__,
70


В состав МПК серии К581 входят пять БИС. При
по стро-ении вычислительных устройств связи между
БИС осуществляются через шину микрокоманд .- Мик ­
росхемы МПК серии -К581 конструктивно выполняются
в 48 -в ыводных корпусах типа 244.48-1 или 244.48-8 и
ра,ссчитаны на следующие условия эксплуатации:
-
диапазон рабочих температур QT -10 до +10°с;
-
относительная влажность воздуха до 98 % при
температуре окружающей среды + 25°С;
-
вибрации с ускорением до l0g в диапазоне частот
от 1ДО 600 Гц;
•- ' линейные нагрузки с ускорением до 25g;
-
много~ратные удары с ускорением до 75g.
Обозначение
К581ИК1
К58 1 ИК2
К58 1 РУ1
К58 1 РУ2
К581Р У3
Таблиц а 4.1
Наи1,Jеиовапие
БИС регистрового АЛУ
БИС управления выполнением операций
БИС хранения микрокоманд управления
БИС МП ЗУ для реализации стандартного набора
с и стемы команд
БИС для расширения арифметических операций
и реализации операций с плавающей запятой
П римечание. Три типа ПЗУ 1(581РУ1-К:58 1 РУЗ отличаютс~ функциональ ­
ным назначением и инфо~мациоаньш со:,:ер>1и 1-шем м -пр)Пр)rрам11. Структура, конструк­
ция и электричес!(Ие параметры аиалоrичны, Три типа БИС ПЗУ занима10т три стр а ­
ницы из четырех общеrо поля щ;,нти, четвертi.11< тип БИС ПЗУ (чеrвертая страница)
пред1;1азиачеи под микропрограммы .пользователя.
В табл. 4.1 приведены условные обозначения и функ­
циональное назначение схе-м, входящих в МПК серии
К581.
Основные электрические параметры БИС микропро­
цессорного комплекта К581 приведены в табл . 4.2 .
Арифметико-логическое устро йство К581ИК1 пред­
ставляет собой блок обработ~ш 8- и 16-разрядной инфор­
мации, выполняет ряд операций, осуществляемых под
управлением 84 микрокоманд [ аrрифметических, логиче­
ских, регистровых, сдвига, операций пад битами, ввода­
вывода, переходов, инкремента (декремента)]'.
71


Таблица 4.2
ОбозначеАИе Ji!C
__ _____ __
.
Потребляемый
Длительность
Напряже,ше, В
1
1
о•
.i•
ток, мА
цикла, нс
К581ИЮ
о;;;;О,5
;;;:е, 2,4
25,0
400
К58!ИК2
о;;;;О,5
;;;:е,2,4
34,0
400
К581РУ!-РУЗ
3⁄40,5·
;;;:е,2,4
10,0
400
Наличие в БИС АЛУ 16 двунаправленных · шин мик­
роканала (МКН) для связи с БИС МПК и 16 двуна­
правленных шин системного канала (СКН) существ~н :
но упрощает структуру МП .
Структурная схема АЛУ приведена на рис. 4.1. Л
табл. 4.3' приведено назначение выводов БИС К581ИК1.
В состав АЛУ входят непосредственно арифметическое
устройство, блок РОН, блок местного управления
(БМУ), регистр микроком анд (РГМК), дешифратор ад-
реса (ДША), регистр-указатель адреса РОН (РГУА),
регистры для кодов условий .(РГКДУ), схема проверки
состояния флагов условий · (СФУ), три мультиплексора
(МА, МВ, МС) и -выходные буферные - усилители
(БФУСl, БФУС2).
25
Ф4
IJ
Рис. 4.1. Струюурная схема БИС ар.ифмети,rю - ло,r.ическою yerpoij-
cтпa К581ИК!


Восьмиразрядное АЛУ предназначено для вьtполне­
ния арифметических и логических операций над данны­
ми, включая сложение, вычитание, приращение (+ 1
или +2), вычитание (-1), логическое сложение и ум­
ножение, а также сдвиги над -двумя операндами, адре­
сованными микрокомандой.
В качесп:1е операндов могут использоваться: ~
-
содержимое двух РОНов, адреса которых заданы
а- и Ь- поля~ми микрокоманды;
-
литеральная часть микрокоманды и содержимое
РОНа, адресуемого а-полем микрокоманды;
-
константа 00 или 11 и содержимое РОНа, адре­
суемого а-полем микрокоманды.
Блок двадцати шести 8-разрядных РОНов состоит из:
-
десяти РОНов, прямо адресуемых полями а и Ь
микрокоманды;
.
.
-
четырех РОНов, которые могут адресоваться ли­
бо пря~мо, либо косвенно;
-
· двенадцати
РОНов, адресуемых только косвенно.
Таблица 4.3
Номер
Обозначе!jl!е
Наименование
Пр~щ~ча11не
ВЬIВОда
4-17, 22, СККОО-СКН15 Системный канал
Вход/выход
23
24
ФIJ_Ф4 Общий
25, 26, 46,
Синхронизация
Вход
47
27
у
Управление
Вход
28-34,
МКОО-МК15 . Микроканал
Вход/выход
36-44
45
Иип1
Питание (+12 В)
48
Иип1
Питание (-5 В)
К.ьсвенная адресация осуществляется с помощью
специального 3-разрядного регистра -указателя, который
можно загружать из адресного поля микрокоманды.
Двенадцать косвенно адресуемых 8-разрядных реги­
стров используются для реализаци и шести 16-разрядных
регистров общего назначения [0-5]. Четыре регистра,
которые могут адресовать как прямо, так и косвенно ,
используются как указатель стека . [6J и счетчик адре­
сов команд [7]. Пять пар прямо адресуемых регистро в
используются как рабочие регистры микропрограмм и
73


обычно содержат : команды, исrтолнительный ащрес, nер ­
вый операнд, второй операнд, слово состояния МП .
Работа схемы АЛУ происходит следующим образом.
Системная информация (команды, данные) подается на
входы СКН, а микрокоманды, подлежащие исполне­
нию, - на входы МКН. Режим работы БИС АЛУ пол­
ностью определяется поданной микрокомандой. Обра­
ботка микрокоманд производится за один или два цикла
в зависимости от кода микрокоманды.
Тактовые сигналы Ф1-Ф4, синхронизирующие рабо­
ту блоков и узлов БИС АЛУ, представляют серию их
четырех следующих друг за другом неперекрывающих,ся
импульсов напряжения. Тактовые сигналы вырабаты­
ваются вне кристалла БИС и поступают на соответству­
ющие входы микросхемы. За время тактовых <;игналов
ФЗ, Ф4 происходит подготовка к приему микрокоманды
или к выводу инфор~мации в МКН . Так как ввод инфор­
мации в микроканале и системном канале осуществляет­
ся в тех же · тактах, что и ее вывод, то ввод-вывод ин­
формации возможен только в разных циклах.
В.ременное разделение обработки информации и
использование одних и тех же шин для ввода - вывода
у,меньшают необходимое число выводов. Микрокоманда,
подлежащая исполнению, при поступлении тактового
сигнала по Ф 1 принимается на РМК; разряды микро­
команды, определяющие код операции, поступают в
блок управления. Блок управления по Ф2 и ФЗ выраба­
тывает управляющие сигналы, задающие БИС АЛУ
режим работы, соответствующий поданной микрокоман­
де . АЛУ параллельно обрабатывает два операнда. При
регистровых микрокомандах код операции, поступаю­
щий в блок управления, содержится в разрядах 8-15.
·микрокоманды, а а- и Ь-поля микрокоманды содержат
адреса РОНов, содержимое которых об~рабатывается в
данном цикле. Запись результата производится в РОН
по адресу микрокоманды а-поля.
При выполнении литеральных микрокоманд в каче~
стве одного из операндов в операциях АЛУ использует~
ся литеральная часть микрокоманды. Код операции со­
держится в разрядах 12-15, вт01рой операнд заключен
в РОНе с адресом а-поля микрокоманды, а код литера­
лы~ в разрядах 4-11 . Результат обработки информа­
ции поступает в РОН, имеющий адрес а-поля микро­
команды. При выполнении микрокоманд условногq
74


перехода осуществляется проверка состояния «флажка»
условия, определяемого .разрядами 8-11 микрокоманды.
Результат проверки вьщается в следующем цикле по
разряду 15 микрокоманды. При выполнении двуцикло­
вых микрокоманд во втором цикле МКН закрыт на
прием информации, а РМК воспроизводит поданную в
первом цикле микрокоманду с инвертированными млад­
шими разрядами в а- и Ь-полях. Этим обеспечивается
последовательная обработка 16-разрядных данных 8-
разрядным АЛУ с помощью одной микрокоманды.
Выбор РОН осуществляет ДША, который условно
можно разделить на дешифраторы а - и Ь-полей микро­
команды и дешифратор содержимого регистра J. В пос­
леднем случае РОНы, адресуемые регистром J, выбира­
ются тогда, когда а- и Ь-поля 1микрокоманды принимают
значения, равные О, а самый младший разряд - значе­
ние 1, т. е. при записи микрокоманды в 16-ричном коде
а- или Ь-поля при адресации регистром J могут прини­
мать значение О или 1. При этом О соответствует четно­
му номеру РОНа, 1 - нечетному. При прямой адресации
код а- и ,Ь-полей соответствует номеру выбираемого ре­
гистра.
РОНы построены на базе запоминающих элементов
с двумя парами разрядных шин. Такое построение обес­
печивает:
-
параллельную выдачу АЛУ содержимого двух ·
8-разрядных регистров;
выдачу в СКН 16-разрядных слов;
-
выдачу в МКН 16-разрядных слов;
-
передачу для участия в операциях АЛУ литераль-
ной части микрокоманды;
-
передачу для участия в операциях АЛУ чисел
(констант), необходимых для ряда операций.
В РОНы с адресом а-поля микрокоманды чер ез
мультиплексор МА, МВ может записываться следующая
информация:
-
результат обработки информации блоком АЛУ;
-
младший байт слова, поступающего в СКН;
-
содержимое регистров хранения АЛУ (регистров
кодов условий);
-
старший байт слова, поступающего в СК.
Регистры кодов условий обеспечивают хранение сле­
дующих кодов условий: сигнала отрицательного резуль­
тата, сигнала нулевого результата, сигнала 4-разрядно­
rо переноса, сигнала 8-разрядного ттереноса и сигнала
75


переполнения. Регистры кодов условий могут загружать­
ся содержимым РОНов , адресуемых а-полем МК:Н, при
этом .Ь-поле определяет порядок загрузки . Схема про­
верки состояния «флажков» · условий обеспечивает вы­
дачу результата проверки при подаче микрокоманды
условного перехода . СК:Н и МК:Н работают в режимах
прие:ма и выдачи информации .
-
В СК:Н в режиме приема информации поступают
команды и данные, которые заносятся в нужные РОНы
и могут передаваться в МК:Н. В режиме выдачи инфор­
мации в СК:Н через буферные усилители выводится
. 16-разрядное слово - содержимое РОНов, адрес кото­
рых определяется а- и Ь-полями микрокоманды. В мик­
рокомандном режиме приема информации в МК:Н по­
ступают микрокоманды, а в режиме выдачи информа­
ции может выводиться информация, поданная в СК:Н,
Таблица 4.4
Номер вьmода I Обозна•1е1П1е
Наименова!П!е
1 Примечание
4
ПРВУ
Прерывание от внеш-
Вход
н:его устройства
5
ПРТ
Прерывание по таймеру
Вход
6
ПРП
Прерывание по пита-
Вход
нию
7
ПРР
Прерывание по регене-
рации ОЗУ
Вход
8
[1 7]
Разряд 17 микроканала
Вход
9·
ЗАН
Занято
Вход
10
доп
Дополнение
Вход
11
СБР
Сброс
Вход
12
[16]
Разряд 16 микроканала Выход
13
гт.
Готово
Вход
14
ож
Ожидать
Вход
15
вывд
Вывод данных
Выход
16
• ЗАПБТ
Запись байта -
Выход
17
ПОДТ ПР
• Подтверждение
пре-
Выход
ры вания
22
с
Синх ронизация •
Выход
23
Ввд
Ввод данных
Выход
24
J_
Общий
25, 26, 46,
Ф!-Ф4 •
Синхронизация
Вход
47
'•
27
Иппr
Питание (+5 В)
28-34,
МКОО-МЮ5 Микроканал
Вход; выход
36-44
45
Иип2
' Питание (+12 В)
48
Иипз
Питание (-5 В)
76


•
результат проверки «флажков» условий и 16-разрядное
слово - содержимо е РОНов, адрес которых - определяет­
ся а- и Ь-полями микрокоманды.
Информация из СКН и РОН побайтно передается в •
МКН через · мультиплексоры МВ и МС.· При поступле­
нии на вход БИС сигнала УПРАВЛЕНИЕ регистр мик­
рокоманд воспроизводит поданную в данном цикле мик­
рокоманду и МП переходит в · режим ОЖИДАНИЕ.
Этот режим обычно использует,ся в случае ожидания
поступления нужной информации в СКН.
•
БИС управления выподнением операций К581ИК2
предназначена для управления работой · процессора
микро-ЭВМ «Электроника-60» и •представляет собой
блок микропрогра·ммно го управления на основе счетчи­
ка с . дополнительными схемами организации обмена по .
прерываниям и прямому доступу к памяти .. БИС пред­
назначена для формирования адресной последователь­
ности •микрокоманд и сигналов управления системным
каналом . В табл. 4.4 приведено назначение выводов
БИС К581ИК2.
В состав БИС управления (рис . 4.2) входят п1рограм­
мируемая матрица трансляции (ПМТ), регистр микро­
команд (РГМК), регистр системных команд (РГСК),
регистр возврата (РГВ), регис!р состояний (РГС), ре-
l.OMK00
' lJ ~1K0I
9701112 IJ/4
,- --, _- '- '-15
tr;
!7
2Z
'--_,-~zз
Рис. 4.2. С11руктур,ная схема БИС у~пра1Вления ,выпо·лнеш1е,м операций
К581ИК2
77


гистр прерываний (РГПР), блок местного управления
(БМУ), блок управления .системным каналом (БУСКН),
дешифратор кода операций (ДКО) и счетчик микро­
команд (СТМК).
Программируемая матрица трансляции предназначе­
на для реализации микропрограммного принципа управ­
ления работой МП. ПМТ формирует начальные адреса
микропоследовательностей выполнения системных ко­
манд , обрабатывает сигнал прерывания, осуществляет
ветвление и внутреннее управление.
Р4
ЗS PS
Зб-
Р!!
42
дш
91011IZ 141S1617 22Z332Л34
н ~~1 ~ d,-1 ~1~1
1
С88
&~
-
28
'----....-т-----т-----,.--,
f!
1LS<-· !.!_ 2S
.
Ф2
.
сJ .,_ФЗ 2б
.с--46
.
r.j .14 47
'- --
----, Pi/T
~
..J
РОО
--,...44
Рис. 4.3 . Стручпурная схема БИС ПЗУ К581РУ1 (К581РУ2,
К581РУЗ) .
Счетчик микрокоманд является главным звеном п,ри
выработке адресов микрокоманды в БИС . Управление
работой счетчика осуществляется БМУ. Счетчик микро-
. команд
наращивает свое состояние на единицу при каж­
дом обращении к 1микро - ПЗУ. Новый адрес может запи ­
сываться в СТМК из МКН [0 - 10] при безусловном
переходе к новому адресу, [0-7] пр,и условном из ре­
гистра возв,рата (возврат из подпрограммы) и из ПМТ
(ветвление по преобразованию).
Регистр микрокоманд предназначен для хранения и
передачи микрокоманд в ПМТ и блоки БМУ и БУСКН.
Устройство управляющей памяти · МП разработано с
использованием БИС ПЗУ типов К581РУ1, К581РУ2,
К581РУЗ. На рис. 4.3 представлена структурная схема
ПЗУ, содержащая следующие основные блоки: запоми­
нающая матрица (Н - накопитель), дешифратор строк
и столбцов запоминающей ячейrш (ДШ), ад,ресные фор-
78


'
:мирователи дешифратора ётро1< и столбцов заtюминаю-
щей ячейки (А Ф и СФ), ,схема формирования выходных
данных, схема ввода - вывода информации (СВВ) ,' схе­
ма выборки кристалла БИС (ВК), схема разрешения
считывания (РЧТ) и схема запрета (СЗ).
Размер микрокоманды равен 22 раэрядам, из кото­
рых 16 содержат микрокоманду в традиционном поня­
тии. Четыре разряда ориентированы на выполнение
специальных функций, определенных назначением и
структурой вычислительной системы. Из оставшихся
Таблица 4.5
номер вывода
Обозначение
Наи ,., енование
Примечание
9-12, 14, 15 ,
32-42
[1-17]
Данные
Выходы
16, 17, 22, 23 [18-21]
.
24
J_
Общий
25, 26, 46, 47 Ф1 - Ф4 Синхронизация
Вход
27
Ииш
Питание (+5 В)
28
вк
Выборка кристал л а
Вход
44
РОО
Даю-1ые и адреса
Выход
45
Иип2
Питание (+12 В)
48
Иипз
Питание- (-5.В)
двух разрядов один используется для запоминания ад­
.реса возврата подпрогра1ммы, другой инициирует про­
граммируемую трансляцию. Отличительной особенно­
стью БИС ПЗУ является непосредственное декодирова­
ние «выбора модуля», которое выполняется ма,сочным
маскированием 2-разрядного селектирующего кода на
стадии изготов,тrения БИС, что исключает необходимость
внешней селектирующей логики.
В одном из режимов обработки информации имеется
возможность обращения к той области постоянной па­
мяти, которая зарезервирована под микропрограммы
пользователя . Это ра,сширяет область эффективного
применения МП.
В таблице 4.5 приведено назначение выводов БИС
К581РУ1 - К581РУ3.
'
На рис . 4.4 приведена упрощенная структурная схе­
ма микро-ЭВМ «Электроника-60», построенной на базе
МПК серии К581. Структура ЭВМ раз1работана по мо ­
дульнQlму принципу, т . е. все функциональные бло ки
79


выrюлнены в виде конструктивно законченных устройств
(модулей), связь между которыми осущ ес тв л я етс я
через единый , канал -обмена информацией. Таким обра­
зом, ЭВМ представляет собой систему модулей, объ­
единенных каналом ЭВМ.
Поскольку - связь между, отдельным и эл е м ен тами
системы, включая цент р альный процеос ор, осуществля-
Ш1111а микро-J8Н ".Jnектроника-50"
ffнe~11:cc 1
gcmpf1iicrпCo 1
i"i,_ _J
J
Рис. 4.4 . Структур11,ая схема ми,кро-ЭВМ «ЭJiектроника-60» на МПК
ИС ,серии К581
ется через канал, то внешние устройства так же доступ­
ны для ЦП, как и ОЗУ. Канал ЭВМ содержит 39 линий
связи; из кота:рых 32 являются двунаправленными. Это
озr~ачает, что по одним и тем же линиям информа ц ия
может как приниматься, так п передаваться относитель­
но одного и того же устройства .
Пользователю предоставляется возможность самому
определить необходимую конфигурацию системы в за­
висимости от конкретного применения. При этом могут
использоваться устройства пользователя, разработанные
с учетом требований к каналу .
5. Микропроце с сорный комплект
интегральнь1х схем серии К584
Микропроцессорный ка,мплект интегральных схем се­
рии К584 ( бКО.348 . 354 ТУ) Ис!_ГОтавливается на основе
технологии интегральной инжекционной логики (И 2Л).
80


..
..,-
Микросхемы комплекtа предназначены для построения
микро- и мини-ЭВМ, контроллеров и систем управления
различной архитектуры. Микросхемы используются для
построения как простых (системы автомаtизированного
управления технологическими процессами), так и слож­
ных (многопроцессорные системы управления в реаль­
ном ;масштабе времени) вычислительных устройств.
Преимущества, свойственные И2J1 БИС, такие, как
один низковольтный источник питания, малая -мощность
потребления, широкий диапазон температуры эксплуата~
ции, электрическая совместимость по входным и выход­
ным характеристикам миКiросхем наиболее распростра­
ненных ТТЛ-серий (1(133, К155, 1(555 и т. д.), и особен­
ности функционального построения (модульность, нара­
щиваемость, микропрограммируемость и т. п.) дают
возм9жность получить • высо'кие технико-экономические
характеристики.
Таблиц11 5.1
Характеристики корпус
:Е
о~
::;
,;
Тип ИС
Функциональное назначение
Тип корпус а
,;
[;!
-~2
ё с,.
"':а
~s~
:;r"
К584ВМ Центральный процессор- 2123.40 -1 40 51 ,5 15
ный элемент
К584ВУ! Блок микропрограммного 244.48-5
48
32
33
К584ВГ!
управления
Контроллер состояний
244.48 -5
48,
32
33
В состав МПI( входят четыре типа БИС, функцио­
нальное назначение которых, условное обозначение, тип
используемого корпуса и его геометрические размеры
приведены в табл. 5.1 .
Основные · электрические параметры микросхем мик­
ропроцессорного комплекта 1(584 приведены в табл . 5.2 .
Таблиц а 5.2
Обозначение
Наnрпжение, В
ПотребJ15Jемый
1
дли_ тельность
ис
о·
1.
ток, мА
цякла, нс
К584ВМ1
0,4
2,4
150
!ООО
К584ВУ!
0,4
2,4
100
500
К584ВГ!
0,4
2,4
100
500
6-1354
81


Номер
вывода
1-5
6
9
10
11
12
13
14-17
20- 21,
28- 29
22
2.3
24
25, 26
82
Обозначение
К5-К9
СДЛ2
СДП2
ел
СДПl
СДЛl
вхп
ВЫХ1-ВЫХ4
ВХ1-ВХ4
вхст
выхст
П30J_П31
Таблиц а 5.3
Наименование
Фо рмирова ние 5-раз·рядно­
го кода операции, опреде­
ляющего размер обрабаты­
ваемого информационного
слова, выбор о перанда
Обеспечение операции
двойной точности в РРРГ
(прием информации при сдви­
ге вправо, передача инфор­
мации при сдвиге влево)
Обеспечение операции
двойной точности в РРРГ
(прием информации при сдви­
ге влево, передача информа ­
ции при сдвиге вправо)
Селекция разрядов РРРГ
Обеспе ,1ение сдвига вы­
ходных данных АЛУ (прием
информации при сдвиге · вле­
во, передача информации при
сдвиге вправо)
Обеспечение сдвига выход­
ных данных АЛУ (прием ин­
формации при сдвиге вправо,
передачи информации при
сдвиге влево)
Обеспечение переноса
в АЛУ
Шина выходных данных·
Шина входных данных
Определе1ше приращения
счетчика команд на 1 или 2
в зависимости от уровня сиг­
нала на входе во время по­
следующего перехода синх­
ронизирующего сигнала
Выход программного счет­
чика, связанный со входом
БИС более старшего разря­
да; для более высоких раз­
рядов БИС является выхо­
дом старшего разряда шины 2
Общий
Обеспечение управления
внутренними
состояниями
входов и выходов БИС при
их использовании в много­
разрядной системе
Примечаm,е
Вход
Вход/выход
Вход/выход
Выход
Вход/выход
Вход/ вцход
Вход
Выход
Вход
Вход
Выход
Вход


Окопчание табл. 5.3
Но.\!ер
вывода
Обозначеюrе
Наименование I Примечание
27
ИК
Обеспечение уп равления Вход/выход
30
31
33, 34,
36, 37
35
39
40
41
44--47
48
с
Ииш
А
ПРИОР
х
у
вых п
Kl- K4
п рограммн ым счетчиком; в ·
мноrо разрядной системе яв -
ляется выходом ст ар ш его
разряда
Обеспечение типового
Вход
сигнала синхрЬнизаuии
Питание (+ 5 В)
Шина выдачи адре с ов
Обеспечение доступа про­
граммного счетчика к шине
выдачи адре с·ов и обес п ече ­
ние внутреннего управления
передачи да н ных по шине
выда,, и адресов
Обеспечение переноса
АЛУ
Формирование перено с а
АЛУ
Обеспечение вывода пере­
носа из АЛУ
Обеспечение формирова -
ния кода опера uии АЛУ
Питание (+ 5В)
Выход
Вход
Выход
Выход
Выход
Вход
Доп устимые условия эксплуатации БИС типа
К584ИК1:
--
д иапазон рабочи х температур от - 10 до + 70°С;
--
относительная влажность воздуха до 98% при
температуре окружаю щей среды ДО 35°С;
-
многократное циклическое изменение температу­
ры от -10 до +70°С;
-
вибрационные нагрузки с ускорением до 20g в
диапазоне частот от 1 до 3000 Гц;
-
линейные нагруз ки с ускорением до 150g;
-
многократные удары длительностью от 1 до
3 мкс с ускорением до 150g .
Центральный процессорный элемент (ЦПЭ) типа
К584ВМ1 представляет собой 4-разрядный на1ращивае­
мый процессор, обеспечивающий выполнение логичес ки х,
арифметических и специальных функций, необходимы х
для параллельной обр а бот ки 4 - разряднъrх или кратных
четырем двоичны х щнп1ых,
б*
83


Назначение выводов БИС в корпусе 2123.40-1 приве­
дено в табл. 5.3. В состав БИС ЦПЭ (рис. 5.1) входят:
АЛУ, мультиплексоры АЛУ (MI и М2), регис11ры обще­
го назначения (РОН) с блоком управления регистром
состояний (БУРГСН) и блоком формирования выход­
ных сигналов регис11ра состояний (БФВЫХРГСН), два
рабочих регистра (РРГ и РРРГ) с мультиплексорами
соответственно МРРГ и МРРРГ, программируемая ло­
гическая . матрица (ПЛМ) •С регистром операций
(РГОП), мультиплексор адреса (МА), блок управления •
операциями переносов (БУОППС) и блок селекции
разрядов (БСК:Р).
•
3,5
2SZб30
"';" j ;'" "''
l
'2
3
4
s
44
сдлz
бСКР
45
~ СДПZ
45
47
ел
33
·,о
34
35
37
41
13
27
,
'
РОН
вх
----т--
;;в
1
j
Рис. 5.1 . Структ)lрная схема БИС центрального процессорного эле­
мен'!'а К584ВМ 1
АЛУ представляет собой арифметическо-логический
блок, который реализован на 4 - разрядном сумматоре со
схемами управления и может выполнять восемь логиче­
ских и восемь арифметических операций с использовани­
ем одного из двух или обоих операндов. Операнды
поступают в АЛУ через мультиплексоры или непосредст­
венно со входов БИС, или с регистров внутренней па1мя­
ти, или с рабочих регистров, если они являются резуль­
татами промежуточных операций. В АЛУ предусмо11рена
схема ввода и вывода для .реализации ускоренных пере­
носов при построении многомоду.льной системы . Струк-
84


тура АЛУ такова, что промежуточные результаты могут .
заноситься либо в блок памяти, либо в регистры.
Режим работы АЛУ определяется 4-разрядным дво­
ичным кодом операции 9 - разрядной микрокоманды на
входах ПЛМ, которая в свою очередь вырабатывает
4-разрядный код микрокоманды. ПЛМ представляет
собой программируемый в процессе изготовления блок
преобразования входной 9-разрядной микрокоманды в
20- разрядную :машинную микрокоманду, кото,рая посту­
пает в регистр операции (РГОП). Эта управляющая
микрокоманда содержит все логические признаки, не­
обходимые для выполнения щ,rбранной инструкции.
РРГ используется в качестве накапливающего сум­
матора промежуточных данных во время итеративной
обработки информации. Передача информации из РРГ
в АЛУ осуществляется через мультиплексор М2, а из
РРГ на шину адреса - через мультиплексор адреса .
Прием информации в РРГ с входных и выходных шин
АЛУ производится через мультиплексор РРГ. Режим
работы РРГ определяется значением управляющего
сигнала синхронизации.
, РРРГ использует,ся в качестве накапливающего сум­
матора при преобразовании адресов и расширенного
РРГ при обработке операндов удвоенного размера и
передает информацию в АЛУ через мультиплексор Ml
и в адресную шину через МА. РОНы, используемые в
качестве внутренней памяти, состоят из восьми 4 - раз­
рядных регистров. Один из региеnров ~может использо­
ваться как программныi} счетчик . Выбор регистра в про­
цессе функционирования осуществляется 3-разрядной
микрокомандой, транслируемой на ПЛМ.
Мультиплексор адреса осуществляет передачу ин­
формации или из РРГ и РРРГ, или из счетчика команд
на ш.ину адреса. В зависимости от содержания РГОП
информация на шину адреса передает,ся или из РРГ,
или из РРРГ при 1 на входе РГС (при 1 на входе РГС
содержимое счетчика команд передае11ся на шину адре­
са независи1мо от содержимого РГС).
ДевятираЗiрядное входное слово ПЛМ дает возмож­
ность получить 512 разновидностей машинных операций.
С целью облегчения задачи программирования ПЛМ,
улучшения понимания взаимодействия трех обла,стей
входной микрокоманды операции разделены на 6 видов ,
включающих 45 типов операций , прибавив к которым
85


функции А Л У и комбинации RF можно ре а лизова т ь
459 операций.
Б ло к микр оп рогра м много упра вле ния К584ВУ1 пред ­
ставляет собой устрой ство , определяющее последова­
тельность адресов выбира е1мых ячеек микропрограм ­
много З У.
Назначение выводов Б И С в корпусе типа 244.48-5
приведено в табл. 5.4 . В состав БИС (рис.
_
5.2) входят :
N/ f-,2
СК
~
-
51t52 t
С!,-0
-
Clil.
{,' ,19
Рис. 5.2 . Структурная схема БИС м и кро п рограммного
управления К584ВУ1
1 6-разрядный регистр команд (РГК), схема образова ­
н ия адреса микрокоманды • (СХАМК), блок модифика ­
ции адреса (БМДА), двухуровневый стек ре гистров
адреса микрокоманд (СК), 14-раз~рядный регистр мик­
рокоманд (РГМК), схема контроля питания (СХКТ),
блок управления (БУ).
БИС БМУ работает в четырех основных релшмах:
-
адресации с анализ•ом содержимого младшего
байта регистра команд ;
Номер вывода
1, 2,20-23, 26- 33
3- 18
19,47
24
25,48
34 ;35
36
37- 46
Обозначение \
МКО-МК!3
КО-К15
Sl-S2
J_
Иип
Ml, М.2
кп
CI<:0-CK9
Наименование
Микрокоманда
Команда
Си н хронизация
Общий
Питание
У славный пере ход
Ко н троль питания
Системный канал
Таблица 5.4
Примечание
Вход
Вход/выход
Вход
Вход
Вход
Вход


=
адресации с анализом содержимого старшего
байта регистра команд;
-
последовательного перебора адресов . микро-
команд;
-
принудительной ад,ресации.
Условные переходы в микропрограммах осуществля ­
ются модификацией генерируемого адреса в зависимо­
сти от кода на входах Шl, Ш2. Микросхема не имеет
специальных команд усJювных переходов. Управляя
модификацией, можно совершать переходы в четыре
точки : _: _1, О, +1, +2. Регистр команд предназначен
не только для хранения и анализа управляющих команд,
но и для образования на их основе констант, выдавае­
мых в двунаправленную 16-разрядную шину данных.
Отличительной особенностью БИС БМУ является
наличие в .ее составе схемы контроля питания, которая
«позволяет распознать» моменты включения и сбоев
литания определенной длительности. В БМУ реализова­
на трехуровневая иерархия прерываний с убыванием
приоритета от «включения» до «сбоя» и внешнего за­
проса. Благодаря наличию стека регистров адреса мик­
рокоманд БИС БМУ позволяет обрабатывать прерыва­
ния и подпрограммы на микропрограммном уровне.
Режим функционирования · микросхемы обеспечива­
ется двумя сиНХiросериями и управляется 14-разрядным
кодом ,микроком анды. При сокращении объема адресуе­
мого поля ПЗУ микрокоманд возможно сокращение чи­
сла разрядов управляющих инструкций БМУ.
Контроллер состояний (КС) К584ВГ1 предназначен
для обработки признаков ветвлений программ и м1икро-
Таблица 5.5
Номер вывода
\ ·обозначение I Вьщолияемая фуmщия I Примечание
1,37-43, 46, 47
МКО-МК9 Микрокоманда
Вход
2
н
Декодер нуля
Вход/выход
3-18
ДО-Д15 Данные
Вход/выход
19,21
Bxl, Вх2 Перенос
Вход
20,22
Bl, В2
Перенос
· Выход
23
п
Приоритет
Вход
24
Ylj_ YlO
Общий
-
25-34
Управление
Вход
35-36
Sl, S2
Синхронизация
Вход
44,45
Ml, М2
Уславный переход
Выход
4~
Иип
Питание
-
87


программ, формирования и хранения векторов состояний
микро-ЭВМ, . подсчета щшлов· и логической обработки
данных .
Назначение выводов БИС КС в корпусе типа 244.48-5
•
приведено в табл. 5.5. В состав БИС (рис. 5.3) входят:
8-разрядный регистр состояний (РГСН), декодер со ­
стояния нуля (ДКДН), бл ок битовых операций (БОП),
два 8-разрядных таймера (TMl, ТМ2), 7-входовый ком­
мутатор условий (КМУЛ), 10-разрядный регистр ми­
крокоманд (РГМК), схема формирования признаков
(СХФПН).
•
8Х1 81
11
МК9
Рис. 5.3 . . СтрУiктурная схема БИС ~контроллера оостояний К584ВГ1
БИС КС работает с 16-разрядной шиной данных и
позволяет обрабатывать десять вх_одов условий (Yl,
У2, ..., Yl О). Возможно также наращивание разрядно­
с ти шины данных, разрядности таймеров и числа обра­
б атываемых условий. Микросхема КС совместно с ми­
кросхемой БМУ может использоваться для управлен~ия
условными переходами в микропрограммах по входам
Ml и М2. КС совместно с ЦПЭ может использоваться
т акже для управления счетом в РОН f7] по входам
управления инкрементом (УИ) и программного счетчика
(ПСТ); КС можно применять автономно в качестве кон­
троллера для периферийных устройств.
На рис . . 5 .4 изображена структурная схема микро ~
ЭВМ, реализованная на базе МПК БИС К584. Из четы­
рех ЦПЭ и блока ускоренного переноса строится цен­
тральный процессор, производящий обработку и опера ­
тивное хранение 16-разрядной информации. БИС КС,
подключенная к шине выхода процессора, анализирует
результаты выполнения операций и различает условия
88


,.,
подключения к ее специальным входам . .Кроме того,
БИС .КС осуществляет подсчет циклов и хранит инфор­
мацию о состоянии процессора.
БИС БМУ, подключенная к шине входа процессора,
принимает во внутренний регистр команд инструкци_и,
считываемые из основной памяти . На основе кодов
5лок3!1
программ,
констант u
операнilо8
блок gскоренного переноса
(К155ИП4)
Xz У2
Блок ЗУ
микропрограм
блок
микропрогрин- •
нного
gпраfJления
Контроллfр
состоянии
Рис. 5.4 . Структ.урная схема миюр·о-8ВМ ·на МПК ИС сери•и К58!
команд производится адресация к начальным ячейкам
микропрограмм обработки операций, хранимых в ПЗУ
микрокоманд.
6. Микропроцессорный ·комплект
интегральных схем серии 1<586
Микропроцессорный
комплект
сер1ии
К:586
(бКО.348.497 ТУ), выполненный на основе п-МДП-те.хно­
логии, предназначен для построения микро-ЭВМ семей­
ства «Электроника С5», используемых для управления
технологическим и контрольно-испытательным оборудо­
ванием, для построения периферийных процессоров ин­
формационных и управляющих систем, а также много- ·
ТТJJатщ11х м1икропроцессорных сцстем .


В состав МПК К586 входят четыре схемы высокой
степени интеграции и функциональной сложности .. Три
схемы выполнены в корпусах типа 2 (ГОСТ 17.467- 79),
одна схема - в корпусе типа 4. Все схемы комплекта
могут использоваться при следующих условиях эксплуа­
тации:
-
интервал рабочих температур от - 10 до +70°С;
-
относительная влажность воздуха до 98% при тем-
пературе +25°С;
-
многократное цикл;ическое изменение температуры
ОТ -10 ДО +70°С;
-
вибрационные нагрузки с ускорением до 10g
в диапазоне частот от 1 до 600 Гц;
-
линейные нагрузки с ускорением до 25g;
-
многократные удары с ускорением до 75g при дли-
тельности от 2 до 6 мс;
-
при подаче на микросхемы постоянных напряже­
ний питания: +5,0 В+5%; + 12,0 В ±5%; -5,0 Вi±5% 1
и тактового импульсного напряжения с ампл~и тудой от
12,6 ДО 10,7 В.
Таблица 6.1
Характеристики корпуса
Обозначение
Наименование ИС
1,Число IДлина, 'Ширина,
ИС-
Обо значение выво- мм
мм
дав
К586ИК!
Однокристальный
244.48-8
48 32
33
К586ИК2
микропроцессор
Устройство ввода- 244.48 -8
48 32
33
вывода
К586РУ1
Статистическое ОЗУ 460 .24-1
24 31, 5 31,5
К586РЕ1
ПЗУ
244.48 -8
48 32
33
Функциональное назначение вхо~ящих в МПК К586
интегральных схем, их число приведены в табл. 6.1, а
типовые характеристики - в табл. 6.2.
Приведем краткое описание структуры и функцио ­
нирования каждой ~интегральной схемы МПК К586.
Однокристальный микропроцессор (ОМП) К586ИК1
(бКО.348.497 ТУЗ) предназначен для построения быстро ­
действующих микропроцессорных устройств и микро­
ЭВМ массового применения. ОМП ведет обработку
слов, поступающих с 16-разрядной адресно - информа­
ционной шины, и выдает на нее полученную информа­
цию, обеспечивает режцм прямого доступа внешних
эо


..
Таблица 6.2
Оt,l°"'знячен:.,е
Напряжение, В •
Разрядность, Частсrга сик-1 Потребляемая
ИС
о·
•1•
бит
хро'м'гь'ьсов 1,!ОЩНОСТЬ, Вт
К586ИКI
<О,4 >2,4
16
0,25-2,0
1,0
К586ИК2 <О,4 >2,4
8
0,25-2,0
0,7
К586РУ1
<О,4 >2,4
254Х4
2,0
о, 16
K586PEI
<О,4 > 2,4
1024Х16
2,0
0,24
устройств во внутреннюю память микро-ЭВМ, форми­
рует оигналы запроса ЗУ и записи в ЗУ, выполняет
арифметические операции как с фиксированной, так и
с плавающей запятой, лоп1ческие операции и т. п. Прин­
цип работы с ЗУ и УВВ - асинхронный. В ОМП преду­
смотрена возможность приема и обработки сигнала пре­
рывания.
Корпус ОМП К586ИК1 имеет 48 выводов, назначение
· которых
приведено в табл. 6.3. ОМП (рис. 6. 1) состоит
Jg171Szs232112251518202211132710
[О}
t
!
[1.fj
8н_11тренниешиныPOII
ДШРОН
леи
ОТВЖД СР 'Д ОТВ .JY
ПР
32 3334 7
4б
16
s
16
РГШI РГС/1
- - -+ -i[0-4} [0-!ij
A!l!/
Рис. б._ 1. Структу;рная схема БИС однсжр.и,сталыюr о миI<ропроцес­
сора К586ИЮ
91


йз следующих устройств: регисТ1ров адреса (РГА), ин­
формации (РГИ), команд (РГК), регистров общего
назначения (РОН), параллельного АЛУ, устройства
управления (УУ), схемы сравнения (СХСР), триггера
блокировки прерываний (ТБЛПР) и логики формирова­
ния синхроимпульса (ЛСИ). · 16-раз,рядный РГИ служит
для записи и чтения информации с внешней информаци­
онной шины; 16-разрядный РГК служит для приема и
хранения команды в течение цикла ее исполнения, Соот­
ветствующие разряды регистра команд соединены с уст­
ройством управления, общими регистрами, схемой срав-
нения и триггером прерываний.
Таблица 6.3
Номер вь~вода
Наименование
1 Примечание
1
ИСА . Импульс сопровож-
Выход
де ия адреса
2
ЗЗУ Запрос ЗУ
Выход
3
зп;чт Запись в ЗУ
Выход
4-6
кт
К:онтрольный вход
Вход
7
ОТВЗУ Ответ ЗУ
Вход
8
пек: Пуск
Вход
9, 2s·
с
Синхроимпульс
Вход
10-13, .15-23, 25-27
ши Информационная ши- Вход/выход
на
14
J_
Общий
24
Ииш Питание (-5 В)
32
отвжд Ответ сигнала ожи-
Выход
дания
33
СР
Сигнал сравнеюш
Вход
34
ЖД Сигнал ожидания
Вход
35, 43
Иип2 Питание (+5 В)
36, 45
Иипз Питание (+ 12 В)
44
ПРl
Прерывание 1
Вход
46
ПР
Прерывание
Вход
47
СБР , Сброс
Вход
48
нк:
Начало команды
Выход
-
-
В состав регистров общего назначения входят 16
16 -разрядных регистров, выполняющих функции приема
и хранения информации; РОНО выполняет функцию
счетчика команд и при каждом обращении его содержи- •
мое увеличивается на 2, а РОНЗ имеет возможность
-i,
увеличения содержимого на два в пределах пяти млад-
ших разрядов и выполняет роль счетчика внешних мик­
,рокоманд.
92


AJ1Y содержит 16 - разря:дный многофункциональный
• регистр-сумматор (РГСМ) и 4-разрядный регистр при­
знаков (РГПН). РГСМ' предназначен для выполнения
операций над его содержимым и данными, поступающи­
ми с ШО, и для запоминания результата операций.
РГПН предназначен для выработки и запоминания при­
знаков результата операции и для приема данных с ШО
[О~З]. АЛУ выполняет арифметические и логические
~перации и вырабатывает признаки. Управляется АЛУ
5 - разрядным кодом, поступающим из устройства управ­
ления.
Устройство управления вырабатывает последователь­
ность микрокоманд, управляющих приемом, выдачей и
обработкой информации в ,микропроцессоре. СХСР по
содержимому регистра признаков и регистра команд
вырабатывает сигнал, поступающий в УУ при командах
условного перехода. Т1риггер блокировки прерываний
разрешает или запрещает внешнее программно-маски­
руемое прерывание . Логика формирования синхроим­
пульса обеспечивает фор:мирование основных синхрони­
зирующих · сигналов для УУ.
Внешний интерфейс МП служит для организации
~работы ОМП с внешними устройствами ввода - вывода
и памятью. Внешний интерфейс включает 16-разрядную
двунаправленную tовмещенную адресно-информацион­
ную шину, а также управляющие сигналы ЗАПРОС (3) ,
ЗАПИСЬ-СЧИТЫВАНИЕ (ЗП/ЧТ), ИМПУЛЬС
СОПРОВОЖДЕНИЯ АДРЕСА (ИСА) , НАЧАЛО
КОМАНДЫ (НК).
Для обеспечения работы ОМП в реальном масштабе
времени в мультипрограммном режиме введены сигналы
прерыва~шй ПР и ПР 1, причем сигнал ПР является про­
граммно-маскируемым прерыванием, а ПР 1 - немаски­
руемым.
Для организации прямого доступа внешних уст­
ройств во внутреннюю память микро-ЭВМ _ с внешнего
устройства на вход ОМП к началу С2 должен поступить
сигнал ожидания (ЖД). ОМП выдает сигнал ОТВЖД.
длительностью не ,менее двух тактов следовання такто­
вых импульсов и прерывает свою работу после выполне-
,. ния текущей микрокоманды.
Пуск МП после выполнения команды ПРОГРАМ- ,
МНОГО ОСТАНОВА осуществляется подачей сигнала
пек, поданного к началу С I и снятого к началу следу-
93


Номер вывода
1,3
2
4- 11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32, 34, 36
38, 40, 42,
44, 46
33, 35, 37,
39, 41, 43,
45, 47
48
94
Обозначение
с
Иинз
ШВБ
ПР/СТР АУ
ВЫХРГС
РЖРГС
РЖШВБ
РЖОБJ\1
СТРШВБ
СТРБС
СД/СБР
3
ВБР
ЗП/ЧТ
ВЫХСР
Иип1
Иипt
отв
ВХРГС
СТРШВА
СБР
РВХРГС
РЖШВА /БЛ СР
ШВА
ши
J_
Наименование
Син х роимпул ьс
Питание (+ 12 В)
Внешняя шина Б
Строб пере писи меж-
ду регистром А и
регистром У/Вы­
ход Прерывание
Выход регис тра С
Режим регистра С _
Режим работы внеш -
ней шины Б
Режим обмена
Строб шины внешней
Б
Строб переписи меж ­
ду регистром Б и
и регистром С
Сдвиг/сброс регист -
раС
Запро с
Выборка
Запись/считывание
Выход системы срав-
нения
Питание (-5,0 В)
Питание (+5,0 В)
Ответ
Вход в регистр· С
С троб шины внеш -
ней А
Сброс
Разрешение входа в
регистр С
Режим шины внеш ­
ней А . Блокиров­
ка сравне н ия
Внешняя шина А
Шина информацион ­
ная
Общий
Таблица 6.4
Примеqаии~
Вход
Вход/выход
Вход
Пыход
Вход
Вход
Вход
Вход
Вход
Вход
Вход
Вход
Rход
Выход
Выход
Вход
Вход
Вход
Вход
Вход
В•:од/вы ход
Вход/выход
.f


ющего такта. Обращение к памяти за командой произ­
водится через такт после прихода сигнала пек.
ОМП устанавливается в начальное состояние сигна­
лом СБР, который должен быть установлен к началу
. С 1 и держать·ся три такта. Через два такта после окон­
чания сигнала СБР /ОМП начинает обращение к памя ­
ти за первой командой по адресу 1ООО. •
Устройство ввода - вывода К586ИК2 (бКО.348.497
ТУ4) - быстродействующая многоцелевая БИС, имею­
щая перестраиваемую внешними сигналами В-разряд­
ную структуру, предназначена для использования в ка­
честве базового элемента стыковки устройств ввода -
вывода с МП микро-ЭВМ . УВВ применяется для орга­
низации ввода - вывода параллельного кода, для рабо­
ты в качестве адаптера и таймера и построения системы
прерывания программы. Так как схема может выпол­
нять различные функции, то на основе ее можно создать
разнообразные цифровые УВВ, обеспечивающие стыков ­
ку микро-ЭВМ с различными объектами и решение ши­
рокого круга задач .
Корпус УВВ К586ИК2 имеет 48 выводов, назначение
каждого из выводов приведено в табл . 6.4; УВВ
(рис. 6.2) состоит из четырех регистров [регистр запро­
сов прерывания (РГА), регистр защиты (РГБ), регистр
сдвига-счетчик (РГС), регистр условий (РГУ)], схемы
маскирования (СХМС), схемы сравнения (СХСР) и ло­
гических элементов, обеспечивающих взаимодействие и
задающих различные режимы работы основных узлов.
Обмен информацией между регистрами и внешними
ус11ройствами производится через две В-разрядные внеш­
ние шины (ШВА и ШВБ): ШВА подключена к РГА,
ШВБ - к РГБ либо Р,ГС. Каждая шина имеет управля ­
ющий вход СТРШВА, СТРШВБ, который определяет
направление передачи информации и обеспечивает воз­
можность ввода информации в микросхему как в режи­
ме с запоминанием, так и без запоминания.
Обмен информацией между УВВ и ОМП производит­
ся через В-разрядную шину информации (ШИ). Все
четыре регис11ра микросхемы программно доступны для
микропроцессора.
Регистры РГА и РГБ помимо обычных записи и счи­
тывания допускают запись информации со стороны
ОМП с одновременной реализацией операций поразряд­
н:9го Л,оrиче~коrо сло~ения и умножения (ЛС, ЛУ) и
95


считывание из них информации с одновременным сбро­
сом регистра в состояние «О» . Обнуление при счить1-
вании не - приводит к потере информации, поступающей
в РГ со стороны ШВА и ШВБ в момент считывания.
474543413937ЗS33
дt
!
, [7]
21
20
zz
ЛС,ЛУ
о
отв
,
z5-
---
45
PrA
44
42
,40
38
35
34
зz
"'
~,::::,
~
ll
ll
-~
~
~
Z3
ши
РГС
~
""
~15
<,
"'
"'"'
ЛС,ЛУ
/]
"'
s'i
~
10 15
~
~t;
17
Рис, 6,2. Структурная схем,а БИС устройст:ва ввода - вЫlвода
К:586ИК2
Чтобы записать в какой-либо и_з регистров микросхе­
мы информацию из ШИ, необходймо сформировать и
подать на соответствующие входы сигналы управления
ВБР, 3, ЗП, а также адрес регистра на ШИ (в соответ-
Таблица 6.5
Наииенова ние
1
Адрес
регистра
ши [6]
ши [7]
РГА
о
о
рГУ
1
1
РГС
1
о
РГБ
о
1
~?
~


Таблица 6.6
1
Операции с регистрами
Значения признаков ------- ----:- ------ -
Запись
Считывание
лсши [4] ЛУШИ [5] РГА, РГУ
РГС
РГА РГБ РГУ РГС
РГБ
--
--
--
-- --
о
о
1
1
зп зп
зп
чт чт
чт
чт
--
---
-
--
о
1
ЛУ зп
зп
чт
чт
чт
чт
сквозь
маску
--
---- --
1
о
лс Запись Запись
чтсо чтсо чт
ЧТ, за-
/
со сбро- РВХРГС сбро- сбро-
прет
сом
сом
сом
ВХРГС
РГС
ствии с табл . 6:5) и признаки ЛС и ЛУ на ШИ (в соот­
ветствии с табл. 6.6).
Все сигн алы управления должны быть достоверны
на входах БИС УВВ - в момент поступления С2.
Информация записываетоr в УВВ с ШИ в момент
окончания сигнала ВБР. После п,риема сигналов ВБР и
3 УВВ, не по зднее чем к моменту прихода Cl следующе­
го такта, вырабатывает сигнал ОТВ. Длительность сиг­
нала ОТВ определяется длительностью сигнала ВБР.
Чтобы считать информацию из какого-либо регистра
УВВ на ШИ, необходимо подать сигналы ВБР, 3 и ЧТ
(инвертированный сигнал ЗП) на микросхему УВВ. При
этом восприятие адреса регистра , признаков ЛС, ЛУ и
выработка сигнала ОТВ аналогичны записи, а информа­
ция из регис11ра выставляется на ШИ через такт после
окончания сигнала ВБР и п·оддерживается на ШИ по­
тенциально до снятия сигнала 3. Длительность сигнала
ОТВ при ,считывании равна не менее 1,5 Т (Т - дли­
тельность периода следования синхроимпульсов).
Регистры РГУ и РГС допускают только запись со
стороны МП без реализации операций ЛС, ЛУ и считы­
вание без обнуления. Имеется возможность автоматиче­
ски обнулять РГС в •мом ент записи информации в РГУ,
это достигается соответствующей установкой признаков
ЛС и ЛУ при выдаче адреса РГУ из ОМП для записи
в него информации через ШИ .
Регистр РГС многофункционален и может функцио­
нировать ющ счетчик, работающий на сложение или
7-1~
W


вычитание, либо как реверсивный регистр сдвига. Ре­
жим работы РГС задается подключением входа Р)КРГС
к одному из входов ( +,5 В или ОБЩИЙ) питания или _,.
к одному из синхроимпульсов Cl, С2.
Сигнал РВХРГС и стартстопный триггер разрешают
и блокируют прохождение сигналов со входа ВХРГС
внутрь УВВ, причем в зависимости от значения сигналов
на входе РВХРГС прохождение сигналов через вход
может быть или разрешено, или запрещено независимо
от состояния стартстопного триггера, или управление
входом РГС может быть передано стартстопному триг­
геру.
Возможно последовательное включение РГС несколь­
ких УВВ в любом из вариантов функционирования
(счетчик или регистр сдвига).
Для включения УВВ в 16-разрядный счетчик необ­
ходимо:
- :- - подключить входы РЖРГС 1-й и 2-й микросхем в
соответствии с выбранным режимом работы;
-
соединить вход ВЫХРГС 1-й УВВ с входом
ВХРГС 2-й УВВ (или включить схему ускоренного пере­
носа);
-подать на вход ВХРГС 1-й УВВ импульс счета.
При использовании РГС в качестве 16-разрядного
.регистра сдвига необходимо последовательно включить
два УВВ и последовательно подавать информацию на
вход ВХРГС, а выводить ее с выхода ВЫХРГС 2-го
УВВ.
.
Для формирования сигналов прерывания ПР исполь­
зуются регистры А и Б. Сигналы прерывания с ШВА
поступают в РГА, а РГБ в это время является регист­
ром маски. Выходной сигнал ПРВ возникает при нали­
чии 1 в немаскированных разрядах РГ А. Маскирование
прерываний производится записью 1 в соответ,ствующие
разряды РГБ.
Информацию с РГА можно считывать в ШИ «сквозь
маску», в этом случае с маскированных разрядов считы­
ваются О, с немаскированных - зафиксированная там
информация. При считывании сквозь маску РГА не об­
нуляется.
Для переписи информации из РГА в РГУ и для дву­
стороннего обмена РГС и РГБ УВВ имеет ' внутренние
шины, управляемые сигналом РЖОБМ. Перепись ин­
формации из РГА в РГУ и РГС в РГБ производится .
сигналом СТРОБ ПЕРЕПИСИ, в первом случае or1
98


t1oдaeтcst на Ьход t1P /СТРАУ, во втором - на СТРБС.
Информация в регистре, из которого производится пере­
пись, сохраняется.
Статическое ОЗУ К586РУ1 (бКО.348.497 ТУ2) пред­
назначено для записи, хранения и считывания информа­
ции. Корпус ОЗУ К586РУ1 имеет 24 вывода, назначение
которых приведено в табл. 6.7; ОЗУ ·(рис. 6.З) состоит
"- из следующих устройств : накопителя, выполненного на
Ноыер вывода
1,2,7,8
3- 5, 11-15
9
10
16
17
18
19
20, 21
22
23
24
7*
J
24
ДШУ
Hoкonflme11ь
(255 • ~)
Рис. 6.3. Стр уктурная схема БИС ОЗУ
K586PYI
Таблица 6.7
1 Обозначение
Наи~еноваmrе
Примечание
ши
Шина информацион а Вход/выход
ная
ША
Шина адресная
Вход/выход
Иипt
Питание (- 5 В)
Свободный
И1ш2
Питание (+5 В)
вм
Выбор микросхемы
Вход
отв
Ответ
Вход
ИСА
Импульс сопровож -
Вход
с
дения адреса
Синхроимпульс
Вход
зп;чт Запись-считывание
Вход
~ Общий
Запро с
Вход
99


оазе статического шеститранзисторного запоминающего
элемента, предназначенного для хранения информации;
регистра с дешифраторам Х на 32 выхода и дешифрато­
ром У на восемь выходов; схемы записи и считывания;
схемы запрета для обеспечения нейтральности выхода
в период режима хранения, схемы ответа (СХФС).
Взаимодействие ОЗУ с ОМП и УВВ при обмене ин­
формации происходит в течение четырех тактов следо­
вания синхро_импульсов. В такте 1 от ОМП в память
поступает сигнал сопровождения адреса (ИСА), по ко­
тораму ЗУ ориентируется на восприятие адреса с адрес­
но-информационной шины. Все управляющие сигналы
подаются в ОЗУ в обратном коде, режиму ЗАПИСЬ
,с оответствует О на шине ЗП/ЧТ, при прохождении через
БИС ОЗУ информация не инвертируется.
Адресные и информационные входы в ОЗУ разде­
лены.
ПЗУ К:586РЕ1 (бК:0.348.497 TYl) предназначено для
хранения микрокоманд, команд, констант, записанных
во внутреннем накопителе, и считывания их из ячеек
накопителя с произвольным адресом после прохода
запрашивающего сигнала.
Запись информации в накопитель производится в
двоичном коде на одном из этапов технологического
процесса изготовления ПЗУ, причем 1 или О - соответст­
вует наличие транзистора в пересечении координат мат-
Номер вывода
1
2
3,4,6,17,
19- 23, 25- 31,
33, 37, 38, 43-45
5
7
8, 10, 32-36,
39- 41
11, 14-18, 42
100
12-; - 13
46
47
48
Обозначение
вм
ИСА
3
J_
ША
ША
с
ИШ12
Иuпз
отв
Табли ца 6.8
Наименование
Выбор микросхемы
Импульс сопровож­
де н ия сигнала
Свободный
Примечание
Вход
Вход
Запрос
Вход
Общий
Вход адреса/выход Вход/выход ,
числа
Выход числа
Синхроимпульс
Питание (+5 В)
Питание (+ 12 В)
Ответ
Выход
Вход
Выход


fНЩьt накоi1иtеля или его отсутствие. tакой способ за­
писи информации обеспечивает хранен ие ее без затраты
мощности источника питания.
Корпус ПЗУ К586РЕ1 имеет 48 выводов, назначение
которых приведено в табл. 6.8; ПЗУ (рис. 6.4) содержит
следующие устройства: матричный накопитель, выпол-
g
пенный на базе однотранзисторных запоминающих эле-
-·
ША [0-15]
18 15 !,m 11 /О g 8 J2JН5З6З9404142
[О]
tt[Щ
лi-+-r+-+-+-+-+-1--------,
Ali
Накопитель
(1024 Чб)
,ДШУ
,ДШХ
РГАУ
Рис. 6.4. Структурная схема БИС ПЗУ К586РЕ1
ментов; регистры адреса с дешифраторами Х и У ; схему
считывания, схему запроса для отключения выходных
буферов в период отсутствия обращений к микросхеме,
схему ответа.
Взаимодействие ОМП и ПЗУ осуществляется по той
же схеме, что и взаимодействие ОМП с ОЗУ, с той
лишь разницей, что ПЗУ реализует только считывание
информации. Информация на входе ПЗУ представлена
в обратном коде.
В БИС ПЗУ десять разрядов кода адреса и десять
разрядов считываемого числа объединен ы н а в хода х
микросхемы согласн о табл. 6.9.
На рис. 6.5 приведена структурная схема ми кр о -Э В М
«Электроника CS-21», построенной на базе МПК ИС
101


cepitи 1(586 . Микро-Э вм «Э л екtр6i4и к а Сь - 21 >) - 6дН6-
платная 16-разрядная вычислительная машина с микро­
программным управлением, п,редназначена для построе­
ния цифровых управляющих с и стем . Состоит из микр о­
процессора, устройств памяти и ввод а - в ы вод а ,
ген е ратора тактовых импульсов и схемы орга н иза ц и и
мульти п роцессорной системы . 16 - р а з р ядный ми кропро ­
цессор выполнен на одной ,микросхеме (К586ИК1). З а-
7ТВЖД ДНК
011П
(K58бlfK1 )
~
~~
"'"'
t:<>.
"' <::::
~~~
3
НСА
ПР
011
';::,
1
"'
'- ..
} 01114
~
!/88
(К58бНК2хз)
1/88
(К5t!бНК2}
~>- .:
~~~
<.,
<.,
;§~
о; <..; <.,
~~~
~~ .;;-<>~
;::,
1
"'
'-..
~
"'~
03!1
(К58бР!11Х4}
ПJ!I
(К58бРЕ1 xz)
~~~
~""
Рис. 6. 5. СтруI<турная схема м.и·кр,о-ЭВМ «Эле1проника С5-2 1 » на
МПК ИС сер,ии К586
поминающее устройство микро-ЭВМ содержит 1 6-раз­
рядное ОЗУ емкостью 256 (четыре микр осхем ы
К586РУ1) и 16-разрядное ПЗУ емкостью 2048 (две мик­
росхемы К586 Р Е1). Устр ой ство ввода - вывода , пр ед­
на з наченное для связи микро-Э В М с внеш н ими устр ой­
ствами (четыре микросхемы К586ИК2 ) , имеет вос ем ь
параллельных 8-р аз,рядн ых ка н алов ввода - вывода и
перестраиваемую 8-ра з рядную структуру .
102


•В основу
микро-ЭВМ положен шинный принцип
ор гани зации связей между ее устройствам~:;; МП, ЗУ и
~~
УВВ свя заны двуна правленн ой совмещенной адресно­
информационной 16-разрядной шиной, управление кото-
1JОЙ осуществляется таким образом, что в один и тот
же момент времени информация поступает из одного
источника на один приемник. Ввод - вывод информации
от внешних ~ устройств в микро-ЭВМ производится по
Таблица 6.9
Разрядчисланавы- 5 6 7 8 9 10 11 12 13 14
ходе ПЗУ
;....___ __ __ __
--
-- --
-- --
----------
Разряд адреса на вы- О
245678910
ходе ПЗУ
восьми 8-разрядным шинам ШВА1-ШВА4, и ШВБI -
ШВБ4. _Связь с внешними устройствами по трем парал ­
лельным каналам ШВА2 - ШВА4 происходит чере з
усилители (шинные формирователи), что позволяет по ­
лучить выходной ток до 50 мА. По пяти параллельным
каналам (ШВА!, ШВБ1-ШВБ4) осуществляется связь
с внешними устройствами непооредственно от входов
микросхемы (выходной ток 2 мА).
Микро-ЭВМ обеспечивает асинхронный режим рабо­
ты с внешней памятью, режим прямого доступа к памя­
ти со стороны внешних устройств, мультипрограммный
режим работы в реальном ,масштабе времени.
Технические данные микро-ЭВМ «Электроника CS-21 »:
Разрядность данных, бит
Время выполнения команд ы
общих регистров, мкс
16
сложе!{ия / обмена
Потребляемая мощность, Вт, l{e более
5,5/4,0
20
Габаритные размеры, ,мм
29Х309Х252
Различные вычислительные системы на базе МПК
серии К586 строят с использованием микросхем серий
К155, К555, К531, К592, К589.
103


7. Микропроцессорный комплект
и нтегра л ьны х схем с ерии 1<587 и l<P587
Микропроцессорный комплект серий К587 , КР587,
выполненный на базе высокопороговой КМДП-техноло­
гии, предназначен для построения различных контролле­
ров, миwропроцессоров , микро-ЭВМ и других устройств
вычислительной техники. МПК выпускается в двух ти­
П<iХ корпу,са: керамическом (К587) и плас11массовом
(КР587). Относительно высокое быстродействие, воз­
можность наращивания разрядности, функциональная
гибкость, микропрограммное управление и другие до ­
стоинства обеспечивают комплекту широкую область
применения.
Отличитещ_,ные особенности: высокая помехоустойчи­
вость и рекордно малое энергопо11ребление - во мно гих
областях применения ставят комплект вне конкуренции
с другими МПК. .
•
В состав МПК (табл. 7.1) входят четыре типа БИС,
причем одна из них - БИС управляющей памяти (БИС
УП) - выпускается в различных вариантах, отличаю-
-
щихся на бором запи с анных в ее ПЛМ микрокоманд.
Таблица 7.1
Характерпстm<и корп уса
'
Обоэначепне
Шири-
ис
НаИ'l!еноваm,е ИС
Число Д.rшна , ljЗ С
Тиrт
выво -
il-!M
выоо-
дов
дами,
мм
К51ПИК2 . А рифметич ее кое
429.42 - 1
42 26,6 33,7
КР587ИК2
устройство
2204 .42- \r 42 26,0 35,0
К587ИЮ ,
Ус'!'ройство об мена 429.42 - J';' 42 26,6 33,7
КР587ИК! информацией
2204.42-1 42 .,.
26,0 35,0
К587ИК3 , Арифметисrескиi1 ·
429.42 -1,
,,
42 26,6 33,7
КР587ИК3
расширит е ль
2204.42 -1 42 26,0 35,0
К587РП1,
Уnравляющан па- 429 . 42 -1
42 26,6 33,7
КР587РП!
мять*
2204.42-1 42 26,0 35 , 0
• Выпускается в вариаmах,
отличающихся наборами зап исанных в mix микроко­
ман,!1;.
Дополнительно в МПК включена ИС средней инте­
грации К530АП2 (К531АП2) , выполненная по ТТЛШ;
технологии и предназначеftная для передачи д13оич1-ю и
104


J
информации по двунаправленным линиям связи и длй
согласования напряжений логических уровней ТТЛ и
высокопороговых КМДП-приборов .
Типовые характеристики БИС приведены в табл. 7.2.
;r'абдина 7.2
1
Разряд- \ Число
1
Время цикла, j,Напр,1жеиие 1
Потребляе-
Тип ИС
1:юсть, бит 1
микроко-
мкс
пнтаншт, В . мая ьющ-
маид
ноtть, ыВт
К587ИК2
4Хп
168
2,0
9± 103/',
50
К587.ИКJ
8Хп
50
1,0
9±103/'о
50
I<587ИКЗ
sхп
50
5,0-7,0
9± 103/',
50
I<587PПI
4,0
9± 1 03/'о
50
Все БИС комплекта обеспечивают устойчивую работу
при следующих условиях :
-
интервал рабочих температур от -25 до + 70°С;
-
относительная влажность воздуха 98 % при
Т=25°С;
-
вибрации в диапазоне частот от 1 до 3000 Гц с
максимальным ускорением 20g;
-
многократные удары с ускорением до 150g;
-
одиночные удары ,с ускорением до 1000g;
-
линейные (центробежные) нагрузки с ускорением
ДО 200g.
.
•
Рассмотрим структуру и функционирование каждой
БИС комплекта, учитывая, что во всех БИС длина сло­
ва да нных равна 4 или 8 бит [0-ЗJ; [0-7] и нулевой
,разряд яв.т,rяется старшим, а третий (седьмой) - млад­
шим.
Арифметико-логическое устройство (АЛУ) К587ИК2
бКО.348.204 ТУ (КР587ИК2) (бКО .34 8.569-02 ТУ) пред­
ставляет собой 4-разрядную микропроц ессорную секцию
с возможностью наращивания путем простого объедине­
ния одинаковых секций без дополнительного оборудова ­
ния . Это обеспечивает возможность построения на осно­
ве БИС АЛУ контроллеров и микропроцессоров с раз­
личной разрядно~тью обрабатываемых данных, Кiрат­
ной 4.
Назначение выводов БИС АЛУ приведено в табл. 7.3 . ,
В БИС АЛУ применено микропрограммное управление.
Двенадцатиразрядные 'М1шрокоманды в зависимости от
типа операции имеют четыре формата: регистр - ре­
гистр (РГ - РГ), регистр
-
рабочий регистр передачи
105
,


(РГ - РГПЧ), операции с константой (РГ - КСТ), orte •
рации с обменом (ОПОБ) . Структура микрокоманд
приведена в табл. 7.4.
Таблица 7.3
Но\!ер выеода
1
Обозначе-
нне
Наи :'~.·1енование
Пр И\1ечание
1,3,41,39
Кfi2
Канал 2
Вход/выход
2,4,38;40
ю-11
Канал 1
Вход/выход
5
УСТ
Установка в ис- Вход
ходное состояние
6,8,11
пм
Признак приема Вход/выход
информации по ка-
налам 1, 2, 3
7,9,10
ВД
Признак выдачи Вход/выход
информации тю ка-
налам1,2и3
12
с
Сигнал синхрони- Вход/выход
зации
13
оп
Признак оконча- Вход/выход
ния выполнения опе-
рации
14
РПМ
Разрешение прие - Вход
ма и выполнения
микрокоманды
15
Пf-1
При з нак старшей Вход
БИС в группе со-
вместно работающи х
16, 27-37
РГМК
Регистр микроко- Вход
манд
17
р
Разрешение обме- Вход
18, 19, 25, 26
ПС
на по каналу 1
Признак состоя- Вход/выход
НИЯ цепи
1,2и3
переноса
20, 22-24
КН.3
Канал 3
Вход/выход
21
J_
Общий
42
Иип
Питание (+9 В) Вход
Общий алгоритм выполнения микрокоманды неза в и­
симо от ее фор~мата строится в следующей последов_а­
тельности:
1. Выполнение операции по КОПl, код которой ука­
зан в разрядах [2-4] РГМК, над операндами, разме­
щенными в регистрах общего назначения (РОН), адреса
которых указываются разрядами [5-7] и [8-1 0]
РГМК (об отклонениях будет сказано далее). При этом
106


возможны варианты: выполнения операции н ад одним
операндом и отсутствие операции по КОПl.
2. Помещение результата в регистр, -являющийся ,
как правило, источникам второго операн д а.
3. Выполнение второй операции на д р езультат ом
первой . Вторая операция может и отсутствовать .
4. Выдача результата в рабочий регистр или кана л ы .
Разряд 11 РМК вс е гда указывает на необ х одимость
записи состояний в регистр состояний (ГРСН) и выдачи
содержимого РГСН в к анал КНЗ.
37 35 Z7 262!1J0JUZЛJ4.JS 75
ll]
[ ff]
РГНК
д шнк
Шб
7 5 384024
ВД7 Л/11
РГСН
ед
ЛЛУ
РОН
Pf'Лl/
шд
пет ПС2ПСJПС4ШI
25 257!176 1S
57714!3 IZ
УСТ Р!'Шf\ С
оп ,_
Рис. 7.1, Структурная схема БИС а р ифметического
устройства К587ИК2
107


Разряды РГМК
Формат
11
ю1
микрокоманд
о
1
2
3
4
5
6
7
8
9.
11
РГ-РГ
оо
КОПl
РГ;
РГi
вс
-
--
РГ-РГПЧ
1о
КОП!
РГ;
КОП2
вс
--
PF--KCT
о1
кош
кст 1 КОП4
вс
!
-
- ---
ОПОБ
11
кош
РГ;
I<:ОГIЗ
вс
П Р и '11 е ч ан и е. i - номер реrистра РОН, в которо11 разиещен 1-й операнд: ·i -
Рассмотрим осо бенно сти выполнения микрокоманд
каждого из фо рм а тов . Микр окоманды фор1мата РГ - РГ
выполняются п о у к а з анной схеме , но они не содержат
второй операци и . Ре з ультат выполнения операции по
КОП I перес ыл а ется в рабочи й регистр передачи
(РГПЧ) .
Мик роко м анда ф о рма та РГ - РГПЧ отличается тем,
что второй опер анд и результат первой операции по
КОП! ра з м еща ются .в рабочем регистре , а затем над
н им вы п олняется операция по КОП2, результат которой
р аз,мещ а ется там же . При коде в разрядах [8-10]
РГМК , р авном 111 , результат о перации заносится так­
же в рег истр , определяемый р азрядами [5-7]' РМК.
П ри выполнении микрокоманды формата РГ - КСТ
од н им и з о п ерандов является константа, р_а ,сположенная
в р аз р яд ах [5-8] РГМК. Разряды [9-10] РГМК ука­
зывают а дрес второго операнда и результата выполне­
ния первой операции по КОП1. Вторая операция при
этом формате микрокоманд отсутствует .
Ми крокоманды формата ОПОБ предназначены для
ор ганиз а ции обмена информацией между АЛУ и внеш­
ними устройствами по канала1м KHl, КН2 и КНЗ. Вид
обмена определяется кодом КОПЗ, размещенным в раз-
рядах [8-10]' РГМК. При этом могут выполняться так-
•-
же операции по КОПl: первый операнд берется из i-ro
регистра РОН РГi, а второй - определяет,ся кодом
КОПЗ . Кодом КОПЗ определяется также вид обмена.
При двух значениях кодов разрядов [8--10] РГМК
108


-
Таблица 7.4
Описание операций
.
'
Операнды
Операцни
Приемник результата опера-
Число
ции
микро-
команд
11
2
1
1
2
1
1
2
РГi РГ1
КОП!
-
РГ1
РГПЧ
~
--
РГ 1 РГПЧ кош КОП2 РГПЧ(РГi)
.64
РГ 1 кош кош'
-
КОП4
32
--
стк копз · кош копз
копз РГПЧ (РГi) 64
номер регистра РОН, в которо>~ размещен 2-й операнд.
(101,111) и операциях сложения с 1 результаты опера­
ции заносят в регистр, указанный разрядами [5 - 7]
РГМК.
Всего в БИС АЛУ может быть реализовано 168 ти­
пов микрокоманд всех форматов.
БИС АЛУ состоит из следующих основных блоков :
параллельного АЛУ, блока из восьми [0-7] регистров
общего назначения, блока сдвигателя (СД), регистра
состояний (РГСН), реrис11ра микрокоманд (РГМК),
рабочего регистра передачи (РГПЧ), трех 4-разрядных
каналов (KHl, КН2, КНЗ), трех: схем обмена (ОБl,
ОБ2, ОБЗ), дешифратора микрокоманд (ДШМК), бло­
ка синхронизации (БС) и блока ,расширения (БРШ).
Структура БИС АЛУ приведена на рис. 7.1. Рассмот­
рим назначение и функционирование основных блоков
БИС.
Основным блоком БИС АЛУ является параллельное
комбинационное 4-разрядное АЛУ с асинхронным пере­
носом и с мультиплексора1ми по шинам ША и ШБ. АЛУ
выполняет арифметические операции (сложение, вычи­
тание, сложение с 1) и логические (конъюнкция, дизъ­
юнкция, инверсия и сложение по модулю 2) . Входные
мультиплексоры коммутируют поступающие операнды
на входы АЛУ. Регистр микрокоманд (РГМК) предназ ­
начен для приема из внешней шины микрокоманд
(ШМК) и хранения 12 - ра з рядноrо кода микрокоманды,
поступающего в БИС АЛУ , а дешифратор формирует
соответствующие этим кодам управляющие сигналы,
109


стробируемые сигналами из блока синхронизации (БС) .
Блок регистров общего назначения содержит восемь
4-разрядных регистров, предна з наченны х для хранения
данных внутри БИС АЛУ . Запись информации в любой
из РОНов производится по шине за писи ШД. По шина,м
считывания ША или ШБ содержимое регистров пост у ­
пает на входы АЛУ.
В процессе выполнения микрокоманды обмен инфор­
мации в регис11рах осуществляется следующим образом:
разряды [5-7] РГМК во всех форматах, кроме РГ -
КСТ, задают адрес выбираемого i-го регистра
РОН(РГ i), а разряды [8-10] РГМК микрокоманд
формата РГ - РГ задаю т адрес второго j-го выбираемо­
го регистра РОН (РГj) . Чтение информации из РГi про­
исходит на шину Б, а из регистра РГj- на шину А. В
блоке сдвигат еля выполняются операции логического
и циклического сдвигов 4-разрядных кодов на один
разряд вправо или влево. В рабочем регистре РГПЧ
хранятся 4-ра з рядные коды результата микрокоманды.
В операциях обмена регис11р выполняет функцию буфе­
ра каналов КН l и КН2.
Регистр состояний содержит триггер сравнения с ну­
лем (нулевой разряд РГСН), триггер переполнения
(разряд .1 РГСН), триггер знака (разряд 2 РГСН) и
триггер расширения (разряд 3 РГСН).
Каналы KHl, КН2 и КНЗ в совокупности с соответ­
ствующими схема1ми обмена обеспечивают обмен содер­
жимого рабочего регистра РГПЧ 4 - разрядными словами
с внешними относительно БИС схемами по шинам Шl­
ШЗ соответственно.
Блок расширения обеспечивает возможность объеди­
нения нескольких БИС АЛУ в одно арифметическое
устройство с разрядностью, кратной 4 бит. При этом не
требуется дополнительное оборудование .
Блок синхронизации щредназначен для организации
цикла выполнения микрокоманды в зависимости от ее
кода и обеспечивает работу БИС АЛУ в одном из четы­
рех режимов: без приема и выдачи информации , прием
по одному из каналов (KHl, КН2 или КНЗ), выдача
по одному из каналов (KHl, КН2 или КНЗ) и прием по
одному из каналов и выдача по одному или двум. дру­
гим каналам .
Функционирует БИС АЛУ следующим образом. На
входы [0- 11] РГМК пода~тся код микроr<оманды, а на
110


входы каналов KHl, КН2 или КНЗ подаются, при не­
обходимости, коды данных. Сигнал РПМ разрешает
запись кода микрокоманды в РГМК и запускает -блок
синхронизации. На выходах дешифратора ДШМК появ­
ляются управляющие сигналы, которые определяют
функционирование всех блоков БИС. При наличии на
выходах ДШМК разрешающего сигнала происходит
запись информации из одного из ка!jалов КН 1 - КНЗ
в регистр РГПЧ. Содержимое двух регистров: РГ, и
РГПЧ, или РГПЧ и КСТ, или РГСН и КСТ - поступают
на входы блока АЛУ, где над ними выполняется логиче- •
екая или арифметическая операция по КОП!. Результат
операции поступает на блок сдвигателя, затем, если это
предусмотрено микрокомандой, выполняется сдвиг, и
результат по шине ШД записывается в регистр РГПЧ,
РГ; или в РГj , Состояния, полученные в результате опе­
рации· в АЛУ, записываются в РГСН, если в разряде
[ 11] кода микропрограммы записана 1. При выполнении
микрокоманды с выдачей информации содержимое реги ­
стра РГПЧ выдается в один из каналов КН 1 и КН2,
а содержимое РГСН - в канал КНЗ.
Номер вывода
1, 7-9, 12-14,
17-20, 22, 23, 41
2-5
6, 15
1О, 11
16
21
24-37
38
39
40
42
1
Обозначе- \
ние
КН!
КН2
пм
Вд
мк
J_
РГМК
с
оп
УСТ
Таблица 7.5
Наимеиова1Ше
Канал 1
Канал 2
Признак приема
информации по ка­
налам1и2
Признак выдачи
информации по кана­
лам1и2
Признак окон,,а-
ния формирования
микрокоманды
Общий
Регистр микро:<0-
манд
Сигнал синхрони­
зации
Признак оконча­
ния выполнения опе­
рации
Установка в ис­
ходное СОСТОЯНИt
Питание (+9 В)
Примечание
Вход
Вход
Выход
Вход
Вход/выход
Выход
Вход/выход
Sход
Вход
Вход
111


,
т
(
ВД
п
3
мз
<
вд
лм
z"
2
.
"
rдt
8.
пМ1
р
.
<"
Р.П/1
иип
,.
.,
-
~
-
.....
11
11
ЧI
11
""'
11
11
-т1 1
11
.. 11111
11
,
,тп 1
11 41 111
11
4
-□]
1 А!/4.КНТ·-
Л/1
q'-
2 '---
-
з '---
PrN!
ВД '--
JI.!!...~
L-о
L-
кн71 L--
~
}
L-
'-.
L--
~.
з
t:: •
Вд
L-
J!!:!..
'--' --
~
кнз
L-
1
~11
z
~
'--
з
РП/1
lпcз"ffft
'--
,Р
-
ПС!
з
~
[!!!__
!!2±
г !/СТ
оп~
с'l
1
-
'
_
..
-
ШЗLО-1S]
,.
-
11 ·-
ШUО-15].
..
1
111
шr ro-t5J
1
•
1111
1
Т11111
1
111
Ш/1К[О-11]
1
о
lЛ!{ Al/3 /(Нf
о~
/1-
2~
~
з·-
вд~
J!!!.
~
'=- о
КН7; -
-
·1-
L-
-
~.
z
L-
•
з f----
L-
•
вд '---
П/1
~
L-
7Шз
~
q
~11
z
с....-
з
~ РШI
ВД
~Р
Jl!1
ПС! псз
!!§!__
!!ii
г '/СТ
опg
с~
Рис. 7.2 . Построение АУ для юбработки 16-,разрядных данных н-а
Пример построения 16-разрящюtо АЛУ на основе
БИС К587ИК2 показан на рис. 7.2 .
Управляющая память (БИС УП) К587РП1
(бКО.348.312 ТУ) КР587РП1 (бКО.348.569-01 ТУ) пред­
ставляет собой модуль устройства микроцрограммного
управления генерирующего 14-ра'Зрядные коды микро­
команд . Используется для управления работой БИС
АЛУ, БИС ОИ, БИС АР. Может быть применена для ,.
микропрограммного управления некоторыми . другими
МП, а также используется автономно при построении
простейших схем цифрового управления.
112


,,.-,- r
,
,
..
,.
.
. .__
~
..
.
..
)
&
..
1Т
-
.
>
~гт
....
1r 111
'
.
т
r
т
11
1
11
00
r
-
r
lпн
т
~
AIJZ К11!0 ._
f- Пlf
Alf! lКШg -
1~
1-
2'-
2-
Piiii<
з~
7ifiij;
3-
8Д ,_
вд-
.!!_11 _1--
lкнz:П/>1 -
=о
кн2n
:::: о
'/120
-
~
'--
-
1~
~
1-
-
.
2
'-- .
2-
~.
вi
~.
вi
--.
'--
1---
~
'-- .
--
J!!:!_
~
д!:!_
'--
кн3и
~
КНJО
L....
'--
~"
~!!
1
1
z
2
~
3
1--
3.
~
РПМ
8,ll
~
РПМ
ВД
'--- р
'--- р
-
псi ,_дff_
' ---
.. .!! !!_
(JP
ПС!
ПС3 ~
-
!!f.l_
!l.f.l ..
, !!fj__
>---
di.
г УСТ
оп~
г !/СТ
og1l
с"
~
БИС К587ИК2
Назначение выводов БИС УП приведено в табл. 7.5.
Структурная схема БИС УП приведена на рис. 7.3. В
соста в Б ИС входят следующие основные блоки: програм­
мир уемая логическая матрица (ПЛМ), входные регист ры
(РГI и РГ2), регистр следующего адреса (РГСА), выход­
ной регистр микрокоманды (РГМК), блок синхрониза­
ции (БС), схемы обмена 1 и 2 (ОБI и ОБ2) и регистр
упр авления (РГУ) .
Основой БИС УП является ПЛМ, предназначенная
дл я хранения кодов микрокоманд. Она состоит из двух
п р о граммируемых логических подматриц ПЛМ! и ПЛМ2
~-
1354
113


и программируемоtо слой инверtоро13 (ПИ), наJtичие ко­
торых расширяет возможности УП . ПЛМl эквивалентна
64схемамИ- НЕна24входакаждая, аПЛМ2~24
схемам И - НЕ на 64 входа каждая. Связи в подматри­
цах и слое инверторов (кодировки микрокоманд) проек­
тируются заказчиком (в зависимости от требуемого на­
бора микрокоманд), оформляются в виде карты заказа,
, выполняются в процессе изготовления БИС и не могут
быть изменены · потребителем.
3
3
J
з
J
J
з
3.
z
z
2
z
2
2
ОД! !
Ш-11 l
вдz 10
Ш1?5
1
1.
1
1
1
1
---
-- --
_ ___J
б
~
""
,.
t~~
[О]
4!
23
?Z
20
19
18
17
!Z
73
74
g
8
/
7
!
[!}]
39 оп
l;O !/СТ
38С
15 l'fK
Рис. 7.3 . Стру~турная схема БИС у1пра.вляющей памяти К:587РПI
114


14-разрядный регистр РГl и 4-разрядный РГ2 пред­
назначены для приема и хранения посту п ающей на БИС
УП информации . Записью информа ции во входные ре­
гистры РГl и РГ2 управляют соответственно схемы об­
мена ОБl и ОБ2 в зависимости от содержимого регист­
ра управления РГУ; 5 - разрядный регистр следующего
адреса РГСА предназначен для хранения внутренней
ч асти адреса следующей микрокоманды, формируемого
при В Ь!борке предшествующей; 14-разрядный регистр
микрокоманды РГМК предназначен для хранения кода
в ы бранной микрокоманды и выдачи ее из БИС УП.
В блоке синхрониза ции формируются сигналы, управ­
л яющие работой БИС УП в соответствии с сигналами,
п оступ ающими извне, и с состоянием БИС УП , образо­
ва вш имся в результате выполнения предшествующих
о п ера ций (коды РГУ). Регистр РГУ (четыре разряда)
п р едназначен для хранения кода признаков режима вну­
т р енних схем УП. Признаки режима приведены в табл.
7.6 . На внешний вывод БИС УП выведен только нулевой
разряд РГУ (КК) .
Б ИС УП обеспечивает возможность построения бло ­
ков микро п р?граммного упра в лени я с различной емко -
(
,.
1
1
1
;
т rп-1
l!
~
·11
1
111
1
111
1
,,,, ,п
BZ
>
)
пz
Jи
13 111 lRZ
IJ ·._i ,,
IJ
IJ
IJ
Uun
J
!(Н, УП РП1К
КН! !/П РГНК
КН/ !IП РГНК RJ
R4
о
и,
о
о
о
о
1
1
1
1
1
z
2
2
2
2
2
:
13
1З
13
1З
IJ
13
.....
о
~в
~в
'- ,!!. _
'- J!._
'-п
1--
1--
4
1--
1--
4 К/12
оп .__
4 К/12
,__
К/12
ОП .__
~о
' --0
оп
~о
,__ 1
!/СТ '-
~1
..!!!_
~
~,
!/СТ '-
~~
1--
L-2
'-- 2
1--
~
3
~з
) L--8
NK~
нк~ 1-- в
нк~
'-- о
'--- fl
сl ~п
сl ~п
сl
нк
'СТ
f/
Рис. 7.4. Схема включ еюш тр ех БИС К587РП1
8*
115


Таблица 7.6
Обозначе-
Наименование Состояние Состоя1tце
Разряд ние cиrf!a-
Состоsmие УП
ру
ла на раз-
сигнала
схемы
схемы
ряд ру
обмена) обмена 2
о
мк
Ожида-
-
Ожидание прие-
.Конец ние при-
ма информации в
команды" ема сиг-
КН! (команды) и
нала
сброс признака МК
ВД!
после приема с вы-
дачей сигнала ПМ 1
l ждет
.Жду
-
Состоя - Ожида ние прие-
состояния•
ние при- ма информации в
ема сиг- КН2 (состояния)
нала
с выдачей сигнала
ВД2 ПМ2 после приема
2
ЗРВД .Запрет
-
-
Микрокоманда не
выдачи•
выдается: на выхо-
дах РГМК .пас-
сивный высокий"
уровень
в
ККФ
.К онец Ожида-
-
Запись информа-
~-оманды• ние при-
ции :"- (команды) в
ема сиг-
KfH"J"'нe происхо-
вала ВД!
дит "°;К~
При поступлении
сигнала ВД! вы-
дается сигнал ПМ!
Одновре- Ожида-
-
Микрокоманда
менное по- ние при-
не выдается: на
явление
ема сиг-
выходах
РГМК
сигналов:
нала
• пасс~.rвный высо-
о
мк
.Конец
Вдl
кий"
уровень.
команды",
Ожидание приема
2
ЗРВД .Запрет
информации в К:Н!
выдачи•
и сброс признака
МК после прие-
ма с выдачей сиг-
нала
ПМ!. По
сбросу сигнала МК
Пр!f ОП-1 возни-
кает .о• на выво-
де С, сбрасываю-
щий признак ЗВРД
(режим .ав тоиспол-
нено.), затем вы-
дается микро11;оман-
да
116


!
стью управляющей памяти путем простого объединения
нескольких БИС. Пример такого блока из трех БИС
УП приведен на рис. 7.4.
Устройство обмена информацией (БИС ОИ) К587ИК1
(бКО. 348. 330 ТУ), КР587ИК1 (бКО. 348. 569
-
03 ТУ)
представляет собой 8-разрядную секцию с возможностью
наращивания путем простого объединения БИС . БИС
ОИ предназначен для организации внутрипроцессорного
и внепроцессорного параллельного и последовательного
обмена данными различной разрядности, кратной 8 бит .
Она может быть использована при организации интер­
фейсов процессоров, каналов, блоков прерывания, приме­
няется в контроллерах периферийных устройств и ОЗУ .
Назначение выводов БИС ОИ приведено в табл . 7.7;
БИС ОИ состоит из следующих основных блоков: трех
Таблица 7.7
Номер вывода
Обоз1Jач еяие
Наименование
Примечание
1-4, 38-41
КН2
Канал 2
Вход/выход
5-12
КН3
Канал 3
Вход/выход
13-17
РГМК
Регистр микро- Вход
команд
18
мк
Разрешение при- Вход
ема и выполнения
пноп
микрокоманды
19
Признак оконча- Вход/выход
ния выполнения опе-
20
оп
рации
Характеристика
Вход/выход
результата выттолне-
з-k
ния операции
21
rОбщий
22
Запрос разреше- Вход
ния выдачи инфор-
мации в каналы КН!
или КН3
23
РВД
Разрешение выда- Вход
чи информаuии в ка-
налы КН I или КН3
24, 26, 28
пм
Признак приема Вход/выход
информаuии по ка-
налам 1-3
25, 27, 29
Вд
Признак выдачи Вход/выход
информаuии по ка-
налам 1-3
30-37
КН!
Канал 1
Вход/выход
42
Иип
Питание (+9 В)
Вход
117
1,


8-разрядных каналов (KHl - КНЗ), трех схем обмена
(ОБl - ОБЗ), схемы захвата (СХЗХ), 8-разрядного
сдвигового регистра (РГСД), 8-разрядного счетчика
(СТ), блока сравнения (БСР), коммутатора (КМ), реги­
стр·а режима (РГРЖ), регистра маски состояния
(РГМС), схемы формирования состояний (СХСН), реги­
стра микрокоманд (РГМК), дешифратора микрокоманд
(ДШМК), блока синхронизации (БС), схемы начальной
установки (УСТ) и триггера расширения (РШ).
Таблица 7.8
Режим
- 1 Особенности режима
о Триггер
о
Первая группа
группы
микрокоманд
1
Вторая группа
микро,щманд
Вь1ход
l
Триггер по-
о
Одиночные ми-
ИЗ . UИKJia
вторения ми-
крокоманды
при ОП, равном 1
крокоманды
1
Режим повто-
рения микроко-
манды
2
Триггер
о
Захват канала
Микрокоманду
.захвата• •,а-
КН!
10010 группы 1
нала
1
Захват канала применять не ре-
КН2
комендуется
3
Триггер .ус-
о
Безусловные
При соблюдени и
ловных опера-
МИ!{рокоманды
условия выполне-
ций•
1
Условные ми- ния операции обы ,,-
крокоманды
вое, если условие
не соблюдено , то
при приеме из КН;
сигнал КН;ПМ не
выдается, а при
выдаче в кнj си-
гнал KHjB.LI . не вы-
дается
тг ТАС
-
--
4
Триггер
о
Операции
асинхронной
о сдвига отсутст-
выда,,и
1
вуют, выдача в
или сдвига
КНЗ синхронная
(ТАС)
оl
Присутствуют
операции со
сдвигом
11
Выдача по КНЗ
синхро нная
118


В БИС ОИ, ta1< же 1<а1< и в БИС АЛУ, примен~!-Ш
микропрограммное управление. Код микропрограммы
содержiп десять разрядов, пять из которых подаются из
внешней шины ШМК на регистр микрокоманд РГМК, а
пять, задающих режим работы БИС ОИ, формируются
внутри БИС и собираются на регистре РГРЖ. Перечень
триггеров РГРЖ, режимы работы БИС ОИ и соответст­
вующие им коды триггеров РГРЖ приведены в тзбл. 7.8.
RIOO,IIJ
IZ11109675S 2'2.f
[0J
[61
30ЛJ2ЗJJ4JS3537 26 29
RНIВД/
оп
20
17151514/З
ГО]
[~J
.f шнк
48
~~
J639~4/ 1 2 .1 4 2617
23 22 1916
ПНZ ВДZ РВД JВД ПНОННК
Рис. 7.5 . Структурная схема БИС обмена инфор ­
мацией К587ИК!
Структурная схема БИС ОИ приведена на рис. 7.5.
Каналы КНI - КНЗ предназначены для приема и выда­
чи информации с внешних шин (Шl - ШЗ соответствен­
но). Схемы обмена (ОБ! - ОБЗ) управляют приемом
и выдачей информации в (из) БИС ОИ по каналам
КН 1 - К.НЗ. Кроме того, схемы обмена вырабатывают
сигналы ВДI - ВДЗ и ПМI
-
ПМЗ.
Схема захвата (СХЗХ) обеспечивает возможность
выдачи информации в один из каналов (КН! или К.НЗ)
по предварительному запросу. Выдача информации про­
исходит только при наличии сигнала РВД в канал, ука­
занный триггером «захвата» канала РГРЖ . Регистр
119


Рrсд и ct предназначенЬr для временного хранЕ=НЙЯ ин­
формации, а также для выполнения операции сдвига и
счета соответственно. Кроме того, регистры формируют
сигнал расширения (РШ). Блок сравнения предназна­
чен для выполнения операций маскирования, сравнения,
выделения левой единицы информации и др. Коммутатор
устанавливает внутренние связи между блоками БИС
ОИ, необходимые для выполнения микрокоманд. ·
Регистр режима служит для хранения кода режима,
предназначенного для расширения системы микрокоманд
БИС ОИ. Загрузка РГРЖ осуществляется либо из ка­
налов KHI и КНЗ, либо из РМК. Состав триггеров
РГРЖ приведен в табл . 7.8 . Регистр маски состояний
РГМК предназначен для хранения кода маски состояния
и содержит четыре триггера. Загрузка РГМС осуществ­
ляется либо из KHI или КНЗ, либо из РГМК. Схема
формирования состояния служит для формирования сиг­
нала ОП.
Регистр микрокоманд предназначен для приема и
хранения кода микрокоманды, поступающего извне. Де­
шифратор микрокоманд формирует стробируемые от
блока синхронизации управляющие сигналы в соответст­
вии с кодом микрокоман:ды, поступающим на его входы
с РМК и РГРЖ.
Блок синхронизации формирует временную диаграм­
му работы БИС ОИ. Он запускается сигналом . запуска
МК и формирует также сигнал об окончании операции
ПНОП. Схема начальной установки при включении пи­
тания устанавливает БС и схемы обмена в исходное сос­
тояние и обнуляет регистры РГСД, РГРЖ, РГМС и СТ.
Те же действия выполняются по микрокоманде НА­
ЧАЛЬНАЯ УСТАНОВКА.
Функционирует БИС , УП следующим образом. Де­
шифратор преобразует !О-разрядный код микрокоманды,
поступающий на его входы с регистров РМК и РГОЖ, в
сигналы управления, стробируемые блоком синхрониза­
ции. Эти сигналы поступают на все блоки БИС ОИ и
определяют алгоритм их функционирования.
В зависимости от кода микропрограммы выполняют­
ся следующие основные операции:
-
коммутация информационных сигналов каналов
КН 1 - КНЗ по полному графу коммутаций;
-
арифметико-логические операции;
операции преобразования форматов (из 16-разряд-
120
•


нога в байтовый и обратно, из последовательного кода
в параллельный и обратно).
При выполнении операции коммутации информацион­
ных сигналов, например из канала KHl в канал КН2,
информация из KHl поступает на информационные вхо­
ды:
-
регистра СТ и запоминается;
-
БСР, в котором осуществляется сравнение приня-
той информации с 1, а результат поступает на один из
ВХОДОВ СХСН;
-
коммутатора, который осуществляет коммутацию
сигналов в канал КН2, а также формирование сигнала
состояния, поступающего на один из входов СХСН. В
СХСН происходят маскирование кодов сигналов состоя­
ний кодом информации, поступающей с выходов РГМС,
и формирование сигнала ОП.
При выполнении арифметико-логической операции,
например операции сравнения информации, поступаю­
щей из канала KHl, с информацией, хранящейся в ре­
гистре СТ, и выдачи результата в канал КНЗ информа­
ция из KHl поступает на информационные входы регист­
ра РГСД и запоминается, а также на информационные
входы БСТ, на другие информационные входы которого
поступает информация из СТ. В БСР выполняется опе­
рация сравнения и формируется сигнал результата опе­
рации, который через коммутатор выдается в канал
кнз.
Часть микрокоманд выполняется в ОИ за два такта.
Под тактом понимается временной интервал между дву­
мя последовательными отрицательными фронтами сигна­
ла ПНОП.
При выполнении операции преобразования форматов
информации, например двухтактной микрокоманды пре­
образования из 16-разрядного кода в байтовый , в первом
такте информация из каналов KHl, КН2 поступает на
информационные входы регистров РГСД и СТ и запо­
минается. Информация из канала KHl поступает также
на информационные входы коммутатора, который осу­
ществляет коммутацию сигналов в канал КНЗ и форми­
рование сигнала состояния, поступающего на один из
входов СХСН и на информационные входы БСР, где
осуществляется сравнение принятой из KHl информации
с 1, при этом результат поступает на один из входов
схсн .
•


В СХСН происходят маскирование сигналов состоя­
ний информацией, поступающей с выходов РГМС, и фор ­
мирование сигнала ОП. После окончания обмена по
КНЗ во втором также информация из Р2 поступает на
информационные входы коммутатора, который осущест­
вляет коммутацию сигналов в канал КНЗ и формирова-
Рис. 7.6 . Схема объединения двух БИС .К587ИЮ
ние сигнала состояния, поступающего на один из входов
СХСН и на информационные входы БСР, в котором осу­
ществляется сравнение информации с 1, а результат по­
ступает на один из входов СХСН .
В СХСН происходят маскирование сигналов состоя­
ний информацией из РГСМ и формирование сигнала ОП .
Структура БИС ОИ обеспечивает возможность пост­
роения устройств обмена информацией различной разряд­
ности путем простого объединения микросхем. Пример
объединения двух БИС в 16-разрядное устройст.ао пред­
ставлен на рис. 7.6 .
!22


Арифметическиi\ расширитель свис АР) _k587йkз
(бКО. 348. 365 ТУ), КР587ИК3 (бКО. 348. 569-03 ТУ)
является автономным асинхронным цифровым 8-разряд­
ньrм модулем, предназначенным для быстрого выполне­
ния операций умножения, сдвига, поиска кодов. БИС АР
обрабатывает либо · целые числа без знака, либо целые
числа в дополнительном коде со знаком в старшем раз­
ряде. Применение БИС АР обеспечивает возможность
значительного повышения производительности МП и
микро-ЭВМ.
Таблица 7.9
Номер вывода
Обозначение
Наименование
Примечание
• 1-8
Klil
Канал 1
Вход/выход
9-16
КН2
Канал 2
Вход/выход
17
ОП!
Признак оконча- Вход/ выход
ния выполнения опе-
20
ОП2
рации по каналу 1, 2
18
_
Cl
Синхросигнал по Вход/выход
каналу 1
19
С2
Синхросигнал по Вход/выход
каналу 2
21
в1r Общий
22, 25, 27
Признак выдаrrи Вход/выход
информаuии по кана-
лам 1-3
23, 24, 26
пм
Признак приема Вход/выход
информации по кана-
лам 1-3
28
пн
Признак старшей Вход
БИС в группе сов-
местно работ1:1ющих
29
РПМ
Разрешение при- Вход
ема и выполнения
РГМК
микрокоманды
30-36
Регистр микро- Вход
команд
37-40
кнз
Канал 3
Вход/выход
41
пс
Перенос
Вход/ выход
42
Иип
Питание (+9 В)
Вход
_ Назначение
выводов корпуса БИС АР приведено в
табл. 7.9; - БИС АР состоит из следующих блоков : двух
8-разрядных каналов (КН 1 и КН2), 5-разрядного канала
(КН3), схемы обмена (ОБI - ОБ3), 7-разрядного ре­
гистра микрокоманд (РГМК), двух 8-разрядных регист-
123


рбв хранения операндов Pr1 и РГ2, двух 8-разрядньtх
регистров хранения результатов операций (РГЗ и РГ4),
2-разрядного регистра именного кода (РГ5), 3-разрядно­
го регистра кода позиции (РГ6), дешифратора микро­
команд (ДШМК), блока умножения, блока суммирова­
ния (БСМ), блока поиска кодов бита (Б), блока форми­
рования состояний (БСН), блока синхронизации (БС)
и схемы начальной установки (УСТ) .
2819172018/J
ЛН РШ/ ОЛ2l'/ С2
Ont
7 ШNК
[О]
1 [7]
JI 32 333435]630
Рис. 7.7 . Структурная схема БИС арифметическо­
го расширителя К587ИКЗ
ВБИСАР,такжекакивБИСАУиБИСОИ,при­
менено микропрограммное управление. Длина слова
микрокоманды 7 бит.
Структурная схема БИС АР приведена на рис . 7.7.
Каналы KHl и КН2 предназначены для обмена операн­
дами и результатами операции с внешними шинами Ш-1
и Ш2. Каналы обмениваются информацией с регистрами
РГl и РГ2 соответственно. Управляют работой каналов
схемы обмена (ОБl и ОБ2) . Канал КНЗ выдает в шину
124
"-


•
ШЗ информацию о сосtояниях БИС АР, коtорьiе ошэ.
принимает при выполнении операций. Сигналы в КНЗ
поступают из блока формирования состояний (БСН).
Перечень сигналов приведен в табл. 7.9. Схема обмена
ОБЗ управляет работой канала. Схемы обмена 1 - 3
вырабатывают сигналы ПМl-ПМЗ, идентифицирую­
щие прием информации, а также ; сигналы ВДl - ВДЗ,
идентифицирующие выдачу информации.
Регистр микрокоманд предназначен для приема и
хранения 7-разрядного кода микр:жоманды, который в
дешифраторе под воздействием блока синхронизации
превращается в серию управляющих сигналов. БС синх­
ронизирует работу и других блоков БИС АР. Регистры
РГl и РГ2 предназначены для приема и хранения исход­
ных операндов, поступающих соответственно по каналам
KHl и КН2. Регистр РГЗ предназначен для хранения
младшей части произведения при операции умножения и
результата при сдвигах влево, а регистр РГ4 - старшей
части произведения при операции умножения, результа­
та при сдвигах вправо и кода бита при операции поиска
битов. Регистр именного кода (РГ5) и регисtр кода по­
зиции (РГб) указывают положение БИС АР при объеди­
нении нескольких БИС в блок с повышенной разрядно­
стью с общим микропрограммным управлением.
В блоке умножения выполняется операция умноже­
ния сомножител~й, размещенных в регистрах РГl и РГ2,
а также операции сдвига над операндом в РГl. Операн­
ды могут быть целыми числами без знака или со знаком
в старшем разряде (в дополнительном коде). Блок ум­
ножения состоит из матриц 8Х8 одноразрядных сумма­
торов, с помощью которых вычисляются частичные про­
изведения. В блоке суммирования слагаются частичные
произведения при матричном объединении однотипных
БИС АР в блок. Блок поиска кодов используется при
выполнении операции поиска кода левого «нулевого»
бита, левого «единичного» бита, левой пары неравно­
значных битов над операндом в регистре РГ2. Блок фор­
мирования состояний предназначен для индикации приз­
наков результата операции в соответствии с описанием
микрокоманд. Блок синхронизации вырабатывает вре­
менную последовательность сигналов, которые в зависи­
мости от кода микрокоманды управляют работой всех
блоков БИС. Схема начальной установки устанавливает
БС и схемы обмена в исходное состояние при включении
125


<
<
\
\
Шtтанйя илi1 сигнале paзpeillei-Шя rij:н-teмa kодз. мiпфоkо­
м анды в РМК.
Структура БИС обеспечивает ,возможность построе­
ния блоков арифметического расширителя с произволь ­
ной разрядностью, кратной 8 бит, путем простого объе­
динения БИС в матрицу. На рис. 7.8 приведен пример
построения 16-разрядного блока АР. Блоr< имеет два
i=======1б
~------,7пh
IШ1
-о
-
-
-
г-
г-7
~вд
~пм
~оп
Гг~н
1
.
QIRT
r;;11~
5
Pim
кiff
:=о
~
r-
'
r-
r-
Hl
r-
f-CJ- ~
-
7
r-- вд
~
3
ffigff
~ ~пн
::=====::::::
7.----,
~
-
АР КН2
и
7
вд
П/1 ,--
ОП
с ;::_ R9
'т LC::}--j
1j
вд
П/1
1~
-
пс Г/
RII
РГМА АР кн2 ~....- --_ -_ -_ -_ -_ -,
...
;:;:-_-_-_-_-_..,...., о
о
::...-
-=--
-=--
-=1....,
:=i----=---=---=1--,
Ш1 LO 1jJ
-
t:
....--=---=---=-......
~
IU- '5
·~~~
>
'дl
!'11
'д2
/12
V'fl'f!
о
5
pjjj,
КН!
=и
'-
'-
'-
'-
'-
~
7
!- ид
~
П/1
1Гг оп
f~н
о-з
АР КН2
(}
7
ВД
П/1 ~~
оп ,-
с
m
1>----
>----
j
ид
, [!!!..
пс
1
п
~)
8,
п
р
р
о
'д]
1'f3
1/Н/
11112
п
Рис. 7.8 . Пример л.остроен11я 16-•разрядноrо блок·а арi11фметичео1<оrо
расширителя на БИС К587ИКЗ
126


16-разрядных канала KHl и КН2, 5-разрядный канал
КНЗ и 7-разрядную шину микрокоманд (ШМК).
Настрой к а каждой БИС на режим работы, соответ­
ствующий ее месту в матрице БИС, осуществляется сле­
дующим образом. Коды, устанавливающие положение
АР в блоке, загружают в РГS и РГб и РМК. Каждый
~
вертикальный ряд имеет общий именной код позиции.
Кроме того, каждый вертикальный ряд имеет объединен­
ный вывод РПМ. Верхний горизонтальный ряд отмечен
нулевым состоянием, обеспеченным соединением выво­
дов синхронизации ОП2 с общей шиной . В нижнем гори­
зонтальном ряду БИС к общей шине подключен вывод
указателя старшего ПН. В остальных рядах вывод ПН
подключен к шине питания. Кроме жестких соединений
выводов БИС при их объединении в блок выполняется
также начальная последовательность микрокоманд,
обеспечивающая настройку каждой БИС на соответст­
вующий ее положению режим .
Двунаправленный усилитель К531АП2 (бКО.348.415
ТУ) (ИС ДНУ) представляет собой 4-разрядный асин­
хронный двунаправленный приемопередатчик цифровой
информации, предназначенный для синхронной и асин ­
хронной передач двоичной информации по двунаправлен­
ным линиям связи и для ретрансляции логических уров­
ней ТТЛ и высокопороговых КМОП - приборов .
Назначение выводов корпуса ИС ДНУ приведено в
табл. 7.10; ИС ДНУ состоит из четырех двунаправлен­
ных усилителей , двух схем управления передачей инфор-
Таблица 7 .10
Ho,iep вывода
1 Обо::qе-1
Наименование
Примечание
Pl
Разрешение пере- Выход
дачи с направления
2,5,11,14
! . на направление 2
!RД
Выдача на направ- Выход
ление 1
3,6,10,13
2Н
Направление 2
Вход/выход
4,7,9,12
IПМ
Прием на на прав- Вход
ление 1
8
J_
Общий
15
Р2
Разрешение пере- Вход
дачи с направления
2 на направление 1
16
Uи"
Питание (+5 В)
Вход
127


мации (ЕА и EW) и схемы стабилизации опорного нап­
ряжения (СОПН).
Структурная схема ИС ДНУ приведена на рис. 7.9 .
Каждый двунаправленный усилитель состоит из двух
однонаправленных усилителей, причем выход усилителя
А объединен со входом усилителя В. Эти объединенные
выводы всех пар усилителей образуют направление 2, а
необъединенные выводы (входы А и выходы В) - нап­
равление 1.
Рис . 7.9 . Структурная схема двунаправленн0го
усилителя К:531АП2
Каждый двунаправленный усилитель имеет цепи вну­
тренней обратной связи , запрещающей передачу логи­
ческого «О» в обратном направлении.
"Управление работой всех четырех двунаправленных
усилителей осуществляется двумя общими схемами уп­
равления передачей информации E\V и ЕА, устанавли­
вающими передачу лишь в одном направлении. Общим
является и стабилизатор опорного напряжения, устанав­
ливающий пороговое напряжеттие срабатывания ДНУ.


8. Микропроцессорный комплект
интегральных схем серии К588
Микропроцессорный комплект интегральных схем се­
рии К588 (бКО. 348. 363 ТУ, бКО. 348. 364 ТУ) изготов ­
ляется на основе КМОП -технолопш с применением туго­
плавких материалов [7]. Микросхемы комплекта предна­
значены для построения как встраиваемых, так и
автономных микро- и мини-ЭВМ и микровычислителей,
возможно также построение распределенных систем
управления объектами.
Принципы построения микропроцессорных БИС се­
рии К588 (наращиваемость, модульность, микропрог­
раммируемость, автономность внутренней синхронизации
и т. д.) аналогичны принципам построения микропроцес­
сорных БИС серии К587, рассмотренным в гл. 7 данной
книги и в работе [25].
Таблица 8.1
Характеристики корпуса
Функциональное назначе - Обозначе -
1
Длина, 1 Шири-
Тип ИС
кие
ние корпу-
Число
са
вь1водов
м,1
на, мм
К588ВУ1
Управляющая па- 429.42-1
42
32,4 26,3
мять
К588ВС1
Арифметическое
429.42-1
42
32,4 26,3
К588ИВР1
устройство
Арифметический
429.42-1
42
32,4 26,3
•.
расширитель
Преимущества КМОП БИС: один низковольтный ис­
точник питания +5В± 10%, малая потребляемая мощ­
ность, широкий диапазон температур эксплуатации, сов­
местимость по входным и выходным параметрам с ин­
тегральными схемами серий К155, К555, К563, К569 и
др.; микропрограммное управление, обеспечивающее от­
носительно высокое быстродействие функционирования,
дает возможность ' получить требуемые технические ха­
рактеристики систем.
В состав МПК входят три микросхемы (табл . 8.1).
Допустимые условия эксплуатации БИС серии К588:
-
диапазон температур от -60 до +85°С;
9-1~4
1~


-
относительная влажность воздуха до 98% при
температуре окружающей среды до +25°С;
-
многократное циклическое изменение температу­
рыОТ-60ДО+85°С;
-
вибрационные нагрузки с ускорением до 10g в ди­
апазоне частот от 1 до 600 Гц;
-
линейные нагрузки с ускорением до 25g;
-
многократные удары с ускорением до 75g при дли-
тельности удара от 2 до 6 мс.
Основные электрические параметры БИС МПК серии
К588 приведены в табл. 8.2 .
Обозначение
ис
К588ВУ1
К588ВС1
К588ГiР1
Таблица 8 . 2
1
Статистическая I длительность цик-
------,-----
потребл;rемая
ла, мкс
"О"
,.1•
мощность, l\IBT
Напряжение, В
0,5
4,5
1,0
1,5
0,5
4,5
1,0
1,2; 1, 8
0,5
4,5
!,О
5,0
Управляющая память (УП) К588ВУ1 представляет
собой автономный и асинхронный формирователь двоич­
ных последовательностей, который предназначен для
построения блоков микропрограммного управления раз­
личной информационной емкости и используется в каче ­
стве генератора микрокоманд.
Харакпzерастики струкпzуры:
Разрядность входного слова команды .
.
16
Разрядность входного слова состонний . . . . . . .
.
4
Разрядность в·ыходной микрокоманды . . . . . . . . • .
.
·13
Число логических произведений ПЛ:vt . . . . . . . . .
.
100
В состав УП (рис. 8.1) входят входные регистры РГl
[О - 15] и РГ2 [О -- 3], регистры обратной связи (ре­
гистр текущего адреса (РГТА), и регистр следующего
адреса (РГСА), постоянная память типа «программиру­
емая логическая матрица» (ПЛМ), блок синхронизации
(БС), регистр управления (РГУ), блок обмена (БОБ),
и выходной буфер микрокоманд (БФМК).
ПЛМ состоит из двух программируемых логических
подматриц (ПЛМl, ПЛМ2) и программируемой матри­
цы инверторов. Матрица инверторов расширяет логи­
ческие возможности преобразования информации. ПЛМl
130


эквивалентна ста 27-входовым логическим элементам
ИЛИ- НЕ, ПЛМ2 - двадцати четырем 100-входовым
логи~:еским элементам . В ПЛМl, ПЛМ2 и матр ице ин­
верторов данные связи «коди руются » в ходе изготовле­
ния БИС с помощью сменных фотошаблонов.
мко
zz
МК!
23
бФМК
МК11
33
MK1Z
-34
38
ПЛМ
z
3
4
РГСА
Рис. 8.1. Стр у ктурная схема БИС управляющ ей памяти
К588ИК1
Режим функционирования ПЛМ определяется значе­
нием логического сигнала на шине «Строб ПЛМ», кото­
рый формируется БС, «О» на шине соответствует режи­
му обнуления матрицы (исходное состояние ПЛМ),
« 1»- выборке микрокоманды из ПЛМ . На рис. 8.2 при ­
ведена принципиальная электрическая схема ПЛМ, ил­
люстрирующая ее принцип действия.
Входные регистры РГl [О - 15] и РГ2 [О- ЗJ пред­
назначены для приема и хранения поступающей извне
информации в процессе обмена. Изменение информации
в РГl и РГ2 определяется содержимым РГУ и осущест­
вляется через БОБ и БС; РГУ [О - 3] предназначен для
9''
131


обработки кода признаков режимов функционирования
внутренних блоков УП. Режимы работы УП, определяе­
мые информационным содержимым РГУ, приведены в
табл. 8.3 .
Блок синхронизации выполняет роль формирователя
внутренних сигналов, стробирующих ПЛМ, РГУ, БОБ,
РГСА, РГТ А, сигналов, определяющих начало и оконча-
Рис. 8.2. Принципиальная электрическая схема ПЛМ
ние выдачи микрокоманд, и внешних сигналов, поступа­
ющих на выводы Ф2 (организация) и КК (конец коман­
ды). Режим работы БС определяется значением логичес­
кого сигнала, поступающего на вход Фl (исполнено);
РГТА и РГСА формируют последовательность ми_кроко­
манд, записью информации в данные регистры управля­
ет один из подблоков РГУ.
Блок обмена обеспечивает организацию асинхронно­
го приема информации во входной регистр РГl. При
поступлении сигнала КК с соответствующего выхода
РГУ БОБ переходит в состояние готовности приема ин­
формации в РГl. Если на входе В БОБ появляется сиг­
нал, соответствующий «О» и свидетельствующий о нали­
чии информации на входах РГl, то БОБ вырабатывает
сигнал, стробирующий прием информации в РГl. После
окончания приема формируется сигнал, соответствую­
щий «О» и поступающий на вывод ОПМ БОБ.
В табл. 8.4 приведены назначение, наименование и
нумерация выводов БИС УП в корпусе типа 429-42 -1 .
132


!
Таблица 8.3
Разряд
РГУ 1
Обозначе-1
1 Состоание 1
ние сигна- Наименование команды схемы
ла на РГУ
обмена
Состояние УП
о
кк
Конец коман- Ожида - После отрицател ь -
ДЫ
ние при - наго фронта на вхо-
ема сиг- де Ф 1 сигнал КК вы-
нала
дае тся из БИС. Ожи-
дание сигнала В, по
приходе rюторого осу-
ществляе тся
прием
информации в РГ1,
после этого сигнал
КК сбрасывается и
выда ется сигнал ОПNoI
1
же
Ждать состоя-
-
Проис ходи т прием
ние
информации в РГ2 по
отри цательному фронту
сигнала ИСПОЛНЕНО
2
ЗВ2
Запрет выдачи
-
Микрокоманда не
микро_команды
в ыдает с я, на выходах
буфера микрокоманды
и на выв оде Ф2 .пас-
сивный · высокий• ура-
вень
3
ЗВI
Заrтрет записи
-
Запись в РГТА не
текущего адреса
происходит
Арифметическое устройство (АУ)· К588ВС1 представ­
ляет собой автономный и асинхронный процессор, управ ­
ляемый микропроrраммно. АУ предназначено для прие-
Та .блиц а 8.4
Номер
Обозна•rение
Наименование
Примечание
вывода
1-4
КН2-О- КН2-3 Канал 2
Вхо д
5-20
KHl-0 -KHl-15 Канал 1
Вход
21
J_
Общий
22-24
МКО-МК12
Микр окоманда •
Выход
35
Ф2
Синхронизация
Вход/выход
36
Фl
Режим синхрониза- )Зход
ЦИИ
37
s
Запрет
Вход
38
кк
Конец команды
Вход/выход
39
R
Прием
Вход
40
опм
Окончание приема
Выход
41
в
Сопровождение
Вход
42
Иип
П,1тание (+5 В)
133


ма, оперативного хранения, обработки и выдачи цифро­
вой информации и служит для создания микропроцес­
сорных средств вычислительной техники. Разрядность
операндов 16, разрядность микрокоманды 12, разряд- -
ность магистрали состояний 4.
25 KHZ- 0
24 KHZ- 1
ZЗ KH2 -Z
zz кнz-з
Zб t.!•:
27 с,
.JI
Ф!
30
с
s
КН!-0
б
КНТ-1
20
КНl -15
Рис. 8.3.
бФбНГСН
бРГМr;L/
Структурная схема БИС
устройства K588BCI
нко
--- я
NKI
-
--
35
HKII 41
8
3Z
ОЛ/1
33
арифметического
В состав АУ (рис. 8.3) входят АЛУ, РОНы, регистр
состояний (РГСН), рабочий регистр-аккумулятор (АК),
регистр микрокоманд (РГМК), регистр режима функци­
онирования (РГРЖД), блок расширения (БРШ), буфер­
ный регистр магистрали данных (БРГМГД), буферный
блок магистрали состояний (БФБМГСН), блок управле­
ния (БУ), блок синхронизации (БС), блок обмена
(БОБ).
.
,
АЛУ предназначено для выполнения арифметических
операций (сложение, вычитание, умножение и т. д.) и
логических операций (конъюнкция, дизъюнкция, инвер­
сия и т . д.) над 16-разрядными двоичными словами (опе­
рандами). В режиме функционирования обмен операн-
134


l
дами ме~ду АЛУ и другими блоками производится по
магистральным шинам А и В; АЛУ содержит коммута­
тор, сумматор со схемами переноса и сдвига, блок за­
писи и обмена информации (байтовая форма представ­
ления) и регистр предварительного хранения информа-
ции.
.
.
Регистры РГО, РГl, ... , РГ15 РОНа, предназначенные
для оперативного хранения данных · в БИС АУ в режи­
мах записи и считывания, позволяют обрабатывать ин­
формацию одного из 16 регистров с применением дву­
направленной шины А. РГСН состоит из 16 разрядов.
Четыре (старших) разряда служат для индикации состо­
яния АЛУ, остальные 12 (младших) используются в ря­
де микрокоманд как регистры общего назначения. Стар­
шие разряды составляют следующие триггеры признаков
результата выполняемой операции: знака, равенства ну­
лю, переполнения и расширения .
Аккумулятор предназначен для временного хранения
16-разрядного операнда. Аккумулятор всегда использу­
ется в операциях над двумя операндами, при этом обра­
щение к нему определяется . форматом микрокоманды .
РГМК предназначен для записи и хранения 12-разряд­
ной микрокоманды, поступающей в БИС АУ извне,
РГРЖФ представляет собой 3-разрядный регистр, ин­
формационное содержимое которого определяет режим
функционирования БИС АУ. В табл . 8.5 указаны режи­
мы работы БИС АУ в зависимости от состояния трех
триггеров: Т «сам», Т «ст», Т «мл» . .
Разряды РЖРГ
Т ,,:\IЛ"
Т .ст"
о
о
о
о
о
Т "сам'"
х
о
о
о
Таблица 8.5
Режим работы БИС АУ
БИС АУ ра ботает в автономном ре­
жиме с двухуровневь1м активн ым сиг­
налом "Исполнено"
БИС АУ является старшим моду­
лем при параллельном в.ключении не­
скольких БИС АУ
БИС АУ является младшим моду­
лем при параллельном включени и не­
скольких БИС АУ
БИС АУ занимает промежуточное
по ло жение при параллельном включе ­
нии нескольких БИС АУ
Автономная работа БИС АУ
135


Блок расширения используется для согласования
БИС АУ по цепям переноса или сдвига (Со, С0 , С 1 , ...
. . . , С15) при построении системы с расширенной разряд­
ностью путем параллельного включения нескольких
БИС АУ.
БРГМГД совместно с БОБ позволяет осуществ­
лять асинхронный прием и выдачу информации по 16-
разрядной магистрали данных, БФБМСН при этом ис­
пользуется для выдачи признаков результата операции
(содержимого старших разрядов РГСН), управление
работой блоков АУ производится с помощью БУ, обес­
печивающего дешифрацию микрокоманд и формирова­
ние соответствующих управляющих сигналов. БС ис­
пользуется для формирования внутренних синхросигна­
лов, обеспечивающих работу БИС АУ, и внешних син­
хроимпульсов, позволяющих обеспечить работу несколь­
ких БИС АУ в составе системы с применением БИС УП.
В табл. 8.6 приведены назначение, наименование и
нумерация выводов БИС АУ в корпусе типа 429.42 -1.
Таблица 8.6
Номер \
вывода
Обозначе нне
Наименование
Примеча,ше
1-4
МК7-МКIО
Микрокоманда
Вход
5-20 I(Hl-O-KHl-15 Канал 1
Вход/выход
21
J_
Общий
22-25 Юi2-О -Юi2- 3 1\анал 2
Выход
26
Сlб
Перенос к старшему Вход/выход
·27
Сlб
модулю
• Перенос к старшему Выход
модулю
28
со
Перенос к младшему Вход
29
со
модулю
Перенос к м г1 адшему Вход/выход
модулю
Вход
30
с
Режим син х ронизации
.31
Фl
Синхронизация
Вход/выход
32
в
Сопровождение
Вход/выход
•33
опм
Оr{Он 1 ание приема
Вход/выход
34-40, МКО --МК6,
Микрокоманда
Вход
i41
МЮ!
42
Иип
Питание (+5 В)
Арифметический расширитель (АР) К588ВР1 пред­
ставляет собой 8-разрядный арифметической расшири­
тель, предназначенный для быстрого выполнения опера-
136
/


ций умножения , деления и многоразрядных сдв игов,
а также специфических операций с плавающей з а пятой.
БИС АР позволяет существенно расширить фун кцио­
нальные во_зможности и производ и те л ьность с ис те м, по ­
строенных на основе базового комплекта серии К588.
При этом сохраняются особенности , определяющие его
преимущества по сравнению с друг им и ком плект ам и :
микропрограммное управление, асинхронный обмен, ав­
тономная внутренняя синхронизация , электрическая со ­
вместимость с ТТЛ СИС и БИС , обеспечивающие в со ,
вокупности достаточно высокое быстродействие и весьма
низкое потребление мощности .
7374го
2!1 28
Рис. 8.4. Структурная схема БИС арифметического
расширителя К588ВР1
В соста в БИС (рис . 8.4) входят следующие блоки:
блок умножения (БУМ), дв а буферных регистра
(Б ФРГ), регистр микр окоманды (РГМК), три регистра
пр омежуточ ного хранения операндов (РГХО), два реги-
!
ст р а хранения результатов операций (РГХОП), дешиф­
ратор микрокоманд (ДШМК), блок поиска кода операн­
' да ( Б КДО), блок в ыбора нулевого приближения (БН},
дешифратор кода сдвига (ДШКД), блок синхрониз 1щии
137


(БС), схема начальной установки (СХУСТ), блок сум­
мирования (БСМ) и два блока обмена (БОБ).
Основной блок БИС АР - БУМ - представляет со­
бой матрицу сложения/сдвига размером 8Х8 элементов.
Два БФРГ реализованы на 8-разрядных регистрах и ис­
пользуются для ввода - вывода данных по каналам 1
и 2. РГМК также содержит 8 разрядов. Три РГХО вы­
полняют функции 8-разрядных регистров промежуточно ­
го хранения операндов. Два РГХОП обеспечивают хра­
нение результата операции (РПl - младшая часть,
РП2 - старшая) . Поиск кода «левого нулевого (или еди­
ничного) • бита» или «левой пары неравнозначных бит»
операнда производит блок БКДО. БН предназначен для
выбора нулевого приближения обратной величины дели­
теля. Формирование признаков и состояний типа: знака
(N), сравнения результата с нулем (Z), переполнения
( V) и переноса ( С) - производит БПН . Четырехвхо до­
вый БС осуществ,nяет синхронизацию как в самой БИС
АР, так и в многоразрядном блоке БИС при расшире­
нии размера слова. Режим а син хронного обмена осуще­
ствляется двумя БОБ по двунаправленным шинам I<ана­
ловК1иК2.
Таблица 8 .7
Но·.,ер 1
вывода
Обозначение
На,.1 ~rенование
При\1ечанне
1-4, С, N, Р, D, Признак
В ход/ выход
40, 41
Z,V
5-12 KHl-0-KHl-7 Канал l
Вход/выход
13 - 20 Юi2 - О-КН2-7 Канал 2
Вход/выход
21
J_
Общий
22- 25 Ф2-1-Ф2-2 Синхронизация
Вход/ выхо д
26, 28
Bl, В2
Асинхронный обмен
13ыход
27, 29 ОПМ.l, ОПМ2
Запись приз~аков
Вход
30
Н2
Вход
31
I-Il
Запуск микро!(оманды
Вход
32-39 М.1<: О-МК7 Микро команда
Вход
42
Ин,
П итание (+5 В)
Система микрокоманд БИС АР содержит 256 микро­
операций. Микрокоманды умножения выполняются по
алгоритму умножения чис_ел в дополнительном код е
с одним корректирующим шагом.
В табл. 8.7 приведены назначение, наименование и
нум ерация выводов БИС в корпусе 429-42-1 .
138


Применение МПК БИС серии К588 [7, 40] позволяет
реализовать вы ч ислительные и управляющие системы
с различной конфигурацией, структурой и возможностя­
ми обработки данных . На рис. 8.5 приведена структура
микропроцессорного блока системы с последовательной
обработкой информации. Пример построения 32-разряд­
ного блока АУ, управляемого УП, изображен на рис.
8.6. Приведен такой вариант межсоединений, когда для
формирования управляющего сигнала «начать» исполь­
зуется один разряд микрокоманды.
8
Состояние
Исполнено
Исполнено
!/П
Ko11oнlJ1>1, o!Jpeca и 8Qнные
Рис. 8.5. Структура микропроцессорного блока с по­
следовательной обработкой данных
0 к1 !JП оФNК
,
rc
2
2
Рис. 8.6 . Прrи,мер построения вы 0:~клителя с обработкой 32 -~разряд­
,ных данных 1на МПК ИС серии К588
139


9. Микропроцессорный комплект
интегр альных схем серии К589
МПК серии К589 (бКО.348.319 ТУ) , выполненный на
базе транзисторно-транзисторной логики с диодами Шот­
ки (ТТЛДШ), предназначен для построения быстродей­
ствующих контроллеров с различной организацией, про­
цессо р ов ми ни - и микро - ЭВМ, других вычислительных
устро йств повыше нного быстродействия . Возможность
наращ ив ания разрядности обрабатываемых данных и
команд , микропрограммное управление, один номинал
ттсточни к а питани я (+5 В+5%) , совместимость по уров­
ням сигн а лов со в с еми серийными ТТ Л интегральными
схемами (серии Kl 55, К555 и др . ), широкий диапазон
температур, сравнительно небольшие времена задержки
прохождения сигналов выгодно отличают МПК серии
К589 от других комплектов микропроцессорных схем.
В состав МПК К589 nходят восемь интегральных
схем различной степени интеграции и различной функ­
циональной сложности. Все схемы МПК К589 выполне­
ны в корпусах типа 2 (ГОСТ 17467-:-72) и рассчитаны
на эксплуатацию при следующих условиях :
-
интервал рабочих температур от -10 ДО +70°С;
- -- : относительная влажность воздуха до 98% при
температуре окружающей среды 25°С;
-
многократное циклическое изменение температуры
ОТ -10 ДО +70°С;
-
вибрационные нагрузки с ускорением до 1Og в диа­
пазоне частот от 1 до 600 Гц;
-
линейные н агрузки с ускорением до 25g;
-
многократн ы е удары с ускорением до 75g при
длительности удар а от 2 до 6 мс .
Ф ункци онально е назначение каждой из входящих
в М ПК К589 интегральных схем· приведено в табл. 9.1,
а электрические параметры - в табл . 9 .2 . Приведем
краткое описание структуры и функционирования каж­
дой и з интегральных схем МПК К589.
Центральный
процессор ный
элем ент
(ЦПЭ)
К 589ИКО2 п р едстав ляет собой двухразрядную процес­
сорную секцию и выполняет арифметические операции
в. двои чно м до по л нительном коде, логические операци и
140


...
f
.,
Таблиц а 9.1
Характеристика корпуса
Обозначение ' Наименование ИС
Обозначе- \ Число \ Д.лина, \Ширина,
ние
выво-
мм
м ·\1
ДОБ
К589ИКО2
Центральный процес- 2121 .28-1 28 36,5 15,0
сорный элемент
К589ИКО3
Схема ускоренного пе- 2121.28-1 28 36,5 15,0
К589ИКО1
реноса
Бдок микропрограм- 2123.40-1 40 51,5 15,0
много управдения
К589ИР12
Многорежимный буфер- 239.24 -2 24 31,5 15,0
ный регистр
К589ИЮ4
Блоr< приоритетного 239.24 -2 24 31 ,5 15,0
К589ХЛ4
прерывания
Многофункциональное 238. 16-2 16 21,5 7,5
синхронизирующее уст-
К589АП16
ройство
238.16-2
Шинный формирователь
16 21,5 7,5
К589АП26 ' Шинный формирова- 238.16-2 16 21,5 7,5
тель с инверсией
И, ИЛИ, НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ, положительные
и отрицательные приращения, сдвиг влево и вправо,
проверку слова, части слова или одного разряда на О;
вырабатывает сигналы ускоренного переноса. ЦПЭ име­
ет три типа шин выходных данных с тремя устойчивыми
. состояниями
и 40 типов микроинструкций. Корпус БИС
К589ИКО2 имеет 28 выводов, назначение каждого из вы­
водов приведено в табл. 9.3. На выводах 5, 6, 15-17,
24-27 выходная и входная информация представляется
в прямом коде, на остальных - в обратном.
Таблиц а 9. 2
1
Напряжение, В I Ток пот- 1 Сред11яя I Длителъ-
Обозначение ЛС 1------,- -- - -
ребления, мощность , ность ЦИК·
о·
t•
мА
мВт
ла, нс
К589ИКО1
<О,5
>2,4
<240
850
<85
К589ИКО2
<О,5
>2,4
<190
725
<100
К589ИКО3
<О,5
>2,4
<130
450
<13
К589ИР12
<О,5
,>3,65
<130
450
<35
К589ИКl4
<О,5
С:::,2,4
<130
450
<80
К589ХЛ4
<О,5
>2,4
<95
400
<50
К589АП16
<О,7
>2,4 .
<130
470
<65
К589А П26
<О,7
:>2,4
<130
470
<65
141


Таблица 9.3
Номер вывода I Обоз11&ченне
Нс1н ~-rенование
1 Примечание
1,2
вш., вш,
В1-;ешняя шина
Вход
3,4
мсш. , мсш, Маскирующая шина
Вход
5,6
УПС0 , УПС, Ускоренный перенос
Выход
7
пс.
Перенос
Выход
8
спп.
Сдвиг вправо
Выход
9
сдп,
Сдвиг вправо
Вход
10
пс,
Перенос
Вход
11
РА
Разрешение адреса
12, 13
А,, А0
Адрес памяти
Выход
14
J_
Общий
15-17,
F0-F0
Разряды кода микроко-
Вход
24--27
манды
18
с
Синхронизация
Вход
19, 20
д.-д,
Разряды кода инфйрма-
Выход
ЦИИ
21, 22
д,11 д'о
"
Вход
23
ВД
Разрешение данных
Вход
28
Иип
Питание (+5, О В)
Структурная схема ЦПЭ приведена на рис. 9.1 . В со­
став ЦПЭ входят арифметико-логическое устройство
(АЛУ), два му.ттьтиплексора (МА и МБ), дешифратор
микрокоманд (ДШМК), блок регистров общего назна­
чения (РОН), регистр адреса памяти (РГА), регистр•
аккумулятор (АК) и выходные буферные усилители
(ВЫХБФУС) .
Арифметико-логическое устройство предназначено
для выполнения арифметических и логических операций,
в1,лючая сложение двоичных чисел в дополнительном
коде, +1 и -1, поразрядное логическое сложение и ум­
ножение, поразрядное ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ и
поразрядное логическое дополнение. Результат операции
записывается либо в аккумулятор, либо в один из реги­
стров блока РОН. Для выполнения операции сдвига
вправо используются выводы «Сдвиг вправо» (СДП 1 и
СДП0) (выводы 8 и 9) . Шины входа (ПС1) и выхода
(ПС 0 ) переноса предназначены для построения схе~ы
переноса для многоразрядной (больше двух разрядов)
схемы АЛУ. Кроме того, имеются два выхода (УПС 0 и
УПС 1 ) для построения схемы ускоренного переноса. При
неарифметических операциях схемы переноса использу­
ются для получения логической сборки всех разрядов
142
•.


обрабатываемого слова с целью анализа на О результа­
та операции или одного из регистров.
Маскирующая шина МСШ предназначена для мас­
кирования входов АЛУ и значительно расширяет его
возможности. Кроме того, эта шина предназначена для
передачи констант в ЦПЭ.
д; дj
',2122
вд 23
Рис. 9.1 . Структурная схема БИС центрального процес­
сорного элемента К589ИКО2
Дешифратор микрокоманд, принимая по входной
шине F код микрокоманды, декодирует ее и выдает не­
обходимые инструкции на АЛУ, блок РОН и мульти­
плексоры. Блок РОН, выполняющий роль сверхопера­
тивного ЗУ, содержит 11 регистров РГ0-РГ9 и Т. Запи с ь
информации производится из АЛУ, считанная информа­
ция поступает на вход МА.
Входная шина (д) служит для передачи д анных из
внешнего ОЗУ в АЛУ через МА. Входная ВШ служит
для передачи данных от внешних систем ввода - вывода
в АЛУ через МБ . Разделение на две шины обеспечивает
143


относительно малую загрузку шин памяти даже в том
случае, когда к шине ВШ подключено большое число
устройств ввода-вывода. Мультиплексоры МА и МБ
предназначены для обеспечения последовательной за­
грузки АЛУ необходимыми данными (в зависимости от
кода микрокоманды). Данные на. выбранном входе МБ
всегда логически умножаются на содержимое соответст­
вующего входа МСШ для обеспечения гибкого маскиро­
вания и возможности проверки разрядов.
Аккумулятор предназначен для запоминания резуль­
тата операции, поступившего из АЛУ. Выдача результа­
та производится через выходные буферные усилители
с тремя состояниями на. шину выдачи информации (Д).
Регистр адреса, внешние буферные усилители и шина А
используются для пересылки адресов во внешнее ОЗУ.
Они могут быть также использованы для выборки внеш­
него устройства при выполнении операции ввода - вы­
вода информации.
Работа схемы ЦПЭ происходит следующим образом.
После поступления положительного синхроимпульса на
входах 15-17, 24-27 устанавливается код операции,
считанный из памяти микрокоманд. Через мультиплексо­
ры МА и МБ на схему АЛУ информация подается либо
с входных шин, либо из одного из регистров блока РОН,
либо из аккумулятора. После обработки информации
в АЛУ с окончанием синхроимпульса результат выпол­
ненной операции заносится в заданный кодом операции
регистр. Содержимое регистров РГА и АК через соот­
ветствующие блоки выходных буферных усилителей по­
дается на выходные шины А0, А1 и до, Д1.
Выходы схемы ЦПЭ, определяющие выходную ин­
формацию (Ai, Д;, ПС 0 и СДПо) могут быть установле­
ны в состояние разомкнутой цепи (третье состояние), что
позволяет организовать вычислительное устройство на
базе схемы - К589ИКО2 по магистральному принципу .
Содержацие выполняемой ЦПЭ микрокоманды опрес
деляется функциональной (F) и регистровой (R.) груп­
пами разрядов, которые задаются по шине F. F-группа
определяется тремя старшими разрядами (F 4-F6 ),
а R,-группа -четырьмя младшими F0 -P3 разрядами
данных. Форматы и кодировка Р- и R-групп, а также
подробное описание всех микроинструкций в зависимо­
сти от состояния шины микрокоманд приведены в рабоs
те [30].
144


В случае необходимости обработки 2п-разрядных
слов (n=2, 3, 4, .. . ) схемы К589ИКО2 должны быть
объединены так, как показано на рис. 9.2. При этом об­
щее время сложения двух чисел увеличивается с увели­
чением числа схем К589ИКО2.
Рис. 9.2. Схема объединения БИС К:589ИК:02 в многоразряд­
ную процессорную секцию
Схема ускоренного переноса (СУП) К589ИКОЗ
предназначена для уменьшения времени сложения путем
формирования групповых переносов. С помощью этой
Таблица 9.4
Но,1ер вь1вода
.
19, 20, 24,
10, 6, 5, 26,
2
18, 21, 23,
11, 8, 6, 27,
1
3
4, 9, 12, 13,
15, 16, 22,
25
14
17
28
10-1354
Обозf!ачение
УПС0 [0-7]
Наи~1енованне
Групповые переносы
Раз решение переноса
Перенос
Общий
Вход пере,юса
Питание (+5 В)
Примечание
Вход
Вход
Вход
Выход
Вход
145


схемы можно сформировать 16-разрядный сумматор на
БИС К589ИКО2 или 16N-разрядный сумматор на микро­
процессорной N-разрядной секции другого типа. Функ-
циональная схема К589ИКО3 приведена на рис. 9.3, а на-
.,,
значение выводов - в табл. 9.4.
Схема ускоренного переноса (К589ИКО3) имеет 17
информационных входов, восемь информационных выхо- •
дов и один управляющий вход, с помощью которого воз-
146
з
РПСп,в
1
2
!!ПС1 ПJ
УПСоПl
!!ПС1[5.,
!/ПС0[б]
!!ПС1 Ш
!JПC0f5J
1/ПС1 [4J
!IПCof4]
27
25
7
5
8
б
1
/'ПC1 UJ
.1/ПCu[JJ
о-
3!11lC1L2]
2
2;::;;:;
о
L
!!ПСоПl
~УПС1[ОJ
2
!
1/ПС0ШJ
7
ЛСп
1
1
'&
&
&
&
&
4
& ПСп,в
~
&
&
&
г-
~
--
ПСп+7 2.f
22
--ЛСп+б
---~
---
ПСп,5
---
---
-
12
ПСпм
---
---
-
16
---
ПСп+з
---
---
ПСп+z
------u
---
&'Т
ПСп,
&~
т-~
,- ---
,_
--
11s
u
Рис. 9.3 . Функциональная схема ИС
ускюренноrо переноса К:589ИК:ОЗ


можно управление выходом самого старшего перенос а
путем перевода его в третье состояние.
Один из вариантов организации ускоренного перено ­
са совместным включением восьми микросхем К589ИКО2:
и одной К589ИКОЗ представлен на рис. 9.4.
Блок микропрограммного управления (БМУ у
К589ИКО1 предназначен для управления последователь ­
ностью выборки микрокоманд из памяти микропрограмм;
и регистрами флажков, используемых для организацииs:
условных переходов по признакам, вырабатываемым схе­
мой ЦПЭ или другим устройством, а также для хране-­
ния и последующей выдачи этих признаков.
ЛС1
ЛСо
14
С!IЛ ( К589f!KO.J)
17
2S262722.f
7.9
18
5
б
.fб
5
б
7
10
10
10
!fl
ЦЛJ1
(КS89f!K02}
ЦЛ.J2
'К5891!КО2}
ЦЛ.93
(K589/fK0Z}
ЦЛ.98
(K589f!K02}
9
в
g
8
g
в
g
8
Рис. 9.4. Организация микропроцессора с использованием
ИС К589ИКОЗ
Схема К589ИКО 1 выполняет эти функции путем вы­
борки следующей микрокоманды по содержимому РГА
микрокоманды, управления работой регистра адреса ми ­
крокоманды, декодирования и проверки данных, посту ­
пающих с нескольких в х одных магистралей, для опреде­
ления последовательности выполнения микрокоманд •.
хранения и проверки передаваемых входных данных , ..
управления передачей и сдвигом входных данны х
ЦПЭ, управления прерываниями микропрограммного,
уровня, непосредственной адресации стандартных ПЗ У
и ППЗУ (при этом возможности адресации ограничива ­
ются 512 адресами микрокоманд) .
Корпус БИС К589ИКО1 имеет 40 выводов, назначение::
которых приведено в табл. 9.5. Структурная схема БИС:
БМУ приведена на рис . 9.5. Ядро м схемы является бло к
10*
14'к


Таблиц а 9.5
Номер вывода I Обозначенnе
Наименование
1 Примечаf!Пе
1-4
К4-К1
Разряды первой части
Вход
команды
5,6,8,10
К0-К3
Разряды второй части
Вход
ко ма нды
7,9,11
РГК2-РГК0
Разряды регистра ко - Выход
манд
12, 13
-УФ3, УФ2
-Управление занесени-
Вход
ем и хранением флажков
14
пн
Гlризнак
Выход
15, 16
-УФ0, УФ1
-Управление
выдачей
Вход
флажков
17
пн
Признак
Вход
18
СТР
Строб разрешения пре-
Выход
рывания
19
с
Си нхрон изация
Вход
10
J_
Общий
21- 24,
-УА0--УА6
-Управттение регистром
Вход
37- 39
адреса микрокоманды
25
ОСТР
Общий строб
Вхо д
26- 29
MK0-MKs
Адрес колон ки микро- Вы ход
кома н ды
30-34
мк4-мк.
Адрес строки микроко- Выход
манды
35
РСР
Разрешение
выдачи
Вход
36
змк
адзеса строки
агрузка адреса микро-
Вход
команды
40
Иип
Питание (+5 В)
определения
следующего
адреса
микрокоманды
(БОСАМК), обеспечивающий формирование адресов ми­
крокоманд и выполнение функций условных и безуслов­
ных переходов, имеющихся в составе каждой микро­
команды. Микрокоманда обычно содержит поле опера­
ции перехода, которое определяет команду перехода,
следовательно, и следующий адрес микрокоманды.
Для минимизации числа выводов схемы БМУ и упро­
щения структуры блока БОСАМК массив адресов ми­
крокоманд организуется в виде двумерного массива
(матрицы). Каждый адрес микрокоманды соответствует
элементу матрицы на пересечении определенной строки
и колонки. 9-разрядный адрес микрокоманды определя­
ется двумя адресами: адресом строки (пять разрядов)
и адресом колонки (четыре разряда). Следовательно,
148


"
'
матрица адресов может содержат 32 адреса строки и 16
адресов колонок- всего 512 адресов микрокоманд.
Работа БИС К589ИКОJ происходит следующим обра­
зом . При поступлении импульса синхронизации на маги­
-страли УА (21, 24, 37-39) устанавливается код опера­
ции перехода, поступающий из памяти микрокоманд.
19
17
35 34ЗЗЗ2З13029282726
РСР
ПН
К1;К1К6К4
1413IZIZ34
РГ!<
К3К2!<1Ко
56810
ОСТР
25
18
Рис. 9.5 . Структурная схема БИС блока микро про­
граммного управления К589ИКО1
Затем в блоке БОСАМК вырабатывается код необходи­
мого адреса, который далее поступает в РГАМК. Это
nроисходит, если на входе загрузки адреса микрокоманд
(ЗМК) установлен О. В противном случае в -РГАМК по-
ступает код, содержащийся на магистрали К (выводы
5,6,8,10).
Если схемой БОСАМК установлен адрес , являющий­
ся элементом матрицы, находящимся на пересечении ну­
левой строки и 15-й колонки, то на выход СТР (18)
выдается сигнал разрешения прерывания.
Если на входе синхронизации (С) установлен О, то
в триггер ТФ записывается информация, которая с при-
149


...
Clt
о
Обоз 1-1 ач ение
ICC
IZR
ICR
!СЕ
IFL
ICF
IZF
IPR
/LL
IRL
!РХ
На звание оп ероцшr
Переход в текущей ко-
ланк е
Переход
с т роi{у
в
нулеву ю
Переход в текущей
строке
Пере ход в текущей 1ю -
ланке в группе адресов
строк
Переход по содержимо-
му ТГФ
Переход по содер жи-
маму С
Переход по содержи-
маму Z
Перехо д по содерж и-
маму РК
Переход по левым раз-
рядам РК
Пере ход по правым
разрядам РК
Переход по сод е ржи-
маму к4-к7
·-···-
-
··--- ·--
----.
-
,.
Состоя1-111е управляющих вхоцо в
=1УА,, УА,, УА, , УА,, УАТУАо
ооs.SзS2s,s.
о1оSзS2S1s.
о11SзS2S1s.
111оs.s,s.
1о
оSзs.s,s.
1о
1оS2s,s.
1о
11S2s,s.
11ооS2s,s.
11о1S2S1s\о
11111sls.
1111оs,s.
-
..
-
.,
--
··-··
-
Таблиц а 9.6
Адрес следующей строки Адрес с J1 еду ющей коло1-1к:н
мк,\ мк,\ мк,\ мк,\ мк, МК, 1 МК, 1 МК, 1 МК0
s,SзS2s,s.мзМ2MIм.
оооооSзS2S1s.
м.М1м6Msi\114Sз S2 S1 s.
м.М1S2s,s.МзМ2м,М"
_
1\118
ss2s,s.
•.r
/IIJ3
о
1ф
м.М1S2s,s.Мзо
1
с
MsМ1S2slso,и·зо
1
z
,и.М1S2s,s.РК,РК2PI(IРК,
,и.М7S2S1s.о
1 РК, Р!(2
м.М11s,s.1
1 РК1 Р!(о
м.М7;\,16s,s.К1к,Ksк.
.-----
.f'
~


Обознач енf!е
scz
STZ
sтс
нсz
FFO
FFC
FFZ
FFI
Таблиц а 9.7
Код
Of!нсание
УФ1 УФ0
О
О
У становить триггеры С и Z по
значению ПН
О
У становить триггер Z по значе-
о
о
нию пн
О
Установить триггер С по значе-
о
1
о
11ию ПН
Хранить содержимое тригге рс)В С и
z
УФ2 УФ3
Выдать на выход ПН .О"
Выдать на выход ПН состояние
триггера С
Выдать на выход ПН состоя ние
триггера Z
Выдать на выход ПН "1"
ходом отрицательного фронта синхроимпульса подается
во флащ:ковые триггеры ТС или TZ в зависимости от
кода операции, поступившего на входы УФ 0 , УФ, (15,
16).
Выходы МК0 -МК8 (26-29, 30-34), определяющие
выходную информацию, могут быть сигналами, поданны­
ми на шины ОСТР и РСР (25 и 35), установлены в со­
стояние разомкнутой цепи, что позволяет вести обработ­
ку информации в режиме прерываний .
Набор операций, выполняемых БИС К589ИКО1, со­
стоит из трех групп, первая предназначена для установ­
ления очередного адреса микрокоманды и определяется
состоянием входов УА0-УА6 (21-24, 37-39), вторая
о пределяется состоянием входов УФ 0 и УФ, ( 15, 16),
-третья - состоянием входов УФ 2 и УФ 3 ( 12, 13). Вторая
:и третья группы обеспечивают прием, хранение и выда­
чу информации о признаках. В табл . 9.6 и 9.7 приведены
все три группы операций. В табл. 9 .6 использованы еле- .
дующие обозначения: S; - данные по шине УА (21-24,
З7-39), данные в i-м разряде регистра адреса микро ­
команд, PKi -данные в i-м разряде регистра команд,
Кi-данные на i-й шине К (1-4, 5, 6, 8, 10), Ф, С, Z-
содержимое триггеров Ф, С, Z соответственно.
151


Многорежимный буферный регистр
(МБР)
К589ИР12 предназначен для подключения различных
внешних устройств МП вычислительного устройства с по­
мощью единой магистрали данных. Схема МБР осуще­
ствляет прием, хранение и выдачу машинного слова
данных с разрядностью 8 бит и индикацию сигнала за ­
проса внешнего устройства на захват магистрали дан­
ных. Корпус схемы К589ИР12 имеет 24 вывода, назначе­
ние которых приведено в табл. 9.8.
Таблица 9.8
Ho;,rep вывода
1
Обознаqеm1е
Нанменова~mе
Примечание
1, 13
ВМ1, ВМ2
Выбор микросхемы
Вход
2
ВР
Выбор режима
Вход
3, 5, 7, 9, 16, д1-дв
I\од информации
Вход
18, 20, 22
4,6,8,10,
Ql-QB
То же
Выход
15, 17, 19, 21
11
СТР
Строб
Вход
12
J..
Общий
Вход
14
.R
Установка нуJiя
Вход
23
зс
Запуск
Выход
24
Иип
Питание (+5 В)
На рис. 9.6 приведена функциональная схема МБР
(индексом ЗС обозначе н ы логические элементы с тремя
состояниями). В схему входят 8-разрядный регистр, со­
стоящий из D-триггеров, объединенных общим управ­
лением, триггер индикации запроса на прерывание
(ТПР) и схема управления. Информационные D-тригге­
ры устанавливаются в состояние О при подаче импульса
на вход R1( 14) микросхемы. Сигнал выбора режима
(ВР) (2) управляет режимом работы схемы. При подаче
О на этот вход регистр работает во входном режиме и
на D-триггеры по шинам Д 1 -Да осуществляется запись
информации, выходные буферы открыты. При подаче 1
на вход ВР регистр работает в режиме выдачи кода ин ­
формации (по шинам Q1-Qs).
При подаче сигнала установки О на вход R (14) все
D-триггеры устанавливаются в О, а ТПР- в 1, что озна­
чает, что данное устройство не требует прерывания. При
О на выходе ЗС считается, что МБР находится в состоя­
нии прерывания. Это позволяет обеспечить прямое со-
152


единение с входами запроса блока приоритетного преры­
вания (К589ИК14). При работе схемы в режиме ввода
(О на входе ВР) сигнал на входе СТР ( 11) производит
запись информации в регистр и уста._новку триггера за­
проса прерывания в состояние О. Триггер запроса пре-
зд,
о,
4
5д2
а,
б
7Аз
f11
8
!!"'•''
и,
1/J
15д5
f1s
ts
19д6
и,
17
20д,
и, 1!/
2Zд 8
09
ZI
Рис. 9.6. Функциональная схема ИС
многорежимного буферного регистра
К:589ИР12
рывания устанавливается в состояние 1 при условии
выбора данной схемы, для этого на вход ВМ2 должен
быть подан О, а на вход ВМ1-1.
На рис. 9.7 приведены примеры использования схемы
-МБР (К589ИР12) в качестве входного буферного
устройства (а), устройства прерывания (6), выходного
153


буферного устройства (в) и устройства двунаправлен ­
ной передачи информации (г).
Блок приоритетного прерывания (БПП) К589ИЮ4
предназначен для приема сигналов запроса на преры­
вание от различных устройств вычислительной системы
ДJ1Я формирования сигналов управления МП при необ ­
ходимости перехода к подпрограмме обработки преры­
вания.
+58
СТР
R
BN1
В/>1г
11
МбР агав
(КS89ИР12}
а)
1f
'
NБР а1-08
(КS89ИР12)
14
23 ЛР
f 1312
+-58
8}
СТР
11
дгда
/>1бР
(КSО9ИР12) ВсхенgБ п
R
14
23
, 11л11 Б/1!!
11312
8/>11
811г
о)
1!
· дгд
МбР
(К589ИР12}
11
!1бР
'--~--1(КJ89ИР12)1-----'
.У
г)
Р ис . 9.7. Пр·и меры и-спо л ьз ,авания ИС К:589ИР12
~
+-58
Число приоритетных уровней прерывания для одной
схемы БПП равно восьми. Увеличить число уровней пре­
рываний можно, подключая дополнительные схемы
К589ИК14.
Корпус схемы БПП имеет 24 вывода, назначение ко­
торых приведено в табл . 9.9 . Примен~ние интегральной
схемы К589ИК14 обеспечивает: асинхронный прие м и
154
т


...
•
Номер вывода 1
1-3
4
5
6
7
8--10
11
12
13
14
15-22
23
24
ОбозначеНне
ПТ0-ПТ2
ВУ
ПР
с
СТР
IЩ0-I<Л2
РJ<л
fгв
РПР
ЗПР0-ЗПР7
РПП
Таб.нrца 9.9
Наименование
Текущий приоритет
Выборка группы уровней
прерываний
Инверсный сигнал пре-
рывания
Синхронизация
Строб прерывания
Код запроса на преры­
вание
Разрешение выдачи ин­
формации на выходы
I<Ло-КП2
Общий
Разрешение
группы
уровней на прерывание
То же
Запрос на прерывание
Разрешение приема те-
кущего приоритета
Питание (+5 В)
Примечание
Вход
Вход
Выход
Вход
Вход
Выход
Вход
Вход
Выход
Выход
Вход
хранение сигналов восьми уровней прерываний; осуще­
ствление приоритета программным способом; автомати­
ческую выработку вектора прерывания; прием и хране­
ние кода уровня обрабатываемого процессором преры­
вания.
Структурная схема БПП, представленная на рис. 9.8,
состоит из 8-разрядного регистра заnросов на прерыва­
ние с шифратором приоритета, 3-разрядного регистра
хранения текущего приоритета, 8-уровневой схемы срав­
нения приоритетов и 3-разрядного устройспщ кодировки .
приоритета с открытыми коллекторными выходами.
После выполнения каждой команды БПП стробиру­
ется с целью определения запроса на прерывание. Если
последний подтверждается, БМУ переходит на микро­
программную обработку прерывания. Запросы на пре­
рывание поступают через устройство кодирования при­
оритета на схему сравнения. · В ней значение приоритета
сравнивается с хранящимся в регистре текущим прио­
ритетом. Запрос, принятый в течение времени действия
строба прерыв ан ия СТР (7), совместно с синхроимпуль ­
сом вызывает установку триггера подтверждения преры­
вания Т2 в состояние «активное прерывание», выдает
155


сигнал прерывания ПР (5) и устанавливает триггер за ­
прета прерывания Т1 в 1. По сигналу ПР в МП выр аба­
тывается коман да прерывания, которая может передать
управление на вход п рограммы обслуживания прерыв а­
ния, как это показано на рис. 9.9. При этом строб раз­
решения прерывания может посту'пать как из схемы
БМУ (рис. 9.9,а), так и из ЗУ микропрограмм (ЗУМР) •
(рис. 9.9,6). Уровень запроса, хранящийся в памяти за­
просов на прерывание, может быть передан на входные
_Рк_п_________--11 "---------г:;;-,
11 Pr
у-
13В
1/ПРо
JПР1
16JПPz
. 1 7зп=р-"---­
rв3
19 ЗПР"
z/ПР"
2/ПР5
72зnР7
Регистр
J11npoco8
на преры!Jа-
11ие
11шшрРаmор
приоритета
Схена
сра811еник
Регистр
хранен11я
mCK.flЩeгo
приор11тета
8
.9
1(J
s
Рис. 9.8 . Структурная схема ИС приоритетноr.о прерыв<1ния
К589ИЮ4
информационные шины МП по сигналу, подаваемому на
вход РСР . Когда определен уровень запроса, программа
обработки прерывания записывает его в регистр хране­
ния текущего приоритета БПП. При этом триггер за­
прета прерываний устанавливается в 1 и осуществляется
блокировка любых последующих запросов на прерыва­
ние с имеющимся или более низким уровнем приоритета .
Выводы РГВ и РГ могут быть использованы при по­
следовательном соединении нескольких схем БПП , когда
одна из них может запретить прерывание для всех по ­
следующих БПП. Триггер подтверждения прерывания Т2
156


устанавливается в активное состояние, если выполнены
следующие условия:
-
активный уровень запроса (ЗПР0-ЗПР1) выше,
чем текущий приоритет (ПТ0-ПТ2);
на вход СТР подан сигнал 1;
на вход РГВ подан сигнал 1;
.,
триггер запрета прерываний сброшен.
..
+58
+58, --. .-- --
~ --4 -1~
~--4-1 ~
~- -4 -1 ~ JYl'fP
~-==--i ~
.,______,._,~
LF,~~::=Jl-- _ ;:;;_ -- - ,11 1
"
1-----•~
1~ JYMP
1----- • ~
~
,{}
'""
о)
Рис. 9.9. Примеры применения ИС К589ИЮ4
Сигнал ПР устанавливается в 1 триггер запрета пре­
рывания и удерживает сигналы запросов в регистре за ­
просов на прерывание до засылки новой информации
о текущем приоритете в регистр текущего приоритета .
Триггер запрета прерывания сбрасывается по заверше­
нии операции засылки. Во время этого процесса на вы ­
воде РГ может быть сигнал 1, когда:
157


-
на входе РГВ 1;
-
текущий приоритет не относится к данной группе
у ровней;
-
на данном уровне нет запросов на прерывание.
Многофункциональное синхронизирующее устройство
(МСУ) К589ХЛ4 предназначено для деления частот ы и
формирования импульсов . Микросхема МСУ выполнена
.в корпусе с 16 выводами, назначение которых приведено
;в табл. 9.1 О.
Таб .н1u1 9. 10
Номер вывода 1 Обозначение
Наименование
Примечание
1' 15
С2, С,
Переносы синхронизи-
Вход
2
V
рующие
Формирование длитель -
Вход
ности импульса
Вход
3
<;:,
Синхронизация
4
РЗП
Разр е шение записи
Вход
5
ПС0
Пер е нос
Вход
6
в
Формирование длитель - Выход
ности
7
и
Формирование пас~ки Выход
импульсов
8
-~
Общий
9
Деление
Выход
10
ПС1
Перенос
Выход
11-14
д1-д4
Предустановка
Вход
16
Иип
Питание (+5, О В)
Основные функ ции, выполняемые МСУ: деление ча­
,стоты, задержка импульсов, формирование пачки им­
пульсов, формирование импульсов заданной длительно­
сти.
Схема содержит программируемый делитель частоты
и специальные схемы формирователей (рис. 9.1 О). Име­
ется возможность объединения нескольких схем МСУ
для увеличения разрядности. Для этого предназначены
входы ПСо, С 2 , С 3 и выход ПС1. При использовании од­
ной микросхемы на входы ПС0, С2, С3 подается О.
В ис.ходное состояние схема устанавливается подачей
импульса начальной установки на вход РЗП с любого
синхронизированного
или
несинхронизированного
устройства.
158


I!
Деление частоты выполняется счетчиком на четырех
триггерах, на выходе F которого импульсы появляются
каждый раз, когда все разряды счетчика устанавлива­
ются в 1. Код пересчета /(р программируется путем по­
дачи соответствующих сигналов на входы предустановки
д1-Д4. Так, в режиме деления с коэффициентом 7 Кр=
= 9, что означает, что на входы Д 1 и Д4 необходимо по­
датьсигналы1,анавходыд2идз-О.
Рис. 9.10. Функщюнальная схема ИС синхрон·изирующего устро,1 ства
К589ХЛ4
Начальный импульс устанавливает счетчик в состоя­
ние 1001, с поступлением последующих шести импуль­
сов счетчик переходит в состояние 1111, и после окон­
чания 7-го импульса он снова устанавливается в состоя­
ние 1001.
В режиме формирования длительности импульса вы­
ход В необходимо соединить со входом переноса V. Сиг­
налом на входе разрешения записи (РЗП) счетчик уста­
навливается в начальное состояние, после чего одиноч­
ный импульс, поданный на вход С 1 , переводит счетчик
в состояние, соответствующее коду пересчета на входах
Д 1 -Д4 . При этом на выходе (ВЫХ) появляется сигнал
]59


1, разрешающий прохождение тактовой частоты через
вентиль на выход И. Счетчик ведет отсчет импульсов до
состояния, когда все триггеры установятся в 1. При этом
на выходе делителя (F) появляется положительный им­
пульс, подаваемый на формирователь длительности им0
пульсов. По его окончании на выходе В устанавливается
, уровень О. Таким образом, схемой формируется положи­
тельный импульс, длительность которого определяется
кодом пересчета на входах Д 1 -Д4 •
Формирование пачки импульсов аналогично форми­
рованию длительности импульса. При этом за время
существования уровня 1 на выход И поступают импуль­
сь1 тактовой частоты, подаваемые на вход С2 . Число им­
пульсов, поступивших на выход И, определяется кодом
пересчета, установленным на входах Д 1 -Д4 . Этим же
кодом определяется длительность задержки импульса,
появившегося на выходе F, по отношению к I-!Мпул ь су
начальной установки, поступившему на вход P3f1 (ре ­
жим дискретной линии задержки).
Организация блока из нескольких микросхем МС У
(К589ХЛ4) приведе}!а на рис. 9.11 (штриховой лини ей
показано соединение для о суще ствлени я режима фор ми­
рования пачки импульсов, длительности и линии задерж­
ки). На вывод ПС 0 (5), обычно заземляемый при ис­
пользовании одной микросхемы, подается разрешающий
сигнал, с вывода ПС 1 последней микросхемы.
Шинный формирователь (ШФ), К589АП16 и шинный
формирователь с инверсией (ШФИ) К589АП26 выпол ­
няют функции двунаправленных формирователей сигна ­
лов для управления шинами магистралей в вычисли­
тельных устройствах. Обе микросхемы выпускаются
в корпусах с 16 выводами. Назначение выводов приве 0
дено в табл. 9.11.
Номер вывода I Обозначение
1
вм
2, 5, 11, 14 д,-д"
З, 6, 1о, 13 дв, -дв"
4, 7, 9, 12 Д!,-Дl"
8
вrtr
15
16
Иип
160
Наю1енованv.е
Выбор микросхемы
Код информации
То же
Общий
Выбор шины
Питание (+5 В)
Таб · лица 9.11
Примечание
Вход
Выход
Вход/выход
Вход
Вход
-


•• -----,,----------------- - - ----
Обе миrсросхемы обеспечивают_ подключение машин­
ных слов длиной по четыре разряда по одному из двух
направлений в соответствии с функциональi-юй схемой,
приведенной на рис. 9.12,а и 6.
Управление режимом работы микросхем осуществля­
ется с помощью двух двухвходовых схем И. Передача
информации формирователями осуществляется только
Вых5 1
1
'-
.__
-_
-_ -_- _-_
-_
-_
-_
- _+_
--
-_
-_
-_:_
-_
-_
-_-_
- _:_,- -
_ ___
_,1
_
L ___
-- ---
_
·
.
------------~
Рис. 9.11 . Со:вместн.ое включение ИС .К589,ХЛ4
здв,
,,л1,
li,дв,
!2Jil;
1!
вш r· -u!
15-с,,. ;&
1.J
81'1
,,-~
с)
2
Рис. 9.12. Функциональные схемы ИС шинны х формирова ~
гелей К589АП16 (а) и К58 9АП26 (6)
11-1354


при подаче уровня О на вход ВМ, определяющий выбор
микросхемы.
Данные могут поступать на микросхемы по входам
ДI или ДВ. Выдача информации производи тся по выхо­
дам ДВ или Д0.
Если на вход ВШ подан уровень 1, то информация
передается с входов ДВ на въrходы Д0 . При подаче на
вход ВШ уровня О передача информа ции- происходю от
входов Дl на выходы ДВ.
.,-
'
.,
;;!
i);
~'-С.
F0- F,
~
СУП
А0-А15
бf1У
сuгж1лм от пgльта
gпрС18ления ~-
11' --~
15
1.5
Пpc!lileш111ppumop
о#ресо !JDB
Рис. 9.13 . Структурная схема вычислительноrо
устройства на МПК ИС серии К589
Микросхема К589АП26 (ШФИ) отличается от
К589АП16 (ШФ) наличием инверторов, изменяющих
значение информации на противоположное.
На рис. 9.13 в качестве примера использования МПК
серии К589 представлена структурная схема вычисли­
тельного устройства, предназначенного для обработки
16-разрядных слов. В состав процессора входят: восемь
схем ЦПЭ, схемы СУП, БМУ, БПП, память микро ­
команд (ЗУМК), блок шинных формирователей и дру­
гие вспомогательные схемы - генератор синхроимпуль­
сов (ГСИ), триггер запрета прерывания (ТЗП), регистр
микрокоманд (РМК), мультиплексор (М), преддешиф­
ратор адреса устройства ввода - ВЫI:3ОД <1,,
!63


Схемы ЦПЭ и СУП реализуют арифметические и ло­
гичесю1е операции. К ним могут быть подключены так­
же одноразрядные регистры расширения и переполнения·
(на рис . 9.13 не указаны). Обработка восьми запросов
на прерывание ведется с помощью схемы БПП. Входная
и вы ходная iпины данных объединяются в блоке ШФ
в одну двунаправленную шину данных. Для выбора ад­
реса УВВ служит схема преддешифратора адреса УВВ.
Управление работой устройства осуществляется с помо­
щью схемы БМУ, ЗУМК, РМК и нескольких мульти­
плею::оров М (на рис. 9.13 показан один). Мультиплек­
соры предназначены для расширения функций БМУ.
В устройстве отсутствует специальный регистр команд.
Его функции выполняет регистр команд БМУ, храня щий
команду в течение всего времени ее выполнения.
С МПК серии К589 могут быть использованы микро­
схемы ОЗУ серий Ю55РУ2, Ю55РУ5, К565РУ1,
К565РУЗ и др., ППЗУ серий Ю55РЕЗ, К556РТ4,
К556РТ5 и др., логические микросхемы серий К155,
К5ЗJ, К555 и др.
1О . Микропроцессорны й 1юл,-,плект
интегральных схем серии LJ 83 -K1883.
МПК серии U83-K1883, разработка которого прово­
дилась спе циали стами СССР и ГДР, выполнен на базе
п - МДП-технологии и предназначен для построения про­
цессоров м~шро - и мини-ЭВМ, контроллеров и других
вычислительных устройств среднего быстродействия.
Этот МПК принадлежит к группе секционированных ми­
кропроцессоров с микропрограммным управлением, что
позволяет строить на его основе вычислительные устрой­
ства с длиной обрабатываемых чисел 8, 16 или 32 раз­
ряда.
В состав МПК U83-K1883 входят четыре микросхемы
высокой степени интеграции, выполненные в керамиче­
ских корпусах типа 3 (ГОСТ 17467-72) с 48 выводами;
МПК следует использовать :в диапазоне температур от О
ДО 70°С (в нерабочем Се>СТОЯНИИ - ОТ
- 60 ДО 125°С).
Питание всех схем МПК осуществляется от одного ис­
точника (+5 В±5%), их электрические параметры при­
ведены в табл. 10.1 .
11*
163


.
• 'fаблица 10.1
О боз нацение ИС
1
Ток пот- 1 Средня;~ 1 Длительность
---,-, --- ре бл ения,
мшu.3.нтость, цикла, нс
.о• ·
,,! •
1
мА
Н.1прнжеfше, В
U830- К 188ЗИАО
<О,8 >2,0
<220
<1
< I,4
U8 3 1 - Кl883РТ1
<(),8 >'?,О
<150 <О,9
<1,0
U832 - Kl883BP2
<О,8 >2, О
<180
<Э,О <2 , 5(yмrr.)
< 1 5,U(дел.)
U834-Kl883BA4
<О,8 •>2, О
<180
<I,O 8 ·105 слов/с
•В состав комплекта входят
БИС аряфмети че ского
устройства, управляющей памяти, арифметичеСI{ОГО рас­
ширителя и магистрального адаптера.
Арифметическое устройство (АУ) U830 - К188ЗИАО
представляет собой 8-разрядную процессорную сек цию, _
выполняющую сложение, вычитание, логические о п ера­
ции И, ИЛИ , ИЛИ-ИЛИ, перенос, сдвиг, дополнение
и т. д. На з начен и е выводов корпуса БИС АУ приведен о
в табл. 10.2. •
В состав БИС АУ U830-Кl883ИАО входят : ариф м ети ­
ко - логическое устройство (АЛУ), регистр и дешифра тор
микрокоманд (РМК и ДШ), блок местного упр ав л е ни я
(БМУ), блок регистров (БРГ), блок расшир ен ия
(БРШ), блок .формирования флагоn (БФФ ), три блока
усилителей каналов 1, 2, 3, блок управления ка н алами и
регистр состояний (рис. 10.1) .
Арифметиrю-логическое устройство выполняет обра-
·.
ботку 8-разрядных данных, по ступающих по шинам Х и
У на два входных р егистра. Блок регистро в содерж ит 18
свободно адресуемых В-разрядных регист р ов R00 - R 1s,
А 1 , А2, предназначенных для приема операндов и ре­
зультатов обработки. Регистр А 2 , кроме того, служи т для
хранения флагов N, Z, V, С. Регистр микрокоманд и
дешифратор служат для приема поступающей на сх ем у
микрокоманды, ее дешифровки и выработки последова­
тельности управляющих импульсов.
Каналы 1 и 2 предназначены для приема и передачи
данных. Блок управления каналами управляет п рn емом ..._,
я передачей данных по ним. Канал 3 служит для выдач и
-
содержимого флагового регистра А2 или блока форми-
рования флага.
•
Блок расширения предназначен для объедин ения до
четырех схем АУ с целью расширения разрядности об ­
рабатываемых данных. 4-разрядный регистр состояний
может быть загружен микрокомандами обработки опе-
164


рандов или микрокомандами управления каналами. Вся·
схема синхронизируется блоком местного управления.
Работа схемы происходит по . асинхроiпюму принци­
пу. На входы кода м ик рокоманды (МК) поступает 14-
разрядный код микрокоманды, считанный из схемы уп­
равляющей памяти. После ее дешифрации формируется
совокупность сигналов, которые поступают на те блоки
схемы, которые обеспечивают выполнение данной микро-
б
19
!1Ко. ••• 1МЛ'п.
,. ... ... __
v-..
РМК11ДШ ]
r
1-"'----<1-----•t!
команды. АЛУ производит обработку данных, поступаю­
щих по одинаковым по значимости к аналам 1 и 2 ил;r
• хранящихся в регистрах R00 -1R1s, А1, А2 и в регистре
состояний. Результат операции поступает на один из
регистров или на один из каналов .
Сигналы сопровождения данных (СПД) , приема дан­
ных по каirалу (ПМК), разрешения выдачи (РВД), син-
165


Но'1ер вывода
Обозначе ние
1,3
СПД2, СПд1
2, 4 ПМК/-!2, ПМКН1
5
БЛК:Н
6-19
МК0-МК1з
20
вм
21
РВД
22, 23
Сд4 , Сдз
24
_t
25, 26
Сд 1, Сд2
27
с
28-35 ,
36-43 ,
44-47
KHl, КН2,
I<:H3
48
UИГI
Та б лнца 10.2
лу
Наименование
Сопровождение данных
Прием данных по кана-
Блокировка канала
Код микрокома нды
Выбор микросх емы
Разрешение выдачи
Передача и сдвиг влево
(ВЫХ) , сдвиг вправо (ВХ)
Общий
Передача и сдвиг вле­
во (ВХ) , сдвиг вправо
(ВЫХ)
Сш·IХ"онизацин канала
входа
Каналы1,2,3
Питание (+5 В)
Примечание
Вход
Вход
Вход
Вход
Вход
Вход
Вход/выход
Вход/выход
Вход
Вход/в ы ход
хронизации канала вх ода (С) и выбора микросхемы
(ВМ) служат длп синхронизации работы схемы и для
разрешения ввода и вывода данных. Кроме того, сигнал
В ЫБОР МИКРОСХ Е МЫ сл уж ит для выбора прибора .
Через вход БЛКН может быть по д'ана команда о прямом
(i
,.._,,.,........_... .. . .. ...
. :.. .. -,_ ·-" 'r',·--
-
-
-·-···
-
•··
.. ,,
!511ок c11нxpom1.Jilifllli
FzfBJt м'i ел' г, 'l(J7l!fH,"IПt.
3
2
S4714546
Рис., 10.2 . Структурнан схема БИС управляющей п,амяти
U83 1-К! 883РТ1
!66


обращении к памяти. Входы СД 1 -СД4 предназначены
для объединения схем АУ для обработки многоразряд­
ных слов (16, 24, 32 разряда). Содержание флагового
регистра блока формирования флага может быть выда­
но по каналу 3.
БИС управляющ ей памяти (УП) U831 - Ю883РТ1
предназначен а для организации вычислительного пр о ­
цесса путем преобразования мащинных команд в после­
довательности микрокоманд, необходимых для управле­
ния БИС АУ U830-Ю883ИАО и БИС АР U832-I0883BP2.
Кроме того, БИС УП может быть использована в каче­
стве кодирующего и декодирующего преобразователя.
Назначение выводов корпуса БИС УП приведено
в табл. 10.3 .
В состав УП (рис. 10.2) входят: программируемая
Jiогическая матрица, блок синхронизации и регистры
различного назначения .
Таб:лица 10.3
Номер вывод; 1 Обозначение
Наименование
Примеt1шше
F,
Окончание передачи
Вход
входной информации
2
вз
Возврат
Вход
3
F1.
Динамический выход
Вход/выход
4
F1
Выдача информации на
Вход
выводах АО-А17
5
БЛ
Блокировка блокируе-
Вход
мых выходов данных
6-23
А
I<;од информации
Выход
24
.l
Общий
25-44
Ео-Е19
Код информации
Вход
45
кпч
Окончание передачи ин-
Выход
формации
46
нпм
Начало приема входной Вход/выход
47
сп
информации
Сопровождение
по входам ЕО-Е
данных
Вход
48
Иип
Питание (+5 В)
Программируемая логическая матрица (ПЛМ) со­
стоит из матрицы 1, содержащей 140 логических схем
НЕ-ИЛИ и имеющей 56 входов, и матрицы 2, содержа­
щей 34 логические схемы НЕ-ИЛИ и имеющей 140 вхо ­
дов и 34 выхода. Принцип работы ПЛМ уже достаточ­
J-IQ подробно рассмотрен в литературе. В данной ПЛМ
!~7


машинная команда может б'ыть приведена к последова­
тельности м икр01юманд, число которых может до­
стигать 256.
На выходе ПЛМ размещен регистр чтения (РГЧТ),
с которого информация через блок программируемых ин­
верторов (БПИ) подается либо на регистр следующего
адреса, либо на управляющий регистр (РГУ), либо на
выходной регистр (РГВЫХ). 8-разрядный регистр сле­
дующего адреса предназначен для организации необхо­
димой последовательности микрокоманд на выходе БИС
УП. 8-разрядный управляющий регистр используется для
внутренней синхронизации работы схемы. Выходной ре­
гистр и блок выходных усилителей (УСВЫХ) предназ­
начен для временного храпения информации и выдачи ее
на схемы , которые управляются от БИС УП.
Режим работы БИС УП (т. е. список микрокоманд,
вырабатываемых ПЛМ) задается изготовителем схемы
путем программирования связей внутри ПЛМ в соот­
ветствии с назначением. Поэтому может быть несколько
модификаций БИС УП, отличающихся лишь записанной
в них информацией.
Номер вывода \ Обозначение \
1-16
17, 18
19
20-22
23
24
25-27
28
29
30-31
32-37
48
К:2
пс, пс
Фl
Ф2-Ф4
вм
d-
спю
PKI
пп, пп
I-0
И,т
Таблица 10.4
Наименова а ие
Коп микрокоманд, по ­
ступающих на 0·канал КН2
Прямой и - обратньiи ко­
дъ1 переноса из АЛУ
Флаг переноса
Флаги переполнения,
,нуль". "знак"
Выбор микросхемы
Общий
Синхронизация
Сопровождение ;шфор-
мации по каналу I<:HI
Разретение приема-
вьщачи информации по
каналу Юil
Прямой и обратный ко­
ды переполнения в АЛУ
Код данных по каналу
I(J-11
П1пат1е (+5 В) 1
Пр11меча11ие
Вход/выход
Вход/выход
Вход/выход
Выход
Вход
Вход
Вход
Вход
'"!ход/выход
Вход/выход


Асинхронныft режим работы БИС УГi позволяет йе:­
пользовать ее для организации медленно протекающих
операций, что позволяет и скл ю чить н еобходимьrе для
этого схемы задержки, ожидания и согласования. Воз­
можно применение нескольких БИС УП для управления
процессом, причем каждая БИС может управлять ча­
стью процесса .
Арифметический
расш иритеJ1ь
(БИС
АР)
U832 -K1883BP2 предназi-rачен дл я аппаратного выпол­
нения осповных арифметичесrшх операций над числами
с фиксированной и плавающей запятой. Включение этой
схемы в состав МПК U83-Kl883 позволяет увеличить
быстродействие построенных на нем вычислительньrх
устройств. В одной схеме БИС АР производятся опера­
ции над числами с разрядностью 16 бит. Включая две
или четыре БИG АР, можно обрабатывать числа с раз­
рядностью 32 или 64 бита.
БИС АР выполняет следующие функции:
-
сложение, вычитание, умножение, деление, умно ­
жение с последующим сложением двух чисел с фикси­
рованной и плавающей запятой;
-
преобразование чисел с · фиксированной запятой
в числа с плавающей запято_й и обратно;
-
сравнение, сдвиг, поиск разрядов.
Наличие внутреннего управления, работа схемы по
поступлению одной внешней соответствующей микро­
команды, сравнительно короткое . время выполнения опе­
раций, асинхронный режим работы и т. д . позволяют ис­
пользовать БИС АР не только в традиционных вычисли­
тел ь ных устройствах, но и · в дискретных фильтрах, поли-
.1_
номиальных процессорах, различной - бытовой аппара ­
туре.
БИС АР выполнена в 48-вьшодном корпусе, назна­
чение которых приведено в табл . 10.4 . Структурная схе ­
ма БИС АР приведена на · рис. 10.3. В состав БИС АР
входят: матрица с регистрами РГХ, РГУ и РГN, АЛУ,
блок регистров (БРГ), два канальщ,rх регистра (РГЮ
и РГК2) и блок местного управления (БМУ) .
Матрица, представляющая собой поле из 16 Х 8 сум­
маторов, соединенны х _ по схеме умножения, предназна­
чена для выполнения оп·ераци и умно ж ения 16-разряд­
ного операнда, поступающего на регистр РГХ, и 8-раз­
рядного операнда, поступающего на РГУ. Результат ум-
еожения размещается в регистре РГ N или поступает
15g


i-ra вход АЛУ. АЛУ выполняет арифметические и лottt•
чесн:ие операции, ЕОд которых поступает по каналу К2
па регистр РГК2 . Прием операндов и выда ча результа­
тов осуществляется по каналу Kl через РГКl.
Восемь 16-разрядных регистров (БРГ) используются
как внутрення я память БИС АР. Блок местного управ-
.-1енйя осуществляет управление работой схемы при по-
__,..
сту hлении на него различных условий. Обмен данными
~лежду узлами БИС АР осуществляется с помощью
1. 6-разрядной шины.
15
....±
г·.г,;- РГХ
1о1-
•••
1,,1•
Матрщо
~:
(/бхО)
16
15
кнr,5
·"
47
пс
тz~l
18= 1
Рис. 10.3 . Структурная схема БИС арифметического
,расши рителя U832 - К1883ВР2
МаrистраJ1ьный адаптер (МА) U834-Кl883BA4 пред­
назначен для осуществления аппаратной связи между
внешними устройствами (в том числе объектами управ­
ления) и процессором ЭВМ.
МА выполняет следующие функции:
-
связь между шиной МП и шиной внешних
устр о йств;
-
-
уп равление передачей данных из МП во внешние
устр ойства и обратно;
управление режимом прямого обращения к па-
мяти;
организацию режима прерываний при работе
с внешними устройствами и памятью .
170


Но'1ер вывода I Обозначе,ше 1
1-3.
4, 33
5--20
21-23, 28
24
25, 26
27
29
30
31
32
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
УРГ
УЛ
ДА
ПР
..l
А16, А17
СА
ПДП
СБР
отв,
ЗПД
зд
ВФ
СПД
УПР
ЗПР
УШ
УМ
Уд
ПЧД
УПП
БЛМ
fiYCT
и...
Наименование
Управление внешними
регистрами
Управ.пение внешней
логикой
Код данных/адресов
Прерывание
· общий
Адрес
Синхронизацшт адреса
Прямое обращение I<
памяти
Сброс
Ответ
Запрос прямого обра-
щения к памяти
Запрос на ввод данных
Фушщия
Сопрово:·кдение выдачи
данных
Управление 11риоритет-
ным прерыванием
Запрос на прерывание
Управление шиной
Управление усилителя-
ми младших разр ядов
данных
Управление усилителей
старших разрядов данных
Передача данных
Управление внешнимн
приемопереданиками
Ответ
Блокировка старших
разрядов
Блокировка младших
разрндов
Начальная ус тано вка
Питание Н-5 , 0 В)
Таблица 10.5
Прнмечани~
Выход
Выхо;(
Вход./выход
Вход
Вход/выход
Вход
Вход
Вход
Вход
Выход
Вход/выход
Вход/выход
Вход/выход
Вход
Вход
Вы ход
Выход
Выход
Выход
Выход
Выход
Вход
Вход
Вход
171


• !/Л1 J3
!!Л2 4
б Н!!
UФ. зд ~спдА1ли, ,соР СА отв,.
1 !!ш мс '1/СТ олн 1 '1лn
'
I1!
f,.·
V1',
,
}5343§44302731И45474/i4J
Рис. Ja.4 . Структ урная сх ема Б ИС маг и стралыюго
адаптера U834-К1883ВАЗ
r-ш[~12-pa-Jp,_чiJ(j-] _, _
']... __ ____.[__, _'l_
_
_
___
.,. =-
-1-'-:,~. ~---р
'~
.з
==n_~
1_]Гit-fl, j~ ll •
ZO-JS Зб-43
21!-ЗS ЗIH_;t 28-JS 36-43
28-35 36-43
22,
Д 22,
2J, 22,
23,~
2?,
zз,
,--
21i
lf
26
2S Zб
25
26
z,
j IJ0J0-Кl88Jf!A0 IJ8J0-Кl88JИAO 1Ji;'J0-M88Jh'/Ш IJ8JO-К/8ilJ/IA0
LJ:Li0 4i,- !;7
~~ш~-19,_zо t,!;-47
fi-lJ 2044-' ,;
,__l _EUlf:
1
lf1г-·_·
_
J -------' --- --'
iиз
Гь--г~ -j,
.J_
l l/8J!-/(l(j8JPТI
I IJ8Jl-:i8ЮPТI
2S-44
25-44.
r+=rrc: --~ -- - -
_____j -~!,._._____
_
__
__,
Рис. 10.5 . ПриАlер построения '52 -разрядноrо микропроце ссора
на МПК ИС сер ии U83-I0883
172


БИС МА размещена в корпусе из 48 выводо в, назна•
чение каждого п риведено в табл . 10.5 . С тр уrпурная схе­
ма БИС МА приведена на рис. 10.4. МА включает в себя
блок регистров (БРГ), блок местного управления
(БМУ), блок управления _ прерываниями (БУПР ) , блок
прямого доступа к памяти (БПДП) и блок приемопере­
датчиков адресо в и д анных (БППДА). БМУ осуществ­
ляет внутреннюю" син х рон и зацию БИ С МА, управляя ра 0
ботой как отдел ь ных блоков, так и вн утренней шины .
На базе БИС МПК U83- K1 883 достаточно просто мо­
гут быть построены вычи слител ьн ые устройства с раз­
рядностью обрабатываемых чисел 8, 16, 32. Н а рис. 10.5
приведена структурная схем а процессора, постро~нного
на четырех БИС АУ (U 830-Кl 88ИАО) и двух БИС УП
(U831-K1883PT1). Вкл ючен ие БИС АУ и Б ИС УП, как
показано на рис. 10.5, поз в оля ет о браба тывать числа
как с фиксированной , так и с плавающей за п я той, на­
пример 24 разряда - мантисса, 8 разрядов
-
порядок.
11. Выбор и оценка качества
микро п роцессорных комплек т ов
инт е гральных с х ем
Все возрастающая номенкцатура микропроцессорных
комплектов интегр а льных схем (за рубежом и з вестны
более 350 ти пов МПК), с одной стороны, позволя ет по­
требителю максимально исri0льзовать их достоинства для
конкретных применений, а с другой -- ставит его перед
достаточно трудной з адачей выбора М ПК, оптимал ьного
с техничес кой и э кономичес кой точек зрения. Методи ка
оценки и критери и выбора, использовавшиеся в cJiyч ae
полупроводниковых п р ибо р ов или простых интег р ал_ьных
схем, для МП непригодны, так как он должен рассма­
триваться и к а к выч ислительное устройство , и как инте­
гральная микросхема од н овременно.
К:ак вычислительно е устр ойство микропро цессор ха­
рактеризу ется следующими параметрами: разря дн ость ю
обрабатываемых данных и выполняемых команд, спо­
собностью к на ра щи в анию разрядности , временем в ы­
полнения команды типа регистр - регистр и типа ре­
гистр - память, чис.1ом команд ( микрокоманд), н аличи-
173


ем микропрограммного управления, числом внутренних
регистров (РОН, индексных, арифметических, вспомога­
тельных), во з можI1остью обеспечения режима прерыва­
ния, числом уровней прерывания, типом интерфейса, спо­
собностью к обработке десятичных кодов, наличием и
объемом стека, объемом адресуемой памяти, наличием
канала прямого доступа к памяти, числом входных и
выходных шин и их разрядностью, наличием резидент­
ного ассемблера, кросс-ассемблера, управляющей про­
граммы , транслятора с языков высокого уровня.
Как интегральная схема (или 1<0мплект интегральных
схем) МП хара1,теризуется следующими параметрами:
типом базовой технологии, степенью интеграции элемен­
тов, средней мощностью, потребляемой схемой (схема­
ми), числом источников питания , их номиналами и допу­
сками на номиналы источников питания, типом корпуса
(корпусов), помехоустойчивостью, техническим ресур­
сом, уровнями О и 1, совместимостью с ТТ Л-уровнем, на­
грузочной способностью, стоимостью, устойчивостью
к механическим и климатичесюrм воздействиям, к воз­
действию прони каю щей радиации, числом микросхем
в МПК и числом микросхем (N) МПК, необходимым и
достаточным для построения 16 -разрядного микропро­
цессора.
Компле1<сный сравнительный анализ по всем приве­
денным параметрам, имеющим ра~личную природу и
вес, затруднителен. Поэтому оценка качества,· а соответ­
ственно и выбор того или иного типа МПК для конкрет­
ных применений могут быть проведены ориентиррвочно.
Используем для этого методику, приведенную в работе
[34], дополнив ее введением весовых коэффициентов,
определяющих важность того или иного параметра для
потребителя [33].
Проведем сравнение всех приведенных в данной кни­
ге МПК, кроме МПК серий К536, К581, К586, не обла­
дающих универсальностью использования. Параметры
МПК, по которым ведется сравнение и которые имеют
численное значение, сведены в табл. 11.1. В последней
строке таблицы приведены весовые коэффициенты bi
для каждого параметра. Эталонным будем называть
гипотетический МПК ИС, обладающий лучшим для каж­
дого параметра численным значением для всех сравни­
ваемых МПК. Большему численному значению Ь; соот­
ветствует больщая важность параметра .
174
1


......1
Q1
Сери я МПК
8талонный
К580
К584
К5117
К:588
К:5~9
Ul\3- I0883
h1
.о
t;
о,:
Р,
е(
"';;;-
6';
161
8 0,5
4 0,25
4 0,25
161
2 о,125
,
8 0,5
0,2
о;
с
"~
Р,
"'~
а,
[i
с.
Р1 ;,;
О,1 1
2 0,05
2 0,05
2 0,05
1,8 0,06
О,1 1
1,4 0,0'7
0,2
Значения паrау,,-1еч::ов и относитеJ1ьных по1<.:азателей
r:...: . .'
:,,::
ci.~•
"' i:::
,..
.
::r:
iв.
u:€
~
Р,
р• :s: :>.
Ps
N
Ро
о,..
о
ао
5~
е;
"'"
<)
<)о
~~
"""
"
::r-8
::rc.
::r
20
1181
11
21
130,6560,33112(усл)1
12 0,6
80,4411
4 0,5
110,5580,4420,5
5 0,4
201160,8920,5
21
160,8110,6120,5
9 0,22
20
118
120,5
3 0,67
0,8
О,1
0,06
0,06
(и
~
Таблиц а 11. t
о:
>,
.. ..
о:
е(
Р1
:,- "'
"'
t§
Qj
о.
ъ.
Р, ::::~ Рв
"'
и
с.
о :s:
~-
,..
""
о
""
<)
"
"'о
<1)
С>.
::rs:
:€
0,05 1
11
0,75 0,07 3 0,33 1,458 6;
о,13 0,38 1 1 1,339 з,
0,05 1
111,3864,
0,05 1
110,8931
0,725 0,01 1 1 1,426 5
1,00,01111,2872
---
-
0,2
О,1
~


,,
I-lаложим ограничение на весовые коэффи циенты :
~ Ь; = 1, где п - число параметров, по кото рым ведет-
;~1
'1.
ся сравнение .
Отношение численного значения каждого параметра
эталон ного МПК аiз к численному значению того же
параметр а реального МПК a ij образует относительный
показател ь Pij (P;j=aij/aia в тех случаях, когда лучше­
му качеству цараметра соответствует большее его чис­
ленное значение) . Параметр качества МПК . 'Qj, учиты­
вающи й относительный показатель Pij и весовые коэф ­
фициенты Ь;, может быть определен по выражению
гдеj=l,2,3, ... -
число сравниваемых МПК.
МПК, обладающий меньшим чи сленным значением
параметра качества, является оптимальным для данных
условий применения .
Для приведенных в табл. 11.1 значений весовых ко­
эффициентов лучшим значением параметра качества об­
Jiадает МПК серии К588, в чем нетрудно убедиться, вы~
• полнив несложные вычисления по выражению ,для - рас­
чета Qj ,
.
Важным критерием выбора МПК ИС является эко­
номическая эффективность его использования в том или
ином виде аппаратуры. При этом имеется в виду не
столько стоимость собственно МП по сравнению со стои­
мостью заменяемых им микросхем, сколько сокращение
длительности разработки аппаратуры с применением
·
МПК, повышение ее надежности и т. д. Исходя из этого
можно записать, что критерий экономической эффектив­
ности Кэи - экономический эффект от· использования МП
в аппар атуре складывается из следующих составляю ­
щих:
Кэк =Ка+ Кэе + Кр-Км,
где Ка~ экономический эффект от использования МПК
в аппар а туре ; . Кэе - экономический эффект от эксплуа­
тации аппара туры со встроенным МП; Кр- экономиче­
ский эффект от сокраще ния длительности разработки
аппаратур ы с NiЛK ; Км - затраты на разработку мате ­
матичесЕ;ОГQ обеспечевия; !5~~0 в случае за мены микро~
17G


процессором с программируемым «rtоведением» жес~rкой
аппар а тной Jюгики уп р авления.
•Внедрени е МПК ИС одного типа в а ппаратуру раз­
личных поколений сводит к минимуму Км, таr< как с по ­
явлением каждого нового типа аппаратуры нарабатыва­
ется математическое обеспечение, затраты на освоение
и эксплуатацию кросс-системы программирования умень­
ш'аются и т. д.
Экономический эффект от внедрения МП в аппара­
туру определяется в основном ее удешевлением по срав­
нению с прототипом [28] :
Ка=ЛС+ЛСа= (С1-С2)+ЛСа,
где ЛС - снижение стоимости аппаратуры вследствие
уменьшения числа ИС; С 1 - стоимость ИС, на которых
была построена жесткая логика аппарата; С2 - стои­
мость ИС, в том числе МПК: ИС , . на которых строится
аппаратура нового поколения; ,ЛСа - уменьшение стои­
мости апщ1ратуры за счет уменьшения стоимости других
комплектующих изделий (печатных плат, резисторов,
конденсаторов, соединительных элементов и т. д . ) и ра ­
бот по монтажу и сборке. .
Экономический эффект от эксплуатации аппаратуры
со встроенным МП определяется ее повышенной надеж­
ностью, просто.7ой обслуживания и ремонта, наличием
тестового контроля, позволяющего локализовать отказы
и т. Д. [28]:
где ЛСэа - экономия собственно амортизационных от­
числений; ,ЛСр - экономия затрат на текущий ремонт ап­
паратуры; ЛСп - экономия затрат от сокращения про­
стоев аппаратуры благодаря повышению ее надежности.
По приведенным в литературе данным интенсивность
отказов широко распространенного МП фирмы Intel
I 18 080 составляет 0,04% на 1000 ч работы, или 4-10-7 ч- 1 .
Экономический эффекr от сокращения сроков разра­
ботки аппаратуры с использованием МП (Кр) достига­
ется благодаря возможности проектировать аппаратуру
программными средствами с использован:цем вычисли­
тельной техники. Изменение «поведения» МП в аппара­
туре осуществляется заменой программ, хранящихся
в ПЗУ. При этом не требуется переработка конструктор­
ской документации . По оценкам специалистов примене­
ние МП позволяет сократить время разработки аппара~
туры в 2 раза, а трудоемкость разработки - в 3-4 раза .
12-1~4
lTT


ЗАКЛЮЧЕНИЕ
Разьитие микропроцессорной техник" nро"сход" т
столь стремительными темпами, что за относительно
короткий срок, потребовавшийся для подготовки настоя­
щей книги, количество микропроцессорных БИС, завер­
шенных в разработке и освоенных оте чественной про­
мышленностью, практически удвоилось . Авторы сочли
целесообразны м привести в заключении краткие сведе­
ния о новых микропроцессорных БИС.
В 198 1 г. введен в действие новый стандарт, устанав­
ливающий структуру и порядок построения обозначений
интегральных ми к росхем. В соответствии с ним новые
микропроцессорные комплекты имеют четырехзначный
номер серии (1800 , 1801 и др . ). Ранее действующий стан­
дарт был выпущен до появления микропроцессоров, по­
этому для обозначения функционального назначения ми­
кропроцессорных БИС (две буквы после номера серии)
применялся код ИК - прочие микросхемы. В новом
стандарте предусмотрены специальные коды функцио­
нального назначения микропроцессорных БИС. Эти ко­
ды применяются для обозначения новых и некото р ых
ранее освоенных промышленностью МПК. В настоящей
книге обозначения всех микропроцессорных БИС приве­
дены по состоянию на 1 января 1982 г.
За истекший срок в соответствии с действующей про­
граммой расширена номенклатура БИС ранее выпускае­
мых МПК и созданы новые комплекты. При этом неко­
торые комплекты были переработаны, в них применены
более дешевые l'Iластмассовые корпуса, улучшены вре­
менньiе характеристики некоторых БИС и МПК и т. п .
• Краткие характеристики вновь освоенных и перерабо­
танных БИС приведены в табл. 3.1 .
МПК серии КР580 является дальнейшим развитием
комплекта серии К580. В отличие от последнего он вы­
полнен в пластмассовом корпусе с двухрядными вывода­
ми с шагом 2,5 мм. БИС КР580ИК80А является полным
схемотехническим аналогом БИС К580ИК80, но с повы­
шенны м _быстродействием. БИС КР580ВВ51 и БИС
I<P580BB55 отличаются от БИС К580ИК51 типом кор ­
пуса и обозначением их функционального назначения,
приведенным в соответствие с действующим стандартрм.
Кроме того , в составе комплекта выпускаются четы­
ре новые БИС: - программируемый таймер КР580ВИ53
формирует программно управляемые временные задерж-
17~


~
,~
~
Таблица 3.1
06озRачение ИС 1
Наименование ИС
Обозначение !;f.' Y !Разрядность' Тактовая
(емкость)
qастота ,
бнт
МГц
'Напряжениеl
питания, В T,m корпуса 1 Примечание
СЕРИЯ КР580
КР5~0ИК:80А 1 Це нтральный процес- бКО.348 .527ТУ
8
2,5
+5; +12; 2123.40 -2 1 аналог
с орный элемент парал-
-
5
К580ИК80
КР580ВВ5!
лельной обработки данных
Программируемый тюс- бК:О.348.428ТУ
8
2,0
+5
То же
аналог
ледов ате ,1ьный интерфейс
К580ИК5l
КР580ВВ55
П рограмм ируе мый ria-
бКО. 348 . 394ТУ
8
2,0
+5
»»
аналог
раллельный интерфейс
К580ИК55
КР580ВИ53
Программируемый та й- бК О.348.396ТУ
8; 16
2,0
+5
2120.24-3
КР580ВТ57
мер
Программируемый конт- бК О .348.5!5ТУ
8; 16
2,0
+5
2 123.40 -2
.
. роллер прямого доступа к
памятк
КР580ВН59
\
•
Проrраммируемь!й_ коilт-1 бК:0.348. 572ТУ
1
8
1
2,0
1
+5 1 2121.28-5
КР580ВГ75
роллер прерывании
Программируемый конт- бК:0.348.
8; 16
3,0
+5
роллер электронно-луче-
вой трубки
СЕРИЯ К:581
КР58 1РУ4
Динамическое ОЗУ
бКО.348.565ТУ
16К
-
+5
238.16-1
КР58 !ВЕI
Однокристальный мик- бК:О.348.566ТУ
15
2,5+3,3 +5; +12 244.48-5
КРБl~!ВА!
ропроцессор
Асинхронный приемопе- бКО.348.565ТУ
8
0,4
-
12; +5 413.48 -5
~
редатчик
<D


Со
о
Продолжение табл. 3 .1
Обоэrrаче1ше ИС 1
Наименован!:[е ИС
1
Обозначение ТУ
'Разрядность!· Тактоnая !Напряжение\
(емкость) частота, питания в Тип корпуса
бкг . МГц
'
1
Примечание
СЕРИЯ I,P582
К:Р582ИЮ
1
Микропроцессор
1
бJ<: О . 342.472ТУ 1 4n
1
0,6
1
i,5
1
244.48-8
К.Р582ИК:2
Микропроuес сор
бК.О .342.472ТУ 1 4n
0,6
j,5
244 . 48-8
СЕРИЯ I<:583
К583ИК3
Микропроцессор .
бКО.348.451ТУ
8n
1,0
1,5
244.48-8
К583КП2
Приемопередат ч ик без То же
4n
-
1,5
239.24-2
памяти
К58ЗК П3
Приемопередатчик с па- .
.
5
-
1,5
239.24-2
мятью
К583ХЛ!
Универсальный комму- . .
8
1,0
1,5
244.48-8
тирующий элемент
СЕРИЯ КР58!
КРGМИК!А 1 Микропроцессор
1
б К О.348 . 452ТУ
1
4n
1
0,5
1
5,0
1
21 .23. 40 -5
КР584ИЮБ То же
То же
4n
0,5
при
То же
Rorp=
=30 Ом
I(Р584ИЮВ 1.,
.
.
1..
14n
1 0,5
СЕРИЯ КР588
КР588ВС2
1
Арифмет~ко-логи ч е-
1
бКО.348.573-О!ТУ
161
1,о
1
5,0
1
2124.42-1
КР588ВУ2
ское устроиство
Управляющая па мять' бКО.348.573-02ТУ 150 лог.
!,2
5,0
То же
(
произве-
Дс'JИЙ
f1
. ..,
~~


...
о::вачекие ИС \
KP5tS BГl
IZP588ИP !
КР588ВА1
К1800ВС1
Ю800ВБ2
К!800ВТ3
К1 800ВР8
К1801ВЕ 1
Кl 80 1ВМi
Ю801ВП1
Наим енование ИС
1
Обозначение ТУ
Системный контроллер бКО.348.573-ОЗТУ
Многорежимный буфер- бКО.348.57З-07ТУ
ный регист р
Магистральный приемо-- бКО.348.573-ОSТУ
п ередатчш:
IРазрпдностьl
(еМКОСТЬ)
бит
8
8
СЕРИЯ К1800
Арифметико-логическо~ бКО.348.558-02ТУI 4n
уст ро йс тво
•,..,.
Схема синхронизации бКО.348.558-01 ТУ
Управление операти в- бКО.348.558-04ТУI 4n
ной пам ятью
Программируемый дви- бКО . 348.558-05':\'У 16n
гатепь
.
Одноrсриста:Льная
ро-ЭВМ
Однокристальный
ропроuессор
Матрrгшая БИС
мик-
мик-
СЕРИЯ Ю801
бКО.348.570-01 TYI 16
бКО.348 . 570-02ТУ
бКО.348.570-ОЗТУ
16
КР1802ВС!
Арифметичеекое ует-
СЕРИЯ КР 1 802
б!<0.348.566П' 1 8n
ройетво
;:;
КР1802ИР1 - Региетры общеrо на-
~
зна чен ия
То же
(1 6Х4)п
Тактовая
частота,
МГц
1,О
36
36
36
36
8,0
5,0
8,0
10,0
IHaпp;iжe,rиel
питании, В
5,0
5,0
5,0
~..
()
Продолжение табл. З.!
Тип корпуса I Прпмечанне
2124.42-1
2121 .28-4
2121 . 28-4
-5,2;. -2 1 22 07 .48--1
- 5,2, -2 2120.24-1
.
-5,2; - 2 2207 .48-1
-5,2;
5,0
5,0
5,0
5,0
5,0
22 07 .48-1
429.42-5
То )!{е
2206.42-1
2120.24-2
500000 оп/с
2500 венти­
·лей


,...
-
Про должение т ,zбл. 3 .1
°"
1--:>
06оаваче,mе ИС \ Наименование ИС
1
Обозначение ТУ \Разрядность' Тактовая !Напражениеl Тип корпуса
1
Примечание
(емкость) частота, питания, в
бит
МГц
КР1802ВР1 1 Ари фметич еский рас- бКО.348.566ТУ
16n
8,0
5,Q
1 2206.42- 1
ширитель
KP1802BBI 1 Устройство обмена ин-
То же
(4Х4) п 10,0
5,0 1 Тоже
формаци ей
КР1 802ВР2
Пос ледовательный ум-1
.
.
1 (8Х8)п 1 8,0
5,0
ножитель
КР1802ВВ2
Интерфейсный адаптер 1
.
.
1
1 10,0
1
5,0
СЕРИЯ КР!804
АР1804ВС 1 1 Микропроцессорная
1
1 4n 1 8,0 1 5,0 12123.40-3
секция
\
КР1804ВУ 1
Упра вление последова-1
-
8,0
5,0
2121.28-2
КР!804ВУ2 тельностью \!и крокоманд
-
8,0
5,0
То же
КР1804ВР1
Схема ускоренно~о пе- \
-
-
8,0
5,0
201.16-11
реноса
t,Pl~04BY3 1 Управ ление выбо ром J
1З2Х818,0
1 5,0
1
То же
следующего адреса
КР\804ИР1 1 Пара ллельный регистр 1
1
4n18,0
1 5,0
D- типа
;--4)
"'


!{й и времязадающие фунiщии; tфdtраммйруемый кон•
троллер прямого доступа к памяти КР580ВТ57 осуще­
ствляет высокоскоростной обмен данными между па­
мятью и периферийными устройствами; программируе 0
мый контроллер прерываний КР580ВН59 осуществляет
эффектное обслуживание внешних устройств по запро­
су прерыванием программы центрального процессора
с учетом уровня приоритета запроса; программируемый
контроллер электронно-лучевой трубки КР580ВГ75 осу­
ществляет сопряжение растровых сканирующих диспле­
ев с микропроцессорной системой, обеспечивая поддер­
жание изображения на экране содержимого буферного
ЗУ, заполняемого из основного ЗУ системы.
МПК серии КР581. В дополнение к трем приведен­
ным в гл. 4 БИС серии К581 в производстве освоены
еще три микропроцессорные схемы в пластмассовых кор­
пусах, в .т. ч. динамическое ОЗУ информационной емко­
стью 16К бит (КР581РУ4) и 8-разрядный приемопере­
датчик (КР581ВА1). Их _применение позволяет в значи­
тельной степени упростить схему и уменьшить габариты
построенных на основе МПК серии КР581 микро-ЭВМ
и модулей к ним . Особо следует остановиться на одно ­
кристальном МП КР581ВЕ1. Это сверхбольшая инте­
гральная микросхема (СБИС), объединяющая функции
БИС регистрового АЛУ (К581ИЮ), БИС управления
выполнением операций (К581ИК2), БИС хранения ми­
кропрограмм управления (К581РУ1) и БИС микропро­
граммного ЗУ для реализации стандартного набора си­
стемы команд (К581РУ2). Применение этой БИС позво­
лило на одной печатной плате размером 135Х240 мм по­
строить микро-ЭВМ «Электроника-бОТ», эквивалентную
микро-ЭВМ «Электроника - 60», т. е. более чем вдвое по­
высить плотность монтажа в аппаратуре.
МПК серии КР582. В отличие от всех вышеописанных
м1-iкропроцессорных комплектов МПК серий КР582,
К583 и КР584 выполнены на основе И 2Л-тех нологии . По­
строенные на ее основе приборы обладают относительно
хорош и ми основными параметрами, но ни по одному из
них не достигают рекордного уровня. БИС, построенные
на основе других технологий, им еют более явные преи­
мущества по одним параметрам, но уступают по другим.
Так, биполярные ТТ Л и ЭСЛ-технологии обеспечива­
ют получение быстродействующих и сверхбыстродейст­
вующих приборов, но это достигается за счет высокого
1!13


й свЕфхвьrсокого энерtопотребленйя, iюi·ороё 11риводй1·
к трудностям теплоотвода в аппаратуре, а также к сни- .
жению степени интеграции ИС и БИС. Применение
п-МДП-технологии позволяет получить самую высокую
степень интеграции БИС, но ограничивает диапазон ра­
бочих температур, что затрудняет их применение, на­
пример, в автомобильной и сельскохозяйственной элек­
тронной аппаратуре. Приборы, построенные на основе
,КМДП-технологии, обладают рекордно низким энерго­
потреблением, что дел ает их незаменимыми, например,
.в часах или калькуляторах, но не обеспечивают высокого
быстродействия. Приборы, выполненны е no р-МДП-тех­
нологии, являются самымн дешевыми, но и с самым ма­
лым быстродействием. И2 Л-технология обес печивает
средние параметры БИС по всем основным характери ­
стикам. Это делает эффективным их применение в тех
областях народного хозяйства, где не предъявляются
особые требования к отдельным хар актеристикам аппа­
ратуры, например при построении модулей управления
пе р иферийными устройствами средств вычислительной
техники .
Серия КР582 содержит два близких по архиrектуре
одно кристальных 4-разрядных МП: КР582ИК1 и
КР582ИК2 . Одинаковые БИС МП могут объединяться
между собой для получения на печатной плате микро­
процессоров с разрядностью, кратной 4 бит.
МПК серии К583 также выполнен на основе И 2Л-тех­
нологии. В настоящее время в составе комплекта выпу­
скаются 4 БИС: 8 - разрядный наращиваемый микропро­
цессор К583ИКЗ, универсальный комм утирующий эл е­
мент К583ХЛ1 и два приемопередатчика (с памятью
К583КПЗ и без памяти К583КП2).
МПК серий КР584 выполняется в пластмассовом кор ­
hусе. Комплект представлен однокристальным 4-разряд­
ным микропроцессором.
МПК серии КР588 выполнен по КМОП-технологии й
обладает рекордно низким энергопотреблением. БИС
АЛУ КР588ВС2 по организации структуры аналогична
БИС АЛУ К587ИК2, iю имеет- разрядность 16 _ би т . БИС
~'П КР588ВУ2 отличается от БИС К587ИЮ более вы­
сокой информационной емкостью ПЛМ ( 150 логических
произведений по сравнению с 60) . Имеются БИС УП
с закодированными в них микропрограммами для реа~
лизаци!I системы команд мичо-ЭВ М « Электроника-60»,
154
:t


системы числового программного управления металло­
режущими станками «Электроника НЦ- 31 » и др. Кроме
того, в составе МПК имеется БИС системного контрол­
лера КР588ВГ1, многорежимный буферный регистр
КР588ИР1 и магистральный приемопередатчик'
КР588ВА1. ·
МПК серии К1800 построен на основе ЭСЛ-техноло­
гии и обладает сверхвысоким быстродействием (такто­
вая частота достигает 36 МГц). Этим определяется об­
ласть применения МПК - центральные и специализиро­
ванные высокопроттзводительные вычислительные систе­
мы, прежде всего ЕС ЭВМ. В настоящее время МПК со­
стоит из четырех БИС: АЛУ К1800ВС1·, схемы синхрони­
з:щии К1800ВБ2, схемы управления оперативной па­
мятью К1800ВТ3 и программируемого сдвигателя
К1800ВР8. Все БИС имеют наращиваемую структуру и
позволяют строить процесс.ары с любой разрядностью ,
кратной 4 бит.
МПК серии К1801. Основой комплекта, построенного
на основе п-МДП-технологии, является СБИС однокри­
стального МП К1801ВМ1 с системой команд микро-ЭВМ
«Электроника-60» и матричная БИС К1801ВП1. В соста ­
ве комплекта . имеется также СБИС однокристал ьной
микро-ЭВМ с емкостью ОЗУ 128 и ПЗУ 1024 16 - разряд­
ных слова . Но в связи с тем, что в настоящее время
проводится унификация систем команд микро-ЭВМ
с обязательным требованием их программной совмести­
мости с СМ ЭВМ или ЕС ЭВМ, применение однокри­
стальной микро-ЭВМ Ю801ВЕ1 с системой команд типа
«НЦ» огра:ничено.
Сочетание однокристального МП с матричной БИС
о ткр ывает широкие возможности построения вычисли­
тельных машин и комплексов различной конфигурации.
На основе матричной БИС возможно быстро изготавли­
вать необходимые для различных применений перифе­
рийные БИС с затратами времени и средств, на порядок
и более меньшими по сравнению с обычной процедурой .
Матричная БИС представляет собой базовый кристалл,
содержащий матрицу стандартных логических элемен­
тов, которые могут быть соединены между собой одним
или несколькими верхними слоями металлизации по тре­
бvемой для каждого конкретного случая схеме.
• На основе матричной БИС К1801ВП1 построены кон­
трол лер управления ОЗУ емкостью 32К 16-разрядных
!
;'
•
}8~


слов (К1801ВП1-30 и Кl801ВП1-34), контроллер ра­
диального последовательного интерфейса СМ ЭВМ
(ИРПС) со скоростью передачи данных от 50 до 1920 бод
(К1801ВП1-35), контроллер радиального параллельно - 1-
го интерфейса СМ ЭВМ (ИРПР) на двух БИС
(К1801ВП1-33 и Кl801ВП1-34), контроллер накопи -
теля на гибком магнитном диске (К1801ВП1-41) и др . !
В состав комплекта входит также БИС постоянного
ЗУ К16Q7РФ1 емкостью 64К бит (4К 16-разрядных
слов), которая, как и все перечисленные БИС процес­
сора и контроллеров, имеет в своем составе схемы уп­
равления, обеспечивающие их выход на стандартный
межмодульный параллельный интерфейс (МПИ), что
обеспечивает ,возможность их подключения друг к другу
через магистраль МПИ без дополнительных элементов.
МПК серии К1801 обладает самой высокой степенью
и~теграции (до 300 ООО элементов в кристалле) и, по
сравнению с другими однокристальными микропроцессо­
рами, быстродействием (до 500 ООО операций в секунду) .
Это, а также унифицированные интерфейс и система
команд, обеспечивающие возможность использования
програм много обеспеч ения СМ ЭВМ и мини- и микро­
ЭВМ «Элеюроника - 79», «Электроника-100/25», «Элек­
троника-60», «Электроника-БОТ», «Электроника-60М»
и др., делает этот компле1<т особенно перспективным во
всех областях народного хозяйс тва.
М.ПК серий l(P1802 и КР1804 построены на основе
ТТ ЛUJ-технологии и являются вторым поколением таких
приборов. Серии КР1802 и КР1804 полностью совмести- .
мы и взаимно дополняют друг друга. Отличаются ком­
плекты подходом к «разрезке» модулей на БИС, опреде­
ленным требованиями различных областей применения.
В МПК серии КР1804 модули «разрезаются» на БИС,
содержащие все элементы этого модуля. Например, МП
выполняется в виде 4-разрядной секции, содержащей все
элементы микропроцессора. Простое объединение не­
скольких секций позволяет без дополнительного обору-
•давания получи ть МП с различной разрядностью, крат-
_- ..,_
ной разрядности БИС (4 бит). Если требуется повысить
быстродействие микропроцессора, то можно применить
БИС ускоренного переноса, но принципиально это не
обязательно.
В МПК серии КР1802 модуль расчленяется на фуr-11с­
циональные узлы , а эти rзлы на се1щии определе1-щой
1§9


размерности. Например, мйкропроцессор расчленяе1'сй
на арифметическое устройство (БИС 8-разрядного АЛУ),
регистры общего назначения (16 4-разрядных РОН), 16-
разрядный арифметический расширитель и т. п. Такая
структура МПК несколько усложняет разработку вы­
числительных средств на его основе, но обеспечивает го­
раздо большую гибкость и представляет большие воз­
можности потребителю.
Оба комплекта «открыты» с точки зрения програм­
много обеспечения, т. е. не специализированы под опре­
деленную систему команд. Потребитель может реализо ­
вать на их основе необходимую ему систему команд.
Для этого ему необходимо разработать соответствующие
микропрограммы и занести их коды в электричес1ш про-
граммируемые ПЗУ или ПЛМ.
,
Серии КР1802 и КР1804 содержат в настоящее вре­
мя по 6 БИС. Во время подготовки к изданию настоящей
книги издательством «Радио и ~вязь» выпущена кни га
«Микропроцессорные 1<омплекты повышенного быстро­
действия» (авторы А. И. Березенко, Л. Н. Корягин и
А. Р. Наз а рьян), в которой подробно описаны МПК се­
рий К589, КР1802 и КР1804.
В 1981 г. микропроцессорная техника отметила свой
!О-летний юбилей и развивается все более быстрыми
темпами. За этот срок отечест венная промышленность­
создала и освоила в серийном производстве ряд МЛК,
которые предлагаются для массового применения и уже
в настоящее время широко используются в различных
областях народного хозяйства: в промышленном обору­
довании, в транспортных средствах, в медицине, в быто­
вой аппаратуре и т. п.


СПИСОК ЛИТЕРАТУРЫ
1. Алексеевсюiй М. А., Евз о вич И . С. Разработк а микропроцессо ­
ров и микропроцессорных · систем. - Зарубежная электронная
техника/ ЦНИИ «Электроника». - М., 1975, с. 35-62 .
2. Балашов Е . П., Петров Г. А. Микропроцессоры - новая эле­
ментная база радиоэлектроники. - Изв. вузов ССС Р. Радио­
электроника , 1978, No 11, с. 16-28 .
3. Баумс А. К., Гуртовец А. Л . , З азноnа Н. Е. Микропроцессорные
средства. - Рига: Зинатне, 1977 : - 144 с.
•
4. Бедрекоnский М. А ., В олга В. В ., Кручи н к ин М. С. Микропро-
цессоры. - М.: Радио и связь, 1981 . -
96 с.
.
5. Березенко А. И. и др. Микропроцессорный комплект БИС ТТЛ
с диодами Шоттки серии К589.-'- Электронная промышJiенность,
1978, вып. 5, с. 20-21 .
6. Бобко В. Д. и др. Распределенная систем а для разработки и
-
отладки аппаратных и программных средств микропроцессорных
устройств. - Труды конф . «М икропроцr:ссоры и микро-ЭВМ» ..
Будапешт, !979, с.311-316.
7. Боб1юв В. А. и др. Миr( ромощные микропро це сс орные БИС сr:­
рии К588 На дополняющих МДП - транзисто рах . - Электронная
про мышленность, 1979, вып. 1О, с. 36-38 .
8. Бобошко Ю. Г., Федин В. А. «Листопад» - автоматизированная
система кодирования программируемых Jiогических матриц ._:_
Микроэлектроника и - полупроводниковые приборы/Под ред.
А. А. Васенкова, Я. А. Федотова. ·- М.: Сов . радио , 1979, вып. 4,
с. 29-33.
9. Борщенко Ю. И., Науменков В. Р. Программное обеспечение
схемотехничr:ского проектирования • микропроцессорных больших
интегральных схем. - Микроэлектроника и полупроводниковые
приборы/Под ред. А. А . Васенкова, Я. А. Федотова. - М.: Сов.
радио, 1979, вып. 4, с. 38-48.
l О. Валыюв В. М. Микро-ЭВМ в управлении технологическими пр-о­
цессами, агрегатами и производством . - Электронная промыш­
ленность, 1976, вып. 5, с. 15-20.
11. Вальков В. М., Ильюшенко Ю. М. Цифровыt: интеграJiьные схе­
мы, · микропроцессоры и микро-ЭВМ. - М.: Сов. радио, 1977. -
104 с.
12. Васенков А. А. Развитие микропроцессоров и микро-ЭВМ се­
мейства «Электроника НЦ» на основе комплr:ксно-целевых про­
грамм. - Электронная промышJiениость, 1979, вып. 11, 12,
с . 13-16.
13. Васенков А. А. Микропроцессоры. - Электронная промышдr:н­
ность, 1978, вып. 5, с. 7-9.
14. Васенков А. А., Малашевич Б. М., Шахнов В . А. Микропроцес­
сорные интеграJiьные схемы - основы ЭВМ четвертого поколе­
ния. - Микроэлектроника и полупроводниковые приборы/Под
•
ред. А. А. Васенкова, Я. А. Федотова. - М.: Сов. радио, 1979,
вып. 4, с. 3-17,
•
188


J
15. Васенков А. А., Малашевич Б. М., Шахнов В. А. Микропроцес­
соры и проблемы взаимоотношений между потребителями и соз­
дателями изделий электронной техник и. - Электронная промыш ­
ленность, 1978, вып. 5, с. 22-26 .
16. Васенков А. А., Малашевич Б. М., Шахнов В. А. Микр0процес­
соры и микро-ЭВМ для автоматизации · научных исследова­
ний . - Труды II Всесоюзн. совещ . по автоматизации научных
исследований в ядерной физике. Алма-Ата, 1978, с. 22 - 24 .
17. Васенков А. А., Малашевич Б. М., Шахнов В. А. Некоторые
принципы создания единого семейства микропроцессорных БИС
и микро-ЭВМ на их основе. - Труды конф. «Микропроцессоры
и микро-ЭВМ». Будапешт, 1979, с. 197-204.
18. Васенков А. А. и др. Микромощный • микропроцессорный ком ­
_ плект серии К587 и микро-ЭВМ «Электроника НЦ-03Т» на его
основе. - Труды конф. «Микропроцессоры и микро - ЭВМ». Бу­
дапешт, 1979, с. 851-862.
19. Микропроцессорные БИС и микро-ЭВМ. Построение и приме­
нение/А. А. Васенков, Н. М. Воробьев, В. Л. Дшхунян и др.;
Под ред. А. А , Васеикова. - М.: Сов. радио, 1980. -
280 с.
20. Васенков А. А. и др. Терминология в технике микропроцессор­
f!ых интегральных схем и микро-ЭВМ. - Микроэлектроника и
полупроводниковые приборы/Под . ред. А. А. Васенкова,
Я. А. Федотова. - М.: Сов. радио, 1979, вып. 4, с. 17-29.
21. Воробьев Н. М. и др. Мш<ропроцессорные наборы БИС и серия
ЭВМ «Электроника НЦ». - Электронная промышленность, 1978,
вып. 5, с. 9-14.
22. Микро-ЭВМ «Электроника С5» и их применение/М. П. Гальпе­
рин, В. Я. Кузнецов, Ю. А. Масленников и др.; Под ред.
В. М. Пролейко. -М.: Сов. радио, 1980. -
160 с. - (Массовая
б-ка инженера «Электроника»).
23. Гринкевич В .
.А.
Микропроцессорные комплекты БИС-элемент­
ная база ЭВМ IV поколения. - Микроэлектроника, 1976, т. 5,
вып. 2, с. 125- 131.
24. Дшхунян В. Л. и др . Асинхронные микропроцессорные секции. -
Микроэлектроника и полупроводниковые приборы/Под ред.
А._А. Васенкова, Я. А,. Федотова. - М.: Сов. радио, 1979, вып. 4,
с. 62-70.
·,
25. Дшхунян В. Л. и др. Микромощный микропроцессорный ком­
плект БИС серии К587 на дополняющих МДП-транзисторах. -
Электронная промышленность, 1979, вып. 5, с. 15-19.
26. Зубашич В. Ф. и др. Микропроцессорный комплекс БИС серии
К580. Семейство микро-ЭВМ «Электроника Kl ». -
Электронная
промышленность, 1979, вып. 11-12, с. 19-22.
27. Каган Б. М., Сташин В. В. Микропроцессоры в цифровых си­
. стемах . - М.: Энергия, 1978. -
192 с.
28. Консон А. С., · лукошявичюс-Лукошюс А.-С. А. Вопросы опре­
деления экономической эффективности применения микропро­
цессоров. - Приборы и системы управления, 1979, No 10,
с. 38-40.
29. Малашевич Б. М., Шахнов В. А. Комплексная система стандар­
тизации и унификации микропроцессоров и микро-ЭВМ. - Элек­
тронная промышленность, 1978, вып. 5, с. 26-29.
30. Микромощный комплект БИС ' ТТЛ с диодами Шотт,ш (серия
К589). - М.: . ЦНИИ «Электроника», 1978. -
52 с.
189


31. Микропроцессоры и микро - ЭВМ: Обзорная информаr.,ия. - М.:
ЦНИИТЭИприборостроения, 1978.
32. Наумов Б . Н., Гиrлавый А. В. Перспективы использования ми-
кропроцессорной технологии в СМ ЭВМ». - Труды конф. «Ми-
';,- -
кропроцессоры и микро-ЭВМ». Будапешт, 1979 , с . 27-34.
33. Нестеров П. В. Развитие и оценка архитектуры микропроцессо-
.
ро2. - Зарубежная радиоэлектроника, 1979, вып. 4, с. 32-69.
1_
34. Преснухин Л. Н., Шах11ов В. А., l(устов В. А. Основы конструи­
рования МИI<роэлектронных вычисJште J:ьн ых машин. - М.: Выс­
шая школа, 1976. -
408 с.
35. Пранrишвили И. В. Микропроцессоры и микро-ЭВМ. - М.:
Энергия, 1979. -
232 с.
36. Пранrишвили И. В. Современное состояние и пути развития
микропроцессоров и микро-ЭВМ. - Измерения, контроль, авто­
матизация, 1977, No 1, с. 55, 56; No 2, с. 5р-56.
37. Пролейко В. М. Микропроцессоры, микро-ЭБМ и их развитие. -
Электронная промышленность, 1979, вып. 11, 12, с. 3-6. •
38. Пролейко В. М. Микровычислительные системы и их примене­
ние. - Электронн:\Я промышленность, 1978, вып. 5, с. 3-6.
39. Тихомиров С. Н. и др. Многофункциональная м1шромощная
КМОП БИС арифметического расширителя. - Электронная про­
мышленность, 1980, вып. 7, с. 13-16 .
40. Хвостанцев М. А. Микропроцессоры и системы обработки дан­
ных. - Зарубежная радиоэлектроника, 1975, No 9, с. 31-60 .
41. Чичерин Ю. Е. Устройство числового программного управления
«Электроника НЦ -31». - Электронная промышлен ность, 1979,
вып. 11, 12, с. 81-83.
42. Шаrурин И. И., Бушуев М. К. Микропроцессоры - современное
состояние и пути развития. - Микроэлектро н ика, 1975, т. 4,
вып. 6, с. 486-496.
43. Щетинин Ю. И., Воробьева В. В. Многофункциональное пере­
• счетное устройство. - Микроэлектроника и полупроводниковые
. приборы/Под
ред. А. А. Васенкова, Я . А. Федотова. - М.: Сов.
радио, 1979, вып. 4, с . 95-108 .
44. Щетинин Ю. И. и ,др. Схемотехника микропроцессорного ком­
плекта БИС с диодами Шоттки. - М11кроэле 1проника и полу­
проводниковые приборы/Под ред. А. А. Васенкова, Я. А. Федо ­
това. - М . : Сов. радио, 1979, вып. 4, с. 56-62.


ОГЛАВЛЕНИЕ
Предисловие
3
Список основных сокращений
5
1. Состав микропроцессорного комплекта интегральных схем
и структура микропроцессора
7
2. Микропроцессорный комплект интегральных схем се-
рии К536
13
3. Микропроцессорный комплект интегральных схем се-
рии К580
56
4. Микропроцессорный комплект интегральных схем се-
рии К581
70
5. Микропроцессорный комплект интегральных схем серии
К584
80
6. Микропроцессорный комплект интегральных схем серии
К586
89
7. Микропроцессорный комплект интегральных схем серии
К587 и КР587
104
8. Микропроцессорный комплект инте.гральных схем серии
К588
129
9. Микропроцессорный комплект интегральных схем серин .
К589
140
1О. Микропроцессорный комплект интегральных
U83-I0883
схем серии
163
11. Выбор и оценка качества микропроцессорных комплектов
интегр аль ных схем
173
Заключение
178
Список литературы
188
J


ВИКТОР СТЕПА:'НОВИЧ БОРИСОВ,
АЛЕК:САНДР АНАТ,ОЛЬЕВИЧ ВАСЕ'l-11(O/В,
БОРИ.С МИХАйЛОВИЧ N\АЛАШВВИЧ,
ВАДИМ АНАТОЛЬБВИЧ: ШАХ!-!ОiВ,
ЛЮБОВЬ ИBA!-IOBI-IA. 5ЩУШJ(ИНА
Микропроцессорные комш1екты интеrраJiьных схем.
Состав и структура
РедакторЕ.В. Вязова
Художественный .редактор !-! . С. Ш е н н .
Тех_ническнйμедактор Г.И.К:олосова
Кор,ректор Т. Г. 3 а ха,ров а.
Сдано в набор 27.11 .81
Формат ЫХ 10 8/32
ИБ No 108
По дписано в печ а ть 15.01 .82
· т-03827
Бумага тип. No 2
Гарнитур а ,штературная
Печ:ать высок ая
Тир аж 100 ООО эю.
Усл. печ. л. 10 ,08. Усл . кр .- отт . 10,29. Уч.-и зд . л. 10,54.
Изд. No 19489
Зак. No 1354
Цена 55 к.
Издат ~ЛI,СТВО « Радио н СВОЗ[,» . 101000 ;'v\осква, ГлавПО'IТН!Т, а/я 693
Л1iосковсю-1я тцпог1ннjJ1 1 н No 10 Союз r~олнг р~~фпрома Государствен i101·0 т< омнт~т:.~
СССР 110 деJ1ам и здательств, полиграфии и кннжиой торговли. 11 3 11 4, Москва,
М- 114 , Щ щрзоr.ая цаб" !О