Л.Н.Преснухин
Н.В.Воробьев
ААШишкевич
РАСЧЕТ
ЭЛЕМЕНТОВ
ЦИФРОВЫХ
УСТРОЙСТВ
ПОД РЕДАКЦИЕЙ
ЧЛ.-КОР. Л. Н. ПРЕСНУХИНА
Издание второе,
переработанное и дополненное
Допущено
Государственным комитетом СССР
по народному образованию
в качестве учебного пособия
для студентов технических вузов
МОСКВА «ВЫСШАЯ ШКОЛА» 1991
ОГЛАВЛЕНИЕ
Предисловие
Стр.
3
Введение . ... ....................................................... 5
Глава 1. Общие характеристики элементов цифровых устройств ....	7
§ 1.1.	Классификация элементов ................................... 7
§ 1.2.	Статические и динамические характеристики и параметры эле-
ментов ............................................................ ц
Контрольные вопросы .	. _•.............................. 16
Глава 2. Компоненты элементов цифровых устройств..................... 17
§ 2.1.	Статические параметры биполярного транзистора............ 17
§ 2.2.	Использование статических параметров и характеристик бипо-
лярного транзистора при анализе статических характеристик
транзисторного ключа ............................................ 33
§ 2.3.	Динамические параметры биполярного транзистора........... 45
§ 2.4.	Использование динамических параметров транзистора при ана-
лизе переходных процессов	в	транзисторном ключе........... 51
§	2.5.	Транзистор полевой....................................... 64
§	2.6.	Диоды.................................................... 75
§	2.7.	Резисторы................................................ 80
§	2.8.	Конденсаторы............................................. 83
§	2.9.	Математические модели	компонентов........................ 86
Контрольные вопросы........................................ 90
Глава 3. Логические элементы цифровых устройств...................... 91
§ 3.1.	Транзисторно-транзисторные логические элементы (ТТЛ) . .	91
§ 3.2.	Транзисторные логические элементы на переключателях тока .	114
§ 3.3.	Древовидные схемы на переключателях тока..................127
§ 3.4.	Логические схемы на униполярных транзисторах..............156
§ 3.5.	Сравнительный анализ логических элементов.................186
Контрольные вопросы.........................................189
Глава 4. Специальные элементы цифровых устройств .....................191
§ 4.1.	Логические расширители..................................  191
§ 4.2.	Преобразователи уровней ..................................193
v § 4.3. Генераторы и одновибраторы ................................206
§ 4.4.	Разностные преобразователи и детекторы событий (фронтов) .	227
Контрольные вопросы........................................232
Глава 5. Триггерные элементы цифровых устройств......................233
§	5.1.	Общие характеристики.....................................................233
§	5.2.	Асинхронный RS-триггер и его разновидности	.......	239
§	5.3.	Канонический метод синтеза триггерных	устройств.........247
§	5.4.	Одновходовые асинхронные триггеры...........................254
§	5.5.	Синхронные триггеры...........................261
§	5.6.	Примеры использования триггеров...............................268
Контрольные вопросы ..........................................................................275
Глава 6. Элементы интегральных запоминающих устройств.............
§ 6.1.	Классификация запоминающих устройств..................
§ 6.2.	Элементы полупроводниковых запомииаиющих устройств с про-
извольной выборкой............................................
§ 6.3.	Элементы полупроводниковых постоянных запоминающих
устройств ....................................................
§ 6.4.	Элементы плупроводниковых перепрограммируемых постоянных
запоминающих устройств........................................
§ 6.5.	Элементы запоминающих устройств иа полупроводниковых при-
борах с поверхностным переносом зарядов.......................
§ 6.6.	Запоминающие устройства на цилиндрических магнитных до-
менах ........................................................
§ 6.7.	Запоминающие устройства иа гибких и жестких магнитных
дисках .......................................................
§ 6.8.	Запоминающие устройства иа оптических дисках...........
Контрольные вопросы.....................................
Глава 7. Логические элементы БИС и программируемые логические схемы
§ 7.1.	Базовые вентили БИС первого поколения.................
§ 7.2.	Интегральные инжекционные логические элементы (И2Л) . .
§ 7.3.	Базовые вентили современных БИС.......................
§ 7.4.	Программируемые логические устройства.................
Контрольные вопросы .............. .....................
-Глава 8. Проектирование заказных БИС на базе универсальной вентиль-
ной матрицы.................................'.....................
§ 8.1.	Особенности организации кристалла универсальной вентильной
матрицы.......................................................
§ 8.2.	Методика проектирования заказных БИС на базе УВМ типа
К1801ВП1......................................................
Контрольные вопросы............... ...................
Глава 9. Элементы интерфейсов ....................................
§ 9.1.	Понятие интерфейса. Классификация интерфейсов.........
§ 9.2.	Мультиплексный информационный канал....................
§ 9.3.	Интерфейсные БИС для радиального подключения устройств с
последовательной передачей информации.........................
§ 9.4.	Интерфейсные БИС для мультиплексного информационного ка-
нала .........................................................
Контрольные вопросы ....................................
Глава 10. Помехи в устройствах ЭВМ и меры по их уменьшению . . .
§ 10.1.	Классификация помех в устройствах ЭВМ.................
§ 10.2.	Помехи в электрически коротких линиях связи...........
§ 10.3.	Помехи в электрически длинных линиях связи............
§ 10.4.	Помехи в цепях питания и меры по их уменьшению........
§ 10.5.	Экранирование сигнальных проводников..................
§ 10.6.	Рекомендации по обеспечению помехозащищенности аппаратур-
ных средств вычислительной техники ...........................
Контрольные вопросы.....................................
Заключение..............................................
Литература..............................................
Предметный указатель
276
276
279
302
305
3<3
319
324
332
336
337
337
340
349
359
374
376
377
384
392
393
393
412
421
431
450
451
451
455
471
485
493
497
509
510
518
,522
ПРЕДИСЛОВИЕ
Современный этап развития полупроводниковой электроники
характеризуется созданием широкой номенклатуры и массовым
выпуском интегральных микросхем, запоминающих устройств,
микропроцессорных комплектов, однокристальных ЭВМ, RISC-
процессоров. Стремительно развивается рынок заказных больших
интегральных схем (БИС) на базе матричных кристаллов, про-
граммируемых логических матриц. -Растет номенклатура специа-
лизированных БИС интерфейсов локальных вычислительных се-
тей.
Увеличение степени интеграции интегральных схем (ИС) до
сотен тысяч логических вентилей, что эквивалентно нескольким
миллионам транзисторов на одном кристалле, предопределяет но-
вые подходы к проектированию заказных БИС, как правило, из
библиотек логических и запоминающих элементов, узлов и даже
устройств с использованием современных технологий систем авто-
матизации инженерного труда.
Но актуальность изучения студентами принципов работы «эле-
ментарных строительных кирпичиков» аппаратурных средств вы-
числительной техники не снижается. Во-первых, из-за необходи-
мости ясного понимания функциональных характеристик, интер-
фейсных и запоминающих элементов, их внешних параметров. Во-
вторых, по мере повышения быстродействия, когда тактовая ча-
стота составляет десятки и в перспективе сотни мегагерц, обеспе-
чение помехоустойчивости цифровых устройств существенно опре-
деляется «аналоговыми» процессами в сигнальных линиях связи.
По этим причинам настоящее учебное пособие не утратило в це-
лом своей актуальности.
В учебном пособии систематически излагаются обобщенные
материалы передовых достижений в . схемотехнике логических и
запоминающих элементов. Часть пособия использует результаты,
полученные авторами в результате проведения научной работы.
Например, анализ и синтез древовидных схем на переключателях
тока, анализ работы двунаправленного КМОП-ключа, оценка ча-
стоты и длительности импульсов ряда схем генераторов и одно-
вибраторов.
В настоящем, втором, исправленном и доработанном издании
Учебного пособия исключены из рассмотрения ряд логических эле-
ментов (ДТЛ-типа, синхронные ТТЛ-типа), а также раздел, по-
священный вопросам автоматизации проектирования логических
элементов. Принятое нами решение представляется оправданным,
поскольку вопросы автоматизированного проектирования элемен-
тов ЭВМ, как правило, читаются студентам в рамках специаль-
ных курсов. Более того, удовлетворительное изложение этого ма-
териала практически невозможно в рамках одной-двух глав учеб-
ного пособия. Следует отметить, что в издательстве «Высшая шко-
ла» в 1986 г. издано ставшее популярным учебное пособие по
курсу САПР «Системы автоматизированного проектирования» в
9 книгах под редакцией И. П. Норенкова.
Учитывая тенденции развития схемотехники цифровых уст-
ройств, во втором издании введены разделы, посвященные логи-
ческим элементам БИС, схемотехнике заказных БИС на базе
универсальных вентильных матриц, программируемых логических
матриц.
С большой практической направленностью изложен материал;
посвященный вопросам помех и обеспечению помехозащищенности.
Поскольку запоминающие устройства на гибких и жестких
магнитных дисках составляют основу архивных запоминающих
устройств (ЗУ) ЭВМ, в частности персональных ЭВМ, и в бли-
жайшей перспективе ожидается массовое применение внешних
ЗУ на оптических дисках, дополнительно рассмотрен принцип ра-
боты таких ЗУ.
Вновь написан раздел, посвященный вопросам унификации
внутрисистемных, внешних интерфейсов и интерфейсов локаль-
ных сетей. На примере ряда отечественных БИС интерфейсов
рассмотрены архитектурные и схемотехнические особенности ин-
терфейсных ИС.
Авторы благодарны коллективу кафедры «Электронные вычис-
лительные машины и системы» и лично д-ру техн, наук, проф.
Ю. М. Смирнову, д-ру техн, наук, проф. Н. М. Соломатину, взяв-
шим на себя труд по рецензированию учебного пособия и сделав-
шим множество ценных замечаний и пожеланий.
Авторы весьма признательны д-ру техн, наук, проф. В. А. Ку-
стову, внимательно ознакомившемуся с первым изданием учебно-
го пособия и высказавшему большое количество пожеланий по
улучшению методики изложения материала.
Авторы -благодарны всем сотрудникам предприятий электрон-
ной промышленности, помогавшим написанию учебного пособия
предоставлением справочного материала. Неоценимую услугу авто-
рам оказали канд. техн, наук, А. А. Попов, канд. техн, наук,
В. С. Кокорин, инженеры М. Г. Каннер, С. Р. Николаев.
Все замечания и пожелания просим направлять по адресу:
101430, Москва, ГСП-4, Неглинная ул., 29/14, издательство «Выс-
шая школа».
Авторы
ВВЕДЕНИЕ
Цифровые устройства, предназначенные для обработки и хра-
нения информации, обладают высокими потребительскими харак-
теристиками, если на всех этапах проектирования, производства,
контроля и эксплуатации работы выполняются квалифицированно,
с соблюдением требований технологий, стандартов и т. п.
Увеличение объема выпуска ЭВМ различных классов, систем
автоматизации проектирования, автоматизированных рабочих
мест, систем автоматизации регистрации и обработки данных тре-
бует хорошо подготовленных специалистов как по математическо-
му и программному обеспечению, так и по разработке аппаратной
части всех средств, использующих вычислительную технику.
Учебное пособие призвано обеспечить подготовку студентов по
затронутым вопросам. Этому будет способствовать, в частности,
большое число примеров, каждый из которых имеет прикладной
характер.
' • В данном учебном пособии основное внимание уделено рас-
смотрению параметров и характеристик дискретных компонентов
й интегральных схем малой и средней степени интеграции, расче-
тов для статических и динамических режимов .электронных схем,
выполненных на дискретных компонентах и интегральных схемах,
схемотехнике базовых элементов современных ИС и специальных
элементов цифровых устройств, схемотехнике триггерных элемен-
тов и элементов запоминающих устройств, -логических элементов
БИС и программируемых логических схем, проектирования за-
казных БИС на базе универсальной вентильной матрицы, элемен-
тов интерфейсов, помех в цифровых устройствах и мер по их
уменьшению.
Предполагается, что читатель знаком с основами электротех-
ники, радиоэлектроники, импульсной техники, булевой алгебры,
конструирования, так как именно на этом базируется изложение
материала. Учитывая важность схемотехнических расчетов, авто-
ры хотели бы подчеркнуть, что под расчетом надо понимать вы-
полнение, как минимум, следующих этапов: анализ схемы, получе-
ние аналитических соотношений для анализируемой схемы, выпол-
нение численных расчетов.
Анализ статического режима работы схемы проводится для
характерных точек, выделяемых на статических характеристиках.
Этими точками могут быть уровни 10 или 90% от логического
Перепада, пороговые напряжения, точки с единичным коэффици-
ентом передачи, точки, соответствующие смене режимов работы
активных приборов (например, режим отсечки, насыщения и т. п.),
и т. д.
Анализ динамического режима работы схемы проводится для
простых схем, содержащих около десяти компонентов, методом
приведения к доминирующей постоянной времени. Достоинством
последнего метода, например при анализе переходных процессов,
является разбиение переходного процесса на ряд этапов, для
каждого из которых может быть представлена простая электриче-
ская модель с одной постоянной времени RC.
И тот и другой метод может быть использован для расчета
несложных схем, а также для получения оценочных параметров,
необходимых при выполнении машинных расчетов.
В целом содержание учебного пособия может быть полезным
и для студентов, и для специалистов, занимающихся разработкой
реальной промышленной аппаратуры.
Глава 1
ОБЩИЕ ХАРАКТЕРИСТИКИ ЭЛЕМЕНТОВ
ЦИФРОВЫХ УСТРОЙСТВ
Любое цифровое устройство с произвольными степенью слож-
ности и назначением выполняется на дискретных элементах, в
том числе включающих в себя и интегральные схемы различной
степени интеграции. Независимо от функционального назначения
элементов, выполняемых в виде интегральных схем, и их схемо-
технологической реализации они обладают рядом общих парамет-
ров и характеристик, которые определяют их работу в статиче-
ском и динамическом режимах. Ниже рассматриваются наиболее
распространенные параметры и характеристики элементов циф-
ровых устройств.
§ 1.1. КЛАССИФИКАЦИЯ ЭЛЕМЕНТОВ
Цифровое устройство — устройство, предназначенное для прие-
ма, обработки и выдачи цифровой информации. Примером циф
рового устройства служат электронные вычислительные машины
(ЭВМ).
Элементы цифрового устройства — наименьшие функциональ-
ные части, на которые разбивается устройство при его логическом
проектировании и технической реализации. Поскольку принято
считать, что наименьшие функциональные части цифрового уст-
ройства выполняют простейшие логические или вспомогательные
функции, можно сказать, что элементы цифрового устройства —
это электронные схемы, представляющие собой некоторую сово-
купность определенным образом соединенных компонентов, вы-
полняющие одну или несколько простейших логических или вспо-
могательных операций.
Компонентами элементов цифровых устройств являются инте-
гральные схемы различной степени интеграции, транзисторы и
Диоды различного типа, резисторы, конденсаторы и индукторы.
Элементы цифровых устройств принято разрабатывать и вы-
пускать в виде систем или серий, включающих в себя их различ-
ные модификации.
Технически полная система элементов — система, удовлетво-
ряющая требованиям функциональной и физической полноты.
Функционально полная система элементов — система, позво-
ляющая реализовать любые, сколь угодно сложные, переключа-
тельные функции путем суперпозиции простейших функций, вы-
полняемых элементами данной серии.
Физически полная система элементов — система, содержащая
специальные элементы, обеспечивающие возможность построения
управляющих цепей, запоминающих устройств и цепей связи, вос-
станавливающих информационные сигналы до стандартной ампли-
туды и формы и обеспечивающих надежное взаимодействие эле-
ментов при всевозможных комбинациях связи между ними; эле-
менты, обеспечивающие работу электромеханических узлов циф-
ровых устройств типа реле, переключателей, механизмов перфо-
рации, печати и т. п., а также схем связи различных узлов циф-
рового устройства с устройствами ввода — вывода; элементы ин-
дикации информационных состояний узлов цифрового устройства
и генераторы тактовых сигналов.
По назначению элементы цифровых устройств подразде-
ляют на логические, запоминающие, усилительно-формирующие,
вспомогательные, индикации и специальные.
Логические элементы реализуют функции алгебры логики (бу-
левы функции), которые определяются конкретной структурой
цифрового устройства.
Запоминающие элементы используют в устройствах, хранящих
данные и программы в виде цифровых кодов.
Усилительно-формирующие элементы преобразуют нестандарт-
ные сигналы в различных цепях цифровых устройств к уровням
логических элементов, которые их обрабатывают. Кроме того, они
иногда используются для увеличения нагрузочной способности ло-
гических элементов и т. д.
Вспомогательные элементы не выполняют функционального на-
значения, а используются, например, для контроля работоспособ-
ности цифрового устройства.
Элементы индикации используются для управления различны-
ми средствами, обеспечивающими визуализацию состояний циф-
ровых схем.
Специальные элементы включают в свой состав генераторы
сигналов, преобразователи уровней, элементы гальванической раз-
вязки и т. п.
По способу кодирования двоичных перемен-
ных элементы цифровых устройств подразделяют на импульс-
ные, динамические, потенциальные, импульсно-потенциальные и
фазовые.
В импульсных элементах „1“ представляется наличием элек-
трического импульса напряжения или тока, а „0“—отсутствием
соответствующего импульса.
В динамических элементах „1“ представляется пачкой импуль-
сов или возобновляемым через необходимый интервал времени по-
тенциалом, а „0“ — отсутствием импульсов (или наоборот).
В потенциальных элементах входные и выходные двоичные
переменные кодируются различной величиной электрического по-
тенциала. Для потенциальных элементов часто применяют поня-
тия положительной и отрицательной логики, отражающие приня-
тый способ кодирования двоичных переменных для каждой кон-
кретной серии элементов. Так, для транзисторно-транзисторных
логических (ТТЛ) элементов под положительной логикой понима-
ется кодирование „1“ высоким потенциалом и „0“ низким потен-
циалом, а под отрицательной логикой — кодирование „1“ низким
потенциалом, „0“ — высоким потенциалом.
В любом виде документации на логические элементы понятия положительной
и отрицательной логики должны быть строго определены во избежание недоразу-
мений при проектировании и особенно при стыковке различных узлов, зачастую
выполненных на различных сериях элементов.
В импульсно-потенциальных элементах на входы элементов
могут подаваться как потенциальные уровни, так и электрические
импульсы, причем выходные сигналы, как правило, имеют им-
пульсный характер. Деление сигналов на импульсные и потен-
циальные относительно. В настоящее время принято тип сигнала
определять через длительность такта, зависимую от частоты так-
тового генератора цифрового устройства. Импульсный сигнал —
сигнал с длительностью меньше длительности такта. Потенциаль-
ный сигнал — сигнал с длительностью не меньше длительности
такта.
В фазовых элементах применяются сигналы в виде синусои-
дальных напряжений, а значения „1“ и „0“ двоичных переменных
кодируются фазой синусоидальных напряжений относительно
опорного напряжения. Фазовый принцип кодирования двоичных
переменных применяется, как правило, в устройствах аналого-
цифрового типа.
; Способ кодирования информации определяет не только специ-
фику построения той или иной системы элементов, но и ее основ-
ные параметры. Например, по уровню мощности рассеяния на
первом месте стоят потенциальные элементы, а на последнем —
импульсные; потенциально-импульсные элементы занимают про-
межуточное место. С развитием микроэлектронных логических
схем из-за сложности построения схем, на импульсных элементах,
требующих в ряде случаев наличия трансформаторов и конденса-
торов, широко используются потенциальные элементы.
В импульсных схемах при повышении быстродействия услож-
няется синхронизация сигналов, поскольку смещение их во време-
ни может привести к ложному срабатыванию. В схемах на потен-
циальных элементах нет специальных преобразований формы
сигналов, кодирование основано на установлении уровней, отсут-
ствуют жесткие требования к синхронизации, что в целом обуслов-
ливает их высокую надежность.
Такты
Рис. 1.1. Зоны уровней сигналов для ТТЛ-
элемеита:
Независимо от способа кодирования информации в любых схе-
мах должен соблюдаться принцип совместимости входных и вы-
ходных сигналов, означающий, что ориентировка уровней „0“ и
„1“ для них должна совпадать в определенной зоне значений, ото-
бражающих «1» и «0» (рис.
1.1). В сложных цифровых
устройствах элементы сое-
динены так, что выход каж-
дого элемента работает на
один или несколько входов
других элементов и в том
числе на свои собственные
входы.
Из рис. 1.1 видно, что
напряжения U0 меньше
—0,7 В и больше +5,5 В не-
допустимы (аварийны), так
как могут вывести элемент
из строя; напряжения U°
больше +0,45 В недопусти-
4 — допустимых значений уровней l/D при отсут-
ствии динамических и статических помех; В —
допустимых значений уровней Vs при кратковре-
менном воздействии динамических или (и) стати-
ческих помех; С — допустимых значений уровней
17пор; & — допустимых значений уровней U1 при
кратковременном воздействии динамических или (и)
статических помех; Е — допустимых значений
уровней при отсутствии динамических и статиче-
ских помех
мы, так как не будут обеспе-
чены требования .помехо-
устойчивости (зона Л); на-
пряжения U1 меньше +2,4 В
недопустимы, так как не бу-
дут обеспечены требования
помехоустойчивости (зона
£). В зоне В показана ста-
тическая помеха, изменяющая уровень U° на время, равное дли-
тельности такта Т, а в зоне D — динамическая (импульсная) по-
меха, изменяющая уровень U1 на время, значительно меньшее
длительности такта Т.
Сплошной линией на рисунке показан характер изменения
сигналов в схемах на элементах ТТЛ-типа при типовых значениях
U° и U1 при наличии динамической и статической помех.
Принцип совместимости входных и выходных сигналов должен
выполняться при воздействии на элемент нагрузок и дестабилизи-
рующих факторов, количество и параметры которых определяются
техническими условиями на элементы. К дестабилизирующим фак-
торам относят изменение питающих напряжений, разброс пара-
метров и характеристик компонентов, изменение температуры
окружающей среды, наличие электромагнитных излучений, меха-
нические воздействия и т. п.
По виду реализуемой логической функции ос-
новные. логические элементы условно разделяют на элементы од-
ноступенчатой логики, реализующие функции И, ИЛИ, НЕ,
И —НЕ, ИЛИ —НЕ, и на элементы двухступенчатой логики, реа-
лизующие функции	И — ИЛИ, ИЛИ — И,	И — ИЛИ — НЕ,
ИЛИ —И —НЕ, И —ИЛИ —И и т. п.
По типу принципиальной электрической схе-
ы базового элемента в серии элементы разделяют на
элементы ТТЛ-типа (транзисторно-транзисторная логика),
ТЛПТ-типа (транзисторная логика на переключателях тока), или,
что то же самое, ЭСЛ-типа (эмиттерно-связанная логика), И2Л-
типа (интегральная инжекционная логика), на МДП- и КМДП-
структурах.
В цифровых устройствах наиболее широко используются эле-
менты ТТЛ-, ТЛИТ- (ЭСЛ-), МДП-, КМДП- и И2Л-типов. Эле-
менты ТТЛ-, И2Л-, МДП- и КМДП-типов являются-
при разработке интегральных схем средней, большой
большой интеграции (дешифраторы, мультиплексоры,
регистры, микропроцессорные наборы и т. п.).
базовыми
и сверх-
счетчики,
$ 1.2. СТАТИЧЕСКИЕ И ДИНАМИЧЕСКИЕ ХАРАКТЕРИСТИКИ
И ПАРАМЕТРЫ ЭЛЕМЕНТОВ
Контролировать характеристик и параметры в интегральных
элементах невозможно путем измерения параметров их отдельных
компонентов.
Параметры интегральных элементов могут быть определены
только по входным, передаточным и выходным характеристикам.
Существующие методы определения параметров интегральных
элементов основываются на выполнении функционального контро-
ля и параметрических измерений. Для логических элементов под
функциональным контролем подразумевается процедура опреде-
ления вида переключательной функции, которую реализует логи-
ческий элемент, а под параметрическими измерениями—-процеду-
ра определения индивидуальных значений параметров элемента,
таких, как уровни „1“ и „0“, входные и выходные токи и т. п.
Именно по результатам параметрических измерений делается вы-
вод о пригодности к использованию данного логического эле-
мента.
Работоспособность логического элемента — правильная переда-
ча информационных сигналов при одновременном выполнении за-
данных техническими условиями требований к числовым значе-
ниям параметров.
Для элемента, имеющего Коь логических входов, к выходу ко-
торого может быть подключено Краз нагрузок, для каждой харак-
теристики существует Й^об+^раз варианта построения, где Коь —
“-коэффициент объединения по входу; Крзз— коэффициент раз-
ветвления по выходу. Очевидно, что стремление использовать все
эти варианты бессмысленно, а следовательно, целесообразно вы-
брать д!з них такие, которые наиболее удобны и для разработчика
цифрового устройства, и для всех видов измерений. Эти варианты
определены и рассмотрены ниже.
Основные статические характеристики
Вид статических характеристик в общем случае иллюстрирует-
ся рис. 1.2, где А, С—рабочие точки; В — пороговая точка; D,
Е — точки с единичным коэффициентом передачи.
а — входная; б — передаточная; в — выходная; 1 — на выходе «О»; 2 — на выходе «1»
Входная характеристика элемента — зависимость входного
тока от входного напряжения:
/вх=Л(^вх).	(1-1)
Характеристика снимается для одного входа, остальные входы
подключаются к цепи, в которой в зависимости от логической
структуры элемента действуют уровни „1“ или „0“ при заданном
количестве нагрузок на выходе элемента. Из этой характеристики
определяют входные токи /°ЕХ и Рвх при „0“ и „1“ на входе; кро-
ме того, характеристика используется при анализе переходных
процессов в линиях связи логических элементов.
Передаточная характеристика элемента — зависимость выход-
ного напряжения от входного:
^вь,х==Л(^вх).	(1.2)
Характеристика снимается при заданном количестве нагрузок
на выходе элемента и при подаче входного напряжения на один
из входов (остальные входы подключаются к цепи, в которой дей-
ствуют уровни „1“ или „0“). Из этой характеристики определяют-
Уя напряжения U1 и U°, пороговое напряжение Unop и параметры,
Относящиеся к помехоустойчивости логического элемента.
| Выходная характеристика элемента — зависимость выходного
•дока от выходного напряжения:
Аых = /з(^вых)-	‘	(1*3)
। Характеристика снимается для двух состояний элемента: 1) на
выходе элемента „0“; 2) на выходе элемента „1“. Из этой харак-
теристики определяются выходные токи /‘вых и /°ВЫх при „1“ и
0“ на выходе; кроме того, эта характеристика используется при
анализе переходных процессов в линиях связи логических элемен-
тов.
Обратная передаточная характеристика — зависимость входно-
го напряжения от выходного. Эта характеристика иллюстрирует
однонаправленность элемента:
^вх=Л(^вЫх)-	(1-4)
Далее обратная передаточная характеристика не будет рассматриваться, так
как все элементы, которые здесь анализируются, являются практически однона-
правленными (см. [1]).
Основные статические параметры
Напряжение „1“ /7‘.
Напряжение „0“ U°.
Пороговое напряжение логического элемента Unop— входное
напряжение, малые отклонения от которого в ту или другую сто-
рону приводят к переходу логического элемента на его выходе из
состояния „1“ в состояние „0“ или обратно.
Входной ток „1“ Лвх.
Входной ток „0“ /°Вх.
Выходной ток „1“ /‘вых.
Выходной ток „0“ /°вых.
Логический перепад AUn=Ui—U°.
Запас помехоустойчивости (ЗПУ) — разность напряжений, из-
меряемых по оси входных напряжений передаточной характери-
стики в рабочей точке и ближайшей к ней точке с единичным
усилением.
Помехозащищенность (ПЗ) — разность напряжений, измеряе-
мых по оси входных напряжений передаточной характеристики в
рабочей точке и пороговым напряжением.
Помехоустойчивость (ПУ) — отношение помехозащищенности
к логическому перепаду:
ПУ = ПЗ/(Д/УЛ).	(1.5)
Напряжение статической помехи указывается в паспорте на
логический элемент и гарантируется для наихудшего случая ра-
боты данного элемента.
Входное сопротивление логического элемента 7?вх— отношений
приращения входного напряжения к приращению входного ток|к
(определяется для двух значений входного сигнала: 7?°вх и
Выходное сопротивление логического элемента 2?вых— отноше-
ние приращения выходного напряжения к вызвавшему его прира-
щению выходного тока (определяется для двух значений выход-
ного сигнала: 2?°вых и Т^вых).
Мощность потребления в состоянии „1“ Р1ПОт
Мощность потребления в состоянии „0“ Р°Пот-
Рис. 1.3. Основные динамические параметры
Средняя мощность потребления определяется при скважности,
равной 2:
Р пот-ср — \Р пот-\~ Рпох)/2.	(1-6)
Мощность потребления Рцот указывается в паспорте на один логический эле-
мент или чаще на микросхему в целом.
Основные динамические параметры
Характер изменения входного и выходного напряжений инвер-
тирующего логического элемента в общем случае показан на рис.
1.3. Ниже приводятся определения основных динамических пара-
метров применительно к инвертирующему логическому элементу.
Время перехода на выходе логического элемента из со-
стояния „Г* в состояние „0“ — интервал времени, в течение кото-
рого напряжение на выходе логического элемента переходит от
уровня „1“ к уровню „0“, измеренных при значениях 0,9 и 0,1 ло-
гического перепада (рис. 1.3).
Время перехода на выходе логического элемента из состоя-
ния „0“ в состояние „1“ — интервал времени, в течение которого
напряжение на выходе логического элемента переходит от уровня
„0“ к „1“, измеренный при значениях 0,1 и 0,9 логического пере-
пада.
\ Время задержки /зд1,0 включения логического элемента — ин-
тервал времени между входным и выходным сигналами при пере-
воде напряжения на выходе логического элемента от напряжения
\1“ к напряжнеию „0“, измеренный на уровне 0,1 логического
Перепада входного сигнала и на уровне 0,9 выходного сйгнала.
Например, логический элемент И — НЕ ТТЛ-типа считается включенным,
когда на его выходе действует напряжение «0», и выключенным, когда на его
выходе действует напряжение «1».
Время задержки t3R0’1 выключения логического элемента — ин-
тервал времени между входным и выходным сигналами при пере-
ходе напряжения на выходе логического элемента от напряжения
„0“ к напряжению „1“, измеренный на уровне 0,9 логического
перепада входного сигнала й на уровне 0,1 выходного сигнала.
Время задержки Р-°3д.р распространения сигнала при включе-
нии логического элемента — интервал времени между входным и
выходным сигналами при переходе- напряжения на выходе логи-
ческого элемента от напряжения „1“ к напряжению „0“, измерен-
ный на уровне 0,5 логического перепада входного и выходного
сигналов.
Время задержки /0,13д.р распространения сигнала при выключе-
нии логического элемента — интервал времени между входным и
выходным сигналами при переходе напряжения на выходе логиче-
ского элемента от напряжения „0“ к напряжению „Г‘, измерен-
ный на уровне 0,5 логического перепада входного и выходного
сигналов.
Среднее время задержки £3д.р.ср распространения сигнала логи-
ческого элемента определяется как
^здрср — (^зл р-!- ^ЗД.р)/2.	•	0-7)
Приращение среднего времени задержки распространения сиг-
нала на один незадействованный вход логического элемента.
' Приращение среднего времени задержки распространения сиг-
нала на одну нагрузку, подключаемую на выход логического эле-
мента.
Частота переключения — максимальная частота, на которой в
наихудших условиях гарантируется срабатывание счетного триг-
гера, составленного из логических элементов данной серии.
Динамические характеристики
Динамические нагрузочные характеристики:
^зд.Р=/б(^н ИЛИ ^раз);
^здр=_/б(Сн или ^раз)>
^зд р.ср=/7 (Сн ИЛИ /Сраз),
где сн — емкость нагрузЕй. *
(1.8)
(1-9)
(1.10)
Формирующая характеристика — зависимость времени перехо-
да логического элемента на его выходе из одного состояния в дру-
гое от времени перехода из одного состояния в другое сигнала,
действующего на входе элемента.	I
Зависимость мощности потребления от частоты входного сиг-
нала:	I
Рпот=/8(/).	(llj)
Характеристика динамической помехоустойчивости — зависи-
мость амплитуды помехи от ее длительности. Эта характеристика
существенно зависит от формы сигнала помехи, уровня статиче-
ской помехоустойчивости и частоты переключения логического
элемента. Сложность получения семейства характеристик динами-
ческой помехоустойчивости элементов не позволяет приводить их
в качестве основного или справочного материала в технических
условиях на логические элементы.
Схемотехнические и конструктивные параметры
Коэффициент объединения по входу Коб логического элемен-
та— число входов логического элемента, по которым реализуется
логическая функция, в том числе с учетом входов логического
расширителя.
Коэффициент разветвления по выходу Крзз логического элемен-
та— число единичных нагрузок, которые можно одновременно
подключить к выходу логического элемента. Единичной нагрузкой
является один вход базового логического элемента данной серии.
Следует помнить, что для ряда элементов данной серии один вход
эквивалентен нескольким единичным нагрузкам. Количество вхо-
дов элементов другой серии специально оговаривается.
Количество источников питания, необходимое для работы дан-
ной серии логических элементов,— их номиналы, допуск на номи-
налы, величины допустимых пульсаций.
Тип корпуса (в том числе бескорпусные).
Габариты корпуса.
Количество выводов корпуса.
Интенсивность отказов логических элементов, которая, как
правило, указывается на микросхему в целом.
Контрольные вопросы
_ 1. Дайте определение следующим понятиям: цифровое устройство, элемент
цифрового устройства, компонент элемента цифрового устройства.
2.	Перечислите системы элементов.
3.	Принцип классификации элементов цифровых устройств:
— по назначению,
— по способу кодирования двоичных переменных,
— другим признакам.
4.	В чем заключается принцип совмеШИмоЯи Швжных-и выходных сигналов?
лава 2
КОМПОНЕНТЫ ЭЛЕМЕНТОВ ЦИФРОВЫХ
УСТРОЙСТВ
Электронные схемы представляют собой некоторую совокуп-
ность определенным образом соединенных компонентов. Послед-
ние являются простейшими функциональными приборами, оказы-
вающими влияние на электрические сигналы. Если синусоидаль-
ный электрический сигнал, пройдя через какой-либо компонент,
усиливается по мощности, напряжению или току или изменяет
свою форму, то такой компонент называют активным- компонент,
не усиливающий синусоидальный сигнал и не изменяющий его
форму, называют пассивным. Все разновидности транзисторов,
диодов, нелинейных резисторов относятся к активным компонен-
там, линейные резисторы, конденсаторы и индуктивности — к пас-
сивным компонентам.
Компоненты, выполняемые в виде самостоятельных в функцио-
нальном и конструктивном смысле приборов, называют дискрет-
ными. Компоненты, которые входят в состав интегральных схедо
и тем самым не могут быть выделены из нее в качестве самостоя-
тельных изделий, называют интегральными. Так как активные
компоненты по сравнению с пассивными имеют значительно мень-
шую площадь на кристалле полупроводника, на котором выпол-
няются интегральные схемы, то оптимизация интегральной скемы
при прочих равных условиях состоит в уменьшении числа пассив-
ных компонентов.
§ 2.1. СТАТИЧЕСКИЕ ПАРАМЕТРЫ БИПОЛЯРНОГО
ТРАНЗИСТОРА
Транзистор биполярный — монокристаллический полупроводни-
ковый прибор с двумя взаимодействующими электронно-дырочны-
ми переходами, в котором используются эффекты переноса заря-
дов в твердом теле для усиления, генерирования и преобразова-
ния электрических сигналов. »
Одна из важнейших особенностей интегральных транзисторов,
объясняемая технологией их изготовления,— влияние подложки
при выполнении интегральных транзисторов с изоляцией перехо-
дами (рис. 2.1).^
По теории транзисторов накоплен обширный материал, выполнено большое
число научных исследований, результаты которых опубликованы в периодиче-
ской литературе и систематизированы в монографиях и учебниках (см. [2, 31),
поэтому в данном пособии полностью опущено детальное рассмотрение физиче-
ской сути процессов, происходящих в транзисторе, а основное внимание уделено
вопросам прикладного характера, позволяющим применить статические и динами-
ческие характеристики и параметры собственно транзистора к анализу статиче-
ских и динамических характеристик и параметров электронных схем, выполнен-
ных с использованием транзисторов.
Статические характеристики и параметры. Статические вольт-
амперные характеристики позволяют определить особенности
транзистора при его работе в
Рис. 2.1. Интегральный биполярный тран-
зистор:
а — структура транзистора с изоляцией р-л-пе-
реходом; б — ..схема с паразитным транзисто-
ром р-п-р-типа
различных режимах и устано-
вить связь между напряже-
ниями на внешних выводах
транзистора и токами базы,
эмиттера и коллектора.
Различают следующие ос-
новные режимы работы тран-
зистора, определяющиеся по-
тенциалами на его переходах:
нормальный активный (пере-
ход база — эмиттер смещен в
прямом направлении, а пере-
ход база — коллектор — в обратном); насыщения (оба перехода
смещены в прямом направлении); отсечки (при работе в этом
режиме оба перехода смещены в обратном направлении);' инверс-
ный активный (переход база — коллектор смещен в прямом на-
правлении, а переход база — эмиттер — в обратном).
Статические характеристики транзистора и режимы его работы
можно исследовать на какой-либо эквивалентной схеме. Известно
большое количество эквивалентных схем транзисторов — от чрез-
вычайно упрощенных и весьма неточных до точных, но очень
сложных и обычно не используемых в инженерных расчетах. При
выборе эквивалентной схемы приходится учитывать не только ее
точность, но и возможность использования. В пределах желаемой
точности эквивалентная схема должна быть наиболее простои.
При построении эквивалентной схемы транзисторов наиболее
широко используется нелинейная инжекционная модель Эберса —
Молла. Эквивалентная схема по модели Эберса —Молла бипо-
лярного транзистора л-р-л-типа представлена на рис. 2.2.
Уравнения Эберса — Молла описывают статический режим
идеализированного транзистора и получены при следующих до-
пущениях: 1) величины объемных сопротивлений областей базы,
эмиттера и коллектора пренебрежимо малы; 2) плотность токов
инжекции мала; 3) не учитывается эффект модуляции ширины ба-
зы от изменения напряжения на переходе база — коллектор;
14) при любых напряжения^иначдН^яадаШшок'- через каждый пе-
к
3
Рис. 2.2. Эквивалентная схема би-
полярного транзистора по модели
Эберса — Молла
коэффициент передачи тока
реход определяется суммой двух составляющих, одна из которых
Обусловлена напряжением на переходе база — эмиттер, а вто-
рая — на переходе база — коллектор.
Г Первые два допущения означают, что падение напряжения в
транзисторе локализуется на р-п-переходах, а эффективность эмит-
тера не зависит от его тока. Из последнего допущения следует,
что распределение концентрации носителей в базе насыщенного
транзистора является суммой распределений концентраций носи-
телей в базе для нормального и ин-
версного активных режимов вклю-
чения транзистора.
Достоинство нелинейной инжек-
ционной модели Эберса — Молла в
том, что она позволяет «прочувст-
вовать» процессы, происходящие в
транзисторе. Диоды Д1 и Д2 моде-
ли отражают переходы база — эмит-
тер и база — коллектор. Ток h —•
ток, при заданном напряжении Ut>3
протекающий через переход база-—
эмиттер при закороченном перехо-
де база— коллектор, т. е. при Пбк=
=0. Ток /2 — ток, при заданном
напряжении £76к протекающий че-
рез переход база — коллектор при
закороченном переходе база—эмит-
мер, т. е. при Т7бэ=0. Связь пере-
ходов через область базы показана
с помощью управляемых источников
токов a/i и ах/2 (а — интегральный
эмиттера в коллектор для большого сигнала в схеме с общей ба-
зой при нормальном включении транзистора, ах— интегральный
коэффициент передачи тока коллектора в эмиттер для большого
сигнала в схеме с общей базой при инверсном включении транзи-
стора) .
Применяя для узлов 1, 2 и 3 модели первый закон Кирхгофа,
получим:
Лэ == /1	2’
Лс——А;
(2.1)
(2.2)
/б /д — /к (1 — а) /— Gj) /2-	(2.3)
Инжектируемые токи Ц и /2 связаны с напряжениями на пере-
ходах соотношениями, описывающими вольт-амперную характери-
стику диода:
Ц=1зьо{^>(Ц6э1чт)— •!];	(2.4)
- *
/2= /кбо [exp {U^r) — 1],
(2-5)
где /эбо—обратный ток эмиттера при закороченном переходе ба-
за— коллектор; IкБ0—обратный ток коллектора при закорочен-
ном переходе база — эмиттер; <pT=KT/q— температурный потен-
циал (К — постоянная Больцмана, q— заряд электрона, Т — аб-
солютная температура (см. [2])).
Поскольку в технической документации на' транзисторы ука-
зываются обратные токи эмиттера 7Эбо и коллектора /КБ0 соот-
ветственно при /к=0 и /э =0, выразим /эбо и I кБ0 через /ЭБо
и ^КБО-
Из (2.1) при /э =0 получим /1=а,/2, из (2.5) при ПбкСфт
определим /2 =—1кбо- Подставляя эти значения в (2.2) и полагая
^к=^кбо. находим:
/кбо=/кбо/(1 — сад£);	(2.6)
/эбо=/эбо/(1 —аа,-).	(2.7)
Подставив значения токов Ц и /2 из (2.4) и (2.5) в (2.1) —
(2.3), найдем зависимости /э (П6э, t76K), /к(^бэ, *Л>к), /Б (ПбЭ,
Убк), т. е. статические вольт-амперные характеристики транзи-
стора:
(2.10)
(1-в<)Л<Б0
1 — ащ
Уравнения Эберса — Молла (2.8) — (2.10) справедливы для
всех режимов работы транзистора и, несмотря на приближенность
отражения реальных соотношений в транзисторе, очень полезны
для анализа статических режимов. Наряду с этими уравнениями
целесообразно использовать соотношение
а^ЭБО==а<^КБО>	(2.11)
являющееся следствием принципа взаимности, который соблюда-
ется в полупроводниковых приборах в самом общем случае (см.
[3]).
Напряжения С/бэ и UeK (2.8) — (2.10) положительны, если р-п-
переход, к которому они приложены, смещен в прямом направле-
нии.
В любой схеме независимо от того, работает она в режиме
статическом или динамическом (переходном), транзистор в каж-
дый конкретный момент времени работает в одном из основных
режимов, перечисленных выше, поэтому целесообразно рассмот-
реть для каждого из этих режимов соответствующие эквивалент-
ные схемы и соотношения между токами и напряжениями в этих
эквивалентных схемах.
Нормальный активный режим. Так как в элементах
цифровых устройств транзистор наиболее часто включается по
схеме с общим эмиттером (ОЭ), то рассмотрим эту схему наибо-
лее подробно, указав также некоторые необходимые соотношения
для схем с общей базой (ОБ) и коллектором (ОК).
Несложными преобразованиями из уравнений Эберса — Молла
получим
/к=а1э~1 КБ0 [exp (U 6к/<рг) — 1].	(2.12)
Это соотношение определяет модель цепи коллектора в схеме
ОБ или выходную характеристику транзистора в схеме ОЭ, т. е.
1к=ник(>).
Так как в активном режиме коллекторный переход смещен в
обратном направлении, т. е. £7бк<0, а | £7бк| то. (2.12) можно
представить в виде
/к=а/э-|-/КБ0^а/э,	(2.13)
откуда следует, что в активном режиме цепь коллектора можно
заменить зависимым генератором тока ct/g+^KEo или а^э- если
допустимо пренебречь в какой-либо конкретной схеме током /КБ9
Выходная характеристика транзистора в схеме ОЭ — зависи-
мость тока коллектора /к от напряжения UK3 при постоянном то-
ке базы 1Б:
/к~ К;(К^Б + ^КБо)еХР(^кэ'^г) ~ а(^Б +^ЭБо)	(2 14)
а (1 — а/) — az (1 — а) ехр (С/кэ/^)
Поделив числитель и знаменатель этого выражения на
ехр (Пкэ/(рт), получим
/ __. Кг(К^Б + Л<Бр) ~ И(^Б +^ЭБо)/еКР(^кэ^Уг)	(2 15)
к	а (1 — а;)/ехр (U кэ/<рг) — az (1 — а)
Нормальный активный режим характеризуется условием [/кэ>
>0. Если выполняется неравенство	то из (2.15) следует,
что
-o)=₽4+d+₽) W	(2.16)
Это соотношение определяет модель цепи коллектора в схеме
ОЭ или выходную характеристику транзистора в этой схеме, т. е.
/к=/(^7кэ). Из него также следует, что в активном режиме цепь
коллектора можно представить зависимым генератором тока
р/Б + (1 + ₽)/кбо или ₽^б» если допустимо пренебречь в какой-ли-
бо конкретной схеме током (1 + Р)7кбо.
Отметим, что если /Б =0, то выходная характеристика транзи-
стора пересекает ось UK3 в точке (/кэ=0, однако при увеличении
/Б эта точка смещается вправо и уже при /Б^Ю/КБ0 все выход-
ные характеристики пересекают ось UK3 практически в одной точ-
ке, характеризующей остаточное напряжение на промежутке кол-
лектор— эмиттер, значение которого будет определено при рас-
смотрении насыщенного режима.
Выразим зависимость напряжения на переходе база — эмиттер
от тока базы для транзистора в схеме ОЭ. После несложных пре-
образований получим
^бэ = <?Г	К^Б~Ь(1	а1)^К”Ь^ЭБо)/^ЭБо]-	(2-17)
Так как для транзистора, работающего в активном режиме,
справедливо соотношение (2.16), то (2.17) можно записать в виде
Uf,3—Vr 1п{{7бП4"Р(1—«/)]-|-(1 —а/)(1 4~Р)Л<бо4~^эбо}/^эбо}- (2-18)
Проанализируем выражение (2.18). Из него видно, что вход-
ная характеристика транзистора в схеме ОЭ, работающего в ак-
тивном режиме, не проходит через начало координат. Найдем точ-
ки пересечения с осями координат. При (/бэ=0
I —	~п/)(1 + РИкбо О" р*)^кбо	(219)
Б	1+0(1—я,-)	1 — aa,- ’	'' '
т. е. из базы транзистора вытекает ток, приблизительно равный
обратному тепловому току коллекторного перехода.
При /Б =0
^бэ= <Рг 1п —-—в*)*1 -|~^/КБ0 +/ЭБО	1л А  ₽) .	(2.20)
'ЭБО	'	₽* '
При напряжениях Uf,3, меньших значений, определяемых (2.20),
ток /Б отрицателен, т. е. вытекает из базы, а при больших — поло-
жителен, т. е. втекает в базу.
Входное сопротивление транзистора в схеме ОЭ, работающего
в активном режиме, определим с учетом (2.18) как
D ____ ^бэ __„	1 +Р(1 —Я/)	?Т
вх-а----Г— — Yr-----‘.
^б М1 +₽(!-«/)] +(1 -<%)(! +0)/КБО +/ЭБ0 /Б
(2.21)
Выражение (2.18), несмотря на свою наглядность и простоту,
неприемлемо для практического использования по следующим
обстоятельствам. Во-первых, характеристика реального транзисто-
ра определяется не падениями напряжений на р-п-переходах, а
напряжениями, приложенными к внешним выводам электродов
транзистора. Эти напряжения складываются из падения напряже-
ний на переходах и объемных сопротивлениях. Падение напряже-
ний на электродах можно измерять непосредственно, поэтому как
при расчетах, так и при снятии характеристик транзистора удобно
иметь дело именно с этими напряжениями. Во-вторых, токи /КБ0,
/эбо Для кремниевых транзисторов крайне малы, трудно измеримы,
так как обратные токи переходов кремниевых транзисторов в зна-
чительной степени определяются токами утечки, канальными тока-
ми и токами рекомбинации-генерации, -учет которых необходим
(см. [3]).
Падение напряжения в объеме полупроводника можно учиты-
вать с помощью объемных сопротивлений. Для рассматриваемой
входной характеристики транзистора  в схеме ОЭ, работающего в
активном режиме, влияние объемного сопротивления базы г Б,
представляющего собой сопротивление полупроводникового мате-
риала базовой области и базового контакта току основных носите-
лей заряда, протекающему через вывод базы, наиболее существен-
но. Объемным сопротивлением эмиттера можно пренебречь, так
как область эмиттера всегда сильно легирована. В дальнейших
расчетах будем считать гБ постоянным и не зависящим от пара-
метров (напряжения и токов) транзистора и температуры. Влия-
ние этих факторов рассмотрено в [2].
Влияние токов утечки, канальных токов и токов рекомбинации-
генерации учитывается введением сомножителя т перед темпера-
турным потенциалом <рт во всех формулах, где он используется;
т. е. вместо <рт надо писать тхрТ- Для кремниевых транзистров
наиболее вероятные значения т лежат в пределах 1,2—2,0 (см.
[2, 3]).
Из (2.18) видно, что при /Б^>1О/кБо (при реальной .работе
транзистора в активном режиме) входную характеристику тран-
зистора можно заменить вольт-амперной характеристикой диода,
включенного в прямом направлении. Эта характеристика одно-
значно определяется током /*д через диод и соответствующим
прямым напряжением и*д на диоде, причем оба эти параметра
измерить просто. Их совокупность образует характерную точку на
вольт-амперной характеристике диода. Покажем это.
Пренебрегая единицей в уравнении
/д=/0[ехр(^/д/'Рг)— Ч-	(2.22)
выражающем вольт-амперную характерстику диода, и заменяя 1д
на 1*д и l/д на и*д, определим
/о = /д/ехр (/7д/<рг).	(2.23)
Подставляя (2.23) в (2.22) и не учитывая в последнем едини-
цу, получим
ид=ид^тЪ{1д11д),	(2.24)
где Ид и /д выражены через параметры характерной точки. При-
меним выражение (2.24) для определения характерной точки на
входной характеристике транзистора в схеме ОЭ, работающего в
активном режиме, с учетом объемного сопротивления базы гБ и
коэффициента ш перед <рт:
иъэ=гъ1ъ+и2э + т^ 1н(/Б//*Б),	(2.25)
где иъэ — напряжение между электродами (выводами транзисто-
ра) базы и эмиттера; £7бэ*— напряжение на переходе база—эмит-
тер, (расчетный параметр).
Чтобы описать входную характеристику транзистора в схеме
ОЭ, необходимо определить г б, П*6Э(7б .) и т. Ни один из этих
параметров не является классификационным, поэтому требуются
либо дополнительные измерения, либо справочные данные. Изме-
рив значения* (7БЭ при трех различных значениях тока /Б для
.транзистора, работающего в активном режиме, можно рассчитать
перечисленные параметры, решив систему алгебраических урав-
нений.
При практической реализации этого метода необходимо: во-
первых, выбирать токи /Б достаточно большими, чтобы составляю-
щая гБ/Б изменила напряжение (7БЭ на величину, которую можно
было бы точно измерить; во-вторых, токи базы не должны быть
слишком большими, так как в активном режиме при большом ко-
эффициенте усиления р токи коллектора могут превысить значения
/к доп-
Приняв одно из значений тока базы, например /Б1, за 7б , мож-
но записать:
^БЭ1 = Г Б1 + ^бэ; и БЭ2:=Г Б^ Б2	Т^Тт 1п Б2/^Б1)!
^БЭЗ = ГБ^БЗ_Ь^бэ-|- ГП<рг 1п(/БЗ// Б1).	(2.26)
Решив эту систему, определим числовые значения гБ, и*бэ (при
выбранном I б ) и т.
Пример 2.1. Для кремниевого транзистора измерены 17бэ1 =0,8 В при
7б1 =1,0 мА; U Бэ2 =0,756 В при I б2=0,7 мА; U бэз =0,723 В при I бз =
=0,5 мА и принято, что /Б =7б1 = 1,0 мА. Тогда получим следующие значения
параметров: гБ = 100 Ом; U^3 =0,7 В; /п=1,5.
Ниже в ряде случаев при качественном анализе будем пренебрегать сопро-
тивлением г Б в (225), тогда U бэ « Уба.
Из сказанного следует, что эквивалентная схема цепи базы
транзистора в схеме ОЭ, работающего в активном нормальном ре-
Рис. 2.3. Эквивалентные схемы биполярного транзистора п-р-п-типа
в схеме ОЭ:
а — в активном режиме; б, в — в режиме насыщения; г — в режиме отсечки
жиме, представляет собой последовательно включенный резистор
гв и эквивалентный диод, заменяющий переход база — эмиттер, а
эквивалентная схема цепи коллектора — генератор тока р/Б (при
р/Б» (1 + р)/кБо) или генератор тока 0/Б + (1 + ₽)/кбо (при соиз-
меримых величинах р/Б и (1 + ₽)/кбо) (рис. 2.3, а). Напомним, что
конечное динамическое сопротивление в цепи коллектора, связан-
ное с эффектом модуляции толщины базы, составляет величины
порядка мегаом и поэтому ниже не учитывается в эквивалентных
схемах, так как реальные внешние сопротивления, подключаемые к
коллектору транзистора, во всех схемах имеют величины порядка
килоом.
Пример 2.2. Определить параметры транзисторов гБ, 17бэ* и т. Если нет воз-
можности определить экспериментально параметры гБ, {/бэ* и т, то при расчетах
можно принять гб=50—100 Ом, т= 1,24-1,5, а £/бэ определить из входной ха-
рактеристики транзистора, приводимой в справочнике, но при значениях /Б* не
более 0,1 мА, или рассчитать гБ, £/бз*, задавшись значениями £/бз и /Б на вход-
ной характеристике. В качестве входной характеристики нужно брать характе-
ристику при t/кэ =5 В; 10В (или другом значении, указанном в справочнике),
но ии в коем случае не при U кэ =0. Например, для транзистора КТ603Б, при-
няв т=1,2, по выходной характеристике при U кэ ==10 В получаем: U бэ1 —
=0,77 В, /Б1=1 мА; J7 бэ2 =0,9 В, /б2=2 мА. Вычисления по (2.26) дают
гб=108 Ом; 17бэ*=0,67 В при IБ' = 1 мА.
Рассмотрим выбор коэффициента р в эквивалентной схеме цепи
коллектора. Разрабатываемая схема цифрового элемента должна
быть работоспособна в наихудших условиях, поэтому для расчетов,
обеспечивающих работоспособность элемента, необходимо брать
значение pmin, а при анализе статических характеристик и переход-
ных процессов конкретной схемы — конкретное значение р. Так как
значения р имеют значительный разброс от транзистора к транзис-
тору и зависят от тока эмиттера, то анализ и расчет затруднитель-
ны. Однако хорошие результаты получаются при выборе типового
значения р в предположении, что оно не зависит от тока эмиттера.
Отметим, что в нормальном активном режиме /к~₽/б и ^б~
«(1 + ₽)/Б, поэтому справедливы следующие соотношения:
^6э =
U бэ -J- wpr In (/g// б);
^7бэ mcpy In (/к)>
^бэ + т<рг1п(/э//э).
Режим насыщения. В режиме насыщения оба перехода
транзистора смещены в прямом направлении. Внешним проявлени-
ем режима насыщения в схеме ОЭ является неизменяемость тока
коллектора при изменении тока базы транзистора. В режиме насы-
щения ток коллектора определяется внешними компонентами схе-
мы, Для транзистора, работающего в схеме ОЭ, в режиме насыще-
ния важно знать его входную характеристику и зависимость
напряжения на промежутке коллектор—эмиттер от токов коллек-
тора и базы.
То обстоятельство, что внешним проявлением режима насыще-
ния является постоянство тока коллектора, позволяет выразить
критерий насыщения не через потенциалы на переходах, а через
токи коллектора и базы. До входа,.в режим насыщения транзистор
работает в активном режиме, для которого справедливо соотноше-
ние (2.16). Пренебрегая в нем составляющей (1+'{J)7keo, можно
записать
/Б=М-	(2.27)
На границе насыщения выполняется соотношение
Азнас^^Кнас/Р*	(2.28)
При увеличении тока базы ток /к нас остается постоянным, а
увеличение тока базы учитывается введением коэффициента насы-
щения транзистора /(нас, определяемого как отношение фактиче-
ского тока базы в режиме насыщения к току базы на гранце насы-
щения. Тогда критерием насыщения будет либо неравенство
Л>>Л<нас/₽,	(2.29)
либо равенство
Aj ^-"насАснас/Р-	(2.30)
Входная характеристика транзистора в схеме ОЭ, работающе-
го в режиме насыщения, описывается уравнением (2.17), в котором
/к=const.
Входное сопротивление транзистора в схеме ОЭ, работающего в
режиме насыщения, определится из (2.17) как
аи6э___________	1	_	1
/?вх.нас- а1ъ -VT /Б+(1_аг)7к+7ЭБ0 Тт /Б+(1-а)/к
(2.31)
Сопротивление 7?вх.Нас «идеального» транзистора в р раз меньше
сопротивления 7?вх.а, определяемого выражением (2.21), и состав-
ляет единицы ом. Следовательно, с учетом объемного сопротивле-
ния базы и коэффициента т цепь базы -представляет последова-
тельно включенный резистор гБ и источник ЭДС (рис. 2.3, б), ве-
личина которого определяется соотношением
U бэ-иас=: £7бэ + т<рт 1п(/Бнас//Б).	(2.32)
Определим напряжение на промежутке коллектор—эмиттер.
Из уравнений Эберса—Молла следует, что
Нб +0 ~	+ ^эбо] ^КБО
(2.33)
m<prln
[^Б-О-^^к+^ЭБО
Учитывая соотношение (2.11) и пренебрегая слагаемыми /ЭБ0
и /кбо, запишем
,т I «Иб+О-^^к]
UK9=ту? In —
щ [а/ — (1 — а) / ]
(2.34)
При /к=0 остаточное напряжение
кэ-ост2^ туТ 1п(1/а;).	(2.35)
Это соотношение используется для экспериментального опреде-
ления инверсного коэффициента передачи тока эмиттера.
Пример 2.3. Напряжение VKa. ост для интегрального транзистора, являюще-
гося дрейфовым и имеющего «4=0,14-0,2 (см. [4]), равно 60—40 мВ.
Для диффузионного транзистора при «4 = 0,34-0,7 получим (7ка ост=304-
4-10 мВ.
Наличие остаточного напряжения на промежутке коллектор —
эмиттер — важнейшая особенность биполярных транзисторов.
Для определения крутизны кривой /к=/(^кЭ) при заданном
токе базы найдем динамическое сопротивление гкэ промежутка
коллектор—эмиттер при /к=0,5 р/Б „ас.’
г кэ=йи^й1к~4тчт1\1 Бнас(1 +&444]^	<&[-/(/БвасР),	(2.36)
где /Б нас — реальный ток базы насыщенного транзистора, а не на
границе насыщения.
Последнее .приближение в (2.36) справедливо только для интег-
ральных (дрейфовых) транзисторов; для диффузионных транзисто-
ров необходимо использовдть первое приближение в (2.36).
Для упрощения анализа схем с насыщенными транзисторами
принимают, что гкэ • вычисленное по (2.36), постоянно и не зависит
от тока коллектора. В этом случае в качестве остаточного напря-
жения 17кэ на промежутке коллектор—эмиттер берут значение этого
напряжения, отсеченное касательной к кривой 7к=/(£4э) от оси
[7КЭ в точке /к = 0,5 0/Б нас, при токе базы, равном реально дейст-
вующему току /Бнас. В этом случае (см. [4])
Очевидно, что 1/'кэ.ост, вычисленное по (2.37), всегда больше,
чем t/кэ.ост, вычисленное по (2.35).
Учитывая объемные сопротивления базы и коллектора, а также
то, что падение напряжения на объемном сопротивлении базы вхо-
дит в выражение для UKg с разными знакам в 1/бэ и UK&, т. е.
компенсируется, можно представить эквивалентную схему цепи
коллектора насыщенного транзистора как последовательное вклю-
чение источника ЭДС, равного U'K3.oct, сопротивления гКэ » вычис-
ленного по (2.36) и не зависимого от токов объемного сопротивле-
ния гк (рис. 2.3, б).
Типовое значение гк для интегральных транзисторов, используемых в схемах
.цифровых элементов,, равно 5—10 Ом. Данная эквивалентная схема цепи коллек-
тора насыщенного транзистора четко отражает тот факт, что t/кэ пас увеличи-
вается при увеличении /к и уменьшается при увеличении /Б.
В ряде случаев при ориентировочных расчетах можно заменить цепь базы
насыщенного транзистора источником ЭДС U бэ нас = +0,7 В н цепь коллек-
тора--ИСТОЧНИКОМ ЭДС б кЭнас = + (0,1+0,3) В.
Режим отсечки. При работе в этом режиме оба перехода
транзистора смещены в обратном направлении. Если потенциалы
на переходах транзистора по модулю значительно превышают тем-
пературный потенциал <рг, то из (2.8) — (2.11), пренебрегая экспо-
нентами, получим:
/э = —/эбо *7 ----/кбо» т е. /э~0,	(2.38)
I — aaz
1к— Лево  ‘~ /кбо5	(2.39)
1 — ИИ;
д;_
1 — аа/
Таким образом, в режиме отсечки цепи базы и коллектора пред-
ставляют собой генераторы тока /КБо, причем ток втекает в кол-
лектор и вытекает из базы, а ток эмиттера равен нулю (рис. 2.3, г).
Границей режима отсечки является обратное напряжение на пере-
ходе база—эмиттер, при котором 'э -0. Это напряжение обознача-
ют t/OTC и называют напряжением Отсечки. Из (2.8) следует
^отс==— mwr 1п(1Ц-р).	(2.41)
Режим отсечки\АктиВньш 'режим при малых токах
Рис. 2.4. Графики зависимости 7ц> Гэ и
ГБ от П’бэ при обратном смещении кол-
лекторного перехода
При напряжениях U БЭ С
-<[/отс транзистор работает в
режиме отсечки, а при напря-
жениях ^БЭ^->^отс в актив-
ном режиме при малых токах,
поэтому принципиально непра-
вильно вводить понятие «на-
пряжение отсечки» на прямой
ветви вольт-амперной харак-
теристики базоэмиттерного пе-
рехода. При анализе' статиче-
ского режима схем цифровых
элементов нужно четко пред-
ставлять себе характер зави-
симостей токов коллектора,
эмиттера и базы от напряже-
ния на эмиттерном переходе
вблизи t/отс при обратном сме-
щении коллекторного перехо-
да. Эти зависимости приведе-
ны на рис. 2.4. Кривые на ри-
сунке отражают качественные
изменения токов, так как по-
строены без соблюдения ре-
альных соотношений между
токами.
Инверсный активный
режим. При работе в этом режиме коллекторный переход сме-'
щен в прямом направлении, а эмиттерный — в обратном.
Входная характеристика в инверсномактивном режиме — зави-
симость тока базы от напряжения на переходе база — коллектор
при заданном напряжении эмиттера.	,
Выходная характеристика в инверсном активном режиме — за-
висимость тока эмиттера /э от напряжения на промежутке эмит-
тер — коллектор (7ЭК при заданном токе базы.
Инверсный режим работы транзистора имеет место в ТТЛ-эле-
ментах и будет рассмотрен при анализе последних в § 3.1.
Пример 2.4. На рис. 2.5, б приведены выходные характеристики транзистора
в схеме ОЭ при двух значениях тока, базы, двух способах задания тока базы —
от идеального генератора тока (7? г =оо) и от генератора с конечным выходным
сопротивлением 7? г, с учетом и без учета паразитного диода коллектор-подлож-
ка. Считается, что подложка заземлена (в общем случае опа подключается к
точке с наименьшим потенциалом). При построении характеристик учитывается
объемное сопротивление тела коллектора. Для удобства построения графиков
принято: р= 10; р,=О,25; гк=50 Ом; Др =1 кОм.
Проанализируем выходные характеристики. Прежде всего, воспользовавшись
Эквивалентной схемой цепи базы (см, рис, 2;2, о), определим напряжение U
Рис. 2.5. Выходные характеристики траизисто-
для транзистора, работающе-
го в активном режиме на гра-
нице насыщения для токов
7б1 и ?Б2=
иъэг = гъ1Ъ1+иГбэ+гп?т1пХ
х('Б1/'б) = о.73В;
^БЭ2 ~ ГБ^Б2 + ^бэ + тг?т 1пХ
X (/Б2/'б) = 0.92 В.
Теоретической грани-
цей нормального активно-
го режима и режима на-
сыщения транзистора яв-
ляется условие I) КБ = 0,
ИЛИ V БЭ — икэ . Этому
условию удовлетворяют
точки Дх и А2 на рис. 2.5,
б. Как видно из рисунка,
на теоретической границе
,	' режима насыщения тран-
ра п-р-п-типа при Zg =1 мА, U6a =0,7 В, ЗИСТОр фактически рабо-
гБ = 100 Ом, т<рт = 1,2-25 мВ:	тает в активНом режиме
с —схема измерения; б - характеристики	и вхОДИТ в режим насы.
щения при UKE, равном
0,1—0,2 В. В связи с этим вводят понятие технической границы
насыщения:
£7Б —£7К—0,5-ь0,6 В.
(2.42)
В активном режиме ток коллектора зависит от тока базы и ко-
эффициента р и не зависит от внешних компонентов цепи коллек-
тора.
В диапазоне напряжений UK3 от 0,1—0,2 В до t/кэост транзис-
тор работает в режиме насыщения. В этом случае ток коллектора
в реальной схеме определяется фактически только внешними компо-
нентами цепи коллектора транзистора.
При t/кэост <Пкэ транзистор работает в инверсном режиме и
уже при t/кэ^О выполняется соотношение /к= (1 + ₽»)/Б > что сле-
дует из (2.15) при икэ<^.тц>т.
Направление тока коллектора меняется на противоположное
при том же направлении тока базы. Если ток базы задается от иде-
ального генератора тока и отсутствует паразитный диод Дкп» т0
ток коллектора не меняется при изменении t/кэ • Если ток базы за-
дается от генератора с конечным сопротивлением Rr, то ток кол-
лектора при отсутствии диода Дкп изменяестся по закону
/к ~ (1+₽/) /Б ~ (1 +₽/) к^г -	- £/кэт
(2.43)
Наличие диода Дкп приводит к резкому возрастанию тока кол-
лектора при 1/Кэ <—0,5 В, так как через него цепь коллектора за-
мыкается на землю.
Выходные характеристики транзистора используются при по-
строении выходных характеристик элементов цифровых устройств.
Влияние температуры на статические характеристики транзис-
торов. Изменение температуры в разной степени виияет на все па-
раметры транзистора (см. [2]), однако определяющее влияние на
статические характеристики имеет Изменение от температуры токов
/КБ0, /ЭБо. температурного потенциала <рт и коэффициента усиления
р. Среди перечисленных параметров токи /кбо и 1эё0 наиболее
сильно зависят от температуры:
/кбо(ГС)=/Кб0(200С).2<^с-2о»с)д* .	(2.44)
/эбо^°С)=/Эбо(200С).2(^с-2о-С)//* ,	(2.45)
где t* — температура удвоения — разность температур, при кото-
рой обратные тепловые токи удваиваются (при расчетах часто
пользуются величиной /* = 10°С, хотя фактические изменения токов
в этом случае занижаются).
Увеличение /кбо с повышением температуры приводит к смеще-
нию выходных характеристик транзистора, работающего в схеме
ОЭ, в активном режиме и к существенному изменению токов базы
и коллектора при работе транзистора в режиме отсечки. Если сме-
щением выходных характеристик в большинстве случаев можно
пренебречь, то изменение тока базы транзистора, работающего в
режиме отсечки, всегда надо учитывать, так как при больших зна-
чениях номиналов резисторов в цепи базы при увеличении темпера-
туры транзистор может перейти из режима насыщения в активный
режим и тем самым существенно изменить работу схемы.
При работе транзистора в активном режиме и режиме насыще-
ния, изменения тока IЭбо> а также температурного потенциала <рг
в зависимости от температуры приводят к изменению напряжения
на переходе база — эмиттер при постоянном токе базы. Оценим ко-
личественно это изменение.
Из (2.18), пренебрегая составляющей (1—си) (1 + ₽)/кбо+'эбо
и учитывая коэффициент m и то, что при изменении температуры
на °C абсолютная температура меняется не очень сильно, <рт~
~const, р = const (так как учет температурной зависимости 0 дает
приращение ДПБЭ порядка 20 мВ при изменении температуры на
140—160°С), можно записать
^бэ1=т<?т In {/Б [1	— а/)]/'эво (/)}-	(2.46)
При увеличении температуры на величину, равную температуре
Удвоения, напряжение на эмиттерном переходе при /Б—-const изме-
нится и станет равным
/Б[1 +Р(1-аг)]
^692 = ^1^10
'эбо
(2-47)
Приращение напряжения Д[/БЭ на эмиттерном переходе при из-
менении температуры на /*°С составит
Д£/БЭ=£/БЭ2 —С/БЭ1=/Пфг1п /эБ° Y ,- — = отут 0,5.	(2.48)
'эБо1'+г*)
Приняв т=1,2, /* = 10°С и обозначив температурный коэффици-
ент напряжения U БЭ через S БЭ, получим
£БЭ=Д(7БЭ//*=-лг<РгО,693//*^-2,1 мВ/°С.	(2.49)
Экспериментально измеренные значения температурного коэф-
фициента SE3 лежат в диапазоне —(1,8—2,2) мВ/°С. Знак минус в
(2.49) говорит о том, что напряжение (7БЭ уменьшается с увеличе-
нием температуры.
При ориентировочных расчетах в диапазоне температур от —10 до +50°C
изменение напряжения и^э (мВ) можно оценить по формуле
Д1/бэ = -2-ДД	(2.50)
При изменении температур в более широком диапазоне (например, от —60
до +125 °C) необходимо учитывать зависимость <рг от t:
<?г = 7/11 600 = (273 +О/11 600 = 23,5+0,086/ мВ.	(2.51)
Приняв при t = +20 °C Se3=—2,0 мВ/°С, из (2.49) и (2.51) получим
ХБЭ = -(1,88 + 0,0069/) мВ/°С.	(2.52)
Изменение U Бэ определим как
л£Лбэ=Г 5бэЛ = -(1,88(О-О)+0,0034[(О)2-(0)21).	(2.53)
G
Сравним напряжение Д6/Бэ при изменении температуры от +20 до +.125°C,
найденные по ('2.50) и (2.53), т. е.
Д<7М = -2-105 = — 210 мВ; ДСТ— = —250 мВ.
Результаты сравнения позволяют сделать вывод, что приближенная формула
(2.50) дает заниженные данные при увеличении температуры и завышенные при
уменьшении температуры от значения комнатной температуры.
При изменении температуры меняются напряжение отсечки С/Отс
и напряжение 1УБЭ, при котором ток базы равен нулю. Эти измене-
ния играют незначительную роль при работе схем и при необходи-
мости легко учитываются (см. [2, 4]).
Что касается . напряжения Йкэнас, то оно, будучи разностью
напряжений на переходах, зависит от температуры слабее. В [2]
показано, что температурный коэффициент напряжения (7КЭ на
порядок меньше температурного коэффициента напряжения UE3.
Б22 ИСПОЛЬЗОВАНИЕ СТАТИЧЕСКИХ ПАРАМЕТРОВ И ХАРАКТЕРИСТИК
БИПОЛЯРНОГО ТРАНЗИСТОРА ПРИ АНАЛИЗЕ СТАТИЧЕСКИХ
ХАРАКТЕРИСТИК ТРАНЗИСТОРНОГО КЛЮЧА
Рассмотрим статические характеристики транзисторного ключа
с общим эмиттером, являющегося основой всех насыщенных ин-
тегральных схем на биполярных транзисторах. Транзисторный
ключ в общем случае состоит из транзистора Т, базового сопротив-
ления обеспечивающего режим управления по току, сопротивле-
ния коллектора Дк и нагрузки Рн (рис. 2.6, а). Иногда нагрузку
Рис. 2.6. Варианты подключения нагрузки к транзисторному
ключу
подключают между коллектором и источником питания (рис.
2.6, б) или параллельно сопротивлению коллектора (рис. 2.6, в).
При анализе конкретных схем следует помнить, что в общем слу-
чае нагрузка будет комплексной и нелинейной.
Рассмотрим статические характеристики для схемы, изобра-
женной на рис. 2.6, а, считая, что нагрузкой ключа является ли-
нейное сопротивление.
Любая схема ключа характеризуется тремя состояниями: за-
крытым, переключения, открытым. Для идеального ключа, напри-
мер релейных контактов, эти состояния однозначно определяются
для любого вида нагрузки. Для транзисторного ключа закрытое и
открытое состояния определяются характером нагрузки и способом
ее подключения к транзисторному ключу. Например, если нагруз-
кой транзисторного ключа является обмотка реле, то он считается
открытым, когда реле сработает, и закрытым, когда реле отпустит;
если нагрузкой является лампа накаливания, то транзисторный
ключ считается открытым, когда лампочка светит, и закрытым, ког-
да лампочка не светит. В обоих случаях оба состояния могут быть
обеспечены для широкого диапазона токов коллектора транзистора.
Если принять, что в открытом состоянии ключа на нагрузке дейст-
вует высокое напряхгение, а в закрытом — низкое, то для схемы,
Показанной на рис. 2.6, а, в открытом состоянии транзисторного
ключа сам транзистор закрыт, а для схемы, представленной на
рис. 2.6, в, в открытом состоянии транзисторного ключа сам тран-
зистор открыт. Положение транзисторного ключа между открытым
и закрытым состояниями называется состоянием переключения или
активной зоной ключа.
Сказанное позволяет подчеркнуть, что закрытое и открытое со-
стояния, а также ширина активной зоны ключа определяются ха-
рактером нагрузки, способом ее подключения к транзисторному
ключу и должны быть строго определены в каждом конкретном
случае.
Рис. 2.7. Основные способы запирания транзистора в ключе по схеме ОЭ:
а — режим отсечки; б — U в 0; в — сопротивление в цепи базы; г — /g = 0, & ~ актив’
ный режим при малых токах
Например, для схемы, показанной на рис. 2.6, б, в интегральной
схемотехнике принято считать, что транзистор закрыт, если через
него протекает ток, равный (0,14-0,03)/к нас, и уже открыт, если
через него протекает ток, равный (0,994-0,97) /к нас. Это связано с
тем, что в отличие от схем на дискретных компонентах в большинст-
ве типов интегральных логических схем не используют специаль-
ных источников питания для запирания транзисторов. Поэтому за-
крытое состояние транзистора, как правило, соответствует активно-
му режиму при малых токах коллектора.
Основные способы запирания транзистора для схемы, представ-
ленной рис. 2.6, б, приведены на рис. 2.7, а—д. Способы, представ-
ленные на рис. 2.7, в, д, являются основными в интегральной схе-
мотехнике.
Определим закрытое и открытое состояния в ширину активной
зоны ключа для схемы, показанной на рис. 2.6, а, проведя качест-
венный анализ этой схемы и применяя терминологию, принятую для
логических элементов, так как транзисторный ключ выполняет ло-
гическую операцию НЕ.
При закрытом транзисторе, пренебрегая его током коллектора,
можно записать, что П1Еых=П1 = П1Ш/?н/(7?к+#н).
При открытом транзисторе С/°ЕыХ=С7° = 77к нас.
Логический перепад на выходе Д(7Л = П1—(7°.
Будем считать ключ открытым (транзистор закрытым), когда
напряжение на выходе лежит в пределах	—0,03Д(7л,
и ключ — закрытым (транзистор открытым), когда напряжение на
выходе лежит в пределах П0^77ЕыХ^77°+0,03Д17л.
Ширину активной зоны ключа определим как диапазон выход-
ного напряжения в пределах от (U1—0ДА£7л) до (С7° + О,1А(7Л).
Для построения статических характеристик используют метод
характерных точек, сущность которого заключается в том, что на
каждой статической характеристике выделяются точки, определя-
ющие принципиальные изменения схемы (например, смену режима
работы транзистора, изменение характера нелинейной нагрузки),
границы открытого и закрытого состояний ключа, точки с единич-
ным дифференциальным коэффициентом передачи, границы актив-
ной зоны ключа, границы режима насыщения транзистора и т. п„ а
также промежуточные точки, уточняющие характер статистических
характеристик на каком-либо участке.
Рис. 2.8. Транзисторный ключ с нагрузкой:
а — исходная схема; б — эквивалентная схема
Передаточная ^Вых=/2(^вх) и входная /вх=А(^вх) характе-
ристики. На рис. 2.8, а объемные сопротивления гЕ и гк изобра-
жены как внешние сопротивления «идеального» транзистора и
обозначены токи и напряжения, используемые при расчете. Сопро-
тивление гк будет учитываться только при работе транзистора в
режиме насыщения.
Для точки К. схемы (рис: 2.8, а), используя теорему об узловом
напряжении и учитывая, что /вых=^вых/#п, можно записать
^вь,х=(ЦЛ- /к -	1//?к),	(2.54)
откуда после несложных преобразований следует, что
U —	[ __ Р ___р f	/п
вых   — ------	— ^экв Г<экв/К,	{£.30 )
где Еакв = ПипЕв/^к+^н) = 3,65 В; 7?экв = RkRb/(Rk+RJ =
кОм.
Такйм образом, при анализе передаточной характеристики схе-
му (представленную на рис. 2.8, а) можно заменить более простой
схемой, изображенной на рис. 2.8, б.
Пример 2.5. Проанализируем статические характеристики схемы (рис. 2.6, а)
для следующих конкретных значений компонентов схем: Т?Б=10 кОм,
= 1 кОм, /?н=2,7 кОм, 1/ип=5 В, параметры транзистора: а=0,98, ₽=50, а,==
=0,2, ₽г=0,25, гв= 100 Ом, гк=10 Ом, /Б =0,1 мА, U Б*э =0,65 В, /шрт=
=30 мВ. Параметры транзистора, отсутствующие в справочниках, определяются
экспериментально по методике, описанной в § 2,1.
Несмотря на приближенные значения исходных данных, резуль-
таты расчета будем приводить с тремя значащими цифрами, что-
бы сохранить и выявить принципиальный характер выходной и
входной характеристик.
Передаточную характеристику будем строить по следующим
характерным точкам: Д1, А0—точки с единичным дифференци-
альным коэффициентом передачи соответственно при высоком и
низком уровнях выходного напряжения; В — граница закрытого
состояния транзистора, когда С7Вых=П1—0,03 ДЙЛ; Da1, Da° — гра-
ницы активной зоны ключа; Е— точка, в которой 1/Вых=^1—5ДЙЛ;
F— граница насыщения транзистора; G — точка, в которой тран-
зистор работает с коэффициентом насыщения Анас=2.
Пример 2.5 (продолжение). Ток коллектора насыщенного транзистора опре-
делим при Д±ас =2, используя модель, представленную на рис. 2.3, б.
По (2.37) определим 1/кэ ост:=0,.1 В.
Ток базы при Диас = 2 найдем по приближенному соотношению
Z ==Анас/ =2(£	— Uu )/6/? „ «0,184 мА, Б	>нис Б нас	' экв	Кнас/,г 'экв	’	’	(2.56)
где в первом приближении Пкэнас~0,3 В. По (2.36) определим гкэ =13 Ом. Тогда ZКнас = (^экв ~ UКэ-'ст)/(^экв + гк + гкэ) = 4-72 мА;	(2.57)
^° = Л<нас(Гк+П<э)+^КЭос^0.21 В; ui = £экв = з,б5 в дг/л = п —г/о = з,44 в.	(2.58)
Определим координаты точки Л г1. Из рис. 2.8, б ^ЭКВ	^ЭКВ^Ю	(2.59)
откуда /к= (Еэкв—ПЕЫХ)/^ЭКЕ. Учитывая, что /Б=/к/₽, имеем
/б = (£’Экв-^вЫХ)/(^экв).	(2.60)
Выразим ток базы через параметры цепи базы, учитывая (2.25):
г __	^бэ	т<рт 1п(?б//б)
1 б — т—;------—-----------;--------------
(2.61)
'б Б	'б ' б
Подставляя (2.60) в правую часть (2.61) и приравнивая правые
части (2.60) и (2.61), получим
Еэкв^вых = (п _	_ т,^т 1п
вых
	А 1
	i + ГБ
(2.62)
Продифференцируем (2.62) по UBX:
JKz 3±£в.= 1+от(рг. _^к<1	-----L__.	(2.бз)
dUBi РДэкв	А<в б^В.ЛХ ^^ВХ Р^ЭКВ^Е
По определению, в точке А1 производная д.иЪЪ1^/(1ив^=—1, где
знак минус говорит о том, что при увеличении напряжения £7ВХ на-
пряжение С/вьгх уменьшается.
Пример 2.5 (продолжение). С учетом того, что dUBu->JdUBx = —1, из (2.63)
определим:
и 1 = Еэка ^APAkb/IPAkb (^?Б “I- Гб)1 “3,608 В; ВЫХА^	(2.64)
/КА! = т?г₽/[₽Акв — (КБ + ДБ)] = 57 мкА;	(2.65)
/ 1 = /1.,1/^иМ^»^(/?б+гб)1=1’14 мкА; БА!	КА2/	(2.66)
ивхА1 ='БА1(А +'Е) +£/бэ +«?г1п ('ба^б) =0.528 В.	(2.67)
Следовательно, координаты характерной точки	А1 таковы:
[7вых=3,608 В, (/вх=0,528 В.
Координаты характерных точек В, Dal, Da°, Е и F определяют-
ся аналогично, так как во всех этих точках транзистор работает в
активном режиме (в точке F — на границе активного режима). Для
определения координат i-й характерной точки необходимо выпол-
нить расчеты в такой последовательности:
1)	задать числовое значение (ЛыхГ,
2)	вычислить ток коллектора:
Лп = (£Э1ге —^вых<)/^экв‘.	(2.68)
3)	вычислить ток базы:
(2-69)
4)	вычислить входное напряжение:
^Bxf— IEi (^?Б ~ЬГб)_Ь^6э-|-TtVfr (^Б</^б).	(2.70)
Результаты расчетов сведены в табл. 2.1.
Пример 2.5 (продолжение). Значение Двых для точки F получается зани-
женным, так как уровень Vй был рассчитан для Двас=2, а в точке F— для
Лнас = 1. При дальнейшем повышении входного напряжения Uc>a на переходе
база — эмиттер «идеального» транзистора остается «постоянным» и равным
ибэ. нас=ибэ‘ + /И<₽т1п (/внас^Б^0.648 в. поэтому для входной характе-
ристики в режиме насыщения
увх = /Б = (tZBx - ^бэ.нас)/(ЯБ +	(2.71)
Для точки U имеем Двых =	= 0,21 В; (УЕХ=2/Бнас(ДБ + гБ) +
+ ^бэ. вас = 2,548 В,
Определим координаты точки А0. Обратимся к уравнению
(2.34). Выразим в этом уравнении точки /Б и /к через параметры
внешних цепей, учитывая, что координаты точки Л!0 должны опре-
делиться в режиме насыщения транзистора:
•^Б = (^вх'—^бэ.нас)/(/?Б-ЬгБ)?	(2.72)
^—(^экв-^кэ)/^;	(2.73)
U —т(р 1П а ~ ^6э-нас)/(/?Б + Ге) 1 ~~ (£зкв ~	I
КЭ  Г [а(^вх-^бэ.наС)/(/?Б + гБ)-(1-а)(Еэкв-б/кэ)//?экв]'1"
,	£экв
+гк------------(2.74)
х<экв
Таблица 2.1
Характерная точка	Параметры			
	Пвых- в	f , мА	Zg, .мкА	f/BI, в
в	3,553	0,141	2,82	0,572
Dd	3,306	0,472	9,30	0,674
Е	1,930	2,360	47,0	.1,100
	0,554	4,24	85,0	1,503
F	0,21	4,72	94,0	1,598
В (2.74) учитывается тот факт, что напряжение (7кэ зависит от
тока базы /Б или, что то же самое, от коэффициента насыщения
транзистора Кнас. Продифференцировав выражение (2.74) по J7Bx и
заменив dUa3/dU^ на —1, можно найти значение (7ВХ для точки
А0. К сожалению, получаемое выражение настолько громоздко, что
его неудобно использовать в инженерных расчетах. Однако в ре-
жиме насыщения ток коллектора изменяется незначительно, по-
этому (2.74) можно упростить:
ГТ ___— ^бэ.нас)/^+ГБ)+(! — а/) ^Бнас] ! r f
UK3 — Mfr in -——-------—----—-—   —---------— ---— -f-FKJ к нас.
«i [a (Uвх — ^бэ.нас)/(/?Б + '"в) — (1 — “Нк нас]
(2.75)
Опуская промежуточные выводы, из (2.75) получим
(A±)2+'"‘frto-W’ <2-76)
где a= — UG
э.нас + (1—а,-)/к нас (^б4"гБ ) к> Ь— —Пбэ.нас 7кнас X
X (^б + гБ )/₽
Пример 2.5 (продолжение). При подстановке числовых значений в (2.76) по-
лучим ^вхА0=*>®1 В- Учитывая, что в (2.76) т<рт(а — b) <g[(a— 6)/2]г, его
можно упростить, тогда
~~b = ^бэ.нас + ^КнасА^В + Гб)’	i277^
a — передаточная; б — входная
откуда следует вывод, что ко-
лодинаты точки Ai° прибли-
зительно совпадают с коорди-
натами точки F. Действитель-
но расчеты по (2.77) дают
^вхАд = 1,602 В, a Ubxf—
__ 1 598 В. Передаточная и
входная характеристики, по-
строенные по расчетным дан-
ным приведены соответствен-
но на рис. 2.9, а, б. На этом
же рисунке даны графики за-
висимости £7бэ «идеального»
транзистора и Без реального
транзистора от входного на-
пряжения.
Если сопротивление гЕ в
реальной схеме меньше допус-
ка на резистор Re. то во всех
приведенных выше формулах
допустимо вместо R б + г б. пи-
сать Re . т. е. сопротивлением
гб можно пренебречь.
Входная характеристика
используется для определения
входных токов и напряжений
при любом виде источника уп-
равляющего сигнала с исполь-
зованием графического метода.
Например, если £г=0,2 В,
Rr=0, то 7вх*«0, Пвх—0,2 В,
транзистор закрыт, если Ер =
=2,5 В, =3,9 кОм, то
Л>х=132 мкА, С7вх=1,98 В, транзистор насыщен при £Нас=1,4; если Ег —
=2,5 В, Rr =20 кОм, то 7ВХ=62 мкА, <7Вх=1,26 В, транзистор работает в
активном режиме. Пользуясь графическим решением, нетрудно выбрать пара-
метры генератора, обеспечивающие необходимые условия работы ключа. Кро-
ме того, входная характеристика используется при анализе переходных про-
цессов в длинных линиях связи по методу Бержерона (см. § 10.3).
Учитывая вышеизложенное, самостоятельно проанализируйте
характер изменения передаточной и входной характеристик при из-
менении нагрузки и места ее подключения, а также при изменении
температуры. При анализе необходимо помнить, что входная и пе-
редаточная характеристики строятся при подключенной нагрузке.
Выходная характеристика 1вых-----fs (^вых). Так как транзистор-
ный ключ может находиться в закрытом или открытом состоянии,
то выходная характеристика строится для этих двух состояний.
Пример 2.6. Для исходных данных примера 2.5 будем считать, что транзи-
стор закрыт источником £г=0,2 В., Rr =0 и транзистор открыт источником,
обеспечивающим £Пас = 1,4 (например, £г=2,5 В, Rj-=3,9 кОм).
Необходимо помнить, что выходные характеристики строятся
при отключенной нагрузке, так как выходной ток и есть ток на-
грузки.
Рис. 2.10. Эквивалентные схемы транзисторного ключа:
а транзистор закрыт; б, е — транзистор в инверсном активном режиме; в, ок— схемы б,
£ с учетом диода коллектор — подложка; г—транзистор в нормальном активном режиме;
О транзистор в режиме насыщения; з — выходные характеристики транзисторного ключа
Пренебрегая током коллектора закрытого транзистора, рассмот-
рим расчетную схему, приведенную на рис. 2.10, а. Для этой схемы
очевидно соотношение
(2-78)
Пример 2.6 (продолжение). Это уравнение прямой линии, поэтому участок
выходной характеристики можно задать двумя точками, например К(1/Вых=5 В,
/вЫх=0), Л(С/вых=0, /вых=5 мА) (см. рнс. 2.9, б).
Продифференцируем (2.78) по ^ВЫХ-
1 = -(^выхЖых)(1//?К),
(2.79)
откуда
^выхМЛЫх=^вых=-^К.	(2.80)
Знак минус в (2.80) указывает не на то, что выходное сопротив-
ление отрицательно (этого не может быть, так как при увеличении
выходного тока напряжение на резисторе 7?к также увеличивается),
а на то, что обозначенное на схеме направление тока отрицатель-
но, т. е. для того, чтобы убрать знак минус в (2.80), необходимо
считать, что ток, вытекающий из входа или выхода схемы, напря-
жение питания которого положительно, отрицателен.
Чтобы при расчетах получать ток с учетом его истинного знака,
нужно придерживаться следующего правила: при вычислении тока
в какой-либо цепи схемы в выражении для разности потенциалов
необходимо первым писать потенциал точки, из которой вытекает
(в которую втекает) ток.
Пример 2.6 (продолжение). С учетом (2.78) /Вых=(Г/Вых—С/ип)/Як, тогда
</бВЫх/с!/Вых=^вых=^к, а координатами точки L будут 1Л,ых=0, /вых = —5 мА.
Это правило используется и при дальнейшем анализе.
Если выходное напряжение уменьшается от нулевого значения,
то при напряжении в схеме транзисторного ключа произойдут
принципиальные изменения: транзистор перейдет из закрытого со-
стояния в инверсный активный режим работы. Эквивалентная рас-
четная схема для этого случая приведена на рис. 2.10, б.
По аналогии с нормальным активным режимом работы транзис-
тора выразим уравнение вольт-амперной характеристики базокол-
лекторного перехода через характерную точку /б, (7*бк (где 1 б~~
то же значение тока базы, которое характеризует точку с координа-
тами I б , Нбэ* для базоэмиттерного перехода транзистора, работаю-
щего в нормальном активном режиме).
Из (2.18), пренебрегая составляющими в числителе, содержа-
щими 7кб0 и 7ЭБо, с учетом коэффициента пг перед <рт запишем
m^r In {/Б [ 1 +₽ [1 - а,-)]//ЭБ0}.	(2.81)
Из уравнений (2.8) — (2.11) Эберса— Молла найдем
^бк==/Д’Рг In {/Б[1- (1- а)М//кБоК	(2.82)
Определим, на сколько напряжение Uq3 транзистора, работаю-
щего в нормальном активном режиме, больше напряжения {7Ск
транзистора, работающего в инверсном активном режиме, при од-
ном и том же токе базы 1*Б. Учитывая (2.11), из (2.81) и (2.82)
найдем
t/бэ — t/бк = т^т а [ 1	р (1 — а,)]/{а, [1 — ₽г (1 — а)]}.	(2.83)
Пример 2.6 (продолжение). Подставив числовые значения, получим Псэ* —
— Пбк*=0,16 В. Учитывая, что £7вз*=0,65 В, найдем, что Иск*=0,49 В,
Для тока 7б (рис. 2.10, б) можно записать, что
^Б —(^выхЧ-^бк—Дг)/(^Б“ЬГ б)-	(2-84)
Лс=(1 +₽/) 4б=(1 +₽/) К^вых “Ь^бк — ДгУ(^б“Ьг б)Ь	(2.85)
Очевидно, что
Лых —	“Ь 4 = (^вых — ^ип)/7?к “Ь
+ (1 +₽1-)[(^вЫх + ^6к-Дг)/(^б + ^б)1.	(2.86)
Пример 2.6 (продолжение). Учитывая, что напряжение U<K меняется незна-
чительно, для упрощения анализа считаем его постоянным и приблизительно рав-
ным напряжению (7бк*‘, тогда видно, что и для этого случая выходная харак-
теристика является прямой линией, которую зададим двумя точками (см.
рис. 2.10, s): /И(/7ВЫХ= — I В, /вых =—6,09 мА) и ЛЧ(7вых = —2 В, /ВЫ1 =
= —7,21 мА).
Продифференцируем (2.86) по /в1Л:
j__ ^^вых ।	।	1 + Рг	(287)
^7ВЫХ	<11 вых /?Б + г Б
откуда
^вых— [^к(^б_Ьг б)]/[^б“Ьг б“Ь(1 4*₽1) ^к]«	(2.88)
Выходная цепь транзисторного ключа для рассматриваемой
схемы является генератором положительной ЭДС
Е = UllU-------^-±4--------+(£ _ и )----------М ----------=
^б+'-б+^кО+М	/?б+гб+/?к(1+Р/)
=4,42 В	(2.89)
с выходным сопротивлением, определяемым (2.88).
Если рассматриваемый транзисторный ключ выполняется как
часть интегральной полупроводниковой схемы с изоляцией компо-
нентов обратносмещенным р-п-переходом, то на выходную харак-
теристику ключа существенное влияние окажет диод коллектор—
подложка. Эквивалентная расчетная схема для этого случая при-
рЬдена на рис. 2.10, в. Для нее справедливо соотношение
I г 1 / г _ &вых 	t 11 I R \ ^вых 4“
-------—+<’+&>—-------------------------
__/^ехр[(—t/вых —	(2.90)
где 1д* и t/д* — параметры характерной точки на прямой ветви
вольт-амперной характеристики диода, сопротивлением базы кото-
рого пренебрегаем.
В (2.90) значения 1БЪ№ подставляются с учетом его знака. Вид
выходной характеристики для этого случая показан пунктирной
линией на рис. 2.10, з. Отрицательные напряжения на выходе рас-
сматриваемого ключа могут быть в том случае, когда вход нагруз-
ки содержит источник отрицательной ЭДС с малым выходным
сопротивлением или при переходных процессах в длинных линиях
связи.
Рассмотрим выходную характеристику ключа для случая, ког-
да в базу транзистора втекает ток 1Б ~ 1,4 /Бвас (это состояние
принято выше). Пусть 1/вых положительно и составляет единицы
вольт. Это имеет место, например, для нагрузки, являющейся ис-
точником положительной ЭДС с малым выходным сопротивлением.
Поскольку при положительном 1/вых переход база — коллектор
смещается в обратном направлении, транзистор будет работать в
нормальном активном режиме и цепь коллектора можно заменить
генератором тока /к = ₽Кнас/Бнас, а расчетная схема примет вид,
представленный на рис. 2.10, г. Для схемы справедливо соотноше-
ние
/вых=/к — //?(<==Р//лас/Бнас "(t/Hn t/BbIX)//?K.	(2.91)
Пример 2.6 (продолжение). Этот участок выходной характеристики является
прямой линией, которую зададим двумя точками:
Q (.Цвых = 5 В, Iвых = 6,58 мА) и Р (UВЬ!Х =1 В, Iвых = 2,58 мА).
Продифференцируем (2.91) по /вых:
l=WBMX/rf/BHX)(l//?K),	(2.92)
откуда /?вых=Як.
Выходная цепь транзисторного ключа для рассматриваемой схе-
мы является генератором отрицательной ЭДС E—Uaa—
~~₽Кнас/БнасЯ^.=-—1,58 В с выходным сопротивлением Rr.
В процессе уменьшения (/вых при каком-то его значении тран-
зистор войдет в состояние насыщения и расчетная схема примет
вид, показанный на рис. 2.10, д.
Для схемы, приведенной на рис. 2.10, д, справедливо соотноше-
ние
^выХ = /к-ф//?к=(//вых — ^/'эост)/(гк-|-г кэ)+(^/Вых — t7„n)//?K. (2.93)
Пример 2.6 (продолжение). Так как гкэ при заданном токе базы /Е—
= 1,4-/бнас=0,1,32 мА постоянно и равно 18 Ом (2.36), то и на этом участке
выходная характеристика является прямой линией, которую зададим двумя Точ-
ками: <2(Г7Вы>.=0,233 В, /ОЫ1=0) и 7?(Г7Вых=0,152 В, /ВЫх =—3 мА).
Продифференцируем (2.93) по /Вых:
|  ^ВЫХ I | ^/ДыХ I	^2 94)
б^вых + ^*КЭ ^^вых
откуда
Двых=Дк(г к4~г кэ)/(Дк4“г к4~гкэ)~г к~Ьгкэ-	(2.95)
Выходная цепь транзисторного ключа для рассматриваемой схе-
мы является генератором ЭДС
J?  ^ИГ|(ГК + ГКэ) I ^кэ.ост^к	(гк + гкэ) .
+ гк + гкэ + гк + гкэ
-|-/7кЭ.0СТ=0,233 В	(2.96)
с выходным сопротивлением, определяемым выражением (2.95).
Дальнейшее уменьшение (Дых до отрицательных величин пере-
ведет транзистор из состояния насыщения в инверсный активный
режим, а расчетная схема примет вид, показанный на рис. 2.10, е.
Для схемы на рис. 2.10, е справедливо соотношение
Лых = / Д<4- /К = (^ вых — ^ип)//?К“г(1	б>	(2.97)
где /Б=(ДГ — Т/БК — ^/вых)/(/?г-|-/?Б-|-гБ).	(2.98)
Тогда
Л>ых = ( ^вых £Дп)Д?К 4*( 1 + ₽/) К^Г — ^бк — Uвых)/(/?г	4“ Гб)]-
(2.99)
Используя принятые ранее допущения относительно и ре-
зультаты анализа аналогичной расчетной схемы на рис. 2.10, б, за-
пишем окончательные результаты:
^вых — [Дк (Дг “Ь^Б4~ гб)/1-^г 4~^б4-гб 4"П 4-₽1)^к1-	(2.100)
Пример 2.6 (продолжение). Точки, определяющие участок выходной харак-
теристики для схемы на рис. 2.10, е, S(t/EMx = —1 В, 7ВЫх=6,268 мА) и
б(бВЫх = —2 В, /Вых = —7,357 мА).
Выходная цепь транзисторного ключа для рассматриваемой
схемы является генератором ЭДС
Д =	-------1г.+ /?Б+ГБ--------+
^Г +^Б +ГБ	+ ₽/)
4“(Дг~Д'6к)
/?К(> +Р>)
/?Г + /?Б Т" ГБ Т (1 + ₽/)
=4,75 В
(2.101)
с\ выходным сопротивлением, определяемым выражением (2.100).
\ Эквивалентная расчетная схема при учете паразитного диода
коллектор— подложка имеет вид, представленный на рис. 2.10, ж.
Дцализ этой схемы аналогичен анализу, приведенному для схемы,
показанной на рис. 2.10, в.
[Выходные характеристики используются для определения вы-
ходных токов и напряжений при любом виде нагрузки с использо-
ванием графического метода. Например, если Rs=2,7 кОм, то, про-
ведя иа рис. 2.10, з линию нагрузки, находим, что 1/Вых=3,65 В,
/выЛ=1,35 мА. Кроме того, выходные характеристики используются
при анализе переходных процессов в длинных линиях связи по мето-
ду Бержерона.
Приведенный выше анализ статических характеристик простого
транзисторного ключа позволит в дальнейшем проанализировать
статические характеристики всех рассматриваемых логических эле-
ментов.
§ 2.3. ДИНАМИЧЕСКИЕ ПАРАМЕТРЫ БИПОЛЯРНОГО ТРАНЗИСТОРА
Динамические параметры транзистора — параметры, которые
совместно с другими компонентами схемы определяют вид ампли-
тудно-частотной характеристики линейной схемы или характер пе-
реходных процессов в ключевых схемах.
С увеличением частоты усилительные свойства собственно тран-
зистора в какой-либо схеме ухудшаются (см. [2, 3]). Это происхо-
дит в основном из-за:
инерционности диффузионного процесса неосновных носителей
через базу от эмиттера к коллектору;
изменения коэффициента инжекции, определяющего отношение
тока, инжектированного из эмиттера в базу, к полному значению
тока эмиттера;
влияния емкости коллекторного перехода;
эффектов накопления и рассасывания зарядов.
Рассмотрим использование инженерных методов расчета на ос-
новании материалов, которые можно получить из справочной лите-
ратуры. В процессе переключений цифровых элементов из закрыто-
го состояния в открытое транзистор может находиться в одном из
трех состояний: закрытом (режиме отсечки или активном режиме
при малых токах), активном и насыщения. Рассмотрим динамиче-
ские параметры, характеризующие поведение транзистора во всех
этих режимах.
В закрытом состоянии транзистор моделируется с помощью двух
нелинейных барьерных (зарядовых) емкостей р-я-переходов. Эти
емкости моделируют приращение неподвижных зарядов, накоплен-
ных.в областях пространственного заряда (запорного слоя) при
приращениях напряжений на соответствующих р-я-переходах. Для
эмиттерного перехода эта емкость обозначается Сэ.бар, для коллек-
торного — Ск.бар (рис. 2.11, а). Емкость каждого из переходов явля-
ется нелинейной функцией напряжения на нем.	/
Для упрощения анализа емкостей Сэ.бар и Ск.бар используется
аппроксимация обеднения, т. е. предполагается, что в слое про-
странственного заряда рассматриваемого перехода полностью
отсутствуют подвижные носители. Тогда зависимость емкости эмит-
терного перехода от напряжения на нем можно представить в ^иде
Сэ.6ар==С..бар0/(1-/76э/^кои.эГ,	(21102)
где Сэ.бар о — емкость эмиттерного перехода при 17бэ=0; ДкЬн.э —
контактная разность потенциалов перехода база — эмиттер; п 1— ко-
эффициент изменения емкости перехода.	i
Рис. 2.11. Упрощенные эквивалентные схемы транзистора по пере-
менному току:
а — транзистор в закрытом состоянии; б — транзистор в активном режиме
Аналогично, зависимость емкости коллекторного перехода от на-
пряжения на нем имеет вид
£'к.бар= £'к.бар(Л1 —С^кб/^7кон.к)л,	(2.103)
где Ск.бар о — величина емкости коллекторного перехода при [/Кб =
= 0; С7кон.к — контактная разность потенциалов перехода коллек-
тор — база.
Приведенные уравнения справедливы как для резкого (сплавно-
го по технологии) р-л-перехода, для которого п = 0,5, так и для
плавного диффузионного по технологии) р-я-перехода, для кото-
рого л=1/3. При численных расчетах в дальнейшем будет исполь-
зоваться значение я=1/3.
Параметры /7КОП.Э и (/Кои.к представляют собой барьерные по-
тенциалы p-rz-переходов; их не следует путать с шириной запре-
щенной зоны для транзистора.
Контактная разность потенциалов — падение напряжения на
переходе, создающее дрейфовую составляющую тока, достаточную
для полной компенсации большой диффузионной составляющей.
Пример 2.7. Контактная разность потенциалов зависит от физических свойств
перехода (концентрации зарядов), однако для большинства кремниевых перехо-
дов t/коя. «=0,7->0,8 В, (Лов. к=0,5=0,6 В, а для германиевых переходов
t/ков. а=0,3=0,4 В, Z7Kob. к=.0,1=0,2 В, При численных расчетах в дальнейшем
„^пользуются значения t/кои. а=0,75 В, 1/КОн.в=0,55 В. Величины Са. б«Ро и
Q вар о приводятся в справочниках или технических условиях иа транзисторы,
однако иногда вместо этих величин указываются значения емкостей при значе-
ниях l/бэ* и отличных от нуля, например при 1 или 5 В. В этом случае
(2.102) и (2.103) преобразуются к виду
Сэ L = eleap [(^кон-э - ^бэ)/(^кон.3 -	(2.Ю4)
Ск-б»Р — (-к.бар [(^кои.к — t/K6)/(t7KOH.K ~ ^кб)]”>	(2.105)
где G*a. бар и С’к. бар — барьерные емкости Эмиттерного и коллекторного перехо-
дов, "измеренные соответственно при напряжениях t/se* и t/Ke*.
’н (2.103) — (2,105) значения U&, и UKe следует подставить с учетом их зна-
ка, т1 е. отрицательные величины — для обратного смещения переходов и поло-
жительные величины — для прямого смещения переходов.
При динамическом анализе большинства цифровых элементов
получать аналитическое решение очень трудно в случаях, когда не-
обходимо точно учитывать влияние емкостей переходов. Трудность
заключается в том, что величины этих емкостей нелинейно зависят
от напряжений на переходах. Используем метод усреднения емко-
сти (см. [1]). Целесообразно и удобно считать средней емкостью
такую емкость С, которая при изменении напряжения на переходе
от значения Ut до значения U2, алгебраически большего, чем значе-
ние Ut, накапливает заряд одинаковой величины с фактической
емкостью перехода, зависящей от напряжения на нем, т. е.
/£/.	\ /
С= [ C(JJ)dU /	(2.106)
\Й,	J I
Подставляя (2.104) и (2.105) в (2.106) и интегрируя получен-
ное выражение, определим в общем виде
(2.Ю7)
((/г — £7i)(l — л)
где соответственно С — (Аэ.бар ИЛИ t/к.бар! б/кон^Цкон.э ИЛИ Цкон.к>
О* — 0*3.бар ИЛИ С*к.бар» 0/*=0/*бэ ИЛИ (/*кб,	ИЛИ t/кб!» t]2'==
==ЦбЭ2 ИЛИ ЦК62-
При = следует использовать (2.104) или (2.105).
При анализе интегральных схем необходимо учитывать емкость
перехода коллектор — подложка Скп. Несмотря на то, что эта ем-
кость также зависит от напряжения, ее при расчетах считают по-
стоянной по следующим причинам: во-первых, переход коллектор —
подложка всегда смещается в обратном направлении для изоляции
компонентов; во-вторых, эта емкость подключена параллельно ем-
кости нагрузки, которая всегда значительно больше емкости обрат-
носмещенного перехода коллектор — подложка.
Частотные свойства транзистора, включенного по схеме ОЭ, в
активном режиме определяются в основном инерционностью про-
цесса распространения подвижных носителей в базе и влиянием
барьерной емкости коллекторного перехода в результате взаимо-
действия ее с сопротивлением в коллекторной цепи транзистора.
Инерционность процесса распространения подвижных носителей в
базе при расчетах может быть учтена двумя способами: введением
диффузионной емкости эмиттерного перехода Сэ.ди$ или частотно-
зависимого коэффициента передачи по току р. При инженерных рас-
четах зависимость коэффициента передачи по току аппроксимиру-
ется функцией однополюсника	(
₽(/«>)=Р/(1+/«>/«>₽),	(2.108)
где сор=2л7р — круговая частота среза — частота, при которой |р|
уменьшается в ]/2 раз.	I
Диффузионная емкость как параметр характеризует зависимость
приращения подвижных зарядов в базе от приращения напряжения
на переходе. Соответственно в транзисторах различают диффузион-
ные емкости — эмиттерную и коллекторную. Обычно в нормальном
активном режиме Сэ.дИф^>Сэ.бар, а Ск.дифССк.бар. Это объясняется
различным механизмом влияния напряжений на эмиттерном и кол-
лекторном переходах на заряд подвижных носителей в базе: прира-
щение Д[/6э влияет на заряд непосредственно, меняя количество
инжектируемых носителей, а приращение ДЙКб влияет на заряд
косвенно благодаря модуляции толщины базы.
Переходя от частотной зависимости р к временной, можно запи-
сать
Р(/)=₽[1 —exp (—//*₽)],	(2.109)
где Тр=1/со₽ — постоянная времени изменения коэффициента уси-
ления по току.
Инерционность процесса распространения подвижных носителей
в базе при выполнении расчетов на ЭВМ отображается использова-
нием диффузионной емкости эмиттерного перехода Сэ.дИф, так как
вычисления ведутся численным интегрированием дифференциаль-
ных уравнений, составленных на основе полной эквивалентной схе-
мы транзистора, а при инженерном расчете удобно использовать
частотные или временные зависимости (2.108), (2.109).
Важно помнить следующее: поскольку Сэ.ДИф отражает диффу-
зионный процесс движения неосновных носителей в базе, нет необ-
ходимости считать коэффициент усиления по току р зависящим от
частоты или времени, т. е. если в эквивалентной схеме учтена диф-
фузионная емкость Сэ.диф, то процесс переноса носителей нужно
считать безынерционным, характеризуемым действительным, не за-
висящим от частоты или времени коэффициентом р, и, наоборот,
если р в схеме зависит от частоты или времени, то в этой схеме
должна отсутствовать диффузионная емкость Сэ.ДИф.
Рассмотрим взаимосвязь параметров при различном представ-
лении инерционного процесса распространения подвижных носите-
Аей с использованием П-образной эквивалентной схемы, представ-
ленной на рис. 2.11, б, где
г£=(14-Р)гэ=(1 +₽)(/7??т//э)	(2.110)
__^дифференциальное сопротивление эмиттерного перехода в схеме
ОЭ; SUcs — зависимый генератор тока; в свою очередь,
Д а1к _	_ ц/э __ a __ р _ р	(2.111)
| dU63 dU6a т<?т гэ (1-4-р)гэ гээ
— крутизна характеристики коллекторной цепи.
Справедливость соотношения (2.111) подтверждается следую-
щими соображениями: инерционность процесса распространения
подвижных носителей в базе исследуется в режиме короткого замы-
кания коллекторной цепи по переменному току. Этому режиму со-
ответствует постоянство напряжения на коллекторе. В режиме
короткого замыкания емкость Ск.бар подключается параллельно
емкости Сэ.диф, которая значительно больше емкости Ск.бар, а ем-
кость Скп шунтируется очень малым сопротивлением гк, поэтому
справедливо соотношение Ik—SU^.
Из рис. 2.11, б следует, что
гэд I ^^'э.Лиф*
(2.112)
Так как 1,гз = ибз/гээ, а 1С э. диф =C3.^(dU63/dt), то /Е=
= ПбэДзэ + Сэ.диф (dUfa/dt), откуда
dU63ldt +(1/Г) б/йэ-/Б/Сэ.Лиф,	(2.113)
где Т’=гээСэ.диф.
Решая это дифференциальное уравнение, получим (учитывая
начальное условие С7бэ (0) =0)
^бэ==Л/ээ11—ехр(—//Г)]-	(2.114)
Теперь можно записать выражение для тока коллектора /к,
учитывая (2.111) и (2.109):
4=SU63 = Р— /Б (1 +₽) гэ Г1 -ехр	Y!=
U “г Р/ * э	£	\	* /J
= /Б₽|1-
Использовав (2.109), заменим постоянную времени Т постоян-
ной времени т₽:
4 =	— ехр(—//тр)].
Так как Т’=гээСэ.диф, то
Г —	__ Т₽ _
^Э.ЛИф-	-- .	_	—
гээ (’ +₽)ГЭ гэ
где та=Тр/(1 + р)—постоянная времени изменения коэффициента
усиления по току в схеме ОБ.
(2.115)
(2.116)
а Э
(2.117)
Из (2.117) следует, что диффузионная емкость Сэ.ДИф — функция
прямого тока, подобно тому как барьерная емкость (2.102) —функ-
ция обратного напряжения.	/
Отметим, что (2.116) есть решение дифференциального урав-
нения	I
iK(0+t₽ <Mdt)=	(/),	(2.118)
которое потребуется в дальнейшем при анализе переходных процес-
сов в транзисторном ключе,
выполненном по схемц/ ОЭ.
Пример 2.8. Рассмотрим прак-
тическое определение такого важ-
нейшего параметра транзистора,
как тр. На рис. 2.12 показан гра-
фик зависимости f(f). Одним из
важных динамических парамет
ров транзистора является круго-
вая частота сот, на которой |р|
становится равным единице,
тоту сот называют граничной
тотой усиления тока базы,
скольку P(f) уменьшается с
Час-
час-
По-
кру-
для
Рис. 2.12. График частотной зависимости
усиления транзистора по току
тизной, равной —6 дБ/окт, на высоких частотах ()>3fp) выражение
С0р запишется следующим образом:
= = “*₽*/?»
(2.119)
где со* — круговая частота, на которой измерено значение модуля р*.
Зная Шр, определим тр=1/<вв.
Значение тр приблизительно сов-
падает со значением времени
жизни неосновных носителей в
базе. Параметры сог, со* р* при-
водятся в справочниках (чаще
fr, f*. Р*). Однако в ряде слу-
чаев в справочниках приводятся
такие динамические параметры
транзистора: fa — частота среза
для коэффициента усиления по
току а в схеме ОБ, — мак-
симальная частота генерации, т. е.
частота, при которой усиление по
Рис. 2.13. График типичной зависимости
/т от /к интегрального транзистора
п-р-л-типа
мощности транзистора становится равным единице.
По fa можно найти fT, пользуясь соотношением
<2.120)
где /<=1,2 для бездрейфовых транзисторов и К= 1,44-1,6 для дрейфовых тран-
зисторов.
По fmax можно найти /г, пользуясь соотношением
= 1//г/(8ЯГБСк.бар)’	<2-’2’ >
где гЕСк Сар — постоянная времени цепи обратной связи на высокой частоте
(значение гЕСк бар приводится в справочниках),
у большинства интегральных транзисторов fmax больше fT и обычно выпол-
няется соотношением fT : fmax~ 1 : 2,5.
Параметр fT зависит от тока /к. Характер этой зависимости показан на
риЬ. 2,13. Уменьшение fr при малых токах происходит из-за влияния емкости
Сэдбар (уменьшения коэффициента инжекции эмиттера), а при больших токах —
из-sa эффектов вытеснения эмиттерного тока и модуляции проводимости в об-
ласти базы. Однако, как видно из рис. 2,13, при типовых значениях тока кол-
лектора 0,1—.10 мА const.
аботая в ключевом режиме, транзистор может перейти в насы-
ый режим, характери-
ще	_	_
зуеЦый накоплением избы-
точн ,	 ,
транзистор закрывается, из-
быточный заряд в базе рас-
сасывается, что является
причиной задержки выклю-
чения транзистора. Посколь-
ку длительности процессов
накопления и рассасывания
заряда в базе транзистора
определяются не только его
параметрами, а в большей
степени и параметрами
внешних компонентов цепей
базы и коллектора, целесо-
образно рассмотреть эти процессы при анализе конкретной схемы
го заряда в базе; когда
О
162
и1
V. (t)
вых1- '
tf
^ЗДвкл
^3
^ЗДАыкя.
процессы в тран-
Рис. 2.14. Переходные
зисторном ключе

О
t2
транзисторного ключа.
§ 2.4. ИСПОЛЬЗОВАНИЕ ДИНАМИЧЕСКИХ ПАРАМЕТРОВ
ТРАНЗИСТОРА ПРИ АНАЛИЗЕ ПЕРЕХОДНЫХ ПРОЦЕССОВ
В ТРАНЗИСТОРНОМ КЛЮЧЕ
Для транзисторных логических элементов важное значение име-
ют переключения элементов из закрытого состояния в открытое и
обратно. Основу большинства интегральных логических схем со-
ставляет простой транзисторный ключ (см. § 2.2), анализ переход-
ных процессов в котором позволит в дальнейшем объяснить харак-
тер переходных процессов в более сложных схемах цифровых
элементов и предъявить требования к динамическим параметрам
транзистора.
Основные этапы переходных процессов в схеме транзисторного
ключа рассмотрим при идеализированной форме входного сигнала
(рис. 2.14). Пусть на вход ключа с закрытым транзистором в мо-
мент времени t\ подается включающий ток с амплитудой /Бь а в
момент времени — выключающий ток с амплитудой /б2.
В переходном процессе для выходного напряжения ключа мож-
но выделить пять характерных этапов (рис. 2.14): задержка вклю-
чения транзистора /зд. вкл, время спада выходного напряжения tifi
при включении транзистора, накопление избыточного заряда, за-
держка выключения транзистора (зд.вык.ч и время нарастания вы-
ходного напряжения /°’1 при выключении транзистора.	/
Пример 2.9. Рассмотрим последовательно эти этапы для реальной схемы длю-
ча, статические параметры которого проанализированы выше, а динамические па-
раметры имеют следующие числовые значения: модуль коэффициента передачи
тока при 7Э — 5 мА,э [/к = 10 В, f=2-107 Гц не менее 6; постоянная времени
цепи обратной связи при /д =5 мА, С7к = 10 В, /=5-'.1О6 Гц не более 5Q0 пс;
емкость коллектора при £/Кб=Ю В, [—10' Гц не более 5 пФ; емкость эмцттера
при £/бэ=1 В, [=10' Гц не более 20 пФ, время рассасывания, определяемое
на уровне 0,1 £/ип, при /к=10 мА, /Б1=/Б2=2 мА не более 130 нс; емкость
нагрузки Сп=.200 пФ.
Все параметры приводятся на основании справочных данных. Знаки напря-
жений и токов будут оговорены в дальнейшем по мере использования для чис-
ленных расчетов.
Предположим, что транзисторный ключ построен из дискретных компонен-
тов, а особенности анализа переходных процессов в ключе, выполненном в виде
интегральной полупроводниковой схемы, будут оговорены в процессе рассмотре-
ния. Анализ переходных процессов проводится для эквивалентной схемы на
рис. 2.8, б, в котором сопротивлением гк пренебрегаем.
Считаем, что транзистор в статическом состоянии закрыт напряжением ис-
точника Ег 1=0,2 В при Ег =0 и открыт напряжением £г2=2,5 В при Аг =
= 3,9 кОм.
Задержка включения транзистора. Несмотря на то что закрытое
состояние транзистора соответствует его активному режиму при
малых токах, при отпирании транзистора включающим током базы
наблюдается задержка включения. Последнее объясняется тем, что
эффективная инжекция неосновных носителей из эмиттера в базу
начинается не мгновенно, а после достижения такого напряжения
на переходе база — эмиттер, которое приводит к существенному из-
менению тока коллектора транзистора. Это напряжение называют
порогом запирания транзистора Пбэ.пор- На этом этапе, пока на-
пряжение на базе транзистора не будет равно порогу запирания
транзистора, в базе практически не накапливается заряд неоснов-
ных носителей, а ток эмиттера носит емкостный характер.
Таким образом, напряжение на переходе база — эмиттер, меиь
шее порога запирания транзистора, можно рассматривать как об-
ратное смещение, поскольку ток, эмиттируемый через переход при
таком смещении, чрезвычайно мал (порядка 1 мкА при комнатной
температуре при (7бэ = 0,5 В для кремниевых транзисторов).
В настоящее время порог запирания транзистора определяют по-разному:
в [4] под ним подразумевается напряжение на базоэмиттерном переходе, соот-
ветствующее максимально допустимому току коллектора, при котором в рассмат-
риваемой схеме транзистор еще может считаться закрытым, /к = (0,014-
4-0,03) /к. нас (там же отмечается, что если принять /к =0,1 /к. нас, то к за-
держке включения добавляется часть фронта f1-0); в [1] под £/сэ. пор понимается
напряжение С7бЭ, получаемое как точка пересечения оси UrB с касательной, про-
веденной через точку входной характеристики транзистора, определяемую коор-
динатами О'бэ. нас, ^в нас- Тогда ^бэ. tlop~ ^бэ. нас Ш(рт, a /кЛ? 0,37/g; нас.
Такое определение 1)6в. ПОр менее удачно, чем в [4],
\ В дальнейшем будем подразумевать под Нбэ.пор такое напряже-
ние ибэ, при котором 7к=0,03 /к. нас, так как в этом случае задерж-
им включения не содержит никакой части фронта Г1-0.
' Порог запирания транзистора 7/бэ.пор зависит от температуры,
изменяясь с крутизной, равной ~—2 мВ/°С. Будем рассматривать
переходные процессы в нормальных условиях. Полная расчетная
схема на этапе задержки включения представлена на рис. 2.15, а,
где Сэ.бар и Ск.бар — усредненные барьерные емкости эмиттерного и
Рис. 2.15. Расчетные схемы транзисторного ключа на этапе
задержки включения:
а— полная; б— эквивалентная
коллекторного переходов. Так как в большинстве реальных схем
выполняются соотношения £Г“Ь^б4~гб>-&>кв и Ск.бар<Са то схему
на рис. 2.15, а можно упростить, представив_ ее в виде схемы, по-
казанной на рис. 2.15, б, где СБэКв=Сэ.бар+Ск.бар. Определим чис-
ловые значения Сэ.бар и Сн-бар- Поскольку на рассматриваемом
этапе {7кб изменяется от значения t/K6i =—(ЕаК1,—£Г1) =—3,45 В
до значения 77кб2 = (Пвыхв Пбэв) ~	2,95 В, так как 17бэ.пор= Пбэв
и С*к.бар=5 пФ, и*Кб=—Ю В, определим по (2.107) Ск.бар=7 пФ.
Напряжение на переходе база—эмиттер меняется от БГ1—0,2 В
до 77бэв = 0,543 В (см. рис. 2.9, б), поэтому Сэ.бар определим по
(2.107), учитывая, что ^*э.бар=20 пФ, U*&>=-—1 В, Пбэ1 = 0,2 В,
Йбэ2 = 0,543 В. Получим Сэ.бар=34 пФ. Тогда Сб.экв== Сэ.бар4-Ск.бар=
=41 пФ.
Напряжение 7/бэ в схеме на рис. 2.15, б изменяется во времени
по экспоненте:
Ибэ(О=^б8(О) + [^бэ(°°)-^бэ(О)ф-ехР (—у-)] •
(2.122)
Где 7/бэ(0)=£п — 0,2 В, Пбэ(°°)—£г2—2,5 В, Т—(£ г	£Б “Н гБ) X
^0.^экв = 374 нс.
Подставляя Нбэ(0 = ^бэ.пор=ИбЭв=0,543 В из (2.122), найдем
^зд.вкл = 92 нс.
Учитывая, что экспоненциальный переходный процесс встреча-
ется в дальнейшем весьма часто, целесообразно привести общую
формулу для определения временного интервала /2—Л (рис. 2.16),
справедливую как для возрастающей, так и для спадающей экспо-
ненты при обозначениях, принятых на рис. 2.16,
4— /1’=7’1п[(67 (со) — Uj/tfj (00)—£/2)J.
(2.123)
Рис. 2.16. Экспоненциальные переходные процессы
Формирование времени перехода До, По достижении напряже-
ния Пбэ.пор транзистор работает в активном режиме практически
при постоянном входном токе, так как в начале активного режима
/вх= (fr —(76эВ)/(/?г-|-/?Б4-гБ)=0,140 мА, а на границе режима на-
Рис. 2.17. Расчетная схема
транзисторного ключа на
этапе формирования времени
перехода t'-°
сыщения /вх = (£'г — ^бэ.нас)/(^г + ^Б+
+ гб)=0,132 мА. При анализе ак-
тивного режима считаем /вх=0,132мА=
= const.
Эквивалентная расчетная схема тран-
зисторного ключа для данного этапа
имеет вид, представленный на рис. 2.17.
Одновременно с получением выражений
в общем виде проведем численные рас-
четы, используя заданные выше конкрет-
ные значения параметров.
Для схемы на рис. 2.17
соотношения
Т ___ £экв	Uвых
к —	jn"	'’-к.бар
/ц = Iр	— />.	— 1с ;
экв Ск.бар И
dt " dt '
справедливы
(2.124)
(2.125)
Продифференцируем (2.125) по
1	tp-uвь[Х  	внх
Л Аэкн dt к’6ар dt* н d&
(2.126)
Учитывая (2.118), (2.125) и то, что/Б=/„-[--^с
₽.кв — ивых р ^1/вых р '^ВЦХ
Яхкв	dt	&t
Р d4J^	с d2UВЫХ \   ГЭ / J
— СкЛар М2	dt2 )
После приведения подобных членов имеем
т₽(Ск.бар+Сн)	4"Г^—|-CH4-(1 +₽)Ск.Ба
at	L 'Хэкв
j___L-fj = £.экв_____в/
"Г г> вых D	Н вх'
^<экв	«хэкв
Итак, получено неоднородное линейное дифференциальное урав-
нение второго порядка с постоянными коэффициентами. Предста-
вим его в виде
а^«х_ + ^вья==с,
at
Ср/^экв + Св + О +₽) Ск.бар	,
—--------=---------------; 6=	..
Тр(Ск .бар 4~ Сн) У?Экв
“к.бар
^экв dt
ар dt г
, получим
(2.127)
(2.128)
(2.129)
d2U$y* I
Л2 "Г
^б^вых
dt
1
где а
(2.130)
(2.131)
г₽ (Ск.бар + Сн)
__ ^ЭКВ Р^ВХ^ЭКВ
(Ск.ар + Сн) Кэкн
Решением (2.129) является
«вых (/)=С1ехр(Х1/)4-С2ехр(Х2/)-[-с/6,
ГДе с[Ъ—f'aKB—(j/bx-Рэкб, з
Х1-2= —а/2 + У а2 — 46/2
— корни характеристического уравнения Х,2 + о%+6=0.
Постоянные Ci и Сг определяются из начальных условий
и ff)\— р dUmx
MBblXWT—х-экв»	,,
dt
Продифференцируем (2.130) по t:
^~~=QXj exp (X/)+С2Х2 exp (Х2/).
При /=0из (2.130) и (2.132) с учетом начальных условий имеем
^'экв = С1-[-С2-}~^'экв—Р^вх^экв! O=C1Xj-|-C2k2.	(2.133)
Решив систему уравнений (2.133), получим:
^1= Х2/(Х2 Xj) р/вх^аквэ С2= Xj/(X| — Х2) р/вх^?экв*
=0.
/-о
(2.132)
(2.134)
Уравнение (2.130) удобно преобразовать к виду
иВЫх (0=Ci exp (-Ц7\)+С2 exp (-ЦТ2)+с lb,	(2.135)
где Ti=—1/А.1 и Т2 =—1/Х.2— постоянные времени в экспоненци-
альных процессах.
Поскольку из (2.134) следует, что Ci : C2=T’i : Т2, Ci>0, Сг<0,
a Т2<^ТЪ то (2.130) можно представить в виде
И'вых(^)=(С1+С2)ехр [-(f-t^/T^+c/b,	(2.136)
где 13д.фр=Т2 — задержка во времени на этапе формирования вре-
мени перехода t°-1.'
Отнеся начало отчета в (2.136) к моменту окончания задержки,
можно записать
«вых (0=(С1 + С2) exp (—t/Tj+c/b.	(2.137)
Анализ Т2 показывает, что при Сн=0
Т2=--------ТрСк-бар...=--	(2.138)
Тр//?экв + (1 + Р) Ск.бар	I + р
т. е. минимальная задержка равна среднему времени_пролета не-
основных носителей в базе, а при Сн^>т₽//?ЭКв+(14-₽)Ск.бар
Т2 ^Тр,	(2.139)
т. е. максимальная задержка равна времени жизни неосновных но-
сителей в базе.
Подставляя (2.130) и (2.132) в (2.125), найдем в общем виде
зависимость тока коллектора от времени на этапе f1-0:
--------^Mciexp(X1/)+C2exp(X2O+v1|-
^экв ^<ЭКВ L	J
—(Ск.бар + Сн) [С!XJ exp (X/)+С2Х2 exp (Х2/)] =
.	“|_^-1(01с.бар-|“Сн)|ехр(1>0 -
L Кэкв	J
—С2 Г—-----(~Х2(СКбар-|-С’н)"|ехр(Х;/)	(2.140)
1^?экв	-1
Ток коллектора изменяется по (2.140) до тех пор, пока транзис-
тор находится в активном режиме, т. е. пока Пвых>Пкэнас. Анализ
(2.140) показывает, что при больших значениях /Вх и Сн в цепи
коллектора создается значительный выброс тока, но не более р/Вх-
В момент времени, когда ивых достигает значения t/кэнас, ток
коллектора /к превышает /к нас, соответствующий статическому ре-
жиму работы, а затем стремится к /к нас, уменьшаясь по экспоненте
с постоянной времени т₽, примерно равной времени жизни неоснов-
ных носителей.
Пример 2.10. Проведем численные расчеты переходных процессов в конкрет-
ной схеме транзисторного ключа.
Рассчитаем Ск.бар по (2.107), учитывая, что (Aei = - (t/вых в—(/ба в) «
&—3,04 В, а 77кб2= П6э. вас — Uкэ нас«0,44 В. Подставив (/«ei и 0кб2
В (2.107), ПОЛУЧИМ Ск. бац«Ю пФ.
По (2.11.9) определим <ар, учитывая, что о*=2л-2-107 с-1, а р* = 6. Полу-
чим <Вр= 1,51 • 107 с-1 и тв=,1/ор«66 нс.
Вычислим числовые значения коэффициентов а, b и с в уравнении (2,129):
д Л 0,58-108 с-1; 6 = 0,99-1014 с~2; с = —0,130-Ю18 В/с2.
Определяя числовые значения корней характеристического уравнения, полу-
чим Xi = —0,018-Ю8 с-1; К = —0,562-108 с-1; тогда С, = 5,.12 В, С2 = —0,16 В
и, следовательно,
(i) = 5,12 exp (-1/70 -0,16 exp (-1/Г2) -1,31,	(2.141)
где 71 = 556 нс, 72=17,8 нс.
При (=0 из (2.140) получим (/ВЬ1х=3,65 В, т. е. UKm~E3m, а при t=oo
из (2.130) следует ииЫх=ЕЯК1>—РЛяЛиш =—1,31 В. Последнее значение явля-
ется теоретической асимптотой (/(о°), к которой стремится (/ВЬ11 в расчетной
схеме на рис. 2.17; фактически же выходное напряжение изменяется по (2.140)
до (/Вых=(/кэ вас = 0,21 В, «фиксируясь» на этом значении, как только тран-
зистор войдет в режим насыщения. Из (2.136) следует
(О = 4,96 ехр [-(/ - /зд.фр)/71] -1,31,	(2.142)
т. е. на этапе формирования времени перехода t'’° наблюдается задержка, чис-
ленно равная Т2.
Отнеся отчет времени для (2.141) к моменту окончания задержки 1ЗЯ. фр,
получим
«вЫХ(0 = 4,96 ехр (-</?!) -1,31.	(2.143)
Время перехода f>° определим по общей формуле (2.123), где Т=Ти
(У(оо) =—1,31 В, t/i = 3,65—0,l (3,65—0,21) «3,3 В, (/2=(/кэ нас + 0,1 (3,65—
—0,21)» 0,55 В.
После вычислений получим £*>° = 540 нс. Продифференцировав (2,140) по t
и подставив dU,,ux/dt в (2.125), получим следующее выражение для тока кол-
лектора:
7К = 6,6 — 4,86 ехр (-1/7) - 1,74 ехр (-1/7).	(2.144)
При 1=0' в (2,144) получим /к —0, а при t=°° получим /к = 6,6 мА. По-
следнее значение является теоретической асимптотой, к которой стремится /к
в расчетной схеме на рис. 2il7; фактически же ток коллектора изменяется по
(2,1.43) до значения, которое соответствует моменту достижения выходным на-
пряжением уровня (/вых=(/кЭ нас.
Определим время, через которое (/ВЫ1 достигнет величины t/кэнас, отсчи-
тывая его от момента окончания 1ЗД. вкл:
t = 72 + 7,1п Еэкв ~ ^Zbx/?31{b ~ £зкв—- я 708 нс.	(2.145)
1 £экв-₽/вхЯэкв-£7КЭнас
Подставив полученное значение в (2.143), определим ток коллектора: /к =
= 5,24 мА. Это значение больше значения /к нас=4,72 мА. Затем в течение при-
мерно ЗТр ток /к уменьшается со значения 5,24 мА до значения 4,72 мА. На
этом заканчивается процесс включения транзистора.
Накопление избыточного заряда. Рассмотрение этого этапа бу-
дем вести в предположении, что емкость нагрузки отсутствует, так
как с ее учетом, как показано в конце предыдущего этапа, процес-
сы идут значительно сложнее из-за того, что накопление заряда
происходит при уменьшающемся токе коллектора. Несмотря на то
что после входа транзистора в режим насыщения токи и напряжения
в схеме не изменяются, переходный процесс в транзисторе еще про-
должается, так как в его базе и коллекторе (в дрейфовом транзисто-
ре) идет накопление избыточного заряда, свойственного насыщен-
ному режиму. Накопление избыточного заряда, идущее при посто-
янном токе базы, удобно исследовать с помощью уравнения заряда
(см. [2])
rfQ/rf/+(l/rHaK)Q=/E,	(2.146)
где Тиак — постоянная времени накопления избыточного заряда
(заряды, накопленные в базе и коллекторе, не разделены, так как
различные условия в областях базы и коллектора учтены тем, что
используется значение тПак, измеряемое при наблюдении процесса
рассасывания заряда в целом).
Вообще говоря, в заданном режиме измеряется время рассасы-
вания £рас, а затем определяется постоянная рассасывания трас, ко-
торая на 20—25% меньше, чем постоянная времени накопления
Тиак- Это связано с тем, что накопление начинается при малом за-
ряде, а рассасывание — при большом, когда существенное значе-
ние имеет поверхностная рекомбинация носителей заряда (см. [2]).
Определение числовых значений £рас, тРас. тПак описано при рас-
смотрении этапа рассасывания избыточного заряда.
Решением уравнения (2.146) с учетом начального условия
Q (0) =0 является выражение
q[t)=l Бтнзк [1 — ехр(—//тнак)].	(2.147)
Установившееся значение равно /Бтпак, а время установления
~ЗтИак- Если транзистор начать закрывать раньше, чем заряд ус-
пеет полностью накопиться, то закрывание ускорится за счет сокра-
щения времени этапа рассасывания избыточного заряда. Посколь-
ку в цифровых схемах переход элементов из одного состояния в
другое осуществляется нерегулярно, при расчетах предполагают,
что к началу закрывания транзистора заряд достиг установивше-
гося значения, тем более что разработчиков аппаратуры интересу-
ют предельные динамические параметры цифровых элементов.
Рассасывание избыточного заряда. Рассмотрим процесс запи-
рания транзистора в общем случае (рис. 2.18). Пусть транзистор
был насыщен током IEi, тогда заряд, накопленный в нем, равен
1Тнак. В некоторый момент времени ток базы скачком уменьша-
ется от положительного значения /Б1 до отрицательного значения
/В2. С этого момента начинается уменьшение заряда с постоянной
времени трас, причем при £->оо заряд стремится к теоретическому
значению заряда /Б2Трас, где значение /Б2 берется с учетом его
знака. Время рассасывания /рас, определяемое по ГОСТ
18604.21—78 как отрезок времени между моментом подачи запи-
рающего тока /Б2 и моментом, когда напряжение на коллекторе в
схеме рис. 2.18, а достигнет уровня (0,14-0,3) Um, можно получить
из (2.123), подставив в нее следующие значения: 7’=трас; U(oo) =
= Q (со) = IБ2Трас! U\ = Q (0) = /Б 1Тнак, Uy — (0,94-0,7) Qrp= (0,9—-
4-6,7) (7кнас/₽)тРас, (где Qrp — граничный заряд, т. е. заряд на гра-
нице насыщения, избыточный заряд <2изб = 0):
.	Jn___________7Б1тнак —/Б2Трас_________
₽аС [(0,9 Ч-0,7)/Кнас/₽| Трас —/Б2Трас ’
_ Т„ ^Б^нак/Трас — 7Б2
р (0,9— 0,7) 7	Г/В-/_О
4	’ J К нас/г	Б 2
(2.148)
Рис. 2.,18. Определение времени рассасывания Трас заряда:
а — схема транзисторного ключа; б — i (i)’t в — q(i)\ г —
Отсюда, учитывая, что трас~ (0,84-0,75)тиак, получим
*^рас — ^расДп
(1,33 4-1,25)/Б2-/Б2
(0,9 4-0,7)/Кнас/₽-/Б2
(2.149)
Пример 2.11. В (2.148) и (2.149) значения токов надо подставлять с учетом
их знаков. Определим числовые значения трас и Грас для анализируемой схемы.
Через Грас обозначим время рассасывания в анализируемой схеме, чтобы не пу-
тать его со справочным параметром 1рас транзистора. Из приведенных выше
справочных данных следует: /Б1 = 2 мА, ?б2 =—2 мА, /кнас='Ю мА, ^рас=
= 130 нс, уровень отсчета fpac принят равным 0,1 UKn. 0=50. Подставив эти
числовые значения в (2jl49), получим трас=.1714179« 175 нс.
Отметим одну весьма распространенную ошибку: очень часто,
пользуясь формулой (2.148), подставляют в нее не значение посто-
янной времени рассасывания трас, которое предварительно нужно
определить по (2.149), а значение времени рассасывания /рас, ука-
зываемое в справочнике.
В справочниках время рассасывания /рас задается в различной
форме (одна форма задания рассмотрена выше), иногда указыва-
ется одно значение тока базы IБ—-это надо понимать так: I ъ\~
= /ъ, а 1Ъ2 =—1Ъ ; иногда ток базы не указывается вообще, а при-
водится ТОЛЬКО ТОК /к нас — В ЭТОМ Случае fpac определялось при
^Б1 = ^<иас/к нас/Р; 7Б2 =— (Анас^К нас)/Р» Где /Спас — 2.
В тех случаях, когда вообще отсутствуют какие-либо сведения
о*режиме измерения и величине (рас, для ориентировочных расчет
тов нужно принять Тнак~т1)ас~ (0,8-?1,0)т₽ для без дрейфовых тран-
зисторов (например, для сплавных германиевых) и Тцак~Трас~
« (24-6)т₽ для дрейфовых транзисторов (например, диффузионных
по технологии). В анализируемой схеме трас = (175/48)т₽=3,65 т₽.
Пример 2.11 (продолжение). Определим время рассасывания в анализируе-
мой схеме транзисторного ключа. В ней /В1=?Б нас=0,132 мА. После того как
входное напряжение ключа скачком уменьшается до £г«”=0,2 В, напряжение
U6B транзистора поддерживается избыточным зарядом на постоянном уровне
б^бэ. вас =0,648 В, ПОЭТОМУ
7Б2 =• (£Г1 - ^бе-насМ^г + гб) = “0.0444 мА.	(2.150)
Время рассасывания будем определять иа уровне 0,1 £экв, тогда, приняв
Твак=1,3 Трас И уЧИТЫВЭЯ, ЧТО /к нас =4,72 мА, ИЗ (2,148) получим /'рас = 90 НС.
Из сказанного следует, что рассасывание неосновных неравно-
весных носителей из базы, насыщенного транзистора осуществляется
благодаря отрицательному перепаду тока базы от уровня 1Б1 до
уровня 1Ъ2. Если этот перепад незначительный, то транзистор мо-
жет и не выйти из режима насыщения (в этом случае изменится
только его коэффициент насыщения) или может оставаться в ак-
тивном режиме (в этом случае резко увеличивается время расса-
сывания).
Пример 2.11 (продолжение). Покажем это на нашей анализируемой схеме.
Пусть входное напряжение скачком уменьшилось ие до £г 1=0.2 В, а до £п =
= 1,26 В (£р1 =0), тогда в установившемся режиме /вх=/Б2=0,062 мА.
В этом случае ток базы не изменил направления, а просто уменьшился скачком
от положительного значения /в]=/Б нас=0,132 мА до положительного значения
бь2~0,062 мА. Расчеты по формуле (2.148) дают /рас=273 нс.
Заканчивая рассмотрение этапа рассасывания избыточного за-
ряда, отметим, что характер рассасывания зависит от значения
запирающего тока IБ2. Рассасывание будет нормальным, когда
после выхода транзистора из насыщения в обратном направлении
смещается коллекторный переход, и инверсным — когда сначала
в обратном направлении смещается эмиттерный переход, а коллек-
торный остается в прямом смещении и только после этого транзис-
тор переходит опять в активный режим, т. е. эмиттерный переход
смещается в прямом.направлении, а коллекторный — в обратном.
Процесс закрывания транзистора усложняется. Инверсное расса-
сывание рассматривать не будем, а укажем только условие его су-
ществования (см. [2]):
| —Лб2 I Л<нас (1+₽//?)•
(2.151)
В тех случаях, когда длительность tm,m отпирающего импульса
(рис. 2.18, б) меньше ЗтНак, вместо (2.159) нужно использовать
формулу
tpac---^Рас
^Б1 Р ехр ( ^имн/гнак)] ^52ТРас
[(0.9-0,7)/Кнас/₽]трас-/Б2трас ’
(2.152)
Формирование времени перехода t°-1. Н-а этом этапе происхо-
дит рассасывание активного заряда неосновных носителей в базе.
Так как транзистор здесь вновь становится активным, то справед-
лива и расчетная эквивалентная схема, представленная на рис. 2.17,
если учесть отрицательное значение входного тока /Вх.выкл при за-
крывании транзистора. Однако эта схема применима только до
тех пор, пока транзистор активен, т. е. до момента достижения ну-
левого значения тока коллектора, так как при	стремится
к теоретическому отрицательному значению тока, равному —
/вх.выклР, который реально не может существовать.
После того как ток коллектора станет равным нулю, активная
схема на рис. 2.17 вырождается в пассивную схему, показанную на
рис. 2.19, а, где гЭд закр — динамическое сопротивление эмиттерно-
го перехода в схеме ОЭ закрытого транзистора (это сопротивление
велико и им можно пренебречь); Сэ.бар— усредненная барьерная
емкость эмиттерного перехода, определяемая при UeBi«Йбэ.пор и
и6э2=Егг; Ск.бар — усредненная барьерная емкость коллекторного
перехода, определяемая при (7Кб1=П*Вых— Убэ. пор и (7Кб2=£экВ—•
—Eri (где П%ых — выходное напряжение, при котором /к=0).
Так как Сэ.бар эмиттерного перехода, смещенного в прямом на-
правлении, больше Ск.бар коллекторного перехода, смещенного в
обратном направлении, то схему на рис. 2.19, а можно упростить
(рис. 2.19, б). Это справедливо для случая, когда закрытый тран-
зистор находится в активном режиме при малых токах, т. е. для
анализируемой схемы. Если транзистор закрывается напряжением,
меньшим иОтс (режим отсечки), то Сэ.бар будет одного порядка с
Ск.бар, поэтому при анализе надо использовать схему, представлен-
ную на рис. 2.19, а. Практически в большинстве случаев Сн^>Ск.бар
и Са.бар, поэтому расчетная схема еще более упрощается и принима-
ет вид, показанный на рис. 2.19, в.
Процесс формирования времени перехода. t°<1 в целом проис-
ходит сложнее, чем процесс формирования времени перехода /1>0,
из-за того, что выключающий входной ток /вх.выкл непостоянен при
закрывании транзистора. Для упрощения анализа принято считать,
что транзистор в ключе закрывается постоянным выключающим
входным током /вх=Дх. выкл==/в2, где 1Б—числовое значение то-
ка базы, определяемое по (2.150) на этапе рассасывания избыточ-
ного заряда. Таким образом, схема на рис. 2.17 анализируется при
постоянном входном выключающем токе /вх, а не при постоянном
выключающем токе базы /Б, так как последний изменяется при
Рис. 2.20. График зависимости
Скбар от С*ЕЫ1 в расчетной схеме
транзисторного ключа (см. рис.
2.18, а) на этапе формирования
времени перехода t'-° при /к>0
закрывании транзистора, в то
время как 1ВХ постоянен вплоть
до момента, при котором ток
коллектора становится равным
нулю.
Особенностью этапа формиро-
вания времени перехода /°-1 яв-
ляется также и то, что при ана-
лизе надо пользоваться двумя
значениями усредненной емкости
Ск.бар: одним — для схемы, изо-
браженной на рис. 2.17, и дру-
гим — для схемы, показанной на
рис. 2.19, а- эти значения можно определить, зная величину и*вых,
которая зависит от величины Ск.бар< определенной для схемы,
представленной на рис. 2.17. Таким образом, при определении
Д*вых необходимы методы итерации. Однако в реальных схемах
ключей, когда (1 + ₽)Ск.бар, значения и*вых близки к Еэкв, а
Ск. бар незначительно изменяется при изменении [7*вых (рис. 2.20),
поэтому Ск.бар можно определять, подставляя вместо и*вых значе-
ние Еэкв.
Итак, анализ этапа формирования перехода t°’1 нужно произ-
водить в следующем порядке:
1.	Принять /в2 постоянным и численно равным, вычисленным
на этапе рассасывания избыточного заряда._
2.	Вычислить усредненную емкость Ск.бар, приняв UK^ =
К2	(Еэкв —Ебэ.нас) И UB62~ Пбэ.нас Е.нас.
3.	Решить (2.130) с использованием начальных условий
^вых(О) = Сфэ.нас, dUBax/dt=Q, заменив в нем коэффициент Ci на
С/, а С2 — на С2.
Рис. 2.21. Варианты выполнения схем, управляющих
анализируемым транзисторным ключом:
Д — высокочастотный германиевый диод, Т — высокочастотный
транзистор
4.	Подставить (2.132) с вновь вычисленными коэффициентами
С/ и С2' в (2.125) и, решив последнее, определить время /*, через
которое после подачи выключающего тока /вх ток /к—0.
5.	Построив график ыВЫх(0 по (2.130) или используя упрощен-
ные выражения, определить первую составляющую времени пере-
хода Л0’1 как интервал времени от момента достижения выходным
напряжением значения Цонас+0,1 (£экв—Пкэнас) до момента t*.
6.	Анализируя одну из схем, представленных на рис. 2.19, опре-
делить зависимость «Вых(0 после момента t*.
Рис. 2,2,2, Переходные процессы токов и напряжений в транзисторном ключе
7.	Определить числовое значение Ск.бар для выбранной схемы
на рис. 2.19, а при необходимости и Сэ.бар, приняв UK(,2——(7/*ых—
^бэ.нас) И Uкб1'— (Аэкв Ег,), a LJэб| 7/бэ.нас ' ^эб2 ЕГ
8.	Определить вторую составляющую времени перехода ^20,,> ис-
пользуя «вых (0 в п. 6, как интервал времени от момента t* до мо-
мента достижения выходным напряжением значения Езвв—
— ОД (ЕЭКВ    Ебэ. нас ), где 73=7?экв(Ск. бар + Сн).
9.	Вычислить =
Подробный анализ переходных процессов простого транзистор-
ного ключа позволит в дальнейшем проанализировать переходные
процессы рассматриваемых логических элементов.
На рцс. 2.21 изображены варианты выполнения схем, управляю-
щих анализируемым ключом, а на рис. 2.22 — этапы переходных
процессов в основных точках рассмотренного транзисторного
ключа.
Анадиз переходных процессов в ключе, выполненном в виде по-
лупроводниковой интегральной схемы, аналогичен рассмотренному.
Необходимо только дополнительно для базового узла учесть емкость
сопротивлении /?= относительно подложки, а для коллекторного
узла — емкость CKrt коллектор — подложка и емкость сопротивле-
ния 7? к относительно подложки.
§ 2.5. ТРАНЗИСТОР ПОЛЕВОЙ
Транзистор полевой — активный полупроводниковый прибор, в
котором используются эффект дрейфа основных носителей под дей-
ствием продольного электрического поля и эффект модуляции зна-
чения дрейфового тока поперечным электрическим полем.
Полупроводниковая область, от которой начинается дрейф ос-
новных носителей, называется истоком-, область, в которой осу-
ществляется дрейф основных носителей и модуляция значения
дрейфового тока, — каналом-, область, к которой дрейфуют (т. е.
движутся под действием поля) основные носители, — стоком-, полу-
проводниковая или металлическая область, используемая для по-
лучения эффекта модуляции значения дрейфового тока, — затво-
ром. Напряжение, создающее поперечное электрическое поле, по-
дается на затвор относительно истока, а модуляция значения дрей-
фового тока осуществляется разностью потенциалов между затво-
ром и каналом.
Конструктивная основа полевого транзистора — пассивная об-
ласть, называемая подложкой.
Использование в полевых транзисторах одного вида носителей
является их важнейшим отличительным признаком по отношению
к биполярным транзисторам, которые используют оба типа носите-
лей — неосновные и основные.
В настоящее время существуют полевые транзисторы с управ-
ляющим р-п-переходом и барьером Шотки и изолированным зат-
вором.
Работа «полевых транзисторов с управляющим р-п-переходом
основана на модуляции проводимости канала за счет изменения
толщины слоя объемного заряда под действием напряжения, сме-
щающего р-п-переход затвор — канал в обратном направлении. По-
скольку зависимость толщины слоя объемного заряда от напряже-
ния смещения для диода Шотки совпадает с аналогичной зависи-
мостью для резкого р-п-перехода, принцип действия полевого тран-
зистора с барьером Шотки не отличается от принципа действия по-
левого транзистора с управляющим р-п-переходом. Применение
металлического затвора вместо р-п-перехода позволяет значитель-
но уменьшить размеры структуры транзистора. Современные по-
левые транзисторы с барьером Шотки выполняются на основе ар-
сенида галлия с каналом п-типа проводимости, работающим в ре-
жиме обеднения, и используются в СВЧ-технике.
Структура полевых транзисторов с изолированным затвором
определяет их наименование: МОП-транзисторы (металл — ок-
сид — полупроводник), где в качестве изолирующей области ис-
пользуются оксиды кремния, МДП-транзисторы (металл — диэлек-
трик — полупроводник), где в качестве изолирующей области ис-
пользуются другие, в том числе слоистые, диэлектрики, например
двухслойный диэлектрик на основе оксида кремния и нитрида крем-
ния.
Полевые транзисторь! с изолированным затвором могут быть
со встроенным каналом, созданным технологическим путем, и с ин-
дуцированным каналом.
По типу проводящего канала полевые транзисторы разделяют
на транзисторы: с каналом п-типа, с. каналом p-типа и взаимодо-
полняющие (комплементарные) п- и р-структуры (КМДП).
Полевые транзисторы могут работать в обедненном режиме (ре-
жиме обеднения), характеризующемся уменьшением проводимости
канала, или в обогащенном режиме (режиме обогащения, аккуму-
ляции), характеризующемся увеличением проводимости канала.
Полевые транзисторы с управляющим р-п-переходом работают в
режиме обеднения; полевые транзисторы МДП-типа с индуциро-
ванным каналом в режиме обогащения; полевые транзисторы
МДП-типа со встроенным каналом — в режимах обеднения и обо-
гащения. При наличии соответствующего начального смещения на
затворе полевые транзисторы работают во всех режимах.
Транзисторы с управляющим р-л-переходом. Полевые транзис-
торы с управляющим р-п-переходом нашли применение в линейных
схемах, а транзисторы МДП-типа — в логических и запоминающих
схемах.
На рис. 2.23, а показана структура полевого транзистора с уп-
равляющим р-п-переходом и каналом п-типа, совместимая с п-р-п-
биполярной технологией. Области канала n-типа и высоколегиро-
ванные области п+ и р+, являющиеся электродами полевого тран-
зистора, можно получить, например, методом диффузии примесей.
Участок управляемой проводимости или канал, находящийся меж-
ду истоком И и стоком С, располагается под локальной областью
затвора 3. В структуре полевого транзистора подложку П рассмат-
ривают как самостоятельный электрод.
Рис. 2.23. Структура (а — е) и выходные характеристики (д) полевого транзисто-
ра с управляющим р-л-переходом и каналом п-типа:
/ — «линейная» (крутая) область; 2 —граница перекрытия канала; 3 —область насыщения
(пологая); 4 — область пробоя
В структуре полевого транзистора с р-п-переходом и каналом
n-типа между внешними выводами можно указать следующие пе-
реходы: затвор — исток ЗИ, затвор — сток ЗС, подложка — исток
ПИ, подложка — сток ПС. Все эти переходы при работе полевого
транзистора должны быть смещены в обратном направлении, от-
куда следует, что напряжение на затворе 3 относительно истока И
должно быть отрицательным, а напряжение на стоке С относитель-
но истока И — положительным.
В дискретных полевых транзисторах с управляющим р-и-пере-.
ходом подложка П, как правило, технологически соединяется с
верхним низкоомным затвором 3, а в интегральных полупровод-
никовых схемах — с точкой с наименьшим потенциалом, посколь-
ку является общей частью и для остальной части схемы.
Для полевело транзистора с управляющим р-п-переходом и ка-
налом p-типа знаки напряжений на внешних электродах необхо-
димо заменить на противоположные, а подложку соединить с точ-
кой с наибольшим потенциалом. Наличие разнополярных напряже-
ний—существенный недостаток схем, выполненных с применением
полевых транзисторов с управляющим р-п-переходом.
Принцип действия полевого транзистора с управляющим р-п-пе-
реходом и каналом «-типа поясняет рис. 2.23, б—г. Поскольку
потенциалы на электродах транзистора измеряются относительно
истока И, считаем его заземленным. При нулевых напряжениях на
затворе 3 и стоке С ток через канал не проходит. Толщины обед-
ненных слоев (областей пространственных неподвижных зарядов)
в этом случае имеют минимальные величины, определяемые кон-
тактной разностью потенциалов между р- и «-областями. Если на
затвор 3 транзистора подается отрицательное напряжение, то обед-
ненный слой проникает в глубь канала, сужая сечение той его
части, в которой находятся свободные (подвижные) носители за-
ряда. И хотя физические размеры структуры остаются неизменны-
ми, сечение проводящей части канала регулируется напряжением,
приложенным к затвору 3. Таким образом, изменяя значение от-
рицательного напряжения на затворе 3, можно управлять прово-
димостью канала между его истоком И и стоком С. Максимальная
проводимость достигается при напряжении Пзи =0 (предполага-
ется, что в процессе работы транзистора отсутствуют ситуации, при
которых UЗи >0, так как в этом случае возрастают входные токи).
При Uзи =0 сечение проводящей части канала максимально.
При некотором значении напряжения на затворе 3 обедненный
слой проникает на всю толщу канала, полностью перекрывая его,
что приводит к падению проводимости до нуля. Напряжение /7ЗИ
при котором наступает этот эффект, называется напряжением от-
сечки и обозначается /70ТС. Проводимость канала остается равной
нулю, если | Пзи | > | Потс |. Поскольку, выражение «полностью пе-
рекрытый канал» не содержит в себе количественного критерия,
^отс определяется как напряжение на затворе 3 (при заданном на-
пряжении Пси, при котором ток стока имеет определенное значе-
ние— обычно 1 или 10 мкА). Иногда для нахождения значения
П0Тс используют следующую методику: при произвольном ПСи оп-
ределяют /со при Пзи =0, затем Пзи (0, 1), при котором /с=О,1/со,
и далее вычисляют напряжение отсечки по формуле
/70ТС= [1/(1 _КбД)] /73и(0,1)~ 1,46/73и(0,1).	(2.153)
При приложении положительного напряжения к стоку С и при
^зи =0 по каналу потечет ток, обусловленный основными носите-
лями заряда (в данном случае электронами). Ток стока 1с снача-
ла растет пропорционально росту напряжения t7CH . На выходных
характеристиках (рис. 2.23, д) этому случаю соответствует «линей-
ная» область. Когда напряжение UCii по значению сравнимо или
больше Uotc, выходные характеристики становятся нелинейными.
Это объясняется тем, что напряжение UCii увеличивает разности
потенциалов между каналом и затвором, что, в свою очередь, уве-
личивает толщины обедненных слоев. Толщина обедненных слоев
максимальна у стока С и минимальна у истока И. При некотором
напряжении- на стоке С обедненные слои смыкаются вблизи него
и в результате наступает момент, называемый перекрытием канала
(рис. 2.23, в). Дальнейшее увеличение напряжения t/си не приво-
дит к росту тока /с, а лишь увеличивает напряженность поля в
обедненном слое. При этом точка смыкания обедненных слоев сме-
щается в сторону истока И.
В узкой проводящей области вблизи стока плотность тока и
электрическое поле велики; явления переноса носителей подобны
инжекции носителей эмиттером биполярного транзистора в обед-
ненную область обратносмещенного коллекторного перехода. По-
скольку перекрытие канала при некотором t/CH приводит не к от-
сечке тока, а только лишь к отсечке его приращений, удобнее это
напряжение называть напряжением насыщения /7Нас (при Uзи =0).
. После наступления насыщения ток /с не зависит от напряже-
ния t/CH, но остается зависимым от напряжения /7ЗИ . При одно-
временном приложении напряжений затвора и стока насыщение то-
ка стока наступает при различных напряжениях на стоке: чем
больше запирающее напряжение, тем меньше напряжение на сто-
ке, соответствующее насыщению тока /с. На семействе полных вы-
ходных характеристик, показанных на рис. 2.23, д, можно выде-
лить три области: линейную (крутую), насыщения (пологую) и
пробоя, в которой ток /с резко возрастает при небольших увели-
чениях напряжения UCil.
При увеличении напряжения /7ЗИ может произойти пробой со-
ответствующего перехода, однако он не выводит из строя транзис-
тор, если при этом мощность рассеяния на нем не превышает мак-
симально допустимую величину. После возвращения в нормаль-
ный рабочий режим транзистор восстанавливает свою работоспо-
собность. Это свойство полевых транзисторов с управляющим р-п-’
переходом дает им большое преимущество перед транзисторами
МДП-типа, так как у последних возникновение пробоя в цепи зат-
вора приводит к их поломке.
При положительном напряжении Uзи ток 1с увеличивается
незначительно, так как измерение смещения в прямом направле-
нии несущественно влияет на ширину обедненного слоя. Выше от-
мечалось, что если переход смещен в прямом направлении, то для
работы транзистора требуется большой ток затвора 13. При от-
рицательном напряжении U3li входное сопротивление 7?вх состав-
ляет 108—109Ом.
Рассмотренные процессы действуют и в транзисторах МДП-ти-
па, так как подложка в них может рассматриваться как затвор с
изолирующим р-п-переходом, способный модулировать величину
дрейфового тока. Обратное смещение подложки уменьшает ток 1С.
При расчете и использовании интегральных схем на МДП-тран-
зисторах необходимо учитывать изменение напряжения на подлож-
ке транзистора МДП-типа относительно общей точки схемы, так
как при этом изменяются напряжение отпирания транзистора и
ток в канале.
Рис. 2.24. Принцип работы транзистора МДП-типа со встроен-
ным каналом р-типа
Транзисторы с изолированным затвором. На рис. 2.24, а пока-
зана структура полевого транзистора с изолированным затвором и
встроенным каналом p-типа. Области канала p-типа и высоколе-
гированные области р+, являющиеся электродами транзистора
МДП-типа, могут быть получены методом диффузии примесей. Чет-
вертый электрод транзистора — подложка П — в большинстве схем
применения соединяется с истоком И, иногда она используется в
качестве затвора 3, управляющего током стока /с, аналогично за-
твору полевого транзистора с управляющим р-п-переходом.
В структуре транзистора, изображенной на рис. 2.24, между внеш-
ними выводами можно указать переходы подложка — исток ПИ и
подложка — сток ПС, которые при работе транзистора должны
быть смещены в обратном направлении, откуда следует, что при
напряжении Дпи=0 напряжение на стоке С должно быть отрица-
тельным относительно напряжения на истоке И. Поскольку затвор
3 транзистора изолирован от проводящего канала, напряжение
и3ц может быть любого знака.
Для анализа принципа работы транзистора МДП-типа со встро-
енным каналом p-типа рассмотрим фрагмент его структуры вбли-
зи канала (рис. 2.24, б). Введем пространственную систему коор-
динат, в которой ось х лежит на границе раздела диэлектрик — ка-
нал, начало координат находится на стыке диэлектрика, Истока и
канала, а ось у направлена к затвору.
Пусть к затвору 3 приложено напряжение Пзи <0 (при Пси<С
СО), причем | U3li | < | Ucll |, а исток И заземлен. Положитель-
ные направления напряжений показаны на рис. 2.24, б стрелками
(направление стрелки указывает более высокий потенциал). На-
пряжение на слое диэлектрика Uy в каждой точке А вдоль оси х
равно Пзи—Ux. Так как под действием напряжения Uси по кана-
лу течет ток, то напряжение Ux меняется от 0 до Пси > а напряже-
ние затвора Пзи всюду одинаково.
В точке Б, в которой Ux—USn, имеем напряжение Uy=0. Сле-
ва от точки Б, когда Дзи < Ux, напряжение на диэлектрике отри-
цательно; следовательно, часть канала левее точки Б обогащает-
ся подвижными носителями — дырками — и ее проводимость уве-
личивается. Справа от точки Б, при Дзи >UX, напряжение на ди-
электрике положительно, часть дырок вытесняется из правой час-
ти канала и ее проводимость падает. Итак, потенциалы затвора и
стока изменяют концентрацию подвижных носителей заряда в ка-
нале.
Если к затвору 3 приложено положительное напряжение при
Л/Си ~0, он заряжается положительно и одновременно у приле-
гающей к диэлектрику поверхности канала образуется обедненный
слой, появляющийся вследствие ухода из него свободных дырок.
Плотность заряда и ширина обедненного слоя зависят от напряже-
ния U зи, что и определяет механизм модуляции проводимости меж-
ду истоком И и стоком С. При достаточно большом положитель-
ном напряжении U3li весь канал перекрывается обедненным сло-
ем, что приводит к эффекту отсечки тока. Это напряжение, так же
как и для полевого транзистора с управляющим р-п-переходом,
называется напряжением отсечки П0Тс- Изменение U3ii от нуля до
Потс соответствует режиму обеднения транзистора МДП-типа.
Если к затвору 3 приложено отрицательное напряжение (при
он заряжается отрицательно, а в канале у поверхности
раздела с диэлектриком появляется положительный подвижный
заряд, увеличивающий число носителей заряда по сравнению с рав-
новесной концентрацией свободных дырок, заряд которых компен-
сируется зарядом неподвижных отрицательных ионов примесей.
Появление избыточных дырок приводит к увеличению проводимо-
сти канала. Прирост проводимости управляется напряжением на
затворе. Изменение Дзи от 0 до отрицательных величин соответ-
ствует режиму обогащения транзистора МДП-типа.
Увеличение отрицательного напряжения Пси при фиксирован-
ном напряжении Йзи, так же как и в транзисторе с управляющим
р-п-переходом, приводит к эффекту насыщения тока стока /с, по-
этому выходные характеристики МДП-транзистора со встроенным
каналом, работающего в режиме обеднения, по форме совпадают
с характеристиками, приведенными на рис. 2.23, д. На рис. 2.26, а
даны проходные характеристики транзистора МДП-типа со встро-
енным каналом р-типа.
Преимущественное распространение в схемах цифровых уст-
ройств получили транзисторы МДП-типа с индуцированным кана-
лом, так как они обладают важными достоинствами: полярности
и уровни выходных и входных напряжении у них совпадают, что
позволяет использовать непосредственные связи между схемами,
а сами транзисторы обладают высокими схемотехническими пара-
метрами.
напряжением Ыпор, в припо-
Рис. 2.26. Проходные характеристики
транзисторов МДП-типа:
а — со встроенным каналом p-типа; б — с
индуцированным каналом р-типа
Рис. 2.25. Принцип работы транзистора МДП-типа с индуци-
рованным каналом р-типа
Структура транзистора этого типа (рис. 2.25, а) отличается от
структуры транзистора, представленной на рис. 2.24, а, .тем, что в
ней отсутствует встроенный канал p-типа. В таком транзисторе, при
С73и =0 и Ucvl=0 сопротивление сток — исток очень велико и со-
ответствует сопротивлению двух встречно включенных диодов при
отсутствии смещения. Однако при некотором отрицательном зна-
чении U зц, называемом порогов
верхностном слое подложки п-
типа возникает слой инверсной
проводимости, представляющий
собой индуцированный канал, ко-
торый ничем не отличается от
встроенного канала и соединяет
р+-области истока и стока (рис.
2.25, б). Поскольку в таком тран-
зисторе индуцированный канал
ПОЯВЛЯеТСЯ ЛИШЬ При Пзи-<?7пОр,
работа его ограничивается режи-
мом обогащения.
Как и у транзисторов с уп-
равляющим р-/г-переходом, увеличение (по модулю) напряжения
^си приведет к перекрытию индуцированного канала и у стока
(рис. 2.25, в), а дальнейшее увеличение иСц—к укорочению ка-
нала или смещению точки перекрытия к истоку (рис. 2,25, г), т. е.
это режим насыщения; ток стока практически не меняется.
На рис. 2.26, б даны проходные характеристики транзистора
МДП-типа с индуцированным р-каналом.
Характеристики, параметры и модели транзис-
торов с изолированным затвором с индуцирован-
ным каналом p-типа. Основные уравнения, описывающие
характеристики МДП-транзистора, могут быть получены на осно-
ве анализа его принципа действия с точки зрения общей теории по-
лупроводников (см. [2]). Для разработчиков цифровых устройств
и интегральных МДП-схем представляют интерес характеристики
и основные параметры транзисторов МДП-типа с точки зрения схе-
мотехники. В последней наиболее широко используются уравнения
Хофстайна (см. [5]), определяющие вольт-амперные характеристики
транзистора МДП-типа:
I Рзи>рпор|;
(2.154)
^сИнас=^зи-:/по₽;	(2.155)
/с=/С(^3и.-^псР)2/2 при J 1^си> ^зи-гЛюр’.	(2.156)
I 'UЗИ| ?> I^nopb
*
где К — удельная крутизна; Ucil нас— напряжение сток — исток,
соответствующее моменту перекрытия канала.
Первое неравенство (условие) в (2.154) обозначает, что пере-
крытия канала за счет большой величины Пси нет; второе нера-
венство (условие) в (2.154) обозначает, что исключается отсечка
тока стока при малой величине С/зи. Таким образом, уравнение
(2.154) отражает выходные характеристики транзистора в «линей-
ной» (крутой) области.
Подстановка (2.155) в (2.154) дает уравнение (2.156), отража-
ющее выходные характеристики транзистора в пологой области
(области насыщения). Неравенства (условия) в (2.156) говорят о
том, что транзистор работает с перекрытием канала при отсут-
ствии отсечки тока стока при малой величине Uw .
Постоянные С/Пор и К транзистора определяются по следующей
методике. Прежде всего для соблюдения условий (2.156) задаем-
ся достаточно большим напряжением С/си. Далее при двух значе-
ниях напряжения (7ЗИ1 и Пзи2 измеряем соответствующие значе-
ния тока /ci и /с2, причем с целью более точного-определения Unop
одно из значений тока стока желательно взять как можно мень-
шим. Тогда из (2.156) С/пор(В) и /С(А/В2) равны:
£Л1ор=(^зи2	Лзг/Лц) >	(2.157)
К=^Гс1(и*^ - £7пор)2,	(2.158)
где /с* = /с1 ИЛИ /с* = /с2> ^ЗИ = ^ЗИ1 или U3VI — UЗИ2‘
В моделях МДП-транзистора важным параметром является
крутизна S, определяемая как отношение изменения тока 1с к из-
менению напряжения изи при коротком замыкании по переменно-
му току 1с в схеме с общим истоком или, что то же самое, при по-
стоянном (фиксированном) напряжении t/си- Из (2.156) крутиз-
на S при работе транзистора МДП-типа в области насыщения (по-
логой) выходных характеристик
S=dIc!dU3ii=K (U3il — Unop)=KUcnKac	(2.159)
При работе транзистора МДП-типа в «линейной» (крутой) об-
ласти выходных характеристик из (2.154) получаем
S=dIc!dU зи—KU си.
(2.160)
Рис. 2.27. Эквивалентные
схемы по постоянному току
транзистора МДП-типа в
схеме с общим истоком:
а — цепи затвора; б — цепи сто-
ка
Уравнения Хофстайна с успехом используются при расчетах
схем, выполненных на дискретных полевых транзисторах, когда
подложка всегда может быть непо-
средственно соединена с истоком. В
интегральных полупроводниковых схе-
мах на МДП-транзисторах условие
f/пи =0 не всегда выполняется, так
как даже при заземлении подложки
ее потенциал относительно истока мо-
жет отличаться от нуля, когда исток
не заземлен.
От напряжения, приложенного к
подложке, зависит ширина р-/г-перехо-
да между подложкой и индуцирован-
ным каналом, что приводит к измене-
нию сечения канала и тока стока.
Подложка действует подобно затвору
полевого транзистора с управляющим
р-/г-переходом, поэтому ее иногда на-
зывают нижним затвором. С увеличением обратного напряжения,
приложенного к подложке, пороговое напряжение транзистора с
индуцированным каналом возрастает по абсолютной величине, а
напряжение С/си иас, соответствующее моменту перекрытия инду-
цированного канала, уменьшается по абсолютной величине (см.
[3, 4]). Влияние потенциала подложки наиболее часто учитыва-
ется введением напряжения С/пи и коэффициента т] в следующие
уравнения Хофстайна, соответствующие уравнениям (2.154)—
(2.156):
/с=7С[(^зи-^пор-^пи)^си-(14-^)^си/2];	(2.161)
^Синас—[1/(1 Н-7!)] Ли — ^пор — №пи)>	(2,162)
7с= [К/]2 (1 -1-7])] Ли -^нор -Ли)2.	(2.163)
где Uаор определяется без учета потенциала подложки (ИПи=0);
tl^Sn/S, т] — коэффициент, характеризующий влияние изменения
напряжения на подложке на ток стока и на изменение напряже-
ния Дси нас; его удобно определить экспериментально; Sn — кру-
тизна транзистора по подложке; S — крутизна транзистора по зат-
вору.
При статических расчетах схем на транзисторах МДП-типа не-
обходимо знать их эквивалентные схемы. Эти схемы приведены
на рис. 2.27. Для большинства схем входное сопротивление цепи
затвора 3 настолько велико, что им можно пренебречь. На экви-
валентной схеме, показанной на рис. 2.27, б, учтены сопротивления
выводов и пассивных частей истока И и стока С ги 1-5-10 Ом.
Эти сопротивления необходимо учитывать при разработке аналого-
вых ключей, и ими можно пренебречь при расчете цифровых схем.
Активные свойства транзистора МДП-типа учитываются двумя за-
висимыми генераторами тока, коэффициенты пропорциональности
S и S п которых зависят от режима работы транзистора и опреде-
ляются уравнениями Хофстайна. Учитывается также динамическое
выходное сопротивление /?Вых, обусловленное модуляцией эффек-
тивной длины канала при изменении напряжения на стоке С, ана-
логичной эффекту модуляции базы в биполярном транзисторе. Ти-
пичное значение 7?Вых= 104-5-105 Ом. Если С/пи =0, то Sn =0, если
^пи=^зи > т0 Два генератора тока необходимо заменить одним
генератором с крутизной SX=S + Зп.
При анализе динамических процессов в схемах на транзисто-
рах МДП-типа необходимо учитывать все составляющие, определя-
ющие частотные свойства транзисторов. Эквивалентные схемы тран-
зистора МДП-типа приведены на рис. 2.28. Полная эквивалентная
схема транзистора МДП-типа изображена на рис. 2.28, а, где /?3и
и R зс — сопротивления утечек участков затвор — исток и затвор —
сток соответственно (1014—1017 Ом); Дпс и 7?пи —сопротивления
обратносмещенных диодов подложка — сток и подложка — исток
(109—1010 Ом); /?вых, ги, гс определены на рис. 2.27, б; Сзи, Сзс,
Сси— межэлектродные постоянные емкости выводов корпуса и
монтажные емкости; Сзи, Сзс, Сси, Спс, Спи внутренние (при-
сущие структуре) переменные емкости; Скс — переменная емкость
между каналом и стоком, быстро убывающая по мере приближе-
ния Uси к уровню UCil нас. В эквивалентной схеме, показанной на
рис. 2.28, а, учтена инерционность движения носителей в канале
транзистора МДП-типа с помощью ДС-цепочки, представляющей
собой эквивалент распределенных емкости и сопротивления кана-
ла. Остальные компоненты-схемы определены для схемы, показан-
ной на рис. 2.27.
Значения паразитных емкостей корпуса интегральной схемы со-
ставляют 0,5—1 пФ. Инерционность канала характеризуется вре-
менем порядка 1 нс, которое пренебрежимо мало по сравнению с
временем заряда паразитных и встроенных емкостей.
При инженерных расчетах рассмотренную на рис. 2.28, а схему
можно существенно упростить (рис. 2.28, б), если пренебречь боль-
шими сопротивлениями /?зи, /?зс, /?пс« ^пи и малыми сопротив-
лениями ги и Rc, а также малой емкостью (порядка 0,1 пФ) Скс.
Полагая, что инерционность внешних цепей много больше инерци-
онности канала МДП-транзистора, можно также исключить из схе-
мы 7?С-цепочку.
Межэлектродные емкости С3с и
циями межэлектродных на-
пряжений. Учет их нелиней-
ности значительно усложня-
ет расчеты, в том числе уве-
личивает машинное время
расчета переходных процес-
сов. В переключательных
схемах нелинейность этих
емкостей можно не учиты-
вать, считая их постоянны-
ми, а емкость р-л-перехода
сток подложка, являю-
щуюся основной составляю-
щей выходной емкости СВых,
вычислять по обычным фор-
мулам (2.107) для р-п-пере-
хода. Упрощенная модель
достаточно точно описывает
переходные процессы в
транзисторе МДП-типа
вплоть до микросекундных
длительностей рабочих сиг-
Сзи являются сложными функ-
Рнс. 2.28. Эквивалентные схемы по пере-
менному току транзистора МДП-типа в
схеме с общим истоком: »
а — полная; б — упрощенная при U
налов, когда инерционно-
стью процессов в канале транзистора можно пренебречь по срав-
нению с инерционностью во внешних цепях.
Входная емкость для схемы на рис. 2.28, б определяется как
емкость между затвором и истоком при коротком замыкании по
переменному току цепи стока в схеме с общим истоком. Очевидно,
что Cex=C3h4-C3c . Проходная емкость Сзс измеряется между
затвором и стоком при коротком замыкании по переменному току
Цепей затвора и стока в схеме с общим истоком. Выходная емкость
^вых измеряется между стоком и истоком при коротком замыкании
по переменному току цепи затвора в схеме с общим истоком.
§ 2.6.	ДИОДЫ
Диоды применяют в качестве дискретных компонентов радио-
технических схем для выпрямления переменного тока; использо-
вания в высокочастотных схемах как смесителей, видеодетекторов,
модуляторов, переключателей, умножителей, параметрических при-
боров; преобразования лучистой энергии в электрический ток (фо-
тодиоды) ; стабилизации напряжений и т. д.
Диоды в интегральных логических схемах применяют как для
основных логических операций, так и для вспомогательных функ-
ций (смещение и фиксация уровней напряжения, ускорения про-
цессов включения и выключения и др.). В зависимости от конст-
рукции и технологии изготовления интегральной схемы различают
бескорпусные диоды и диодные сборки, применяемые в гибридных
интегральных схемах, и диоды, используемые в полупроводнико-
вых интегральных схемах. Бескорпусные диоды и диодные сборки
устанавливают в гибридных схемах на диэлектрические подложки,
поэтому они характеризуются параметрами, свойственными диск-
ретным диодам. Диоды, используемые в полупроводниковых ин-
тегральных схемах, не выполняются в виде специализированной
структуры, так как на практике проще их получить из транзисторной
структуры.
^-0 Ч-» V
1	2	3	4	5


Рис. 2.29. Схемы диодного включения интегрального транзи-
стора с диэлектрической изоляцией
Для транзистора, имеющего диэлектрическую изоляцию, мож-
но использовать пять способов диодного' включения (рис. 2.29, схе-
мы 1—5). Интегральные полупроводниковые диоды характеризу-
ются следующими основными статическими и динамическими па-
раметрами: напряжением пробоя, обратным током.диода, прямым
напряжением при малых и больших токах, емкостью диода, сме-
щенного в обратном направлении, паразитной емкостью диода от-
носительно подложки и постоянной времени восстановления обрат-
ного сопротивления. Для транзисторов, имеющих диэлектрическую
изоляцию, паразитная емкость коллектор — подложка на порядок
меньше, чем емкости переходов, поэтому в большинстве случаев
она не учитывается.
Для схемы 1 напряжение пробоя определяется эмиттерным
переходом и составляет 5—7 В, обратный ток —обратным тепло-
вым током эмиттерного перехода и током термогенерации, причем
для кремниевых приборов последний является основным компо-
нентом обратного тока. При прямом токе через диод, выполненный
по схеме 1, транзистор работает в активном режиме на теоретиче-
ской границе с режимом насыщения, поэтому из (2.8) с учетом па-
дения напряжения на сопротивлении базы гБ транзистора и ра-
венства /д=/э получим
иД1=1д^ — «)гБ +Wrln [/д(1 — аах-)//ЭБо+ Н-	(2.164)
Время восстановления обратного сопротивления в схеме 1 оп-
ределяется из следующих соображений. В этой схеме только эмит-
терный переход смещается в прямом направлении, а так как коэф-
фициент инжекции эмиттера близок к единице, то происходит на-
копление неосновных носителей только в области базы.
Заряд неосновных носителей, накопленный в базе, связан с то-
ком базы соотношением <2б = ^бТВ. Для схемы 1 QB =/Д1(1—а)тР=
=/д1Та, где та — время пролета неосновных носителей через базу.
Это и объясняет малое время восстановления обратного сопротив-
ления для схемы 1.
Для схемы 2 напряжение пробоя определяется коллектор-
ным переходом и в зависимости от концентрации примесей в кол-
лекторе лежит в пределах 20—70 В; обратный ток — обратным теп-
ловым током коллекторного перехода и током термогенерации. Из
(2.9), учитывая, падение напряжения на сопротивлении базы тран-
зистора и то, что 1д=1к, а транзистор работает в инверсном актив-
ном режиме, получим
7/д2=7д(1 — аг) гБ-|-7Д<рг In [/д (1 —аа,-)МкБо4-1].	1 (2.165)
Емкость диода Сд2 равна барьерной емкости коллекторного пе-
рехода Ск.бар-
Так как коллекторный переход смещен в прямом направлении,
то происходит накопление избыточных носителей как в базе, так
ив коллекторе (основное накопление избыточного заряда происхо-
дит в области коллектора), потому что интегральные транзисторы
имеют высокоомный коллектор и, следовательно, коэффициент ин-
жекции коллекторного перехода значительно меньше единицы.
Рассасывание этого заряда при выключении диода и определяет
время восстановления обратного сопротивления, зависимого от
свойств коллектора. Если толщина коллектора значительно превы-
шает диффузионную длину неосновных носителей в нем, то его на-
зывают толстым, а при обратном соотношении между этими вели-
чинами — тонким. Для толстого коллектора постоянная времени
рассасывания равна времени жизни дырок в коллекторе, а для тон-
кого коллектора — времени пролета дырками коллектора. Время
жизни дырок в коллекторе и время пролета ими коллектора обыч-
но в несколько раз превышают время пролета базы электронами,
поэтому время восстановления в схеме 2 значительно больше, чем
в схеме 1.
Для схемы 3 напряжение пробоя определяется, как и для
схемы 1, Эмиттерным переходом и составляет 5—7 В:
^дз==/дгБ-|-т<р7- In {/д (1 —аа;)/[(1 — о)/эбо_Ь(1 — ах)^кБо14~ О-
(2.166)
Емкость диода для схемы 3 максимальна и равна Сдз=СЭбар +
+СК бар- Время восстановления этой схемы максимально, так как
в ней накапливается максимальный заряд.
В схеме 4 напряжение пробоя определяется эмиттерным пе-
реходом и составляет 5—7 В:
UД4=1дгБ-|- nv?T In (/д/^эбоЧ- !)•	(2.167)
Время восстановления в схеме 4 приблизительно совпадает с вре-
менем восстановления в схеме 2.
1
Рис. 2.30. Схемы
р-п-переходом
К,3 _1_Рт
диодного включения интегрального транзистора с изоляцией
В схеме 5 напряжение пробоя определяется коллекторным
переходом и составляет 20—70 В:
7/д5—1дг	1п(/д[1 кбоЧ~ !)•	(2.168)
Время восстановления в схеме 5 занимает промежуточное по-
ложение по отношению к схемам 3 и 2 (4).
В работе [4] показано, что если
выполняется соотношение а/п^0,2,
при изоляции р-п-переходом
то выводы, полученные для
 структур с диэлектрической
изоляцией, справедливы и
для структур с изоляцией
р-п-переходом с учетом на
порядок больших величин
паразитных емкостей отно-
сительно подложки (рис.
2.30, схемы 1—5).
Так как основные требо-
вания к переключательным
диодам в интегральных по-
лупроводниковых схемах —
малое прямое падение на-
Рис. 2.31. Упрощенные статические экви-
валентные схемы диода:
а —для качественного анализа: б —для ори-
ентировочных расчетов; Д — идеальный диод
пряжения и малое время восстановления обратного сопротивле-
ния, то почти всегда используется схема 1 (С/кб=0).
Для качественного анализа статического режима схемы, содер-
жащей диоды, можно принять упрощенную схему диода, приведен-
ную на рис. 2.31, а, а при ориентировочных расчетах — схему, при-
веденную на рис. 2.31, б.
При С/д>3/и<рг справедливы соотношения 1д= 1*д жр[(Уд —
-—и*д)1(гп<рт)\ и и*д-\-пиртIn(/д//*д), где и*д и /*д — координаты
характерной точки на прямой ветви вольт-амперной характерис-
тики диода; /обр — обратный ток диода; 7?д — обратное сопротив-
ление диода.
Пример 2.12. Оценим числовые значения Uд для схем 1—5 (см. рис. 2.29)
при малых н больших точках через диод, приняв гБ=50 Ом; а=0,98; а,-=0,2;
<рт=26 мВ; /ЭБО«Ы0—* мА; /Кбо«5-1О—4 мА, время жизни неосновных но-
сителей в базе тр=50 нс.
Малые токи через диод — токи, при которых падение напряжения на сопро-
тивлении базы гБ составляет менее 1—3% от падения напряжения на переходе,
а большие токи через диод — токи, при которых падение напряжения на сопро-
тивлении гБ соизмеримо с напряжением на переходе (составляет 10% и более).
Тогда, приняв за малое значение тока /д=0,1 мА, а за большое — /д=10 мА,
соответственно получим
^д1(0,1мА) ~0,54 В; /7Д1(10 мА) « 0,66 В.
Емкость диода СД1 для схемы 1 равна барьерной емкости эмиттериого пере-
хода Сэ 6ар. Расчет усредненного значения емкости диода СД1 производится по
методике, описанной в § 2.3.
Рис. 2.32. Структура диода Шотки (а)
схемах
и транзистора Шотки (б) в интегральных
Численные расчеты дают: £7Д2(0,1 мА) «0,48 В, £7д2(10 мА) «1,0 В;
£7Дз(0,1 мА) «0,51 В, С/дз(10 мА) «1,13 В; £7Д4(0,1 мА) «0,54 В, £7Д4(10 мА)«
«1,16 В; £7Д5(0,1 мА) «0,50 В, £7д6(10 мА) «1,09 В.
В последнее время широко применяются, особенно в схемах
ТТЛ-типа, диоды Шотки в интегральном исполнении (рис. 2.32),
представляющие собой контакт металла с высокоомным полупро-
водником п-типа, в качестве которого используется коллекторная
область транзисторов.
Диоды Шотки обладают следующими преимуществами перед
Диодами на р-п-переходах:
отсутствие инжекции неосновных носителей при прямом сме-
щении, а следовательно, и явления накопления и рассасывания этих
Носителей;
инерционность обусловлена только барьерной емкостью контак-
Та и может быть незначительной за счет уменьшения размеров
структуры; поэтому времена переключения могут быть 0,1 нс и ме-
нее;
напряжение в прямом направлении почти в два раза меньше,
чем на р-п-переходе при одном и том же токе, а логарифмическая
зависимость Ид(1д) выполняется на протяжении восьми декад
(10-12— 10~4 А), что недостижимо для р-/г-перехода; обратные то-
ки составляют единицы пикоампер, а обратные напряжения — до
500 В.
Назначение диодов Шоткн в схемах ТТЛ-типа будет рассмотрено прн ана-
лизе последних.
§ 2.7.	РЕЗИСТОРЫ
Резисторы относятся к самым распространенным пассивным
компонентам цифровых элементов (при дискретных компонентах
они составляют около 40% от
a)	r	® R всех компонентов). Проектиро-
о .	_[—н-ю	о ।—вание цифровых элементов на
С-_____I	дискретных компонентах осно-
HI	„ вано на использовании широ-
Рис. 2.33. Эквивалентные схемы дискрет- КОЙ номенклатуры резисторов
иых резисторов:	по номиналам (от единицы ом
а —полная; б —упрощенная	ДО ТЫСЯЧ Мегаом), ДОПуСКаМ на
номинал (от ±0,01 до ±20%),
температурным коэффициентам сопротивления и т. п.; поэтому
при разработке главное внимание уделяется проектированию эле-
ментов, а не технологии их изготовления. Это позволяет выпол-
нять макетирование при использовании идентичных или тех же
самых компонентов, которые используются в реальных цифровых
элементах. Стоимость дискретных резисторов, как правило, мень-
ше стоимости активных компонентов, а надежность выше.
Интегральная схемотехника и технология существенно измени-
ли методы проектирования цифровых элементов. Так, диапазон но-
миналов резисторов в интегральных полупроводниковых схемах
снижен (от сотен ом до десятков килоом), допуск на номинал весь-
ма большой (от ±5 до ±30%). а стоимость всех компонентов при-
мерно одинакова и определяется стоимостью единицы площади под-
ложки.
Резисторы независимо от способа их реализации характеризу-
ются габаритами, номинальным сопротивлением, допустимым от-
клонением от номинального сопротивления, температурным коэф-
фициентом сопротивления, номинальной мощностью рассеяния,
предельным рабочим напряжением.
Моделирование резисторов в схемах, выполненных на дискрет-
ных компонентах, не представляет трудностей, поскольку эквива-
лентная схема дискретного резистора не содержит никаких дру-
гих элементов, кроме резистора и его паразитных параметров —
индуктивности выводов LB и емкости между выводами Св, которы-
ми в рабочем диапазоне частот можно пренебречь (рис. 2.33).
В интегральной схемотехнике используются полупроводниковые
резисторы (в монолитных полупроводниковых схемах), тонкопле-
ночные резисторы (в совмещенных и гибридных схемах) и толсто-
пленочные резисторы (в гибридных схемах).
Полупроводниковые резисторы в зависимости от структуры, в
свою очередь, могут быть разделены на диффузионные, на базе
эпитаксиального слоя, резисторы ПИНЧ-типа и резисторы, полу-
ченные ионным легированием.
Диффузионные резисторы —
наиболее распространенный тип
резисторов полупроводниковых
интегральных схем, так как из-
готовляются в едином технологи-
ческом процессе с активными
компонентами схемы. В качестве
их основы используются два диф-
фузионных цикла: базовая (наи-
более часто) или эмиттерная диф-
фузия. На рис. 2.34 представле-
ны типичный вид и поперечное
сечение диффузионного резисто-
ра р-типа, Полученного при базо-
вой п-р-п-диффузии. Для схемных
Рис. 2.34. Структура диффузионно-
го резистора:
а — вид сверху; б — поперечное сечение
применений резисторов такой
структуры необходимо, чтобы р-п-переходы имели обратное сме-
щение, для чего на область п подают высокий потенциал источни-
ка питания, а подложку р заземляют. Сопротивление можно вы-
разить следующим образом:
R=pL/S=pL/(XpW),
(2.169)
где р — среднее удельное сопротивление: L — эффективная длина
резистора; 5 — площадь его поперечного сечения, равная ширине
резистора W, умноженной на глубину Хр слоя р-типа.
При расчетах резистора используют параметр 7?Сл— сопротив-
ление слоя:
RCa=p/Xp,	(2.170)
где 7?сл выражается в омах и равно сопротивлению единичного
квадрата со стороной а данного материала, т. е. когда L = W=a.
Поэтому размерность сопротивления слоя Rcn принято выражать
как ом на квадрат (обычно 7?Сл = 100->400 Ом/П).
Сопротивление 7?Сл имеет положительный температурный коэф-
фициент, типичные значения которого равны (0,5-е-З) 10-3OC_1 из-за
Уменьшения подвижности носителей с увеличением температуры.
Толщина p-слоя Хр = 1,0->3,5 мкм. Разброс номиналов сопротив-
лений ±(5—20)%, однако относительный разброс значений сопро-
тивлений пространственно близких резисторов гораздо меньше, т. е.
±(3—5) %. Кроме того, у них температурные коэффициенты со-
противлений почти равны. Следовательно, отношение резисторов
поддерживается довольно стабильно и в диапазоне температур, что
очень важно, например, для элементов ЭСЛ-типа.
Благодаря наличию обратносмещенного перехода диффузион-
ный резистор имеет распределенную емкость. Упрощенные экви-
валентные схемы диффу-
Рис. 2.35. Эквивалентные схемы диффузионно-
го резистора:
а — схема с распределенными параметрами; б — двух-
элементная схема короткозамкнутого резистора; в —
трехэлементная схема разомкнутого резистора (пер-
вый элемент — параллельный конденсатор); г — трех-
элементная схема разомкнутого резистора (первый
элемент — последовательный резистор)
знойного резистора при-
ведены на рис. 2.35, где
Ci — емкость на единицу
длины (т. е. емкость пе-
рехода на единицу пло-
щади, умноженная на ши-
рину резистора); Ri— со-
противление на единицу
длины (т. е. удельное со-
противление, поделенное
на поперечное сечение,
пендикулярна направлению тока)
плоскость которого пер-
в области р.
Пример 2.13. Оценим порядок Ri и Ci для типичного диффузионного рези-
стора с параметрами 7?=10 кОм, Ясл=200 Ом/П, £=0,5 мм, ТГ=0,01 мм,
/о,7=Ю7 Гц.
Так как Rt=R/L, a R=RcnL/W, то
Ri = Rc„/W = 2-10« Ом/мм2.
(2.171)
Из схем на рис. 2.35, б — г следует
/0.7=1/(л/?С),
где R—RiL, C—CiL.
Из (2 172) получим
С = 1/(л/?/о,7) = 3,2 пФ
и, следовательно, С;=С/£=6,4 пФ;'мм.
(2.172)
(2.173)
Тонкопленочные резисторы, представляющие собой тонкую про-
водящую пленку, формируются на поверхности кремниевой плас-
тины после создания в ней активных элементов или на диэлек-
трической подложке. Они изолируются от остальной части полу-
проводниковой интегральной схемы слоем диоксида кремния.
В качестве материалов тонкопленочных резисторов используют-
ся металлы, полупроводники и керметы — соединения металлов с
керамикой (наибольшее применение получили хром, тантал, ни-
хром и соединения монооксида кремния с хромом).
Выбор материала связан с требованиями технологии, номинала
|резистора, его стабильности, температурного коэффициента сопро-
тивления, допустимой мощности резистора и т. п.
По сравнению с диффузионными тонкопленочные резисторы об-
ладают следующими преимуществами: поверхностное сопротивле-
а)	S)
Рис. Й.36. Схематическое изображение пле-
ночных резисторов:
а — в виде полоски; б — в виде гребсйки или ме-
андра; 1 — контактные площадки; 2 — резистив-
ная пленка
ние пленок может быть значительно больше, чем у диффузионных
слоев, и может регулироваться независимо от параметров активных
компонентов схем; температурный коэффициент сопротивления
меньше; легче контролировать номинал резистора при одновремен-
ной подстройке абсолютной величины сопротивления; меньшие
значения паразитных параметров.
К недостаткам тонкопленочных резисторов можно отнести не-
обходимость проведения ряда технологических операций при их из-
готовлении и недопусти-
мость пересечения рези-
стора с алюминиевыми
проводниками межсоеди-
нений.
Толстопленочные ре-
зисторы применяют в гиб-
ридных интегральных
схемах. К толстым плен-
кам относят пленки, тол-
щина которых превышает
несколько микрометров.
Толстые резистивные
пленки наносят на под-
ложки через сетчатые
трафареты (метод шелко-
графии): через отверстия
в сетчатом трафарете на
подложку продавливает-
ся слой пасты из требуе-
мого материала в виде дисперсионного раствора, а затем произво-
дится отжиг нанесенного слоя. В качестве резистивного материа-
ла используют кермет — палладиево-серебряную глазурь.
На рис. 2.36 представлены две основные конфигурации пленоч1
ных резисторов. Мерой сопротивления пленочного резистора слу-
жит сопротивление слоя. Сопротивление резистора равно произ-
ведению сопротивления слоя на число квадратов.
Для конфигурации резистора, представленной на рис. 2.36, б,
сопротивление рассчитывается по (2.171) с учетом того, что сопро-
тивление участка, отмеченного мелкой штриховкой, равно 2,55 /?Сл.
§ 2.8.	КОНДЕНСАТОРЫ
Дискретные конденсаторы как компоненты радиотехнических
схем имеют широкий диапазон габаритов, номиналов, допустимых
отклонений от номинала, температурного коэффицента емкости,
Допустимой реактивной мощности, номинального значения напря-
жения, тангенса угла потерь и сопротивления изоляции. Конден-
саторы, так же как и резисторы, широко используются в схемах,
выполняемых на дискретных компонентах, в меньшей степени —
в гибридных интегральных схемам (большей частью в линейных)
и почти совсем -не используются в цифровых интегральных полу-
проводниковых схемах. В последних они, как правило, являются
паразитными компонентами и ухудшают их динамические пара-
метры.
Третий тип
Рис. 2.37. Схемы интегральных конденсаторов:
а — структура элементов конденсаторов; б — эквивалентные схемы
1	2
Диэлектрик
Конденсаторы, используемые в интегральных схемах, бывают
трех типов. В конденсаторах первого типа используется барьерная
емкость перёхода, смещенного в обратном направлении, в конден-
саторах второго типа — трехслойная структура металл — диоксид
кремния — полупроводник, в конденсаторах третьего типа — трех-
слойная тонкопленочная структура металл — диэлектрик — металл
(рис. 2.37). Первые два типа конденсаторов применяются в полу-
проводниковых интегральных схемах, третий тип — в гибридных
тонкопленочных интегральных схемах. Все типы интегральных кон-
денсаторов характеризуются теми же параметрами, что и дискрет-
ные конденсаторы, однако для конденсаторов первого типа сущест-
вен специфический параметр — коэффициент напряжения, характе-
ризующий зависимость емкости конденсатора от приложенного на-
пряжения.
В конденсаторах первого типа могут использоваться три от-
дельных перехода (рис. 2.37): емкости эмиттер — база, коллек-
тор— база, коллектор — подложка, образованные структурой би-
полярного транзистора n-p-n-типа. Требования к полярности сме-
щения каждого конденсатора определяются параллельно подклю-
ченными диодами. Каждая емкость имеет также конечное объем-
ное сопротивление слоя, включенное последовательно с емкостью.
Для первого типа характерны следующие значения емкостей пе-
реходов (пикофарады на миллиметр в квадрате) при удельном со-
противлении подложки р-типа 5 Ом-см:
ПРИ (7см = 0 Сэ.бар=1400 пФ/MM2, Ск.бар = 300 пФ/мм2, Скп =
= 190 пФ/мм2 (без слоя п+-типа), Скп=260 пФ/мм2 (со слоем
п+-типа);
при (7 см = 3 В Од.бар" 1000 пФ/мм2, (7к.бар==^20 пФ/мм2, (?кп===
=60 пФ/мм2 (без слоя п+-типа), Скп =90 пФ/мм2 (со слоем п+
типа).
Конденсатор Скп имеет ограниченное применение, так как один
из его выводов является общим для остальной части схемы. Эта
емкость — неотъемлемая часть структуры и всегда присутствует
при выполнении изоляции обратносмещенным р-п-переходом. Кон-
денсатор Сэ.бар обладает наибольшей емкостью на единицу пло-
щади, однако низкое напряжение пробоя перехода (6—8 В) огра-
ничивает его использование. Конденсатор Ск.бар применяют более
широко, так как переход коллектор — база имеет более высокое
напряжение пробоя (около 50 В), однако его добротность ухудша-
ется последовательно включенным резистором гк.
Конденсаторы второго типа изготовляют, используя структуру
металл — диэлектрик — полупроводник (МДП), как показано на
рис. 2.37. Эта структура наиболее широко применяется в интеграль-
ных полупроводниковых схемах, так как совместима с обычными
технологическими процессами и не требует многочисленных метал-
лизированных слоев. При использовании п+-эмиттерной диффузии
сопротивление 7?=Зч-5 Ом, а емкость С=300-=-600 пФ/мм2 при тол-
щине диэлектрика около 0,1 мкм, поэтому в эквивалентной схеме
конденсатора второго типа влияние Скп менее существенно, чем
в случае емкости на р-п-переходе.
Конденсаторы третьего типа фактически свободны от паразит-
ного влияния подложки, их параметры не зависят от значения или
полярности прикладываемого напряжения. Однако эти конденса-
торы имеют два существенных недостатка — требуются дополни-
тельные технологические этапы кроме обычных диффузионных про-
цессов, и они выходят из строя при пробое диэлектрика, когда на-
пряжение превышает допустимое значение, так как это разруше-
ние — необратимое. В зависимости от толщины и типа диэлектрика
могут быть получены емкость (7=5004-5500 пФ/мм2 при допусти-
мом напряжении 20—40 В.
Основные причины, из-за которых интегральные конденсаторы
не используются в современных цифровых логических элементах, —
их небольшая удельная емкость и значительная занимаемая пло-
щадь на подложке, превышающая площадь, занимаемую транзис-
тором,- поэтому применение конденсаторов в полупроводниковых
интегральных схемах неэкономично.
§ 2.9.	МАТЕМАТИЧЕСКИЕ МОДЕЛИ КОМПОНЕНТОВ
Математическая модель полупроводникового диода. Математи-
ческая модель полупроводникового диода (см. £1]) (рис. 2.38) опи-
сывается системой уравнений, полученной из общих уравнений, опи-
сывающих поведение носителей заряда в полупроводнике (урав-
нения непрерывности, Пуассона, переноса), и с учетом реальных
характеристик диода:
/д=/+(СЯиф+С6ар)(^/^)+аду; ид=и-\-1дгъ, (2.174)
где /=/0(exp(t//m<pr)—1); Сдиф=[тр/(Щфг)](/—70); С6ар=
= С’баро[^кон/(^Кои — t/)]”; гб=1/(£1 + k2I д). В свою очередь,
Рис. 2.38. Схема полупро-
водникового диода
/о — тепловой ток перехода; /?у — сопро-
тивление утечки перехода; тР — время
жизни неосновных носителей; fei и k2 —
коэффициенты аппроксимации сопротив-
ления базы, учитывающие зависимость
гБ от степени легирования полупровод-
ника и его геометрических размеров;
^кон — контактная разность потенциалов
р-п-перехода.
Для резких р-п-переходов п=0,5, а
барьерная емкость при нулевом смеще-
нии C6ap0=S К ee.0qNa/(2UKOH).
Для плавких р-п-переходов п=1/3,
а барьерная., емкость при нулевом сме-
щении C6ap0=Si/ e2^a/(12f/K~)>
где 5 — площадь р-п-перехода; Ид— концентрация донорных при-
месей; а — коэффициент линейной аппроксимации Ид.
Математическая модель биполярного транзистора. Биполярный
транзистор согласно Эберсу — Моллу можно представить как со-
вокупность двух р-п-переходов, разделенных тонким слоем моно-
кристаллического полупроводника, выполняющего роль базы. Ис-
пользуя математическую модель полупроводникового диода, мож-
но построить математическую модель биполярного транзистора
dUjdt—(/э ^эакт)/(Сэ.ЛИф -|- Сэбар);
dUKldt=(J к - /Какт)/(Ск.диф+Ск.бар),	(2.175)
где Сэ.бар—Сэ.бзро ^Ип.Жон.з Uэ)]Лэ» Оэ.Лиф = 'Г/^э'Рг) (Э.диф— IЭБо)5
^кЛар ^к.барО [^кон.к/(^кон.к ^к)] к!	б>к.диф—	~ (Л{.ли<Ь ^КБо)»
^к<рг
/э.№ф=/эБо1ехР(^гэ/(тэ<рг)] —1]; /к.лиф=Л<Бо[ехр[{7к/(тк<рг)]— 1];
^Эакт—-^Э.лиф'Ь^Г'Ь^э/^уэ! -^Какт—^К.диф ^гЧ"^к/^ук>’ ^Г = Р^Э.Диф—
Р/Г К.Диф"
Л<Бо; объемными сопротивле-
гЕ, гк’, сопротивлениями утечки пе-
Рис. 2.39. Схема биполярного транзистора
л-р-п-типа
При этом биполярный транзистор характеризуется контактны-
ми разностями потенциалов £/КОн.э> ^кон.к; коэффициентами, зави-
сящими от характера перехода п3, пк\ барьерными емкостями пе-
реходов при нулевых напряжениях смещения Сэ.баРо, Ск.бар о! тем-
пературными потенциалами переходов щэфГ, т^т\ эффективным
временем жизни неосновных носителей базы т, т,- при нормальном
и инверсном включении биполярного транзистора соответственно;
тепловыми токами переходов /ЭБ0,
ниями тел базы и коллектора
реходов /?уэ, 7?уЭ.
Эквивалентная схема
биполярного транзистора
n-p-n-типа, соответствую-
щая (2.175), приведена
на рис. 2.39. Уравнения
(2.175) применимы и к.
транзисторам р-п-р-типа,
если положительные на-
правления токов р-п-пе-
реходов считать обратны-
ми по отношению к направлениям токов в п-р-п-транзисторах.
Известны также более точные модификации Эберса —Молла,
более строго учитывающие генерацию и рекомбинацию носителей
в обедненной области перехода, реальные пути протекания базо-
вого тока.
Математическая модель интегрального биполярного транзисто-
ра. Математическая мо-
дель интегрального бипо-
лярного транзистора, из-
готовленного по техноло-
гии с изоляцией отдель-
ных компонентов обрат-
носмещенным р-п-перехо-
дом, представляется трех-
переходной структурой
(рис. 2.40). Изолирую-
щий р-п-переход сущест-
венно влияет на процес-
сы в интегральном биполярном транзисторе через барьерную ем-
кость и обратный ток, а также в результате того, что паразитный
транзистор p-n-p-типа оказывается в активной области, если
основной транзистор п-р-п типа будет в насыщении.
Математическая модель интегрального биполярного транзистора
описывается системой уравнений
dUэ.диф — /э.актУС^'э.бар ~Ь^э.диф);
dUjdt = {1К /к.акт \Iп)/(£к.бар ^к.диф)>
Рис. 2.40. Схема интегрального биполярного
транзистора п-р-п-типа
dUn/dt — Utt~Iк.акт)/(Qi.бар 4" От-ЛифХ	(2.176)
Где I3 акт “й,. диф—1г’, /к.акт =7к.диф—Il 1пг', /п.акт = Лддиф 1пг', 1г~
= РЛ).диф—Р/^к.диф! 1цГ — Р -/к-диф Р /йп.диф-
В свою очередь, р' и (У, — прямой и инверсный коэффициенты
усиления тока паразитного транзистора p-n-p-типа. Токи 7э.диф,
/к. диф, 1п. Днф вычисляются по формуле, аналогичным формуле
(2.175); еМКОСТИ Сэ. бар, Q. бар» Qi. бар, Сэ.диф, Ск. диф, Сп. диф по
этим же формулам.
Рис. 2.41. Топология четырехэмиттерного транзистора (а) и модель
четырехэмиттериого транзистора (б)
Математическая модель многоэмиттерного транзистора. В ши-
роко применяемых интегральных схемах ТТЛ-типа используется
многоэмиттерный транзистор. При моделировании этих схем на
ЭВМ можно использовать эквивалентные схемы многоэмиттерного
транзистора, каждый из которых представляется совокупностью
стольких транзисторных структур (рис. 2.40), сколько эмиттеров
в многоэмиттерном транзисторе. На рис. 2.41, а приведена топология
четырехэмиттерного транзистора, а на рис. 2.41, б — его эквивалент-
ная схема, где источник тока /д и емкость Сд моделируют часть пе-
рехода коллектор — база в пассивной зоне базы. При построении
схемы не учитывалось взаимное влияние эмиттеров через торцо-
вые части переходов эмиттер — база, так как коэффициенты пере-
дачи тока от одного эмиттера к
другому пренебрежимо малы.
Математическая модель транзи-
стора МДП-типа. Полная матема-
тическая модель транзистора МДП-
типа получается в результате опи-
сания с помощью законов Кирхго-
фа электрических процессов в экви-
валентной схеме (рис. 2.42), вклю-
чающей в себя источник тока I, ем-
кости Сзи, Сзс, Ссп, Сип и оми-
ческие сопротивления гс и ги полу-
проводниковых - областей стока и
Схема транзистора
Рис. 2.42.
МДП-типа
истока, не перекрываемых затво-
ром.
Зависимость тока I как функции
напряжений Uc и U3 можно представить в виде
[ О
О^зи-£/П0Р)£/Си-^и/2]
0,5/С (^sH-^fd+ZI^CHl)
в режиме отсечки;
в крутой области стоко-
вых характеристик;
в пологой области сто-
ковых характеристик,
(2.177)
где К — удельная крутизна; Unop — напряжение на затворе, при ко-
тором возникает канал; I — коэффициент модуляции длины канала.
В свою очередь, К, UnOP и I выражаются через физико-струк-
турные и геометрические параметры транзистора МДП-типа:
’	(2.178)
'	е0
(2.179)
где ц— усредненная подвижность дырок в канале; е и еКр — отно-
сительная диэлектрическая проницаемость слоя диэлектрика и
кремния соответственно; U'nop — пороговое напряжение при U п=
'“О; Пкон— контактный потенциал материала подложки; N п —
концентрация доноров в подложке n-типа; £дл — толщина слоя ди-
электрика; W и L — ширина и длина канала соответственно.
Контрольные вопросы
1.	В чем особенности структуры интегральных транзисторов?
2.	Перечислите основные режимы работы биполярного транзистора.
3.	Чем отличается входная характеристика биполярного транзистора от вход-
ной характеристики инвертора (транзисторного ключа), выполненного иа ием?
4.	Перечислите динамические параметры биполярного транзистора.
5.	Чем определяются переходные процессы в транзисторном ключе?
6.	Что такое полевые транзисторы?
7.	Назовите разновидности полевых транзисторов.
8.	Как реализуются диоды в интегральных схемах?
9.	Перечислите особенности реализации резисторов в интегральных схемах.
10.	Какие тцпы конденсаторов используются в схемотехнике ИС?
11.	Для чего служат математические модели компонентов?
Глава 3
ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ ЦИФРОВЫХ
устройств
Логические элементы цифровых устройств во многом определя-
ют функциональные возможности последних, их конструктивное
выполнение, технологичность, надежность и т. д. В настоящее вре-
мя логические элементы выпускаются промышленностью в виде се-
рий, включающих в себя широкую номенклатуру схем различной
степени сложности. Тем не менее в каждой серии выделяется так
называемая базовая схема, определяющая в основном статические
и динамические параметры большинства других схем данной серии.
В этой главе рассмотрена схемотехника базовых схем серий, по-
лучивших наибольшее распространение при реализации интеграль-
ных схем малой, средней и в ряде случаев большой степени ин-
теграции.
Дается анализ статических и динамических характеристик ба-
зовых схем, их модификаций, проводится также сравнительный
анализ элементов по ряду важнейших классификационных пара-
метров.
§ 3.1. ТРАНЗИСТОРНО-ТРАНЗИСТОРНЫЕ ЛОГИЧЕСКИЕ
ЭЛЕМЕНТЫ [ТТЛ)
Базовый элемент ТТЛ-типа. Элементы ТТЛ-типа представляют
собой одни из наиболее распространенных цифровых интеграль-
ных схем. Их можно рассматривать как развитие интегрального
варианта элемента ДТЛ-типа (рис. 3.1). Напряжение на входных
Диодах элемента ДТЛ-типа должно быть минимальным, а время
восстановления обратного сопротивления — как можно меньше.
Этим требованиям удовлетворяет схема, показанная на рис. 2.29
(схема /), тогда схему интегрального элемента ДТЛ-типа можно
изобразить так, как показано на рис. 3.1, а, а топологию входных
Диодов — как на рис. 3.1, б. Объединив соответственно базовые и
коллекторные области (рис. 3.1 в), можно получить структуру,
представляющую собой транзистор с несколькими эмиттерными об-
ластями. Схема элемента ДТЛ-типа с таким многоэмиттерным тран-
зистором (МЭТ) показана на рис. 3.1, г. Устранив перемычку ба-
за— коллектор, можно использовать в качестве одного из дио-
дов смещения переход база — коллектор МЭТ, тем самым снизив
паразитную емкость узловой точки — базы МЭТ. Если допустить
снижение порогового напряжения элемента ДТЛ-типа, то можно
устранить и оставшийся диод смещения.
Рис. 3.1. Этапы развития элементов ТТЛ-типа:
а — схема интегрального элемента ДТЛ-типа; б — реализация диодов на раз-
дельных транзисторах; е — реализация диодов иа МЭТ; г — элемент ДТЛ-
типа на МЭТ; д — простейшая схема элемента ТТЛ-типа; е, ж — схемы ба-
зовых элементов ТТЛ-серий
В схеме элемента ДТЛ-типа (рис. 3.1, а) резистор Д2 в базе
транзистора Т способствует рассасыванию заряда, накопленного в
насыщенном транзисторе Т, и обеспечивает его закрытое состояние
при подаче на вход элемента сигналов, соответствующих «О»,
Если на одном из входов элемента ТТЛ-типа (рис. 3.1, д) дей-
ствует «О», то соответствующий ему эмиттерный переход смещен
в прямом направлении. Если бы коллекторный переход МЭТ имел
обратное смещение, то наличие прямого смещения на одном или
нескольких эмиттерных переходах привело бы к возникновению
тока в цепи его коллектора. Этого, однако, произойти не может,
так как при таких условиях был бы необходим установившийся об-
ратный ток базы транзистора Т, который не может быть (в ста-
тике) больше /КБ0 • Следовательно, МЭТ оказывается в насыщении
при «нулевом» токе коллектора, что обеспечивает надежное запира-
ние транзистора Т. Рассасывание заряда, накопленного в насыщен-
ном транзисторе Т, обеспечивается большим током коллектора
МЭТ, когда последний работает в нормальном активном режиме.
Элемент ТТЛ-типа получен путем таких изменений в интеграль-
ном элементе ДТЛ-типа, которые приводят к максимально воз-
можному снижению паразитных емкостей. Паразитная емкость
входной сборки диодов уменьшена за счет использования струк-
туры с общей базой и общим коллектором, а другие — за счет иск-
лючения диодов смещения и резистора R2. Следовательно, если
преследуется цель уменьшить паразитные емкости, то схема, изоб-
раженная на рис. 3.1, д, является наилучшей для реализации ва-
рианта схемы данного типа (см. [1]).
Реализация указанных преимуществ не проходит бесследно.
Схема, показанная на рис. 3.1, д, приобретает и следующие недо-
статки: 1) снижение порогового напряжения и, как следствие, па-
раметров помехоустойчивости; 2) наличие во входных цепях то-
ков, значительно превышающих входные токи элементов ДТЛ-типа,
потребляемых от управляющего элемента и приводящих к сниже-
нию уровня логической единицы последнего (возникают при вход-
ных напряжениях, соответствующих логической единице; в этом
случае переходы эмиттер — база МЭТ смещаются в обратном на-
правлении, а переход коллектор — база смещается в прямом на-
правлении и МЭТ оказывается в инверсном активном режиме);
3) высокое выходное сопротивление закрытого элемента ТТЛ-типа,
равное Т?2, которое не может обеспечить хороших динамических
свойств при больших емкостных нагрузках (возникает с наличием
простого инвертора на 'выходе элемента).
Из-за перечисленных недостатков схема, показанная на рис.
3.1, д, не нашла широкого применения. Наибольшее распростране-
ние получили схемы элементов ТТЛ-типа со сложным инвертором,-
одна из которых- приведена на рис. 3.1, е. Она содержит следующие
Две основные части: входную, реализующую функцию И и состоя-
щую из резистора R\ и МЭТ; сложный инвертор, состоящий из фа-
зоразделительного каскада (резисторы R2, R3 и транзистор 1\) и:1
ходного усилителя (резистор Ri, диод Д и транзисторы Т2, Т3).
Рассмотрим назначение компонентов схемы. Входная часть (/?j
и МЭТ) заменяет диодно-резисторную схему совпадения и один из
Диодов смещения в схеме элемента ДТЛ-типа. Количество входов
У элемента ТТЛ-типа, не ограничивается статическими параметра-
ми и характеристиками и в принципе может быть очень большим.
Однако у большинства реальных схем Коб ^8. Это связано с ухуд-
шением динамических параметров элемента при увеличении коли-
чества логических входов. Компоненты R2, Rt, Т2 и Д образуют
эмиттерный повторитель, который обеспечивает уровень «1» при
значительных токах, вытекающих из схемы. В зависимости от зна-
чений последних транзистор Т2 может работать либо в активном
режиме, либо в режиме насыщения. В большинстве реальных циф-
ровых схем транзистор Т2 работает в активном режиме при неболь-
ших токах нагрузки, поэтому можно записать
^7вых = 77ип —— 7/БЭТ,— 77д=3,6 В.	(3.1)
Считаем, что в (3.1) иъэт2~Уд и равно 0,7 В. Значение
^1вых=3,6 В получено при номинальном источнике питания в нор-
мальных условиях. В наихудших условиях эксплуатации по техни-
ческим условиям на элементы ТТЛ-типа должно обеспечиваться
условие	В.
Резистор R$ является защитным и предохраняет элемент от по-
ломки при случайном замыкании выхода закрытого элемента на
землю, а, кроме того, резистор ограничивает ток в цепи коллек-
тора транзистора Т2 при переключениях элемента.
Резистор R3 обеспечивает надежное запирание транзистора Т3.
Когда на всех входах действуют уровни «1», транзисторы 7\ и Т3
работают в насыщенном режиме, причем транзистор Т3 способен
принять значительный ток нагрузки, втекающий в схему, без выхо-
да из режима насыщения (в статике). Поэтому напряжение [70вых
равно Цкэ нас Тз и составляет 0,05—0,45 В в зависимости от тока
нагрузки и условий эксплуатации.
Диод Д в данной схеме выполняет следующую роль. Пусть
диод Д отсутствует, тогда в открытом элементе ТТЛ-типа будут
действовать, следующие напряжения:
UБТ2=77БЭнасГа	КЭнасГ,! 7/эта==7/КЭнасГа!	(3-2)
следовательно,
^БЭГа = ^БЭнасГа -\~UКЭнасГ,	КЭнасГ, ~ 7/БЭнасГа»	(3.3)
т. е. транзистор Т2 при отсутствии диода Д может быть открытым,
а значение напряжения 7/°вых— неопределенным. Диод Д, следо-
вательно, обеспечивает надежное закрытое состояние транзистора
т2 в открытом элементе.
Выводы К и Э схемы, показанной на рис. 3.1, е, служат для
подключения логического расширителя (см. § 4.1).
Многоэмиттерный транзистор (МЭТ). МЭТ — специфический
компонент элементов ТТЛ-типа, являющийся функциональным
прибором, так как заменяет собой диодную сборку элементов ДТЛ-
типа и не имеет аналогов среди дйскретных полупроводниковых
приборов.
 Работа, параметры, эквивалентные схемы и модели МЭТ достаточно полно
описаны в [4, 6, 7], поэтому остановимся на элементарных соотношениях, необ-
ходимых для анализа элемента ТТЛ-типа в целом.
МЭТ представляет собой совокупность Коб транзисторных струк-
тур, имеющих общую базу и общий коллектор. Активные базовые
области этих транзисторных структур, лежащие под эмиттерными
переходами, соединены между собой пассивными областями. Пря-
мая связь между эмиттерами МЭТ через соединяющий их участок
пассивной базы пренебрежимо мала благодаря конструктивным и
технологическим мерам.
Рис. 3.2. Токи МЭТ в элементе ТТЛ-типа:
а — схема измерения 0/ при инверсном включении МЭТ; б —МЭТ при ин-
версном включении; в — схема измерения р/' при нормальном включении
МЭТ; г — МЭТ при нормальном включении
Рассмотрим в составе МЭТ транзистор Э,-Б-К, где Э,— любой
из Коб эмиттеров МЭТ. В составе элемента ТТЛ-типа этот транзис-
тор может работать либо в инверсном активном режиме (рис.
3.2, а), либо в режиме насыщения (рис. 3.2, в) при токе коллекто-
ра, равном /.КБ0 транзистора Ti. В практических расчетах этот ток
принимают равным нулю. Как видим, в обоих режимах работы
транзистора Э,-Б-К коллекторный переход смещен в прямом на-
правлении. Так как в режиме насыщения весь коллекторный пере-
ход МЭТ смещается равномерно, то из коллектора происходит ин-
Жекцця электронов в базы всех транзисторных структур, в том
числе и тех, эмиттерные переходы которых смещены в обратном
Направлении. Эти эмиттерные переходы собирают электроны, ин-
жектированные из коллекторного перехода, за счет чего появляются
токи во входных цепях, подключенных к уровню логической еди-
ницы. Таким образом обеспечивается непрямая связь между эмит-
терами МЭТ, т. е. можно рассматривать в составе МЭТ и транзис-
тор Э/-Б(К)-Эь, где /=#&, а Б (К) обозначает связь через прямо-
смещенный коллекторный переход МЭТ.
Запишем теперь основные соотношения для МЭТ. На рис. 3.2, а
показан транзистор Э,-Б-К в инверсном активном режиме (U км —
произвольное низкое напряжение на коллекторе МЭТ, смещающее
переход Б-К в прямом направлении; — произвольное высокое
напряжение на i-м эмиттере, смещающее переход ЭггБ- в обратном
направлении). Для схемы, изображенной на рис. 3.2, а, справед-
ливы соотношения
/эм=₽</бм;	(3.4)
7км=/бм4~/эм=/бм(1	(3.5)
где Р'1=/эм//бм —инверсный коэффициент усиления по току для
одного эмиттера, когда все остальные эмиттеры отключены. Если
на всех эмиттерах действуют напряжения t7Bz (рис. 3.2, б), то для
каждого эмиттера справедливо соотношение (3.4), причем уровни
U*Bl могут подаваться как от одного, так и от различных источни-
ков.
Соотношение
7 км = /Бм + ^об^ЭМ = /БМ (1 + ₽/ЛГоб)	(3.6)
справедливо в любом случае.
Если все эмиттеры подключены к одному источнику Явх , то
для входного тока (рис. 3.2, б) можно записать
Лх==/С0б/эм = ЛГ0бР^БМ.	(3.7)
На рис. 3.2, в U “х —произвольное низкое напряжение на эмит-
тере, смещающее соответствующий переход Э>-Б в прямом направ-
лении. Для этого рисунка
/эм=Р//бм.	(3-8)
В (3.8) Р/'=/эмДбм —коэффициент усиления по току для од-
ного эмиттера (при одном прямосмещенном эмиттере), когда все
остальные отключены. Для рис. 3.2, в справедливо соотношение
7эпр=/бм-|-/эм=/бм(1+Pz).	(3.9)
Если на /Соб—1 эмиттерах действуют Дввх (рис. 3.2, г), то для
каждого из Коб—1 эмиттере? справедливо соотношение (3.8),
а также соотношение
7э.пр—7вм-|-(Коб — 1)7эм=7Бм[14-рх(К'об—1)].	(3.10)
Если все Ков—1 эмиттеров подключены к одному источнику L7"t,
то для входного тока (рис. 3.2, г) можно записать
/^=(/Соб-1)/эм-	(3.11)
Конкретные значения t/км, 7/вх, Z7L будут определены при
статическом анализе элемента ТТЛ-типа.
В том случае, когда прямая связь между эмиттерами МЭТ мала,
можно считать р/=р/'=р£, типичные значения которого лежат в
пределах 0,01—0,05.
Рис. 3.3. Расчетная схема элемента ТТЛ-типа для вычисления Крав, где Pi =
UКЭ нас T,» ^2= ^БЭ нас Гз’ ^3=^КЭ иасТ3=^°вых
Анализ статического режима работы базового элемента ТТЛ-
типа. Важнейший параметр элементов ТТЛ-типа — коэффициент
разветвления по выходу /(раз, зависящий от усилительных свойств
транзисторов (особенно транзистора Т3), максимально допустимого
тока коллектора транзистора Т3, уровней U° и U1 (или параметров
помехоустойчивости), параметров быстродействия.
Расчетная схема для определения Краз исходя из усилительных
свойств транзисторов приведена на рис. 3.3.
При выводе соотношений предполагаем, что у насыщенных
транзисторов напряжения на переходе база — эмиттер и промежут-
ке коллектор — эмиттер не зависят от тока и иБЭ нас ~ 0,7 В, а
^кэнас~0,3 В; пренебрегаем объемными сопротивлениями базы и
коллектора, и коллекторными токами закрытых транзисторов, счи-
тая все транзисторы идентичными.
Для тока базы МЭТ открытого элемента можно записать
/'бм=(^ип-^кбм-^км)//?1,	(3.12)
где
КМ = ^БЭ нас г, + ^БЭ нас ГJ.
Очевидными соотношениями будут
/ КМ = /БнасГ,= 7Бм(1 -)-^об.у₽;)>	(3-14)
где Коб.у — коэффициент объединения по входу управляющего эле-
мента;
^К1==(^нп	^7КЭнас?' 1	^БЭнасГ5)/7?2>
т Г ‘ . Г	^ип ~ ^КЭнасГ, ~ ^БЭнасГ, .
1Э1—1К1 +1 Б Г, -------------------------Г
Л2
1 U«n~UKbK~ ^БЭнас?', ~ ^БЭнас7'3 ,, ,	о х.
*Г’	й11 +Л об.уИЬ
I Rs== U еэ нас tJ 7?3;
гТип — ^кЭнасГ| ~~ ^БЭиасГз i
~R2	i~
| ^ип ~ ^КБМ ~~ ^БЭнасГ, ~ ^БЭнасГз ।	^БЭнасГ, {g jgy
,у	/?3
Теперь необходимо определить ток коллектора насыщенного
транзистора Т3. Этот ток равен току нагрузки, который, в свою
очередь, равен сумме токов 7°вх управляемых элементов (нагру-
зок) :
БнасГз---Igi Rs
(3.13)
(3.15)
(3.16)
(3.17)
Ли—7н2—... — /нкраз=7вХ—/бм[1 +(АГоб.н— 1)₽J	(3.19)
где /Соб.н — коэффициент объединения по входу управляемых эле-
ментов (нагрузок).
В общем случае Лоб.ут^Коб-п. В худшем случае KO6.y=Ko6miii, а
Коб.н=Коб max- Теперь можно записать
7 К нас Тг == /и = f\ раз 1вх=/Сраз/ БМ [1 ЦД-Коб.н — 1) Pi] :=z
[(^НП~~^БЭМ — UKBivxtJIRA П “Н^об.к— 1) ₽/]-	(3.20)
Коэффициент разветвления по выходу определим из условия
^БнасГз ^Снас7кнасГ3/Рп1!п»	(3.21)
где Кнас — коэффициент насыщения транзистора Тй.
Подставляя (3.18) и (3.20) в (3.21), получим
[иип — ^кэ нас Т, ~ ^БЭ нас ?'3 ।
/?2
^ип ^КБМ ^БЭнасГ, ^БЭнасТ,	^БЭнасгЛ
4- ------------„	(1 +Аоб.уР() —	~ Pmln
—----------~<3-22)
^ип ^КБЭМ. ^КЭнасГ,
Лнас ---------------------[1 + (ЛГоб.н — 1) М
Ai
Пример 3.1. Оценим числовое значение Араз в нормальных условиях при но-
минальном ияп=5 В для элемента ТТЛ-типа со следующими параметрами ком-
понентов: Аоб. у=2; Аоб. н=8; /?1=4 кОм; Т?2=1,6 кОм; Аз=1 кОм; /?<=
= 150 Ом; р,=0,05 (для МЭТ); Кнас=.1,5; т<рг = 30 мВ; ртш=30 и ₽,=(),25
(для транзисторов Ti—T3). Подставляя эти значения в (3.22), получим Араз=
=38. Исходя из максимального допустимого тока коллектора транзистора Т3
можно записать
Краз = ^Ктах/^вх"	(3.23)
Приняв /ктах=30 мА и рассчитав по (3.19) /вх°=1,35 мА, из (3Ч23) полу-
чим Араз == 22.
Исходя из допустимого уровня логического нуля
Араз = (^вхтах ’ ^КЭостГаМХ^КЭ Гк) ^вх] ’	(3.24)
что следует из модели цепи коллектора насыщенного транзистора, представлен-
ной на рис. 2.3, б. Приняв t/°Bx max=0,45 В, гк = Ю Ом и рассчитав по (2.37)
^КЭостГа ~ В, по формуле (3.18)/БГз =/БнасГ!1 = 2,6 мА и по (2.36)
ГКЭ = 1,5 Ом, из (3.24) получим‘Араз=23. Числовые значения Api3, определен-
ные по (3.22) — (3j24), значительно больше типовой величины Араз=Ю, указы-
ваемой в паспорте на элементы ТТЛ-типа, что лишний раз доказывает опреде-
ляющее значение параметров быстродействия на величину Араз. Отметим также,
что числовое значение Араз, определенное для закрытого элемента ТТЛ-типа,
значительно превышает все числовые значения, полученные выше, поэтому нет
смысла рассматривать соответствующее аналитическое выражение.
Входная характеристика. Качественный анализ вход-
ной характеристики элемента ТТЛ-типа показывает, что она напо-
минает аналогичную характеристику элемента ДТЛ-типа, хотя меж-
ду ними есть и принципиальные отличия.
Во-первых, переключение тока, протекающего через резистор Ai,
осуществляется не в цепях независимых диодов, как в элементе
ДТЛ-типа, а в транзисторной структуре МЭТ (рис. 3.4, а), т. е.
во взаимосвязанных переходах база — эмиттер и база — коллектор
МЭТ.
Во-вторых, переключение токов /1=/вх и Z2 происходит прак-
тически при постоянном потенциале коллектора МЭТ, равном
Цш~2£/БЭи1С.	(3.25)
В самом деле, для того чтобы ввести транзисторы и Т3 в со-
стояние насыщения, надо обеспечить ток базы транзистора Ti
^Б1~((7ип — (/кЭнасГ,— £/БЭнасГз)/^?2рп11п~ 0,083 мА,	(3,?6)
в то время как переключаемый ток равен
/Д1~'(^ии — UБКМ —^БЭ нас 7'а)/А?1~ 0,73 мА.
(3.27)
Входная характеристика элемента ТТЛ-типа (рис. 3.4, в) напо-
минает входную характеристику элемента ДТЛ-типа только до зна-
чений /2<0,083 мА, что составляет чуть больше десятой части ак-
тивной зоны переключения тока IRt. При токах /^0,083 мА по-
тенциал коллектора МЭТ фиксируется на уровне £/км~2(7 вэНаС
и дальнейшее переключение тока происходит при Пкм=2(7БЭнас—
=const. Это приводит к сужению ширины активной зоны на вход-
ной характеристике по сравнению с характеристикой элемента
Рис. 3.4. Схемы (а, б), поясняющие построение входной (в) и передаточной (г)
характеристик элемента ТТЛ-типа
ДТЛ-типа, а на самой характеристике наблюдается излом (точ-
ка Л). Так как напряжение ПБЭ насГз зависит от тока коллектора
транзистора Гз, то у нагруженного элемента активная зона на вход-
ной характеристике смещается вправо (она показана пунктирной
линией). Для микросхем серий К133 и К155 это смещение состав-
ляет приблизительно 40 мВ на 10 нагрузок.
В-третьих, при входных напряжениях, .превышающих 1,6—1,7 В,
входной ток элемента ТТЛ-типа значительно превышает входной
ток элемента ДТЛ-типа. При отрицательных входных напряжениях
входная характеристика определяется вольт-амперной характерис-
тикой диода, шунтирующего вход элемента ТТЛ-типа. По этой
причине недопустимо подключение ко входам элементов ТТЛ-типа
источников отрицательной полярности с малым выходным сопро-
тивлением.
Передаточная характеристика. Переход схемы, по-
казанной на рис. 3.1, е, из состояния «1» в состояние «О» при изме-
нении входного напряжения происходит следующим образом. При
возрастании напряжения на входе МЭТ растет напряжение , и на
его базе, отличаясь от входного на значение UБЭм , причем ток, вы-
текающий из входной цепи, уменьшается, а ток /2, втекаю-
щий в базу транзистора Ту, увеличивается. Учитывая, что при
переключении тока потенциалы на переходах МЭТ меняются не-
значительно, а значения их приблизительно одинаковы, можно сде-
лать вывод, что напряжение базы транзистора Ту примерно равно
входному напряжению и «следит» за ним при изменении последне-
го. При входном напряжении, равном '—0,7 В (точка В на рис.
3.4, г), транзистор Ту открывается и начинают течь токи 7Ki и 7Э1.
Пока транзистор Т3 закрыт, его входное сопротивление велико, ве-
лико также входное сопротивление транзистора Т2, который в этом
случае работает в активном режиме (как эмиттерный повторитель).
Поэтому напряжение на коллекторе Ту изменяется по отношению
к входному с коэффициентом, приблизительно равным —R2!Rz=
=—1,6.
Следует помнить, что выходное напряжение отличается от на-
пряжения Uкт, приблизительно на величину С7бЭ т2+Пд, пока тран-
зистор Т2 находится в активном режиме.
При дальнейшем росте входного напряжения при ПВх~1,4 В
(точка С) транзистор Г3 начинает.открываться. Динамическое со-
противление перехода база — эмиттер транзистора Т3 шунтирует
резистор R3, и коэффициент усиления каскада на транзисторе Ту
резко возрастает (рис. 3.4, б). Здесь имеет место явно выражен-
ный случай положительной обратной связи, когда при увеличении
входного напряжения, увеличивается коэффициент передачи кас-
када на транзисторе Ту, поэтому участок от точки С до точки D
(граница насыщения транзистора 73) практически вертикален, т. е.
зафиксировать какую-либо точку на этом участке не удается. При
некотором входном напряжении вблизи точки С наблюдается мо-
мент, когда все транзисторы схемы открыты; в этом случае эле-
мент ТТЛ-типа потребляет от источника максимальный ток (вплоть
До 30 мА). Именно поэтому при переключении элемента ТТЛ-типа
на фронтах наблюдаются резкие скачки тока, потребляемого от
источника питания.
Переход база — эмиттер транзистора Тз ограничивает дальней-
шее нарастание напряжения на эмиттере транзистора Ту на уров-
не '—0,7 В, а на коллекторе МЭТ — на уровне — 1,4 В, что, в свою
очередь, ограничивает нарастание напряжения базы МЭТ на уров-
не '—2,1 В. Во входную цепь начинает втекать ток. инверсно вклю-
ченного МЭТ. Потенциал на коллекторе Ту снижается настолько,
Что транзистор Т2 запирается, транзисторы Ту и Т2 переходят в на-
сыщение, при этом на выходе получается низкое напряжение, соот-
ветствующее напряжению логического нуля.
Отметим, что здесь проведен качественный анализ передаточ-
ной характеристики. Более подробный и точный анализ можно про-
вести по методу характерных точек, рассмотренному в § 2.2.
Передаточная характеристика схемы, показанной на рис. 3.1, е,
имеет существенный недостаток из-за наличия участка ВС, так как
любая помеха в интервале входных напряжений от 0,7 до 1,4 В,
накладывающая на входное напряжение [7°вх, наложится и на вы-
ходное напряжение С7‘Вых в инвертированном виде с коэффициен-
том передачи, равным отношению R2/Rs- В более поздних разра-
ботках элементов ТТЛ-типа резистор R3 дополняется (а точнее, за-
меняется) резисторно-транзисторной схемой (Rs, Т4 на рис. 3.1, ж).
В этой схеме ток через транзистор Т2 не течет до тех пор, пока на-
пряжение на входе не достигнет уровня ~ 1,4 В. Передаточная ха-
рактеристика последней схемы дана на рис. 3.4, г штрихпунктир-
ной линией. В элементе ТТЛ-типа, показанном на рис. 3.1, ж, про-
исходит подавление низкочастотной помехи по любому из уровней,
если величина этой помехи не достигает порога фактического пере-
ключения схемы.
У нагруженного элемента ТТЛ-типа на передаточной характе-
ристике наблюдается «уступ», как и у элемента ДТЛ-типа, при
В, а уровень логического нуля увеличивается (на рис.
3.4, г показано пунктирной линией при 7<раз=10).
Выходная характеристика. Выходная характеристика
открытого элемента ТТЛ-типа строится на основании эквивалент-
ной схемы (рис. 3.5, а). Из схемы видно, что она является выход-
ной характеристикой транзистора Т3, в базу которого втекает ток,
определяемый выражением (3.18). Для параметров, указанных вы-
ше, имеем I Б нас Г3 ~ 2,6 мА.
Выходная характеристика закрытого элемента ТТЛ-типа стро-
ится на основании двух эквивалентных схем: рис. 3.5, б — когда
транзистор Т2 работает в активном режиме, рис. 3.5, в — когда
транзистор Т2 работает в насыщенном режиме.
Анализ выходных характеристик сделаем при следующих до-
пущениях:
1)	падение напряжения на переходе база — эмиттер транзисто-
ра Т2, работающего в активном режиме или режиме насыщения,
постоянно, так же как напряжение на диоде, не зависит от тока
и равно 0,7 В;
2)	в качестве границы насыщения транзистора Т2 возьмем «тех-
ническое насыщение», т. е. условие (2.42), а не теоретическое ус-
ловие Uk—Ub,
3)	коэффициент усиления по току в схеме ОБ не зависит от
величины тока эмиттера.
Для схемы, изображенной на рис. 3.5, б, можно записать
/ВЫх=/Э;	(3.28)
/Б=/э(1-а)=/вых(1-а).	(3.29)
Напряжение на базе транзистора Т2
-/Б/?2= 77ип - /вых (1 - a) R2.	(3.30)
Выходное напряжение элемента ТТЛ-типа
— Уд—U&- 7ВЫХ(1 — а)/?2 — 7/бэг, — Uд. (3.31)
Выходное сопротивление схемы в этом случае
I	| =(1 — <z)Z?2==Z?2/(l 4- ₽)-	(3.32)
Определим границу технического насыщения транзистора Т2:
(3.33)
^ип-(1 — а)/?2/вых—0,6=(/иП—д/?4/вых,	(3.34)
откуда
Л>ых = 0,6/[ aR4—(1 — а) /?2].	(3.35)
Для схемы (рис. 3.5, в) можно записать
7 б — (^ип ^БЭнас	77вых)/7?2> 1
7ц (67 ИП КЭпас ^Д 77вь1х)/7?4, J
Г	Г Г	~ ^БЭнас — иД ~	I
1 вых —' Б * 1К —	’	Г
।	~ UK3 нас ~U Д~
1	Ri
Выходное сопротивление схемы в этом случае
вых
I ^вых
Пример 3.2. Рассчитать числовые значения при указанных выше номиналах
и параметрах для схем, изображенных на рис. 3.5, б, в:
а = ₽/(1 +₽) = 0,967.
(3.36)
(3.37)
(3.38)
R-zRi
R2 + Rt
Рис. 3.5, б: /?вых«52 Ом. На границе насыщения транзистора ТгАых»
5-^ 6,2 мА, а 7/вых==3,6 — Нвых7вых:==:3,28 В.
Рис. 3.5, s; 7?вых~137 Ом.
Выходной ток в режиме короткого замыкания выхода элемента (7/Пых=0)
равен /вых. кз =.29 мА.
В закрытом элементе ТТЛ-типа при /7ВЫХ > UKU — иъэт^ — /7Д»3,6В
транзистор Т2 находится в режиме отсечки И Iвых л; 0 (практически равен токам
утечки закрытых транзисторов Т2 и 73).
Выходные характеристики изображены на рис. 3.5, г, где 1—
влияние диода коллектор-подложка транзистора Т3, 2— транзис-
тор Т3 в инверсном активном режиме; 3 — транзистор Т3 в режиме
насыщения; 4 — транзистор Т3 в активном режиме; 5 — транзистор
Т2 в режиме отсечки; 6 — транзистор Т2 в активном режиме; 7 —
транзистор Т2 в режиме насыщения. Эти характеристики на участ-
ке отрицательных (7ЕЫХ определяются шунтирующим действием па-
разитного диода коллектор — подложка транзистора Т3.
Анализ динамического режима работы базового элемента ТТЛ-
типа. Переходные процессы в элементе ТТЛ-типа достаточно под-
робно рассмотрены в [6], [7]. Остановимся на качественном ана-
лизе работы элемента (см. рис. 3.1, е) на большие емкостные на-
грузки (Сп>100 пФ) в предположении, что частотные свойства
компонентов элемента ТТЛ-типа идеальны для двух случаев, пред-
ставленных на рис. 3.6, a: R = <x> (отсутствует) и /?=1 кОм. Чис-
ленные расчеты проведем при Сн=300 пФ и значениях параметров
компонентов, указанных выше.
Резистор R в схеме на рис. 3.6, а иногда ставят для повышения
ее помехоустойчивости в закрытом состоянии, хотя оно и пони-
жает нагрузочную способность элемента.
Пример 3.3. 1. Рассмотрим этап включения элемента ТТЛ-типа при R=o°.
Емкость нагрузки Св при закрытом элементе была заряжена до уровня 17|11ых=
=3 6 В. В момент времени t0 в базе транзистора Т3 начинает течь постоянный
ток /Бт =2.6 мА, определяемый выражением (3.18). Поскольку емкость Сн за-
ряжена до 3,6 В, транзистор Т3 работает в активном режиме при токе коллекто-
ра /KTj=P/bt3=78 мА- В процессе перезаряда конденсатора Сн значение этого
тока практически ие меняется, поэтому для данного этапа справедлива эквива-
Рис. 3.6. Схема элемента ТТЛ-типа с емкостной нагрузкой
лентная схема, показанная на рис. 3.6, б. Момент времени при котором на-
пряжение на емкости Сн достигает уровня Uкд насГ> = 0,3 В, определяется вы-
ражением
/1-<0 = Д[7СнСн/(₽/БГа),	(3.39)
где t.Uс = Сг*ых — t7”HX = 3,3 В. Численные расчеты дают величину t\ — to&
~ 13 нс.
2.	Рассмотрим этап включения элемента ТТЛ-типа при R = 1 кОм Емкость
нагрузки Си заряжена до уровня 17Ип = 5 В. В момент времени /( появляется ток
коллектора 1КТ^=78 мА. Для данного случая справедлива эквивалентная рас-
четная схема, показанная на рис. 3.6, в Очевидно, что в этой схеме емкость Сн
перезаряжается с постоянной времени Г1=Сн/?=300 нс от уровня f/i = 5 В до
уровня £7(со)=£Уип — 7?р7ВГа = —73 В. По (2.123) можно определить момент
времени 7/, в который конденсатор Сн перезарядится до уровня ^кэиаст-> =
=0,3 В:
,	U (оо)---U-1
^-(0 = П In-	« 19 нс.	(3.40)
U (оо) — и2
3.	Рассмотрим этапы включения элемента ТТЛ-типа при R—оо. Емкость на-
грузки Са при открытом элементе ТТЛ-типа была заряжена до уровня ^ыХ =
“^КЭнасГ =0,3 В. В момент времени /2 транзисторы Г1 и Т3 закроются,
а транзистор Т2 войдет в режим насыщения (см. рис. 3.5, а). Расчетная схема
принимает вид, показанный на рнс. 3.6, а, или упрощенный ее вариант — па
рис. 3.6, д, где
{UKn — Uil3 TlR2+(Uwa — Uv3 T)lRi
Е’»'!-----------[--------7'7777------------------------'-> = 3.9СВ; (ЗЛ0
7?экв1 = 137 Ом [см. (3.38)].
Данная схема работает до тех пор, пока значение 77вых не станет равным
3,28 В (см. рис. 3.5, а), прн котором транзистор Т2 достигнет границы насыще-
ния. Итак, емкость СЕ начинает с момента t2 перезаряжаться от уровня
^КЭнасГз =0»3 В до уровня Еэкв1=3,96 В с постоянной времени Т2=
==7?ЭКв1Св«г41 нс. По (2.123) определим момент времени t3 достижения уровня
ивЫх=3,28 В:
.	£7(~) —(Л
/3 — t2 = Г2 In ——— ------— я? 70 нс.	(3.42)
U (оо) — 1 2
После достижения уровня 3,28 В расчетная схема приобретает вид, пока-
занный на рис. 3.6, е, или упрощенный ее вариант — на рис. 3.6, ж, где Ёэквг»
аг3,6 В, а 7?ЭНн2=52 Ом [см. (3.32)]. Емкость СЕ начинает перезаряжаться от
уровня 3,28 В до уровня 3,6 В с постоянной времени 7’з=7?ВКВ2СЕл* 16 нс.
4.	Рассмотрим теперь этапы выключения элемента ТТЛ-типа при R—1 кОм.
Емкость Св заряжена до уровня 0,3 В. В момент времени t2 транзисторы Т\ и
Т3 закроются, а транзистор Т2 войдет в режим насыщения. Расчетная схема
примет вид, показанный на рнс. 3.6, з, или упрощенный ее вариант — на рис. 3.6.
ы, где
Р £экв1/7?экв1 + UKB!R
+ w “’08В:	!злз>
7?эквз = 7?ЭКв1/?/(7?ЭКВ1 4“R) = 120 Ом.	(3.44)
Данная схема работает до тех пор, пока значение (7Вых ие станет равным
3.28 В, при котором транзистор Т2достигает границы насыщения (см.рис.3.5,а).
Итак, емкость СЕ начинает с момента времени t2 перезаряжаться от уровня
0,3 В до уровня Епквз=4,08 В с постоянной времени 7’4=РэввзСя«36 ис. По
(2.123) определим момент времени t3' достижения уровня £7ВЫх=3,28 В:
,	Щоо) —£7.
t3 - f2 = т4 in - ) —-L-	52 нс.	(3.45)
I/ (оо) — U2
По достижении уровня 3;28 В расчетная схема приобретает вид, изображен-
ный иа рис. 3.6, к, или упрощенный ее вариант — на рис. 3.6, л, где
£ =
1//?экв2 + 1/7?	’
^?экв4 = ^экв2^/(^экв2 4-/?) ~ 490 м»	(3.47)
Данная схема работает до тех пор, пока значение 1/ВЫх не станет равным
3,6 В, при котором транзистор Тг переходит в режим отсечки. По (2..123) опре-
делим момент времени Д' достижения уровня 1/ВЫх=3,6 В, учитывая, что для
схемы, изображенной на рис. 3.6, л, постоянная времени 7’5=/?0Кв4Си« 15 ис:
/4 —
П(о°)-П1
tZ(oo) — их
(3.48)
20 нс.
Рис. 3.7. Переходные процессы в «идеальном» элементе ТТЛ-типа при
большой емкостной нагрузке
По достижении уровня 3,6 В транзистор Тг перейдет в режим отсечки, а
расчетная схема примет вид, показанный иа рис. 3.6, м. После момента ti ем-
кость Сн начинает перезаряжаться от уровня 3,6 В до уровня 1/Ип=5 В с по-
стоянной времени Te—RCH.
Переходные процессы при включении и выключении элемента
ТТЛ-типа показаны на рис. 3.7, из которого видно/ что при нали-
п	л,о
чии сопротивления R величина задержки распространения /зд уве-
0.1
личивается, а задержки зд —уменьшается, причем величина уве-
личения Гад преобладает над величиной уменьшения гзд Реаль-
ные переходные процессы, при которых учитываются частотные
свойства компонентов элемента ТТЛ-типа, в целом совпадают с по-
казанными на рис. 3.7, однако вблизи уровня логического нуля на
отрицательном перепаде наблюдается отрицательный выброс (рис.
3.7, изображен пунктиром).
Модификации элементов ТТЛ-типа. В настоящее время разра-
ботано большое количество модификаций элементов ТТЛ-типа (см.
[6, 7]). Модификация, как правило, преследует одну или несколь-
ко целей, среди которых можно выделить увеличение нагрузочной
способности; уменьшение задержек распространения сигналов; уве-
личение уровней токов нагрузки, при которых транзистор Т2 еще
работает в активном режиме (в закрытом элементе); создание воз-
можности объединения выходов элементов со сложным инвертором;
уменьшение мощности потребления элементов ТТЛ-типа (как пра-
вило, эта задача решается просто увеличением номиналов резисто-
ров); получение специальных элементов (например, И, индикации,
И — ИЛИ — НЕ и т. д.); увеличение порогового напряжения и ло-
гического перепада и т. п.
На рис. 3.8 показано несколько схем модифицированных эле-
ментов ТТЛ-типа. Схема, представленная на рис. 3.8, а, обладает
повышенной нагрузочной способностью. Благодаря усилению тока
в транзисторе Т4 выходное напряжение закрытой схемы меньше
зависит от тока нагрузки. Применение диодов и транзисторов Шот-
ки в схемах элементов ТТЛ-типа (рис. 3.8, б) позволяет существен-
но уменьшить либо полностью исключить время рассасывания из-
быточного заряда в транзисторах схемы и тем самым снизить ве-
личину задержки выключения. Выигрыш в быстродействии в этой
схеме приводит к некоторому ухудшению статических параметров
схемы, в частности уменьшается пороговое напряжение (до вели-
чин 1,0—1,2 В) и увеличивается С7°ВЫх (примерно на 0,2 В), что
приводит к ухудшению параметров помехоустойчивости.
Схемы со сложным инвертором в отличие от схем с простыми ин-
верторами нельзя объединять по выходам для реализации монтаж-
ного И. Это объясняется двумя основными причинами: во-пер-
вых, элементы могут потреблять чрезмерно большой ток от источ-
ника питания, когда один элемент закрыт, а другой — открыт; во-
вторых, в этом случае уровень сигнала становится логически не-
определенным. Тем не менее такое объединение в ряде случаев не-
обходимо, например, при разработке двунаправленных информа-
ционных шин или магистральных устройств. Для этих целей раз-
работаны различные варианты элементов ТТЛ-типа с тремя вы-
Рис. 3.8. Варианты схем модифицированных элементов ТТЛ-типа
ходными состояниями: два состояния — это обычные уровни U° и
U1, а третье состояние обеспечивает режим с «бесконечно боль-
шим» выходным сопротивлением, в котором элемент полностью
отключается от нагрузки, т. е. не потребляет и не отдает ток (рис.
3.8, в). В этой схеме дополнительно включены транзистор Т4 и ре-
зистор При подаче на управляющий вход Z напряжения U°BX
транзистор закрыт и схема работает, как обычный элемент. При
наличии на управляющем входе напряжения транзистор Т4
насыщается и обеспечивает закрытое состояние транзисторов Т2 и
Т3. Это третье состояние не зависит от наличия каких-либо ком-
бинаций информационных сигналов на логических входах. Такие
схемы можно объединять по выходам на одну общую нагрузку,
причем в любой момент времени нагрузка должна обслуживаться
любым элементом, а остальные элементы должны находиться в
третьем состоянии.
Если необходимо реализовать логическую операцию. И, можно
использовать два последовательно соединенных элемента И — НЕ,
однако это увеличивает количество корпусов и вносит дополни-
тельные задержки в схеме. Чтобы избежать этого, целесообразно
использовать неинвертирующие элементы (рис. 3.8, г). В этой схе-
ме фактически выполняется логическая операция И — НЕ — НЕ,
причем первый инвертор содержит два транзистора, чтобы сохра-
нить пороговое напряжение таким же, как и у обычных элементов
типа И — НЕ.»
Элементы индикации являются неотъемлемой частью цифровых
устройств, поэтому в большинстве серий элементов ТТЛ-типа пре-
дусмотрены специальные схемы индикации или схемы с открытым
коллектором (рис. 3.8, д). На этом же рисунке для примера по-
казан вариант включения лампочки Л накаливания или светодио-
да, используемых в качестве визуального индикатора логического
состояния. Индикатор светится, если на всех входах действуют уров-
ни U1 (транзисторы Ti и Т2 насыщены). Индикатор не светится, ес-
ли на одном или нескольких входах действует уровень U° (тран-
зисторы Г, и Т2 закрыты). Поскольку в холодном состоянии ди-
намическое сопротивление лампочки очень мало, при включении
транзистора Т2 в цепи его коллектора возникает скачок тока, ко-
торый может превышать допустимый ток коллектора, поэтому ре-
комендуется параллельно промежутку коллектор — эмиттер тран-
зистора Т2 включить резистор Т?4. Сопротивление резйстора Т?4 вы-
бирается таким, чтобы при закрытом транзисторе Т2 на лампочке
действовало напряжение, составляющее около 15% от номинально-
го значения. При этом напряжении лампочка еще не горит, но уже
находится в «подогретом» состоянии, когда динамическое сопро-
тивление ее существенно возрастает, что и устраняет большие скач-
ки тока коллектора. Элемент индикации может использоваться и
как логическая схема, для чего между его выходом и источником
питания включают нагрузочный резистор. Сопротивление этого ре-
зистора выбирается таким, чтобы одновременно обеспечивался за-
данный коэффициент разветвления и уровень С71, удовлетворяю-
щий техническим требованиям, так как от входных токов нагрузок
на нем создается падение напряжения, уменьшающее уровень С71.
Обеспечение этих двух требований противоречиво и решается, как
лравило, компромиссно. Очевидно, что выходы элементов можно
'объединять для реализации «монтажного ИЛИ». Эти элементы
можно также использовать в качестве элементов задержки при
включении между выходом и землей конденсатора, увеличивающе-
го время нарастания выходного напряжения, и подключении к это-
му выходу элемента ТТЛ-типа или аналогичной схемы для форми-
рования «нормальных» фронтов выходного сигнала. Схему в таком
включении рекомендуется использовать, когда отсутствуют жесткие
требования к величине и стабильности задержки'.
В качестве примера схемы, имеющей повышенное значение по-
рогового напряжения и логического перепада, можно привести схе-
му, показанную на рис. 3.8, е. В этой схеме Ul^vEi—U БЭ тч~4,3 В,
а 1/поР«1/бэ г^ть+^бк т2+^бэ т,~2,1 В. Достоинство этой схе-
мы — почти идеальная симметрия уровней Г7° и С71 относительно
уровня Дпор, однако при этом источник питания должен быть весьма
стабильным и с малым отклонением от номинальной величины
Пип=5 В.
Другие модификации элементов ТТЛ-типа, а также более подробное описа-
ние рассмотренных схем можно найти в [6, 7].
Важное преимущество элементов ТТЛ-типа — в том, что они яв-
ляются схемотехнической базой не только простых логических эле-
ментов, но также элементной базой схем средней и большой ин-
теграции.
Быстродействующие схемы ТТЛ-типа с пара-
фазным выходом. Цифровые устройства, изготовленные на
основе стандартных элементов ТТЛ-типа И — НЕ, И — ИЛИ — НЕ,
далеки от оптимальных. Анализ их структур показывает, что опе-
рация И — НЕ занимает лишь 20% от общего количества логиче-
ских операций; операция же И — ИЛИ, составляющая около 50%
от общего количества логических операций, обычно осуществляется
с помощью двух элементов И — НЕ и необходимого количества рас-
ширителей по ИЛИ.
При реализации сложных логических операций на стандартных
схемах ТТЛ-типа проявляются их существенные недостатки. Пер-
вый недостаток связан с отсутствием возможности выполнения на
одной микросхеме логических функций И — ИЛИ, И — ИЛИ —
НЕ/И — ИЛИ. Это приводит к тому, что реализация подавляюще-
го большинства логических функций сопряжена с ухудшением фак-
тора качества Р4д.р.ср в четыре раза, так как вдвое возрастают и
мощность потребления, и средняя задержка распространения. Вто-
рой недостаток обусловлен сильной зависимостью Ад.р.ср от числа
расширителей по ИЛИ в стандартных схемах. Он вызван значи-
тельным перепадом напряжения, равным 4В, в коллекторном узле
стандартной схемы ТТЛ-типа, к которому подключаются коллекто-
ры расширителей. Вследствие этого приращение средней задержки
распространения на каждый подключаемый расширитель даже для
мощных схем ТТЛ-типа составляет 3—4 нс.
Отмеченные недостатки устранены в серии элементов К599 (см>
[8]). Элементы этой серии позволяют одновременно реализовать
операции И — ИЛИ — НЕ/И — ИЛИ благодаря наличию прямого
и инверсного выходов и обладают слабой зависимостью быстро-
действия от числа расширителей по ИЛИ. Принципиальная схема
базового логического элемента с парафазным выходом представ-
лена на рис. 3.9, а. Во входном каскаде применен типовой расши-
ритель, а выходные каскады выполнены по схеме сложного инвер-
тора. Включение резисторов эмиттерных повторителей не на
землю, а на выход позволяет уменьшить их номиналы без увеличе-
ния мощности потребления, так как значительный ток протекает
иерез них только в момент переключения схемы. логическом эле-
ленте использовано принципиально новое схемотехническое реше-
ше — применена схема связки, состоящая из транзисторов Т3, Т\
л резисторов /?з, и представляющая собой дифференциальный
'силитель-переключатель со связанными базами, который обеспе-
чивает:
связь входных расширителей с выходами схемы;
одновременное управление выходами схемы, возможное благо-
даря тому, что переключение обоих транзисторов происходит как
два взаимозависимых процесса, протекающих одновременно, но в
различных направлениях (включающие токи базы и заряды од-
ioro транзистора являются выключающими для другого вследствие
дзаимного управления транзисторов от базы к базе);
। низкую величину перепада напряжений в точке подключения
коллекторов расширителей по ИЛИ, равную всего ~0,5 В, что
обеспечивает слабую зависимость средней задержки распростра-
нения сигнала от количества расширителей по ИЛИ.
Недостаток рассмотренного элемента серии К 599 — несиммет-
ричность схемы относительно прямого и инверсного выхода. Это
приводит к значительному разбросу времени появления выходных
сигналов, и, как следствие, к снижению быстродействия.
В [8] показано, что наблюдаемое в схеме увеличение времени
задержек включения и выключения по прямому выходу вызвано
тем, что сигнал от входов к прямому выходу по сравнению с ин-
версным проходит дополнительно через транзистор Т7. При этом на-
ибольшей является задержка выключения, так как рассасывание
заряда, накопленного транзистором Т7, начинается только после
того, как становится возможным протекание тока от базы транзис-
тора Т7 к земле. В то же время включение транзистора Т7 происхо-
дит значительным током, задаваемым транзистором Тц при расса-
сывании его накопленного заряда, в дополнение к базовому току,
определяемому резистором R$. Отметим, что в цепи: база транзис-
тора Т8 — «земля» нельзя использовать один резистор (например,
резистор Rs), так как в этом случае транзистор Т7 постоянно от-
крыт, что не обеспечивает состояния «1» на прямом выходе. Здесь
необходимо использовать цепь, содержащую транзистор Тю и ре-
зисторы /?9, RW.
Подобное выполнение цепи для транзистора Т9 нецелесообраз-
но, поскольку в этом случае для протекания тока базы при расса-
сывании заряда, накопленного в транзисторе Т7, необходимо после-
довательно открыть два эмиттерных р-тг-перехода. При использо-
вании только резистора Ru достаточно открыть один эмиттерный
переход транзистора Тю. Это приводит к одновременному умень-
шению времени задержки включения по инверсному выходу и за-
держки выключения по прямому выходу, причем их величины ста-
новятся практически одинаковыми. Разница между временами за-
держек на прямом и инверсном выходах составляет в реальный
схемах не более 10%.
Подобно стандартным схемам ТТЛ-типа, рассмотренный эле-
мент серии К599 имеет помехозащищенность не менее 0,4 В. По
качеству при реализации одинаковых логических функций эти эле -
менты в 1,4—2 раза превосходят микросхемы серии К131.
Применение быстродействующих схем ТТЛ-типа с парафазным
выходом способствует существенному улучшению эффективного
быстродействия цифровых устройств, а также позволяет умеш-
шить число микросхем в 3—4 раза. Использование в этих схема <
транзисторов Шотки дает возможность строить маломощные схе-
мы с теми же параметрами быстродействия.
В [9] рассмотрена схема описанного выше элемента, в котором обычные би-
полярные транзисторы заменены транзисторами Шотки, а во входном каскаде
вместо традиционных многоэмиттерных транзисторов применены диоды и тран-
зистор Шотки (рис. 3.9, б).
§ 3.2.	ТРАНЗИСТОРНЫЕ ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ
НА ПЕРЕКЛЮЧАТЕЛЯХ ТОКА
т
Логические элементы на переключателях тока или элементы
ЭСЛ-типа — одни из самых быстродействующих логических эле-
ментов (рис. 3.10, о). Высокое быстродействие этих элементов обес-
печивается тремя основными факторами.
1)	активным режимом работы транзисторов в обоих логических
состояниях элемента, благодаря чему устраняется этап рассасыва-
ния избыточных зарядов:
2)	использованием низкого значения логического перепада, бла-
годаря чему уменьшается время заряда и разряда собственных ем-
костных составляющих схем;
3)	использованием на выходах элемента эмиттерных повтори-
телей, обеспечивающих значительные токи для перезаряда ем-
костной составляющей нагрузки. Основное назначение эмиттерных
повторителей — смещение выходных напряжений для обеспечения
совместимости входных и выходных напряжений С7° и U1.
В схеме базового элемента (рис. 3.10, о) можно выделить сле-
дующие основные части:
1)	переключатель тока (транзисторы Т\ и Т‘2). Реализация ло-
гической функции элемента обеспечивается использованием не-
скольких транзисторов Т12 в одном из плеч переключателя тока,
включенных параллельно промежутками коллектор — эмиттер;
2)	генератор тока 10 (источник С7ип2 и резистор 7?э);
3)	детекторы (определители) тока RK и 7?'к, показывающие,
в каком плече переключателя течет ток;
4)	источник опорного напряжения UOn (делитель R2, Д\, Д2, Rs
и эмиттерный повторитель Т5, Ri). Диоды.Д\ и Д2 обеспечивают
температурную компенсацию изменения тока 10 из-за изменения
апряжения UБЭ транзисторов Т\ (Т2) и Т5. Резистор Ri служит
ля увеличения тока эмиттера транзистора Т5 и, как следствие, уве-
личения его коэффициента усиления по току и улучшения частот-
ых параметров;
3.10. Схема типового логического элемента на переключателе
(а) и его передаточные характеристики (б)
Рис.
тока
5)	сдвигатели уровней (эмиттерные повторители Т3, R^ и
г r'a).
Важным достоинством элементов ЭСЛ-типа является наличие
нверсных выходов, реализующих логическую функцию и ее отри-
цание. Для обеспечения еще больших логических возможностей, в
астности реализации «монтажного ИЛИ» по выходам, выводы у\,
ь У% y'z делают изолированными, что позволяет объединять не-
колько эмиттеров различных логических элементов и подключать
: ним только один резистор Ri-
Пример 3.4. Прежде чем перейти к расчету элемента, качественно проана-
лизируем принцип его работы и статические характеристики в предположении,
что Дк=Дк/==300 Ом; 7?э =1 кОм; =	=‘2 кОм; UOn — —Д.,2 В; ZZHni4=
= 0 В; 17ип!=—5 В; р = 30; напряжение на переходе база — эмиттер транзисто-
ра, работающего в активном или насыщенном режиме, постоянно и равно 0 7 В,
а для насыщенного транзистора примем U кэ нас—"0, 1 В. Токами базы тран-
зисторов Т3 и 7\ пренебрегаем при анализе передаточных характеристик.
Рассмотрим процесс переключения тока 10 в транзисторах Л; Т2. При ана-
лизе предполагается, что Z7BX подается на базу одного из транзисторов Т2\
а на базы остальных Т^06 транзисторов подается напряжение 17°, поэтому
они все время закрыты. Для контура база транзистора Т2 — точка Э — база
транзистора	можно записать следующее уравнение Кирхгофа:
 ^+^БЭ2— ^БЭ1 +"^on = 0-	(3.49)
Выразим потенциалы на переходе база — эмиттер транзисторов Л и Т2 че-
рез токи, протекающие в них, пренебрегая сопротивлениями гБ:
иъэ = ибъ + mVT 1п ('б/7б) = иво + mfT In (7э/7э) =
(3.50)
тогда (3.49) можно представить в виде
t7BX - Uon + иъЭ2 ~ иБЭ1 = UOn + С + m<fT In (Z^/Z*) -
-Z7g3-m?rIn(Z3i/Z3) = tZOn +m?rln(Z32/Z91).	(3.51)
Ширину активного участка переключения тока определим на уровнях 0,1;
0,9 от тока Zo. Приняв Z32 =0,1 Zo, a 7эь = 0,9 10, a Zai =0,1 Zo, получаем
t7BX=Z7on + 2,2 т<рг. Таким образом, ширина активного участка переключения
тока составляет 4,4 т<рт, что при типовом значении т<рт = 30 мВ составляет
132 мВ. Считая, что один из транзисторов переключателя тока закрыт, если его
ток эмиттера составляет 1% от 1а, найдем из (3.51), что Транзисторы полностью
переключаются, если входное напряжение изменяется б диапазоне Z7OB ±
± 4,6 m<pT« Z7OB ± 138 мВ.
Учитывая, что 7к = а7э, можно построить график изменения Z7ki и Пкг на
участке переключения тока (рис. 3.10, б). Так как /0=(t7on— U бэ —
— ДИп2)/Д э «3,1 мА, напряжения Z7ki и Ukz на участке переключения тока
изменяются от 0 до —0,9 В.
Входное напряжение, при котором Zgi=Z32, называется пороговым. Оче-
видно, что иПОр = иоп. Если <—1,4 В, то из рис. 3.10, б видно, что Ukh—
= 0, a Uк.1 = —0,9 В=const, так как в этом случае Zo не зависит от Z7BX.
Потенциал точки Э в этом диапазоне входного напряжения равен UCB —
— 17 бэ « —(1,2+0,7) В = —1,9 В. При Z7BX > —1 В транзистор 1\ закрыт и,
следовательно, Z7k2=0. Проанализируем, как изменяется Uki при UB2 >—1 В.
В этом диапазоне для токов 70 и 7кг справедливы соотношения
/о==(^вх —t7E3 —С7иП2)/7?э;	(3.52)
7К2 ~ а70 ~ И (^вх ' ^БЭ ^ип2)/7?д-	(3.53)
Тогда для Z7k2 можно записать
^К2 =	- Z?KZK2 = 0 - aZ?K (ZZBX - иБЭ -	(3.54)
При увеличении UBT напряжение Uk2 уменьшается, что может привести к
насыщению, транзистора Т2. Приняв за границу насыщения условие «техиическо-
^-о» насыщения UE—L7K=0,6 В, определим UEX, при котором транзистор Г,
Дойдет в насыщение:
UBX-UK2 = 0,6 В;	(3.55)
б7вх + а^К (^вх ^ БЭ2 ^ип2)/-^э = 0,6 В,	(3.56)
откуда
£/вх = 1«*к (^БЭ2 + ^ипг) + о ,6Ra]/(Ra + а/?к) = -0,5 В.	(3.57)
Итак, при б/ЕХ > —0,5 В транзистор Т2 насыщен. Учитывая сделанные выше
допущения, можно записать, что Uq=Ubt— Ub32=Ubx—0,7 В, а t/кэ иас =
=0 1 В (рис. 3.10, б). Смещая графики L7ki и U-r2 на величину Г7бэз =
= (7бЭ4 = 0,7 В, получим графики 170ых1 и 17Вых2, т. е. передаточные характе-
ристики элемента ЭСЛ-типа. Отложив на оси 17вх значения UBX' = —0,7 В и
UBT° = —0,7—0,9 = —1,6 В, можно убедиться, что уровни 17Вых° для выходов
Fi и Г2 различны. В реальных элементах эти уровни делают одинаковыми, для
чего сопротивление резистора /?к берется меньшим, чем Rk'.
Определим соотношение между Rk и Rk', при котором выполняется равен-
ство ^°вых г,= ^°вых г2' Очевидно, что Для соблюдения этого равенства необ-
ходимо выполнить условие
а/?к (^вх —’ ^БЭ2 ^ип2)/Т?э = а/?к (£/оп — ^БЭ1 — Um2)!Ra,	(3.58)
откуда
7?к = оп ^БЭ1 ^И112)/(^ВХ ^БЭ2 ^и”2)‘	(3.59)
Подставив числовые значения, получим /?к аг 0,86 Rk'. Передаточная харак-
теристика I7BBixi=f(Z7BX) и зависимость U-Ki=f(UB^) в этом случае имеют вид,
показанный на рис. 3..10, б штриховой линией. Из рисунка видно, что в этом
случае увеличивается диапазон входного напряжения, при котором транзистор
Г2 работает в активном режиме.
Проанализируем входную характеристику. При U,„ < —1,9 В транзистор Т2
будет в режиме отсечки и, следовательно, /вх = —7Кб о. Рассмотрим теперь
участок переключения тока. Из (3.51), учитывая, что /э2>= (1 + Р)7вх, /э1 =
=/0 — /Э2=/0— (1 + ₽)7вх, следует, что
^вх = Uоп + m<fr In [(1 -f- Р) /ВК/(Л) G + Р) ^вх)1-	(3.60)
Определим входное сопротивление элемента ЭСЛ-типа на участке переклю-
чения тока:
dZ7Bx	Г о
---— =--------------------------- (3.61)
^вх /bxGo-G +₽Hbx1
При (1 + Р)/вх=0,5 /о, Т. е. при 17вх=17Пор, имеем
Rk = dU^/dl^ = 4 (1 + ₽) и^/Zq •	(3.62)
Учитывая, что р»1, a Io^^UnIRx, последнее выражение можно предста-
вить в виде
7?вх « 4дг?7,р/?к/Д^л.	(3.63)
Подставив числовые значения в (3.63), получим /?В1«1,2 кОм, Входной ток
При б/вх = 1/лор
/вх = о,570/( 1 + ₽) ~ 0,05 мА.	(3.64)
В диапазоне —0,5 В >(7Вт>—1 В входная характеристика определяется
выражением
/Вх = (СЛ« - иЪ32 - <7в„2)/[( 1 + ₽) /?э1 •	(3-65)
. Входное сопротивление в данном диапазоне 7?Вх= (1 + Р)7?э »31 кОм. При
UBI = —0,8 В /В1=0,13 мА.
В диапазоне UBI > —0,5 В транзистор Т2 насыщен и расчетная схема для
Рис. 3,1.1. Расчетная схема логического
элемента на переключателе тока при на-
сыщенном транзисторе Тг (а) и его вход-
ная характеристика (6)
>—0,5 В'
^вх — -^к^эЛЛк "( ^э) ~ 200
определения входной характеристики
на этом участке имеет вид, показан-
ный на рнс. 3.11, а. Токи
7Э ((^вх (^БЭиас2 (^ип2)/^?э>
(3.66)
7 К ~ —((^вх — ^БЭнас2
+^КЭиае2)/*К-	<3’67)
Выражение, описывающее вход-
ную характеристику при Пвх>
>—0,5 В, имеет вид
7вх =	=
^ВХ — ^БЭиас2 ~ ^ип2
Ц** ^БЭнас2 ^КЭ нас2
(3.68)
Входное сопротивление при 17вх>
(3.69)
При Пвх = —0,4 В /Вх=0,57 мА.
Итак, входная характеристика имеет четыре различных участка (рис. 3.11, б).
Рассмотрим теперь выходную характеристику элемента ЭСЛ-типа. Так как
элемент может находиться в двух логических состояниях выхода п может ис-
пользоваться с подключенными резисторами Ri и без них, то необходимо рас-
смотреть (качественно) четыре различные выходные характеристики. При этом
будем считать, что для транзистора, работающего в активном режиме, 17бэ~
«const «0,7 В, а если Uбэ <0,7 В, то транзистор закрыт (все токи равны
нулю).
Для логического элемента с состоянием «1» на выходе с подключенным
резистором Rt расчетная схема имеет вид, показанный иа рис. 3.12, а. Для дан-
ной схемы справедливы следующие очевидные соотношения:
=	+£7бэ;	(3.70)
^ВЫХ = ^9	(3.71)
7Э = (1 +₽)/Б = (1 +₽)(0-^б)//?к«-(1 +₽)(^вых+^’Бэ)/^к;	(3.72)
^ = (^bmx-^™2)//?4.	(3.73)
Тогда
/вых = —(1 + ₽) (С^вых + ^бэ)/^К (^ВЛХ ^ип2)//?4-	(3.74)
Это уравнение прямой линии, проходящей через точку
/в«х = 0> ^вях = -[(1 + ₽)-^4^БЭ +^ип2/?к]/(/?к +(1 +₽)^?4)-	(3.75)
Выходное сопротивление схемы
^4/(1 +₽)
= М1 +₽)+^4 ’	(3’76)
Учитывая, что /?к=0,86 7?'к«260 Ом из (3.75) и (3.76), при 7вых=0 полу-
чим Г7вих = —0,718 В.
Рис. 3.12. Расчетные схемы и выходные характеристики логического
элемента на переключателе тока:
о — при состоянии «1» выхода при активном режиме транзистора; б — при
работе транзистора в режиме отсечки; в—при состоянии «0> выхода при
активном режиме транзистора; г — выходные характеристики элемента ЭСЛ-
типа при наличии /?< б — выходные характеристики элемента ЭСЛ-типа при
отсутствии Rf
При ПВЫх = —0,7 В транзистор закрыт и расчетная схема принимает вид,
изображенный иа рис. 3.12, б. Из рисунка видно, что
/ вых = (Ц вых • //ип2)//?4-	(3.77)
Это уравнение прямой линии, проходящей через точку 17ВЫх==0, 7ВЫх—
= —17Ип2//?4=2,5 мА. Выходная характеристика показана иа рис. 3.12, г (токи,
вытекающие из схемы, считаются отрицательными).
Итак, выходная характеристика для состояния выхода «1» имеет два участ-
ка. Из совместного решения уравнений (3.74) и (3.77) можно определить /В1,1Х
на границе этих двух участков:
/ вых = — (^ии2 + ^бэ)/[^4 + 2-^к/(1 + ₽)]•	(3.78)
Подставив числовые значения, получим /ВЫх='2,14 мА.
Реальная выходная характеристика показана на рис. 3.12, г пунктирной ли-
нией. Как видно из рисунка, качественный анализ дает достаточно точный вид
выходной характеристики.
Для логического элемента в состоянии «0» на выходе с подключенным рези-
стором Д4 расчетная схема имеет вид, изображенный па рис. 3.12, в.
Для данной схемы справедливы следующие соотношения:
—(//Вых 4-//БЭ)//?К— а/0;	(3.79)
Z9 = (1 + ₽) 7Б = -(1 + ₽) (Двых +	- ₽/0.	(3.80)
Учитывая (3.71) и (3.74), можно записать
^кнх 4"	[/L,, — //ип2
/вых = -(1 + ₽)--------- 	 - ₽/о - р •	•	(3.81)
К$
Уравнение (3.81) — уравнение прямой линии, проходящей через точку
//вых = [/?к (£/ил2	?/q/?4)	//бэ/?4(1 4-₽)]/[/?^ 4-(1 +P)/?4l-	(3.82)
Здесь ток /о вычисляется по (3.52), в котором ДВх=Дг.х, = —0,7 В.
Выходное сопротивление вычисляется по (3.76). Численные расчеты дают
значение 17ВЫх = —1,615 В при 7ВЫх=0. При 17вых > — (aI0RK + U бэ) =
= —1,6 В транзистор закрыт и расчетная схема принимает вид, представлен-
ный на рис. 3,12, б, для которой уже рассмотрен вид выходной характеристики.
Решая совместно уравнения (3 81) и (3.77), можно определить /вих на гра-
нице двух участков выходной характеристики:
Лих —	(//ип2 +//Бэ 4" а/о/^к)/[^4 + 2/?^Д1 +Р)]-	(3.83)
Подставив числовые значения, получим 7ВЫх=1,69 мА.
Если резистор Д4 в схеме не используется, то выходная характеристика вы-
ражается формулами (3.74) и (3.81), в которых отсутствует составляющая
/у?4 = (//вых Uип2)//?4-
Выходное сопротивление схемы
Явых = Як/(1 4-₽).	’	(3.84)
При 17Вых >—0,7 В для схемы с состоянием выхода «1» и 17ввгс >—1,6 В
для схемы с состоянием выхода «0» транзистор «закрыт», поэтому выходной ток
равен нулю (рис. 3.12, д).
Полное время задержки сигнала в элементах ЭСЛ-типа опре-
деляется задержками переходных процессов во входной цепи базы,
в цепи коллекторного узла и задержкой выходных эмиттерных пов-
торителей.
Задержка в цепи базы находится из решения дифференциально-
го уравнения (см. [1]), описывающего изменение напряжения на
базе входного транзистора пБЭ (t):
Ибэ(/)+гбС„х	— ^оп --(3.85)
где h(t) —единичная ступенчатая функция; Свх— СЭбаР + СЭДиф—
эквивалентная входная емкость логической схемы.
Зарядная составляющая входной емкости СЭбар определяется
статическими емкостями переходов и имеет существенно нелиней-
ный характер из-за нелинейной природы передаточных функций,
связывающих напряжение на коллекторном и эмиттерном перехо-
дах с напряжением на базе транзистора, а также нелинейной зави-
симости емкости переходов от величины приложенного напряже-
ния.
Определим среднюю емкость Сэ бар как емкость, в которой при
изменении входного напряжения на величину логического перепа-
да ML накапливается некоторый заряд AQ3. Значение емкости
найдем из соотношения
Сэ бар ~ &Q3/&U л	1,41СЭБ0 ф-1,62СКБ0.
Диффузионная составляющая Сэ ДИф входной емкости равна
(^кыг)1-
Решение уравнения (3.85) имеет вид
«бэ(0=^ои —+	[1 -ехр(-//(гбсвх)],	(3.86)
и, следовательно, задержка сигнала в цепи базы по уровню 0,5ДДл
1!зд'^'^’^Гб(1>41СЭБ0-)-1,62СКБ04-"^_^— •	(3.87)
\	ж г J
В [1] показано, что задержка, вносимая переходным процессом
в коллекторном узле, приближенно определяется соотношением
^л=О,7/?к(О,8пСкбо+О,9С^бо + Скп)^О,7/?кСэккв, ’	(3.88)
где Скп —среднее значение паразитных емкостей коллекторного
резистора и изолирующего перехода коллектор — подложка (в слу-
чае интегрального исполнения).
Среднее время задержки эмиттерного повторителя, определя-
емое как среднее арифметическое из задержки при нарастании и
спаде выходного напряжения до .уровня 0,5ДДл, равно
^п  зД+ зд_ 0>35 (1 _ а) (Гб+/?к) си+0,25 - р-^-,	(3.89)
2	с/ип с/оп
где Сы — суммарная емкость нагрузки эмиттерного повторителя.
(3.90)
Полное время задержки сигнала в логических схемах на пере-
ключателях тока равно
4д=^+	[0,7СэКв+0,35 (1 -,а) Сн] /?к4-
| °’7гб	0,25Д^лСн/?4
^KWT	ип2
где т3д=0>7гБСЭбар4~0,35(1— а)гБ Ся — составляющая задержки,
зависящая лишь от параметров транзистора и емкости нагрузки и
не зависящая от мощности потребления логической схемы.
Рис. 3.13. Схема типового логического элемента на переклю-
чателях тока с температурно-стабилизированной цепью опор-
ного напряжения
Время нарастания выходного напряжения логического элемен-
та на переключателях тока между уровнями 0,1—0,9
t°'l=2,2 /(/?КСЭККВ)2 4- [(1 - а) (гБ 4- RK) CJ2,	(3.91)
а время спада
1/(2,2/?кСэкв)2 4- (0,8 -^Сн/?4 ?	(3.92)
Модификации логических элементов на переключателях тока.
С созданием сверхбыстродействующих ЭВМ как среди проектиров-
щиков машин, так и среди разработчиков элементов усилился ин-
терес к интегральным логическим схемам на переключателях тока.
Разработаны модификации логических элементов, реализующие
принцип переключения тока, причем все они могут быть условно
разделены на три группы, каждая из которых имеет свою харак-
герную черту по сравнению с получившей в настоящее время ши-
рокое распространение схемой (см. рис. 3.13): группа 1—элемен-
ты, отвечающие требованиям улучшения эксплуатационных пара-
метров; группа 2 — элементы с увеличенными логическими воз-
можностями; группа 3 — элементы, проектируемые специально для
применения в сверхбыстродействующих интегральных схемах сред-
ней и высокой степеней интеграции.
Рассмотрим некоторые примеры схем логических элементов на
переключателях тока с
улучшенными эксплуата-
ционными характеристи-
ками. Так, повышения
стабильности передаточ-
ных характеристик при
изменении в широком
диапазоне температуры
окружающей среды, а
следовательно, повыше-
ния стабильности выход-
ных логических уровней
схемы и увеличения запа-
са статической помехо-
устойчивости можно до-
биться добавлением цепи
коррекции в коллектор-
ный узел и выбором соот-
Рис. 3.14. Схема типового логического элемен-
та на переключателе тока с увеличенным ло-
гическим перепадом
ветствующих схем источников постоянного тока и опорного на-
пряжения. Для схемы, реализующей логические функции /ч==
=Х1Х2...хп и F2=xlx2 ...хп и представленной на рис. 3.13, значе-
ние опорного напряжения не зависит от температуры, если
Ri	____!__
Ri + R2 + Яз + 2
Действительно,
__Рип — {Кд + 2) ид]
Б2 БЭ4 ^-ЬЯг + Яз
Кд + 2
(/<д +2)/?1
R\ 4- R2 + R3
^HTlRl____
Ri + R2 + R3
Один из возможных путей увеличения запаса статической поме-
хоустойчивости схем на переключателях тока — увеличение логи-
ческого перепада. Последнее получают включением эмиттерных по-
вторителей на входе и выходе схемы токового ключа (рис. 3.14).
При этом логический перепад в схеме можно увеличить до 1,5 В
(против 0,8 В в типовой схеме) без опасности работы транзисторов
в режиме насыщения и тем самым значительно (почти на 0,35 В)
ч оо
увеличить запас статической помехоустойчивости. Увеличение за-
паса статической помехоустойчивости достигается также с неболь-
шим ущербом для быстродействия применением положительной
обратной связи (рис. 3.15).
Интересным является логический элемент Э2СЛ-типа (рис. 3.16).
В отличие от схемы эле-
ментов ЭСЛ-типа (см.
рис. 3.14) в схеме эле-
мента Э2СЛ-типа цепи
сдвига уровней на эмит-
терных повторителях пе-
ренесены с выхода на
вход. Преимущества схе-
мы элемента Э2СЛ-типа
по сравнению с элементом
ЭСЛ-типа в том, что у не-
го эквивалентная входная
емкость почти в два раза
Рис. 3.15. Схема типового логического элемен-
та на переключателе тока с положительной об-
ратной связью
меньше; меньше суммар-
ная емкость коллекторно-
го узла и за счет этого
увеличенное быстродейст-
вие; один из логических уровней оказывается «привязанным» к
шине «земля», что уменьшает влияние помех и облегчает стыков-
ку со схемами ДТЛ- и ТТЛ-типа; большие входное сопротивле-
Рнс. 3.16. Схема типового логического элемента Э2 СЛ-
типа
ние и, следовательно, статический коэффициент разветвления по
выходу.
К модификациям, улучшающим эксплуатационные характерис-
тики элемента, можно также отнести схему с мощным выходом
Рис. 3.17. Схема типового логического элемента па пе-
реключателе тока с мощным выходом
Рис. 3.18. Схема типового логиче-
ского элемента на переключателях
тока с суммированием коллектор-
ных токов
(рис. 3.17). Усложнение схемы в этом случае направлено на устра-
нение эффекта динамического запирания транзисторов выходных
эмиттерных повторителей при работе на большую емкостную на-
грузку и тем самым увеличивает динамическую нагрузочную спо-
собность логического элемента.
Одним из примеров схем логиче-
ского элемента на переключателях
тока с расширенными логическими
возможностями служит схема, при-
веденная на рис. 3.18.
Эта схема реализует логические
функции И — НЕ/И для отрицатель-
ной логики и ИЛИ — HE/ИЛИ для
положительной логики. Соединение
с помощью монтйжа эмиттеров вы-
ходных эмиттерных повторителей
позволяет получать еще одну логи-
ческую ступень — «проводное» И
для отрицательной логики или «про-
водное» ИЛИ для положительной
логики — без дополнительных ком-
понентов и затрат мощности.
Логические возможности типово-
го элемента на переключателе тока
могут быть увеличены на одну ло-
гическую ступень без дополнитель-
ных затрат мощности, если исполь-
зовать принцип суммирования то-
ков. На рис. 3.18 приведена схема,
.использующая этот принцип и реа-
лизующая функции
Г1=ЛрК2\Дз*4; ^г=(х1\/х2)(х3\/х4).	(3.93)
Дополнительная логическая ступень ИЛИ (И) достигается включе-
нием в общий коллекторный узел логических схем нелинейного де-
тектора тока. Последний, в частности, представляет собой цепочку
из двух резисторов, шунтируемую базоэмиттерным переходом тран-
зистора, через который отводится избыточный для образования ло-
гического перепада ток в режиме суммирования коллекторных то-
ков нескольких токовых ключей.
Рис. 3.19. Схема типового логического элемента на переклю-
чателе тока с использованием транзисторов обоих типов про-
водимости
В схеме, изображенной на рис. 3.19, расширение логических воз-
можностей достигается использованием транзисторов обоих типов
проводимости для образования логических ступеней И — ИЛИ на
эмиттерных повторителях.
Интересное решение задачи расширения логических возможно-
стей элементов на переключателях тока получено в схеме, пока-
занной на рис. 3.20. Преимущество данной схемы по сравнению со
схемой, представленной на рис. 3.19, заключается в том, что она
не требует для своего изготовления транзисторов обоих типов про-
водимостей.
При проектировании быстродействующих монолитных инте-
гральных схем средней и большой степени интеграции определяю-
щим требованием к схемотехнике логических элементов является
требование уменьшения мощности потребления и упрощения схе-
мы даже в ущерб помехозащищенности, поскольку уровень наводок
в пределах кристалла
большой интегральной
схемы (БИС) может
быть сведен разработчи-
ком к минимуму.
§ 3.3. ДРЕВОВИДНЫЕ СХЕМЫ
НА ПЕРЕКЛЮЧАТЕЛЯХ ТОКА
Использование древо-
видных схем на переклю-
чателях тока (ДСПТ)
можно считать одним из
подходов к решению
проблем снижения уров-
ня мощности рассеяния
на кристалле и уменьше-
ния требуемых площадей
кристаллов БИС. Особен-
ность таких схем — ярус-
ное включение дифферен-
циальных пар, работаю-
щих в режиме переклю-
чения тока, и использова-
ние одного рабочего тока
на все дерево.
Примером древовидной
схема одноразрядного стробируемого полного двоичного суммато-
ра (рис. 3.21), содержащая две трехъярусные ДСПТ, образующие
на выходе функции суммы и переноса.
Базис ДСПТ удовлетворяет требованию снижения уровня мощ-
ности, так как:
1) средняя мощность рассеяния одной логической ступени
(уровня ДСПТ)
Ряр=/	---1YI	(3.94)
L 2 q \ 10	]]
Рис. 3.20. Схема типового логического элемен-
та на переключателе тока с логикой на эмит-
герных повторителях
схемы на переключателях тока служит
минимальна и определяется свойствами полупроводникового мате-
риала, значениями рабочего тока I и логического перепада Д17л.
В (3.94) со — 1 и со=О соответственно для однофазного и парафазно-
го управления; /0 — обратный ток перехода; т—1,14-1,3; k =
= 1,38-10_ 16 эрг/град; <7=1,6-10~19 Кл.
Поскольку AUn^[2kT/q]m ln[n/(l—n)], где n — доля информа-
ционного тока в закрытом транзисторе, то
Inff——1Ц-	(3.95)
q	1 — п 1 \ 10
Например, для 7=4-1(П3А, ДПл = 0,4 В и со = 0 Pnnmin«
«3,6-10 3 Вт;
Рис. 3.21. Схема одноразрядного стробируемого полного двоичного сумматора
2) достаточно одного рабочего тока для всей многоярусной дре-
вовидной схемы.
Расчет статических потенциалов в ДСПТ. Рассмотрим элемен-
тарную ДСПТ (рис. 3.22, а). Пользуясь эквивалентной схемой
транзистора по постоянному току, эту схему представим в виде,
показанном на рис. 3.22, б.
Пренебрегая сопротивлениями базы транзисторов гБ1 и гБ21 най-
дем следующие зависимости мгновенных значений напряжения ца12
И ТОКОВ
КЭ1Я У1(^Б1> НБ2, КК1> ^К21 Л))> ^Kl~ f2^511 кБ2> КК1> «К2» Л>)»
^К2 = /з(МБ1» НБ2> нКц ИК2> Д>)-
Для эквивалентной схемы яруса ДСПТ справедлива следующая
система алгебраических уравнений:
Рис. 3.22. Элементарная (а) и ее эквивалентная схемы яруса ДСПТ (б)
1*21 —/22 4" /12 — /и -4-/б1=0>
/п—/12-J-Zii—/12—Zo=O;
/21 — /22 4-/12 — /11Ц- /б2= 0;
/«14~ /22 — /21== 0;
/кг 4“ *22 — /21 = 0;
**БЭ1 — ИБ14' ИЭ12= 0;
—мб14~кбэ1 — ^Бэг+^Бг—О;
“МБ14- ибк1 4- ик1=0;
МБ2 4~ МБК2 4- МК2 = О»
(3.96)
где
22----**22 еХр
/и=Лц ехр
f и=ац
/12=а12 ехр
/21=а21 ехр
/22—а 22	ехр [	БК2 1 т^г /	— 1J	>
ii2=^ а12	ехр	1 ЫБК2	-1	9
				
121 = Л21	ехр	f ЦБЭ2	1-1	
		\ т^т ;		
Решая (3.96), получим:
ИЭ1 = «Б1 —^Тг1п
(3.97)
— «21 exp
ДБ1~ДК1
(3.98)
*K2= «21 exp
2au—2д12+/о+«12 exp
аи
ЦБ1~ИК1
«?Г
.	( иБ2 — ИБ1
1 + ехр ----------
4-ехр
аБ2 ЦК2
-1
ЫБ2 ДК2
Учитывая, что в ДСПТ «Б2—«к2^0 и ыБ1—«вд^О, (3.97) —
(3.99) могут быть упрощены:
2дц — 2g}2 + /р
— «22 ехР
-1 .
(3.99)
«Э12 = МБ1—	1п
С11
|-«22	«21 >
(3.100)
» ____ Д21 (2^11 — 2^12 + /р)
*К1---------------------------
а11
> ___ °21 (2дц — 2^12 + /())
*К2-----------------------
all
____________1
1 _1_	( “б2 —“Б1
1 + ехр ------------
___________I________
I ЫБ1 ~ МБ2
— и,
(3.101)
1 +ехр
-J-«22	«21я
(3.102)
Выражения (3.97) — (3.99) или (3.100) — (3.102), связывающие
в явном виде токи транзисторов i'ki» i’k2 и напряжение общей точки
эмиттеров «Э12 дифференциальной пары с током узла /р, напряже-
ниями на коллекторах «кь и «кг и базах нБ1, иБ2, позволяют рас-
считать статические потенциалы всех узлов, определить входные
iBX=fi(«Ex), выходные гВых=/2(«вых), передаточные нВых=/з(Ивх)
характеристики ДСПТ любой конфигурации по любому входу.
Основные уравнения статики ДСПТ (3.97) — (3.102) использова-
ны ниже для расчета статики семи характерных режимов работы
дифференциальной пары в многоярусной схеме при расчете эквива-
лентных входных емкостей.
Для оценки быстродействия ДСПТ очень важно то, что потен-
циал общей точки эмиттеров обесточенной дифференциальной пары
(4>->0) на любом ярусе не «стремится» к нулю, а целиком опреде-
ляется потенциалами, приложенными к управляющим базам диф-
ференциальной пары, и параметрами транзисторов. Потенциал об-
щей точки элементов в таком режиме лежит в пределах нБ1 — иБ2:
M3i2lr0^o~KEi — wprlnh / 1+exp
ЫБ2 ЫБ1

Отсюда нетрудно определить динамические перепады напряже-
ния во внутренних узлах схемы в режиме переключения, т. е. АГ7,=
=тфг1п(7о/7уг), где /ут — ток утечки транзисторов. Динамические
перепады напряжения одинаковы для всех ярусов, слабо зависят
от режима работы и определяются в основном параметрами тран-
зисторов (/Дфг и /ут). Их наличие в ДСПТ является главной при-
чиной дополнительной по сравнению с обычными схемами ЭСЛ-ти-
па инерционности, связанной с перезарядкой паразитных емкостей
внутренних узлов.
Схемы смещения уровней входных сигналов и источников опор-
ных напряжений в ДСПТ. В многоуровневой схеме переключения
тока логические уровни выходных сигналов не совпадают с необ-
ходимыми для нормальной работы схемы логическими уровнями
управляющих сигналов на входе разных ярусов ДСПТ. Поэтому на
выходе (или входе) такой схемы включаются схемы смещения
уровней входных сигналов (рис. 3.23). Число модификаций этих
схем может быть очень велико.
В схеме, изображенной на рис. 3.23, а, сдвиг уровня Д17см=
=2ПБЭ+/?1[г2+(г3—i2)/(P+l)] и, в частности, для г3=2/2 Д[7СМ=
В схеме, показанной на рис. 3.23, б, сдвиг уровня ДПСМ= [7БЭ-(-
+/?см1'см- Эта схема проще схемы, изображенной на рис. 3.23, а, но
вносит большую задержку при работе на емкостную нагрузку. Для
повышения эффективности использования мощности в схемах сдви-
га уровней можно, например, использовать:
набор питающих напряжений;
уменьшение логических перепадов нижних уровней;
работу одной схемы сдвига уровней на несколько ДСПТ;
цепь одного тока для сдвига сигнала на различные уровни при
управлении одной логической переменной несколькими ярусами
ДСПТ;
цепь одного тока для сдвига уровней нескольких управляющих
сигналов (рис. 3.24, в);
многоуровневое представление информации в пределах одного
устройства, например кристалла БИС;
выполнение схемами сдвига одновременно и функции смещения
входных уровней, и логической функции (рис. 3.23, г).
Выбор источника постоянного тока для ДСПТ. При выборе схе-
мы источника постоянного тока (ИПТ) для ДСПТ необходимо ис-
ходить из условия обеспечения стабильности логического перепада
при заданных технологических разбросах параметров компонен-
тов, изменениях напряжений источника питания и температуры ок-
ружающей среды. Дополнительными условиями могут служить тре-
бования простоты схемы, минимума мощности рассеяния.
В типовых логических схемах на токовых переключателях обыч-
но используется ИПТ, схема которого изображена на рис. 3.24, а.
Применение такого ИПТ в многоуровневых логических схемах с
переключением тока нецелесообразно, поскольку он требует повы-
шения напряжения питания из-за необходимости компенсации не-
стабильности тока, связанной с изменением уровней входных сиг-
налов. Последнее приводит к значительному увеличению мощности
потребления схемы. Этих недостатков лишены схемы ИПТ, изобра-
женные на рис. 3.24, б—г.
Критерием оптимального выбора ИПТ с точки зрения обеспе-
чения максимальной статической помехоустойчивости разумно счи-
тать минимум изменения логического перепада ДС/Л. Для сравни-
тельного анализа различных ИПТ удобно использовать величину
относительного изменения логического перепада
8(Д£7Л)=Д(ШЛ)/Д£/Л,	(3.103)
Рис. 3.24. Схемы источников
постоянного тока, используемых в ДСПТ
не зависящую от абсолютного значения логического перепада. Be
личина логического перепада t\U п определяется схемой ИПТ, пара
метрами ее компонентов (/?, ПБЭ , Р) и эксплуатационными пара
метрами (L/im, Г). В общем случае параметры компонентов интег
ральной схемы — коррелированные случайные величины, в то вре
мя как эксплуатационные параметры изменяются независимо в за
данном интервале. В связи с этим оценку влияния технологиче
ских разбросов на изменение логического перепада необходим»
проводить методом статистического анализа (методы Монте-Кар
ло, моментов для нормальных распределений). Однако для срав
нительного анализа стабильности ИПТ из-за влияния эксплуата
Ционных параметров можно воспользоваться методом малых при
ращений, приняв следующие допущения:
факторы, влияющие на изменение логического перепада,— тех
нологические разбросы напряжения перехода база — эмиттер тран
зистора, абсолютных значений сопротивлений диффузионных ре-
зисторов, отношений сопротивлений диффузионных резисторов на
одном кристалле — действуют независимо;
температурная зависимость напряжения перехода база — эмит-
тер транзистора имеет линейный характер и dUb3 /dT——(1,64-
4-2,0) • IO-3 В/°С;
температурная зависимость коэффициента усиления по току в
схеме ОЭ аппроксимируется кусочно-линейной функцией и dfydT
выбирается в пределах (0,54-1) • 1О~2ро(1/°С), где р0=Р|т=20°с;
технологический разброс сопротивлений диффузионных резис-
торов А7?1Пах=±О,27?о и температурный коэффициент изменения со-
противления равен dR/dT=iO~3R0 (Ом/°С), где 7?о=^|г=2о°с;
разброс отношений величин сопротивлений диффузионных ре-
зисторов составляет Дд= + (34-5) %;
технологический допуск на напряжение перехода база — эмит-
тер транзистора при фиксированном токе равен Д[7БЭ щах=±(204-
4-40)-IO"3 В;
разностью напряжений на двух р-п-переходах одного полупро-
водникового кристалла при одном и том же токе пренебрегаем.
В соответствии с методом малых приращений максимальное из-
менение логического перепада ДПл=/(Рь р2..... рп) определяется
как
(±е-)-г-|	<3-104)
£1	Opt \prpt
где —е«^Др»^8г; pf— номинальное значение параметра pi.
Из системы уравнений Кирхгофа, описывающей статический ре-
жим многоуровневой схемы с ИПТ на одном транзисторе с диод-
норезисторной цепью смещения (рис. 3.24, е), находим напряжение
логического перепада:
к^7ип-Ц(1 — g)Z —1]г7^4-/тгУг 1п ид/. ,	(3.105)
£	гЭ1М°	'
где £=КдЖД14-ЯД2). В = а(Ь+1>/[Кэ1/«к4-1(КД1/КдЗ(п4-1)(1-аН
k — число уровней логической схемы; п — число ИПТ, подключен-
ных к одному источнику опорного напряжения; I — число диодов в
цепи опорного источника напряжения.
Выражение (3.105) выведено в предположении, что сопротивле-
ние базы транзистора мало и вольт-амперные характеристики дио-
дов и переходы базы — эмиттер транзистора при прямом смещении
описываются зависимостью ua(i)=uE3 (i) = П*д+^фт In (i/Лд),
где и*д — падение напряжения на переходе при токе 1*д.
В соответствии с (3.104) из (3.105) находим максимальное из-
менение логического перепада:
,г , й(ДГл)
[Д (Д£/ л)]тах,==: . JJ
д(М/л) д(т^
' д(т<?г) (дТ)
Г д(д1/л)
д (Кд1/Яд2)
ДГ-f
Вд\
Вд2
д(ДГл) да , о(Д^Л диД
да	дТ "г ди*д	дТ
d(AUJ
д*д
^(Д^л)
д(М/л)
д (Яд1/Як) лк
^91.1 *
(3.106)
д(ьил) tP. д(ьил)
где~даг-=ЕВ- ”^г
23[Z(1-£)-!];
д1д	1д
( Д+1 !	£ (.Вд,/Вд^(.п + 1) )
(ва(*+2> 1	a<fc+1>	J
а^л;
(1 ---- tt) (n + 1)
*к
At/ип

/(А^-=В In
d{mtT)
д(&Цл) £
да
—^(Д^л) ,= |.	д(М/л)
(^Э1/^к)	(^Д-J^td
g(AZZJ	1
d(RAjRA,) (’ +ЯД1/ЯД11)2
g(fe+1>
Д^л
Д£Лш, ДГ — максимальные изменения напряжения и температуры;
(Д^*д)тех — максимальный технологический допуск на напряжение
перехода база — эмиттер транзистора; Дд — максимальный разброс
отношений сопротивлений диффузионных резисторов. Приращение
тока диода Д/д нетрудно найти из выражения для тока цепи сме-
щения (рис. 3.24, е):
1д— [£7ИП — IUa (1д) — (« +1) 1Э1Кд1 (1 — а)]/(^?Д! +^?да)»
откуда
dl гт	dl п	di тг
^д=—^~ д£/ип 4—д/?Д1+—LRAt
dUm ип^ дЯД1	дЯд* д’
или
ДТ 4-Д/?Д,тех] — [(Я-4“1)(1 —аУ*Э1Н"^д1 X
=
X [(rf^4,/rfy) Д^ + Д^Д.тех]
Лд, + Вд* + 1^тЧд
Для многоуровневой схемы, использующей в ИПТ многоэмит-
терный транзистор (рис. 3.24, д), логический перепад напряжения
Шл=[иив-ид-т^тЫ(1Д//д)]	(3.107)
где т]= (Кк/Кд)a(ft+0; G=[n(l—а)+5д/5мэт]-1, 5д— площадь эмит-
тера диода; 5МЭТ— суммарная площадь эмиттеров многоэмиттер-
ного транзистора.
Для вычисления абсолютного и относительного изменений ло-
гического перепада в этом случае справедливы формулы (3.106) и
(3.103), где
£№)
™д

^L=-^GXn
д{тчг)
d(AUn)
д (RAjRAl)
. . $дО
&1д—-----
5мэт^д .
<?(A^) __
1*д / д1Д
-0. /(^л)
*д
1Д
-^~1;
^дт+д/?Дтех’
al
Используя выражения (3.103) — (3.107) и задаваясь конкретны-
ми значениями ДСАт, ДГ, (Д1/д)тех, Д/?, dajdT, dUb3ldT, dRjdT,
d{m^T)!dT, можно вычислить относительные изменения логическо-
го перепада напряжения для рассматриваемых вариантов схем.
Пример 3.5. В табл. 3.1 приведены расчетные значения относительных изме-
нений логического перепада d[6(AC/n)]/dl/Bn иа —1% изменения напряжения
источника питания и 1 °C температуры d[6(AC/n)]/d? для некоторых модифика-
ций ИПТ, указаны иаихудший режим работы и суммарное изменение логическо-
го перепада 6(ДС/Л) прн изменениях напряжения питания в пределах ±8% и
окружающей температуры в пределах 100 °C.
В расчетах принято;
dt/CQ	.	dR
.—= -2,0- IO-з В/°С; —— = Ю-з R Ом/°С;
dT	dT
Д/?тех = ±0,2/?; (ДГБЭ)Т„ = ±0,035 В;
— =5,6-10-3 1/°С; Уд = 0,74 В при /д = 2-10-3 А;
d{m<tr/dT') = 0,9-10-4 В/°С;
[ 20,с = 0,027 В; a = 0,98; k = 2.
Расчеты показывают, что влияние дестабилизирующих факто-
ров (напряжения питания, температуры и др.) на изменение логи-
ческого перепада и, следовательно, на статическую помехоустой-
чивость существенно зависит от ”•
выбора схемы ИПТ. Например, ю
для ИПТ на одном транзисторе и
(рис. 3.24, е) выбором схемы
смещения можно уменьшить ли- ®
бо температурную нестабиль- ь
ность (табл. 3.1, вариант 5), ли-
бо нестабильность, связанную с
изменением напряжения питания
(табл. 3.1, вариант 2), либо сум-
марную относительную неста-
бильность (табл. 3.1, вариант 6).
Числовые оценки нестабиль-
ности логического перепада на-
пряжения в многоуровневых схе-
мах с различными вариантами
ИПТ, работающими в одинако-
вых условиях (равенство рабочих
токов, напряжений питания и
.мощности рассеяния цепи смеще-
ния), позволяют характеризовать
чувствительность схемы ИПТ к
изменениям технологических и
эксплуатационных параметров и
тем самым сформулировать тре-
бование на технологические до-
пуски и рекомендации по проек-
тированию топологии ИС.
Проведенный анализ показы-
вает, что вопрос о выборе того
или иного варианта ИПТ должен
решаться разработчиком с уче-
том конкретных условий приме-
нения (заданного диапазона из-
менений температур и напряже-
ния питания, мощности потребле-
ния, чисел п и k и т. д.).
Для обеспечения максималь-
ной статической помехоустойчи-
вости целесообразно в многоуров-
невых логических схемах исполь-
зовать ИПТ на одном транзисто-
ре с диодно-резисторной цепью
смещения (рис. 3.24, в).
В тех случаях, когда необхо-
димо обеспечить минимум паде-
ния напряжения на ИПТ и мощ-
гР «о			CDtOON COCJM COCsfIQ r^r-ГсГ-ф"t>. CO co СЧ csi CM	Т-Ч		
й < §		43	’ CO 04 00	-4 «-Г eTo	—Г		
й5 <		IP	Г- •OlO.-cot'. co fc ° ZI £3 co oo — cm ' С C ocf 7 7* 7"7" ® °’		
1UM игорвй инжэй иитМхивц			<	и м и и S<<<J<J<<J< 1 +++1+++	
				U +1 1i++	
Параметры схемы ИПТ	iew slvs			Illi	0,25 1 0,25 1
	с-01 -U			Illi	1 _ 7,34 5,34
	1			| C0 010|„(s] i |	
	V		coco^cococqcOt-i		
	Я		CN C5 O IO о O Q O' *?'“?“?“Ло'ю* 1 1 I 1 1 1 1 I		
	«Ут* ио		270 0 0 100 740 370		
	wo	#		CO CO C0 C0 co -Л-Т	r-7 г_Гечсч		
	»o			= | | |	1 I ।
	WO *' ед		c < Ю OO *— tONCOOr^N 1 I T—<	« r—« I 1		
	wo		ООСОСООООО »—< •—< »—1 W—» »—» •—’ •—< •—<		
			10 й) Qi	Qi Qi ЧЪ CO CO CO co co co co co		
яонХэид					
хнвийвд					
ности рассеяния, а кроме того, желательна максимальная просто
та и технологичность схемы, предпочтительна схема ИПТ с много-
эмиттерным транзистором (рис. 3.24, г).
Динамика ДСПТ. ДСПТ свойственно потенциально высокое
быстродействие, поскольку в этих схемах, как и в логических схе-
мах ЭСЛ-типа, имеют место малые задержки, связанные с пере-
зарядкой паразитных емкостей, вследствие малой амплитуды логи-
ческих перепадов; принципиально отсутствуют задержки, связан-
ные с насыщением транзисторов, и транзисторы работают в наибо-
лее быстродействующем режиме, близком к режиму с общей базой
Рис. 3.25. Варианты режимов включения дифференциальной пары в ДСПТ
Однако такие особенности схемотехники ДСПТ, как многоярус-
ное включение переключателей тока, наличие тока в каждый мо-
мент времени лишь в одной ветви, необходимость сдвига уровней
входных сигналов, приводят к увеличению задержки распростране-
ния сигнала в ДСПТ по сравнению со схемами ЭСЛ-типа и воз-
никновению ложных сигналов на выходе схемы. Частичное или пол-
ное исключение этих нежелательных явлений может быть достиг-
нуто оптимизацией схемы по быстродействию.
Расчет входной емкости ДСПТ. При исследовании быстродей-
ствия логических элементов ЭВМ, расчетах задержке сигналов в
линиях связи необходима оценка входной емкости логических эле-
ментов. Входная емкость ДСПТ (рис. 3.25, а) может быть оценена
как алгебраическая сумма средних значений входных емкостей всех
i дифференциальных пар, подключенных к одному управляющему
входу:
(ЗЛ08)
В свою очередь, входная емкость каждой дифференциальной па-
ры может быть разделена на две составляющие:
£в.и=ёз/+СлиФь	(З.Ю9)
где первая составляющая C3i определяется статическими (заряд-
ными) емкостями переходов; вторая составляющая СДИф/ связана с
инерционностью транзистора и может рассматриваться как эквива-
лентная диффузионная емкость:
—	ДОдиф ___	/0____	1	z о 1 1 (П
сДИф~ дг/л  — дг/л<Ор —
где <£>₽ — произведение коэффициента передачи тока на ширину по-
лосы пропускания в схеме с общим эмиттером.
Составляющая входной емкости С3 связана с входным напря-
жением нелинейной зависимостью, во-первых, из-за нелинейности
передаточных функций, связывающих напряжения на коллектор-
ном и эмиттерном переходах с напряжением на базе; во-вторых, из-
за нелинейной зависимости барьерных емкостей, коллекторного, и
эмиттерного переходов от напряжений. Определим С3 как произ-
водную заряда статических емкостей переходов по базовому напря-
жению:
~ du (J ^эбаР^ИБЭ +J ^Кбар^кБк) =
Б	Б
= ^Збар (^йБэ/^кб) 4" ^Кбар
Так как пБЭ=мБ — иэ и мбк=«б—«к, то
^3 — ^Эоар(1—^3/rfWB)4“^Kaap( 1—dUyJdll^).	(3.111)
В отличие от типовых логических элементов с эмиггерной связью
в древовидных схемах переключения тока возможны несколько ре-
жимов работы дифференциальной пары, отличающихся характе-
ром зависимости зарядной составляющей входной емкости от из-
менения напряжения на входе.
Режим 1. Дифференциальная пара обесточена, и напряжение на
коллекторе изменяется в противофазе с wEXi (рис. 3.25, б). При
этом зависимость С3 от nExi определяется соотношением (3.111), где
dU3 __	, rf“ax2/^ax l - 1 .
dwE rf«axi	l+expf^1- Цвх2 А ’
\ J
r D f g21 \2	( ИВх2 ~ ”Bxl \
duK  duKi  KU11 J exp \ m<?r ) f duBX2 _ Л
rf«axl	Г	/ «вх2 —“bxI \12 '^“bxI J
1 + exp I---------- I
L	\	mttr Ji
(3.113)
Здесь и далее ан, а^, #21, O22— параметры эквивалентной мо-
дели транзистора;
^БЭ1---
Jn 2дп — 2g12 4- Д22 — 021
а11
I “вх2 — «ВХ1 \
!+еХР1 ™tT J
(3.114)
^БК1 ^вх1
< ,	( ивгЗ, ивх1
1 4- ехр I--------
\ тчт
(3.115)
Режим 2. Дифференциальная пара обесточена, и напряжение на
коллекторе изменяется в фазе с «ВХ1 (рис. 3.25, в), поэтому
dul2JduBTi может быть вычислена из (3.112), а и^\—из (3.114):
г п / #21 У*	(	~~~ ав\2
еХР (	) Л _ ^вх2 \ . (3J16)
ЙИВХ1	m<fr	Г	/ КВХ1 — «вх2 \-]2 \ rf«Bxl J ’
1 4- ехр I
L \ mtfr /1
МБК1 — Квх14“^К ^0
2
. .	[ ивх1 ивх2
1 4- ехр ------------
i~a22	а21
(3.117)
Режим 3. Дифференциальная пара обесточена, и напряжение на
коллекторе не изменяется или, что чаще всего, равно нулю. Этот
режим работы представляет собой частный случай режимов 1 и 2
при ₽к = 0.
Режим 4. Дифференциальная пара проводит ток, и напряжение
на коллекторе изменяется в противофазе с HBxi (рис. 3.25, б). При
этом du312/^ивхь rf«Ki/rf«Bxb «бК1 определяются по тем же форму-
лам, что и для режима 1, а
МБЭ1 — т(?г
41
.	(	ивх2 ивх1	\
I 4- ехр	I----------1
\	1
(3.118)
Режим. 5. Дифференциальная пара проводит ток, и напряжение
на коллекторе не изменяется или равно нулю. Этот режим работы
представляет собой частный случай режима 4 при 7?к=0.
Режим 6. Дифференциальная пара промежуточного яруса обес-
точена (рис. 3.25-, г). При этом выражения для du3i2/duBXi, uggi сов-
падают с соответствующими выражениями для режима 1, а
ditnilduBXi — О,
ЙБК1 — ^вх!	^вх5 “Ь	frl
f ,	/ ^вхб ^вхб
1 +ехр (----------
\ тут
(3.119)
(3.120)
Режим 7. Дифференциальная пара промежуточного яруса про-
водит ток (рис. 3.25, г). При этом du3i2/duBXi и цБЭ1 вычисляются
по (3.112) и (3.118) соответственно, а
duKi ________________1____________
Л*вх1 1 + ехр (-Ивх1~-Квх-?-)
V m<er ]
duBx2
(3.121)
ИБК1 — Ивх1 Квх5 4“
(Д21/Дц)2(/о/<?ц)
ывх2 — ывх1
! 4-ехр
цвх6 ивхБ,
т<?г
(3.122)
Пример 3.6. На рис. 3.26, а — г приведены расчетные зависимости заряд-
ной составляющей входной емкости от входного напряжения для семи возмож-
ных описанных выше режимов работы дифференциальной пары ДСПТ (номера
кривых сооответствуют режимам работы).
В расчетах принято: Сд вар = 1.26-10~12 Ф; Ск б»р=1,15*10“,г Ф; п=1/2;
г2=1/3; <рЭо=<Рко = —0,8 В; ац=7,8-10-16 А; с21=6,7-10~16 А; с;2=
= 7,6-.10“1в А; й22 = 30-10-16 А.
Для вариантов однофазного управления duBX2/<i«Bxi=0; uBI! = —(0,75-4-
4-1,35) В, «Вх2 = —4,15 В при управлении по верхнему ярусу и «вх1 = —(2,04-
4-2,8) В, «Вх2 = —2,4 В при управлении по нижнему ярусу. Для вариантов па-
рафазного управления rfuBX2/d«Bxi = — 1; ив« =—(0,754-1,15) В, ит2 =
= —(1,154-0,75) В при управлении по верхнему ярусу и «вх! =—(2,04-2,4) В,
«Вх2 — —(2,44-2,0) В при управлении по нижнему ярусу.
Результаты расчета иллюстрируют существенную нелинейность зависимости
С3 от входного напряжения н влияние на С3 режима дифференциальной пары.
Например, в режиме 2 С3 принимает отрицательные значения. Из рисунков вид-
но, что при уменьшении логического перепада в случаях парафазного управления
С3 увеличивается.
При исследовании работы древовидных схем с переключением
тока в режиме больших сигналов нелегко получить аналитическое
выражение переходных процессов, если строго учитывать нелиней-
ное поведение входной емкости в зависимости от напряжения на
переходах.
Для инженерных расчетов можно использовать усредненные зна-
чения емкостей. Определим среднее значение С3 как емкость, в ко-
торой при изменении входного напряжения от уровня, соответствую-
щего логическому «О», до уровня, соответствующего логической «Г»,
накапливается некоторый заряд. Тогда
Рис. 3.26. Графики расчетных зависимостей зарядной составляющей вход-
ной емкости от входного напряжения для различных режимов включения
дифференциальной пары при однофазном (а, б) и парафазном (в, г) управ-
лении
В табл. 3.2 приведены средние значения зарядной составляющей
входных емкостей ДСПТ для транзисторов, с резким переходом ба-
за—эмиттер (Г1 = 0д5) и плавным переходом база—коллектор (га =
= 1/3). Значения С3 согласуются с выводами, сформулированными
ранее.
Пользуясь (3.108) — (3.123), можно просто и быстро оценить ем-
кость по любому входу ДСПТ. Например, емкость по входу трех-
Режим
Таблица 3.2
Управление
однофазное					парафазное			
, 1	1 „0	„1	1	0			1	1 „0 I	1	1,0	Сз
“БЭ1	I “БЭ11	“БК1	ИБК1	Сз	“БЭ1	1 “БЭ1 1	“БК1 1	“БК1	
1 2 3	ДС7Л + т<?г In 3	£U[ J-CAU	4x1	4x1 + А^л	0,44(?эзар+ + 1 ,57Скбар	—4Z7j,+ 1пЗ	О0 с Б	4x1	“вх i+2AC7ji	0,88С эбар 4* 4-2,43Скбар
	Д6/Л ——^—+т<?г1п 3		“вх 1+Дг/л	4x1	0 >44£*Эбар — —0,825Скб3р	-Д^л+ +т<рг 1пЗ		4х1+2ДСЛл	4x1 4x1	0,88Сэбар— ~0,81Скбар
	дг/л ——^~+т^г 1пЗ		“Li	4x1	0,44Сэбар+ +0,75Скбар	-Д^л + 1пЗ		“вх 1		0,89СЭбар+ +0,78Скбар
4 5 6	Д6/Л — ~ +3Qm<fr	В Я!	4x1	4х 1 +С/Лл	1 >41Сэбар+ + 1,57Ск6ар	ЗОл/юу—	Б о со	4x1	“вх1+2А^л	2,26Cg6ap4“ 4-2,43С кбар
	Д£/л +30m^r		а1 . ВХ 1	0 "вХ1	1 >41^Эбар+ 4~0,75Скбар	30т<ру — -^Л		4x1	4x1	2,26Сэбар4- 4-0,78Скбар
	дглл ——— +«?r In 3	СО а & £	“вх1-“вх5~ _ А^л 2	“вх1 “вх5 -дгл./2	0 »44Сэбар“Ь +0,735Скбар	А^л + +т<рг 1пЗ	т<рт In 3	4х1-4х5- -Д£7Л	4x1- - 4x5- Д^л	0,88СЭбар+ +0,78Ск6ар
			4x1-4x5	— И° с вх 1 вх 5	0,44Сэ6ар+ +0,69СКбар			4х1~4x5	“вх 1—4х 5 ВХ 1	вх о	0,88Сэбзр+ +0,69Скбар
7	Д^л —£-+30/^7-	fc Б о со	“вх1-4х5- -Д£/л + +30zn<j>7’	//0 — “вх1	вх5 	 Д^Л I 2 +30т^г	1 >41Сэбар4“ 4“ 1,3250 кбар	30т<рз— -Д6/л	Б о со	4х 1-4x5	^вх1 Ивк5“^ +Д^л	2,2бСэбар4- 4-1,86СКбар
			4x1 “4x5— А^л 2 + 4-30/яуг	4x1- —“вх s+ 4-30т<рг	1 »41Сэйар4-- 4-1,11Скбар			4x1— —авх 5+ 4-ДС^л	4x1— —“нхб+ +2Д6/Л	|	2,26Сэ6зр4- -|-1,62Скбар
уровневой схемы с переключением тока, реализующей логическую
функцию суммы трех переменных (рис. 3.26, а) для парафазного
управления по входам Xi и Х1(Д[/л=0,4 В), составляет
4
^вх ~	/+Одифt)=4,9СЭбаР 3,24СКбар 1/(/?кшг)‘
t-i
Оценки быстродействия ДСПТ. Быстродействие ДСПТ будем
оценивать наибольшим значением задержки спада г3д и нараста-
ния /'зд напряжения и наибольшим значением фронтов спада /°*1
и нарастания /°>’ напряжения на выходе схемы: 4дтах=тах{£ад*>
/8л};^ртах = шах{/4 Д0}.	(
Рис, 3.27, Схема для оценки быстродействия ДСПТ
Максимальные значения /здтах, /фрmax в ДСПТ (рис. 3.27) име-
ют место при изменении входных сигналов на нижнем ярусе (в свя-
зи с максимальным изменением пути прохождения информацион-
ного тока /о) и определяются как инерционностью выходного кол-
лекторного узла, так и механизмами перезаряда емкостей внутрен-
них узлов.
Расчет времени задержки tea и фронта спа-
да напряжения. Рассмотрим процессы, определяющие време-
на задержки и нарастания напряжения на коллекторе, например
транзистора Т\, при изменении скачком входного сигнала нижнего
яруса ДСПТ. Предположим, что до переключения путь информаци-
онного тока проходил через транзисторы Т9, Т\3, а после пере-
ключения— через транзисторы Тд-, Тц> Т'м.
f При закрытии транзистора Ti3 уменьшается ток эмиттера тран-
зистора Тд, что приводит к возрастанию потенциала общей точки
эмиттеров транзисторов Тд и Ло. Наличие емкости СЭКв=(7кп*1“
+ Сбк+2Сб4-СЭДиф в этом узле задерживает процесс резкой отсеч-
кй тока эмиттера транзистора Тд, так как накопленный в емкости
СЭкв заряд некоторое время сохраняет предшествующее направле-
ние этого тока.
В предположении, что время пролета неосновных носителей
транзисторов мало, а потенциалы на базах транзисторов Тд и Тю
неизменны, рассматриваемый переходный процесс может быть
представлен как процесс заряда эквивалентной емкости узла Смев
переменным источником тока гэ (t) в цепи эмиттера транзистора Тд,
значение которого зависит, в свою очередь, от изменения напряже-
ния на эквивалентной емкости узла Сэкв. Приравнивая мгновенное
значение тока 1Э (/) току через емкость ic8KB(0, можем записать
дифференциальное уравнение
di
ехр
h
где «с8кв(0 —изменение напряжения на емкости С8КВ; /о — инфор-
мационный ток. Решая это уравнение, получим
Л)
ИСэкв(0
Определив величину времени задержки на один ярус /Зд.я как
время, в течение которого ток, проходящий через транзистор Тд,
уменьшается до значения 0,1 1д, найдем
^зд.я ~ QCaVsnV?TIIQ.
Заряд емкостей Сэкв нескольких ярусов происходит с некоторы-
ми сдвигами во времени, и суммарное время задержки не превыша-
ет величины
9 (А — 1)Свквтжрг//0,
где k — число ярусов ДСПТ.
Поэтому величины /зд и при условии, что инерционность
коллекторного узла определяется процессом заряда эквивалентной
емкости нагрузки Сн через резистор 7?к» а задержка в цепи тран-
зистора дифференциальной пары нижнего’ яруса равна 0,7гБСБ,
могут быть оценены по приближенным формулам
?3’д°^0,69Сн/?к + 9(^- 1)Сэкв-^-+0,7гбСб;	(3.124)
Jo
^°^2,ЗСЯ^К.	(3.125)
Расчет времени задержки и времени фрон-
т a t0’1. Эквивалентная схема переходного процесса в режиме на-
растания напряжения представляется последовательной цепочкой
транзисторов Т$, Гц, Тц (рис. 3.27), включенных по схеме ОБ и
шунтируемых паразитными емкостями внутренних узлов ДСПТ.
Время задержки включения каждого транзистора в первом прибли-
жении определяется временем перезаряда паразитной емкости,
шунтирующей переход база—эмиттер, источником постоянного то-
ка 70 до напряжения отпирания транзистора. Если учесть принцип
сохранения количества электричества, то суммарная задержка
включения цепочки из k транзисторов определится как
где Qi—С/эквЛ^Л—(2^БэЧ~СКБ-|-Скп-[-Сэдиф)ЛП$ — заряд, накап-
ливаемый i-й паразитной емкостью за время 7вкл.
Изменение напряжения на паразитной емкости Ct экв внутренне-
го узла ДСПТ, как следует из анализа статического режима работы
ДСПТ, равно Д£/,=/ПфТ1п (Л>//Ут).
Инерционность выходного коллекторного узла определяется пе-
реходным процессом в параллельной цепочке 7?кСв', включаемой на
ступеньку тока /0; следовательно, описывается соотношением
«ВЫх (0=/оА'к Г1 — ехр (—
L	н
Время задержки в цепи базы транзистора дифференциальной
пары нижнего яруса равно 0,7 гъСъ. б учетом этих соображений
получим
^вд=0,69/?кСн 2,3 (щ<рг//0) (Скп СБК 2Сбэ -J-
Ч-Сэдио!! +(* -1) lg(/o//yT)l+^np+O,7rBCE;	(3.126)
/°-1=2,2/?кСн,	(3.127)
где Св — эквивалентная емкость выходного коллекторного узла;
(пр — время пролета неосновных носителей в базе транзистора.
Составляющие эквивалентных емкостей Сэкв, Сн, СБ, входящие
в формулы (3.124), (3.127), определяются конкретной принципи-
альной электрической схемой ДСПТ, а средние емкости переходов
транзисторов СБЭ, СБК, Скп^эдиф вычисляются как емкости С<,
накапливающие эквивалентный заряд в рабочем диапазоне изме-
нений напряжений:
1
CiiUc^dticp
где м" w «с — начальное и конечное значения напряжений на ем-
кости Ci в переходном процессе (могут быть определены из соотно-
шений статики (3.97)—>(3.102).
Например, для (3.124), (3.125) суммарная емкость переходов
база—эмиттер	-__________
2СБЭ==0,87-^1_Сэ6ар{|/ 1+^э£о)+
пг<й>	' ’	fan
(О,/о) + «Б1 -кБ2
?эо
ЗСэ6ар,
СБК ~0,8СКбар.
Для (3.126), (3.127) при оценке t0'1
2СБЭ=2,66Сэ6ар; СБК=0,88Скбар.
Эквивалентная емкость базового узла нижнего яруса соответст-
венно для однофазного и пар афазного управления
С^~ 1,41 Сэвар +1,32Скбар; СБ=2,26СЭ6ар-}~ 1,86Скбар.
Логический синтез в базисе ДСПТ. Логические возмож-
ности базиса ДСПТ. Основой ДСПТ служит дифференциаль-
ная пара транзисторов, работающая в режиме переключателя тока
(рис. 3.28, а), причем
ix,~0 и i-=ix, ,, если ивх—иоп<^.4,4kT/q;
ixl=i~i 1=0> если Игх, —я0П>4,4Л77<7.
(3.128)
Назовем транзисторы, работа которых описывается соотноше-
нием (3.128), элементарным узлом ДСПТ. Он реализует логические
функции конъюнкции и отрицания двух переменных xi-iXi и xi-ix,-
для отрицательной логики («О» соответствует высокому уровню на-
пряжения и отсутствию тока; «1» —низкому уровню напряжения и
наличию тока).
При построении функциональных устройств в базисе ДСПТ
удобно воспользоваться условным представлением элементарного
узла, как показано на рис. 3.28, б,— где Xi — элементарный узел с
управляющей переменной X; на входе (в принципиальной электри-
ческой схеме это пара транзисторов, соединенная эмиттерами, при-
Рис. 3.28. Схема (с) и условное изо-
бражение (б) элементарного узла
ДСПТ
чем база левого транзистора па-
ры присоединена к шине управ-
ляющей переменной Xi, а база
правого — либо к постоянному
напряжению смещения, либо к
управляющей шине инверсии х();
выходящие линии — выходные
ветви элементарного узла xi. Бу-
дем различать левую и правую
выходные ветви (в принципиаль-
ной электрической схеме левая
выходная ветвь соответствует
коллектору левого транзистора пары, а правая — коллектору пра-
вого транзистора); входящая линия — входная ветвь узла (в прин-
ципиальной схеме — общая точка соединенных эмиттеров).
Соединяя параллельно-последовательно элементарные узлы
ДСПТ, можно получить схему полностью декодирующего дерева
(см. [21]), реализующего множество функций п переменных
'/\xj/l < i < 2«; 1 < / < л/|
(3.129)
таких, что
1, 1
О, 1

YF-=I-
Действительно, для конкретного набора <xtX2X3> на управля-
ющих входах ДСПТ, реализующего полностью декодирующее де-
рево трех независимых переменных, ток /о протекает по «выбран-
ным» ветвям (рис. 3.29) в соответствии с (3.129) и вызывает паде-
ние напряжения только на одном из нагрузочных резисторов.
Последнее указывает на наличие «1» на этом выходе, в то время
как на других — наличие «О».
Из рис. 3.29 понятно определение яруса ДСПТ: число ярусов
k полностью декодирующей ДСПТ равно числу независимых пере-
менных функций (3.129), т. е. k=n.
Q 99	99	99	9
Рис. 3.29. Схема полностью декодирующего дерева на ДСПТ
Рис. 3.30. Схема (а) и условное изображение (б) многовходового
узла ДСПТ

Рис. 3.31. Схема логического оператора конъюнкции в ДСПТ
с использованием логики на эмиттерных повторителях
Одноярусную схему, имеющую т входных управляющих тран-
зисторов (рис. 3.30, а) в отличие от элементарного узла, будем
называть многовходовым узлом ДСПТ. Для отрицательной логики
многовходовый узел ДСПТ реализует логические функции:
(xiixi2...x£m)xi_1 — для левой выходной ветви; (xjIxi2...xim)xi-i— для
правой выходной ветви.
Символическое изображение многовходового узла ДСПТ пред-
ставлено на рис. 3.30, б.
Логический оператор конъюнкции в базисе ДСПТ может быть
’Также реализован еще с использованием логики на эмиттерных пов-
Рис. 3.32. Схемы ИЛИ в ДСПТ
торителях, одновременно выпол-
няющих роль схем сдвига вход-
ных и выходных уровней (рис.
3.31, а). На рис. 3.31, б дано его
условное изображение.
Основной способ реализации
логического оператора дизъюнк-
ции в базисе многоярусных
ДСПТ — непосредственное объ-
единение выходных ветвей. В
принципиальной электрической
схеме это соответствует проводно-
му объединению коллекторов транзисторов дифференциальных
пар и не требует дополнительных аппаратурных затрат.
Детектором логического состояния схемы дизъюнкции одной
ДСПТ служит резистор. Когда требуется осуществить дизъюнк-
цию конъюнктивных членов, образуемых в нескольких ДСПТ, в
качестве детектора должны быть использованы нелинейные двух-
полюсники с вольт-амперной характеристикой вида
ид=
0,. если 0<г></0;
Uo, если /0<й<//0>
где I — число объединяемых конъюнктивных членов.
В простейшем случае в качестве такого детектора могут быть
использованы схемы, приведенные на рис. 3.32, а, б.
При проектировании каскадных схем, реализующих скобочные
формы записи, в базисе ДСПТ для уменьшения сложности целесо-
образно применение логических схем дизъюнкции на потенциаль-
ной логике, например логических схем ИЛИ на эмиттерных повто-
рителях с использованием транзисторов обоих типов проводимости.
К ограничениям базиса ДСПТ следует отнести:
практическую трудность построения ДСПТ с числом ярусов,
большим 4—5;
недопустимость в общем случае, выхода из одного узла более
двух ветвей.
В ряде случаев при. проектировании устройств цифровой обра-
ботки информации последнее ограничение может быть снято. Если о
некоторых независимых переменных неполностью определенной
функции алгебры логики известно, что они на всех допустимых, на-
борах переменных принимают единичные значения, кроме, быть
может, одной, то для синтеза такой функции алгебры логики (ФАЛ)
удобно применять многовыходной узел ДСПТ.
Многовыходной узел ДСПТ на I переменных имеет I управляю-
щих входов, одну входную ветвь и /+1 выходных. Принципиальная
электрическая схема со-,
стоит из Z+1 транзисто-
ров, соединенных эмитте-
рами, причем на базу од-
ного транзистора подает-
ся опорное напряжение,
а на базы остальных I
транзисторов (кроме,
быть может, одного любо-
го) — низкий уровень на-
пряжения. В зависимости
от того, какой из управ-
ляющих входов «возбуж-
ден», информационный
ток /о проводит тот или
иной транзистор. Пример
схемы многовыходного
Рис. 3.33. Схема (а) и условное изображение
(б) многовыходного узла ДСПТ
узла и его условное изо-
бражение приведены на рис. 3.33.
Синтез любой полностью определенной комбинационной функ-
ции алгебры логики с ограниченным числом независимых перемен-
ных в базисе ДСПТ. Методы нахождения абсолютно минимальных
выражений, минимальных скобочных выражений и минимальных
дизъюнктивных (конъюнктивных) нормальных форм малоэффек-
тивны, так как связаны с необходимостью проведения огромного
перебора. Более того, этап построения функциональной схемы по
минимальному аналитическому выражению в конкретном базисе
элементов не полностью формализован и при его выполнении опре-
деляющее значение имеют опыт, квалификация и интуиция проек-
тировщика. Поэтому в настоящее время все большее развитие по-,
лучают методы построения почти минимальных схем, но в приемле-
мые для практики сроки и с учетом специфики схемотехнического
базиса. Часто наряду с задачей минимизации оборудования ставит-
ся задача обеспечения определенного быстродействия.
В [10], например, предложен инженерный метод получения
почти'минимальной в базисе ДСПТ реализации любой комбинаци-
онной полностью определенной функции алгебры логики с ограни-
ченным числом переменных.
Предложенный метод основан на минимизации базовой
ДСПТ, т. е. полностью декодирующего дерева выходным
ветвям «-го яруса которого приписываются значения
коэффициентов а, представления (3.130) заданной функции алгеб-
ры логики (ФАЛ) F=f(xi..хп):
Д=/(х1,..., x„)=ya.AFo 1<Z<2«,
где Fi=xix2, хп такие, что,
(3.130)

1, если 1 k =?=/-< 2я;
0, если 1 -С k ф I 2я;
at=
1, если Ftz=F= 1 на наборе (Хр...,.
и Fz=0 на остальных наборах
О во всех других случаях.
Минимизация достигается, если возможно, последовательностью
шагов «стирания» избыточных ветвей, узлов и заменой переменных
в узлах.
Рис. 3.34. Иллюстрация применения шага
типа 1 (а), шага типа 2 (б) и шага типа 3
(в) для минимизации ДСПТ
Для отрицательной ло-
гики („1“ — наличие то-
ка или низкий уровень
напряжения) процедуру
минимизации базовой
ДСПТ можно предста-
вить в следующем виде:
Шаг типа 1. Если
двум выходным ветвям
одного узла приписаны
значения 1 (0), то эти
две ветви и узел «стира-
ются» из дерева, причем
входной ветви приписыва-
ется значение 1 (0). На
рис. 3.34, а проиллюстри-
ровано применение ша-
га 1 к части дерева.
Шаг типа 2. Если в
минимизируемом дереве
узел управляющей пере-
менной xi-t предпоследне-
го, (I—1)-го яруса связан
с двумя узлами одной и
той же управляющей пе-
ременной Xi последнего,
i-ro яруса, а правым (левым) выходным ветвям этих двух узлов
последнего i-ro яруса приписаны значения 1(0), то рассматривае-
мые узлы последнего i-ro яруса и связанные с ними выходные вет-
ви стираются, управляющей переменной (i—1)-го яруса становит-
ся управляющая переменная xi, последнего, i-ro яруса исходного
дерева и значения 1 (0) приписываются правой (левой) выходной
ветви узла (i—1)-го яруса.
Шаг типа 3. Если одной из выходных ветвей (i—1)-го яруса
приписано значение 0 (1), а другая ветвь входит в узел i-ro яруса,
выходным ветвям которого приписаны различные значения (0 и 1
или 1 и 0), то В1\тви и узел i-ro яруса зачеркиваются (стираются)
из дерева. Входной переменной узла будет конъюнкция управляю-
щих переменных рассматриваемых узлов i-и (i—1)-го ярусов в ис-
ходном дереве, причем управляющая переменная х, берется с от-
рицанием, если значение 1 (0) приписывалось левой выходной
ветви i-ro яруса, и без отрицания, если — правой выходной ветви
узла яруса; управляющая переменная хг-_1 берется с отрицанием,
если значение 0 (1) было приписано правой выходной ветви узла
(i—1)-го яруса, и без отрицания, если значение 0(1) было припи-
сано левой выходной ветви; правой выходной ветви узла (i—1)-го
яруса, управляемого конъюнкцией переменных xixt-i, приписывает-
ся значение 1 (0), а левой — значение 0(1).
На рис. 3.34, б, в приведены примеры применения типов шагов
2 и 3 соответственно к части ДСПТ.
Последовательное выполнение шагов типов 1—3 и снова шага
типа 1 приводит к тупиковой ДСПТ. Общее количество итераций не
превышает 3-2”.
Поскольку вид базовой ДСПТ зависит как от реализуемой ФАЛ,
так и от размещения независимых переменных по ярусам, процесс
минимизации должен быть проведен при всех возможных расста-
новках независимых переменных с выявлением минимальной реали-
зации.
Число элементарных операций, необходимых для нахождения
почти минимальной реализации, Af«M(2n/e)nyi8n;n, где А —
среднее число элементарных операций для выполнения одного
шага.
Число элементарных операций быстро нарастает с увеличением
п. Так, при А = 50-? 100 и п= 10 М~ (0,5-?1) • 1012. Поэтому такой
алгоритм эффективно используется лишь с применением ЭВМ и при
ограниченном числе независимых переменных, т. е. при п<5-?7.
Объединение «единичных» выходных ветвей тупиковой ДСПТ
образует полюс, на выходе которого единичные значения (наличие
тока) имеют место лишь в случаях (на тех наборах входных пере-
менных), когда реализуемая функция равна 1. Объединение же
«нулевых» выходных ветвей тупиковой ДСПТ образует полюс, на
выходе которого значение 1 имеет место всякий раз, как только
Рис. 3.35. Реализация любой ФАЛ в базисе
трехъярусных ДСПТ (для п=5)
реализуемая функция равна
О, т.- е. одной ДСПТ реали-
зуются сразу требуемая
функция и ее отрицание.
Для функций алгебры
логики с большим числом
переменных предварительно
должна быть получена, если
это возможно, одна из ско-
бочных форм представления
функции, основанная на
принципе функциональной
разделимости. После пред-
ставления исходной функ-
ции большого числа незави-
симых переменных в виде
совокупности функций, каж-
дая из которых зависит от
небольшого числа переменных (скажем, 5—7), к последним мо-
жет быть применена инженерная методика синтеза в базисе
ДСПТ, изложенная выше.
Если переключательная функция недекомпозабельна, то к ней
может быть применено тривиальное разложение в форме
/(Xi„..,x„)==V/Ui.-,x*, £й+1,..., WAUfe+i-^)
(3.131)
по всем возможным (xk+i.хп>, где
1, если Xj=Xj,
О, если Х]—Х],
/=Л-{-1,	и;
Например, для любой переключательной функции пяти незави-
симых переменных тривиальное разложение может иметь вид
xs)=Vf(xb Х2, Хз, Въ Ь)Х4Х5 по всем <х4, Х5>, где
1, если хр=х,-,
4=	J J
О, если Xj=Xj, /=4,5.
С использованием такого разложения любая ФАЛ с числом не-
зависимых переменных и=5 может быть реализована на двух базо-
вых ДСПТ с числом ярусов каждая и схемах дизъюнкции —
числом, не превышающим Q=4 (рис. 3.35).
Примеры машинного проектирования узлов ЭВМ в базисе
ДСПТ. Синтез минимальной ДСПТ любой полностью определен-
ной ФАЛ с числом независимых переменных и=^5 может быть
выполнен с использованием программы, схема которой приведена
на рис. 3.36 (см. [11]), реализующей приведенный алгоритм.
Входной информацией служит
аналитическое выражение ми-
нимизируемой ФАЛ. В конце
выполнения программы ЭВМ
рыдает символическую схему,
минимальной ДСПТ, число
ярусов и узлов последней. Кро-
ме того, выводятся возможные,
варианты ДСПТ, имеющие ми-
нимальное число ярусов и уз-
лов, но различное размещение
управляющих переменных по
ярусам. Последнее представ-'
ляет разработчику дополни-
тельную гибкость в выборе1
принципиальной электрической
схемы ДСПТ, реализующей
заданную ФАЛ.
Рис. 3.36. Схема программы автоматизи-
рованного проектирования в базисе
ДСПТ
Пример 3.7. Рассмотрим исполь-
зование программы минимизации на
ЭВМ для синтеза принципиальной
электрической схемы полностью оп-
ределенной комбинационной ФАЛ в
базисе ДСПТ на примере проектирования однофазного полного двоичного сум-
матора со стробированием.
Система логических уравнений, описывающих работу такого сумматора, име-
ет вид
S; = (AiBiCi-r v AiBiCt-i v AiBiCi-i v AiBiCi-д ED\
Ci — (AiBi v BiCi-ч. v Д/С/—i) ED.
Тупиковые ДСПТ для функций S, и С,, полученные с использованием ЭВМ,
приведены соответственно на рис. 3.37, а, б. Соответствующая им принцйпиаль-
Рис. 3.37. Тупиковые ДСПТ одноразрядного стробируемого полного двоичного
сумматора
ная электрическая схема так-
тируемого одноразрядного пол-
ного двоичного сумматора при-
ведена на рис. 3.22.
При построении триг-
герных схем в базисе
ДСПТ:
записывается характе-
ристическое уравнение
триггера;
строится структурная
схема дерева, реализую-
щего функцию характе-
ристического уравнения
триггера, рассматривае-
мую как комбинацион-
ную ФАЛ;
минимизируется исход-
ное структурное дерево;
выходы минимального
структурного дерева за-
мыкаются с одноименны-
ми входами;
в соответствии с сим-
волической схемой стро-
ится принципиальная
электрическая схема триг-
гера.
На рис. 3.38 приведе-
на одна из тупиковых
ДСПТ, полученных в ре-
зультате минимизации на
ЭВМ характеристическо-
го уравнения /?3-тригге-
ра. Принципиальная элек-
трическая схема такти-
руемого ../^-триггера, построенная в соответствии с символической
схемой на рис. 3.38, а, приведена на рис. 3.38, б.
§ 3.4. ЛОГИЧЕСКИЕ СХЕМЫ НА УНИПОЛЯРНЫХ ТРАНЗИСТОРАХ
В 1962 г. на основе планарного технологического процесса был
создан новый.тип униполярных полевых транзисторов, работающих
на принципах использования только основных носителей, — полевой
транзистор МДП-типа с изолированным затвором. Внедрение пла-
нарного процесса для группового изготовления схем на основе
транзисторов МДП-типа обеспечило развитие нового схемотехниче-
ского направления — МДП ИС, которые, так же как и биполярные
ИС, стали использоваться прежде всего для построения логических
схем и запоминающих устройств.
Схемы на транзисторах МДП-типа составляют значительную
часть изделий, выпускаемый электронной промышленностью. На их
основе строится большинство ИС с большой и средней степенями
интеграции. Они-занимают доминирующее положение при создании
таких функционально законченных узлов, как постоянные и опера-
тивные запоминающие устройства, электронные калькуляторы и
микропроцессоры.
С момента появления МДП ИС началось параллельное разви-
тие двух главных схемотехнических направлений в области цифро-
вых ИС—МДП и биполярных ИС, носящее характер соперничества,
которое продолжается и, вероятно, будет продолжаться и в буду-
щем, поскольку преимущества и недостатки МДП ИС и биполяр-
ных ИС в настоящее время примерно одинаковы.
Благодаря высокой надежности и большой функциональной
сложности МДП ИС позволяют строить более дешевую аппарату-
ру. При равной функциональной сложности они имеют меньшие
геометрические размеры на подложке, чем биполярные ИС, а тех-
нология их изготовления проще. Основной недостаток МДП ИС —
низкое быстродействие. (Биполярные ИС при примерно такой же
мощности потребления позволяют достичь высокого и сверхвысо-
кого быстродействия.) К другим недостаткам схем на МДП ИС
можно отнести: высокий уровень затрат, связанный с их проекти-
рованием, внесением изменений в процессе разработки, тестовым
контролем изделий и их упаковкой; высокое напряжение питания
при использовании простых и распространенных процессов изго-
товления, что затрудняет электрическое согласование МДП ИС
со схемами на биполярных транзисторах.
Несмотря на указанные недостатки, МДП ИС являются широ-
ким, бурно развивающимся классом полупроводниковых устройств,
которые в настоящее время обеспечивают достижение наивысшей
степени интеграции, характеризуемой сотнями тысяч компонентов
на одном кристалле.
Все многообразие логических МДП ИС и их составных частей
можно разделить на статические, квазистатические, динамические,
импульсные и пассивные. Ниже будет проведен анализ принципа
действия базовых элементов этих пяти классов.
Статические элементы. Базовой схемой статических элементов,
выполненных на МДП ИС, является инвертор, или ключевая схема,
содержащая управляющий транзистор и нагрузку, включенные
между шиной питания и землей.
Четыре известных типа транзисторов МДП-типа'с индуцирован-
ным и встроенным каналами п- и p-типов в сочетании с различными
типами резисторов, которые также могут быть получены на осно-
ве транзисторов МДП-типа, включенных различным образом, об-
разуют большое количество элементарных инверторов. Количество
возможных вариантов инверторов определяется следующим обра-
зом: каждый из четырех названных типов транзисторов может быть
использован в качестве нагрузки, при этом его подложка присоеди-
няется к источнику питания или нулевой шине; кроме того, затвор
транзистора МДП-типа, используемого в качестве нагрузки, может
иметь пять вариантов подключения: к выходу схемы, к шине пита-
ния, к нулевой шине, к автономному источнику питания положи-
тельной или отрицательной полярности, ко входу схемы.
°;
Выход
—.—
Вход
IpOjt ________
и6ых~иСИ1
J.


Рис. 3.39. Варианты выполнения инверторов на транзисторе МДП-типа:
с — с линейной нагрузкой; б — с нелинейной нагрузкой; в — с квазилинейной нагрузкой; г —
с токостабнлнзнрующей нагрузкой; д — на транзисторах с разным типом проводимости
Таким образом, вместе с линейным резистором получается 49
типов резисторов, которые в сочетании с четырьмя типами актив-
ных компонентов образуют 196 различных вариантов инверторов.
Столько же вариантов можно образовать на транзисторах МДП-
типа в триодном включении, рассмотрение которых затруднено.
Далеко не все йз этих модификаций целесообразно использовать.
В настоящее время наибольшее распространение получили
пять схем инверторов: с линейной нагрузкой, с нелинейной нагруз-
кой, с квазилинейной нагрузкой, с токостабилизирующей нагрузкой
и инвертор, выполненный на транзисторах с разным типом проводи-
мости, или на так называемой комплементарной (КМДП) структу-
ре (рис. 3.40).
Инвертор с линейной нагрузкой. Схема инвертора
с пассивной линейной нагрузкой представлена на рис. 3.39, а. Если
в качестве управляющего транзистора применяется р-канальный
транзистор МДП-типа с индуцированным каналом, то пассивная
линейная нагрузка подключается к источнику питания отрицатель-
ной полярности, что обеспечивает согласование входных и выходных
уровней инвертора. Передаточная характеристика инвертора мо-
жет быть построена с использованием выходных характеристик
Рис. 3.40. Статические характеристики инвертора на транзисторе МДП-ти-
па с линейной нагрузкой:
а — выходные характеристики управляющего транзистора с линиями нагрузки; б —
передаточные характеристики и зависимость /ип от J7BI
Пример 3.8. На рис. 3.40, а приведены выходные характеристики р-каналъ-
ного транзистора МДП-типа с индуцированным каналом с удельной крутизной
А =0,04 мА/B2 и Z7nop = —3 В и линии нагрузки четырех резисторов. С по-
мощью линий нагрузки на рис. 3.40, б построены четыре передаточные характе-
ристики для четырех номиналов резисторов нагрузки. Из характеристик видно:
чем больше сопротивление нагрузочного резистора, тем круче передаточная ха-
рактеристика и меньше уровень 1/°. Сопротивление нагрузки, меиьшее .10 кОм,
неприемлемо из-за чрезмерно большого значения V°, превышающего значение
б^пор. Приемлемой величиной сопротивления нагрузки можно считать сопротив-
ление, более чем в 20 раз превышающее сопротивление канала открытого тран-
зистора МДП-типа. Итак, если |U°|<|t/nop|, то Ul==UVn, a U° определяется
соотношением проводимостей нагрузки и управляющего транзистора.
Точка пересечения передаточной характеристики с линией еди-
ничного наклона 17Вых=^вх определяет пороговое напряжение ин-
вертора. Аналитическое выражение для передаточной характери-
стики инвертора может быть получено из уравнений Хофстайна
(2.154) — (2.156) и уравнения линии нагрузки.
Из рис. 3.40, а видно, что
/н=/с=(^ип-^Вых)/^н;	(3.132)
так как С7Вх = ^зи , а 17ВЫх=^си> то из (2.154) следует, что
ZH=/c=7C[(/BX_(/nop)(/Bblx-(/Lx/2].	(3.133)
Для крутой области выходных характеристик транзистора
МПД-типа получаем для передаточной характеристики следующее
выражение:
(Цш-£/ВЫх)/Ян=/С [(Z7BX - ипор) (7ВЫХ - ULJ2].	(3.134)
Для пологой области выходных характеристик транзистора
МПД-типа с учетом выражения (2.156) для передаточной характе-
ристики получаем
— /7ВЫх)//?н-=0,5К (t/BX - 67ПОР)2.	(3.135)
Граница между двумя участками передаточной характеристики
инвертора лежит на прямой 17вых=ДвХ—^поР (рис. 3.40, б). На
рис. 3.41, б показана также зависимость тока, потребляемого инвер-
тором от источника питания, от входного напряжения. Эта зави-
симость имеет также два участка, разделяемых значением UBX,
которое получается в точке пересечения передаточной характери-
стики с линией UEbIX=UEX—^поР. Инвертор не потребляет тока от
источника питания при (7ВХ=(7° и потребляет ток при UBX= Ul = Uzm-
Пример 3.9. Если в качестве резистора /?в использовать диффузионный ре-
зистор, то при удельном сопротивлении 200 Ом/П резистор RB сопротивлением
60 кОм имеет отношение длины к ширине, равное 300. Если ширину резистора
принять равной 10 мкм, то для резистора Лв сопротивлением 60 кОм получим
длину 3000 мкм и занимаемую площадь 3-104 мкм2, что более чем в 30 раз
превышает площадь типичного транзистора МДП-типа. Другим существенным
недостатком является большая распределенная емкость между диффузионным
резистором и подложкой, что существенно ухудшает динамические параметры
инвертора. Именно из-за этих двух факторов данная схема не используется в
схемотехнике МДП-устройств.
Общую площадь инвертора можно значительно сократить, ис-
пользуя в качестве нагрузки транзистор МДП-типа, затвор которо-
го может быть соединен либо с источником питания, когда получа-
ется нелинейная нагрузка (см. рис. 3.39, б), либо с отдельным
источником смещения U^z, когда получается квазилинейная на-
грузка (см. рис. 3.39, в), либо в качестве нагрузки используется
транзистор  МДП-типа со встроенным каналом, причем затвор
транзистора — нагрузки подключается к выходу инвертора. В этом
случае получается токостабилизирующая нагрузка (рис. 3.39, г).
Инвертор с нелинейной нагрузкой. В такой схеме
для нагрузочного транзистора выполняется условие
^зи=^си-	.	(3.136)
Пример 3.10. Рассмотрим резистор МДП-типа с выходными характеристика-
ми, показанными на рис. 3.41, а, для которого крутизна /<2=0,005 мА/B2 и
б(пор2 = —3’ В. Геометрическое место точек, для которого выполняется условие
(3.136), на рис. 3.41, а и есть вольт-амперная характеристика резистора МДП-
типа. Удельная крутизна Кг резистора МДП-типа должна быть значительно мень-
ше, чем значение Ki для управляющего транзистора, так как нагрузочный ре-
зистор должен иметь по крайней мере в 20 раз большее сопротивление, чем
открытый управляющий транзистор, В схемах последующих примеров для рези-
стопа МДП-типа были выбраны такие значения удельной крутизны, при которых
уровень U° получается близким к значению —0,5 В при Пип = —12 В.
У" Передаточную характеристику инвертора с нелинейной нагрузкой, для кото-
рого Л1 = 0,04 мА/B2 и t7nopi = —3 В, можно построить графически.
Рис. 3.41. Статические характеристики инвертора на транзисторе МДП-типа с не-
линейной нагрузкой:
я —выходные характеристики нагрузочного транзистора с линией	— выход-
ные характеристики управляющего транзистора с линией нагрузки
Для этого полученную из графика рис. 3.41, а нагрузочную’кривую перено-
сят на выходные характеристики управляющего транзистора (рис. 3.41) и по
точкам пересечения выходных характеристик с линией нагрузки строят зависи-
мость UuMx—f (t/вх) (рис. 3.42). Из рисунка видно, что максимальное выходное
напряжение меньше ЙИ11 на величину 'порогового напряжения резистора МДП-
типа. Так как напряжение на
Рис. 3.42. Передаточная характеристика инвер-
тора с нелинейной нагрузкой и зависимость /ип
от t7BI
затворе входного транзистора
меньше порогового, то ток в
стоковой цепи определяется
лишь током утечки. Нагрузоч-
ный транзистор при этом на-
ходится в проводящем состоя-
нии, однако его ток ограничен
током утечки входного тран-
зистора, составляющим обыч-
но несколько наноампер и зна-
чительно превышающим токи
утечки нагрузочного, так как
размеры последнего меньше
размеров управляющего.
Аналитическое выра-
жение для передаточной
характеристики получает-
ся из уравнений Хофстай-
на и линии нагрузки.
Для упрощения аналити-
ческих соотношений здесь
и ниже пренебрежем влиянием подложки иа характеристики рези-
стора МДП-типа.
Поскольку выполняется условие (3.136), нагрузочный транзис-
тор Т2 всегда работает в пологой области выходных характеристик.
Из рис. 3.39, б следует, что
^СИ2=^ЗИ2=^ип-^ь,х;	(3.137)
^вх=^зиь	(3.138)
^вых=^си1. -	(3-139)
Из (2.156) с учетом (3.137) получим
7С2=0Д/С2«7ип -Z7BMX - Z7Ilop2)2,	(3.140)
а из (2.156) с учетом (3.138) и (3.139) —
Л^ОД/СЛ^х-^ор!)2.	(3.141)
Поскольку в инверторе выполняется условие 7ш=/с2, из (3.140)
и (3.141) можно определить, что
0,5/С2(/7ип -Z7Bb,x -	(t/Bx - Z7IIopl)2,	(3.142)
откуда
^вых== ^,в £Дюр2	К 1/^2^„0Р1 — К -JK вх.	(3.143)
Выражение (3.143) показывает, что при работе транзистора 7\
(см. рис. 3.39, б) на пологом участке передаточная характеристика
инвертора (рис. 3.42) представляет собой прямую линию, проходя-
щую через «условную характерную точку» £7вх=0, ПВых=Дип—
—^порг+УЛДКг^Лор! с наклоном — УК1/Л2. Границей этой прямой
линии является точка пересечения передаточной характеристи-
ки с прямой ПВых —ПВх UIIopl (рис. 3.42).
Из (2.154) с учетом (3.138) и (3.139) получим
l(t/„x - <ЛоР1) <Ль,х - UlM-	(3.144)
Тогда передаточная характеристика запишется в виде
К 1 L(t7«x ’ ^nopl) ^Лзых ^вых/2] — ОДЛ. 2 (UИП — Г7вь,х — U 110р2)2. (3.145)
На рис. 3.42 показана тдкже зависимость 7ПП от t/EX.
Достоинство инвертора с нелинейной нагрузкой— максимальная
простота его изготовления при минимальном числе внешних выво-
дов; недостаток — снижение уровня U1 по сравнению с напряже-
нием питания.
Инвертор с квазилинейной нагрузкой. Если затвор
нагрузочного транзистора МДП-типа подключить к автономному
источнику смещения £/ип2, напряжение которого по модулю превы-
шает напряжение питания инвертора на величину порогового на-
пряжения t/nopz, то образу-
ется инвертор с квазилиней-
ной нагрузкой (рис. 3.39, в).
При таком включении рези-
стор МДП-типа все время
находится в крутой области
выходных характеристик
(рис. 3.43).
На рисунке приведены
выходные характеристики
нагрузочного транзистора
МДП-типа, для которого
/(2== 0,001 мА/B2, Пп0р2 =
=—3 В и Т/Ип2 = —27 В.
Из рис. 3.39, в следует,
что
^ЗИ2=^и«2 ^вых- (3.146)
Тогда для /С2 можно за-
писать
Рис. 3.43 Выходные характеристики нагру-
зочного транзистора с линией I/ зи =
=	— l/вых (квазилинейная нагрузка)
Л?2— К2[(А^ип2 — ^вых	^поргИ^ип! ^вых) (^иН1	^вых)2/^[- (3.147)
Выражение (3.147) перепишем в виде
/С2=0,5/С2(£7ип1 —^Л>ых)[2 (^ИП2~ ^порг) (^и..1 — ^Гвых)]==
==0,5/Г2[2 (Uип2 — ^порг) — ^ИП11 (t/ипГ ^вых){1	^вых/[2(£/ип2 —
^порг) Uип11} — 0,5/С277ип! {[2ип2 Uцор2)~~ ^Anill/^Ainl} (1
^вых/^!ИП1){1	Uип1/[2(^ип2 "Uпор2) ^ипг] (^вых/^ип1)}-	(3.148)
Введем в (3.148) коэффициент
^==^ип1/[2(б/ ип2 — Uпорг) ^ип1].	(3.149)
Подставив (3.149) в (3.148), получим
/с2={0,5К2б/2ип1(1 -^вых/б/ип1)(1 -mUBbJUwl)}lm.	(3.150)
Коэффициент т имеет смысл только в крутой области выходных
характеристик резистора МДП-типа, поэтому должно выполняться
условие
I ^ИП2 ^пор2 I I ^ип! I •	(3.151)
Максимальное значение т получится при С7ИП2—ППор2 = Иип1 и
равно 1. Величина т убывает с ростом по модулю напряжения на
затворе, а, следовательно, вольт-амперная характеристика нагрузки
ближе приближается к линейной зависимости. В пределе при
^ип2—>—-оо m->0, поэтому для квазилинейной нагрузки т лежит в
пределах от 0 до 1.
Рис. 3.44. Выходные характеристики
управляющего транзистора с линией ква-
зилинейной нагрузки
Для резистора МДП-типа, ха-
рактеристики которого приведены на
рис. 3.43,
т = —12/[2(—27 +3) + 12] =
= 0,333... .
Перенос линии нагрузки с рис.
3.43 на рис. 3.44 дает возможность
построить передаточную характерис-
тику инвертора (рис. 3.45). На рис.
3.45 приведена зависимость 1т от
1/вх.
Аналитическое выражение
для передаточной характери-
стики инвертора получим из
условия /с!=/с2. Тогда при
работе управляющего транзис-
тора в пологой области харак-
.теристик
^вых /^ИП1) X
х (1—»п</вых/С/нпг)=0Ж1 х
X(/Ax-^..opi)2>	(3.152)
а при работе в крутой области характеристик
1/<2^ип1/(2т)](1 —	— т(/вых/£/ип1)==
--[(^вх	UПОР1) Uвых— Uвых/2].
(3.153)
Границей двух участков передаточной характеристики является
точка ее пересечения с прямой	—t/nopl.
По сравнению с инвер-
тором с нелинейной на-
грузкой инвертор с ква-
зилинейной нагрузкой
обеспечивает Ul=U„n,
однако при реализации
занимает большую пло-
щадь подложки, что свя-
дано с наличием допол-
нительного вывода к за-
твору нагрузочного тран-
зистора.
Инвертор с токо-
стабилизирующей
нагрузкой. Примером
инвертора с токостабили-
Рис. 3.45. Передаточная характеристика инвер-
тора с квазилинейной нагрузкой и зависимость
ОТ {7вх
зирующей нагрузкой яв-
ляется схема, приведен-
ная на рис. 3.39, г. В ка-
честве нагрузки в инверторе
используется транзистор со
встроенным каналом того же
типа проводимости, что и у
управляющего транзистора.
Затвор резистора МДП-типа
со встроенным каналом мо-
жет быть подключен не
только к стоку или к авто-
номному источнику питания,
но и к истоку.
Наибольший интерес
представляет ключевая схе-
ма, в которой затвор рези-
стора МДП-типа соединен
с его истоком (выходом ин-
вертора) . В зависимости от
выходного напряжения ре-
зистор МДП-типа со встро-
енным каналом может рабо-
тать в пологой области характеристик или в крутой и соответствен-
но ведет себя как нелинейный элемент и как генератор тока.
На рис. 3.46 приведены выходные характеристики управляющего
и нагрузочного транзисторов МДП-типа, позволяющие графически
построить передаточную характеристику инвертора (рис. 3.47).
Управляющий транзистор имеет крутизну Ai=0,04 мА/B2 и по-
роговое напряжение Uaopi = —3 В, а нагрузочный — крутизну К2 =
= 0,0445 мА/B" и напряжение отсечки
Рис. 3.47. Передаточная характеристика инвер-
тора с токостабилизирующей нагрузкой и за-
висимость /ип от 1/вх
Рис. 3.46. Выходные характеристики
управляющего транзистора с линией то-
костабилизирующей нагрузки
ПОтс2 = 3 В.
На рис. 3.47 приведена
также зависимость 7ипот
UBX. Из рис. 3.46 видно,
что возможна ситуация, в
которой и управляющий
и нагрузочный резисторы
будут работать как гене-
раторы тока. В этом слу-
чае на участке передаточ-
ной характеристики меж-
ду прямыми Пвых— Ubx~
£Лтор1 И Uвых   Двх
— Доте? наблюдается не-
определенное состояние
(вертикальный участок).
Таким образом, переда-
точная характеристика
инвертора вблизи уровня
6/1 определяется харак-
теристикой резистора МДП-типа в крутой области и характери-
стиками управляющего транзистора в пологой области, а вблизи
уровня U° — характеристикой резистора МДП-типа в пологой об-
ласти и характеристиками управляющего транзистора в крутой
области.
Из рис. 3.39, г следует
^ЗИ2=0» ^СИ2 = ^ип — ^вых-	(3.154)
Вблизи уровня U]
/с^ОДКЛ^вх-^вор!)2;	(3.155)
1сг=К2 [~Uorc (Uan - £7ВЫХ) - (ияа ^/7вь,х)2/2].	(3.156)
Следовательно, для передаточной характеристики вблизи уров-
ня [У1 получим
К2 [-f/отс (^ип -	- (t/ип - <Ль.х)2/2] = 0,57^ (Z7BX - Z7nopl)2;
(3.157)
вблизи уровня U°
/щ=К1 [(t/вх - ^воР1) ^вых - ^вых/21;	(3.158)
/с2=0,5/С2£7втс.	(3.159)
Следовательно, для передаточной характеристики вблизи уровня
U° получим
/<!	^BbIX-^Lx/2]=0,5/f//oTC.	(3.160)
Сравнение передаточных характеристик инверторов с различны-
ми типами нагрузки (см. рис. 3.39, а—г) показывает, что наилуч-
Рис. 3.48. Выходные характеристики управ-
ляющего транзистора с каналом п-типа и
нагрузочного с каналом р-типа
шей характеристикой обла-
дает инвертор с резистором
МДП-типа со встроенным
каналом, однако технология
изготовления этих инверто-
ров сложнее, чем всех ос-
тальных.
Инверторы на тран-
зисторах с разными
типами проводимо-
сти' На рис. 3.39, д приве-
дена схема инвертора, со-
держащая транзисторы с
индуцированными каналами
п- и р-типов. Такие инверто-
ры называют схемами с до-
полнительной симметрией
или схемами КМДП-типа.
Подложки каждого из тран-
зисторов соединены с их ис-
токами, что предотвращает открывание р-я-переходов. Затворы
обоих транзисторов объединены, и на них подается входной сиг-
нал. Выходной сигнал снимается с объединенных стоков транзис-
торов.
Возможны следующие условия работы инвертора
| И11орР I + I пор Л I < I икп | < | ипр | ;
щах [|Z7uoPp|, lollop nil 1^ипК |^порр|“Ы^иорп|»
(3.161)
| Uaopp । ~Ь I ^порп I ^Лп1>
где Unp — напряжение пробоя перехода сток — подложка я-каналь-
ного транзистора.
В большинстве ИС на
структурах КМДП-типа
преобладает первое усло-
вие.
На рис. 3.48 приведе-
ны выходные характери-
стики управляющего тран-
зистора с каналом я-типа
(Д„=0,04 мА/B2, Ппор„=
=2,5 В) и нагрузочного
с каналом p-типа (КР=
=0,02 мА/B2, ДПОРР==
=—3 В), по которым
графическим способом
Рис. 3.49. Передаточная характеристика инвер-
тора на транзисторах с разными типами про-
водимости и зависимость /ип от 1/01
передаточной характеристики следует,
П°=0. Из графика Inn—f(UBX), показанного на рис.
построена передаточная
характеристика инверто-
ра (рис. 3.49). На этом
же рисунке показана за-
висимость 7НП от UBX. Из
что Ul = UBn, Г"
3.49, видно, что инвертор не потребляет в статическом состоянии
ток от источника питания.
Характерной чертой построения и функционирования инвертора
КМДП-типа является то, что входное напряжение управляет не
только ключевым, но и нагрузочным транзистором. Когда напряже-
ние на входе инвертора, равное напряжению на затворе ключевого
транзистора, увеличивается, напряжение на затворе нагрузочного
транзистора относительно его истока уменьшается, и наоборот. При
Двх<Дпорп транзистор с каналом я-типа закрыт, а транзистор с ка-
налом p-типа открыт, поэтому t7BbIX — ДИп. После открывания тран-
зистор с каналом я-типа будет работать в пологой области, а с ка-
налом р-типа— в крутой. В этом случае, учитывая, что U3W — UBX}
UСИл ~ Нвых, £^зир=^вх Uцп И ПсиР=Пвых' Пип, ПОЛуЧИМ:
/cn = 0,57<„(t/BX-t7nop„)2;	(3.162)
[OZ„ - (/ип - Пиор р) (£7ВЫХ -£/ип) - (£7ВЫХ - Пи11)2/2]. (3.163)
Из равенства /сп=/ср получим выражение для передаточной
характеристики инвертора:
Р	— Uип — Uпорр)(^Вых ^ип) (^ВЫ1 ^ип)2/2] =
= 0,5tf„([7BX-[/ncp„)2.	'	(3.164)
Это выражение определяет передаточную характеристику до мо-
мента ее пересечения с линией UBblx=UBX—Z/порр, после чего оба
транзистора работают в пологой области, а на передаточной харак-
теристике наблюдается неопределенное состояние — вертикальный
участок. Этот участок расположен между линиями [/Еых=НЕХ—
[/порр И UbWK—Ubx [/пор п-
Определим [7ЕХпОр, учитывая, что оба транзистора работают в
пологой области. Из (3.162) при t/EX=t7EX пор следует
ICn=0,5Kn(U„-UBopn)\	(3.165)
Аналогично,
1Ср= 0,5/Гр([/вхпор - Um - [/порр)2.	(3.166)
Так как для рис. 3.39, д 1сп——/ср, то из (3.165) и (3.166)
г ,	YKnUnopn + 1^Кр (Цкп + С/порр)
и-™=--------------Ж+Ж----------------'	(ЗЛ87)
При численных расчетах в (3.167) корни берутся со знаком «+»,
а [/пор п, [/порр, [/ип — с учетом их знака.
Незначительное увеличение входного напряжения приводит к то-
му, что транзистор с каналом n-типа начинает работать в крутой
области, а транзистор с каналом р-типа — в пологой.
В этом случае
=Кп [{Un, - [/11ОР„) [/вых - [/Lx/2];	(3.168)
7Ср--=0,5/Ср ([/вх - [/ип - UUDPp )2.	(3.169)
Из равенства /сп = /ср получим
Кп [([/вх - [/„ор„) [7ВЫХ - [/L/2] = 0,5/Cp ([/вх - Unn - [/„орр)2. (3.170)
Последнее выражение будет определять передаточную характе-
ристику до значений входного напряжения, при котором выполняет-
ся условие | и„х—[/ип | > | [/пор р | • Как только [/ЕХ—[/ип станет рав-
ным [/порр, транзистор с каналом р-типа закроется, а [/вых станет
равным нулю.
Независимость в инверторах КМДП-типа логических уровней от
удельных проводимостей транзисторов позволяет увеличить значе-
ние и Кр и тем самым ускорить процессы перезарядки емкости
нагрузки.
Переходные процессы в инверторах. Будем считать, что дли-
тельности процессов переключения определяются перезарядкой ем-
костей схемы, подключенных к ее выходу, так как при изменениях
напряжения на затворе транзистора его проводящий канал появля-
ется и исчезает практически мгновенно; все выходные емкости
объединяются в одну эквивалентную нагрузочную емкость Сн. По-
следнее позволяет разработать аналитический метод, который при-
меним для решения большинства реальных задач.
Переходные процессы в инверторе с линейной
нагрузкой. Расчетная схема для анализа переходного процесса
при выключении инвертора приведена на рис. 3.50, а. До подачи
Рис. 3.50. Выключение инвертора с линейной нагрузкой:
а — расчетная схема; б— переходный процесс
закрывающего скачка напряжения на вход инвертора транзистор
открыт и емкость Сн заряжена до напряжения U°, определяемого
соотношением сопротивления резистора /?п и сопротивления откры-
того транзистора. В момент подачи закрывающего скачка напряже-
ния на затвор транзистора его ток стока становится равным нулю
и емкость Си начинает заряжаться через резистор Ru до величины
Нил по экспоненте с постоянной времени Т=R^CK. Характер пере-
ходного процесса для этого случая представлен на рис. 3.50, б.
Расчетная схема для анализа переходного процесса при вклю-
чении инвертора приведена на рис. 3.51, а. До подачи открывающе-
го скачка напряжения на вход инвертора транзистор закрыт и ем-
кость Сн была заряжена до напряжения, равного Um. В момент
подачи открывающего скачка напряжения, амплитуда которого
равна Cx — UKn, мгновенно появляется проводящий канал, а ток
стока начинает уменьшаться, изменяясь по выходной характери-
стике, определяемой режимом работы: U 3ll=UBX = Uan, UCV[ — UBblx
(рис. 3.51, б).
В процессе уменьшения £/выХ ток через RH будет изменяться по
закону

(3.171)
Таким образом, емкость нагрузки Ск будет перезаряжаться то-
ком ^с„—по закону
Ic~CK(dUBm!dt\	(3.172)
откуда время, за которое выходное напряжение изменится от на-
чального значения UKa До текущего значения С7вых,
Для ориентировочных расчетов можно разбить график 7с =
=/(Двых) на несколько участков, на каждом из которых примем
^сн<—const, тогда время перезаряда емкости нагрузки Сн на i-M
участке от значения до значения Двых2 можно определить по
формуле
^^\СЛи^~и^\ЦСк1:	(3.174)
По указанной методике построен график £/ВЫх(0, показанный
на рис. 3.51, в.
Из рассмотрения статических режимов работы инверторов из-
вестно, что сопротивление канала проводящего управляющего тран-
зистора должно быть по крайней мере раз в 20 меньше, чем сопро-
тивление нагрузки. Поэтому в первом приближении можно считать,
что перезаряд емкости нагрузки С„ осуществляется током 1с- Из
рис. 3.51, б видно, что при | t7BbIX| > |	—t/nOp| транзистор работа-
ет в пологой области при	поэтому
Zc=0,5/< (t7Hn — Z7„op)2=const.	(3.175)
Таким образом, время изменения б/ВЫх на участке от Uim до
t/ип—t^nop
tl=(CH67nop)/[0,5tf (67ИП - 67nop)2],	(3.176)
после чего транзистор переходит в крутую область характеристик,
поэтому
/С=К [(67ИП - 67nop) 67ВЫХ - 672вых/2].	(3.177)
Тогда из (3.173) следует, что
%.х
1 = СИ	f -----------------(3.178)
и Xf/	[(^ип ~~ б^пор) б^вых б^вых/2]
ин пор
Решая (3.178), получим
t(Uвых)= ——-----------------In [ 2-(£/и- ~-пор- — 11 .	(3.179)
х вых/	г/ /гг ТГ \	\	ТТ	I	v '
\и ип — ипор)	L	и вых	J
Пример 3.11. Оценим числовое значение Z1-0 для схемы, показанной на
рис. 3.61, а, с использованием формул (3.176) и (3.179) и сравним эти значения
с величиной t1-0, полученной по методике (3.174) и указанной на рис. 3.51, в.
Из рис. 3.40, б видно, что U1 = —12 В, a UQ =—0,5 В (для 7?н=60 кОм);
следовательно,	—UQ — —11,5 В. Таким образом, уровни отсчета Z1-0
будут равны: [7о.э = б1 — 0,,1Д[/л = —12+1,15 = —10,85 В, J70,i — 1/®+
+0,1 ДРл = —0,5—Л,15 = —1,65 В.
Первую составляющую времени спада Zi1-0, определяемую постоянным током
стока, при изменении [/„ых от Uo.a до [/Ип — Ь'пор определим по (3.176):
п '	Сн(0,!Д[/’л б/'пор)
----------------— = 23 нс.
1	0,5/<([/ип-[/п(>р)2
Вторую составляющую времени спада [г1-0, определяемую выражением
(3.179), вычисляем для Йиых = Uo,i = —1,65 В. Получим /2'-° = 127 нс.
Итак, =	+ /2'-о = о,15 мкс.
Сравнение полученного результата со значением, указанным на рис. 3.51, в,
говорит о достаточной для инженерных расчетов точности вычисления t1-0. Рас-
четное значение получается заниженным из-за неучета тока IR 
н
Переходные процессы в инверторе с нелинейной нагрузкой, в
инверторе с квазилинейной нагрузкой, в инверторе с токостабили-
зирующей нагрузкой и в инверторе на транзисторах с разными ти-
пами проводимости могут быть проанализированы по методике,
рассмотренной для переходных процессов в инверторе с линейной
нагрузкой.
Отличительной особенностью этих процессов для инвертора на
транзисторах с разными типами проводимости является то, что за-
ряд и разряд емкости нагрузки Сн осуществляются через открытые
транзисторы, удельная крутизна которых может быть взята доста-
точно большой с целью уменьшения 1°л и Д°, так как напряжения
U° и U1 в инверторе не зависят от удельной крутизны и равны соот-
ветственно 0 и UKU.
Рис. 3.52. Буферные усилители
Если в инверторах с линейной нагрузкой или нагрузкой МДП-
типа выполняется условие равенства значения напряжения U° для
всех схем, то время нарастания t°>' более чем на порядок больше,
чем время спада tl-° для всех схем (кроме инвертора с токостаби-
лизирующей нагрузкой); наибольшее время нарастания t0’1 имеет
инвертор с нелинейной нагрузкой, затем в порядке уменьшения t0-1
идут схемы инвертора с квазилинейной нагрузкой, с линейной на-
грузкой и с токостабилизирующей нагрузкой; время спада Z1-0 для
всех схем практически одинаково и определяется параметрами уп-
равляющего транзистора, за исключением инвертора с нелинейной
нагрузкой, у которого Р'° примерно в 1,4 раза больше,‘чем у осталь-
ных схем.
Независимость в инверторах КМДП-типа логических уровней
от удельных проводимостей транзисторов позволяет увеличить
значения и КР и тем самым ускорить процессы перезаряда ем-
костей нагрузки.
Буферные усилители. При работе на больших емкостных нагруз-
ках широкое применение находит схема двухтактного инвертора
(рис. 3.52, а), позволяющая получать на выходе полную амплиту-
ду напряжения питания, более высокое быстродействие (чем инвер-
торы, рассмотренные выше), использовать для усиления мощности
транзисторы с низким сопротивлением, не потребляя при этом боль-
шого постоянного тока от источника питания.
Двухтактный инвертор по схеме, показанной на рис. 3.52, а,
обладает втрое большим быстродействием, чем обычный инвертор
с такой же мощностью рассеяния (см. [12]). Это объясняется тем,
что после поступления на вход инвертора запирающего скачка на
затворе транзистора 7\ устанавливается высокое напряжение, обес-
печивая быстрый зар5]д емкости нагрузки. Входной сигнал закры-
вает транзисторы Ti и Ts, и так как емкостная нагрузка для
транзистора Т2 оказывается весьма небольшой, то нарастание на-
пряжения на затворе транзистора Тц происходит очень быстро.
В первый момент напряжение Пзи транзистора 1\ будет близко к
напряжению Пип; следовательно, в 'начальный момент проводимость
транзистора 1\ будет очень велика, что обеспечит большую ско-
рость заряда емкости нагрузки.
Рис. 3.53. Схемы базовых элементов
И —НЕ (я) и ИЛИ —НЕ (б) на
транзисторах одного типа проводимо-
сти
Рис. 3.54. Схемы базовых элементов
И—НЕ (а) и ИЛИ —НЕ (б) на
транзисторах с разным типом прово-
димости
Если необходимо обеспечить возможность работы на большую
емкостную нагрузку без инвертирования входного логического сиг-
нала, то по тому же принципу строится мощный двухтактный
повторитель, схема которого приведена на рис. 3.52, б.
Базовые логические элементы. Рассмотренные выше схемы
инверторов являются основой для построения базовых логических
схем. Если управляющий транзистор в любой схеме инвертора (за
исключением инвертора КМДП-типа) заменить группой из после-
довательно соединенных транзисторов, то получим ячейку, выпол-
няющую логическую операцию И—НЕ (рис. 3.53, а). Если же
управляющий транзистор заменить группой параллельно соединен-
ных транзисторов, то получим схему, выполняющую логическую
операцию ИЛИ—НЕ (рис. 3.53, б).
Поскольку в схеме И—НЕ уровень логического нуля U° опреде-
ляется суммарным сопротивлением последовательно включенных
транзисторов, необходимо обеспечить меньшее их сопротивление,
чем в схемах инвертора или в схеме ИЛИ-—НЕ. Это достигается за
счет увеличения ширины канала, т. е. за счет увеличения геометри-
ческих размеров структуры логического вентиля. Следовательно,
там, где возможно, применение схем И—НЕ надо исключать.
Сложные логические схемы получаются за счет сочетания па-
раллельных и последовательных соединений транзисторов.
а) С
Bxojfl]n
~ctf
п—
С
U
ип
С
X
Ч» г) С=>
Закрыт
Выход
и I

Закрыт
С--0
Рис. 3.55. Схема двунаправленного ключа на транзисто-
рах с разным типом проводимости
Схемы логических элементов на транзисторах с разным типом
проводимости строятся на базе соответствующего инвертора. Пост-
роение экономичных по числу транзисторов комбинационных схем
достигается разбиением последних на две части, каждая из которых
состоит из транзисторов с каналами одного типа. Одна часть пред-
ставляет собой минимизированную схему реализации заданной
функции от инверсий аргументов, а вторая — дает инверсию задан-
ной функции от самих аргументов. Принцип построения этих схем
ясен из рис. 3.54.
Двунаправленный транзисторный ключ. Интерес-
ным применением дополняющих транзисторов является двунаправ-
ленный ключ, используемый для межкаскадной связи, для коммута-
ции аналоговых и цифровых сигналов и для построения многофунк-
циональных интегральных схем типа 561КП2- Базовая схема ключа
(рис. 3.55, а) состоит из двух транзисторов разного типа проводи-
мости, объединенных стоками и истоками. Подложка транзистора
с каналом р-типа присоединяется в общем случае к источнику Пип 2,
а транзистора с каналом /z-типа — к источнику Пиль
Входной сигнал пода-
ется на объединенные ис-
ток транзистора с кана-
лом р-типа-и сток транзи-
стора с каналом п-типа,
а выходной снимается с
объединенных стока тран-
зистора с каналом р-типа
и истока транзистора
с каналом w-типа. Затво-
ры транзисторов подклю-
чаются к цепи с парафаз-
ными выходами, в каче-
стве которой можно ис-
пользовать обычную схе-
му инвертора на транзи-
сторах с разным типом
проводимости (рис. 3.55,
б). Функциональное обо-
значение ключа показано
Рис. 3.56. Зависимости сопротивлений тран-
зисторов с каналами р- и n-тина и общего
сопротивления двунаправленного ключа
КМДП-типа
на рис. 3.55, в, а возмож-
ные его состояния — на
рис. 3.55, г (закрытое при
х=0 или х = 1), рис. 3.55,
д (передача «О» через от-
крытый транзистор с каналом n-типа) и рис. 3.55, е (передача «1»
через открытый транзистор с каналом р-типа).
Ключ закрыт, когда Uс = П„П1 = «0», Uc = /ЛШ2 = «1», и открыт,
когда {7с = {7ип2 = «1»; 17с = ПИп1 = «0». Так как всегда выполняется
условие /?н^>/?кл.<пкр, то для транзисторов Tt и Т2 справедливо со-
отношение t7C14==O, из которого следует, что проводящий транзис-
тор работает в крутой области выходной характеристики, описывае-
мой выражением (2.154).
Для транзисторов п- и р-типа (2.154) соответственно примет
вид
_	2
Сп — п К^ип2 ’ ^вх “	0,5£/сИ п]»
(3.180)
I Ср Кр 1(/7Ип1 — — ^Aiopp)^сир — 0,5/7сир].	(3.181)
Знак «—» в (3.181) учитывает отрицательное направление тока
стока транзистора p-типа. Продифференцировав (3.180) и (3.181)
по 7СИ в точке /7си = 0, получим
l/[(t/„„2-^Bx -t/noppl/Cp],	(3.182)
^Р = Шх -	+ t/nopр)Кр].	(3.183)
В 13.182) и (3.183) все величины подставляются с учетом их
знаков.
Пример 3.12. Проанализируем характер изменения сопротивлений RP и Rn
транзисторов р- и л-типа и общее сопротивление двунаправленного ключа /?Кл
от входного напряжения для следующих числовых значений параметров: tAni =
= О В; 1/ип2 = +6 В; Uс = +6 В; Uc = О В; 1/ПОр „ = +2 В; Кп = 2 мА/В2;
Рис. 3.57. Схемы разряда регистра сдвига на инверторах и двунаправлен-
ных ключах (а, б) и временная диаграмма их работы (в)
Unop р =—1,5 В; /Ср = 1,7 мА/B2. Результаты расчета отражены на рис. 3.56,
из которого видно, что в диапазоне ЙИп1<1Л>х<1Л1п1 — 7/Пор ₽ сопротивление
ключа определяется сопротивлением канала открытого транзистора n-типа; в
диапазоне UKni— t/пор р<С/вх<17ип2—Unop п—параллельно включенными со-
противлениями каналов открытых транзисторов п- и р-типа, а при UKnz—
— ипОр п< Пвх<(7ип2 — сопротивлением канала открытого транзистора р-типа.
Использование такой схемы для управления зарядом" и разря-
дом входной емкости транзистора позволяет сократить число ком-
понентов на одну логическую функцию в регистрах и счетчиках.
На рис. 3.57, а, б соответственно показаны функциональная и
принципиальная схемы разряда регистра сдвига на инверторах и
двунаправленных ключах. Работа разряда регистра поясняется
идеализированной временной диаграммой (рис. 3.57, в).
Расчет мощности рассеяния схем на структу-
рах КМДП-типа. Почти полное отсутствие постоянного тока
через транзисторы в инверторе и логических схемах на структурах
КМДП-типа приводит к тому, что мощность потребляется в основ-
ном в переходных процессах и определяется формулой
Р--Р
(3.184)
где Рст — статическая мощность, связанная с протеканием остаточ-
ных токов и токов утечки в стоковых цепях транзисторов;
Т’лии—
(3.185)
— динамическая мощность, расходуемая в моменты переключения;
Pi — мощность, затрачиваемая на заряд и разряд суммарной емко-
сти нагрузки; Р2 — мощность, обусловленная протеканием тока че-
рез оба транзистора во время переходного процесса;
Р2 = ^~ f IW)dt=UKBf f
(3.186)
При работе инвертора или логической схемы от источника иде-
альных прямоугольных импульсов транзисторы мгновенно перехо-
дят из активной области в область отсечки, поэтому Р2 = 0 и мощ-
ность расходуется только на перезаряд емкостей нагрузки. Оценим
мощность Pt.
В первом приближении переходные процессы при включении и
выключении можно рассматривать как экспоненциальные, поэто-
му процесс заряда и разряда емкости можно представить эквива-
лентными схемами, приведенными на рис. 3.58, а, б. Очевидно, что
в процессе заряда и разряда емкости мощность будет рассеивать-
ся только на резисторе R. Для обеих схем справедливы соотноше-
ния
к«(О=77иПехр(—t/T);
Ъ?(О=(77ип//?)ехр(-//7’),
(3.187)
(3.188)
следовательно,

(3.189)
Мощность рассеяния на резисторе R за время действия пере-
ходного процесса
За период синхроимпульсов действуют два переходных процес-
са, поэтому затратится мощность и2ипС, а если частота их равна
f, ТО
Р^и^С/.	(3.191)
При определении выигрыша в снижении мощности благодаря
использованию схем КМДП-типа по сравнению со схемами на тран-
зисторах одного типа проводимости необходимо учитывать, как по-
казывает статистический анализ работы цифровых блоков ЦВМ.,
Рис. 3.58. Определение динамической мощности схем КМДП-типа:
а — заряд емкости; б — разряд емкости; в — зависимости	и
что в каждый момент времени переключается примерно 1% всех
логических каскадов. Из этого следует, что средняя мощность пе-
реключения аппаратуры на схемах КМДП-типа будет примерно в
50 раз меньше, чем у обычных схем, так как последние потребля
ют мощность в течение половины времени своей работы, а схемы
КМДП-типа — только в течение 0,01 этого времени.
Квазистатические элементы. Использование только статических
(потенциальных) элементов приводит к необходимости выполнять
триггерные схемы по схеме MS-типа (см. гл. 5), в основу которой
положено использование двух MS-триггеров в каждом универсаль-
ном триггере. Главным препятствием на пути широкого использо-
вания MS-триггеров в схемах МДП-типа является их сложность,
связанная с большим числом транзисторов, требующих значитель-
ной площади кристалла. Результатом усилий, направленных иа
сокращение числа транзисторов МДП-типа, явилось создание
квазистатического триггера. В нем используются свойство транзис-
тора МДП-типа, обусловленное высоким входным сопротивлением
по затвору, и вытекающая из этого свойства возможность хранения
заряда на емкости затвора в течение определенного времени.
В период хранения информации квазистатические триггеры не
требуют тактирующего питания, для записи информации в них
необходимы тактирующие импульсы определенной длительности.
Рис. 3.59. Схемы квазистатического .D-триггера (я), формирователя
фазовых импульсов (б) и временные диаграммы их работы (в)
Г
Схемы квазистатических триггеров, среди которых наибольшее рас-
пространение получили триггеры двухфазного и трехфазного дейст-
вия, выполняющие функции £)-триггера, исполняют с гораздо мень-
шим числом транзисторов МДП-типа, чем это необходимо для
построения D-триггеров статического типа.
На рис. 3.59, а приведена схема трехфазного квазистатического
D-триггера, на рис. 3.59, б — схема формирователя фазовых импуль-
сов, необходимых для работы триггера, и на рис. 3.59, в — времен-
ные диаграммы, поясняющие работу триггера. В этом триггере в
отличие от других статических запоминающих элементов исполь-
зуются два конденсатора Ci и С2 для временного хранения входно-
го логического сигнала. Отрицательный перепад сигнала Ф1 (или,
что То же самое, тактового сигнала Т), управляющего приемом ин-;
формации, и положительный перепад сигнала Ф2, управляющего
передачей информации, лежат в микросекундном диапазоне. Сигнал
управления передачей информации с задержкой, или сигнал Ф3,
может быть сформирован вместе с сигналом Ф2 с помощью схемы,
изображенной на рис. 3.59, б, так, чтобы моменты их изменения со-
ответствовали диаграмме, показанной на рис. 3.59, в.
Если напряжение на входе отрицательно, то подача сигнала Ф1
позволяет зарядить конденсатор С\. Входной транзистор и транзис-
тор Т2 инвертируют входной сигнал, поэтому при подаче сигнала
Ф2 конденсатор С2 разряжается, а выходное напряжение стремится
к напряжению U1. Когда сигнал Ф3 становится отрицательным, от-
крывается транзистор и заряд на конденсаторе Ci может увели-
читься за счет подзарядки, происходящей по цепи, содержащей
транзисторы и Т3. Следовательно, конденсатор Ci должен хра-
нить заряд весь промежуток времени между отрицательными пере-
падами сигналов Ф2 и Ф3. Когда сигнал Ф2 заканчивается, транзис-
тор Т3 запирается, а конденсатор С2 остается заряженным. Таким
образом, выходное напряжение остается отрицательным. По окон-
чании сигнала Ф3 транзистор закрывается, позволяя следующе-
му входному сигналу управлять состоянием конденсатора Ci.
Если следующий входной сигнал равен нулю во время действия
сигнала Фь конденсатор Ci разрядится, транзисторы Т2 и Д про-
инвертируют входное напряжение и при подаче сигнала Ф2 появит-
ся отрицательное напряжение. В результате этого конденсатор С2
зарядится и выходное напряжение примет нулевое значение. Когда
появится сигнал Ф3, конденсатор Cj будет поддерживаться в разря-
женном состоянии транзисторами Т& и Т4. Когда сигнал Ф2 вновь
примет нулевое значение, транзистор Т3 закроется и сохранит отри-
цательный перепад на конденсаторе С2 до подачи следующего
отрицательного сигнала Ф2. Транзистор Те поддерживается в откры-
том состоянии напряжением на конденсаторе С2, что обеспечивает
на выходе нулевое напряжение. В течение времени, когда сигнал
Ф2 равен нулю, на конденсаторе С2 должно сохраняться отрица-
тельное напряжение, достаточное для поддержания транзистора Т&
в открытом состоянии.
Недостатком квазистатических триггеров и схем на их основе
является постоянное потребление мощности в режиме хранения.
Динамические элементы. Динамические, или тактируемые, логи-
ческие схемы возникли из статических как средство уменьшения
мощности рассеяния и повышения быстродействия. Динамические
элементы, так же как и квазистатические, используют для своей
работы свойство хранения заряда на емкости затвора в течение
определенного времени. Главная их особенность заключается в том,
что они используют нагрузочные транзисторы, которые переключа-
ются синхронно с помощью синхроимпульсов. Временное хранение
заряда на емкостях используется для того, чтобы сохранять инфор-
мацию в промежутках между синхроимпульсами.
Несмотря на то что динамические элементы ненамного сложнее
статических и технология их изготовления одинакова, их эксплуа-
тация и тем более контроль сложнее, чем статических. Кроме того,
у динамических элементов есть существенный недостаток, который
дает о себе знать в ряде применений.
Рис. 3.60. Схемы однотактного динамического инвертора (а, б) и временные диа-
граммы его работы (в)
Так как работа динамических элементов основана на способно-
сти хранить информацию на емкости затвора транзистора, то для
обеспечения ее нормальной работы минимальная частота синхроим-
пульсов должна быть достаточно высокой, чтобы, накопленный на
конденсаторе заряд не был ниже допустимого уровня. Еще более
высокая частота синхроимпульсов требуется для нормальной рабо-
ты системы при высоких температурах, так как при этом возраста-
ют токи утечки и уменьшается заряд на конденсаторе.
На рис. 3.60, а показан один из первых однотактных элементов
(инвертор), содержащий три последовательно включенных тран-
зистора. Сигнал Ф, поступающий на соединенные вместе затворы
транзисторов Ti и Т2, приводит к их открыванию и образованию
цепей для условного перезаряда запоминающего конденсатора
C3S (перезарядка запоминающего конденсатора, зависящего от
характера сигнала, действующего на входе динамического элемен-
та). Если на затвор транзистора Т3 подано напряжение Z71, то
конденсатор Сзг разряжается через последовательно включенные
открытые транзисторы Т2 и Т3 и на выходе схемы устанавливает-
ся напряжение U°. Если же на вход элемента подано напряжение
t/°, то транзистор Т3 будет закрыт и конденсатор С32 заряжается
от источника питания через транзистор до напряжения £/ип.
В данном динамическом инверторе напряжение U° определя-
ется отношением сопротивлений транзистора Л и последовательно
соединенных транзисторов Т2 и 73. Как и в обычной статической
двухвходовой схеме И — НЕ, в данном инверторе для получения
достаточно низкого уровня U0 необходимо, чтобы суммарное со-
противление транзисторов Tz и Тз было примерно в 20 раз мень-
ше сопротивления транзистора Л. В результате элемент будет за-
нимать на подложке сравнительно большую площадь.
Быстродействие инвертора определяется процессами перезаря-
да конденсатора Css. При этом, так же как и для статических ин-
верторов, время заряда конденсатора оказывается намного боль-
ше времени его разряда.
Рис. 3.61. Схема двухтактного регистра сдвига на одно-
тактных динамических инверторах (а) и временные диа-
граммы его работы (б)
Меньшую площадь занимает представленный на рис. 3.60, б
динамический инвертор, в котором управляющий транзистор Л
включен параллельно цепи, содержащей последовательно соеди-
ненные транзистор Тз и запоминающий конденсатор С31. В этом
динамическом инверторе уровень U0 определяется соотношением
сопротивлений всего двух транзисторов, что позволяет уменьшить
размеры управляющего транзистора Ti при сохранении неизмен-
ными размеров транзистора Т2. Быстродействие такого инвертора
ухудшается, так как заряд конденсатора C3Z происходит через
два последовательно включенных транзистора Т2 и Тз.
Из временной диаграммы (рис. 3.60, в) видно, что напряжения
U° и U1 на выходе динамического однотактного инвертора имеют
статический характер, если таковой имеет и входной сигнал, при-
чем выходной сигнал сдвигается по отношению к входному. Важ-
ное достоинство описанных динамических инверторов в том, что
для их работы требуется лишь один генератор тактовых импуль-
сов. Поэтому они нашли широкое применение при построении
сдвиговых регистров (рис. 3.61). Один разряд этих регистров со-
стоит из двух последовательно включенных инверторов, осущест-
вляющих двойное инвертирование в сочетании задержкой на один
Рис. 3.62. Схемы двухтактных динамических инверторов (а, б) и временные диа-
граммы их работы (в)
период синхроимпульсов. Поскольку во время действия синхро-
импульсов на одном из инверторов возможен переходный процесс,
съем информации на другой инвертор должен производиться в
другой фазе синхроимпульсов. Таким образом, регистр сдвига на
однотактных динамических инверторах выполняется как двух-
тактный. Отметим, что в этом случае для создания задержки на
период и предотвращения состязаний требуются неперекрывающие
синхроимпульсы, в связи с чем длительность каждого синхроим-
пульса должна быть немногим меньше половины периода.
Инвертор с двухфазным питанием (рис. 3.62, а) работает сле-
дующим образом. Сначала подается сигнал Ф1 и емкость С32 за-
ряжается через транзистор Ti до напряжения Uan, при этом сиг-
нал Ф2 отсутствует и, следовательно, транзистор Т2 закрыт. За-
тем подается сигнал Ф2 (сигнал Ф1 в это время отсутствует) и
емкость С32 принимает состояние, противоположное входному на-
пряжению. Если на входе действует напряжение U1, то транзи-
стор Т3 включается и после включения сигналом Ф2 транзистора
Тц емкость С32 разряжается через транзисторы Т2 и Т3 до нуля.
лизация двухтактного динамического
Рис. 3.63. Схемы двухтактных динамических
логических элементов:
а — ИЛИ — НЕ; б — И — НЕ
Если же на входе действует напряжение С7°, то транзистор Т3
закрыт и включение сигналом Ф2 транзистора Т2 не разряжает
запоминающий конденсатор СЗЕ. Как видно из диаграммы, пока-
занной на рис. 3.62, в, напряжение U1 на выходе двухтактного ди-
намического инвертора представляется потенциалом С7ИП, а напря-
жение U° — чередованием потенциалов 0 и Unt, с периодом, рав-
ным периоду синхроимпульсов. Иа рис. 3.62, и представлена реа-
инвертора па транзисторах
КМДП-типа.
Двухтактные динами-
ческие логические эле-
менты реализуются на
базе соответствующего
инвертора, в котором уп-
равляющий транзистор
заменяется группой по-
следовательно или парал-
лельно включенных тран-
зисторов (рис. 3.63).
Сложные динамические
схемы, выполняемые на
двухтактных динамиче-
ских элементах, требуют
наличия четырехфазных
синхроимпульсов. На рис.
3.64 показаны возможные
но не обязательно присутствующие в конкретной схеме) связи в
четырёхтактных логических схемах, выполненных на двухтактных
динамических элементах. При действии сигнала Ф] протекает про-
цесс безусловного заряда емкости СЗЕ1, причем она заряжается,
если была разряжена, или сохраняет заряд, если была заряжена.
При действии сигнала Ф2 протекает процесс условного разряда.
В двух последующих фазах Ф3 и Ф4 логический элемент ЛЭ\ име-
ет на выходе установившийся сигнал, который может быть исполь-
зован для управления последующими логическими элементами
Итак, выходной сигнал любого логического элемента может быть
подан (§сли это необходимо в реальной схеме) на входы двух
других логических элементов, на которые действуют следующие
по порядку фазы синхроимпульсов.
Разновидностью динамических элементов, выполняемых на
транзисторах КМДП-типа, являются импульсные (синхронизируе-
мые) логические элементы. На рис. 3.65 показан логический эле-
мент ИЛИ — НЕ, а на рис. 3.66—-логический элемент И — НЕ.
Отличительная особенность этих элементов в том, что логические
функции реализуются на последовательно соединенных транзисто-
рах одного типа, а транзистор дополняющего типа используется
для разряда емкостей СЗЕ. Так, в схеме, представленной на рис.
3.65, а, синхронизирующий сигнал Ф принудительно устанавли-
вает уровень U° на выходе схемы перед каждым опросом логиче-
ской части сигналом Ф.
^ЗТС.
г
^31^
БЗ
ХР
ХР
УР
УР
БЗ
ХР
ХР
ХР
УР
БЗ
ХР
ХР
ХР
УР
БЗ
БЗ ПП UC3L=i (const)
Рис. 3.64. Возможные связи в четырехтактных логиче-
ских схемах, выполненных на двухтактных динамиче-
ских элементах:
а — схема; б — временные соотношения; БЗ — безусловный за-
ряд; УР — условный разряд; ХР — хранение; ПП — возможен
переходный процесс
Принцип работы этих схем ясен из временных диаграмм, пред-
ставленных на рис. 3.65, б и 3.66, б. Недостаток этих схем — же-
сткие требования для фаз синхроимпульсов.
§ 3.5. СРАВНИТЕЛЬНЫЙ АНАЛИЗ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ
Интегральная электроника позволила значительно улучшить
параметры цифровых устройств. Разработчик последних при про-
ектировании нового изделия стремится использовать максимально
возможно те преимущества,
Рис.. 3.65 Схема импульсного (синхронизи-
рованного) элемента ИЛИ — НЕ (а) и вре-
менные диаграммы его работы (б)
которые дает современная
элементная база.
Идеальный тип логиче-
ского элемента должен об-
ладать максимальным быст-
родействием, логическими
возможностями, высокой по-
мехозащищенностью при
минимальных мощности рас-
сеяния, габаритах корпуса,
массе и стоимости в широ-
ком диапазоне рабочих тем-
ператур и других воздейст-
вий (механических, радиа-
ционных и т. д.).
Современные серии логических элементов удовлетворяют толь-
ко определенной совокупности этих требований, поэтому при раз-
работке, как правило, всегда принимается компромиссное реше-
ние.
Важнейшие параметры логических
вие, характеризуемое средней за-
держкой распространения сигна-
ла, и мощность потребления, от-
несенная к одному логическому
элементу (причем под логическим
элементом понимается схема, ре-
ализующая простейшую односту-
пенчатую или двухступенчатую
функцию типа И, ИЛИ, И—НЕ,
ИЛИ—НЕ, И—ИЛИ—НЕ). Час-
то используется совокупный кри-
терий в виде произведения мощ-
элементов — быстродейст-
Рис. 3.66. Схема импульсного (син-
хронизированного) элемента И — НЕ
(а) и временные диаграммы его ра-
боты (б)
ности на среднюю задержку рас-
пространения или энергии еди-
ничного переключения.
По мощности потребления ло-
гические
элементы, в настоящее время разделяют на следующие
группы: мощные (25 МВт<Р<250 МВт); средней мощности
(3 МВт<Р<24 МВт); маломощные (0,3 МВт<Р<3 МВт); мик-
роваттные (1 мкВт<Р<300 мкВт); наповаттные (Р<
<1нВт).
По быстродействию логические элементы, различают: элементы
сверхбыстродействующие (/3д.РсР<2 нс); быстродействующие
(/зд.р.ср^24-10 нс); среднего быстродействия (/зд. Р.сР^104-300 нс);
медленнодействующие (/3д.р.ср^ЗОО нс).
Разбиение на перечисленные группы является условным, но
оно четко отражает тот факт, что наиболее быстродействующие
логические элементы потребляют наибольшую мощность, поэтому
стремление снизить энергию единичного переключения постоянно
остается актуальной задачей перед конструкторами элементной
базы.
Решение этой задачи идет по двум направлениям. Первое на-
правление связано с созданием логических элементов, работаю-
щих при минимально допустимых напряжениях и токах (напри-
мер, элементы И2Л-типа), второе — заключается в создании клю-
чевых схем, потребляющих мощность только в режиме переклю-
чения и не потребляющих мощности в статическом состоянии
(структуры КМДП-типа).
Элементная база первого поколения (транзисторная ло-
гика с непосредственными связями (ТЛНС), модифицированные
ТЛНС, резисторно-транзисторная логика (РТЛ)) характеризуется
невысоким быстродействием и средней мощностью потребления.
В цифровых устройствах, выполненных на этих элементах, сред-
ние задержки распространения на один элемент не могут быть
ниже 50 нс, но в то же время получается сравнительно малая
мощность потребления. Существенный недостаток этих схем — на-
личие большого количества резисторов, занимающих на подложке
большую площадь, что не позволяет использовать их в качестве
элементной базы для схем средней и большой интеграции.
Элементная база второго поколения (ДТЛ, ТТЛ и ЭСЛ)
выполняется как схемы среднего быстродействия (ДТЛ и ТТЛ)
и как быстродействующие и сверхбыстродействующие (ТТЛ и
ЭСЛ) схемы. Схемы ДТЛ-типа, уступая схемам ТТЛ-типа по
всем параметрам, изготовлялись в основном в гибридном испол-
нении, а поэтому и не используются в качестве элементной базы
СПС и БИС.
Ближе всего к идеальным схемы ТТЛ-типа, изготовляемые по
так называемой классической биполярной технологии. В ближай-
шее время ТТЛ ИС сохранят свое положение среди логических
схем малой и средней степеней интеграции благодаря высоким
характеристикам и большим функциональным возможностям.
ТТЛ с диодами Шотки на порядок улучшили соотношение
быстродействиеX мощность. Появились маломощные элементы
ТТЛ-типа с диодами Шотки, обладающие быстродействием обыч-
ных элементов ТТЛ-типа при почти в 10 раз меньшей мощности
рассеяния.
Популярность и распространенность элементов ТТЛ-типа в на-
стоящее время таковы, что логические схемы любой степени ин-
теграции, выполненные на другой элементной базе, имеют, как
правило, преобразователи уровней на входах и выходах, обеспечи-
вающие уровни элементов ТТЛ-типа.
Более 25 лет разработчики применяют элементы ЭСЛ-типа
для построения всех сверхбыстродействующих логических систем
с частотами 10—500 мГц. Несмотря на то что в большинстве циф-
ровых устройств сверхбыстродействующие узлы составляют не-
большую часть всего устройства, выполнение их одновременно на
элементах ЭСЛ- и ТТЛ-типов наталкивается на определенные
трудности, связанные с необходимостью использования преобразо-
вателей уровней. Совместное их применение требует весьма слож-
ной переделки блоков питания. Поэтому разработчики, нуждаю-
щиеся в быстродействии элементов ЭСЛ-типа хотя бы для одной
из частей своего устройства, обычно применяют их во всем уст-
ройстве. Такая переделка имеет смысл, если с помощью элементов
ЭСЛ-типа удается улучшить характеристики основных блоков
больших устройств.
Существенное преимущество элементов ЭСЛ-типа — их боль-
шие функциональные возможности, чем у элементов ТТЛ-типа,
благодаря наличию инверсных выходов и возможности реализа-
ции «монтажного ИЛИ» на выходах этих элементов. Стандартные
элементы ТТЛ-типа не допускают объединения выходов, которые
выполняются по схеме со сложными инверторами. Для осуществ-
ления этой возможности разработаны специальные элементы
ТТЛ-типа с тремя состояниями выхода.
Разработаны полностью компенсированные элементы ЭСЛ-ти-
па, позволяющие обойтись без дорогих стабилизированных источ-
ников питания и жесткого контроля температурных режимов, не-
обходимых в случае применения обычных элементов ЭСЛ-типа.
Элементы ЭСЛ-типа с окисной изоляцией, имеющие меньшие
по сравнению с обычными элементами размеры кристаллов, от-
крыли новые возможности для снижения их стоимости и улучше-
ния характеристик, позволили также получить компоненты БИС,
обладающие быстродействием свыше 1 ГГц.
Среди многочисленных разновидностей биполярных БИС мно-
гими достоинствами обладают элементы И2Л-типа. Если развитие
обычных логических элементов; несмотря на быстрые темпы, носи-
ло эволюционный характер, то в элементах И2Л-типа использует-
ся принципиально новый и чрезвычайно простой метод построения
биполярных логических схем, позволяющий свести логический
вентиль к простой комплементарной паре биполярных транзисто-
ров (см. § 7.2).
Биполярные логические элементы малой, средней и большой
степеней интеграции являются важнейшим направлением полупро-
водниковой техники на современном этапе. Уступая биполярным
интегральным схемам в быстродействии, МДП-схемы имеют бо-
лее высокую функциональную плотность, лучшую радиационную
стойкость, меньшие мощность потребления и стоимость из-за бо-
лее простой технологии изготовления. Первые интегральные схемы
на МДП-транзисторах появились в 1964 г. Затем на протяжении
ряда лет темпы роста их производства и продажи были снижены.
Последнее объяснялось в первую очередь тем, что их надежность
и электрические параметры оказались хуже надежности и пара-
метров схем на биполярных транзисторах. Одной из основных
причин отказов схем МДП-типа был пробой диэлектрика под за-
твором. Совершенствование технологии устранило отмеченные не-
достатки.
В большинстве логических элементов используются схемы
МДП-типа, выполненные по «-канальной и КМДП-технологии.
Широкое распространение схемы КМДП-типа получили ввиду
исключительно малой мощности рассеяния (порядка милливатт в
режиме переключения и нановатт в статическом режиме), высо-
кой помехоустойчивости (до 45% от напряжения источника пита-
ния), способности работать от одного источника питания с широ-
ким диапазоном допустимых напряжений (3—15 В при низких
требованиях к точности стабилизации питающего напряжения),
относительно высокого быстродействия (их тактовая частота мо-
жет быть выше 50 мГц) и способности работать в широком диа-
пазоне температур (от —55 до +125°С).
Характеристики элементов КМДП-типа непрерывно улучшают-
ся совершенствованием технологии и применением новых схемо-
технических решений. Изоляция их компонентов на сапфировой
подложке почти полностью устранила распределенные емкости
между компонентами и подложкой. Это привело к увеличению
быстродействия и плотности компонентов в 2—3 раза по сравне-
нию с элементами КМДП-типа на кремниевых подложках.
Современные логические элементы малой, средней и большой
степеней интеграции выполняются в виде серий элементов, содер-
жащих большую номенклатуру различных схем. Все схемы сов-
местимы по электрическим параметрам, логическим уровням и
конструктивному исполнению. Достоинство серии элементов —
возможность наращивания номенклатуры новыми разработками.
В наибольшей степени всем этим требованиям удовлетворяют се-
рии элементов, выполненные на схемах ТТЛ-типа (серии 133,
К133, 155 и К155, 531, К531, 533, К533, 555, К555) и схемах ЭСЛ-
типа (серии 100, 500). Выпускаемые в настоящее время логиче-
ские элементы перекрывают весь диапазон применений, соответ-
ствующий указанным выше шкалам быстродействия и мощности.
Контрольные вопросы
1.	Чем объясняется широкое распространение элементов ТТЛ-типа?
2.	Почему уровни U° и U1 ТТЛ-элементов стали «стандартными» в цифро-
вых устройствах?
3-	В чем особенность структуры миогоэмиттериого транзистора в элементах
ТТЛ-типа?
4.	Перечислите основные статические и динамические параметры и характе-
ристики элементов ТТЛ-типа.
5.	Перечислите варианты модификаций элементов ТТЛ-типа и цели, для ре-
шения которых они разработаны.
6.	Чем объясняется высокое быстродействие элементов ЭСЛ-типа?
7.	Какие основные части можно выделить в схеме базового элемента ЭСЛ-
типа?
8.	Проведите анализ статических характеристик элементов ЭСЛ-типа.
9.	Чем обусловливается высокая добротность ДСПТ?
10.	Синтезируйте схему полусумматора в базисе ДСПТ.
11.	Приведите варианты схемотехнических решений логических функций И и
ИЛИ для отрицательной логики в базисе ДСПТ.
12.	Приведите варианты схем смещения уровней в ДСПТ.
13.	Приведите варианты схем источников постоянного тока в ДСПТ.
14.	Какая схема является базовой для логических элементов МДП-типа? Пе-
речислите варианты ее выполнения.
15.	В чем преимущества элементов КМДП-типа?
16.	Что такое буферные усилители и для чего они используются?
17.	В чем особенности структур квазистатических и динамических элементов?
18.	Проведите сравнительный анализ логических элементов по основным
классификационным признакам.
Глава 4
СПЕЦИАЛЬНЫЕ ЭЛЕМЕНТЫ ЦИФРОВЫХ
УСТРОЙСТВ
Значительную часть современного цифрового устройства со-
ставляют блоки управления, обмена информацией, индикаций,
контроля, диагностики и т. п. В этих блоках используются схемы,
выполняющие различные специальные функции (преобразование
уровней, генерирование различных сигналов, формирование вре-
менных параметров сигналов и др.)- Требования к специальным
элементам весьма разнообразны и, как правило, определяются
конкретной разработкой, в связи с чем их уровень интеграции и
номенклатура значительно ниже, чем аналогичные параметры
для логических элементов.
Ниже будут рассмотрены расширители для логических эле-
ментов; преобразователи уровней (трансляторы, адаптеры); гене-
раторы и одновибраторы; разностные преобразователи и детекто-
ры событий.
Важным требованием при разработке специальных элементов
является совместимость их по входу и выходу с логическими эле-
ментами, на базе которых проектируется цифровое устройство,
поэтому основное внимание уделяется реализации перечисленных
выше специальных элементов па базе стандартных логических
элементов.
§ 4.1. ЛОГИЧЕСКИЕ РАСШИРИТЕЛИ
Логические расширители — специальные элементы цифровых
устройств, предназначенные для увеличения количества логиче-
ских входов у логических элементов, расширения класса реали-
зуемых этими элементами логических функций и построения нети-
повых схем. Поскольку первые две функции расширителей — ос-
новные, расширители выполняются в составе каждой конкретной
серии на основе базовой схемы или ее части (см. [13]).
Так как в элементах ТТЛ-типа операция И реализуется с по-
мощью многоэмиттерного транзистора, то увеличить количество со-
ответствующих входов внешним монтажом нельзя. В элементах
ТТЛ-типа расширители предназначены для расширения класса
реализуемых функций, т. е. для реализации функции ИЛИ (рис.
кп
теля по ИЛИ на четыре
входа И для элемента
ТТЛ-типа
рассчитываются для
4.1). Выводы К и Э расширителя присое-
диняются к соответствующим выводам К и
Э базовых логических элементов типа пред-
ставленных на рис. 3.2, е, ж.
На рис. 4.2 показано нетиповое приме-
нение расширителя для получения логиче-
ского элемента И—НЕ с повышенной по-
мехозащищенностью. Последнее в данной
схеме обеспечивается увеличением порого-
вого напряжения элемента за счет вклю-
чения резистора /?2. Резисторы и /?2 ог-
раничивают ток базы транзистора Т2, а ре-
зистор /?з обеспечивает на выходе типовое
значение £71 = 3,6 В. Резисторы и /?2
каждого конкретного применения схемы с
учетом требуемого 7<раз этой схемы.
Расширение логических возможностей базовых вентилей обес-
печивается различной их комбинацией. На рис. 4.3 приведена схе-
ма элемента ТТЛ-типа с тремя устойчивыми состояниями, выпол-
ненная на элементе 155ЛР4, имеющем входы для подключения
расширителей, и элементе 155ЛА7 с открытым коллектором. Схе-
ма работает аналогично схеме, показанной на рис. 3.8, в.
Типовой расширитель по ИЛИ для элементов ЭСЛ-типа пред-
ставлен на рис. 4.4, а. Если расширитель имеет отдельный вывод
подложки, то его необходимо присоединить к точке с наименьшим
потенциалом, с тем чтобы диоды коллектор — подложка были за-
крыты. Так как в большинстве серий элементов ЭСЛ-типа выхо-
ды свободные и подключаются к встроенным сопротивлениям
внешним монтажом, то возможно применение «монтажного ИЛИ»,
схема реализации которого приведена рис. 4.4, б. В этом случае
все эмиттеры выходных цепей объединяются и подключаются к
одному из резисторов в любом элементе ЭСЛ-типа, а остальные
резисторы не используются.
Рис. 4.2. Схемы функциональная (а) и принципиальная (б) с повышенной поме-
хозащищенностью на элементах ТТЛ-типа (показаны только работающие компо-
ненты)
§ 4.2. ПРЕОБРАЗОВАТЕЛИ УРОВНЕЙ
Кроме частей управляющей системы, хорошо реализуемых
средствами на основе типовых комплектов БИС микропроцессора,
в типичной аппфэатуре управляющей системы имеется большое
количество средств сопряжения с
объектом управления, индикации,
документирования и т. д.
В большинстве управляющих
систем широко используется вся
номенклатура радиоэлектронных
элементов: полностью дискрет-
ные (транзисторы, диоды, резис-
торы, конденсаторы, индуктив-
ности), интегральные (ИС, СИС,
БИС, наборы компонентов), кон-
структивные установочные дета- Рис. 4.3. Схема элемента 4И —4И —
ли (клавиатура, кнопки, индика- '2ИЛИ— НЕ с тремя состояниями вы-
торы, тумблеры, разъемы). . хода
Преобразователями уровней
(адаптерами, драйверами, трансляторами) называют специальные
элементы цифровых устройств, предназначенные для обеспечения
совместимости логических уровней различных семейств цифровых
элементов. В настоящее время логические уровни, представленные
электрическими сигналами ТТЛ-элементов, и их нагрузочные ха-
рактеристики стали фактически стандартными для цифровых уст-
ройств, микропроцессоров, микроЭВМ и т. п. вне зависимости от
их технологии и схемотехники элементной базы.
О)
В)

-5 Во-
Рис. 4.4. Расширение логических возможностей элементов
ЭСЛ-типа с помощью расширителя (а) и «монтажного1 ИЛИ»
(6)
Кроме обеспечения совместимости уровней сигналов преобра-
зователи уровней должны удовлетворять специальным требова-
ниям, например таким, как сохранение преобразователем порого-
вого уровня управляющего элемента, уровней токов, способа ко-
дирования двоичных переменных (или наоборот, изменение спосо-
ба кодирования); обеспечение заданных требовании по нагрузоч-
ной способности и параметрам быстродействия; необходимость
выполнения логических операций преобразователем уровня; обес-
печение парафазных выходов и т. п.
Большинство интегральных схем с высоким уровнем интегра-
ции выполнено на основе р-, п-или КМДП-технологии, в то время
как схемы малого и среднего уровня интеграции — на основе
ТТЛ-, ЭСЛ- и КМДП-технологии. Имеется большое число схем
других типов, поэтому рассмотреть все возможные варианты пре-
образователей уровня не представляется возможным. Сформули-
руем некоторые общие правила их построения для большинства
случаев:
Рнс. 4.5. Примеры схемы преобразования высокого уровня в низкий для
схемы КМДП-типа (о) и ТТЛ-типа (б)
преобразователи уровней проектируются для конкретных схем
с обязательным учетом выходных характеристик и параметров
управляющего элемента и входных характеристик и параметров
управляемого элемента;
перепад логических уровней управляющего элемента должен
быть достаточным для надежного функционирования преобразо-
вателя уровней;
преобразователь уровней должен обеспечивать необходимые
динамические параметры с учетом емкостных и активных нагру-
зок.
В составе схем малой и средней степени интеграции ТТЛ-,
ЭСЛ- и КМДП-типа имеются специально разработанные преобра-
зователи уровней. Среди них можно выделить преобразователь
ЭСЛ —ТТЛ К500ПУ125, преобразователь ТТЛ —ЭСЛ К500ПУ124,
преобразователи КМДП —ТТЛ, 176ПУ1,	176ПУ2, 176ПУЗ,
564ПУ4, 564ЛН1,	564ЛН2, преобразователи ТТЛ — КМДП
133ЛНЗ, 133ЛН5 и др. В тех случаях, когда необходимо разрабо-
тать специальный преобразователь уровней, можно воспользо-
ваться одной из следующих схем: делители напряжения; фикса-
торы уровней; сдвигатели уровней;' ключевые транзисторные схе-
мы- схемы, работающие на принципе переключения тока; оптрон-
ные переключатели; трансформаторные схемы.
Рассмотрим примеры перечисленных схем. Делители напряже-
ния применяются для преобразования высоких уровней напряже-
ния в низкие.
Пример 4.1. На рис. 4.5, а показан пример стыковки КМДП-схем, работаю-
щих при высоком уровне напряженния источника питания, с КМДП-схемами,
работающими с низким уровнем напряжения источника питания. Для рис. 4.5, а
можно рекомендовать /?1 = 20 кОм, R2=40 кОм. Для улучшения динамических
свойств преобразователя уровней используются компенсированные делители.
Пример 4.2. Более сложная схема делителя приведена иа рис. 4.5, б, где по-
казана схема преобразователя уровня КМДП — ТТЛ для случая, когда КМДП-
схемы запитываются напряжениями, большими 5 В. В качестве «активного»
элемента преобразователя уровней в данной схеме используется любая ТТЛ-схе-
ма, имеющая входы расширения по ИЛИ. Информационные входы ТТЛ-схемы
заземляются, в результате чего транзистор Т\ всегда закрыт. Внешний транзи-
стор Г* присоединяется к расширительным входам ТТЛ-схемы. Управление тран-
зистором Ть осуществляется делителем Rs, R(„; подключенным к выходу управ-
ляющей КМДП-схемы Уь Когда на выходе У1 низкий потенциал, транзистор 7\
закрыт и на выходе формируется уровень «1» ТТЛ-схем. Когда на выходе У1
высокий потенциал, транзисторы Ть и Т3 насыщены и иа выходе формируется
уровень «О» ТТЛ-схем. Рассмотрим порядок расчета величии Rs и Rs для ти-
повой ТТЛ-схемы серии 155, обеспечивающей коэффициент разветвления по вы-
ходу, равный десяти:
^насГ4 = (^ип - ^КЭнасП-^БЭнасТ,)/^ = (5—0.3—0.7)/1,6^2,5 мА. (4.1)
Приняв для Tt р=30 и Кнас = 1,5, определим:
^Бнасл = 'кнасгЛас/Р = 2,5-1,5/30 « 0,13 мА.	(4.2)
Ток через резистор R6
= (^БЭнасП + ^БЭнас ra)//?6-	(4-3)
Приняв числовое значение /Нв<:/Б наС определим величину R6. При /Но=
=/Внаст получаем R6= 10 кОм.
Определим ток через резистор Rs:
= Zyjg + /Бнас Tt ~ 0,26 мА.	(4.4)
По выходным характеристикам КМДП-схемы У] определим Т/Чых при токе,
равном /дс. Вычислим R5 по соотношению
«5 = (l/Lx - ^БЭнасТ.-^БЭиасГ,)/^. = (14,9-0,7-0,7)/0,26^51 кОм. (4.5)
Для улучшения динамических свойств рассмотренного преобразователя уров-
ней необходимо либо уменьшить величины Rs и Rs, либо применить компенсиро-
ванный делитель.
Пример 4.3. На рис. 4.6, а показан преобразователь уровней на основе
схемы фиксатора потенциалов. Требуется преобразовать высокий потенциал
27 В+Д в уровни, необходимые для работы КМДП-веитиля У1, запитываемого
напряжением 5 В. При разомкнутом ключе уровень U° обеспечивается резисто-
ром R2. При замкнутом ключе на выходе вентиля У1 будет действовать потенци-
ал. равный 17Ип + Ид , Произведем численный расчет,
Выберем /?2=Ю кОм, тогда
/;?, = ип +	)/Л2 = (5 + 0,7)/10 = 0,57 мА.	(4.6)
Задавшись током через диод /д — 1 мА, при минимальном входном напря-
жении 22 В определим
=7^4-7Д = 0,57 + 1 = 1,57 мА;	(4.7)
R1 = (£Л.х mln - (tfnn + ий))/1^ = (22 - 5,7)/1,57 « 10 кОм.	(4.8)
Пример 4.4. На рис. 4.6, б приведена схема сдвигателя уровней, преобразую-
щего сигнала с низкоомного датчика с уровнями +5 В и +4,1 Б в уровни
Датчик
Выход
----о
стандартного ЭСЛ-элемента —0,7 В,
—1,6 Б. Очевидно, что, напряжение пробоя
стабилитрона Д, используемого в схеме
рис. 4.6, б, должно быть равно 5,7 В. За-
давшись током через стабилитрон, равным
5 мА (при условии, что такой ток обеспе-
чивает выходная цепь датчика), определим
R1 = (+4,1 - ид - (~5))/5 = (4,1-
Рис. 4.6. Примеры преобразова-
телей уровней на основе схемы
фиксатора потенциалов (а) и
сдвигателя уровня (б)
— 5,7 + 5)/5 = 0,68 кОм.	(4.9)
В различных схемах в качестве сдви-
гателей уровней применяют эмиттерные
повторители, резисторы, диоды, опорные
элементы и т. п.
Ключевые транзисторные схемы в ка-
честве преобразователей уровней использу-
ют в том случае, когда требуется согласо-
вать схемы, запитываемые напряжениями
разного знака при большой величине логи-
ческого перепада в каждой из схем.
Рассмотрим несколько конкретных при-
меров.
Пример 4.5. Требуется обеспечить управление исполнительным устройством,
срабатывающим от напряжения 27 В±10% и имеющим входное сопротивление
иу =<1 кОм ± 10% при управлении от элементов ТТЛ-типа серии 155.
Одна из схем данного преобразователя уровней приведена на рис. 4.7, а. Она
представляет собой ключевую схему с комбинацией транзисторов п-р-п- и р-п-р-
типов. Считаем, что оба транзистора кремниевые. Схема работает следующим
образом. При уровне «0» на выходе управляющего элемента ТТЛ-типа транзи-
сторы закрыты, через входное сопротивление исполнительного устройства течет
приблизительно нулевой ток (коллекторный ток закрытого транзистора Т2). При
уровне «1» на выходе элемента оба транзистора насыщены и на входном со-
противлении исполнительного устройства будет напряжение « U„a. Для тока
1r=Ik нас 2 можно записать
— \нас2 —(^ЧП ^КЭиасгУ^вхИУ’	(4-Ю)
Если считать, что U кэ нас2 «0,3 В, то из (4.10) найдем /н—/к вас2=33 мА
(для наихудшего случая, т. е. 17ип=ПИп тахЯвхИУ =ЯвхИУвип). Пусть у выбран-
ного типа транзистора Т2 минимальное значение коэффициента усиления по то-
ку Ртш=20, тогда, принимая коэффициент насыщения транзистора Т2 равным
1,5, найдем значение тока базы:
^Бнас2 ~ ^Кнас2^нас®т1п ~ 2,5 мА"	(4-И)
Значение тока /Дз через резистор 7?3, шунтирующий переход база — эмиттер
транзистора Т2 и удерживающий этот транзистор в закрытом состоянии (когда
на выходе управляющего элемента ТТЛ-типа уровень «О»), выбирается в пре-
делах 5—20% от тока базы насыщенного транзистора Г2. Пусть /Дз=
=0,1 /в нас 2=025 мА. Так как транзистор Т2 насыщен, то между выводами
базы и эмиттера действует напряжение U£3 нас2. Иногда эта величина указы-
вается в справочниках для определенного -режима, если же иет, то можно ори-
ентировочно' взять величину 0,7—1,0 В. Приняв UE3 Иас2=0,75 В, найдем со-
противление:
Дз = ^БЭнаЛ = ^БЭнасг/^'Бнасг) = 3 К°М’	<412>
Рис. 4.7. Схемы преобразователей уровня элементов ТТЛ-типа в высокий
уровень
Очевидно, что /к наС1=/в нас2 + Jr3=2,75 мА. Так как транзистор 7’1 на-
сыщен, то можно определить сопротивление R^ из соотношения
/?4 =	n — Alli, , ss 10 кОм.	(4.13)
* X иптзх БЭна?2 КЭнас1Л Кнас1	'	’
Значение Ri, вычисленное по (4,13), округляется до ближайшего меньшего
стандартного номинала. Приняв для транзистора Л Pmrn—20 и 1,5, опре-
делим ток базы насыщенного транзистора Тг.
^Бнас! — 7Кнас1Анас/₽т|п ~ мА.	(4.14)
Приняв /д2=0,1/в нас1=0,02 мА, a UБЭ „ас!^0-7 в> найдем сопротивление:
= ^БЭкасгЛ/?. = ^БЭнасЛ0’ 1ZBHacl) = 35 кОм‘	<4Л5>
Поскольку значение R2 довольно большое, необходимо проверить условие
надежного запирания транзистора 7\ при отключенном управляющем элементе
(в предположении, что связь осуществляется через разъемное соединение). Это
условие записывается в виде
^2^кбо < ^БЭО’	(4-16)
где /КБ0—обратный тепловой ток коллекторного перехода при максимальной
температуре; 17бэ0— напряжение на переходе база—эмиттер, при котором
транзистор начинает открываться, также прн максимальной температуре.
Необходимо помнить, что числовое значение 17БЭ 0 зависит от /к наС и со-
ответствует такому значению 17бЭ, при котором /к=0,01 /к нас (см- § 2-3).
Пусть /кб0=1 мкА при 20°С, а 7’=.50°С, тогда 7КбО|г=50°С«1-2	~
«8 мкА и 7?г^Кво=О,28 В. При таком значении напряжения на переходе ба-
за— эмиттер транзистор Т\ надежно закрыт, однако в данной схеме и в схе-
мах, аналогичных ей, целесообразно брать сопротивление R2^ 10 кОм, если по-
зволяет управляющий элемент. Об ограничении, связанном с управляющим эле-
ментом, будет сказано ниже. Остановимся иа значении /?2=,10 кОм, тогда, уточ-
нив значение 7д2=17БЭ нас1/7?2=0,07 мА, получим IR =/в Haci + Arj—0,27 мА.
Заменив выходную цепь закрытого элемента ТТЛ-типа эквивалентной ЭДС
£ТТл=3,6 В с выходным сопротивлением /?ТТл=450 Ом, вычислим
7?! = (Дттл ^БЭнас1)/^Л1 ^ТТЛ ~ кОм.	(4.17)
Напряжение на выходе управляющего элемента ЕТТл—/н/?ттл»3,55 В.
Это говорит о том, что управляющий ТТЛ-элемент может работать не только
на преобразователь уровня, ио и на другие элементы ТТЛ-типа.
Вернемся к рассмотрению ограничения на величину R->, связанную с управ-
ляющим элементом. При /?2=100 Ом обеспечивается сверхнадежное закрытое
состояние транзистора 7\ [см. (4.16)], однако ток /д2 возрастает до 7 мА, а ток
/Н1 — до 7,2 мА. Чтобы обеспечить насыщенный режим транзистора 1\, сопро-
тивление Ri должно быть равно 390 Ом. Напряжение на выходе управляющего
элемента определится как £ттл — IR Rn^ «2,5 В и, как видим, находится
почти на границе допустимого значения 17‘вых. Это говорит о том, что управляю-
щий элемент не сможет работать на другие элементы ТТЛ-типа при чрезмерно
малых сопротивлениях R2 (и, как следствие, Ri).
Существенным недостатком схемы, показанной на рис. 4.7, а, является воз-
можность выхода ее из строя при случайном закорачивании выхода на землю
при наличии уровня «1» на выходе управляющего элемента ТТЛ-типа.
В [14] предложена защита такого преобразователя с помощью двух диодов
(рис. 4.7, б). В нормально работающей схеме диод Д) всегда закрыт и не ока-
зывает никакого влияния на работу. Если же выход схемы закорачивается на
землю, то диод фиксирует потенциал точки А при высоком потенциале"иа
выходе элемента ТТЛ-типа на уровне «0,7 В, недостаточном для открывания
транзистора Т1г для чего надо обеспечить уровень в точке А 1,4 В, а следова-
тельно, транзисторы 71 и Т2 закрываются и остаются в этом состоянии, пока
выход закорочен на землю. При расчете данной схемы (4.17) надо заменить вы-
ражением
7?! = (£ТТл — иБЭ нас1 —	— /?ттл.	(4.18)
Если ие требуется привязки входа исполнительного устройства к земле, то
преобразователь уровня можно выполнить на одном транзисторе (рис. 4.7, в).
Существенный недостаток данной схемы — возможность выхода ее из строя при
случайном замыкании выхода иа источник 17ип при уровне «1> на выходе управ-
ляющего элемента. Защита этой схемы обеспечивается включением между вы-
ходной клеммой и коллектором транзистора Ti максимально возможного сопро-
тивления, при котором обеспечивается надежное срабатывание исполнительного
устройства.
В ряде случаев исполнительное устройство срабатывает от заданного зна-
чения тока при значительном разбросе входных сопротивлений. В этом случае
преобразователь уровней выполняется по схеме, показанной на рис. 4.7, г. При
уровне «О» на выходе управляющего элемента ТТЛ-типа транзисторы 7\ и Т2
закрыты и ток нагрузки равен нулю. При уровне «1» на выходе управляющего
элемента ТТЛ-типа транзистор 7\ насыщен, потенциал базы транзистора Т2 фик-
сируется относительно уровня /7Ип стабилитроном и при наличии постоянного
резистора Rs в цепи эмиттера транзистора Т2 последний работает в активном
режиме как генератор тока, значение которого не зависит от сопротивления на-
грузки.
.Пусть требуется обеспечить ток нагрузки 100 мА. Оценим диапазон измене-
ния сопротивления нагрузки, если в качестве диода взят стабилитрон с на-
пряжением пробоя 5,6 В. Рассмотрим основные соотношения в схеме, когда на
входе действует уровень «1». Выберем /?3=(5,6 кОм, тогда /Лз= 1 мА. Пусть pmIn
транзистора Т2 равно 20, тогда
7б2 = ZK2/₽mIn = 5 мА’	(419)
В (4.19) отсутствует АИас, так как транзистор Т2 работает в'активном ре-
жиме, а не в режиме насыщения. Для обеспечения удовлетворительной работы
стабилитрона ток через него должен течь в диапазоне /ст пип — /ст max (напри-
мер, 3—25 мА). Пусть /ст = 5 мА, тогда
ZKHacl “	+ ZCT +Zb2= мА‘	(4.20)
Сопротивления
/?4 = (7/И11 — UCT — ^КЭнас1)//Кнас1 ~ 1.8 кОм.	(4.21)
^5 = (^СТ — ^БЭ T\)/Z32 = (^СТ — ^БЭ Г,) аДкя >	(4.22)
где а=р/(1 + Р) •—коэффициент передачи по току в схеме-ОБ.
Приняв I7BgT2=0,7 В или определив эту величину из входной характери-
стики, приводимой в справочнике (считаем все транзисторы кремниевыми), из
(4.22) получим /?5»47 Ом. Учитывая разброс номиналов 1/ст и ивэТг, резис-
тор /?5 целесообразно выполнить в виде последовательно включенных постоян-
ного и переменного резисторов, выставляя последним заданное значение тока
7К2-
Расчет номиналов резисторов Rt и R2 выполняется так же, как для схемы
рис. 4.7, а.
Оценим возможные значения сопротивлений'нагрузки РпхИУ - Принципиаль-
но минимальное значение может быть равно нулю, если не накладываются огра-
ничения на допустимую мощность рассеяния транзистора Т2. Оценим эту мощ-
ность в схеме, пренебрегая мощностью, выделяемой на эмиттериом переходе
транзистора Т2. При /?вх ИУ =0 имеем 1/БК Г!=Пиптах —Дст^24 В и Рт==
— U бкт2^к2=2.4 Вт. Пусть по техническим условиям РТ2ДОП=1 Вт. Эта мощ-
ность выделяется на транзисторе при ПКвТ2=,10 В; следовательно, на нагрузке
напряжение должно быть не менее 14 В, т. е. минимальное сопротивление РвхИУ
должно составлять ,140 Ом. Очевидно, что при увеличении сопротивления на-
грузки напряжение на коллекторном переходе будет уменьшаться и при каком-
то сопротивлении нагрузки транзистор войдет в насыщение. Учитывая, что тран-
зистор Т2 в качестве генератора тока должен работать в активном режиме и при
максимальной величине сопротивления нагрузки, примем за границу насыщения
транзистора Т2 условие ПВ=/7К, т. е. теоретическую границу насыщения. Тогда
на нагрузке будет падать напряжение f/Bnmin — //ст «18,7 В и, следовательно,
максимальное сопротивление 7?ВхИУ должно быть не более 187 Ом. Итак, без
радиатора на транзисторе Т2 РвхИУ может изменяться только в диапазоне
140—187 Ом, а с радиатором-—-в диапазоне 0—1.87 Ом.
Пример 4.6. Требуется разработать преобразователь уровней U°=0 В и
U1 — —6 В в уровни элементов ТТЛ-типа, причем к выходу преобразователя
должно подключаться 10 элементов ТТЛ-типа серии 155. Известно, что на вы-
ходе управляющего элемента стоит простой инвертор на транзисторе р-п-р-типа,
в коллекторе которого включен резистор 1 кОм, а питание £7ИП1 = —6 В. Тран-
зистор работает или в режиме насыщения, или в режиме отсечки. Преобразо-
ватель уровней не должен изменять кодировку логической переменной. Значение
перечисленных параметров обязательно при разработке преобразователя уровней.
Схема такого преобразователя уровней приведена на рис. 4.8, а. Полагаем,
что все транзисторы кремниевые. Схема работает следующим образом. Когда
транзистор Ti находится в режиме отсечки, параметры схемы обеспечивают та-
кой же режим и для транзистора Т2. В этом случае на выходе действует высо-
кий потенциал, или уровень «1». Иногда, стремясь к типовому значению 17'Вых=
=3,6 В, характерному для элементов ТТЛ-типа, в схему вводят специально ре-
зистор Rs, который вместе с резистором Rs образует делитель, обеспечивающий
уровень 3,6 В, разумеется, с учетом токов Ilm нагрузок. В дальнейшем будем
вести рассмотрение при отсутствии резистора R$. Когда транзистор 7, насыщен,
параметры схемы обеспечивают такой же режим и для транзистора Т2 с учетом
входных токов нагрузки. Рассмотрим порядок расчета этой схемы.
Минимальное значение сопротивления Rs определяется исходя из допустимо-
го тока коллектора /к доп транзистора Т2, пусть /к доп=20 мА. Как следует из
рис. 4.8, б,
<4-23)
Заменив в (4/23) /к насг на /к доп и подставляя значение КРав=10, /°Вх=
= 1,6 мА, найдем, что /д4тах=/к доп_ Араз/Овх=4 мА« а следовательно,
^4m»n = (^ип2 — С^кэ нас2)/А/?4 max ~ 1 >1 кОм •	С4-24)
Максимальное значение сопротивления 1?4 определяется исходя из обеспече-
ния допустимого уровня 17‘вх в наихудших условиях или динамикой преобразова-
теля уровней. Когда транзистор Т2 находится в режиме отсечки, эквивалентная
схема выходной цепи может быть представлена схемой, показанной на рис. 4.8, г,
откуда, пренебрегая током /кб02> можно записать
= ^ип2 -	= ^ип2 - Л4^раз/вх-	(4.25)
Считая, что {/Ип2=5 В± 10%, а /1ПХ=0,04 мА и t/'ezmin, в наихудшем слу-
чае имеем	Л
Rt = (С/ип2 - ^тшУ^РазС)-	(4-26)
Подставляя числовые значения в (4.26), получаем /?4«5,1 кОм. Пусть из сооб-
ражений динамики Я4<1,5 кОм. Остановимся на значении /?4=1,5 кОм и уточ-
ним значение /к нас 2 в схеме, изображенной на рис. 4.8, б:
'Киасг = (^n2 - ^КЭнас2)/*4 + W» « 19 мА.	(4.27)
Приняв р=20 и /СИас = 1,5 для транзистора Т2, найдем
7Бнас2 = Киас/Квас2/₽ « 1 >5 ыА-
Для схемы, показанной на рис. 4.8, б, запишем следующие очевидные соот-
ношения:
^3 = (^ин2-^БЭнас2)/Яз;	.	(4.28).
IR3 = (^БЭнас2 — ^КЭиаст)/^ .	'(4.29)
В (4.29) величина 17кэ нас подставляется с учетом ее знака:
7Бнас2 ~ IRi IR1 ~ (^ип2 tAggнас2)/^3 (^БЭнас2 ~ ^КЭнас1)/^2‘	(4.30)
Подставив в (4.30) числовые значения, получим первое уравнение, связы-
вающее неизвестные R2 и R3:
4,3/Яз-1/Яг= 1,5.	(4.31)
Рассмотрим эквивалентную расчетную схему (рис. 4.8, в), в которой оба
транзистора находятся в режиме отсечки. Транзистор Ti находится в режиме
отсечки благодаря соответствующей структуре управляющего элемента (это нам
уже было известно), а транзистор Т2 — если 117ааК1,|	117отс |, где 170тс — напря-
жение отсечки, определяемое выражением (2.41). Разумеется, Ц7аакР| должен
быть меньше максимально допустимого напряжения на переходе база — эмиттер
транзистора Т2. Пренебрегая малыми токами ?KEOi и 7квог, на основании тео-
ремы об узловом напряжении можно записать
^закр = [17 И112/Л?3 + и ип1/(/?1 + 7?з)]/[ 1 IRa + 1 /(/?! + 7?з)1 	(4.32)
Приняв 173акр = —0,5 В и подставив в (4.32) числовые значения, после упро-
щения получим
Ri = R3 - 1 •	(4.33)
Решая совместно (4.30) и (4.32), убеждаемся, что значения для R2 и Rs по-
лучаются мнимыми, что говорит о необходимости уменьшения |173акР|. Приняв
17закР = —0,1 В и подставив в выражение (4.32) числовые значения, после упро-
щения получим
Я2= l,16/?3—1.	(4.34)
Решая совместно (4.31) и (4.34), найдем, что 7?г=820 Ом. Рз=1,6 кОм.
Покажем на этом примере, как стремление «улучшить» схему делает ее не-
работоспособной. Дополним схему, изображенную на рнс. 4.8, а, эмиттерным
повторителем, тогда схема примет вид, показанный на рис. 4.8, д. Номиналы
компонентов исходной схемы оставим без изменений. Проанализируем работу
этой схемы. Рассмотрим случай, когда транзисторы Tt и Ts насыщены, т. е. на
выходе должен формироваться уровень «О». Потенциал базы транзистора Т3 ра-
вен Ukэвас2^0,3 В, а потенциал эмиттера транзистора Т3 17°Вх^0,45 В. Это
говорит о том, что транзистор Т3 находится в режиме отсечки, при котором
/э3=0, т. е. входные токи нагрузок воспринимаются резистором R5 и напря-
жение (7°вх при Крав max должно обеспечиваться его сопротивлением Rs. Число-
вое значение Rs в данном случае равно 27 Ом.
Рассмотрим случай, когда транзисторы Д и Д находятся в режиме отсечки,
при котором иа выходе должен формироваться уровень «1». В этом случае тран-
зистор Т3 будет работать в активном режиме, при котором входное сопротив-
ление эмиттерного повторителя Рмэп »pPs. Считая Р=20, получим Риэп ~
«540 Ом; следовательно, потенциал базы транзистора Т3 в этом случае
иъ = ^ип2/?вхЭП/(/?4 + ЯвхЭП) = 1,32 В.	(4.35)
Продолжая формальный расчет, определим U'1JbIX=UB — UEg 3«0,7 В. По-
скольку этот потенциал элементы ТТЛ-типа воспринимают как логический нуль,
убеждаемся, что данная схема вообще при Лраз=Ю не сможет сформировать
уровень «1». Это можно сделать, пересчитав номиналы схемы, однако нетрудно
убедиться, что у такого преобразователя уровней будет чрезмерно большая мощ-
ность потребления. Возьмем Д11аз=1, тогда /?6=270 Ом, 7?вх эп «5,4 кОм,
1/в«3,9 В, П,ВЫ1=1/Б — UB3 «3,3 В.
При Лраз=1 схема работает удовлетворительно, однако и в этом случае ее
мощность потребления значительна. Отсюда следует вывод, что формальное пе-
ренесение положительных свойств эмиттерных повторителей, которыми они обла-
дают в линейных схемах, на цифровые схемы не всегда приводит к хорошим
результатам.
Пример 4.7. Требуется разработать преобразователь уровней элементов ТТЛ-
типа в уровни элементов ЭСЛ-типа. В настоящее время существуют преобра-
зователи уровней, выполненные в виде интегральных схем и решающие постав-
ленную задачу, поэтому ограничимся кратким рассмотрением принципа их по-
строения. Наиболее часто их строят как совокупность диодно-транзисторных
схем, работающих по принципу переключения тока во входных цепях, и схем
эмиттерно-связанной логики, работающих по принципу переключения токов в кол-
лекторных цепях, при наличии общего участка схемы, на котором действуют оба
источника питания.
Один из вариантов схемы такого преобразователя приведен на рнс. 4.9. Дан-
ный преобразователь выполняет, не только свою основную функцию, но и логи-
ческую операцию И над входными переменными Xi, хг, х3. Схема работает таким
Рис. 4.9. Схема преобразователя уровней
элементов ТТЛ-типа в уровни элементов
ЭСЛ-типа
образом. При наличии на всех
входах напряжения (/‘„„«Н-З.б В
потенциал базы транзистора Ti
приблизительно равен +4,3 В, а
потенциал Ug «+3,6 В. Очевид-
но, что транзистор Д работает в
активном режиме как эмиттерный
повторитель, т. е. его эмиттерную
цепь можно заменить генерато-
ром ЭДС с выходным сопротив-
лением /?‘вых«7?i/p, которым в
первом приближении можно пре-
небречь. Пренебрегая током базы
транзистора Т2, можно записать
выражение для 17б2, при котором
транзистор Т2 открыт:
иБ2 = (£7Э1/7?2 + ^2/^)/(l//?2 + 1//?з).	(4.36)
Отсюда, учитывая, что для элемента ЭСЛ-типа U' —.—0,7 В, можно полу-
чить что /?2=Яз. Задавшись током 2 мА, через резисторы /?2 и Rs, получим
^2—2^3=2,2 кОм. Так как транзистор Т3 закрыт, то на выходе преобразователя
получим напряжение U' = —0,7 В.
Если на одном из входов действует уровень «0», то Г/Б1 « +1 В, а напря-
жение £7gi +0,3 В, так как и в этом случае транзистор 7, работает в актив-
ном режиме как эмнттерный повторитель, причем его выходное сопротивление
практически определяется динамическим сопротивлением эмнттерного перехода,
которым, как и выше, можно пренебречь. Тогда по (4.36), учитывая, что t/gi=-
= -t-0,3 В, получим 7/б2~2,35 В. Так как 17Б2<17® = —1,65 В, то транзистор
Тц закрыт, а транзистор Тз — открыт и, сле-
довательно, на выходе преобразователя напря-
жение (J°=—1,65 В. Резистор Ri выбирается
исходя из требуемого тока /°вх преобразова-
теля, а остальные компоненты схемы рассчи-
тываются так же, как и для элемента ЭСЛ-
типа. Из анализа работы данной схемы сле-
дует, что преобразователь не меняет способ
кодирования логических переменных, если и
для элементов ТТЛ- и ЭСЛ-типов они коди-
руются положительной логикой.
Схемы, работающие на принципе
переключения тока, используют в ка-
честве преобразователей уровней в тех
случаях, когда логический перепад мо-
жет составлять доли вольт. Принцип
переключения тока иллюстрировался в примере 3.4 (см. рис. 3.10),
откуда видно, что изменение входного напряжения по отношению
к опорному на ±140 мВ приводит к переключению тока из кол-
лекторной цепи Ti в коллекторную цепь Т2 и наоборот, что может
быть использовано при разработке преобразователей уровней.
Возможны две ситуации:
выход управляющей схемы имеет одну цепь, в которой сигнал
изменяется с малым логическим перепадом. В этом случае обес-
печивается
Рнс. 4.10. Схема преобразовате-
ля уровней на основе переклю-
чателя тока
t/On=(t7°+t71)/2;	(4.37)
выход управляющей схемы имеет дифференциальную струк-
туру. B/этом случае одна цепь выхода подключается к базе Л, а
другая — к базе Т2.
Пример 4.8. На рис. 4.10 приведена схема преобразователя уровней +1,5 В,
+ 1,0 В в уровни ТТЛ-схем. Так как датчик имеет один выход, обеспечиваем
Доп = +1,25 В. Порядок расчета схемы рнс. 4.10 следующий. Пусть схема на-
гружена на 10 ТТЛ-схем с параметрами /°вх = —1,6 мА, 7‘вх=0,04 мА,
=S=0,4 В, U'^2,4 В. Допустим, выбран транзистор Тз с /к шах =20 мА, 0=30,
тогда
^3max = 7Kmax-/<pa3|/°xl=20-10-l,6 = 4 мА	(4.38)
и, следовательно,
Язга1п = (Дип - икЭкасТ^ата, = (5 - 0,3)14 « 1,2 кОм.	<4.39)
Максимальное значение Rs определим из соотношения
Язтах = (^ип - ^ln)/(W»x) = (5 ~ 2,4)7(10-0,04) « 6,2 кОм.	(4.40)
ТЪк базы насыщенного транзистора Гз при Рз=1,2 кОм
'Бнасг, = 'кяаЛнас/Р = 20-1,5/30 = 1 мА.	(4.41)
Примем 1^— 1 мА, тогда
*2 = ^БЭнасгЛ = 0.7/1 ~ 0,68 кОм.	(4.42)
Рис. 4.11. Схема преобразователя уровней элементов ЭСЛ-ти-
па в уровни элементов ТТЛ-типа:
I — левая ветвь, 2 — правая ветвь
Переключаемый ток коллектора Т2
ГК1\ —	+ ^БнасГз = 2 “А-	(4.43)
Определим Ri.
= (Unn — ^БЭГ, ~~ ^оп)/((1 + ₽) 7КТа/р) =
= (5-0,6-1,25)7(1,03-2) к 1,5 кОм.	(4.44)
Пример 4.9. Требуется разработать преобразователь уровней элементов ЭСЛ-
типа в уровни элементов ТТЛ-типа. Эти преобразователи также выпускаются
в виде микросхем и строятся по тому же принципу, что и принцип, рассмотрен-
ный в примере 4.7, поэтому ограничимся их кратким анализом. Схема преобра-
зователя приведена на рнс. 4.11. В этой схеме также реализуется логическая
функция над входными переменными (операция ИЛИ) и, кроме того, предусмот-
рена возможность изменения способа кодирования переменных простым внешним
соединением источника опорного напряжения 17Оп — —-1,2 В либо с левой, либо
с правой ветвью переключателя тока. Рассмотрим работу схемы, когда выход
Uon соединяется внешним монтажом со входом Хв правой ветви переключателя
тока.
Когда на входах х1— х3 действуют напряжения U°BX (—1,65 В), ток IR1
переключается в правую ветвь и отрицательное напряжение на диоде Д1 надеж-
но запирает транзистор Те; следовательно, на выходе преобразователя уровней
будет напряжение 17‘ВЫх. Если на одном или нескольких входах Xi — хз действу-
ет напряжение Д'вх (—0,7 В), ток /д2 переключается в левую ветвь, а тран-
зистор Т8 насыщается током через резистор следовательно, на выходе пре-
образователя уровней будет напряжение Д°Вых.
Рассмотрим порядок расчета данной схемы. Пусть Kpa3='10, Z°Bx=.l,6 мА,
из соображений динамики /?4=.1,5 кОм; примем для транзистора Та Анас = 1,5,
а р=20. Тогда
^КиасЗ =	+ (^1 - ^КЭнас8)А = 19 мА.	(4.45)
Следовательно,
^ИП1 — ^БЭнасв
Дз = г
J Б иас8
(^ип1 ^БЭнасв)^ „ Л
--------------------= 3 кОм.
киас8/'нас
(4.46)
Надежное запирание транзистора Т8 должно обеспечиваться при минималь-
ном значении тока /Лг, которое имеет место при действии иа базе Те потенциала
Поп (большее значение тока получается, если, например, на базе транзистора Гз
действует уровень «1»):
= (^ОП - БЭ6 - ^ипг)/^ = 3,11Пг.	(4.47)
Для надежного формирования отрицательного напряжения на базе транзи-
стора Т8 примем ток через диод Д, равным ’1 мА. Тогда для тока в правой
ветви можно записать
ZBb = IД1 + I лг>	(4.48)
где
1дг = (^ип1 — UsrJ/Rs = 1,9 мА.	(4.49)
Следовательно, /пв=2,9 мА. Поскольку
/Пв = а7Да,	(4.50)
с учетом (4.47)
Т?2 = 3,1а7пв = 1 кОм.	(4.51)
Остальные компоненты схемы рассчитываются так же, как и для элемента
ЭСЛ-типа.
В некоторых модификациях схем преобразователей уровней вместо простого
инвертора на транзисторе Т8 применяется сложный инвертор, обеспечивающий
лучшие нагрузочные и динамические параметры преобразователей. Иногда про-
стой инвертор выполняется со свободным коллектором, что позволяет реализо-
вать на выходе «монтажное И», использовать преобразователь уровней в ка-
честве элемента индикации н т. п.
Поскольку элементы ЭСЛ-типа имеют парафазные выходы, в качестве пре-
образователей уровней иногда можно рекомендовать компараторы (например,
на базе операционного усилителя), если они обеспечивают на выходе уровни
Оптронные переключатели и трансформаторы используют для
гальванической развязки электрических цепей при одновременном
преобразовании уровней. На рис. 4.12, а приведена схема преоб-
разователей уровней тока в уровни ТТЛ-схем. На рис. 4.12, б при-
ведена трансформаторная схема для преобразования уровней.
Рис. 4.12. Схема преобразователя тока в уровни схемы
ТТЛ-типа (а) и трансформаторного преобразователя
уровней (б)
5 4.3. ГЕНЕРАТОРЫ И ОДНОВИБРАТОРЫ
Генераторы. Генераторы — специальные элементы цифровых
устройств, предназначенные для формирования последовательно-
сти электрических сигналов различной формы. Последователь-
ность сигналов может быть регулярной или е прерываниями, в
том числе с изменением параметров и формы электрических сиг-
налов. Генераторы обеспечивают работу цифрового устройства во
времени по закону, определяемому внутренней структурой устрой-
ства, н характеризуются частотой сигнала, стабильностью часто-
ты, возможностью управления частотой, формой сигнала, скваж-
ностью, видом последовательности сигнала и т. п. Таким образом,
генераторы по структуре могут изменяться от простейшего авто-
колебательного мультивибратора до сложного цифрового устрой-
ства.
Ниже в основном будут рассматриваться простейшие генераторы непрерыв-
ного периодического сигнала, выполненные на основе интегральных схем. Для
удобства анализа схемы рассматриваются при конкретных номиналах компонен-
тов н сериях элементов.
На рис. 4.13, а представлена схема генератора, в которой кон-
денсатор С обеспечивает время задержки, необходимое для обра-
зования положительной обратной связи, и от его емкости зависит
частота генерации. Обычно разработчики определяют необходи-
мую емкость С методом проб и ошибок.
Рис. 4.13. Схема генератора на трех вентилях И — НЕ серии К155
(С=0,47 мкФ)
Пример 4.10. Проанализируем работу конкретной схемы, выполненной на
микросхемах серии К155 при С=0,47 мкФ, что позволит ускорить выбор требуе-
мой величины С.
Генератор выполнен на трех вентилях У1—У3. Вентиль У4 используется для
улучшения формы выходного сигнала и может управляться входом 4. При ра-
боте генератора на входы 1—3 необходимо подать уровень «1» (при подаче на
любой из этих трех входов уровня «0» генерация срывается и на выходе d
фиксируется постоянный логический уровень). Если уровень «0» подается на вхо-
ды 1 илн 3, то на выходе d устанавливается уровень «0»; если уровень «0» по-
дается на вход 2, то на выходе d устанавливается уровень «1».
На рис. 4.13, б, в представлены процессы разряда и заряда конденсатора С,
а на рнс. 4.13, г — временные диаграммы работы схемы.
Из схемы, показанной на рис. 4.13, б, видно, что разрядный ток 1с' обес-
печивается выходной цепью вентилй yL н воспринимается выходной цепью венти-
ля У2 (влиянием малого тока Рвт вентиля У3 пренебрегаем). В процессе разряда
конденсатора С устанавливается своеобразный режим, при котором выходной ток
закрытого вентиля У1 равен выходному току открытого вентиля У2, причем
^вых у, y2—UB- Этот режим работы выполняется, как видно иа выходных
характеристик (см. рнс. 3.5), при 1,5 В, 1выху1 «19 мА. Работа вентиля У2
при таком токе обеспечивается соответствующим распределением тока, текущего
через резистор в цепи базы МЭТ между входной цепью и цепью коллектора
МЭТ.
Величина 17в«1,5 В подтверждается реальной временной диаграммой
(рнс. 4.13, г). Проверим, подтверждается ли вывод о токе /выху = 19 мА. Из
рис. 4.13, г следует, что на этапе разряда конденсатора (мкФ) напряжение на
нем изменяется на величину А17с«1,3 В за время ДА «35 мкс почти по линей-
ному закону, т. е. разряд осуществляется постоянным током
rc = Скис1Ых =17,5 мА.	(4.52)
Совпадение значений ] и 1с с учетом разброса параметров элементов
вых У j С
ТТЛ-типа и допуска на номинал конденсатора (в мкФ) говорит о правильности
проведенного анализа работы схемы. Итак, длительность ДД (мкс) составляю-
щей периода колебаний генератора можно оценить по формуле
Д<! = Скис)Гс « 72С.	(4.53)
Соотношение (4.53) получено из (4.52), поскольку при изменении величины С
уровни токов и напряжений не меняются, а меняется только длительность ДА.
Из рнс. 4.13, в следует, что зарядный ток 1с" обеспечивается выходной
цепью вентиля У% и входной цепью вентиля У3, а воспринимается этот ток вы-
ходной цепью вентиля У\. Оценим значение этого тока. Сразу пбсле начала за-
ряда конденсатора С потенциал Uc «0,2 В, поэтому из выходных характеристик
(см. рис. 3.5) следует, что ток /выхуа ~ 28 мА (почти ток короткого замыкания),
а ток Гс (0) = /выху2 + /вхУз ~ 30 мА. В' конце заряда конденсатора С потен-
циал 17в=иПоР« 1,4 В, поэтому из выходных характеристик (см. рис. 3.5) сле-
дует, что /в.1|ху «20мА а ток/^«/ВМ1[у я 20 мА, так как при Uc=
= ^пор^ВхУ, =°-
Для упрощения анализа примем, что в процессе заряда конденсатора С за-
рядный ток постоянен и равен 25 мА, тогда для составляющей Д/2 периода
колебаний генератора можно записать
Д/2 = CUJUgi’c « 52 С.	(4.54)
Подставив числовое значение С=0,47-10-6 Ф, получим Д/2=24,4 мкс. Эта
длительность составляющей периода колебаний генератора хорошо совпадает с
реальной длительностью ДА=25 мкс, определенной экспериментально
(рис. 4.13, г).
Итак, для генератора, собранного по схеме, показанной на рис. 4.13, а на
элементах ТТЛ-типа серий К133 и К155, частоту генерации (МГц) можно опре-
делять по формуле
f — 1/Т = 1/( Д/1 + Д/2) = 1/(12467)-	(4.55)
Проанализируем полученные результаты с точки зрения достоинств и недо-
статков данной схемы. Достоинство схемы — ее простота, так как требуется рсе-
го один внешний компонент — конденсатор С. Недостатки схемы: ,1) скважность
данного генератора не равна двум (несущественный недостаток); 2) вентили У1
и Уз непрерывно работают практически в критическом режиме (существенный
Недостаток, из-за которого запрещается использовать данную схему в аппара-
туре, работающей в сложных условиях эксплуатации); 3) ни в одной точке .схе-
мы, за исключением, может быть, точки а, нет хорошо сформированного сигнала,
четко фиксирующего напряжения U° и U', удовлетворяющие требованиям тех-
нических условий. Все отмеченные недостатки сравнительно просто устраняются
в схеме, показанной на рис. 4.14, а, путем включенння на выход «критических»
вентилей У1 и У2 резисторов R (не обязательно одинаковых). Для обеспечения
условий генерации эти резисторы должны выбираться такой величины, чтобы для
изолированного вентиля при заземленном резисторе на его входе обеспечивался
уровень, меньший 17ПоР для наихудших условий эксплуатации. Сравнивая вре-
менные диаграммы, показанные на рис. 4ДЗ, г и 4.14, б, можно сделать вывод,
что подбором резисторов R нетрудно обеспечить скважность, равную двум. Для
схемы с номиналами, указанными на рнс. 4.14, а, токи заряда и разряда кон-
денсатора С снижены приблизительно в пять раз; в точках b и d схемы форми-
руются сигналы, хорошо фиксирующие уровни U0 и U'.
Uc.B
Входы
. Ua,B
Рис. 4.14. Схема генератора на трех вентилях И — НЕ серии К155, работающего
в облегченном режиме (7? = 300 Ом; С=0,47 мкФ)
О 10 20 30 40 50 60 70 801,ИКС
-1
о 10 20 30 40 50 '60 70 801,икс
(Ue~Uc)5,B
t.HKC
Анализ работы схемы на рис. 4.14, а выполняется аналогично анализу рабо-
ты схемы на рис. 4.13.
Часто в цифровых устройствах необходим генератор с перестраиваемой ча-
стотой. Одни из вариантов схемы такого генератора, выполненного на типовых
элементах ТТЛ-типа, приведен на рис. 4.15 (см. [15]).
’ Пример 4.11. Проанализируем работу схемы, представленной на рнс. 4.15, а.
В схеме используются два германиевых диода, чтобы не искажать сильно зна-
чение напряжения U°. При прохождении сигнала высокого уровня диоды раз-
рывают цепь между выходами логических схем и зарядным конденсатором.
Управление частотой генерации осуществляется управляемым генератором тока,
выполненным на транзисторах 7\— Тз и резисторах R. Потенциалы баз тран-
зисторов 71 и Т2 фиксируются на уровне +5 В, что обеспечивает нормальный
активный режим транзисторов и Т2 в диапазоне регулирования.
На рис. 4.15, б, в показаны процессы разряда и заряда конденсатора С,
а на рис. 4.15, г — временные диаграммы работы схемы при 1о=0. В процессе
разряда конденсатора С диод Д1 закрыт, а диод Дг открыт. При /о=0 разряд-
Рнс. 4.15. Схема управляемого генератора на трех вентилях И — НЕ
с отрывными диодами (С=68 нФ)
ный ток 1с' обеспечивается вентилем У2, работающим в своеобразном режиме,
при котором входной ток вентиля равен выходному току. Из анализа входной
|характернстики на рис. 3.4 и временных диаграмм на рис. 4.15, г реальной схе-
мы следует, что 1с' «0,8 мА. При наличии токов /0 конденсатор разряжается то-
ком, равным 1с' + /о, а входная цепь вентиля У2 воспринимает ток /с'+2/в.
Полагая, что для вентиля У2 Л,ыхтах=20 мА, убеждаемся, что время разряда
конденсатора можно уменьшить приблизительно в /0//с'« 12,5 раза. В процессе
заряда конденсатора С диод Д1 открыт, а диод Д2 закрыт. При /о=0 зарядный
ток 1с" обеспечивается входной цепью вентиля У3 и воспринимается выходной
цепью вентиля yt.
Рис. 4.16. Схемы генераторов на двух вентилях И — НЕ (а, в) и вре-
менные диаграммы их работы (б, г) (/?=300 Ом; С=0,47 мкФ)
Из анализа входной характеристики, показанной на рнс, 3.4, и временных
диаграмм (рис. 4J5, г) работы реальной схемы следует, что /c"«0,8 мА. При
наличии токов 10 конденсатор заряжается током 1С" + /о, а выходная цепь вен-
тиля Vj воспринимает ток 1С + /иСку‘ + 2/0.
Полагая, что для вентиля У^ ток /вых max =20 мА, убеждаемся, что и время
заряда конденсатора С можно уменьшить приблизительно в 1.2,5 раза. Результат
12,5 хорошо совпадает с величинами 10—15, приводимыми в [15]. Цолагая, что
транзисторы Ti — Т3—кремниевые, a 7?=470 Ом, получим, что для измепецря
тока /0 от 0 до ,10 мА необходимо изменять С/УПр от 6,2 до 11,9 В. С увеличе-
нием тока /0 частота генерации возрастает,
На рис. 4.16, а, в приведены варианты генераторов, выполнен-
ных на двух вентилях ТТЛ серии К155, а на рис. 4.16, б, г — вре-
менные диаграммы при 7? = 300 Ом, С—0,47 мкФ. В обеих схемах
величина резистора R должна удовлетворять требованиям, рас-
смотренным при анализе схемы, показанной на рис. 4.14, а.
Рис. 4.17. Схема управляемого генератора на базе мультивибратора с эмит-
терной связью:
а — принципиальная схема; б — расчетная схема; в — временные диаграммы работы в до-
пустимой зоне уровней £7упр
При анализе работы схемы, изображенной на рис. 4.15, было
установлено, что управляемый генератор, выполненный на элемен-
тах ТТЛ-типа, позволяет изменять частоту чуть более чем в
10 раз. Если диапазон изменения частоты должен быть значи-
тельно больше, необходимо использовать другие схемы генерато-
ра. Одна из таких схем приведена на рис. 4.17. Схема генератора
построена на базе мультивибратора с эмиттерной связью, в кото-
рой транзисторы Tj и Т2 образуют усилительный каскад с поло-
жительной обратной связью. В любой момент времени насыщен
транзистор Tt или Т2 и задающий конденсатор С попеременно то
заряжается, то разряжается током постоянного значения /о, ко-
торый определяется управляемым источником тока на транзисто-
рах Т3 и Т4.
Пример 4.12. Проведем анализ работы схемы, показанной на рис. 4.17. Рас-
смотрим процессы, происходящие в схеме, показанной на рис. 4.17, б, сразу после
насыщения транзистора Г2. Положительный потенциал на конденсаторе С, су-
шествовавший перед моментом переключения, надежно закрывает транзистор Tt,
и конденсатор начинает разряжаться постоянным током /0. Как только потенци-
ал эмиттера транзистора Т} или левой обкладки конденсатора С станет равным
—^БЭнас> транзистор ?! скачком входит в состояние насыщения, а транзи-
стор Та закрывается. Далее происходит аналогичный процесс.
Из рис. 4..17, в видно, что логический перепад на выходах генератора равен
<7вэнас—Дкэнас ~0,6 В и не зависит от . величин Дк и /0, а конденсатор С
изменяет свой потенциал на величину 217вэ «1,2 В. Так как конденсатор пере-
заряжается постоянным током /о, то
ци = &UcCir9 = ‘^иъзС11 о	(4.56)
и, следовательно,
f = \1Т =	= Z0/(4tfD3C).	(4.57)
Если пренебречь незначительной зависимостью 1/БЭ от /0, то можно счи-
тать, что частота генерации строго линейно зависит от тока 10. Условиями нор-
мальной работы схемы надо считать: 1) насыщенный режим работы транзисто-
ров Ti и Т2, что обеспечивает неизменность логического перепада на выходах;
2) активный режим работы транзисторов Та и Та, что обеспечивает неизменность
величины токов /0
Первое условие запишем в виде выражения, определяющего техническое на-
сыщение транзисторов Tt и Т2:
иъ — ик = 0,6 В,	(4.58)
где
иъ = ипп - /?К/Б = Um - RK (1 - а)270;	(4.59)
UK = UKa - Дк/к = Una - /?ка270.	(4.60)
Подставив (4.59) и (4.60) в (4 58), получим минимальное значение тока, при
котором транзисторы Т, и Т2 еще работают в режиме насыщения:
Atain = 0,67[2/?K(2a-l)]«0,3//?K.	(4.61)
Так как
^0 = (^упр ~ ^бэ) ’	(4-62)
то из (4.61) и (4 62) следует, что
глупРт1п = 0,6^э/|2а(2а-1)/?к] + ГБЭ^0,3//?к+^БЭ.	(4.63)
Второе условие запишем в виде выражения, определяющего теоретическое
насыщение транзисторов Т3 и Та. Здесь выбрано теоретическое, а не техническое
насыщение из соображений надежной работы генератора. В первом условии тех-
ническое насыщение отражает существо дела. Как видно из рис. 4..17, в, мини-
мальный потенциал коллекторов Та и Та определяется как разность потенциала
эмиттера насыщенного транзистора Тг или Т2 и напряжения С/Бэ. Используя
теорему об узловом напряжении, можно записать
у __ (Рю ^КЭиасУ^К + (^»п ~ ^БЭиасУ^К ~ ^0 ___________
К~ 1//?к + 1//?к
_ rr	(2^ИИ — ^кэиас ~ ^БЭиасУ^К ~ [2 (^УПР ~~ ^вэ)а]	тг
ьэ =	2/Т?к	бэ‘
(4.64)
На теоретической границе насыщения выполняется условие [/Кз=[/Бз, тогда,
подставив в (4.64) вместо 47к и 77упр значение Пупртах и приняв 17БЭ у всех
транзисторов одинаковыми, получим
/?э	гг /?э —а/?к
^упршах = (2£/ип - кэнас - ПБЭнас) 2(/?э+а7?к)- - ивэ + а/?к >
(4.65)
а для максимального тока /0
(2U нп — 7/,.„	—	) а
,	____\ нп КЭнас___________БЭ нас/
' Отах —
(4.66)
2 (Лэ + а/?к)
Динамический диапазон изменения
максимального и минимального токов /0, считая в (4.66) а
(2^ип — ^кэиас ~ нас)
►л	^Отах
Апер —
' Omln
2^вэа
/?э + а/?к
частоты Кпер определим Как отношение
«1:
2^бэ^к
0,3(/?э+/?к) '
(4.67)
Напомним, что сомножители 0,6 и 0,3 в знаменателях выражения (4.67) име-
ют размерность вольт.
Предельное значение Кпер при Пип»ПКднас, ПБдИас, UБэ и
можно оценить по соотношению
°>6(*э + /?к)
(^пер)пред. ~ 67ип/0,3.	(4.68)
При Пип =12 В получаем (Лпер)пред«40, фактически удается реализовать
Хпер» 304-32.
Существенный недостаток рассмотренной схемы — в процессе регулирования
значительно изменяется потенциал на выходах, а логический перепад мал (всего
0,6 В). Однако, учитывая, что выходы 1 и 2 — инверсные, этот недостаток легко
можно устранить используя быстродействующий компаратор, выполненный, на-
пример, на операционном усилителе. Необходимо только обратить внимание на
допустимый уровень синфазной составляющей на входе компаратора. Другим
средством устранения отмеченного недостатка является использование вместо
резисторов диодов, включенных в прямом направлении. Это обеспечивает, во-
первых, активный режим работы транзисторов 1\ и Т2 и, как следствие, улуч-
шение частотных свойств генератора; во-вторых, обеспечивает привязку выход-
ных сигналов к уровню ПИп; в-третьих, существенно увеличивает коэффициент
перекрытия по частоте, так как транзисторы Т\ и Т2 будут работать в активном
режиме в большом диапазоне изменения токов. Однако в схеме с диодами зна-
чительно уменьшается уровень логического перепада на выходах. Оценим этот
уровень. Так как транзисторы 1\ и Ti работают в активном режиме, через-диод
в цепи коллектора открытого транзистора будет течь ток 7дк=и2/0, а через
диод в цепи базы того же транзистора — ток IДБ= (1 — а).2/0.
Пусть вольт-амперная характеристика диодов в прямом включении опреде-
ляется выражением (пригддаО)
=6Гд+т?г1п(/д/7д).	(4-69)
Подставив в это выражение значения тока /дк и 1 дб и взяв разность со-
ответствующих напряжений, получим
Д^л = ^д к “ ^Д Б = т<?г 1п ГДК ' = тЧт,п "Т"~~— ~	1п Р ‘	(4-70)
'дБ	1 —“
Если т<рт=0,03 В, a [3=50, то Л(7л«0,15 В. И в этом случае Д[/л не за-
висит от величины тока /о. Затруднения, связанные с низким уровнем Д17л в
схеме с диодами, так же как и в схеме с резисторами, легко устраняются ис-
пользованием компаратора.
Рис. 4.18. Схема коммутируемого двухчастотного ге-
нератора
В генераторах, выполненных на типовых логических вентилях
и рассмотренных выше, использовалось два или три вентиля, при-
чем в каждом вентиле использовался для создания собственно
генератора только один информационный вход. Если использовать
Рис. 4.19. Функциональная схема одновибратора К155АГ1
вторые входы и четвертый вентиль распространенной интеграль-
ной схемы, функциональные возможности генератора можно су-
щественно расширить. Реализация таких возможностей иллюстри-
руется схемой, приведенной на рис. 4.18. Эта схема может рабо-
тать в трех режимах. При уровне „0“ на входе 1 схема генери-
рует на частоте кварцевого резонатора А. При уровне „0“ на
входе 2 схема генерирует на частоте кварцевого резонатора В.
При уровне „0“ на входе 3 схема блокируется. Генератор выдает
прямоугольные импульсы с коэффициентом заполнения «40%,
которые совместимы с уровнями ТТЛ.
а)	б)	в)
Рис. 4.20. Варианты включения ИС К155АГ1
В генераторе применяются маломощные элементы ТТЛ-типа,
что позволяет получить выходные импульсы с частотой не более
единиц мегагерц (см. [16]). Этот генератор состоит, по существу,
из двух идентичных схем,
каждая из которых выполнена по схе-
ме, показанной на рис. 4.16, а, в.
Одновибраторы.' Одновибратором
или ждущим мультивибратором назы-
вается устройство, которое вырабаты-
вает выходной импульс по одиночно-
му перепаду входного сигнала. Дли-
тельность выходного импульса опре-
деляется постоянной времени RC
встроенных или внешних компонентов
и, следовательно, не зависит от вре-
менных ограничений, накладываемых
системными тактовыми импульсами.
• В составе некоторых серий совре-
менных интегральных микросхем есть
одновибраторы двух типов: без пов-
торного запуска и с повторным за-
пуском. На рис. 4.19 показана функ-
циональная схема одновибратора без
повторного запуска К155АГ1, на рис.
4.20 приведены варианты включения
внешних R, С компонентов для этой
Рис. 4.21. Процесс формирова- микросхемы, а на рис. 4.21 — времен-
ния импульса	ные диаграммы, поясняющие процесс
- формирования выходного импульса.
Варианты запуска данного одновибратора приведены 1в
табл. 4.1.
При любых комбинациях статических сигналов на входах 3, 4 и
5 одновибратор находится в стабильном состоянии, при котором
Q=„0“, Q=„l“.
: Рассмотрим ограничения, накладываемые на внешние R,U
компоненты. /?min снизу ограничивается максимально допустимым
током базы транзистора VTi. В технических условиях указано
Rmin—1.4 кОм, что соответствует току базы /бит,. приблизитель-
но равному 2,7 мА. /?Шах сверху ограничивается требованием
обеспечения насыщенного режима тран-
зистора VTi. В технических условиях
указано, что 7?max=30 кОм. Емкость
конденсатора С должна быть меньше
или равна 1000 мкФ, причем допускает-
ся применение электролитических кон-
денсаторов. Полярность включения по-
следних: вывод «+» — на контакт 11
микросхемы (рис. 4.20), а вывод «—»—
на контакт 10. Значения С — 10 4-
4-1000 мкФ должны применяться толь-
ко в тех случаях, когда к стабильности
выходных импульсов нет высоких требо-
ваний. Перед запуском сигнала напряже-
ние на контакте И (рис. 4.20) равно ПБэнас + ^Б нас^?з=
= 0,84-1,1 В. На рис. 4.21, в показан уровень 77ц = 0,95 В. С при-
ходом запускающего сигнала, длительность которого должна быть
не менее 50 нс, на выходе элемента D4.3 (см. рис. 4.19) формиру-
ется уровень 0,85 В. Эта величина обусловлена тем, что эле-
мент D4.3 выполнен с ненасыщенным выходным каскадом. Отри-
цательный перепад —4,15 В в точке 10 через конденсатор С пере-
дается в точку 11, в результате чего сразу после запуска в точке 11
формируется уровень 0,95—4,15 = —3,2 В. Это напряжение уста-
навливает транзистор V7i в режим отсечки. Уровень „1“ с коллек-
тора VTi и с вывода 06 микросхемы поступают на входы элемента
D4.1 и подтверждают уровень „0“ на выходе D4.3 до тех пор, по-
ка закрыт транзистор Vl\, тем самым блокируется возможность
повторного запуска одновибратора в течение времени формирова-
ния выходного импульса, так как изменение состояний входов
элемента D4.2 не окажет влияния на уровень „0“ на выходе эле-
мента D4.3.
Потенциал в точке И начинает изменяться от уровня —3,2 В,
стремясь к значению UK„ с постоянной времени T=RC. Однако,
как только потенциал в точке 11 станет равным приблизительно
0,75 В, транзистор VT\ открывается и уровень „0“ на коллекторе
обеспечивает формирование логической единицы „1“ на вы-
ходе D4.3. Таким образом, длительность тВых выходного импульса
можно определить по общей формуле (2.123), где Ui =—3,2 В;
^2= + 0,75 В; Поо=+5 В:
твы= Т In	= RC In 5 + 3,2 =0,66/?СRC In 2. (4.71)
//(оо)-г/2	5-0,75	4
честве резистора R
Рис. 4.22. Эквивалент-
ная схема при разря-
де конденсатора
Значение в (4.71) определяется одним из вариантов включе-
ния внешних компонентов, представленных на рис. 4.20. На рис.
4.20, а в качестве резистора 7? используется встроенный резистор
Т?4, т. е. 7?=7?4=2 кОм. На рис. 4.20, б в качестве резистора R
используется внешний резистор Ri, включенный последовательно
со встроенным резистором 7?4=2 кОм, т. е. R—Ri + Ri- Очевидно,
что с учетом сформулированных выше ограничений для данного
варианта получим /?imIn=0 и /?1тах=28 кОм. На рис. 4.20, в в ка-
используется внешний резистор R2, т. е. R —
=R2. В данном случае контакт 09 микросхе-
мы остается свободным, a 7?2min=l,4 кОм и
/?2тах=30 кОм. Отметим также, что во всех
трех вариантах может отсутствовать внешний
конденсатор С. В этом случае его роль вы-
полняет паразитная емкость и реализуется
импульс минимальной длительности. При ис-
пользовании встроенного резистора Т?4 ее ве-
личина составляет 30—40 нс.
Положительный скачок на выходе элемен-
та D4.3 сначала составляет около 3 В из-за
низкого динамического сопротивления нагруз-
ки, определяемого в основном резистором R3.
По мере заряда конденсатора С напряжение
в точке 10 быстро достигает уровня 4,3 В,
после достижения которого транзистор выход-
ного каскада элемента D4.3 закрывается и
конденсатор С начинает перезаряжаться в
схеме, представленной на рис. 4.22.
Положительный скачок на выходе элемента D4.3 вызывает по-
ложительный перепад в точке 11 приблизительно до уровня 3,6 В.
Итак, в схеме, представленной рис. 4.22, напряжение в точке 10
изменяется от +4,3 до +5 В, а в точке 11 —от +3,6 до +0,95 В
с постоянной времени Тв— (R1 + R3) С. Влиянием сопротивления
R можно пренебречь, так как R^R3 и Ri.
Считая, что переходный процесс заканчивается через время
(3+6) Тв, определим время восстановления одновибратора:
4осс=(3-ь6)Тв==(Зч-6)-460 С=(1,4-ч-2,8)е.	(4.72)
В (4.72) коэффициент (1,4+2,8) имеет размерность кОм, С—
пФ, /восс' НС.
Запущенный одновибратор нечувствителен к длительности
входного сигнала. Рассмотрим запуск одновибратора положитель-
ным перепадом на входе 05. Отметим, что выход элемента Di эк-
вивалентен входу 05. Нечувствительность одновибратора к дли-
тельности входного сигнала обеспечивается наличием ^-тригге-
ра, выполненного на элементах D2 и D3. Напряжения порогов
включения и выключения данного триггера составляют соответст-
венно приблизительно 1,55 и 1,35 В, т. е. он обладает свойством
триггера Шмитта. Это обеспечивает возможность запуска одновиб-
ратора по входу 05 сигналом с пологим фронтом.
Исходное состояние одновибратор принимает в том случае,
когда на выходе элемента D4.3 будет сформирован уровень „1“,
что обеспечивается хотя бы одним уровнем „0“ на входе элемента
D4.1 и хотя бы одним уровнем „0“ на входе элемента D4.2. Уро-
вень „0“ на одном из входов элемента D4.1 обеспечивается насы-
щенным транзистором V7’l, а
затем на другом входе выхо-
дом 06 одновибратора. Уро-
вень «0» на одном из входов
элемента D4.2 обеспечивается
либо входным сигналом на
контакте 05, если тВх<Твых,
либо выходом /?5-триггера, ес-
ли Твх^-->Твых-
Вход 05 можно использо-
вать как вход разрешения, ес-
ли запуск осуществляется по
входу 03 или 04, так как при
уровне «0» на входе 05 одно-
вибратор не запускается. Уро-
вень «0» на входе 03 блокиру-
Рнс. 4.23. Временные диаграммы для ИС
К155АГЗ
ет запуск по входу 04 (и наоборот) даже при наличии уровня «1»
на входе 05.
Входы 03 и 04 можно использовать как входы разрешения,
если запуск осуществляется по входу 05, так как при двух уров-
нях „1“ на входах 03 и 04 одновибратор не запускается.
Выражение (4.71) для тВых в явном виде определяет зависи-
мость Твых от (7ИП. Это же выражение позволяет определить влия-
ние на Твых температуры внешней среды. Изменение температуры
внешней среды вызывает изменение уровней „1“ и порога откры-
вания транзистора УТг. Анализ прост и может быть выполнен чи-
тателем самостоятельно. С инженерной точки зрения данный од-
новибратор формирует импульс с хорошей стабильностью дли-
тельности.
Микросхему К155АГ1 можно отнести к многофункциональным
устройствам. При отсутствии внешних компонентов R и С одно-
вибратор можно использовать в качестве разностного преобразо-
вателя (см, § 4.4), в качестве генератора импульсов сброса или
инициализации цифрового автомата. При последовательном соеди-
нении одновибраторов с запуском последующего от предыдущего
можно построить распределитель импульсов с произвольным со-
отношением длительностей выходных сигналов. Два одновибрато-
ра с взаимным запуском образуют генератор, скважность выход-
ного сигнала которого можно изменять в широких пределах.
В [17] приведена схема управления длительностью выходного сиг-
нала цифровым кодом. Стабильность длительности выходного сиг-
нала можно повысить, если внешний резистор заменить актив-
ным генератором тока 7=0,144-2,7 мА. Применяя управляемый
генератор тока, можно построить широтно-импульсный модулятор
с коэффициентом перекрытия длительностей до 20.
Рнс. 424. Обозначение (а) и функциональная схема ИС К155АГЗ (б)
Необходимо учитывать, что контакты для подключения R и С
чувствительны к воздействию внешних помех. Для уменьшения
помех целесообразно размещать R и С. возможно ближе к соот-
ветствующим контактам, а также использовать конденсатор раз-
вязки 0,1—10 мкФ непосредственно между выводами питания.
Одновибратор с повторным запуском, например микросхема
К155АГЗ, отличается от рассмотренного выше тем, что реагирует
на запускающие переходы даже во время формирования выходно-
го импульса. В этом случае на прямом выходе остается сигнал
высокого уровня и будет оставаться сколь угодно долго, если вре-
мя между запускающими переходами будет меньше, чем длитель-
ность выходного сигнала, реализуемого* от одиночного запускаю-
щего перехода с учетом времени восстановления одновибратора
(рис. 4.23, а). Другим отличием является то, что данный одно-
вибратор можно вернуть в исходное состояние в любой момент
времени по входу сброса (рис. 4.23, б).
Обозначение и функциональная схема микросхемы К155АГЗ
приведены на рис. 4.24. Основными частями схемы являются фор-
мирователь узкого импульса £>3, внутренние и внешние компонен-
ты, обеспечивающие формирование длитель-
ности выходного импульса, триггер Шмитта,
выполненный на транзисторах VTi и VTS, ло-
гические элементы и инверторы, обеспечи-
вающие стандартные уровни схем ТТЛ-типа.
Область гистерезиса триггера Шмитта огра-
ничена уровнями напряжния 1,1 и 1,9 В на
базе транзистора VT4 или контакте 07.
Запуск одновибратора осуществляется от-
рицательным перепадом на входе D при D—
=«1» и /? = «1», либо положительным пере-
падом на входе D при 25=«О» и /?==«!»
Таблица 4.2
Входы			Выходы	
D	D	7?	Q	Q
	1	1	Л	и
0	J”	1		
0	7	_г		
X	X	0	0	1
X	X		Сброс	
(табл. 4.2), либо положительным перепадом
на входе R при D—«0» /5=«1».
При любых комбинациях статических сигналов на входах D,
D и Я одновибратор находится в стабильном состоянии, при ко-
тором Q=„0“, Q=„l“. Внешние компоненты R и С определяют
длительность выходного импульса. Ограничение на величину ем-
кости конденсатора С не накладывается. Возможность подключе-
Рис. 4.25. Зависимость напряжения
1/07 от сопротивления R
ния электролитического конденсато-
ра рассмотрена ниже. Величина
R=Rmin определяется требованием,
чтобы напряжение на базе транзис-
тора VT4 не превышало уровня
1,9 В, иначе триггер Шмитта не бу-
дет переключаться. Зависимость
напряжения на базе транзистора
VT4 приведена на рис. 4.25, из ко-
торого видно, что сопротивление R
должно быть более 3 кОм. Учиты-
вая факторы разброса и влияние
внешней среды, в технических условиях указывают /?min=5 кОм.
Величина R=Rmax определяется требованием удержания триггера
Шмитта в состоянии: VTi—открыт, VTS— закрыт. В технических
условиях указывают 2?тах==25 кОм. Из рис. 4.25 видно, что в ста-
бильном состоянии одновибратора напряжение на выводе 07 при
5 кОм^2?^25 кОм лежит в диапазоне 1,7—1,4 В. На времеь..Ыл
диаграммах, приведенных на рис. 4.26, это напряжение соответст-
вует уровню 1,6 В. Перед поступлением запускающего перехода
напряжение на контакте 06 определяется суммой напряжений пря-
мосмещенных диода Di и перехода БЭ транзистора VT2. Ток че-
рез них обеспечивается резистором 2?i = l,5 кОм. Эта сумма со-
ставляет величину 1,6 В. Таким образом, напряжение на внешнем
конденсаторе С перед запуском близко к нулю.
Процесс формирования выходного импульса включает в себя
два этапа. Первый этап начинается при подаче на вход одновиб-
ратора запускающего перепада. Формирователь D3 узкого (около
Рис. 4.26. Временные диаграммы при формировании
выходного импульса
десятков нс) импульса организует уровень „0“ на базе транзисто-
ра VT2 и закрывает его, в результате чего открывается транзистор
VT3, причем напряжение на его коллекторе скачком уменьшается
до уровня ~0,9 В	+ ^кэнасгт,), а триггер Шмитта обес-
печивает формирование на прямом выходе одновибратора уровня
„1“. Так как напряжение на конденсаторе С перед запуском близ-
ко к нулю, отрицательный перепад с 1,6 до 0,9 В на контакте 07
передается на вывод снижая напряжение на последнем до
0,9 В и подтверждая тем самым закрытое состояние транзистора
VT2 и открытое VT3. На контакте 07 напряжение фиксируется на
уровне 0,9 В, а напряжение на контакте 06 начинает возрастать
за счет заряда конденсатора С через резистор R\ и стремится к
уровню ипп с постоянной времени Ti=RiC. Переход БЭ транзи-
стора Vl\ закрыт. Как только напряжение на контакте 06 достиг-
нет значения 1,5 В, определяемого суммой напряжений на перехо-
де БЭ транзистора VT2 и цепи из параллельно включенных Из и
У£)ь транзистор VT2 откроется, a VT3 закроется, причем в этот
же момент времени к сопротивлению Ri через конденсатор С под-
ключается внешний резистор R, благодаря чему на контактах 06
и 07 наблюдается положительный скачок на величину около 0,2 В.
На этом заканчивается первый этап формирования выходного им-
пульса, причем потенциалы на контактах 06 и 07 равны соответ-
ственно 1,7 и 1,1 В. Длительность ti первого этапа формирования
выходного импульса можно определить по общей формуле (2.123),
где Д(оо) = Дип=5 В; C7i = 0,9 В; Д2= 1,5 В:
t = т in .	In	0,24с.	(4.73)
1	1	Z7(oo)-£72	-5—1,5	v '
В (4.73) и ниже п — нс, С — пФ.
Из рассмотрения первого этапа видно, что повторный запу-
скающий перепад на входе одновибратора, поданный через время,
меньшее тц не окажет никакого влияния на процессы данного эта-
па. Таким образом, в режиме повторного запуска минимальная
длительность между запускающими перепадами определяется
формулой (4.73).
Второй этап формирования длительности выходного импульса
начинается при фиксированном напряжении 1,7 В на контакте 06,
напряжении 1,1 В на контакте 07, закрытых транзисторах VT3 и
VTt. На этом этапе напряжение на контакте 07 начинает возра-
стать за счет заряда конденсатора С через внешний резистор R и
стремится к уровню 17ип с постоянной времени T2—RC. Как толь-
ко напряжение на контакте 07 достигнет уровня 1,9 В, триггер
Шмитта переключается в состояние: УГ4 — открыт, КГ5 — закрыт;
на прямом выходе одновибратора формируется уровень „0“. На
зтом заканчивается формирование выходного импульса одновиб-
ратора. Длительность т2 второго этапа можно определить по об-
щей формуле (2.123), где Д (оо) = [7ИП=5 В; 171=1,1 В; U2=
= 1,9 В:
т2=72 In -	In =Q,23/?C.	(4.74)
с/ (эо) — U‘2	b— 1,9
Длительность выходного импульса
тИ1„х=Т14-т2=0,24С+0,23/?С^0,23/?С(14-1//?).	(4.75)
Завершающим процессом является восстановление одновибра-
тора к исходным потенциалам на внешних контактах 06 и 07. На-
пряжение на контакте 07 начинает уменьшаться от уровня 1,9 В
до уровня 1,6 В с постоянной времени 7’з=7?эквС, где
1//?ЭКв = VR+1//?5 + W	(4.76)
Рис. 4.27. Временные диаграммы при формировании
выходного импульса с внешним диодом
Полагая, что переходный процесс завершается через время
t— (З-г-6) Тз, можно определить время восстановления одновибра-
тора:
4осс=(3-5-6)7'3—(3^-6)0,4С==(1,2-г-2,4)<7.	(4.77)
Необходимо отметить, что при повторном запуске длительность
первого этапа ti зависит от момента -прихода второго запускаю-
щего перепада. Если второй запускающий перепад приходит сра-
Й^ил
06	07
W	(15)
зу после окончания первого этапа от первого запускающего пере-
пада, то длительность первого этапа от второго запускающего
перепада равна нулю. Если второй запускающий перепад прихо-
дит через время Ti+t2=tBmx, то длительность первого этапа от
второго запускающего перепада равна 0,31с. С целью уменьшения
влияния составляющей ti на длительность выходного импульса
одновибратора рекомендуется использовать R—Rmax-
Следует помнить, что формулы (4.73) — (4.77) получены при
анализе формирования выходного импульса одновибратора от
одиночного запускающего перепада.
Анализ временных диаграмм на рис. 4.26, показы-
вает, что напряжение U67 между контактами 06 и 07
в процессе формирования выходного импульса знако-
переменно (см. также рис. 4.27, г). Это не позволяет
подключать в качестве внешнего компонента элект-
ролитический конденсатор. В том случае, когда тре-
буется получить импульс большой длительности, а к
стабильности ее не предъявляется жестких требова-
ний, желательно использовать электролитические кон-Рис. 4.28. Вари-
денсаторы из-за малых габаритов. Смещение напря-ант подклгоче-
жения на конденсаторе С можно обеспечить включе-ния внешних
г	-	компонентов
нием полупроводникового диода между общей точ-
кой R и С и контактом 07, как показано на рис. 4.28.
В данной схеме можно использовать электролитические конденса-
торы на напряжение не ниже 1 В. Положительный вывод конден-
сатора надо соединить с контактом 07 одновибратора, а отрица-
тельный— с контактом 06.
Процессы формирования выходного импульса в данном случае
качественно протекают аналогично рассмотренным выше (см.
рис. 4.27), а длительность тВЫх получается приблизительно на 15%
меньше, если используется кремниевый диод.
Входы D и D одновибратора можно использовать как взаимно
разрешающие входы, что следует из табл. 4.2.
Выражения (4.73) и (4.74) можно использовать для анализа
влияния напряжения питания и температуры внешней среды на
^вых-
Наличие двух одновибраторов в одном корпусе микросхемы
К155АГЗ, возможность использования режима повторного запуска
и входа сброса обеспечивают большие функциональные возмож-
ности по сравнению с микросхемой 155АГ1.
Одновибраторы могут быть выполнены и на основе логических
элементов. На рис. 4.29 представлена одна из схем одновибрато-
ра, выполненная на элементах ТТЛ-типа и двух дискретных ком-
понентах (конденсаторе С и резисторе R). Диод Д в структуре
элементов ТТЛ-типа выделен с целью подчеркнуть его роль в
формировании временных интервалов. Анализ схемы проведем
Для случая, когда длительность фронтов значительно меньше дли-
тельности ти выходного импульса. Сопротивление резистора /? вы-
бирается таким, чтобы в установившемся режиме на выходе вен-
тиля У2 поддерживался уровень U1.
Поскольку резистор R является нагрузкой для вентиля его
сопротивление не может быть меньше величины, при которой уро-
вень (J1 вентиля У1 снижается до допустимой величины (Дтш (на-
пример, 2,4 В для элементов ТТЛ-типа).
Рис. 4,29. Схема одновибратора на элементах И — НЕ (а), цепь раз-
ряда (б) и цепь заряда (е) конденсатора, временные диаграммы ра-
боты одновибратора (г) (С=68 нФ)
Пример 4.13. Проведем анализ работы схемы, показанной на рис. 4.29, а.
Примем /?=1,2 кОм, при этом в установившемся режиме С7в==0,8 В Рассмотрим
случаи, когда входные сигналы подаются на одновибратор через время, превы-
шающее длительность переходных процессов. Поскольку заряд и разряд конден-
сатора С осуществляются через резистор R при /?=1,2 кОм, токи через конден-
сатор С не превышают 3—4 мА, поэтому для дальнейшего упрощения анализа
примем, что потенциал в точке а схемы изменяется от уровня t/°«0,l В до
уровня Д'1 «3,4 В (см. рис. 3.5).
При подаче отрицательного перепада напряжения на вход схемы потенциал
в точке а скачком увеличится на величину ДЙ=1/1— U°«3,3 В (рис. 4.29, г) и
передается в точку Ь, в результате чего потенциал этой точки возрастет при-
мерно до уровня 4,1 В, а затем быстро снизится до уровня 3,6 В, обеспечиваю-
щего активный режим работы транзистора на выходе вентиля Уь Затем конден-
сатор С начинает разряжаться (рис. 4.29, б) с постоянной времени Ti=RCfv
«82 мкс от уровня «3,6 В до уровня U(оо) =—RI'b* «—0,05 В. Однако,
как только потенциал в точке b достигнет уровня ППор~1,4 В, вентиль У<г от-
кроется. Длительность выходного импульса [см. (2.123)]
U (со)-U,
ти = In 777—;-----77—«76 мкс.	. (4.78)
С/ (оо) — U2
Через время ти потенциал в точке b уменьшится до значения i7nop«l,4 В,
а так как отрицательный перепад напряжения Д1/«3,3 В в точке а передается
В точку b, то сразу же в точке b формируется потенциал t/nop — АСУ « —1,9 В,
однако диод Д, имеющийся в структуре элемента, «мгновенно» зафиксирует
уровень приблизительно —0,7 В, начиная с которого конденсатор С заряжается
до уровня 0,8 В с постоянной времени Т'2= (РвМ||Р)С« 66 мкс (рис. 4.29, в).
Длительность выходного импульса не зависит от периода входных импуль-
сов, если выполняется условие
(Т — ти) > ЗГ2,
(4.79)
которое юворит о том, что положительный перепад напряжения в точке b от-
считывается от постоянного уровня +0,8 В.
Если условие (4.79) не выполняется, то
перепад напряжения будет отсчитываться
от уровня, меньшего 0,8 В, что, в свою
очередь, приводит к уменьшению ти.
Другой вариант одновибратора приве-
ден на рис. 4 30. В отличие от предыду-
щей схемы вентиль У2 ь установившемся
режиме открыт. Потенциал в точке b схе-
мы должен быть больше Д1тш«2,4 В, но
не больше &ил-4-и,юр, причем Д(7Л и UnoP
должны браться для наихудшего случая,
так как в противном случае в точке b схе-
мы не сможет быть сформирован уровень,
меньший Unop, а следовательно, вентиль
У2 не сможет быть закрыт. Анализ для
схемы проводится аналогично.
Использование всех четырех вентилей
распространенной интегральной схемы поз-
воляет существенно увеличить функцио-
нальные возможности одновибратора. Так,
в [18] описывается импульсный генератор,
который может работать как одновибратор,
синхронизируемый автоколебательный ге-
нератор или генератор непрерывного сиг-
нала в зависимости от длительности и пе-
риода входного сигнала или постоянных
уровней на входе схемы.
§ 4.4. РАЗНОСТНЫЕ ПРЕОБРАЗОВАТЕЛИ И
ДЕТЕКТОРЫ СОБЫТИЙ (ФРОНТОВ)
0 10 20 30 W 50 60 10t,MKC
Рис. 4.30. Вариант выполнения од-
новибратора на элементах И — НЕ
(а) и временные диаграммы его
работы (б)
Разностные преобразователи.
Разностные преобразователи (РП) —
специальные элементы цифровых
устройств, предназначенные для вы-
работки выходного сигнала, несущего информацию о смене значе-
ния входного сигнала. На выходе РП формируются импульсные
сигналы в виде кратковременного появления напряжения U° или
Р"‘ при заранее определенных переходах сигнала на входе Дли-
тельность выходного импульса РП зависит от параметров входно-
го сигнала и компонентов РП. Если РП выполняется на логиче-
ских элементах, он кроме информационного может иметь дополни-
тельные функциональные входы, которые позволяют учитывать
дополнительные условия формирования выходного импульса, что
Рис. 4.31. Варианты схем разностных преобразователей
на логических элементах (с) и временные диаграммы
их работы (б)
Рис. 4.32. Схемы типовая (а), расчетные (б, в) разностного преоб-
разователя с /<?С-цепочкой и временные диаграммы его работы (г)
(С=3,3 нФ)
значительно упрощает структуры цифровых устройств, сокращая
количество логических элементов.
Так как на входе РП могут существовать два вида перехода
входного сигнала, а на выходе могут быть сформированы напря-
жения U0 и U\ то возможно построение четырех основных схем
РП. Варианты таких схем на логических элементах представлены
на рис. 4.31. Если предположить, что все логические элементы
имеют одну и ту же среднюю задержку распространения сигнала
/зд.ср, то длительность выходного .импульсного сигнала всех РП
будет равна ти=3/3д.ср- В ряде случаев такое значение ти недоста-
точно, поэтому в РП используют специально линии задержки, или
^С-цепочки. На рис. 4.32 представлен вариант схемы РП, выпол-
ненного на логических вентилях с использованием 7?С-цепочки.
Пример 4.14. Проанализируем работу схемы, показанной на рис. 4.32. Ре-
зистор R выбирается из условия, чтобы при открытом вентиле У; в точке b
схемы обеспечивалось напряжение U°^0,45 В. обычно 1?=270 Ом, a U°«0,3 В.
Анализ схемы проводится для случая, когда к моменту прихода фронтов вход-
ного сигнала все переходные процессы в ней закончены. До появления положи-
тельного перепада иа входе конденсатор С заряжен до уровня 3,6 В. Сразу после
появления положительного перепада на выходе в точке а потенциал фиксируется
иа уровне U° «0,54-0,1 В и конденсатор С начинает разряжаться в эквивалент-
ной схеме (рис. 4.32, б) от уровня 3,6 В до уровня U°—RPBX^ U° с постоянной
времени 7’i=/?C=0,9 мкс. Схема, изображенная на рис. 4.32, б, работает до тех
пор, пока потенциал Ub не достигнет порогового уровня t/nop«l,4 В. Дли-
тельность ти выходного импульса можно вычислить по общей формуле (2.123):
-Си = Г11п
Z7(oo)-i7i
—--------—— « 1 мкс
(7 (°°) — U%
(4.80)
По достижении потенциалом Ub уровня 1/ПОр эквивалентная схема разряда
конденсатора С принимает вид, показанный на рис. 4.32, в. В  этой схеме кон-
денсатор С разряжается от уровня t/nop до уровня U(оо)
и(оо) + (£/„„ - С/БЭМ - CZO)R/[R + /?Бм) « 0,3 В
(4.81)
с постоянной времени Т2= (Л11ЛБм)С«0,85 мкс.
При появлении отрицательного перепада иа входе схемы потенциал точки а
скачком увеличивается до уровня
= 5ттл/?/(/? + Яттл) «3,0В,	(4.8'2)
где £’ТТл«3,6 В — эквивалентная ЭДС иа выходе закрытого элемента ТТЛ-ти-
па; /?ТТл«50 Ом — выходное сопротивление закрытого элемента ТТЛ-типа.
Затем потенциал Ua изменяется от 3,0 до 3,6 В, a Ub — от 0,3 до 3,6 В с
постоянной времени T3=(R + 7?ТТл)С«1,05 мкс.
Более точный анализ показывает, что и заряд конденсатора происходит в
два этапа: 1) если зарядный ток превышает приблизительно 5 мА, выходная
Цепь закрытого элемента ТТЛ-типа должна быть представлена в виде ДТТл «
«4 В, ^ттл «130 Ом; .2) если ток заряда становится меньше 5 мА, выходная
Цепь закрытого элемента ТТЛ-типа должна быть представлена в виде Дттл,~
~3,6 В, ЯТТЛа«50 Ом. Это обстоятельство нужно учитывать, если РП исполь-
зуется для выделения и отрицательного перепада на его входе,
РП используют для построения детекторов событий, организа-
ции импульсного управления у 7?3-триггеров, устраняющего на их
входах запрещенные комбинации сигналов, а также у других ти-
пов триггеров; при проектировании последовательностных струк-
тур; для выработки импульсных сигналов запуска одновибраторов
или установочных сигналов для счетчиков, регистров и т. п.; при
построении реверсивных счетчиков и регистров и т. д. Перечис-
ленное позволяет отнести РП к многофункциональным элементам,
и именно по этой причине в ряде современных серий элементов
РП выполняются в виде интегральных схем.
Рис. 4.33. Интегральная схема разностного преобразователя 134ХЛ2 (с), ее функ-
циональное обозначение (б) и временные диаграммы его работы (е)
В схеме рис. 4.33 интегрального РП 134ХЛ2 используются два
транзистора: транзистор Ту выполняет операцию конъюнкции
входных переменных —х3, а транзистор Т2— операции запрета
и инверсии; вход С — тактовый. Требуемое время задержки сиг-
налов, необходимое для формирования выходного импульса, обес-
печивается соответствующей очередностью переключения транзи-
сторов, задаваемой разными уровнями напряжения, подаваемыми
на их базы. На базу транзистора Ту через резистор R2 подается
напряжение, приблизительно равное 2 В и определяемое диодами
Ду—Дз, а на базу транзистора Т2 через резистор Кз— напряжение
Е'Ип=5 В. Как видно из временной диаграммы работы схемы,
последняя формирует отрицательный импульс из отрицательного
перепада напряжения на тактовом входе. Наличие трех входов х,
а также входа А значительно расширяет логические возможно-
сти РП.
Детекторы событий (фронтов). Событие в цифровых устройст-
вах— смена логического состояния в какой-либо цепи, т. е. поло-
жительные или отрицательные перепады . (фронты). Детектор
фронтов должен формировать импульсы из фронтов любой поляр-
ности. Схема детектора фронтов на элементах И —НЕ приведена
на рис. 4.34. Принцип действия схемы основан на использовании
задержки распространения сигнала. На рис. 4.34, б для упроще-
ния рассмотрения импульсы показаны с идеальными фронтами.
При уровне „0“ на входе РП (и на первом входе вентиля У 2-1)
на выходе вентиля У2-1 присутствует уровень „1“. На втором вхо-
де вентиля У2-1 действует уровень „1“ с выхода вентиля УгЗ.
В)
Когда входной уровень принимает значение „1“, на выходе венти-
ля У2-1 уровенр „0“ появляется через отрезок времени, равный
времени задержки распространения сигнала в одном вентиле
^эд.р.ср. Между тем входной сигнал, проходя через вентили Уг1 —
УгЗ, уменьшает потенциал на выходе вентиля Уг-3 через интер-
вал времени, равный 3/зд.ср. При этом на выходе вентиля У2-1
формируется отрицательный импульс с длительностью, равной
3^зд.ср. Таким образом, используя четыре вентиля, можно форми-
ровать импульсы из положительных фронтов входного сигнала.
Добавив вентили У}-4 и У 2-2, можно получить отрицательные им-
пульсы из отрицательных фронтов входного сигнала. На выходе
вентиля У2-3 будут положительные импульсы от обоих фронтов
входного сигнала. При -необходимости иметь инверсный выходной
сигнал добавляется еще ’ один вентиль У 2-4. Надо помнить, что
длительность выходных импульсов рассмотренного детектора
фронтов равна 3/Зд.р.ср- В цепи у передний фронт выходных им-
пульсов отстает от положительного фронта входных импульсов на
две задержки распространения, от отрицательного фронта вход-
ных импульсов — на три задержки распространения, а в цепи у—
на три и четыре задержки распространения соответственно.
Рассмотренную схему можно использовать в счетчиках собы-
тий и в качестве удвоителя частоты в различных цифровых си-
стемах.
Детектор событий может быть собран на других логических
элементах или их комбинациях.
Контрольные вопросы
1.	Какие элементы цифровых устройств относят к специальным?
2.	Что такое логические расширители?
3.	Перечислите схемы, используемые при построении преобразователей
уровней.
4.	Предложите схему «универсального» преобразователя уровней.
5.	Приведите примеры генераторов, реализованных на дискретных интеграль-
ных схемах.
6.	Где используются генераторы с изменяемой частотой?
7.	Что такое одновибратор?
8.	Какие преимущества имеет одновибратор с повторным запуском?
9.	Что такое разностные преобразователи?
10.	Что такое детекторы фронтов?
Глава 5
ТРИГГЕРНЫЕ ЭЛЕМЕНТЫ ЦИФРОВЫХ
УСТРОЙСТВ
Большинство цифровых устройств совмещают функции по перера-
ботке и хранению информации. В арифметических и логических
устройствах для хранения информации чаще всего используют
триггеры — устройства с . двумя устойчивыми состояниями выхода,
содержащие элементарную запоминающую ячейку и схему управ-
ления, преобразующую поступающую информацию в комбинацию
сигналов, действующих непосредственно на входы элементарной
запоминающей ячейки.
Триггеры широко используются в формирователях импульсов,
генераторах одиночных сигналов, для построения делителей ча-
стоты, счетчиков, пересчетных устройств, регистров, накапливаю-
щих сумматоров, в устройствах управления и т. д.
В большинстве серий интегральных элементов содержатся
триггеры различных типов, в том числе и универсальные, поэтому
ниже рассмотрены лишь простейшие, но- наиболее распространен-
ные типы триггеров с приведением практических примеров их ис-
пользования.
В ряде случаев разработчику требуется триггер со специаль-
ными функциями, которым не удовлетворяют имеющиеся в нали-
чии триггеры, т. е. возникает задача проектирования произволь-
ного триггерного элемента. Весь материал данной главы рассмат-
ривается именно с позиций проектирования с использованием так
называемого канонического метода синтеза.
Канонический метод структурного синтеза применительно к
триггерам позволяет свести задачу их синтеза к задаче структур-
ного синтеза комбинационных схем. Результатом канонического
метода структурного синтеза является система логических урав-
нений, выражающая зависимость выходных сигналов триггеров и
функций возбуждения элементарных запоминающих ячеек (7?*;
S*) от сигналов на входе триггера и сигналов с выходов элемен-
тарных запоминающих ячеек.
§ 5.1.	ОБЩИЕ ХАРАКТЕРИСТИКИ
Обобщенную схему триггерного устройства (в дальнейшем
просто триггера) можно представить в виде, показанном на рис.
5.1, где хъ...,хп—информационные входы; Ci,.... Cm — входы син-
хронизации, или тактовые входы; Vi,..., V*— управляющие входы;
Sy, Ry — установочные входы; S*, R* — информационные входы
элементарной запоминающей ячейки; Q, Q— выходы.
Коммутационные входы используются для внешних соединений
в программируемых универсальных триггерах. В реальных схемах
триггеров некоторые входные сигналы и связи, показанные на
рис. 5.1, могут отсутствовать, а в простейших триггерах может не
быть схемы управления.
Функциональное обозначение триггеров и правила их изобра-
жения в технической документации определяются ГОСТ 2.743—82.
	Для информационных входов
приняты следующие обозначения:
S (Set — установка) — вход для
раздельной установки триггера в
состояние «1» (Q = l, <7=0); R
(Reset — сброс) — вход для раз-
дельной установки триггера в со-
стояние «О» (Q=0, @=1); Т
(Toggle — релаксатор) — счет-
ный вход триггера; J (Jerk —
внезапное включение) — вход
для раздельной установки триг-
гера в состояние «1» в универ-
сальном /К-триггере; К (Kill —
внезапное отключение) — вход
для раздельной установки триг-
Рис. 5.1. Обобщенная схема триггер- гера В состояние «О» в универ-
ного устройства	сальном JK-триггере; D (Delay —
задержка, Drive — передача) —
информационный вход для установки триггера в состояние «О»
или «1>>; V (Valve — клапан, вентиль)—управляющий вход для
разрешения приема либо информационных, либо тактовых сигна-
лов; тактовый вход С (Clock — первичный источник сигналов синх-
ронизации) разрешает схеме управления запись информации в
триггер.
Классификация триггеров может проводиться по различным оп-
ределяющим признакам.
По способу организации логических связей различают тригге-
ры с раздельной установкой состояний „0“ и „1“ (RS-триггеры);
со счетным входом (Г-триггеры); универсальные с раздельной
установкой состояний „0“ и „1“ (JK-триггеры); с приемом инфор-
мации по одному входу (D-триггеры); универсальные с управляе-
мым приемом информации по одному входу (DV-триггеры); ком-
бинированные (например, RST-, JRRS-, DRS-триггеры и т. п.); со
сложной входной логикой.
По способу записи информации триггеры подразделяются на
десинхронизируемые (асинхронные, нетактируемые); синхронизи-
руемые (синхронные, тактируемые).
По способу синхронизации различают триггеры синхронные со
статическим управлением записью; синхронные с динамическим
управлением записью.
В синхронных триггерах со статическим управлением записью
тактовый импульс начинает оказывать влияние только тогда, ког-
да его уровень возрастает или до уровня „1“, или уменьшается до
уровня „0“ в зависимости от элементной базы, на которой выпол-
няется триггер. Триггеры, состояние которых изменяется в интер-
вале действия уровней „1“ или „0“ тактового импульса, называ-
ются триггерами, срабатывающими по уровню, а триггеры, состоя-
ние которых изменяется по окончании действия уровней „1“ или
„0“ тактового импульса, называются триггерами с внутренней за-
держкой. Информационные сигналы оказывают влияние на триг-
гер лишь в течение действия тактового импульса.
В синхронных триггерах с динамическим управлением записью
информация поступает в момент изменения амплитуды тактового
импульса в определенном направлении, т. е. во время нарастания
или спада его фронта.
По количеству информационных входов триггеры могут быть
одновходовые, двухвходовые и многовходовые. Наибольшее рас-
пространение получили одно- и двухвходовые триггеры. Не сле-
дует путать количество информационных входов с количеством
фактических входов, на которые поступают информационные сиг-
налы, так как реально действующий информационный вход в
структуре триггера может быть конъюнкцией, дизъюнкцией или
какой-либо функцией нескольких логических переменных, дейст-
вующих на информационных входах, например /=/1/2/з; К—
=К1К2/Сз; /=/1/2/з и т. п.
По количеству тактовых входов различают триггеры однотакт-
ные, двухтактные и многотактные. Иногда к двухтактным отно-
сят двухступенчатые триггеры (MS-схемы), однако надо помнить,
что основное назначение последних — получение эффекта времен-
ной задержки информационных сигналов в структуре триггера,
если такой эффект нельзя реализовать с использованием каких-
либо физических методов, например с помощью накопления заря-
дов и т. п.
По виду выходных сигналов триггеры разделяются на статиче-
ские и динамические. Статические триггеры — триггеры, у которых
выходные сигналы в устойчивых состояниях остаются неизменны-
ми во времени. Динамические триггеры — триггеры, у которых
выходные сигналы в устойчивых состояниях изменяются во вре-
мени.
По способу запоминания информации могут быть триггеры с
логической и физической организацией памяти. Первые выполня-
ются на логических элементах И, ИЛИ, НЕ, И—НЕ, ИЛИ—НЕ,
И—ИЛИ—НЕ и т. д., а вторые являются элементами запоминаю-
щих устройств, в которых используются нелинейные свойства ма-
териалов (ферриты) или нелинейные вольт-амперные характери-
стики компонентов (динисторы).
По способу хранения информации различают триггеры с ак-
тивным хранением информации (выходной информационный сиг-
нал действует постоянно); с пассивным хранением информации
(выходной информационный сигнал может быть получен только
с помощью специального опросного сигнала).
По организации структуры можно выделить триггеры прямые
и дуальные (инверсные им триггеры), с неизменяемой структурой
и программируемые (см. [19]).
Деление на прямые и дуальные триггеры относительно, а их
взаимная инверсия отражает, например, для двухвходового триг-
гера следующее: состояние триггера при сочетаниях входных сиг-
налов 00 и 11 в инверсном триггере меняется на противоположное,
а при сочетаниях 10 и 01 остается неизменным. Триггер, разрабо-
танный для положительной логики, будет дуальным самому себе
при отрицательной логике. При положительной логике триггер,
выполненный в базисе И—НЕ, будет дуальным триггеру, имеюще-
му ту же структуру, но выполненному в базисе ИЛИ—НЕ, и т. д.
Так как дуальные триггеры логически равнозначны, то нет необ-
ходимости рассматривать их отдельно.
Поскольку триггеры в цифровых устройствах взаимодействуют
с другими элементами схемы, кроме их функционального назна-
чения необходимо знать их схемотехнические параметры. Преж-
де всего к этим параметрам необходимо отнести параметры логи-
ческих элементов, на которых выполнен триггер: Кое,-—коэффици-
ент объединения по входу; /Сраз— коэффициент разветвления по
выходу; уровни «0» и «1», входные и выходные токи и т. д.
В отличие от логических элементов параметрами триггера яв-
ляются:
разрешающее время триггера /раз — наименьший интервал вре-
мени между входными сигналами минимальной длительности, вы-
зывающими бесперебойное переключение триггера. Очевидно, что
#Раз зависит от того, какой смысл вкладывается в слова «беспере-
бойное переключение триггера». Принято считать, что триггер пе-
реключается бесперебойно, если любое значение выходного сиг-
нала, определяемое правилами работы, имеет длительность, не
меньшую среднего времени задержки распространения /зд.р.ср од-
ного логического элемента схемы;
максимальная частота переключения триггера
Утах 1/^раз.	(5.1)
Поскольку, как отмечено выше, выходные сигналы триггера
при воздействии входных сигналов с частотой fmax имеют длитель-
ность /3д.р.Ср, то, учитывая длительность фронтов нарастания и спа-
да, можно сделать вывод, что эти выходные сигналы являются не-
достаточными для надежной передачи информации в логические
цепи, так как уровни «1» и «О» в этом случае не будут фиксиро-
ваться. Для обеспечения их фиксирования принято уменьшать
частоту fmax в 1,5 раза и считать ее рабочей, т. е.
/раб=/газх/1,5	(5.2)
(параметр fpa6 указывается в паспорте или ТУ для наихудших
условий работы);
минимальная длительность входного сигнала
1г
А. = £ А>д.р.ср>	(5.3)
z=i
где k — количество элементов в цепочке от входа информационно-
го или тактового сигнала до входа элемента, на котором замыка-
ется триггерное кольцо обратной связи;
время задержки переключения триггера
г
^зл.пер==^^ ^зл-p.cpi	(5.4)
i=i
где I—количество элементов в цепочке от входа информационно-
го или тактового сигнала до выхода элемента, на котором под-
тверждается состояние триггера. •
Из определения tK и /3д.пеР следует
l=k+l.	(5.5)
Единица в (5.5) характеризует задержку распространения од-
ного из логических элементов, на которых выполняется элемен-
тарная запоминающая ячейка триггера.
Совокупность параметров fpa6, и /зд.ПеР определяет быстро-
действие триггеров и в конечном счете быстродействие цифровых
устройств, построенных на их основе.
Триггер как элементарный последовательностный автомат.
Триггеры представляют собой элементарные последовательност-
ные автоматы и характеризуются:
числом информационных входов не более трех (большинство
реализованных схем триггеров имеет не более двух входов);
числом внутренних состояний для потребителя информации с
триггера, равным двум, чему соответствует одна внутренняя пере-
менная, которую принято обозначать символом Q;
числом выходных переменных у не более одной, причем значе-
ние у совпадает со значением Q; как правило, в триггерах наряду
со значением Q получается инверсная переменная Q;
функцией переходов иди связи внутренних переменных для мо-
мента времени t со значениями входных и выходных переменных
для момента времени /4-1, называемых характеристическими
уравнениями
Qt+i=f(xo Qt),	(5-6)
являющимися полными, т. е. триггеры обладают полной системой
переходов. Действительно, для всех триггеров имеются состояния
входов, под воздействием которых происходят изменения состоя-
ния триггеров	всех четырех видов: 0->0, О->1, 1->0, 1->1.
В дальнейшем переходы будем обозначать в виде двузначного сло-
ва или числа, например Qt-+Qt+i в виде	0->1 в виде 01
и т. п.
Запись xt в (5.6) означает, что сигнал х принимает какое-то
конкретное значение «0» или «1» в момент времени t и сохраняет
его до момента времени /4-1. Запись Qf+i означает, что выходной
сигнал принимает какое-то значение сразу же по окончании мо-
мента времени /4-1 и сохраняет его до момента времени /4-2.
Иногда определяют xt и Qt как значения переменных до прихода
информационного (тактового) сигнала, а х/м, Qw— после прихо-
да информационного (тактового) сигнала.
Поскольку сигналы на выходах Q и Q — взаимно обратные, со-
стояние триггера определено, если задано значение одного из вы-
ходных сигналов, например на его прямом выходе Q. Состояние
Q = l, Q=0 называется единичным, a Q=0; ()=1— нулевым.При
некоторых комбинациях входных сигналов могут появиться со-
стояния Q=^=l или Q=0; Q=0. По окончании действия таких
комбинаций состояния 00 или И сохраняться не могут и триггер
перейдет либо в состояние 10, либо в состояние 01. Комбинацию
входных сигналов, по окончании которой состояние триггера не-
определенное, т. е. с равной вероятностью может быть единичным
или нулевым, называют запрещенной комбинацией. В этом случае
значения сигналов на выходах Q и Q — фиктивные, неопределен-
ные и обозначаются символами Х> 0 или буквами а, Ь,....
Таким образом, триггер может иметь пять логических состоя-
ний на выходе (0, 1, Q, Q и X), обозначающих следующее:
«0» — триггер постоянно находится в нулевом состоянии неза-
висимо от изменения сигналов на его входе;
«1» — триггер постоянно находится в единичном состоянии не-
зависимо от изменения сигналов на его входе;
Q — состояние триггера не изменяется при изменении входных
сигналов, причем может быть либо <2 = 0, либо Q = l;
Q — состояние триггера изменяется на противоположное при
изменении входных сигналов, причем может быть изменение со-
стояния «1» на состояние «0» или обратно;
X — фиктивное (неопределенное) состояние триггера.
Число теоретически возможных типов триггеров с х информа-
ционными входами равно 52V, 5 — количество возможных состоя-
ний на выходе триггера, 2Ж — количество наборов, содержащих все
х входные переменные. При х=1 имеем 25, а при х—2 получаем
625 типов триггеров, однако часть из них тривиальна, бессмыслен-
на или триггеры дуальны. Технически реализуемых триггеров с
одним информационным входом только два, с двумя информаци-
онными входами — 24. Наиболее распространены двухвходовые
триггеры, но синтезировано только восемь их типов, среди которых
три — универсальные. Остальные технически реализуемые двух-
входовые триггеры, среди которых имеется 10 универсальных, мо-
гут найти практическое применение в будущем (см. [19]).
Правила функционирования триггеров могут быть заданы: 1)
словесным описанием; 2) в виде таблицы переходов триггера, т. е.
таблицы информационных значений входных сигналов, внутрен-
них состояний и выходных сигналов триггера; 3) в виде характе-
ристических уравнений— логических функций типа Qt+i—f(Qt,
Xt), где i=l, 2,... ,m; 4) в виде графа, состоящего из вершин, чис-
ло которых соответствует возможным состояниям триггера с уче-
том внутренних состояний элементов памяти, и направленных вет-
вей, начинающихся и заканчивающихся на вершинах; при этом
на ветвях указывается набор входных сигналов, приводящих к
данному переходу триггера из одного состояния в другое или
подтверждающих данное состояние; 5) в форме микропрограммно-
го автомата (в теории конечных автоматов).
§ 5.2.	АСИНХРОННЫЙ /?£ -ТРИГГЕР И ЕГО РАЗНОВИДНОСТИ
7?5-триггер — двухвходовый, который при подаче активного сиг-
нала на S-вход и неактивного сигнала на Е-вход устанавливается
в единичное состояние; при подаче активного сигнала на Е-вход
и неактивного сигнала на S-вход устанавливается в нулевое со-
стояние; одновременная подача двух активных сигналов на S- и
₽-вход запрещена, если же такая ситуация возникает, то состоя-
ние триггера считается безразличным.
Разновидностями ES-триггера является:
1.	S-триггер — двухвходовый, работающий как 7?5-триггер, при
одновременной подаче двух активных сигналов на входах триггер
устанавливается в единичное состояние.
2.	/^-триггер — двухвходовый, работающий как 7?5-триггер, при
одновременной подаче двух активных сигналов на входах триггер
устанавливается в нулевое состояние.
3.	Е-триггер (Exclusive — особенной)—двухвходовый, рабо-
тающий как ES-триггер, при одновременной подаче двух активных
сигналов на входах триггер сохраняет предыдущее значение.
Описание функционирования ES-триггера можно представить и
в виде таблицы переходов. Если за активный сигнал на R- и S-
входах принять уровень «1», то получим табл. 5.1.
В столбце «Номер набора» записывается десятичное число —
эквивалент двоичного кода, представленного переменными R, S и
Qt. Переменная R, стоящая в наборе RSQt слева, считается стар-
шим разрядом двоичного кода. Наличие столбца «Набор» позволя-
ет быстро и без ошибок заполнять карты Карно.
Из табл. 5.1 видно, что 7?5-триггер сохраняет одно из устойчи-
вых состояний независимо от многократного изменения информа-
ционного сигнала на одном входе при нулевом значении информа-
ционного сигнала на другом входе. Это свойство «блокировки»—
основное функциональное свойство 7?5-триггера, и именно оно де-
лает его элементарной запоминающей ячей-
Таблица 5.1 кпЛ
Номер набора	R	S	Qt	Qt-n	QtM
0	0	0	0	(0)	1
1	0	0	1	(1)	0
г	0	1	0	Ml	0
3	0	1	1	W	0
4	1	0	0	(0)ь	1
5	1	0	1	0	1
6	1	1	0	X	X
7	1	1	1	X	X
В столбце Q/+1 (табл. 5.1) записываются
значения выходной переменной Q, которые
она принимает в момент времени /Ц-1- Ес-
ли <2ж = 0ь то такое состояние триггера
устойчиво и в столбце Qh-i записывается в
скобках; если Qt+i=/=Qt, то состояние триг-
гера неустойчиво и в столбце Qm записы-
вается без скобок. Для последней ситуации
возможны два случая:
1) триггер при том же наборе входных
переменных переходит в устойчивое состоя-
ние (переход обозначен стрелкой);
2) триггер при том же наборе входных
переменных будет постоянно менять свое
состояние, т. е. будет находиться в автоко-
лебательном режиме. Последнее говорит о том, что триггер данной
структуры не может управляться потенциальными сигналами.
Поясним сказанное выше. С позиций схемотехники точки с сиг-
налами Qt и Qf+i — одна и та же точка схемы; выходной сигнал
триггера после изменения входных сигналов установится не рань-
ше чем через время задержки переключения [см. (5.4)], поэтому
триггер будет находиться в устойчивом состоянии, если через вре-
мя /зд.пер после изменения входных сигналов он не изменит свое
состояние, и будет находиться в неустойчивом состоянии, если че-
рез время /зд.пер после изменения входных сигналов изменит свое
состояние на противоположное.
Из табл. 5.1 следует, что при всех наборах входных перемен-
ных R, S триггер имеет устойчивые состояния, причем предполага-
ется, что набор переменных RS = 11 при нормальной работе RS-
триггера не возникает, поэтому значение Q<+i при этом наборе не
представляет интереса. В табл. 5.1 значение Q<+i обозначено зна-
ком X- Отсутствие неустойчивых состояний у 7?5-триггера говорит
о том, что его характеристическое уравнение полностью отражает
структуру потенциально управляемого триггера.
Определим характеристическое уравнение 7?5-триггера, пред-
ставив (5.6) в совершенной дизъюнктивной нормальной форме
(СДНФ) и минимизировав последнюю с помощью  аиболее про-
стого и наглядного метода для функций небольшого числа пере-
менных (^C6) — метода карт Карно. СДНФ получается как логи-
ческая сумма конституент единицы для наборов, на которых функ-
ция принимает единичное значение, причем символ любой пере-
менной в некоторой конституенте единицы берется со знаком от-
рицания, если конкретное значение переменной в рассматриваемом
наборе имеет значение 0. Если функция на некоторых наборах
имеет неопределенное значение X, то ее доопределяют. Процесс
доопределения состоцт в произв!
ции равными 0 или 1. Доопреде-
ление выполняют таким образом,
чтобы результирующая мини-
мальная ДНФ функции была
наиболее простой с учетом воз-
можности доопределения функ-
ции единицами. Записывать (5.6)
в СДНФ не будем, а сразу на-
несем ее на карту Карно (рис.
5.2, б). Доопределив значения X
единицами, характеристическое
уравнение /^S-триггера получим
в виде
Q/+r=S+^.	(5.7)
Наличие запрещенной комби-
нации информационных сигналов
RS=11 запишем в виде следую-
щего требования:
/?S^=0.
задании значении функ-
Рис. 5.3. Схемы PS-триггера в базисе
ИЛИ — НЕ (а, б) и в базисе И — НЕ
(а, <?) и его условные обозначения (в,
е)
(5.8)
Выбрав в качестве элементной базы базис ИЛИ—НЕ, преоб-
разуем (5.7), используя закон отрицания и правило де Моргана,
к виду
Qt+i—$ 4- Qt-
(5.9)
Из-табл. 5.1 и рис 5.2, в можно получить выражение для Qn+H

(5.10)
»
Выражение . 0) преобразуется к виду
Порядковый номер
состояния
выхода
триггера
Qt+i=R+s+Qf	(5.П)
Из (5.9) и (5.11) видно, что RS-триггер представляет собой
последовательное соединение двух элементов ИЛИ—НЕ, замкну-
тое само на себя (рис. 5.3, а).
Выбрав в качестве элементной базы базис И—НЕ, преобразу-
ем (5.7) и (5.8), используя правило де Моргана:
Qt+i=SRQt, /? + S=l.	(5.12)
Из (5.12) видно, что RS-триггер (точнее, RS-триггер) пред-
ставляет собой последовательное соединение двух элементов И—
НЕ, замкнутое само на себя (рис. 5.3,г).
RS- и .RS-триггеры — дуальные.
На рис. 5.4 закон функционирования
RS-триггера представлен в виде графа.
Вершины графа обозначаются кружка-
ми, внутри которых записываются со-
стояния триггеров (иногда кроме цифр
внутри кружков или рядом с ними запи-
Рис. 5.4. Граф асинхронного сывают символьное обозначение состоя-
RS-триггера	ний), а дуги графа (направленные реб-
ра) — линиями, начинающимися у ка-
кой-либо вершины и заканчивающимися у той же вершины (в
этом случае дуга называется петлей) или у какой-то другой вер-
шины. Дуги и петли характеризуют переходы триггера, которые
он совершает под воздействием входных сигналов, причем рядом
с дугой или петлей записываются комбинации входных сигналов
(иногда комбинации входных сигналов записываются в виде сим-
' вольного обозначения). Отсутствие на графе комбинации входных
сигналов RS= 11 говорит о том, что она запрещенная.
С помощью характеристических уравнений (5-7), (5.11), (5.12)
можно определить состояние триггера Qz+i, в которое он перейдет
в момент времени <-)-1, если известны комбинации входных сиг-
налов и состояние триггера Qt в предшествующий момент време-
ни t. При синтезе последовательностных схем (сложных тригге-
ров, счетчиков, регисторов и т. п.) надо решить обратную задачу:
определить комбинацию входных сигналов при требуемом перехо-
де из одного состояния в другое (второй этап канонического ме-
тода синтеза). Результатом решения этой задачи будет получение
характеристической таблицы. Для Д5<григгера в базисе ИЛИ—НЕ
это табл. 5.2, а в базисе И—НЕ — табл. 5.3.
Характеристическая таблица может быть получена из таблицы
переходов, характеристического уравнения, графа.
Пусть закон функционирования RS-триггера задан таблицей
переходов (см. табл. 5.1). Требуется определить комбинации вход-
ных сигналов, при которых триггер совершит переход 00. Триггер
этот переход осуществляет в строках, соответствующих наборам
0 и 4. При наборе 0 R = 0, S=0, а при наборе 4 R = l, S=0, сле-
довательно, для того чтобы RS-триггер совершил требуемый пере-
ход, необходимо на вход S подать 0, а на вход R— либо 0, либо 1
(см. первую строку табл. 5.2). Аналогично определяются значения
Я и S при переходах 01, 10 и 11.
Таблица 5.2	Таблица 5.3
Переход Qi	Я’	S*
00	X	0
01	0	1
10	1	0
и	0	X
Базис ИЛИ — ИЕ		
Переход Qt Qt+i	R*	S*
00	X	1
01	а	0
10	0	1
и	1	X
Базис И — НЕ		
Пусть закон функционирования RS-триггера задан характери-
стическим уравнением (5.7). Требуется определить комбинации
входных сигналов, при которых триггер совершает переход 01.
После подстановки в (5.7) значений Qt—O и Qi+I = l получим ра-
венство l=S+R0, становящееся тождеством при комбинациях
RS=()1 или 11, однако, учитывая, что комбинация 11 запрещен-
ная, переход 01 может осуществляться только при R=0 и S=1
(см. вторую строку табл. 5.2). Аналогично определяются значения
R и S при переходах 00, 10 и 11.
Пусть закон функционирования RS-триггера задан графом
(рис. 5.4). Требуется определить комбинации входных сигналов,
при которых триггер совершает переход 11. Рядом с петлей у
вершины с состоянием «1» записаны две комбинации RS: 00 и 01;
это означает, что на вход R надо подать 0, а на вход S — либо 0,
либо 1 (см. четвертую строку табл. 5.2). Аналогично определяют-
ся значения R и S при переходах 00, 01 и 10.
Оценим основные характеристики быстродействия асинхронно-
го RS-триггера (рис. 5.5). Предположим, что триггер сначала на-
ходится в состоянии «0», а входные сигналы имеют значения R =
=S=0 (эти цифры являются первыми слева разрядами кодов,
рис. 5.5, а). При переключении триггера в единичное состояние
S=l, /?=0 (эти цифры являются вторыми слева разрядами ко-
дов, рис. 5.5, а). Новое значение нулевого сигнала § устанавлива-
ется с задержкой относительно сигнала S на время /зд.р.ср. Это от-
мечено колпачком над вторым слева разрядом кода, записанного
около выхода Q. Сигнал «О» на выходе Q вызывает появление но-
Рис. 5.5. Предельный динамический режим работы RS-
триггера:
а — схема; б — временные диаграммы
Рис. 5.6. Граф асинхронного
5-триггера
вого значения «1» на выходе Q. Сигнал на выходе Q задержан от-
носительно сигнала на выходе Q на время 4д.р.ср, а относительно
входного сигнала S — на время 2£зд.р.ср (предполагается, что сред-
ние задержки распространения сигнала обоих элементов ИЛИ—
НЕ одинаковы).. Последнее обстоятельство отмечено двумя кол-
пачками над вторым слева разрядом ко-
да, записанного около выхода Q. Точно
так же отмечены на рис. 5.5, а этапы пе-
реключения триггера из единичного со-
стояния в нулевое (третьи слева разря-
ды кодов). Отсчет задержек в этом слу-
чае ведется относительно сигнала на
входе R, вызвавшего переключение триг-
гера.
На временной диаграмме рис. 5.5, б иллюстрируется предель-
ный динамический режим работы 7?5-триггера. При анализе режи-
ма предполагается, что элементы ИЛИ—НЕ являются идеальны-
ми элементами задержки на время £3д.р.ср, не искажающими фрон-
ты входных и выходных сигналов. Пусть до момента времени to
триггер находился в состоянии «О», a R—S=0. В момент време-
ни t0 сигнал S изменил свое значение с 0 на 1. В момент времени
Л=to+^зд.р.ср выходной сигнал изменился с 1 на 0. Нулевые сиг-
налы, действующие на входе R и на выходе Q в момент времени
ti = Л + /зд.р.сР, обеспечат появление сигнала «1» на выходе Q.
В этот же момент можно снять сигнал «1» со входа S, а сигнал
«1>> с выхода Q подтвердит сигнал на выходе Q в момент времени
/3=/2+^д.р.сР. Тогда с учетом данного выше определения беспе-
ребойного переключения триггера можно записать
/и== 2/3д.р.Ср, ^зл.пер==3^зл.р.ср.
(.5.13)
Из временной диаграммы очевидно, что
/раз==Г5=^=44д.р.Ср-	(5.14)
Таблица 5.4
Набор			Qt	Qf+l	R*	s*
0	0	0	0	(0)	X	0
1	0	0	1	(1)	0	X
2	0	I	0	1	0	1
3	0	1	1	(1)	0	X
4	1	0	0 .	(0) -	X	0
5	1	0	1	0	1	0
6	I	1	0	1	0	1
7	1	1	1	(1)	0	X
Асинхронный S-триггер функционирует в соответствии с табл.
5.4, где SK — вход, соответствующий входу R, a Ss —вход, соот-
ветствующий входу S 2?5-триггера. Отличительная особенность S-
триггера в том, что при активных входных сигналах Sr=Ss он ус-
танавливается в состояние «1». На рис. 5.6 закон функциониро-
вания S-триггера представлен в виде графа.
Рис. 5.7. Карты Карно S-триггера:
а — эталонная; б — для в — для Д':
г — для S*
Рис. 5.8. Схема S-триггера в ба-
зисе ИЛИ — НЕ
Из табл. 5.4 видно, что при всех наборах входных переменных
<Sr и Ss триггер имеет устойчивые состояния; следовательно, ха-
рактеристическое уравнение отражает структуру управляемого по-
тенциалом триггера, причем он содержит только одну элементар-
ную запоминающую ячейку в виде /?5-триггера.
Из рис. 5.7 следует, что
Qf+1=S$4-SflQ<.	(5.15)
Выражение (5.15) совпадает с выражением (5.7), причем огра-
ничение (5.8) отсутствует.
Выражение (5.15) можно преобразовать, если в карте Карно
(рис. 5.7, б) использовать дополнительный контур, обозначенный
штриховой линией:
Q/+i=ss	Qi—
(5.16)
Отсюда
Qi+i—Ss^~Ss~}~Sr 4~Q<.	(5-17)
Несмотря на то что (5.17) и отражает структуру S-триггера,
проделанные преобразования не очевидны.
Для упрощения процедуры получения структуры S-триггера
воспользуемся' обобщенной схемой триггерного устройства (см.
рис. 5.1) и будем искать функции возбуждения R* и S* элемен-
тарной запоминающей ячейки, в качестве которой возьмем 7?S-
триггер, выполненный в базисе ИЛИ — НЕ. В данном случае R*
и S* — функции переменных SR, Ss и Q.
Дополним табл. 5.4 для момента t + 1 столбцами Д* и S* и вне-
сем в эти столбцы значения R* и S*, обеспечивающие необходи-
мый переход QtQt+i, воспользовавшись табл. 5.2. Например, на
нулевом наборе S-триггер совершает переход 00, тогда из табл. 5.2
следует, что в строке с нулевым набором в столбце R* надо
записать Х> в столбце S* — 0 и т. д. Из рис. 5.7, в следует,
что
T?*=SRSs,	(5.18)
а из рис. 5.7, а —
S* = Ss.	(5.19)
Будем считать, что S-триггер полностью выполняется в базисе
ИЛИ—НЕ, тогда по правилу де Моргана из (5.18) найдем
7?*=S^ + Ss._	(5.20)
Таким образом, выражения (5.19) и (5.20) отражают структуру
S-триггера, которая и приведена на рис. 5.8i
Иногда S-триггер называют Д5-триггером с приоритетным S-
входом.
Структуру R- и Дтриггеров можно получить по методике, рас-
смотренной для S-триггера. Аналогично можно проанализировать
и основные характеристики быстродействия этих триггеров.
§ 5.3. КАНОНИЧЕСКИЙ МЕТОД СИНТЕЗА ТРИГГЕРНЫХ
УСТРОЙСТВ
Рассмотрим двухвходовый триггер, отличительной особенностью
которого по сравнению с ^S-триггером является то, что при нали-
чии двух активных уровней на входах данный триггер меняет свое
Таблица 5.5
Номер набора	J		Qt	Осн
0	0	0	0	(0)
1	0	0	1	(1)
2	0	1	0	(oh
3	0	1	1	0
Ч	1	0	0	q
5	1	0	1	mi
6	1	1	0	1
7	1	1	1	0
состояние на противоположное, тому, которое он имел до появле-
ния двух активных уровней на входах. Этот триггер не является
разновидностью /?5-триггера, а образует само-
стоятельный класс JK-триггеров.
Закон функционирования //(-триггера, у кото-
рого активными сигналами, на входах являются
уровни «1», приведен в табл* 5.5.
Из этой таблицы видно, что при наборе J —
= /(=1 триггер не имеет устойчивого состояния
выхода, т. е. //(-триггер, реализованный на одной
элементарной ячейке (одном /?5-триггере), при
/=/(=1 работает как кольцевой генератор. Мож-
но сделать вывод о том, что //(-триггер должен
управляться переходами на /- и /(-входах.
Возникают два вопроса:
1. Сколько нужно элементарных запоминаю-
щих ячеек, чтобы //(-триггер работал в соответ-
ствии с законом функционирования?
2. Как должны быть соединены между собой элементарные
ячейки, чтобы //(-триггер работал в соответствии с законом функ-
ционирования?
Ответы на эти вопросы дает канонический метод синтеза циф-
ровых автоматов. Каноническим (от слова «канон»-—основа, за-
кон, база) этот метод называется потому, что цифровой автомат
синтезируется на базе заранее заданных элементарных запоминаю-
щих ячеек (элементарных автоматов в общем. случае, например,
на базе /?5-триггеров).
На первый вопрос дает ответ этап абстрактного синтеза, а на
второй — этап структурного синтеза. Применительно к синтезу
триггерных устройств на этих этапах выполняются следующие про-
цедуры.
Этап абстрактного синтеза:
1.	Формулируется словесное описание принципа функциониро-
вания триггерного устройства.
2.	Оформляется первичная таблица переходов.
3.	Определяются совместимые состояния в первичной таблице
переходов и строится диаграмма совместимых состояний.
4.	Оформляется сокращенная таблица переходов.
5.	Строится граф переходов.
5. Кодируются внутренние состояния триггерного устройства и
(в случае необходимости) устраняются в графе контуры с нечет-
ным числом переходов.
Этап структурного синтеза:
1.	Выбираются тип элементарной запоминающей ячейки и ло-
гический базис.
2.	Оформляется характеристическая таблица для выбранного
типа элементарной запоминающей ячейки.
Таблица 5.6
Порядко- вый номер состояния	/К			
	00	01	10	П
1	(1), о			
2	(2), 1			
3		(3), о		
4		(4), Г		
5			(5), 0	
6			(6), 1	
7				(7), 0
• 8				(8), 1
Таблица 57
Порядко- вый номер состояния	JK			
	00	01	10	11
1	(1), 0	3	5	7
2	(2), 1	4	6	8
3	1	(3), 0	5 <	7
4	1	(4). 1	5	8
5	2	4	(5), 0	7
6 .	2	4	(6), 1	8
7	2	4	5	(7), 0
8	1	4	5	(8), 1
3.	Составляется таблица функционирования, учитывающая из-
менение всех внутренних переменных во времени.
4.	Минимизируются логические уравнения для всех функций
возбуждения всех элементарных запоминающих ячеек.
5.	Оформляется принципиальная схема триггерного устройства.
6.	Минимизируется схема с использованием возможности раз-
личного доопределения функций возбуждения элементарных запо-
минающих ячеек.
7.	Схема дополняется входами синхронизации, установки и
сброса, а информационные сигналы реализуются как функции от
нескольких входных переменных. Здесь же учитываются вопросы,
связанные с рациональной  трассировкой связей на кремниевом
кристалле (если триггерное устройство реализуется в виде ИС)
и т. п.
Рассмотрим выполнение этих процедур на конкретном примере проектиро-
вания универсального /Л-триггера.
Этап абстрактного синтеза:
.1. Пусть /К-триггер должен устанавливаться в состояние «1» отрицательным
перепадом на входе /, сбрасываться в состояние «О» отрицательным перепадом
на входе К, а при одновременном действии отрицательных перепадов на вхо-
дах / и Л должен изменять состояние на противоположное.
й. Оформляем первичную таблицу переходов. Так как неизвестно, сколько
нужно элементарных запоминающих ячеек, чтобы обеспечить работу //(-триггера,
то предположим, что для каждого набора статических сигналов на входах J и
Л будут существовать различные состояния с двумя значениями выхода тригге-
ра «О » и «1». Так как всего может быть, четыре набора сигналов / и К, то
в первоначальной таблице будет восемь строк с устойчивыми состояниями.
Устойчивые состояния будем обозначать цифрами в скобках, а для удобства
пользования таблицей рядом с цифрой в скобках будем писать значение выхода
УК-триггера (0 или 1). Первичная таблица, учитывающая только статические
состояния триггера, выглядит как табл. 5.6.
Учтем временные изменения состояний триггера под действием смены вход-
ных наборов сигналов У и К. Пусть на наборе УК=00 триггер находится в
устойчивом состоянии (1) и на его выходе действует сигнал 0, а затем набор
входных сигналов стал УК=01, следовательно, сигнал У совершил переход 00,
а К — 01. В соответствии со словесным описанием работы УК-триггера оба пе-
рехода неактивны по отношению к выходу триггера, поэтому на выходе оста-
нется сигнал 0, а так как для набора УК=01 значение 0 выхода соответствует
состоянию (3), то в первой строке в столбце 01 необходимо поставить неустой-
чивое состояние 3 (цифра без скобок!) (табл. 5.7).
Отметим, что переход в строке (табл. 5.7) говорит о смене наборов вход-
ных сигналов, а переход в столбце — о смене неустойчивого состояния устойчи-
вым, когда осуществляется изменение состояний внутренних запоминающих
ячеек.
Пусть на входах /К действовал набор 11, а затем набор входных сигналов
стал УК=00; следовательно, на обоих входах одновременно действуют активные
по отношению к выходу триггера сигналы, в результате чего значение выхода
изменится на противоположное.
Поэтому в седьмой строке в столбце 00 надо поставить неустойчивое со-
стояние 2, а в восьмой строке — 1.
Таким образом, табл. 5.7 заполняется полностью. Например, при переходе
от набора УК=01 к набору 00 выход триггера устанавливается в состояние 0
активным перепадом 10 на входе К.
3.	Определяем совместимые состояния в первичной таблице переходов. Со-
стояния (строки) называются совместимыми, если номера состояний, записанные
в соответствующих столбцах, совпадают или друг с другом, или с безразличным
состоянием X (для не полностью определенного цифрового автомата). Объеди-
нение цифр с X доопределяет последнее.
При объединении строк (состояний) необходимо придерживаться следующе-
го правила: если объединяются одинаковые номера состояний в скобках н без
них, то результирующее состояние должно быть в скобках; если объединяются
состояние, соответствующее X, и состояние, соответствующее какому-либо номе-
ру, то в строке сокращенной таблицы пишется этот номер.
В общем случае строки можно объединить различными способами. Для
Удобства анализа вариантов построения сокращенной таблицы переходов исполь-
зуются диаграммы совместимых состояний. Точки на диаграмме отражают строки
первичной таблицы переходов, пронумерованные в соответствии с номерами устой-
чивых состояний, содержащихся в этих строках. Если какие-либо строки могут
быть объединены, то между соответствующими точками на диаграмме проводит-
ся линия. В нашем случае диаграмма совместимых состояний имеет вид, пред-
ставленный на рис. 5.9, из которого видно, что первоначальная таблица перехо-
дов имеет четыре пары совместимых внутренних состояний.
Выполнив данную процедуру, мы ответили на первый вопрос: для реализа-
ции /Л-триггера нужны две элементарные запоминающие ячейки, так как с их
помощью можно закодировать четыре различных состояния, которые были по-
лучены.
4.	Оформляем сокращенную таблицу переходов, объединив
' 2 4 э совместимые состояния. Получаем табл. 5.8, в которой в качест-
ве различных состояний взяты состояния с номерами 1, 2, 4 и 5.
Рассмотрим объединение четвертой и восьмой строк в
табл. 5.7. В столбце с набором 77<=00 в четвертой и восьмой
"	*	строках состоит неустойчивое состояние 1, поэтому в объеди-
J ° ° ' нениой строке (табл. 5.8), в строке с состоянием 4 записыва-
Рис. 5.9. Диаграм-ем I- В столбце с набором Z/<=01 в четвертой строке табл. 5.7
ма совместимых со- стоит устойчивое состояние (4), а в восьмой строке — неустой-
стояний	чивое состояние 4, поэтому в объединенной строке табл. 5.8 за-
писываем (4), 1. В столбце (табл. 5.7) с набором 7К=10 в
четвертой и восьмой строках стоит неустойчивое состояние 5,
поэтому в объединенной строке табл. 5.8 записываем 5.
5.	Строим граф переходов, соответствующий сокращенной таблице переходов
(табл. 5.8). Данный граф приведен на рис. 5.10, с. В верхней половине кружка,
которым обозначается вершина графа, записывается номер состояния, принятый
в сокращенной таблице перехода, а в нижней половине — конкретный набор зна-
чении выходов двух элементарных запо-
минающих ячеек (двух внутренних пере-
менных) .
Из теории конечных автоматов из-
вестно, что когда две (или более) внут-
реннйе переменные одновременно перехо-
дят из одного состояния в другое, то го-
ворят, что имеет место состязание меж-
ду изменяющимися переменными. Напом-
ним, что состояние — это набор конкрет-
ных значений внутренних переменных.
Если желаемое состояние зависит от по-
рядка или последовательности изменений
внутренних переменных, то состязание
критическое, в противном случае — не-
критическое.
6. Важнейшей процедурой при син-
тезе триггеров является представление
внутренних состояний в виде наборов
конкретных значений внутренних пере-
менных — кодирование состояний. Способ
Таблица 5.8
Порядко- вый номер состояния	1К			
	00	01	10	’ 11
1.	(1), 0	(1), 0	5	5
2	(2), 1	4	(2), I	4
4	1	(4); 1	5/1	(4L 1
5	2	4/2	(5), 0	(5), 0
кодирования, устраняющий состязания
(гонки), называется противогоночным. При способе кодирования «соседнее ко-
дирование состояний» состязания всегда отсутствуют, любые два последователь-
ных состояния кодируются наборами, отличающимися состояниями лишь одной
элементарной запоминающей ячейки. Соседнее кодирование можно применить
только в том случае, если в графе переходов нет контуров с нечетным числом
переходов. На рис.-5.10 есть два. таких контура: 1,—5—4—1 и 5—2—4—5. Кон-
тур с четырьмя переходами— 1—5—2—4—1. Закодируем способом «соседнее ко-
дирование» все четыре состояния внутренних переменных триггера, не обращая
внимания на наличие двух контуров с нечетным числом переходов (ниже будет
показано, как они могут быть устранены). Считаем, что выход второй элемен-
тарной запоминающей ячейки Q2 является собственно выходом проектируемого
/К-триггера. Так как в состоянии с номером 1 значение выхода равно 0, то со-
стояний I может быть закодировано одним ^из наборов QiQ2 00 или 10. Пусть
выбран набор QiQ2=00, тогда состояние 5 должно быть закодировано набором
QiQ2=10, так как и в этом состоянии значение выхода равно 0. Ясно, что со-
стояние 2 кодируется набором QiQ2=.l 1, а состояние 4 — 01.
Устраним контуры с нечетным числом переходов. Из состояния 5, в котором
триггер находится при наборах //(=10 или 11, он может перейти в состояние 2
при смене /К=10 на набор 00 или в состояние 4 при смене //( на набор 01.
Но так как и в состоянии 2 и в состоянии 4 значение выхода равно «1», а зна-
чение переменной Qi безразлично (например, она нам недоступна, как в реаль-
ной ИС /K-триггера), то считаем, что при смене JK на набор 01 переходим в
состояние 2, а не в состояние 4. Аналогично рассуждая, считаем, что из состоя-
ния 4 при переходе к набору /К=10 переходим в состояние 1, а ие 5, так как
и в том и другом состоянии значение выхода триггера равно 0. Окончательный
вид графа переходов //(-триггера приведен на рис. 5.10, б. На этом завершается
этап абстрактного синтеза.
Рис. 510. Первоначальный (а) и окончательный (б) граф JK-
триггера
Этап структурного синтеза:
,1. В качестве элементарных запоминающих ячеек выбираем KS-триггер в
базисе И — НЕ (см. рис. 5.3, д), в качестве логического базиса для реализации
функций возбуждения /^-триггеров также выбираем И — НЕ.
2.	Характеристическая таблица для выбранных элементарных запоминающих
ячеек приведена в табл. 5.3.
3.	Таблица функционирования (табл. 5.9), учитывающая изменения всех
внутренних переменных во времени, составляется на основе графа рис. 5.1.0, б.
Для заполнения четырех правых столбцов в табл. 59 используется табл. 53.
/?1* и Si* — функции возбуждения первой элементарной запоминающей ячейки,
а /?2* и Ss* — второй.
4.	Минимизируем выражения для Ki*; Si*; К 2* и S2*, используя карты
Карно.
Из рис. 5 1.1, в — е следует, что
^=Q2 + K = Q2K;	(5.21)
51 = <?2+7 = ^Г	(5.22)
/?2=Q1+K=^^.	(5.23)
S2 = Ql+/ = Qj-	(5-24>
5.	Выражения— (5.21) — (5.24) полностью отражают структуру //(-триггера,
приведенную на рис. 5.12.
,	6. Минимизируем схему, используя возможность различного доопределения
функций возбуждения элементарных запоминающих ячеек. Из карты Карно
(рис. 5.11, д), доопределив значения У?2* иа наборах 4 и 12 нулями и учитывая
(5.21), найдем
^2 = Qi+Q2K = Qi+#i=5Iflf.	(5.25)
Из карты Карно (рис. 5.11, г), доопределив значения S2’ на наборах 11 и
15 нулями и учитывая (5.22), найдем
^2 = Ql + QzJ — Qi + Sj —	(5.26)
Таблица 5.9
t	t+ 1
	Номер набора	J	к	<21	Q1	<21	<22	лг	Si*	А/	S2*
	0	0	0	0	0	0	0	X	1	X	1
	1	0	0	0	1	0	0	X	1	0	1
	2	0	0	1	0	1	1	1	X	1	0-
	3	0	0	1	1	1	1	1	X	I	X •
	4	io *	1	0	0	0	0	X	1	X	1
	5	0	1	0	.1	0	1	X	1	•1	х’
	6	0	1	1	0	1	1	1	X	1	0
	7	0	1	1	.1	0	1	0	1	1	X
	8	1	0	0	0	1	0	.1	0	X	1
	9	1	0	0	1	0	0	X	1	0	1
	W	1	0	1	0	1	0	.1	X	X	1
	11	1	0	1	1	1	1	1	X	1	X .
	12	1	1	0	0	1	0	1	0	X	1
	13	1	1	0	1	0	1	X	I	1	X
	14	1	1	1	£	1	0	1	• X	X	1
	15	1	1	1	1	0	1	0	1	1	X
Выражения (5.21), (5.22), (5,25) и (5.26) полностью отражают структуру
/./(-триггера, приведенную иа рис. 5,13.
7. Реализуем на базе схемы, изображенной на рис. 5,13, универсальный УК-
триггер типа К155ТВ1, для чего реализуем входы У как /=У1У2У3, К как К=
=К1КгКз, введем вход синхронизации С (тактирования) информационных вхо-
дов, и введем входы «установка в О» (К) и «установка в .1» (S),
Реализация J=J\JzJ3 осуществляется простым добавлением еще двух вхо
дов J к вентилю У2 (рис. 5.14), а К=К1К2Кз осуществляется- аналогично до-
бавлением двух входов к вентилю’У1.
Z?2
4>
Рис.15.11. Карты Карно УК-трнггера.
а — эталонная; б — для Q2; в — для /?1*; г — для Si*; д — для 1?2*; е —
для S2*
Вход синхронизации С реализуется объединением двух дополнительных вхо-
дов, один из которых подключается к вентилю У1, а другой — к У2. С—1 раз-
решает прохождение информационных входов J и К, а С=.О запрещает их (бло-
кирует) ,
Рис. 5.12. Принципиальная схема УК-триггера'
Сложнее реализовать входы установки в «О» и в «1». Рассмотрим только
реализацию входа установки в «О», так как вход установки в «1» симметричен
ему (из-за симметрии структуры УК-триггера). Так как выход есть собствен-
но выход УК-триггера, запишем выражение для Q2, воспользовавшись картой
Карно (рис. 5.11, б):
<?2 == <?1У + <?2К + Qi<?2-	(5.27)
Рассмотрим значения выхода при различных наборах J . Значения па вхо-
де С не будем учитывать, так как этот вход можно рассматривать как четвер-
тый вход J, соединенный с четвертым входом Л:
JK = 00, Q2 = Qi,
//< = 01, Q2 = Ql+<?2,
//<=10, <?2 = <?1С>2,
(5.28)
<?2 = Q-2.
//<=11,
Из (5.28) следует, что для обнуления выхода //(-триггера при любом набо-
ре /Л' нужно установить в нуль
обе элементарные запоминаю-
щие ячейки, для чего следует
ввести дополнительные входы к
вентилям и У7 и соединить
их между собой, образовав цепь
Р установки в «0».
Дальнейший анализ пока-
зывает, что возможна запрещен-
ная комбинация /?=0, Si*=0 на
входах первой элементарной за-
поминающей ячейки при C—J=
= 1 [см. (5.22)]. Для устране-
ния этой комбинации необходи-
мо добавить пятый вход к вен-
тилю У2 и соединить его со вхо-
дом R.
может быть представлена в ле-
Рис. 5.13. Минимизированная схема //(-триг-
гера
Схема универсального //(-триггера К155ТВ1
гически эквивалентном виде, показанном на рис. 5.15.
Рис. 5.14. Схема универсального //(-триггера К155ТВ1
§ 5.4. ОДНОВХОДОВЫЕ АСИНХРОННЫЕ ТРИГГЕРЫ
Асинхронный £>-триггер. Асинхронный D-триггер функциониру-
ет в соответствии с табл. 5.10 (базис ИЛИ—НЕ).
На рис. 5.16 закон функционирования //-«триггера представлен
в виде графа. По аналогии с рассмотренным выше S-триггером из
рис. 5.17 имеем:
Рис. 5,15. Схема универсального /К-триггера, логически
эквивалентная схеме, представленной на рис. 5,14
Qz+1 = £>;	(5.29)
(5.30)
S*=D.	(5.31)
последних выражения определяют структуру триггера, по-
Рис. 5.16. Граф асин-
хронного .О-триггера
Два
лученную на основе обобщенной схемы триггерного устройства,
однако (5.29) говорит о том, что полученная
схема (рис. 5.18) является тривиальной, вы-
рожденной, так как D-триггер можно полу-
чить из одного повторителя или двух после-
довательно включенных инверторов (рис.
5.19), если необходимо парафазное пред-
ставление выходных сигналов. Схему, пока-
занную на рис. 5.18, иногда называют &S-
триггером с принудительной парафазией ус-
тановкой.
Асинхронный Т-триггер. Асинхронный Г-триггер (счетный триг-
гер) функционирует в соответствии с табл. 5.11 (базис ИЛИ—НЕ).
На рис. 5.20 закон функционирования Т-триггера представлен
в виде графа. Из табл. 5.11 следует, что при Т=1 триггер имеет
Я)	а		в) Qt+i\	a	а					г) S*\	а	
в	5	г	в	I 7	jJ	В	О	0	В	(Z	2J
	1	0		Z7	Z7		[ 1	X)		0	0
Рис. 5.17. Карты Карно D-триггера:
а — эталонная; б — для Q(+1; в— для R*; г — для S*
неустойчивое состояние (Qt+i = Qt), т. е. находится в автоколеба-
тельном режиме. Это говорит о том, что асинхронный Т-триггер
о управлением потенциалом не может быть реализован на одной
Рис. 5.18. Схема D-триг-
гера в базисе ИЛИ — НЕ
Рис. 5.19. Тривиальная реализация
схемы D-триггера с однофазным (а)
и парафазным (б) выходами
Таблица 5,11
Набор	Бч	су	+ СУ	*	* СО	Набор	Бч	СУ	^(+1	* с*	со
0	0	0	(0)	X	0	2	1	0	1	0	1
1	0	1	(1)	0	X	3	1	1	0	1	0 1
Рис. 5.20. Граф асинхрон-
ного 7-Триггера с им-
пульсным управлением
элементарной запоминающей ячейке. Анализ работы управляемо-
го импульсом Т-триггера представляет интерес, так как при Т=0
триггер имеет устойчивые состояния. По аналогии с рассмотрен-
ным выше S-триггером из рис. 5.21 следует,
(5.32)
ff*=TQt=T-[-Qt;	(5.33)
S* = TQt=T-\-Qt.	(5.34)
При допущении, что схема выполняется
в базисе ИЛИ — НЕ, а триггер управляется перепадами 10 на вхо-
де Т, получим схему, показанную на рис. 5.22.
Если провести анализ временных диаграмм, то следует, что
для устойчивой работы Т-триггера необходимо, чтобы /н^2/зд.р.Ср,
а для предотвращения режима генерации — чтобы ta 3£зд.р.ср.
Трудности обеспечения столь жестких требований в интегральной
схемотехнике, элементы которой имеют значительный разброс за-
держек распространения, исключают реализацию асинхронного
Т-триггера по схеме, показанной на рис.
5.22.
Управляемый переходом Т-триггер. При
анализе асинхронного Т-триггера было уста-
новлено, что управляемый потенциалом
асинхронный Т-триггер не может быть реа-
лизован на одной элементарной запоминаю-
щей ячейке. Сколько же ячеек нужно, что-
бы реализовать такой триггер?
Чтобы ответить на этот вопрос, рассмотрим под-
робно выполнение всех этапов канонического метода
синтеза.
Рис. 5.22. Схема Г-триг-
гера с импульсным управ-
лением в базисе ИЛИ —
НЕ
Этап абстрактного синтеза:
.1. Пусть триггер срабатывает от перехода 10 на выходе Т.
2. Для определения минимально необходимого количества элементарных за-
поминающих ячеек составляем первичную таблицу переходов. Так как неизвестно,
сколько потребуется элементарных запоминающих элементов, чтобы обеспечить
работу Т-триггера, предположим, что при любом сигнале на входе Т-триггер
имеет два устойчивых состояния (обозначим их цифрами, записанными в скоб-
ках). Устойчивое состояние (1) помещено в табл. 5.12 в первой строке столбца
при значении входной переменной Т=0. Так как всего два набора входной пере-
менной Т, то в первичной таблице переходов будет четыре строки с устойчивы-
Таблица 5.12
Состояние	Наборы входного сигнала Т		Q1Q2	Состояние	Наборы входного сигнала Т		Q1Q2
	0	1			0	1	
1	(1), .0	3	10	3	2	(3), 0	00
2	(2), 1	4	0,1	4	1	(4), 1	11
ми состояниями. Для удобства пользования таблицей рядом с цифрой в скобках
запишем состояние выхода Г-триггера (0 или 1).
Если требуется, чтобы триггер менял состояние выхода при переходе 10 сиг-
нала Т, переходы между его устойчивыми состояниями будут следующими: при
Г=0 триггер находится, в устойчивом состоянии (1); при Г=|1 (входной сигнал
совершил неэффективный переход 01) триггер останется в прежнем устойчивом
' состоянии. Поэтому в первой строке второго столбца
табл. 5.12 необходимо записать неустойчивое состоя-
ние 3, так как при Г=1 состояние выхода 0 было
обозначено устойчивым состоянием (3). Аналогич-
но, во второй строке второго столбца необходимо за-
писать неустойчивое состояние 4.
При Т— 1 триггер находится в устойчивом состоя-
нии (4), при Г=0 (входной сигнал совершил эффек-
тивный переход 10) триггер изменит состояние выхо-
да с 1 на 0. Поэтому в четвертой строке первого
столбца необходимо записать неустойчивое состояние
1, так как при Т=0 значение выхода 0 было обозна-
чено устойчивым состоянием (1). Аналогично, в тре-
Рнс. 5.23. Граф асинхрон-
ного Г-триггера с потен-
циальным управлением
тьей строке первого столбца необходимо записать
неустойчивое состояние 2.
В полученной таблице нет совместимых состоя-
ний, поэтому оиа окончательна и этапы 3 и 4 от-
сутствуют.
5. Представим закон функционирования триггера в виде графа (рис. 5.23).
Из табл. 5Д2 видно, что, находясь в первом состоянии, триггер не меняет его,
если входной сигнал 7"=0, и меняет его иа третье состояние, если входной сиг-
нал Т =1. Это отражено петлей, начинающейся и заканчивающейся у вершины,
соответствующей первому состоянию, и дугой, начинающейся у вершины, соот-
ветствующей первому состоянию, и заканчивающейся у вершины, соответствую-
щей третьему состоянию, и т. д. Из графа (рис. 5.23) видно, что состояние триг-
гера меняется в такой последовательности: 1	3	2	4 -> 1	...
Таблица 5.13
Варианты кодирования
Соседние	I		II		III		IV		V		VI		VII		VIII	
	Qi	Q2	<2.	Q:	<21	<22	<21	<22	<21	<22	<21	<22	<21	Qz	<2!	0*2
а	0	0	0	1	1	0	1	1	0	0	0	1	1	0	1	1
ь	0	1	и	0	1	I	1	0	1	0	1	1	0	0	0	1
с	1	1	1	0	0	1	0	0	1	1	1	0	0	1	0	0
d	1	0	1	I	0	0	0	1	0	1	0	0	1	1	1	0
6. Четыр<		; состояния Г-триггера могут							быть закодированы состояниями							вы-
ходов двух элементарных запоминающих элементов, которые будем обозначать
буквами Qi и Qz, выражающими одновременно внутренние переменные триггер-
ного устройства (одна из букв Q2 выражает выходной сигнал триггерного уст-
ройства в целом).
Варианты противогоиочных кодирований двух внутренних переменных Т-
триггера приведены в табл. 5ДЗ.
Пусть соседние состояния меняются по .VII варианту кодирования
(табл. 5ДЗ), причем выходной переменней триггера должна быть'переменная Qa,
а изменение ее должно происходить, как указано выше, по перепаду 10 на вхо-
це T. Это кодирование отражено двузначными цифрами в вершинах графа.
Однозначные цифры у петель и дуг обозначают значения входной переменной,
под действием которых осуществляются соответствующие переходы.
Представлением закона функционирования в виде графа, словесного описа-
ния или таблицы переходов во времени заканчивается этап абстрактного синтеза
триггера.
х	Таблица 5.14
i				t			Е 1		s2*
Набор		<2i	<2з	<21	<22	Л1»	<s,*	«2*	
0	0	0	0	0	1	X	1	1	0
1	0	0	1	0	1	X	1	1	X
2	0	1	0	1	0	1	X	X	1
3	0	1	1	1	0	1	X	0	1
4	1	0	0	0	0	X	1	X	1
5	1	0	1	1	1	1	0	1	X
6	1	1	0	0	0	•0	1	X	1
7	1	1	1	1	1	1	X	1	X
Этап структурного синтеза:
1.	В качестве элементарной запоминающейся ячейки возьмем ^S-тригтер,
выполненный в базисе И — НЕ (рис. 5.3, б).
2.	Характеристическая таблица выбранной элементарной запоминающей ячей-
ки представлена табл. 5.3.
Рис. 5.24. Карты Карно Т-триггера с потенциальным управле-
нием:
а — эталонная; б — для Q2<+>; в — для R,*; г — для Si*; д — для Т?2*;
е — для S2*
3.	Для определения связей управляющих входов (функций возбуждений)
Двух элементарных запоминающих ячеек в структуре Т-триггера воспользуемся
табл. 5.14, построенной на основе анализа графа (см. рис. 5.23) и характери-
стической таблицы (см. табл. 5.3). Табл. 5.14 является таблицей переходов Т-
триггера во времени.
В табл. 5.14 входы Ri* и Si* соответствуют внутренней переменной Qb a R?'
и $2* — переменной Q2.
4.	Из карты Карно (рис. 5.24, б)
^2+1 = Q2T + QjT,	(5.35)
откуда вытекает, что схема триггера устойчива, так как при Т—1 имеем Q2,+I =
=Qaf, а при 7=0 будет Qzt+l = Qi‘,
Из рис. 5.24, в — е .имеем:
^ = Q2+7 = Q27,	(5.36)
Sj = Q2+f = Q#\	(5.37)
^ = Qi+7=j=Q17,	(5.38)
S; = Qi+7=Q1f.	(5.39)
5.	Выражения '(5.36) — (5.39) отражают структуру потенциально управляе-
мого 7-триггера, которая приведена на рис. 5.25, а. Полученная схема является
схемой AlS-триггера с управляющей связью между ступенями с инверсией так-
тового импульса. Ее недостаток—наличие отдельного инвертора для перемен-
ной 7.
Рис. 5.25. Варианты схем 7-триггера
6.	Для минимизации схемы (рис. 5.25, а) воспользуемся предложенным в [20]
методом суперпозиции функций возбуждения и внутренних переменных, позволяю-
щим представить функции возбуждения через первичные функции возбуждения,
и виутреиние переменные.
Первичные функции возбуждения — функции, зависящие от внутренних пере-
менных и входной переменной. Примем за первичные функции возбуждения ЯГ
и Si*, а функции возбуждения Яг* и S2* определим как функции от Qi, Qz,
Яг и Sr. Из карты Карно (см. рис. 5.24, е), доопределив значение S2* на на-
борах 5 и 7 нулями, можно записать
S2 = Q1+Q2r.	k	(5.40)
Учитывая (5.36), из (5.40) получим
S2~Q1+K*1=Q&	(5.41)
Как видим, Sa* зависит только от Qt и 7?t* и не зависит от входной пере-
менной Т.
Аналогично, из карты Карно (см. рис, 5.24, д), доопределив значение Ra* иа
наборах 4 и 6 нулями, можно записать
R^Ql+Q#.	(5А2)
Учитывая (5.37), из (5.42) получим
/?2 = Qi + si = Q1S1-	(5.43)
Выражения (5.36), (5.37), (5.41) и (5.43) полностью отражают структуру
триггера, которая и приведена на рис. 5.25, б. Полученная схема является схе-
мой Afe-триггера с блокировкой входов вспомогательного триггера сигналами со
схемы управления главного триггера.
Для минимизации схемы, показанной на рис. 525, б, устраним в функции
возбуждения Rf переменную Qa, а в St* — переменную Q2. Учитывая, что в схе-
ме триггера сигналы Q2‘ н Q2i+l действуют в одной и той же точке, подставим
в (5.36) вместо Qa‘ значение Q2i+I, полученное по (5.35), тогда с учетом (5.36)
н (5.38) найдем
R* = Q' + Т = Q^+1 +Т = Q2T + Qif + Т = S* + S* + f = S\S2T. (5.44)
Аналогично,
S1 = Q2 + T = Qa+1 +Г = Q2T + Qjf + f = R{ + R*2 + T = R*VR2T n. (5.45)
Выражения (5.38), (5.39), (5.44) и (5.45) отражают структуру триггера,
которая приведена на рнс. 5.25, в.
Таким образом, устранение какой-либо переменной в уравнениях, описываю-
щих структурную схему триггера, вызывает уменьшение количества логических
элементов, необходимых для реализации схемы. Иногда устранение переменной
приводит к уменьшению не числа логических элементов, а количества необходи-
мых связей между элементами (см. [20]).
Задача уменьшения количества связей является частью общей задачи упро-
щения схемы триггера. Рассмотренные варианты Г-триггера дают общее пред-
ставление о приемах нх синтеза. Более подробные сведения приводятся в лите-
ратуре, в частности [19; 20].
§ 5.5. СИНХРОННЫЕ ТРИГГЕРЫ
Фактически синхронные (тактируемые) триггеры (см. § 5.1)
можно рассматривать как особый тип асинхронных триггеров, у
которых существуют определенные ограничения на возможность
действия информационных сигналов, что позволяет существенно
упростить их синтез и анализ. В синхронных триггерах допускает-
ся изменять информационные сигналы только в течение периодов,
когда тактовые импульсы блокируют входные цепи и предотвра-
щают изменение состояния триггера (предполагается, что синх-
ронный триггер должен изменять свое состояние под воздействи-
ем тактового импульса). Важное достоинство синхронных тригге-
ров— маскирование эффектов задержек, обусловленных задерж-
ками распространения логических элементов и линий передачи
информации. Последнее обстоятельство позволяет считать, что ло-
гические элементы и линии имеют нулевую задержку, а выходы
и состояния триггера можно рассматривать только в представ-
ляющие Интерес фиксированные моменты времени. Эти допуще-
ния существенно упрощают анализ и синтез любых синхронных
устройств.
Таблица 5.15
Набор	и		со	с?	с?	ск		| Набор	и	О?	со	с?	с?		со’
0	0	0	0	0	0	X	1	8	1	0	0	0	0	X	1
1	0	0	0	1	1	1	X	9	1	0	0	1	1	1	X
2	0	0	1	0	0	X	1	ДО	1	0	1	0	1	1	0
3	0	0	1	1	1	1	X	и	1	0	1	1	1	1	X
4	б	1	0	0	0	X	1	12	1	1	0	0	0	X	1
5	0	1	0	1	1	1	X	13	1	1	0	1	0	0	1
6	0	1	1	0	0	X	1	1.4	1	1	1	0	X	X	X
7	0	1	1	1	1	1	X	15	1	1	1	1	X	X	X
Синхронный RS-триггер. Тактируемый уровнем «1» ^-триг-
гер функционирует в соответствии с табл. 5.15. Предположим, что
синхронный RS-триггер должен быть выполнен в базисе И—НЕ.
Из табл. 5.15 видно, что дан-
ный триггер сохраняет свое со-
стояние при С=0 и работает
как асинхронный RS-триггер
при С=1.
Из карты Карно (рис.
5.26, б)
Qt+1=SC4-RQt+Q/C, (5.46)
откуда при С=1 получим (5.7),
а при С—0 Qt+i = Qt.
Из карты Карно (ри'с.
5.26, в, г)
R*=R_|-C=RC;	 (5.47)
S* = S4-C = SC. (5.48)
Выражения (5.47) и (5.48)
определяют структуру тактиру-
емого уровнем «1» RS-триггера-,
Рис. 5.26. Карты Карно тактируемого
/?5-триггера:
а — эталонная; б — для Qf+1; в —для R*; г —
для S*
приведенную на рис. 5.27, а. Синхронный RS-триггер, так же как
и асинхронный .RS-триггер, имеет запрещенную комбинацию RS=
= 11. Его схема широко используется при построении регистров.
Синхронные R-, S- и Е-триггеры. Тактируемые уровнем «1» R-,
S- A D-триггеры при C=0 сохраняют свое состояние, а при С=1
работают так же, как соответственно асинхронные R-, S- и Е-триг-
геры. Процедура синтеза этих триггеров аналогична процедуре
синтеза синхронного ES-триггера. Схемы этих триггеров приведе-
ны соответственно на рис. 5.27, б—г.
Рис. 5.27. Схемы тактируемых триггеров
Тактируемые R-, S- и Е-триггеры. широко используется в уст-
ройствах управления различных цифровых систем.
Синхронный D-триггер. Этот триггер функционирует в соответ-
ствии с табл. 5.16, откуда видно, что при С=0 он сохраняет свое
состояние, а при С=1 работает как асинхронный D-триггер.
Таблица 5.16
Набор	и	Q	с?	сГ	2?	60	Набор	О	Q		о	2?	
0	0	0	0	д	X	1	4	1	0	0	0	X	1
1	0	0	1	1	1	X	5	1	0	1	0	0	1
2	0	1	0	0	X	1	6	1	1	0	1	1	0
3	0	1	1	1	1	X	7	1	1	1	1	1	X
Из карты Карно (рис. 5.28, б)
(5.49)
откуда при С—1 получим выражение (5.29), а при С=0 — выра-
жение Q/+i=Qt.
Если вход D соединить с выходом Q триггера, то выражение
для Qz+i совпадает с (5.32), т. е. при 'D—Q D-триггер работает
как счетный триггер, однако, поскольку схема содержит только
одну запоминающую ячейку, счетный триггер на базе данного D-
Рис. 5.28. Карты Карно тактируемого
D-триггера.
а— эталонная: б — для Qt+1; в — Для Д*;
г — для 3*	,
триггера может управляться толь-
ко импульсом, поэтому в таком
-режиме эта схема не используется.
Из карт Карно (рис. 5.28, в, г)
(5.50)
S*=D + C=DC.	(5.5))
Чтобы устранить инвертор, не-
обходимый для получения пере-
менной D, выражение для R* за-
пишем в виде
Z?*=DC-4-C.	(5.52)
Учитывая (5.51), окончатель-
но получим
R*=S*-\-C=S*C.	(5.53)
Выражения (5.51) и (5.53) отражают структуру тактируемого
D-триггера, приведенную на рис. 5.29. Данная схема широко ис-
пользуется для построения регистров и в устройствах управления.
С
Рис. 5.29. Схема тактируемого
D-триггера в базисе И — НЕ
Рис. 5.30. Обозначения универсаль-
ных D- (а) и JK-триггеров (б)

Универсальные D- и УК-триггеры. В цифровых устройствах ис-
пользуются RS-, RST-, DV-, D- и УК-триггеры в качестве основных
типов триггеров, причем простейшие триггеры выполняются на ба-
зовых вентильных элементах, если отсутствуют в составе серии
логических элементов. Наибольшей популярностью у разработчи-
ков аппаратуры пользуются универсальные D- и УК-триггеры, ко-
тор'ые ниже рассматриваются на примере триггеров, входящих в
состав серий 133, К133, 155, К155, К555 и др.
Универсальные триггеры — триггеры, которые могут работать
в различных режимах и в качестве различных типов триггеров.
Обозначения универсальных триггеров представлены на рис. 5.30.
Характеристические таблицы универсальных триггеров использу-
ются при синтезе произвольных цифровых устройств.
В табл. 5.17 приведена характеристическая таблица универ-
сального D-триггера, работающего в синхронном режиме. Универ-
сальный D-триггер может работать как асинхронный 7?5-триггер
при использовании установочных входов R и S, причем в этом
случае на информационном и тактовом входах могут действовать
любые неизменяющиеся уровни «0» или «1».
В табл. 5.18 приведена характеристическая таблица универ-
сального //(-триггера, работающего в асинхронном режиме. В этом
режиме сигнал на тактовом входе С имеет постоянный уровень
«1». Эффективные сигналы J и К равны 1, если на соответствую-
щих входах имеет место переход 10, и равны 0 при переходах 01,
00, 11.
В табл. 5.19 приведена характеристическая таблица универ-
сального //(-триггера, работающего в синхронном режиме. В этом
режиме сигналы на входах J и К действуют в виде уровней «0»
и «1», а срабатывание триггера осуществляется по переходу 10
на тактовом входе С.
Наличие коньюнкций /=/1/2/3 й K=KiKzKs. у универсально-
го //(-триггера не только позволяет строить различные типы триг-
геров (табл. 5.20), но и существенно упрощает структуру произ-
вольных цифровых устройств (например, счетчиков, регистров),
а также строить так называемые безвентильные счетчики, т. е.
пересчетные устройства с производным модулем счета только с
использованием микросхем //(-триггеров без каких-либо дополни-
тельных логических элементов. Универсальные D- и //(-триггеры
широко используются при построении счетчиков, регистров, сум-
маторов, устройств управления, распределителей импульсов, раз-
Таблица 5.20
Тип триггера	Функции входов универсального //(-триггера																	
	асинхронный режим									тактируемый режим								
	О'	<			и	£		£	СО					и	£			СО
RS	R	IX	'X	X	X	X	X	X	S									
																		
RS, М	1	5; J			1	R; К			1									
																		
RST										1	S			т	R			1
																		
JK										1	J			с	К			1
																		
D	1	D			1	В			1	.1	D			с	В			1
DV	1	D		V	1	В		V	1	1	D		V	с	В		V	1
DVU У2	1	D	V1	У2	1	В	V.	v2	,1	1	D	V1	У2	с	в	V.	у2	1
Т	1	Т			1	т			1	1	1			т	1			1
TV	1	Т		V	1	т		V	1	1	1		V	7	1		V	!1
личных цифровых автоматов, при синтезе произвольных триггер-
ных структур и т. п.
Синтез произвольных триггерных структур на универсальных
D- и //(-триггерах.
Пример 5.1. Разработать тактируемый переходом 01 двухвходовый триггер,
функционирующий в соответствии с. табл. 5.21 на базе универсального D-триг-
гера.
Таблица 5.21	Таблица 5.22
н	£	О’	Набор 1	н	Ч	о	о	И	Набор	н	J?	О	О	И
0	0	0	0	0	0	0	0	0	4	1	0	0	1	1
0	1	Qt	1	0	0	1	0	0	5	1	0	1	0	0 
1	0	Qt	2	0	1	0	0	0	6	1	1	0	I	1
1	1	1	3	0	1	1	1	1	7	1	1	1	.1	I
Структуру синтезируемого триггера в общем виде представим так, как по-
казано на рис. 5.31, а.
Задача синтеза заключается в построении комбинационной схемы, вырабаты-
вающей сигнал y=D, обеспечивающий требуемый закон функционирования. Из
таблицы переходов (табл. 5.22) следует, что y=D—Qj+i.
Рис. 5.31. Синтез производного триггерного устройства иа базе универсального
D-триггера:
а — структура триггера; б — эталонная карта Карно; в—карта Карно для сигнала у, г —
окончательная схема триггера
Рис. 5.32. Синтез произвольного триггерного устройства на базе универсального
//(-триггера:
о — структура триггера; б — эталонная карта Карно; в — карта Карно для У; г — карта Кар-
но для К; д — окончательная схема триггера
Из карты Карно (рис. 5.31s в)
у = D = x2Q + XlQ.	(5.54)
Окончательная схема триггера представлена на рис. 5.31, г.
Пример 5.2. Разработать синхронный двухвходовый триггер, функционирую-
щий в соответствии с табл. 5.23 на базе универсального //(-триггера.
Порядок синтеза ясен из табл. 5.24 и рис. 5.32.
Из карты Карно (рис. 5.32, в, г)
Х1Х2>	(5.55)
К ~ Х1 + х2 =	(5.56)
Более. подробные сведения о различных типах триггеров и методах синтеза
их структур можно найти, например, в [19],
Таблица 5.23
Таблица 5.24
$ 5.6. ПРИМЕРЫ ИСПОЛЬЗОВАНИЯ ТРИГГЕРОВ
Стартстопные устройства. Стартстопное устройство в устройст-
вах управления — совокупность какой-либо разновидности RS-
триггера и управляемого им вентиля. На рис. 5.33, а, б показаны
простейшая реализация стартстопного устройства на трех двух-
входовых вентилях и временная диаграмма его работы. Отметим,
что в § 5.6 конкретная реализация рассматриваемых схем пред-
полагается выполненной на элементах серий 133, К133, 155 и К155.
Длительность п и тг стартстопных импульсов должна быть доста-
точной для срабатывания .RS-триггера и одновременно меньше ин-
тервала времени между стартстопными импульсами тз, с тем что-
бы исключить возможность появления на входах запрещенной
комбинации. Обычно определяющим является условие п; тг<1
<^Тз mln-
Если стартстопное управление формируется с помощью контактных пере-
ключателей типа реле, кнопок и т. п., то для улучшения динамических свойств
триггера и повышения его помехоустойчивости «свободные» выводы микросхем
должны быть зафиксированы на уровнях «О» и «1». Примером может служить
схема, изображенная на рнс. 5.33, в. В этой схеме Rt и R? выбираются из со-
отношения
R1 = ^2<^x//b°x.	(5.57)
При использовании данной схемы нужно учитывать следующее обстоятель-
ство: если сигнал «Старт» является одновременно сигналом установки нуля (см.
фрагмент схемы, выполненный пунктиром), то схема неприемлема. После кратко-
временного замыкания контактов «Старт» в цепи установки нуля должен быть
уровень «1», а в данной схеме П0БЫх + Ril°a, где П°ВЫх.—напряжение на вы-
ходе Q, R)7°Bx— падение напряжения на резисторе Ri от тока /°В1 верхнего
вентиля .RS-триггера. Эта сумма воспринимается в цепи установки нуля как
уровень «О», блокирующий работу элементов, для которых предназначена цепь
установки нуля.
Отмеченный недостаток нельзя устранить заменой резисторов Ri и Rs на
высокоомные, так как схема будет практически непомехозащищенной. Как пра-
вило, эта схема используется в качестве генератора одиночных импульсов
(рнс. 5.33, г), который устраняет'дребезг в контактах переключателя.
К достоинству схем, изображенных на рнс. 5.33, в, г, можно отнести то, что
резисторы Ri и R2 не потребляют мощности от источника при разомкнутых кон-
тактах (точнее, эта мощность ничтожно мала). Недостаток, отмеченный для схе-
мы, приведенной на рнс. 5.33, в, устранен в схеме, показанной на рис. 5.33, д,
однако если по этой схеме выполнять генератор одиночных импульсов, то ре-
зистор, в нормальном состоянии замкнутый на землю, будет потреблять значи-
тельную мощность от источника питания,
\ В [21] предлагается реализация 7?5-триггера на одном вентиле И и одном
вентиле ИЛИ (рнс. 5.33, е). У данного триггера в отличие от нормальных схем
выходы не дополнительные и управление на входах осуществляется разнополяр-
ными перепадами. Триггер может быть особенно полезным в случаях, когда не-
обходимо исключить возможность состязаний. Как следует из диаграммы
Рис. 5.33. Варианты схем стартстопных устройств с импульсным управлением:
о — базовая схема; в — е, 3, и — реализации структуры /JS-трнггера; б, ж — соответственно
временные диаграммы работ схем сие
рис. 5.33, ж, на которой учтены задержки распростраиеиия вентилей, сигнал на
выходе yi полностью лежит внутри интервала времени, соответствующего дли-
тельности сигнала у2. Нетрудно убедиться, что на парах элементов И — НЕ,
ИЛИ — НЕ; ИЛИ, И — НЕ нельзя реализовать триггерную структуру с исполь-
зованием двух перекрестных цепей связи,
В [22] предложена реализация /?5-триггера на одном вентиле
И или одном вентиле ИЛИ (рис. 5.33, з, и). Предположим, что
управление схемой осуществляется замыкающимися контактами.
На входе Xi обеспечивается уровень «1» через резистор R от ис-
точника питания, если теперь кратковременно замкнуть контакт
«Старт», то на выходе установится уровень «1» и будет удержи-
ваться, так как х2=у. Кратковременное замыкание контакта
«Стоп» обеспечивает появление «О» на выходе и удержание его
по входу х2=у. Работа схемы, изображенной на рис. 5.33, и, объ-
ясняется аналогично.
Рис. 5.34. Варианты схем стартстопных устройств с. комбинированным управле-
нием:
а, в — соответственно на .D-триггере при 0 = 0 и 0=1; б, г — соответственно временные
диаграммы работы схем а и в; д, ж— соответственно схемы на /К-триггере в асинхронном
и тактируемом режимах; е, з — соответственно временные диаграммы работы схем д и Ж
Схемы рис. 5.33, з, и могут быть реализованы только на вен-,
тилях, выполненных по структуре И=И—НЕ—НЕ, ИЛИ=И ЛИ—
—НЕ—НЕ, т. е. с использованием пары элементов для получения
/?5-триггера: И—НЕ, НЕ; ИЛИ—НЕ, НЕ, но с одной перекрест-
ной связью, хотя внешне они проявляются как элементы И, ИЛИ.
Логические операции И и ИЛИ можно реализовать монтажным
способом. Схемам рис. 5.33, з, и присуще интересное и довольно
необычное свойство •— между сигналом по одному из входов и сиг-
налом на выходе здесь нет. вентильной задержки; однако у триг-
гера имеются существенные недостатки — сигнал на одном из вхо-
дов обязательно совпадает с сигналом на выходе; при реализации
конкретной схемы функционирование схемы должно обеспечивать-
1Я с предусмотрением мер защиты вентилей при одновременном
действии сигналов «Старт» и «Стоп».
7 Во всех схемах, показанных на рис. 5.33, управление ^-триг-
герами осуществляется импульсными сигналами для устранения
Запрещенных комбинаций ца их входах. Однако иногда требуется
Обеспечить комбинированное управление: по одному входу — им-

Рис. 5.35. Варианты схем стартстопных устройств с управлением пе-
реходами:
а — схема на £)-трнггерах; в — схема на ZfC-триггере; б, г — соответственно
временные диаграммы работы схем а и в
пульсное, а по- другому — перепадом потенциалов, причем любое
значение потенциалов, а также их противоположный перепад не
должны оказывать влияния на схему. Примеры схем, удовлетво-
ряющих этим требованиям, приведены на рис. 5.34. Использова-
нием различных комбинаций установочных, информационных и так-
товых входов количество схем можно существенно увеличить. Рас-
смотрим работу схемы рис. 5.34, а. Предположим, что в исходном
состоянии триггер находится в состоянии «О», а на входах JR и
S — уровни «1» (рис. 5.34, б). Так как на входе D постоянно при-
сутствует уровень «О», переходы 01 подтверждают нулевое состоя-
ние. Триггер можно установить в состояние «1» только импульс^
ным сигналом «Старт», а в состояние «О» триггер перейдет с при-
ходом первого перехода 01 на входе «Стоп». Работа остальнырс
схем объясняется аналогично.
Рис. 5.36. Схемы устройств выделения и тактирования переходов 10 и 01:
а — 10 на £>-триггерах; в — 01 на ZfC-триггерах; б, г — соответственно временные диа-
граммы работы схем а и в
На рис. 5.35 приведены варианты стартстопных устройств с уп-
равлением переходами по обоим входам. Работа этих схем также
не Требует пояснения.
Устройства выделения и тактирования переходов 10 и 01. В циф-
ровых устройствах различного назначения часто возникает задача
выделения переходов 10 и 01 асинхронных сигналов, появляющихся
в произвольный момент времени, с одновременной привязкой вы-
деленных (переходов к моменту времени, определяемому тактовы-
Ли импульсами. Примеры таких схем приведены на рис. 5.36. Рас-
смотрим работу схемы, показанной на рис. 5.36, а. Задача, кото-
рую решает данная схема, может быть сформулирована следую-
щим образом: разработать цифровое устройство, выделяющее пе-
реход 10 асинхронного сигнала х и помещающее выделенный пе-
реход в момент времени, соответствующий первому переходу 01
тактовых импульсов, возникающему сразу после появления пере-
хода 10 сигнала х, причем длительность выходного сигнала циф-
рового устройства должна быть равна длительности тактового йм-
пульса.
Рнс. 5.37. Схема устройства выделения сигналов запроса (а)
и временные диаграммы его работы (б)
Подадим сигнал х на вход D первого D-триггера, тбгда каждый
переход 01 сигнала ТИ переводит триггер в состояние Qi=x, а вы-
ход Q, соединим со входом D второго Й-триггера, тогда каждый
переход 01 сигнала ТИ переводит триггер в состояние Q2 — Qi=x
со сдвигом на половину периода тактовых импульсов (при скваж-
ности, равной 2). Из временной, диаграммы (рис. 5.36, б) следует,
что выходной сигнал у имеет вид
J/=QiQ2	(5.58)
Отметим, что полученное устройство никак не реагирует на пе-
реход 01 сигнала х.
Работа схемы, изображенной на рис. 5.36, в, выделяющей пе-
реход 01 сигнала х и выполненной на универсальных //(-тригге-
рах, объясняется аналогичным образом.
Устройство выделения сигнала запроса. В рассмотренных выше
схемах ЙХ-триггеров не допускалась запрещенная комбинация на
входах. Однако, если пренебречь этим правилом, можно сравни-
тельно просто решить довольно сложные задачи по обработке циф-
ровых сигналов (см. [23]). Рассмотрим устройство выделения сиг-
налов запроса прерывания, представленное на рис. 5.37, я. Сиг-
налы запроса прерывания Xi и х2 приходят асинхронно и обраба-
тываются последовательно без приоритета. Необходимо сформиро-
вать сигнал z наличия запроса и сигналы zi и z2, которые будут
говорить о том, что сигнал запроса обрабатывается. Предполага-
ется, что наличие запроса (xi или х2) кодируется уровнем «1», а
отсутствие запроса — уровнем «О».
Рис. 5.38. Схема устройства выделения первого импульса (а)
и временные диаграммы его работы (б)
Пусть в произвольный момент времени to Xi = х%= 0 (рис.
5.37, б), т. е. нет ни одного запроса. Комбинация XiX2=00 явля-
ется запрещенной для /?5-триггера, поэтому i/i=y2=l (триггер
выродился в два независимых инвертора), z = 0 (нет запроса),
ZiZ2==ll (нет запроса). Допустим, что в момент времени ti поя-
вился запрос на входе Xi, в этом случае /?5-триггер устанавлива-
ется в состояние i/i = 0, у2=1, сигнал z=l (есть запрос), a Z\Zz~
=0.1 (запрос по входу Xi). Если теперь в момент времени tz поя-
вится запрос х2, то он ничего не изменит в схеме, так как /^-триг-
гер перейдет в режим хранения информации до тех пор, пока не
снимется запрос хь Предположим, в момент времени /3 снят за-
прос Xi, но был запрос х2. В этом случае триггер перейдет в со-
стояние t/i = l, у=0, сигнал z=l (есть запрос), a ziZ2=10 (за-
прос* по входу х2). Если теперь появится опять запрос по входу
хь то он ничего не изменит в схеме, так как 7?5-триггер находится
в режиме хранения информации. Указанный принцип построения
схемы можно распространить на число входов больше двух. Введе-
нием элементов задержки на входах 7?£-триггера (или многоста-
бильной схемы при числе входов больше двух) можно обеспечить
приоритет по быстродействию при одновременном появлении сиг-
налов запроса.
Т Устройство выделения первого импульса. Задача, сформулиро-
ванная в названии данного раздела, возникает при разработке так-
сируемых генераторов одиночных импульсов, при разработке уст-
ройств выделения переходов и т. п.
*| Рассмотрим схему, представленную на рис. 5.38, а, предназна-
ченную для выделения одного тактового импульса после перехода
0'1 управляющего сигнала х. На входе D первого триггера дейст-
вует постоянный уровень «1», на входе С второго триггера — не-
прерывная последовательность ТИ. В исходном состоянии оба
триггера находятся в состоянии «0». Появление перехода 01 на
входе х сразу устанавливает первый триггер в состояние «1» (рис.
5.38, б), а первый после этого переход 01 на входе С второго триг-
гера устанавливает второй триггер в состояние «1», так как £)—
= Qi, при этом с выхода Q2 уровень «0» устанавливает первый
триггер по асинхронному входу R в состояние «0» и удерживается
в нем до тех пор, пока второй триггер находится в состоянии «1».
Последующий переход 01 ТИ установит в состояние «0» и второй
триггер, т. е. схема возвратится в исходное состояние. Как следу-
ет из временной диаграммы, изображенной на рис. 5.38, б, дли-
тельность сигнала на выходе Q2 равна периоду ТИ, а длительность
выходного сигнала у — длительности тактового импульса.
Аналогичное устройство может быть выполнено и на универ-
сальных //(-.триггерах.
Контрольные вопросы
1.	Что такое триггерные устройства (триггеры)? Перечислите области их
использования.
2.	Приведите классификацию триггеров по определяющим признакам.
3.	Какими параметрами и характеристиками определяется работа триггера
в статическом и динамическом режимах?
4.	Что такое элементарная запоминающая ячейка?
5.	Чем определяются активные сигналы на входах элементарных запоминаю-
щих ячеек и триггера?
6.	Какими способами можно описать закон функционирования триггера?
7.	Из каких этапов состоит канонический метод синтеза триггеров?
8.	Для чего нужен этап абстрактного синтеза?
9.	Для чего нужен этап структурного синтеза?
10.	Перечислите процедуры, выполняемые на этапах абстрактного и струк-
турного синтеза триггеров.
11.	Что такое характеристическая таблица и для чего она используется?
12.	Перечислите разновидности Д$-трштера.
13.	Что такое счетный триггер? Что такое счетный режим работы универ-
сального триггера?
14.	Что такое УК-триггер?
15.	Что такое синхронные триггеры?
16.	Сформулируйте определение для универсального триггера.
17.	Опишите работу универсального УК-триггера в асинхронном и синхрон-
ном режимах.
18.	Как осуществляется синтез произвольных триггерных структур на базе
универсальных триггеров?
19.. Приведите примеры использования триггеров.
Глава 6
ЭЛЕМЕНТЫ ИНТЕГРАЛЬНЫХ ЗАПОМИНАЮЩИХ
УСТРОЙСТВ
В ЭВМ ранних поколений типовым и основным элементом слу-
жил предложенный Сноеком в 1948 г. ферритовый сердечник. На-
чиная с начала 70-х годов в ЭВМ, в первую очередь в сверхопе-
ративных ЗУ, а затем и в оперативных и архивных запоминающих
устройствах, нашли широкое применение полупроводниковые за-
поминающие элементы, почти полностью заменив ферритовые сер-
дечники. Последние применяются в основном лишь в ЭВМ, рабо-
тающих в жестких радиационных условиях. Ниже рассматривает-
ся принцип работы полупроводниковых запоминающих элементов
сегодняшнего дня различных типов ЗУ.
§ 6.1.	КЛАССИФИКАЦИЯ ЗАПОМИНАЮЩИХ УСТРОЙСТВ
По назначению запоминающие устройства (ЗУ)
ЭВМ разделяют на
внешние ЗУ (ВЗУ) с информационной емкостью до нескольких
сотен и тысяч мегабит, длительными сроками хранения информа-
ции, малым быстродействием;
оперативные ЗУ (ОЗУ) с существенно более высоким быстро-
действием, чем ВЗУ; с информационной емкостью до нескольких
десятков миллионов бит;
сверхоперативные ЗУ (СОЗУ) с быстродействием, соизмери-
мым с быстродействием процессора, и вследствие этого обычно
небольшой информационной емкостью;
буферные ЗУ (ВЗУ), занимающие промежуточное положение
между ОЗУ и ВЗУ или между ОЗУ и СОЗУ и используемые для
хранения информации при ее обмене между устройствами ЭВМ
с различным быстродействием.
В большинстве случаев ЗУ ЭВМ строятся по иерархическому-
принципу, при котором организация передачи информации в пре-
делах ЗУ производится таким образом, что все вместе взятые ти-
пы ЗУ ЭВМ выступают в виде единого ЗУ, имеющего большую
информационную емкость ВЗУ и высокое быстродействие СОЗУ.
Такое абстрактное ЗУ ЭВМ называют виртуальным ЗУ.
По способу доступа к числам ЗУ ЭВМ различают:
ЗУ с произвольной выборкой (ЗУПВ), в котором время обра-
щения (время записи и считывания информации) не зависит от
адреса числа;
ЗУ £ последовательным доступом, в котором для выборки чис-
ла по конкретному адресу необходимо последовательно просмот-
реть все адреса, предшествующие заданному, что приводит к за-
висимости времени выборки от адреса;
ЗУ с ассоциативным доступом, в котором поиск и считывание
информации происходят не по ее адресу, а по некоторому призна-
ку самой информации, хранящемуся в слове.
По характеру хранимой информации, способу ее
использования ЗУ ЭВМ подразделяют на:
ЗУ с относительно кратковременным хранением оперативной,
часто изменяющейся информации (ОЗУ);
постоянные ЗУ (ПЗУ);
программируемые ПЗУ (ППЗУ).
ПЗУ и ППЗУ используются для хранения постоянной или от-
носительно постоянной информации (программ, микропрограмм,
констант и т. п.). Характерный режим обращения к ПЗУ и
ППЗУ — режим считывания. Отключение питания в таких ЗУ, как
правило, не приводит к потере информации.
По принципу работы запоминающих элементов
ОЗУ ЦВМ делят на:
динамические ОЗУ, где для сохранения записанной информа-
ции необходимо периодическое проведение процесса регенерации,
во время которого происходит восстановление хранимой инфор-
мации;
статические ОЗУ, где записанная в запоминающих элементах
информация хранится в течение всего времени, пока к ним при-
ложено напряжение питания, вне зависимости от частоты обра-
щения.
В ЭВМ первых поколений в качестве ОЗУ и ПЗУ использова-
лись в основном ЗУ на ферритовых сердечниках.. Принципы ор-
ганизации, их основные характеристики и методы проектирования
подробно рассмотрены в [13]. В ЭВМ последующих поколений
в качестве ОЗУ и ПЗУ нашли применение полупроводниковые ЗУ.
Основными достоинствами ОЗУ на полупроводниках по срав-
нению с ОЗУ на ферритовых сердечниках являются:
более высокое быстродействие;
простота сопряжения матрицы запоминающих элементов со
схемами электронного обрамления;
существенно меньшая мощность сигналов записи, в то время
как выходные сигналы имеют значительно большие амплитуды;
независимость удельной стоимости ОЗУ (в пересчете на бит
информации) от информационной емкости, что делает экономиче-
ски оправданным создание распределенных вычислительных
средств;
высокая надежность.
Экономически оправданный серийный выпуск ЗУ на полупро-
водниках возможен благодаря постоянному совершенствованию
технологии. За последние 20 лет плотность упаковки БИС, харак-
теризуемая количеством транзисторов, размещаемых на 1 мм2
кристалла, возросла более чем на два порядка. Если в 1970 г. на
1 мм2 размещалось около 50 транзисторов, в 1975 г. — 350 тран-
зисторов, в 1980 г. — 600 транзисторов, то в 1990 г. изготавлива-
ются БИС с плотностью упаковки до 10 000 транзисторов на 1 мм2.
Достигнутые успехи полупроводниковой технологии обеспечи-
ли возможность создания уже в 1975 г. БИС запоминающих уст-
ройств с произвольной выборкой (ЗУПВ) информационной емко-
стью 4К бит, в 1978 г.— 16Кбит; в 1980 г. — 64Д бит; в 1985 г.—
1Мбит; в 1990 г.— 16Мбит.
Прогресс в области средств вычислительной техники предъяв-
ляет к полупроводниковым ЗУ постоянно растущие требования по
увеличению информационной емкости, увеличению быстродейст-
вия, энергонезависимости ЗУ, снижению потребляемой мощности,
расширению функциональных возможностей, снижению стоимо-
сти. В связи с этим рынок полупроводниковых ЗУ весьма динами-
чен: ежегодно возникают новые типы полупроводниковых ЗУ, ка-
кие-то типы ЗУ практически перестают применяться, вытесненные
своими наиболее совершенными конкурентами. Некоторые типы
ЗУ, которым прогнозировалось большое будущее, перестают вы-
пускаться, не достигнув своих лучших показателей. Их обгоняют
другие типы ЗУ.
В настоящее время наиболее широко производятся и применя-
ются в ЭВМ следующие типы полупроводниковых ЗУ:
запоминающие устройства с произвольной выборкой (ЗУПВ);
запоминающие устройства с произвольной выборкой и расши-
ренными функциональными возможностями;
программируемые постоянные запоминающие устройства
(ППЗУ);
стираемые программируемые постоянные запоминающие уст-
ройства (СППЗУ);
электрически стираемые программируемые постоянные запо-
минающие устройства (ЭСППЗУ);
запоминающие устройства на ПЗС-приборах.
Основу рынка ЗУПВ составляют динамические и статические
ЗУПВ.
Появляются и новые типы ЗУ, например энергонезависимые
ЗУПВ на сегнетодиэлектриках.
Динамические ЗУПВ выпускаются в основном по КМДП-тех-
нологии. Статические ЗУПВ в зависимости от требуемых соотно-
шений между информационной емкостью и временем выборки вы-
полняются либо по МДП-технологии, либо по биполярной техно-
логии, либо по так называемой БИ-КМДП-технологии.
В первом случае применяется пМД11- и КМДП-схемотехника,
во втором — ТТЛ-, ЭСЛ-, и И2Л-схемотехника, в третьем — соче-
тание КМДП- и ЭСД-схемотехнических решений.
К числу запоминающих устройств с произвольной выборкой и
расширенными функциональными возможностями относят так на-
зываемые видео-ОЗУ. Видео-ОЗУ как минимум содержат два пор-
та. В этом случае через один порт осуществляется произвольный
доступ (чтение, запись) к любой ячейке памяти, как и у обычных
ЗУПВ, через второй порт со значительно большей скоростью по-
следовательно считывается блок информации начиная с. некото-
рого произвольно заданного адреса.
Программируемые постоянные запоминающие устройства вы-
пускаются как по биполярной, так и по МДП-технологии, причем
однократная запись информации в них обычно осуществляется ли-
бо применением уникального фотошаблона в производстве, либо
пережиганием плавких перемычек внутри микросхемы непосредст-
венно у потребителя. ППЗУ с многоразовой записью информации
в свою очередь либо используют схемы, обеспечивающие электри-
ческую запись по каждому произвольному адресу с одновремен-
ным стиранием информации из всей БИС под действием ультра-
фиолетовых лучей (СППЗУ), либо схемы, обеспечивающие много-
разовую адресную запись и считывание информации под воздейст-
вием электрических сигналов (ЭСППЗУ).
Запоминающие устройства на ПЗС-приборах Наибольшее прак-
тическое применение нашли при построении видеоприемных уст-
ройств. Ниже более детально рассмотрены схемотехнические осо-
бенности основных типов запоминающих элементов (ЗЭ) полупро-
водниковых ЗУ.
§ 6.2.	ЭЛЕМЕНТЫ ПОЛУПРОВОДНИКОВЫХ ЗАПОМИНАЮЩИХ
УСТРОЙСТВ С ПРОИЗВОЛЬНОЙ ВЫБОРКОЙ
Элементы статических ЗУ с произвольной выборкой на тран-
зисторах МДП-типа. Как отмечалось выше, полупроводниковые
ЗУ с произвольной выборкой (ЗУПВ) в настоящее время чаще
всего строятся на базе приборов МДП-типа. ЗУПВ могут быть
статического и динамического типа.
Статические полупроводниковые ЗУПВ строятся на МДП-триг-
герах с непосредственными связями и поэтому обладают: 1) спо-
собностью практически неограниченно долго хранить информацию
(без регенерации) при включенном питании; 2) относительно вы-
сокой помехоустойчивостью, что делает их простыми в эксплуата-
ции; 3) простотой схем электронного обрамления (в результате
чего достигается умеренная стоимость всей системы памяти).
В зависимости от принципа построения накопителя статические
ЗУПВ строятся со словарной организацией (однокоординатной
выборкой) или с матричной организацией (двухкоординатной вы-
боркой) .
Схема ЗУПВ со словарной организацией и информационной ем-
костью 2тп приведена на рис. 6.1. Двоичный т разрядный код ад-
реса запоминается на время обращения в регистре адреса RG1,
причем возбуждается одна из 2т адресных шин слова АШсл с по-
мощью дешифратора DC2. В режиме считывания информация,
хранимая в п запоминающих элементах ЗЭ выбранного слова, по-
является на 2п парафазных разрядных шинах РШ накопителя,
усиливается п усилителями считывания 6 и заносится в регистр
RG выходного слова 7. В режиме записи входное слово, временно
хранимое в регистре RG4, через п усилителей записи 5 поступает
в парафазном коде на разрядные шины РШ накопителя и запи-
сывается в п запоминающих элементах выбранного слова. Таким
образом, при словарной организции ЗУПВ обращение произво-
дится к запоминающим элементам ЗЭ нескольких разрядов одно-
го слова.
Для упрощения схем обрамления (усилителей записи и считы-
вания), уменьшения мощности потребления и числа внешних вы-
водов БИС ЗУПВ широко применяется матричная организация
накопителя. При матричной организации уменьшается число ин-
формационных входов и выходов по сравнению со словарной ор-
ганизацией при равных информационных емкостях БИС ЗУ.Обыч-
но в БИС таких ЗУ хранится один разряд 2"1 слов, где т — раз-
рядность адреса. Запоминающий элемент при матричной организа-
ции накопителе выполняется по схеме с двухкоординатной выбор-
кой.
Схема ЗУПВ информационной емкостью 2ОТХ1 бит с матрич-
ной организацией накопителя приведена на рис. 6.2. Двоичный т-
'разрядныи код адреса запомина-
ется на время обращения в ре-
гистре адреса RG 1. Возбуждают-
ся адресные шины АШХ и АШГ
(одна — по координате X, дру-
гая— по координате У) с по-
мощью дешифраторов DCX и DC?
соответственно. В результате об-
ращение происходит к одному из
2т запоминающих элементов ЗЭ.
В режиме считывания инфор-
мации информация, хранимая в
одном из запоминающих элемен-
Рис. 6.2. Схема ЗУПВ с матричной
организацией
тов, появляется на общих для всех элементов информационных ши-
нах, усиливается усилителем 6 и запоминается в выходном триг-
гере 7.
В режиме записи информации входная информация, кратковре-
менно хранимая в триггере Т 4, через усилитель 5 Появляется на
информационных шинах всех элементов, но запись информации
осуществляется лишь в один запоминающий элемент.
а)
РШТ
Рис. 6.3. Схема базовая (а) и эквивалентная (б) ше-
ститранзисторной ячейки ЗУПВ
Наиболее распространенной запоминающей ячейкой ЗУПВ ста-
тического типа с однокоординатной выборкой на транзисторах
МДП-типа является шеститранзисторная ячейка, одна из модифи-
каций которой приведена на рис. 6.3, а, где АШСЛ— адресная ши-
на слова; РШ «1» — разрядная шина логической «1»; РШ«0»—
разрядная шина логического «О».
Транзисторы Т2—Т5 образуют схему с двумя устойчивыми со-
стояниями, причем транзисторы Т3 и Т5, работающие в режиме
ключа, представляют собой приборы МДП-типа с индуцирован-
ным n-каналом, а транзисторы Т2 и Ti, выполняющие роль резис-
торов,— приборы МДП-типа со встроенным n-каналом. Как пока-
зано в § 2.6 и 3.4, транзисторы МДП-типа со встроенным n-кана-
лом отличаются от транзисторов МДП-типа с индуцированным п-
каналом значениями пороговых напряжений, при которых эти
РШТ АШсЛ РШ"Л\
^КТ	>	~£к"0"
Рис. 6.4. Подключение шеститранзисторного ЗЭ к адресным и разрядным ши-
нам (а) и временные диаграммы его работы в режимах хранения, записи и счи-
тывания информации (б)
транзисторы начинают проводить ток. Поскольку транзисторы
МДП-типа со встроенным n-каналом имеют отрицательное порого-
вое напряжение, в схеме запоминающего элемента (рис. 6.3, а)
транзисторы Т2 и Т4 имеют постоянную конечную проводимость и
играют роль нагрузочных резисторов в цепях стока транзисторов
Т3 и Т3, работающих в ключевом режиме. Соответствующая экви-
валентная схема запоминающего элемента приведена на рис. 6.3, б
и представляет собой две перекрестно связанные ключевые схемы.
Из анализа работы ключевых схем на транзисторах МДП-ти-
па ясно, что ключевая схема с нагрузочным резистором, в каче-
стве которого используется транзистор МДП-типа со встроенным
каналом, имеет наибольшее усиление, максимальное быстродей-
ствие и обеспечивает наиболее компромиссное решение между
мощностью потребления и площадью, занимаемой на кристалле,
по сравнению со схемами, в которых в качестве нагрузочного ре-
зистора используется транзистор МДП-типа с индуцированным
каналом.
Рассмотрим работу шеститранзисторной ячейки в режимах хра-
нения, считывания и записи информации (рис. 6.4, а), где схемы
обрамления представлены ключами /С«1», /С«0», сопротивлениями-
/?рш.0“, входами разрядного усилителя считывания УСчр.
В режиме хранения информации на адресной шине слова
AIIIсл — низкий уровень напряжения (рис. 6.4, б), транзисторы Л
и Те, работающие в ключевом режиме, закрыты и тем самым изо-
лируют запоминающий элемент от разрядных шин РШ«1» и
PZZ/«O», при этом обычно напряжения на разрядных шинах близ-
ки к нулю (ключи К«1» и К«0» замкнуты). Будем считать, что в
режиме хранения «1» транзистор Т3 открыт, а транзистор Т$ за-
крыт. Если один из ключевых транзисторов, например Т3, запоми-
нающей ячейки открыт, то на его стоке напряжение близко к ну-
лю, соответственно транзистор Т5 закрыт, так как к его затвору
приложено напряжение H3H5 = Z7CH;! ~0<<7Оп. Напряжение
^си$=^зи3 ~ ^ип>Поп, что подтверждает устойчивое открытое
состояние транзистора Т3.
В режиме считывания информации суммарные емкости разряд-
ных шин Срш.1“ и Срш.0"пРеДваРительно заряжаются схемами об-
рамления до высокого уровня напряжения (ключи К«1» и К«0»
разомкнуты), потенциал 6/ип через сопротивления /?рш.1“ и /?рш.0“
подается на разрядные емкости Срш.р и Срш.о-. С некоторой за-
держкой на адресной шине слова АШСЛ возникает положительный
потенциал выборки, управляющий затворами транзисторов 7\ и
Т6. Один из этих транзисторов, на неуправляющем электроде (сто-
ке— истоке) которого в данный момент низкий уровень напряже-
ния, открывается и подключает соответствующее плечо запоми-
нающего элемента к разрядной шине. Поскольку принято, что в ис-
ходном состоянии транзистор Т3 открыт и низкий потенциал при-
ложен к истоку транзистора Л, последний открывается и подклю-
чает открытый транзистор Т3 к РШ«1». В цепи UKn—7?рш.р—Л—
—Т3 — общая шина возникает ток /рш.р, разряжающий емкость
Сршл- и одновременно являющийся признаком считанной «1» для
разрядного усилителя считывания УСчР. При считывании «О» ана-
логично работает другое плечо запоминающего элемента: открыва-
ется транзистор Т6, в цепи UKn—-^рш.о-—Тб—Т5 — общая шина
возникает ток /рщ,о“ считывания «О».
В режиме записи информации на разрядные шины РШ«1» и
РД/«0» с усилителей записи подаются парафазные напряжения
(рис. 6.4, б). Например, при записи «О» на РШ«0» устанавливает-
ся низкий уровень напряжения, а наРШ«1» — высокий (ключ/С«1»
разомкнут, ключ замкнут). После возбуждения с некоторой
задержкой адресной шины слова АШСЛ транзисторы Тх и Тъ от-
крываются (затворы последних имеют более положительный по-
тенциал по сравнению с потенциалами стоков либо истоков) и
подключают затворы и стоки ключевых транзисторов Т3, Т3 запо-
минающего элемента к разрядным шинам. В рассматриваемом
конкретном случае низкий уровень на РШ«0» разряжает эквива-
лентную емкость, подключенную к стоку транзистора Т$, до низ-
кого уровня током, протекающим по цепи иип—Т4—Те—К«0» —
общая шина. Транзистор Т3 по этой причине закрывается, что при-
водит к увеличению напряжения на его стоке и открывает тран-
зистор Ть- Напряжения на электродах транзисторов запоминающе-
го элемента принимают значения, соответствующие условиям хра-
нения «О». Отметим, что в течение интервала времени, пока тран-
зистор Тз открыт, в шине РИМ» возникает ток помехи по цепи
Пип—7?рш.1—7'1—7'3 —общая шина. Ток помехи в шине РШ«1»
не воспринимается усилителем считывания, поскольку его работа
стробируется по времени. После того как закрывается транзистор
Тз, закрывается и транзистор ”
'1ил^1
Tt (потенциалы на всех электродах
приблизительно равны), в результа-
те РШ «1» отключается от узла за-
поминающего элемента. При спаде
напряжения на	закрывается
транзистор Т6; в запоминающем эле-
менте хранится состояние, соответ-
ствующее «О». При записи «1» про-
исходит аналогичный процесс, но
при этом на шину РШ «1» подается
низкий уровень напряжения, а на
шину РШ «О» — высокий уровень
напряжения (ключ К «1» закрыт,
ключ К «О» открыт).
Основными недостатками рас-
смотренной шеститранзисторной ячейки статического ЗУПВ явля-
ются:
т,
Т6
Ь|5
'PD1T pl
РШ"О"
Рис. 6.5. Схема ЗЭ статического
ЗУПВ на транзисторах КМДП-ти-
па

значительное потребление мощности в режиме хранения инфор-
мации;
различная скорость переходных процессов в ячейке при пере-
ключении транзисторов из-за разности удельных проводимостей
каналов ключевых и нагрузочных транзисторов;
необходимость затрат определенного времени для восстанов-
ления исходных потенциалов на разрядных шинах при последова-
тельном считывании после записи.
Первые два недостатка могут быть устранены, если использо-
вать шеститранзисторный элемент статического ЗУПВ на транзи-
сторах КМДП-типа (рис. 6.5). Основой такого элемента является
схема с двумя устойчивыми состояниями на транзисторах Т2—Т5,
представляющая собой два перекрестно связанных инвертора на
транзисторах КМДП-типа. Поскольку в режимах хранения инфор-
мации в каждом из инверторов один транзистор открыт, а дру-
гой— закрыт, по цепи питания потребляется чрезвычайно малый
ток (сумма токов утечки р-пшереходов), что обусловливает основ-
ное достоинство элемента ЗУ такого типа: практически полное
отсутствие мощности потребления в режиме хранения информации
(мощность потребления измеряется нановаттами). Существенное
потребление мощности происходит только в режимах переключе-
ния и обусловливается перезарядом паразитных емкостей схемы.
«-канальные транзисторы МДП-типа 7'i и 7'6, как и в ячейке, схе-
ма которой приведена на рис. 6.4, а, служат для подключения за-
поминающего элемента к разрядным шинам РД/«1» и РШ«0».
Процессы записи и считывания информации в такой ячейке каче-
ственно совпадают с процессами записи и считывания информа-
ции в ранее рассмотренной ячейке. Расчет требуемых параметров
транзисторов исходя из условия записи и неразрушающего считы-
вания, а также динамических характеристик запоминающего эле-
мента на транзисторах КМДП-типа приведен в [24].
Рис. 6.6. Схема ЗЭ статического ЗУПВ на транзисторах МДП-типа с раздельны-
ми цепями записи и считывания информации (а) и временные диаграммы его
работы в режимах хранения, записи и считывания информации (б)
Одним из примеров, иллюстрирующих потенциальные возмож-
ности повышения быстродействия как самой шестиФранзисторной
ячейки статического ЗУПВ на транзисторах МДП-типа, так в це-
лом всей полупроводниковой БИС ЗУ, служит схема ячейки ЗУПВ
повышенного быстродействия (рис. 6.6, а), в которой считывание
и запись информации производятся по различным шинам.
В запоминающей ячейке n-канальные транзисторы МДП-типа
Т’2—Т’5 образуют триггер, а транзисторы 7\ и Т8 служат для свя-
зи триггера с разрядными шинами записи РШ3п «1» и РД/3п«0».
Режимы хранения и записи информации аналогичны соответст-
вующим режимам работы схемы, изображенной на рис. 6.5.
Транзисторы Т6 и Т7 образуют цепь считывания информации,
наличие тока в которой указывает на хранение «1» в запоминаю-
щей ячейке. Поскольку при считывании «1» транзистор Т3 открыт,
а транзистор Ts закрыт, на затворе транзистора Т6 присутствует
высокий уровень напряжения, близкий к UHn (рис. 6.6, б). При
возбуждении адресной шины слова АШСЛ транзисторы Тъ и Т7 от-
крываются и в цепи t/ип—Т7—Т6—РШсч появляется ток /ршсч »
который и воспринимается усилителем считывания как «1». Если
Же в запоминающей ячейке записан «О» (транзистор 7V закрыт,
открыт), то в момент считывания на затворе транзистора Те при-
сутствует низкий уровень напряжения, близкий к нулю, и транзи-
стор Т6 закрыт. Ток в шине РШсч не возникает, что воспринимает-
ся усилителем считывания как «О» (рис. 6.6, б).
Применение такой ячейки в ЗУПВ позволяет производить счи-
тывание содержимого памяти немедленно после записи. Недостат-
ком является усложнение схемы, увеличение числа общих шин на-
копителя, что приводит к увеличению площади запоминающей
ячейки на кристалле и существенному снижению степени интегра-
ции, в связи с чем такие ячейки, как и другие возможные схемы
(см. [12]), не получили широкого применения в инженерной прак-
тике.
Рис. 6.7. Схема ЗЭ статического
ЗУПВ иа n-канальных транзисто-
рах МДП-типа с двухкоординат-
ной выборкой
АШСЛ
Рис. 6.8. Схема шеститранзисторного ЗЭ
динамического ЗУПВ
Одним из примеров запоминающего элемента статического
ЗУПВ на n-канальных транзисторах МДП-типа с двухкоординат-
ной выборкой может служить элемент, приведенный на рис. 6.7.
В этой схеме транзисторы Т8—Т8, как и в схеме, приведенной на
рис. 6.5, образуют собственно элемент с двумя устойчивыми со-
стояниями. Транзисторы Т2, Т7 и Tt, Т8 работают в ключевом режи-
ме и осуществляют двухкоординатную выборку запоминающего
элемента по сигналам адресных шин АШХ и АШУ соответственно,
при этом стоки транзисторов Г4 и Л оказываются подключенны-
ми к информационным шинам ДД/«1» и 7Ш/«0» через открытые
транзисторы Ti, Т2 и Т7, Т8.
Элементы; динамических ЗУПВ на транзисторах МДП-типа.
Существенного уменьшения мощности потребления БИС ЗУПВ,
увеличения информационной емкости одной БИС до десятков ме-
габит, увеличения быстродействия удается достигнуть в настоя-
щее время используя динамический принцип хранения информа-
ции.
В динамических элементах ЗУПВ на транзисторах МДП-типа
хранение информации отождествляется с хранением некоторого
заряда на запоминающей емкости, включенной параллельно с за-
твором информационного транзистора. Поскольку сопротивление
закрытого транзистора МДП-типа составляет 109—1010 Ом и вход-
ное сопротивление изолированного затвора превышает 10й Ом,
заряд указанной емкости может сохраняться доли и единицы се-
кунд. Восстановление уменьшающегося с течением времени инфор-
мационного заряда на запоминающей емкости осуществляется
в результате периодического подключения конденсатора к источни-
ку питания.
Рис. 6.9. Схема четырехтранзисторного ЗЭ динамиче-
ского ЗУПВ (а) и временные диаграммы, поясняющие
режим регенерации информации (б)
Известны различные модификации элементов динамических
ЗУПВ (см. [12]), отличающиеся в первую очередь количеством
образующих их транзисторов (от шести до одного), числом и
функциональным назначением общих шин, последовательностью и
характеристиками тактовых импульсов и, как следствие, быстро-
действием, мощностью потребления и площадью, занимаемой на
кристалле. Ранняя модификация шеститранзисторного элемента
динамического ЗЭ (рис. 6.8) по принципу работы мало отличается
от схемы статического ЗЭ ЗУПВ, рассмотренного выше (см. рис.
6.6). В периоды, когда динамический ЗЭ не потребляет мощности
от источника напряжения (нагрузочные транзисторы Т2 и Т4 за-
крыты), элемент запоминает информацию лутем хранения заряда
на паразитной емкости G или С2. Наличие заряда на Ci или С2
обусловливает однсзначнсе открывание информационного транзис-
тора Та или Т5 в режимах считывания при выборке слова (тран-
зисторы Ti и Т6 открыты). Регенерация информации, заключаю-
щаяся в подзарядке емкости Ci или С2, осуществляется в относи-
тельно короткие промежутки времени путем подачи напряжения
t/ип через нагрузочный транзистор Т4 или Т2.
Периодический подзаряд емкости Ci или С2 в процессе регене-
рации может осуществляться непосредственно через транзисторы
словарной выборки Т\ и Т$, подключающие емкости Ci и Сг к раз-
рядным шинам PZZZ«1» и РШ«0» (разрядные шины предваритель-
но заряжаются до напряжения <7НП).
Использование этой идеи легло в основу создания четырехтран-
зисторного динамического ЗЭ (рис. 6.9, а), что позволяет
сократить площадь ЗЭ на кристалле на -30—50%. Времен-
ные диаграммы, поясняющие режим регенерации, приведены на
рис. 6.9, б. В режимах считывания и записи информации ЗЭ ра-
ботает аналогично элементу, показанному на рис. 6.6. Если в шес-
титранзисторном элементе считывание и запись информации могут
проводиться независимо от регенерации, то в четырехтранзистор-
ном элементе регенерация может осуществляться лишь в проме-
жутки времени, когда нет внешнего обращения к ЗЭ.
Рис. 6.10. Варианты схем трехтранзисторных ЗЭ динамического ЗУПВ (а — г) и
временные диаграммы, поясняющие принцип их работы (д)
Дальнейшее сокращение площади ЗЭ для построения ЗУПВ
информационной емкостью сотен Кбит достигнуто упрощением схе-
мы, уменьшением числа адресных и разрядных шин, внутриэле-
ментных связей в результате использования трехтранзисторных
запоминающих элементов.
Известные варианты (см. [12]) схем трехтранзисторных ЗЭ
приведены на рис. 6.10, а—г. Во всех этих схемах информация хра-<
нится в виде заряда на емкости С, связанной с затвором инфор-
мационного транзистора. При запоминании «1» напряжение на за-
творе достаточно для открывания информационного транзистора
при последующем считывании информации. В схеме, например,
трехтранзисторного ЗЭ с раздельными адресными и разрядными
„шинами считывания и записи (рис. 6.10, а) транзистор Ti служит
для записи информации путем заряда емкости С от потенциала
разрядной шины записи РШ3п, а транзистор Тз — для связи ин-
формационного транзистора Т2 с разрядной шиной считывания
РШсч-
При считывании информации на шине РШСч предварительно
устанавливается высокий уровень напряжения, после чего импуль-
сом выборки по шине АШСч открывается транзистор Тз. Если в ЗЭ
хранится «1>> (например, емкость С заряжена, транзистор Т2 от-
крыт), то по цепи РШСч—Т3—ТУ—общая шина протекает импульс-
ный ток, регистрируемый усилителем считывания как «1». Если
в ЗЭ хранится «О» (емкость С разряжена и транзистор Т2 зак-
рыт), то ток в цепи РШСч—Тя—Т2.— общая шина отсутствует, что
воспринимается усилителем считывания как «О».
Рис. 6.11. Схема однотранзисторного ЗЭ динамического ЗУПВ (и) и временные
диаграммы, поясняющие его работу (б)
Отметим, что при считывании информации не происходит ее
разрушения, поскольку запоминающая емкость С изолирована от
шины РШСч. Однако существование утечек, обусловливаемых в
основном током обратносмещенного перехода транзистора Ti, при-
водит к необходимости периодической регенерации заряда на ем-
кости С. Регенерация хранимой информации осуществляется в ре-
зультате последовательно проводимых режимов считывания и за-
писи. Временные диаграммы, поясняющие принцип работы трех-
транзисторного ЗЭ на транзисторах пМДП-типа, приведены на
рис. 6.10, д.
Задача создания динамических БИС ЗУПВ информационной
емкостью десятки миллионов бит и более наряду с совершенство-
ванием технологии потребовала дальнейшего упрощения ЗЭ как
по числу компонентов, так и по числу общих адресных и разряд-
ных шин. Таким требованиям удовлетворяет однотранзисторный
запоминающий элемент (рис. 6.11, а). Запоминание «1» или «0»
в таком элементе отождествляется с наличием или отсутствием
заряда на емкости С3. Запись информации в ЗЭ происходит при
передаче соответствующего потенциала разрядной шины РШ че-
рез открытый транзистор Т9 запоминающей емкости Сэ. В момен-
ты считывания информации емкость Сэ подключается через откры-
тый транзистор Тэ к разрядной шине РШ, имеющей паразитную
емкость СРШ и заряженной до уровня /Урщ.о*. Если, например, в
ЗЭ хранилась «1», то напряжение на шине РШ при считывании
увеличивается на величину АПРШ, которую нетрудно рассчитать
из соображений -равенства зарядов, передаваемых емкостью Сэ
емкости Срш> т. е. •
AQ8== AQpih-
Вводя обозначения Uc‘3 — напряжение на конденсаторе Сэ при
хранении «1», t/PUJ.o> —напряжение предварительного подзаряда
шины РШ, нетрудно видеть, что
С8?/сэ<1» — Ca(U рш«о» At/ рш«1 >)=
— Срш (U рш«о> -|- A t/ рш«т») — СрША/ рш<о»,
откуда.
At/ pin«;i> = (t/c3«:i» — t/pm«o^>)/( 1 -фСрш/Сэ)-
При считывании «О» происходит уменьшение напряжения на
шине РШ на величину
At/ рш«д> —t/pm< о»/( 1 4-Срш/С9).
При Upni,o-=O,5t/c9.i- Д/7рш,1‘== А/7рш.0“= At7pH]=0,5t/cs»ib(l
+СРШ/СЭ).
Поскольку t/c3,i- ограничивается напряжением питания, аСРШ
обычно много больше Сэ, величина А<7РШ оказывается на практи-
ке порядка 200—250 мВ. Последнее обстоятельство обусловливает
применение в динамических ЗУПВ на однотранзисторных ЗЭ вы-
сокочувствительных усилителей считывания.
Отметим, что при считывании информации происходит ее раз-
рушение (рис. 6.11, б), так как между емкостями Сэ и СРШ нет
усилительного элемента и СЭ<^СРШ (обычно СРШ имеет порядок
единиц пикофарад, а Сэ трудно сделать более 0,1 пФ). Поэтому
в таких динамических ЗЭ регенерация необходима как для дли-
тельного хранения информации, так и после каждого ее считыва-
ния.
Принцип работы дифференциального усилителя считывания, ре-
гистрирующего входные сигналы порядка 200 мВ, можно понять
из рассмотрения упрощенной схемы, представленной на рис. 6.12.
Здесь ЗЭ образованы емкостями СЭ1—Сэп и транзисторами T3i—
Тэп, подключенными к адресным шинам А1Ш—АШп и к одной
разрядной шине РПЦ. К шине Р1Ш одним плечом подключен так-
же триггер с непосредственными связями, включающий информа-
ционные транзисторы ТУ1 и Ту2 и нагрузочные транзисторы Tyi и
Ту5. Другим плечом триггер соединен с фиктивным (опорным) ЗЭ
на емкости Сф1 и транзисторе Гфь
В статическом режиме (транзисторы Гу4 и 7ys открыты, а
транзистор Ту3 закрыт) триггер находится в одном из устойчивых
состояний, например транзистор Tyi открыт, а транзистор Ту2 за-
крыт. Непосредственно перед считыванием информации из ЗЭ
транзистор Ту3 открывается на короткое время, что приводит к
замыканию двух плеч триггера и выравниванию обоих плеч на
Рис. 6.12. Схема усилителя считывания в динамическом
ЗУПВ
уровне напряжения, соответствующего порогу открывания тран-
зисторов Tyi и Ту2. В момент окончания фазы выравнивания по-
тенциалов (транзистор Туз закрывается) триггер, находящийся в
неустойчивом состоянии, будет стремиться перейти в одно из воз-
можных устойчивых состояний. В идеальном случае подача в этот
момент бесконечно малого заряда на один из узлов нарушит ба-
ланс триггера и вызовет его переключение в заранее известное на-
правление.
Одновременно с закрыванием транзистора Ту3 происходит вы-
борка одного из ЗЭ (подается открывающий потенциал на затвор
транзистора по адресной шине АШ), например ЗЭ2, и, следова-
тельно, подключение емкости Сэ? к шине PIIIi. В это же время к
шине РШ2 подключается емкость C$i фиктивного элемента, заря-
женная до напряжения Прщ.о-. В том случае, если на емкости Сэ2
хранился заряд, соответствующий, например, «1», напряжение на
Шине РШЛ. возрастает на величину Д£7рш.1-, что приводит к за-
поминанию «1» в триггере — усилителе считывания (транзистор
ТУ2 открывается, транзистор Tyi закрывается).
Так как триггер — усилитель считывания — усиливает посту-
пающий на его вход сигнал, то хранимая в ЗЭ2 информация, ко-
торая частично теряется в начале цикла считывания, полностью
восстанавливается в конце этого цикла (см. рис. 6.11). Таким об-
разом осуществляется регенерация содержимого ЗЭ.
На рубеже 1989—1990 гг. мировой рынок ЗУПВ представлен
в первую очередь статическими и динамическими ЗУПВ, выпол-
ненными по МДП-технологии. В подавляющем большинстве стати-
ческие ЗУПВ строятся на основе четырехтранзисторного «МДП
ЗЭ или шеститранзисторного К.МДП ЗЭ. Схемы записи-считыва-
ния и электронного обрамления спроектированы в рамках КМДП-
схемотехники.
Как рассмотрено ниже, основу четырех- и шеститранзисторных
ЗЭ составляет простая триггерная схема с перекрестными связя-
ми, выполненная на четырех «-канальных МДП транзисторах.
В четырехтранзисторном запоминающем элементе функцию на7
грузочных приборов в триггере выполняют высокоомные поликрем-
ниевые резисторы, осаждаемые на поверхность кристалла.
Поскольку эти резисторы осаждаются над запоминающим эле-
ментом, их вклад в общую площадь элемента, определяемую чет-
веркой транзисторов, оказывается незначительным. Это позволяет
получать запоминающие элементы минимальных размеров. При
1 мкм литографических проектных нормах типовой размер ЗЭ на-
ходится в пределах 50—70 мкм2.
При создании шеститранзисторного запоминающего элемента
в его конструкцию вместо осаждаемых поликремниевых резисто-
ров1 вводятся два дополнительных р-канальных МДП-транзистора,
выполняющих роль высокоомных резисторов.
Шеститранзисторная схема ЗЭ по сравнению с четырехтранзис-
торной имеет меньший ток потребления в режиме хранения, более
широкий Температурный диапазон работоспособности, но занимает
на поверхности кристалла площадь, на треть превышающую пло-
щадь четырехтранзисторного ЗЭ при прочих равных технологиче-
ских нормах.
КМДП-технология с литографическими проектными нормами
порядка 0,7—0,9 мкм обеспечивает производство БИС статических
ЗУПВ информационной емкостью в 1 Мбит при организации 1МХ
XI бит, 256КХ4 бит и 128КХ8 бит. Время выборки таких БИС
ЗУПВ составляет от 15 до 30 нс при мощности потребления в ре-
жиме обращения 100—300 мВт [25]. Рекордные (для конца
1989 г.) показатели достигнуты фирмой «Sony» в опытных образ-
цах статических ЗУПВ. БИС статического ЗУПВ этой фирмы име-
ет информационную емкость 4Мбит (512К 8-разрядных слов) с
временем выборки порядка 25 нс и мощностью потребления
150 мВт в режиме обращения и 0,23 мВт в режиме хранения.
БИС динамических ЗУПВ используют запоминающий элемент
на одном транзисторе и одном запоминающем конденсаторе. В за-
висимости от применяемой технологии запоминающий конденсатор
может быть сформирован или в слоях материала, осажденных на
поверхность кристалла, или в миниатюрных глубоких канавках,
вытравливаемых в кремниевой подложке. Последнее технологи-
ческое решение применяется в новейших приборах памяти. В ди-
намических ЗУПВ информационной емкостью 1М бит, изготовляе-
мых с 1 мкм литографическими проектными нормами, площадь
Таблица 6.1
Информационная емкость ЗУПВ		Литогра- фические проектные нормы, мкм	Начало разработки	Начало серийного выпуска	Максимум серийного выпуска
статических	динамических				
64К '	256К	1,8	1977	1982—1983	1988
256К	1М	1,2	1980	1985—1986	1991
1М	4М	0,8	1983	1988—1989	1994
4М	16М	0,5	1986	1991—1992	1997
16М	64М	0,35	1989	1994—1995	S000
64М	256М	0,25	1992	1997—1998	2003
256М	1Г	0,15	1995	- 2000—2001	2006
однотранзисторного запоминающего элемента составляет около
20 мкм2. Информационная емкость динамических ЗУПВ, как пра-
вило, в четыре раза превышает информационную емкость стати-
ческих ЗУПВ в рамках единых технологических возможностей.
Динамические ЗУПВ информационной емкостью 1 Мбнт с орга-
низацией 1МХ1 или 256КХ4 характеризуются временем выборки
70—120 нс, мощностью потребления 300—400 мВт в режиме об-
ращения и 10—15 мВт в режиме хранения.
Наивысшие для 1989 г. показатели в области динамических
ЗУПВ достигнуты тремя японскими фирмами «Toshiba», «Mitsu-
bishi», «NEC» [26]. Они продемонстрировали опытные образцы
БИС динамических ЗУПВ информационной емкостью 16 Мбит.
Время выборки последних составляет 45—60 нс, мощность по-
требления в режиме обращения 450 мВт. Реализованы эти БИС
по КМДП-технологии с проектными нормами от 0,5 до 0,6 мкм.
Запоминающий элемент — однотранзисторная ячейка.
Перспективы статических и динамических ЗУПВ на МДП-при-
борах можно проиллюстрировать, воспользовавшись прогнозами
фирмы «Motorola» [27] в разработке и серийном выпуске ЗУПВ
на ближайшие 10—15 лет (табл. 6.1).
Элементы статических ЗУПВ на биполярных транзисторах.
Сверхбыстродействующие ЗУПВ, характеризуемые временем об-
ращения в несколько наносекунд и применяемые в ЭВМ как сверх-
оперативные ЗУ, в настоящее время проектируются на основе би-
полярных ЗЭ, среди которых наибольшее применение получили:
ЗЭ на ключах, в которых транзисторы работают в режиме с об-
щим эмиттером; ЗЭ на основе токовых переключателей; ЗЭ на
основе совмещенных (р-п-р и п-р-п) транзисторных ключей (ин-
жекционной логики). Один из вариантов схемы ЗЭ биполярного
ЗУПВ, многоэмиттерные транзисторы Т\ и Т2 которой работают в
ключевом режиме, приведен на рис. 6.13, а.
Рис. 6.13. Схема ЗЭ статического ЗУПВ на биполярных транзисторах (а) и вре-
менные диаграммы его работы в режимах хранения, записи и считывания инфор-
мации (б)
В режиме хранения информации на одной или обеих адресных
длинах присутствует низкий уровень напряжения (рис. 6.13, б).
Пара эмиттеров, связанных с одной из адресных шин (АШХ или
АШУ), оказывается активной, причем один из транзисторов, на-
пример транзистор Ть в режиме хранения «О» насыщен, а другой
транзистор, например Т2, находится в режиме отсечки. При считы-
вании информации уровни напряжения на адресных шинах АШХ
и АШУ повышаются до уровня, превышающего напряжение на раз-
рядных шинах РШ«0» и РПМ». Активными эмиттерами транзис-
торов Ti и Т2 оказываются эмиттеры, связанные С разрядными
шинами; по одной из разрядных шин протекает ток, воспринимае-
мый усилителем считывания как информация.
В режиме считывания информации, например «О», разрядный
ток протекает по шине РШ«0», так как хранение «О» отождествля-
ется с состоянием, когда транзистор Т\ открыт, а транзистор Т2
закрыт.
В режиме записи информации запись информации осуществля-
ется при подаче высокого уровня напряжения на шины АШх и
AIHy и установке на разрядных шинах парафазного напряжения.
Например, при записи «1» низкий уровень напряжения на шине
p/ZZ«l» принудительно устанавливает триггер в состояние, когда
транзистор Т2 открыт, а транзистор Т\ закрыт.
Вариант ЗЭ на переключателе тока приведен на рис. 6.14, где
у3п/Сч — усилитель записи и считывания. ЗЭ работает во многом
аналогично ранее рассмотренному (см. рис. 6.13). В силу того.что
многоэмиттерные транзисторы Т\ и Т2 образуют дифференциаль-
ную пару и не насыщаются в открытом состоянии, такой ЗЭ имеет
наибольшее быстродействие
среди всех известных ЗЭ.
Недостаток схемы — высо-
кая мощность потребления
и относительно большие: за-
траты площади кристалла
для ее реализации.
Рис. 6.14. Схема ЗЭ статического ЗУПВ
на базе переключателя тока
Рис. 6.15. Схема инжекционного
ЗЭ статического ЗУПВ
Резисторы jRi и R2 служат коллекторными нагрузками токово-
го ключа, диоды Д1 и Д2 исключают насыщение при разбросах
параметров схемы. Выборка ЗЭ осуществляется повышением уров-
ня напряжения на адресной шине AUI. Источник тока в цепи эмит-
теров токового ключа на транзисторе Т3 и резисторе Rs обычно
общий на несколько токовых ключей.
Недостаток вариантов биполярных схем ЗУПВ, рассмотренных
выше, состоит в использовании высокоомных резисторов, которые
на кристалле занимают большую площадь. Перспективной схемо-
техникой для биполярных ЗУПВ поэтому является инжекционная
логика. На рис. 6.15 приведен вариант ЗЭ ЗУПВ, образуемый
Двумя инжекционными ключами на транзисторах Ту, Тл и Т2, Тз
соответственно с перекрестными связями. Главное преимущество
инжекционного ЗЭ заключается в малой площади, занимаемой им
на кристалле. Питание такого элемента осуществляется источни-
ком тока /хр. Работа элемента во многом сходна с работой ЗЭ на
транзисторных ключах с общим эмиттером. В режиме хранения
информации на адресной шине АШ присутствует низкий уровень
напряжения Uxp, при этом разрядные шины РШ«0» и РШ«Л» ока-
зываются отключенными от ЗЭ. При выборе ЗЭ в режимах запи-
си и считывания напряжение на адресной шине АШ увеличивается
до уровня f/выбор. Принцип работы такого элемента и основные
расчетные соотношения приведены в [28]. Для обеспечения высо-
кого быстродействия при выборке ЗЭ ток питания увеличивается
ДО /выбор'
Рис. 6.16. Схема ЗЭ биполярного динамического ЗУПВ
(а), его структура и топология (б), временные диаграм-
мы работы в режимах хранения, записи, считывания и
регенерации информации (в)
Элементы динамических ЗУПВ на биполярных транзисторах.
Биполярные статические запоминающие элементы применяются в
основном при построении сверхоперативных ЗУ с временем обра-
щения несколько единиц наносекунд. Однако сравнительно боль-
шая мощность потребления и занимаемая кристаллом площадь
статического ЗЭ не позволяют создавать БИС ЗУ из таких эле-
ментов с информационной емкостью более 1—4К бит. Построение
биполярных СОЗУ и ОЗУ с временем обращения несколько еди-
ниц наносекунд и информационной емкостью до 16—641\ бит воз-
можно при использовании динамических биполярных ЗЭ.
Примером динамического биполярного ЗЭ служит ЗЭ на базе
инжекционной схемотехники. Динамический ЗЭ представляет со-
бой совмещенную структуру п-р-п/р-п-р-типа (рис. 6.16, а). Струк-
тура и топология элемента упрощенно показаны на рис. 6.16, б.
Весь элемент состоит из одной комплементарной пары транзисто-
ров Т\ и Т2, совмещенных в объеме кремния таким образом, что
вся эта пара занимает площадь чуть большую, чем простой оди-
ночный транзистор. Горизонтальный транзистор типа р-п-р обра-
зован последовательностью диффузионных процессов, причем кол-
лектором транзистора служит р-эпитаксиальный слой 9, базой —
диффузионный слой /1-типа 10, эмиттером — диффузионный р+-слой
2. Вертикальный транзистор типа п-р-п образован и+-слоем 6
(эмиттер), р-слоем 9 (база), /г-слоем 8 (коллектор). Числовые ши-
ны ЧШ1 и ЧШ2 выполняются металлизациями 5 и 3 соответствен-
но, разрядная шина РШ скрытым /г+-слоем 7 (1 — изолирующая
область, 4 — защитный окисный слой). Компонентом схемы, осу-
ществляющим динамическое запоминание информации, служит ем-
кость коллектор — база пары совмещенных транзисторов; конден-
саторная область 8, хранящая заряд, на рисунке заштрихована.
Обычно емкость коллектор — база пары совмещенных транзисто-
ров составляет 0,1 пФ. Оригинальная конструкция диффузионного
транзистора п-р-п типа Т2 обеспечивает благодаря высоким кон-
центрациям легирующих примесей высокие удельные значения ем-
костей коллектор — база, малые удельные значения токов утечки
и большие значения коэффициента усиления в схеме с общим
эмиттером (по данным [28], р=70). Хранение информации в ЗЭ
отождествляется с наличием заряда на емкости СКБ (хранение
«0») или отсутствием заряда (хранение «1»), В процессе длитель-
ного хранения информации заряд на емкости СКБ обратносме-
щенного перехода коллектор — база пары транзисторов Ту и Т2
постепенно разряжается поверхностными генерационными токами
и токами утечки. С повышением температуры окружающей среды,
в которой работает ЗЭ, ток утечки возрастает и может достигать
10~9 А. Постоянная времени разряда емкости величиной порядка
1 пФ лежит в диапазоне единиц миллисекунд. В связи с этим не-
обходима периодическая регенерация информации, хранимой в
динамическом ЗЭ (обычно для таких ЗЭ период регенерации вы-
бирается порядка 2 мс).
Рассмотрим схематично работу инжекционного динамического
ЗЭ в режимах хранения, считывания, записи и регенерации ин-
формации.
В режиме хранения информации (рис. 6.16, в) на числовой ши-
не ЧШ2 устанавливается низкий уровень напряжения, на числовой
шине 4Uli — высокий уровень напряжения, на разрядной шине
"Ш— высокий уровень напряжения. Транзисторы Т2 и 1\ закры-
та. В периоды между регенерациями запоминающая емкость СКБ
сохраняет свое заряженное (разряженное) состояние. При хране-
ншГ« » емкость разряжена, напряжение между базо и коллекто-
ром транзистора Т2 близко к нулю; при хранении «О» емкость за-
ряжена, причем напряжение на базе транзистора Т2 много ниже
уровня напряжения на коллекторе и близко к уровню Бэ «0,7 В.
В режиме считывания информации в течение первой фазы (соб-
ственно считывание) понижается напряжение на числовой шине
ЧШ1 до уровня, близкого к нулю; в течение второй фазы (регене-
рация) напряжение на числовой шине ЧПЦ возрастает до высоко-
го уровня и кратковременно возрастает напряжение на числовой
шине ЧШ2. В режиме считывания усилитель считывания предва-
рительно устанавливает высокий уровень напряжения на разряд-,
ной шине РШ.
При считывании, например «1», на первой фазе (6/ЧШ1«;0,
£7Чщ,«0) транзистор 7\ остается закрытым, так как напряжение
между базой и эмиттером меньше нуля, а транзистор Т2 открыва-
ется, так как его переход база — эмиттер находится под прямым
смещением. С числовой шины ЧШ} через транзистор Т2 и емкость
СКБ в разрядную шину РШ передается заряд, который приводит
к уменьшению напряжения на емкости разрядной шины. Посколь-
ку емкость такой шины составляет единицы пикофарад, а эффек-
тивная емкость запоминающего элемента СКБ р»7 пФ, на разряд-
ной шине потенциал уменьшается на величину, достаточную для
надежного считывания логических перепадов усилителем считы-
вания. При этом происходит подзаряд емкости СКБ, т. е. происхо-
дит разрушение информации. В течение второй фазы транзистор
Т2 закрывается (напряжение на числовой шине ЧШ\ повышается)
и транзистор Ti открывается, поскольку напряжение на разрядной
шине в течение некоторого времени остается пониженным после
считывания, а напряжение на числовой шине ЧШ2 повышается, при
этом переход база — эмиттер транзистора Т\ оказывается прямо-
смещенным. Открытый транзистор 1\ разряжает емкость СКБ , ре-
генерируя «1».
При считывании «0» транзистор Т2 не открывается после умень-
шения напряжения на числовой шине ЧПВ, поскольку запоминаю-
щая емкость заряжена и этот заряд удерживает транзистор Т2 в
закрытом состоянии. Напряжение на разрядной шине РШ остает-
ся высоким, что воспринимается усилителем считывания как «0».
В течение фазы регенерации (напряжение на числовой шине ЧШ2
высокое) транзистор также не открывается, так как напряже-
ние на разрядной шине РШ также высокое н иЪЭ1 <£7БЭнас. Ем-
кость сохраняет заряженное состояние, которое постоянно «реге-
нерируется» токами утечки (токи утечки увеличивают заряд ем-
кости 0<Б ) •
В режиме записи информации на разрядной шине усилителем
записи принудительно устанавливается либо высокий уровень (при
записи «0»), либо низкий уровень (при записи «1»); на числовую
шину ЧШ1 подается низкий уровень напряжения. Транзистор Т2
открывается, при этом запоминающий конденсатор либо заряжа-
ется (при записи «О»), либо разряжается (при записи «1»).
Достижения в области разработки и совершенствования БИ-
КМДП-технологии, обеспечивающей создание в одном технологи-
ческом процессе на одном кристалле биполярных транзисторов с
граничной частотой до нескольких десятков ГГц и быстродейст-
вующих КМДП-схем, открыли хорошие перспективы для создания
быстродействующих ЗУПВ с информационной емкостью на уровне
Таблица 6.2
Условное обозначение ЗУПВ	ГО		Информационная емкость	S о ОЮ мЙ и			Совместимость по входу и выходу	Тип корпуса
					. 1 1 С	МОЩНОСТЬ, Вт		
	1 < 1 С							
К500РУ470	эсл		4КХ1	15		1,15	С ЭСЛ- схем а ми	2107.18—3
К1500РУ470	эсл		4КХ1	15		0,85	То же	4116.18—3
К541РУ1	И2Л		4КХ1	50		0,5	С ТТЛ- схемами	2:107,18—1
К541РУ2	И2Л		1КХ4	40	0,5		То же	427.18—1
К541РУЗ	И2Л		I6KX1	40	0,56		»	405.24—2
Мбит. БИ-КМДП-технология позволяет удачно дополнить досто-
инства каждой (биполярной и КМДП) технологии .в отдельности.
В ЗУПВ, изготовляемых по БИ-КМДП-технологии, удачно объ-
единяется схемотехника субнаносекундных ЭСЛ-схем записи-счи-
тывания со схемотехникой четырех- или шеститранзистбрного ста-
тического запоминающего элемента. Сочетание высокой информа-
ционной емкости и малого потребления мощности, присущего ста-
тическому КМДП ЗЭ, с весьма быстродействующими усилителями
записи-считывания на биполярных транзисторах позволяет созда-
вать опытные образцы ЗУПВ информационной емкостью от 256К
до 1М с временем выборки порядка 8—10 нс.
Основные параметры некоторых выпускаемых серийно [29] оте-
чественных БИС ЗУПВ, в которых применены статические ЗЭ на
биполярных приборах, приведены в табл. 6.2.
Последние достижения зарубежных полупроводниковых фирм
в области БИС ЗУПВ, построенных на запоминающих элементах
ЭСЛ-типа, характеризуются временем выборки порядка 3 нс при
информационной емкости 4К бит и потребляемой мощности поряд-
ка 1,1 Вт. Прогноз специалистов по повышению информационной
емкости таких ЗУПВ устанавливает верхнюю границу на уровне
64Кбит. Дальнейший рост степени интеграции будет ограничен
мощностью, рассеиваемой одним кристаллом.
Сегнетоэлектрические ЗУПВ. Одним из существенных недостат-
ков классических полупроводниковых статических или динамиче-
ских ЗУПВ является то обстоятельство, что при отключении пи-
тания информация, хранимая в них, стирается. Энергонезависи-
мость ЗУПВ в ряде случаев достигается подключением к ним ре-
зервного батарейного источника питания, служащего источником
энергии для ЗУПВ в периоды отключения основного питания.
Другой путь решения проблемы энергонезависимое™ ЗУПВ —
использование в схемах запоминающих элементов конденсаторов,
в которых в качестве диэлектрика служат кристаллические ве-
щества, обладающие способностью сохранять электрическую поля-
ризацию после снятия электрического поля, под действием кото-
рого эта поляризация возникла. При смене направления напря-
женности электрического поля на противоположное меняется на-
правление электрической поляризации кристаллического вещест-
ва диэлектрика конденсатора. Это явление называется сегнето-
электрическим эффектом. Конденсатор с таким диэлектриком име-
ет два устойчивых состояния и два различных пороговых напря-
жения перехода из одного состояния в другое и наоборот.
Такой конденсатор представляет собой по сути энергонезави-
симую ячейку памяти. ЗЭ на базе сегнетоконденсатора — это воз-
можный и наиболее вероятный конкурент традиционных стирае-
мых и электрически стираемых программируемых постоянных за-
поминающих устройств. В настоящее время технология сегнето-
электрических ЗУПВ только начинает создаваться, но уже полу-
чены двумя зарубежными фирмами рабочие технологии изготов-
ления энергонезависимых конденсаторов с использованием крис-
таллического вещества, обладающего сегнетоэлектрическими свой-
ствами. Эти кристаллические вещества представляют собой тон-
кую пленку цирконата-титаната — свинца [30]. Пленка сегнето-
диэлектрика наносится между двумя проводящими слоями непо-
средственно на поверхность активного прибора, например МДП-
прибора, в результате чего получается трехмерная структура, над-
строенная вертикально поверх обычной планарной технологии.
Керамика цирконат-титанат свинца (PZT-керамика) обладает
хорошими физическими и электрическими свойствами. У нее вы-
сокое удельное сопротивление, чрезвычайно высокая диэлектри-
ческая проницаемость, равная 1200. Она термически и химически
стойка. Диапазон ее рабочих температур от —180 до -]-350оС.
И наконец, PZT-керамика отличается высокой радиационной стой-
костью.
Существенный недостаток современных сегнетоэлектриков —
ограничение числа циклов перезарядки величиной 1010, что недо-
статочно для построения энергонезависимого ЗУПВ, в запоминаю-
щем элементе которого сегнетодиэлектрик перезаряжается, при
каждой новой записи информации. Специалисты считают, что в
перспективе возможно получение материалов на основе PZT-ке-
рамикй^ устраняющих проблему усталости сегнетоэлектриков, и
создание на их основе сегнетоэлектрического ЗУПВ с однотран-
зисторной ячейкой памяти (рис. 6.17).
В настоящее время в опытных образцах сегнетоэлектрических
ЗУПВ проблема усталости сегнетоэлектриков решается путем ис-
пользования свойств энергонезависимости сегнетоэлектриков толь-
ко в периоды отключения питания. Число таких ситуаций в тече-
ние срока службы прибора много меньше возможного числа цик-
лов перезаряда.В частности,
опытные образцы сегнето-
электрических ЗУПВ исполь-
зуют запоминающие элемен-
ты, по своей структуре поч-
ти идентичные традиционной
шеститранзисторной ячейке
статического ЗУПВ, рис.
6.18. Комплементарные
Рнс. 6.18. Схема ЗЭ сегнетоэлектрическо-
го ЗУПВ
Адресная,
шина
Общая шина
импульсного
возбуждения
Рис. 6.17. Схема однотранзнстор-
ного ЗЭ сегнетоэлектрического
ЗУПВ
Разрядная
шина
МДП транзисторы 72—7s образуют запоминающий триггер, тран-
зисторы ?! и Те выполняют роль ключей, подсоединяющих плечи
запоминающего триггера к разрядным шинам РШ‘‘О” и РШ“Г’.
По словарной шине подается импульсный сигнал управления клю-
чами 1\ и Т6. Отличие от нее лишь в двух сегнетоэлектрических
конденсаторах Zi и Z2, соединенных с плечами триггера ЗЭ через
управляющие ключи Т7, Тв. Эти конденсаторы и представляют со-
бой энергонезависимые элементы памяти. В рабочем режиме, ког-
да напряжение питания /71Ш поступает на элемент от внешнего ис-
точника энергии, указанные конденсаторы отключены от схемы
триггера двумя управляемыми ключами Т7, Т&, полезная информа-
ция хранится в триггере (T2-V-T5).
Процедуры записи и считывания информации в ЗЭ через раз-
рядные шины с выборкой по словарной шине аналогичны проце-
дурам работы статического 6-транзисторного КМДП ЗЭ, рассмот-
ренного ранее.
При аварийном или штатном выключении внешнего питания,
прежде чем напряжение UKn упадет ниже нормы, открываются по
сигналу управления ключи Т7 и Тв. В результате сегнетоэлектри-
ческие конденсаторы подключаются к плечам триггера ЗЭ и поля-
ризуются в соответствии с его предшествующим состоянием. Вре-
мя, необходимое для поляризации конденсаторов, составляет от
10 до 20 нс, что намного меньше времени разрушения состояния
триггера при спаде напряжения питания. При отсутствии питания
полезная информация запоминается в двух сегнетоэлектрических
конденсаторах, имеющих противоположную поляризацию. После
поляризации конденсаторы сохраняют свое состояние практически
неограниченно долго.
Восстановление информации в запоминающем триггере и воз-
врат ЗЭ в активный режим при включении питания происходят
следующим образом. Сначала на управляющие затворы ключей
Т7 и Тв подается сигнал, обеспечивающий подключение сегнето-
электрических конденсаторов Zi и Z2 к плечам триггера; при этом
ключи Ti и Те закрыты. Конденсаторы создают на плечах тригге-
ра разность потенциалов, соответствующую состоянию триггера пе-
ред выключением питания. Когда напряжение питания достигает
номинального значения, в триггере запоминается достоверная ин-
формация, предварительно хранимая на конденсаторах Z\ и Z2.
После этого, по сигналу управления конденсаторы Zj и Z2 от-
ключаются от триггера ключами Т7 и Тв. Далее возможно обра-
щение к ЗЭ по чтению и записи чере^ разрядные шины РШ«0» и
РИМ» по сигналу адресной выборки.
Применение сегнетоэлектрических ЗУПВ существенно сокраща-
ет число различных типов ЗУ, используемых в специальных при-
ложениях. Например, в вычислительных системах сегнетоэлектри-
ческие ЗУПВ могут со временем заменять статические ЗУПВ в
кэш-памяти, динамические ЗУПВ — в оперативной памяти, ППЗУ
и СППЗУ — в справочных таблицах.
§ 6.3.	ЭЛЕМЕНТЫ ПОЛУПРОВОДНИКОВЫХ постоянных
ЗАПОМИНАЮЩИХ УСТРОЙСТВ
Постоянные запоминающие устройства (ПЗУ) предназначены
для хранения не изменяющейся во времени информации и работа-
ют лишь в режиме ее считывания. Чаще всего ПЗУ используются
для представления в ЭВМ констант, микрокоманд, команд прог-
рамм, сохраняющихся и после отключения питания. ПЗУ могут
быть емкостными, индуктивными, трансформаторными, диодными,
транзисторными, ферритовыми, оптическими, на сопротивлениях,
на магнитных пленках (см. [31, 32]), полупроводниковыми на ди-
одных матрицах, на матрицах многоэмиттерных и транзисторах
МДП-типа.
В полупроводниковых программируемых постоянных запоми-
нающих устройствах (ППЗУ) запоминающие элементы образуют-
ся диодами, транзисторами биполярными и мди-типа, включен-
ными в узлы двухкоординатной матрицы, представляющей собой
запоминающее поле. Информация в ЗЭ определяется наличием дио-
да транзистора (например, хранение «О») или его отсутствием
(хранение «1»). Выбор ЗЭ или их совокупности осуществляется
возбуждением определенных координатных шин запоминающего
поля, для чего используются матричные дешифраторы. Размеще-
ние в БИС ППЗУ матрицы ЗЭ и дешифраторов резко уменьшает
количество внешних выводов.
Запись информации в диодные ППЗУ и ППЗУ на транзисто-
рах проводится либо выжиганием ненужных диодов или плавких
перемычек, либо сменой технологического шаблона вскрытия окон
при изготовлении.
В частности, ЗЭ программируемых ПЗУ на биполярных тран-
зисторах является д-р-п-транзистор, подсоединенный базой к сло-
варной шине, коллектором — к шине питания, а эмиттером — через
плавкую перемычку к разрядной шине. При возбуждении словар-
ной линии будут активизироваться (переходить в состояние «1»)
лишь те разрядные линии, к которым подсоединены транзисторы
с невыплявленными перемычками. Таким образом, процесс прог-
раммирования для ППЗУ данного типа сводится к удалению пере-
мычек в необходимых местах. В качестве плавкой перемычки ис-
пользуется нихром или поликристаллический кремний, напылен-
ные в процессе изготовления микросхемы. Протекание тока прог-
раммирования через нихромовую перемычку вызывает частичное
испарение и окисление нихрома, что приводит к разрыву перемыч-
ки. Однако по истечении некоторого времени такая перемычка мо-
жет восстановиться, поэтому для повышения надежности програм-
мирования ППЗУ проводят электротермотренировку микросхемы.
Подобного недостатка лишены микросхемы с перемычками из по-
ликристаллического кремния, в которых процесс необратимого пе-
рехода поликремния из проводящего состояния в непроводящее
происходит под воздействием нагрева, вызванного протеканием
тока программирования. Основные технические характеристики
ряда серийно выпускаемых отечественных БИС ППЗУ приведены
в табл. 6.3.
В мировой практике наиболее быстродействующие биполярные
ППЗУ имеют время выборки порядка 10 нс, но максимальная
информационная емкость их из-за ограничений по рассеиваемой
кристаллом мощности не превосходит 128 К бит.
Наибольшая степень интеграции до 1-—4Мбит достигается в
ППЗУ на транзисторах МДП-типа, что объясняется в первую
очередь простотой технологического процесса. К тому же
ПЗУ на транзисторах МДП-типа свойственна малая мощность по-
требления. Запись информации в такие ПЗУ выполняется либо
сменой технологического шаблона вскрытия окон при изготовлении
БИС, либо путем пробоя конденсатора ЗЭ.
Фрагмент топологии запоминающей матрицы ПЗУ на «-каналь-
ных транзисторах МДП-типа с записью информации изменением
шаблона вскрытия окон под затворный окисел при изготовлении
БИС ПЗУ приведен на рис. 6.19, б. Диффузионные области 2, 3
образуют стоки и истоки транзисторов; диффузионные области сто-
ков 2 выполняют функцию шин адресов по координате X и вы-
ходных информационных шин, а диффузионные области истоков 3
подключаются к общей точке («земле») БИС ПЗУ. Вертикальные
металлические шины / запоминающего поля выполняют функции
шин адресов по координате У и затворов транзисторов в тех мес-
тах запоминающего поля, где защитный слой оксида уменьшен до
необходимой толщины (на рисунке затворные окна транзисторов
показаны пунктиром). Вскрытие затворных окон в толстом слое
защитного окисла выполняется в местах, где должен быть запи-
сан «О».
Рис. 6.19. Фрагмент- топологии запоминающей матрицы ПЗУ на и-канальных
транзисторах МДП-тнпа (а) и ее электрическая схема (б)
Принципиальная электрическая схема фрагмента топологии за-
поминающего поля ПЗУ на «-канальных транзисторах МДП-типа
приведена на рис. 6.19, а. Для рассматриваемого примера в запо-
минающем поле образованы восемь «-канальных транзисторов
МДП-типа из 12 возможных.
При считывании информации из ПЗУ матричные дешифрато-
ры адреса подают высокий уровень напряжения на одну из шин
адресов по координате Y и через сопротивление (роль которого
также выполняет «-канальный транзистор МДП-типа) на одну из
шин адресов по координате X. При этом на одной из выходных
информационных шин X' появляется низкий уровень напряжения,
если в выбранном узле запоминающей матрицы сформирован за-
поминающий «-канальный транзистор МДП-типа (окно вскрыто),
и высокий уровень напряжения, если «-канальный транзистор
МДП-типа не сформирован (окно не вскрыто), что соответствует
считыванию информации «1» и «О» соответственно.
Нацример, если На шинах Ха и Y3 имеют место высокие уров-
ни напряжения, то транзистор Т6 открыт и на выходной шине Х2'
будет низкий уровень напряжения; если на шинах Xz и У2 имеют
место высокие уровни напряжения, то на шине Х2' — высокий уро-
вень. В приведенном фрагменте ПЗУ записана информация
0	0	10
0	110
0	0	0	1
Основные технические характеристики нескольких серийно вы-
пускаемых отечественных БИС ППЗУ, программируемых в про-
цессе изготовления, приведены в табл. 6.3.
Таблица 6.3
Тип микросхемы	Информа- ционная емкость, бит	Органи- зация	Тнп ПЗУ	Схемотехника	Время выборки, ИС	Способ программи- рования/ стирания информации
КР556РТ14	8К	2КХ4	ППЗУ	ТТЛШ	60	п/—
КР556РТ18	16К	2КХ8	ППЗУ	ттлш	60	п/-
КР556РТ16	64К	8КХ8	ППЗУ	ТТЛШ	85	п/—
К500РЕ149	1К	256X4	ППЗУ	эсл	35	чМ/—
КР568РЕ1	16К	2КХ8	ППЗУ	пМДП	500	МД-
КР568РЕ2	64К	8КХ8	ППЗУ	пМДП	350	м/—
КР568РЕЗ	128К	16КХ8	ППЗУ	пМДП	600	м/—
К573РФ1	8К	1КХ8	СППЗУ	ЛИПЗ/ МДП	• 450	Э/УФ
К573РФЙ	16К	2КХ8	СППЗУ	липз/ МДП	350	Э/УФ
К573РФЗ	64К	4КХ16	СППЗУ	липз/ МДП	450 .	Э/УФ
К573РФ4	64К	8КХ8	СППЗУ	липз/ МДП	450	Э/УФ
§ 6.4. ЭЛЕМЕНТЫ ПОЛУПРОВОДНИКОВЫХ ПЕРЕПРОГРАММИРУЕМЫХ
ПОСТОЯННЫХ ЗАПОМИНАЮЩИХ УСТРОЙСТВ
Существенный недостаток БИС полупроводниковых ППЗУ —
одноразовость их программирования. При необходимости скоррек-
тировать информацию, хранимую в ПЗУ, например в процессе от-
ладки программы или уточнения задачи решаемой ЭВМ, при-
ходится заменять часть или все БИС ППЗУ, что приводит
к значительным затратам времени и средств. Эту операцию можно
исключить применив перепрограммируемые запоминающие уст-
ройства, способные не только практически бесконечно долго «пом-
нить» информацию при отключении питания, но и при необходи-
мости ыстро ее «забывать» или вновь «запоминать». Считывание
хранимой в перепрограммируемых ПЗУ информации осуществля-
ется обычно за десятки или сотни наносекунд, а запись и стира-
ние информации — за единицы милисекунд.
В настоящее время перепрограммируемые ПЗУ строятся на
базе:
лавинно-инжекционных транзисторов МДП-типа с плавающим
затвором (транзисторов ЛИПЗ/МДП-типа);
транзисторов МДП-типа со структурой металл — нитрида —
оксид — полупроводник
(транзисторов МНОП-ти-
па);
лавинно - инжекцион-
ных транзисторов МДП-
типа с плавающим и уп-
равляющим затворами.
Рассмотрим работу
ЗЭ перепрограммируемых
ПЗУ с электрической за-
Рис. 6.20. Схема ЗЭ ППЗУ с электрической
записью информации и стиранием ультрафио-
летовым светом (а) и структура р-канального
транзистора МДП-типа с плавающим затвором
(6)
писью информации и сти-
ранием ультрафиолето-
вым светом. Они получили
название стираемых
ППЗУ (СППЗУ). В ПЗУ такого типа запоминающее поле состоит
из одинаковых ЗЭ, схема которого приведена на рис. 6.20, а, где
7'1 — адресный транзистор ЗЭ, Т2— собственно запоминающий тран-
зистор элемента. 7\ — обычный р-канальный транзистор МДП-типа.
Если на адресной шине АШ низкий уровень напряжения, то он под-
ключает разрядную шину РШ к транзистору Т2, представляющему
собой лавинно-инжекционный р-канальный транзистор МДП-типа
с плавающим затвором.
Транзистор 72 может находиться в одном из двух устойчивых
состояний: открытом или закрытом, что и соответствует хранению
«0» или «1» запоминающим элементом. Структура р-канального
'транзистора МДП-типа с плавающим затвором приведена на рис.
6.20, б (название прибора объясняется тем, что потенциал изоли-
рованного оксидом затвора, гальванически не связанного с други-
ми электродами прибора, оказывается «плавающим». Работа тран-
зистора Т2 при записи информации заключается в том, что под
действием достаточно большого напряжения, приложенного к р-п-
переходу истока или стока, происходит лавинная инжекция элект-
ронов в изолированный кремниевый затвор и на затворе накапли-
вается отрицательный заряд. В приборе с каналом р-типа отрица-
тельный заряд на затворе вызывает появление инверсионного слоя,
в результате этого канал становится проводящим, транзистор от-
крыт (хранит «0»). Поскольку затвор окружен изолятором (оксид
кремния), заряд сохраняется в течение длительного времени (ис-
Схема (а) и топологическая
(б) однотранзисторного ЗЭ
a)
Уил
РШ
6.21.
Рис.
структура
СППЗУ
следование стабильности хранения заряда показало, что даже при
температуре +125°С можно ожидать уменьшения заряда на 30%
от первоначальной величины за 10 лет). Величина заряда, инжек-
тируемого в затвор, зависит от амплитуды и длительности импуль-
са приложенного напряжения.
Стирание хранимой в СППЗУ информации осуществляется не-
электрическим способом, например облучением ультрафиолетовым
светом или рентгеновскими лучами. Корпус БИС таких ППЗУ из-
готовляют из материалов, пропускающих ультрафиолетовые лучи.
При облучении информация
стирается (нейтрализуется
заряд) во всех ЗЭ БИС од-
новременно.
На рубеже 80—90-х го-
дов наряду с широким рас-
пространением технологии
программирования ППЗУ
путем пережигания плавких
перемычек создана «инверс-
ная» технология программи-
рования ППЗУ, осуществля-
емая замыканием перемы-
чек. Например, фирмой «Ins-
tant Circuit Corp.» [33] разработан оригинальный технологический
процесс получения в диэлектрическом слое специального состава
замыкающих перемычек в необходимых местах между двумя орто-
гональными рядами адресных и разрядных шин.
Этот процесс позволяет создавать, в частности, однократно
программируемые пользователем ППЗУ, получившие название
ППЗУ с замыкаемыми перемычками. В таких ППЗУ в незапрог-
раммированном состоянии специальный диэлектрический слой пред-
ставляет собой изолирующий элемент, а в запрограммированном
состоянии — диод Шотки, последовательно с которым включена
низкоомная перемычка. Благодаря тому что замыкаемые пере-
мычки имеют меньшие электрическую емкость и топологические
размеры по сравнению с плавкими перемычками, технология
изготовления ППЗУ с замыкаемыми перемычками обещает обес-
печить большую степень интеграции и большее быстродействие.
В частности, фирмой «Instant Circuit Corp.» спроектировано
ППЗУ с замыкаемыми перемычками информационной емкостью
8КХ8 с временем выборки 35 нс при потребляемой мощности
140 мВт.
Рассмотренный двухтранзисторный ЗЭ СППЗУ (рис. 6.20) по-
ясняет идею построения СППЗУ; он нашел применение в ранних
моделях такого типа ПЗУ. Необходимость повышения степени ин-
теграции СППЗУ, а следовательно упрощения схемы ЗЭ, подтолк-
нула специалистов к созданию однотранзисторного ЗЭ. Такой
ЗЭ, рис. 6.21, обычно представляет собой МДП-транзистор
с двумя поликремниевыми затворами, расположенный на пересе-
чении словарной и разрядной линии. Управляющий затвор этого
транзистора подключен к словарной шине, сток — к цепи питания
Uun> исток —к разрядной шине. Запрограммированная информа-
ция хранится в виде заряда на втором, полностью изолированном
(плавающем) затворе МДП-транзистора. Программирование или
запись информации выполняется посредством лавинной инжекции
горячих электронов из подложки через изолирующий оксид под
действием высокого напряжения, подаваемого в этом режиме на
сток транзистора. В результате инжекции на плавающем затворе
накапливается электрический заряд, что смещает порог открыва-
ния транзистора по управляющему затвору в сторону больших
напряжений. Считывание информации из ЗЭ осуществляется пода-
чей соответствующего напряжения на словарную шину и, следова-
тельно, на управляющий затвор. Если напряжение, приложенное
к управляющему затвору (близкое к напряжению питания), пре-
вышает пороговое напряжение отпирания транзистора, он пере-
ходит в проводящее состояние, т. е. на разрядной линии будет «1».
Если напряжение на затворе меньше порогового, то выбранный
транзистор проводить ток не будет (на разрядной шине «О»).
. Стирание информации (удаление заряда с плавающего затво-
ра) с ЗЭ выполняется с помощью механизма внутренней фото-
эмиссии горячих электронов из плавающего затвора в управляю-
щий затвор и в подложку.
При необходимости в перепрограммировании ЗЭ предвари-
тельно записанную информацию стирают ультрафиолетовым све-
том через прозрачное кварцевое окошко на поверхности корпуса
микросхемы. Падающий на схему ультрафиолетовый свет увеличи-
вает энергию электронов плавающего затвора до такого уровня,
при котором они могут преодолеть потенциальный энергетический
барьер между плавающим затвором и оксидом изоляции.
Время сохранения информации (заряда на плавающем затво-
ре) в ЗЭ СППЗУ определяется качеством призатворного диэлект-
рика и составляет для современных СППЗУ десять лет и более.
Однако конструкторам систем приходится мириться с невысокой
долговечностью этих приборов — не более 100—1000 циклов сти-
рания — программирования.
Примеры серийно выпускаемых отечественной промышленностью БИС
СППЗУ приведены в табл. 6.3. Лучшие опытные образцы БИС СППЗУ конца
80-х годов характеризуются информационной емкостью 4М бит с организацией
256КХ;16 и временем выборки 90 нс. Быстродействующие СППЗУ имеют время
выборки от 25 до 45 нс и информационную емкость 16—256 Кбит.
Недостаток СППЗУ, связанный с необходимостью применять
облучение ультрафиолетовым светом микросхемы при стирании
информации, устраняется в так называемых электрически стирае-
мых программируемых постоянных'ЗУ (ЭСППЗУ). В такого типа
ПЗУ как программирование, так и стирание информации осущест-
вляются электрическим путем.
Схема ЗЭ-ЭСППЗУ с электрической записью и стиранием ин-
формации приведена на рис. 6.22, а, где Тг—адресный р-каналь-»
ный транзистор МДП-типа, а Т2— запоминающий транзистор
МНОП-типа. Структура транзистора Т2 показана на рис. 6.22, б.
От структуры обычного п-канального транзистора МДП-типа она
отличается лишь методом изоляции затвора. В рассматриваемом
приборе металлический затвор изолирован от кремния *с проводи-
мостью /г-типа двумя диэлектрическими слоями: первый из них —
слой нитрида кремния толщиной в несколько десятков нанометров,
второй — слой диоксида кремния толщиной менее 3 нм. Запись ин-
формации в ЗЭ осуществляется подачей иа затвор 3 транзистора
некоторого положительного или отрицательного напряжения U3.
Рис. 6.22. Схема ЗЭ ППЗУ с электрической записью и стиранием ин-
формации (а); структура транзистора МНОП-типа (б) и характери-
стика ЗЭ на транзисторе МНОП-типа (в)
Подача положительного напряжения, достигающего определен-
ного критического значения, приводит к возникновению на грани-
це слоев нитрида и диоксида кремния заряда, который, снижает
пороговое напряжение др С7ПОр.н. При подаче на затвор отрицатель-
ного напряжения того же значения восстанавливается начальное
высокое пороговое напряжение транзистора С/Пор.в.
Накопление заряда объясняется различной плотностью тока в
нитриде и оксиде кремния в момент приложения к затвору 3 на-
пряжения, которое первоначально разделится между слоями в со-
ответствии с их диэлектрическими постоянными. На границе меж-
ду диэлектриками возникает заряд, который зависит от толщины
диэлектрических слоев, а также амплитуды и длительности им-
пульса напряжения. Сохранение заряда определяется ловушками
на границе диэлектрических слоев. На . рис. 6.22, в представлены
характеристики (см. [32]) типичного ЗЭ на транзисторе МНОП-
типа, снятые при постоянном напряжении смещения Uc=—10 В.
При заземленных выводах’истока И и стока С переключение при-
бора из одного состояния в другое, отличающиеся друг от друга
значением порогового напряжения, происходит в результате пода-
чи на его затвор 3 в течение времени около 1 мс напряжения
U3 =28 В. При этом под действием отрицательного напряжения
U3 =—28 В устанавливается состояние с высоким пороговым на-
пряжением <7пор.в=15 В, а при U3 =4-28 В —состояние с низким
пороговым напряжением £7Пор.н=3 В. Для считывания информа-
ции на затвор транзистора подается напряжение считывания
Зя сч, причем t/пор.н<-С И3. пор.в- Таким образом, если подать
U3. Сч=—3-=-5 В, то ЗЭ, в котором записан «О», перейдет в со-
стояние проводимости, а ЗЭ, находившийся в состоянии «1», про-
водить не будет.
Рис. 6.23. Запоминающая матрица ППЗУ (а) и структура ЗЭ ППЗУ с
управляющим и плавающим затворами (б):
1 — поликремниевый управляющий затвор; 2 — поликремниевый плавающий затвор
Значительного повышения степени интеграции БИС ЭСППЗУ
удается достигнуть применяя в качестве ЗЭ транзистор с плаваю-
щим и управляющим затвором. В ЭСППЗУ pPD458 фирмы «NEC
Microcomputer Inc.» информационной емкостью 8192 бит ЗЭ со-,
держит транзисторы выборки и хранения информации, как и в
ранее рассмотренных вариантах ЗЭ (рис. 6.23). Но с целью осу-
ществления электрической записи и стирания информации ЗЭ име-
ет структуру, приведенную на рис. 6.23, б. Здесь как управляющий
1, так и плавающий 2 затворы изготовлены методом поликремние-
вой технологии. Диэлектрик (оксид кремния) между плавающим
затвором и поверхностью полупроводника на различных участках
разной толщины. На плавающем затворе имеется ступенька — пе-
реход к области более тонкого затворного оксида, расположенного
над диффузионной областью р+-типа. Над большей частью затвор-
ной области типовая толщина окисла составляет 0,11  10-6 м, тогда
как на\ц вспомогательной областью р+-типа с целью облегчения, ин-
жекции заряда типовая толщина оксида делается равной 0,06Х
ХЮ-6 м. В этой области происходит инжекция зарядов в плаваю-
щий затвор, которая и является основным механизмом запомина-
ния информации. Считываемая с такого ЗЭ информация определя-
ется наличием («1») или отсутствием («О») заряда на плавающем
затворе транзистора. При стирании информации на электроды
транзистора подаются следующие типовые напряжения: +36 В на
исток, —40 В на управляющий затвор и —,5 В на подложку (сток
остается разомкнутым). При подаче на исток напряжения 36В
поверхностный пробой истокового п+-р-перехода вызывает генера-
цию электронно-дырочных пар. Направление электрического поля
в затворном диэлектрике в этом режиме гарантирует инжекцию в
плавающий затвор только дырок. По окончании стирания запоми-
нающий транзистор открывается, с этого момента его хранимое
пороговое напряжение равно примерно —30 В. Для записи логи-
ческой «1» осуществляется инжекция электронов в плавающий за-
твор, для чего используется низковольтный пробой стокового п+-
р+-перехода. Инжектированные в результате этого электроны нейт-
рализуют накопленные на плавающем затворе дырки и через не-
которое время переводят этот затвор в отрицательно заряженное
состояние. При этом запоминающий транзистор закрывается. В ре-
жиме записи, в котором на управляющие затворы подается напря-
жение 26 В, а на подложку — 2 В относительно истока, 15-вольто-
вый импульс записи длительностью 40 мс, подаваемый на стоко-
вый вывод прибора, приведет к смещению хранимого порогового
напряжения транзистора до уровня +10 В. Полученное после сти-
рания проводящее состояние транзистора соответствует хранению
«0», тогда как полученное в результате записи непроводящее со-
стояние этого транзистора — хранению «1». Для считывания ин-
формации на адресную шину AIIIi подается импульс, открываю-
щий транзистор выборки. Если при этом запоминающий транзис-
тор открыт, то через него и последовательно соединенный с ним
адресный транзистор в выходную буферную схему течет ток, соот-
ветствующий считыванию «0». При закрытом запоминающем тран-
зисторе этот ток равен нулю, в результате чего выходная буфер-
ная схема формирует уровень «1».
Таких недостатков, как применение разнополярных напряжений
при стирании и записи информации, использование двух транзис-
торов на один ЗЭ, лишено ЭСППЗУ, ЗЭ которого строится на од-
ном транзисторе МДП-типа с плавающим затвором (см. [34]).
В ячейке, структура и топология которой приведены на рис.
6.24 (где 1 — п+-диффузионная истоковая область; 2 — п+-диффу-
зионная стоковая область; 3 — область перекрывания для стира-
ния информации; 4 — поликремниевый плавающий затвор; 5 — по-
ликремниевый управляющий затвор; 6 — защитный оксид), приме-
няется n-канальный транзистор МДП-типа с коротким каналом
нако оксидный слои
А-А
Рис. 6.24. Структура и тополо-
гия однотранзисториого ЗЭ
ППЗУ
(3,5 мкм) и с поликремниевым управляющим затвором над пла-
вающим затвором 4. При этом только часть канала, прилегающая
к стоковой области, покрывается поликремниевым плавающим за-
твором. Оксидные слои между двумя затворами и над плаваю-
щим затвором в канальной области выращиваются термически до
стандартных в МДП-технологии толщин (1004-120) • Ю^9 м, од-
плавающнм затвором и стоковой об-
ластью уменьшен до (404-50) • 10"9 м.
Для программирования применяет-
ся инжекция электронов в плавающий
затвор. Программирование ячейки осу-
ществляется одновременным подклю-
чением достаточных напряжений к сто-
ку С и управляющему затвору 3 при
заземленном истоке И. В канале на-
рождаются горячие электроны, кото-
рые инжектируются в плавающий за-
твор и изменяют пороговое напряже-
ние.
Пороговое напряжение незапро-
граммированной ячейки приблизитель-
но равно 1 В. В процессе программи-
рования оно повышается приблизи-
тельно до 8 В. При этом хранение «0»
соответствует состоянию транзистора
с незаряженным плавающим затвором.
Считывание осуществляется дискрими-
нацией ДВуХ СОСТОЯНИЙ (Ппор.н=1 В,
t/пор.в = 8 В) с помощью считывающего импульса напряжением 5 В,
прикладываемого к управляющему затвору 3. При стирании ин-
формации фронт импульса стирания амплитудой -|-35 В приклады-
вается к истоку И, при этом управляющий затвор 3 заземляется, а
с/ок С остается плавающим.
Следует отметить, что присущая СППЗУ и ЭСППЗУ энерго-
независимость, потенциально высокая степень интеграции и уме-
ренная стоимость открывают возможность создания в ближайшем
будущем внешних запоминающих устройств на их базе информа-
ционной емкостью несколько сотен мегабит. Эксперты оценивают
возможность замены «вращающихся» ВЗУ на гибких магнитных
дисках энергонезависимыми ПЗУ на ЭСППЗУ. Современные БИС
ЭСППЗУ достигли информационной емкости в 1 М бит при вре-
мени обращения 90 нс, времени стирания информации 900 мс и вре-
мени программирования Юмкс/байт.
Дальнейшее увеличение степени интеграции ЭСППЗУ возмож-
но, если отказаться от необходимости адресации к каждому ЗЭ
в режиме стирания и ограничиться режимом стирания информа-
ции во всех ЗЭ одновременно. Такое допущение позволяет созда-
вать ойнотранзисторныена базе Д11-технологии с двумя спе-
циально сконструированными затворами. Такие ЭСППЗУ получи-
ли название «быстрых» ЭСППЗУ. Опытные образцы «быстры?»
ЭСППЗУ на однотранзисторном ЗЭ уже сейчас достигли инфор-
мационной емкости в 1 М бит при времени выборки 90 нс И
256 К бит при времени выборки 55 нс.
§ 6.5.	ЭЛЕМЕНТЫ ЗАПОМИНАЮЩИХ УСТРОЙСТВ
НА ПОЛУПРОВОДНИКОВЫХ ПРИБОРАХ С ПОВЕРХНОСТНЫМ
ПЕРЕНОСОМ ЗАРЯДОВ
Сверхоперативные, оперативные и буферные ЗУ ЭВМ с време-
нем выборки от единиц наносекунд до нескольких сотен наносе-
кунд проектируются на базе биполярных и МДП .БИС ЗУ, инфор-
мационная емкость которых уже в настоящее время достигает де-
сятков миллионов бит на кристалл. При построении внешних ЗУ
ЭВМ широкое распространение в настоящее вре'мя получили ЗУ
на магнитных дисках и ЗУ на магнитных доменах. ЗУ на полу-
проводниковых приборах с поверхностным переносом зарядов (при-
боров ППЗ-типа) занимают промежуточное положение между ни-
ми. Использование приборов ППЗ-типа позволяет получить наи-
большую плотность компоновки при стандартных технологических
ограничениях, свойственных производству МДП и биполярных
приборов.
БИС ЗУ на приборах с поверхностным переносом заряда свой-
ственны:
совместимость приборов ППЗ-типа с отлаженной и установив-
шейся МДП-технологией;
высокая плотность компоновки, обеспечивающая низкую стои-
мость ЗУ;
малая мощность рассеяния, позволяющая повысить надеж-
ность;
малое количество выводов корпуса БИС ЗУ на 1 бит хранимой
информации, повышающее процент выхода годных;
меньшие по сравнению с магнитными ЗУ времена выборки
информации;
простота электроники обрамления.
Наибольшее распространение среди возможных приборов с
поверхностным переносом заряда получили приборы с зарядовой
связью (ПЗС) и цепочки структур МДП-типа. Эти приборы лежат
в основе построения запоминающей ячейки ЗУ на приборах ППЗ-
типа— ячейки динамического регистра сдвига.
Рассмотрим принцип работы ячейки динамического регистра
сдвига на ПЗС-приборах, нашедшей применение как в оптоэлек-
тронных устройствах, так и при обработке и хранении аналоговой
и дискретной информации (см. [35]). Структура регистра сдвига
ПЗС-типа приведена на рис. 6.25.
Структура представляет собой полупроводник, например «-ти-
па, покрытый оксидным изолирующим слоем 3, на который нано-
сится система металлических управляющих электродов (/—10).
Подачей на все электроды порогового напряжения на границе
изолирующего слоя и полупроводника /г-типа создается пороговая
обедненная область.
а)
\Unop
Uпер
Рис. 6.25. Поверхностный перенос зарядов в трехфазной структуре регистра сдви-
га на приборах ПЗС-типа (а—д) и временная диаграмма работы (е):
I — обедненная область, в которой хранятся заряды; 2 — пороговая обедненная область: 3 —
оксидный изолирующий слой; 4 — обедненная область, в которую переносятся заряды
При изменении напряжения на отдельных электродах (/, 4, 7,
10) до напряжения хранения |п3 | = L/xp> | t/noP| можно в местах
полупроводника /г-типа, расположенных под этими электродами,
создать обедненные области,, более «глубокие», чем на остальной
поверхности полупроводника, так называемые потенциальные ямы.
Если каким-либо образом в этих потенциальных ямах накопить
неосновные носители (на рис. 6.25, а неосновные носители-дыр-
ки— в потенциальных ямах под 1, 7 и 10 электродами, интервал
времени A/i), то заряды, первоначально накопленные и связанные
с конкретной потенциальной ямой, могут передвигаться по по-
зерхности полупроводника просто благодаря перемещению потен-
циальной ямы, перемещение которой, в свою очередь, управляется
изменениями напряжений трехфазной тактовой цепи (рис. 6.25).
Например, заряд, хранимый в потенциальной яме под электро-
дом 1, может быть перемещен в потенциальную яму под управ-
ляющий электрод 2, если на него подать напряжение перемеще-
ния |и2\ — Ппер>|Из | — ^7хр, так как под электродом 2 создается
обедненная область, более глубокая, чем под электродом 1 (интер-
вал времени Д/2 на рис. 6.25, б). После уменьшения напряжения
w3 до уровня [7ПОр (интервал времени Д/3 на рис. 6.25, е) и затем
напряжения и2 до уровня [7хр (интервал времени Д/4 на рис.
6.25, е) заряд, хранимый в интервале времени ДЧ под электродом
1, оказывается смещенным на расстояние, равное шагу размеще-
ния электродов вдоль поверхности (рис. 6.25, в)-. Одновременно
заряды, хранимые под электродом 4 (в примере — нулевой), под
электродами 7 и 10 оказываются смещенными на один шаг впра-
во. При изменении в следующем интервале времени Д/s напряже-
ния и2 до уровня [7пер заряды под электродами 2, 5, 8 перемеща-
ются в 3, 6, 9 (рис. 6.25, г). После этого напряжение. и2 уменьша-
ется до уровня [7пор (интервал времени Д/6), а затем напряжение
щ уменьшается до уровня Пхр (интервал времени Д/?)- Хранимые
заряды перемещаются вдоль поверхности полупроводника еще на
один шаг (рис. 6.25, д). Через девять интервалов времени заряд,
первоначально хранившийся под электродом 1, перемещается под
электрод 4, а заряд, хранившийся под электродом 4, перемещает-
ся под электрод 7. Таким образом, через некоторый период вре-
мени (в данном случае равный 9Д/) заряды сдвигаются на одну
позицию или разряд. На рис. 6.25 электроды разрядов заштрихо-
ваны. Поскольку управляющие электроды подключены к трехфаз-
ной системе тактовых импульсов, то происходит сдвиг зарядов во
всех позициях одновременно на один разряд.
Возможность перемещения зарядов по поверхности полупро-
водника навела на мысль о создании сдвигающих регистров и ЗУ
на их основе.. Важно отметить, что технологический процесс соз-
дания такой структуры относительно прост: отсутствуют «окна»
в полупроводнике, нет р-п-переходов, нет сложных диффузных
процессов и в значительно меньшей мере необходимы операции
травления. Так как время переноса заряда много меньше 1 мкс,
то возможно создание регистров сдвига с частотами в несколько
десятков мегагерц. Время же хранения информации в таких при-
борах может иметь порядок секунд. Следует также отметить, что
эффективность переноса заряда не равна 100%, и поэтому требу-
ется регенерация заряда после некоторого числа сдвигов.
Циркуляция зарядов между электродами в заданной системе
является основой всех применений приборов ПЗС-типа. Генерация
зарядов на входе возможна несколькими методами, например пу-
тем прямого смещения диффузионного р-п-перехода в кремнии
Рис. 6.26. Поверхностный перенос зарядов в двухфазной структуре ПЗС-типа
(а — г) и фазы управляющих напряжений (д)
п-типа, с помощью поверхностного лавинного пробоя в структуре
МДП-типа или .путем генерации пар электрон — дырка при воздей-
ствии радиации. Детектирование наличия или отсутствия заряда
на выходе может быть осуществлено либо путем фиксации изме-
нения емкости, величина которой зависит от сохраняемого заряда,
либо измерением величины потенциала поверхностного электрода
при изменении заряда.
В рассмотренной структуре сдвигового регистра ПЗС-типа од-
нонаправленность перемещения хранимых зарядов обеспечивается
использованием трех электродов на 1 бит информации и трехфаз-
ной системы тактовых импульсов (рис. 6'25, е).
С целью повышения плотности компоновки применяются раз-
личные варианты двухфазных структур ПЗС-типа, в которых од-
нонаправленность перемещения зарядов достигается за счет асим-
метрии потенциальной ямы. Один из возможных вариантов двух-
фазной структуры приведен на рис. 6.26. В этом случае на оксид-
ном защитном слое создаются две системы электродов: система
электродов (например, поликремниевых) Г—7' и система элек-
тродов (например, металлических) 1—7, которые отстоят от по-
верхности полупроводника на разном расстоянии, что обеспечи-
вает асимметрию потенциальных ям.
Рассмотрим принцип работы такой структуры ПЗС-типа. Хра-
нение зарядов под основными электродами 1, 3, 5, 7,... осущест-
вляется за счет образования асимметричных потенциальных ям
под этими электродами путем подключения к ним напряжения
хранения [7хр (интервалы времени Д^, Д£7 на рис. 6.26, д). В ин-
тервалы времени Д/2 к вспомогательным электродам 2, 4, 6,...
прикладывается напряжение перемещения заряда [7пер, в резуль-
тате под элементами 2, 4, 6,... образуются более «глубокие» по-
тенциальные ямы и информационные заряды перемещаются впра-
во на расстояние, равное шагу размещения электродов. Затем
уменьшается напряжение Ui до уровня [7пор (интервал времени
Д<з) и напряжение и2 до уровня Йхр (интервал времени Д<4). За
интервал времени Д?в, Д^е, Д6 заряды перемещаются еще на один
шаг и по истечении периода времени 6Д£ происходит смещение
заряда в структуре ПЗС-типа на расстояние, равное двум шагам
размещения электродов, или на один разряд регистра сдвига, за-
поминающая ячейка которого построена на двух электродах.
Двухфазные запоминающие ячейки ПЗС-типа находят широ-
кое применение при построении ЗУ большой информационной
емкости.
Однонаправленность распространения заряда в приборах с по-
верхностным переносом заряда имеет место также в ячейках ЗУ,
построенных на цепочках сдвига МДП-типа (см. [35]). Эти це-
почки (рис. 6.27, а) можно представить себе как изготовленный
на общей подложке ряд полевых транзисторов (рис. 6.27, б) с
Изолированными затворами, у которых истоки и стоки соединены
последовательно, а затворы связаны емкостной связью со стока-
ми. Запоминающими элементами в таких цепочках являются кон-
денсаторы Ci, С2,..по которым последовательно перемещаются
хранимые заряды путем последовательного открывания транзи-
сторов МДП-типа Л, Тз, Т5,..., затем транзисторов Т2, Tit Т6,..
Рис. 6.27. Цепочка МДП структур (а) и ее принципи-
альная электрическая схема (б)
Различные способы организации ЗУ на приборах ПЗС-типа
преследуют одну цель — создание структуры, в которой использу-
ется последовательный характер обработки информации.
Известно несколько наиболее общих способов организации ЗУ
на регистрах сдвига ПЗС-типа: серпантинная, петлевая, последо-
вательно-параллельно-последовательная.
дельно-последовательная (в) организация ЗУ ПЗС-типа
При серпантинной организации ЗУ (рис. 6.28, а) хранимая информация дви-
жется по цепочкам 1 структур ПЗС-типа, восстанавливаясь в регенерационных
ступенях 2 на концах сегментов; входная и выходная последовательная инфор-
мация вводится и выводится из ЗУ чефез буфер 3. При числе запоминающих
элементов в сегменте порядка 100 тактовая частота сдвига может быть выбра-
на порядка 20 МГц, что обеспечивает время выборки любого бита информации
10 мкс.
Петлевую организацию ЗУ на приборах ПЗС-типа можно рассмотреть на
примере БИС ЗУ 24.16 фирмы «Intel» (см. [36]), Схема БИС ЗУ 2416 информа-
ционной емкостью 16 Кбит приведена на рис. 6.28, б, где 1—кольцевой 256-бит-
ный регистр на приборах ПЗС-типа, 2 — усилитель регенерации, 3 —декодирую-
щее устройство выбора регистра, 4 — буферная схема адресации, 5 — входное бу-
ферное устройство, 6 — выходное буферное устройство, 7 — адрес. ЗУ 2416
состоит из 64 регистров сдвига ПЗС-типа емкостью 256 бит каждый, работаю-
щих синхронно друг с другом в режиме непрерывной рециркуляции данных. По
окончании каждого цикла сдвига может быть осуществлен ввод — вывод инфор-
мации через устройство 3 в любой из 64 регистров. Адресация каждого регистра
осуществляется с помощью шестибнтового кода 7, поступающего через входной
буфер 4 на декодирующее устройство 3.
Выборка данных из памяти может быть произведена с использованием двух
способов. адресации. При адресации по первому способу, в цикле считывания,
следующем за циклом сдвига, происходит последовательное обращение к регист-
рам. Таким образом считываются слова максимальной длины (64 бит). При вто-
ром способе адресации устройство ввода — вывода обращено постоянно к одному
регистру. Прн чередовании циклов сдвига и считывания происходит последова-
тельная выборка слова максимальной длины (256 бит).
Усилитель регенерации 2, расположенный в каждой петле ЗУ с серпантин-
ной и петлевой организацией, состоит из детектора МДП-типа с диффузионной
областью и усилительного каскада. Во многих случаях это может привести к
такому усложнению структуры, что сводится на нет основное достоинство ПЗС-
элементов, состоящее в том, что для передачи заряда в них абсолютно не нуж-
ны р-п-переходы. На усилители регенерации, согласно оценкам (см. [35, 37]),
теряется до 25% общей площади кристалла. Из этого следует, что серпантин-
ную и петлевую организацию целесообразно использовать только в БИС ЗУ,
имеющих относительно малую информационную емкость, ио микросекундные
времена выборки.
Последовательно-параллельно-последовательная организация ЗУ на приборах
ПЗС-типа (рис. 6.28, в) состоит нз двух последовательных 1 и 4 и одного боль-
шого  многоканального сдвигового регистра 5. Последовательная входная инфор-
мация вводится с частотой /вх через буферное устройство 2 в верхний быстро-
действующий регистр 1 и после его заполнения параллельно передается в более
медленный средний регистр 5. Все п вертикальных параллельных каналов, рас-
положенных в средней области, управляются одновременно тактовыми импуль-
сами, следующими с более низкой частотой fBX/n, где п — разрядность последо-
вательного регистра. На выходе параллельный код в регистре 4 выводится по-
следовательно с большой скоростью. Во всей схеме — один усилитель регенера-
ции 3.
В ЗУ с последовательно-параллельно-последовательной организацией дости-
гается значительный выигрыш в мощности, так как в отличие от серпантинной
и петлевой организации основная часть сдвигов осуществляется с пониженной в
десятки и сотни раз частотой.
Примером ЗУ на ПЗС-приборах с последовательно-параллельно-последова-
тельной организацией может служить БИС ЗУ типа F464 фирмы «Fairchild
Camera and Instrument Corp.» (см. [37]), имеющее информационную емкость
65 536 одноразрядных слов. БИС ЗУ F464 .работает в диапазоне частот от 1 до
5 МГц, рассеивая в активном режиме мощность менее 3,5 мкВт/бнт на частоте
5 МГц, а в режиме хранения — менее 1 мкВт/бит на частоте 1 МГц. Кристалл
БИС ЗУ имеет площадь 26 мм2 и размещается в стандартном 16-выводном кор-
пусе типа DIP.
§ 6.6.	ЗАПОМИНАЮЩИЕ УСТРОЙСТВА НА ЦИЛИНДРИЧЕСКИХ
МАГНИТНЫХ ДОМЕНАХ
Цилиндрические магнитные домены (ЦМД) образуются в мо-
нокристаллических магнитных слоях (пленках или пластинах) с
осью легкого намагничивания, перпендикулярной поверхности
слоя, когда такой слой помещается во внешнее однородное поле
смещения, имеющее направление вектора намагниченности, кол-
линеарное с осью легкого намагничивания (см. [38]). К материа-
лам, в которых наблюдаются ЦМД, относятся, например, орто-
ферриты и редкоземельные ферриты со структурой граната.
Монокристаллический оксид, обладающий магнитными свойст-
вами и называемый ортоферритом, получен в результате нагрева-
ния редкоземельных элементов (например, тулия, тербия) и фер-
рита до температуры плавления, а затем медленного охлаждения
до комнатной температуры.
Рис. 6.29. Образование цилиндрических магнитных до-
менов
Современная технология получения гранатовых кристаллов
ЦМД ЗУ заключается в выращивании эпитаксиальной пленки
магнитного граната (упрощенная химическая формула которого
представляется в виде КзРе5О12, где R — редкоземельный элемент
или иттрий) толщиной порядка 6 мкм на подложке немагнитного,
например гадолиниево-галлиевого, граната (см. [38, 39]).
Пластина ортоферрита толщиной до нескольких десятков мик-
рометров либо пленка граната толщиной в несколько микромет-
ров при отсутствии внешнего смещающего поля состоит из поло-
сковых доменов (областей, имеющих одинаковую направленность
осей легкого намагничивания) (рнс. 6.29, а), причем суммарная
площадь полосковых доменов, намагниченных в одном направле-
нии, равна суммарной площади доменов, намагниченных в проти-
воположном направлении. При помещении пластины ортоферрита
или пленки граната во внешнее смещающее поле, вектор напря-
женности которого нормален к поверхности пластины (пленки),
полосковые домены по мере увеличения напряженности поля сме-
щения превращаются в цилиндрические домены (магнитные пу-
зырьки) (рис. 6.29, б, в). Образующиеся цилиндрические магнит-
ные домены, диаметр которых в зависимости от материала орто-
феррита (граната) колеблется от 50 до 1 мкм, устойчиво сохраня-
ются в пластине при наличии соответствующего внешнего одно-
родного поля смещения, имеющего направление, противоположное
намагниченности ЦМД. Поэтому в ЗУ на ЦМД всегда присутст-
вует внешнее поле смещения, получаемое обычно с помощью по-
стоянных магнитов.
Наличие (либо отсутствие) таких доменов в определенных по-
зициях кристалла может отождествляться с хранением двоичной
информации. Это обстоятельство использовано для построения ЗУ
большой информационной емкости, поскольку на поверхности
кристалла ортоферрита в 1 см2 может храниться информация по-
рядка 107 бит.
Управляя локальной анизотропией внешнего поля смещения,
можно перемещать цилиндрические магнитные домены на поверх-
ности кристалла и осуществлять последовательную запись и вы-
борку информации.
Вероятно, первыми областями применения ЦМД ЗУ станут
энергонезависимые устройства памяти для микро-ЭВМ емкостью
в несколько мегабит, предназначенные для хранения как про-
грамм, так и данных. Уже сейчас ЦМД ЗУ могут конкурировать
по стоимости с небольшими магнитными ЗУ на дисках. По срав-
нению с кассетными и дисковыми магнитными ЗУ ЦМД ЗУ име-
ют более высокую надежность и меньшую интенсивность сбоев
(так как не содержат подвижных деталей), меньшее время вы-
борки, меньшую мощность потребления, меньшие размеры и мень-
шую начальную цену. Подлинным преимуществом ЦМД ЗУ явля-
ется тот факт, что выполненное на их основе устройство массовой
памяти размещается на той же схемной плате, что и центральный
процессор.
Информационная емкость ЗУ на приборах ЦМД-типа наращи-
вается небольшими секциями, например по 92 или 250 К бит, бла-
годаря чему всегда можно приобрести память нужной емкости, а
не с большим запасом, как это может случиться при использова-
нии кассетных или дисковых магнитных ЗУ. Перечисленные пре-
имущества в первую очередь обусловлены отсутствием механиче-
ских элементов в конструкции таких ЗУ на ЦМД.
Для использования ЦМД в ЗУ необходимо обеспечить возмож-
ность их генерации, дискретного перемещения, считывания, анни-
гиляции, управляемого переключения из одного канала в другой.
Рассмотрим в общих чертах принципы, позволяющие осущест-
вить все необходимые операции над ЦМД. Для дискретного пере-
мещения ЦМД в плоскости кристалла можно использовать два
класса доменопродвигающих схем. В доменопродвигающих схе-
мах первого класса продвижение ЦМД осуществляется по пер-
маллоевым клиновидным аппликациям, нанесенным поверх маг-
нитной пленки, за счет расширения и сжатия ЦМД в условиях
модуляции напряженности поля смещения (см. [38]). В домено-
продвигающих схемах второго класса продвижение ЦМД осуще-
ствляется по проводниковым и пермаллоевым аппликациям во
вращающемся управляющем поле, при этом диаметр ЦМД сохра-
няется почти постоянным.
Практическое применение нашел способ дискретного переме-
щения доменов с помощью пермаллоевых аппликаций во вращаю-
щемся магнитном поле. Способ продвижения ЦМД во вращаю-
щемся магнитном поле, образуемом парой ортогональных соле-
ноидов, по которым пропускается переменный ток, предусматри-
вает воздействие этого поля на намагничиваемые пермаллоевые
аппликации с целью образования продвигающихся положительных
и отрицательных полюсов. ЦМД отслеживает это «перемещение»,
фиксируясь в текущие моменты времени в позициях с пониженной
энергией.

Рис. 6.30. Перемещение магнитных до- Рис. 6.31. Перемещение магнитных до-
менов по Т-образным пермаллоевым менов по шевронным пермаллоевым
аппликациям	аппликациям
Один из возможных вариантов пермаллоевой аппликации, так
называемая Т-образная аппликация, приведена на рис. 6.30. Плен-
ка магнитного граната с нанесенной на нее Т-образной апплика-
цией помещается в постоянное магнитное поле смещения для об-
разования ЦМД. Затем прикладывается вращающееся, например
по часовой стрелке, магнитное поле управления. Оно не оказывает
практического действия на. доменную структуру ЦМД, но вызы-
вает периодическое перераспределение полюсов магнитных заря-
дов в пермаллоевых аппликациях. Действие указанных полюсов
на ЦМД приводит к его перемещению слева направо, представ-
ленному на рис. 6.30. При одном обороте управляющего поля до-
мен перемещается на один период Т-образной ' продвигающей
схемы.
Структура, образованная получившими широкое практическое
применение шевронными аппликациями, изображенная на рис.
6 31, работает аналогично Т-образной структуре, но отличается
наиболее плотной «упаковкой», обеспечивающей перемещение до-
менов диаметром порядка 1 мкм.
Зарождение (генерация) ЦМД можег происходить различны-
ми способами, например при пропускании по проводниковой пет-
ле импульса тока амплитудой в сотни миллиампер, достаточного
для перемагничивания граната
в данной локальной области
пленки. Аннигиляция доменов
осуществляется подачей им-
пульса тока амплитудой
200 мА, длительностью 1 мкс и
полярностью, противоположной
полярности тока генерации
ЦМД. Считывание ЦМД на
практике происходит путем ре-
гистрации изменения магнит-
ного сопротивления пермаллое-
вой аппликации специальной
формы (датчика) при прохож-
дении через него домена во
вращающемся магнитном поле.
Рис. 6.32. Организация БИС ЗУ на ЦМД
Микровольтовый сигнал такого датчика, включенного обычно в мо-
стовую схему, в последующем усиливается.
Один из вариантов организации БИС ЗУ на ЦМД приведен на рис. 6.32,
где 1 — накопительные кольцевые регистры сдвига (регистры хранения информа-
ции) ; 2 — кольцевой регистр сдвига, выполняющий функции регистра связи при
операциях ввода и вывода информации; 3—вход управления переключением
ЦМД из регистров хранения в регистр связи и наоборот; 4 — генератор ЦМД;
5 — аннигилятор ЦМД; 6 — датчик и усилитель считывания выходной информа-
ции 7; 8 — вход записи; 9 — вход стирания информации; 10 — каналы продви-
жения ЦМД.
При выборке определенного слова соответствующие биты всех накопитель-
ных регистров одновременно передаются в регистр связи с последующим про-
движением в виде последовательного кода в устройство считывания и (или) ан-
нигиляции. Операции регенерации и записи информации осуществляются анало-
гичным образом, но в обратном порядке.
Известны примеры промышленного выпуска БИС ЗУ на ЦМД-структурах
(см. [39]) информационной емкостью 92 и 256 Кбит. Модуль памяти на ЦМД
ТВМ 0103 фирмы «Texas Instrument» представляет собой 93304-битовый энерго-
независимый накопитель информации, выполненный в 14-выводном корпусе типа
DIP размерами 25,4X28X10,2 мм. В этом корпусе находятся ЦМД-кристалл, две
катушки, пара постоянных магнитов и магнитный экран, защищающий хранимую
информацию от внешних магнитных полей напряженностью до 3200 А/м. Кри-
сталл ЗУ ЦМД-типа представляет собой подложку из гадолиниево-галлиевого
граната, на которой выращена магнитная эпитаксиальная пленка. На эту пленку
осаждены управляющие пермаллоевые структуры, определяющие пути движения
магнитных доменов при наличии вращающегося магнитного поля. Для этого слу-
жат катушки, окружающие ЦМД-кристалл. Два постоянных магнита создают
постоянное смещающее магнитное поле через эпитаксиальный магнитный слой.
Это магнитное поле обеспечивает устойчивое существование доменов. Домены
генерируются импульсами тока, пропускаемыми через микроскопический одио-
витковый контур. Для. детектирования доменов используется матрица детектор-
ных элементов, которые „меняют свое сопротивление, когда под ними проходит
цилиндрический магнитный домен. Структурно кристалл содержит 157 регистров
хранения информационной емкостью 641 бит каждый и один регистр сдвига для
связи. Скорость ввода (вывода) данных 50 Кбит/с, рабочий температурный диа-
пазон от 0 до +70 °C. Мощность потребления составляет величину порядка
0,6 Вт.
§ 6.7.	ЗАПОМИНАЮЩИЕ УСТРОЙСТВА НА ГИБКИХ И ЖЕСТКИХ
МАГНИТНЫХ ДИСКАХ
В различных по назначению ЭВМ (персональных, мини-ЭВМ,
суперЭВМ) наряду с быстродействующими полупроводниковыми
ЗУ применяются относительно медленные, но дешевые ЗУ инфор-
мационной емкостью от нескольких мегабайт до нескольких ги-
габайт. Такие ЗУ называют внешними или архивными. В настоя-
щее время архивные ЗУ массовой памяти строятся в основном с
использованием трех типов накопителей информации: магнитных
дисков, оптических дисков и накопителей на ЦМД. Применяются
также накопители на магнитной ленте и магнитных барабанах
[40].
Архивные ЗУ на гибких и жестких магнитных дисках. Гибкий
и жесткий (иногда называют винчестерским) магнитный диски
представляют собой лавсановый или тонкий алюминиевый диск
диаметром 203, 133 или 89 мм, покрытый пленкой толщиной по-
рядка долей микрометра (0,87 мкм) из частиц оксида железа,
равномерно распределенных в связующем веществе для сцепле-
ния с подложкой.
Разрабатываются варианты жестких магнитных дисков, по-
крываемых тонкой металлической пленкой толщиной порядка
0,075 мкм.
Информация в тонком магнитном слое диска записывается из-
менением полярности вектора намагниченности. В большинстве
практических применений используется горизонтальная намагни-
ченность, когда вектор намагниченности доменов располагается в
горизонтальной плоскости тонкой магнитной пленки. С целью по-
вышения плотности записи информации начинают применять вер-
тикальную запись, при которой вектор намагниченности доменов
расположен в плоскости, перпендикулярной плоскости магнитной
пленки.
Изменение полярности вектора намагниченности насыщенного
носителя называют перемагничиванием доменов. Перемагничива-
ние доменов (запись информации) и детектирование фаз смены
вектора намагниченности (считывание информаций) осуществля-
ются магнитной головкой, «плавающей» в непосредственной близо-
сти от поверхности вращающегося диска. Головка служит миниа-
тюризированным источником локального концентрированного маг-
Рис. 6.33. Кинематическая схема меха-
низма накопителя «Электроника ГМД-
70»
нитного поля при записи и детектором изменения напряженности
магнитного поля при считывании и представляет собой миниатю-
ризированный магнитопровод с зазором из магнитомягкого мате-
риала, на который помещается обмотка. Изменяя направление
импульса тока в обмотке, можно перемагничивать домены, распо-
ложенные в тонком магнитном слое диска.
Информация записывается .вдоль концентрических дорожек.
Выбор дорожки обеспечивается прецизионным перемещением маг-
нитной головки в радиальном
направлении диска. Кинемати-
ческую схему накопителя на
гибком магнитном диске можно
рассмотреть на примере нако-
пителя «Электроника ГМД-70».
Упрощенно кинематическая
схема механизма накопителя
«Электроника ГМД-70» приве-
дена на рис. 6.33.
При опущенной ручке 1 ста-
кан 4, центрируя, плотно при-
жимает гибкий диск 5 к шпин-
делю 12, который посредством
ременной передачи 13 приво-
дится в движение со скоростью
360 об/мин электродвигателем
14. Поступательное радиаль-
ное по отношению к гибкому
магнитному диску перемеще-
ние магнитной головки 15, рас-
положенной на каретке 8 с ша-
гом 0,265 мм, обеспечивается
шаговым двигателем 9, вал которого 10 служит ходовым винтом.
Ходовая гайка 11 преобразует вращательное движение винта 10 в
поступательное движение каретки 8.
Электромагнит подвода 6 освобождает подпружиненный при-
жим 7, установленный на каретке, который обеспечивает необхо-
димое давление гибкого диска 5 к магнитной головке записи-счи-
тывания 15. Датчик маркера срабатывает, когда отверстие 17 на
вращающемся ГМД 5 попадает в проем между светодиодом 2 и
фотодиодом 16. Датчик нулевой дорожки (на рис. 6.33 не пока-
зан) срабатывает, когда планка^,жестко закрепленная на каретке
8, попадает в проем между светодиодом и фотодиодом.
Одним из важнейших технических показателей НГД служит
плотность записи, характеризуемая количеством бит информации,
записываемых на одном квадратном миллиметре поверхности.
Различают линейную (продольную) плотность записи, т. е. коли-
чество бит на один миллиметр в направлении дорожки записи, и
Зона считывания -
записи
конверт
Установочное
отверстие
Гибкий магнитный
диск
-Отверстие маркера
«начало дорожки»
.. Указатель направления
установки конверта
в механизм
Z-
Рис. 6.34. Гибкий магнитный диск
поперечную, т. е. число дорожек на один миллиметр поверхности
диска.
Плотность записи зависит от размеров магнитных доменов (го-
ризонтальное и вертикальное перемагничивание), от зазора меж-
ду головкой и магнитным слоем, от точности позиционирования
головки и от способа кодирования двоичной информации путем
смены участков намагниченности.
Для защиты тонкого рабочего слоя от механических поврежде-
ний гибкий магнитный диск помещают в специальный бумажный
конверт (рис. 6.34). По-
скольку, во-первых, ГМД яв-
ляется сменным накопите-
лем информации, во-вторых,
диск в рабочем режиме по-
стоянно вращается в кон-
верте, в-третьих, на рабочий
слой возможно воздействие
частиц пыли окружающей
среды, то зазор между маг-
нитной головкой и рабочим
слоем ГМД обеспечить до-
статочно малым неудается. Существенного уменьшения зазора,
повышения точности позиционирования магнитной головки доби-
ваются в настоящее время в накопителях на жестких дисках (вин-
честерских), в которых несменный жесткий диск вместе с преци-
зионой головкой и механизмами позиционирования (привода) по-
мещают в защищающий корпус с рециркуляцией воздуха. В на-
копителях на ЖМД зазор между головкой и диском составляет ве-
личину порядка 0,5 мкм, что позволяет создавать накопители на
магнитных дисках с плотностью записи 15—20 Кбит/мм2.
В перспективе может быть достигнута плотность записи 32—
—125 Кбит/мм2.
Совершенствование технологии магнитных головок (монолит-
ные, составные, тонкопленочные), а также появление новых ак-
тивных материалов накопителей (пленка из оксида железа, пере-
мешанного со связующим веществом для продольной записи,— 1,
тонкая кобальт-хромовая пленка для продольной записи, полу-
чаемая методом гальванического осаждения,— 2, тонкая кобальт-
хромовая пленка для вертикальной записи, получаемая методом
напыления,—-3), как ожидается {41}, приведут к резкому повыше-
нию поверхностной плотности размещения данных (рис. 6.35).
В настоящее время известно всего три способа увеличения ин-
формационной емкости накопителей на магнитных дисках: во-
первых, увеличение числа дисков и магнитных головок; во-вторых,
увеличение поперечной плотности записи; в-третьих, увеличение
продольной плотности; когда исчерпаны все резервы по усовер-
шенствованию механики и системы позиционирования, увеличение
продольной плотности записи возможно только путем выбора оп-
тимального способа кодирования записи двоичной информации на
магнитный диск.
Продольная плотность записи в конечном счете определяется
интервалами времени, через которые точки перемагничивания рас-
полагаются на вращающемся с постоянной скоростью магнитном
диске, что эквивалентно определенному расстоянию вдоль дорож-
ки между точками перемагничивания.
Рис. 6.35. Увеличение плотности записи информации на
магнитные диски в зависимости от совершенствования
технологии изготовления магнитных головок и активных
слоев магнитных дисков
Таким образом, в общем случае записываемая на магнитный
Диск информация в виде произвольной двоичной последовательно-
сти должна быть предварительно перекодирована оптимальным
способом в некотором кодирующем устройстве.
Оптимальный в указанном смысле способ кодирования должен
обеспечивать минимальное количество переходов намагниченно-
сти, приходящихся на один бит информации. При этом желатель-
но, чтобы в записываемом сигнале отсутствовала постоянная со-
ставляющая (продолжительное отсутствие перемагничивания), и
такой код должен обладать свойством самосинхронизации (т. е.
о ладать свойством простоты выделения синхроимпульсов из счи-
тываемой последовательности точек перемагничивания). Коды,
удовлетворяющие этим требованиям, называют кодами с ограни-
чением длины поля в магнитной записи (RLL-кодами), поскольку
при использовании таких кодов время между соседними перехода-
ми намагниченности ограничивается.
Отметим, что все коды могут быть охарактеризованы некото-
рым пятизначным числом dkmnr. Здесь d — минимальное количе-
ство нулей в коде между двумя соседними переходами намагни-
ченности при записи кода на диск; k — максимальное количество
нулей между двумя единицами в коде; т—-количество бит ин-
формации, которое преобразуется в биты записываемого на диске"
«-разрядного кода; при г=1 — код фиксированной длины; при
r> 1 код имеет переменную длину.
Основной показатель эффективности кода — информационная
плотность (ИП) —-определяется как отношение числа бит на еди-
ницу длины носителя к количеству переходов намагниченности на
единицу длины носителя и может быть вычислен из соотношения
ИП=tn (d -|-1)/«.
Другой важный показатель кода, характеризующий способ-
ность метода кодирования к самосинхронизации Р, может быть
вычислен из соотношения
Р__:	1
d + 1
Коды с большим Р плохо самосинхронизируются и имеют зна-
чительную постоянную составляющую.
На рис. 6.36 приведены временные диаграммы изменения на-
магниченности носителя при различных методах записи (кодиро-
вания) :
— без возвращения к нулю (БВН),
— без возвращения к нулю с инверсией NRZI,
— фазовая модуляция,
— модифицированная фазовая модуляция,
— частотная модуляция,
— модифицированная частотная модуляция.
Метод без возвращения к нулю (рис. 6.36, а) характеризуется
тем, что ,;0“ не меняет исходной (отрицательной) полярности на-
магниченности диска, а каждая „1“ в коде записывается участ-
ком положительной полярности намагниченности диска.
Это предполагает двойное перемагничивание на интервале за-
писи „Г*.
Другим простым методом является модифицированный метод
записи без возвращения к нулю, чаще называемый как метод без
возвращения к нулю с инверсией (NRZI) (рис. 6.36, б).
При записи методом NRZI каждая двоичная единица отобража
ется переходом намагниченности, а для двоичного нуля намагни
ченность сохраняется неизменной. Как видно из рис. 6.36, б, „Г
и „0“ могут представляться различными полярностями намагни
ченности.
Кроме того, временной интервал между соседними перемагни-
чиваниями сверху не ограничен и зависит от конкретной инфор-
мационной последовательности. В связи с этим спектр такого сиг-
нала может быть весьма широким, что, в свою очередь, создает
грудности при реализации каналов записи и воспроизведения.
Другой недостаток кода NRZI — отсутствие самосинхронизации,
что требует введения на диске отдельной дорожки синхроимпуль-
сов и дополнительных затрат на головку и схему воспроизведения
синхроимпульсов.
При фазовом методе записи (ФМ) (рис. 6.36, в) „1“ представ-
ляется перемагничиванием с отрицательной полярности к положи-
тельной, а „0“ — с положительной полярности к отрицательной в
середине интервала Т, соответствующего биту информации.
Таблица 6.4
Способ записи информации на магнитный диск	Характеризующее число					Параметры			
	d	k	m	п	Г	ип	р	Время между переходами	
								^min	т * max
NRZI	0	оо	1	1	1	I	оо	т	оо
ФМ	0	 2	1	1	1	I	3	7/2	7
МФМ	0	3	1	.2	1	1	4	7	21
мчм (код 1, 3, 1. 2, 1)	1	3	1	2	1	1	2	7	21
По коду 2, 7, 1, 2, 3	2	7	1	2	3	1,5	2,67	1,57	41
При модифицированном фазовом методе записи (МФМ) „1“
представляется произвольным перемагничиванием в середине ин-
тервала Т, „0“ — произвольным перемагничиванием в начале ин-
тервала Т, причем первый „0“ после „1“ не вызывает изменения
намагниченности дорожки диска (рис. 6.36, г).
Как видно из рис. 6.36, методы ФМ и МФМ ограничивают
сверху длительность участков с отсутствием перемагничивания,
что существенно сужает полосу пропускания по сравнению с ме-
тодом NRZI.
При записи по методу частотной модуляции (ЧМ) (рис.
6.36, д) „1“ представляется двойным произвольным перемагничи-
ванием в течение интервала Т (в начале и середине интервала),
„0“ представляется одним произвольным перемагничиванием в
начале интервала Т.
При записи информации по методу модифицированной частот-
ной модуляции (МЧМ), „1“ представляется переходом намагни-
ченности в течение второй половины интервала Т, „0“ представля-
ется переходом намагниченности в течение первой половины ин-
тервала Т, причем первый „0“ в кодовой последовательности пос-
ле „1“ не вызывает перемагничивания.
В табл. 6.4 приведены перечисленные выше основные парамет-
ры (ИП, Р, время между переходами намагниченности) способов
кодирования информации, нашедших широкое применение в прак-
тических разработках накопителей на магнитных дисках.
Таблица 6.5
Тип накопителя	Тип диска	Информационная емкость, Мбайт
МС5306	ГМД	0,44
МС5301		0,88
МС5305		0,8
МС5401	жмд	5,0 (10,0)
СМ5508		10,0
СМ5300		5,0
Как следует из рассмотрения таблицы, код 13121 (МЧМ) обес-
печивает относительно высокую информационную плотность за-
писи при хорошей самосинхронизации и нежестких требованиях к
полосе пропускания усилительного тракта магнитной головки.
При этом метод МЧМ немного сложнее метода NRZI с точки зре-
ния его аппаратурной реализации.
Кодирование по методу МЧМ (код 13121) сводится к тому,
Что каждому биту исходной двоичной информационной последова-
тельности ставится в соответствие двухразрядный двоичный код
По следующему правилу
Значение бига
исходной
информационной
последовательности
о
1
Двух-
разрядный
код бита
Х0
01
гДе X — дополнение до значения предыдущего бита информацион-
ной последовательности.
В приведенной табл.- 6.4 примерами RLL-кодов являются код
13121 и код 27123, причем последний также широко применяется
в мировой практике при создании НМД [42].
Некоторые основные технические характеристики накопителей
на ГМД и ЖМД, применяемых в персональных и профессиональ-
но-персональных ЭВМ, приведены в табл. 6.5.
§ 6.8.	ЗАПОМИНАЮЩИЕ УСТРОЙСТВА НА ОПТИЧЕСКИХ ДИСКАХ
По сравнению с архивными ЗУ на жестких магнитных дисках
увеличение на порядок плотности записи информации может быть
достигнуто в архивных ЗУ на оптических дисках. Последние на-
ходятся в стадии освоения массового выпуска.
Рис. 6.37. Классификация архивных ЗУ на оптических дисках
Известны архивные ЗУ на оптических дисках с однократной и
многократной записью (рис. 6.37). В свою очередь, оптические ЗУ
с однократной записью подразделяются на постоянные оптические
ЗУ, которые допускают только многократное считывание инфор-
мации, записываемой при изготовлении оптических дисков, и на
оптические ЗУ с однократной записью пользователем. Первые на-
ходят применение для хранения операционных систем в ПЭВМ,
тест-мониторных систем и т. п. Вторые служат в качестве банков
архивной информации.
Носителем информации в оптических ПЗУ служит в простей-
шем случае стеклянный или пластмассовый диск (диаметром 89,
120 или 300 мм) с нанесенным на него тонкопленочным покрыти-
ем (ТЬ — Fe — Со). Как и в накопителях на гибких и жестких
дисках, информация на оптических дисках записывается вдоль
дорожек. Участок диска на дорожке для однократной записи диа-
метром 1—2 мкм подвергается кратковременному воздействию
лазерного луча, в результате чего вдоль дорожки в зависимости
от запоминаемой информации либо формируется (выжигается)
конкретная последовательность углублений по первому методу
(метод «pit forming»), либо образуется последовательность ло-
кальных вспучиваний (пузырьков) по второму методу (метод
«buble-raisjng»). По первому методу в носителе выжигают по-
стоянные углубления, в результате чего образуются слабо отра-
жающие свет участки диаметром 1 мкм, располагающиеся на по-
верхности с очень высокой отражательной способностью. По вто-
рому методу на неотражающей металлической поверхности фор-
мируются вздутия диаметром 1 мкм, имеющие более высокую от-
ражательную способность.
При считывании информации происходит модуляция отражен-
ного лазерного луча от поверхности оптического диска из-за раз-
ности коэффициентов отражения в месте, где сохраняется первич-
ная поверхность пленки и где при записи нарушена ее однород-
ность.
В настоящее время интенсивно совершенствуются оптические
ЗУ с произвольной выборкой. Исследуются различные варианты
(рис. 6.38) многократной записи и считывания информации на
оптические диски:
—	метод с термомагнитной записью информации и считывани-
ем информации на основе эффекта Керра;
—	метод с термомагнитной записью информации и считывани-
ем информации на основе эффекта Фарадея;
—	метод с записью информации путем изменения фазы веще-
ства покрытия диска (переход из аморфного состояния в кристал-
лическое) ;
—	метод с записью информации изменением фазы вещества
покрытия диска (переход из кристаллического состояния в кри-
сталлическое) .
Среди оптических ЗУ с произвольной выборкой наибольшее
распространение получили магнитооптические запоминающие уст-
ройства. В них запись информации производится термомагнитным
способом. При этом активный слой оптического диска (пленка
Tb-Fe-Co, рис. 6.38, а) равномерно намагничивается в направле-
нии, перпендикулярном плоскости диска, что соответствует записи
логических нулей на всем накопителе. Для записи логической
единицы на конкретном элементарном участке поверхности опти-
ческого диска (магнитном домене) лазерный луч, управляемый
соответствующим устройством, фокусируется на поверхности ак-
тивного слоя в пятно диаметром приблизительно 1—2 мкм (рис.
6.38, б). Благодаря особым свойствам этого активного слоя ла-
зерный луч повышает температуру его в пределах этого участка
Рис. 6.38. Термомагнитный способ записи информации на оптиче-
ский диск
до точки Кюри (около 200°С), обеспечивая тем самым возмож-
ность изменения направления намагниченности магнитных доме-
нов под действием относительно небольшого по напряженности
локального внешнего магнитного поля, направленного встречно
по отношению к вектору первоначальной намагниченности. По
окончании действия лазерного луча и локального перемагничи-
вающего магнитного поля магнитный домен остается в обращен-
ном состоянии, другими словами, хранит записанную логическую
единицу (рис. 6.38, в).
Таким образом, миниатюрная магнитная катушка и луч лазе-
ра, действуя в согласии, могут обращать магнитные домены в
активном слое оптического диска. При стирании бита информации
(записи ,,0“) процесс аналогичен, только направление внешнего
перемагничивающего поля совпадает с исходным (первоначаль-
ным) направлением намагниченности активного слоя.
Упрощенно принцип работы ЗУ с магнитооптическими диска-
ми, считывание информации в которых основано на эффекте Фа-
радея (способность оптически неактивных веществ под действием
магнитного поля поворачивать плоскость поляризации светового
луча, распространяющегося вдоль направления магнитного поля),
может быть рассмотрен по рис. 6.39.
Считывающий луч лазерного диода, проходя через магнитный
цомен активного слоя оптического диска, поворачивает свою
плоскость поляризации в зависимости от конкретной ориента-
ции магнитного домена, т. е. от конкретной хранимой инфор-
мации.
Поворот плоскости поляризации лазерного луча, прошедшего
через оптический диск, анализируется соответствующими оптиче-
скими анализаторами и решеткой светодиодов и детектируется в
двоичную информацию. Сигналы с решетки светодиодов исполь-
зуются также для автофокусировки луча на конкретном участке
Дорожка
Участок записи
и воспроизведения
(магнитный
домен)
Решетка детекторов
Радиальный
привод
Оптический
диск
Электродвигатель
шпинделя
Лазерный
диод
Фокуси-
рующий
привод
Рис. 6.39. Упрощенная схема оптического ЗУ
Детектор
данных
и автосроку-
— сировки
Данные
Катушка
намагничивания
Подвижная часть
оптической головки
Устройство Данные
управления *------
записью
оптической дорожки при записи и считывании информации. Луч
автоматически смещается и фокусируется на поверхности пленки
оптического диска вдоль оптической дорожки, т. е. между канав-
ками (рис. 6.38, а), образуемыми при изготовлении оптического
диска.
Преимущества оптической памяти можно проиллюстрировать
на примере оптического ЗУ «Laser Prive 1200», выпускаемого фир-
мой «Optical Storage International» (США). Это устройство обес-
печивает продольную плотность записи 555 бит/мм и поперечную
плотность записи 625 дорожка/мм, в то время как у наиболее со-
вершенной модели дискового магнитного накопителя модели
3380 фирмы «1ВМ» эти параметры составляют соответственно
600 бит/мм и 63 дорожка/мм [43]. Отсюда следует, что оптические
запоминающие устройства имеют в десять раз большую поверх-
ностную плотность записи по сравнению с ЗУ на магнитных ди-
сках.
Контрольные вопросы
1.	Сравните достоинства и недостатки шеститраизисторного и четырехтран-
зисториого ЗЭ статического ОЗУ на МДП-приборах.
2.	Нарисуйте временные диаграммы работы ЗЭ динамического ОЗУ на МДП-
приборах.
3.	Изобразите схему ЗЭ статического ОЗУ на биполярных транзисторах, ра-
ботающих в ключевом режиме.
4.	Какая схемотехника обеспечивает максимальное быстродействие ЗЭ ОЗУ?
5.	Приведите примеры энергонезависимых ЗЭ для построения ОЗУ.
6.	В чем различие технологии изготовления программируемых ПЗУ с плав-
кими перемычками и с замыканием перемычек?
7.	Поясните принцип работы ЗЭ электрически программируемого ЗУ.
8.	Поясните принцип работы внешних ЗУ на ПЗС-приборах.
9.	Поясните принцип работы внешних ЗУ иа цилиндрических магнитных до-
менах.
Глава 7
ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ БИС
И ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ СХЕМЫ
Основные требования, предъявляемые к элементной базе
БИС,— высокая плотность элементов на кристалле, малая мощ-
ность рассеяния и технологичность структур при достаточно высо-
ком выходе годных схем и низкой их стоимости. Достижение мак-
симальных показателей перечисленных параметров разработчики
стремятся получить следующими путями:
—	выбор рационального материала (кремний, арсенид галлия
и др.);
—	использование различных технологий (биполярная, МОП,
комбинированная);
—	разработка новых схем логических элементов с учетом ма-
териала и технологий.
Одним из перспективных направлений в современной микро-
электронике является проектирование цифровых приборов на базе
полузаказных ИС, когда предприятие-изготовитель, обладающее
широкими технологическими возможностями, выпускает больши-
ми партиями заготовки БИС — базовые матричные кристаллы или
нескоммутированные универсальные вентильные матрицы, а
предприятие-разработчик с помощью системы автоматизирован-
ного проектирования проводит разработку слоев коммутации эле-
ментов, определяющих конкретную функциональную реализацию.
Цель предприятия-изготовителя — выпускать на рынок массо-
вую продукцию, имеющую по возможности регулярную структуру,
удовлетворяющую потребностям многочисленных пользователей.
Последние, в свою очередь, желают иметь структуры, обладаю-
щие широкими функциональными возможностями, которые можно
было бы реализовать без сложных технологических процессов при
Наличии развитых систем автоматизированного проектирования.
Наиболее полно интересы и тех и других удовлетворяются в
такой сфере полупроводниковой микроэлектроники, как програм-
мируемые логические устройства.
§ 7.1.	БАЗОВЫЕ ВЕНТИЛИ БИС ПЕРВОГО ПОКОЛЕНИЯ
Большой интерес у разработчиков БИС запоминающих уст-
ройств и микропроцессоров вызывали биполярные интегральные
схемы с инжекционным питанием (И2Л) и некоторые их модифи-
кации. Наряду с ними успешно использовались усовершенство-
ванные схемы ТТЛ и ЭСЛ (усовершенствование было направлено
на снижение мощности потребления).
На рис. 7.1, а показана электрическая схема базового вентиля
эмиттерно-управляемых логических схем (ЭУЛ), выполняющего
две неинвертирующие логические функции: И и ИЛИ. Этот вен-
тиль предназначен в первую очередь для использования в логиче-
ских схемах с минимальным числом инвертирующих элементов
или без них. Отсутствие операции инверсии 'Позволяет уменьшить
задержку распространения сигнала. В случае необходимости ин-
версию в этих схемах можно осуществить путем применения до-
полнительных транзисторов. Как и в схемах ТТЛ-типа, на входе
схемы используется многоэмиттерный транзистор в режиме с об-
щей базой, а на выходе — эмиттерный повторитель в режиме с
общим коллектором (как в схемах ЭСЛ-типа). Малые напряже-
ния питания позволяют уменьшить мощность потребления на 75%
по сравнению со схемами ЭСЛ-типа и резко снизить работу пере-
ключения. Показанный пунктиром на рис. 7.1, а транзистор вво-
дится в схему для предотвращения насыщения входного транзи-
стора.
Логические элементы на эмиттерных повторителях (ЭПЛ), по-
добно схемам ЭУЛ-типа, в первую очередь предназначены для та-
ких схем, в которых число инвертирующих элементов сведено к
минимуму. Базовый вентиль ЭПЛ-типа содержит транзисторы
п-р-п и p-n-p-типов (рис. 7.1, б). Отдельные области этих транзи-
сторов совмещены в объеме полупроводника. Логическая схема И
реализуется при соединении эмиттерных повторителей на транзи-
сторах p-n-p-типа по схеме «проводное И», а логическая функция
ИЛИ — эмиттерных повторителей на тпяпзистопах и-р-и-типя по
схеме «проводное ИЛИ». Операции инверсии в схемах ЭПЛ-типа,
как и в ЭУЛ-схемах, обеспечиваются с помощью дополнительных
транзисторов.
Введение в выходные каскады схем ТТЛ-типа дополняющих
транзисторов р-н-р-типа позволяет резко уменьшить мощность по-
требления. На рис. 7.1, в показан один из модифицированных ба-
зовых вентилей комплементарных схем ТТЛ-типа (КТ2Л). В этих
схемах связь между мощностью ^треблеиия и частотой переклю-
чения аналогична связи, наблюдаемой в схемах на структурах
КМДП-типа. Число диодов в схеме КТ2Л-типа определяется на-
пряжением питания: при (7ИП=1,5 В может использоваться один
диод (применение двух диодов приводит к увеличению напряже-
ния питания до 2 В, пр такая схема ока.-ыв^ется «совместимой1»
по уровня.»! сигнален с тбы---.щ	ТТЛ-типа).
Уменьшение времени задержки в схемах ТТЛ-типа до 3 нс и
менее обеспечено введением входного многоэмиттерного и пере-
ключающих транзисторов Шотки. Шунтирование их коллекторных
переходов диодами Шотки способствует существенному ограниче-
нию степени насыщения транзисторов и повышению быстродейст
вия схем. Однако фактор качества остается большим -около
50 пДж. Уменьшение работы переключения /%д.р.ср в 2—3 раза
достигается заменой многоэмиттерного транзистора сборкой из
диодов Шотки. Базовый вентиль таких маломощных схем ТТЛ-ти-
па с диодами Шотки (ТТЛШ) показан на рис. 7.1, г.
Быстрому внедрению и широкому применению в БИС микро-
процессоров и ЗУ схем ТТЛШ-типа способствовали присущие им
малая мощность потррп.тшщя <о’="'чо 2 мВт н? вентиль), высокие
плотность размещения хсмлокен'.ЭР. и быстродействие.
Дальнейшее снижение мощности потребления и резкое умень-
шение работы переключения связаны с использованием вентилей
на совмещенных в объеме полупроводника дополняющих транзи-
сторах (биполярных, униполярных или их комбинаций) и полным
устранением нагрузочных резисторов. Перспективными схемами
такого класса явились схемы И2Л-типа.
§ 7.2.	ИНТЕГРАЛЬНЫЕ ИНЖЕКЦИОННЫЕ ЛОГИЧЕСКИЕ
ЭЛЕМЕНТЫ (И2Л]
Тенденция постоянного роста уровня интеграции БИС связана
с решением следующих основных задач: обеспечение низкой мощ-
ности потребления, повышение быстродействия БИС, сокращение
числа операций технологического цикла их изготовления. Требова-
ния по быстродействию и мощности рассеяния принципиально не-
совместимы. Незначительный резерв для решения этих двух задач,
заключавшийся в оптимизации параметров известных схем и по-
зволявший обеспечить максимальное быстродействие при задан-
ной мощности рассеяния, был практически исчерпан к концу
60-х годов. До начала 70-х годов МДП-технология по своим свой-
ствам настолько лучше подходила для построения БИС, что даже
невысокое быстродействие МДП-схем было вполне приемлемым
и допустимым. Причины отставания технологии биполярных БИС
были связаны с традиционным схемотехническим и конструктив-
ным подходом к проектированию схем: применение высокоомных
резисторов для снижения мощности потребления, что, в свою оче-
редь, резко увеличивало используемую площадь подложки и по-
стоянные времени схем; использование значительной части под-
ложки для изоляции компонентов схем.
Низкая эксплуатационная надежность БИС на МДП-схем’ах,
постоянно растущие требования по быстродействию БИС застав-
ляли разработчиков интегральных схем искать пути по созданию
БИС на биполярных приборах, так как вне конкретных схем би-
полярный транзистор представляет собой намного лучший цифро-
вой прибор, чем МДП-транзистор. Наиболее полно это преимуще-
ство проявляется при рассмотрении соответствующих величин про-
изведения мощность X задержка.
Новым и чрезвычайно перспективным направлением в области
развития биполярных БИС явились разработанные почти одновре-
менно специалистами фирм «Philips» и «1ВМ» интегральные^йн-
жекционные логические схемы (элементы И2Л-типа), иногда на-
зываемые совмещенной транзисторной логикой (СТЛ) или схема-
ми с инжекционным питанием.
Происхождение базового элемента И2Л-типа и принцип его ра-
боты наиболее удобно объяснить, разобрав работу известной
транзисторной схемы ТЛНС-типа с непосредственными связями
(рис. 7.2, а) (см. [44]).
Если транзисторы с электрически соединенными базами объ-
единить в одной области и отнести к ней и резистор R, то полу-
чится схема, показанная на рис. 7.2, б. Заменим теперь резистор
R активным генератором тока Гт, а транзисторы с электрически
соединенными базами — одним многоколлекторным транзистором
(последнее можно сделать, так как все транзисторы в элементах
ТЛНС-типа имеют общий заземленный эмиттер). Полученная схе-
ма базового элемента И2Л-типа приведена на рис. 7.2, в. Генера-
тором тока в бавовом элементе может служить транзистор р-п-р-
типа, показанный на рис. 7.2, г. Ток задается с помощью инжек-
ции неосновных носителей в эмиттерную область транзистора
ц-р-п-типа. Именно способ задания базового тока в переключае-
мый транзистор п-р-п-типа с помощью инжекции неосновных но-
сителей в область эмиттерного перехода и явился причиной того,
что данная схема стала называться интегральной инжекционной
логической схемой.
Рис. 7.2. Этапы получения элемента И2Л-типа из элементов ТЛНС-
типа
В первых реальных образцах элементов И2Л-типа разработ-
чики использовали инжекцию неосновных носителей с помощью
света. В логических схемах, выполненных на элементах И2Л-типа,
инжектор, которым является эмиттер транзистора р-п-р-типа, со-
единяется с источником питания через резистор 7?п, сопротивление
которого обеспечивает необходимый ток. Как правило, инжектор
является общим для всех вентилей, из которых состоит логиче-
ская схема.
Из рис. 7.2, г видно, что база транзистора n-p-n-типа является
одновременно коллектором транзистора p-n-p-типа (генератора то-
ка), а база транзистора р-п-р-типа— эмиттером транзистора
n-p-n-типа. Структура базового элемента И2Л-типа представлена
на рис. 7.2, д, откуда видно, что на кремниевой пластине весь ба-
зовый элемент размещается на площади, обычно занимаемой од-
ним многоэмиттерным транзистором стандартного элемента ТТЛ-
типа. На рис. 7.2, д стрелками обозначены структуры горизон-
тального транзистора p-n-p-типа и вертикального транзистора
п-р-п-типа. Для последнего площади коллекторов меньше площа-
ди эмиттера, т. е. транзистор работает в инверсном включении.
Это в значительной степени определяет технологию изготовления
элементов ШД-типа и создает основные трудности при их реали-
зации. Например, для увеличения быстродействия вентиля нельзя
использовать легирование золотом, так как оно уменьшает ин-
версный коэффициент усиления по току транзисторов.
Рис. 7.3. Схема усилителя тока на элементах И2Л-типа (а) и его топология (б)
Итак, принципы, на которых основано конструктивное и схем-
ное отличие элементов И2Л-типа от типовых биполярных схем
ТЛНС-, РТЛ-, ДТЛ-, ТТЛ-, ЭСЛ-типов, заключаются в следую-
щем:
используется совмещение электрически связанных однородных
областей полупроводника в одном кристалле;
традиционный способ питания цепей базы и коллектора тран-
зисторов через резисторы заменен непосредственным введением
избыточных подвижных носителей зарядов в базу переключаемых
транзисторов.
Для изготовления подобных структур можно использовать тех-
нологический процесс с четырьмя фотошаблонами, эквивалентный
по сложности процессу изготовления дискретных биполярных пла-
нарных транзисторов или базовой технологии схем МДП-типа.
Существенным преимуществом И2Л-элементов является то, что
схема, выполненная на них, может работать в широком диапазо-
не токов (10-8—10~3 А). Это позволяет изменять ее рабочую ча-
стоту простым изменением тока инжектора и значительно (на че-
тыре-пять порядков) уменьшать ток в схеме без нарушения ее
логического состояния в тех случаях, когда она не работает в
предельном частотном режиме или вообще должна находиться в
нерабочем состоянии.
Рис. 7.4. Входные (а) и выходные (б) цепи схем на элементах И2Л-типа и их
входная (в) и выходная (г) характеристики
Инжекционные логические схемы способны работать при
сверхмалых токах (1 нА), в связи с чем возникает проблема то-
ковой совместимости с другими логическими элементами, напри-
мер ТТЛ-типа. Базовая схема И2Л-типа (рис. 7.2, в) может быть
использована в качестве усилителя тока, если принять во внима
ние то обстоятельство, что выходной ток открытого вентиля про-
порционален в широком диапазоне площади его коллекторной
«+-области. Поэтому получить усиление тока можно с помощью
каскадирования элементов И2Л-типа с соответствующим увеличе-
нием площади коллекторов от каскада к каскаду (рис. 7.3). Этот
принцип широко используется для построения преобразователей
уровней, рассматриваемых в § 4.2, а также цифроаналоговых пре-
образователей (см. [44]).
Элемент И2Л-типа характеризуется входной, передаточной и
выходной характеристиками. Выходная цепь элемента и соответ-
ствующая ей выходная характеристика приведены соответственно
на рис. 7.4, б, г. Входная внешняя цепь, т. е. цепь, на которую по-
ступают сигналы от других элементов, должна выполняться с уче-
том совместимости входных и выходных сигналов. Это требование
удовлетворяют элементы ТТЛ-типа, поэтому на рис. 7.4, а приве-
дена одна из возможных схем входной внешней цепи элемента
И2Л-типа, согласованная с уровнями ТТЛ. Входная характеристи-
ка этой цепи приведена на рис. 7.4, в. Входная характеристика
собственно базового элемента И2Л-типа (рис. 7.5, о) представле-
на На рИС. 7.5, б, ОТКуДа ВИДНО, ЧТО 7°ВХ =-1, П°ЕХ=ПКЭ нас, Рвх~
~0, £/1вх= £/Бэ нас, а логический перепад составляет около 0,6 В.
Передаточная характеристика базового элемента И2Л-типа напо-
минает аналогичную характеристику нагруженного элемента
ТЛНС-типа.
Рис. 7.5. Схема базового элемента И2Л-типа (а) и его входная характе-
ристика (б)
Рассмотрим реализацию простейших логических операций на
элементах И2Л-типа и методы проектирования сложных логиче-
ских схем.
Элементарная логическая операция НЕ легко реализуется на
одноколлекторном базовом элементе И2Л-типа (рис. 7.6, о). На
рис. 7.6, б, в показаны топология инвертора и его обозначение.
Для Ъругих элементов
Рис. 7.6. Схемы инверторов на элементах И2Л-типа
Отличительной особенностью элемента И2Л-типа по сравнению с
исходной схемой ТЛНС-типа является то, что с целью устранения
эффекта перехвата базового тока, который имеет место в схемах
ТЛНС-типа, в элементах И2Л-типа каждый переключающийся
транзистор питается от индивидуального источника тока в цепи
его базы, а проблема равномерного распределения выходного сиг-
нала между «параллельно» включенными нагрузками решается с
помощью многоколлекторного транзистора, причем
лектор в элементе И2Л-типа рассматривается как
источник выходного сигнала.
каждый кол-
независимый
Рнс. 7.7. Схемы ИЛИ — НЕ и
И2Л-типа и их топология (б)
ИЛИ (а) на элементах
Наличие нескольких коллекторов позволяет получить развязан-
ные логические выходы для одной ключевой схемы, что сущест-
венно облегчает задачу построения сложной логической схемы.
Так, на рис. 7.6, г приведена схема НЕ, к которой подключены
Рис. 7.8. Схемы И и И — НЕ на элементах И2Л-типа (а) и их топология (б)
три нагрузки, а на рис. 7.6, <3, е показаны ее топология и услов-
ное обозначение. Обозначение инвертора с тремя нагрузками для
элемента И2Л-типа отличается от обозначения любого другого
стандартного инвертора (рис. 7.6, ж).
Логическая схема ИЛИ —НЕ (рис. 7.7, а) является основной
при создании более сложных цифровых схем.
Логическая схема И на любое число входов реализуется без
использования транзисторов, если входные логические сигналы
поступают с коллекторов транзисторов (часть схемы рис.. 7.8, а,
выделенная жирными линиями). Так как входы схемы И в дан-
ном случае не развязаны от ее выхода, то при построении логиче-
ских цепей надо следить за тем, чтобы входы различных нагрузок
подключались к разным объединенным коллекторам. Если вход-
ные сигналы поступают от внешних схем, функцию И осущест-
вить значительно сложнее, так как необходима электрическая
развязка входов. Функции И и И — НЕ для двух переменных реа-
лизуются на трех одноколлекторных и двух двухколлекторных
транзисторах (рис. 7.8, а).
Схемы, содержащие ячейки двухступенчатой логики (И —
ИЛИ, И — ИДИ — НЕ и т. п.), не реализуются в виде базовых
вентилей в схемах с инжекционным питанием.
Методы проектирования цифровых БИС, выполняющих слож-
ные логические функции, зависят от типа применяемой элементар-
ной логической схемы (ИЛИ — НЕ или И, НЕ) и состоят из трех
основных этапов.
Этап 1. Логические функции записываются и минимизируются
либо в базисе ИЛИ — НЕ, если в качестве элементарной схемы
И2Л-типа выбрана схема ИЛИ — НЕ, либо в базисе И, НЕ (при-
чем в исходной функциональной схеме минимальным должно
быть число логических ячеек НЕ, так как функция И реализуется
без транзисторов).
Этап 2. Разрабатывается функциональная схема на многокол"-
лекторных транзисторах. Она определяет число транзисторов, чис-
ло их коллекторов, в том числе управляющих, связи между элек-
тродами различных транзисторов, а также связи с внешними вы-
водами. В функциональной схеме не отражаются форма и взаим-
ное расположение транзисторов между собой и относительно ин-
жектора.
Этап 3. Создание структурной схемы, учитывающей форму и
взаимное расположение транзисторов между собой и относитель-
но инжектора.
Выделение этапов 2 и 3 весьма условно, так как для некото-
рых модификаций элементов И2Л-типа проектирование должно
начинаться с создания структурной схемы.
Пример 7.1. Рассмотрим схему «исключение ИЛИ», логическая функция ко-
торой, реализуемая только иа ячейках ИЛИ — НЕ, описывается выражением
У = *1 + Зг2 + Xi + х2 .	(7.1)
Функциональная схема, соответствующая выражению (7.1), показана иа
рис. 7.9, а. Заменив логические схемы ИЛИ — НЕ У3, У4, У5 соответственно па-
рами транзисторов Т3 и Т4, Тв и Те, Т7 и Тв с соединенными коллекторами, а
инверторы У, и Уг — одиоколлекторными транзисторами Tt и Т2, получим схему
иа одноколлекторных транзисторах (рис. 7.9, б), содержащую восемь транзисто-
ров. Так как базы транзисторов Ti и Тв, Тз и Те соединены, их необходимо за-
менять двухколлекторными транзисторами (рис. 7.9, в). В окончательной схеме
транзисторы Тз, Т4, Г7 и Г8 те же, что и в схеме, показанной на рис. 7.9, б.
В двухколлекторном транзисторе Ti (Г2 + Г5)\один из коллекторов соединен с
базой транзистора Г3, а другой —с базой транзистора Г8. Вторые коллекторы
транзисторов Ti (Г, + Г6) и Г2 (Г2 + Ге) соединены вместе аналогично коллек-
торам транзисторов Г5 и Г6 (рис. 7.9, б).
Рис. 7.9. Схема «исключающее ИЛИ» на элементах И2Л-типа (а) н
ее топология (б — г)
На рис. 7.9, г показана топология «исключающего ИЛИ», от-
ражающая не только электрические связи между транзисторами,
но и взаимное расположение транзисторов, внешних выводов и
конфигурацию инжектора. Размеры элементов и проводников за-
висят от используемой технологии. Если в качестве внешнего вы-
вода берется общий проводник, соединяющий базу транзистора
Т7 и коллекторы транзисторов Тзи Т4, то полученную схему мож-
но использовать как полусумматор, причем выход у будет являть-
ся выходом суммы, а дополнительный вывод — выходом переноса.
Если при построении функциональной схемы на многоколлек-
торных транзисторах исходная функциональная схема выполняет-
ся на логических ячейках И, НЕ, И — НЕ, то они заменяются
многоколлекторными транзисторами, число коллекторов которых
равно числу нагрузок на выходе ячейки. Функция И реализуется
объединением проводников, в которых формируются логические
сигналы (см. рис. 7.8). При этом особое внимание нужно обра-
тить на входные цепи устройства.
Если какой-либо вход на функциональной схеме соединен со
входами нескольких ячеек, то эти входы должны быть развязаны
дополнительным многоколлекторным транзистором, подключением
к его коллекторам входов указанных ячеек. Инверсия входного
сигнала, вызванная дополнительным транзистором, устраняется
следующим дополнительным транзистором (в некоторых случаях
последний транзистор можно не использовать).
Рис. 7.10. Схема «исключающее ИЛИ» на элементах И2Л-типа:
а — исходная схема в базисе И — НЕ с использованием Схем НЕ и И; б—промежуточная
схема с двумя двухколлекторными транзисторами
Пример 7.1 (продолжение). Рассмотрим проектирование схемы «исключаю- -
щее ИЛИ», логическая функция которой, реализуемая на логических схемах И,
НЕ, описывается выражением
y = xix2yxix2.	(7.2)
Функциональная схема, соответствующая выражению (7.2), приведена на
рис. 7.10, а. Каждый из ее входов связан со входами двух логических вентилей,
например вход х, соединен со входами ячеек У, и Уз. Для электрической раз-
вязки этих входов, а также для входов вентилей У2 и Уз необходимо ввести
дополнительные двухколлекторные транзисторы, которые инвертируют входные
сигналы, поэтому на входы схемы (рис. 7.10, б) должны подаваться сигналы xt
и х2. Для устранения нежелательной инверсии, в общем случае, потребовалось
бы ввести еще два одноколлекторных транзистора на вход схемы. Однако, как
видно из (7.2), функция у не меняется при инвертировании входных сигналов,
поэтому в данной схеме эти транзисторы не нужны. Все логические вентили на
схеме, показанной на рнс. 7.10, а, имеют одну нагрузку, поэтому их заменяют
одпоколлекторными транзисторами, после чего получают функциональную схе-
му, изображенную на рис. 7.9, в, т е. оба метода приводят к одной и той же
схеме. Во многих случаях второй метод оказывается более наглядным, так как
в ием каждый логический элемент И — НЕ, НЕ заменяется с самого начала
многоколлекторным транзистором. Это позволяет быстрее подсчитать общее чис-
ло транзисторов и их коллекторов и быстрее построить функциональную схему
на многоколлекторных транзисторах.
Интегральные инжекционные логические схемы являются од-
ним из наиболее перспективных направлений развития БИС. Тем-
пы внедрения в производство элементов И2Л-типа были порази-
тельно быстрыми. Меньше чем через два года после того, как об
этих схемах стало известно, был выпущен четырехразрядный мик-
ропроцессор на элементах И2Л-т,ипа. К настоящему времени раз-
работано большое количество нестандартных (заказных) БИС,
стандартных ЗУ с произвольной выборкой, дешифраторов ЗУ, ста-
билизаторов тока, аналоговых схем/линейных схем управления,
компараторов, операционных усилителей, БИС микропроцессо-
ров и т. п.
Структуры с инжекционным питанием все время совершенст-
вуются по следующим направлениям: применяются диоды Шотки
(переходы металл — полупроводник) для реализации логических
функций, а также для уменьшения логического перепада; созда-
ются структуры с низкоомным эмиттером и ограничиваются раз-
меры активной (инжектирующей) части эмиттерного перехода до
размеров коллектора; применяются металлический коллектор, ло-
гические ячейки с управляемой инжекцией; разрабатываются ли-
нейные схемы; схемы памяти и т. п. (см. [45]).
Преимущество схем И2Л-типа-—в топологии их базового вен-
тиля, в которой отсутствуют нагрузочные резисторы, имеющиеся,
например, в схемах ТТЛ-типа. В схеме И2Л-типа отсутствуют изо-
лирующие области, из-за чего резко снижаются размеры компо-
нентов, паразитные составляющие компонентов и увеличивается
быстродействие, которое, в свою очередь, может изменяться- в
широких пределах в зависимости от выбора тока инжектора. Про-
изведение быстродействия на мощность у схем И2Л-типа более’
чем в 1000 раз меньше, чем у самых распространенных элементов
ТТЛ-типа. Практически все внутрисхемные соединения, кроме
шин питания, используются для создания функциональных связей,
в то время как в обычных схемах значительная их часть пред-
ставляет собой соединения внутри ячеек. Схемы И2Л-типа — уни-
версальные схемы, так как позволяют реализовать на одном кри-
сталле как цифровые, так и линейные схемы.
Несмотря на большие успехи в области разработки БИС на
элементах И2Л-типа, разработчикам и технологам предстоит ре-
шить еще много сложных задач.
§ 7.3.	БАЗОВЫЕ ВЕНТИЛИ СОВРЕМЕННЫХ БИС
Конкурентная борьба за создание быстродействующих сверх-'
больших интегральных схем определила появление нового конку-
рентоспособного класса приборов — биполярных логических струк-
тур с гетеропереходами, изготовляемых в полупроводниковых
соединениях АшВу типа фосфида индия и более известного к на-
стоящему времени арсенида галлия. Обеспечивая высокое быстро-
действие, они позволяют реализовать преимущества биполярных
И2Л- и ЭСЛ-структур по плотности упаковки и потребляемой
мощности.
На рис. 7.11 представлены структура и схема И2Л-элемента с
гетеропереходами [46], которые придают биполярным логическим
схемам ряд преимуществ. Во-первых, гетеропереходы позволяют
использовать эмиттерные области с широкой запрещенной зоной,
в результате чего эти области не надо делать сильнолегирован-
ными. В структурах с гомопереходами сильнолегированные эмит-
теры нужны для получения высокого усиления, однако они одно-
временно увеличивают и емкость обедненного слоя эмиттерного
перехода и тем самым снижают быстродействие вентилей. Приме-
нение эмиттерных областей с широкой запрещенной зоной озна-
Рис. 7.11. Структура (а) и схема (6)
элемента с гетеропереходами
чает также возможность бо-
лее сильного легирования
базовых областей в гетеро-
структурах. Это повышает
концентрацию основных но-
сителей и снижает сопротив-
ление базы.
Во-вторых, в биполярном
транзисторе с гетероперехо-
дами, имеющем коллектор-
ную область с широкой за-
прещенной зоной, можно
реализовать оптимальную
И2Л инжекцию носителей в режи-
ме насыщения.. Это обеспе-
чивает высокий инверсный
коэффициент усиления и меньшую постоянную времени накопле-
ния, в результате чего такой транзистор выходит из насыщения
быстрее, чем обычные приборы на гомопереходах.
Математическое моделирование приборов из InGaAs/InP пока-
зало, что даже при 3-мкм проектных нормах и коэффициенте раз-
ветвления по выходу, равном 4, на этом материале можно полу-
чить вентили с задержками меньше 100 нс. Для транзисторов с
шириной эмиттера 1 мкм и при коэффициенте разветвления по вы-
ходу, равном 2,— с задержками всего 10 нс.
Стремление переработке систем, выполненных на ТТЛ-схе-
мах, с использованием вентильных матриц стимулирует развитие
биполярной технологии, которая постоянно испытывает жесткую
конкуренцию со стороны технологии МОП БИС. Для того чтобы
вентильные матрицы могли конкурировать со стандартными логи-
ческими ИС, они должны иметь высокое быстродействие и высо-
кую плотность упаковки, обеспечивающие получение высокого
-уровня интеграции при приемлемых размерах кристаллов. Вместе
с тем рассеиваемая ими мощность должна укладываться в допу-
стимые пределы, определяемые возможностями рассеяния тепла
для доступных корпусов. Идет вытеснение ТТЛ-схем из области
вентильных матриц благодаря выполнению четырех параллельных
проработок; созданию новых структур логических вентилей, при-
менению селективного окисления для изоляции транзисторов,
уменьшению геометрических размеров элементов и созданию бо-
лее плотноупакованных структур металлизации.
Селективное окисление обеспечивает уменьшение величины
произведения быстродействиеX мощность ИШЛ-, ТПЛ-, ЭСЛ-, и
КМОП-вентилей от 2 до 3 раз. Дальнейшее снижение этого пока-
зателя достигается путем постепенного уменьшения минимальных
размеров транзисторов.
Плотность упаковки ог-
раничивается плотностью
соединительной металли-
зации, поэтому технологи-
ческие усовершенствова-
ния, позволяющие умень-
шить промежутки между
металлическими линиями,
тоже выражаются в повы-
шении уровня интеграции.
Главное преимущест-
во селективного окисле-
ния— уменьшение пара-
зитных схемных емкостей,
повышающее быстродей-
ствие схем без изменения
потребляемой мощности.
Для проверки преиму-
ществ селективного окис-
ления в ИШЛ-матрицах
была взята легкодоступ-
ная существующая 1200-
Рис. 7.12. ИШЛ-элемент с изоляцией перехода-
ми (а), с оксидной изоляцией (6) и схема (в)
с фиксирующим р-л-р-транзистором 
вентильная матрица с
изоляцией переходами (схема 8А1200) на вентилях со структурой,
показанной на рис. 7.12, которая была переработана на базе тех-
нологии с оксидной изоляцией [47].
При использовании технологии с изоляцией переходами (рис.
7.12, а) в структуре вентиля образуется низкочастотный горизон-
тальный р-н-р-транзистор, дополняющий вертикальный «-р-н-при-
бор. В технологии с оксидной изоляцией (рис. 7.12, б) сохраняет-
ся только последний. Фиксирующий р-н-р-транзистор контроли-
рует степень насыщения н-р-н-транзистора (рис. 7.12, в) и повы-
шает скорость переключения вентиля.
В этой технологии переключательный н-р-н-транзистор изоли-
рован оксидом со всех четырех боковых сторон, а низкочастотный
горизонтальный р-н-р-транзистор, неизбежно, образующийся в
структуре с изоляцией .переходами, полностью исключен. Толщина
эпитаксиального слоя была уменьшена с 3,1 до 1,0 мкм, что дало
существенное повышение предельной частоты фиксирующего
p-n-р-транзистора и повысило скорость переключения вентиля.
Типовая задержка ИШЛ-вентиля с 4 мкм минимальными разме-
рами (хотя технология с оксидной изоляцией позволяет получать
приборы с меньшими размерами) при комнатной температуре и
токе питания 200 мкА уменьшилась с 3 до 1 ис. Это повышение
быстродействия достигнуто благода-
Рис. 7,13. Вариант схемы ИШЛ-
вентиля с оксидной изоляцией
ря не только исключению медлен-
ного горизонтального транзистора
и уменьшению паразитной емкости
боковой изолирующей диффузион-
ной области, но и уменьшению тол-
щины эпитаксиального слоя в дан-
ной биполярной ИС. При этом
уменьшаются также паразитное со-
противление коллектора и толщина
базы р-п-р-прибора и увеличивается
толщина защитного оксида, умень-
шающая емкость межсоединений.
ИШЛ-вентили с оксидной изоля-
цией (рис. 7.13) используются в современном варианте матрицы
Flexx [48]. Высокое быстродействие (900 пс) и большая нагрузоч-
ная способность (до 100 мА) такого вентиля обеспечивают выход
получаемых изделий непосредственно в ведущие секторы рынка.
Такой ИШЛ-вентиль И—НЕ представляет собой серьезное техни-
ческое достижение и обеспечивает непрерывное дальнейшее повы-
шение рабочих характеристик путем совершенствования техноло-
гического процесса.
Основной ТТЛ-вентиль И — НЕ вентильных матриц, из кото-
рых собрана система 3081 IBM .(рис. 7.14, а), состоит из трех-
или четырехвходного транзистора и выходного тразнистора, сиг-
налы которых ограничиваются диодами Шотки. Резисторы А в
базовой цепи входного транзистора и jR3, Р4 в коллекторной цепи
выходного транзистора — это обычные для ТТЛ-вентиля нагрузоч-
ные резисторы. Резистора Р2, однако, в стандартной схеме ТТЛ-
вентиля нет, он обеспечивает увеличение базового тока выход-
ного транзистора и тем самым повышает быстродействие схемы
без значительного увеличения потребляемой мощности. В данной
схеме вместо распространенного напряжения питания +5 В с
Рис. 7.15. Логическая схема на
комплементарных транзисторах
Рис. 7.16. Базовая схема низко-
вольтной инверторной логики
целью уменьшения рассеиваемой схемой мощности используется
напряжение питания —1,5 В. Схема ограничения (рис. 7.14, б)
позволяет дополнительно повысить быстродействие ТТЛ-вентиля.
Эта схема ограничивает перепад сигнала уровнями от —0,4 до
—1,2 В и может обслуживать до четырех логических вентилей.
Такое ограничение перепада сигнала уменьшает среднюю задерж-
ку на вентиль еще на 80 пс, причем средняя задержка иа одну
логическую схему равна 1,15 нс при выделяемой мощности 1 мВт.
Логическая схема на комплементарных транзисторах (рйс.
7.15) отличается от стандартных биполярных логических схем
тем, что работает не с определенными базовыми токами, а исполь-
зует для генерации токов переключения выходных транзисторов
заряды неосновных носителей. Отсюда и название — ЛСЗБ-логи-
ческая схема с зарядовыми буферами (CBL — Charge—buffered
logic). В статическом режиме такая схема потребляет очень ма-
лый постоянный ток, поэтому ее средняя потребляемая мощность
снижена до уровня КМОП-схем. Действительно, в области бипо-
лярных ИС такая ЛСЗБ представляет собой КМОП-схемы среди
МОП-схем.
Логический элемент с быстродействием 800 пс мощностью
50 мкВт изготовлен компанией «1ВМ» по стандартной 2,2-мкм
технологии с использованием 200 МГц переключательного тран-
зистора [49].
Прогнозируются задержки таких схем на уровне 100 пс.
Базовая ЛСЗБ состоит из трех диодов и выходной пары р-п-р-
и п-р-п-транзисторов. Поэтому она внешне напоминает диодно-
транзисторный логический вентиль; действительно, по своим логи-
ческим функциям и статическим уровням сигналов она аналогич-
на ДТЛ-схеме. Накопление заряда выполняют два входных диода
схемы.
Заряд неосновных носителей входных диодов быстро передает-
ся ,из одного диода в другой, а третий диод, сдвигающий уровень,
пропускает этот заряд при каждом переключении схемы.
Эти противоположно смещенные входные диоды имеют боль-
шую постоянную времени и могут накапливать большой заряд,
типовое значение которого 0,1 пКл. Поэтому во время переключе-
ния схемы входные диоды представляют собой небольшие после-
довательные сопротивления и, как и в КМОП-схемах, боль-
шие токи в данной схеме протекают только во время ее переклю-
чения.
В статическом режиме входные диоды имеют высокое сопро-
тивление, которое ограничивает ток, в результате чего уровень
рассеиваемой мощности оказывается практически нулевым. Вме-
сте с тем динамическая мощность потребления такой схемы мень-
ше, чем у КМОП-схем, поскольку она имеет меньшие логические
перепады.
Достижения в структурах и технологиях логических элементов
БИС обеспечили существенное уменьшение их размеров и паразит-
ных емкостей, поэтому величина отношения емкости линий (меж-
соединений) к емкости активных приборов все время постепенно
росла.
Усовершенствование литографических методов позволило
уменьшить ширину линий, причем последние достижения в данной
области уже приближаются к субмикронной границе. При этом
растет резистивная составляющая полного сопротивления линий,
которая нейтрализует значительную часть выигрыша, достигнуто-
го в результате уменьшения емкостей. По мере повышения степе-
ни интеграции и при применении вентильных матриц для каждого
элемента требуется все больше сигнальных линий, а это означает,
что относительная доля площади кристалла, приходящаяся на
сигнальные линии, увеличивается.
Одной из попыток обойти эти нежелательные проблемы явля-
ется разработка низковольтной инверторной логики (НВИЛ) для
биполярных БИС [50].
Базовая схема НВИЛ элемента ИЛИ — НЕ приведена на рис.
7.16. Внутрисхемные соединения обеспечивают резкое уменьшение
внутрисхемной задержки сигнала. В НВИЛ-схеме каждый из
двух логических входов состоит из двух ветвей. Левая ветвь со
своим транзистором Tt (74) задает уровни переключения этой ло-
гической схемы. Правая ветвь, состоящая из транзисторов Т2 (Т5)
и Тз, обеспечивает нагрузочную способность схемы. Эти ветви
объединены базовыми выводами транзисторов. Сигнал проходит
со входа на выход через один коллекторный переход, поэтому в
него вносится одна коллекторная задержка. Выходная ветвь
НВИЛ-схемы обеспечивает ее высокую нагрузочную способность,
которая достигается благодаря наличию активных элементов с
обеих сторон от выходного контакта схемы. Высокий уровень фор-
мируется транзистором Т3, низкий — транзистором Т2 (Т5). В обе-
их ветвях схемы для задания статического режима необходимо
использовать резисторы, а для повышения быстродействия — кон-
денсаторы.
Ток возбуждения выходной линии задается по одной ветви
схемы, а ток, задающий статические уровни напряжения,— по
другой ее ветви; они нигде не взаимодействуют и не встречаются,
поэтому установление статических уровней сигналов происходит
независимо от циклов заряда и разряда выходного формировате-
ля. НВИЛ-схема имеет низкое выходное сопротивление в обоих
направлениях; эмиттерный повторитель обеспечивает формирова-
ние нарастающих выходных сигналов, а ускоряющая емкость спо-
собствует быстрому формированию спадающих сигналов.
При одинаковых проектных нормах данная схема конкуренто-
способна с лучшими из существующих ТТЛ- и токопереключа-
тельных Шотки-логических схем. Граничные значения задержки
и мощности: 160 пс при 1,9 мВт и 230 пс при 0,83 мВт.
Существенно уменьшенные емкости межсоединений на кристал-
ле, особенно для внутренних элементов вентильных матриц, по-
зволяют отказаться от мощных выходных эмиттерных повторите-
лей ЭСЛ-схем и использовать родственные этим схемам элементы
токопереключательной логики (ТПЛ), потребляющие меньшую
мощность и более быстродействующие. На этих схемах, например,
выполнена вентильная матрица НЕ2000 фирмы «Honeywell» [51;
52]. В состав этой матрицы входят элементы двух типов: ЭСЛ
для сопряжения с внешними цепями и ТПЛ для внутренних эле-
ментов.
Базовый элемент ТПЛ-схем приведен на рис. 7.17, а. Опорное
напряжение 0,25 В, логический перепад 0,5 В. При этом коллек-
торный переход входного транзистора может иметь максимальное
прямое смещение 0,5 В, т. е. входить в так называемый режим
слабого насыщения (технического насыщения), при котором через
коллекторный переход происходит очень слабая инжекция носи-
телей в прямом направлении. Так как в режиме слабого насыще-
ния заряд избыточных носителей в базе мал, то скорость пере-
ключения данной схемы остается соизмеримой с ЭСЛ-схемой. За-
крытый транзистор схемы включается полностью, обеспечивая ми-
нимально возможное потребление мощности, а также исключает-
ся дополнительное потребление мощности эмиттерным повторите-
лем, имеющее место в ЭСЛ-схемах.
Как и в ЭСЛ-схемах, наиболее употребляемые логические
функции могут быть реализованы в виде двухъярусных схем. На
рис. 7.17, б приведена реализация схемы «исключающее ИЛИ» и
Рис. 7.17. Базовый элемент токопереключательной ло-
гики (а) и двухъярусная схема на его основе (6)
ее инверсии. Минимально возможное напряжение питания такой
двухъярусной структуры 3,3 В. Следовательно, потребление мощ-
ности в ТПЛ-схеме сокращено до абсолютно минимальной вели-
чины без ухудшения быстродействия.
Типовое время переключения ТПЛ-схемы ИЛИ/ИЛИ — НЕ
300 пс, а рассматриваемая мощность 3,3 мВт, схемы «исключаю-
щее ИЛИ» в наихудшем случае —525 пс при мощности рассея-
ния 9 МВт.
В вентильных матрицах могут быть использованы КМОП ИС
с металлическими затворами или с кремниевыми затворами (по-
следние обеспечивают более высокое быстродействие). Технологи-
ческими и топологическими усовершенствованиями успешно реше-
ны проблемы «защелкивания» КМОП-схем [53]. Новые логические
элементы, в которых КМОП-структуры объединены с биполярны-
ми транзисторами, работают с субнаносекундными скоростями
переключения, типичными для ЭСЛ-схем, рассеивая при этом
мощность в доли милливатт, свойственную КМОП-схемам. Каж-
дый логический элемент новой конструкции содержит стандарт-
ный логический КМОП-вентиль с выходным буфёрным двухтакт-
ным каскадом, широко используемым в ТТЛ ИС (рис. 7.18, а).
Эта конструкция разработана в исследовательской лаборатории
фирмы «Hitachi», которая назвала новую технологию Hi-Bi CMOS
(высококачественная биполярная КМОП-технология) [54].
Компания «Motorola» разработала матричный кристалл
МСА6000ЕТ на 6 тыс. вентилей на базе би-КМОП-схем, базовый
элемент которых показан на рис'. 7.18, б. Он был выбран за его
высокое быстродействие, малую мощность потребления и простоту
электрической схемы. В такой схеме используется пара биполяр-
ных транзисторов в двухтактном включении, обеспечивающая тре-
буемую нагрузочную способность вентиля [55].
Специалисты компании «NEC Cqrporation» разработали две
крупные матричные би-КМОП .БИС, содержащие 6372 и
10348 вентилей [56]. Принципиальная схема элемента этих матриц
преднамеренно сохранена достаточно простой (рис. 7.18, в). Для
построения двухвходового вентиля И — НЕ требуются всего шесть
МОП-транзисторов, один резистор и двухтранзисторный биполяр-
ный усилитель. Четыре МОП-транзистора в верхней половине
би-КМОП-элемента по своей схеме в точности повторяют стан-
дартный КМОП-элемент Й — НЕ.
При наличии хотя бы одного уровня „0“ на входах на выходе
формируется высокое напряжение, включающее верхний п-р-п-
транзистор 77. Нижние п-канальные МОП-транзисторы Тз, Т6 и
нижний п-р-п-транзистор Тв при этом выключены. Когда на оба
входа поступает „1“, то на выходе верхнего КМОП-вентиля уста-
навливается „0“ и Т7 выключается. При этом включается транзи-
стор Т8. Если на выходе элемента имеется положительное напря-
жение (на нагрузочной емкости Сн), то оно вызывает протекание
тока через пару Тз и Тв в базу транзистора Тв и выходное напря-
жение элемента снижается. Для внутренних вентилей И — НЕ с
коэффициентом объединения по входу два и коэффициентом раз-
ветвления по выходу три задержки составляют всего 0,8 нс.
По мере того как технология изготовления арсенид-галлиевых
схем высокого уровня интеграции достигает все большей воспро-
изводимости и надежности, становится ясным, что в некоторых
важных областях применения арсенид-галлиевые БИС могут ус-
пешно конкурировать с кремниевыми приборами. .В большинстве
Рис. 7.18. Варианты
схем (а), (6) и (е),
выполненных по вы-
сококачественной би-
полярной КМОП-тех-
нологии (Hi —
BiCMOS)
устройств использование GaAs-приборов вместо кремниевых бу-
дет иметь смысл только из соображений повышения быстродей-
ствия. Однако для некоторых применений основную роль сыграют
такие их преимущества, как температурная стабильность или по-
вышенная радиационная стойкость; предельно допустимые уровни
радиации для GaAs-приборов примерно в 104 раз выше, чем для
кремниевых.
Первые коммерчески доступные GaAs БИС разработаны фир-
мой «Vitesse» [57]. Сравнительное исследование рабочих характе-
ристик двух идентичных 16-разрядных процессоров показало пре-
вЫ1пение быстродействия GaAs структур в 3—4 раза по сравне-
нию с ЭСЛ-структурами.
В схемах фирмы «Vitesse», так же как и в кремниевых «МОП
ИС, используются работающие с обогащением переключательные
транзисторы и работающие с обеднением нагрузочные транзисто-
ры. Применяются также самосовмещенные затраты из тугоплав-
кого металла, который может быть использован для внутрисхем-
ных соединений, так же как используется поликремний в МОП-
технологии.
Рис. 7.19. Схемы GaAs вентилей ИЛИ — НЕ с обедне-
нием (а) и с обогащением/обеднением (б)
В отличие от цифровых GaAs-схем, работающих в режиме
обеднения, кристаллы, функционирующие в режиме обеднения/
обогащения, как правило, потребляют очень малую мощность —
всего 0,1 мВт/вентиль, тогда как в схемах первого типа эта циф-
ра составляет 52 мВт. ИС с обогащением/обеднением имеют
примерно такое же быстродействие, как и схемы с обеднением, но
число компонентов в них составляет менее половины числа ком-
понентов в схемах с обеднением. Для реализации простого двух-
входового вентиля ИЛИ — НЕ в схемах с обеднением требуется
семь компонентов (рис. 7.19, а), а в схемах с обогащением/обед-
нением— всего три (рис. 7.19, б). Предполагают, что технология
фирмы «Vitesse» позволит разместить на кристалле 104 вентилей
к началу 90-х годов.
§ 7.4.	ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ УСТРОЙСТВА
Первыми программируемыми пользователями ИС явились про-
граммируемые постоянные запоминающие устройства (ППЗУ)
и программируемые логические матрицы (ПЛМ), причем ПЛМ
является разновидностью ППЗУ.
Принципиальное отличие ПЛМ от ППЗУ наиболее просто
можно подчеркнуть на примере реализации произвольной функ-
ции алгебры логики (ФАЛ), зависящей от многих переменных:
ППЗУ реализует таблицу истинности, а ПЛМ—минимизирован-
ную ФАЛ.
Как правило, разработчики придерживаются следующей мето-
дики проектирования. Если таблица истинности реализуемой ФАЛ
содержит много единиц, то целесообразнее ее реализовать на
Рис. 7.20. Функциональная схема ПЛМ
ППЗУ, если мало, то желательно минимизировать ФАЛ. Если
ФАЛ зависит от малого числа переменных, имеет смысл реализо-
вать ее на логических элементах, если же ФАЛ зависит от боль-
шого числа переменных, то — на ПЛМ. Очевидно, что реализация
на ППЗУ .является избыточной, так как в большинстве реальных
случаев нет необходимости осуществлять дешифрацию всех воз-
можных комбинаций переменных, поступающих на адресные вхо-
ды ППЗУ. Типичным примером сказанного является реализация
управляющей памяти, для которой необходимо несколько десят-
ков или единиц сотен слоев.
Так как ПЛМ реализует ФАЛ, представленную в дизъюнктив-
ной нормальной форме (ДНФ), т. е. в виде логической суммы ло-
гических произведений, то и ее структура состоит из двух частей
(рис. 7.20). В первой части входные переменные и их инверсии,
получаемые в самой матрице, селективно подсоединяются к вхо-
дам логических элементов И, образующих матрицу произведений.
Сигналы с выходов элементов И вводятся во вторую часть мат-
рицы, где с помощью других селективных соединений могут быть
поданы на входы элементов ИЛИ, образующих матрицу сумм.
Схема ПЛМ, представленная на рис. 7.20, реализует следующие
ФАЛ:
= -*2X3 Т Л1Л4>
(7.3)
ys = -X
Рис. 7.21,. Логическая структура ПЛМ серии КР556
Основные параметры ПЛМ: п — число логических переменных,
Р — число реализуемых произведений, s — число выходов (реали-
зуемых функций).
Среди отечественных ПЛМ широко используются однократно
программируемые ПЛМ с нихромовыми плавкими перемычками
КР556РТ1 и КР556РТ2, выполненные по ТТЛШ-технологии. Мик-
росхемы имеют одинаковую логическую структуру (рис. 7.21) и
отличаются типом выхода: ИС КР556РТ1 имеет выход с откры-
тым коллектором, а ИС КР556РТ2 •— выход с тремя состояниями.
Обе ИС имеют следующие параметры: n=16, р=48, s=8.
На ПЛМ можно строить не только комбинационные схемы, но
и схемы с памятью. Для реализации схем подобного типа необ-
ходимо соединить некоторые входы ПЛМ с выходами, т. е. ввести
обратные связи. Среди таких схем могут быть триггеры, счетчики,
пересчетные устройства и другие простейшие конечные автоматы.
ПЛМ программируются на специальных программаторах [58].
Популярность ПЛМ объясняется возможностью ускоренного ма-
кетирования с их помощью, а также значительной гибкостью про-
цедуры проектирования. Последняя достигается тем, что целые
блоки логически можно выделить для реализации на ПЛМ или
какой-либо аналогичной ИС, а затем на более позднем этапе де-
тализировать их структуру.
Разновидностью традиционной ПЛМ является ЗЛМ-схема (за-
поминающая логическая матрица). Основное отличие ЗЛМ-схем
от обычных вентильных матриц и схем на стандартных элементах
состоит в том, что в ЗЛМ-схемах используются как локализован-
ные, так и распределенные вентили. Последние выполняют как
логические функции, так и функции межсоединений. Поэтому в
отличие от вентильных матриц и схем на стандартных элементах
в ЗЛМ-кристаллах для выполнения межсоединений не требуется
предусматривать широкие соединительные каналы. Это дает зна-
чительное повышение плотности упаковки и эффективности ис-
пользования вентилей.
ЗЛМ-схема — это распределенная логическая система, состоя-
щая из плоскости вентилей И и вентилей ИЛИ, которые дополне-
ны триггерными запоминающими элементами. В отличие от ПЛМ,
в которой вентили И и ИЛИ образуют отдельные плоскости, в
ЗЛМ матрицы И и ИЛИ совмещены таким образом, что входные
и выходные линии попеременно чередуются в пределах одной
матрицы. Это обеспечивает следующие преимущества: во-первых,
матрицу можно дополнить значительно большим количеством
триггеров без увеличения области ВВ (ввода — вывода); во-вто-
рых, строки данной матрицы (сигналы конъюнкции) можно разде-
лить на несколько независимых сегментов, которые позволяют
представить независимые переменные на меньших участках матри-
цы. В результате в интервалы вдоль столбцов матрицы можно до-
бавлять большее количество триггеров, что позволяет также раз-
делять столбы на сегменты, несущие независимые переменные с
локализованным доступом. Появляется возможность использова-
ния ЗЛМ-схемы для решения независимых задач, так как столб-
цы и строки в ЗЛМ-схемах можно разделять на любое требуемое
количество сегментов.
Сразу после ее появления ЗЛМ-схема привлекла внимание ря-
да фирм («Intel», «General Instrument», «Boeing», «Aerospace»),
однако большинство полупроводниковых компаний затем отошло
от данной технологии, так как проектирование больших ЗЛМ-
схем оказывается весьма сложным, ецли нет специальной системы
автоматизированного проектирования [59].
ПЛМ и ППЗУ широко используются при разработке микро-
процессорной техники.
В середине 70-х годов на рынке появились ПЛМ с масочным
программированием. Однако первоначальная их популярность
стала быстро падать из-за плохих средств программирования этих
устройств и слишком сложной архитектуры, требовавшей про-
граммирования в двух слоях.
Существует несколько разновидностей ПЛМ [60]: с предвари-
тельной дешифрацией, комбинированные, частично программируе-
мые, многоступенчатые, ассоциативные.
Наиболее развиты частично программируемые ПЛМ. В пер-
вых устройствах такого типа,'разработанных компанией «Mono-
lithic Memories Inc. (MMI)», программировалась только матрица
И, а матрица ИЛИ была фиксированной. Такие устройства полу-
чили название программируемой матричной логики (ПМЛ).
При использовании ПМЛ облегчается процедура программиро-
вания. В процессе развития ПМЛ появились и более сложные их
разновидности, включающие в себя наряду с базовой матрицей
буферные элементы обратной связи. Это позволяет формировать
более чем один уровень логики путем объединения встроенных
триггеров-защелок, счетчиков, сдвиговых регистров и даже авто-
генераторов. В схемах дополнительно предусмотрены такие спе-
циальные функции, как задание полярности сигналов, включение
определенных выходов, выбор регистрового или нерегистрового
режима и скрытые регистры. Это обеспечивается программируе-
мыми плавкими перемычками.
Потребители, выбирая между ПМЛ и ПЛМ, принимают во
внимание соответственно такие их характеристики, как простота
и программируемость, гибкость, быстродействие и плотность упа-
ковки логических элементов. В ряде случаев ПМЛ лучше, напри-
мер являются более быстродействующими.
Отметим и ряд недостатков ПМЛ. Они неэффективны, если
реализуемые функции размещаются в небольших частях несколь-
ких приборов. ПМЛ, по существу, представляют собой односту-
пенчатые логические схемы, т. е. они годятся при реализации
одного уровня или типа логической функции, например интер-
фейсной связующей логики, но недостаточны для реализаций си-
стемных функций уровня БИС или СБИС. ПМЛ, выполненные по
биполярной технологии, обладают высоким быстродействием, но
требуют большой мощности питания. Главная трудность при раз-
работке большинства цифровых приборов на ПМЛ — неэффектив-
ное использование имеющихся ресурсов из-за фиксированного
распределения логических произведений.
Другими разновидностями ПМЛ являются программируемые
вентильные матрицы (ПВМ), которые по своей структуре идеи-
тичны ПМЛ, и программируемые контроллеры логических после-
довательностей (ПКЛП). ПКЛП, по существу, представляют со-
бой ПЛМ, в которых наряду со средствами компоновки сумм ло-
гических произведений предусмотрены внутренние элементы па-
мяти в виде триггеров D- или /К-типа. Сигналы для тактовых
управляющих входов этих триггерных схем формируются с по-
мощью реализованных на кристалле программируемых матриц И
и ИЛИ. Разработчики фирмы «ММ1» приняли другой подход. Они
скомбинировали в одном приборе две матрицы: ПМЛ и ППЗУ.
Такое сочетание дает разработчикам машин экономичную и эф-
фективную структуру для построения очень крупных конечных
автоматов.
Компания MMI выпускает, кроме того, так называемый, про-
граммируемый логический элемент (ПЛЭ) с архитектурой, напо-
минающей ППЗУ. Этот прибор является как бы зеркальным ото-
бражением ПМЛ-схемы и состоит из фиксированной матрицы И,
выходы которой соединены с входами программируемой матрицы
ИЛИ. В отличие от ПМЛ-схемы, которая обычно имеет много
сигнальных входов и формирует относительно много термов про-
изведений, ПЛЭ имеет малое число входов и формирует большое
число термов произведений на каждый выходной сигнал, для ко-
торых предусмотрено полное совместное использование, тогда как
в ПМЛ-схемах максимальное количество термов, приходящихся
на каждый выходной сигнал, ограничено, а возможность исполь-
зования одинаковых термов в разных выходных сигналах вообще
отсутствует. Поэтому ПМЛ и ПЛЭ дополняют друг друга как в
структурном, так и в функциональном отношениях.
Шаг вперед по пути развития принципов программируемой ло-
гики сделала компания «Signetics». Она разработала так назы-
ваемую программируемую макрологику (ПМаЛ). Здесь исполь-
зуется то, что любую ФАЛ можно представить в базисе И — НЕ.
Следовательно, вентили И -— НЕ/И — НЕ с одноуровневой орга-
низацией вполне можно использовать для выполнения комби-
национных логических функций в виде сумм логических произ-
ведений.
Благодаря тому, что программируемые логические цепочки
И— НЕ/И — НЕ можно строить посредством соединения идентич-
ных вентилей И — НЕ с программируемыми входами, строки мат-
рицы И — НЕ легко компонуются в одну глобальную матрицу с
обратными связями.
Более сложные функции реализуются с помощью программи-
рования многоуровневых логических контуров в пределах этой
матрицы и включения в цепь обратной связи таких микроэлемен-
тов более высокого уровня, как триггеры, элементы «исключаю-
щее ИЛИ», буферы, счетчики, сдвиговые регистры, мультиплексо-
ры, дешифраторы, АЛУ и блоки памяти.
Главное конструктивное преимущество ПМаЛ состоит в том,
что в отличие от многоуровневых структур типа И — ИЛИ она
выполняется на одном матричном уровне, соединяющем все мак-
роэлементы. В результате задача проектирования схемы сводится
к построению структуры, аналогичной структуре ППЗУ [61].
Несмотря на то, что ПЛУ уступали специализированным ИС
на базе вентильных матриц и стандартных элементов по плотно-
сти упаковки, уровню интеграции и по динамическим параметрам,
наблюдается значительное укрепление позиций логических ИС,
программируемых пользователем. Так, в середине 80-х годов из
общего объема продажи логических ИС, программируемых поль-
зователем, около 90% приходится на долю биполярных кристал-
лов с плавкими перемычками. Достижения технологии ПЛУ, по-
зволившие увеличить плотность упаковки и быстродействия этих
ИС, ставят их вровень с вентильными матрицами по основным
техническим характеристикам. Благодаря наличию средств авто-
матизированного проектирования была полностью сохранена ис-
ходно присущая им простота применения. Время реализации за-
казного варианта схемы пользователя составляет от 1 до 6 не-
дель, а для вентильных матриц — от 6 до 18 месяцев.
Одно из наиболее очевидных изменений на рынке программи-
руемых логических устройств заключалось в постепенном перехо-
де от биполярной к КМОП-технологии и от широкого использова-
ния логических матриц, программируемых путем пережигания
плавких перемычек, к применению логических матричных ИС,
программируемых с помощью плавающих 'затворов и предусмат-
ривающих ультрафиолетовое или электрическое стирание. Тради-
ционные поставщики биполярных приборов с 1986 г. начали пла-
нировать выпуск КМОП-вариантов своих изделий. ПЛУ переходят
из разряда стандартных БИС и СБИС в категорию специализиро-
ванных по приложениям и по функциям.
Помимо аббревиатуры ПЛУ стало широко использоваться со-
кращение ПЛИС — программируемые логические интегральные
схемы.
Взяв за основу программируемые вентильные КМОП-структу-
ры, полупроводниковая отрасль к концу 80-х годов разработала
по меньшей мере пять различных- архитектурных вариантов ПЛУ,
обеспечивающих повышенный уровень интеграции [62].
Первый вариант. Одно из наиболее радикальных измене-
ний традиционной конструкции ПЛУ предложено специалистами
фирмы «Xilinx 1пс». Новая ПЛИС представляет собой матрицу
логических КМОП-элементов с динамически изменяемой конфигу-
рацией, построенных на основе ячеек статических ЗУПВ. Эти бло-
ки могут реализовать любую логическую функцию четырех пере-
менных, причем в состав каждого из них включен свой триггер-
ный элемент. Такие логические блоки соединяются с блоками вво-
да — вывода, также имеющими изменяемую конфигурацию. Ниже
будет более подробно рассмотрена данная ПЛИС.
Второй вариант. Он базируется на дальнейшем развитии
традиционных ПМЛ-схем по пути повышения их функциональной
плотности упаковки посредством модернизации, повышающей ко-.
эффициент использования вентилей от 30—50 до 60—80%.
В группу сторонников этого подхода входят такие компании,
как «International CMOS Technology 1ис» и «Intel Corporation».
Рис. 7.22. Архитектура миогосекционных (многоблочных)
матриц (МАХ)
Третий вариант. Предполагает применение многоступен-
чатой логической структуры со «сложенной» матрицей. Этот под-
ход выбрали компания «Signetics Corporation» в своей програм-
мируемой макрологике на базе вентилей И — НЕ и компания
«Exel Corporation» в схемах Erasic на базе вентилей ИЛИ — НЕ.
Матрица ИЛИ — НЕ в этих ПЛИС «замкнута сама на себя».
Четвертый вариант. Ряд компаний особое внимание об-
ращает на традиционные ПЛМ. Эти компании расширяют функ-
циональные возможности традиционных ПЛМ и дополняют их с
целью повышения функциональных показателей и гибкости
(«Lattice Semiconductor Corp.», «National Semiconductor Corp.»,
«SGS» (Tomson)).
Пятый вариант. Самое новое техническое решение бази-
руется на архитектуре, разработанной компанией «Altera Corpo-
ration» [63] и называемой архитектурой многосекционных или мно-
гоблочных матриц (multiple array matrix — MAX). Основа архи-
тектуры MAX — блок логической матрицы, состоящей из трех эле-
ментов: макроэлемента, логического расширителя и блока ввода —
вывода (рис. 7.22). В свою очередь, макроэлемент (рис. 7.23) со-
держит восемь логических термов и программируемый триггер, а
Рис. 7.23. Макроэлемент архитектуры МАХ
также ряд управляющих входных линий, так что каждым макро-
элементом можно управлять независимо. Для каждого триггера
можно задавать конфигурацию D-, Т-, JK- или RS-триггера либо
его обходить в случае реализации чисто комбинационных функ-
ций. Триггер имеет асинхронные входы предварительной установ-
ки и сброса, что позволяет организовать асинхронную загрузку
счетчиков или сдвиговых регистров, необходимую для многих
Схем. Любой триггер макроэлемента можно запрограммировать
На работу в качестве регистрового элемента — либо проходного,
Либо срабатывающего по фронту сигнала. Проходной регистро-
вый элемент обеспечивает минимальные задержки от входа до
выхода и применяется для построения таких узлов, как дешиф-
раторы выбора кристалла, а триггер со срабатыванием по фронту
гарантирует формирование четких, без выбросов, выходных сигна-
лов, необходимых для синхронных счетчиков или конечных ав-
томатов.
Дополнительную гибкость архитектуре МАХ придает ориги-
нальная организация блоков ввода — вывода, предусматриваю-
щая возможность развязки контактов ВВ и внутренних триггеров,
т. е. всех внутренних регистров. Это позволяет создавать исклю-
чительно универсальные структуры ВВ, в которых контакты ВВ
можно использовать в качестве специальных двунаправленных вы-
ходов или дополнительных специальных входов. Это означает, что
в схемах, требующих много скрытых триггеров в виде счетчиков,
сдвиговых и хранящих регистров или конечных автоматов, боль-
ше не требуется занимать макроэлемент и соответствующий кон-
такт ВВ. Следовательно, можно строить большие внутренние ло-
гические схемы, сохраняя при этом возможность использовать все
контакты ВВ. Дополнительное преимущество развязки контакта
ВВ от внутреннего макроэлемента — возможность создавать для
каждого макроэлемента двойную обратную связь, что полезно для
применений, требующих большого числа входных выводов, по-
скольку при этом можно использовать обратную связь макроэле-
мента для скрытой логической схемы.
Если бы благодаря блокам логических матриц просто расши-
рились возможности макроэлементов и блоков ВВ, уже одно это
позволяло бы в настоящее время считать архитектуру МАХ одной
из самых гибких и универсальных структур ПМЛ. Однако дейст-
вительная цель этой архитектуры — минимизировать задержки ВВ
для структуры с программируемыми вентилями И и фиксирован-
ными вентилями ИЛИ и более эффективно использовать логиче-
ские термы.
Чтобы обеспечить при необходимости каждому блоку логиче-
ской матрицы дополнительную гибкость программирования, в рам-
ках архитектуры МАХ создана новая структура под названием
«матрица логических термов для расширения логики». Эти рас-
ширители можно рассматривать как индивидуальные логические
термы с инвертирующими выходами, соединенными по цепи об-
ратной связи с каждым блоком логической матрицы.
Если реализуемый логический функциональный узел требует
большого числа вентилей (дешифраторы, сумматоры, компарато-
ры и т. п.) или регистровых элементов (счетчики, хранящие и
сдвиговые регистры, конечные автоматы), используя блоки-рас-
ширители, можно перераспределить логические термы путем под-
ключения их к любому макроэлементу, требующему более трех
термов.
Для решения двух проблем, типичных для большинства струк-
тур ПЛИС,— проблемы нежелательных временных сдвигов между
логическими сигналами из-за различных длин соединений между
вентилями и проблемы зачастую длительных задержек распрост-
ранения сигналов — в архитектуре МАХ предусмотрена специаль-
ная программируемая матрица межсоединений (PIA), связываю*
щая каждый блок логической матрицы с любым другим. В отли-
чие от каналов прокладки межсоединений, применяемых в масоч-
но-программируемых или электрически программируемых вен-
тильных матриц, блок PIA обеспечивает одинаковую, четкую за-
держку от точки к точке. Блок PIA действует подобно програм-
мируемой линии связи между логическими функциональными бло-
ками, так что все входы и линии обратной связи макроэлементов
можно подключать к любому другому макроэлементу в рамках
прибора. Благодаря обеспечению фиксированной задержки блок
PIA устраняет временные сдвиги между логическими сигналами,
способные вызывать появление выбросов сигналов во внутренней
или внешней логике.
Первый прибор нового семейства МАХ — это ЕРМ5032. Опыт-
ные партии выпускаются с 1988 г. Это прибор на 32 макроэле-
мента, содержащий 240 логических термов (групп взаимосвязан-
ных логических вентилей), эквивалентных 1200 вентилям, в 28-
выводном корпусе с двухрядным расположением выводов или в
кристаллоносителе с J-образными выводами. Прибор предназнача-
ется для реализации регистровых схем, содержит восемь специа-
лизированных входных лиинй и 16 двунаправленных линий вво-
да— вывода с обратными связями плюс 32 определяемых поль-
зователем D-, JK-, RS- и Т-триггера. Остальные приборы этого
семейства выпускаются с 1989 г. Общее количество программи-
руемых битовых элементов СППЗУ этого семейства составляет от
5-104 до 2,2-105 при площади кристаллов 130—548 мм2. Внутрен-
няя тактовая частота — 60 МГц.
Общая проблема, стоящая перед изготовителями ПЛИС неза-
висимо от того, какой из пяти существующих подходов ойи выби-
рают, состоит в том, что принятие решения о переходе на новые
архитектуры и на схемы с повышенным уровнем интеграции вле-
чет за собой большие затраты при разработке программного обес-
печения, соизмеримые с затратами на сами приборы.
Рассмотрим подробнее структуру и функциональные возмож-
ности первой ПЛИС, разработанной фирмой «Xilinx» [61, 641.
Первый член семейства программируемых пользователем полу-
заказных ИС — матрица логических ячеек ХС2064 — ликвидиро-
вал разрыв между вентильными матрицами и ПЛУ. Возможности
этой КМОП СБИС сравнимы с возможностями матричной БИС
на 1500 эквивалентных вентилей.
Для изготовителя БИС это стандартное изделие, а для поль-
зователя — возможность собственными руками создать ИС специ-
ального назначения. Реконфигурация «открытой» архитектуры
ПЛИС обеспечивается за счет использования технологии стати-
ческих ОЗУ и разнообразных соединительных элементов, про-
граммируемых пользователем.
Главной частью прибора (рис. 7.24) является матрица логиче-
ских элементов и ячеек статического ЗУПВ, разбитая на модули
с организацией 8x8 программируемых логических блоков (ПЛБ)
3, вокруг которой размещены 58 программируемых блоков ВВ 4.
Кроме того, на кристалле расположены: главный буфер тактовых
Рис. 7.24. Структура кристалла ПЛИС
импульсов /; зона межсоединений 7 с программируемой взаимо-
коммутацией 2; второй буфер тактовых импульсов 5 и инвертор
схемы кварцевого генератора 6. Блоки перестраиваемой конфигу-
рации и блоки ВВ также имеют у себя ячейки статического ОЗУ.
Общий объем всех ячеек ЗУПВ на кристалле 12040 бит.
Каждый ПЛБ имеет четыре логических А, В, С и D входа,
тактовый вход К. и два выхода X и Y (рис. 7.25, а). Четыре вхо-
да управляют комбинационным 'Логическим блоком, в основе ко-
торого лежит ОЗУ. Каждый такой блок реализует любую функ-
цию алгебры логики от четырех переменных (рис. 7.25, б). К чис-
лу достоинств комбинационного блока на базе ОЗУ можно отне-
сти то, что он принимает и генерирует как положительную, так
и отрицательную логику; следовательно, для него не требуются
ни внутренние инверторы, ни логические дополнения входных сиг-
налов. Если требуется использовать меньше четырех логических
переменных, то блок можно перестроить на реализацию двух вы-
ходных функций трех переменных (рис. 7.25, в).
Каждый ПЛБ содержит также запоминающий элемент, кото-
рый может использоваться как D-триггер или стробированный
сквозной фиксатор. Входом D-триггера управляет выход F комби-
национного блока. Тактовыми входами триггера (стробирован-
ным входом фиксатора) может управлять линия ввода програм-
мируемого такта К, либо один из входов общего назначения С,
Рис. 7.25. Схема программируемого логического блока (а) и варианты реализа-
ции ФАЛ четырех (б) и трех (в) переменных
либо выход G комбинационного блока. Тактовый вход можно за-
программировать на запуск как положительным, так и отрица-
тельным перепадом. В случае фиксатора стробом является уро-
вень, а не перепад. Сигнал с выхода триггера можно подать об-
ратно как переменную состояния для функций F и G. Триггеры
можно запрограммировать так, чтобы допускались разрешение
синхронизирующего сигнала, синхронный сброс и установка на
разные стробированные входы. Все это упрощает создание конеч-
ных автоматов, обычно используемых в управляющей логике.
Вход А может устанавливать асинхронно триггер в состояние „1“,
а вход D — сбрасывать его в „0“. Выходы F и G попеременно уп-
равляют входами установки и сброса триггера соответственно.
Эти возможности выбора могут определяться независимо для
каждого ПЛБ. Так, разработчики могут по-разному комбинировать
асинхронные и синхронные логические структуры. Два выхода
ПЛБ X и У можно самостоятельно запрограммировать как выхо-
ды F или G или же как выход триггера Q или фиксатора. В ти-
повом случае один из выходов блока определяется как выход Q.
Другой выход может быть назначен как F или G. Коммутация
сигнале1 j внутри ПЛБ программируется с помощью мультиплек-
соров.
Внешние сигналы поступают на кристаллы и снимаются с него
через программируемые пользо-
вателем 58 блоков ВВ общего на-
значения, каждый из которых со-
держит триггер, схему настройки
входного порогового напряжения
и выходную схему па три состоя-
ния (рис. 7.26). Триггер в блоке
ВВ обеспечивает захват и синхро-
низацию входных сигналов. Триг-
геры располагаются вдоль одного
края кристалла вместе с шиной
тактовых сигналов, которая уп-
равляется изнутри или извне.
Блок ВВ, конфигурированный на
„	_ п_ „	вывод, может быть приведен в со-
Рис. 7.26. Схема программируемого	г
блока ввода —вывода	стояние высокого импеданса под
управлением сигнала шины «3-е
состояние». Эта шина управляется изнутри и видоизменяет матри-
цу так, что она готова для применений в качестве шины с тремя
состояниями. Когда матрица конфигурирована на вход, пороговое
напряжение входного буфера можно запрограммировать либо’ на
уровне ТТЛ, либо КМОП (общем для всего кристалла). После про-
хождения этого буфера входной сигнал поступает в программиру-
емый селектор, с помощью которого можно соединить сигнал вво-
да в клемму прямо с внутренними элементами или пропустить че-
рез триггер. Блоки ВВ выполняют больше функций, чем простой
ввод .и вывод. Триггеры, например, могут быть использованы в ка-
честве регистров считывания и записи или в качестве ступеней
сдвиговых регистров. Сигнал «3-е состояние» допускает соединение
нескольких выходных выводов вместе, чтобы получился мульти-
плексор.
Если сигнал информации соответствует состоянию высокого
уровня, то соединение выхода с шиной «3-е состояние» обеспечи-
вает извещение выходного сигнала. Это условие создает эквивалент
выхода с открытым стоком.
Функциональная гибкость ПЛИС обеспечивается сетью про-
граммируемых пользователем коммутационных .элементов (рис.
7.27). Различают три основных вида межсоединений: универсаль-
ные, прямые и длинные линии.
Универсальноё межсоединение (линия общего на-
значения) — это сетка из металлических отрезков проводников,
проходящих горизонтально и вертикально между рядами и столб-
цами ПЛБ и блоков ВВ. Этот тип соединения используется, как
правило, для разводки менее критических сигналов в рамках от-
дельного участка. В точках, где эти отрезки накладываются друг
Рис. 7.27. Программируемые коммутационные элементы:
1 — матрица программируемых переключений; 2 — ПЛБ; 3 —
длинные горизонтальные линии; 4 — сегменты внутренних сое-
динений общего назначения; 5 — длинные вертикальные линии
на друга в месте пересечения ряда и столбца, имеются двуна-
правленные электронные ключи, из которых формируется Комму-
тационная матрица («обменник»). Сигнал, входящий в «обмен-
ник» с одной линии, может быть переключен на другую сторону,
что допускает возможность изменения направления его движения
или вывода его на другую линию, хотя и вдоль первоначального
направления.
Прямые межсоединения (программируемые точки меж-
соединений) соединяют входы ПЛБ и блоков ВВ с ближайшими
металлическими линиями. Прямые межсоединения используются
Для построения отдельных быстродействующих структур, напри-
мер счетчиков и сдвиговых регистров. Такая связь служит для по-
дачи выходного сигнала У ПЛБ на входы двух соседних ПЛБ,
размещенных непосредственно выше и ниже данного ПЛБ. Ана-
логично, выход X связывается с входами двух соседних ПЛБ, на-
ходящихся слева и справа. Время распространения сигнала для
такого межсоединения приближается к нулю, поскольку сигналу
не нужно проходить, как обычно, через схемы выходного буфера
и'выбора входа.
Длинные линии связей обходят матрицу переключателей
и пролегают на всю длину и ширину кристалла между рядами и
столбцами ПЛБ и контактируют с другими линиями и ПЛБ. Они
предназначаются для разводки сигналов, которые должны пере-
даваться на большие расстояния или иметь минимальный или
практически нулевой сдвиг по фазе для многих получателей.
Другой высокоскоростной линией является «универсальная» длин-
ная линия, открывающая доступ к каждому ПЛБ. Эта так назы-
ваемая глобальная линия при необходимости распределяет веду-
щий синхронизирующий сигнал по всему кристаллу, обходя все
коммутаторы-обменники, что, по существу, исключает сдвиг по
фазе и задержку на распространение.
На кристалле помимо выводов обычных сигналов ВВ распола-
гаются еще специальные выводы, управляющие загрузкой данных
для программирования с помощью одного из четырех режимов:
подчиненного, периферийного и двух ведущих [54]. Выбранный ре-
жим должен в наилучшем виде соответствовать проектируемой
системе.
В 1988 г. фирма «Xilinx» выпустила первый прибор ХС3020
нового семейства ПЛИС 3000 с числом эквивалентных логических
вентилей 2400. Данное семейство будет включать в себя схемы с
числом эквивалентных вентилей 2700, 4000, 6000 и 9000 [65]. Архи-
тектурные усовершенствования включают в себя следующие:
ПЛБ имеет два триггера, увеличено число логических входов с
четырех до пяти, добавлен второй триггер в каждый блок ВВ,
улучшена динамика ПЛИС, усовершенствована схема межсоеди-
нений и др.
С помощью ПЛИС можно реализовать сложные конечные авто-
маты, многофункциональные периферийные устройства и интер-
фейсы, разнообразные заказные логические схемы, наборы произ-
вольной и связующей логики, контроллеры. ПЛИС является хоро-
шим примером ситуации, когда изготовитель легко увеличивает
масштабы производства благодаря стандартности изделий, а поль-
зователь получает дешевые изделия для реализации множества
систем. Как эпохальным в середине 70-х годов была программная
функция микропроцессора, так в 90-е годы огромную роль будет
играть программирование логических схем.
Контрольные вопросы
1.	Сформулируйте основные требования, предъявляемые к элементной базе
БИС.
2.	Перечислите названия базовых вентилей БИС первого поколения.
3.	Перечислите достоинства и недостатки логического базиса И2Л-типа.
4.	Из каких этапов состоит процесс проектирования цифровых БИС на эле-
ментах И2Л-типа?
5.	Перечислите название базовых вентилей современных БИС.
6.	Какими достоинствами обладает высококачественная биполярная КМОП-
технология (Hi — BiCMOS) ?
7.	Какими преимуществами обладают цифровые GaAs-схемы перед кремние-
выми?
8.	Перечислите цифровые схемы, которые могут быть отнесены к программи-
руемым логическим устройствам.
9.	Назовите основные параметры и перечислите разновидности ПЛМ.
10.	Перечислите пять различных архитектурных вариантов программируемых
логических устройств.
11.	Назовите оновные составные части ПЛИС.
12.	Чем объясняется функциональная гибкость ПЛИС?
Глава 8
ПРОЕКТИРОВАНИЕ ЗАКАЗНЫХ БИС НА БАЗЕ
УНИВЕРСАЛЬНОЙ ВЕНТИЛЬНОЙ МАТРИЦЫ
В современной цифровой аппаратуре, выполняющей функции
обработки и хранения информации, все чаще применяются боль-
шие интегральные схемы (БИС), что обеспечивает повышение
практически всех показателей качества цифровой аппаратуры.
Однако выпускаемые серийно стандартные БИС не всегда удов-
летворяют специальным требованиям разработчиков, что вынуж-
дает проектировать мелкие серии «заказных» БИС, которые име-
ют высокую стоимость и большие сроки проектирования (их уда-
ется снизить за счет использования систем автоматизированного
проектирования).
Сокращение сроков разработки и снижение стоимости ’произ-
водства БИС может быть достигнуто стандартизацией и унифика-
цией конструкций кристаллов БИС. Одним из вариантов этого
направления является построение БИС на основе базового матрич-
ного кристалла (БМК).
Конструкция БМК представляет собой совокупность регуляр-
но расположенных на кристалле полупроводниковых приборов и
специальных зон для межсоединений. На основе одного БМК
можно изготовить сотни функционально различных БИС, отличаю-
щихся только слоями коммутации.
Рост сложности вычислительных устройств и степени интегра-
ции специализированных микросхем приводит к расширению но-
менклатуры заказных БИС. В силу специфики их применения
объемы выпуска отдельных видов БИС невелики (менее
Г0000 шт.), что объясняет экономическую нецелесообразность раз-
работки специализированных заказных БИС с помощью индиви-
дуальных методов их проектирования.
В этом случае используется полузаказной вариант, когда для
реализации БИС служат заранее разработанные и многократно
ислользуемые блоки. Полузаказной метод позволяет применять
системы автоматизированного проектирования (САПР), сокра-
щающие сроки разработки БИС в несколько раз.
Если для индивидуально проектируемой БИС длительность
цикла от функциональной схемы до готового изделия составляет
40—100 недель, то при наличии САПР и использовании полуза-
казного метода это время сокращается до 8—12 недель. Несом-
ненным преимуществом является и то, что разработчик функцио-
нальной схемы может не в полном объеме обладать информацией
о физической структуре кристалла. Этот фактор позволяет значи-
тельно расширить круг разработчиков БИС за счет специалистов
электронных фирм, не располагающих проектно-техническими
возможностями для производства интегральных микросхем.
Среди вариантов создания специализированных ИС можно вы-
делить следующие:
вентильные матрицы;
схемы на стандартных
элементах,
заказные ИС с примене-
нием макроэлементов,
полностью заказные ИС,
проектируемые в диалоговом
режиме.
Четкие разграничитель-
ные линии между этими ва-
риантами провести нельзя.
Каждая разрабатываемая
схема имеет свой индивиду-
альный набор параметров,
которые в совокупности и оп-
ределяют, какой из возмож-
млрд. дол,,.
Рис. 8.1. Прогноз развития специализирован-
ных ИС:
--------специализированные ИС иа вентильных
матрицах, — — ----специализированные ИС иа
стандартных элементах
ных вариантов создания спе-
диализированных ИС дает наиболее экономичное техническое ре-
шение.
Производство и сбыт специализированных ИС развиваются
очень быстрыми темпами. Экономисты-аналитики из фирмы «Da-
taquest 1пс.» (США) предсказывают 4-кратное увеличение объема
продажи специализированных ИС в течение 4 лет (рис. 8.1) [66].
С середины 70-х годов началось бурное развитие номенклату-
ры и технологии вентильных матриц.
§ 8.1. ОСОБЕННОСТИ ОРГАНИЗАЦИИ КРИСТАЛЛА УНИВЕРСАЛЬНОЙ
ВЕНТИЛЬНОЙ МАТРИЦЫ
Базовые матричные кристаллы являются универсальными кри-
сталлами-заготовками, расположенными на полупроводниковой
пластине. Такие кристаллы называются базовыми, поскольку все
фотошаблоны, за исключением слоев коммутации, для его изго-
товления являются постоянными и не зависят от реализуемой схе-
мы. Простейшие элементы располагаются на кристалле в узлах
прямоугольной решетки, поэтому его называют матричным.
БМК представляет собой прямоугольную многослойную пла-
стину, на которой выделяют периферийную и внутренние области
(рис. 8.2, а). Один из возможных вариантов реализации перифе-
рийной области приведен на рис. 8.2, б. На рис. 8.2, в—г приведе-
ны три варианта структуры внутренней области БМК. па рис.
8.2, е приведена схема одного из вариантов элементарной ячейки
БМК- Конденсаторы Ct—С6, показанные на схеме, являются па-
разитными и учитываются при анализе динамических параметров
реализованных электрических цепей.
Рис. 8.2. Варианты структур БМК:
а — основные области БМК U — периферийная, 2 — внутренняя); б — варианты структуры
периферийной области (3—периферийная ячейка, 4— внешняя контактная площадка); в —
вариант структуры внутренней области со сплошным массивом однородных ячеек 5; г — то
же, с массивом однородных ячеек 5 или макроячеек 6, разделенных вертикальными 7 и
горизонтальными 8 зонами для проводников; д — то же, с массивом для неоднородных
макроячеек, разделенных горизонтальными зонами; е — один из вариантов схемы элемен-
тарной ячейки БМК
Помимо ячеек, являющихся заготовками для реализации эле-
ментов, на БМК могут присутствовать фиксированные части со-
единений. К ним относятся шины питания, земли, синхронизации
и заготовки для реализации частей сигнальных соединений.
Для реализации сигнальных соединений на БМК получили
распространение два вида заготовок: фиксированное расположе-
ние однонаправленных участков трасс в одном слое; фиксирован-
ное расположение участков трасс в одном слое (как правило, в
пределах одной ячейки) и контактных окон, обеспечивающих вы-
ход фиксированных трасс во второй слой для связи различных
ячеек.
Применяют два варианта организации ячеек матрицы БМК.
В первом варианте на основе элементов ячейки может быть сфор-
мировап один базовый логический элемент, выполняющий элемен-
тарную функцию. Для реализации более сложных функций ис-
пользуется несколько ячеек. Число, разновидности и параметры
элементов определяются электрической схемой базового логиче-
ского элемента. Во втором варианте на основе элементов ячейки
может быть сформирован любой функциональный библиотечный
элемент. Типы библиотечных элементов и их число определяются
электрической схемой самого сложного функционального элемен-
та. На рис. 8.3 приведены несколько вариантов выполнения про-
стейших библиотечных элементов.
Рис. 8.3. Библиотечные элементы БМК
е)
Более подробные сведения о БМК и о проектировании на их
основе БИС можно найти в специализированной литературе, на-
пример [67, 68, 69].
Можно выделить три основных типа применения вентильных
матриц:
сборные ИС;
ИС-полуфабрикаты;
системные ИС.
Сборные ИС дают возможность избавиться от многочисленных
самостоятельных логических схем путем замены различных ИС
малой степени интеграции одним прибором. Системная ИС выпол-
няет одну законченную функцию. В любом случае выбор опреде-
ленного матричного изделия производится по четырем ключевым
параметрам: числу интерфейсных сигналов и логических элемен-
тов, нагрузочной способности по выходу и быстродействию логи-
ческих схем.
Схемы на стандартных элементах в будущем стануг ведущим
направлением техники специализированных ИС. Схемы на стан-
дартных элементах не только обеспечивают повышенную плот-
ность упаковки и меньшую стоимость кристаллов, но и позволяют
выполнять в составе кристаллов прецизионные аналоговые функ-
ции. Это преимущество заметно расширяет область их применения
для решения схемотехнических задач в электронных системах.
Главное различие в стоимости схем на стандартных элементах
и схем на вентильных матрицах будет определяться стоимостью
дополнительной технологической обработки для кристаллов на
стандартных элементах (индивидуализация которых должна вы-
полняться на всех уровнях). Поэтому для изготовления пластин
со схемами на стандартных элементах требуются дополнительные
затраты времени. Но и эти дополнительные затраты в дальнейшем
можно исключить, если для формирования топологических конфи-
гураций схем перейти от общепринятых в настоящее время фото-
шаблонов, изготовляемых оптическими методами, на непосредст-
венное формирование рисунков электронным лучом.
Заказные схемы на стандартных элементах строятся в виде
рядов элементов постоянной высоты и переменной ширины, меж-
ду которыми располагаются соединительные каналы переменной
ширины. Источники питания подключаются к элементам автома-
тически уже после того, как закончены компоновка и плотное
размещение самих элементов. Обычно схемы на стандартных эле-
ментах значительно превосходят по плотности упаковки аналогич-
ные схемы на вентильных матрицах, однако уступают по площа-
ди кристалла таким же схемам, спроектированным в виде пол-
ностью заказных кристаллов. Как и логические макроэлементы
для вентильных матриц, стандартные элементы заранее детально
исследуются и моделируются.
Полностью заказные ИС по своим рабочим характеристикам
превосходят схемы на вентильных матрицах и на стандартных
элементах, так как при их проектировании учитываются все свой-
ства, возможности и особенности выбранной полупроводниковой
технологии. Полностью заказное проектирование лучше подходит
для крупносерийных изделий (более 50 тыс. шт.), так как оно
дает минимальный размер кристалла. Получаемая в результате
наименьшая стоимость отдельных кристаллов компенсирует свой-
ственную данному подходу повышенную стоимость проектирова-
ния ИС. Действительно, для некоторых больших и сложных раз-
работок применение полностью заказных кристаллов может ока-
заться единственно возможным подходом.
Полузаказные логические схемы объединяют целый ряд раз-
личных вариантов приборов, заполняющих промежуток между
массовыми недорогими стандартными логическими схемами и до-
рогими полностью заказными ИС, проектируемыми вручную.
Существуют три основные разновидности полузаказных логи-
ческих схем:
1.	Программируемые в условиях эксплуатации ИС типа ППЗУ,
ПЛМ, ПМЛ, ПЛИС и др.
2.	Вентильные матрицы или базовые матричные кристаллы.
3.	Кристаллы на стандартных логических элементах или на
многоэлементных блоках (библиотечных элементах).
Одной из причин широкой популярности вентильных матриц
является доступность таких программных средств автоматизиро-
ванного проектирования БИС, как алгоритмы размещения и трас-
сировки.
Рассмотрим разновидности базовых матричных кристаллов,
ориентированных на различные области применения, хотя между
ними существует и некоторое перекрытие.
Линейные базовые кристаллы. Это небольшие по размерам
кристаллы изготовляются с помощью стандартных вариантов би-
полярной технологии с изоляцией переходами и используются для
интеграции усилителей, генераторов и других аналоговых функ-
циональных устройств. Для проектирования подобных приборов
автоматизированное проектирование не применяется, да оно фак-
тически для них и не требуется.
Матрицы цифровых вентилей среднего и высокого быстродей-
ствия. Эти матрицы изготовляются по технологиям л-МОП,
КМОП, разновидностей И2Л-, ТТЛ- и ТТЛШ-схем.
Матрицы сверхбыстродействующих вентилей ЭСЛ- и ТПЛ-ти-
па. Эти матрицы, вентили которых часто имеют задержки менее
1 нс, предназначены для применения в больших универсальных
ЭВМ и крупных мини-ЭВМ.
Количество вентилей в будущих матрицах будет возрастать.
Более важным их показателем, чем собственно количество венти-
лей, будет отношение числа вентилей к числу соединительных ка-
налов или отношение числа вентилей к числу контактных площа-
док ВВ. Наиболее эффективная величина отношения числа вен-
тилей к числу контактов ВВ составляет примерно 10:1. Такое
соотношение потребует более дорогих корпусов (с четырехрядным
расположением выводов, имеющих 100 внешних контактов и бо-
лее).
Обзор вентильных матриц будет неполным, если в нем не упо-
мянуть кристаллы на стандартных элементах. Эти элементы вы-
зываются из библиотеки и целиком переносятся на кристалл, а не
выполняются из заранее изготовленных вентилей на пластинах-
полуфабрикатах. Это означает, что для ИС на стандартных эле-
ментах необходимо каждый раз изготовлять полный комплект фо-
тошаблонов. Поэтому кристаллы на стандартных элементах зани-
мают промежуточное место между вентильными матрицами и пол-
ностью заказными ИС.
Достоинства вентильных матриц. Имеют фиксированную геометрическую
структуру, а это означает, что для них задача автоматического размещения и
трассировки логических элементов с подготовкой информации для последующе-
го изготовления фотошаблонов решается наиболее просто. В среднем 80% схем
типовой системы можно реализовать в виде вентильных матриц.
Индивидуализация вентильных матриц всегда выполняется с помощью от-
носительно малого числа слоев, что означает их преимущество по стоимости под-
готовки производства.
Важное преимущество вентильных матриц относится к области квалифика-
ционных испытаний компонентов. Если у крупного изготовителя ИС имеются до-
статочно жесткие технические требования к своим компонентам, то он обычно
может один раз провести квалификационные испытания своих вентильных мат-
риц и не повторять их для каждого вида кристаллов с конкретной разводкой
межсоединений.
Для схем на стандартных элементах ситуация иная — там каждая схема
имеет свои отличия и ее квалификационные испытания необходимо проводить
отдельно.
Областью применения вентильных матриц и в будущем останутся приборы
с относительно небольшим объемом потребления, в которых низкая стоимость
разработки с запасом компенсирует более высокие цены отдельных кристаллов.
К преимуществам вентильных матриц относятся наименьшие сроки и стоимость
разработки схем, быстрое развертывание производства заказных схем и относи-
тельная простота выхода на рынок заказных ИС, обусловленная относительной
простотой проектирования схем на вентильных матрицах. Часто вентильные
матрицы используются на стадии макетирования систем, чтобы подтвердить пра-
вильность закладываемых в них технических решений и принципов, так как вре-
мя разработки схем на вентильных матрицах и ее стоимость невелики.
Наличие заранее исследованных и апробированных макроэлементов суще-
ственно упрощает решение задач схемного и логического моделирования, а время
получения готовых изделий меньше, чем для полностью заказных кристаллов.
Применение БИС на основе БМК позволяет избежать трудностей, связан-
ных с увеличением номенклатуры ИС, обусловленным ростом уровня интеграции,
н гарантирует значительное сокращение сроков разработки, снижение трудоем-
кости проектных работ, малую мощность потребления, возможность построения
аппаратуры с малым весом и габаритами.
БМК обеспечивают те же преимущества, что и микропроцессоры: они-по-
зволяют реализовывать заказной вариант системы посредством программирова-
ния. При наличии алгоритмов полностью автоматизированного размещения и
разводки задача разработки конкретного заказного варианта матрицы сводится
к составлению программы.
Благодаря сочетанию ряда параметров (например, высокого быстродействия,
малой потребляемой мощности и др.) вентильные матрицы могут оказаться
выгодными для реализации мелкосерийных заказных схем и стоить дешевле экви-
валентного количества стандартных логических схем малой и средней интеграции.
Универсальность вентильных матриц обеспечивает возможность реализации
на их основе большого количества разнообразных относительно дешевых схем.
Применение вентильных матриц обеспечивает не только «повторяемость»
схем, их характеристик и параметров, но и повышенную надежность реализуе-
мых схем, за счет уменьшения количества паяных соединений.
В ряде случаев в' пределах одной вентильной матрицы можно реализовать
как цифровые, так и линейные схемы.
Применение в вентильных матрицах макроэлементов или библиотечных эле-
ментов (стандартных логических функциональных блоков), избавляет пользовате-
лей от сложного и неприятного занятия — разводки отдельных вентилей, обеспе-
чивает намного более полное использование компонентов матрицы по сравнению
с подходом, предусматривающим коммутацию отдельных вентилей.
Вентильные матрицы позволяют существенно уменьшить площади печатных
плат и потребление мощности, а также стоимость монтажно-сборочных работ.
Специализированное устройство, изготовленное на вентильной матрице, как
правило, работает быстрее микропроцессора.
Преимущества вентильных матриц перед заказными логическими БИС лучше
всего обнаруживаются при сравнении длительности и стоимости цикла разра-
ботки. Для вентильных матриц длительность этого цикла составляет около 20%
по сравнению с логическими БИС, а стоимость разработки в 3—10 раз меньше.
Главные достоинства метода проектирования на основе БМК следующие:
,1. Высокая технологичность за счет создания полуфабрикатов — неспециали-
зированных полупроводниковых пластин-заготовок с разной степенью интеграции,
превышающей на порядок другие типы матричных схем.
2.	Создание схем широкой номенклатуры за счет специализации заготовок с
помощью слоев межсоединений.
3.	Независимость процессов проектирования и изготовления.
4.	Цикл проектирования и изготовления изделий по сравнению с заказными
функционально законченными БИС короче в 4—6 раз.
5.	Возможность совершенствования функционально-логических схемотехниче-
ских решений и технологий при проектировании или модификации аппаратуры.
6.	Допустимость метода и последовательности проектирования для специа-
листов по разработке аппаратуры, не имеющих специальных знании в области
разработки ИС.
7.	Использование апробированных решений, оптимизированных для данного
класса устройств.
Недостатки вентильных матриц. К ним можно отнести:
—	разработку схем на1 вентильных матрицах можно вести только с исполь-
зованием систем автоматического проектирования;
	— площадь кристалла кремния обычно частично пропадает впустую, так как
в большинстве схем использовать все вентили и схемы ввода — вывода оказы-
вается невозможным; даже в нормально работающих вентильных матрицах зна-
чительная часть вентилей довольно часто оказывается недействительной;
—	невысокую эффективность трассировки вентильных матриц, связайиую с
ограничениями соединительных каналов и недостатками программ размещения и
трассировки, что дает значительное дополнительное увеличение задержек рас-
пространения сигналов;
—	при работе по методу стандартных элементов конструктор ИС должен
брать логические функции из фиксированной библиотеки жестко определенных
макроэлементов. Неизбежно значительная часть логических схем внутри макро-
элемента оказывается неиспользованной, так как в конкретном приложении мо-
жет потребоваться более простой макроэлемент, которого нет в данной библио-
теке;-
—	резко- увеличивается цена ошибок, /.опущенных как при проектировании
схемы, так и при ее разводке. При обнаружении даже одной ошибки весь цикл
проектирования и изготовления МБИС приходится повторять заново, на что ухо-
дит 1—2 месяца;
—	эффективное применение МБИС объемом свыше 200—300 вентилей можно
обеспечивать только при полной автоматизации всех его этапов;
—	несмотря на то, что вентильные матрицы представляют собой еще один
путь к укреплению позиций схем произвольной логики, они не составляют ре-
альной конкуренции микропроцессорам;
—	вентильные матрицы не годятся в тех случаях, когда необходимо в рам-
ках заданной технологии обеспечить максимально высокие рабочие характери-
стики, когда в состав схемы входит память, когда к схемам предъявляются че-
ресчур специфические требования или когда объем логики в схеме очень велик.
§ 8.2. МЕТОДИКА ПРОЕКТИРОВАНИЯ ЗАКАЗНЫХ БИС
НА БАЗЕ УВМ ТИПА К1801ВП1
Типичные представители БМК, широко используемые при про-
ектировании полузаказных БИС — К1801ВП1,	К1806ВП1,
К1515ХМ1.
БМК. серии К1801ВП1 содержит около 5 тыс. транзисторов, на
которых реализуются ячейки трех типов: логические (1690 шт.),
ячейки ввода — рывода (52 шт.) и усилительные (буферные).
БМК, изготовляется по яМОН-техполотии. Конструктивно БМК
выполняется в 42-выводном корпусе типа 429.42—5. Средняя за-
держка вентиля равна 15 нс.
На основе БМК К1801ВП1 спроектировано несколько сотен
различных заказных схем в основном частного применения, т. е.
предназначенных для конкретной аппаратуры. Кроме того, на их
основе разработаны универсальные БИС, получившие наиболее
широкое применение. Среди этих БИС можно выделить:
К1801ВП1-033 — многофункциональное устройство, позволяю-
щее реализовать интерфейс накопителя на гибких магнитных дис-
ках; контроллер интерфейса параллельного ввода — вывода; конт-
роллер байтового параллельного интерфейса;
К1801ВП1-034 — многофункциональное устройство, предназна-
ченное для организации устройства передачи данных, устройства
выдачи вектора прерывания и компаратора адреса, буферного ре-
гистра данных;
К1801ВП1-035—контроллер внешних устройств, работающих
на линию связи с последовательной передачей данных [70].
БМК серии К1806ВП1 позволяет реализовать 600—700 венти-
лей, выполняется по КМОП-технологии и выпускается в 42-вывод-
ном корпусе.
Среди БИС, выполненных на базе БМК К1806ВП1, можно вы-
делить:
К1806ВШ-092 — контроллер устройств индикации (БИС КУИ);
К1806ВП1-093—-контроллер клавиатуры и программируемый
таймер (БИС КК) [71].
БИС 1801ВГТ1, 1801ВП2, 1806ВП1 позволяют: заменить от 40
до 126 ИС малой и средней степени интеграции, в 8—10 раз умень-
шить габариты блока, в 1,5—20 раз уменьшить массу блока и т. д.
БМК серии К1515ХМ1 содержит 3200 двухвходовых вентилей
и предназначен для изготовления на его основе полузаказных БИС,
применяемых в устройствах цифровой обработки информации.
БМК изготовляется по КМОП-технологии с поликремниевыми за-
творами. Технологический маршрут включает 10 фотолитографий,
специализация (зашивка) БМК осуществляется одним переменным
слоем металлизированной разводки. Конструктивно БМК выполня-
ется в 64-выводном корпусе. Каждый тип ячейки БМК имеет фик-
сированное расположение транзисторных структур. Базовая ячей-
ка содержит по шесть р-канальных и л-канальных транзисторов.
Различные виды соединений транзисторов' в ячейках составляют
библиотеку логических элементов, содержащую двух- и трехвхо-
довые И—НЕ, ИЛИ—НЕ, инверторы, усилители, логические схемы
И—ИЛИ—НЕ, ИЛИ—И—НЕ, различные модификации RS- и
D-триггеров. В библиотеку магистральных ячеек входят разнова-
риантные выходные каскады с двумя активными состояниями и с
третьим «отключенным состоянием», комбинации из двунаправ-
ленных каскадов и т. д. Основные электрические параметры: £Лш=
==5В±10%; /Эд. ср (на вентиль) =5 нс; тактовая частота— 10 МГц.
Ориентировочный цикл проектирования при изготовлении заказ-
ной схемы-—40—50 недель [72].
Задача проектирования МБИС состоит в переходе от заданной
логической схемы к ее физической реализации на основе БМК. При
этом исходные данные представляют собой описание логической
схемы на уровне библиотечных логических элементов, требований
к функционированию БМК, описание конструкции БМК и библио-
течных элементов, а также технологические ограничения. Требуется
получить конструкторскую документацию для изготовления рабо-
тоспособной МБИС. Последовательность этапов проектирования
МБИС на основе БМК (на примере К1801ВП1) приведена на
рис. 8.4.
БИС, разрабатываемые на основе базовых матричных кристал-
лов (БМК), принято называть матричными БИС (МБИС). Раз-
работка МБИС осуществляется на основе систем автоматизации,
обеспечивающих основные этапы проектирования.
Маршрут проектированиям БИС включает в себя:
разработку принципиальной электрической схемы; •
логическое моделирование принципиальной электрической схе-
мы;
синтез тестов функционального контроля;
ориентировочный расчет СхЭ;
трассировку;
прорисовку и проверку топологии;
проверочный расчет СхЭ с учетом топологии разводки;
изготовление МЛ и фотошаблонов.
Перед разработкой принципиальной электрической схемы раз-
работчик должен изучить библиотеку стандартных логических
элементов и применять ее в соответствии с требованиями к трас-
сировке, динамическим параметрам и автоматизированному про-
ектированию.
Разработка электрической схемы проектируемой БИС прово-
дится в логическом базисе БМК и на соответствующих библиотеч-
ных элементах. Данный этап работы должен учитывать особенно-
сти языка описания электрической схемы, используемого системой
автоматизации проектирования. Электрическая схема должна об-
ладать минимальной трудоемкостью операций при ее графическом
оформлении и при составлении исходного текста при логическом
моделировании, когда описывается перечень элементов и электри-
ческих цепей на соответствующем языке.
К преимуществам проектирования с использованием библио-
течных макроэлементов можно отнести следующее:
разработка полузаказных интегральных схем становится до-
ступной для большого числа пользователей, причем этот процесс
_ -......' .. I___________
Разработка
электрической схемы
на основе
логического базиса и
библиотечных элементов
Разработка
проекта карты
заноза
Логическое
моделирование
Разработка
проверяющего теста
и программы контроля
Топологическое
проектирование
Контроль
соответствия топологии
и проектируемой
схемы
Расчет
динамических
параметров схемы
Запись результатов
проектирования
топологии
но носитель
Модернизация
схемы или
разработка новой
Рис. 8.4. Последовательность этапов проектирования МБИС
на основе БМК
обходится дешевле и не требует особо высокого уровня квалифи-
кации:
такой способ проектирования позволяет интегрировать схемы
памяти и аналоговые схемы, что существенно расширяет возмож-
ности изготовления специализированных приборов;
создание опытных образцов ИС проходит с исключительно ма-
лой степенью риска, поскольку стандартные схемные элементы,
содержащиеся в библиотеке, уже отработаны и апробированы;
площадь кристалла, разработанного на базе компактных биб-
лиотечных элементов, используется более эффективно, и благода-
ря этому микросхема получается более экономичной;
получающаяся конструкция проектируемой ИС будет соответст-
вовать технологическим возможностям многих изготовителей полу-
проводниковых приборов;
если требуется какой-либо новый функциональный блок, кото-
рый предполагается широко применять и в дальнейшем, его можно
ввести в библиотеку;
отработанность библиотечных элементов позволяет очень быст-
ро и с минимальными затратами осуществлять логическое модели-
рование, генерацию тестов и осуществлять обработку и контроль
данных, поскольку для этого требуются относительно небольшие
объемы программных кодов и манипуляций данными.
Контроль электрических параметров занимает особое место в
обеспечении качества и надежности БИС. С увеличением степени
интеграции и функциональной сложности резко возрастает доля
контрольно-измерительных операций. В настоящее время для БМК
маршрут контроля содержит следующие этапы:
1.	Контроль функционирования и статических параметров иа
пластине.
2.	Контроль функционирования, динамических и статических па-
раметров БИС после сборки в нормальных условиях.
3.	Электротермотренировка.
4.	Контроль функционирования и статических параметров при
повышенной и пониженной температуре.
Функциональная и принципиальная схемы МБИС позволяют
разработать проверяющий тест (ПТ). Правильность и полнота ПТ
должны обеспечить проверку правильности логической структуры
МБИС и некоторых МБИС в производстве. Для снижения затрат
на разработку ПТ сначала желательно провести работы с про-
граммой контроля в виде блок-схем алгоритмов тестирования
МБИС в общем виде, а затем провести ее преобразование в тест
ПТ на базе используемой САПР.
В настоящее время широко применяются четыре основных спо-
соба тестирования: самотестирование, тестирование сравнением,
алгоритмическое тестирование и тестирование при помощи храня-
щихся тест-векторов. Все они ориентированы на то, что тест-векто-
Ры формирует пользователь, а этот процесс в настоящее время
очень трудоемок. При этом всегда остается некоторая неопреде-
ленность относительно того, насколько, хорошо проведена данная
БИС и сколько ошибок осталось необнаруженными [73].
Рациональным решением, позволяющим избавиться от подоб-
ной неопределенности при тестировании БИС, является генерация
тестов на базе кодирования логической модели. При таком под-
ходе производится моделирование ошибок всех внутренних узлов,
а также вырабатываются функциональные сигналы, обеспечиваю-
щие продвижение подобных ошибок на выходные контакты, где
их можно обнаружить. Основным недостатком этого подхода Яв-
ляется то, что при этом требуется высокая точность моделей и
моделирования.
Программы моделирования схем позволяют более детально ис-
следовать поведение индивидуальных логических вентилей, чем
программы логического моделирования, однако при этом они тре-
буют также значительно больше времени и памяти, чем програм-
мы логического моделирования. С другой стороны, програм-
мы логического моделирования, как правило, слишком упро-
щенно представляют проблему синхронизации и гонок фронтов.
Главной функцией программы логического моделирования явля-
ется моделирование поведения схемы, различные физические па-
раметры которой, такие, как виды приборов, их соединения, син-
хронизация, в нее введены; т. е. если для данной схемы в програм-
му вводится некая последовательность входных сигналов, то она
предскажет, какими будут выходные сигналы схемы.
Кроме того, программа логического моделирования представля-
ет возможность контроля логических значений для внутренних
компонентов схемы. Конструкция схемы считается проверенной,
если поведение этой схемы, предсказанное программой логическо-
го моделирования, согласуется с первоначальными намерениями
разработчиков.
Задача программы моделирования временных диаграмм заклю-
чается в том, чтобы помочь связать между собой результаты ра-
боты программ схемного и логического моделирования. Схемное,
временное и логическое моделирование одновременно для одной
и той же конструкции наиболее эффективно в случае, когда раз-
работчику необходимо моделировать крупную схему.
Моделирование ошибок — это моделирование поведения исправ-
ной, эталонной схемы наряду с моделированием поведения схемы
при введении, каждой возможной ошибки. Моделирование подоб-
ного рода проводится для того, чтобы оценить полноту текста, т. е.
определить набор и виды обнаруживаемых ошибок, описать, какие
ошибки не обнаруживаются при тестировании, и составить словарь
ошибок. Как правило, моделируются ошибочные ситуации, пред-
ставляющие набор всех возможных одиночных ошибок типа «зали-
пание» в схеме. Если реакция моделируемой схемы меняется, ког-
да в модель вводится некоторая ошибка, то говорят, что тест об-
наруживает эту ошибку. Программа моделирования ошибок авто-
матически сообщает пользователю, какие ошибки обнаруживаются
или не обнаруживаются тестом, так что не приходится реально
вводить эти ошибки в экспериментальный образец схемы.
Применяется три способа моделирования ошибок: дедуктивный,
параллельный и совмещенный. При дедуктивном способе прово-
дится моделирование безошибочной или эталонной схемы, а на
основании результатов моделирования делаются выводы о ее по-
ведении при наличии ошибок. В список ошибок для каждого схем-
ного элемента заносятся те, которые привели бы к появлению на
выходе этого элемента сигнала, отличающегося от сигнала отсут-
ствия ошибки. Для каждого изменения входных сигналов элемента
определяется его истинное значение, после чего его список ошибок
обновляется. При параллельном способе проводится моделирование
нескольких ошибочных схем вместе с одной безошибочной. Логи-
ческое значение для каждого узла представляется одним или дву-
мя двоичными разрядами. Эталонные и ошибочные сигналы рас-
пространяются по схеме параллельно. Новейшим способом моде-
лирования является совмещенный, при котором эталонные и оши-
бочные схемы моделируются одновременно путем формирования
многих копий схемных элементов. Схемный элемент копируется и
моделируется, если какая-либо ошибка приводит к появлению на
его выходе сигналов, отличающихся от выходных сигналов эталон-
ной схемы. Этот способ напоминает дедуктивное моделирование,
поскольку предусматривает списки, привязанные к схемным эле-
ментам.
Для малых схем затраты машинного времени на совмещенное
моделирование оказываются меньшими, чем для других методов,
но требуются большие объемы памяти. В то же время для очень
больших схем совмещенное моделирование требует. больших объ-
емов обмена между оперативной и дисковой памятью, что сводит
на нет выигрыш в непосредственной скорости моделирования. По-
этому в настоящее время параллельный способ считается наиболее
эффективным.
Ориентировочный расчет электрической схемы заключается в
оценке среднего суммарного времени задержки на цепочке логи-
ческих элементов без учета паразитных емкостей.
Проверочный расчет электрической схемы с учетом топологии
заключается в определении паразитных емкостей и сопротивлений
связей по алюминиевым шинам, а также суммарной емкости по
затворам.
Топологическое проектирование сводится к конструированию
МБИС. Здесь средствами САПР осуществляется привязка биб-
лиотечных элементов логической модели к топологическим эле-
ментам БМК, организуются соединительные трассы, а затем осу-
ществляется контроль соответствия топологии и проектируемой
схемы.
При применении трехуровневой металлизации первые два слоя
используются для разводки логических сигналов, а третий — для
разводки проводников питания и земли.
Двухуровневая металлизация повышает плотность упаковки и
рабочие характеристики БИС и облегчает применение средств ав-
томатизированного проектирования схем.
Использование металлических соединений вместо поликремние-
вых уменьшает постоянные времени многих цепей.
Одной из сложных проблем, которые возникают при производ-
стве МБИС, остается проблема совместимости фотошаблонов.
После выполнения процедуры трассировки выполняется логи-
ческое моделирование, которое решает две важные задачи. Во-пер-'
вых, оно позволяет проверить логическую работоспособность спро-
ектированной схемы, т. е. выявить ошибки трассировки и логиче-
ского проектирования, уточнить правильность выбора макроэлемен-
тов и контактных площадок ВВ и найти другие возможные ошиб-
ки. Во-вторых, разработанная при этом последовательность тесто-
вых кодов будет затем использована на стадии зондовой проверки
пластин и при заключительных испытаниях схем для выявления
полностью работоспособных приборов. Успешное завершение мо-
делирования означает, что эта сложная часть проектирования схе-
мы выполнена.
Одними из важнейших параметров МБИС являются параметры
быстродействия. На стадии проектирования необходимо оценить
временные параметры электрических цепей.
Расчет динамических параметров осуществляется с учетом ре-
альной трассировки для обеспечения заданного быстродействия,
исключения «гоночных» ситуаций и «состязаний» на фронтах пе-
реключающих сигналов. С помощью САПР выполняется расчет
временных параметров цепей. Если они удовлетворяют разработ-
чика, процесс проектирования МБИС считается законченным. Ре-
зультаты проектирования топологии и проверяющих тестов запи-
сываются на носители, например заносятся на магнитную ленту.
В дальнейшем выполняются все виды работ, характерных для
предприятий микроэлектронной отрасли, выпускающих интеграль-
ные схемы.
В среднем от карты заказа до готовой МБИС проходит около
двух месяцев.
В составе семейства матричных БИС LCA100K компании «LSI
Logic» выпускаются три вида базовых кристаллов сложностью от
139 104 до 236 880 вентилей, причем в последних схемах можно
использовать до 100 тыс. [74]. Кристаллы построены на базе бес-
канальной архитектуры. Повышенные рабочие характеристики,
уровень интеграции и максимальные количества трассируемых
вентилей получены благодаря уменьшению проектных норм техно-
логического процесса с 1,5 до 1 мкм и введению третьего слоя ме-
таллизации.
Новая серия HDC 1-мкм вентильных КМОП-матриц компании
«Motorola» [75] будет состоять из 10 базовых кристаллов слож-
ностью от 5670 до 104 832 вентилей. Полный размер кристалла са-
мой малой матрицы HDC 5000 составляет 4,05X4,04 мм, а самого
большого кристалла — всего 12,3X12,3 мм. Для разделения венти-
лей применяется оксидная изоляция. Первичный логический эле-
мент в этих матрицах состоит из четырех п- и четырех р-канальных
транзисторов, на которых можно реализовать два логических двух-
входовых элемента И—НЕ.
Компания «Lasa Industries» разработала лазерную систему
QT—GA (quick—turn gate array—быстрореализуемые вентильные
матрицы), которая позволит изготовлять собранные в корпуса
функционально законченные специализированные ИС на базе
матричных кристаллов за несколько минут (или часов для более
сложных приборов). Так, для изготовления специализированной
ИС на вентильной матрице умеренной сложности (1000 вентилей)
с двумя уровнями металлизации и при суммарной длине всех меж-
соединений около 1,5 м требуется всего около 5 мин. Изготовле-
ние ИС на более сложном матричном кристалле, содержащем
6 тыс. вентилей, занимает около 2 ч. Система QT—GA в автомати-
ческом режиме последовательно выполняет непосредственное фор-
мирование металлических соединений на кристалле аддитивным
методом. Луч лазера, сфокусированный в точку диаметром 1 мкм,
создает соответствующий локальный температурный режим, кото-
рый вызывает реакцию в специальной газовой среде и осаждение
металла в той точке, на которую направлен луч лазера. Луч пере-
мещается по кристаллу со скоростью 1 см/с. Система автономна
и достаточно проста в применении для изготовления ИС на мат-
ричных кристаллах сложностью до 50 тыс. вентилей [76].
Фирма «Vitesse Semiconductor» разработала первый кристалл
семейства вентильных матриц Fury — ИС VSC 10 000, который
представляет собой арсенид-галлиевый кристалл размером 7,1Х
Х8,5 мм, содержащий свыше 14 тыс. вентилей, и предназначен
для реализации логических схем гигагерцового диапазона [77].
В процессе уменьшения размеров элементов и повышения
плотности упаковки к 2000 г. в полупроводниковой промышленно-
сти, может быть, будет достигнут уровень интеграции 1 млрд,
транзисторов на кристалле. На субмикронном уровне возникает
целый ряд проблем, затрудняющих дальнейшее повышение плот-
ности упаковки. Самые серьезные проблемы связаны с фундамен-
тальными физическими ограничениями, ухудшающими характе-
ристики полевых транзисторов при уменьшении размеров до
0,5 мкм и ниже. Специалисты считают, что дальнейшее уменьше-
ние размеров элементов рано или поздно сделает полевой транзи-
стор неработоспособным. Вполне может оказаться, что обычные
транзисторные структуры будут заменены новыми структурами,
такими, как сверхрешетки или приборы с квантовой связью.
Многие задаются вопросами: где будут использоваться эти су-
перкристаллы? будут ли развиты соответствующие средства авто-
матизированного проектирования? Другие считают, что могут воз-
никнуть такие области применения, о которых пока нельзя и меч-
тать, например на базе подобного кристалла может быть создан
так называемый «прозрачный» компьютер, способный адаптиро-
ваться к пользователю (сейчас пользователю приходится адапти-
роваться к компьютеру). Это будет означать начало совершенно
новой эры в вычислительной технике и в промышленности инте-
гральных схем [78].
Контрольные вопросы
1.	За счет чего может быть обеспечено сокращение сроков разработки и сни-
жения стоимости производства БИС?
2.	Перечислите варианты создания специализированных ИС.
3.	Что представляют собой базовые матричные кристаллы?
4.	Что такое библиотечный элемент?
5.	Перечислите три разновидности полузаказных логических схем.
6.	Сформулируйте достоинства и недостатки вентильных матриц.
7.	Перечислите этапы проектирования БИС на основе БМК.
8.	Перечислите основные технические данные БМК серий К1801ВП1,
К1806ВП1, К1515ХМ1.
9.	Чем объясняется широкое распространение универсальных БИС, выполнен-
ных иа БМК?
10.	Каковы перспективы развития БМК?
Глава 9
ЭЛЕМЕНТЫ ИНТЕРФЕЙСОВ
Унификация информационных связей между устройствами
средств вычислительной техники, создание многопроцессорных вы-
числительных систем, многомашинных вычислительных комплек-
сов, сетей ЭВМ создали предпосылки для разработки и промыш-
ленного выпуска достаточно универсальных БИС, применяемых
при организации информационных связей. Последние получили
название элементов интерфейса.
Ниже рассматриваются элементы интерфейсов, получивших
широкое применение при создании ЭВМ. Так как изучение функ-
циональных возможностей, особенностей схемотехники элементов
интерфейса невозможно без предварительного знакомства с основ-
ными принципами построения интерфейса в целом, то первые два
параграфа настоящей главы посвящены рассмотрению классифи-
кации и описанию широко распространенных интерфейсов ЭВМ.
§ 9.1. понятие интерфейса, классификация интерфейсов
Одним из главных моментов в проектировании ЭВМ является
выбор совокупности унифицированных аппаратных, программных
и конструктивных средств, необходимых для реализации алгорит-
мов взаимодействия различных функциональных устройств ЭВМ,
иначе говоря, выбор интерфейса или в общем случае совокупности
интерфейсов для конкретной ЭВМ. Как правило, ЭВМ строятся с
использованием нескольких интерфейсов, например интерфейса мо-
дулей микропроцессора (собственно процессора, ОЗУ, ПЗУ, УВВ),
интерфейса подключения периферийных устройств (датчиков ин-
формации, объектов управления, стандартных периферийных уст-
ройств, устройств регистрации) интерфейса микропроцессоров в
многопроцессорной системе и др.
Стандартизации в интерфейсе как правило подлежат: форма-
ты передаваемой информации; команды и состояния; состав и ти-
пы линий связи; алгоритм функционирования; передающие и при-
емные электронные схемы; параметры сигналов и требования к
ним; конструктивные решения.
Уточняя требования к интерфейсу исходят .,из необходимости
обеспечения заданного быстродействия ЭВМ в целом; области
применения (сравните внутримашинный интерфейс процессор —
память ЭВМ при длине линий связи доли и единицы метра и се-
тевой интерфейс между ЭВМ в многопроцессорной системе рас-
пределенного типа, отдельные ЭВМ которой могут размещаться на
расстояниях в десятки и сотни метров один от другого); из не-
обходимости минимизации стоимости; обеспечения простоты схем-
ных и конструктивных решений; стандартизации процедуры об-
мена информацией независимо от скорости работы устройств; уче-
та условий возможности и простоты наращиваемости системы;
требований диагностики системы и т. п.
а)	б)	в)
Рис. 9.1. Схемы симплексного (а), полудуплексного (б), дуплексного
(в) и мультиплексного (г) режимов обмена информацией
К основным характеристикам интерфейса относят: функцио-
нальное назначение; тип организации связей; принцип обмена ин-
формацией; способ обмена; режим обмена; количество линий; чис-
ло линий для передачи данных; количество адресов; количество
команд; быстродействие; длину линий связи; число подключаемых
устройств; тип линий связи.
По функциональному назначению интерфейсы можно подраз-
делить на: магистральные (внутримашинные) интерфейсы; внеш-
ние интерфейсы периферийных устройств; системные интерфейсы
(интерфейсы локальных сетей).
По типу организации связей различают интерфейсы: магистраль-
ные; радиальные; древовидные; радиально-магистральные; по
принципу обмена — с параллельной, последовательной и парал-
лельно-последовательной передачей информации; по режиму обме-
на . информацией— с симплексным; полудуплексным; дуплексным
и мультиплексным режимом обмена.
Для случая связи двух абонентов в симплексном режиме лишь
один из двух абонентов может инициировать в любой момент вре-
мени передачу информации по интерфейсу (рис. 9.1, а). Для слу-
чая связи двух абонентов в полудуплексном режиме любой або-
нент может начать передачу информации другому, если линия свя-
зи интерфейса при этом оказывается свободной (рис. 9.1,6). Для
случая связи двух абонентов в дуплексном режиме каждый або-
н&нт может начать передачу информации другому в произвольный
момент времени (рис. 9.18).
(В случае связи нескольких абонентов в мультиплексном ре-
жиме в каждый момент времени связь может быть осуществлена
между парой абонентов в любом, но единственном направлении
от одного из абонентов к другому (рис. 9.1, а).
Таблица 9.1
Наименование интерфейса	Технические характеристики						
	количество линий				скорость передачи 1 информации, К бод 1			К К к я S «	ЧИСЛО подключаемых абонентов
	общее	информа- ционных	адресных	управления			
Microbus	37	8	16	13	103	В преде- лах печатной платы	10
Z-bus		8 Совме- щенные		9			
Unibus	56	16 '	18	22	(14-2) 103	15	20
Q-bus	43	16 Совмещенные			800	15	15
Multibus	86*	16	20	11	(54-1.0)103		
Versabus	260*	8, 16, 32	35		До 20-104		
Примечание: * обозначено общее число контактов в разъеме (разъе-
мах), принятом для интерфейса.
Для обеспечения высоких скоростей обмена информацией в
качестве магистрального (внутримашинного) интерфейса в ЭВМ
распространение получили асинхронные мультиплексные интерфей-
сы с параллельным способом передачи информации, такие, как
8-разрядные интерфейсы Microbus, шина iSBX, Z-bus; 16-разряд-
ные интерфейсы ОШ НМ МПК по ВТ34-80 ((Unibus) Multibus
(IEEE-P796-bus); интерфейс микроЭВМ «Электроника—60»
(Q-bus); 32-разрядный интерфейс Versabus [79, 80].
Основные технические характеристики некоторых магистраль-
ных (внутримашинных) параллельных асинхронных интерфейсов с
мультиплексным режимом обмена приведены в табл. 9.1.
Наиболее широкое применение в отечественных разработках
среди 16-разрядных интерфейсов нашли интерфейсы типа Unibus
(ОШ НММПК по ВТ 34—80 и Q-bus (МПШ ОСТ 11.305.903—80).
Особенности такого типа интерфейсов рассмотрим на примере
системной магистрали ПЭВМ типа ДВК- Системная магистраль
ПЭВМ типа ДВК представляет собой совокупность сигнальных
связей, назначение и физическая реализация которых закреплены
интерфейсом ОСТ 11 305.903—80 (совокупность правил, обеспечи-
вающих обмен информацией между отдельными функциональными
устройствами). Согласно этим правилам, в любой момент времени
только одно устройство является активным и управляет циклами
обмена информацией в системной магистрали, При этом в систем-
ной магистрали определены девять типовых процедур обмена дан-
ными:
• 1. Чтение 16-разрядных данных активным устройством из лю-
бого пассивного устройства по некоторому адресу или иначе ввод
данных (ВВОД).
2.	Запись 16-разрядных данных активным устройством в любое
пассивное устройство по некоторому адресу или иначе вывод дан-
ных (ВЫВОД).
3.	Запись 8-разрядных данных активным устройством в любое
пассивное устройство по некоторому адресу или иначе вывод бай-
та данных (ВЫВОД Б).
4.	Чтение 16-разрядных данных активным устройством из лю-
бого пассивного устройства по некоторому адресу, их модифика-
ция и запись 16-разрядных данных по тому же адресу в пассивное
устройство (ВВОД — ПАУЗА — ВЫВОД).
5.	Чтение 16-разрядных данных активным устройством из лю-
бого пассивного по некоторому адресу, их модификация и запись
8-разрядных данных по тому же адресу в пассивное устройство
(ВВОД —ПАУЗА —ВЫВОД Б).
6.	Ввод адреса вектора прерывания (ВВОД АВП).
7.	Представление прямого доступа к памяти некоторому уст-
ройству (ППД).
8.	Установка устройств, подключенных к системной магистрали
в исходное состояние (СБРОС).
9.	Включение и выключение питания на устройство (ПУСК).
Связь между устройствами, подключенными к системной маги-
страли осуществляется по так называемому принципу «активный —
пассивный», суть которого заключается в том, что в ответ на сиг-
нал активного устройства, инициирующий обмен данными, в по-
следнее должен поступить ответный сигнал от адресуемого пассив-
ного устройства. Поэтому процесс обмена между устройствами
не зависит от быстродействия отдельных устройств (в пределах
обведенного времени порядка 10 мкс) и проходит асинхронно.
Возможны два варианта назначения пассивного устройства: адрес-
ное и безадресное.
А	Таблица 9.2
Обозначение \линии в {системной магистрали	Обозначение линии в технической литературе	Наименование сигнала в линии
АД00—АД 15	АДОО—АД15	Линии адреса — данных
ргн		Регенерация
ВЫВОД •	DOUT	Вывод данных
ВВОД	DIN	Ввод данных
СИЛ	SYNC	Сигнал' синхронизации активного устройства
БЛИТ	WTBT	Вывод байта
ВУ		Выбор внешнего устройства
СБРОС	INIT	Первоначальная установка системной маги-
		страли
пв	SACK	Подтверждение выбора
ПРТ	EVNT	Требование прерывания по внешнему собы-
		тию (таймеру)
иост		Индикация режима «Останов»
тпд	DMR	Требование прямого доступа к памяти оста-
ост		НОВ
сип	RPLY	Сигнал синхронизации пассивного устрой-
		ства
ТПР	VIRQ	Требование прерывания
ППР I	IAKI	Входной сигнал предоставления прерывания
ППРО	IAKO	Выходной сигнал предоставления прерыва-
		•НИЯ
ППД I	DMGI	Входной сигнал предоставления прямого до-
		ступа к памяти
ппдо	DMGO	Выходной сигнал предоставления прямого до-
		ступа к памяти
пост	DCLO	Постоянное питание нормально
питн	ACLO	Сетевое питание нормально
.+5В		Напряжение питания +5В
ОБЩИЙ		Общий
+ I2B		Напряжение питания +12В
Адресное назначение пассивного устройства осуществляется
синхронно кодом адреса под управлением активного фронта сиг-
нала «синхронизация активного устройства» (СИА). По этому
фронту все пассивные устройства, подключенные к системной ма-
гистрали считывают с него код адреса, дешифрируют последний.
Одно из пассивных устройств, адресное пространство которого со-
держит текущий адрес, в дальнейшем обменивается информацией
с активным устройством.
Безадресное назначение пассивного устройства осуществляется
асинхронно под управлением сигнала предоставления прерывания
(ППР).
Этот сигнал последовательно проходит через цепочку устройств,
способных работать в режиме прерывания программы, до первого

процедур системного канала
от активного устройства, установившего сигнал требования пре-
рываний (ТПР).
Наименование сигналов системной магистрали, их условное обо-
значение приведены в табл. 9.2.
Временные диаграммы типовых процедур системной магист-
рали приведены на рис. 9.2.
В случае типовой процедуры ВВОД (рис. 9.2, а) активное уст-
ройство (АУ) выставляет на линии АДОО—АД15 код адреса и
сигнал СНА. По этому сигналу все пассивные устройства (ПУ)
считывают и дешифрируют этот адрес, в результате чего только
одно из ПУ в дальнейшем участвует в процедуре ВВОД. Отметим,
что в течение фазы адресации АУ выдает сигнал БАЙТ, соответ-
ствующий состоянию „1“, а сигнал ВУ является дополнительным
признаком адресации внешнего устройства („1“ в случае обраще-
ния к внешним устройствам, адреса 160000g).
По отрицательному фронту сигнала ВВОД от АУ ПУ выстав-
ляет на линии АДОО—АД15 данные, соответствующие принятому
адресу, и сопровождает их отрицательным фронтом сигнала СИП.
АУ считывает данные с системной магистрали и снимает сигнал
ВВОД. По положительному фронту сигнала ВВОД ПУ снимает
сигнал СИП, в ответ на что АУ снимает сигнал СИА.
В случае типовой процедуры ВЫВОД и ВЫВОДЕ (рис. 9.2, б)
фаза адресации протекает аналогично ранее рассмотренному слу-
чаю, только сигнал БАЙТ всегда устанавливается в логический
„0“. Далее АУ выставляет на сигнальные линии код данных и
сопровождающий сигнал ВЫВОД. По отрицательному фронту по-
следнего ПУ считывает эти данные, о чем сообщает АУ сигналом
СИП (отрицательный фронт). АУ в ответ снимает сигнал ВЫВОД
(положительный фронт). ПУ соответственно снимает сигнал СИП
(положительный фронт), от которого АУ снимает сигнал СИА
(положительный фронт), что свидетельствует о завершении про-
цедуры ВЫВОД или ВЫВОДЕ. В последнем случае сигнал БАЙТ
удерживается АУ в течение фазы записи данных с системной ма-
гистрали в ПУ.
В случае типовых процедур ВВОД — ПАУЗА—ВЫВОД и
ВВОД — ПАУЗА — ВЫВОД Б (рис. 9.2, в) в течение фазы ВВОД
устройства на системной магистрали функционируют аналогично
типовой процедуре ВВОД с одним отличием, что по окончании
первого сигнала СИП (первый положительный фронт) не снимает
сигнал СИА от АУ, данные в активном устройстве обрабатыва-
ются и затем обновленные данные по первоначальному адресу за-
писываются в ПУ. Запись начинается отрицательным фронтом сиг-
нала ВЫВОД и повторяет фазу записи данных с системной маги-
страли в ПУ процедуры ВЫВОД или ВЫВОДЕ.
К системной магистрали может быть подключено более одного
активного устройства. Например, кроме процессора активными
устройствами могут быть контроллеры, способные работать в ре-
я^име прямого доступа к памяти (ПДП). Обмен данными в ре-
жйме ПДП является эффективным способом передачи данных
меЬкду внешними устройствами ЭВМ и памятью, поскольку он
проводится на фоне выполнения процессором основной программы.
\Передача управления системным каналом от одного активного
устройства к другому, другими словами, захват ведущего поло-
жения любым активным устройством на системной магистрали,
осуществляется с использованием сигналов запроса от активных
устройств. Арбитр системной магистрали, обычно входящий в со-
став) процессора, на появление запроса (или нескольких запросов)
отвечает сигналом разрешения захвата магистрали, который от
арбитра распространяется по цепочке активных устройств. При
достижении сигналом разрешения захвата системной магистрали
первого активного устройства, выставившего запрос в данный мо-
мент, последнее захватывает ведущее положение на системной
магистрали.
Механизм процедуры представления прямого доступа (ППД)
к памяти некоторого активного устройства рассмотрим на при-
мере захвата системной магистрали и чтения некоторым активным
устройством данных из пассивного устройства. Временные диаграм-
мы этой процедуры приведены на рис. 9.2, г, где сплошными ли-
ниями показаны сигналы, выдаваемые активным устройством, а
пунктирными линиями — сигналы, принимаемые активным устрой-
ством. Устройство, способное работать в режиме ПДП, асинхронно
выставляет на линию «требование прямого доступа» (ТПД) за-
прос (низкий уровень). Арбитр по мере возможности (процессор
не занимает системную магистраль) выставляет на линию «пре-
доставление прямого доступа» (ППД) сигнал состояния логиче-
ского „0“. По отрицательному фронту этого сигнала устройство
с ПДП при наличии логической „1“ на линии СПА системной ма-
гистрали захватывает магистраль, сообщая об этом сигналом «под-
тверждение выбора» (ПВ). В конкретном примере временная диа-
грамма соответствует процедуре ВВОД, подробно рассмотренной
выше. По окончании конкретной процедуры ВВОД, ВЫВОД,
ВЫВОДЕ (по положительному фронту СПА) сигнал на линии ПВ
устанавливается в состояние „Г*. Ведущее положение на систем-
ной магистрали захватывается активным устройством с арбитром
(в рассмотренном примере процессором).
Процедура ввода адреса вектора прерывания’ (ВВОД АВП)
состоит в том, что устройство, способное работать в режиме пре-
рывания программы, выставляет сигнал состояние логического „0“
на линию «требование прерывания» (ТПР).
Арбитр вырабатывает сигнал «предоставление прерывания»
(ППР), распространяющийся по цепочке устройств от арбитра.
Как и в механизме ПДП, первое в цепочке от арбитра устройство,
которое выставило требование в данный момент, получает раз-
решение на захват системного канала и выдачу адреса вектора
прерывания. На рис. 9.2, д приведены временные диаграммы сиг-
налов в линиях системной магистрали для этой процедуры, пде
сплошной линией показаны передаваемые сигналы, а пунктирной
линией — сигналы, принимаемые устройством, способным работать
в режиме прерывания программы соответственно. АУ асинхронно
выставляет на линии ТПР сигнал состояния „Г*, процессор в ответ
на это выставляет низкий уровень на линии ВВОД и затем сигнал
ППР-1 (низкий уровень). Активное устройство отвечает сигналом
'ТПР (положительный фронт). По отрицательному фронту сигнала
ППР1 АУ выставляет на линии адрес вектора прерывания и со-
провождающий сигнал СИП. Процессор считывает с системной
магистрали адрес вектора прерываний, сообщая об этом положи-
тельным фронтом сигналов ВВОД и ППР1, в ответ на что АУ
снимает сигнал СИП (положительный фронт). Процедура ВВОД
АВП окончена. Если возникший в процессоре сигнал ПГ1Р1 по-
ступает в АУ, которое в настоящее время не запрашивает маги-
страль для процедуры ВВОД АВП, то это АУ лишь транслирует
этот сигнал по цепочке, выдавая сигнал ППРО.
Временные диаграммы, поясняющие процедуры включения и
выключения питания, приведены на рис. 9.2, е.
Для связи датчиков информации, исполнительных органов,
территориально удаленных от процессора на десятки и сотни мет-
ров, применяют интерфейсы периферийных устройств. В таких ин-
терфейсах используется как параллельный, так и последователь-
ный способ обмена информацией, причем последний предпочтите-
лен из-за существенного упрощения собственно линии связи, а
следовательно, и снижения стоимости, если при этом обеспечива-
ется необходимая скорость передачи информации. Основные тех-
нические характеристики ряда широко применяемых интерфейсов
периферийных устройств приведены в табл. 9.3.
Примеры наиболее распространенных последовательных интер-
фейсов периферийных устройств: интерфейсы RS-232-C, RS-423,
RS-422 [79]. В основе интерфейсов RS-232-C, RS-422 лежит одно-
проводная несогласованная линия (рис. 9.3, а), по которой инфор-
мация передается двухполярными посылками со скоростью до
20Кбод (RS-232-C) и 3.00 Кбод (RS-423) при длине линии соот-
ветственно не более 15 и 600 м. В однопроводной линии для пере-
дачи сигнала используется один провод, напряжение на котором
сравнивается в приемнике с напряжением линии «Общая земля»,
общей для всех прочих сигнальных проводников. Этот способ по-
строения линии наиболее прост, но имеет существенный недоста-
ток: на информационный сигнал накладываются помехи в линии.
Поскольку помехи в линии пропорциональны длине линии связи
и ширине полосы рабочих частот, то в интерфейсах RS-232-C и
RS-423 наложены ограничения на эти параметры (см. табл. 9.3).
Например, в интерфейсе 'RS-423 при скорости передачи инфор-
мации 3 Кбод длина линии может достигать 1200 м, а при ско-
рпсти 300 Кбод — всего лишь 12 м. Кроме того, для уменьшения
взаимных помех ограничивается скорость нарастания фронтов пе-
редаваемых сигналов на уровне 30 В/мкс.
Таблица 9.3
Наименование интерфейса	Скорость передачи информации, Кбод	Длина магистрали, м	Число линий интерфейса	Способ обмена информацией	Режим обмена	Число, подключаемых 1 периферийных устройств
ГОСТ 26.003—80 (IEEE 488—75)	8-W3	20	16	Парал- лельно-по- сле дов а - тельный	Полудуп- лексный	15
RS — 232	20	15	1	Последо- вательный	Симп- лексный	1
RS —423	300	600	1	То же	То же	1
RS — 422	104	1200	2		Полудуп- лексный, симплекс- ный	1 (Ю)
Мультиплексный информационный канал	125	100	2		Симп- лексный, полудуп- лексный, мульти- плексный	31
Интерфейс RS-422 распространяется на симметричные диффе-
ренциальные линии (витая пара, радиочастотный кабель), обла-
дающие более высокими характеристиками, чем однопроводные ли-
нии. В частности, по линии интерфейса RS-422 возможна передача
информации со скоростью до 100 Кбод на расстояние до 1200 м
и со скоростью 10 Мбод на расстояние до 12 м. Дифференциаль-
ный режим (рис. 9.3, б) характеризуется применением дифферен-
циального передатчика, согласованной линии связи (в виде витой
пары или радиочастотного кабеля) и дифференциального прием-
ника. Сигнал передатчика появляется на входе приемника в виде
разностного напряжения, тогда как помехи в линии остаются син-
фазными. Поэтому дифференциальный приемник с достаточным
Диапазоном подавления синфазной составляющей может отличить
сигнал от помехи. К тому же интерфейс RS-422 позволяет наряду
с симплексным режимом передачи (см. рис. 9.1, а) организовать
полудуплексный режим передачи (см. рис. 9.1,6) и мультиплекс-
ный режим последовательной передачи информации. В последнем
случае, приемлемом для связи между периферийными устройства-
Рис. 9.3. Схемы однопроводной несогласованной (с) и симметричных
дифференциальных последовательных линий связи с симплексным (б)
и полудуплексным (е) режимами передачи информации
ми ЭВМ, в варианте передачи информации в одном направлении
используются две дифференциальные симметричные линии связи,
например витые пары. В исходящем направлении включен один
передатчик и п приемников. Такой режим позволяет обслуживать
до 12 абонентов. Основные технические трудности заключаются в
обеспечении хорошего заземления системы. Важнейшие параметры
последовательных интерфейсов приведены в табл. 9.4.
Говоря о внешнем интерфейсе периферийных устройств, в част-
ности последовательном интерфейсе, в широком смысле слова под
термином интерфейс понимают не Только функциональное назна-
чение линии связи и электрические параметры передаваемых сиг-
налов, но и состав аппаратуры, используемой для реализации свя-
зи между рядом периферийных устройств с помощью последова-
тельно’” линии связи, принцип организации обмена информации,
язык обмена информацией, организацию контроля передачи ин-
формации. При этом в общем случае различают несколько уровней
интерфейса, часть которых реализуется аппаратно, а часть — про-
граммно.
Таблица 9.4
Параметры	Интерфейс		
	IRS-232-C	RS-423	(RS-422
Линия	Одиопровод- ная, несогласо- ванная	Однопровод- иая, несогласо- ванная	Дифференци- альная, согласо- ванная
Максимальная длина линии, м	15	600	1200
 Максимальная скорость пере- дачи информации, Кбод	20	100	(при 12 м)	104	(при 12 м)
Выходное напряжение пере- датчика при работе на нагруз- ку. в	От ±5 до ±15 при jRh = =3±7 кОм	±3,6	2,0
Скорость нарастания сигнала на выходе передатчика, В/мкс	<30	Зависит от длины кабеля и частоты пере- ключения	Не ограниче- на
Входное сопротивление при- емника, кОм	3±7	>4	>4 .
Максимальное значение поро- га приемника, В	±3	±0,2	±0,2
Максимально	допустимое входное напряжение приемни- ка, В	±25	±12	±12
Состав аппаратуры для физической реализации внешнего по-
следовательного интерфейса (рис. 9.4) включает линию передачи
информации (одиночный проводник, витая пара, радиочастотный
кабель, волоконно-оптический кабель) и контроллеры устройств,
предназначенных для выполнения следующих основных функций:
управление обменом информацией; осуществление сопряжения с
линией передачи информацией; осуществление контроля передачи
информации, состояния устройств, участвующих в связи, самокон-
троля. На рис. 9.4. ПУ/ и КПУ/ — t-e периферийное устройство и
его контроллер для связи с внешним последовательным интерфей-
сом; ЭВМ и К —центральная ЭВМ системы и ее контроллер для
связи с внешним последовательным интерфейсом: МИ, и МИ —
магистральный (внутримашинный) интерфейсы i-ro периферийного
устройства и ЭВМ соответственно.
Линия последовательной передачи информации
Рис. 9.4. Структура внешнего последовательного интер-
фейса
•Обмен информацией осуществляется в большинстве случаев пе-
редачей сообщений, состоящих из командных, информационных
и ответных слов. При этом используется определенный язык пере-
дачи этих слов. Типичное слово синхронного протокола с бытовой
организацией содержит начальный флаг, адресное, управляющее
и информационные поля, проверочную последовательность слова
и завершающий флаг (рис. 9.5).
Начальный срлаг (8 бит)	Адрес (Вили Кбит)	Управление (в или/вбит,	Информация (любое число битов)	Проверочная последова- тельность (1Ь бит)	Заверша- ющий Флаг (3 бит)
Рнс. 9.5. Формат слова синхронного протокола
Для передачи слов с битовой организацией широкое примене-
ние находят: код без возвращения к нулю (БВН); код без воз-
вращения к нулю с инверсией (БВНИ); Манчестерский код II.
Код без возвращения к нулю (рис. 9.6,а) отобра-
жает последовательность двоичных битов последовательностью
уровней напряжения, постоянных на интервале каждого переда-
ваемого двоичного разряда.
В коде без возвращения к нулю с инверсией
логическая единица передается отсутствием изменения уровня
предшествующего бита, а логический нуль — инверсией этого уров-
ня (рис. 9.6, б). Таким образом, логические единица и нуль в коде
БВНИ могут быть представлены в одной последовательности как
низким, так и высоким уровнями напряжения, причем длинная
последовательность логических единиц образует постоянный уро-
вень, а длинная последовательность логических нулей создает би-
полярный периодический сигнал.
Код Манчестер II отображает каждый бит двоичной по-
следовательности переходом уровней: если низкий уровень сменя-
ется высоким, то передается логический нуль, если высокий уро-
вень сменяется низким, то логическая единица. Переходы имеют
место в середине временного интервала, отведенного каждому дво-
ичному биту (рис. 9.6, в). Код Манчестер II легко получается из
кода без возвращения к нулю, если последний подать на один
вход схемы логической равнозначности, на второй вход которой
поступает синхросигнал в виде меандра с периодом, равным пе-
риоду кода БВН, и синфазный с ним (рис. 9.6,г).
а)
1 । о | 1 | 1
(0)
(-)
в)
(+)
Го)
(-)
1+)
(0)
б)н
м
Код Манчестер П
Синхросигнал
Код Манчестер И
Последовательность
двоичных битов
Код дез возвращения
к нулю
Код без возвращения
к нулю
с инверсией
Последовательность
двоичных битов
Код без возвращения
к нулю
Рис. 9.6. Примеры кодов передачи информации
В последнее время в связи с распространением 'многопроцес-
сорных систем, отдельные микропроцессоры или УВВ которых мо-
гут отстоять друг от друга территориально на сотни метров (на-
пример, заводская или цеховая информационно-управляющая вы-
числительная система), все большее применение находят систем-
ные интерфейсы или интерфейсы локальных сетей.
Известны следующие локальные сети: DECnet фирмы «Digital
Eguipment Corp.», Net/One фирмы «Ungermann Bass Inc», Z—net
фирмы «Zilog Inc.», Cluster/One фирмы «Nestar Systems», сеть фир-
мы «Motorola», сеть фирмы «IBM», Omminet фирмы «Corvus Inc»,
Ethernet фирмы «Intel Corp».
Некоторые характеристики зарубежных локальных сетей при-
ведены в табл. 9.5.
Системный интерфейс (интерфейс локальных сетей) — это, как
правило, многоуровневая архитектура (совокупность) аппаратных
и программных средств. Рассмотрим .задачи, решаемые отдельны-
ми уровнями системного интерфейса на примере архитектуры ло-
та б л и ц а 9.5
Параметр локальной сети	Название локальной сети		
	Cluster/One	PLAN	Ethernet
Максимальная ско- рость передачи дан- ных, Мбод	0,24 /	2,5	10
Число подключае- мых устройств	64	255	1024
Шина интерфейса	16-проводной плоский кабель	Коаксиальный кабель	Коаксиальный кабель
Длина связей сети, м	300	6400	2300
Топология сети	Произвольная	Многозвездная	Линейная шина
Метод доступа к шине локальной сети	Множественный доступ с контролем несущей и исклю- чением столкнове- ний	Эстафетная пе- редача маркера управления	Множественный доступ с контролем несущей и обнару- жением столкно- вений
калькой сети iLNA фирмы «Intel» [81]. Физические средства ин-
терфейса (первый уровень) (рис. 9.7, а) в сети iLNA являются ап-
паратными средствами и включают последовательную линию связи,
приемопередатчики, передающие информацию в коде Манчестер II.
Звено данных интерфейса — второй уровень — реализуется как
аппаратными, так и программными средствами и позволяет орга-
низовать передачу пакетов сообщений от одного устройства сети
к другому. На этом уровне выполняются следующие функции:
кадровая синхронизация (определение начальных и конечных то-
чек сообщений); адресация (т. е. определение устройства, прини-
мающего сообщение); обнаружение ошибок; управление подклю-
чением многочисленных устройств сети к физическому адресу. Ни-
же подробнее рассмотрим типичное образование кадра передавае-
мой информации при последовательной передаче данных с битовой
организацией, и те особенности построения кадра, которые обес-
печивают выполнение функцией, возлагаемых на второй уровень
интерфейса.
Информация передается последовательно кадрами. В протоко-
лах последовательной передачи информации с битовой организа-
цией для определения различных частей сообщения используется
Флаг	Кадр 1	Флаг	Кадр 2. Признак
освобождения
интерфейса
в)
0 1 1 7 1 7 1 0	оххххххх	7 XX х X X X X	
Флаг	v Адрес	Управляющее поле
г)
Флаг (S бит)	Адресное поле (8,16 бит)	Управля- ющее пале (8,165am)	Информационное поле (произвольное число бит)	Поле провероч- ной последова тельнос- ти (16 бит)	Флаг (8 бит)
Введение и исключение нулей
Рнс. 9.7. Системный интерфейс: уровни системного интерфейса (с), последова-
тельность кадров (б), формат адреса кадра (в), формат кадра (г)
положение этих частей в последовательности битов. Кадр с обеих
сторон ограничивается флаговыми последовательностями 01111110
(рис. 9.7, б). Если кадр оканчивается не флагом, а последователь-
ностью единиц числом 15, то это означает, что передающее уст-
ройство закончило передачу и остальные устройства в сети могут
начать передачу информации.
Передающее устройство может закончить кадр посылкой ком-
бинации от 7 до 14 единиц, что означает режим преждевременного
прерывания кадра. Приемное устройство в этом случае не прини-
мает последний кадр и не может выходить на передачу, пока не
получит команды от передающего устройства. Кадр содержит ад-
ресное, управляющее и информационное поля. Адресное поле сле-
дует за первым флагом кадра и определяет адрес отправителя или
получателя кадра. Возможны два режима адресации: режим ос-
новной адресации, при котором используется один адресный байт,
и режим расширенной адресации, при котором длина адресного
поля равна одному байт или более./В последнем случае, если млад-
ший бит первого адресного байта „0“, следующий байт есть про-
должение адресного поля. Это поле заканчивается первым прини-
маемым байтом, в котором младший, бит равен „1“. Таким обра-
зом, адресное, цоле может быть расширено до любого числа байт.
Пример двухбайтового адресного поля приведен на рис. 9.7, в.
За адресным полем следует управляющее поле длиной 1—
2 байт, предназначенное для кодирования команд и ответов, не-
обходимых для управления линией передачи данных. Возможны
три типа управляющего поля: супервизорный (контрольный); пе-
редачи информации; с неупорядочной последовательностью (нену-
мерованных) кадров. Супервизорный тип управляющего поля ис-
пользуется для передачи состояния готовности, занятости и для
оповещения об ошибках в последовательности кадров.
В режиме передачи информации управляющее иоле использу-
ется собственно для передачи упорядочной последовательности ин-
формационных кадров. Тип управляющего поля с неупорядочной
последовательностью кадров используется для управления линией
передачи данных, т. е. для включения в работу, управления режи-
мом ответа приемных устройств.
Пред флагом в конце кадра размещается 16-битовое поле про-
верочной последовательности, обеспечивающее обнаружение оши-
бок (рис. 9.7, г). Обнаружение ошибок ведется по всему кадру
(между начальной и замыкающей флаговыми последовательно-
стями) с использованием циклического избыточного кода вида
Х16+Х12+Х5+ 1 и передачей инвертированного остатка в качестве
проверочной последовательности. В передающем устройстве для
этого сначала все 16 бит последовательности проверочного кода
(ППК) устанавливаются в „Г*. Затем двоичное значение подле-
жащего передаче отрезка сообщения умножается и делится на со-
отвётствующие полиномы. Целая часть частного отбрасывается,
а дополнение остатка передается в качестве ППК- В приемнике
проводятся аналогичные вычисления по всем кадрам, включая и
ППК. Если ошибок нет, то остаток равен FOB8. Информационное
поле может быть любой длины, в том числе и нулевой; минималь-
ная длина кадра, не считая флаговых последовательностей, равна
32. Информационное поле включает собственно пересылаемые
данные и информацию о распределении и управлении данных в
этом поле. Важной особенностью протокола последовательной пе-
редачи данных с битовой организацией является введение и исклю-
чение нулей, чем обеспечивается прозрачность {выделение) дан-
ных в кадре. В пределах битовой последовательности кадра между
двумя флагами нуль автоматически вставляется в процессе пере-
дачи после пяти подряд идущих единиц и исключается на приеме’.
Поэтому ни одна битовая последовательность в кадре не может
быть ошибочно расшифрована как флаговая, как комбинация при-
нудительного прерывания или как комбинация освобождения ин-
терфейса.
Последовательная передача данных по линии интерфейса мо-
жет вестись либо в коде БВНИ, либо в коде Манчестер II по ли-
нии связи, соответствующей интерфейсам RS-232-C, RS-422,
RS-423.
Функции формирования кадра в интерфейсе выполняются на
аппаратном уровне. Программные средства второго уровня интер-
фейса решают функции управления передачей пакета данных (до-
ступа устройства к линии последовательной передачи данных). При
этом используется принцип приоритетного представления линии с
названием «коллективный доступ с контролем несущей и исклю-
чением столкновений». Суть принципа заключается в следующем:
устройства, подключенные к сети, асинхронно пытаются передать
по общей линии каждый свой пакет данных, одновременно «при-
слушиваясь» (следя за несущей) к работе других устройств. Если
в момент передачи происходит «столкновение» передач нескольких
устройств, то все они прекращают передачу на случайный по дли-
тельности интервал времени, затем делают попытку снова передать
данные. Возможен другой способ управления передачей данных,
основанный на принципе «передачи эстафетной палочки», при ко-
тором каждое устройство последовательно получает возможность
для обмена и либо пользуется этой возможностью, либо нет в
зависимости от необходимости.
Транспортный уровень интерфейса, реализуемый программно,
обеспечивает надежную передачу сообщений переменной длины,
несмотря на то что, скажем, второй уровень передачи может те-
рять отдельные пакеты из-за ошибок, столкновений; дублировать
их и передавать в непоследовательном порядке. Одновременно
транспортный уровень следит за тем, чтобы одно более «скорост-
ное» устройство «не завалило» данными менее «скоростное» уст-
ройство, т. е. транспортный уровень интерфейса управляет пото-
ками данных с учетом объемов буферной памяти устройств.
Программные средства уровня сеанса связи (сессии) выполня-
ют функции выдачи прикладным программам информации о со^
стоянии сети, например о связи двух устройств между собой в
данный момент.
Программные средства уровня управления локальной сетью
предоставляют пользователю средства диагностики сети.
§ 9.2. МУЛЬТИПЛЕКСНЫЙ ИНФОРМАЦИОННЫЙ КАНАЛ
Рис. 9.8. Структурная схема мульти-
плексного информационного канала
Мультиплексный информационный канал (МИК), структурная
схема которого показана на рис. 9.8, представляет собой пример
внешнего интерфейса периферийных устройств и предназначен для
связи нескольких абонентов (Аг) при работе в условиях высокого
уровня помех через магистральный интерфейс последовательной
передачи информации в мультиплексном режиме [82]. Скорость
передачи информации 1 Мбод,
максимальная длина магист-
ральной шины (МШ) до 100 м,
'наибольшее возможное число
абонентов (Лп), обмениваю-
' щихся информацией по каналу,
31. Двоичная информация пе-
редается фазо-манипулирован-
ным биполярным кодом типа
Манчестер II по магистраль-
ной шине,' выполняемой в виде
витой пары с волновым сопро-
тивлением Zc = 70ч-85 Ом, по-
мещенной в экран.
По сравнению с кодом без
возвращения к нулю и кодом без возвращения к нулю с инверсией
код Манчестер II характеризуется более высокой помехозащищен-
ностью по ряду причин. Во-первых, специальная форма фазома-
нипулированного биполярного сигнала: сначала фаза низкого
уровня в течение первого полупериода, затем фаза высокого уровня
в течение второго полупериода при передаче логического «0», либо,
наоборот, сначала фаза высокого уровня в течение первого полу-
периода, затем фаза низкого уровня в течение второго полуперио-
да, при передаче логической „1“.
Во-вторых, побитовая синхронизация, принцип которой понятен
из рис. 9.9. Любой первый переход фазоманипулированного сиг-
нала через нулевой уровень • напряжения воспринимается прием-
ником как начало отсчета интервала Т. Приход нового ожидае-
мого фронта вновь запускает отсчет интервала Т. На рис. 9.9
НО(-, HOi+i, НО/+2 — начало отсчета i, (i + 1), (i + 2) интервалов.
С целью повышения помехозащищенности приемник стробируется
на прием только в зоне поиска фронта.
В-третьих, узкополосный -спектр частот сигнала, а именно от
частоты /фР, обусловливаемой длительностью фронта сигнала, до
половины частоты тактовой посылки fr/2- Отсутствие в спектре по-
лезного сигнала постоянной составляющей и частот в интервале
от 0 до fr/2 позволяет применять в приемниках этого кода загра-
дительные фильтры, гальваническую развязку, что способствует
повышению защищенности от внешних помех.
Важное достоинство кода Манчестер II заключается в переда-
че информационных сигналов и синхросигналов по одной и той же
линии магистрали, что способствует защищенности от помех и уп-
рощению магистрали, уменьшению числа приемопередатчиков.
Зоны
Рис. 9.9. Временная диаграмма, поясняющая принцип побито-
вой синхронизации
С целью повышения надежности канал в общем случае' Может
быть реализован в виде совокупности идентичных магистральных
шин, например основной и одной или нескольких резервных.
Абоненты (А) на рис. 9.8 подключаются к магистральным ши-
нам (МШ) через модули интерфейса (МИ), последние могут вы-
______
7 |кс|сд[сд|... |сд] [ос] [кс]
2 [кс] |ос|сд|сд| - |сд] Гкё]
3[кс|кс| ** |ос|сд|сд| •••[сд] [ос] [кс]
[ос] «кс?
з|кс[сд| tl [ос] #г 1кс]
£|йс] |ос|сд| [кс]
7 |кс [сд|сд | • • • [сд] гStcj 
а |кс|кс| tl [ос[сд|сд| - [сд] *г [кс]
___.	____ 
9 [кс|	jKCj
7б|кС|СД| tl [кс | '
Рис. 9,10. Форматы основных сообщений
Рис. 9.11. Форматы групповых со-
общений:
КС — командное слово. СД — слово
данных, ОС — ответное слово, А 4
-5- 12 мкс, t2 > 4 мкс. пунктиром обозна-
чено следующее слово
поднять функции контроллера (К), оконечного устройства (ОУ)
или монитора (М). В общем случае модуль интерфейса работает
в зависимости от программного управления в любом из перечис-
ленных режимов.
Таблица 9.6
Номер формата	Назначение формата сообщения	Контроллер		Оконечное устройство 1		Оконечное устройство 2	
		передает	принимает	передает	принимает	передает	принимает
1	Передача дан- ных от контролле- ра к оконечному устройству	КС, не- сколько СД	ос	ос	КС, не- сколько сд		—
2	Передача дан- ных от оконечного устройства к контроллеру	КС	ОС, не- сколько сд	ОС, не- сколько сд	КС	—	—
 3	Передача дан- ных от оконечного устройства 1 к оконечному устрой- ству 2	КС1, КС2	ОС2, ОС1	ОС1	KCI, не- сколько СД	ОС2, не- сколько СД	КС2
4	Передача коман- ды	КС	ОС	ОС	КС	—	—
5	Передача коман- ды и слова данных	кс, сд	ОС	ОС	КС, СД	—	__
6	Передача коман- ды и прием слова данных	КС	ОС сд	ОС сд	КС	—	—
Модуль в режиме контроллера управляет обменом информаци-
ей между всеми абонентами, передает командные слова (КС), пе-
редает и принимает слова данных (СД), принимает ответные сло-
ва (ОС), контролирует состояние интерфейса. В любой момент
времени только один любой модуль интерфейса работает в ре-
жиме контроллера, а остальные функционируют либо в режиме
оконечного устройства, либо в режиме монитора.
Модуль интерфейса в режиме оконечного устройства контроли-
руёт достоверность принятой информации, отвечает на команды
модуля контроллера. Ь режиме монитора модуль интерфейса осу-
ществляет прослушивание магистральной шины, накопление ин-
формации, отвечает на адресованные ему команды.
Асинхронный обмен информацией по принципу «команда — от-
вет» инициируется контроллером и осуществляется в виде сообще-
ний из командных ответных слов и слов данных.
Таблица 9,7
। Номер формата	Назначение формата сообщения	Контроллер		Оконечное устройство		Прочие оконечные устройства	
		передает	принимает	передает	принимает	передает	принимает
7	Групповая переда- ча данных	КС, не- скольких сд	—	—	КС, не- скольких сд	—	КС, не- скольких СД
6	Групповая переда- ча данных от оконеч- ного устройства к остальным оконечным устройствам	КС для прочих ОУ, КС,- для r-го ОУ	ОС;	ОС,-, не- сколько сд	КС,-		Не- сколько сд
9	Передача группо- вой команды	КС	—	—	КС	—	КС
110	Передача группо- вой команды со сло- вом данных	кс, сд	—	—	КС, СД		кс, сд
Возможны две группы форматов сообщений: форматы основных
сообщений (рис. 9.10) и форматы групповых сообщений (рис.
9.11). Работа контроллера, оконечных устройств при передаче фор-
матов основных сообщений поясняется табл. 9.6, а форматов груп-
повых сообщений — табл. 9.7.
’Информация передается модулем интерфейса словами без пауз;
пауза между передачами различных модулей интерфейса t\ долж-
на лежать в пределах 4—12 мкс; пауза между форматами сообще-
ний быть больше или равна 4 мкс.
В любом слове присутствуют сигнал пословной синхронизации,
16 информационных разрядов и разряд контроля по четности. Ин-
формация в словах передается последовательным биполярным фа-
зоманипулированным кодом, причем информация в словах распо-
лагается старшими разрядами вперед; неиспользованные разряды
при этом устанавливаются в логический нуль.
На рис. 9.12, а показан формат командного слова, включающе-
го синхросигнал (сначала высокий уровень, затем низкий), зани-
мающий по времени интервал, соответствующий трем разрядам
(т. е. 3 мкс), поле адреса оконечного устройства (с 4-го по 8-й раз-
ряды); разряд «прием — передача» К (9-й разряд); поле «Подад-
рес/Режим управления» (с 10-го по 14-й разряды); «Число слов
данных/Код команды» (с 15-го по 19-й разряды); разряд четности
Р (20-й разряд).
Разрядная
сетка
1 2 3 4 5 6 7 6 9 10 11 12 13 14 15 16 17 18 19 20
а)
Командное» <•
слово
б)
Слово
данных
в)
Ответное
слово
5(4+8)
5(10+14)
20
5(15+19)
Синхросигнал Адрес ОУ К Подадрес/Режим	Число СД/ Р
управления код команды
16(4 + 19)
20
Синхросигнал
Данные Признаки
5(4+8)
9 10 11	15 16 17 18 19 20
Рс ос но
Принята
групповая
команда
Абонент
занят
Синхросигнал Адрес ОУ
Ошибка в сообщении —
Передача ОС ----------
Запрос на обслуживание
Неисправность
Принято
управление
__Неисправность
абонента
9
Рнс. 9.12. Форматы командного слова (а), слова данных (б) и ответного сло-
ва (в):
к— разряд признака прием — передачи, р — разряд порядка по четности
В поле «Адрес ОУ» размещается адрес абонента, которому
предназначено командное слово. Двоичный код 11111 в поле «Ад-
рес ОУ» указывает на групповое обращение,. т. е. обращение ко
всем абонентам интерфейса.
В поле «Подадрес/Режим управления» размещается подадрес
устройства абонента, адресуемого через соответствующий модуль
абонента, если код поля «Подадрес/Режим управления» принимает
любую из комбинаций от 00001 до 11 ПО. Комадное слово в этом
случае идентифицируется принимающим модулем интерфейса как
команда обмена данными, причем код поля «Число СД/Код коман-
ды» воспринимается как число передаваемых в сообщении слов
данных.
Размещение в поле «Подадрес/Режим управления» кода 00000
или 11111 служит признаком режима управлёния, и в этом случае
код в поле «Число СД/Код команды» воспринимается модулем ин-
терфейса как конкретная команда. Список команд и соответствую-
щих им кодов с комментариями приведен в табл. 9.8.
Таблица 9.8		
Код команды (разряды 15-19)	Команда	Комментарий
ооооо	Принять управ- ление интерфейсом	Передача управления интерфейсом адресуе- мому модулю, способному работать в режи- ме к
00001	Синхронизация	Синхронизация работы адресуемого модуля
00010	Передать ОС	Модуль передает контроллеру ответное сло- во, связанное с последним достоверным команд- ным словом
00011	Провести само- контроль	Инициирует самоконтроль адресуемого мо- дуля
00100	Блокировать пе- редатчик	Адресуемый модуль блокирует работу своего передатчика по резервной МШ
.00101	Разблокировать передатчик	Адресуемый модуль разрешает работу пере- датчика на резервную МШ
00110	Блокировать	Адресуемый модуль в ответном слове пере- признак	неис- дает разряд-признак «Неисправность» кодом, правности адресуе- соответствующим исправному состоянию неза- мого модуля	висимо от реального технического состояния модуля	
00111	Разблокировать Отмена команды с кодом 00110 признак	неис- правности адресуе- мого модуля	
01000	Установить ис- Установка адресуемого модуля в исходное ход ное состояние состояние	
10000	Передать век- Адресуемый модуль передает контроллеру торное слово	векторное слово (слово данных), о готовности которого модуль сообщал предшествующим от- ветным словом путем передачи «1» в разряде признака «Запрос на обслуживание»	
10001	Синхронизация Синхронизация адресуемого модуля словом словом данных данных, следующим от контроллера непосред- ственно за командой	
Продолжение табл. 9.8
Код команды (разряды 15—19)	Команда	Ком мет арий
10010	Передать послед- нее командное сло- во	Адресуемый модуль передает контроллеру со- держимое разрядов с 4-го по 19-й последнего командного слова, принятого модулем перед данной командой
10100	Блокировать пе- редатчик МШ	Адресуемый модуль блокирует работу пере- датчика на резервную линию, если «>2
10101	Разблокировать передатчик МШ	Адресуемый модуль разблокирует работу пе- редатчика на резервную линию, если 1>2
10011	Передавать сло- во встроенного контроля	—
Формат слова данных (рис. 9.12, б) содержит синхросигнал
(сначала низкий уровень напряжения, затем высокий, занимаю-
щий по времени интервал, соответствующий трем разрядам), поле
данных с 4-го по 19-й разряд, разряд контроля по четности Р (20-й
разряд). Слово должно содержать нечетное количество единиц.
Формат ответного слова (рис. 9.12, в) содержит синхросигнал,
X	1 Магистральная шина 1 у и Zo=(7O±85)0m	1 Шал Со = 100 пФ/н	j рггу затухание 0.05дБ/м L 1 L^IOOti	"	п [I т- Rs=0,75Ro	Согласующий _.Т Защитный	резистор резистор ^Согласующий 	j трансформатор ^,'i (П=1,91, Ов^ЗкОм) 	Шлейф (146м)
1_?...., п п Приемник-передатчик		Трансформатор " гальванической развязки _ Модуль интерфейса — (контроллер, оконечное устройство, монитор)
Рис. 9.13. Схема подключения модуля интерфейса к магистральной
шине при длине шлейфа до 6 м
		Таблица 9.9
Номер разряда	Признак	Комментарий
09	Ошибка в сооб- щении	Устанавливается в «1» ОУ при установлении факта приема недостоверного КС в информа- ционной посылке
10	Передача ОС	Устанавливается в «0» прн передаче ОС
11	Запрос на обслу- живание	Устанавливается в «1» для указания потреб- ности ОУ в обслуживании
15	Принята группо- вая команда	Устанавливается в «1» при приеме ОУ досто- верной групповой команды
16	Абонент занят	Устанавливается в «0» при возможности об- мена данными между ОУ и связанным с ним абонентом по команде К
17	Неисправность абонента	Устанавливается в «Ь>, если абонент, связан- ный с ОУ, неисправен
18	Принято управ- ление интерфей- сом	Устанавливается в «1» при готовности ОУ принять на себя управление МИК
19	Неисправность ОУ	Устанавливается в «1», если ОУ неисправно
12—14	Резерв	Должны быть устано.лены в «0». Использо- вание этих разрядов запрещается
аналогичный синхросигналу командного слова, поле «Адрес ОУ»
с 4-го по 8-й разряды, поле признаков с 9-го по 19-й разряды, раз-
ряд контроля по четности Р (20-й разряд).
В поле «Адрес ОУ» размещается адрес оконечного устройства,
посылающего ответное слово. В поле признаков размещается ин-
формация о состоянии и потребностях модуля интерфейса, работа-
ющего в режиме ОУ, а также связанного с этим модулем абонен-
та; табл. 9.9.
Магистральная шина (рис. 9.13 и 9.14) представляет собой спе-
циальный кабель длиной до 100 м (витая пара проводов в экране
с волновым сопротивлением 70—85 Ом, погонной емкостью
Со=ЮОп<Р/ц
Затухание 0,05 дБ/м
1Л100н
— Защитные
резисторы
Приемник-передатчик
Трансформатор
.гальванической
разВязки
Модуль интерфейса
.(контроллер,аконечное
устройство, монитор')
Рис. 9.14. Схема подключения модуля интерфейса к магистральной
шине при длине шлейфа до 0,3 м
100 пФ/м, затуханием 0,05 дБ/м), согласованный на концах шины
резисторами /?0 с сопротивлением 70—85 Ом.
Ответвители к модулям интерфейса могут быть выполнены с
включением согласующего трансформатора (рис. 9.13) и без него
(рис. 9.14).
Таблица 9.10
Вариант подключения ответвителя	На входе приемника				На выходе передатчика			
	напряжение входного перепада АП, В	® КЗ oSa Ьч К кз О ОАО - СХК л к О rt О.И К К о Я	ф gg . « Ф к Я кЗ X Р-в-Ф К к S S5gw	ti, ts, t3, НС	напряжение выходного сигнала ЛП1 В	И	^3» нс	эн ‘°; ,н;
С согла- сующим трансфор- матором (рнс. 9.13) •	0,86—14,0	0,2	±10	sgl50	.18—27	±0,9	==?25	100— 300
Без со- гласующего трансфор- матора (рис. 9.14)	1,2—20,0	0,28			6—9	±0,3		
Основные параметры сигналов на входе приемника или выходе
передатчика любого модуля интерфейса в зависимости от варианта
подключения ответвителя приведены в табл. 9.10. Обозначения,
используемые в табл. 9.10, поясняются рис. 9.15.
Рис. 9.15. Параметры биполярного фазоманнпулирован-
ного сигнала
§ 9.3. ИНТЕРФЕЙСНЫЕ БИС ДЛЯ РАДИАЛЬНОГО ПОДКЛЮЧЕНИЯ
УСТРОЙСТВ С ПОСЛЕДОВАТЕЛЬНОЙ ПЕРЕДАЧЕЙ ИНФОРМАЦИИ
Обмен информацией с внешними устройствами, удаленными от
персональных ЭВМ типа ДВК на единицы и десятки метров, осу-
ществляется с применением интерфейса локальных сетей, типич-
ный представитель которого — дуплексный последовательный ка-
нал с протоколом интерфейса для радиального подключения уст-
ройств с последовательной передачей информации (ИРПС).
Рис. 9.1,6. Схема ИРПС
В соответствии с ИРПС каждый абонент в общем случае со-
держит передатчик «И» и приемник «П». Пара абонентов (рис.
9.16) связана между собой двумя двухпроводными линиями (ви-
тая пара, витая пара в экране), причем передатчик первого або-
нента И] двухпроводной линией связан с приемником второго або-
нента П15 а И2 — с Пг- По линиям связи биты последовательной
информации передаются однонаправленно импульсами тока. В так
называемой «20-мА токовой петле» номинальная амплитуда им-
пульса тока при передаче состояния логической «1» равна 20 мА.
Информация передается последовательно со скоростью от несколь-
ких десятков до нескольких десятков тысяч бод.
В большинстве применений информационная часть слова состо-
ит из 9 бит, 9-й бит — бит паритета. Слова разделены старт-бита-
ми („1“) и двумя стоп-битами („0“) (рис. 9.17).
Каждый из двух абонентов одновременно и асинхронно может
передавать и принимать последовательную информацию от другого
абонента, чем и обеспечивается дуплексный режим- работы ИРПС.
За время приема с линии текущего слова в сдвиговый регистр
приемника абонент считывает из буферного регистра приемника
в свою внутреннюю память предыдущее слово и одновременно за
время выдачи из сдвигового регистра передатчика на линию те-
кущего слова абонент записывает в буферный регистр передатчика
из своей внутренней памяти следующее слово другому абоненту.
Слово
/	о о
----	1	т	1	JV-T	г-----1
0---------------------------------I 1-I	2-I-I-I
____J_____J____I___J_____।____I. ।
Старт----------' Бит Стап-диты
бит	Передаваемые	данные	пари-
тета
—|1----------1----1—н—।----1-----1----1----1 
Т Т Т Т т т т т t
Рнс. 9.17. Информационное слово ИРПС
Особенности организации ИРПС рассмотрим на примере рабо-
ты устройства последовательного ввода — вывода (УПВВ) одно-
платной микроЭВМ «Электроника МС 1201.01» [83]. Устройство
УПВВ, принципиальная электрическая схема которого приведена
на рис. 9.18, включает генератор тактовой частоты ГТЧ (4608 кГц),
схемы оптронной гальванической развязки «20-мА токовой петли»,
переключатель типа ВДМ.1-8 для задания режимов работы УПВВ
и специализированный асинхронный приемопередатчик (SART),
выполненный как заказная БИС (К1801ВП1—035) на матричном
кристалле типа К1801ВП1 по л-канальной МДП-технологии (5000
транзисторов).
Микросхема К1801ВП1-035, структурная схема которой при-
ведена на- рис. 9.19, обеспечивает, с одной стороны, стандартное
подключение УПВВ к системной магистрали (см. § 9.1) (схема
синхронизации, интерфейс магистрали, схема прерываний), а с
другой стороны, преобразование байтовой информации в последо-
вательную и наоборот (приемник, передатчик, схемы выбора ско-
рости передачи и режима работы).
По последовательному каналу SART обеспечивает:
прием и выдачу слов в форматах 5, 7, 8 информационных бит;
формирование двух стоп-битов;
формирование и контроль бита паритета (четности или нечет-
ности), а также работу без бита паритета;
различные скорости обмена по последовательной линии
гговой частоте 4608 кГц; 50, 75, 100, 150, 200, 600, 1200,
)0, 9600, 19 200, 57 600 бод.
при
2400,
5
I
ь
£
АДОО	1
\АД01	г
.АД02	3
	ч
АД 09	5
АД05	6
^АДОб	7
,АДО1	8
^АДОб	9
,АДО9	10
.А ДЮ	11
АД 11	12
, АД 12	13
АД 15	1Б
ПОСТ в	15
вывод н	п
ввод н	к
СИАН	19
вчн	20
ВхРПР	21
СБРОС	22
СИПИ	23
BOTH. 29
; ТПРН 25
'ВЫхРПр 26
1к 0,068 1к  гтч~!
iL0^B__J12Oi.Gf^55/1Hl
Qi
Сг 1Г19ГТ96О8кГи,
7'm®
а
J4
22
21	jjf
20	26 ]
19	47 J
18	58 \
тг	зт\
IAK1
К1801ВП1-035
SART
RPLY
39' 23
BS
’SYNC
IHU
tout
1_______№,
г______15_
3______19_
9______13.
5______12_
6______11_
7_____10_
s_______да
1	03
2	09
3____05,
9____06.
5	01
6____08,
7____да
8____10
.02
09	1
10____2
77____3
12____9
13	5
19____6_
15____7.
16____8
1?	9
18____10,
19____11_
20	12
22____13
25 76
о
1
г
5
9
5
Б
7
8
9
Ю
П
12
15
01
CLC
y'SA-l
90
DCLO
27 gj[~g~|W
7F
+12 В,
200
30
32
оз
09
05
ОБ
23
29
07
08
IP
+5В
+12 В
КД522Д . КД522Б
01
02
03
04
05
Об
от,
ТВ
ACLO
ACL1
NB0
NB1
ПР
PEV
FR0
FR1
FR2
FR3
EVNT
HALT
YIRQ
ТАКО
0_2___19_
£7____29^
35 25
36 26
HP1-9S
о,125-гл
2Q ----
^BSYD
28
1-56
ХТЗ
. ПД- 1
, ,0П+ 2
3 ОрИ+9
Т ГП- 5
; >рд- б
° -06111 7
' ,РБШ В
О
♦ I
Й-
200 ЧТО
-Й-
2ПО
-И-
КД522Б
£
QJ
6

М
вдму-д
н
-й
Рис. 9.18. Схема устройства последовательного ввода — вы-
вода микроЭВМ «Электроника MCI201»
По параллельному каналу SART обеспечивает:
операции ВВОД, ВЫВОД, ВВОД — ПАУЗА—ВЫВОД с си-
стемной магистралью в режиме внешнего устройства;
формирование запроса на векторное прерывание по системной
магистрали от приемника и передатчика. Описание этих режимов
приведено в § 9.1.
Для программной реализации сложных процедур обмена во
всех режимах специализированный асинхронный приемопередат-
чик содержит четыре регистра и два источника адресов вектор-
ного прерывания, доступных программисту:
Рис. 9.19. Структурная схема специализированного асинхронного приемопередат-
чика К1801ВШ-035
регистр состояния приемника (РСПР);
регистр состояния передатчика (РСПер);
буферный регистр приемника (БРПр);
буферный регистр передатчика (БРПер);
источник адреса вектора прерывания приемника (ИАППр);
источник адреса вектора прерывания передатчика (ИАППер).
Назначение задействованных битов регистров РСПр, РСПер,
БРПр, БРПер, ИАППр, ИАППер; доступ к ним со стороны как
последовательной линии, так и системной магистрали; сигналы, вы-
зывающие установку в состояние „1“ и сброс в состояние „0“ ин-
формации в регистрах состояния побитно, приведены в табл. 9.11.
В микросхеме К1801ВП1-035 адреса всех регистров и векторов
прерывания сменные и определяются комбинацией уровней на вхо-
дах SCLO и ACLI (табл. 9.12).
Регистр SART	Назначение бита (номер бита)	Возможность доступа со стороны системной магистрали в режиме
РСПр	Ошибки паритета в принятом слове (15)	ЧТЕНИЕ
	Ошибка переполнения (12)	
	Флаг состояния прием- ника (07)	
	Разрешение прерыва- ния приемника (06)	ЧТЕНИЕ/ ЗАПИСЬ
РСПер	Флаг состояния пере- датчика (07)	ЧТЕНИЕ
	Разрешение прерыва- ния передатчика (06)	ЧТЕНИЕ/ ЗАПИСЬ
Таблица 9.11
Возможность установки в бите «1>	Возможность сброса бита в <0»	Примечание
Ошибка паритета в принятом слове при уста- новленном условии конт- роля паритета	Чтение БРПр; сиг- нал СБРОС	
Поступление более од- ного слова без чтения из БРПр; первое поступив- шее слово		В БРПр сохраняет- ся первое слово
Поступление предыду- щего слова в БРПр; ис- ходное состояние- СТОП на линии	Окончание чтения БРПр; сигнал СБРОС	Возникает требова- ние на прерывание си- стемной магистрали, если биты 07 и 06 установлены в «1»
Разрешение прерыва- ния Пр	Запись с системной магистрали; сигнал СБРОС	
Начало выдачи слова на линию; сигнал ПОСТН Разрешение прерыва- ния передатчика	Запись в БРПер с системной магистрали Запись с системной ^магистрали; сигнал СБРОС	
Продолжение табл. 9.11
Регистр SART	Назначение бита (номер бита)	Возможность доступа со стороны системной магистрали в режиме	Возможность установки в бите «1»	Возможность сброса бита в «0»	Примечание
	Проверка работы (02)	ЧТЕНИЕ	Запись с системной ма- гистрали	Запись с системной магистрали; сигнал СБРОС	Выдаваемое слово поступает в память приемника, послед- ний для приема с ли- нии закрыт
	Разрыв линии (00)				См. табл. 9.13
БРПр	Слово, принимаемое с линии (004-07)	ЧТЕНИЕ	Низкий уровень бита слова		00 — 1-й бит слова
БРПер	Слово, выдаваемое в линию (004-07)	ЗАПИСЬ	Записи с системной магистрали		«1» передатчика «0» приемника
ИАППер ИАППр	Указатель адреса век- тора прерывания (02) Сменная часть адреса вектора	прерывания (03—07)	ЧТЕНИЕ	Комбинация уровней на входах ACLO и АСЫ (см. табл, 9.12)		
Примечание. Незадействованные.биты регистров и источников не используются и читаются как «О».
Приемник SART во всех режимах, кроме режима проверка (бит
02 РСПер в „1“)> готов к работе. Состояние передатчика, его вы-
хода TF, состояние выходной линии определяются уровнями на
входах BSYD (сигнал занятости последовательного канала) и
ACLO (сигнал аварии источника питания), содержанием бита 00
РСПер.
Таблица 9.12
Регистр, вектор прерывания	Адрес при уровнях иа входах ACLO и ACL			
	00	j	10 1	01	п
РСПр	177560	176560	176570	хххххО
БРПр	177562	176562	176572	ххххх.2
РСПер	177564	1765'64	176574	ххххх4
БРПер	177566	176566	176576	хххххб
Вектор прерывания Пр	060	360	370	ххО
Вектор прерывания Пер	064	364	274	хх4
Возможные состояния иллюстрируются табл. 9.13. Временные
диаграммы, поясняющие работу SART в режиме выдачи на линию
8-битовых слов с битом паритета, старт-битом и двумя стоп-бита-
ми, приведены на рис. 9.20. Как отмечалось (см. табл. 9.13), выда-
ча слова возможна лишь при состоянии „0“ на входе BSYD, со-
стоянии „1“ на входе DCLO и состоянии „0“ в бите 00 РСПер.
При выполнении этих условий новое слово выдается,., если бит
флага передатчика находится в состоянии „0“, что имеет место
в том случае, если в БРПер записан байт нового слова и окончена
выдача предыдущего слова. С началом каждого слова бит флага
передатчика устанавливается в состояние „1“ и предотвращает
повторную выдачу слова, пока в БРПер не будет записано новое
слово. Другими словами, начало слова взводит флаг, запрещающий
выдачу следующего слова. Флаг сбрасывается по мере обновления
информации в буфере. Смена информации в буфере происходит
по инициативе активного устройства на системной магистрали.
При периоде смены информации в буфере, меньшем или равном
длительности слова, слова выдаются в линию одно за другим без
пауз. В противном случае в линии информации передается со
стоп-паузами.
Слово состоит из старт-бита („1“), восьми информационных
битов, бита паритета (вырабатывается передатчиком автоматиче-
ски) и двух стоп-битов (СТОГН, СТОП2). Первоначально, при
выходе напряжения питания на режим, флаг передатчика всегда
устанавливается в состояние „1“.
Таблица 9.13
Состояние линии	Уровень на выходе передатчика TF	Уровень иа входе		Значение бита 00 РСПер
		DCLO	BSYD	
Свободна	Выдача слова	1	0	0
Разрыв	Высокий (старт)	1	0	.1
Занята	Низкий (стоп)	1	1	X
Занята по причине ава- рии источника питания	Низкий (стоп)	0	X	X
Временные диаграммы, поясняющие работу приемника SARJ
в режиме приема с линии 8-битовых слов с битом паритета, старт»
битом и двумя стоп-битами, приведены на рис. 9.21, а, б.
В исходном состоянии линии СТОП или по окончании предше-
ствующего слова (бита четности) флаг состояния приемника пере-
водится в состояние „Г*. К моменту поступления нового слова, т. е. 
Таблица 9.14			Таблица 9.15		
Уровни входов		Формат слова, бит	Уровни входов		Режим работы с паритетом
NB0	NB1		NP	PEV	
X	0	.5	1	X	Нет
0	I	7	0	1	По четности
1	1	8	0	0	По нечетно-
					сти
за время двух стоп-битов (СТОП1, СТОП2), активное на магист-
рали устройство считывает буферный регистр приемника и сбра-
сывает бит флага передатчика в состояние „0“. Если чтение БРПр
не завершается за период двух стоп-битов (СТОП1, СТОП2), то
последующее слово не воспринимается, в БРПр сохраняется пер-
вое слово и записывается состояние „1“ в бит (12) ОШИБКА
ПЕРЕПОЛНЕНИЯ РСПр.
Выбор форматов слов по последовательному каналу задается
комбинацией уровней на входах NB0 и NB1 (табл. 9.14). Выбор
режима работы с паритетом или без него, а также режима работы
Вход BSYD
(сигнал занятости
линии)
00 Вит РСПер
(разрыв линии)
Сигнал готовности абонента
к Приену информации
О
Логический „'о" устанавливается активным устройством
[О магистрали I
на системной
О
Вход DCLO
(ПОСТ)
Флаг взводится
записью в БРпер
Флаг взводится
записью в БРПер
ОТ Вит РСПер
(флаг состояния
передатчика)
Флаг взводится
включением
питания
Запись в БРПер
1-го слова
DOOT (ВЫВОД)
Запись в БРПер - —
по инициативе
активного устройства
на системной магистрали
Запись в БРПер
2-го слова
Запись В БРПер
3-его слово
Выход TF
(передатчика)
СТОП
Рис. 9.20. Временные диаграммы работы К1801ВШ-035 в режиме выдачи информации в линию
a)
Вход IF
(приемника)
01бит РСПр
(шлаг состоя
ния Пр)
PIN (ВИОД)
Чтение БРПр
со стороны системной
магистрали
СТОП мрг
15 бит РСПр —
(ошибка паритета)
1Z бит РСПр
(ошибка
переполнения)
б) Вход'IP
Слово N
Слово (N+1)
2
ОТ бит РСПр
DIN
15 бит РСПр
1Z бит РСПр
Рис. 9;21. Временные диаграммы работы К1801ВП1-035 в режиме приема информации с ли-
нии
g паритетом по четности или нечетности задается комбинацией
уровней на входах NP и PEV (табл. 9.15). Выбор скорости обмена
по последовательному каналу производится заданием комбинаций
уровней на входах FRO—FR3 (табл. 9.16).
Начальная установка SART производится подачей сигналов
низкого уровня на входе INIT и DCLO длительностью не менее
10 мкс и 5 мс соответственно.
Микросхема SART конструктивно выполнена в 42-выводном
керамическом корпусе; напряжение питания 5В+5%, потребляе-
мый ток 200 мА; диапазон рабочих температур —10—|-70°С.
											Таблица 9.16		
	Скорость обмена. Кбод												
к		ш											
о	о			ю									о
га	о	о	О	О			О				СП		ю
FR0	0	1	0	1	0	1	0	1	0	1	,0	1	0
FR1	0	0	1	1	0	0	1	1	0	0	1	11	0
FR2	0	0	0	0	1	1	1	1	0	0	,0	0	1
FR3	0	0	0	0	0	0	©	0	1	1	1	1	1
§ 9.4. ИНТЕРФЕЙСНЫЕ БИС ДЛЯ МУЛЬТИПЛЕКСНОГО
ИНФОРМАЦИОННОГО КАНАЛА
Примерами интерфейсных БИС для построения аппаратных
средств мультиплексного информационного канала могут послу-
жить БИС серии 588 [84, 85, 86]. Рассмотрим функциональные
возможности двух микросхем микропроцессорного комплекса этой
серии: кодек манчестерского кода (микросхема 588ВГЗ) и адаптер
канала (микросхема 588ВГ6).
Микросхема 588ВГЗ предназначена для построения контролле-
ров последовательного интерфейса и, в частности, используется для
построения модулей интерфейса мультиплексного информационно-
го канала. Функционально микросхема 588ВГЗ состоит из отно-
сительно независимых устройств декодирования и кодирования
(рис. 9.22).
Декодирующее устройство кодека преобразует последователь-
ную информацию в коде Манчестер II, соответствующую прото-
колу МИК и поступающую на входы микросхемы ILO, ILI в виде
биполярного фазоманипулированного кода в униполярный после-
довательный код на выходе D—, при этом дешифрируется синхро-
сигнал, вырабатывается признак команда/данные, проверяется на
четность информационное слово. Кодирующее устройство кодека
преобразует униполярный последовательный код в форму, соответ-
ствующую протоколу МИК, сопровождает информационное слово
соответствующим синхроимпульсом (рис. 9.23) и дополняет битом
паритета.
Рис, 9,22. Структурная схема кодека манчестерского кода 588ВГЗ
а)
Декодируемое
командное слово
| | | |СИ| | / | У ] 0 | £7 [ 7 | У | У |
Паритет
РИМ'Т I I I
1И ____I--1__ГТЛ__П_Г1_Г1_П_ 1ЛЛГ2________________
ILO ------1 UU LT1—П_Ги~ - • • _П_П_П2С!----------
sinrc TTbTijnjnjnjnjnjbrxj^JTjn • • • TJTJTJ4run_n_n_n_
RAD 2------------1	I----
CSINS______________I--------------------------1----
TR -------------1____________________________I----
6)' D—~ Z_ZZZZZZZZZZZZT I------1	••• _l izzzzz
Кодируемое
командное слово	110 0 111	111
1D^-	--1 I------	•  • ------ZZZZZZZ
SYNTF njTjnjnjTjnjTJTJTJTjn-TLnj- - • • TJTJT-TLTLrLrLn.
STCD __l----------------------- • • • -----1_______
5£SwzzznzzzzzzzzZZZZZZZ--------... zzzzzzzzzzzz
RGB ------------!	 • •	I-------
QL1 _______I 1 П_П_TLT"LTLTL	“LTUUZL!_____
' QLO --.-----1 LTU UT____П_П_Г  - - _П_П_ГСЕ1____
Рис. 9.23. Временные диаграммы работы МС 588ВГЗ в режиме деко-
дирования (а) и кодирования (б) командного слова
Длина информационного слова при приеме и выдаче информа-
ции может программно изменяться от 2 до 28 информационных
разрядов. Кодек работает в асинхронном или синхронном режиме:
в первом случае — со скоростью до 1 Мбод, во втором — до 6 Мбод.
Функциональное назначение входов схемы синхронизации и бу-
фера декодирующего устройства, их обозначение на рис. 9.22, вы-,
бор режима синхронизации и параметры входной информации для
каждого режима приведены в табл. 9.17. .
Например, при использовании микросхем 588ВГЗ в интерфейс-
ном модуле МИК на вывод SYNDC подается опорная частота f=
= 12 МГц, на входы MOSYN, SESYND — низкий уровень, на вхо-
ды SYN, SYND — высокий уровень. Биполярный фазоманипулиро-
ванный код Манчестер II поступает на входы IL0 и IL1 со скоро-
стью 1 Мбод.
Устройство декодирования отслеживает первое сочетание на
входах IL0 и IL1 достоверного импульса синхронизации и двух до-
стоверных импульсов информационных разрядов. С- этого момента
на выходе D^. появляется униполярный код последовательных дан-
ных. Одновременно вырабатывается признак (высокий уровень)
приема командного (ответного) слова CSINS или признак приема
слова данных (высокий уровень) на выходе CSD. Кроме того, фор-
мируется признак приема достоверных данных на выходе RAD2
(высокий уровень). Декодированный униполярный последователь-
ный код может быть принят из микросхемы во внешний регистр
модуля интерфейса МИК в момент перехода из низкого уровня в
высокий сигнала «Синхронизация принимаемой информации» на
выходе SYNRC.
После приема каждого информационного слова декодер про-
веряет данные на четность (нечетность). Высокий уровень на вы-
ходе «Достоверность слова» TR указывает на правильность прие-
ма информационных слов: нет ошибок четности, и форма сигнала
соответствует коду Манчестер II. При продолжении поступления
входных данных декодирующее устройство ожидает новый символ
синхронизации следующего информационного слова.
Выбор проверки паритета (четность/нечетность) определяется
сигналом на входе SEPDC. Низкий уровень — паритет четности,
высокий уровень —паритет нечетности.	»
Количество информационных разрядов (от 2 до 28) в инфор-
мационном слове задается кодом на входах СТС0-4-СТС4 програм-
мируемого счетчика битов декодера. Временная диаграмма, пояс-
няющая работу декодирующего устройства микросхемы при прие-
ме командного слова, в информационном поле которого передается
код 1101111 ... 111, приведена на рис. 9.23, а.
При рассмотрении на структурном уровне кодирующее устрой-
ство микросхемы 588ВГЗ может быть представлено устройством,
состоящим из кодера, программируемого счетчика битов кодера,
Делителя частоты (см. рис. 9.22). Для работы кодирующего устройст-
Таблица 9.17
Функциональное назначение входов	Обозначение на рис. 9.22	Уровни управляющих сигналов и параметры входной информации в		
		асинхронном режиме с само- синхронизацией по каждому второму периоду входной информации	асинхронном режиме с само- синхронизацией по каждому периоду входной информации	синхронном режиме
Выбор режи- ма синхрониза- ции вводимых данных	SESYND	Низкий		Высокий
Выбор им- пульса синхро- низации	SECS	Синхроимпульсы с /=.12 МГц на входе SYNDC; на входе SYN высокий уровень		Внешние синхро- импульсы на входе SYN с частотой, в два раза большей, чем на входе SYND
Выбор режи- ма самосинхро- низации	MOSYN	Низкий	Высокий	Не используется
Вход синхро- низации деко- дирующего уст- ройства	SYNDC	Частота в шесть раз больше частоты входной информации на выводах ILO, IL1		Высокий
Вход внешняя синхронизация декод ир у ющего устройства	SYN	Высокий		Частота в два раза больше, чем частота сигнала на входе SYND
Вход бипо- лярного нуля	IL0	Входные данные со скоростью до 1 МГц; если ID не исполь- зуется, то на входе IL0 — низ- кий уровень, иа входе IL1 — высокий уро- вень; если используются входы ILO, IL.1, то на входе ID низ- кий уровень		Высокий
Вход бипо- лярной единицы	IL1			Низкий
Вход унипо- лярных данных	ID			Высокий
Вход син- хронных дан- ных	SYND Г	Высокий		Входные данные с частотой до 6 МГц
ва в составе модуля интерфейса МИК на вход SYNGD подается ча-
стота f=2 МГц, вдвое превышающая частоту передачи входных
данных, поступающих на вход данных ID^. в форме униполярного
последовательного кода. По признаку (переход из низкого уровня
к высокому, рис. 9.23), поступающему из соответствующего уст-
ройства модуля интерфейса на вход «Пуск кодирующего устройст-
ва» STCD, кодирующее устройство, анализируя вход SESYN вы-
бора типа синхроимпульса, формирует на выходах биполярного
фазоманипулированного кода OL1 и OLO- синхроимпульс команд-
ного (ответного) слова илй синхроимпульс слова данных в соот-
ветствии с протоколом кодирования информации кодом Манчестер
II. Высокий уровень на входе SESIN соответствует передаче ко-
мандного (ответного) слова, низкий уровень — передаче слова дан-
ных.
В ответ на команду «Пуск» STCD кодирующее устройство вы-
рабатывает признак RQD запроса ввода информации (высокий
уровень в течение периода, соответствующего приему кодируемого
информационного слова). В течение этого периода кодирующее
устройство принимает входные данные, поступающие на вход из
буфера модуля интерфейса, побитно преобразует их в код Ман-
честер II, формирует и кодирует бит паритета по окончании ин-
формационного слова.
Синхронизация поступления входных данных осуществляется
импульсами с выхода SYNTF, в свою очередь вырабатываемыми
кодирующим устройством. Длина информационного слова уста-
навливается кодом на входах СТСО — СТС4 программируемого
счетчика битов кодирующего устройства. Задание режима пари-
тета осуществляется по входу SEPGD. Низкий уровень на входе
SEPCD задает контроль на четность, высокий — контроль на не-
четность. Блокирование выдачи фазоманипулированного кода на
выходах OLO и OL1 может быть осуществлена подачей низкого
уровня на управляющий вход DEO. В делителе частот кодирующе-
го устройства частота сигнала внешнего задающего генератора,
поступающего на вход IDIV/6 (12 МГц), делится на 6 (выход
ODIV/6) и может быть подана на вход синхронизации кодирую-
щего устройства SYNCD.
Временная диаграмма, поясняющая работу кодирующего уст-
ройства микросхемами при передаче командного слова, приведена
на рис. 9.23, б.
Начальная установка микросхемы 588ВГЗ может быть осуще-
ствлена подачей на вход общей установки SR низкого уровня.
Микросхема 588ВГ6 представляет собой устройство, предназ-
наченное для построения модуля интерфейса мультиплексного ин-
формационного канала, описание которого приведено в § 9.2.
В зависимости от управляющих сигналов микросхема работает
либо в режиме декодирования информации, поступающей в виде
последовательного фазоманипулированного кода из интерфейса
МИК, и выдачи в системную магистраль абонента командных
слов, слов данных или ответных слов в виде параллельного уни-
полярного 16-разрядного кода, либо, наоборот, кодирует поступаю-
щие с системной магистрали абонента 16-разрядные коды команд-
ных слов, ответных слов или слов данных в информационную по-
сылку для передачи по мультиплексному информационному ка-
налу в соответствии с протоколом Манчестер II.
Возможен также режим ретрансляции кодированной информа-
ции, когда фазоманипулированный код Манчестер II без декоди-
рования с некоторой задержкой передается на выход, при этом
восстанавливаются амплитуда и фаза физических сигналов.
Уровни логических сигналов на выходе соответствуют уровням
логических сигналов ТТЛ-схем.
В режиме декодирования микросхема 588ВГ6 выполняет сле-
дующие функции:
формирует признак «команда/данные», анализируя специфиче-
скую форму синхросигнала кодовой последовательности слова;
сравнивает адрес оконечного устройства, поступающий в ко-
мандном слове, с адресом модуля интерфейса, т. е. с адресом,
предварительно устанавливаемым извне на соответствующих вхо-
дах микросхемы, и вырабатывает признак их сравнения;
дешифрирует входную фазоманипулированную последователь-
ность в униполярный параллельный выходной код и обеспечивает
вывод этого кода в параллельной форме;
проводит контроль на четность информационной посылки, со-
ответствующей одному слову, с выдачей признака контроля дан-
ных;
вырабатывает признак групповой команды, если в адресном
поле слова присутствует код 11111;
вырабатывает сигнал приема информации, соответствующий од-
ному слову протокола.
В режиме кодирования микросхема 588ВГ6 выполняет следую-
щие функции:
принимает с системой магистрали абонента 16-разрядный па-
раллельный униполярный код слова;
дополняет его битом четности и синхросигналом, форма пос-
леднего определяется входным признаком «Команда/Данные»;
последовательно со скоростью 1 Мбод выдает в мультиплекс-
ный информационный канал информационные слова в форме фа-
зомачипулированного кода Манчестер II;
вырабатывает для абонента сигнал передачи каждого инфор-
мационного слова.
Упрощенно структурная схема БИС588ВГ6 приведена на рис.
9.24, где она представлена тремя устройствами: декодирования,
кодирования и управления режимом работы.
Режим декодирования БИС 588ВГ6 устанавливается подачей
высокого уровня на управляющий вход СС. Фазоманипулирован-
ный последовательный код, поступающий на входы INSD (ввод
биполярного логического нуля) и DINS (ввод биполярной логи-
ческой единицы), со скоростью 1 Мбод декодируется в последова-
тельный двоичный код в схеме «декодер Манчестер II». Последо-
вательно декодированная информация с выхода декодера посту-
пает на регистр сдвига РгС1.
EWRZ ERD2 SEINS REF STIRS GN2 GN1 CCRGDK
Рис. 9.24. Структурная схема БИС 588В Гб
Если последовательность принимаемой двоичной информации
такова, что в течение полутора периодов тактовой частоты инфор-
мация соответствует высокому уровню, а затем в течение полуто-
ра периодов — низкому уровню, то в схеме выделения признаков
вырабатывается признак поступления командного (ответного) сло-
ва и в этом случае на выходе INS устанавливается высокий уро-
вень. Если последовательность принимаемой двоичной информации
обратна, т. е. сначала в течение полутора периодов низкий уро-
вень, а затем в течение полутора периодов высокий уровень, то
вырабатывается признак поступления слова данных и на выходе
INS устанавливается низкий уровень.
Схема выделения признаков служит также для выработки сле-
дующих трех признаков: МО, CHD, SAINS. Если в поле адреса
командного слова, поступающего на декодирование, содержатся
все единицы (код 11111), то вырабатывается признак групповой
команды МО. На выходе МО выский уровень, если команда груп-
повая, и низкий уровень, если команда адресуется абоненту с ад-
ресом от 00000 до 11110.
Если текущее содержимое разрядов в поле «Подадрес/Режим
управления» командного слова соответствует коду 00000 или 11111,
то вырабатывается признак SAINS того, что в поле командного
слова «Число слов данных/Код команды» код соответствует коду
конкретной команды, передаваемой по мультиплексному информа-
ционному каналу от контроллера к оконечному устройству. При
этом на выводе SAINS вырабатывается высокий уровень.
Схема выделения признаков осуществляет также контроль на
четность информационного слова; при соблюдении четности на вы-
ходе CHD присутствует низкий уровень. Одновременно в схеме
сравнения адресов декодирующего устройства сравнивается содер-
жимое поля «Адрес оконечного устройства», принятого в команд-
ном слове с адресом интерфейсного модуля, который заранее ус-
танавливается абонентом на входы АО — А4 микросхемы.
В результате сравнения адресов поступающей в БИС инфор-
мации командного слова и собственного адреса микросхемы (адре-
са модуля интерфейса) вырабатывается признак «наш адрес»
СНА. В случае совпадения адресов на выходе СНА высокий уро-
вень.
16-разрядная информация из РгС1 параллельно переписыва-
ется в регистр выходных данных РгД1. При наличии внешних (по
отношению к микросхеме) разрешающих сигналов на выдачу сло-
ва на выходах SED, ERD1, ERD2 (на всех низкий уровень) уст-
ройство управления микросхемы формирует внутренние сигналы
управления, обеспечивающие выдачу информационного слова на
выводы BIT0—BIT15 буфера БуфВВ. На входы ERD1, ERD2 мо-
гут быть поданы управляющие сигналы, разрешающие чтение ин-
формационного слова побитово.
В режиме декодирования устройство управления формирует
признак декодирования входной информации и соответственно за-
полнения регистра сдвига РгС1. В течение этой фазы на выводе
CCRG декодера присутствует высокий уровень.
Режим кодирования устанавливается подачей низкого уровня
на управляющий вход СС. Информационное слово с шин BIT0—
BIT15 через буфер ввода — вывода (БуфВВ) записывается в ре-
гистр данных РгД2 или в регистр команд РгК в зависимости от
внешних относительно микросхемы признаков SED, SEINS, EWR1,
EWR2. Если информационное слово — команда, то низкий уровень
подается на управляющие входы SEINS, EWR1, EWR2; если ин-
формационное слово — данные, то низкий уровень должен быть по-
дан на входы SED, EWR1, EWR2.
Параллельная информация из РгД2 и РгК через мультиплек-
сор переписывается в регистр сдвига РгС2. При этом на выводе
CCRG появится высокий уровень, что является признаком загруз-
ки информационного слова в регистр сдвига кодирующего уст-
ройства РгС2.
При поступлении управляющих сигналов: низкий уровень на
входе STINS при кодировании командного слова или низкий уро-
вень на входе STD при кодировании слова данных—схема кодера
Манчестер II осуществляет формирование синхроимпульса, соот-
ветствующего виду кодируемой информации (команда/данные).
Далее осуществляется поразрядное кодирование информации, ко-
торая с некоторой задержкой появляется в виде последовательно-
го слова на выходах INSD (выход биполярного нуля данных/ко-
манд) и DINS (выход биполярной единицы данных/команд). Сло-
во по длительности соответствует двадцати разрядам. Интервал,
соответствующий первым трем разрядам, содержит синхроимпульс,
затем следуют 16 информационных разрядов и разряд четности,
вычисляемый кодером.
Начальная установка микросхемы обеспечивается подачей сиг-
нала SR (низкий уровень). В режим ретрансляции микросхема
переводится подачей управляющего сигнала REF (низкий уро-
вень). В этом случае устройство управления блокирует вывод ин-
формации с регистра сдвига РгС2 кодирующего устройства в схе-
му «кодер Манчестер II». Входной фазоманипулированный • код
Манчестер II, поступающий на входы INSD, DINS, передается в
схему «кодер Манчестер II», где осуществляется восстановление
фазы и амплитуды сигналов, и затем на выходы INSD, DINS. Де-
кодирование входной последовательности при этом не осущест-
вляется.
Работа микросхемы синхронизируется либо внешним генера-
тором с частотой 12 МГц, при этом частота синхронизации пода-
ется на вывод SYN, либо генератором, входящим в состав уст-
ройства управления микросхемы, при этом задающий кварцевый
резонатор на частоту 12 МГц подключается между выводами GN2
и SIN. Вывод GN1 —выход встроенного генератора.
Микросхема выполнена по КМДП-технологии; напряжение пи-
тания 4~5В±5%, потребляемая мощность не более 0,5 Вт, уровни
логических сигналов соответствуют уровням ТТЛ-логики; корпус
микросхемы типа 4134.48—2.
Для построения контроллеров между магистральным (внутри-
машинным) интерфейсом Q — bus и системным интерфейсом муль-
типлексный информационный канал (ГОСТ В 24394—80) отечест-
венной электронной промышленностью разработан комплект БИС
на базе матричного кристалла Н1806ВП1. Комплект состоит из
БИС канала обмена (БИС КО) Н1806ВП1-016. БИС адаптера
мультиплексного информационного канала (БИС АМИК)
Н1806ВП1-021 и гибридной микросхемы приемопередатчика.
Структурная схема обмена информацией нескольких ЭВМ с
внутримашинной магистралью Q — bus по системному интерфейсу
Манчестер II приведена на рис. 9.25. Каждая ЭВМ подключается
к мультиплексному информационному каналу (МИК) через свой
интерфейсный модуль (ИМ), который может работать либо в ре-
жиме контроллера (ИМ — К), либо в режиме оконечного устрой-
ства (ИМ —ОУ).
БИС канала обмена, структурная схема которой приведена на
рис. 9.26, содержит регистры данных (РД), команд (РК), адреса
(РА), состояния (PC), сдвига (РСД), счетчик адреса (СА), три
Рис. 955. Структурная схема обмена информацией
нескольких ЭВМ с внутримашинной магистралью
Q — bus по МИК
мультиплексора Ml, М2 и М3, интерфейсную схему магистрали
Q — bus (ИСМ) и интерфейсную схему связи с адаптером МИК
(ИЛ), схему управления (СУ), дешифратор адреса канала (ДША).
БИС канала обмена Н1806ВП1-016 работает по магистрали
Q — bus в стандартных режимах ВВОД, ВЫВОД, ИДИ и выдачи
векторного прерывания, рассмотренных ранее в § 9.1. К БИС адап-
тера МИК БИС канала обмена подключается сигнальными линия-
ми, назначение которых ясно из табл. 9.18.
16-разрядный регистр данных (РД) служит для буферизации
поступающей в БИС информации из ИСМ или ИА и хранения
одного слова данных в различных режимах работы БИС.
Регистр команд (РК) предназначен для хранения командного
слова, регистр состояния (PC) — ответного слова. Форматы РД,
РК, PC соответствуют протоколу обмена информацией по МИК (см.
описание в § 9.2).
РА служит для запоминания начального адреса массива ин-
формации, считываемой или записываемой из/в ОЗУ ЭВМ в про-
цессе передачи информационной посылки. Считывание или запись
информации из/в ОЗУ контроллером происходит в режиме ПДП.
РА, РД, PC, РК программно доступны по записи и чтению со
стороны системной магистрали. Для обращения БИС КО к ЭВМ
по системной магистрали БИС КО выставляет запрос на преры-
вание, затем по предоставлении доступа к магистрали инициирует
обмен, выставляя вектор прерывания.
Рис. 9.26. Структурная схема БИС канала обмена Н1806ВП1-016
БИС КО работает в режимах «Запись», «Чтение», «Управле-
ние», «Монитор». В режиме «Запись» производится передача ин-
формации от контроллера к оконечному устройству, в режиме
«Чтение» — наоборот. В режиме «Управление» осуществляется пе-
редача команды управления от контроллера к оконечному устрой-
ству. В режиме «Монитор» информация принимается оконечным
устройством независимо от адреса в командном слове, при этом не
выдается ответное слово на информационную посылку/
БИС адаптера МИК предназначен для приема и передачи ин-
формации в последовательном двоичном коде, кодирования и де-
кодирования ее согласно протоколу Манчестер И, контроля на не-
четность, синхронизации процессов приема последовательного
асинхронного фазоманипулированного кода. Структурная схема
БИС адаптера МИК Н1806ВП1-021 приведена на рис. 9.27. В нее
входят 16-разрядный буферный регистр (РБ), схема выделения
синхроимпульса (СВС), схема контроля четности (СКЧ), дешиф-
ратор командного слова (ДКС), схема запоминания текущего ре-
жима (СЗР), таймер ожидания (ТО), счетчик слов (СТС), схема
формирования бита четности (СФЧ), схема формирования синхро-
сигнала (СФС), схема фазового кодирования (СФК), мультиплек-
Таблица 9.18
Номер вывода микросхемы	Обозначение	Наименование вывода
01 02	SCI SC2	Входы импульсов сопровождения последователь- ного кода
03—10	ADO —AD7	0—7-й разряды адреса — данных
11	SYNC	Сигнал синхронизации активного устройства
12-19	=	” AD8 —AD15	8—15-й разряды адреса—данных
20	PIN	Ввод данных
21	GND	Общий
22	DOOT	Вывод данных
23	PPLY	Сигнал синхронизации пассивного устройства
24	JDMG1	Входной сигнал ППД
25	DMG0	Выходной сигнал ППД
26	DMA	Требование ПД
27	SACK	Подтверждение выбора
28	F	Тактовая частота
29	JAKI	Входной сигнал предоставления прерывания
30	JAKO	Выходной сигнал предоставления прерывания
31	VIRQ	Требование прерывания
Продолжение табл. 9.18
Номер вывода микросхемы	Обозначение	- Наименование вывода
32	CLR	Начальная установка
33	TSW	Сигнал сопровождения приема/выдачи слова
34	C1/N1	Признак направления передачи и тип слова/0-й разряд номера контроллера
35	C2/N2	Признак направления передачи и тип слова/1-й разряд номера контроллера
36	N4	2-й разряд номера устройства
37	ERR	Сигнал ошибки адресации
38	INIT	Сигнал инициирования запроса командного сло- ва
39	СТ	Режим работы
40	SDO	Последовательный выход
41	SD1	Последовательный вход
42	исс	Напряжение питания
соры (Ml, М2 и М3), выходной ключ (КД), выходные ключи ’(К2),
схема управления (СУ). Функциональное назначение выводов ми-
кросхемы приведено в табл. 9.19.
БИС Н1806ВП1-021 может работать в двух режимах в зави-
симости от режима работы интерфейсного модуля МИК в целом.
Режим работы БИС задается управляющим сигналом на входе
С/Т: «1»—-режим «Контроллер», «О» — режим «Оконечное уст-
ройство».
Инициализация работы БИС адаптера МИК в режиме «Конт-
роллер» происходит при изменении сигнала на входе INIT с низ-
кого уровня на высокий. При этом адаптер МИК разворачивает
последовательность действий, которая синхронизирована с такто-
вой частотой на входе ЕС и зависит от типа командного слова,
которое принимается им в ответ на запрос TSW.
В составе интерфейсного модуля, функционирующего как «Конт-
роллер» или как «Оконечное устройство», БИС КО и БИС АМИК
могут обеспечивать помимо режимов «Запись» и «Чтение» режимы
«Управление», «Всем», «Команда приоритетного опроса».
Рассмотрим работу БИС канала обмена (КО) и БИС адапте-
ра МИК (АМИК) на примере режимов «Запись» и «Чтение» в со-
ставе интерфейсного модуля, функционирующего в режиме «Конт-
роллер» (ИМ—К).
Сигналы
Рис. 9.27. Структурная схема БИС адаптера МИКН1806ВП1-021
В режиме «Запись» осуществляется передача информации от
контроллера к одному из оконечных устройств.
Инициирование работы интерфейсного модуля, функционирую-
щего в режиме контроллера, происходит при записи командного
слова в РК БИС КО, при этом БИС КО выставляет сигнал высо-
кого уровня на выходе INIT (рис. 9.28), БИС АМИК в ответ вы-
дает запрос TSW (С1=0, С2—0). На этот запрос БИС КО на
выводе данных DOUT выставляет последовательный код команд-
ного слова, а БИС АМИК принимает его через ввод последова-
тельного кода SDI синхронно с сигналами сдвига последователь-
ного кода на входе SC. Из БИС АМИК командное слово, допол-
ненное соответствующим синхросигналом командного слова и би-
том четности (см. § 9.2), выдается в виде униполярного фазома-
нипулированного кода на выходы BNO и ВРО. Последний в гиб-
ридной ИС приемопередатчика (ГИС ПИ) формируется в фазо-
манипулированный биполярный токовый сигнал, возбуждающий
		Таблица 9.19
Номер вывода микро- схемы	Обозначение	Наименование вывода
08	ЕС	Ввод тактовой частоты (4 МГц)
	NVW	Признак ошибки в принятом слове
24	С/Т	Управление режимом работы: «1» — контроллер, «0» — оконечное устройство
23	CLR	Установка в исходное состояние
31, 30, 29, 28,26	Nl, N2, N4, N8, Н16	Входы задания номера устройства
17	BNI	Вход отрицательной фазы биполярного кода
13	BPI	Вход положительной фазы биполярного кода
06	BNO	Выход отрицательной фазы биполярного кода
07	ВРО	Выход положительной фазы биполярного кода
	P/S	Режим обмена: «1»—пословно по линиям DO,...D15; «0» — побитно по линиям DI, D0
05	SDI	Ввод последовательного кода
12	SDO	Вывод последовательного кода
04, 02	SC	Вывод импульсов сдвига последовательного ко- да
	DO ...D15	Входы/выходы для передачи параллельных ко- дов
03	TSW	Ввод сигнала на выдачу или ввод на прием сло- ва
Продолжение табл. 9.19
Номер вывода микро- схемы	Обозначение	Наименование вывода
22, 20	Cl, С2	Признаки направления передачи: 00 — принять КС (ОУ), выдать КС (К) 11 —принять ОС (К), выдать ОС (ОУ) 01 — выдать слово данных 10 — принять слово данных
24	INIT	Сигнал инициирования БИС в режиме контрол- лера, запрос на обслуживание в режиме оконеч- ного устройства
через трансформатор гальванической развязки (ТГР) линию МИК
(см. рис. 9.25).
Командное слово в БИС АМИК дешифрируется, и при этом
запоминается в счетчике слов (СТС) количество слов данных в
информационной посылке. Далее следует передача информацион-
ных слов данных. Передача каждого слова данных инициируется
БИС АМИК сигналом (С1=0, С2=1). По этому запросу БИС
КО по адресу, хранимому в РА, считывает в режиме ПДП оче-
редное информационное слово из памяти ЭВМ в РД, затем после-
довательным кодом пересылает его в БИС АМИК. В последней
слово данных дополняется соответствующим синхроимпульсом и
битом четности и аналогично командному слову последовательно
выдается через схему приемопередатчика и трансформатор галь-
ванической развязки в линию МИК.
Подсчет числа переданных слов данных осуществляется в БИС
АМИК. После передачи последнего слова данных АМИК автома-
тически переходит в режим ожидания ответного слова от оконеч-
ного устройства. При этом в АМИК запускается таймер ожидания
(ТО). Если ответное слово от оконечного устройства не поступает
в течение 10 мкс, АМИК устанавливается в исходное состояние.
При поступлении ответного слова по линии связи от ОУ в интер-
вале времени, оговоренном протоколом МИК, БИС АМИК прини-
мает его через трансформатор гальванической развязки, приемо-
передатчик на входы отрицательной и положительной фазы бипо-
лярного последовательного кода BNI и BPI. Последовательно вы-
дает разряды ответного слова на вывод SDO, сопровождая им-
пульсами сдвига SC. Одновременно запоминает параллельный код
ответного слова в буферном регистре (РБ), проверяет на нечет-
ность в схеме контроля на четность (СКЧ).
После приема последнего бита ответного слова и проверки на
четность на выходах D0—D15 оказывается параллельный 16-раз-
рядный код ответного слова, сопровождаемый признаком TSW
мик	Фаза передачи командного слова от К к ОУ						Фаза передачи нескольких слов данных (до 3Z) от К к ОУ								Фаза передачи ответного слово от ОУ к К						
	КС 7	5 74		7	0	Р	СА	15	74		1	0	Р		ОС	15	141	5 • • •	1	0 7	
1 IKIIX																					
isw(amuk)	;*	—1	»-----ххух •  • хух—
ш#______________________________________*____пплл_ - _fUin__
BPI ______________it____________„_______it_П_ПГ1Л_... ЛЛЛ___
BN0_________ГШЛГ  • • ЛЛЛ_П_ЛЛЛ_ • • - inJUL-ii____________
BPD ______ГЪЛЛЛ • • ЛЛЛ__Г1ЛЛЛ • • • ЛЛЛ—_ц________«V_______
« ______ПЛЛГ•  • ЛЛЛ_iuuin_• • • ППП , п ППП • • -_ПЛЛ.  ...
SDI(AIWK)	 ° С1		ХХХХ- - хххх	хххх •	•• хххх__		U	 	It-			tt	 	it		
						(i		L
					
С2 			и	1			A	*	“1_
Рис. 9.28. Временные диаграммы работы, интерфейсного модуля, функционирующего в режиме
«Контроллер»
(С1 = 1, С2=1). В случае фиксации четного числа единиц в при-
нятом слове на выходе NVW появляется высокий уровень — приз-
нак ошибки в принятом слове. При безошибочной передаче БИС
КО, приняв ответное слово последовательным кодом в РСД, пе-
регружает его в регистр состояния (PC) и выставляет ЭВМ век-
тор прерывания. Анализ ответного слова осуществляется програм-
мно в ЭВМ.
В режиме «Чтение» производится передача информации от око-
нечного устройства к контроллеру. Передача командного слова,
не отличается от соответствующей процедуры в режиме «Запись».
После передачи командного слова в линию МИК БИС АМИК
переходит в режим ожидания и по поступлении ответного слова
принимает его так же, как и в режиме «Запись». Ответное слово
последовательным кодом переписывается из БИС АМИК в БИС
КО и запоминается в PC последнего. По прерыванию от БИС КО
ЭВМ заносит в регистр адреса (РА) БИС КО начальный адрес
массива принимаемой информации. БИС АМИК, принимает после-
довательность слов данных, декодирует их, проверяет на четность
и пословно последовательным кодом передает в регистр сдвига
(РСД) БИС КО. Последовательный код пословно из РСД пере-
писывается в регистр данных (РД) и затем в режиме ПДП пере-
дается в ОЗУ ЭВМ по текущему адресу, вырабатываемому в БИС
КО. После приема последнего слова данных информационной по-
сылки БИС КО и АМИК переходят в исходное состояние.
Особенности работы БИС КО и БИС АМИК в составе интер-
фейсного модуля, функционирующего в качестве оконечного уст-
ройства, рассмотрим на примере режима «Запись».
Инициализация работы осуществляется при поступлении по-
следовательного фазоманипулированного кода командного слова
на входы BNI и BPI БИС АМИК, в которой осуществляются де-
кодирование синхросигнала (в схеме СВС), проверка на четность
(в схеме СКЧ) и запоминание командного слова (в РБ). Одновре-
менно с выхода SDO БИС АМИК последовательный код команд-
ного слова в сопровождении синхросигнала SC поступает на вход
SDI БИС КО (рис. 9.29). После приема БИС АМИК последнего
бита командного слова в ней осуществляется дешифрация кода ко-
мандного слова (в схеме ДКС), при этом в счетчике слов (СТС)
запоминается количество слов данных в информационной посылке.
Дальнейшее выполнение последовательности действий БИС АМИК
производит! лишь при условии совпадения номера оконечного уст-
ройства на входе мультиплексора М2 с адресом в командном сло-
ве и отсутствии ошибки по четности при приеме командного сло-
ва. В противном случае БИС АМИК переходит в исходное состоя-
ние. Дешифрация командного слова в БИС АМИК сопровожда-
ется выдачей признака TSW (С1=0, С2=0). Далее происходит
прием с линии мультиплексного информационного канала через
8W ГПППГ- • 'ШЛГ_1_ЛШЪ_   ТПП_________________________j(_______
BPI ___Г“1_ЛЛЛ_ •  • ППЛ—пллг-   лпл____w_____________________
BN0____________*______________t4___________w____гтлля    ллл__
Bpo____________й______________«____________«._П_ПЛЛ_ •  JUUL
sc _______ПЛЛГ   ПЛЛ__ПЛЛ_  • • ПЛЛ_____ЛЛЛ_ • - -ЛПП
SD1(AMHKY	„ XYYY XXXX
Рис. 9.29. Временные диаграммы работы интерфейсного модуля, функционирующего в режиме
«Оконечное устройство»
развязывающий трансформатор и гибридную схему приемопередат-
чика нескольких (до 32) информационных слов.
Последовательный фазоманипулированный код информацион-
ных слов поступает на входы BNI и BPI АМИК.
В БИС АМИК дешифрируется синхроимпульс каждого инфор-
мационного слова, проверяется на четность каждое информацион-
ное слово. Униполярный последовательный код информационного
слова через вывод SDO (АМИК) передается в сопровождении
синхроимпульсов SC и записывается по входу SDI в БИС КО.
Окончание передачи информационного слова фиксируется выда-
чей признака TSW (С1 = 1, С2=0) и признака NVW, если обна-
ружена ошибка по четности. В БИС АМИК производится подсчет
числа принимаемых информационных слов. При поступлении по-
следнего информационного слова в БИС АМИК вырабатывается
признак TSW (С 1 = 1, С2=1). Принимаемые последовательным,
кодом слова в БИС КО интерфейсного модуля, функционирующе-
го в режиме оконечного устройства, буферизируются в регистре
данных. По поступлении последнего бита каждого слова БИС КО
в режиме ПДП переписывает информационное слово параллель-
ным кодом в память ЭВМ. Начальный адрес, по которому заносит-
ся в память ЭВМ первое информационное слово, хранится в ре-
гистре адреса БИС КО.
В ответ на признак TSW (С1 = 1, С2=1), означающий, что
приняты все слова данных в информационной посылке, из БИС КО
последовательным кодом на вход SDI АМИК поступает ответное
слово. Последнее в БИС АМИК оконечного устройства дополня-
ется синхроимпульсом, битом четности и с выходов BNO, ВРО в
виде последовательного кода через приемопередатчик и трансфор-
матор гальванической развязки поступает в линию мультиплекс-
ного информационного канала. БИС КО и БИС АМИК выполне-
ны по технологии КМДП, напряжение питания +5В±10%, кор-
пус планарный керамический 429,42—5 или микрокорпус Н 14.42—
1В.	.	.	•
Контрольные вопросы
1.	В чем различие между внутрнмашинным интерфейсом и интерфейсом ло-
кальных сетей?
2.	Как классифицируются интерфейсы по режиму обмена информацией меж-
ду абонентами?
3.	Поясните механизм процедуры представления прямого доступа в внутри-
машинном интерфейсе Q — bus. -
4.	Сколько и какие уровни выделяют в интерфейсе локальных сетей?
5.	Чем обеспечивается более высокая помехозащищенность кода' Манчес-
тер II по сравнению с кодом без возвращения к нулю и кодом без возвращения
к’нулю с инверсией?
6.	Опишите назначение битов командного, ответного слов и слова данных в
интерфейсе МИК.
7.	Кйкие форматы основных и групповых сообщений возможны в интерфей-
се МИК?
Глава 10
ПОМЕХИ В УСТРОЙСТВАХ ЭВМ И МЕРЫ
по ИХ УМЕНЬШЕНИЮ
Надежность и достоверность работы электронных вычислитель-
ных машин в существенной степени определяются их помехоза-
щищенностью по отношению к внешним и внутренним, случайным
и регулярным помехам. От правильного решения задачи обеспече-
ния помехоустойчивости элементов. и узлов ЭВМ зависят как
сроки разработки, изготовления и наладки последней, так и нор-
мальное ее функционирование в процессе эксплуатации. Наиболее
успешная борьба с помехами возможна лишь в том случае, когда
разработка электрических схем и конструкций элементов и узлов
ЭВМ неразрывно связаны.
§ 10.1. КЛАССИФИКАЦИЯ ПОМЕХ В УСТРОЙСТВАХ ЭВМ
Борьба с помехами приобретает все большую актуальность по
следующим причинам:
рост доли задержек сигналов. в линиях связи по сравнению с
задержками собственно логических элементов, обусловливаемых
конечностью скорости распространения сигналов в линиях связи
и переходными процессами в них;
возрастающая зависимость быстродействия ЭВМ, правильно-
сти ее функционирования от оптимальности выбора конструктив-
ного исполнения линий связи и принятия соответствующих схемо-
технических мер;
увеличение доли стоимости межсоединений в общей стоимости
производства ЭВМ, которая уже давно превышает половину всех
затрат;
уменьшение энергетического уровня информационных сигналов
из-за повышения частоты и снижения перепада напряжений и уве-
личения энергетического уровня внешних помех из-за роста энер-
говооруженности народного хозяйства;
возрастание взаимного влияния между элементами и линиями
связи из-за увеличения плотности размещения элементов компо-
нентов;
усложнение систем (увеличение числа внешних устройств, ко-
торые содержат большое количество электромеханических уст-
ройств, и длин линий связи);
внедрение вычислительной техники во нее сферы человеческой
деятельности; установка ЭВМ на объектах с высоким уровнем
помех (заводах, фабриках, электростанциях, подвижных установ-
ках и т. д.), что выдвигает на первый план проблему обеспечения
помехоустойчивости.
Связи между элементами, узлами и устройствами, в современ-
ных ЭВМ могут осуществляться одиночными проводниками объем-
ного монтажа (монтаж «внавал»); одиночными проводниками над
заземленной плоскостью; жгутами объемного монтажа; печатны-
ми проводниками; тонкопленочными и толстопленочными провод-
никами; бифилярами («свитыми парами»); гибкими шлейфами;
кабелями радиочастотными; кабелями плоскими, полосковыми ли-
ниями связи; одиночными проводниками сравнительно большого
сечения (струнный монтаж).
При анализе процессов передачи сигналов по линиям связи по-
следние в общем случае должны рассматриваться как цепи с
распределенными индуктивностями, емкостями, сопротивлениями
(см. рис. 10.7). Это приводит к усложнению математического ап-
парата анализа переходных процессов, поскольку такие линии опи-
сываются системой дифференциальных уравнений в частных про-
изводных. Анализ переходных процессов в линиях связи во мно-
гом упрощается, если эквивалентную схему линии связи между
элементом-передатчиком и элементом-приемником допустимо рас-
сматривать как цепь из сосредоточенных индуктивностей, емко-
стей и сопротивлений.
Ниже проводится анализ влияния линии связи на процессы
передачи информации для двух случаев. В первом случае делает-
ся допущение, что линия связи эквивалентно заменяется некото-
рым четырехполюсником с сосредоточенными параметрами (R, L,
С), в котором изменения токов и напряжений во времени не за-
висят от длины линии, а зависят только от времени и описывают-
ся классическими законами Ома и Кирхгофа. В таком случае
линия связи называется электрически короткой.
Во втором случае эквивалентная схема линии -связи учитыва-
ет распределенность параметров (Lo, Со, r0, go) вдоль линии, а
связь между токами и напряжениями в любой точке линии в про-
извольный момент времени выражается системой дифференциаль-
ных уравнений в частных производных. Линия связи в этом слу-
чае рассматривается как электрически длинная.
Граница раздела между представлением линии связи как эле-
ктрически короткой и электрически длинной зависит от физичес-
кой протяженности линии и от характеристик сигнала на выходе
элемента, возбуждающего линию.
,В зависимости от соотношения длительности
фронта передаваемого сигнала и времени распространения его
по линии связи последние подразделяют в случае анализа помех
на электрически короткие и электрически длинные линии.
Линия связи считается электрически короткой линиеи, если
min{/I,0> /°-1}>2//гр,
где. <1,0 и /°-1 — время спада и нарастания передаваемого сигнала
соответственно; I — длина линии связи; vp— скорость распростра-
нения сигнала в линии связи.
На практике принимают
min {Д°, /°’1} >(8 10)/ V~e/C0,
где е — диэлектрическая постоянная среды; со=300 000 км/с.
Таблица 10.,1
Схемотехника, технология	'фр- нс	Ар- мм
р МДП	100	6-Ю3
к МДП, И2Л	20	1.2-103
п МДП	15	900
ТТЛ	10	600
ттлш	5	300
ЭСЛ	2	120
Si на сапфире	0,3	18
GaAs	0,07	4,2
Линия связи считается электрически длинной линией, если
max {Д0, /°’1}	2/ ]/ е/С0.
Граничное значение длины линии связи, (/кр) при конкретной
длительности фронта (/фР) передаваемого по ней сигнала, когда
линию связи можно еще считать электрически короткой, прибли-
женно можно оценить из соотношения
/кр^ 0,06/фр,
где /кр — М, /фР — нс. Оценочные значения /кр для различных ши-
роко применяемых типов логических элементов приведены в табл.
10.1.
Для ЭВМ третьего поколения электрические связи в пределах
типовых элементов замены  (ячеек, модулей) обычно электриче-
ски короткие. Свойства электрически коротких линий можно опи-
сать цепями с сосредоточенными параметрами.
Для внутрипанельных, межпанельных, межблочных, межстоеч-
ных, внутристоечных связей ЭВМ обычно применяют линии связи,
которые необходимо рассматривать как электрически длинные.
Доля электрически длинных линий связи с ростом быстродействия
увеличивается. Электрически длинные линии связи представляют
в расчетах распределенными структурами, для их анализа исполь-
зуют математический аппарат длинных линий.
Помеха для вычислительного устройства — внешнее или внут-
реннее воздействие, приводящее к искажению дискретной инфор-
мации во время ее хранения, преобразования, обработки и пере-
дачи.
По характеру воздействия на дискретную ин-
формацию помехи в устройствах ЭВМ, выполняемых на ИС,
проявляются как задержки передачи импульсов, искажения фрон-
тов импульсов, искажения формы передаваемых информационных
импульсов, искажения уровней передаваемых потенциалов, умень-
шение . амплитуд передаваемых импульсов, постоянные смещения
уровней напряжения питания, динамические стабильности напря-
жения питания.
Причинами, вызывающими задержку передачи импульсов, яв-
ляются конечная скорость распространения электромагнитных
волн в линии связи, искажения фронтов информационных импуль-
сов, взаимные наводки при передаче сигналов, внешние наводки.
Причины искажения формы передаваемых импульсов — реак-
тивный характер электрически коротких линий связи, отражения в
электрически длинных линиях связи, взаимные и внешние на-
водки.
Причины искажения уровней' передаваемых потенциалов — вза-
имные и внешние наводки в сигнальных проводниках, динамиче-
ские и статические падения напряжений в цепях питания.
Причины ослабления амплитуд передаваемых импульсов — за-
тухание сигналов в электрически длинных линиях связи.
Причины постоянного смещения уровней напряжения пита-
ния— конечность омического сопротивления шин «питание» и «зем-
ля».
Причина динамической нестабильности напряжения питания —
индуктивность шин «питание» и «земля» и колебательный харак-
тер переходных процессов в цепях питания при импульсных на-
грузках.
П.о источнику создания помех их целесообразно разде-
лять на помехи внешние, как правило, наводки, создаваемые внеш-
ними по отношению к рассматриваемому устройству аппаратами,
устройствами; условиями эксплуатации (двигатели, электромеха-
нические механизмы, передатчики электромагнитной энергии, уда-
ры молнии и т. п.), и помехи внутренние, обусловливаемые кон-
кретным выполнением линий связи в рассматриваемом устройстве.
По месту проявления помехи могут быть подразделены
на помехи в сигнальных линиях связи и в цепях питания. Помехи
в сигнальных линиях связи, в свою очередь, подразделяют на по-
мехи в электрически коротких и электрически длинных линиях
связи. Видом проявления внутренних помех в электрически корот-
ких линиях связи являются задержки сигналов из-за емкостного
и индуктивного характера линии связи, емкостные и индуктивные
взаимные наводки между сигнальными проводниками, а внутрен-
них помех в электрически длинных линиях связи — задержки пе-
редачи сигналов, искажения формы передаваемых сигналов из-за
отражений, взаимные наводки между линиями связи, затухания
сигналов.
К проявлениям помех в цепях питания относят: постоянные
смещения уровня шины «земля», обусловливаемые активным со-
противлением шины «земля»; импульсные ЭДС, вызываемые ди-
намическими токами потребления ИС в индуктивности шин «зем-
ля» и «питание», динамическими токами перезаряда «паразитных»
емкостей линий связи; периодические колебания напряжения пи-
тания, вызываемые реактивным характером цепей питания.
§ 10.2. ПОМЕХИ В ЭЛЕКТРИЧЕСКИ КОРОТКИХ
ЛИНИЯХ СВЯЗИ
Проанализируем помехи в электрически коротких линиях свя-
зи. При определении источников помех считаем, что элементы ИС
не являются источниками помех и что внешние помехи отсутст-
вуют. При этом предположении ясно, что внутренние помехи в си-
стеме создаются в основном соединительными элементами (линия-
ми связи).
Эквивалентная схема линии связи в таком случае-—совокуп-
ность определенным образом соединенных сосредоточенных емко-
стей и индуктивностей.
Наличие паразитной емкости или(и) собственной индуктивно-
сти реальной линии связи может вносить дополнительные задерж-
ки в распространение сигналов, если не учтены особенности эле-
ментов и не приняты соответствующие меры при конструировании
линий связи.
Помехи в линиях связи с большой погонной емкостью. Рас-
смотрим вариант линии связи с большой погонной емкостью отно-
сительно общей шины «земля» в предположении, что собственная
индуктивность линии связи, а также взаимные индуктивность и
емкость связи с другими сигнальными проводниками пренебрежи-
мо малы. В реальной конструкции такой случай может иметь мес-
то, например, при применении объемного монтажа одиночными
проводниками или печатных проводников, расположенных над за-
земленной плоскостью (рис. 10.1, а).
Пренебрегая активным сопротивлением линии связи и заменяя
на этом основании распределенную погонную емкость линии С„
сосредоточенной емкостью линии Сл—Сл'1, схему рис. 10.1, а мож-
но представить в виде, удобном для расчета (рис. 10.1, б), где
Rbmx — выходное сопротивление передающего элемента; СЭКБ =
= Свых4-С//-}-/(нСвх; в свою очередь, Свых, СЙХ — соответственно
выходная и входная емкости передающего и приемного элемен-
т°в; — число приемных элементов; 7?вх.экв = Rsx/Kn— входное
эквивалентное сопротивление приемных элементов.
Для ориентировочного определения параметров объемного мон-
тажа можно воспользоваться следующими значениями удельных
собственных емкостей: одиночный проводник, расположенный
вплотную к печатной плате,— (30 4-50) 10-12 Ф/м, проводник в
объемном жгуте с плотностью 10—40 проводников на 1 см2 попе-
речного сечения—(404-70) 10-12 Ф/м; экранированный провод —
(1004-200) 10-12 Ф/м; витая пара проводников— (354-50) 10-12 Ф/м;
плоский жгут из проводов М.ГШВ—(0,24-33) • 10-12 Ф/м.
Рис. 10.1. Линия связи с большой погонной емкостью (я), эквивалентная
схема (б) и осциллограммы напряжений на ее концах (в)
Для ориентировочного определения параметров печатного мон-
тажа ниже (табл. 10.2) приводятся значения удельных собствен-
ных и взаимных емкостей печатных проводников для печатных
плат:
с сигнальными проводниками с двух сторон, удаленных от плос-
кости «Земля» на расстояние не менее 0,02 м (вариант 1);
с сигнальными проводниками с одной стороны и плоскостью
«Земля» с другой стороны (вариант II). В обоих вариантах пе-
чатная плата толщиной 0,001 м, диэлектрическая постоянная ма-
териала платы е=6—7.
Зависимость напряжения на приемном конце линии связи в опе-
раторной форме от параметров выходного сигнала передатчика и
эквивалентной расчетной цепи может быть представлена в виде
.__ г к __________________У(Сэкв^?вых)___________
^вх'	Р + (^?ВЫХ + ^вх.экв)7(Сэкв^вх экв^вых)
Учитывая длительность фронта выходного сигнала передатчи-
ка, например принимая, что сигнал «вых (7) нарастает по экспонен-
та б л и ц а 10.2
Вариант	Погонная емкость печатного проводника, Ф/м	
	собственная Со-1О—12	взаимная Ссв • 10-12
I	10—15	40—55*
		£5—35**
II	45—60*	35—20*
	60—90**	10—5**
* При ширине печатных проводников и рассгоянии
между ними (0,2 -s- 0,4)10—3 м.
** При ширине печатных проводников (0,2 -s-
•ь 0,8)10—3 м и расстоянии между ними (0,8 Н- 1,0)10—3 м.
те с постоянной времени тБЫх, т. е. мВых’(0 =ДС/Л[1—ехр(—//тВЫх)]
и изображение сигнала передатчика равно
Ивых (Р)=	---------------,
Р^ваАР + 1/^вых)
получим изображение входного сигнала в виде
ивАР)= -----------------------------------,
^вх^вых Р(Р+ 1/твх ) (Р + 1Лвых)
Где Твх=	^?вых)>
^вх.эк в/^выхН-^вх .экв)*
Переходя к оригиналу, определим
Авых * ^вх-экв
TRv
——--------ехр
вых ~~~ твх
---—-----ехр
^ВЫХ ^вх
Очевидно, что задержка, вносимая линией связи, будет равна
времени, за которое входное напряжение достигнет порогового
уровня приемного логического элемента.
Приравнивая нЕХ([) в момент времени t=t3R пороговому напря-
жению (Упор логического элемента, одним из численных методов
можно вычислить задержку сигнала /зд, вносимую линией связи.
Проанализируем в общем виде форму напряжения на нагрузке,
когда Твых-^0. В этом случае
«ВХ (0=	----^ВХ—  11 - еХр Г .
^ВХ.ЭКВ + ^вых I	L Сэкв^вх.экв^вых JJ
Осциллограммы напряжений на концах линии связи будут
иметь вид, показанный на рис. 10.1, в.
Приравнивая иВх(/) в момент времени t—tiR пороговому на-
пряжению логического элемента [7Пор, получим
'_ Q ^ВХ.ЭКВ^ВМХ |1
^вх.акв + Лвых 1 ^Aiep (^вх.экв 4“ Лвых)/(А/А|1^вх.экв)
На практике логические элементы обычно имеют /?Ех.эквЗ>/?вых
и [7пор=0,5Д[7л. С учетом этих допущений получим оценочную
формулу
/зд=0,69Сэкв/?вых.	, (ЮЛ)
Из приведенного анализа следует, что в случае электрически
короткой линии связи с большой погонной емкостью необходимо
уменьшить погонную паразитную емкость и иметь малым одно из
эквивалентных сопротивлений: /?Ех.экп или /?пЫх- На практике обыч-
но мало 7?Вых (применение эмиттерных повторителей в схемах
ТТЛ-типа, эмиттерных повторителей в схемах ЭСЛ-типа).
Помехи в линиях связи с большой погонной индуктивностью.
Рассмотрим вариант линии связи с большой погонной индуктивно-
стью проводника в предположении, что емкость проводника отно-
сительно общей шины «земля», а также взаимные индуктивность
и емкость связи с другими сигнальными проводниками пренебре-
жимо малы. В реальной конструкции такой случай может иметь
место, например, при применении объемного монтажа одиночны-
ми проводниками (рис. 10.2, а).
Пренебрегая выходной емкостью передающего элемента и вход-
ными емкостями приемных элементов, схему, показанную на рис.
10.2, я, можно представить в виде, удобном для расчета задерж-
ки, вносимой линией связи (рис. 10.2,6). На рис. 10.2,6	—
выходное эквивалентное сопротивление передающего элемента,
/?ВХ.ЭКЕ- Rbx/Kh — входное эквивалентное сопротивление приемных
элементов; Ьл — индуктивность проводника линии связи. Ориенти-
ровочно индуктивность линии связи можно оценить, полагая зна-
чение удельной индуктивности проводника на единицу длины рав-
ным 8—10 нГн/см.
Зависимость напряжения на приемном конце линии связи в опе-
раторной форме от параметров выходного сигнала передатчика и
эквивалентной расчетной схемы может быть представлена в виде
ИвХ(Р)=«вых (р) ^ВХ«ЭКв/(^вых 4^вх .©кв + Р4п)-
Учитывая конечность фронта выходного сигнала передатчика;
например полагая, что выходной сигнал передатчика изменяется
экспоненциально, т. е.
«вых(0=^л [1 -ехр(-//^ых)],
Рис. 10.2. Линия связи с большой погонной индуктивностью (а), эквива-
лентная схема (б) и осциллограммы напряжений на ее концах (в)
получим
Квх(/)==_^£-----------------
^вх^вых ^вых ^вх.экв
где Твх:-^-^л/ вых вх.экв) -
Следовательно,
__________1__________
Лр+1/гвх)(/?-Ь 1/твых)
//	_ ^^Л^вХ.ЭКВ Г1 J____TrX ОУП /	\__
«вх(О —	1 +	еХР| 1
''вых П“ ^вх.экв L	ьвых LBX , \ VEX /
-----— ехр/—.
^вых ^вх	\ ^вых/ -
Приравнивая значение нвх(£) при /=^3д значению порогового
напряжения Unop логического элемента, одним из численных мето-
дов можно вычислить задержку сигнала /Зд.
Проанализируем в общем виде форму напряжения на прием'
нике, когда тВых->-0. В этом случае
ИВД(О=Д^Л
^вх.экв_____
^вх.экв 4“ ^вых
1 — ехр
^вх . экв + ^?аых

Осциллограммы напряжений на концах линий связи будут
иметь вид, показанный на рис. 10.2, в. Очевидно, что задержка,
вносимая линией связи, будет равна времени,‘за которое входное
напряжение достигнет порогового уровня Unop приемного логиче-
ского элемента. Из этого условия время задержки
А.
/зд=---------—--------
^вх.экв вых
I ^пор (^вх.экв 4“ /?вых)
.экв
1
 Так как на практике логические элементы обычно имеют RBX~^>
^Явых и [7поР=0,5Д£7л, то формула для оценки задержки, вноси-
мой короткой линией связи с большой погонной индуктивностью,
может быть упрощена:
/ш=0,69£Лн//?вх. ’	(*0.2)
Как следует из последнего соотношения, для уменьшения за-
держек сигналов в электрически коротких линиях связи с боль-
шой погонной индуктивностью необходимо предусматривать кон-
структивные меры по уменьшению паразитной индуктивности ли-
нии и использовать логические элементы с большим входным со-
противлением.
Анализ соотношений (10.1) и (10.2) показывает, что с целью
уменьшения задержек сигналов, вносимых линиями связи, необ-
ходимо использовать логические элементы с малым выходным 7?ВЫх
и большим входным 7?вх сопротивлениями. Элементы КМДП-типа
имеют относительно большое выходное сопротивление 7?Вых=0,5-4-
4-2 кОм, поэтому при конструировании ЭВМ на ИС КМДП-типа
необходимо применять варианты линий связи с малым значением
удельной собственной емкости, например объемные и печатные
проводники, удаленные от заземленной плоскости. Поскольку ло-
гические элементы ТТЛ-типа имеют относительно малое входное
сопротивление /?вх=44-40кОм, для связи между последними не-
обходимо применять варианты линий связи с малыми собственны-
ми индуктивностями, например монтаж объемными и печатными
проводниками над заземленной плоскостью, симметричные и не-
симметричные микрополосковые линии связи в многослойных пе-
чатных платах.
Помехи из-за взаимной емкостной связи между сигнальными
Проводниками. При передаче сигналов по электрически коротким
линиям связи возможно взаимное искажение сигналов, что при-
водит к ложным срабатываниям логических элементов в реаль-
ной конструкции ЭВМ. Для уяснения механизма взаимного влия-
ния из-за взаимной емкостной связи рассмотрим электрическую
цепь, состоящую из «активной» линии, в которой в исследуемый
момент времени происходит передача фронта сигнала, и «пассив-
ной» линии, между которыми существует достаточно большая вза-
имная емкость связи (рис. 10.3, а, где 1, 2 — соответственно «ак-
тивная» и «пассивная» линии связи). Полагаем также, что собст-
венные индуктивность и емкость относительно «земли» обеих линий
связи, а также взаимная индуктивность пренебрежимо малы. Рас-
четная эквивалентная схема для этого случая имеет вид, показан-
ный на рис. 10.3,6.
Рис. 10.3. Линия связи с большой взаимной емкостью (с), эквивалентная
(б), расчетная (в) схемы и осциллограммы напряжений в «активной» и
«пассивной» линиях (г)
Заменяя элементы расчетной «активной» линии эквивалентным
генератором напряжения Er.3KB-uBliX(p)ZBX1/(ZBX1-\-ZBBiX1) с экви-
валентным внутренним сопротивлением Zr.3KB=ZBX ;ZBbIX i/(ZBX i-]-
+4ыл), а элементы «пассивной» линии — эквивалентным сопро-
тивлением нагрузки ZН.ЭКВ -—* ZBX 2^вых 2/ (ZBX 2~j~ZBblx 2), перейдем к
расчетной схеме рис. 10.3, в.
Очевидно, что напряжение помехи в «пассивной» линии в опе-
раторной форме имеет вид
(р)________
^в.экв (р) + 1/(.рСсв) + -^н.экв (р)
где Ссв — взаимная емкость связи.
Проанализируем решение для простейшего случая, когда ZBXi =
=^вх1, Zbux 1=Rbux i=0 и на входе активной линии действует иде-
альный прямоугольный импульс, т. е. иВЫх(р) =ДПл/р:
дг/л
®ПОМ (р)	г < . < /Z Г> rr VI ’
Р	1/(/?^'СВ^'Н.ЭКв)]
ГДе 2н.экв—-Кн.экв1|Сн.экв. В СВОЮ ОЧереДЬ, 1?н.экв---^?вх2^?вых2? (^?вх2~Ь
“Ь-Квыхй), С’н.ЭКВ== сл-]-Свых-ьКнСвх, (здесь Сл — емкость «пассив-
ной» линии связи относительно «земли»; Свых и Свх— соответст-
венно выходная и входная емкости элемента; Кн— число нагрузок
«пассивной» линии).
Изображение сигнала помехи может быть записано в следую-
щей форме:
У (р}  (^б7л/р) 7?нзкв/( 1 ~Ь рСа экв^?н.экв)
I/C^Ccb) "Ь^н.экв/О + А  ЭКвЛн.экв)
Переходя к оригиналу, получим выражение для сигнала помехи
в «пассивной» линии:	.
««ом <0 = —тг--1/г - ехр
1 Т ^Н.экв/Ьсв
t
CC1SRH .экв (1 +с Н.ЭКв/б-св)
Осциллограммы напряжений в «активной» линии и в «пассив-
ной» линии для случаев, когда Сн.экв=0 и когда Сн.ЭКв=/=0, приве-
дены на рис. 10.3, г. Из осциллограмм следует, что если Ссв^>
Са.экв, то импульс помехи имеет амплитуду А67Л и характеризу-
ется постоянной времени Ссв7?н.экв, если же Ссв-^Сн.экв, то ампли-
туда помехи уменьшается, а длительность ее увеличивается.
Увеличение емкости проводников относительно «земли» (введе-
ние заземленной плоскости) целесообразно с точки зрения умень-
шения взаимного емкостного влияния. Однако такие меры прием-
лемы, если логические элементы имеют малое выходное сопротив-
ление, т. е. если они хорошо работают на емкостную нагрузку.
В случае же использования логических элементов с большим вы-
ходным сопротивлением’может недопустимо возрасти задержка по
линии связи.
Помехи из-за взаимной индуктивной связи между сигнальными
проводниками. В случае, когда можно пренебречь взаимной ем-
костной связью и нельзя пренебречь индуктивной связью между
«активной» и «пассивной» линиями, эквивалентная расчетная схе-
ма может быть представлена в виде,. показанном на рис. 10.4, а.
Найдем величину импульса помехи на входе нагрузки «пассив-
ной» линии при передаче фронта напряжения в «активной» линии.
Для этого запишем систему уравнений Кирхгофа в операторной
форме:
| Мвых1 (Р)-^вых! (Р) -J-pLfli (р) -\-pMxJ,2 (Р)4“Й (Р) %вХ1 (Р)>
I 0=i2 (р) ZBbIx2 (p)-l-pL2i2 (р) ±pM2li! (р) -|- i2(p) ZBx2 (р),
откуда
__________________________Р^12«вых1 (Р)_____________________________ .
1^вых2 (р) + ZBx2 (Р) + PRl] [ZBbIxl (р) + ZBX1 (р) + Pill — P'Ml2
(10.3)
и
WBx2 (Р) “ ^2 (Р) вх2 (Р)-
Дальнейший анализ в общем виде затруднителен и может быть
произведен лишь для конкретных значений параметров схемы за-
мещения.
t2lt) npuL+M»L-H *
0
№„/(2R)

Рис. 10.4. Эквивалентная схема
линий связи с большой взаим-
ной индуктивностью (с) и ос-
циллограммы тока помехи в
«пассивной» линии (б)

,, !	!-2р) npu.L+M~L-M
В частном случае, когда £i=L2=£ и Afi2=Af2i=Af и когда
можно пренебречь емкостной составляющей входного и выходного
сопротивления «активной» и «пассивной» линий, т. е. когда
2вых I (р)+ZBX (р) — ZBbIx 2 (р)+ZBX 2 (р) =./?, соотношение (10.3) мож-
но записать
L (	________(^/£)“въ,Х1______
р1 (1-4)+адт+(’/^)2 ’
где км=М/УЦЬ2=М/Ь и %—L/R.
Переходя к оригиналу, получим
Z2(/)= ГеХр (------—1 —ехр (-------YI.	(10.4)
27? [	L — M I	L+M /]	'	'
Анализируя (10.4), для случая, когда	—М, можно по-
строить осциллограмму тока помехи в «пассивной» линии (рис.
10.4,6). Импульсный ток помехи, протекая по сопротивлению R/2
«пассивной» линии, будет вызывать в ней напряжение помехи, ко-
торое приводит к ложным срабатываниям логических элементов.
Учитывая особенности элементной базы, нетрудно понять, что
для линий связи между логическими элементами КМДП-типа до-
минирующей оказывается емкостная взаимная связь (токи в сиг-
нальных линиях малы), для линий связи элементов ТТЛ-типа до-
минирует индуктивная связь (зарядовая составляющая помехи
оказывает малое влияние из-за относительно больших значений
собственной емкости «пассивной» линии). Поэтому с точки зрения
Рис. 10.5. Схема экспериментальной оцен-
ки импульсной помехозащищенности ло-
гического элемента (с) и зависимость
допустимой амплитуды помехи от ее дли-
тельности (б)
уменьшения взаимных емкост-
ных помех в линиях связи эле-
ментов КМДП-типа монтаж ре-
комендуется выполнять с ис-
пользованием двусторонних пе-
чатных плат с перпендикуляр-
ным расположением проводни-
ков на их сторонах.
Для уменьшения взаимных
индуктивных помех в линиях
связи элементов ТТЛ-типа объ-
емный и печатный монтаж ре-
комендуется выполнять над за-
земленной Плоскостью или применяя многослойные печатные пла-
ты, в которых сигнальные слои чередуются со слоями «питание» и
«земля».
Оценка допустимой длины линии связи при емкостной помехе.
На практике в качестве конструктивного критерия обеспечения
помехоустойчивости применяется критерий допустимой длины ли-
нии связи. При этом предполагается, что импульсная помехоус-
тойчивость логического элемента характеризуется допустимым им-
пульсом помехи, т. е. импульсом на .входе триггера (рис. 10.5, а)
с амплитудой иПОм и длительностью тпом, при котором происходит
переключение триггера из одного устойчивого состояния в другое.
Экспериментальная зависимость допустимой амплитуды поме-
хи в общем случае имеет вид, приведенный на рис. 10.5, б. Экспе-
риментально, сняв такую зависимость, можно определить значение
допустимой помехи Ппом.доп для любого значения длительности
Тпом- Если эта характеристика неизвестна, то вольт-секундная пло-
щадь импульса помехи может быть приближенно оценена как
*^П0М Uпор^ЗД.р .ср»
где г/пор — пороговое напряжение переключения элемента; /зд.р.ср—
средняя задержка распространения сигнала.
Приближенно допустимая (критическая) длина линии связи мо-
жет быть рассчитана, если допустимую помеху оценивать порого-
вым' зарядом Qnop, который необходимо ввести в «пассивную» ли-
нию, чтобы вызвать ложное переключение элементов, подсоеди-
ценных к ней. Заряд, передаваемый из «активной» линии в «пас-
сивную» через взаимную емкость связи за время 2/зд.р.ср, оценива-
ется величиной
2/
рЗд.р.ср .
Qhom= I	inovi^dt,
	_ f'’	4.	°
где i(ioM=bCB-—«Сев----=const — ток помехи, протекающий че-
Л	^нар
рез емкость связи; /нар— длительность фронта сигнала, распрост-
раняющегося в «активной» линии.
С учетом последнего предположения о постоянстве взаимного
тока связи в течение длительности фронта можно записать, что
Сном
^пом^зд.р.ср» СОЛИ ^нар	2/3д.рйср1
^ном^нар»	еСЛИ ^нар	2/3дарвСр,
или
Спом
‘нар
если
t ^2/
‘'нар х'*’зд.р.ср>
СсвДС<
если
/	2/
‘'нар \ ^‘'здвр.ср-
что для нормальной работы «пас-
Учитывая, что Ссв= С св^кр И
ейвной» линии должно соблюдаться неравенство Спом^Спор, где
Qnop — пороговый заряд «пассивной» линии; С'св — погонная вза-
имная
чим
емкость связи; /КР — критическая длина линии связи, полу-
Спор---
2СсВ/крД67л ^^р'ср , если /нар > 2/зд.р.ср;-
‘нар
ОкрДСл, если ^нар < 24д,р.ср.
откуда критическая длина линии связи
Дер
Фпор^нар
зд.р.ср
, если ^нар 2/адвРвСр,
Qnop
^СвД^л
если ^нар 24д.р.ср.
Пороговый заряд Qnop зависит от типа связи, числа нагрузок,
типа логического элемента и должен рассчитываться конкретно в
каждом случае.
. Критическая длина электрически короткой линии связи умень-
шается с увеличением числа проводов тп в жгуте (предполагает-
ся, что в жгуте (тп—1) «активных» проводов, один «пассивный»
провод).
Эмпирически установлено, что
/кр=/1ф2/(1+1птп),
где /Кр2 — критическая длина пары проводов; тп=^54-6.
Таблица 10.3
. Расстояние между ПрОБОДНП- .ками, мм	Длина параллельных проводников, см, при их количестве в жгуте		
	2	3	4 и более
0,3	8	6	4
0,5^0,75	10	8	6
1,5—2	14	12	8
Для тп>6 критическая длина 1кр практически не изменяется
в силу экранирующего действия активных проводников. В табл.
10.3 приведены данные о максимально допустимых длинах печат-
Рис. 10.6. Идеализированная фор-
ма тока в «активной» линии свя-
зи и ЭДС помехи в «пассивной»
линии связи
ных проводников в ТЭЗах, исполь-
зующих элементы серии 155.
Оценка допустимой длины линии
связи при взаимной индуктивной по-
мехе. Приближенный расчет допу-
стимой длины линии связи при боль-
ших индуктивных помехах нетрудно
осуществить, если идеализировать
расчетную схему и форму сигнала в
«активной» линии. Если, в частно-
сти, принять, что ток в «активной»
линии изменяется по линейному за-
кону от нулевого значения до значе-
ния /тах в течение длительности фронта, то модуль электродвижу-
щей силы помехи епом, наводимой в «пассивной» линии в течение
интервала времени, равного /НаР, нетрудно вычислить, воспользо-
вавшись законом электромагнитной индукции:
I ^Пом I
СВ
' Лп^х дл _____________________________
СВ "	,
^нар	^нар (^?вых + Лвх)
где А67Л— логический перепад в «активной» линии; 7?Вых и RBx —
соответственно выходное и. входное сопротивления логических эле-
ментов «активной» линии; Л4СВ •— коэффициент взаимной индукции.
•Идеализированная форма тока в «активной» линии и ЭДС по-
мехи в «пассивной» линии могут быть представлены в виде, пока-
занном на рис. 10.6. Критической длиной линии связи в случае
индуктивной наводки будем считать такую, когда вольт-секундная
площадь сигнала помехи окажется больше или равной вольт-се-
Таблица 10.4
Вариант выполнения
линии связи
Эскиз конструкции
Расчетные соотношения для
вычисления емкости. пФ.
индуктивности, взаимной
индуктивности, нГи,
и волнового сопротивления,
Ом
Объемный монтаж
Одиночный про- водник		f^d		/ 4/пР £ = 0,2/Ц1п—' — J
Одиночный про- водник, располо- женный над пло- скостью «земля»	/%.			. 4Л £ = 0,2Zlip In	; d с _ 56-10-3/nBs . св~ 1п(4Л/г?) ’ 138 4й Zo~ _ 1g— Ve d
Соседние провод- ники (бифиляр)	/У /У Л			_ 28- 10-3e/„p . CcB~ ln(2D/dj ’ I 2D	\ £ = 0,4/np In— +0,25 J \ “	1 Д 2lnp \ Л4св=0,2/яр1 In &	11, 276 2D Z0=* —71g	 /e	d
Коаксиальный кабель, экраниро- ванный провод		"сГ\\		£ = 0,461g — [нГн/м]; d C^41,4"lg(b/rf)fn<I,ZM1; 138	D z0 = -=-ig— V^b	d
				
Параллельные проводники прямо- угольного сечения	t wT I	До		f-,	Ег^пр<° GCB 		.	 » 4ла a ,16 — /Пп. если co e 377 a ^o- r- pe <o
Продолжение табл. 10.4
Вариант выполнения лнннн связи	Эскиз конструкции	Расчетные соотношения для вычисления емкости, пФ, индуктивности, взаимной индуктивности, нГн, и волнового сопротивления. Ом
Печатный монтаж
Одиночный пе-
чатный проводник
£»0,2/прГ1п-^ +
L t + “
t -J— со
+ 0,5 +0,2235 У
Параллельные
печатные провод-
ники, расположен-
ные с двух сторон
печатной платы
Ссв=8,842- 10-з/прег ~Х
п
h
при —<1;
„	0,0278ег/„р
С'св — ~; ... при
1g (4й/а>)
h
со
Печатный про-
водник над экра-
ном, несимметрич-
ная микрополоско-
вая линия
Л^0,2-10-2/прХ
. 4Л
X 1п-------------;
0,567^+0,67^
44св — 0 >2/|1рХ
1.	7.h	a-t-a \
х in-----+—^- ;
\ a+а /пр )
87
^0 =	. — X
/ег+1,41
xin(-----
\ 0,8ш/Л+«/й J
Ссв = 8,842х
е
Со
Е
ХЮ-з/ ег1п+х
h
X 1+---X
(Ясо \1
1+1ПГ
Л / J
t
при—<0,5;
Сев = 0,0556ег/1фХ
Х| , Ы I
I 1g----/
\ 6 ш /
t
при---- > I
со
Вариант выполнения
линии связи
Эскиз конструкции
Продолжение табл. 10.4
Расчетные соотношения дли
вычисления емкости, пФ,
индуктивности, взаимной
индуктивности, иГи,
и волнового сопротивления.
Ом
Симметричная
микрополосковая
линия
С*св — ® ,0355ег/прХ
х.
1—2// (й—/)’
?0 =
60	4k
=—— In--------------
/ег 0,567^+0,67/
Параллельные
печатные провод-
ники, расположен-
ные с одной сто-
роны печатной пла-
ты
С = °’12£'ZnP .
св In [2а/(ш+/)] ’
rd -L- (О
1пгг~ +
Параллельные
печатные провод-
ники различной
ширины
£• = £j 4- Z2 — 2Л4;
й=0,2/пр[1п-^- +
I t —|— (1)^
+ 0,2235	+0,5!
^пр	J
£2 = 0,2/Д1п-^- +
+ 0,2235	+0,5];
^Пр	J
М = 2/„рХ
х[1п-------2/-р .-_ +
L а + (wj + сог)/2
Д +(М1 + ю2)/2]
^пр
Примечание, Все линейные размеры даиы в миллиметрах.
кундной площади допустимой импульсной помехи. Последняя, со-
гласно методике определения импульсной помехозащищенности,
оценивается выражением 2£7пор/зд.р.ср. Таким образом, условие обе-
спечения импульсной помехозащищенности при преобладающих
индуктивных помехах можно записать в виде
Kr I ^пом I Тпом 2t/nop/aJl.p.cp,
где Кя==/?вх2/(/?вх2+/?вых2)—коэффициент пропорциональности,
указывающий, какая доля ЭДС помехи прикладывается к входу
нагрузочного элемента «пассивной» линии.
ЕСЛИ ^нар^^2/ад.р.ср, ТО
Й^свД^л	Cif т ч
г> , D	П0р*ЗД.р.Ср-
*<ВЫХ1 Т-*<ВХ1
ЕСЛИ /иар 2/зд4р#ср, ТО
2КдЛГсвД^л<зд.р.ср х" ОЛ/  /
(Явых! Ч-Явх1)*нар " П0Р ЗД-Р’СР‘
Отсюда следует, что условию отсутствия ложных срабатываний
в «пассивной» линии должно удовлетворять соотношение
2f/nop
(Лвх! + /?ВЫХ1) ^зд.р.ср	,	,
при /иар < 2/зл.р.ср;
Л4Св
^Люр (Явх1 Ч* Явь,х1) ^нар
При 4нар ^зд.р.ср-.
KrWb
Поскольку взаимная индуктивность проводников линии связи
зависит лишь от конструктивных параметров, используя это соот-
ношение, можно вычислить допустимую длину линии связи. Фор-
мулы для оценки электрических параметров объемных и печатных
проводников приведены в табл. 10.4.
В руководящих технических материалах по применению ИС,
как правило, приводятся значения допустимых длин линий связи,
при которых взаимные помехи несущественны.
Например, в табл. 10.5 приводятся значения допустимой длины
печатных параллельных проводников в устройствах на ИС ТТЛ-
типа.
Таблица 10.5
Число параллельных проводников	Допустимая длина, м, печатных параллельных проводников шириной (0,5 -8- 1,5)  10-3 м при интервале между ними, м				
	0,0005	’ 0,001	0,0015	0,003	0,005
2	0,1	0,12	0,13	0,15	0,17
3	0,06	0,07	0,075	0,09	0,1
•4	0,05	0,06	0,065	0,07	0,08
5	0,04	0,05	0,06	Q.065	0,07
§ 10.3.	ПОМЕХИ В ЭЛЕКТРИЧЕСКИ ДЛИННЫХ
линиях связи
Как отмечалось ранее, если время распространения импульсно-
го сигнала вдоль линии связи намного превышает длительность
фронта передаваемого по этой линии сигнала, то переходные про-
цессы в различных точках этой линии различны. Например, сиг-
нал, возникший в начале линии, успел перезарядить распределен-
ные емкости начальной части линии, а на ее другом конце ника-
ких изменений потенциалов еще не произошло, поскольку скорость
распространения электромагнитной волны конечна.
Сигнал, появившийся, скажем, в начале кабельной линии дли-
ной 100 м, достигает приемника только через 450—600 нс. В таких
случаях переходные процессы в линии могут быть правильно по-
няты, если линия рассматривается как электрически длинная и в
ее эквивалентной схеме учитывается распределенность индуктив-
ных и емкостных импедансов. Распределенный характер реактив-
ных импедансов в общем случае приводит к очень сложным и
длительным переходным процессам в линии, что искажает форму
передаваемого сигнала. Полезный сигнал, формируемый передат-
чиком, распространяясь с конечной скоростью по линии связи, пре-
терпевает в общем случае существенные изменения, рассматривае-
мые как помехи. Типичные воздействия электрически длинной ли-
нии на сигнал (типичные помехи) проявляются в следующем:
—	задержка сигнала;
—	затухание (ослабление) его по амплитуде;
—	искажение формы, вызываемое отражениями в линии;
—	взаимные помехи, наводимые в одной линии связи при пере-
даче полезных сигналов по другой или другим линиям связи.
Для понимания механизма возникновения таких неприятных
явлений в линии связи, как отражения, приводящие к многократ-
ным искажениям формы передаваемого сигнала, необходимо обра-
титься к теории длинных линий, устанавливающей связь между
токами и напряжениями в любой точке линии в произвольный мо-
мент времени.
Уравнения, описывающие распространение сигналов в электри-
чески длинных линиях связи. Электрически длинные линии связи
в расчетах рассматриваются как однородные линии, которые мож-
но представить эквивалентной схемой, показанной на рис. 10.7, и
описать следующей системой дифференциальных уравнений:
ди .	. , di	di	. „ ди	,^п
—-zr0+Z0—;	—_g-0«-|-C0 —.	.(10.5)
где Со, Lo, г0, go — соответственно удельные емкость, индуктив-
ность, сопротивление и проводимость длинной линии связи.
Физический смысл этой системы уравнений очевиден. Напри-
мер, изменение напряжения на единице длины равно падению на-
пряжения на активном сопротивлении и падению напряжения на
индуктивности единицы длины.
В том случае, когда го->О, go—>-0, т. е. имеет место линия без
потерь, телеграфные уравнения (10.5) будут вида
ди r di _ di ди
— •—- Ап “	Z	—— On	.
Ox dt дх di
(10.6)
В общем случае решение системы этих дифференциальных
уравнений записывается в виде
u=f1(x — vt)+/2 (•* +	миР+мобР;
I = zr1 [/1 (х — vt) — /2 (•* +	=inp — io6P,
где v=l/(L0C0)—скорость распространения прямой и обратной
волн; Z0=Vl0/C0— характеристическое (волновое) сопротивле-
ние электрически длинной линии связи. Вид функций fi и /г опре-
деляется начальными (граничными) условиями при решении си-
стемы (10.6).
Рис. 10.7. Эквивалентная схема электрически длинной линии связи
Если линия связи однородна, то сигнал, возникший в начале
линии в виде прямой волны, будет распространяться вдоль нее
без искажений со скоростью v, так как в промежуточных точках
линии обратная волна не возникает.
При наличии неоднородностей в линии связи или несогласован-
ности сопротивлений нагрузки на концах электрически длинной
линии с волновым сопротивлением линии возникают прямая и об-
ратная волны, которые в рассматриваемом случае обычно называ-
ют волной падающей и волной отраженной соответственно.
• Коэффициент отражения. Величину и знак отраженной волны
в однородной электрически длинной линии можно определить,
зная зцак и величину падающей волны и вычислив коэффициент
отражения, зависящий только от величин характеристического
(волнового) сопротивления линии и комплексного сопротивления
нагрузки на конце однородной линии связи.
Комплексный коэффициент отражения по напряжению равен от-
ношению отраженной волны ыОтР к падающей иПаД; в операторной
форме может быть записан как
/Сотр (Р) === Могр	пад (р).
Связь коэффициента отражения с величинами сопротивления
нагрузки и волнового сопротивления линии нетрудно вывести из
рассмотрения эквивалентной схемы, показанной на рис/ 10.8.
В соответствии с решением телеграфных уравнений в любой
момент времени напряжение на нагрузке
«паД(Р) + Мотр(Р) = Мн(/2);
ток в нагрузке
/н (Р)^=^пад (Р) Z'orp (Р)*
Решая совместно систему уравнений
f «паД(Р) + Иогр(Р)=«н(Р);
I Ин (Р)/^н (Р)=ипад(р)/70 — «отр (jt7)/Z0,
получим /Сотр (р)=«О1Т, (р)!и„ал (p)=(ZH (/?) — Z0)/(ZH (/;) + Zo).
Учитывая, что волна отраженного напряжения и волна отра-
женного тока находятся в противофазе', нетрудно показать, что
комплексный коэффициент отражения . по
току	I 0	° I
/C^(p)==(Z0-ZH(p))/(Z0+ZH(p)).	^|zHn
Расчет отражений на концах линий свя- | с 0 I
зи при линейных омических нагрузках.
В общем случае форма напряжений и токов Рис. 10.8. Схема расчета
на концах электрически длинных линии свя-	'
зи зависит от характера входного и выход-
ного сопротивлений приемника и передатчика соответственно. На-
пример, если сопротивление нагрузки строго равно волновому со-
противлению длинной линии, т. е. R„=Z0, то падающая волна на-
пряжения через время To=llv~l^LoCo, где I—длина линии связи;
v — скорость распространения падающей волны, достигнет прием-
ного конца линии связи. Отраженная волна при этом не возника-
ет, ПОСКОЛЬКУ /(отр=0.
В этом частном случае длинная линия связи вносит задержку,
равную То, поскольку нагрузочный элемент переключится лишь
по истечении времени То, если считать, что по линии связи пере-
дается импульсный сигнал с идеальным прямоугольным фронтом.
В общем случае, когда сопротивление нагрузки отличается от
волнового сопротивления линии, т. е.	в последней на при-
емном конце, когда падающая волна достигает конца линии, воз-
никает отраженная волна. Отраженная волна амплитудой нотр=
=/СотРНпад начинает распространяться к началу линии связи и, до-
стигнув передающего конца линии через время То после первого
отражения и через время 2Т0 с начала рассмотрения переходных
процессов, может либо, в свою очередь, вызвать отраженную вол-
ну, если выходное сопротивление генератора отлично от волнового
сопротивления линии, т. е. Rr ^Zo, либо совсем исчезнуть, если
/?г =Z0.
Так как напряжение в любой точке длинной линии в любой
момент времени нужно рассматривать как сумму всех падающих
и отраженных волн, то даже в простейшем случае, когда на пере-
дающем конце отражений не возникает, т. е. при Z0=Rr , пере-
ходные процессы в линий закончатся не ранее времени 27’0.
Рис. 10.9. Электрически длин-
ная линия связи (а), диаграм-
ма отраженных волн (б) и ос-
циллограммы напряжений на
концах электрически длинной
линии связи (в)
Пример 10.1. Рассчитать напряжения на концах электрически длинной ли-
нии связи, изображенной на рис. 10.9, а.
Диаграмма напряжений в точках А и В для случая, когда В г =-Zo, имеет
вид, показанный на рис. 10.9, б. В момент времени /=0 на передающем конце
возникает падающая волна амплитудой
ипад = A6GZo/(/?r + Zoy = 0,5
В момент времени /=7’0 падающая волна достигает точки В и вызывает
отраженную волну амплитудой
иотр = ^отр^пад = 0,5Д£/л (/?н — Zq)/(/?h + Zp).
Напряжение в точке В в момент времени t=T0 скачком изменяется от 0 до
«в (То) = «пад (Го) + иоч>(Г0) =. 0,5Дал [1 + (/?„ - Z0)/(/?H + Zo)].
В момент времени t—2T0 отраженная волна достигает передающего конца,
при этом новых отраженных воли, как указывалось выше, ие возникает.
\в момент времени /=2Г0 напряжение в точке А принимает значение, рав-
ное К.5 Д£Аи[1 + (Ли— 20)/(/?н + Zo)].
Осциллограммы напряжений в точках А и В для рассматриваемого случая
имеют такой вид, как показано иа рис. 10.9, в. Из осциллограмм видно, что пе-
реходные процессы в линии заканчиваются к моменту 2 Го.
В общем случае для электрически длинной линии, не согласо-
ванной на обоих концах, процесс поочередного отражения волн от
обоих концов линии связи теоретически продолжается до тех пор,
пока амплитуда отраженной волны не уменьшится до нуля. Сле-
дует отметить, что наличие отраженных волн в электрически длин-
ных линиях при неправильном их согласовании может вызвать
искажения сигналов, которые, в свою очередь, могут приводить к
неправильной работе логических устройств.
Рис. 10.10. Диаграмма отраженных волн в несогласованной электрически длин-
ной линии связи
Диаграмма отраженных волн в точках А и В электрически
длинной линии в таком случае имеет вид, изображенный на рис.
10.10.
Расчет отражений в линиях связи при комплексных нагрузках.
Рассмотрим форму отраженной волны, когда нагрузка чисто ем-
костная, а волновое сопротивление линии равно сопротивлению ге-
нератора, т. е. линия согласована на передающем конце (рис.
10.11,а).
Предположим, что падающая волна представляет собой иде-
альную ступеньку напряжения амплитудой 0,5А£/л, тогда изобра-
жение падающей волны
Ядад (р)=Д/7Л2р).
В соответствии с определением коэффициента отражения мо^к-
но записать	/
ИоЧ>(Р) = Х'отр(Р)«па11(/’).	/
iz-	Zo 1 pCHZp	/
0ТР |/GpCh) + Zo - 1+X?HZO ’	/
откуда	I
, . ыил 1 - />CHZ0	I
W =	'	I
2 p (1 + pC^Zq)	I
=	—2 exp (—.
Осциллограммы отраженной волны и напряжения на нагрузке,
построенные по результатам анализа, приведены на рис. 10.11,6.
Рис. 10.11. Электрически длинная линия связи с емкостной
нагрузкой (а) и осциллограмма отраженной волны на ее кон-
це (6)
Теоретические основы метода Бержерона расчета отражений на
концах линии связи. При анализе искажений сигналов из-за отра-
жений в электрически длинных линиях связи может быть исполь-
зован графический метод Бержерона (см, [89]) для построения
сигналов на входе и выходе линии, вдоль которой распространя-
ется передаваемый сигнал. Известные из теории линии передачи
выражения (10.6) могут быть для случая распространения сигнала
вдоль линии передачи без потерь (ro=0, g'o=O) преобразованы в
уравнения
____L	— —=0.	(10.7)
Йх2 v2 д(2	дх^ V?- dfl
Решение уравнений (10.7) может быть записано так:
« =F1(x>—i—Z^1Fl(x — ,vt) — Z-1F2(x-\-‘vt).
(10.8)
'Используя систему уравнений (10.8), связывающую ток и на-
пряжение в любой момент времени в любой точке длинной линии,
моящо, в частности, найти связь между токами и напряжениями
на концах длинной линии в моменты времени, отстоящие на про-
межуток, равный времени распространения волн вдоль линии То
(см. [89]):
Го)	^о)1,	(10.9)
где 1н Wk—Го) и ын (tk—То)—ток и напряжение в начале электри-
чески длинной линии связи в момент времени (tk—То)., a iK(tk),
ик(4)—ток и напр;о« щ.е в конке той тинни ”. момент it, птсгоя-
ЩИЙ на1врэмя распрэ- и;'.:-.-.	,.>>.!! -Л.пт.т .ШШП " .
Из Анализа (10.9) видно, что на плоскости ток — напряжение
точки с координатами iK(tk), uK(tk), uB(tk—То), iB(tk—То) лежат
на прямой, имеющей наклон —Z0~l (рис. 10.12), т. е.
tgх= ; V»~z^1; x^arctgf-zr1).
ик (^ft) ин Gfe ^о)
Поскольку точка с координатами iB(tk—То), uB(th—То) лежит
также и на кривой 2 (рис. 10.12),
представляющей вольт-амперную
характеристику ин (in) двухпо-
люсника на входе линии, а точка
с координатами iK(tk), uK(tk) —
на кривой <3, представляющей
вольт-амперную характеристику
«к(г’к) двухполюсника на выходе
линии, то прямая линия 1 с на-
клоном % (линия Бержерона)
Рнс. 10.12. Построение линии Бер-
жерона при расчете отражений в
электрически длинных линиях свя-
зи
определит режим в конце элект-
рически длинной линии связи в
момент tk, если известен режим в
начале линии в момент tk — То.
Решая (10.8) для режима рас-
пространения отраженной волны
можно найти выражение
конца линии связи к началу,
4(^)-4-T0)=ZoT [uRtk)-ик(tk-(Го)],	(10.10)
где iH(tj,) и iinfth) — ток и напряжение в начале электрически длин-
ной линии связи в момент времени tk, a iK(tk—Тс) и uB(tk—То) —
ток и напряжение в конце линии в момент (tk—То).
Поэтому из рассмотрения (10.10) следует, что на плоскости
ток — напряжение точки с координатами iB(th), uB(tk), iK(tk—То),
uK(tk—То) лежат на прямой линии (линии Бержерона) с наклоном
+Z0-1, Следовательно, линия с таким наклоном определяет режим
в начале линии связи в момент tk, если известен режим в конце
линии в момент tk—То.
Зная воль-амперные характеристики нагрузок на входе и йы-
ходе электрически длинной линии связи и характеристическое/со-
противление линии, можно, используя линии Бержерона, постро-
енные в соответствии с уравнениями (10.9) и (10.10) на плоско-
сти ток — напряжение графически получить вольт-амперные ус-
ловия на входе линии в моменты времени 0, 2То, 47’0 и т. д.-и на
выходе в моменты времени То, ЗТ0, 5Т0 и т. д. Далее по/ этим
точкам можно построить осциллограммы тока и напряжения на
входе и выходе линии при передаче сигнала вдоль линии. I
® „ я
Рис. 10.13. Построение линий Бержерона (а) и осциллограммы напряжений в на-
чале Uл и в конце Uв электрически длинной линии связи между элементами
ТТЛ-типа при передаче отрицательного фронта импульса (6):
Л 2 и 3 — соответственно выходные характеристики для «1» и «0» н входная характеристи-
ка логического элемента 133ЛА1
Последовательность построения осциллограмм напряжений и
токов на концах линии связи с использованием линии Бержерона.
1.	В координатах напряжение — ток строятся:
а)	входная характеристика нагрузочного элемента или эквива-
лентной нагрузки в конце линии связи;
б)	выходные характеристики управляющего элемента при „0“
и „1“ на входе или эквивалентные'вольт-амперные характеристики
управляющего двухполюсника на входе длинной линии связи.
2.	При передаче отрицательного фронта импульса из рабочей
точки, соответствующей на диаграмме Бержерона точке пересе-
чения входной вольт-амперной характеристики нагрузки с выход-
ной вольт-амперной характеристикой управляющего элемента при
„1“, проводится линия с наклоном Zo-1 до пересечения с выходной
цольт-амперной характеристикой управляющего элемента при
* Здесь и далее рассматривается случай передачи отрицательного фронта
импульса.
'Полученная точка Ло (рис. 10.13) соответствует напряжению и
току в начале длинной линии связи в момент времени t—0.
з\ Из точки До проводится линия с наклоном —Zo-1 до пересе-
чения с входной вольт-амперной характеристикой нагрузки. Полу-
ченная точка Bi соответствует напряжению и току на конце ли-
нии связи в момент времени То.
4.	Из точки Bi проводится линия с наклоном +Zo-1 до пересе-
чения с выходной вольт-амперной характеристикой управляющего
элемента при „0“. Вновь построенная точка Az соответствует на-
пряжению и току в начале линии связи в момент времени 270.
fa) i(Q,i)	i(l,t) 5) i(0,t)	i(l,t)
'1 о---------------------о I
;'o------------------------o2'
a)
Рис. 10.14. Математическая модель (а) и схема замещения (б)
электрически длинной линии связи
5.	Через точку А2 проводится линия Бержерона с наклоном
—Zq”1 до пересечения с входной вольт-амперной характеристикой
нагрузки в точке В3, соответствующей напряжению и току на кон-
це линии связи в момент времени 370.
6.	Проведение линий Бержерона с наклоном +Z0”* и —Zq-1
продолжается до тех пор, пока переходная рабочая точка не со-
впадает с необходимой точностью с точкой установившегося рабо-
чего состояния, т. е. точкой пересечения входной и выходной ха-
рактеристики при „0“.
.	7. Считывая токи и напряжения на концах линии связи с диа-
граммы Бержерона для моментов времени 0, То, 2Т0, 370, 470, 570
и т. д., можно построить осциллограммы напряжений и токов на
концах линии связи при передаче отрицательного фронта импуль-
са (рис. 7.13, б).
8. Аналогично строятся осциллограммы токов и напряжений на
концах электрически длинной линии связи при передаче положи-
тельного фронта импульса. В этом случае исходной рабочей точкой
является точка пересечения входной характеристики нагрузки с
выходной вольт-амперной характеристикой управляющего элемен-
та при „0“, а точкой установившегося рабочего состояния — точка
пересечения входной вольт-амперной характеристики нагрузки с
выходной характеристикой управляющего элемента при „1“.
Математическая модель линии связи. Непосредственное исполь-
зование системы телеграфных уравнений (10.5) для цифрового
моделирования линий связи сопряжено со значительными труд-
ных помех в электрически длинных
линиях без потерь (а) и осцилло-
граммы обратной помехи в различ-
ных точках согласованной «пассив-
ной» линии связи (б)
ностями (сложность, большие затраты времени) решения систем
дифференциальных уравнений в частных производных.	/
Наиболее подходящей с точки зрения использования в системе
автоматического анализа является модель линии, непосредственно
связывающая граничные условия на одном конце линии передачи
н(0, t), i(0, t) с граничными условиями на другом конце ц'(1, t),
i(l, t) (рис. 10.14, а).	I
Используя ранее полученное аналитическое, решение телеграф-
ных уравнений для линии связи без потерь, в частности соо/гноше-
ния (10.9) и (10.10), можно записать:	(
и(0, t)=Zoi(O, t)-\-u(l, t — T^—ZoHl, t — T0);
u(l, t)= —Zoi(l, /)Ц-ц(0, t — Tq)-\-ZqI(0, t —TD).
Эти выражения представляют собой математическую модель,
описывающую изменение переменных во времени тока и напря-
жения на концах линии связи без
потерь. Данной математической мо-
дели соответствует схема замеще-
ния, изображенная на рис. 10.14, б,
где Е (0, t) и Е (I, t) — эквивалент-
ные источники напряжения, связан-
ные с граничными условиями на
концах линии следующими зависи-
мостями:
Д(0, t)—u(l, t — To) — Zoi(l, t —
E(l, t)—u(0, t-Tj-\-Zoi(O,t-To)
Таким образом, для каждого те-
кущего момента времени состояние
линии характеризуется переменны
ми w(0, t), 1(0, t), и (I, t), i(l, t) и
определяется значением напряже-
ний эквивалентных источников £(0,
t), E(l, t), входными сигналами и
нагрузками на концах линии. Рас-
чет переходных процессов в линии
связи сводится к периодическому
Е(0, /), E(l, t) по граничным услови-
вычислению новых значений
ям на концах линии.
Приведенная математическая модель линии связи без потерь
удобна для исследования переходных процессов в линиях связи
на ЭВМ (это определяется ее простотой и высокой точностью).
Взаимные помехи в линиях связи. Рассмотрим две электрически
длинные линии без потерь, связанные распределенными взаимны-
ми емкостью и индуктивностью (рис. 10.15,а). Линии предполага-
ются идентичными, т. е. имеют одинаковые индуктивности и емко-
(Ли на единицу длины. «Активная» линия возбуждается источни-
кам напряжения и нагружена сопротивлением величиной Zo.
^Дифференциальные уравнения, связывающие напряжения и то-
ки для этой системы, имеют следующий вид:
где А'св, С'св — взаимная индуктивность и емкость на единицу
длины линии; Lo, Со — собственная индуктивность и емкость на
единицу длины линии.
Уравнения (10.11) могут быть объединены в два дифференци-
альных уравнения в частных производных второго порядка. На-
пример, уравнение для напряжения в «пассивной» линии
д^и
-----
дх^
д'2и	/ L'	С' \ д2и,
П 11	*-в	I _______А
Of2	\ Lo	Cq / dZ2
(10.12)
где v — скорость распространения сигнала вдоль линии.
Решение уравнения (10.12) (см. [7.88]) с использованием пре-
образования Лапласа в виде функции х и переменной преобразо-
вания Лапласа рис учетом того, что обратная связь от «пассив-
ной» линии к «активной» мала и ею можно пренебречь, может
быть записано так:
ип=А ехр (—+ В ехр (—-- хри (р)ехр (—,
\ v J	\ v J 2v	\ v J
(10.13)
с' ,	,
где v=—— , р,=£свСо/(£оСсв), ип— напряжение в «пассивной»
Со
линии как функция х и р; и(р) —преобразование по Лапласу на-
пряжения генератора; А, В — постоянные, определяемые из гра-
ничных условий для «пассивной» линии.
Если «пассивная» линия с обоих концов нагружена на сопро-
тивление Zo, уравнение (10.13) имеет следующий вид (решение
Джарвиса):
, ., и (	! рх \ Г p(2Z— х)7)
«п=*(Н-1) (ехР (—7/ ехр [-------------v—])
— v(p,—1)-^-хрехр (—.	(10.14)
Уравнение (10.14) получается из уравнения (10.13) при
~RBbix=Z0 и при использовании следующих условий для опреде-
ления постоянных А и В:	I
ив=—Zoin при х=0;	/
u.n=Z$in при х=1.	/
Из (10.14) видно, что напряжение в «пассивной» линии можно
рассматривать как бы составленным из трех компонент. Первую
компоненту >(р-}-1) — ехр [ —-^-1 можно интерпретировать как
компоненту р(рД-1) — ехр (——
[	4 J v v
сигнал, имеющий такую же форму, как и напряжение генератора
и, но уменьшенный в (p.+ l)v/4 раз по амплитуде. Этот сигнал
распространяется в положительном направлении оси х со скоро-
[, । < ч и 1 Г Р (2/ — х) 1
—1) — ехр------------------— имеет.
4 J L v ’ J
полярность, противоположную первой.
Так как с увеличением х ее величина возрастает, эту компо-
ненту можно рассматривать как сигнал, распространяющийся в
отрицательном направлении оси х.
При х=1 сумма первых двух компонент [первый член уравне-
ния (10.14)] равна нулю.
В предположении, что и является ступенчатой функцией с пере-
падом ДКЛ, результат действия этих двух компонент можно пред-
ставить следующим образом: по мере того как волна напряжения
и распространяется вдоль «активной» линии, «пассивная» линия
заряжается до напряжения -v(p+1)ДКл/4. Когда волна напряже-
ния и достигает конца «активной» линии, в «пассивной» линии
генерируется отрицательный перепад напряжения — v(p+1)ДКл/4
[вторая компонента уравнения (10.13)]. С этого момента времени
напряжение в «активной» линии не изменяется, поскольку послед-
няя по принятым условиям согласована. В «пассивной» линии от-
рицательная волна напряжения —у(р+1)ДКл/4 распространяется
от конца линии к ее началу со скоростью V, алгебраически скла-
дываясь с напряжением первой компоненты в этой линии. В ре-
зультате совместного действия этих двух компонент в «пассивной»
линии появляется импульс, интерпретируемый как обратная по-
меха. Амплитуда обратной помехи в «пассивной» согласованной
линии (J?BX=^BbIX=Z0) определяется выражением
U обр.пом* ’А обр^^Л’
где Кобр—v(p.+ l) — константа, определяемая параметрами линий
связи.
На рис. 10.16, а представлена зависимость коэффициента об-
ратной помехи Кобр от толщины печатной., платы h и расстояния
между соседними печатными проводниками (ст которых зависят
собственные и взаимные емкости и индуктивности между «актив-
нда» и «пассивной» линиями связи) для несимметричной микропо-
лосковой линии, выполненной в виде двусторонней печатной платы
с шириной печатных проводников <0=0,24-0,6 мм (рис. 10.16,6).
Из Диализа этой зависимости следует, что в наихудшем случае
амплитуда обратной помехи в печатных проводниках достигает,
трети амплитуды сигнала в «активной» линии.
Длительность обратной помехи максимальна в начале «пассив-
ной» линии и равна 2//щ
При перемещении вдоль «пас-
сивной» линии от точки Г до точ-
ки 2' (рис. 10.16, а) ширина импуль-
са помехи, определяемого первыми
двумя 1 компонентами, уменьшается
до нуля.
Графически иллюстрация воз-
никновения сигнала обратной поме-
хи в различных точках «пассивной»
линии связи приведена на рис.
10.15, б.
Третья компонента (10.14)
—v(p— 1) —хрехр (—pxjv) интер-
претируется как прямая помеха и
имеет вид, определяемый производ-
ной по времени от и, амплитуда ко-
торой пропорциональна х, т. е. рас-
стоянию, пройденному вдоль линии.
Сигнал прямой помехи на входе
«пассивной» согласованной линии равен нулю, на выходе он опре-
деляется соотношением
U пр.пом (0~ К пр d W (Z)/d/.
Поскольку в двусторонних печатных платах диэлектриком частич-
но является материал платы (эпоксидный стеклопластик)J а ча-
стично— воздух, то в проводниках, лежащих на поверхности пла-
ты, наблюдается распространение сигналов двух видов: диффе-
ренциальное и синфазное. Дифференциальное распространение
сигнала — распространение сигнала между двумя проводниками.
Синфазное распространение сигнала — между проводником и зем-
ляным слоем. Поскольку действующее значение диэлектрической
постоянной у воздуха, находящегося между двумя проводниками,
меньше, чем у материала платы, дифференциальное распростра-
нение происходит быстрее, чем синфазное.
Таким образом, импульс, проходящий по печатному проводни-
ку, содержит две составляющие, достигающие выходного конца
«пассивной» линии в различные моменты времени, и различие этих
моментов пропорционально произведению длины на разность за*
Рис. 10.16. Зависимость коэф-
фициента обратной помехи (а)
и от конструктивных парамет-
ров несимметричной микропо-
,лосковой линии (б)
держки дифференциального и синфазного распространения сиг-
налов.	’ /
Если на вход «активной» линии поступает положительный йм-
пульс с амплитудой &Un, то в результате синфазного распростра-
нения в «пассивной» линии будет наведен положительный импульс
с амплитудой U!ll‘2, а в результате дифференциального распрост-
ранения— отрицательный импульс с
Рис. 10.17. Осциллограммы напряжений
в начале и конце согласованной «актив-
ной» линии (а); помех в согласованной
«пассивной» линии при /?Вых=0, Р,;х=
=Z0 (в); напряжения в «активной» ли-
нии и помехи в несогласованной «пассив-
ной» линии при /?вых=0, 7?вх=оо (г)
амплитудой —AUsi/'i,. Так как
дифференциальное распро-
странение происходит быст-
рее, чем синфазное, то в
«пассивной» линии появится
ОТПИЦЕТеЛЬМЫЙ импульс —
прямая помеха. Амплитуда
последней растет по мере
увеличения длины линии:
Uпр.пом|== Кv.\,l 6U/At,
где I—длина линии; AUj&t— .
скорость нарастания импуль-
са; ТСпр — удельная постоян-
ная прямой помехи.
Для большинства практи-
ческих случаев в печатных
платах с ЙС ТТЛ-типа пря-
мой помехой можно прене-
бречь. На практике «пассив-
ная» линия не является согласованной на обоих концах. При раз-
личных сочетаниях /?вХ, 7?Вых, Zo сигналы взаимной помехи имеют
различный вид. На рис. 10.17 показаны сигналы взаимной помехи
на входе и выходе «пассивной» линии при передаче по «активной»
линии ступенчатого сигнала (рис. 10.17, а) при различных /?ЕХ,
Двых «пассивной» линии. Для 7?вх=-/?вых==/о сигнал помехи на
входе «пассивной» линии (рис. 10.17, б) представляет собой им-
пульс длительностью 2//п и амплитудой А7Лл>(ц + 1)/4.
На выходе «пассивной» линии помеха представляет собой им-
пульс в виде узкого выброса обратной полярности, амплитуда ко-
7 [ Y (Р-— 1)Т
торого I --------- ---— .
	J. Аар
Вид помех при /?ВЫх=0, /?вх—Zo приведен на рис. 10.17, в. По-
меха на входе линии для этого случая равна нулю, на выходе ли-
нии помеха представляет импульс с выбросом на фронте, причем
полярность помехи противоположна полярности u(t).
Если «пассивная» линия не согласована на обоих концах, на-
пример если 7?вых—0 и 7?вх—°°, то при передаче ступенчатого
сигнала А7Д в «активной» линии в «пассивной» возникают коле-
бания (рис. 10.17, г). ‘
§ 10.4. ПОМЕХИ В ЦЕПЯХ ПИТАНИЯ И МЕРЫ
ПО\ИХ УМЕНЬШЕНИЮ
Статические помехи в цепях питания. Помехи в цепях питания
возможны из-за падения напряжения на активном сопротивлении
шин «земля» и «питания» при протекании по ним постоянных то-
ков; возникновения ЭДС самоиндукции в цепи шин питания при
протекании по ним импульсных токов; «медленных» колебатель-
ных процессов в шинах питания при «бросках» тока нагрузки.
Рис. 10.18. Схема подключения логических элементов к шине «зем-
ля» (а) и ее эквивалентная схема (6)
Чтобы свести к минимуму «постоянную» помеху, необходимо
выбрать такую конструкцию шин «земля», при которой падение
на ней напряжения от постоянного тока было бы меньше наперед
заданного допустимого значения С/Пом.доп, рассчитываемого из ус-
ловия обеспечения помехозащищенности устройства.
Рассмотрим случай, когда п одинаковых логических элементов
имеют одну общую шину «земля», присоединенную к нулевой точ-
ке на одном конце шины (рис. 10.18). Очевидно, что в наихудшем
режиме с точки зрения помехозащищенности работает п-й элемент,
поскольку его реальная статическая помехозащищенность умень-
шается по сравнению с номинальной (паспортной) на значение
падения напряжения на шине «земля» в точке его присоединения
и для п-го элемента это падение напряжения составляет макси-
мальное значение С/=пом-
Величина U=ri0M приближенно рассчитывается по расчетной
схеме рис. 10.18, б, эквивалентной схеме, показанной на рис.
10.18, а.
Обозначая через Д7?ш сопротивление участка общей шины
«земля» между двумя расположенными рядом микросхемами, а
через /ип — ток потребления одной микросхемы, можно записать
^гюм = Д/?Ш«/Ип +	(п — 1) Iнп -J- • • • + д=
= Д/?ш/НпР	— 1)-Ьп] = А/?ш/нпп(п4" U/2.
Рис. 10.19. Неоптимальный (а) и рекомендуемый (б) варианты сое-
динения шин «земля»
Задаваясь из условия обеспечения помехозащищенности уст-
ройства допустимым падением напряжения на шине «земля»
ПОМ.ДОП, нетрудно вычислить допустимое сопротивление участка
шины «земля» Л/?шдоп и сформулировать требования к конструкции
шины «земля»:
Д/?Ш доп/нгг	Г
n(n-l-l) ^тт-
UПОМ.ДОП
или
доп	Ж.™ .доп /[/ип (« + 1)л].
Конструктивными мерами по уменьшению постоянных помех
следует считать:
увеличение сечения шины «земля»;
увеличение числа заземляющих точек, что уменьшает длину
общих участков протекания токов элементов (рис. 10.19, а, б);
применение заземленных медных листов, к которым припаива-
ются все обратные провода ячеек или модулей;
применение навесных шин питания;
использование для подвода питания отдёльных слоев много-
слойной печатной платы.
Импульсные помехи в цепях питания. Импульсные помехи в
цепях питания обусловливаются главным образом кратковремен-
ными возрастаниями («бросками») токов потребления интеграль-
ных микросхем при переключении последних из одного логического
Рис. 10.20. Схемы для расчета импульсных помех на шинах «земля»:
а — расчетная схема; б — эквивалентная схема; в, г — реальная и идеализированная формы
тока потребления логического элемента; д— конструкция шин питания
состояния в другое и, во-вторых, динамическими токами переза-
ряда паразитных емкостей сигнальных линий связи (собственных
емкостей сигнальных проводников относительно шины «земля»).
Эти относительно большие по значению и короткие по длительно-
сти токи (иногда сотни миллиампер за единицы наносекунд), про-
текая по шине «земля» цепи питания, вызывают на индуктивности
общих шин «земля» импульсные падения напряжения. Последние,
приложенные ко входу микросхем,, действуют как импульсные
помехи. Рассмотрим механизм возникновения импульсных помех
Для обоих случаев.,
Для изучения причин возникновения импульсных помех из-за
бросков тока потребления ИС рассмотрим такую конструкцию шин
питания, когда п одинаковых элементов подключены к шинам
«питание» и «земля» через некоторое равное расстояние, причем
п—1 любых элементов одновременно переключаются из одного
устойчивого состояния в другое, а на вход одного, например п-го,
элемента (рис. 10.20, а) подключен сигнал логического нуля С7°вх.
Пренебрегая активным сопротивлением шин «земля» и обозна-
чая индуктивность участка шины «земля» между двумя располо-
женными рядом микросхемами через А£ш, а переменную состав-
ляющую тока потребления — через iHn, можем перейти к расчетной
эквивалентной схеме (рис. 10.20,6).
В общем случае ток потребления микросхемы резко возрастает
в моменты переключения последней (рис. 10.20, в). Идеализируя
форму переменной составляющей тока потребления (рис. 10.20, г),
легко рассчитать ЭДС самоиндукции еПом, возникающую в шине
«земля» (III3) при увеличении или уменьшении тока потребления:
п—1
®пом	^поы i (0==®пом1 И" ^иом2 ”}"••• “F ®пом(л—1),
1=1 •
где еПомг — ЭДС помехи, возникающей на участке шины «земля»,
соединяющей i-ю микросхему с (I—1)-й микросхемой.
Приближенно
। „	।  о л т	1)А^ип 1Л । _олл (л 2) Д7НП
I ^пом1 I —2ДДц]	, |<?пом21-^ДДш ’	~
*иар	*нар
.	.	2ДДщД/ип
| <?пом(л—1) | ==----•
‘пар
С учетом принятых упрощений помеха, действующая по цепи
«земля», может быть подсчитана следующим образом:
еП0М=2Д£ш-^Ш-[(п-1)+(«-2)+...+2+1]=
*нар
= ДАш-^-л(н-1).
^цар
Задаваясь допустимым значением импульсной помехи на входе
элемента из-за помех по цепи питания еПом.доп, нетрудно рассчитать
допустимое значение индуктивности шины питания ШП; следова-
тельно, сформулировать конструктивные требования к цепям пи-
тания:
доп
^пом.Доп^нар
Д/ип(п — 1)п '
Уменьшение импульсной помехи в цепях питания достигается
либо выбором элементов с малыми бросками токов при переклю-
чении (сравните, например, элементы ТТЛ-типа с элементами
ЭСЛ-типа), либо при заданной системе элементов путем уменьше-
ния индуктивности общей шины «питание», что, в свою очередь,
может быть достигнуто:
увеличением числа заземляющих точек;
применением заземленных медных листов;
использованием для подвода питания слоев многослойной пе-
чатной платы;
выбором соответствующей конструкции шины «питание», на-
пример конструкции, показанной на рис. 10.20, д (навесные шины
питания), где 1— слой диэлектрика; 2 и 3— проводящие слои;
Рис. 10.21. Эквивалентная расчетная схема для выбора вели-
чины индивидуального развязывающего конденсатора
применением индивидуальных конденсаторов развязки.
Расчет индивидуальных конденсаторов раз-
вязки. Идея применения конденсаторов развязки для уменьше-
ния импульсных помех в цепях питания заключается во введении
индивидуальных для каждой ИС источников энергии, роль кото-
рых выполняют конденсаторы с малой собственной индуктивностью1
(как правило, керамические конденсаторы). Эти конденсаторы в
промежутках между переключениями микросхем заряжаются до
номинального уровня напряжения источника питания, а во время
переключения ИС из одного логического состояния в другое раз-
ряжаются на небольшое значение напряжения, отдавая ток пере-
заряда переключаемой ИС. Другими словами, индивидуальные
конденсаторы развязки позволяют локализовать протекание дина-
мических токов потребления в рамках цепи микросхема — индиви-
дуальный конденсатор развязки (паразитная индуктивность такой
цепи пренебрежимо мала).
В качестве индивидуальных конденсаторов развязки необходи-
мо выбирать конденсаторы с малой собственной паразитной ин-
дуктивностью (обычно это керамические конденсаторы КМ5, К10-9
и др.).
Конструктивно индивидуальный конденсатор развязки уста-
навливается в непосредственной близости от микросхемы, причем
выводы конденсатора возможно меньшей длины подпаиваются к
контактным площадкам выводов питания микросхемы.
Эквивалентная расчетная схема для выбора величины инди-
видуального развязывающего конденсатора приведена на рис. 10.21.
Выбор емкости индивидуального конденсатора развязки Сип
производится из условия равенства заряда, накапливаемого кон-
денсатором за время переключения логического элемента, заряду,
переносимому динамической составляющей тока потребления за
время переключения элемента. При этом изменение напряжения
на конденсаторе не должно превышать некоторого наперед задан-
ного значения, равного допустимой помехе по шине «питание».
Это условие дает
«нар
А^Дтом.цоп^'ИР 1 Лш (О dt.
*5
Принимая идеализированную форму переменной составляющей
тока потребления в виде рис. 7.20, г, получаем, что
пом.доп^-'ИР А/ип/нар/2,
откуда
^ИР	нп^нар/(2Д^7пом.доп),
где А/ип — максимальное значение переменной составляющей тока
потребления.
На практике часто принимают &1т=Ь1кз, где b — коэффици-
ент, характеризующий серию ИС (для схем ТТЛ-типа коэффици-
ент b принимают равным 1/3); /кз — выходной ток короткого за-
мыкания микросхемы; АДПом.доп— допустимое значение импульс-
ной помехи на шине «питание».
Для серий 133, 155 интегральных микросхем величина емкости
конденсатора индивидуальной, развязки обычно выбирается из рас-
чета (7-4-10) 103 пФ на вентиль; для серий 164, 564, 765—(1,5-4-2) X
XI О3 пФ на вентиль.
Механизм возникновения импульсных помех в шине «земля»
цепи питания от коротких импульсов тока перезаряда «паразит-
ных» емкостей сигнальных линий связи можно рассмотреть на про-
стейшем примере схемы подключения двух ячеек ЭВМ (рис. 10.22),
связанных между собой информационной магистралью и имеющих
общие шины «земля» вторичных источников питания (шины «зем-
ля» соединены хотя бы в одной точке). Одна ячейка (Ячейка 1),
например, содержит Ммаг магистральных передатчиков, а другая
ячейка (Ячейка 2) — NMar- магистральных приемников. Напряже-
ние питания к каждой ячейке подается от своего вторичного ис-
точника питания ВИШ и ВИП2. На каждой ячейке установлены
необходимые конденсаторы индивидуальной развязки (Сир), кон-
денсаторы групповой развязки (Сгр), т. е. импульсные помехи, вы-
зываемые изменением тока потребления, по возможности умень-
шены и ниже не учитываются.
При одновременном переключении ЛГмаг магистральных пере-
датчиков на первой ячейке из состояния, соответствующего высо-
кому уровню, в состояние, соответствующее низкому уровню, про-
исходит перезаряд емкостей сигнальных линий См.
Скорость изменения напряжения в сигнальных проводниках
магистрали во время фронта (единицы В/нс для быстродействую-
щих ИС) определяется процессом перезаряда собственных емко-
стей сигнальных линий См токами, протекающими по сигнальным
Рис. 10.22. Расчетная схема для оценки импульсных помех в цепях питания, об-
условливаемых перезарядом емкости линии связи
линиям. Токи в сигнальных проводниках в течение фронта изме-
нения напряжения в несколько раз возрастают по сравнению с то-
ками, протекающими по линиям связи при передаче статических
состояний, соответствующих состояниям логического „0“ или „Г‘.
В наибольшей мере этот механизм образования больших им-
пульсных токов в сигнальных проводниках и, как следствие, им-
пульсных помех в цепях питания проявляется в цифровых устрой-
ствах, реализованных на логических элементах ТТЛ-типа.
При переключении передатчиков, имеющих малое выходное со-
противление, из состояния логической „1“ в состояние логического
„0“ ток перезаряда монтажных емкостей линии связи (^сиш) воз-
растает. Приближенно значение тока i^cnra можно оценить, если
предположить, что емкость линий связи См перезаряжается им-
пульсным током передатчика (треугольный импульс тока ампли-
тудой /^сигн в течение фронта спада сигнала /фР) на величину ло-
гического перепада Д{7Л:
/ сиги ~ 2Д£7лСм//фР.
Например, при Д{7Л=3,5 В См=(104-100) 10-12 Ф, £фР=^ (5-е-
-4-10)-9 с, ток перезаряда /°°Сигн составляет 7—140 мА.
При выполнении магистральных линий связи между ячейками
одиночными объемными проводниками или печатными проводни-
ками, удаленными от шины «земля» (вариант а), импульсный ток
/сига перезаряда емкости См в самом неблагоприятном случае про-
текает по следующей цепи: См— выходной ключ передатчика —
шина «земля» второго источника питания-ВИП2 — шина «земля»
Ячейка 2 — См.
По общим цепям — шина «земля» ячейки и шина «земля» ис-
точника питания — протекает суммарный ток /е/эхсигн, рассматри-
ваемый как ток помехи. Суммарный импульсный ток помехи
^^хсигн, протекающий по шине «земля», пропорционален разряд-
ности магистрали NMar и составляет при рассмотренных ранее до-
пущениях 0,2—4,2 А, если 7VMar==3O.
Этот суммарный импульсный ток помехи создает на индуктив-
ности шин «земля» импульсное напряжение помехи, значение ко-
торого ориентировочно можно оценить как
Uпои ~ —Дсиг" (£шз1 + Ашзг) ~-- сигн (£шз1 -|- Дпзг) ~
dt	*фр
_2ДСЛСМ(ЛШ31 + 7,щ32)
маг	32	•
Например, при ДгМаг=32 ДПЛ=3,5 В, См=30-10~12 Ф, Дшз1 +
+Ьшз2= 100-10-9 Гн, ^p=5-10~9 с, П°°пам составляет величину
порядка 4,5 В.
Амплитуда напряжения импульсных помех может достигать не-
скольких единиц или даже десятков вольт. Чтобы уменьшить влия-
ние токов перезаряда «паразитных» емкостей сигнальных линий
связи, целесообразно уменьшать индуктивность общих шин «земля»
и применять конструктивные варианты выполнения сигнальных
линий связи, не допускающих объединения импульсных токов пе-
резаряда в одной шине «земля», например таких, как показано на
рис. 10.22 (вариант б). Конструктивно такая линия может быть
выполнена, например, либо витой парой, либо сигнальными про-
водниками, проходящими над заземленной плоскостью. Важно,
чтобы токи перезаряда протекали по раздельным цепям, не объ-
единяясь в одной шине. В этом случае полезно в общие шины
«земля» дополнительно последовательно включить дроссели, слу-
жащие фильтрами-пробками высокочастотных помех.
Расчет групп о'в ы хко н д е н с а т о р ов р а з вязки.
Из-за бросков тока в системе питания могут возникать «медлен-
ные» колебания напряжения. При правильно спроектированной
цепи питания (включение больших электролитических конденса-
торов) эти колебания носят затухающий характер. Если же ем-
кость выбрана неправильно, в цепи питания могут достаточно дол-
го идти колебания и в принципе иметь место резонансные явле-
ния. С целью предотвращения таких явлений включают электро-
литические конденсаторы большой емкости, которые обеспечивают
апериодический характер переходных
процессов в цепи питания.
Для рассмотрения явления «медлен-
ных» колебаний в цепи шатания предста-
вим ее так, как показано на рис. 10.23,
где £ш и 7? ш— индуктивность и сопро-
Рис. 10.23. Эквивалент-
ная схема цепи питания
тивление шины «питание» соответствен-
но; Ср — конденсатор развязки; А/Ип —
эквивалентный генератор броска тока в
цепи питания.
Напряжение на конденсаторе в операторной форме при скачке
тока
+ Р^ш
iic(p)= А/ип
Р Р (^ш + Р^ш) Ср + 1
Для исключения колебательного режима необходимо, чтобы
корни полинома р2ЬшСт?+рКш Ср+ 1— 0 были действительными,
т. е. должно соблюдаться условие СщСр^ (2?ш Ср)2/4, откуда
Ср
§ 10.5. ЭКРАНИРОВАНИЕ СИГНАЛЬНЫХ ПРОВОДНИКОВ
При изучении вопросов экранирования сигнальных проводников
предположим, что все электрические поля сосредоточены в конден-
саторах, а все магнитные поля — в индуктивностях, т. е. емкост-
ная (электрическая) связь между проводниками проявляется, ког-
да взаимодействие между сигнальными проводниками сказывается
в основном через электрическое поле, а индуктивная (магнитная)
связь —через магнитное поле. В общем случае электромагнитная
связь имеет место, когда помехи создаются как электрическим, так
и магнитным полями.
Рассмотрим механизм экранирования сигнальных проводников
в случае преобладающей емкостной связи. Упрощенное представ-
ление емкостной связи между двумя сигнальными проводниками
приведено на рис. 10.24, а, где Ссв — паразитная емкость между
«активным» и «пассивным» сигнальными проводниками, Сщ я
С32 — емкости «активного» и «пассивного» сигнальных проводни/ов
относительно «земли», 7?вх—входное сопротивление схемы, под-
ключенной к «пассивному» проводнику. Напряжение помехи «пом,
передаваемое в «пассивный» проводник, при передаче напряже-
ния и в «активном» проводнике имеет вид
«пом (/’)=«(/’)
_____Р^ВХ^Св__________
1 + Д-^вх (^32 + Ссв)
Зависимость напряжения помех «пом от частоты <о передавае-
мого сигнала в «активной» линии может быть аппроксимирована
двумя прямыми (рис. 10.24,6):
ИпоМ(р)=рА>вхСсв«(Р) при w<0>rp;
Ицом(/’)=-Г-^5^----ПРИ
^св 4“ <>з2
где (Огр=	(Сев + С32) ]
Рис. 1,0.24. К расчету емкостной связи:
а — эквивалентная схема без экрана; б — зависимость напряжения помехи от частоты пере-
даваемого сигнала в случае отсутствия экрана; в — эквивалентная схема при экранирова-
нии «пассивного» сигнального проводника
Максимальное значение напряжения помехи f/пом max ==
==[ССв/(ССв + Cs2)]t7 имеет место при 7?вх->со и может быть сни-
жено экранированием «пассивного» проводника, т. е. помещением
«пассивного» проводника в проводящий хорошо заземленный эк-
ран (рис. 10.24,в). Здесь CCBi—емкость экран — «активный» про-
водник; Сз2 — емкость части «пассивного» проводника, проходяще-
го в экране,— экран; Ссв2 — емкость между «активным» проводни-
ком и частью «пассивного» проводника, проходящего вне экрана;
С'зй— емкость «земля»—«пассивный» проводник, проходящий вне
экрана.
' В идеальном случае, когда «пассивный» проводник полностью
экранирован, (/Пом=:0, так как потенциал экрана и ток через ем-
кость Сз2 равны нулю.
На практике «пассивный» проводник обычно выходит за экран
и поэтому
^пом== ^Свг/(^св2 “Ь ^з2 4" ^зг)'
Но так как Ссв2<сСсв1, а С32>С з2> ТО Дпом^ Дпомгпах-
Таким образом, для хорошего экранирования сигнального про-
водника при преобладающей емкостной связи необходимо умень-
шать длину центрального проводника, выходящего за пределы эк-
рана, и обеспечить хорошее заземление последнего.
Рассмотрим экранирование проводников в случае преобладаю-
щей индуктивной связи. Упрощенное представление индуктивной
связи между двумя проводниками приведено на рис. 10.25, а, а
Рис. 10.25. К расчету индуктивной связи:
а, бэквивалентная и расчетная схемы без экрана; в, г — эквивалентная н расчетная
схемы с экраном, заземленным в одной точке; д» е — эквивалентная и расчетная схемы
с экраном, заземленным в двух точках
соответствующая расчетная схема — на рис. 10.25, б. Здесь LA и
С'п — индуктивности «активного» и «пассивного» проводников;
Мап — паразитная взаимная индуктивность между «активным» и
«пассивным» проводниками; 2?вх и 2?вых — входное и выходное со-
противления схем, подключенных к «пассивному» проводнику. Как
было сказано выше, при протекании по «активному» проводнику
тока i в «пассивном» проводнике наводится ЭДС помехи еПом (р) —
—рМАЛ1(р), которую можно существенно уменьшить за счет умень-
шения контура потокосцепления «пассивного» проводника (за-
штрихованная область на рис. 10.25, о), применения в конструкции
устройства вариантов линий связи с малым контуром потокосцеп-
ления, например витой пары проводников или немагнитных экра-
нов. Важным является то, что контур потокосцепления берется по
току, возвращающемуся к источнику «пассивной» линии. Очень
часто ток возвращается по пути, не предусмотренному разработ-
чиком. Так, помещение проводников в немагнитные незаземленные
или заземленные с одной стороны экраны (рис. 10.25, в) само по
себе не обеспечивает магнитного экранирования в отличие от элек-
трического экранирования, поскольку при этом никак не изменя-
ются магнитные свойства пространства между «активным» и «пас-
сивным» проводниками, и поэтому наводимая помеха не уменьшит-
ся, причем на экране (см. расчетную схему рис. 10.25, г) появля-
ется напряжение
еа (Р)=рМАЭг(Р),
где МкЭ- паразитная взаимная индуктивность между «активным»
проводником и экраном.
Существенное уменьшение контура потокосцепления и, следо-
вательно, индуктивной связи имеет место, если «пассивный» про-
водник помещен в экран, заземленный с двух концов (рис.
10.25, д). Поскольку в этом случае по экрану протекает ток (рис.
10.25, е),
i (р)—	е>('р^	— рМкэИр)
рРэ + Ra рРз + Ra
где 7?э — сопротивление экрана, в «пассивном» проводнике возни-
кает результирующее напряжение помехи
«пом (Р)=(/?) — е2 (р)=pMi (/2) — pMa3i3 (р),
обусловливаемое магнитными полями, создаваемыми токами, про-
текающими в «активном» проводнике и экране. Здесь Маэ — вза-
имная индуктивность между экраном и «пассивным» проводником,
равная индуктивности экрана L3 («пассивный» проводник и экран
окружены одним и тем же магнитным полем). Следовательно, на-
пряжение помехи
«пом (р) = М*АП/ (/2) - Р2М^МПЭ1(.Р)
pL3+R3
при частотах ($>5R3/L3 стремится к нулю, поскольку Л1АЭ и 7ИАп
близки по значению. Так как практически для большинства коак-
сиальных кабелей, экранированных витых пар, экранированных
отдельных проводников частота среза экранов /ср. э=^?э/(2лАэ) не
превышает диапазона звуковых частот (10—15 кГц), то на часто-
тах f>R3IL3 напряжение помехи стремится к нулю. На низких ча-
стотах защитное влияние экрана ухудшается по мере уменьшения
частот, передаваемых по «активной» линии.
Однако при заземлении обоих концов цепи всегда, возможна
лишь ограниченная защита от магнитного поля, поскольку в кон-
туре заземления наводится большой ток шумов, который, в свою
очередь, на сопротивлении экрана может создать помеху Raia.
Таким образом, для получения максимальной защиты на часто-
тах, превышающих пятикратную частоту среза экрана, рекоменду-
ется заземлять экран с обоих концов так, чтобы ток возврата
проходил через экран, а не через шасси заземления. Для полу-
чения максимальной защиты на низких частотах экран не должен
служить одним из сигнальных проводников и один конец цепи не-
обходимо изолировать от «земли». На низких частотах рекомен-
дуется использовать экранированную витую пару или триаксиаль-
ный кабель.
Примеры наиболее эффективных способов экранирования от
магнитных наводок по данным [90] приведены на рис. 10.26.
§ 10.6. РЕКОМЕНДАЦИИ ПО ОБЕСПЕЧЕНИЮ ПОМЕХОЗАЩИЩЕННОСТИ
АППАРАТУРНЫХ СРЕДСТВ ВЫЧИСЛИТЕЛЬНОЙ ТЕХНИКИ
помех, вызванных ударами молнии
Рис. 10.26. Примеры наиболее эффектив-
ных способов экранирования от взаим-
ных магнитных помех
Уменьшение помех в аппаратуре, собранной на интегральных
микросхемах. Для подавления
в силовые линии, переклю-
чениями реле, переходными
процессами при пуске элект-
родвигателя, электрически-
ми разрядами в аппаратуре
или вблизи аппаратуры, вы-
сокочастотными • полями
и т. д., необходима тщатель-
ная проработка цепей пита-
ния, заземления, экраниро-
вания, топологии печатных
плат с учетом конкретных
характеристик интегральных
схем.
Необходимо помнить, что
ИС ТТЛ-типа, представляю-
щие собой токовые приборы
с малым входным сопротивлением, особенно чувствительны к раз-
ности потенциалов цепей питания между отдельными ИС, возни-
кающей из-за паразитных токов.
ИС МДП-типа управляются напряжением и имеют высокое
входное сопротивление, поэтому они особенно чувствительны к
излучаемым помехам. Вторичная чувствительность к паразитным
токам возникает в результате помех от соседних проводников, по
которым передаются импульсные сигналы.
Линейные ИС имеют высокое входное и малое выходное со-
противления. В отличие от цифровых ИС для линейных ИС не
указываются диапазоны напряжений. Шумовые выбросы могут
просачиваться в усилитель с высоким коэффициентом усиления
по шинам питания.
Для уменьшения восприимчивости аппаратуры на интегральных
микросхемах к электромагнитным помехам на практике необхо-
димо:
1.	Максимально применять развязку по цепи питания, подклю-
чая конденсаторы индивидуальной развязки к отдельным микро-
схемам или группам микросхем.
2.	Выбирать достаточную ширину печатных проводников шин
питания.
3.	Не путать шину «земля» с «общей шиной» системы (обрат-
ный провод источника питания); Шина «земля» не должна исполь-
зоваться для передачи мощности. Проводники «земля» и «общий»
необходимо соединять только в одной точке системы, в противном
случае образуется замкнутый контур, излучающий помехи в схему.
4.	Питать цепи, потребляющие большой ток, от отдельного ис-
точника. В этом случае переменные составляющие тока питания
не проникают в шины, подводящие питание к маломощным ло-
гическим схемам. Следует также иметь в виду, что проводники,
передающие резкие изменения тока, индуктивно связаны с сосед-
ними проводниками, а последние передают фронты напряжений
через емкостные связи соседним участкам схемы. В связи.с этим
размещению таких проводников необходимо уделять особое вни-
мание.
5.	Выбирать резисторы утечки с минимальным сопротивлением,
допускаемым с точки зрения мощности потребления или других
условий. Это особенно важно в ИС МДП-типа.
6.	В устройствах, построенных на ИС ТТЛ-типа, неиспользуе-
мые логические входы надо подключить к положительной шине
«питание» через резистор 1 кОм. В устройствах, построенных на
ИС МДП-типа, неиспользуемые логические входы подключаются
соответственно к положительной или отрицательной шинам, так
как в противном случае может возникнуть состояние неопределен-
ности в работе ИС.
7.	Применять в линейных устройствах резисторы и конденса-
торы, имеющие допуск на разброс параметров до 1%. Исключе-
ние могут составлять резисторы утечки и конденсаторы блокирую-
щих цепей, где допускается 20%-ный разброс параметров. По
окончании разработки следует изучить влияние изменение пара-
метров компонентов на работу схемы.
Если указанные меры не дают желаемого эффекта, можно при-
менить фильтрацию сетевого Напряжения и экранирование. Кор-
пуса из металла или с проводящим покрытием в значительной сте-
пени ослабляют внешние помехи. Окна, образуемые индикато-
рами, шкалами или измерительными приборами, можно закрыть
медными экранами. Фильтры сетевого напряжения обеспечивают
защиту от помех из силовой сети, но их необходимо согласовать
с аппаратурой, получив соответствующую консультацию у изго-
товителей.
Практические рекомендации по уменьшению помех в линиях
связи цифровых устройств
В электрически коротких линиях связи уст-
ройств, реализованных на элементах КМДП-т и п а,
рекомендуется:
применять двусторонние печатные платы, двухслойный толсто-
пленочный или тонкопленочный монтаж;
проводники на различных сторонах печатных плат располагать
во взаимно перпендикулярных направлениях;
Элемент - передатчик
КМДП-типа
Емкость линии
См
Рис. 10.27. Схема подключения резисторов в сигналь-
ные цепи между элементами КМДП-типа для уменьше-
ния емкостной и индуктивной связи между сигнальны-
ми линиями в жгуте
Элемент -
приемник
КМДП-типа
- удалять проводники сигнальных линий связи от шины «земля»
и шины «питание», для этого желательно выполнять шины «зем-
ля» и «питание» навесными (см. рис. 10.20) или сравнительно уз-
кими печатными проводниками;
уменьшать длину рядом расположенных параллельных провод-
ников;
увеличивать по возможности расстояние между параллельными
проводниками;
уменьшать по возможности ширину сигнальных печатных про-
водников;
выполнять проводной монтаж между платами одиночными изо-
лированными проводниками, удаленными от шин «земля» и «пи-
тание»;
если задержка передачи сигнала на большие расстояния по
линии в жгуте не критична для работы устройства-, включать по-
следовательно в сигнальные цепи резисторы величиной 1—10 кОм
со стороны элемента-передатчика (рис. 10.27). Резистор R увели-
чивает выходное сопротивление передатчика, увеличивается посто-
янная времени т—RCM, линейно возрастает длительность фронта,
увеличивается задержка переключения элемента-приемника, но
так как уменьшается скорость нарастания напряжения и тока в
линии, то пропорционально ослабевает взаимное влияние между
линиями связи, что повышает помехоустойчивость;
жгуты объемных проводников помещать в экран, заземленный
хотя бы с одной стороны.
В электрически коротких линиях связи уст-
ройств, реализованных на элементах ТТЛ-типа,
рекомендуется:
предпочтительное применение многослойных печатных плат,
многослойных тонкопленочных и толстопленочных плат, в которых
сигнальные слои чередуются со слоями цепи питания;
при применении двусторонних печатных плат целесообразно
применять наклеенные медные плоскости, выполняющие роль ши-
ны «земля»; при этом необходимо, чтобы выводы «земля» (общий)
интегральных микросхем припаивались непосредственно к такой
плоскости;
проводить объемный монтаж одиночными проводниками над
заземленной плоскостью;
осуществлять связи в пределах ячеек с помощью печатного
монтажа, тонкопленочных или толстопленочных проводников;
располагать сигнальные проводники в соседних слоях во вза-
имно перпендикулярных направлениях;
уменьшать длину рядом проходящих сигнальных проводников;
например, максимально допустимая длина печатных параллельных
проводников /доп, проводимых по одной стороне платы, не должна
превышать значений, приведенных в табл. 10.5, при ширине пе-
чатных проводников (0,54-1,5) IO-3 м;
применять несогласованные линии связи лишь в пределах
ячеек;
не укладывать в жгут одиночные провода в пределах ячеек,
а прокладывать каждый объемный проводник напрямую, по наи-
кратчайшему расстоянию между соединяемыми точками;
устанавливать интегральные микросхемы расширители в не-
посредственной близости от расширяемого базового элемента та-
ким образом, чтобы суммарная длина проводников, соединяющих
указанные элементы, не превышала 0,1 м, при этом длина одного
проводника не должна превышать 0,04 м;
выполнять одиночным проводом линии связи в пределах ячей-
ки длиной до 0,3 м для синхронных и до 0,2 м для асинхронных
устройств;
с выхода одного передающего элемента проводить до пяти ра-
диальных связей с общей длиной линии связи не более 0,5 м;
несогласованные витые пары в пределах ячейки допускается
объединять в плоские жгуты (шлейфы), а также в группы прово-
дов без связки их в жгуты.
В электрически длинных линиях связи уст-
ройств, реализованных на элементах ТТЛ-типа,
рекомендуется:
линии длиной от 0,3 до 1 м выполнять несогласованными виты--
ми парами;
выполнять согласованными с одной стороны (со стороны пере-
датчика) линии связи, выполняемые витой парой длиной от 1,0
до 3,0 м; согласование достигается последовательным включением
резистора 7?с между передатчиком и входом линии связи (рис.
10.28); при волновом сопротивлении витой пары Zo = 110-?-130 Ом
величина сопротивления 7?с выбирается в пределах 80—100 Ом;
включать на приемном конце линии антизвонные диоды, если
они не входят в схему приемного ТТЛ-элемента;
Рис .10.28. Согласование линии связи (длиной от 1,0 до
3,0 м) между элементами ТТЛ-типа
обратный провод витой пары подключать непосредственно к
выводу «земля» передатчика на одном конце и к выводу «земля»
приемника на другом конце линии связи, при этом длина разде-
ленной части витой пары передатчика не превышает 0,03 м;
для линий связи длиной более 3,0 м применять радиочастотный
кабель и специальные приемопередатчики; линия связи должна
быть согласована на обоих концах;
Рис. 10.29. Варианты подключения нескольких электрически длинных
линий связи к логическому элементу
помещать жгуты витых пар в металлический экран с заземле-
нием последнего с двух сторон, при этом цепи заземления экрана
должны обладать возможно малой собственной индуктивностью и
омическим сопротивлением;
не оставлять свободными (неиспользованными) входы логиче-
ских элементов;
не забывать, что в симметричных и несимметричных микропо-
лосковых линиях могут возникать обратные помехи амплитудой до
трети от логического перепада;
с выхода одного передающего элемента допускается проводить
не более трех витых пар суммарной длиной не более 2 м (рис.
10.29, а);
Таблица 10.6
Схема линии связи				Параметры					Приращение задержки			
				передающий элемент	длина участка, м		количество нагрузочных элементов		срабатывания передающего элемента		сигнала на выходе	
					одиночный проводник	в жгуте	N, .	n2	зд	д/!° зд	зд	дЛ° зц
-ГЯ B20M	If			Любой элемент с Л'раз >10	Z1<3	—	5 2	.1 2	5	6	8+5/	6+5/
			—		3*		—	Л<3	5 2	.1 2	8+10Z	6	8+15/	6+5/
L£U Т	X	-Т	1 7-1Г!ППм												
				1 ЛБ 556	/1<3		17 6	1 Q		'б	8+5/	6+5/
		^2		.1 ЛБ 556	/1 + /2^8 2/«<.10 i		17 6	1 2	8	6	8+5/	6+5/
J&l П'1		—c.										
вам bNi	Ze=1000M												
RI ?гОм	/» G		Hz	1 ЛБ 556	Zisg0,5 /2<0,5 4 <30		0	2	8+21	6	8+5/	6+5/
												
Г —J	¥ £^L 4 а/ '	1в=ЮООм												
Примечания: 1. К выходу триггера согласованную линию связи не подключать.
2. При определении приращения задержки Л/;1Д величину I надо брать в метрах.
3. Нагрузка Ni подключается одиночным проводом /^0,2 м или витой парой /^0,5 м.
суммарная длина от-
водов, выполняемых оди-
ночными проводниками,
от несогласованной витой
пары не должна превы-
шать 0,2 м (рис. 10.29, б);
суммарная длина оди-
ночных проводников в
длинной линии связи, вы-
полненной витой парой,
не должна превышать
0,2 м, а длина всей линии
связи — 1м (рис. 10.29,
в);
примеры подключения
электрически длинной ли-
нии связи к логическим
элементам серии 155, со-
Рис. 10.30. Подключение нескольких схем-
приемников к схеме-передатчику: нерекомен-
дуемый (а) и рекомендуемый (б) варианты
гласно рекомендациям ру-
ководящих технических
материалов, приведены в
табл. 10.6;
 так как увеличение емкостной нагрузки в конце электрически
длинной линии приводит к нежелательным отражениям на пере-
дающем конце линии, наиболее предпочтителен вариант разводки
сигналов по отдельным линиям связи по сравнению с вариантом,
когда в конце одной линии подключено несколько приемных эле-
ментов (рис. 10.30);
чередовать в плоском кабеле сигнальные и обратные земляные
проводники;
• при проектировании разъемного соединения плоского кабеля
Или жгута витых пар на каждую пару сигнальных проводников
Рис. 10.31. Схемы прохождения сигналь-
ных линий (витых пар) через разъем
при неограниченном (а) и ограниченном
(б) числе контактных пар
(прямого и обратного) исполь-
зовать две контактные пары
(рис. 10.31, а); в тех случаях,
когда число контактных пар в
разъеме лимитировано, допу-
стимо обратные проводники ви-
тых пар или плоских кабелей
объединять по группам со сто-
роны вилки и розетки в непо-
средственной близости от разъ-
ема (рис. 10.31, б); каждая
группа объединенных обрат-
ных проводников замыкается
через свою контактную
пару;
мультиплексную линию связи, к которой подключено 7V прие-
мопередатчиков с выходом типа «открытый коллектор» или с
выходом на три состояния, согласовывать на концах линии связи
так, как показано на рис. 10.32, причем величины сопротивлений
делителя	выбирают из условий: согласования магистрали
на ее концах—5——=Z0; удержания в магистрали уровня логи-
+У?2
ческой единицы при отключении всех передатчиков (выходы всех
Рис. 10.32. Схема согласования линии связи, используемой в мультиплексном ре-
жиме передачи информации
передатчиков в отключенном, третьем состоянии) Пип^г/ (R1+R2)
;>£7«13> и обеспечения нагрузочной способности передатчиком при
уровне „0“ на выходе
[/LU > 2 и«-~ и<0>>-----2	+(АУ -1) zL
Обычно для системной магистрали типа Q — bus в пределах
одного конструктивного блока волновое сопротивление магистраль-
ной линии на кросс-плате Zq=250 Ом, а величины сопротивлений
резисторов Ri и /?2 выбирают 330 и 680 Ом соответственно.
При необходимости объединить магистрали двух (или более)
конструктивных блоков в каждом блоке обеспечивается волновое
сопротивление магистральной линии кросс-платы ZOi=220-=-
-=-250 Ом, а волновое сопротивление межблочной линии магистра-
ли выбирается равным 120 Ом (рис. 10.33).
При создании однонаправленной высокопомехозащищенной
линии связи применять линию связи типа «дифференциальная па-
ра», приведенную на рис. 1'0.34. В такой линии передатчик форми-
рует разнополярные сигналы на дифференциальных выходах; при-
емник реагирует на разность сигналов. Так как в обоих провод-
никах линии связи от внешних источников наводится одинаковая
по величине и фазе помеха, то она успешно подавляется прием-
ником.
В электрически длинных линиях связи уст-
ройств, реализуемых на элементе ЭСЛ-т и п а, ре-
комендуется:
______________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________.___________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________।
Рис. 10.33. Вариант объединения и согласования двух системных магистра-
лей, размешенных конструктивно в различных блоках
все связи в пределах ячеек выполнять согласованными сим-
метричными и несимметричными микрополосковыми линиями;
предпочтительное использование многослойных печатных плат,
многослойных тонкопленочных и тонкопленочных оснований;
Дифференциальный	Дифференциальный
передатчик	передатчик
Рис. 10.34. Линия связи типа «дифференциальная пара»
все связи между ячейками выполнять согласованными радио-
частотными кабелями;
использовать вариант согласования линии связи на передаю-
щем конце линии (рис. 10.35) либо вариант согласования на при-
емном конце линии (рис. 10.36). В первом случае переходные про-
цессы на входе линии устанавливаются за время 27’0, где Тй—1!и0,
и отраженная волна от конца линии равна падающей (КАОтр=0,
=1). В конце линии номинальный сигнал устанавливается
в момент времени То.
Рис. 10.35. Согласование ЭСЛ-линии связи на передающем кон-
це линии
Во втором случае коэффициент отражения в точке А равен
АА>тр=1, в точке Б — №отр=0; на входе линии номинальный
сигнал устанавливается в момент времени /=0, а в конце линии —
в момент Tq. Во втором случае к элементу — передатчику предъ
являются более жесткие требования по нагрузочной способности.
Рекомендации по уменьшению помех в цепях питания
Для устройств, проектируем ых на элементах
КМДП-т ипа, целесообразно:
шины цепей питания максимально удалять от сигнальных про-
водников;
шины цепей питания выполнять печатными проводниками ши-
риной приблизительно 2 мм или навесными шинами;
шину «питание» и шину «земля» располагать по возможности
ближе друг к другу;
в среднем на 30—50 корпусов микросхем устанавливать кера-
мический конденсатор развязки емкостью 100-10~9 Ф;
на входе цепей питания в ячейку включать RC-фильтр; R=
= 1 Ом, С^(б4-10)-6 мкФ.
Рис. 10.37. Варианты навесных шин питания:
а — горизонтальный, б — вертикальный
Для устройств, проектируем ых на элементах
TTJI-т ипа, рекомендуется:
в качестве цепей питания использовать слои в многослойных
печатных платах, навесные шины (рис. 10.37), медные плоскости,
наклеенные на печатные платы;
в случае использования двусторонних печатных плат, если на-
весные шины питания или наклеенные медные шины по каким-ли-
бо соображениям использовать нельзя, выполнять земляные цепи
и цепи питания в виде решетки печатных проводников, по возмож-
ности максимально покрывая ими площадь печатной платы;
уменьшать омические сопротивления цепей питания, добиваясь
того, чтобы падение напряжения на них по постоянному току не
превышало 5—10 мВ;
устанавливать для каждой ИС конденсатор индивидуальной
развязки;
включать на входе цепей питания, непосредственно за разъемом
электролитический конденсатор емкостью до 100—200 мкФ;
«.Информационная земля»
(сигнальная земля аналоговых
устройств)
Шина «Земля» цепей питания
аналоговых устройств
Шина «Земля» цепей питания
цифровых устройств
Шина «Земля» релейных
устройств, двигателей и т. п.
«Корпусная земля»
Рис. 10.38. Рекомендуемое соединение шин «земля»
по возможности уменьшать индуктивность шин «земля» и «пи-
тание», волновое сопротивление цепей питания, последнее наиболее
просто достигается в многослойных печатных платах либо ^при-
менением навесных шин питания, представляющих сэндвич из
медных шин «земли» и «питания», между которыми располагает-
ся слой изолятора с большой диэлектрической постоянной;
шунтировать согласующие резисторы магистралей керамиче-
скими конденсаторами;
применять высокочастотные фильтры-пробки в цепях питания
между ячейками и вторичным источником питания.
При организации цепей «земля» в устройствах, системах необ-
ходимо тщательнейшим образом следить за тем, чтобы цепи «зем-
ля» не образовывали замкнутых контуров. В противном случае по
этим замкнутым контурам протекают уравновешивающие токи и
токи наводок.
Никогда не следует путать цепь «информационной земли» с
цепями «силовой земли». По первым обычно протекают весьма ма-
лые токи и они служат для передачи одинаковых, потенциалов в
различные точки конструкции, по вторым замыкаются токи пита-
ния элементов и эти точки могут быть весьма значительными (со-
ставляют сотни миллиампер, а иногда и несколько ампер). Все
цепи «земля», если они должны быть эквипотенциальными, долж-
ны сходиться лишь в одной физической точке (рис. 10.38).
Хорошей защитой от помех по цепи питания служат различ-
ные схемотехнические решения, направленные на гальваническую
развязку устройств, например связи через трансформатор, оптрон-
ную пару, передача информации по волоконно-оптическому ка-
белю.
Контрольные вопросы
1.	В каких случаях линию связи можно считать электрически короткой?
2.	Какой эквивалентной схемой можно представить электрически длинную
линию связи?
3.	Перечислите причины помех в электрически коротких и электрически длин-
ных линиях связи.
4.	Назовите причины помех в цепях питания цифровых устройств.
5.	Емкость или индуктивность электрически короткой линии связи между
элементами ТТЛ-типа определяет задержку сигнала?
6.	Что определяет задержку сигнала в электрически короткой линии связи
между элементами КМДП-типа: выходное сопротивление передатчика, входное
сопротивление приемника или их совокупность?.
7.	Нарисуйте эквивалентную схему емкостной связи между электрически ко-
роткими линиями связи.
8.	Как вычисляется коэффициент отражения в любой точке электрически
длинной линии связи?
9.	Постройте осциллограммы напряжений на концах ненагруженной (/?н=
= оо) электрически длинной линии без потерь, возбуждаемой идеальным им-
пульсным источником напряжения (/?г=0, ДГ/Л= 10 В).
10.	Перечислите достоинства графического метода Бержерона расчета отра-
жений.
11.	Меняется ли форма обратной помехи вдоль линии связи?
12.	Какими конструктивными решениями можно уменьшить статические по-
мехи в цепях питания?
13.	Поясните механизм возникновения импульсных помех в цепях питания.
14.	Каково назначение конденсатора индивидуальной развязки и как он дол-
жен подключаться к цепи питания?
15.	Роль конденсатора групповой развязки на ячейках. устройств цифровой
техники.
16.	В скольких точках нужно заземлять экран линии связи при преоблада-
нии электромагнитных помех?
17.	Нужно ли удалять или приближать сигнальные проводники к шипам
земли (питания) при конструировании устройств цифровой техники иа ИС
КМДП-типа?
18.	Как устроена навесная шина питания?
19.	Как согласуется линия связи между элементами ТТЛ-типа при подклю-
чении приемопередатчиков в любой точке линии?
20.	Нарисуйте схему согласования кабельной линии связи между элементами
ЭСЛ-типа.
21.	Как должны соединяться в устройствах «аналоговая земля», «цифровая
земля» и шина «земля» цепи питания?
ЗАКЛЮЧЕНИЕ
Оценивая еще раз содержание учебного пособия, хотелось бы
остановиться на следующем: с одной стороны, в схемотехнологии
микроэлектроники сложилась определенная консервативная база,
связанная с компонентами и схемотехникой базовых логических
элементов; с другой — постоянно идет улучшение их параметров
за счет модернизации технологии и появляются новые идеи в об-
ласти схемотехники (арсенид-галлиевые ИС, БиКМОП-схемы,
ПЛИС и т. п.).
Рассмотрим кратко последние достижения и тенденции в после-
довательности, отражающей содержание учебного пособия.
В новом десятилетии будет освоено производство цифровых
кремниевых и арсенид-галлиевых микросхем с 0,5-мкм топологи-
ческими нормами и тремя-четырьмя слоями металлических меж-
соединений, что ставит перед разработчиками этих ИС и изделий
на их основе ряд серьезных проблем. В предыдущем десятилетии
цифровые ИС в своем развитии прошли громадный путь: если в
1980 г. они содержали максимум около 100 тыс. транзисторов, то
в конце десятилетия их число достигло 1,2 млн. Если такой темп
роста сохранится, то к концу века можно ожидать появления ИС,
создаваемых в условиях промышленного производства по 0,25-мкм
топологическим нормам с числом транзисторов, превышающим
30 млн. Однако при таком числе транзисторов возникает ряд серь-
езных вопросов: какие функциональные модули следует проекти-
ровать на их базе? Насколько универсальными их можно сделать?
Каким образом можно обеспечить их эффективное тестирование?
По-видимому, самый важный из перечисленных вопросов: что
делать со всеми этими транзисторами? Если не считать микропро-
цессоров и ИС памяти, существует лишь небольшое число логиче-
ских схем общего назначения, требующих столь высокой степени
интеграции.
Поскольку размеры кристаллов увеличиваются до 15 мм на
сторону, что в настоящее время считается максимальным размером
кристаллов для изготовления в условиях промышленного произ-
водства, в промышленности может, по-видимому, частично про-
изойти возврат к идее интеграции на уровне полупроводниковой
пластины. Если ранее эту идею практически не удавалось внед-
рить из-за низкого процента выхода годных ИС, то сейчас появ-
ление новых методов резервирования, реконфигурации и усовер-
шенствованных технологических процессов изготовления обещает
привести к вполне приемлемым и экономичным результатам.
Благодаря литографическим установкам с прямым пошаговым
экспонированием или с непосредственным формированием рисунка
на пластине можно комбинировать схемы различных типов. Это
дает возможность размещать на пластинах ряд процессоров и бло-
ков памяти, а также вспомогательных функциональных схем [94].
Рынок сбыта динамических ЗУПВ (ДЗУПВ), который всегда
относился к числу труднопредсказуемых, становится все менее
прогнозируемым и одновременно еще более привлекательным. Це-
на ДЗУПВ в расчете на бит снижается, а приборы этого типа на-
чинают находить применение не только в компьютерных системах,
но и в широком классе бытовой электроники, в частности в теле-
видении высокой четкости (ТВЧ). Прогнозируется, что в 1992 г.
будет продано 450 млн. 4-Мбит ДЗУПВ, в 1993 г.— 50 млн.
16-Мбит ДЗУПВ, а на 1996—1997 гг. придется начало промыш-
ленных поставок 64-Мбит ДЗУПВ на мировом рынке [95].
Примером одного из привлекательных технических направлений
в создании полупроводниковых ЗУПВ гигабайтовой информацион-
ной емкости является создание таких ЗУ с использованием СБИС-
пластин. Удалось решить проблему, которая впервые была сфор-
мулирована более 20 лет назад — изготовить на двух СБИС-пла-
стинах диаметром 152 мм подсистему памяти информационной ем-
костью 40 Мбайт. На каждой кремниевой пластине размещается
до 202 областей динамического ЗУПВ КМДП-типа емкостью
1 Мбит каждая, что с избытком хватает для организации на СБИС-
пластине 20 Мбайт ЗУПВ. И такое же количество программируе-
мых схем задания конфигурации связей па конкретной СБИС-пла-
стине, соединенных с помощью сигнальных линий со своими че-
тырьмя ближайшими соседними схемами задания конфигурации
и с одной 1-Мбитовой областью ЗУПВ.
Дополнительные приборы памяти входят в состав пластины,
чтобы компенсировать наличие неисправных”участков в отдельных
приборах памяти, которые выявляются при тестировании как в про-
цессе изготовления, так и при эксплуатации системы.
Накопители на СБИС-пла'стинах могут заменить накопители на
вращающихся магнитных дисках и при этом более чем в 200 раз
сократить время доступа к хранимой информации.
Благодаря совершенствованию материалов и технологических
методов, а также повышению выхода годных приборов арсенид-
галлиевая технология заметно укрепляет свои позиции в сфере
производства логических БИС и БИС ЗУ. В частности, фирмой
«Hitachi Ltd» продемонстрировано статическое ЗУПВ информа-
ционной емкостью 4 К бит с временем доступа 0,8 нс.
Сочетание биполярной и КМОП-технологий и разработка ком-
бинированной БиКМОП-технологии позволили получить в 1989 г.
матричные ИС сложностью более 100 тыс. логических вентилей,
в 1990 г. появились образцы БиКМОП ИС на 200 тыс. логических
вентилей, ведутся работы по созданию и более насыщенных мик-
росхем. В матричных БиКМОП ИС следующего поколения с боль-
шой вероятностью будут использоваться также встроенные блоки
ЗУПВ.
Широко используется технология разработки специализирован-
ных БИС на основе БМК. Каково бы ни было число логических
вентилей на кристалле вентильной матрицы, в случае использова-
ния схемы на базе стандартных элементов это число часто уда-
ется увеличить на 50—100% при практически таком же размере
кристалла. Функциональные блоки, строящиеся на базе стандарт-
ных элементов, являются, как правило, более компактными, по-
скольку при тех же самых проектных нормах топологию транзи-
сторов в стандартных элементах не приходится укладывать в стан-
дартную координатную.сетку, предусматривающую прокладку ме-
таллических межсоединений.
Библиотечные элементы как для вентильных матриц, так и для
ИС на стандартных элементам становятся все более сложными.
Сначала библиотечные элементы содержали главным образом
большинство базовых логических вентилей, триггеров, дешифрато-
ров и других нескожных функциональных блоков широкого при-
менения. К концу 80-х годов сложность элементов, содержащихся
во многих библиотеках для проектирования, значительно возрасла
и достигла уровня 8- и 16-разрядных микроконтроллерных ядер.
В последующих годах библиотечные функциональные блоки ста-
нут еще более сложными — вплоть до уровня микропроцессоров
и периферийных устройств. Например, компания «Zilog» уже ис-
пользует метод стандартных элементов — «суперинтеграция», она
предлагает в своей библиотеке широко распространенный 8-раз-
рядный микропроцессор Z-80 и усовершенствованный контроллер
передачи данных. Компания планирует ввести в ту же библиотеку
и свой 16-разрядный прибор Z-8000 [94].
Одним из значительных достижений последнего десятилетия
(1980—1990) явилась разработка программируемых логических
схем (ПЛИС). В настоящее время разработчики цифровых систем
с целью получения нужных им компонентов отказываются от
стандартных ИС и СИС в пользу ПЛИС. Сегодня почти нет вы-
сокопроизводительных инженерных АРМ и персональных компью-
теров, в которых бы не применялись ПЛИС. Уникальной особен-
ностью этого нового семейства схем можно считать реконфигури-
руемые блоки ЗУПВ, которые служат в качестве матриц памяти
или регистров.
Таким ЗУПВ можно придать конфигурацию памяти со слова-
ми любой разрядности, изменяя ее побитно. Например, помимо
ячеек ЗУПВ, служащих для реконфигурации логики, 20000-вен-
тильные ПЛИС будут обладать 24 Кбит памятью. Предполагается,
что объем продаж ПЛИС должен вырасти в 1994 г. до 1,8 млрд.
долларов. Происходит и быстрый рост числа поставщиков на рын-
ке ПЛИС. В 1989 г. на нем действовали по крайней мере 20 ком-
паний: 16 американских, две западноевропейских, одна японская
и одна южнокорейская. Наша промышленность также осваивает
эти изделия.
Программируемые логические интегральные схемы (ПЛИС) и
программируемые микросхемы постоянной памяти начинают при-
менять в широких масштабах как стандартные компоненты для
построения новых систем. Постоянно растущая номенклатура пред-
лагаемых промышленностью приборов подобного типа охватывает
множество серийно выпускаемых компонентов, а также современ-
ных и перспективных программируемых ИС.
Появляется новое поколение «специализированных суперкри-
сталлов», которые нельзя рассматривать как результат дальнейше-
го эволюционного развития соответствующих технологий. До конца
столетия специализированные ИС достигнут уровня сложности свы-
ше 5 млн. вентилей и будут иметь более 2000 внешних выводов,
причем для изготовления этих кристаллов потребуется 0,25 мкм
БиКМОП-технология. В отличие от вентильных матриц и специа-
лизированных ИС на стандартных элементах суперкристаллы бу-
дут иметь блочно-скомпонованную структуру, в рамках которой
предполагается объединение ряда различных методологий проек-
тирования. В состав протокола проектирования специализирован-
ной суперИС могут войти элементы структурного проектирования
заказных схем, используемого при разработке стандартных микро-
процессоров; крупные блоки памяти, повышающие производитель-
ность систем; более высокий уровень средств автоматизированного
проектирования для текстового описания проектов, компоновки
кристаллов и разводки линий питания и тактовых сигналов. <
Типовая крупная специализированная ИС будет содержать один
или несколько крупных логических блоков, например мегаэлемент
или скомпилированный тракт обработки данных, а также опреде-
ленное количество ПЗУ и ЗУПВ.	д
Вокруг этих более крупных блоков будут располагаться не-
большие группы логических схем, необходимые для сопряжения
этих блоков друг с другом и с внешними логическими схемами.
В настоящее время (1990—1991 тг.) специализированные ИС позво-
лили довести время жизненного цикла компьютера до 12 мес.
К 1995 г. шестимесячный цикл разработки станет обычным явле-
нием. Чтобы выжить при столь быстрых изменениях, изготовители
компьютеров должны опираться на технологию специализирован-
ных ИС, которая будет принята всеми разработчиками микросхем.
В скором времени разработчики цифровых систем получат в
свое распоряжение следующие приборы: микропроцессоры, произ-
водительность которых вдвое выше производительности сущест-
вующих сегодня аналогичных приборов; вентильные матрицы с
вдвое большим количеством вентилей по сравнению с сегодняшни-
ми кристаллами; энергонезависимые ЗУ с невиданными ранее ин-
формационной емкостью и временами выборки, предусматриваю-
щие ускоренное программирование и многочисленные встроенные
функции; сверхбыстродействующие 4 Мбит статические ЗУ с про-
извольной выборкой.
Одна из принципиальных тенденций совершенствования эле-
ментной базы цифровых устройств заключается в постоянном росте
быстродействия. Уже в 1991 г. 50% серийно производимых цифро-
вых устройств будет работать на тактовых частотах свыше
50 мГц: Ожидается, что к середине 90-х годов тактовые частоты
возрастут до 300 мГц. Скорости изменения напряжения логических
сигналов уже сейчас составляют 2—3 В/нс, а к середине 90-х го-
дов длительность фронтов сигналов уменьшится до 300 пс.
При наносекундных тактовых периодах и пикосекундных фрон-
тах длины электромагнитных волн, соответствующих спектру ра-
бочих частот, становятся соизмеримыми с физической длиной сиг-
нальных линий связи цифровых устройств. При этом переходные
процессы по длительности становятся соизмеримыми с длительно-
стью тактовых периодов и искажениями сигналов, вызываемых
«аналоговыми» процессами в сигнальных линиях связи и цепях
питания, пренебречь уже нельзя.
Для создания жизнестойкой быстродействующей системы раз-
работчик схемы и разработчик конструкции должны работать в
тесном содружестве, чтобы обеспечить стабильность волновых ха-
рактеристик линий связи, согласованность нагрузок, необходимое
экранирование сигнальных цепей и требуемые электрические па-
раметры цепей питания.
Эти задачи наиболее естественно решаются при уменьшении
физических длин сигнальных цепей. Последнее достигается, в ча-
стности, реализацией цифрового устройства в виде одной БИС.
Ожидается, что к середине 90-х годов размеры кристаллов БИС
возрастут до 20X20 мм при числе внешних контактных площадок
до 1250 и мощности рассеивания до 90 Вт [96].
Однако сложные цифровые системы, например суперЭВМ, реа-
лизовать в виде одной БИС и даже ряда БИС на одной кремние-
вой пластине вряд ли удастся. Поэтому в настоящее время широ-
ким фронтом ведутся исследования по разработке новых техноло-
гий межсоединений для сверхбыстродействующих систем, обеспечи-
вающих высокую плотность упаковки ИС на 1 см2 поверхности и
высокую плотность межсоединений в слое при хорошей теплопро-
водности подложки и малых задержках сигнала на единицу
длины.
Традиционную'для 80—90-х годов технологию сборки ЭВМ на
двусторонних и многослойных печатных платах со сквозными ме-
таллизированными отверстиями нельзя использовать при монтаже
современных СБИС с числом внешних выводов от нескольких де-
сятков до нескольких сотен. Ожидается, что в ближайшие несколь-
ко лет число выводов СБИС возрастет до 300—500. При этом шаг
выводов от 2,5 мм (в 1980 г.), 1,27 мм (в 1985 г.), 0,63 мм (в
1990 г.) уменьшится до 0,33 (в 1995 г.) и 0,15 мм (в 2000 г.) [98].
В связи с этим ширятся работы по совершенствованию поверх-
ностного монтажа. Разновидностями поверхностного монтажа
СБИС с большим числом выводов являются: а) метод автомати-
зированного монтажа на ленточных носителях; б) метод «флип-
чип» (т. е. монтаж лицевой поверхностью вниз с соединениями под
кристаллом); в) проволочный монтаж. У каждого из них есть свои
достоинства и недостатки.
По удобству предварительного контроля кристаллов, эффектив-
ности передачи тепла от кристалла к подложке, минимальности
размеров конструкции по высоте наиболее предпочтителен метод
автоматизированного монтажа на лентоносителе; по плотности мон-
тажа на плате — метод «флип-чип»; по минимуму стоимости, согла-
сования кристалла с подложкой по' коэффициенту температурного
линейного расширения — метод проволочного монтажа.
По мнению специалистов в ^области монтажа кристаллов на
платы выявляется тенденция преимущественного развития поверх-
ностного монтажа по методу автоматизированного монтажа на лен-
тоносителе. Этот метод, годами считавшийся слишком дорогостоя-
щим, сейчас считается наиболее перспективным.
По методу автоматизированного монтажа на лентоносителе
выводная рамка из протравленной медной фольги создает электри-
ческие соединения между кристаллом СБИС и платой. Весьма схе-
матично технология состоит в том, что на длинной майларовой или
полиимидной ленте предварительно пробиваются отверстия («ок-
на» под кристаллы и краевая перфорация). Затем на нее наносит-
ся тонкая медная фольга. В последней вытравливается рисунок
выводной рамки с балочными выводами, расположенными над
«окнами» в ленте. В последствии эти балочные выводы одновре-
менно присоединяют к кристаллу, снабженному на контактных
площадках выпуклыми золотыми бугорковыми выводами. В неко-
торых случаях бугорковые выводы выполняются на самом ленто-
носителе. После присоединения выводов рамку и кристалл покры-
вают защитной пленкой от механических повреждений. Эта часть
технологического процесса соответствует присоединению внутрен-
них выводов рамки к кристаллу. Такой лентоноситель с кристал-
лами изготовитель СБИС поставляет заказчикам, которым пред-
стоит монтаж кристаллов на платы.
На предприятии заказчика выполняется присоединение внеш-
них выводов рамки к плате (подложке). При этом каждый кри-
сталл позиционируется над соответствующей группой контактных
площадок на плате (подложке) и вырубается из носителя. Внеш-
ние выводы присоединяют различными способами, например пай-
кой оплавлением дозированного припоя при большом шаге и ла-
зерным оплавлением при малом шаге между выводами.
Например, фирма «Motorola» для монтажа ЭСЛ матриц, содер-
жащих 50 тыс. вентилей, применяет двуслойный ленточный носи-
тель (сигнальный и земляной уровни) с общим числом выводов
564 при внутреннем шаге выводов 0,096 мм и внешнем шаге вы-
водов 0,2 мМ.
В будущем, по мере возрастания ценности площади печатной
платы, единственным средством расширения функциональных воз-
можностей ячейки станет выход в третье измерение, т. е. в высоту.
Таким приемом плотность компоновки может быть увеличена в 5
раз и более.
Наибольший выигрыш ожидается от технологии сборки цифро-
вых устройств из многокристальных модулей (МКМ) на основе
кремниевой подложки. Промежуточное положение между тради-
ционными технологиями монтажа корпусных ИС и БИС на печат-
ные платы, многослойные керамические подложки и перспектив-
Наимено- вание	Плотность упаковки ИС/СБИС « ИС/см2	Плотность меж- соединений в слое, лин/см (шаг меж- соединений, мкм)	Тепло- проводность, Вт/(см - °К)	Механиче- ская прочность	Задержка сигнала, нс/см
Печатные платы	0,31/0,08	8 (1250)	0,02	Низкая	.0,06
Много- слойные ке- рамические подложки	' 3,1 */0,62**	80 (125)	0,08	Средняя	0,20
Me дно- полнимид- ные струк- туры	3,1 */0,62**	200 (50)	0,20	»	0,16
Кремние- вые пласти- ны	5,6*/1,4**	500 (20)	1,48	Высокая	0,12
* ИС в бескорпусном исполнении.
СБИС со степенью интеграции 2* 10*.
ной технологией МКМ отдается технологии сборки логических уст-
ройств на медно-полиимидных структурах. Сравнение основных
показателей по плотности упаковки, плотности межсоединений в
слое, теплопроводности, механической прочности и задержкам сиг-
налов типовых и перспективных монтажно-соединительных струк-
тур логических устройств по данным фирмы «Mosaic Systems Inc.»
[97]’приведено в таблице.
С использованием технологии МКМ на основе кремниевой пла-
стины фирмой «Mosaic Systems Inc.» разработан 32-разрядный
процессор с ЗУПВ информационной емкостью 1 Мбайт в корпусе
размером 3,6x6,6 см.
Материал, изложенный в учебном пособии, охватывает те раз-
делы, связанные с разработкой, проектированием и эксплуатацией
изделий цифровой вычислительной техники, которые обладают вы-
сокой динамикой развития. Авторы отдают себе отчет, что трудно
не только отразить эту динамику, но и охватить достаточно полно
все разделы, относящиеся к цифровым устройствам.
Мы можем только рекомендовать читателю два момента: пер-
вое— изучить некоторые специфические, а может быть, и новые
материалы, по другим монографиям, учебникам и учебным по-
собиям и регулярно знакомиться с последними публикациями пе-
риодической печати; второе — решить самостоятельно одну из со-
временных технических задач, которая возникает в процессе ва-
шей профессиональной деятельности, именно на ней вы убедитесь
в важности материалов, которые здесь изложены.
ЛИТЕРАТУРА
I.	Анализ и расчет интегральных схем, ч. 2/Под ред. Б. И. Ермолаева. —
М.: Мир, 1969. — 387 с.
2.	Степаненко И. П. Основы теории транзисторов и транзисторных схем.—
М.: Энергия, 1977. — 672 с.
3.	Агаханян Т. М. Основы транзисторной электроники. — М.: Энергия,
1974, —256 с.
4.	Наумов Ю. Е. Интегральные логические схемы. — М.: Советское радио,
1970, —432 с.
5.	Hofstein S. R., Heiman F. Р. The silicon insulated — gate field effect tran-
sistor. Proc, of the JEEE. 1963, v. 51, p. 1190.
6.	Шагурин И. И. Транзисторно-транзисторные логические схемы/Под ред.
Ю. Е. Наумова.—М.; Советское радио, 1974.— 160 с.
7.	Дж. Скарлетт. ТТЛ-интегральные схемы и их применение: Пер. с англ./
Под. ред. Б. И. Ермолаева. — М.: Мир, 1974. — 288 с.
8.	Гольдшер А. И., Диковский В. И., Федотов Я. А. Быстродействующие ТТЛ
микросхемы с парафазным выходом//Электронная промышленность. 1.979,
№ 3 (75). С. 8—12.
9.	Гольдшер А. И., Диковский В. И., Федотов Я. А. Маломощные ТТЛ мик-
росхемы с парафазным выходом иа основе приборов с барьером Шотки//Элект-
рониая промышленность. 1979. № 3 (75). С. 1.2—16.
10.	Преснухин Л. Н., Шишкевич А. А. К вопросу о функциональном подходе
к проектированию больших интегральных схем//Электрониая техника. Сер. 6.
Микроэлектроника. 1971. Выл. 1. С. 53—63.
-11	. Лапенко В. 'Н., Шишкевич А. А. Машинный способ синтеза логических
устройств в базисе древовидных схем переключения тока. — Сб. научн. трудов
по проблемам мнкроэлектроники//МИЭТ. 1972. Вып. 10. С. 69—79.
12. Прангишвили И. В., Лементуев В. А., Сонин М. С. Элементы ЗУ на МДП-
структурах. — М.: Энергия, 1978.— 176 с.
13. Преснухин Л. Н., Нестеров П. В. Цифровые вычислительные машины.—
М.: Высшая школа, 1981. — 415 с.
14.	Четти. Защита преобразователя логического уровня посредством двух ди-
одов//Электроника. 1975. № 9. С. 58—59.
15.	Вестфаль. Генератор синхроимпульсов с частотой до 15 МГц//Электро-
ннка. 1969. № 2. С. 18.
.	16. Нэрс. Двухчастотиый генератор синхроимпульсов иа основе счетверенного
вентиля НЕ — И//Электроника. 1973. № 14. С. 60.
.17	. Горошков Б. И. Элементы радиоэлектронных устройств: Справочник.—
М.: Радио и связь, 1988 (Массовая радиобиблиотека; вып. 1,1.25).
18.	Бич. Универсальный мультивибратор с комплементарными выходами//
Электроника. 1972. № 13. С. 62—63.
19.	Агаханян Т. М., Плеханов С. П. Интегральные триггеры устройств авто-
матики.— М_: Машиностроение, 1978. — 368 с.
20.	ГПубарев В. А., Лазер Н. М., Овсищер П. И., Лучко М. В. Логическое
проектирование элементов цифровых БИС. Микроэлектроника/Под ред.
А. А. Васенкова.—М.: Советское радио. 1974, вып. 7, с. 202—210.
21.	Мартин. Еще одни способ построения Р5-триггера//Электроника. 1974.
№ 12. С. 55—56.
22.	Уилки. Использование логического вентиля в качестве триггера//Электро-
ннка. 1974. № 6. С. 64,
23.	Худ. Простая вентильная схема для управления сигналами в реальном
масштабе времени//Электроника. 1973. № И. С. 63—64.
24.	Гордеев Б. К., Иенкина Ф. Г., Кармазине кий А. Н., Королев М. А., Ше-
валдин В. Д. Построение микромощных интегральных ОЗУ из однородных суб-
систем на дополняющих МДП-транзнсторах//Мнкроэлектроиика. 1972 Вып 5
С. 128—150.
25.	Дейв Бёрски. Цифровые ИС//Электроника. 1989. № 4. С. 12—18.
26.	Бернард К. Коул. Новая волна: 16-Мбит динамические ЗУПВ японских
компаний//Электроника. 1988. № 4. С. 19—21.
.27	. Ларри Уоллер. Компания Motorola разворачивает крупномасштабное
производство стандартных ЗУПВ//Электроннка. 1989. № 9. С. 3—5.
28.	Валиев К. А., Орликовский А. А. Полупроводниковые интегральные схе-
мы памяти на биполярных транзисторных структурах. — М.: Советское радио,
1979, —269 с.
29.	Полупроводниковые БИС запоминающих устройств. Справочник/
В. В. Баранов, Н. В. Бенин, А. Ю. Гордонов и др.; Под ред. А. Ю. Гордонова
и Ю. Н. Дьякова. — М.: Радио и связь, 1987. — 360 с.
30.	Самьюэл Уэбер. Сегнетоэлектрические конденсаторы — изобретение фир-
мы Рат1огоп//Электроника. 1988. К° 5. С. 60—63.
31.	Брик Е. А. Техника постоянных запоминающих устройств.— М.: Совет-
ское радио, 1973. — 240 с.
32.	Старое Ф. Г., Крайзмер Л. П. Полупроводниковые интегральные запо-
минающие устройства. — Л.: Энергия, 1973. — 112 с.
33.	Бернард К. Коул. Новые достижения технологии ППЗУ с замыкаемыми
перемычками//Электроника. 1989. № 5. С. 53—55.
34.	Электрически перезаписываемая постоянная память емкостью 8192 бит
на основе однотранзисторной ячейки с плавающим затвором//Экспресс-инфор-
мация «Вычислительная техника». 1.978. № 25. С. 5—9.
35.	Секен К, Томпсет М. Приборы с переносом заряда. — М.: Мир, 1978.—
327 с.
36.	Конструкция и применение ЗУ на приборах с зарядовой связью емкостью
16 Кбит//Экспресс-информация «Электроника». 1977. № 29. С. 1—8.
37.	Тривитт. ПЗС ЗУ для компьютерных устройств памяти большого объе-
ма//Электроника. 1978. № 13. С. 52—58.
38.	Бобек Э*Делла Торре Э. Цилиндрические магнитные домены. — М.: Энер-
гия, 1977. — 203 с.
39.	Однокристальные ЦМД ЗУ емкостью 250 тыс. бит//Электроника. 1978.
№ 17. С. 3—5.
40.	Иванов Е. Л. и др. Периферийные устройства ЭВМ и систем. — М.: Выс-
шая школа, 1987.— 319 с.
41.	Роберт Розенберг. Технология магнитных ЗУ на пороге кардинальных
перемен//Электроника. 1984. № 22. С. 44—52.
42.	Макс Рот. Совершенствование методов магнитной записи. — Электрони-
ка, ,1985, № 8, с. 53—60.
43.	Джона Маклауд. Перспективы внедрения оптических ЗУ//Электроннка.
1988. № 10. С. 29—40.
44.	Харт, Слоб, Вулмс. Интегральная инжекционная логика — новое направ-
ление в области биполярных БИС//Электроника. 1974. № 20. С. 37—47.
45.	Аваев И. А., Дулин В. Н„ Наумов Ю. Е. Большие интегральные схемы
с инжекционным питанием. — М.: Советское радио, 1977. — 248 с.
46.	Линда Лоу. Новые разработки в области быстродействующих логических
ИС//Электроннка. 1982. № 19. С. 90—92.
47.	Рей Пите. Вентильные ИШЛ-матрицы, успешно конкурирующие с быстро-
действующими КМОП-приборами//Электроника. 1982. № 24. С. 55—60.
48.	Билл Лофтис, Херб Джесс. Матричные БИС типа Flexx ускоряют проек-
тирование полузаказных ИС//Электроннка. 1984. № 23. С. 69—78.
49.	Джон Гош. Новое поколение быстродействующих микромощных биполяр-
ных ИС//Электроника, 1987, № 25/26, С. 9—10,	<
50.	Ричард Р. Кониэн. Низковольтная инверторная логика — перспективная
элементная база биполярных СБИС//Электцоиика. 1982. № 7. С. 57—61.
51.	Дейл Бьюхенен. Экономные и быстродействующие ТПЛ-схемы без эмиг-
терных повторителей//Электроника. 1982. .№ 22. С. 28—32.
52.	Роджер Кокс. Вентильная матрица на ЭСЛ/ПТЛ-элементах, улучшающая
характеристики супермини-компьютеров//Электроника. 1984. № 13. С. 57—62.
53.	Ларри Уэйкмен. КМОП ИС с кремниевыми затворами с повышенной
устойчивостью к защелкиванию паразитных тиристоров//Электроника. 1983. № 16.
С. 60—67.
54.	Чарлз Л. Коэн. Логические элементы, содержащие КМОП-структуры и
биполярные транзисторы//Электроника. 1984'. № 22. С. 23—24.
55.	Би-МОП-технология изготовления цифровых СБИС, разработанная ком-
панией «Мо1ого1а»//Электроника. 1986. № 14. С. 29—34.
56.	Чарлз Л. Коэн. Вентильные Би-КМОП-матрицы компании ЕС с рекорд-
ными плотностью упаковки и быстродействнем//Электроника. 1987. № 16
С. 54—57.
57.	Бернард Конрад Коул. Накануне массового применения арсеннд-галлие-
вых БИС//Электроника. 1986. № 19. С. 17—21.
58.	Щелкунов Н. Н., Цианов А. П. Процедуры программирования логических
матриц//Мнкропроцессорные средства и системы. 1986. № 2. С. 71—76.
59.	Матричные кристаллы с логическими схемами и блоками памяти и сред-
ства проектирования специализированных ИС на их основе//Электроиика. 1986.
№ 2. С. 31—37.
60.	Мурога С. Системное проектирование сверхбольших интегральных схем:
В 2-х кн. Ки. 2. Пер. с англ. — М_: Мир, 1985.
61.	Бернард Конрад Коул. Рост выпуска логических ИС, программируемых
потребителем//Электроника. 1986. № 2. С. 41—53.
62.	Бернард Конрад Коул. Второе поколение программируемых логических
ИС//Электроника. 1988. № 10. С. 18—22.
63.	Бернард Конрад Коул. Фирма «АИега» готовит производство стираемых
ПЛИС на 5000 логических вентилей н 60 МГц//Электроника. 1988.- № 10.
С. 22—25.
64.	Росс.Х. Фримен. Так называемая матрица логических ячеек, покрываю-
щая разрыв между вентильными матрицами н логическими устройствами, фирмы
Xilinx. «Nikkei Electronics». 1986. № 403. С. 245—265.
':6	5; Бернард Коул. Увеличение скорости, насыщенности и числа типов про-
граммируемых логических устройств//Электроника. 1987. № 19. С. 17—34.
66.	Стэм Раньон. Широкомасштабное производство специализированных ИС
набирает темп//Электроника. 1987. № 16. С'. 19—22.
67.	Пономарев М. Ф., Коноплев Б. Г., Фомичев А. В. Базовые матричные
кристаллы: Проектирование специализированных БИС на их основе. — М.: Радио
и связь, 1985 (Массовая б-ка инженера «Электроника», вып. 46).
68.	Микроэлектроника: Учеб, пособие для втузов. В 9 кн./Под ред.
Л. А. Коледова. Кн. 3. Базовые матричные кристаллы и программируемые логи-
ческие матрицы/М. Ф. Пономарев, Б. Г. Коноплев.—М.: Высшая школа, 1987.
69.	Петренко А. И., Лошаков В. Н., Тетельбаум А. Я., Шрамченко Б. Л. Ав-
томатизированное проектирование СБИС на базовых кристаллах. — М.: Радио
и связь, 1988 (Массовая б-ка инженера «Электроника»).
70.	Интерфейсные БИС микропроцессорного комплекта К1801//Микропроцес-
сориые средства н системы. 1988. № 4. С. 89. (Цикл статей в разделе «Справоч-
ная информация».)
71.	Пресну хин Л. Н., Соловьев А. П„ Кузнецов Н. Н„ Семичастнов О. Л.,
Разумовский К. П. Контроллеры индикации и клавиатуры на основе нескомму-
тированиых вентильных матриц//Микропроцессориые средства и системы. -1986.
№ 5. С. 70—74.
72.	Машевич П. Р„ Прохоров А. Д., Шебардин А. А. БМК серии К1515ХМ1 —
эффективное средство снижения трудоемкости проектирования и разработки
БИС//Электронная промышленность, 1987. Вып, 9. С. 93—94,
73.	РоОерт Хиклинг, Глен Кейс. Автоматизированная генерация тестов — по-
следнее звено в цикле проектирования//Электроника. 1981. № 24. С. 59—66.
74.	Дж. Роберт Лайнбек. Гигантская вентильная матрица фирмы «LSI Lo-
gic» с рекордным числом используемых вентилей//Электроника. 1987. № 22.
С. 40—43.
75.	Дж. Роберт Лайнбек. Матричные БИС компании «Motorola» с коэффи-
циентом использования вентилей 80%//Электроника. 1987. № 23. С. 45—48.
76.	Бернард Коул. Производственный модуль компании «Lasa» для быстрой
специализации вентильных матриц//Электроника. 1987. № 23. С. 25—29.
77.	Мильт Леонард. Арсенид-галлиева'я матричная БИС с рекордным уров-
нем интеграции, превосходящая по быстродействию ЭСЛ-схемы//Электроника.
,1988. № 25. С. 13—16.
78.	Бернард К. Коул. На пути к созданию кристалла, содержащего 1 млрд.
транзйсторов//Электроника. 1987. № 7. С. 44—51.
79.	Мячев А. А., Иванов В. В. Интерфейсы вычислительных систем на базе
мини- и микроЭВМ/Под ред. Б. Н. Наумова. — М.: Радио и связь, 1986. — 248 с.
80.	Микропроцессорная шина, ориентированная на перспективные 32-разряд-
ные системы//Экспресс-информация «Вычислительная техника». 1981. № 8.
С. 19—22.
8L.	Райан Р., Маршалл Дж., Бич Р., Кермал С. Разработка архитектуры
локальной сети, объединяющей различные рабочие станции//Электроника. 1981.
№ 17. С. 34—41.
82.	ГОСТ 24394—89. Мультиплексный информационный канал.
83.	МикроЭВМ. В 8 кн. Практ. пособие/Под ред. Л. Н. Преснухина. Кн. 2.
Персональные ЭВМ/В. С. Кокорин, А. А. Попов, А. А. Шишкевич. — М.: Высшая
школа, 1988.— 159 с.
84.	В. В. Горовой, В. А. Кособрюхов, И. А. Таратин, С. Т. Хвощ. Комплект
интерфейсных БИС серии К588 для мультиплексного канала//Электронная про-
мышленность. 1986. № 2. С. 3—6.
85.	Технические условия на ИС 588ВГЗ 6КО.347.367.—11ТУ.
86.	Технические условия на ИС 588ВГ6 6КО.347.367—1,2ТУ.
87.	Луцкий В. А. Импульсная помехоустойчивость логических микросхем//
Микроэлектроника. 1969. Вып. 3. С. 101—120.
88.	Наумов Ю. Е., Аваев Н. А., Бедрековский М. А. Помехоустойчивость
устройств на интегральных логических схемах,-—М.: Советское радио, 1975.—
216 с.
89.	Чурин Ю. А. Переходные процессы в линиях связи быстродействующих
схем ЭВМ. — М.: Советское радио, 1975. — 208 с.
90.	Г. Отт. Методы подавления шумов и помех в электронных системах. —
М.: Мир, 1979, —317 с.
91.	Барнс Дж. Электронное конструирование: Методы борьбы с помехами/
Пер. с англ. — М.: Мир, 1990. — 238 с.
92.	Щербо В. К. и др. Стандарты по локальным вычислительным сетям:
Справочник/В. К. Щербо, В. М. Киреичев, С. И. Самойленко. Под ред. С. И. Са-
мойленко. — М.: Радио и Связь, 1990. — 304 с.
93.	Протоколы информационно-вычислительных сетей: Справочник/
С. А. Аничкин, С. А. Белов, А. В. Бернштейн и др.; Под ред. И. А. Мизина,
А. П. Кулешова. — М.: Радио и связь, 1990. — 504 с.
94.	Дейв Берски. Цифровые ИС 90-х годов: почти неограниченные ресур-
сы на кристалле//Электроника. 1990. № 2. С. 29—39.
95.	Шерри Ван-Тайл. Динамичный рынок динамических ЗУПВ//Электроника.
1989. № 18. С. 22—23.
96.	Рид Баулби. Перспективы развития технологии сборки ИС//Электроника.
1990. № 2. С. 70—71.
97.	Джерри Лаймен. Многокристальные модули — высокоэффективное сред-
ство сборки новых поколений СБИС//Электроника. 1989. № 6. С. ,10—13.
98.	Дейвид Малиньяк. Поверхностный монтаж приборов с уменьшенным ша-
гом выводов/Электроника, >1.990; № 5, с. 21—30,
ПРЕДМЕТНЫЙ УКАЗАТЕЛЬ
Анализ элементов сравнительный 186
Архитектура МАХ 367
Ветвь элементарного узла выходная
148
-------входная 148
Влияние температуры 31
Волна отраженная 472
— падающая 472
Генератор синхросигналов 206
— тока 114, 132
Граф переходов D-триггера 255
•---JK-триггера 251
— '— RS-триггера 242
----S-триггера 244
----:Т-триггера 258
Детектор событий 230
Диаграмма совместимых состояний
249, 250
Диод 75
— Шотки 79
Достоинства веитильиых матриц 382
Емкость входная ДСПТ 138
---двунаправленный 174
Код без возвращения к нулю 328, 406
•----------с инверсией 328, 406
— Манчестер II 407
— модифицированный фазовой моду-
ляции 328, 330
---частотной модуляции 328 i
— фазовой модуляции 328, 330
— частотной модуляции 328, 330
— RLL 328, 332
Компонент 17
—	активный 17
-	—дискретный 17
—	интегральный 17
—	пассивный 17
Конденсатор 83
—	развязки групповой 493
	индивидуальный 489
Контроль параметрический 11
—	функциональный И
Коэффициент отражения 472
—	температурный сопротивления 81
Кристалл базовый матричный 377
Линия связи электончески длинная
453
—	короткая 453
Логика отрицательная 9
— положительная 9
Задержка включения транзистора 52
— выключения транзистора 58
Инвертор МДП-типа 158
•—КМДП-типа 166
—	с квазилинейной нагрузкой 162
—	с линейной нагрузкой 159
—	с нелинейной нагрузкой 160
—	с токостабилизирующей нагрузкой
164
Индикатор двоичный 110
Интерфейс 393
—	магистральный 394
Источник опорного напряжения 114,
132
—	постоянного тока для ДСПТ 132
Канал мультиплексный информацион-
ный 403, 412
Ключ транзисторный 33
Матрица программируемая логиче-
ская 359
—---типа ЗЛМ 362
--------ПВМ 363
--------ПКЛП 364
--------ПЛЭ 364
— ------ПМаЛ 364
--------ПМЛ 363
Метод Бержерона 476
Модель математическая 86
----диода 86
---линии связи 479
----транзистора биполярного 86
—	— — МДП-типа 89
—	многоэмиттерного 88
—	— --интегрального 87
—	Эберса-Молла 19
Накопление избыточного заряда 57
Напряжение пороговое 13, 52
Недостатки вентильных матриц 383
Одновибратор 216
— без повторного запуска 216
___с повторным запуском 216, 220
Параметры динамические 14
.— конструктивные 16
—	статические ,13
—	схемотехнические 16
—	триггера 236
Плотность записи линейная 325
—	—на ГМД 325
-- поперечная 326
—	кода информационная 328
Помеха 454
—	обратная 482
—	прямая 484
Порог запирания транзистора 52
Преобразователь разностный 227
— уровней 193
--на делителях напряжения 195
—------оптронных переключателях
205
-------переключателях тока 203
-------сдвигателях 196
-------транзисторных ключах 196
-------трансформаторах 205
-------фиксаторах 195
Прибор с поверхнстным переносом
заряда 313
Принцип совместимости 10
Проектирование схем на БМК 384
Процесс переходный 51, 107, 1,68
Разновидности ПЛМ 363
Рассасывание избыточного заряда 58
Расширитель логический 191
Режим обеднения 65
— обмена информацией дуплексный
394
-------мультиплексный 394
-------полудуплексный 394
-------симплексный 394
— обогащения 65
— работы элемента ТТЛ-типа дина-
мический 104
---------статический 97
--транзистора 18
Резистор 80
Рекомендации по уменьшению помех
497
Сдвигатель уровней 115, 132, 196
Сегнетоконденса1ор 300
Синтез триггерного устройства 247,
257, 266
Система элементов полная техниче-
ски 7
-------физически 8
------- функционально 7
Сопротивление угла гребенки 83
—	удельное 81
—	слоя 8,1
Состояние ключа 33
Структура ПЛИС 370
Схема древовидная на переключате-
лях тока 127
— смещения уровней входных сигна-
лов-132
—	эквивалентная диода 78
---конденсатора 84
—	— резистора 80, 82
---транзистора биполярного 25
Таблица переходов первичная 249
---сокращенная' 250
—	функционирования 25.1
—	характеристическая 242
Температура удвоения 31
Транзистор биполярный 17
—	-МДП-типа 69
---лавинно-инжекционный с пла-
вающим и управляющим затвооом
306
—	---с плавающим затвором 306
---со структурой МНОП 309
—	многоэмиттерный 94
—	полевой 64
—	Шотки 79
Триггер 233
—	асинхронный 239, 254
— синхронный 261
— типа D 254, 263, 264
---Е 239, 262
---JK 247, 264
---R 239, 262
---RS 239, 262
---S 239, 245, 262
---Т 255, 257
---произвольного 266
— универсальный 264
Узел элементарный ДСПТ- 148
Уравнения телеграфные длинной ли-
нии 472
Уравнение характеристическое 238
Усилитель буферный 172
Устройство выделения первого им-
пульса 275
---переходов 272
---сигналов запроса 273
— запоминающее архивное 324, 332
----буферное 276
----виртуальное 276
----внешнее 276
— — магнитооптическое 333
----оперативное 276
-------динамическое 277
-------статическое 277
----оптическое с произвольной вы-
боркой 333
----постоянное 277, 302
-------оптическое 332
-------программируемое 277, 305
--------с замыкаемыми перемычка-
ми 307
—------стираемое 305
-----------электрически 308
---------------«быстрые» 313
— — с ассоциативным доступом 277
----с последовательным доступом
277
— — с произвольной выборкой 277,
279
-----------сегнетоэлектрические 300
----сверхоперативное 276
—стартстопное 268
— цифровое 7	»
Характеристика статическая 12
----входная 12, 35, 99, 118
----выходная 13, 39, 103, 119
----передаточная 12, 35, 101, 115,
159—167
-------обратная 13
Шина питания навесная 507
Элемент библиотечный 379
— вспомогательный 8
— динамический 8, 180
— запоминающий 8, 286, 296, 302, 305
----однотранзисториый 289
—	импульсно-потенциальный 8
—	импульсный 8, 184
—	индикации 8
—	квазистатический 178
	—логики двухступенчатой 10
—	— одноступенчатой 10
—	логический 8, 173
	—потенциальный 8
—	специальный 8
— типа Би-КМОП 357
---GaAs 358
---И2 Л 340
------с гетеропереходом 349
---ИШЛ 352	>
---КМОП 173
---КТ2Л 339
---ЛСЗБ 353
---МДП 156
---НВИЛ 354
---ТПЛ 355
---ТТЛ 91
-----базовый 91
------модификации 108
------ — с парафазными выходами 111
---ТТЛШ 108, 339
---ЭПЛ 339
---ЭСЛ 114
---—базовый 1,14
------с использованием транзисто-
ров обоих типов проводимости 126
------с логикой на эмиттерных по-
вторителях 126, 127
------с мощным выходом 125
------ — с положительной обратной
связью 124
------с расширенными логическими
возможностями 123, 127
------с суммированием коллектор-
ных токов 125
--- — с температурио-стабилизиро-
ваниой цепью опорного напряже
ния 122
------с увеличенным логическим пе-
репадом 123
------Э2СЛ 124
---ЭУЛ 338
—	усилительио-формирующий 8
—	фазовый 9
—	цифрового устройства 7