Author: Пухальский Г.И. Новосельцева Т.Я.
Tags: электротехника языки программирования трансляторы микроэлектроника электроника цифровые устройства издательство политехника
ISBN: 5-7325-0359-5
Year: 1996
Text
УЧЕБНОЕ ПОСОБИЕ ДЛЯ ВУЗОВ
Г.И. Пухальский, Т.Я. Новосельцева
Ц
У<
ИФРОВЫ
Е
СТРОИСТВ
А
Рекомендовано
Государственным комитетом Российской Федерации
по высшему образованию в качестве учебного пособия
для студентов технических специальностей
высших учебных заведений
ПОЛИТЕХНИКА
ИЗДАТЕЛЬСТВО
Санкт-Петербург 1996
ББК 32.973.2
П90
УДК 621.396.6
Рецензенты: кафедра радиосистем Новгородского государственного
университета
и д-р техн. наук доц. С. Т. Хвощ
Издание выпущено в счет дотации,
выделенной Комитетом РФ по печати
Пухальский Г. И., Новосельцева Т. Я.
П90 Цифровые устройства: Учебное пособие для втузов. —
СПб.: Политехника, 1996. — 885 с: ил.
ISBN 5-7325-0359-5
Изложены основы теории переключательных функций и цифро-
цифровых автоматов, позволяющие простейшими методами решать задачи
проектирования цифровых устройств на интегральных схемах (ИС).
Даны оригинальные математические методы анализа и синтеза ав-
автоматов, основанные на операторах переходов и решений систем ло-
логических уравнений.
Приведено полное аналитическое описание нескольких сот оте-
отечественных и зарубежных ИС. Приложения ориентированы на бы-
быстрый поиск цоколевки и параметров интересующей ИС по ее оте-
отечественному и зарубежному обозначению. Учебное пособие обеспе-
обеспечивает все виды занятий по цифровой технике по курсу «Цифровые
и микропроцессорные устройства» и может служить справочником
при проектировании интерфейсных устройств микроЭВМ.
п 2404000000—004 „ ОА
11 045@1)—96 4 9в
ISBN 5-7325-0359-5
ББК 32.973.2
Издательство «Политехника», 1996
Предисловие
Для удобства пользователей учебное пособие разбито на
две части: Часть I, содержащую основы теории переключа-
переключательных функций и цифровых автоматов, и Часть II, посвя-
посвященную описанию интегральных схем (ИС) и проектированию
на их основе электронных устройств, широко используемых в
цифровых системах. Такое сочетание материала позволяет ис-
использовать учебное пособие как для подготовки высококвали-
высококвалифицированных специалистов в области проектирования цифро-
цифровых устройств, так и при решении практических задач синтеза
электронных узлов на основе ИС.
Учебое пособие содержит все необходимые теоретические
сведения и практические данные для обучения технике логи-
логического проектирования даже неподготовленного читателя без
привлечения дополнительной литературы.
В гл. 1 - 4 (Часть I) изложены элементарные основы ал-
алгебры логики и теории переключательных функций и цифро-
цифровых автоматов, позволяющие простейшими формальными ме-
методами решать разнообразные задачи проектирования цифро-
цифровых устройств на ИС. Для описания законов функционирова-
функционирования, анализа и синтеза цифровых устройств широко приме-
применяется оригинальный математический аппарат, основанный на
использовании операторов переходов и решении систем логи-
логических уравнений. Только на основе этого аппарата возможно
точное аналитическое описание функционирования устройств с
импульсным и потенциальным воздействием входных сигналов.
Например, даже функции переходов синхронных триггеров с до-
дополнительными асинхронными потенциальными входами невоз-
невозможно записать без использования операторов переходов.
Для эффективного использования учебного пособия следует
преодолеть весьма распространенное заблуждение о трудности
применения аналитических методов и хорошо* усвоить все но-
новые для читателя понятия (гл. 1). Кроме того, необходимо на-
научиться быстро и безошибочно производить преобразования ло-
логических выражений. Для этого рекомендуется самостоятельно
повторить решение всех приведенных примеров и задач. При-
Приложив относительно небольшие усилия, можно достаточно бы-
быстро приобрести практические навыки применения теорем и то-
тождеств алгебры логики для решения конкретных задач. При
этом обычно происходит резкий качественный скачок из состо-
состояния неуверенности в своих силах к полной удовлетворенности
результатами проделанной работы.
Для глубокого овладения методами проектирования элек-
электронных устройств первостепенное значение имеет изучение фи-
физических процессов, протекающих в них при изменении входных
сигналов. Для этих целей разработан оригинальный метод ис-
исследования переходных процессов в логических схемах как без
обратных, так и с обратными связями, основанный на динами-
динамических моделях логических элементов и схем, адекватных ре-
реальным физическим элементам и устройствам (гл. 2).
Рассмотрены практические методы синтеза асинхронных по-
потенциальных (гл. 3) и синхронных (гл. 4) автоматов, способ-
способствующие глубокому освоению цифровой микросхемотехники.
Впервые приводятся исчерпывающие сведения по классифика-
классификации и синтезу асинхронных потенциальных, асинхронных им-
импульсных и синхронных триггеров и счетчиков. Теоретический
материал иллюстрируется большим числом примеров синтеза
как стандартных цифровых устройств, так и узлов специаль-
специального назначения. Материал изложен с расчетом использования
его для аналитического описания функционирования любых ци-
цифровых ИС малой и средней степени интеграции, а также боль-
большой степени интеграции при регулярной их структуре.
Справочный материал (Часть И, гл. 5-7) содержит полное
аналитическое описание законов функционирования большого
числа (около 1000) ИС различной степени интеграции, выпус-
выпускаемых как отечественными, так и зарубежными фирмами, что
позволило унифицировать их условные графические обозначе-
обозначения на основе принятого государственного стандарта. Дано опи-
описание серий ИС, изготовляемых и по новейшим ТТЛ и КМОП
технологиям A530, 1531 и 1554, 1564, 1594). Приведены типовые
решения многих практических задач при оптимальном исполь-
использовании функциональных возможностей серийно выпускаемых
микросхем. Учебное пособие может служить настольным руко-
руководством для специалистов, занимающихся разработкой внеш-
внешних устройств микропроцессорных систем.
Обширные приложения содержат богатый справочный мате-
материал, ориентированный на быстрый поиск цоколевки и параме-
параметров интересующей ИС, как по ее отечественному или зарубеж-
зарубежному обозначению, так и по функциональному назначению.
Параграфы 5.1 - 5.8, 6.1 - 6.6 и 7.1 - 7.6 написаны Т. Я.
Новосельцевой, остальные — Г. И. Пухальским; в составлении
приложений принимали участие оба автора.
Учебное пособие может быть полезно не только студентам и
преподавателям вузов, но и инженерам, занимающимся проек-
проектированием электронной аппаратуры.
ЧАСТЬ 1
ОСНОВЫ ТЕОРИЙ
ПЕРЕКЛЮЧАТЕЛЬНЫХ ФУНКЦИЙ
И ЦИФРОВЫХ АВТОМАТОВ
Глава 1
Основы теории переключательных
функций
1.1. Аксиомы, основные теоремы
и тождества алгебры логики
Основы алгебры логики были заложены в середине XIX ве-
века трудами английского математика Дж. Буля [1, 2], по имени
которого она называется также булевой алгеброй. Ясное пони-
понимание принципов, лежащих в ее основе, исключительно важно
для овладения формальными методами проектирования цифро-
цифровых систем. Начало использованию алгебры логики для синте-
синтеза переключательных (релейных) схем было положено в 1938 г.
работами американского ученого К. Шеннона [3,].
Аксиомы алгебры логики. В алгебре логики рассматри-
рассматриваются переменные, которые могут принимать только два зна-
значения — 0 и 1. В дальнейшем переменные будем обозначать
латинскими буквами x,y,z,... . В алгебре логики определены
отношение эквивалентности (=) и три операции [5]: дизъюнк-
дизъюнкция (операция ИЛИ), обозначаемая знаком V, конъюнкция (опе-
(операция И), обозначаемая знаком & или точкой, которую можно
опускать (например, х ¦ у = х у), и отрицание (инверсия, опера-
операция НЕ), обозначаемое чертой над переменными или над эле-
элементами 0 и 1 (например, х, О, 1). Отношение эквивалентности
удовлетворяет следующим свойствам:
х = х — рефлексивность;
если х = у, то у = х — симметричность;
если х = у и у = z, то х = z — транзитивность.
Из отношения эквивалентности следует принцип подстанов-
подстановки: если х = у, то в любой формуле, содержащей х, вместо х
Глава 1. Основы теории
можно подставить у, и в результате будет получена эквивалент-
эквивалентная формула.
Алгебра логики определяется следующей системой аксиом:
1.1. Аксиомы и тождества
х = 0, если х ф 1,
х = 1, если х ф 0; /
1 V 1 = 1, Л
0-0 = 0; J
0V0 = 0, ¦»
1-1 = 1; /
OV1 = 1VO=1, \
1-0 = 0-1 = 0; J
A.1)
A.2)
A.3)
A.4)
A.5)
Аксиома A.1) является утверждением того, что в алгебре ло-
логики рассматриваются только двоичные переменные, аксиомы
A.2) - A.4) определяют операции дизъюнкции и конъюнкции, а
аксиома A.5) — операцию отрицания. Если в аксиомах A.2) -
A.5), заданных парами, произвести взаимную замену операций
дизъюнкции и конъюнкции, а также элементов 0 и 1, то из од-
одной аксиомы пары получится другая. Это свойство называется
принципом двойственности.
Теоремы и тождества алгебры логики. С помощью ак-
аксиом алгебры логики можно доказать целый ряд теорем и то-
тождеств. Одним из эффективных методов доказательства теорем
является метод перебора всех значений переменных: если тео-
теорема истинна, то с учетом A.2) - A.5) уравнение, формулирую-
формулирующее утверждение теоремы, должно быть истинно при подстанов-
подстановке любых значений переменных в обе его части. Метод перебора
не слишком трудоемок, так как переменные могут иметь только
два значения: 0 и 1. Так, методом перебора легко убедиться в
справедливости следующих теорем:
идемпотентные законы
x V x = x, 1
x • x = x; j
ксшл^утативные законы
я V у = j/V ж,
х ¦ у = у ¦ х;
A.6)
A.7)
ассоциативные законы
(х V у) У z = х V (j/Vz),
(x-t/)-z = x-(t/-z); /
дистрибутивные законы
х -(yV z) = x-yV х ¦ z, "I
xVyz = (xV y)-(xVz); J
законы отрицания
1 ^
x • x = 0;' J
0 Vx = x,
l-x = x;
lVx = 1, \
0-a; = 0; J
законы двойственности (теоремы де Моргана)
х\1 у =_ж • у,
х • у = х V у;
закон двойного отрицания
законы поглощения (абсорбция)
х V х • у — х,
x-(xVy) = x;
операции склеивания
х- уУ х -у= х,
(х V у) ¦ (х V у) = х; /
операции обобщенного склеивания
xVaf-t/ = xVt/, 1
х • (х V у) = х- у. j
z);
A.8)
A.9)
A.10)
A.11)
A.12)
A.13)
A.14)
A.15)
A.16)
A.17)
A.18)
Теоремы A.6) - A.13) и A.15) - A.18) записаны парами,
причем каждая из теорем пары двойственна другой, так как
из одной теоремы пары можно получить другую на основании
принципа двойственности, т.е. путем взаимной замены опера-
операций дизъюнкции и конъюнкции, а также элементов 0 и 1, если
10
Глава 1. Основы теории
они имеются. Теорема A.14) самодвойственна, так как она не
изменяется по принципу двойственности (отсутствуют элемен-
элементы 0 и 1 и операции дизъюнкции и конъюнкции).
Все теоремы могут быть доказаны аналитически или методом
перебора. В табл. 1.1 приведено доказательство одного из тождеств
A.13) методом перебора.
Таблица 1.1. Пример использования
метода перебора
X
0
0
1
1
У
0
1
0
1
0
0
1
1
V
V
V
V
arVy
0 = 0=1
1 = 1 = 0
0=1 = 0
1 = 1 = 0
х-у
0-0=11=1
01=10=0
1-0 = 01 = 0
1-1 = 0-0 = 0
Если в логическое выражение входят операции дизъюнкции и
конъюнкции, то следует соблюдать порядок выполнения операций:
сначала выполняется операция конъюнкции, а затем — операция
дизъюнкции. Этим устанавливается иерархия операций: конъюнкция
— старшая операция, дизъюнкция — младшая. В сложных логиче-
логических выражениях для задания порядка выполнения операций исполь-
используются скобки. Для упрощения записи выражений принято опускать
те скобки, которые являются только подтверждением иерархии опе-
операций, например:
(х ¦ у) V (х • z) — х ¦ у V х • z.
Но скобки нельзя опустить в выражении х ¦ (у V х) • z, поскольку
Некоторые тебремы и тождества алгебры логики имеют особое
значение, так как позволяют упрощать логические выражения. На-
Например, в соотношениях A.6), A.10) - A-12) и A15) - A.18) пра-
правая часть проще левой, поэтому, произведя в логических выражени-
выражениях соответствующие преобразования, можно добиться существенного
их упрощения. С этой целью особенно часто используются тождества
A.15)-A.18).
Операции дизъюнкции, конъюнкции и отрицания легко реализо-
реализовать довольно простыми контактными (релейными) цепями и элек-
электронными схемами с односторонней проводимостью, имеющими ко-
конечное число входов и один выход и называемыми логическими эле-
элементами (ЛЭ).
Операция сумма по модулю два. Кроме основных опе-
операций алгебры логики (дизъюнкция, конъюнкция, отрицание),
определяемых аксиомами A.2) - A.5), целесообразно опериро-
оперировать более сложными операциями, такими как ИЛИ-НЕ, И-НЕ
1.1. Аксиомы и тождества
И
A.13) и сумма по модулю два. Эти операции, естественно, опре-
определяются через основные операции алгебры логики.
Операция сумма по модулю два (исключающее ИЛИ, логи-
логическая неравнозначность) обозначается символом ф и опреде-
определяется соотношением
хфу = х-у\/х-у. A.19)
Легко убедиться, что х ф у = (ж V у) ¦ (х V у). Это выражение
также можно использовать для определения операции сумма по
модулю два. Очевидно, что х ф у = хф у. На основании аксиом
алгебры логики A.2) - A.5) можно показать, что
090=191 = 0,091 = 190 = 1. A.20)
Из данных соотношений следует, что значение х ф у совпада-
совпадает со значением младшего разряда суммы двух двоичных чисел,
где хну — значения младших разрядов этих чисел. Соответ-
Соответственно этому значение г'-го разряда суммы двух двоичных чи-
чисел будет определяться значением х,- ф yi © z,-, где ж,- и у, —
значения г'-х разрядов двоичных чисел, а г,- — перенос в г-й
разряд из предыдущего г — 1-го разряда.
Операция сумма по модулю два коммутативна, ассоциативна
и дистрибутивна относительно операции конъюнкции, т.е.
х © у = у © х, х © (у © z) = (х 9 у) Ф г, |
х ¦ (уф z) = х ¦ уф х ¦ z. J
Для операции сумма по модулю два справедливы также тожде-
тождества
Xffi О — т т Д^ 1 — ^F v CD I* — П 1» CD "ф — 1
y){x V у) = x © у = x © у;
0 при четном п,
x©j/ = x-j/Vx-j/ =
^ '
х„Ф
при нечетном п,
где хр = х для всех р (формула справедлива только для одной
переменной, повторенной п раз).
Для упрощения выражений, содержащих операцию ф, полезны
тождества
хфх • у = х -у, ? © х ¦ .у = ж V у,
х © (х V у) = х ¦ у, х ф (ж V у) = х V у,
х®ху=х~-у, ~х ® (х V у) = х ¦ у,
х ¦ у © (х V у) = у, х ¦ у ф (г V у) = г,
г • j/ ф z • j/ = z • у е (х V j/) = (Зс V j/) е (х V у) = а: е j/,
х ¦ у е (х V у) = х V у е (х V у) = 1.
12
Глава 1. Основы теории
Операция сумма по модулю два играет особо важную роль в тео-
теории переключательных функции.
У начинающих изучать алгебру логики часто возникают затруд-
затруднения с порядком выполнения операций в выражениях, в которых
используется операция сумма по модулю два. В этом случае до пре-
преобразования логического выражения рекомендуется проставить скоб-
скобки, задающие в явном виде порядок их выполнения, руководствуясь
правилами:
х ¦ у © z - (х ¦ у) © z, х ¦ у © z ¦ w = (х ¦ у) © (г ¦ w),
ar V у © z = ar V (у © z), xVy®zVw = xV(y®z)Vw,
xV y®z-w = x\/[y®(z ¦ w)],
x ¦ у © z V v © w = [(x ¦ y) © z) V (v © w),
что следует из определения A.19) операции сумма по модулю два и
иерархии операций конъюнкции и дизъюнкции. После приобретения
практических навыков некоторые скобки можно будет опускать, что-
чтобы излишне не усложнять аналитические выражения.
Алгебра логики тесно связана с теорией множеств [5]. Вместо опе-
операций дизъюнкции, конъюнкции и отрицания в теории множеств ис-
используются операции объединения, пересечения и дополнения. Эле-
Элементам 0 и 1 соответствуют пустое множество и множество, состоящее
из всех его элементов.
1.2. Позиционные системы счисления
Совокупность правил записи чисел называется системой
счисления. Наиболее часто используются позиционные систе-
системы, в которых целое положительное число записывается в виде
последовательности символов en_i .. .ер .. .е^ео, а вес каждого
символа ер равен qp, где q — основание системы счисления,
ер = 0,1,...,д— 1. Тогда любое целое положительное число
Е в системе счисления с основанием q можно записать в виде:
Е = (en_! ...ep...e0)q =
п-\
= en-!?" + ... + epqP + ... + eoq° = ^ epq".
p=0
При вычислении суммы полагаем, что все значения ер и
qp представлены в привычной десятичной системе счисления.
Максимальное n-разрядное число получается при ер = q — 1
для всех р = 0,1,..., п — 1:
п-\
^Тплх —
A.23)
р=0
1.2. Системы счисления
13
Таким образом, существует qn различных n-разрядных чи-
чисел (с учетом нуля). В табл. 1.2 показан перевод 16 чисел из
одной системы счисления в другую для наиболее часто исполь-
используемых оснований q = 2,10,8,16.
Таблица 1.2. Запись чисел в основных
системах счисления
2
0000
0001
0010
ООП
0100
0101
оно
0111
10
00
01
02
03
04
05
06
07
8
00
01
02
03
04
05
06
07
16
0
1
2
3
4
5
6
7
1
2
1000
1001
1010
1011
1100
1101
1110
1111
10
08
09
10
11
12
13
14
15
8
10
11
12
13
14
15
16
17
16
8
9
А
В
С
D
Е
F
Двоичная система счисления (q = 2) используется для пред-
представления информации в ЭВМ, что обусловлено легкостью ре-
реализации двоичных электронных элементов (требуется высоко-
высоконадежное различение только двух состояний элементов). Вос-
Восприятие же человеком информации, представленной в двоичной
системе счисления, сильно затруднено как из-за ее монотонно-
монотонности, так и из-за большого числа разрядов, необходимых для ее
представления.
В некоторых случаях нумерацию разрядов n-разрядного чи-
числа удобнее производить числами от 1 до п:
Е= (en...ep...ei)q -
п
= enq
n~l
epq<>
Перевод чисел из системы счисления с произвольным основанием
q в десятичную систему счисления (q = 10) выполняется по выше-
вышеприведенным формулам, для чего требуется перевести в десятичную
систему счисления только числа ер и q. Несколько сложнее перевести
числа из десятичной системы счисления в систему счисления с осно-
основанием q ф 10. Наиболее просто такая операция выполняется для
9 = 2,8,16.
Пусть требуется перевести число A993)ю в указанные системы,
счисления. Перевод в восьмеричную систему счисления осуществля-
осуществляется последовательным делением десятичного числа на основание си-
системы счисления q — Ь:
14
Глава 1. Основы теории
1993 J
16
39
32
73
72
1
8°
[8
249 J
24
9
|oo
1
T
8i
8_
31
24
7
T
8
вес:
Таким образом, A993)ю = C711)в- Для перевода полученного чи-
числа в двоичную систему счисления достаточно каждую цифру пред-
представить в двоичном коде: C711)8 = A1.111.001.001J (точки введе-
введены только для удобства чтения двоичного числа в 8-ричной систе-
системе счисления). Перевод двоичного числа в 16-ричную систему счи-
счисления выполняется его разбиением на тетрады (тетрада — четы-
четыре разряда) и переводом каждой тетрады в 16-ричную систему счи-
счисления: A11.1100.1001J = GC9)i6. Итак, A993)ю = C711)8 =
A1111001001J = GC9)i6.
В общем случае числа имеют целую и дробную части. Такие числа
в позиционных системах счисления с основанием q можно записать в
виде
Е = (еп_!.. .eo,e_i .. . e_m)g =
= с-к?"-1 + ... + ео9° + е-1-Г1 + . - - + е_т«Гт-
Целой частью числа Е называется наибольшее целое число, не пре-
превосходящее Е. Целая часть числа Е обозначается через [Е] (так [13,25]
= 13). Дробной частью числа называется разность {Е} = Е — [Е) (так
{13,25} =0,25). Всегда 0 < {Е} < 1.
Системы счисления с основаниями q = 2к при к = 2,3,4,...
жестко связаны с двоичной системой счисления (к — 1). Для
перевода чисел из этих систем в двоичную запись достаточно
цифры ер = 0,1,2,.. .,2к — 1 всех разрядов числа представить
jfc-разрядным двоичным кодом. Не более сложно и взаимное пре-
преобразование чисел из одной системы счисления в другую. Для
общения человека с ЭВМ наиболее удобна система счисления с
основанием q = 16 (к = 4), что обусловлено большей компакт-
компактностью записи чисел, чем в системах счисления с q = 8 (к = 3),
при приемлемом для запоминания человеком числе различных
цифр (символов), используемых для обозначения всех значений
разрядов.
Для представления в ЭВМ десятичных чисел также необхо-
необходимо использовать их двоичное кодирование. С этой целью наи-
наиболее часто применяется код прямого замещения, называемый
1.2. Системы счисления
15
иначе двоично-десятичным кодом 8-4-2-1 (каждая десятичная
цифра 0,1,...,9 заменяется прямым двоичным эквивалентом
0000,0001,..., 1001 — двоичной тетрадой; шесть двоичных те-
тетрад 1010, 1011, 1100, 1101, 1110 и 1111 не используются). Так,
можно записать, что
1993 = 000110011001 ООН.
Десятичные числа в цифровых устройствах (например, в декад-
декадных счетчиках) иногда представляются в двоично-десятичном коде
5-4-2-1, который отличается от кода прямого замещения весом стар-
старшего разряда тетрады. Числа от 0 до 9 в этом коде имеют предста-
представление:
0ю = 0000, 110 = 0001, 210 = 0010, Зю = ООН,
410 = 0100, 5ю = 1000, 6ю = Ю01, 7ю = 1010,
810= 1011, 9ю= И00.
В принципе, на основании приведенного выше выражения для за-
записи чисел Е в позиционных системах счисления можно определить
унитарную систему счисления, в которой используется основание
q = 1, а ее единственный символ обозначить через ер = 1 (формально
следовало бы положить ер = 0). Так как qp = 1, то вес разряда не
зависит от его положения в записи числа, т. е. система счисления, по
существу, превращается в непозиционную. Это самая древняя систе-
система счисления, используемая до сих пор, например, охотниками, де-
делающими зарубки на стволе ружья. В электронике унитарная систе-
система счисления применяется довольно часто для представления чисел
количеством импульсов, подаваемых на вход устройства (например,
Е = (llllll)i = 6ю, где символ 1 означает один импульс).
Для кодирования информации в электронных схемах широ-
широкое применение находит унитарный код, содержащий символ
1 только в одной позиции n-разрядного кода (в остальных по-
позициях проставляются символы 0), т.е. для представления ин-
информации используется специальное двоичное ее кодирование.
Так, например, числа от 0 до 7 можно записать с помощью уни-
унитарного кода:
08 = 00000001, ;48 = 00010000,
18 = 00000010, ;58 = 00100000,
28 = 00000100, ;68 = 01000000,
38 = 00001000,; 78 = 10000000.
Унитарный код чаще всего применяется для кодирования
нечисловой информации. В частности, на выходах полных де-
дешифраторов (см. § 6.1) всегда реализуется унитарный код.
Дополнительные полезные сведения по системам счисления
и кодированию числовой информации можно найти в [6].
16
Глава 1. Основы теории
1.3. Переключательные функции
Любое логическое выражение, составленное из п перемен-
переменных xn,...,Xj с помощью конечного числа операций алгебры
логики, можно рассматривать как некоторую функцию п пере-
переменных. В соответствии с аксиомами A.1) - A.5) функция мо-
может принимать в зависимости от значений переменных хр = О
или 1 только два значения: 0 и 1. Такие функции являются
весьма удобным инструментом для описания, анализа и синте-
синтеза переключательных схем, выходные сигналы которых харак-
характеризуются лишь двумя уровнями напряжения: высоким A)
и низким @). В связи с этим такие функции называются пе-
переключательными (термин "переключательная" обычно будем
опускать, так как никакие другие функции рассматриваться не
будут).
Для функций п переменных хп,...,х\ будем использовать
общее обозначение f{v) = /(xn,.. .,xi), где v — (xn,.. .,xi), т.е.
совокупность переменных xn,...,xi можно рассматривать как
n-мерный вектор. Каждая переменная Хр (р = 1,2,..., п) может
принимать только два значения: 0 и 1. Поэтому число всех воз-
возможных комбинаций значений хп,..., Х\ конечно. В общем виде
конкретное значение переменной хр @ или 1) будем обозначать
через ер.
Для обозначения произвольных десятичных чисел будем ис-
использовать символы г, j и т. п., а двоичные числа будем запи-
записывать в виде еп ... ер ... ех, где ер = 0 или 1. Равенства для де-
десятичных и двоичных чисел будем записывать, опуская индекс,
указывающий основание системы счисления: i = еп ... ер ... ех.
Значения ер = 0 и 1 являются элементами алгебры логики (бу-
(булевой алгебры), если они используются в качестве значений пе-
переменных хр. Для этих элементов не существует соотношений
больше и меньше. В записи же двоичного числа еп ... е\ значе-
значения ер — 0 и 1 считаются элементами кольца целых чисел A > 0
и 0 < 1). Какими элементами являются символы 0 и 1, всегда
ясно из контекста или используемых в выражениях операций.
На основании этого, например, можно записать, что ёр = 1 — ер
(в левой части используется логическая операция отрицания, а
в правой — арифметическая операция вычитания).
Областью определения функции п переменных xn,...,Xi
является совокупность точек n-мерного пространства, причем
каждая из точек задается определенной комбинацией значений
этих переменных:
1.3. Переключательные функции
17
где ер = 0 или 1 (р = 1,2, ...,п). Точки, задающие область
определения функции f(v), будем обозначать через
где г = еп ... ер ... ej, т. е. все точки области определения функ-
функции п переменных можно пронумеровать с помощью двоичных
n-разрядных чисел еп . ..ер .. .е\ или десятичных чисел г. На
основании A.23) имеется 2П различных n-разрядных двоичных
чисел, поэтому область определения функции п переменных со-
состоит из 2П точек, т. е.
v e {i>o,»'i,.--,»'2»-i}-
Для задания функции f(u) следует указать ее значения во
всех точках области определения, т.е. следует задать значе-
значения f(vi) = 0 или 1, где г = 0,1,...,2П — 1. Каждой конкрет-
конкретной функции п переменных можно поставить в соответствие
2п-разрядное число, составленное из значений /(i/,-) = 0 или
1 (г = 0,1,.. .,2" - 1), которые она принимает в 2" точках
области определения. Так как имеется всего 22" различных 2П-
разрядных двоичных чисел, то и число различных функций п
переменных равно 22".
Функции п переменных могут зависеть не от всех пере-
переменных xn,...,xi. Такие функции называются вырожденны-
вырожденными. В частности, функция fo(v), равная нулю во всех точ-
точках Vi, и функция fi(v), равная единице во всех точках V{
(i = 0, l,...,2n — 1), не зависят ни от одной переменной. Эти
функции называются константой нуль и константой единица
соответственно.
Значительный интерес представляют следующие невыро-
невырожденные функции двух переменных х% и Xj, названия которым
даны по используемым для их образования операциям алгебры
логики:
/(x2,xi) = х2 V Х\ — дизъюнкция (ИЛИ),
/(x2,xi) = х2 -xj — конъюнкция (И),
/(x2,xi) = х2 • х\ — функция И-НЕ,
f(x2,xi) = х2 V X! — функция ИЛИ-НЕ,
/(х2, xi) = х2 © xi— сумма по модулю два.
Область определения этих функций состоит из четырех точек:
^о = @,0),^ = @,l),i/2 = A,0), j/з = A,1),
поскольку 2" = 22 = 4.
2 Пухальскай Г И , Новосельвева Т. Я.
18
Глава 1. Основы теории
Так как область определения любой функции п перемен-
переменных конечна BП точек), она может быть задана таблицей зна-
значений /(^t) = о,- = 0 или 1, которые она принимает в точках
I/,-, где г = 0,1,..., 2П — 1. Такие таблицы называются таблица-
таблицами истинности. Табл. 1.3, которая составлена в соответствии
с аксиомами A.2) - A.5) для указанных выше функций двух
переменных, представляет собой таблицу истинности, задаю-
задающую эти функции. В предпоследнем столбце помещена функ-
функция, заданная в общем виде коэффициентами а{ = f(u{), где
i = 0,1,2,3, а в последнем столбце — инверсная функция, за-
заданная коэффициентами о, = f(fi)- Подставляя различные зна-
значения ai = 0 или 1, можно задать все 16 функций двух перемен-
переменных B2 = 24 = 16). В частности, можно получить вырожденные
функции:
/(x2,xj) = х2 (а0 = а, = 1, а2 = оз = 0),
/(x2,xx) = xj (а0 = а2 = 1, ах = а3 = 0),
называемые инверсиями переменных (в табл. 1.3 показаны вы-
вырожденные функции /о(*>) — константа нуль и f\{y) — констан-
константа единица).
i
0
1
2
3
X2Xi
0 0
0 1
1 0
1 1
Таблица 1.3.
X2 V Xi
0
1
1
1
X2 -Xi
0
0
0
1
Функции двух переменных
X2Xi
1
1
1
0
1
0
0
0
X2 ®Ii
0
1
1
0
ЛИ
oooo
ЛИ
1
1
1
1
/И
ao
a\
a2
аз
/И
a0
ai
a2
аз
Функции двух переменных исключительно важны в силу то-
того, что любая функция п переменных может быть получена из
них методом суперпозиции [7] — подстановкой этих функций
вместо переменных в другие функции. Такая подстановка воз-
возможна на основании того, что области значений функций и пе-
переменных совпадают @ и 1).
Функция п переменных f(u) называется полностью опреде-
определенной, если ее значения fiyi) = а,- = 0 или 1 заданы во всех
2™ точках щ области определения. Если же значение функции
не задано хотя бы в одной точке щ, то она называется неполно-
неполностью определенной. Не определенное в точке V{ значение функ-
функции будем задавать произвольным коэффициентом с,- = Ф (Ф
— совмещенные символы 0 и 1, что указывает на неопределен-
неопределенность значения с,), т.е., если в точке i/, значение функции не
1.4. Принцип и закон двойственности
19
задано, то /(*>;) = с,-.
Неполностью определенные функции можно доопределять
произвольным способом, полагая с{ = 0 или 1. Если значе-
значения функции не заданы в т точках, то функцию можно до-
доопределить 2т способами, так как имеется 2т различных т-
разрядных двоичных чисел, соответствующих различным спо-
способам доопределения функции в т точках. Таким образом, не
определенной в т точках функции соответствует класс из 2т
полностью определенных функций. Если значения функции а{
не заданы ни в одной точке Pi, то она называется полностью
неопределенной к обозначается через Ь. [10].
Теории переключательных функций посвящено много работ,
среди которых следует выделить [5, 7, 8] как наиболее фунда-
фундаментальные.
1.4. Принцип и закон двойственности
Алгебра логики обладает замечательным свойством, кото-
которое называется принципом двойственности: если имеет место
тождество
/&) (Ol/&), A.24)
где v — (хп,..., xi), то справедливо также тождество
/(i/,l,O/&,V) = flf(i/,l,O,/&,V), A.25)
т.е., если в каком-либо тождестве произвести взаимную замену
символов 0 и 1 (если они имеются) и операций дизъюнкции и
конъюнкции, то в результате также будет получено тождество.
Два тождества, связанные между собой таким образом, назы-
называются двойственными. Соотношения A-24) и A.25) позволя-
позволяют доказывать только одно из тождеств, второе же непосред-
непосредственно следует из этих соотношений. Если выражения A.24) и
A.25) совпадают, то они называются самодвойственными. Ис-
Истинность самого принципа двойственности не доказывается, так
как данный принцип является внутренним свойством алгебры
логики (заключен в ее аксиомах).
Законы двойственности A.13) определяют способ отыска-
отыскания инверсных функций, представляющих собой дизъюнкцию
и конъюнкцию двух переменных. К. Шеннон предложил обоб-
обобщение этих теорем, позволяющее отыскивать инверсию любой
функции f(u), где и — (хп,..., xi). Закон двойственности, уста-
установленный К. Шенноном, имеет вид
7Wv7&) = /(i7/&,v), A.26)
20
Глава 1. Основы теории
где v = (хп,..., х\), v = (хп,... ,х\), т.е. инверсию любой функ-
функции f(v) можно получить взаимной заменой переменных хр и
их инверсий хр (р = 1, 2,..., п) и операций дизъюнкции и конъ-
конъюнкции.
Докажем теорему A.26). Пусть задана полностью определенная
функция f(v/V,&), где v = (х„,... ,хх), которая в точках Ui —
(е„,..., ei) имеет значение 0 (»' = е„ .. .ei), а в точках Uj = (е'п,... ,е[)
— значение 1 (j = е'п .. .е[; г' ф j\ общее число точек равно 2"), т.е.
f(i/i/V,k) = 0, f{uj/y,k) = 1. Так как точки
Щ = (en,...,ep,...,ei) и i/j = (е'п,.. .,е'р,... ,е[)
представляют собой комбинации символов 0 и 1 (ер = 0 или 1, ер =0
или 1), то по принципу двойственности
/(J7,/&,V) = 1, /(^/&,У) = 0,
где F, = (ё„,... ,ei), F,- = (ё'п,... ,ё[). Очевидно, что
/(I/.-/V, &) = /(F.-/&, V), /(i/jVV, &) = /fa/fc, V).
Из последних двух соотношений следует, что
/(i'/V)&) = /(F/&)V))
так как равенства выполняются для всех 2" точек I/ = j/,- и i/j.
Рассмотрим два примера на применение закона двойствен-
двойственности. Пусть /(f) = x2Xi Vi2^i, тогда f(u) — (х2 V^j)- (x2 V х\).
Если /(г/) = [(x2xi V а;3а;2)а;за;1 V x3xi] ¦ (х2х1 V а;3) V х4, то
7Й = {[(Х2 V г!)(г3 V г2) Vx3V xi](x3 V Xi) V (х2 V жО^з}^.
Чтобы избежать ошибок при получении инверсной функции,
следует учитывать все неявные скобки, положение которых за-
задается иерархией операций конъюнкции и дизъюнкции.
В дальнейшем часто будут использоваться обозначения
р = хп\1 ...V хъ Цхр = хп---х1. A.27)
p=i Р=1
На основании закона двойственности легко показать, что
:p = V V A-28)
p=l p=l p=l p=l
Выражения A-27) и A.28) позволяют в компактной форме запи-
записывать специальные функции без ограничения числа перемен-
переменных.
1.5. Теоремы разложения
21
1.5. Теоремы разложения
В теории переключательных функций особо важное значе-
значение имеет теорема разложения Шеннона: любую функцию f{v)
можно разложить по переменной хр в форме
f(xn, ...,xp,...,xi) = xp- f(xn,..., 0,..., хг)У (
V*p •/(*„,..., 1,...,ая). [
Эта теорема легко доказывается методом перебора:
а) хр = 0 => f(xn,..., 0,..., xi) = 0 • f(xn,..., 0,..., xi)v
V0-/(zn,..., 1,..., xi) => /(гп,..., 0,..., хг) = f(xn,..., 0,..., xi),
т. е. при Хр = 0 получилось явное тождество, а значит, теорема
справедлива независимо от значений других переменных;
б) Хр = 1 => f(xn;...,l,...,xi) = T-/(a:n,...,0,...,a:i)V
Vl-/(>n,...,l,...,a:i) => f(xn,...,l,...,xi) = f(xn,...,l,...,xi),
т. е. при Хр = 1 тоже получилось явное тождество, а значит, тео-
теорема справедлива независимо от значений других переменных.
Из этого следует, что теорема истинна при любых значениях
всех переменных.
По принципу двойственности получается двойственная тео-
теорема разложения:
f(n,,p,,i) [р /(,
&[xpV/(«„,..., 0,..., хх)].
Теорема разложения A.29) является удобным инструментом
для преобразования логических выражений, содержащих опера-
операцию сумма по модулю два, так как в ряде практических случаев
позволяет свести данную операцию над функциями к простей-
простейшим операциям A.20) и A.22), например:
x2xi Ф (х3 V х~х) ф х3хг ®(x2Vx1) = x~i-[x2-0 Ф (х3 V 0) ф х3-0®
@{х2 V 0)] V хх • [х2 • 1 Ф (х3 V Т) ф х3 ¦ 1 ф (х2 V I)] =
= гх@Ф 1ф0ф 1) V xi{x2@x3@x3®x2) = г! - 1 V Ж1 • 1 = 1.
Приведем доказательство дистрибутивного закона A.21) для
операции сумма по модулю два относительно операции конъ-
конъюнкции:
х ¦ у ® х ¦ z = х ¦ (Ъ ¦ у ® Ъ • z)\l х ¦ (I ¦ у ® I ¦ z) = х ¦ (у ® z).
С теоремой разложения A.29) связаны тождества
хр • J\xni --•>2;p,...,a;ij = Хр-у(ж„,...,и,...,Ж1^, 1 /, „.»
хр-f(xn,...,xp,...,xi) = хр-f(xn,...,l,...,X!). } у' '
22
Глава 1. Основы теории
По принципу двойственности этим тождествам соответствуют
двойственные тождества
гр V f(xn,...,xp,...,xi) = хр V/(zn,...,l,...,a:i)
Тождества A.31) легко доказать методом перебора или с помо-
помощью теоремы разложения A.29). Тождества A.31) и A.32) являют-
являются мощным средством для упрощения логических выражений. Легко
доказать закон поглощения A.15) и закон A.18), используя второе
тождество A.32):
xVx-y = xVQ-y=x; x\fxy=x\/Q-y = x\/y.
Пусть требуется упростить функцию
f(l>) — Х2Х\ ф Х3Х2 ф Х\ V Х3Х2 ¦ Х2.
Используя первое из тождеств A-31) относительно х2, получим
f(u) = 0 • ?i ф х3 ¦ 0 ф хх V х3 • 0 • г2 = х3 ф хх V х3 • Щ.
Для упрощения выражения х~3 ф х\ V х3 можно использовать второе
из тождеств A.32), тогда
/(и) = 0 ф xi V х3 ¦ х2 = хх V х3 ¦ х2 = ххх2х3.
По принципу подстановки можно записать
Соотношения A.33) позволяют повысить эффективность аналити-
аналитического метода упрощения логических выражений. Например, пусть
требуется упростить функцию
V х3).
f(u) = xix2 Ф (zi V х3) ¦ [х2х3 ф ххх2 ф (zx V ж3) V
Обозначим /х = жх^г ф (^х V ж3), тогда
/(^) = 7i • (*2«з Ф 7i V г2ж3) = 7i • (*2Хз Ф О V г2ж3) = 7i
Далее легко получить, что
/(и) = ххх2 ф (жх V х3) ¦ (х2 V х3) = хх ¦ (х2 ф х3).
Иногда целесообразно производить преобразования выражений с
помощью тождеств A.31) и A.32) в обратном направлении, переходя
от менее сложного выражения к более сложному. Так, функцию сумма
по модулю два можно представить в виде
ж • у V х -у = х~^у • у V х ¦ х~^у = х~^у ¦ (х V у).
Результат получился также простым, но за счет вынесения общего
члена х ¦ у за скобки. Цель приведенного преобразования состояла в
исключении инверсных сигналов х и у.
1.5. Теоремы разложения
23
С практической точки зрения переменные, являющиеся ар-
аргументами переключательной функции, иногда удобно подраз-
подразделять на два типа: yq — информационные и хр — управля-
управляющие. Функции f{yi,yo,zi) и /{уз,У2,У1,Уо,х2,Х1), имеющие по
переменным хр разложения
f(yi,yo,zi) = Уогх V yixi, A.34)
1{УЗ,У2,У1,УО,Х2,Х1) = УОХ2Х1УУ1Х2Х! V J/2^2^1 V У3Х2Х1, A.35)
называются мультиплексными функциями. Легко убедиться,
что конъюнкция любых двух членов мультиплексной функ-
функции равна 0 за счет значений только управляющих перемен-
переменных хр (основное свойство этих функций). Число управляю-
управляющих переменных у мультиплексных функций может быть и бо-
более двух. Такие функции описывают коммутаторы сигналов,
так как для каждой комбинации значений управляющих сигна-
сигналов функция принимает значение одного из информационных
сигналов. Данные коммутаторы называются мультиплексора-
мультиплексорами (Multiplexers).
Инверсные мультиплексные функции, соответствующие
A.34) и A.35), определяются выражениями:
( V у1х2х1 V у2х2хх V
Истинность данных соотношений легко доказывается с помо-
помощью теоремы разложения A.29) по переменным х2 и х\.
Представление переключательных функций в форме A.34)
или A.35) часто позволяет лучше понять их практическое на-
назначение. Например, разложим функцию f(y2,yi,x2,x\) = y\ ¦
х\У у2 • x2\J у2- у\ по переменным Х\ и х2:
= хг(у2х2 v у2уг) V хх(уг V у2х2) =
V Х!Ух)Ч х2[хху2 V xi(yi V у2)] =
V yix2xi V у2х2хг V (j/2 V У1)х2хг.
Полученная функция описывает функциональный коммутатор,
называемый функциональным мультиплексором, так как про-
производится коммутация не только самих информационных сиг-
сигналов г/2 и г/i, но и некоторых функций от них (у2 ¦ г/i, у2 V у\).
Понятие функциональных мультиплексоров имеет особое зна-
значение для аналитического описания интегральных микросхем.
Например, выпускается 4-разрядный функциональный мульти-
мультиплексор 1561КП4, реализующий функции
DOj = 0 • x2xt V
V DI32x2xi V DIjX ф DIj2x2xi,
24
Глава 1. Основы теории
где х2 и ii — управляющие сигналы, DIj2 и DIji — вход-
входные информационные сигналы, DOj — выходные сигналы, j —
Рассмотрим другой тип разложения функций — разложение
Рида. Если ж • у = 0, то xV у - хфу. Действительно, х ф у =
x®yVx-y = x-yVx-yVx-y = xVy. Поэтому разложение
Шеннона
f(xn,...,xpj...,xi) = хрд0 V хрдг,
где д0 = f(xn,...,0,...,xi), дх = f(xn,..., 1,... ,Xl), примет
вид:
f(xn, ...,хр,...,х1) = хрд0 V Хрдх = хрд0 ф хрдх =
= A8 хр)до 8 xpgi = д0® хрд0 ф хрдг = д0 ф (д0 ф ffl) . Жр.
Полученное выражение
/(г„,...,хр,...,хх) = до Ф (fib 9 gi) ¦ хр A.36)
называется разложением Рида.
Выполним разложение Рида функции f(x2,xi) по двум пе-
переменным:
f{x2,x1) = /@, ал) 9 [/A,ая) 9 /@,ал)]а:2 = /@,0) 9 [/A,0)9
9/@,0)]а:2 9 {/@,1) 9 [/A,1) 9 ДО, 1)]х2 9
©/@,0) © [/A,0) © ДО, 0)]х2}Х1 =
= а0 © (а2 Ф ао)х2 © [<ц © (а3 ф ai)x2 ф а0 ф (а2 ф ао)х2]х1 =
= «о Ф («2®ao)a:2 Ф а1х1 ф (азфа^жгал Ф ао*1 9 {a2®a0)x2Xl =
= а0 9 (а2 9 ао)а;2 ф (fll 9 ao)a;i 9 (о3 9 а2 9 «i 9 ao)a;2a;i,
где а, = /(i/,-), I/, = (е„,..., ер,..., е^. Введя обозначения
&1 = ец © а0, 62 = а2 ф а0, 63 = аз Ф а2 ф а! ф а0,
получим
f(*2,xi) = ao9Mi ®Ь2х2@Ь^х2Х]_. A.37)
Данное выражение представляет собой полином второй сте-
степени от переменных х2 и Х\.
Аналогично можно показать, что любую функцию п пере-
переменных можно представить в виде полинома n-й степени. В та-
таком представлении функций используются только операции &,
ф и константа а0 = 0 или 1. Функции, описываемые полиномом
первой степени, называются линейными. Так, любая линейная
функция двух переменных, как это следует из A.37), предста-
представляется выражением
f(x2,xt) = ao®bixi®b2x2. A.38)
1.6. Решение систем уравнений
25
Из трех двоичных коэффициентов 62, b\, и uq можно соста-
составить восемь комбинаций их значений, поэтому, как это следует
из A.38), имеется восемь различных линейных функций двух
переменных: 0,1,Х\,Щ,х2,'х2,х2 ф х\,х2 ф х\.
Линейные функции п переменных описываются полиномом
первой степени
f(xn,...,xp, ...,zi) = aQ@aiX! ф ... ф архр ф ... Ф апхп A.39)
(здесь коэффициенты ар не являются значениями функции f(v)
в точках ?/,•).
1.6. Решение систем логических уравнений
В общем случае равенство f(v, ym,..., j/i) = g{v, ym,..., j/i),
где v ¦=¦ (xn,..., x\), может задавать не тождество, а логическое
уравнение, которое обращается в тождество только при опреде-
определенных значениях yr = <pr(v)-> г = 1,2,..., m, т. е.
/[i/, ipm(v),..., ipi{v)] = g[v, <pm(v), ¦ • ¦, <Pi(v)]-
Тогда исходное равенство можно рассматривать как уравнение
с m неизвестными уг. Один из методов решения систем логи-
логических уравнений приведен в [9]. Рассмотрим универсальный
метод решения, пригодный для систем с произвольным числом
уравнений и любым числом переменных.
Системы логических уравнений с одним неизвест-
неизвестным. Пусть задана система логических уравнений с одним не-
неизвестным у
fJ(v,y) = gJ(v,y), A.40)
где v — (хп, ...,xi),j = 1,2,..., к. Необходимо решить ее отно-
относительно у, т. е. найти такие значения у — y>(v), которые обра-
обращают в тождества все уравнения системы A.40):
Ыг>М»)] = ФМ»)]- . (I-41)
Для этого рассмотрим сначала, какие операции можно вы-
выполнять над равенствами без нарушения логических связей, ко-
которые они выражают. Если х = у, то x*z = y*z(x = y=$-x*z =
y*z), где * — любая двухместная операция алгебры логики: &,
V, ф к др. В этом легко убедиться, подставив в правую часть на
основании принципа подстановки х вместо у. Однако в общем
случае из равенства х * z = у * z вовсе не следует, что х = у,
например, из равенства xVz = j/V2He следует, что х = у, а
также из равенства x-z = у-z не следует, что х = у. Поэтому та-
такие операции нельзя применять для преобразования уравнений
A.40).
26
Глава 1. Основы теории
Возьмем теперь в качестве операции * операцию ф. Из ра-
равенства х = у следует, что х ф z = у Ф z. Используем еще раз
эту операцию:
т. е. из равенства х ф z = у ф z следует, что х = у. Итак,
x = y&x®z = y®z, A-42)
а значит, логические связи, выражаемые уравнениями, не нару-
нарушаются при преобразовании последних с помощью операции ф
(в качестве z можно взять и любую из переменных х или у).
На основании A.42) уравнения A.40) можно привести к виду
Л(*Л У) © 9j(v, у) = gj{v, у) Ф gj(v, у),
fi{v,v)®9i{v,v) = b . A-43)
где j = 1,2,..., к. Используя аксиомы A.2) и A.3), легко убе-
убедиться, что если х = 0 и у = 0, то х V у = 0, и наоборот: если
х V у = 0, то х — 0 и у — 0, т. е.
х = 0, y = floivv = 0, A-44)
а значит, операцию V можно использовать для преобразования
уравнений, правая часть которых равна нулю. На основании
A.44) систему логических уравнений A-43) можно представить
в виде
к
V [/;("> у) ® Ф, у)] = Я", у) = °> A-45)
3 = 1
т. е. любую систему логических уравнений можно свести к од-
одному уравнению f(u, у) = 0, решение которого относительно у и
нужно найти.
Разложив левую часть уравнения A.45) по у, будем иметь
у-фхУуф2 = 0, A.46)
где
к к
Ф1=У Ш", 0) Ф 9jiy, 0)], ф2 = V Ш*> 1) © 9j{*>, 1)]
3 = 1
3 = 1
и фх = ф\{у), Ф2 = Ф2{и). Решением данного уравнения может
быть только некоторая функция у(^>2, ^х) от переменных ф\ и
¦02- Подставив в уравнение все возможные комбинации значений
этих переменных, получим:
1.6. Решение систем уравнений
27
ф2 ,фх у
стью неопределенная) функция;
Ф2 = 0, фх = 1 => у = 1;
— произвольная (полно-
(полноф2 ,ф1 у ;
ф2 = 1,ф1 = 1=>1 = 0 — решение не существует или, други-
другими словами, решение имеется только при выполнении условия
фх ¦ ф2 = 0, а значит, при отсутствии решения можно взять про-
произвольное значение у = с @ или 1).
Из сказанного следует, что решение можно представить в
виде мультиплексной функции A.35):
V
0
Если положить с = 1, то
( Ф1ЧЦ»)-ф2, A.47)
причем решение A.47) существует лишь при выполнении усло-
условия
^1-^2 = 0. A.48)
Подстановка решения A.47) в уравнение A.46) дает
фх v h ¦ ф2 ¦ ф\ V {фх v h ¦ ф2) ¦ ф2 = Фх ¦ Фг,
т. е., действительно, при выполнении условия A.48) левая часть
уравнения A.46) обращается в нуль, и решение y(i>2, Ф\) — ф{&)
— некоторая функция переменных хп,..., хх-
Если функция фг{^) = 1, то решение у = yi(^) — полно-
полностью определенная функция (существует единственное реше-
решение). Если фх{и) = 0 и Ф2М = 0, то у = h{u) — полностью
неопределенная функция. Это означает, что решаемое уравне-
уравнение является тождеством, так как оно выполняется при любых
значениях переменных у ж v = (хп,..., хх).
В общем случае решение у = ф\{у) V /го(^), Ще Tio{u) — 0
или 1 в точках, в которых функция ф2{») = 0, а в остальных
точках ho{f) = 0, т.е. решением является неполностью опреде-
определенная функция, которой соответствут целый класс полностью
определенных функций.
Несмотря на кажущуюся сложность выражения A.47), его
достаточно просто применять при решении многих практиче-
практических задач. Это связано с тем, что при решении вместо неиз-
неизвестных в уравнения подставляются константы 0 и 1.
Пример 1. Доказать тождество х ¦ уУх • z\l у- z ¦=¦ х ¦ уУх ¦ z.
Решим уравнение относительно х:
х - фх V h -ф2 = @ • у V 0 • z V у ¦ z) ф @ • у V 0 • z)V
Vftly Vl-zVyz)®(ly®lz) = z ф z V h-yWy
28
Глава 1. Основы теории
(при выполнении этих вычислений упрощение функций ф\ и ф2 можно
производить только по отдельности). Решение существует, так как
фх = г 0 г = 0, ^2 = уФу = 0и ф\ф2 = 0-0 = 0. Дальнейшее
упрощение полученного решения дает: х = ft = h(y, z), т.е. уравнение
справедливо для произвольных значений х независимо от значений
остальных переменных, а значит, является тождеством.
Из данного примера следует общий вывод: разработанный метод
решения логических уравнений можно использовать в качестве уни-
универсального метода для доказательства любых теорем и тождеств ал-
алгебры логики, формулируемых в виде равенств логических выраже-
выражений (решением логического уравнения должна быть полностью не-
неопределенная функция ft).
Пример 2. Найдем решение уравнения х ¦ у Ух ¦ у = у:
у = (х ф 0) V ft • жф 1 = х V ft • ж, Vi • Фг = х ф 0,
следовательно, решение отсутствует.
Пример 3. Найдем решение уравнения х ¦ у V х ¦ у — х:
у = (х®х)УН- WWx = 0 V ft • Т = 0, фх ¦ ф2 = 0,
т. е. имеется единственное решение у = 0.
Пример 4. Докажем высказанное в начале данного раздела
утверждение, что из равенства х ¦ у = х ¦ z не следует, что у = z. Для
этого решим первое равенство относительно у:
поэтому у = х ¦ z V ft • (ж V г) = х ¦ z V ft • ж, т. е. у ф z.
Пример 5. Докажем теорему, утверждающую, что если х ¦ у =
х¦ z -л хУу = хуz, то у — z. Для этого решим систему двух логических
уравнений относительно у:
у = @ 0 х ¦ z) У х 0 (х У z) У h ¦ (х ф х ¦ z) У [1 ф (х У z)} =
= x-zyx-zVh-xlyx~-T=zyhT=z,
так как ф± ¦ ф2 = z ¦ 1 = 0. Действительно, получили, что у = z.
Алгебраическое представление логических уравне-
уравнений. Если символы 0 и 1 считать числами, то все логические
операции можно-заменить на арифметические операции или ал-
алгебраические формулы на основании очевидных соотношений
х = х, х — 1 — х, х2кхх — х2 х хх, хкх = х х х = х
(в левой части используются логические переменные и опера-
операции, а в правой — алгебраические). Так, можно получить
х2 V Х\ = ^2 • afx = x2 -f- Хх — х2 • Хх,
х2 8 хх = х2 ¦ хх V х2 ¦ хх = Х2 + хх — 2- х2 • хх
(здесь знаки конъюнкции к и алгебраического умножения х за-
заменены точками — какая из этих операций используется, уста-
устанавливается по другим имеющимся в выражении операциям).
1.6. Решение систем уравнений
29
На основании приведенных соотношений логическое уравне-
уравнение A.46) преобразуется в алгебраическое
Фг-У-(Ф1- Фг) - 0,
решением которого будет у = ф\/(ф\ — ф2)- Легко заметить, что
при фх = ф2 = 1 решения не существует иг/ = фх + ^-A — фх — ф2)
при фхф2 = 0-
Системы логических уравнений с более чем одним
неизвестным. Решение систем логических уравнений с двумя
неизвестными
fi(v>y>z) = 9j(v,y,z), A.49)
где у и z — неизвестные, j = 1,2,...,к, v = (xn,...,xx), сво-
сводится к их последовательному решению относительно неизвест-
неизвестных у и z. При этом следует найти такие функции у = <px(v) и
z = 4>2{v), что
Решив систему A.49) относительно у в соответствии с A.47)
и A.48), получим:
где
У =
»', -г) = V [/>, 0, г) © gi(v, 0, z)),
к
A.50)
Если функция ф(и, z) = 0, это означает, что решение систе-
системы A.49) относительно у существует независимо от значений z.
Поэтому можно взять z = Ti2{v). Тогда, подставив это значение
z в A.50), получим:
у = y>i(i/, h2) v hx ¦ ф2{и, h2) = y>i(i/).
Рассмотрим случай, когда функция ф(и,г) ф 0. Так как
условием существования решения системы логических уравне-
уравнений A.49) относительно у является уравнение ф(у,г) - 0, то,
возможно, оно будет удовлетворено соответствующим выбором
неизвестного z. Поэтому нужно найти относительно него реше-
решение уравнения ф{у,г) = фх{и,г) • ф2A/,г) = 0:
z = ф{у, 0) V h2 ¦ ф(и, 1) = tp2(v),
30
Глава 1. Основы теории
1.6. Решение систем уравнений
31
которое существует только в том случае, если выполняется
условие
где ф(»,0) = Vi(^0) ¦ ^2(^,0), ф{у,1) = \fri(M) • ЫуЛ) и
/i2 = /12A/) — независимая от hi = /ii(fc') полностью неопреде-
неопределенная функция. Если данное условие выполняется, то решение
системы логических уравнений A.49) относительно у находится
подстановкой в функцию A.50) найденного значения z:
у =
В результате получены функции у = <p\(v) и z = уг^), не за-
зависящие от неизвестных у и г.
Таким образом, решение системы логических уравнений с
двумя неизвестными сводится к последовательному решению
одного или двух уравнений с одним неизвестным. Точно так же
решаются системы логических уравнений и с большим числом
неизвестных.
В общем случае в зависимости от порядка решения систем
логических уравнений относительно неизвестных получаются
различные формы функций. Однако все эти формы являются
эквивалентными, т.е. различным формам полученных неполно-
неполностью определенных функций соответствует один и тот же класс
полностью определенных функций.
Пример 1. Решим относительно неизвестных у и г уравнение
х 0 у ф г = х V у V z.
Найдем решение уравнения сначала относительно у:
поэтому решаем уравнение (х V z) ¦ х ф z = 0 относительно z:
Значит, z = xVh2 и
у = ж V ж V й2 V fti • [х ф (ж V й2)] = ж V й2.
Легко убедиться, что при подстановке в исходное уравнение най-
найденных значений у и z оно обращается в тождество.
Пример 2. Найдем решение уравнения
Xi-yVz = x2 A.51)
относительно у:
у — (ж1 V z) ф ж2 V fti • гф ж2.
Легко убедиться, что ф(у, z) ф 0, поэтому решаем уравнение
ф{и, z) - [{хх V z) ф x2](z ф z2) = О
относительно z:
Z =
( ф 12)^2 V h2 ¦ 1 0 х2 = Х\Х2 V h2 ¦ х2.
Так как i)){v) = 0, то решение исходного уравнения существует.
Подставив найденное значение z в выражение для у, получим:
у = х{х2 V fti • (ii V h2), z = x~ix2 V йг • х2. A.52)
Если решить исходное уравнение относительно неизвестных в дру-
другом порядке, то функции у и z будут иметь вид:
у = х{х2 Vh2, z = хц2 V (fti V ft2)z2- A.53)
Сравнив решения A.52) и A.53), легко заметить, что полностью
определенные части у них одинаковые. Решения для у и z зависимые,
так как полностью неопределенная функция Н2(х2,х\) входит в оба
решения. Поэтому решением уравнения A-51) будет зависимая пара
функций {y(x2,xi),z(x2,xi)}. По выражениям A.52) или A.53) (ре-
(результат получается один и тот же) легко вычислить значения этой
пары в точках f,- = (e2,ei):
х2 = 0, xi - 0, i = 0 =»
х2 = 0, xi = 1, i = 1 =>
х2 = 1, xi = 0, i = 2 =»
0,0
1,0
0,1
0,0
, {1,0};
! {ОД}!
х2 = 1, X! = 1, i = 3 =>
Из полученных значений можно составить класс из 2 • 1 • 2 • 3 = 12
полностью определенных пар функций {х, у}. В качестве конкретного
решения можно взять любую из этих пар.
Пример 3. Найдем решение уравнения х\ V у ф z = x2 относи-
относительно у:
у = (xi V г) ф х2 V Й! • (a?! V2)©z2.
Далее решаем уравнение
^(i/, z) = [(*! V г) ф z2] • [(*i V Г) ф х2] = 0
относительно г:
z = (ii® я2)ж2 V
Так как ф(у) = (х\ ф
решений не имеет.
2(zi ф z2).
= х{х2 ф 0, то логическое уравнение
а
Приложения систем логических уравнений. Разрабо-
Разработанный метод решения систем логических уравнений является
мощным инструментом для анализа (см. гл. 2) и синтеза (см. гл.
3) логических схем, широко используемых на практике при про-
проектировании цифровых устройств. Так, он был применен при
разработке общего метода структурного синтеза цифровых ав-
автоматов на триггерах типов Т, J-K, R-S, D-L и др. [10, 11].
Перечисленные триггеры описываются функциями переходов
Q+ = Q®T, A.54)
У Q+ = g-JvQ.F, A.55)
32
Глава 1. Основы теории
1.6. Решение систем уравнений
33
Q+ = SVQ-R, R-S = O, A.56)
Q+ = DLvQl, A.57)
где T,JwK,RnS,DnL — входные сигналы триггеров, Q —
исходное состояние триггера, Q+ — следующее состояние триг-
триггера (после воздействия входных сигналов). Триггеры типов Т
и J-K могут быть только синхронными, а типов R-S и D-L —
как синхронными, так и асинхронными потенциальными.
При проектировании автоматов в виде таблицы задается
функциональная связь между исходным состоянием триггера
Q и следующим его состоянием Q+ (переменные в алгебре ло-
логики не зависят от времени, поэтому Q и Q+ — разные пере-
переменные). Основная задача проектирования заключается в отыс-
отыскании функций возбуждения триггеров Т, J и A', S и R, D и
L, реализующих эту функциональную связь. Для этого следует
найти решения функций переходов A.54) - A.57) относительно
неизвестных функций возбуждения, выразив их через перемен-
переменные Q и Q+.
Триггер типа Т. Решение уравнения A.54) относи-
относительно Т:
Т = Q+ ®Qvh-Q+®Q®l = Q+®Q.
Для отыскания данной функции возбуждения можно восполь-
воспользоваться и более простым методом — применить операцию © к
левой и правой частям уравнения относительно переменной Q:
Триггер типа J-K. Решение уравнения A.55) отно-
относительно «7:
J = Q+®Q:Kvh1Q+ 8 (Q v ?), фхф2 = (Q+©Q3?)[Q+©($v7f)].
Приравняв последнее уравнение нулю, находим:
К = (Q+ 8 Q) ¦ (Q+ 8 1) v k2 ¦ Q+-(Q+®Q) = Q+ ¦ Q v h2 • Q.
Подставив найденное значение К в функцию для J, полу-
получим:
J = Q+ © Q ¦ Q+Q v h2Q v fti • Q+ Ф (Q v Q+Q v h2Q) =
Триггер типа R-S. Решение системы уравнений A.56)
относительно S:
S = Q+ <$Q ¦ Д УОф О V
®Q-R~vh1-Q+ V R,
V ДфО =
VR).
ор-
ор-S,
Приравняв последнее уравнение нулю, находим:
R = (Q+ 8 Q) ¦ Q+ v П2 ¦ Q+ = Q+ ¦ Q v h2 ¦ Q+.
Подставив найденное значение R в функцию для S, полу-
получим:
S = Q+ 8 Q ¦ Q+ • Q v h2 • Q+ v Лг -Q+ v Q+ ¦ Q v h2 • Q+ =
= Q+®Q-Q+vh1-Q+ = Q+-Qvh1-Q+.
Триггер типа D-L. Решение уравнения A-57) сначала
относительно L, а затем относительно D дает:
D = Q+ • Q V П2 ¦ (Q+ V Q), L = Q+ Ф Q V Гц ¦ Q+ фЙ2. A.58)
Наиболее часто для проектирования цифровых автоматов
мальными методами используются триггеры типов Т, J-K и
функции возбуждения которых
T=Q+®Q, A.59)
J = Q+-QVfii-Q, K = Q? QVh2Q, A.60)
5 = Q+ gvfti Q+, fi = Q+ QVft2Q+. A.61)
Функции возбуждения D-L-триггера A.58) использовать значи-
значительно сложнее, чем функции A.59) - A.61), так как они взаимозави-
взаимозависимы (полностью неопределенная функция й2 входит и в D, и в L).
Методика синтеза автоматов на D-L-триггерах изложена в [10].
Триггер типа D-T-L. Рассмотрим пример решения урав-
уравнения _
Q+ = D ¦ L V (Q ф Т) ¦ L
с тремя неизвестными D, L, и Т, которое представляет собой функцию
переходов D-T-L-триггера. Решение относительно Т дает
Т = Q+ ф (D ¦ L V Q ¦ I) V /и • Q+ ®(DLVQ-Z).
Решив уравнение
[Q+ Ф (D • L V Q • I)] ¦ [Q+ ф (Z) • Z, V Q ¦ I)] = 0
относительно D, получим:
D = (Q+ ф Q-L)-(Q+ &Q-L) V fi2-[Q+ ф (L V Q)][Q+ Ф (L V Q)].
Из этого следует уравнение
(Q+ Ф Q • I) • (Q+ Ф Q • I) • [Q+ Ф (IV Q)] • [Q+ ф {L V Q)] = 0,
решением которого является L — h3. Подставив найденное значение
L в функцию D, а затем L и D в функцию Т, окончательно получим:
Z, = Й3, ?> = Й3 • Q+ V Мз, Т = h3 ¦ (Q+ ф Q) V Й1Й3-
Решение L = Нз означает, что триггер может быть использован для
синтеза автоматов и при исключении входа L подачей на него зна-
значений 0 или 1. При значении L = 0 функции возбуждения D = й2
3 Пухальсквй Г. И., Новосельцева Т. Я
34
Глава 1. Основы теории
(вход D не используется) иГ= Q+ ф Q, а при L = 1 — функции
?) = Q+ и Г = fii (вход Г не используется), что полностью соответ-
соответствует мультиплексной относительно сигнала L функции переходов
D-T-L-триггера. Таким образом, D-T-L-триггер обладает избыточ-
избыточностью в числе информационных входов, а значит и большей универ-
универсальностью по отношению к триггерам других типов.
Приведенные методы решения систем логических уравнений мож-
можно применять и при решении задач теории множеств.
1.7. Первичные термы, минтермы и макстермы
Переменные, инверсии переменных, их конъюнкция и дизъ-
дизъюнкция называются термами. Для аналитического описания
функционирования переключательных схем термы играют осо-
особо важную роль.
Первичные термы. Переменные хр и их инверсии хр назы-
называются первичными термами. Для первичных термов исполь-
используется символическое обозначение
Хр" = ёрХр V ерхр = ер ф хр, A.62)
где ер — О или 1. Здесь в одном символе ХрР объединены оба
первичных терма хр и хр. Действительно, при подстановке в
A.62) значений ер — О и 1 будем иметь:
р
если ер - О,
хр, если ер - 1.
Только благодаря введению данного символического обозначе-
обозначения удается формализовать вывод общих соотношений для пе-
переключательных функций. Очевидно, что два первичных терма
ХрР и хрр равны только в том случае, если ер = е' (если ер ф е',
то ер — ё_). Для первичных термов справедливы следующие
сотнши
ер — ё_
соотношения:
X р Х
р,Хр
— Хр — Хр,
хе/ ¦ хе/ = О, х\Г V хер" = 1;
), если хр = ер,
L, если хр — ер.
A.63)
A.64)
A.65)
Истинность этих соотношений элементарно проверяется на осно-
основании определения первичных термов A.62).
1.7. Термы
35
Минтермы. Символическое обозначение A.62) переменных
и их инверсий позволяет в общем виде записывать конъюнкцию
любого числа аргументов. Например,
при е6 = 0,е4 = 1,ех = 1,
при е6 = 0, е4 = 1, ei — 0.
При подстановке других значений ер можно получить еще шесть
функций, представляющих собой конъюнкцию трех перемен-
переменных.
Минимальным термом (минтермом, или конституентой еди-
единицы) называется функция п переменных
f?, A-66)
Р=1
где v = {хп,..., х\), ер = 0 или 1, г = еп ... е\ (минтерм — не-
невырожденная функция). Из данного определения следует, что
имеется 2П различных минтермов п переменных, так как имеет-
имеется 2" различных n-разрядных двоичных чисел г = 0,1,..., 2П—1.
Минтермы обладают следующими свойствами:
A.67)
A.68)
К
если ?/ = ?/,-,
если v — vj
•и = {S;
K{(v) ¦ Kj{v) = 0, если i
: 3\
V
i=0
A.69)
Свойство минтермов A.67), заключающееся в том, что лю-
любой минтерм К {{у) равен 1 только в одной точке ь>, обла-
области определения, состоящей из 2" точек, легко доказать, ис-
используя свойство первичных термов A.65): при v = v\, =
(en,..., ер,..., ei) значения переменных хр — ер*, а значит, толь-
только в этом случае
ф ер, т.е. при
Р=1 Р=1
(при значении хотя бы одной переменной хр
е
(р р
хр = ёр, значение первичного терма херр — еерр = 0 на основании
соотношения A.65) и минтерм K{{v) = 0). Свойства минтермов
A.68) и A.69) доказываются на основании свойства A.67).
36
Глава 1. Основы теории
Запишем все минтермы R'i(v) = хе22х\1 двух переменных х2
И Х\'.
KQ{v) = х%х\ = x2xuKx{v) = x°2x\ = х2Х1,
= х\х\ = x2x
К2(и) = х\х\ =
= х\х\ = х2хи
где v = (х2,х1), г = е2ех.
Таким же способом можно записать любой минтерм Ki(v)
большего числа переменных. Пусть, например, п = 4 и г = 13 =
A101J, тогда K13(v) = х\х\х%х\ - x4x3x2xi.
Макстермы. С помощью первичных термов A.62) не со-
составляет труда записать в общем виде дизъюнкцию любого чи-
числа переменных хр или их инверсий хр. Максимальным термом
(макстермом, или конституентой нуля) называется функция п
переменных
A.70)
Согласно свойству первичных термов A.63) можно записать:
(макстермы — невырожденные
p=i
г = е„ ..
где v = (хп,...,
функции).
Макстермы обладают следующими свойствами:
_ / 0, если v = I/,-,
~ { 1, если * = ч
v{-
M{{v) V Mj(v) = 1, если г ф j;
П Щ") = о-
1=0
Свойства макстермов могут быть получены из свойств мин-
термов A.67) - A.69) на основании определения макстермов
A.70). Например, из свойства минтермов A.68) следует, что
К{{у)-К3{у) = 0, i
К{{у)
= б
{) ^)
=*• Ki{v) V Kj{v) = 1 => Mi{v) V Mj{v) = 1, г\ф j.
Из первого свойства макстермов следует, что они предста-
представляют собой функции, равные нулю только в одной точке j/,
1.8. Нормальные формы функций
37
области определения, состоящей из 2" точек. Запишем все мак-
макстермы M{(v) = хе2 V Zj1 двух переменных х2 и х\\
M0(v) = ж° v xi = Х2 V xu Mi(i/) = х% V х\ - х2 V жь
M2(i/) = а;^ V х\ = х2 V а;ь M3(f) = 4Vll = ^V жь
где I/ = (a;2,a;i), г = егех. Аналогичным образом можно записать
любой макстерм M{{v) большего числа переменных. Пусть, на-
например, п = 4 и i = 13 = A101J- Тогда макстерм
А/мИ = x\\J х\у х°2Ух\ = хЛУхъУ х2УЩ.
В табл. 1.4 (таблица истинности) приведены все минтермы и
макстермы двух переменных 12 и ^ь
Таблица 1.4. Минтермы и макстермы
двух переменных
i
0
1
2
3
X2
0
0
1
1
X\
0
1
0
1
1
0
0
0
0
1
0
0
K2
0
0
1
0
J?
0
0
0
1
M0M
0
1
1
1
1
0
1
1
1M2M3
1
1
0
1
1
1
1
0
Минтермы и макстермы играют важнейшую роль в тео-
теории переключательных функций и ее практических приложе-
приложениях. Устройства, реализующие все 2" минтерма (макстерма),
называются полными дешифраторами с прямыми (инверсны-
(инверсными) выходами. Эти устройства используются для коммутации
(включения-выключения) других устройств, так как в каждый
момент времени только один их выходной сигнал равен 1 @).
Дешифратор называется неполным, если он реализует не все
2" минтерма (макстерма). Если дешифратор реализует только
один минтерм (макстерм), то его принято называть детекто-
детектором состояния. В цифровых устройствах детекторы состояния
используются для обнаружения на выходах схем одной опреде-
определенной комбинации значений сигналов.
1.8. Совершенные нормальные формы
представления функций
Теорему разложения A.29) для функций п переменных
можно использовать п раз, т.е. функцию можно разложить по
всем п переменным хр, где р = 1,2,..., п. В качестве примера
38
Глава 1. Основы теории
рассмотрим разложение функции f(v) = f(x2,xi) двух перемен-
переменных х2 и х\. По теореме разложения A.29) получим:
f(x2,xi) = x2-f@,xi)vx2-f(l,x1).
Далее каждую из функций f@,xi) и /A,жх) можно разло-
разложить по переменной х\:
f(x2, xi) = x2[x!f@,0) V ая/@,1)] V x2[xxf{\,0) V xxf{\, 1)] =
= «2*1/@,0) V «2«i/@,1) V «2*1/A,0) V г2ая/A,1) =
= «2«?/@,0) V «2«}/@,1) V х\хЦA,0) V x\x\f(l, 1) =
= V f(vi)-Ki(V),
= xe22
\г
— мин-
= aj = 0 или 1
= V *? "*Г
«=о
где i/ = (ar2,*i), v{ = (e2,ei), i = е2еь A';(
термы двух переменных х2 и х\. Так как
(значение функции в точке fj), то
з
/и = v «.*»•
i=0
Такая форма представления функции двух переменных называ-
называется совершенной дизъюнктивной нормальной формой (СДНФ).
Термин "совершенная форма" означает, что все члены имеют
одинаковую размерность, а термин "нормальная форма" — что
в выражении, задающем функцию, последовательно выполня-
выполняются не более двух базовых операций алгебры логики (операция
отрицания в расчет не принимается). Полученная СДНФ функ-
функции двух переменных х2 и х\ эквивалентна выражению A.35)
для мультиплексной функции.
Разложение функции п переменных представляет собой дизъ-
дизъюнкцию 2" членов вида хеп" ¦ ¦ ¦ Xе/ ¦ ¦ ¦ х\1 • /(е„,..., ер,..., е{) =
= /(i/,-) • Ki{v) = ui ¦ Ki{v):
2"_l
/И= V «ч-Кг{"). (i.7i)
«=о
Выражение A.71) представляет собой СДНФ функции п пе-
переменных, т. е. СДНФ является полным разложением (по всем
переменным) функции по теореме Шеннона A.29). Так как зна-
значения функции а{ = 0 или 1, то aj • Kj(i/) = 0, если а, = 0, и
а, • K,(i/) = Ki(v), если щ = 1. Поэтому СДНФ функции можно
представить в виде
/M = V^.W. A-72)
1.8. Нормальные формы функций
39
где п — номера тех точек, в которых функция f{v) равна 1, т. е.
/(i/,x) = a,-j = 1. Таким образом, СДНФ функции п переменных
представляет собою дизъюнкцию некоторого числа к < 2" мин-
термов.
В качестве примера рассмотрим функцию /(ь>) трех перемен-
переменных хз, х2 и х\, заданную таблицей истинности (табл. 1.5), из ко-
которой следует, что ао = аз = «ц = ав — 0, <*i = a2 — 05 = 07 = 1.
Поэтому на основании A.72)
f(v) =
v) V K2(v) V Kb{v) V K7{v) =
V хзх2х\ V xzx2x\ V
Это и есть СДНФ функции f(v), заданной табл. 1.5.
Таблица 1.5. Функция трех
переменных
i
0
1
2
3
Х3Х2Х1
0
0
0
0
0
0
1
1
0
1
0
1
/
0
1
1
0
i
4
5
6
7
Х3Х2Х1
1
1
1
1
0
0
1
1
0
1
0
1
/
0
1
0
1
СДНФ полностью неопределенной функции имеет вид:
2"-1
h{v) = \/ ciKi(v),
«=0
где с, — неопределенные значения функции (с{ = 0 или 1).
Совершенную конъюнктивную нормальную форму(СКНФ)
функции п переменных f{v) можно получить на основании
двойственной теоремы разложения A.33). Однако предпочти-
предпочтительнее более простой способ, основанный на записи СДНФ ин-
инверсной функции f(f). Инверсия функции в каждой точке щ
должна иметь инверсные значения aj по отношению к значе-
значениям а,- самой функции, т.е. /(щ) = Щ, если /(ь\) = aj. На
основании A.72) запишем СДНФ инверсной функции:
2п-1
W) = V №И-
Из данного соотношения на основании закона двойственно-
40
Глава 1. Основы теории
сти получим:
/И = у а, А» = Д ЩК&) = Д [а,- V К{{и)).
1=0 :=0 t=0
Из определения макстермов следует, что
/М=
A-73)
t=0
Данная форма представления функции га переменных на-
называется СКНФ. Так как значения функции а, = 0 или 1, то
ai V Mi(v) = M{(v), если а; = 0, и а, V М{(у) = 1, если а, = 1.
Поэтому СКНФ можно представить в виде
'«И> A-74)
«о
где г'о — номера тех точек, в которых функция f(y) равна 0, т. е.
f{vi0) = а,-„ = 0. Таким образом, СКНФ функции га переменных
представляет собою конъюнкцию некоторого числа к < 2п мак-
стермов.
В качестве примера рассмотрим функцию трех переменных,
заданную табл. 1.5. Так как только значения функции а0 = а3 =
а4 = а6 = 0, то на основании A.74)
f(v) = Мо ¦ М3 • М4 • М6 =
= (Х3 У Х2
Это и есть СКНФ функции, заданной табл. 1.5.
Совокупность элементарных функций, с помощью которых
можно записать любую функцию f(v), называется функцио-
функционально полной системой функций, или базисом. Из A.72) и
A.74) следует, что для представления любой функции f{v) в
виде СДНФ или СКНФ достаточно использовать только функ-
функции (операции) И, ИЛИ и НЕ (операция НЕ необходима для
получения первичных термов хр, входящих в минтермы и мак-
стермы), т.е. эти три функции составляют базис.
Преобразуем СДНФ функции A.72) с помощью закона двой-
двойного отрицания и закона двойственности:
= V
j=0
21
= П ЧЬ
A.75)
1.9. Контермы и дизтермы
41
Данная форма представления функций называется совер-
совершенной нормальной формой (СНФ) в базисе И-НЕ, так как она
требует использования только функций (операций) И-НЕ.
Преобразуем теперь СКНФ функции A.73) с помощью зако-
закона двойного отрицания и закона двойственности:
2--1
/и = п a«v м«и = V «•v м«и-
t=0 i=0
A.76)
Данная форма представления функций называется совер-
совершенной нормальной формой в базисе ИЛИ-НЕ, так как она тре-
требует использования только функций (операций) ИЛИ-НЕ.
На основании A.75) и A.76) из СДНФ и СКНФ функции, задан-
заданной табл. 1.5, можно получить СНФ этой функции в базисах И-НЕ и
ИЛИ-НЕ:
/и =
• Х3Х2Х1 • Х3Х2Х1 • Х3Х2Х1,
f(v) - х3 V х2 V xi V х3 V х2 V xi V х3 V х2 Vxi V x3Vx2 Vxb
На основании свойства минтермов A.68) справедливо соотношение
Ki(v) V Kj{v) = Ki{u) ф Kj{y), поэтому
2"-l 2n-l
/A/)= \/ «.••A',-M=
»=0
i=0
Такое представление функции позволяет записать ее в виде полинома
п-й степени. Пусть, например, задана СДНФ функции трех перемен-
переменных J(v) = K0(v) V Л'з(^) V K7(v). Тогда
/(^) = Х3Х2Х1ф Х3Х2Х1ф Х3Х2Х1 =
= A Ф Х3)A ф Х2)A ф Xl) ф A ф Х3)Х2Х! ф Х3Х2Х! =
= 1 ф Xl ф Х2 ф Х3 ф Х3Х1 ф Х3Х2 ф Х3Х2Х1 .
Такой же результат можно получить и с помощью-разложения Рида
A.36) функции трех переменных. Полученная форма представления
функции называется разложением Рида — Маллера [8].
1.9. Конъюнктивные и дизъюнктивные термы
Конъюнктивным термом (контермом, элементарной конъ-
конъюнкцией) называется конъюнкция любого числа первичных
термов Хрр, если каждый первичный терм с индексом р входит
в нее не более одного раза. Любой контерм представляет собой
42
Глава 1. Основы теории
функцию га переменных K'ij(u), которую можно записать в виде
;> V
A.77)
p=i
где v = (хп, ...,х\),ер = 0 или 1, е'р = 0 или 1; ер < е'р — для ис-
исключения неоднозначности нумерации контермов; i = en...ei,
j = е'п ... е\ — двоичные числа.
Действительно, в соответствии с A.64)
tlP, если е'р = ер,
L, если е'р ф ер (е'р = ёр),
поэтому функция Kij(v) будет представлять собой конъюнкцию
г < га первичных термов ХрР. Запишем, например, в явном ви-
виде контерм K\j(v) трех переменных. Для этого воспользуемся
символической схемой:
V
*з°
~t=l
(операция дизъюнкции выполняется поразрядно).
Если значения ер = е'р для всех р, то i = j и херр V херр = хР
для всех р = 1,2,..., п , поэтому, как следует из A.77),
Кц{и) = Кц{и) = П х? = Ki(u),
p=i
т.е. контерм Кц(и) является минтермом К\(и). Если же зна-
значения ер ф е'р для всех р (ер < е'р, т.е. ер = 0, е'р = 1), то
i — 0, j = 2п—1 и хрр\/хрр = 1 для всехр, поэтому A'o,2"-i(i/) = 1.
Таким образом, функция константа единица является конъ-
конъюнктивным термом. Из определения A.77) и рассмотренных
частных примеров следует, что все контермы, за исключением
Аи(^) = К{{у), являются вырожденными функциями п пере-
переменных.
Всего имеется Зп различных контермов п переменных. Дей-
Действительно, так как хУ"Ухерр = х~р, хр или 1 (дизъюнкция первич-
первичных термов может принимать любое из этих трех значении), то
каждой функции Kij(v) можно поставить в соответствие одно из
1.10. Минимизация функций
43
га-разрядных чисел с основанием системы счисления q = 3, а по-
поскольку на основании A.23) имеется Зп различных га-разрядных
чисел при q = 3, то и число различных контермов равно Зп.
Дизъюнктивным термом (дизтермом, элементарной дизъ-
дизъюнкцией) называется функция га переменных
Мц{у) = Кц{и) = Ц(херр V хер") = V 4" • V-
p=i
A.78)
p=i
Дизтермы представляют собой дизъюнкцию любого числа
г < га первичных термов ХрР, причем каждый первичный терм с
индексом р входит в нее только один раз. Всего имеется Зп раз-
различных дизтермов, так как имеется Зп различных контермов.
Запишем, например, в явном виде дизъюнктивный терм
М\^(у) трех переменных. Для этого воспользуемся символиче-
символической схемой:
х\ Vxf Vx[~J=1
k - - -
xg V x\ V x\ ~ j=3
4vO V x? = x3 V X! = Mli3(i/)
(операция конъюнкции выполняется поразрядно). Поскольку
функция MOi2"-i(^) = A'o,2n-i('/) = 0) то константа нуль явля-
является дизъюнктивным термом (понятно, что дизъюнктивным
термом является и макстерм).
1.10. Минимизация переключательных функций
Физическое устройство, реализующее одну из основных
операций алгебры логики или простейшую переключательную
функцию, называется логическим элементом (ЛЭ). Схема, со-
составленная из конечного числа ЛЭ по определенным правилам
(см. § 2.3), называется логической схемой (ЛС). Если ЛС полно-
полностью описывается переключательными функциями (одной или
несколькими), то она называется комбинационной схемой (КС).
Одной из основных задач, "возникающих при синтезе КС,
является минимизация переключательных функций, которые
она реализует. Чем проще логические выражения, описываю-
описывающие функции, тем проще и дешевле реализующая их КС.
44
Глава 1. Основы теории
В качестве критерия сложности логического выражения,
описывающего функцию, целесообразно принять количество пер-
первичных термов ХрР, в него входящих. Очевидно, что любой ме-
метод минимизации может основываться только на тождествен-
тождественных преобразованиях логических выражений.
Общие правила минимизации можно установить только для
случаев, когда в результате минимизации получаются так на-
называемые минимальные нормальные формы функций (термин
"нормальные формы" означает, что в логическом выражении,
определяющем функцию f{v), последовательно выполняется не
более двух операций из совокупности операций И, ИЛИ, И-НЕ
и ИЛИ-НЕ).
Два минтерма K{{v) и Kj(v) будем называть соседними, если
они различаются только одним первичным термом ХрР, т.е.,
если для одного из минтермов ер = 0, а для другого ер = 1
(все же остальные первичные термы одинаковые). Так, напри-
например, если га = 3, то минтермы А'з(^) = х3х2х\ и K7(v) = х3х2х\
являются соседними, так как они различаются только одним
первичным термом Хд3. Для минтерма А'3(^) соседними будут
также минтермы A'i(i/) = ~x3x~2Xi и А'г^) = ~x3x2x~i. Понятно,
что каждый минтерм га переменных К{(у) имеет по га соседних
из общего числа 2П минтермов.
Рассмотрим контерм п переменных K{j(i/), не зависящий от
одной переменной хр, т. е. случай, когда контерм является конъ-
конъюнкцией п — 1-го первичного терма. Данный контерм можно
представить в СДНФ:
Кц{у) = (хр V xp)Kij{v) = xpKij(v) V zpKij(v) = Щи) V Kj{v),
где и — (хп,... ,хр,... ,xi). Очевидно, что полученные минтер-
минтермы Ki(v) и Kj{u) являются соседними, так как они различаются
только одним первичным термом ХрР (~хр и хр).
Отсюда следует правило минимизации: дизъюнкцию двух
соседних минтермов можно заменить одним контермом, не за-
зависящим от одной переменной.
Пусть контерм га переменных не зависит от двух переменных
хр и xq (га > 2, р > q). Выполним тождественные преобразования
контерма для его представления в СДНФ:
Кц{и) = (хр V xp)(xq V xq)Kij{v) =
= xpxqKij(v) V xpxqKij(v) V хрхчКц(и) V хрхчК^{и) =
= Щи) V Kr(u) V К.{у) V Kj{v),
где v = (хп, ...,xp,...,xq,...,xi), i < г < 5 < j. Из этих соот-
соотношений видно, что каждый из четырех полученных минтермов
1.10. Минимизация функций
45
имеет среди остальных по два соседних.
Отсюда следует правило минимизации: дизъюнкцию четы-
четырех минтермов, каждый из которых имеет среди остальных по
два соседних, можно заменить одним контермом, не зависящим
от двух переменных, причем исключаются те переменные, ко-
которые входят в минтермы как с инверсией, так и без инверсии.
Рассмотрим пример. В § 1.9 было показано, что контерм трех
переменных K\j = х\, т. е. данный контерм является вырожден-
вырожденной функцией, независящей от двух переменных х3 и х2. Тогда
легко показать, что
K\j{v) = (х3 V х3)(х2 V x2)K1<7(t/) =
= Х3Х2Х1 V Х3Х2Х1 V X3X~2Xi V X3X2X1 =
= k\(v) V K3{v) V Кь[у) V K7(v),
где каждый минтерм имеет по два соседних.
Продолжив вышеприведенные рассуждения дальше, можно
установить общее правило минимизации: одним контермом га
переменных Kij{y), не зависящим от т переменных (т < га),
можно заменить дизъюнкцию 2т минтермов, если каждый из
них имеет по т соседних среди остальных 2т - 1 минтермов.
Если контерм Kij{y) не зависит от т переменных, то приня-
принято говорить, что он покрывает 2т минтермов. На этом свойстве
контермов и основывается минимизация функций f{v), задан-
заданных в СДНФ, которая в соответствии с выражением A.72) пред-
представляет собой дизъюнкцию некоторого числа минтермов А^:
Заменив в данном выражении дизъюнкцию 2т (т = 0,1,..., га)
минтермов B° = 1 в случаях, когда какие-либо минтермы
не имеют ни одного соседнего) соответствующими контермами
K{j(y), функцию можно представить в виде дизъюнкции неко-
некоторого числа контермов, покрывающих все минтермы A'tl, вхо-
входящие в СДНФ функции:.
f{v) = \1 Кц{у). A.79)
Такая форма представления функций называется дизъюнк-
дизъюнктивной нормальной формой (ДНФ). Если ДНФ содержит
минимально возможное число первичных термов Хрр, то она
называется минимальной дизъюнктивной нормальной формой
(МДНФ). Следует отметить, что любые правила минимизации
46
Глава 1. Основы теории
1.10. Минимизация функций
47
сводятся к сформулированному выше общему правилу, в то вре-
время как алгоритмы (методы) минимизации могут сильно разли-
различаться между собой.
На основании идемпотентных законов один и тот же мин-
минтерм A\-j(i/), входящий в СДНФ, может использоваться несколь-
несколько раз для образования различных контермов A'.j(i'), так как
Л'п {у) = К\ (I/) V Ktl И V ... V A'tl {и).
В общем случае для минимизации функций п переменных
возникает необходимость использовать любой минтерм не более
п раз, так как он может быть соседним не более чем с п другими
минтермами.
Рассмотрим пример. Пусть задана СДНФ функции трех перемен-
переменных
f{v) = К3{у) V Кь{у) V A'6(i/) V K7(v) =
= x3x2xiV x3x2xiV x3x2xiV x3x2xi.
Здесь для получения МДНФ минтерм 1<7(и) = х3х2х\ необходимо
использовать три раза:
f{v) - x3x2xi V Х3Х2Х1 V (x3x2X! V x3x2xi) V Х3Х2Х1 V Х3Х2Х1 =
= x2xi(x3 V х3) V x3xi(x2 V х2) V x3x2(xi V xi) =
= X2X\ V X3X1 V X3X2.
Уже из этого элементарного примера видно, сколь сложно исполь-
использовать аналитический метод минимизации ввиду трудоемкости рабо-
работы по отысканию соседних минтермов (задача еще более усложняется
при наличии в СДНФ группы, состоящей из 2т минтермов при m > 1,
которые можно заменить одним контермом).
Рассмотрим теперь методику получения минимальных нор-
нормальных форм (МНФ) в других базисах. Для этой цели наибо-
наиболее удобно использовать закон двойственности, который обла-
обладает замечательным свойством: при преобразовании любого ло-
логического выражения на основании закона двойственности ни
число первичных термов ХрР, ни общее число операций дизъ-
дизъюнкции и конъюнкции, входящих в исходное логическое выра-
выражение, не изменяется.
Пусть получена МДНФ некоторой функции f(v). Тогда, ис-
используя закон двойного отрицания и закон двойственности, бу-
будем иметь:
A.80)
Это соотношение и дает минимальную нормальную форму
в базисе И-НЕ функции f(v), так как для ее реализации тре-
требуются только операции И-НЕ. В качестве примера запишем в
базисе И-НЕ МНФ функции трех переменных, МДНФ которой
была найдена выше:
f{v) = x2x\ V 2:30:1 V Z3Z2 =
Конъюнкция любого числа дизтермов называется конъюнк-
конъюнктивной нормальной формой. Получение минимальной конъюнк-
конъюнктивной нормальной формы (МКНФ) функции f(v) легко сво-
сводится к получению МДНФ инверсной функции f{v) и преобра-
преобразованию ее с помощью закона двойственности:
д!/) = \/ Kij{v)\ A.81)
A.82)
ч
где Mij(u) — дизъюнктивные термы A.78).
Рассмотрим пример. Пусть требуется найти МКНФ функ-
функции трех переменных f(v), значения которой равны 0 только в
точках va, щ и щ. СДНФ инверсной функции
V
V
f(v) - Kq(v) V K
Используя минтерм A'o(i') = хзх2х^ дважды, легко показать,
что МДНФ A.81) инверсной функции f(v) = 'x2x\ Vx3x2. Тогда
МКНФ функции f(v) получается с помощью закона двойствен-
двойственности:
f{v) = X2X! VX3X2 = {Х2 V X-i)(x3 V Х2).
Минимальная нормальная форма в базисе ИЛИ-НЕ функ-
функции f(v) может быть получена непосредственно из МКНФ A.82)
с помощью закона двойного отрицания и закона двойственности:
A.83)
Найдем МНФ в базисе ИЛИ-НЕ для функции f{v), рассмо-
рассмотренной в предыдущем примере:
f(v) = (х2 V х^хз V х2) = х2 V X! V х3 V х2.
Таким образом, получение МКНФ и МНФ в базисах И-НЕ
и ИЛИ-НЕ функции f(u) всегда можно свести к получению
МДНФ либо функции f(v), либо ее инверсии f(v). Это позволя-
позволяет использовать для всех нормальных минимальных форм пред-
представления переключательных функций только метод их мини-
минимизации, приводящий к получению МДНФ.
48
Глава. 1. Основы теории
1.11. Диаграммы Вейча
49
1.11. Диаграммы Вейча
Из-за сложности использования аналитического метода ми-
минимизации, связанной с трудоемкой работой по отысканию со-
соседних минтермов, наибольшее распространение получил гра-
графический метод минимизации с помощью диаграмм Вейча, не-
несомненным достоинством которого является наглядность и про-
простота использования при небольшом числе переменных (га < 6).
Диаграммы Вейча (ДВ) представляют собой один из таблич-
табличных способов задания функций и состоят из клеток, каждая из
которых соответствует определенной точке V{ области определе-
определения функций, т. е. диаграммы Вейча для функции га переменных
состоят из 2П клеток, которые можно пронумеровать числами
.i = 0,1,...,2П — 1. Таким образом, ДВ отображают га-мерное
пространство на плоскость. Чтобы с помощью диаграммы Вей-
Вейча задать функцию f(v), необходимо в каждую клетку с номе-
номером i занести значение функции /(^,) = а, = О или 1, которое
она принимает в точке i/,-.
5
4
0
ш
0
7
Б
3
1
0
3
г
1
0
ГГ
t i
1
0
0
11..
0
0
0
0
0
X
3
г :з
Л1
"Г
0
0
1
...
0
0
0
Mi
L.i..
Рис. 1.1
Для минимизации функций двух переменных использовать
диаграммы Вейча нет смысла, так как эти функции легко упро-
упрощаются аналитическим методом или непосредственно по табли-
таблице истинности. Рассмотрим диаграммы Вейча для функций трех
переменных (ДВ-3; га = 3). Так как 2П = 23 = 8, то ДВ-3 состо-
состоит из восьми клеток (рис. 1.1,а). Каждой стороне ДВ-3 соответ-
соответствует своя переменная хр (р = 1,2,3), причем одной половине
стороны соответствует первичный терм хер = х* = хр, а другой
— первичный терм хрр = х® = ~хр. Поэтому каждой клетке будет
соответствовать совокупность первичных термов х^3, хе22, Zj1, a
номер данной клетки будет определяться числом i =
Любой минтерм Ki{u) представляет собой функцию, равную
1 только в одной точке V{ области определения, поэтому на ДВ-
3 он представляется единицей, стоящей только в одной клетке с
номером г. Например, на рис. 1.1,5показана ДВ-3 для минтерма
K<i{y} = х%х\х\ = x3x2^i- На рис. 1Л,б,в,г использованы упро-
упрощенные обозначения сторон ДВ-3, полностью соответствующие
обозначениям на рис. 1.1,а (одна половина сторон соответству-
соответствует хр, а другая — afp). Клетке с номером г — 2 соответствует
на основании принятых обозначений совокупность первичных
термов х3, Х2 и z~i, конъюнкция которых и представляет со-
собой минтерм А'2(^). Таким образом можно сказать, что каждой
клетке с номером г соответствует минтерм К{{у).
Две клетки диаграммы Вейча называются соседними, если
им соответствуют соседние минтермы. Для удобства отыскания
контермов, покрывающих 2т минтермов (т < га, где га — число
переменных), стороны диаграмм Вейча обозначают с помощью
первичных термов хрр так, чтобы как можно больше соседних
клеток имели общую грань. Этому требованию могут удовлетво-
удовлетворять многие варианты обозначений. При изображении диаграмм
Вейча для трехмерного пространства на плоскости не все клет-
клетки, которым соответствуют соседние минтермы, имеют общую
грань. Легко убедиться (см. рис.1.1,а), что клеткам с номерами
О и 4, 1 и 5 соответствуют соседние минтермы. Поэтому ДВ-3
следует представлять себе в виде трехмерной фигуры — ци-
цилиндра, получаемого путем совмещения боковых сторон ДВ-3.
Тогда клетки с номерами 0 и 4, 1 и 5 будут иметь общую грань.
Рассмотрим пример. Пусть требуется составить ДВ-3 для функ-
функции f(v), заданной табл. 1.5. Для этого в клетки с номерами t (см.
рис. 1.1,а) следует занести значения функции f(yi) = 0 или 1, кото-
которые она принимает в точках V{ (см. рис. 1.1,е). В § 1.8 было показано,
что СДНФ данной функции имеет вид
f{y) = Ki(v) V K2(v) V K6(v) V Л'тИ,
т.е. в ДВ-3 (см. рис. 1.1,в) единицами заполняются клетки, соответ-
соответствующие этим минтермам. Таким образом, имеется жесткая связь
между таблицей истинности (см. табл. 1.5), аналитическим выраже-
выражением для функции и диаграммой Вейча (см. рис. 1.1,в).
Некоторые особенности взаимосвязи таблицы истинности и диа-
диаграммы Вейча требуют пояснений. В таблице истинности (табл. 1.5)
значения аргументов указаны в явном виде в трех столбцах, обозна-
обозначенных через хз, x-i и xi, а в ДВ-3 эти значения в явном виде отсут-
отсутствуют. Однако, поскольку каждой клетке с номером i соответствует
точка i/{ области определения функции, то данной клетке соответству-
соответствует вполне определенная совокупность значений переменных х3, Х2 и
4 Пухальскнй Г. И., Новосельцева Т. Я.
50
Глава. 1. Основы теории
х\ (это соответствие указано в табл. 1.5). Легко заметить, что поло-
половине клеток ДВ-3, обозначенной через хр (р = 1,2,3) соответствуют
значения хр = 1, а другой половине клеток — значения хр — 0. Другая
особенность взаимосвязи заключается в том, что минтермы, равные
1 в точке с номером i, в диаграмме Вейча указаны в явном виде, а
в таблице истинности — в неявном (с помощью значений аргументов
хр). Например, строке с номером i = 2 соответствуют значения хз = 0,
х2 = 1 и xi = 0. Поэтому Ki(v) = K2{v) = xSjX^xJ = x3x2xi, а в ДВ-3
клетка с номером i = 2 непосредственно обозначена через хз, х2 и ~х~\
(см. рис. 1.1,6).
Указание в явном виде одних величин вместо других в таблицах
истинности и диаграммах Вейча связано с различием в их назначении:
таблицы истинности наиболее удобны для первоначального описания
переключательных функций, а диаграммы Вейча — для их миними-
минимизации.
Клетки, содержащие в диаграмме Вейча единицы, будем на-
называть 1-клетками, а клетки, содержащие йули, — О-клетками.
Выше было показано, что любой контерм K{j[v), не зависящий
от т переменных (т < га, где га — число переменных), пред-
представляет собой дизъюнкцию 2т минтермов, каждый из кото- .
рых имеет среди остальных по m соседних. Поэтому диаграмма
Вейча для таких контермов содержит 2т 1-клеток.
Основное свойство диаграммы Вейча заключается в том,
что 1-клетки любого контерма Kij{v) образуют на ней область,
являющуюся прямоугольником и только прямоугольником (для
трех переменных эта область представляет собой прямоуголь-
прямоугольник на цилиндре), причем переменные хр, от которых контерм
Kij{v) не зависит, имеют в этой области различные значения
{хр и хр), а остальные переменные — только одно значение (хр
или хр). Такие области называются тп-кубами (тп — 0,1,..., га;
0-кубу соответствует минтерм, а га-кубу — константа единица).
Так как m-куб представляет собой область, состоящую из 2т
1-клеток, то говорят, что m-куб покрывает 2т 1-клеток. Что-
Чтобы записать контерм K{j{v), соответствующий некоторой пря-
прямоугольной области (некоторому m-кубу) в явном виде, необхо-
необходимо просто составить конъюнкцию из первичных термов хРр,
которые в этой области на диаграмме Вейча имеют постоянные
значения (только ~хр или только хр).
Таким образом, в соответствии с общим правилом миними-
минимизации, получение МДНФ с помощью диаграмм Вейча сводится
к отысканию минимального числа m-кубов максимального раз-
размера, состоящих из 1-клеток, т.е. к отысканию минимального
покрытия m-кубами 1-клеток и составлению дизъюнкции кон-
контермов Kij(v), соответствующих этим m-кубам (любая 1-клетка
1.11. Диаграммы Вейча
51
должна войти хотя бы в один m-куб). Согласно идемпотентным
законам любая 1-клетка может входить в несколько различных
т-кубов.
На рис. 1.1,е пунктиром обозначены два 1-куба, образованные 1-
клетками с номерами 5 и 7, 1 и 5, которым соответствуют контермы
x3xi и x2xi, а 1-клетка с номером 2 не имеет ни одной соседней 1-
клетки, поэтому ей соответствует 0-куб, представляемый минтермом
x3x2xi. МДНФ данной функции записывается в виде
f(l>) = X3X1 VX2Xi VX3X2X1.
Минимальная нормальная форма в базисе И-НЕ этой функции
получается из МДНФ в соответствии с A.80):
f(v) = Х3Х1 VX2Xl VX3X2X! = Х3Х1 • X2Xl ¦ X3X2Xi .
Для получения МКНФ функции f{v) следует найти МДНФ ин-
инверсной функции f(v), т.е. найти минимальное покрытие всех 0-
клеток функции f{v):
f(u) = Х3Х1 Vx2xi Vx3x2xi,
а МКНФ получается на основании закона двойственности:
f(v) = x3xi Vx2xi Vx3x2xi = (х3 Vxi)(x2 Vxi)(x3 Vx2 Vxi).
Минимальная нормальная форма в базисе ИЛИ-НЕ данной функ-
функции получается из МКНФ в соответствии с A.76):
}(у) = х3 Van V i2Vii V х3 V х2 V xi.
Из рис. 1.1,г следует, что минимальное покрытие 1-клеток функ-
функции f(u) состоит из двух 2-кубов, которым соответствуют контермы
х2 и xi, поэтому МДНФ f(v) = x2 Vxi. Минимальная КНФ в данном
случае совпадает с МДНФ, а также можно получить формы:
f{v) = x^fT — МНФ в базисе И-НЕ,
f(u) = х2 Vxi — МНФ в базисе ИЛИ-НЕ.
Диаграммы Вейча для четырех переменных (ДВ-4) показаны на
рис. 1.2. Так как v = (х4, х3)х2, xi) и vt = (е4,»сз, е2, ei), где г =
e4e3e2ei, то номера клеток i для ДВ-4 вычисляются на основании
первичных термов Хр', используемых для обозначения ее сторон (рис.
1.2,а). Легко убедиться, что клеткам с номерами 0 и 2, 0 и 8, 2 и 10,
8 и 10 соответствуют соседние минтермы. Чтобы эти клетки имели
общую грань, ДВ-4 для четырехмерного пространства следует пред-
представлять себе свернутой в тор путем соединения боковых сторон (по-
(получается цилиндр) и совмещения оснований цилиндра. Тогда, напри-
например, область, состоящая из 1-клеток с номерами 0, 2, 8 и 10, будет
представлять собой прямоугольник на торе, т.е. 2-куб, который соот-
соответствует контерму хзхь
Диаграмма Вейча, показанная на рис. 1.2,6, задает некоторую
функцию f(v). Минимальное покрытие 1-клеток состоит из одного
4*
52
Глава. 1. Основы теории
1.11. Диаграммы Вейча
53
10
и
9
В
14
15
13
12
6
7
5
4
2
3
1
0
'¦ 1
L.
0
"{]
"
[Г
: 1
0
"Г
Л]
1 !
0
щ
1:
- _ j
0
0
1
1
1
1
1
1
0
0
0
1
0
0
1
0
0
Х3Х1 и
Рис. 1.2
3-куба и двух 2-кубов, которым соответствуют контермы
хзХ1, поэтому МДНФ данной функции
f(u) = х2 Vx3xi VX3X1.
Минимальное же покрытие 0-клеток состоит из двух 1-кубов, кото-
которым соответствуют контермы Х3Х2Х1 и Х3Х2Х1, поэтому МКНФ этой
функции
f{v) = (х3 V Х2 V Xl)(x3 V X2
Из МДНФ и МКНФ не составляет труда получить МНФ в базисах
И-НЕ и ИЛИ-НЕ.
Выбор m-кубов, покрывающих 1-клетки диаграммы Вейча, не все-
всегда столь очевиден, как это было в предыдущих примерах. На рис.
1.2.в часть 1-клеток можно было бы покрыть 2-кубом (ему соответ-
соответствует контерм Х4Х1), однако при покрытии 1-кубами остальных че-
четырех 1-клеток становится понятным, что необходимость использова-
использования 2-куба отпадает. МДНФ этой функции
f(v) - Х4Х3Х2 Vx3x2xi \/x3x2xi VX4X3X2.
Таким образом, не всегда следует начинать покрытие 1-клеток с отыс-
отыскания m-кубов максимального размера.
Сформулируем общие правила минимизации функций с по-
помощью диаграмм Вейча, справедливые для любого числа пере-
переменных га:
для получения МДНФ необходимо найти минимальное по-
покрытие 1-клеток, которое состоит из минимального числа т-
кубов максимального размера;
m-кубу, покрывающему 2т 1-клеток, соответствует контерм,
не зависящий от т переменных, причем исключаются те т пе-
переменные, которые в прямоугольной области на диаграмме Вей-
Вейча, состоящей из 1-клеток, имеют различное значение хр и хр;
прямоугольные области на диаграммах Вейча, используе-
используемые при покрытии функции /(у), могут состоять только из 2т
1-клеток, где т = 0,1,..., га, т. е. из 1, 2, 4, 8, 16 и т.д. 1-клеток;
покрытие следует начинать с выбора тех 1-клеток, которые
могут войти в один и только один m-куб, а затем выбранные
таким образом 1-клетки покрываются m-кубами максимально-
максимального размера (это правило позволяет исключить возможность по-
появления лишних m-кубов, как это могло иметь место в примере
на рис. 1.2,в);
если 1-клеток, входящих только в один m-куб, нет, то сле-
следует рассмотреть несколько вариантов минимизации.
26
27
25
24
*
58
59
57
56
42
43
41
40
30
31
29
28
>
4
62
63
61
60
46
47
45
44
22
23
21
20
*э
54
55
53
52
38
39
37
36
18
19
17
16
50
51
49
48
34
35
33
32
10
И
9
8
X
26
27
25
24
10
И
9
8
14
15
13
12
4
30
31
29
28
14
15
13
12
6
7
5
4
X
3
22
23
21
20
6
7
5
4
2
3
1
0
18
19
17
16
2
3
1
0
0
0
;1
1:
|_i
1 ;
1
1;
lj
0
1
0
0
0
1
0
0
0
1
[\
0
:г
!l;
1—1
: 1
1:
1:
1:
0
ГГ
' 1
0
0
ГГ
Li.
0
0
т.
1 '
0
0
1 ;
А:
0
0
0
0
0
0
0
0
0
1 ;
¦ 1 •
:!:
:!':
: 1:
: 1!
: 1:
; 1:
0
ГГ
: 1
0
0
0
0
0
0
1 j
0
0
0
0
0
0
0
0
0
ГГ
:i
:i
:i
rV
. 1
; 1
; 1
:"f
; 1
| 1
i_l_
•I
1
Рис. 1.3
Диаграммы Вейча для числа переменных га > 4 составляют-
составляются из идентичных ДВ*-4 (в смысле обозначения сторон первич-
первичными термами ХрР). Знак "*" означает, что имеется несколько
одинаковых ДВ-4. На рис. 1.3 представлены диаграммы Вейча
для га = 5 и 6 (ДВ-5 и ДВ-6). Две ДВ*-4 будем называть со-
соседними, если они имеют общую грань. Клетки, расположенные
в одинаковых местах соседних ДВ*-4, являются соседними, так
как им соответствуют соседние минтермы. Так, например, клет-
клетки с номерами 0 и 16, 5 и 21 и т. п. (рис. 1.3,а), 0 и 16, 0 и 32, 5 и
21, 5 и 37 и т. п. (рис. 1.3,в) являются соседними, но клетки 0 и
54
Глава J. Основы теории
1.12. Недоопределенные функции
55
48, 5 и 53, 16 и 32 и т. п. (см. рис. 1.3,в) не являются соседними,
так как они расположены не в соседних ДВ*-4.
Легко убедиться в том, что m-кубы, расположенные в одина-
одинаковых местах двух соседних ДВ*-4, образуют тп + 1-куб. С уче-
учетом этого МДНФ функции f(v), представленной на рис. 1.3,5,
имеет вид:
V Х5Х4 V
В ДВ-6 пг-кубы, расположенные в одинаковых местах всех
четырех ДВ*-4, образуют тп + 2-куб. Поэтому МДНФ функции,
показанной на рис. 1.3,г,
f{v) — Ж4Х3 V ХЬХ\Х\ V ХъХ$Х\ V Х~ъХЬХ~А.
Основываясь на сформулированных выше правилах минимиза-
минимизации с помощью диаграмм Вейча, достаточно просто также отыс-
отыскивать МДНФ функций семи и восьми переменных. Для этого
нужно только подходящим образом выбрать способ расположе-
расположения 23 = 8 и 24 = 16 ДВ*-4 на ДВ-7 и ДВ-8. Удобнее всего
располагать эти ДВ*-4 так, как и клетки на ДВ-3 и ДВ-4, т.е.
на рис. 1.1 и 1.2 следует заменить хр на хр+4, а каждую клетку
заменить на ДВ*-4. Тогда соседними будут те же ДВ*-4, что и
клетки на рис. 1.1 и 1.2. Правила покрытия m-кубами 1-клеток
функций трех и четырех переменных полностью переносятся на
покрытие одинаковых m-кубов (по размеру и местоположению
на ДВ"-4) на ДВ-7 и ДВ-8.
Модификация диаграмм (карт) Вейча, введенных в 1952 г.,
известна под названием карт Карно A953 г.) [7, 9]. Известны
также методы минимизации Квайна — Мак-Класки, Блейка и
ДР- [7].
1.12. Минимизация неполностью определенных
функций, совместная минимизация
нескольких функций
Основная задача минимизации неполностью определенных
функций заключается в отыскании оптимального варианта ее
доопределения, позволяющего получить минимальную из всех
возможных ДНФ или КНФ. Если значения функции не заданы в
тп точках, то ее можно доопределить 2т способами. Поэтому ми-
минимизация неполностью определенной функции состоит в опти-
оптимальном выборе одной из 2т полностью определенных функций
(понятно, что, как и при минимизации полностью определенных
функций, может быть получено несколько равноценных МДНФ
и МКНФ).
Совершенную ДНФ неполностью определенной функции f{v)
можно представить в виде
«1 «ф
где v = (xn,...,xi); г'1 — номера тех точек области определе-
определения, в которых функция f{y) имеет значение 1, т.е. Д^) = 1, а
гф — номера тех точек, в которых функция f(v) имеет неопре-
неопределенное значение, т.е. /(^,ф) = Ф.
Пусть задана СДНФ неполностью определенной функции четырех
переменных х4, хз, хо и х\\
f(u) = А'о V К4 V К7 V А'8 V Ф • (A'i V А'5 V А'6 V А'9 V A'i2),
где А',- = Ki(y), v — (х4,хз,Х2,х\). Составим для этой функции диа-
диаграмму Вейча (рис. 1.4). Для этого в клетки с номерами г — 0,4,7
и 8 следует занести значения функции, равные 1, а в клетки с но-
номерами i ~ 1,5,6,9 и 12 — неопределенные значения Ф. С помощью
диаграммы Вейча легко найти все минимальные покрытия, полагая
либо Ф = 0, либо ф = 1. На рис. 1.4 представлены два варианта до-
доопределения функции /(f), которые дают минимальные ДНФ:
f(v) = х4х3 V x2xi, f(v) = Х4Х3 V х3х2
(Ф = 0, если символ Ф не вошел ни в один m-куб, и Ф = 1, если он
вошел хотя бы в один т-куб).
f(V>
/Cv)
о
о
¦
0
0
0
'V
;¦;
; 1 ;
:¦!
L _ _>
и:
0
0
ф
~i1
0
0
"¦:
0
0
0
¦
:l i
! Ф !
: 1:
L. 1
0
0
:*"
Рис. 1.4
Аналогично этому можно найти и МКНФ данной неполностью
определенной функции, произведя оптимальным способом доопреде-
доопределение инверсной функции f(v):
7Н = х4*з V x3z2, f{u) = (х4 V х3)(х3 V х2).
Для данной функции имеется только один способ доопределения, да-
дающий минимальную КНФ.
Следует иметь в виду, что в результате минимизации непол-
неполностью определенных функций всегда получаются полностью
определенные функции.
56
Глава 1. Основы теории
Комбинационные схемы. Логическая схема (рис. 1.5),
выходные сигналы zq которой описываются системой переклю-
переключательных функций
Zq = /,(*„,...,Zj), A.84)
где хр — входные сигналы логической схемы, р = 1,2,...,га,
q = 1,2, ...,fc, называется комбинационной схемой (КС). Из
A.84) следует, что КС реализует однознач-
однозначное соответствие между значениями вход-
входных и выходных сигналов.
При реализации функций zq, описыва-
описывающих выходные сигналы КС, используются
логические элементы (ЛЭ), выпускаемые в
виде интегральных схем. Условные графи-
графиРис. 1.5
ческие обозначения таких ЛЭ, выполненные в соответствии с
требованиями ЕСКД [12], представлены на рис. 1.6.
Повторитель (Buffer)
*ЧТ^х
НЕ (НОТ, Inverter)
И-ИЛИ-НЕ (.ОИЪ-НОЮ Ис
*1
*2 —
хэ-
*4 —
&
&
1
x4x3vx2x,
И
*1-
Х2~
И-НЕ
*1 -
*2-
сдмь)
JT|-x2
(HMD)
1 1
Eh
слючающее ИЛИ
*1 -Щ~*2
Х2 -
u
xl
xx
(ХОЮ
• xl
ИЛИ COR)
Xj 1 X2 V Xj
ИЛИ-НЕ C#OR)
у J 1 Л. i у V X
x, —j l o—x2 v x,
Мажоритарный элемент
(Majority Gate)
1 1
*2~
г2^-х3х2у
Jvx3xlV
Рис. 1.6
Совместная минимизация нескольких функций. При
синтезе КС, имеющих несколько выходов zq, независимая ми-
минимизация каждой функции fq(xn,..., хг), как правило, не дает
наилучшего результата в смысле суммарного числа первичных
термов, требуемых для представления всех функций.
МДНФ функций f\{v) и /2(^), заданных диаграммами Вейча
(рис. 1.7), имеют вид
f^v) = :г4г3 V Z4Z2, f2{v) = x4x3 V х3х2. A.85)
На рис. 1.8,а показана КС, реализующая эти функции. Из
рис. 1.7 следует, что функции f\{u) и /г(^) можно представить
1.12. Недоопределенные функции
ГГ
i1:
i1!
[ij
Гг:
0
0
0
0
0
0
0
0
0
0
X2
0
0
0
0
i1:
l_lj
0
0
i1:
1':
i1!
: i:
0
0
0
0
Рис. 1.7
-.-с
Рис. 1.8
ъ
Г
МДНФ
X •
-
Х2
*2
-
1
-
ъ
ч &
\У
О"
Рис. 1.9
X
2
X
1
ft
&
&
1
57
¦v:
0
0
0
m
: t;
L. - J
0
0
0
0
гг
0
0
"Г;
lj
МНФ в базисе И-НЕ МНФ в базисе И-ИЛИ-НЕ
J
МКНФ
МН* в базисе ИЛИ-НЕ
Рис. 1.10
58
Глава J. Основы теории
1.13. Скобочные формы функций
59
также в форме (не МДНФ)
hiv) = х*хз V х4х3х2, fi{u) = х4х3 V Х4Х3Х2. A.86)
Контерм х4х3Х2 входит в обе функции, а для его реализации
требуется только один ЛЭ И. Для реализации функций в форме
A.86) требуется семь, а в форме A.85) — восемь первичных тер-
термов. На рис. 1.8,5 показана КС, реализованная в соответствии
с A.86). Сложность реализации КС можно оценивать также по
суммарному числу входов используемых ЛЭ.
При совместной минимизации нескольких функций следует
отыскивать конъюнктивные термы, входящие более чем в одну
функцию, что, как правило, дает лучший результат, чем не-
независимая минимизация каждой функции в отдельности. Или,
говоря более строго, следует отыскивать совместное покрытие
всех функций минимальным числом m-кубов (контермов) мак-
максимального размера.
Примеры представления функции в различных минималь-
минимальных формах. В заключение приведем различные способы реализа-
реализации на интегральных ЛЭ функции f(v), заданной диаграммой Вейча
на рис. 1.9, из которого следует, что
f(i>) = Х4Х2 V Х4Х3Х2 V Х4Х2Х1 — МДНФ;
f(v) = х4х2 • Х4Х3Х2 • X4X2I7 — МНФ в базисе И-НЕ;
f{v) = Х4Х2 V Х4Х2 V Х4Х3Х1 — МДНФ инверсной функции;
f(v) - Х4Х2 V х4х2 V хАх3х1 —- МНФ в базисе И-ИЛИ-НЕ;
f{v) = (х4 Vx2)(x4 Vx2)(x4 Vx3Vxi) — МКНФ;
f(u) = X4VX2VX4VX2VX4VZ3VX1 — МНФ в базисе ИЛИ-НЕ;
f(v) = х4х2 V х4х2 V Х4Х3Х1 = х4 © х2 V х4 V х3 V xi.
На рис. 1.10 представлены шесть способов реализации функции
f(u) на ЛЭ различного типа. Последняя форма представления функ-
функции не может быть получена формальными методами, использован-
использованными при построении СНФ и МНФ, из-за линейной операции сумма
по модулю два, достаточной для описания только линейных функций.
1.13. Скобочные формы функций
Для представления переключательных функций можно ис-
использовать не только нормальные формы. Некоторые тожде-
тождественные преобразования МНФ могут привести к уменьшению
числа первичных термов в аналитическом представлении функ-
функции, а значит и к уменьшению стоимости ее реализации на ЛЭ.
Так, преобразование МДНФ с помощью первого дистрибутив-
дистрибутивного закона A.9) приводит к скобочным формам представления
функций и сокращению числа первичных термов.
Порядок функций и комбинационных схем. Макси-
Максимальное число последовательно выполняемых логических опе-
операций для реализации функции Дхп,..., хг) называется поряд-
порядком переключательной функции. Функции, представленные в
любой нормальной форме, имеют порядок не выше второго. По-
Порядком КС называется максимальное число последовательно
включенных ЛЭ. Порядки КС и соответствующих им функций
совпадают. Например, КС, представленные на рис. 1.8, реали-
реализованы в соответствии с МДНФ и ДНФ, которые имеют второй
порядок, и максимальное число последовательно включенных
ЛЭ равно двум.
При вынесении в ДНФ общих членов за скобки порядок
функции увеличивается. На рис. 1.11 представлена диаграмма
Вейча функции f(v), МДНФ которой
f(v) = X4X3X2 V Х4Х3Х! V Х4Х2Хг. A-87)
Этой функции соответствует КС второго порядка, показан-
показанная на рис. 1.12,а. Иначе эта КС называется двухъярусной. На
основании дистрибутивных законов A.9) функцию A.87) можно
представить в форме
/И = *4 • [*з • (*2 V xj) V х2 • хг], A-88)
которой соответствует схема на рис. 1.12.6. В этой КС макси-
максимальное число последовательно включенных ЛЭ равно четы-
четырем, т.е. КС имеет четвертый порядок (четырехъярусная КС).
/С»)
0
1
0
0
1
1
1
0
0
0
0
0
0
0
0
0
.- &
-
I
L- &
Г
Рис. 1.11
Рис. 1.12
Каждый ЛЭ имеет конечное быстродействие, которое мож-
можно характеризовать задержкой распространения сигналов t3 от
входов к выходу. Чем выше порядок КС, тем меньше ее быстро-
быстродействие. Скобочные формы представления функций типа A.88)
используются для уменьшения стоимости КС. Так. суммарное
60
Глава 1. Основы теории
1.13. Скобочные формы функций
61
число входов ЛЭ на рис. 1.12,а равно 12, а на рис. 1.12,5— 10.
В общем случае стоимость КС и ее быстродействие жестко свя-
связаны. Реализация КС с большим числом входов на основании
функций, представленных в ДНФ (МДНФ), практически непри-
неприемлема из-за громадного числа требующихся ЛЭ. На практике
очень часто используются КС, имеющие порядок выше 10. В та-
таких КС уменьшение быстродействия оправдывается существен-
существенным снижением стоимости их реализации.
Синтез комбинационных схем на мажоритарных элемен-
элементах. Мажоритарными элементами (МЭ) называются ЛЭ, имеющие
нечетное число п логически равноправных входов хр и выполняющие
функцию
/И = { 1' 6СЛИ ?*" **¦ A.89)
{ 0, если 22хр < к,
где v = (xn,...,xi), Хр = 0 и 1, р = 1,2, ...,п, к = (п + 1)/2 —
пороговый уровень (сумма входных сигналов арифметическая).
Трехвходовой МЭ выполняет функцию / = хзх2 V х$Х\ V х2х\.
Действительно, / = 1 только при равенстве единице двух или трех
сигналов из хр, р = 1,2,3. Если х2х\ = 0, то / = (х2 Vii)i3, а при
хз = 1 функция / = х2 V х\.
Рассмотрим функцию п переменных f(y) = f(u', xp,xq), где и =
(xn,...,xi), at/' — множество переменных без хр и xq. По теореме
разложения Шеннона
f(v',xp,xq) = xpJ{v',Q,xq)\/xpJ{v',\,xq) = »0 V/?o,
где
«о = xpf(v',Q, xq) = xp[xqf(v', 0,0) V х,Я"'> 0,1)] = («i V A)xp,
А, = xpf(v', 1, xq) = zp[xqf(i>', 1,0) V i,/(i/', 1,1)] = («г V р2)хр
и ar/5r = 0, г = 0,1,2. Из полученных соотношений следует схема,
показанная на рис. 1.13, которая реализована на трехвходовых МЭ.
Продолжив разложение по остальным переменным, на последнем
этапе получим значения а; = f(vi) — 0 и 1. Соответствующая КС бу-
будет состоять из п ярусов, содержащих 2" —1 трехвходовых МЭ. На рис.
1.14 показана КС, реализующая любую функцию пяти переменных.
Пятивходовой МЭ описывается табл. 1.6. На рис. 1.14 указаны
значения входных сигналов, соответствующие значениям а,- табл. 1.6.
Трехвходовые МЭ, помеченные символом "*", не нужны, так как их
выходные сигналы равны 0, хр либо ~хр. Мажоритарные элементы Dr,
имеющие одинаковый номер г, выполняют одинаковые функции, так
как их входные сигналы совпадают.
На рис. 1.15 показана схема пятивходового МЭ, полученная ис-
исключением лишних трехвходовых МЭ из схемы рис. 1.14. Данная схе-
схема, как и исходная, является сильно избыточной (этого следовало
ожидать, так как любой МЭ описывается функцией, в которую не
входят инверсные сигналы хр). Анализ схемы на рис. 1.15 показал,
•ятЬ
[Г
Рис. 1.13
аох\-
*1 =
а х ¦
«16*1:
«17*1:
«23*1 '
«25*1 =
Рис. 1.14
62
Глава 1. Основы теории
1.13. Скобочные формы функций
63
Таблица 1.6. Пятивходовой
мажоритарный элемент
г
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
X
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
5*4
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
х3
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
х2.
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
а,
0
0
0
0
0
0
0
1
0
0
0
1
0
1
1
1
г
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
ХьХ4Х3Х2Х\
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
а,
0
0
0
1
0
1
1
1
0
1
1
1
1
1
1
1
Рис. 1.15
Рис. 1.16
Рис. 1.17
что достаточно использовать трехвходовые МЭ ?M, ?>6 D10 и D12
(рис. 1.16):
/l = х3х2 V Ж3Ж1 V ж2жь /2 = х3х2 V x3xi V х2х\,
/з = Ж4Ж3 V Ж4/2 V Ж3/2 = Ж4Ж3 V Ж4Ж2 V х4хг V x3x2xi,
/4 = Z5/3 V Ж5/1 V /3/1 = Ж5Ж4Ж3 V х5х4х2 V х5х4хг V x5x3x2V
VZ5Z3ZiV ХЬХ2ХХ V Х4Х3Х2 V X4X3Xi V Х4Х2ХХ V X3X2Xi.
Минимальная ДНФ n-входового МЭ содержит в первом ярусе
(?) = n\/k\(n - k)\ fc-входовых ЛЭ И, где к = (п + 1)/2. Так, при
п = 5 требуется 5!/3!2! = 10 трехвходовых ЛЭ И. Комбинационная
схема на рис. 1.16 имеет 3 х 2 = 6-й порядок, так как трехвходовой
МЭ описывается функцией второго порядка. На рис. 1.17 показаны
МЭ с числом входов 5 (выход F5), 7 (выход F7) и 9 (выход F9), син-
синтезированные по вышеизложенной методике. Комбинационная схема
для выхода F9 имеет порядок 7 х 2 = 14. Основная сложность син-
синтеза КС на МЭ заключается в минимизации стандартной структуры,
показанной на рис. 1.14. Изложенный метод синтеза автоматически
приводит к скобочным формам результирующих функций.
64
Глава 1. Основы теории
1.14. Закон двойственности для ЛС
65
1.14. Закон двойственности для логических схем
Логические схемы могут быть как комбинационными, так
и последовательностными, реализующими неоднозначную связь
между значениями входных и выходных сигналов. Каждую кон-
конкретную ЛС можно реализовать в любом из рассмотренных вы-
выше базисов ЛЭ. Оказывается, что если ЛС спроектирована в ба-
базисе И-НЕ, то ее легко можно перевести, не производя заново
синтеза, на ЛЭ ИЛИ-НЕ.
На основании закона двойственности для любого ЛЭ можно
использовать одно из двух условных графических обозначений,
показанных на рис. 1.18,а,5. Например, двухвходовой ЛЭ И-НЕ
выполняет функцию f(v) = ~xjx\. Тогда по закону двойственно-
двойственности f(i>) = Х2 V х\, т.е. ЛЭ И-НЕ можно определить через одну
из двух основных операций алгебры логики — конъюнкцию или
дизъюнкцию и операцию отрицания (инверсию). В первом слу-
случае инвертор указывается на выходе ЛЭ, во втором — на обоих
его входах.
И-НЕ
ИЛИ-НЕ
Т
J
ИЛИ
НЕ Повторитель
ГЦ
=и
s:> И-НЕ ИЛИ-НЕ
ИЛИ
НЕ Повторитель
-&-
Рис. 1.18
Часто в одной и той же схеме радиоэлектронного устройства
используют оба обозначения ЛЭ. Это связано с тем, что уровни
всех сигналов устройства принято делить на активные и неак-
неактивные. Активный уровень сигнала @ или 1) — это уровень, при
котором сигнал производит воздействие на узлы схемы. Прохо-
Проходя через инверторы, сигнал изменяет свой активный уровень.
Для указания активных уровней сигналов им присваивают
мнемонические (символические) имена, которые по требованию
ЕСКД [12] составляются из латинских букв, входящих в ан-
английские слова, описывающие назначение сигнала. Например,
сигналы W R ( Write) и RD (Read), как следует из их символиче-
символических имен, предназначены для управления записью и чтением.
Если в какой-либо точке схемы их активный уровень высокий
(логическая 1), то они в этой точке обозначаются через WR и
RD, а если активный уровень низкий (логический 0), то через
WR и RD. Предположим, что на какой-то узел схемы воздей-
воздействие должен производить высокий уровень и того и другого
сигнала, а их активные уровни низкие. Положив х2 = WR и
xi = RD, можно записать:
f(v) = х2 V хх = WR v RD,
т. е. на узел воздействует дизъюнкция сигналов с высоким ре-
результирующим уровнем. Этим объясняется использование вто-
второго графического обозначения ЛЭ И-НЕ, при котором в явном
виде указывается операция ИЛИ, производящаяся над сигна-
сигналами. Таким образом, выбор одного из двух графических обо-
обозначений ЛЭ диктуется желанием облегчить чтение сложных
принципиальных схем, так как в этом случае подчеркивает-
подчеркивается конкретное назначение ЛЭ, используемых для построения
устройства.
Подразделение уровней сигналов на активные и неактивные об-
облегчает проектирование схем устройств эвристическим методом. Для
этого нужно лишь понимать, что ЛЭ И выполняет операцию конъ-
конъюнкции для высоких уровней сигналов и операцию дизъюнкции для
низких уровней (ЛЭ ИЛИ выполняет эти же операции, но для проти-
противоположных значений уровней). При составлении схем многих узлов
устройства часто достаточно учета только этого правила в сочетании
с удачными символическими именами сигналов для исключения гру-
грубых ошибок при проектировании.
Некоторые сигналы впринципе нельзя классифицировать по при-
признаку активного и неактивного уровней. Такими сигналами являют-
являются, например, сигналы на шине данных микропроцессорных систем.
Уровни этих сигналов одинаково значимы, так как определяют ин-
информацию, передаваемую между узлами системы. Понятие активного
уровня сигналов используется обычно только для сигналов управле-
управления передачей данных и состоянием микропроцессорной системы.
а) «
*э-
_
L
Г
J
Рис. 1.19
Пусть КС выполняет функцию f(u) = Ж3Х2 V z3zi. Тогда по за-
закону двойственности МНФ функции в базисе И-НЕ (рис. 1.19,а) и ее
инверсии в базисе ИЛИ-НЕ (рис. 1.19,6) будут иметь вид:
/(у) = х-3х2 ¦ x3xi, f(v) = (х3 V х2)(х3 V Xi) - i3Vi2 V13V11.
5 Пухлльский Г И-, Ноьосельцева Т Я
66
Глава. 1. Основы теории
Из рис. 1.19 следует, что при замене ЛЭ И-НЕ на ЛЭ ИЛИ-НЕ необ-
необходимо все входные и выходные сигналы заменить на инверсные. Рас-
Рассмотренный пример иллюстрирует закон двойственности для двухъ-
двухъярусных КС.
Данный закон справедлив и для более сложных логических схем
(многоярусных КС и ЛС с обратными связями, которые в большин-
большинстве случаев не являются комбинационными). Действительно, ЛЭ И-
НЕ, имеющий m входов, выполняет функцию
= X
а ЛЭ ИЛИ-НЕ — функцию
f2(xm,...,xi) = хт V ... V х2 V xi = хт ¦ ¦ -x2xi = fi(xm,...,xi).
Из этого следует, что для преобразования любой ЛС, выполненной
на ЛЭ И-НЕ, в схему, реализованную на ЛЭ ИЛИ-НЕ, достаточно
все ЛЭ И-НЕ заменить на ЛЭ ИЛИ-НЕ, а все входные и выходные
сигналы исходной схемы заменить их инверсиями.
На рис. 1.19,в показана ЛС с обратными связями, которая являет-
является комбинационной схемой. Функциональная связь между входными
и выходными сигналами в обеих схемах одинакова. Принцип двой-
двойственности справедлив также и для последовательностных схем (ав-
(автоматов).
1.15. Линейные функции
В настоящее время наибольшие успехи в развитии теории
передачи информации (кодирование сообщений с обнаружением
и исправлением ошибок) [13] и теории дискретных сигналов [14,
15] достигнуты благодаря использованию методов абстрактных
разделов современной алгебры. Особую роль в технической реа-
реализации разработанных методов кодирования и декодирования
сообщений, а также генерирования и синтеза сложных сигна-
сигналов играют линейные автоматы [16], для построения которых
достаточно использовать синхронные элементы задержки (D-
триггеры) и КС, реализующие линейные функции.
Функция f(xn,..., хг) называется линейной [8], если она удо-
удовлетворяет принципу суперпозиции
f(anzn,...,a2x2,a1x1) = an ¦ /(zn,0,0,... ,0,0) + ...+
-га2-/@,0,0!...,х2,0) + а1-/@,0,0,...,0,х1),
A.90)
где ар — константы; р - 1,..., щ ар ? F; xp e F; F —- некоторое
поле.
Полем F называется множество элементов F = {а, Ь, с,...,},
для которых определены две операции, называемые сложением
( + ) и умножением (х, •), и выполняются аксиомы:
1.15. Линейные функции
67
а + b € F, a b € F — замкнутость;
а + (Ь + с) = (а + Ь) + с, а ¦ (Ь • с) = (а • Ь) ¦ с — ассоциативные
законы;
а -\- b = b + a, a -b = b ¦ а — коммутативные законы;
a-(b + c) = a-b + a-c — дистрибутивный закон;
0 + 0 = 0 + 0 = 0, 1 • о = о • 1 = я — существование единич-
единичных элементов относительно операций сложения и умножения
(для операции сложения единичный элемент называется нулем,
а для операции умножения — единицей);
каждый элемент а поля F обладает противоположным эле-
элементом (-а) относительно операции сложения и обратным эле-
элементом (а) относительно операции умножения (за исключе-
исключением нулевого элемента):
я + (-я) = 0, а-а'1 = 1.
На основании этих аксиом можно доказать, что каждый эле-
элемент поля имеет единственный противоположный и единствен-
единственный обратный элементы, а также, что 0 • а = а • 0 = 0.
Наиболее известными примерами полей являются множе-
множество рациональных и множество действительных чисел, для ко-
которых операция "+" означает арифметическое сложение чисел,
а операция "х" — арифметическое умножение. Однако опера-
операции "+" и "х" могут иметь и совершенно иной смысл, так как
для определения поля имеет значение только выполнение всех
вышеперечисленных аксиом.
В теории цифровых автоматов могут быть использованы
только конечные поля, т. е. поля, множество элементов кото-
которых конечно. Широкое применение в теории и практике про-
проектирования цифровых устройств находят поля Галуа GF(q), в
которых в качестве бинарных операций "+" и "х" используют-
используются операции сложения и умножения целых чисел по модулю q,
где q — простое число [13, 16]. Такие поля содержат q элемен-
элементов: 0,1,2,..., q- 1. Напомним, что число X по модулю q равно
остатку от деления данного числа на q.
Правила сложения и умножения по модулю q — 2 определя-
определяются табл. 1.7, из которой видно, что операция "+" совпадает
с логической операцией сумма по модулю два (ф), а операция
"х" — с логической операцией конъюнкция (&). Это и явля-
является основой для использования алгебраических методов при
проектировании линейных цифровых автоматов, Ки которых
описываются линейными функциями
fj = а0 ф а\х\ ф а2х2 ф . •. Ф апхп,
где яр = 0 или 1, р = 0,1,..., п. Данные функции удовлетворяют
68
Глава 1. Основы теории
Таблица 1.7. Сложение
и умножение
по модулю 2
Таблица 1.8. Сложение
и умножение
по модулю 3
+
0
1
0
0
1
1
1
0
X
0
1
0
0
0
1
0
1
+
0
1
2
0
0
1
2
1
1
2
0
2
2
0
1
X
0
1
2
0
0
0
0
1
0
1
2
2
0
2
1
Таблица 1.9. Сложение и умножение
по модулю 5
+
0
1
2
3
4
0
0
1
2
3
4
1
1
2
3
4
0
2
2
3
4
0
1
3
3
4
0
1
2
4
4
0
1
2
3
X
0
1
2
3
4
0
0
0
0
0
0
1
0
1
2
3
4
2
0
2
4
1
3
3
0
3
1
4
2
4
0
4
3
2
1
определению линейных функций A.90), если положить а0 = х0
и/(хо,0,0,...,0) = ао.
Правила сложения и умножения по модулю q = 3 и q = 5
приведены в табл. 1.8 и 1.9. По этим таблицам легко убедиться,
что все аксиомы, входящие в определение поля, удовлетворя-
удовлетворяются.
Согласно определению A.90), линейными функциями явля-
являются функции
f(xn, ...,xi) = апхп + ... + а1х1 + а0, A.91)
где ар G GF(q) и переменные хр принимают значения из поля
GF(q),p = 0,1,2,...,п.
Комбинационные схемы, выполняющие операции сложения
и умножения по модулю q, называются линейными. При значе-
значении q = 2 проблема синтеза линейных КС отсутствует, так как
ЛЭ И и сумма по модулю два выпускаются в виде И С. При зна-
значениях q > 2 необходимо синтезировать типовые линейные КС,
выполняющие операции сложения g-ичных чисел и умножения
их на константы ар по модулю q. Данная задача решена в § 6.15.
Глава 2
Анализ и синтез логических схем
2.1. Потенциальные и импульсные сигналы
Сигнал называется потенциальным, если интервал времени
Г,- между соседними изменениями сигнала значительно больше
времени реакции схемы тр, в которой он используется, т.е. сиг-
сигнал x(t) (рис. 2.1) потенциальный, если min{Ti, Тг,Т3,...} ~> тр.
Сигнал называется импульсным, если длительность его актив-
активного уровня того же порядка, что и время реакции схемы (схе-
(схема должна отреагировать на воздействие импульсного сигнала,
а он должен закончиться сразу же после окончания в схеме пе-
переходного процесса).
При аналитическом описании схем, на которые воздейству-
воздействуют импульсные сигналы, используется понятие абстрактного
импульсного сигнала, дли-
длительность которого беско-
бесконечно мала. Реальные им-
импульсные сигналы всегда
имеют конечную длитель-
длительность, которая определяет-
определяется временем реакции схе-
схемы. В зависимости от бы-
быстродействия ЛЭ, из кото-
которых построена схема, вре- Рис- 2.1
мя реакции может изменяться в широких пределах. Понятие
абстрактного импульсного сигнала позволяет абстрагироваться
от физических параметров конкретных схем. Импульсные сиг-
сигналы порождаются изменениями потенциальных сигналов с 1
на 0 и (или) с 0 на 1.
Для описания изменений потенциальных сигналов и поро-
порождаемых ими импульсных сигналов удобно использовать мате-
70
Глава 2. Анализ и синтез ЛС
2.1. Импульсные сигналы
71
I
матический аппарат, основанный на операторах переходов d и
V [10]. Импульсные сигналы dx, dx и Vx с высоким активным
уровнем, порождаемые изменениями потенциального сигнала х
с 1 на 0 и с 0 на 1, показаны на рис. 2.1.
Оператор переходов d определяется соотношением
= x(t)-x(t-At), B.1)
где dx(t) — импульсный сигнал, порождаемый изменениями по-
потенциального сигнала с 1 на 0; x(t) — значение потенциального
сигнала в данный момент времени; x(t — At) — значение потен-
потенциального сигнала в предыдущий момент времени.
Очевидно, что dx = 1 только при изменении потенциального
сигнала с 1 на 0. Считается, что абстрактный потенциальный
сигнал имеет бесконечно крутые фронты, а для абстрактного
импульсного сигнала в соотношении B.1) At —> 0. Введя обозна-
обозначения сигналов x(t) = х, x(t - At) = х*, получим:
dx = x-x*. B.2)
Соотношение B.2) учитывает время в явном виде и может
использоваться не только для потенциальных сигналов, но и
для переключательных функций от потенциальных сигналов:
«*/(") = W) ¦ /» = W) ¦ ДО, B-3)
где и = (xn,...,xi), и* = (х*,.. .,.rj), f{v) — значение функции
в данный момент времени. f'{v) — значение функции в пре-
предыдущий момент времени. Из соотношения B.3) следует, что
импульсные сигналы, порождаемые переключательными функ-
функциями от потенциальных сигналов, весьма просто могут быть
получены с помощью основных операций алгебры логики. Так,
если f(is) = af, то
dx = х -г*, B.4)
где dx = 1 только при изменении потенциального сигнала х с 0
на 1.
Имеет место тождество dx • dx = 0, которое отражает тот
факт, что потенциальный сигнал не может одновременно изме-
изменяться с1на0ис0на1 (доказательство: dx-dx = х-х*х-х* = 0).
Следует всегда иметь в виду, что с точки зрения алгебры логики
сигналы х и х* являются разными переменными, но поскольку
их значения совпадают со значениями одного и того же сигнала,
взятыми в различные моменты времени, то операторные соот-
соотношения учитывают время в явном виде.
Оператор переходов V определяется соотношением
\/х = dx\/ dx - х®х", B.5)
где Va; = 1 при изменении потенциального сигнала х как с 1 на
0, так и с 0 на 1.
Легко доказать следующие основные операторные тожде-
тождества:
V x\
d(x2 Vij) = x2 -
V(i20i1) =
-dx
2,
B.6)
Докажем, например, первое тождество:
d(x2 • xi) = x2 ¦ xi -{x2 -xi)* = (af2 Vii) -a^'^i = x2'dxl V x\ -dx2.
Тождества B.6) поясняются временными диаграммами, изобра-
изображенными на рис. 2.2.
Рис. 2.2
Оператор переходов d от мультиплексной функции дает
V y2x) = x-x*-dyi\/x-x*-dy2Vy1-y2-dx\/y2-yi-d
В § 1.4 было показано, что для обычных тождеств алгебры логи-
логики справедлив принцип двойственности, устанавливающий правило,
На основании которого для любого тождества можно получить двой-
двойственное ему тождество. В [22] доказана теорема, утверждающая, что
и для операторных тождеств справедлив некоторый принцип, позво-
позволяющий разбить их на пары:
если справедливо операторное тождество
то имеет место также операторное тождество
72
Глава 2. Анализ и синтез ЛС
2.2. Модели логических элементов
73
где <pi, fi, tj>j, Wj — некоторые переключательные функции пи2п пе-
переменных. Такие тождества будем называть сопряженными. Функции
у>,- и il>jt входящие во второе операторное тождество, получаются из
функций <pi и i])j, входящих в первое операторное тождество, заменой
v нар*, а и* на V, т.е. заменой переменных хр на ж* (жр на ж*), а пере-
переменных ж* на хр (х* на хр). Функции же /i и Wj, входящие во второе
тождество, получаются из функций /,¦ и Wj, входящих в первое то-
тождество, взаимной заменой операций дизъюнкции (V) и конъюнкции
(&). Такое преобразование тождеств допустимо в силу того, что вза-
взаимная замена V на V* эквивалентна изменению направления отсчета
времени.
Используя определение оператора перехода B.3), не представляет
труда доказать следующие операторные тождества:
x*dx = 0,
x'dx = dx,
~x2d(xix2) = 0,
d{x2xx) = x*2d
x2d(x2xi) = d{j)
x*2d(x2 Vii) = xjdx2,
x*2d{x2 VXi)
x\dx2
xdx-Q,
xdx = dx,
x2d(x2 Vii) = 0,
d(x2 Vii) -x2dxx \Zxxdx2,
^2d(x2 V Zi) = d(x2 V xx),
^2d(x2xi) = x\dx2,
x2d(x2xi) - x2x2dxlt
xx\d(x2 V x\) = x2x\d(x2xi) = dx2dx\.
Все тождества, за исключением последнего, записаны парами и
могут быть получены одно из другого на основании приведенной тео-
теоремы. Последнее тождество является самосопряженным, так как оно
по теореме не изменяется. Рассмотренные тождества наиболее часто
используются для упрощения выражений, содержащих операторы пе-
переходов.
Для преобразования операторных выражений могут быть полезны
следующие тождества:
d(dx) = 0, dlx = dx, Vz = Vz, V(Vx) = Vx.
При проектировании логических схем можно использовать и им-
импульсные сигналы с низким активным уровнем dx, dx и Vz (инверс-
(инверсные импульсные сигналы).
Операторные выражения, описывающие импульсные сигна-
сигналы, могут быть применены для проектирования логических
схем, формирующих такие сигналы. На рис. 2.3,а показана схе-
схема генератора импульсного сигнала dx, построенная в соответ-
соответствии с B.1), а на рис. 2.3,6— временные диаграммы, поясняю-
поясняющие ее работу (для простоты положили, что ЛЭ безынерцион-
безынерционны). Инверсный импульсный сигнал dx может быть получен с
помощью ЛЭ НЕ. Генераторы импульсных сигналов называют-
называются разностными элементами.
На рис, 2.35в представлена схема удвоения частоты, выпол-
выполненная в соответствии с B.5), а на рис. 2.3,г— временные диа-
Рис. 2.3
граммы, поясняющие ее работу. Вместо асинхронных потенци-
потенциальных элементов задержки на время Д? можно использовать
некоторое число последовательно включенных ЛЭ, обеспечива-
обеспечивающих заданную задержку.
Впервые операторы переходов были введены в работе [17].
Математический аппарат для синтеза и анализа цифровых схем,
основанный на операторах переходов, разработан в [10].
2.2. Модели логических элементов
Любой реальный ЛЭ не мгновенно реагирует на измене-
изменения входных сигналов, поэтому имеется некоторая паразитная
задержка между моментом времени, в который на его входы по-
поступают новые значения сигналов, и моментом времени, когда
выходной сигнал принимает значение, определяемое функцией,
которую выполняет ЛЭ. Эта функция представляет собой ста-
статическую модель ЛЭ, так как она не учитывает поведение ЛЭ
при изменении входных сигналов. Аналогично этому функция
f{v) или система функций fq{v) A-84), описывающая работу КС
без обратных связей, является ее статической "моделью.
Для исследования переходных процессов, вызываемых в ЛС
изменениями входных сигналов, необходимо ввести динамиче-
динамические модели ЛЭ, учитывающие паразитные задержки. Тогда ди-
динамическая модель ЛС будет определяться динамической моде-
моделью ЛЭ и статической моделью ЛС. Так, динамическая модель
КС без обратных связей будет определяться формой предста-
представления функций fq{v), задающей структурную схему (число ЛЭ
и все связи между ними), и динамической моделью ЛЭ.
Самая общая динамическая модель ЛЭ И-НЕ, имеющего
два входа, представлена на рис. 2.4,а. Эта модель состоит из
74
Глава. 2. Анализ и синтез ЛС
2.2. Модели логических элементов
75
Рис. 2.4
безынерционного ЛЭ И-НЕ (статическая часть модели) и пара-
паразитных элементов задержки г, (г = 1,2,3). Величины задержек
т\ и г2 зависят от длины проводников, соединяющих выводы
ЛЭ с источниками сигналов, от длительности фронтов входных
сигналов xi и х2, от порогов срабатывания ЛЭ по входам xt и
х2, а величина гз определяется инерционностью той части ЛЭ
И-НЕ, через которую проходит сигнал, описываемый функцией
Х2-х\. В общем случае точные значения величин г, неизвестны,
так как они зависят от многих факторов и с течением време-
времени могут изменяться. Кроме того, значения величин г, могут
быть различными при переходах сигналов х\, х2 и а с 0 на 1 и
с 1 на 0. Рассмотренная модель является наиболее сложной и
пригодна для описания любого ЛЭ (И, ИЛИ, ИЛИ-НЕ), если
использовать в ней соответствующую статическую модель.
Будем говорить, что входные сигналы ЛЭ не изменяются од-
одновременно, если на интервале Ат = \т\ — г2| изменяется только
один сигнал х\ или х2, и что входные сигналы ЛЭ изменяются
одновременно, если на интервале Ат изменяются оба сигнала
х\ и х2, так как истинное соотношение величин задержек Т\ и
Т2 неизвестно. Если сигналы х\ и х2 никогда одновременно не
изменяются (хотя бы в противоположных направлениях), то мо-
модель ЛЭ И-НЕ может быть приведена к виду, показанному на
рис. 2.4,5, где г — элемент задержки с переменной величиной
задержки т = т\ + т3 или т = г2 + г3 в зависимости от того, ка-
каким сигналом хр вызывается изменение выходного сигнала а.
Поэтому данную модель назовем динамической моделью с пе-
переменной задержкой. Из рис. 2.4,5следует, что
a(t) = x2(t - т) • Xl(t - т), a(t + г) = x2(t) ¦ Xl(t) = а+.
Обозначив сигналы xp(t) = хр и a(t) = а, получим:
а' =
B-7)
где а — значение выходного сигнала ЛЭ в данный момент вре-
мени, а+ — следующее его значение, которое появится через
время т после изменения входных сигналов хр.
Модель с переменной задержкой можно представить в не-
несколько ином виде (рис. 2.4,в), положив, что элемент задержки
LJ—J
Рис. 2.5
т в момент изменения сигнала хр подключается к тому входу,
на который этот сигнал подается, а на другом входе элемент
задержки в этом случае отсутствует. Данную модель будем на-
называть динамической моделью с виртуальной задержкой.
Логический элемент находится в устойчивом состоянии,
если сигналы до элемента задержки и после него совпадают,
т.е., если а+ = а. Если же а+ ф а, то ЛЭ находится в неустой-
неустойчивом состоянии, так как в этом случае его выходной сигнал
должен измениться через время, не большее т.
На рис. 2.5,а показана КС, составленная из ЛЭ И и ИЛИ на осно-
основании их динамических моделей. Для ЛЭ И использована модель с
переменной задержкой, аналогичная показанной на рис. 2.4,5, а для
ЛЭ ИЛИ — общая модель, аналогичная показанной на рис. 2.4,а (на
рис. 2.5,а паразитные задержки на выходах ЛЭ И объединены с па-
паразитными задержками на входах ЛЭ ИЛИ, т.е. задержки т\ и г2
являются суммой двух задержек). Как видно из рис. 2.5,а, КС выпол-
выполняет функцию /(t/) = гз • Х\ V жз • Х2, которая является ее статической
моделью.
Пусть х\ — Х2 = 1 и изменяется только один сигнал жз- Тогда
функция f{u) = а?3 V ж3 = 1, т. е. из статической модели КС следу-
следует, что ее выходной сигнал аз не должен изменяться при изменении
входного сигнала жз- Наличие же паразитных задержек т\ и Тг раз-
разной величины приводит к появлению на выходе КС ложных значений
выходного сигнала аз = 0 малой длительности (рис. 2.5,5). Так как
истинное соотношение величин задержек тх и тъ неизвестно, то нельзя
предугадать, вкаком месте появится ложное значение выходного сиг-
сигнала аз = 0 (при изменении входного сигнала жз с 0 на 1 или с 1
на 0). Динамические модели ЛЭ и предназначены для формализации
исследования поведения ЛС при переходных процессах, вызываемых
в них изменениями входных сигналов.
При изменении выходных сигналов двух или большего числа
76
Глава. 2. Анализ и синтез ЛС
2.3. Модели логических схем
77
лс
Рис. 2.6
Рис. 2.7
ЛЭ, вызванных одними и теми же изменениями входных сиг-
сигналов КС, из-за неравенства задержек возникают состязания
(гонки) ЛЭ. Состязания ЛЭ называются критическими, или не-
недопустимыми, если хотя бы один выходной сигнал КС во время
переходного процесса может измениться более одного раза. Со-
Состязания ЛЭ называются некритическими, или допустимыми,
если все выходные сигналы КС во время переходного процесса
изменяются только один раз.
2.3. Модели логических схем
Логической схемой называется схема, составленная из ЛЭ
путем соединения выходов одних ЛЭ со входами других. Будем
полагать, что построение ЛС основано на следующих правилах:
выход ЛЭ можно подсоединять ко входам нескольких ЛЭ;
на входы ЛЭ можно подавать сигналы, представляющие со-
собой константы 0 и 1;
выходы ЛЭ нельзя соединять вместе;
выходы ЛЭ нельзя подключать к собственным входам;
ЛС может иметь любое число обратных связей, по которым
выходные сигналы некоторых ЛЭ возвращаются на собствен-
собственные входы, предварительно пройдя через некоторое число ЛЭ.
В дальнейшем ЛЭ и их выходные сигналы будем обозна-
обозначать символами аТ, где г = 1,2, Динамической моделью ЛС
называется совокупность функций, описывающих сигналы а+
всех ЛЭ, входящих в состав ЛС [10]. На рис. 2.6 приведена ЛС
с обратными связями, в которой использована модель ЛЭ с пе-
переменной задержкой (см. рис. 2.4,6). Динамическая модель этой
Л С описывается функциями
a^ = ivai, «^ = a3vai, a| = iVo2- B.8)
Эти функции можно представить в более общем виде:
a+ = fr(x,a3,a2,cti), r = 1,2,3, B.9)
хотя а+ и являются вырожденными функциями (зависят толь-
только от двух переменных).
Пусть ЛС состоит из s ЛЭ as,..., а2, ct\, определенным обра-
образом связанных между собою, и имеет п физических входов, на
которые подаются сигналы хп,..., х2, х\, и к физических выхо-
выходов, с которых снимаются сигналы Zk,..., z2, z\ (рис. 2.7). Тогда
динамическую модель ЛС на основании выражения B.9) можно
описать системой функций
а+ = /r(xn,...,xj,a5,...,ai), г = l,2,...,s. B.10)
Данную систему функций можно представить в векторной
форме:
/х+= /(«/,/х), B.11)
где/х+ = (a+,...,af), v - (хп,..., ц), ц = (а,,...,^).
Введем некоторые определения. Состоянием входа ЛС на-
называется n-мерный вектор
v% — (ех„5 • • • 1 ехр? ¦ ¦ ¦ 1 еХ] );
р значение входного сигнала ЛС хр, г =
exi • Всего может быть 2П различных состояний входа и =
)
где еХр = 0 или 1
,,i)
Внутренним состоянием ЛС называется .ч-мерный вектор
где еат = 0 или 1 — значение выходного сигнала ЛЭ аГ,
j = eQs ... eai. Всего может быть 2s различных внутренних со-
состояний ц = (as,...,ai). В дальнейшем внутреннее состояние
/Zj часто будем называть просто состоянием fij.
Два состояния входа i/ц и V{2 (два внутренних состояния /хд
и /ij2) называются соседними, если они различаются значени-
значением только одного входного сигнала хр (выходного сигнала ЛЭ
ат). Соседним изменением состояний входа называется измене-
изменение некоторого состояния входа иц на любое соседнее состояние
входа V{2. При соседних изменениях состояний входа изменяется
только один входной сигнал ЛС. Изменения внутренних состо-
состояний называются переходами. Система функции B.10), а также
функция B.11), называются функцией переходов ЛС. Функция
переходов ЛС и представляет собой ее динамическую модель.
Так как выходными сигналами ЛС zq (q = 1,2, ...,k) явля-
являются выходные сигналы к ЛЭ, то можно считать, что zq — aq
(Я < s)- Состоянием выхода ЛС называется fc-мерный вектор
78
Глава 2. Анализ и сцнтез ЛС
где eZq = 0 или 1 — значение выходного сигнала Л С zq, I =
eZk ... eZl. Всего может быть 2к различных состояний выхода
А = (zk,...,zi).
На основании вышеизложенного для ЛС, показанной на рис.
2.6, состояния v = (х), /х = (a3,a2,ai), А = (z). Функция пе-
переходов ЛС B.8) позволяет достаточно просто формальными
методами проанализировать ее поведение при переходных про-
процессах.
Логическая схема находится в устойчивом состоянии, если
все ЛЭ, входящие в ее состав, находятся в устойчивом состо-
состоянии. Значит, в устойчивых состояниях должны выполняться
равенства а+ = ar для всех г, т. е. /х+ = /х. Подставив эти значе-
значения сигналов а+ в функцию переходов B.10), получим систему
логических уравнений
<хг = fr(xn,...,xi,as,...,ai) B.12)
с s неизвестными ar (г = 1,2, ...,s\. Данная система предста-
представляет собой статическую модель JIC. Если решения системы
логических уравнений B.12) относительно неизвестных аг не
существует, то это означает, что ЛС при некоторых или всех
состояниях входа не имеет устойчивых состояний.
Логическая схема находится в неустойчивом состоянии,
если хотя бы один ЛЭ находится в неустойчивом состоянии,
т.е., если /х+ ф ц. Если ЛС находится в неустойчивом состоя-
состоянии /iji, то оно изменится на некоторое состояние /ij2 через вре-
время, определяемое паразитными задержками тех ЛЭ аг, которые
находятся в неустойчивом состоянии. Поэтому отсутствие у ЛС
при некоторых состояниях входа щ устойчивых состояний озна-
означает наличие в ней автоколебательных процессов при данных
состояниях входа (так как число ЛЭ, входящих в состав ЛС,
конечно, то выходные сигналы некоторых из них должны само-
самопроизвольно изменяться с некоторым периодом).
Если ЛС является комбинационной схемой, то в устойчивых
состояниях должно выполняться равенство
V= аЯ = fq(xn,---,Xl,ats,--',Otl) = fq{Xn,---,Xl), B.13)
где q = 1,2,...,А;.
Действительно, из определения КС A.84) следует, что ее
выходные сигналы не зависят от внутреннего состояния /х =
(as,...,ai), поэтому к функций из B.12) a, = zq не должны в
устойчивых состояниях зависеть от состояния ц.
Равенства B.13) всегда выполняются для ЛС без обратных связей.
Для ЛС с обратными связями эти равенства также могут выполнять-
выполняться, т.е. отсутствие обратных связей не является необходимым требо-
2.4. Анализ логических схем
79
ванием для определения КС. Показанная на рис. 2.6 ЛС с обратны-
обратными связями представляет собой комбинационную схему. Докажем это.
Функция переходов B.8) для устойчивых состояний (ajt" = ar) дает
систему логических уравнений (статическую модель)
B-14)
a3 =
а2 = а3
— х V а2
с тремя неизвестными а3, «2 u_Q\. Подстановка а3 из первого урав-
уравнения во второе дает a2 = xVai. Подставив этот результат в третье
уравнение, получим значение ot\ = х, и поэтому а3 = 1 и а2 = х.
Итак, ЛС на рис. 2.6 реализует константу 1, т.е. ее выходной сигнал
не зависит от внутреннего состояния, а значит ЛС является комби-
комбинационной схемой. Статическая модель B.14) не позволяет получить
большей информации о функционировании ЛС.
Систему логических уравнений B.14) можно решить и формаль-
формальным методом, изложенным в § 1.6. Решение систем уравнений ти-
типа B.14) будем называть решением функции переходов относительно
устойчивых состояний. Если при решении будут делаться ссылки на
функцию переходов типа B.8), то предполагается, что знаки "+" в
ней опущены.
2.4. Анализ логических схем
Основной задачей анализа ЛС является исследование их по-
поведения при переходных процессах (в неустойчивых состояни-
состояниях). Такое исследование позволяет не только определить дли-
длительность переходных процессов при тех или иных входных воз-
воздействиях, но и установить закон функционирования ЛС, если
он неизвестен. Понятно, что для исследования переходных про-
процессов необходимо использовать динамическую модель ЛС, ко-
которая описывается функцией переходов B.10) или B.11).
Для любой ЛС функцию переходов /х+ = f{v, /i) всегда мож-
можно записать в явном виде и вычислить все ее значения в за-
зависимости от значений V{ и /ij. Пара (i/,-,/ij) называется пол-
полные состоянием логической схемы. Значения функции перехо-
переходов для конкретных значений пар (^,/ij) будем записывать в
виде /х,+ = /(t-,-,/ij). Вычисленные значения /х+ удобно предста-
представлять в виде таблицы, называемой таблицей переходов.
Таблица переходов состоит из 2s строк, каждой из которых
соответствует одно из внутренних состояний /х_, = {еа,, • • •, CaJ,
и 2П столбцов, каждому из которых соответствует одно из со-
состояний входа V{ = (еХп,..., еХ]). В каждую из клеток таблицы
переходов, стоящую на пересечении столбца V{ и строки /х,, т. е.
в клетки, соответствующие парам (i/,-,/*,), записывается вычи-
вычисленное значение /х+. Если fifj — fij, то это означает, что вну-
80
Глава 2. Анализ и синтез ЛС
треннее состояние /i, для состояния входа i>, является устойчи-
устойчивым. Если же fifj — цг ф hj, то ЛС под воздействием состояния
входа Vi перейдет через некоторое время из состояния /i, в со-
состояние /tr, т. е. ЛС в данном случае находится в неустойчивом
состоянии. Для большей наглядности устойчивые состояния в
таблицах переходов отмечаются круглыми скобками.
Методику анализа ЛС рассмотрим на пяти конкретных примерах,
которые позволят не только освоить ее, но и ввести на физической
основе некоторые новые понятия.
Пример 1. ЛС состоит из одного'ЛЭ И-НЕ (см. рис. 2.4,6),
описываемого функцией переходов B.7), т.е.
а+ = f(v,n) = f(x2,xua) = х2 Vxb B.15)
где v = (ж2, х\), \х = (а). Таблица переходов в этом случае состоит из
2" = 22 = 4 столбцов и 2s = 21 = 2 строк (табл. 2.1).
Таблица 2.1. Таблица
переходов ЛЭ И-НЕ
а
0
1
Z2Z1
00
1
A)
01
1
A)
10
1
A)
11
@)
0
Значения ц^ = af- довольно просто вычисляются на основании
выражения B.15). По таблице переходов легко установить, какие со-
состояния входа j/, при данном исходном устойчивом состоянии fij вы-
вызывают в ЛС переходный процесс. Так, например, если а+ = а = 0, то
переходный процесс (изменение выходного сигнала а с 0 на 1) могут
вызвать значения входа щ = @,0), v\ = @, 1) и i/2 = A,0).
Функцию переходов можно представить и графически так называ-
называемым графом переходов (рис. 2.8), который легко может быть постро-
построен по таблице переходов. Граф переходов состоит из узлов, обозна-
обозначаемых кружками, и ветвей, обозначаемых направленными линиями.
Узлы указывают внутренние состояния Hj, а ветви — переходы ме-
между ними, вызываемые состояниями входа V{. Ветви, исходящие из
какого-либо узла и входящие в этот же узел, называются петлями.
Ветви и петли подписываются состояниями входа i/it вызывающими
соответствующие переходы. Петли указывают, при каких состояниях
входа V{ данное внутреннее состояние ЛС является устойчивым. С
помощью графа переходов достигается большая наглядность изобра-
изображения работы ЛС. Следует не забывать, что изменения внутренних
состояний происходят не мгновенно, а через время т, равное задержке
сигналов в одном ЛЭ.
2.4. Анализ логических схем
81
11 0OV01V1O
I
O0VO1V1O
11
Рис. 2.8
б)
—J
—U^J
1
:-|
:•!
Рис. 2.9
Пример 2. Установим закон функционирования Л С с обрат-
обратными связями (см. рис. 2.6), которая описывается функцией перехо-
переходов B.8). Составим по ней таблицу переходов (табл. 2.2) и отметим
скобками устойчивые состояния. Как и в предыдущем примере, ка-
каждый столбец содержит по одному устойчивому состоянию. Наличие
для каждого состояния входа I/, только одного устойчивого состояния
является достаточным условием того, чтобы ЛС была комбинацион-
комбинационной схемой.
На рис. 2.9,о показан граф переходов, составленный по табл. 2.2.
Поясним составление графа переходов. Пусть исходное состояние вхо-
входа v = щ = @), т.е. х — 0. Из табл. 2.2 следует, что ЛС находится в
устойчивом состоянии/j5 = A,0. 1), т.е. полное ее состояние определя-
определяется парой (vq, Цъ)- При изменении сигнала х с 0 на 1 (состояния входа
JA) на v\) состояние /is должно измениться на состояние ц\ = @, 0,1),
так как оно находится в столбце v\ и строке //5- Изменение состояния
произойдет через время т3, поскольку при этом изменяется выходной
сигнал только одного ЛЭ аз- Внутреннее состояние ц\ при состоянии
входа j/i, как это видно из табл. 2.2, неустойчиво, поэтому оно долж-
должно измениться на следующее состояние //3 = @, 1,1), соответствующее
возникшей новой паре (^i,//i). Процесс изменения внутренних состо-
состояний продолжается до тех пор, пока ЛС не придет в устойчивое со-
состояние. Из табл. 2.2 следует, что при этом реализуется следующая
последовательность полных состояний:
Первый переход вызывается изменением состояния входа, а все
остальные — изменениями внутренних состояний. Первое и последнее
полные внутренние состояния устойчивые (отмечены круглыми скоб-
скобками). Аналогично этому по табл. 2.2 отыскиваются переходы при
изменении входного сигнала ж с 1 на 0 (рис. 2.9,а). Граф переходов со-
составлен только из тех состояний, которые возникают при переходах
между устойчивыми внутренними состояниями.
Состояние /ij, в которое есть переход под воздействием какого-
6 Пужальскнй Г. И., Новоссльцеаа Т Я
82
Глава 2. Анализ и синтез ЛС
2.4. Анализ логических схем
83
Таблица 2.2. Таблица
переходов РЭ
Таблица 2.3. Таблица
переходов генератора
0
0
0
0
1
1
1
1
a2
0
0
1
1
0
0
1
1
"I
0
1
0
1
0
1
0
1
0
111
111
111
111
111
A01)
111
101
с
1
111
Oil
110
010
111
001
A10)
000
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
X
0
111
101
011
001
111
A01)
011
001
1
111
101
011
001
по
100
010
000
либо состояния входа щ, но не являющееся для него устойчивым,
называется переходным состоянием. Так, состояния /i|, /*з, /*2 и И7
— переходные.
При практическом использовании любой ЛС частота изменения
состояний входа должна быть ограничена некоторой величиной, га-
гарантирующей надежный переход из одного устойчивого состояния в
другое, т. е. состояние входа не должно изменяться до тех пор, пока в
ЛС не закончится переходный процесс. В противном случае поведение
ЛС будет недетерминированным.
Из графа переходов (рис. 2.9,а) видно, что при переходах внутрен-
внутренние состояния изменяются только на соседние (при каждом переходе
изменяется выходной сигнал только одного ЛЭ), и на выходе z — аз
при изменении входного сигнала ж с 0 на 1 формируется сигнал, рав-
равный 0, длительностью тз + то + т\ — Зг, где т — среднее время па-
паразитной задержки сигналов в одном ЛЭ. На этом основании данная
ЛС называется разностным элементом (элементом, формирующим
импульсный сигнал при изменениях потенциального сигнала х).
На рис. 2.9,5показаны временные диаграммы, построенные по гра-
графу переходов на рис. 2.9,а (точками помечены интервалы времени т,
когда ЛС находится в неустойчивом состоянии). Из рис. 2.9,? сле-
следует, что выходной импульсный сигнал ЛС описывается функцией
z = а3 = dx- Если в обратную связь с ЛЭ а3 на ЛЭ а2 (см. рис. 2.6)
последовательно включить 2тп ЛЭ НЕ, то длительность формируемо-
формируемого импульсного сигнала а3 = 0 будет равна Зг + 2т • т.
Для приобретения навыков анализа ЛС рекомендуется самосто-
самостоятельно произвести анализ двойственного разностного элемента, вы-
выполненного на ЛЭ ИЛИ-НЕ (см. рис. 1.19,в). Следует убедиться, что
на его выходе формируется сигнал, равный 1, длительностью Зг при
изменении входного сигнала с 1 на 0. Если входной и выходной сиг-
сигналы этого разностного элемента обозначить череэ г и г, то закон его
функционирования будет описываться функцией z — dx.
В § 1.13 было введено понятие порядка КС без обратных связей
как максимальное число последовательно включенных ЛЭ. Для КС
с обратными связями такое определение порядка непригодно. Дей-
Действительно, по виду КС на рис. 2.6 ее порядок установить невозмож-
невозможно. Так как порядок КС характеризует максимальную длительность
переходного процесса, вызываемого изменениями входных сигналов,
то порядком КС с обратными связями следут считать максимальное
число переходов внутренних состояний при изменении ее состояний
входа. На этом основании КС, представляющая собой рассмотренный
разностный элемент (рис. 2.6), имеет четвертый порядок.
в) о
a^T^,,
Рис. 2.10
Пример 3. Исследуем ЛС с обратной связью, изображенную
на рис. 2.10,а. Здесь (и в дальнейшем) для простоты паразитные эле-
элементы задержки не показаны. Для записи функции переходов ЛС
а+ = /г(ж,а3, a2,ai), г = 1,2,3
по ее структурной схеме (модели) все выходные сигналы ЛЭ аг сле-
следует заменить на а+, оставив неизменными обозначения их входных
сигналов. Тогда из рис. 2.10,а следует, что функция переходов ЛС
aj = о72, aj = c*i, a* = гУ5з. B16)
Опустив знаки "+", получим статическую модель ЛС — систему
логических уравнений
оз = «2, о2 = aj, ai = x V a3 B17)
с тремя неизвестными «i, a2 и аз- Благодаря тому, что неизвестные
обычно не являются независимыми, имеется возможность сократить
их число. Подстановкой значений одних неизвестных в другие дан-
данную систему можно свести к одному уравнению аз = ~х V аз, решение
которого дает
а3 = 0 е 1 V h ¦ 1®х = 1 V h ¦ х, V-i • V = х.
Из этого следует, что при значении входного сигнала х = 1 реше-
решения не существует, т. е. в ЛС при х = 1 происходит автоколебатель-
автоколебательный процесс, так как отсутствуют устойчивые состояния. При х = 0
из системы B.17) следует, что имеется одно устойчивое состояние, в
котором сигналы сц = 1, а2 = 0, аз = 1. Таким образом, ЛС предста-
представляет собой управляемый сигналом х автогенератор.
Эти же самые выводы можно сделать и из таблицы переходов
(табл. 2.3), составленной на основании функции переходов B.16). Дей-
Действительно, в столбце, соответствующем значению входного сигнала
б*
84
Глава 2. Анализ и синтез ЛС
2.4. Анализ логических схем
85
х — 1, не имеется ни одного устойчивого состояния. На рис. 2.10,6
показан граф переходов, построенный по табл. 2.3, из которого видно,
что при х — 1 внутренние состояния ЛС самопроизвольно изменяют-
изменяются на соседние, и период генерируемого сигнала равен 6т. По графу
переходов легко построить временные диаграммы для сигналов ar.
Из табл. 2.3 видно, что при х — 1 состояние цо = @, 0, 0) изме-
изменяется на /17 = A,1,1), а Ц7 на /л0. Эти переходы, отмеченные на
рис. 2.10,5 штриховыми ветвями, могут происходить длительное вре-
время только при равенстве задержек сигналов во всех трех ЛЭ, т. е. при
т\ = Т2 = тз- Даже при незначительном различии этих задержек в
ЛС возникают состязания (гонки) ЛЭ. Так как истинное соотноше-
соотношение задержек неизвестно, то поведение ЛС в этом случае недетер-
недетерминированно. Как бы близки ни были величины задержек, должен
произойти переход в подграф, состоящий из шести состояний (рис.
2.10,6). Здесь внутренние состояния изменяются на соседние, а зна-
значит состязания ЛЭ отсутствуют, и автогенерация продолжается до
тех пор, пока управляющий сигнал х = 1.
в)
X <Т
11 \ т.= т.
Рис. 2.11
Пример 4. Установим закон функционирования ЛС, приведен-
приведенной на рис. 2.11,а. В этом случае состояния v = (х2, Х\), /л — (от, c*i) =
А = B2:2i), и функция переходов
а+ = fr(x2, xu a2, ai), г=1и2,
определяется выражениями:
а+ = х2
au а+ = x
а+ = xi Va2-
B.18)
Опустив знаки "+", получим статическую модель ЛС:
а2 = х2 Vai, ai = xi V a2. B19)
Подстановка значения а\ из второго уравнения в первое дает ло-
логическое уравнение а2 — х~2 V х\а^ с одним неизвестным а2. Решив
его, получим:
а2 - х2 V h ¦ x2-xi, ф!-ф2 = О,
т. е. решение существует, а значит автоколебательные процессы в ЛС
отсутствуют. Упростив полученное решение и подставив его во второе
уравнение B.19), найдем:
а2 = х2 Vft -xi, qi = xi Vft -x2. B.20)
Из этих выражений видно, что выходные сигналы ЛС z2 = a2 и
2i = qi неоднозначно выражаются через входные сигналы 1г и х\, а
это означает, что ЛС не является комбинационной схемой. В табли-
таблице переходов (табл. 2.4), составленной на основании функции пере-
переходов B.18), в столбце v$ = A,1) имеется два устойчивых состояния
ц1 = @,1) и \х2 — A,0) в отличие от предыдущих таблиц переходов,
в которых было только по одному устойчивому состоянию. Из этого
следует вывод: чтобы ЛС была комбинационной схемой, достаточно,
чтобы во всех столбцах соответствующей ей таблицы переходов было
только по одному устойчивому состоянию.
Таблица 2.4. Таблица переходов
.R-S-триггера
a2ai
0 0
0 1
1 0
1 1
X2Xi
00
11
11
И
(П)
01
11
11
A0)
10
10
11
@1)
11
01
11
11
ron
A0
00
В отличие от КС, которые в устойчивых состояниях реализуют
однозначное соответствие между состояниями входа j/, и состояния-
состояниями выхода А;, в рассматриваемой ЛС реализуется соответствие ме-
между последовательностями состояний входа i/ц, |/,2, ^.з, • • ¦ (входны-
(входными последовательностями) и последовательностями состояний выхода
Aji, Aj2, Aj3, • • • (выходными последовательностями). По графу перехо-
переходов (рис. 2.11,6), составленному по табл. 2.4 для ЛС на рис. 2.11,а, лег-
легко установить такое соответствие. Так, например, входной последо-
последовательности i/2, |/з, i/i, f3 соответствует выходная последовательность
•^Ь Ai, A2, А2, откуда видно, что при одном и том же.состоянии входа 1/3
получаются разные состояния выхода Ai и А2. Такие ЛС называют-
называются последователъностпными схемами, или цифровыми автоматами.
Для того, чтобы ЛС была последовательности ой, необходимо (но не
достаточно), чтобы хотя бы в одном столбце имелось не менее двух
устойчивых состояний.
При изменении состояния входа uq = @, 0) на i/з = AI) возникают
состязания ЛЭ (штриховые ветви на рис. 2.11,6), так как состояние
цз = A,1) изменяется на несоседнее состояние /*о = @,0). В зави-
зависимости от соотношений задержек т\ и т-i ЛС может установиться в
любое из двух устойчивых состояний: ц\ — @,1) или \х2 — A, 0) (рис.
2.11,в), т. е. в этом случае переходы между устойчивыми состояниями
являются недетерминированными. Таким образом, в рассматривав-
86
Глава 2. Анализ и синтез ЛС
мой последовательностной схеме состязания ЛЭ приводят к состяза-
состязаниям устойчивых состояний, которые недопустимы, так как разным
устойчивым состояниям обычно соответствуют разные значения вы-
выходных сигналов автомата. Поэтому при практическом использовании
ЛС состояние входа и0 = @,0) должно быть запрещено, т.е на вхо-
входы ^икогда одновременно не должны подаваться значения сигналов
xi - 0 и х2 = 0. При выполнении этого условия ЛС будет предста-
представлять собой асинхронный потенциальный триггер типа R-S, имею-
имеющий прямой 2i = Q и инверсный z2 = Q выходы (х{ = 5, х2 = Д).
Из графа переходов (рис. 2.11,6) следует, что при изменении вну-
внутренних состояний триггера прямой и инверсный сигналы на время
•Л или т2 одновременно становятся равными 1 (состояние /д3 = A,1)
является переходным для состояний входа ut и и2). Необходимо под-
подчеркнуть, что понятие прямого и инверсного сигналов может быть
определено только для устойчивых внутренних состояний, так как
практически всегда "прямые" и "инверсные" сигналы в переходных
режимах имеют одинаковые значения 0 или 1.
Рассмотренные примеры позволяют разделить все ЛС на три
класса: комбинационные схемы, последовательностные схемы (ци-
(цифровые автоматы) и автогенераторы. В принципе, автогенераторы
можно отнести к особым случаям комбинационных или последова-
телыюстных схем, поскольку ЛС с обратными связями могут быть
как комбинационными, так и последовательностными схемами Дей-
Действительно, автогенератор можно рассматривать как КС, имеющую
бесконечно высокий порядок, поскольку переходный процесс в автоге-
автогенераторе длится бесконечно долго. Порядок КС, представляющей со-
оой управляемый автогенератор, зависит от значения входного упра-
управляющего сигнала и от момента времени его изменения по отношению
к внутреннему состоянию автогенератора. Но управляемый автогене-
автогенератор можно считать и особым случаем цифрового автомата — авто-
автомата, не имеющего устойчивых внутренних состояний при некоторых
состояниях входа.
Пример 5. Требуется установить закон функционирования ЛС
на рис. 2.12, функция переходов которой
ar = fr(xta4,a3,a2,ai), г = 1,2,3,4
описывается выражениями
а+ = а3 V а2, а+ = а4 V а,, а+ = х V а3 V а,, а+ = х V a4 V a2.
Решение данной системы уравнений относительно устойчивых со-
состояний дает а4 = х V h ¦ х, ф1 ¦ ф2 = х, т. е. решение отсутствует при
х - 1, что подтверждается и таблицей переходов (табл. 2.5; в столб-
столбце х = 1 устойчивые состояния отсутствуют). При х = 0 сигналы
о4 = h = 0 или 1, а3 = Л = 1 или 0, а2 = 1, аг = 1, т.е. в этом случае
имеется два устойчивых состояния ц7 = @,1,1,1) и /хп = A,0,1,1).
Для получения практических навыков в аналитических преобразова-
преобразованиях функций решение системы логических уравнений рекомендуется
выполнить самостоятельно, сведя ее предварительно к одному логиче-
логическому уравнению (число независимых уравнений обычно значительно
меньше, чем их имеется в статической модели ЛС).
2.4. Анализ логических схем
87
Рис. 2.12
Рис. 2.13
Таблица 2.5. Таблица переходов
dT-триггера
Q4
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
«3
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
1*2
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
«I
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
2
0
1111
1111
1111
1111
1111
1111
0111
@111)
1111
1011
1111
A011)
1111
1011
0111
ООП
1
1111
1111
1111
1111
1111
1101
0111
0101
1111
1011
1110
1010
1111
1001
0110
0000
Глава 2. Анализ и синтез ЛС
Из графа переходов (рис.2.13,о), построенного на основании табл.
2.5, видно, что при значении входного сигнала х = 1 внутренние состо-
состояния ЛС циклически изменяются с периодом 8т, так как в этом случае
не имеется ни одного устойчивого состояния. Внутренние состояния
изменяются только на соседние, а значит состязания ЛЭ отсутствуют.
Покажем, что данную ЛС можно использовать в качестве асин-
асинхронного импульсного триггера со счетным входом (dT-триггера),
если потенциальный сигнал х заменить импульсным сигналом dT (Т
— входной информационный сигнал триггеров со счетным входом).
Импульсный сигнал dT характеризуется последовательностью зна-
значений 0 —> 1 —> 0. Пусть при значении сигнала dT = 0 ЛС находится в
устойчивом состоянии /х7 = @, 1,1,1), а затем его значение изменяет-
изменяется на 1. В ЛС при таком воздействии возникает переходный процесс,
характеризующийся последовательностью изменений внутренних со-
состояний
И7 —* /^5 —> /^13 —> И9 -* /ill —> /Х10 —> /Х14 —> • ¦ ¦ ¦
Если импульсный сигнал dT изменится с 1 на 0 в тот момент
времени, когда ЛС перешла в состояние /лц, то переходный процесс
на этом и закончится, так как данное внутреннее состояние явля-
является устойчивым для значения входного сигнала х = 0. Часть ЛС,
состоящая из ЛЭ а3 и а4, представляет собой рассмотренный выше
асинхронный потенциальный Я-5-триггер. Из графа переходов (рис.
2.13,а) видно, что данный триггер полностью переключается (сигналы
аз и 04) в момент времени, в который ЛС переходит в неустойчивое
состояние fi9, и состояние //9 изменяется на цп при любых значениях
входного сигнала. Длительность перехода из устойчивого состояния
/J7 в неустойчивое состояние ^9 равна Зг, где т — среднее время па-
паразитной задержки сигналов в одном ЛЭ.
Если импульсный сикнал dT изменится с 1 на 0, когда ЛС на-
находится в неустойчивом состоянии //i3, то возникнут состязания ЛЭ,
которые приведут к состязаниям устойчивых состояний (подробный
анализ состязаний можно произвести с помощью табл. 2.5). Длитель-
Длительность перехода ЛС из устойчивого состояния ц7 в состояние ц\3 равна
2т, а в состояние //ц — 4т. Поэтому длительность импульсного сиг-
сигнала At при использовании ЛС на рис. 2.12 в качестве триггера со
счетным входом (dT-триггера) должна удовлетворять соотношению
2т< At < 4т. B.21)
Переход из устойчивого состояния /хц под воздействием активно-
активного уровня импульсного сигнала dT — 1 в состояние ц7 в силу симме-
симметричности схемы подчиняется тем же закономерностям, что и рассмо-
рассмотренный выше переход из состояния //7 в состояние /in, поэтому при
поступлении на вход триггера каждого нового импульса его состояние
(сигнал zi = а3) будет изменяться на инверсное @ на 1, а 1 на 0).
Таким образом, действительно, рассмотренная ЛС при соответ-
соответствующем выборе длительности импульсного сигнала dT может быть
использована в качестве триггера со счетным входом. На рис. 2.13,5
изображены временные диаграммы, поясняющие его работу (интер-
(интервалы времени т обозначены одной точкой, а 2т — двумя точками).
2.5. Синтез КС, свободных от состязаний
89
Импульсный сигнал dT длительностью Зг можно получить с помо-
помощью разностного элемента, показанного на рис. 2.6 (перед подачей
на вход триггера выходной сигнал разностного элемента необходимо
проинвертировать).
Если на вход триггера подать сигнал dT, имеющий длительность
6т < At < 8т, то триггер сработает два раза, т. е. один импульс будет
воспринят как два импульса, длительность которых определяется со-
соотношением B.21). Рассмотренный триггер можно использовать и без
разностного элемента, если период То подаваемого на его вход сигна-
сигнала (полагаем, что полупериоды равны) удовлетворяет соотношению
4т < То < 8т.
Изложенная формальная методика анализа ЛС дает ясное пред-
представление о физических процессах, протекающих в них при изменении
входных воздействий, и достаточно проста в применении, если ЛС со-
состоит из небольшого числа ЛЭ (s < 7) и имеет мало физических вхо-
входов (п < 3). Анализ же более сложных ЛС необходимо проводить с
помощью компьютера. Все понятия, введенные при выполнении ана-
анализа ЛС, естественным образом используются в теории асинхронных
потенциальных автоматов.
Один из упрощенных методов анализа ЛС с обратными связя-
связями заключается в отыскании минимального числа обратных связей,
при разрыве которых получается
ЛС без обратных связей. Это по-
позволяет найти минимальное чи-
число переменных а+ для описания
динамической модели ЛС. Так,
если в разностном элементе (см.
рис. 2.6) разорвать связь с выхо-
да ЛЭ а2 на вход ЛЭ сц, то получится ЛС без обратных связей. Тогда
паразитные элементы задержки т\ и т3 можно вынести на выход а2
полученной ЛС и получить упрощенную динамическую модель ЛС с
восстановленной обратной связью (рис. 2.14):
aj = x ¦ a2x ¦ x ¦ a2
Z = X ¦ Q-iX = 1.
Упрощенная динамическая модель ЛС позволяет значительно
проще установить закон ее функционирования, нЪ переходные про-
процессы на ее основе исследовать невозможно.
2.5. Синтез комбинационных схем, свободных
от состязаний
В § 2.2 была показана возможность появления на выходах
КС кратковременных ложных значений сигналов из-за состя-
состязаний ЛЭ. Эти ложные значения могут привести к неправиль-
неправильной работе других ЛС, в которых выходные сигналы КС ис-
используются в качестве входных. Воздействие кратковременных
90
Глава 2. Анализ и синтез ЛС
ложных сигналов на ЛС с низким быстродействием не опасно,
так как они не успевают на них отреагировать. Однако посту-
поступление ложных значений сигналов, хотя и кратковременных,
на быстродействующие ЛС может вызвать ошибки в их работе.
Покажем, что если допускаются только соседние изменения со-
состояний входа, то можно синтезировать КС, на выходах которой
ложные значения сигналов будут отсутствовать [5, 10].
Комбинационная схема называется свободной от состяза-
состязаний, если в ней при соседних изменениях состояний входа от-
отсутствуют критические состязания ЛЭ. Пусть функция f(v) за-
задана в некоторой нормальной форме в базисе И-НЕ:
B.22)
Если в каждый момент времени может изменяться толь-
только один входной сигнал хр, то для ЛЭ, реализующих ин-
инверсии контермов, можно ис-
использовать модель с вирту-
виртуальной задержкой (см. рис.
2.4,в). Использовав для ЛЭ
И-НЕ второго яруса общую
модель (см. рис. 2.4,а), полу-
получим схему на рис. 2.15 (па-
(паразитные задержки на вхо-
входах ЛЭ второго яруса про-
просуммированы с задержками
ЛЭ первого яруса и переме-
Рис. 2.15 щены на их входы).
Итак, при соседних изменениях состояний входа динамиче-
динамическая модель КС состоит из статической (безынерционной) части
и паразитных элементов задержки, включенных на входах и вы-
выходе КС. Для исследования статической части модели форма
представления функции не имеет значения, так как в статиче-
статических моделях изменения всех сигналов происходят мгновенно.
Поэтому для анализа статической части модели можно произ-
производить любые тождественные преобразования функции f{v) в
соответствии с правилами алгебры логики.
Поведение КС в переходных режимах определяется ее струк-
структурой, задаваемой выражением B.22), и динамической моделью
ЛЭ. Динамическая модель КС, представленная на рис. 2.15, по-
позволяет довольно просто определить условия, при которых мо-
могут возникнуть критические состязания ЛЭ. Пусть изменяется
только один входной сигнал хр, и в функцию B.22) входит как
2.5. Синтез КС, свободных от состязаний
91
переменная хр, так и ее инверсия хр. Поскольку в общем случае
величины задержек т\,..., rs_i не равны между собой, то неко-
некоторое время на статическую часть модели КС могут поступать
одинаковые значения сигналов хр и хр @ или 1) даже при од-
одновременном изменении их в противоположных направлениях
на входах динамической модели КС. Таким образом, в пере-
переходном режиме сигналы хр и хр следует считать независимыми
'р
хр,
сигналами х'р и хр, которые могут принимать также значения
На основании выражения B.22) статическую модель КС
можно представить в виде
/И = Ж, хр) = V ки(») = МО v *pMQ v *р/з@, B-23)
где /г(?) — функции, не зависящие от хр (г = 1,2,3) и предста-
представляющие собой дизъюнкцию некоторого числа контермов;
V = \Хп, . . . , Хр
V -
Тогда поведение КС в переходных режимах можно описать
функцией:
/+(?, х'р,х';) = Л (О Ух1;- МО V х'р ¦ /3@- B.24)
Если изменяется только один входной сигнал хр, то неко-
некоторое из состояний входа (?9,0) или (?д,1) изменяется на со-
соседнее состояние (?,,1) или (?9,0) соответственно, где ?q —
(е„,..., ep+i, ep_i,..., ej), так как остальные сигналы сохраня-
сохраняют свои значения. Пусть функция f{y) при изменении сигнала
хр сохраняет значение 0, т.е. /(?,,0) = /(?,,1) = 0. Тогда из
выражения B.23) следует, что
(,) tf,) tf,)
Подставим эти значения функций fr(?q) в выражение B.24):
f+(€q,x'p,xp) = 0, т.е. в данном случае в КС вообще отсутству-
отсутствуют изменения каких-либо сигналов.
Рассмотрим второй случай, когда /(?д,0) = 0, а /(?,, 1) = 1,
а значит, как это следует из выражения B.23), должны выпол-
выполняться следующие соотношения:
т.е.
= 0,
92
Глава 2. Анализ и синтез ЛС
2.5. Синтез КС, свободных от состязаний
93
Подставим эти значения функций /г(?,) в выражение B.24):
Из последних соотношений можно сделать вывод, что вы-
выходной сигнал а+ = f+(v) (рис. 2.15) изменяется с 1 на 0 (с О
на 1), как только новое значение сигнала хр = 0 (хр = 1) посту-
поступит на входы статической части всех тех ЛЭ (хотя бы одного
ЛЭ), от которых зависит значение функции /з(?д) = 1, а зна-
значит, в данном случае состязания ЛЭ являются некритическими.
Аналогично этому доказывается, что состязания ЛЭ являются
некритическими и при /(?,,0) = 1, а /(?,, 1) = 0.
Пусть теперь функция f(u) при изменении сигнала хр сохра-
сохраняет значение 1, т.е. /(?,,0) = /(?,, 1) = 1. Тогда из выражения
B.23) следует, что
/i(&) V /2tf,) = 1, Atf,) V /з(&) = 1. B.25)
Предположим, что h(?q) = 0. Тогда /2(?,) = /3(?,) = 1. Под-
Подставив эти значения функций /г(?,) в выражение B.24), полу-
получим f+(tq,x'p,x';) = x'p'Vx'p. Если х1; = х'р=1, то /+(?„ 1,1) = 1,
а если х'р' V х'р - 0, то /+(?,,(),0) = 0, т.е. в данном случае
значение функции f(v) в переходном режиме в зависимости от
соотношений задержек т\ т5_1 может измениться два раза
(сначала с 1 на 0, а затем с 0 на 1). Это означает, что в КС
имеют место критические состязания ЛЭ. если /i(?g) = 0 при
)
Ж„) („)
Таким образом, критические состязания ЛЭ при соседних
изменениях состояний входа могут возникнуть только в том
случае, когда при этих состояниях входа функция сохраняет
значение 1.
Из выражений B.25) видно, что возможен также случай, ко-
гДа /i(?g) = 1- Подставив это значение функции /i(?g) в выра-
выражение B.24), получим f+({q,xp,x'p') = 1 независимо от значений
х'р и хр. Из этого следует, что независимо от соотношений за-
задержек Ti,..., ts-i и способов получения сигналов хр и хр кри-
критические состязания ЛЭ будут отсутствовать, если /i(?,j) = 1
ПРИ /(^д, 0) = /(?,, 1) = 1. Если это условие соблюдается для
всех сигналов хр, то КС будет свободна от состязаний.
Из доказанного условия, при выполнении которого критиче-
критические состязания ЛЭ отсутствуют, легко вывести правила синте-
синтеза КС, свободных от состязаний. Рассмотрим эти правила для
синтеза КС с помощью диаграмм Вейча.
Если /(?,,0) = /(?,, 1) = 1, то это означает, что в диаграм-
диаграмме Вейча имеются две соседние 1-клетки, для которых пере-
переменная Хр имеет различные значения, а все остальные пере-
переменные не изменяются. Если покрыть эти 1-клетки 1-кубом, то
получим контерм A'ij(?) такой, что Kij(?q) = 1, а это и озна-
означает, что получена функция /i(?g) = 1. Очевидно, что для по-
покрытия 1-клеток можно использовать m-кубы и большего раз-
размера. Если покрыть все соседние 1-клетки m-кубами и взять
дизъюнкцию соответствующих им контермов, то функция f{u)
будет представлена в форме B.23), причем такой, что если
Ж,,0) = /(?,, 1) = 1, то /i(f,) = 1 для любых ?q и Хр.
Таким образом, одной из основных задач синтеза КС, свобод-
свободных от состязаний, является отыскание таких минимальных по-
покрытий 1-клеток функции f(u) m-кубами, в которых любые со-
соседние 1-клетки покрыты по меньшей мере одним m-кубом. Со-
-ответсгвующая этим покрытиям форма представления функции
называется минимальной дизъюнктивной нормальной формой,
свободной от состязаний (МДНФС). Используя закон двойно-
двойного отрицания A.14) и закон двойственности A.25), из МДНФС
можно получить минимальную нормальную форму в базисе И-
НЕ, свободную от состязаний (МНФС в базисе И-НЕ).
0
0
; 1
' 1
1 1
1 !
"i]
ij
0
0
0
0
X
1
0
?
[Г
0
;п
0
Ll
0
i j
ij
0
0
0
2
1
0
0
0
Г1"
l"l
; 1
; 1
']}
1 ;
1 ;
"I"!
0
0
0
1
0
. 1
: i
0
?
1
1
?
0
1
1
0
0
1 ;
i:
0
Рис. 2.16
Рассмотрим несколько примеров. На рис. 2.16 приведены
диаграммы Вейча, в которых m-кубы, необходимые для получе-
получения МДНФ, отмечены сплошными контурами. Для получения
МДНФС функции, представленной на рис. 2.16,а, необходимо
добавить два 1-куба и один 2-куб (штриховые контуры), что-
чтобы покрыть m-кубами соседние 1-клетки с номерами 1 и 9, 3
и 7, 13 и 15. Для функции, представленной на рис. 2.16,6, чи-
число 1-кубов для получения МДНФС удваивается по сравнению
с МДНФ. Рис. 2.16,в поясняет отыскание МДНФС функции пя-
пяти переменных. В качестве примера запишем МДНФ и МДНФС
94
Глава 2. Анализ и синтез ЛС
этой функции:
/(") = 25 • z3 V ж5 • 1] V z5 • ж2 • г! ,
f{v) = х5 -x3Vx5 ¦ Xi V х5 -Щ -x~i V х3 ¦ xi.
Аналогичным образом можно показать, что в КС, постро-
построенных в соответствии с КНФ или нормальными формами в ба-
базисе ИЛИ-НЕ, критические состязания ЛЭ могут возникнуть
только в тех случах, когда функция выхода при двух сосед-
соседних состояниях входа сохраняет значение 0, т.е., если /(?,,0) =
/(?,,1) = 0. Из вывода выражения A.74) следует, что мини-
минимальная конъюнктивная нормальная форма, свободная от со-
состязаний (МКНФС), функции f{v) может быть получена из
МДНФС инверсной функции f(v), т.е. для получения МКНФС
необходимо найти такое минимальное покрытие 0-клеток диа-
диаграммы Вейча для функции }{v), в котором любые две соседние
0-клетки покрыты по крайней мере хотя бы одним m-кубом. С
помощью закона двойного отрицания A.14) и закона двойствен-
двойственности A.25), из МКНФС можно получить минимальную нор-
нормальную форму в базисе ИЛИ-НЕ, свободную от состязаний
(МНФС в базисе ИЛИ-НЕ).
В заключение отметим, что из МДНФС можно получать
скобочные формы функций, которым также соответствуют КС,
свободные от состязаний. Если допускаются несоседние измене-
изменения состояний входа, то в общем случае невозможно синтезиро-
синтезировать КС. свободные от состязаний.
Изложенный материал имеет первостепенное значение для
разработки методов синтеза асинхронных потенциальных авто-
автоматов.
Глава 3
Синтез асинхронных потенциальных
автоматов
3.1. Основная модель цифровых автоматов
Цифровые автоматы (последовательностные схемы), эле-
элементарные примеры которых были рассмотрены в § 2.4, по спо-
способу воздействия на них входных информационных сигналов
подразделяются на три основных класса: асинхронные потен-
потенциальные автоматы, синхронные автоматы и асинхронные им-
импульсные автоматы. Каждый, из классов автоматов можно раз-
разделить на несколько типов по другим признакам.
На асинхронный потенциальный автомат воздействия про-
производят непосредственно его входные информационные сигналы
до тех пор, пока сохраняется их активный уровень.
В синхронном автомате используется единый для всего ав-
автомата тактовый сигнал, который осуществляет на него им-
импульсное воздействие в соответствии с уровнями входных ин-
информационных сигналов, т. е. в синхронном автомате послед-
последние только управляют воздействиями, а момент времени воз-
воздействия полностью определяется тактовым сигналом. Далее
информационные сигналы будут называться просто входными
сигналами автомата.
Асинхронный импульсный автомат отличается от потенци-
потенциального тем, что входные потенциальные сигналы производят
на него импульсные воздействия в момент их изменения. Такие
воздействия в синхронных автоматах производит только один
сигнал — тактовый, а в асинхронных импульсных автоматах
любой из входных сигналов может управлять воздействиями и
производить их.
Так как воздействия активных уровней входных сигналов
на асинхронный потенциальный автомат происходят непрерыв-
96
Глава 3. Синтез асинхронных автоматов
3.1. Основная модель автоматов
97
но, то при их синтезе необходим учет переходных процессов,
вызываемых этими воздействиями. В синхронных же автоматах
изменения входных сигналов не могут вызвать переходного про-
процесса без участия тактового сигнала, который задает моменты
времени, в которые автомат воспринимает значения входных
сигналов. Тактовый сигнал поступает на синхронный автомат
от внешнего генератора, не синхронизированного с его входны-
входными сигналами. Поэтому в момент воздействия на автомат так-
тактового сигнала входные сигналы не должны изменяться. При
выполнении этого требования переходные процессы в синхрон-
синхронных автоматах можно не рассматривать, обеспечив выбором со-
соответствующей частоты тактового сигнала окончание переход-
переходного процесса к следующему моменту его воздействия. Таким
образом, в синхронных автоматах вместо непрерывного времени
вводится в рассмотрение дискретное время, задаваемое генера-
генератором тактового сигнала.
Для проектирования цифровых автоматов используются не
только ЛЭ, но и элементы памяти (ЭП), в качестве которых
чаще всего используются триггеры (анализ работы двух типов
триггеров был выполнен в § 2.4). Элементы памяти и тригге-
триггеры являются элементарными автоматами, поэтому они, как и
цифровые автоматы, делятся на те же три класса. Классы ав-
автоматов различаются только типом используемых в них ЭП:
с потенциальным воздействием входных сигналов, импульсным
воздействием только одного тактового сигнала или с импульс-
импульсным воздействием нескольких входных сигналов (может быть и
одного).
Наиболее фундаментальной и сложной является теория асин-
асинхронных потенциальных автоматов, и только ее методами мож-
можно синтезировать триггеры с импульсным восприятием изме-
изменений входных потенциальных сигналов, например тактового.
Такие триггеры необходимы для структурного синтеза автома-
автоматов, принадлежащих к другим классам. Основные понятия те-
теории автоматов являются общими для всех классов автоматов,
различия же появляются в основном на этапе их структурного
синтеза из-за особенностей законов функционирования исполь-
используемых триггеров.
В отличие от КС значения выходных сигналов автомата в
данный момент времени зависят не только от значений вход-
входных сигналов в этот же момент времени, но и от предыдущих их
значений. Из этого следует, что цифровые автоматы реализуют
функциональную связь уже не между отдельными значениями
входных и выходных сигналов, а между их последовательностя-
последовательностями. Таким образом, в отличие от КС работу автоматов следует
рассматривать во времени. Чтобы значения выходных сигналов
зависели от предыдущих значений входных сигналов, автомат
должен обладать памятью, в которой сохраняется информация
о предыдущих входных воздействиях. Эта информация исполь-
используется в автомате в виде совокупности сигналов, вырабатывае-
вырабатываемых памятью и называемых внутренними сигналами.
На рис. 3.1 показана основная модель асинхронного потенци-
потенциального автомата, которая состоит из КС и элементов задерж-
задержки D входных сигналов Q+ на вре-
время At, включенных в обратных свя- *,
зях КС (основная модель синхронно- *г
го автомата отличается от показан- х
ной на рис. 3.1 только тем, что на ЭП
типа D подается еще тактовый сиг-
сигнал). Элементы задержки производят
запоминание внутренних сигналов КС
Д. = Q+ (г = 1,2,..., то) на время At,
т. е. они являются элементами памя-
памяти. Эти сигналы появляются на вхо-
входах КС (выходах ЭП) через время At
и могут вызвать изменение ее выход-
выходных сигналов. Понятно, что если сиг-
сигнал QT - Qr(t), то сигнал Q + = Qr(t + At).
В общем случае автомат содержит то ЭП Qm,... ,Qr,.... Q\
и имеет п физических входов, на которые подаются сигналы
хп,.. .,хр,... ,х\, и к физических выходов, с которых снима-
снимаются сигналы Zk,..., Zg, ¦ ¦ •, z\. При фиксированных значениях
внутренних сигналов Qr автомат ведет себя подобно некоторой
КС, т. е. реализует однозначное соответствие между значениями
входных и выходных сигналов. Однако при изменении входных
сигналов его реакция может выразиться в изменении внутрен-
внутренних сигналов. Если затем подать прежние значения входных
сигналов, то соответствие между значениями входных и выход-
выходных сигналов может оказаться совсем другим. *
На основании основной модели автомата его внутренние Q+
и выходные zq сигналы можно задать некоторыми системами
переключательных функций:
Рис. 3.1
t =
Qt =
), r= 1,2,...,
C.1)
= ipq{xn,... ,
), q= 1,2,..., к, C.2)
где хр = xp(t), p = l,2,...,n, Qr = Qr(t), Q+ = Qr(t + At),
zq = zq(t).
7 ПухальскнВ Г. И., Новосельцева Т. Я
98
Глава 3. Синтез асинхронных автоматов
Система функций C.1) называется функцией переходов ав-
автомата, а система функций C.2) — функцией выхода. Эти си-
системы функций можно представить в векторной форме:
/*+ = /(!/,/*), А = ^,/*), C-3)
3.1. Основная модель автоматов
99
Введем основные определения. Состоянием входа автома-
автомата называется n-мерный вектор V{ = (eXn,... ,еХр,... ,еХ1), где
ех = 0 или 1 — значение входного сигнала автомата хр,
г = еХп ... еХ1. Всего может быть 2" различных состояний входа
v — (хп,.. .,xi),T.e. множество No возможных состояний входа
состоит из 2™ элементов:
No = {md, v\, ¦ • • 1 ^2n-i}-
Внутренним состоянием автомата называется т-мерный
вектор hj = (eQm,...,eQr,...,eQl), где eQr = 0 или 1 — зна-
значение выходного сигнала ЭП QT, j = eQm ...eQ1. Всего может
быть 2т различных внутренних состояний /t = {Qm,..., Q\), т. е.
множество Мо возможных внутренних состояний состоит из 2ТО
элементов:
М0 =
часто будем назы-
назыВ дальнейшем внутреннее состояние
вать просто состоянием автомата.
Состоянием выхода автомата называется ^-мерный вектор
А/ = {eZk,..., eZq,..., eZl), где eZq = 0 или 1 — значение выход-
выходного сигнала автомата zq, I = eZk...eZl. Всего может быть 2
различных состояний выхода А = (г*,... ,z\), т.е. множество
Ло возможных состояний выхода состоит из 2к элементов:
Ло = {Ао, Ai,..., Л2*=_1 }-
Так как множества No, Мо и Ло конечны, то цифровые ав-
автоматы называют также конечными автоматами. В конкретных
автоматах множества No, Mo и Ло могут использоваться не
полностью. Так, если есть какие-либо ограничения на значе-
значения входных сигналов, то некоторые состояния входа будут за-
запрещенными (не могут появиться при работе автомата). Таким
образом, в конкретных автоматах могут использоваться подмно-
подмножества N С No, М С Мо и Л С Ло.
Для формального задания автомата необходимо задать мно-
множества N, М и Л и функции переходов и выхода C.3), опреде-
определенные на этих множествах. Для задания этих функций каждой
паре (i/{,fij) необходимо поставить в соответствие определенные
значения ц3 и А;, т.е. необходимо задать соотношения
где v{ e N, fij е м, /ts е м и А/ е л.
Каждая пара (i^,/tj) называется полным состоянием авто-
автомата, а совокупность всех возможных пар (^,/i,) представляет
собой множество Р = N X М. Функции переходов и выхода ав-
автомата можно задать аналитически, графически и с помощью
таблиц, так как множества N, М и Л конечны.
Автоматы могут быть полностью определенными и недо-
определенными. Полностью определенными, или полными, на-
называются такие автоматы, для которых функции переходов и
выхода определены на всем множестве Р, т.е. значения функ-
функций переходов и выхода заданы на всех парах (i>j,/ij) G Р. Если
же функции переходов и выхода или функция выхода определе-
определены только на подмножестве Pj С Р, т.е. значения этих функ-
функций заданы не на всех парах (i/,-,/i,-), то автомат называется
недоопределенным, или неполным.
Хотя назначением автоматов является преобразование вход-
входных последовательностей в выходные, иногда удобно рассма-
рассматривать автоматы без выхода, задаваемые только множества-
множествами N и М и функцией переходов, определенной на этих мно-
множествах. Автоматы без выхода появляются при решении задач,
в которых интересуются только внутренним его поведением. В
таких случаях не имеет смысла усложнять задачу рассмотре-
рассмотрением функции выхода. В качестве выходных сигналов автомата
zq всегда можно использовать выходные сигналы ЭП Qr. В этом
случае множество Л = М и функция выхода А = <p{v,/t) = /t.
Два состояния входа i/ц и i>,2 (два внутренних состояния /j,j\
и /i,2) называются соседними, если они различаются значени-
значением только одного входного сигнала хр (выходного сигнала ЭП
Qr)- Соседним изменением состояний входа называется измене-
изменение некоторого состояния входа i/ц на любое соседнее состояние
входа v{2- При соседних изменениях состояний входа изменяется
только один входной сигнал автомата хр. Изменения внутрен-
внутренних состояний называются переходами. Переходы являются со-
соседними, если при этом внутреннее состояние fij\ изменяется на
соседнее состояние /tj2-
Все приведенные выше определения в равной степени отно-
относятся как к асинхронным потенциальным автоматам, так и к
синхронным, а в большей своей части — и к асинхронным им-
импульсным автоматам. Для краткости цифровые автоматы, при-
100
Глава 3. Синтез асинхронных автоматов
надлежащие к разным классам, будем называть просто автома-
автоматами без указания принадлежности к тому или иному классу,
если ясно, о каких автоматах идет речь.
Теории автоматов посвящена обширная литература различного
уровня сложности. Абстрактная теория автоматов достаточно полно
изложена в [5, 7, 18, 19], а практические вопросы ее реализации — в [8,
20]. В указанной литературе рассматриваются в основном синхронные
и асинхронные потенциальные автоматы. Основы теории асинхронных
импульсных автоматов приведены в [21]. Аналитическая теория этих
автоматов разработана в [10, 22, 23].
3.2. Асинхронные потенциальные автоматы
В основной модели автомата (см. рис. 3.1) используются
асинхронные потенциальные элементы задержки (ЭП типа D).
Точные значения величин задержек At в принципе неизвестны,
так как они могут со временем изменяться под воздействием
многих факторов. Поэтому даже при одновременном изменении
входных сигналов нескольких элементов задержки их выходные
сигналы могут изменяться неодновременно, причем порядок из-
изменения выходных сигналов может быть самым различным.
Из основной модели асинхронного потенциального автомата
следует, что QT = QT(t), Q+ = Qr(t + At) и
Qt = DT, C.4)
где Dr — DT(t) — входные информационные сигналы ЭП. Функ-
Функция C.4) называется функцией переходов ЭП типа D, а функ-
функцию
DT = Q+ C.5)
принято называть функцией возбуждения ЭП типа D.
Элемент памяти QT находится в устойчивом состоянии,
если выполняется соотношение Qf = Dr = QT, т.е., если значе-
значение выходного сигнала ЭП совпадает со значением его входного
сигнала. Если же Q+ = -DT / QT, то ЭП находится в неустойчи-
неустойчивом состоянии, так как значение его выходного сигнала должно
в этом случае измениться через время, не большее чем At.
Автомат находится в устойчивом состоянии, если Q+ = Qr
для всех г — 1,2,..., т, т. е., если все ЭП находятся в устойчи-
устойчивом состоянии. В векторной форме условие устойчивости состо-
состояния автомата можно записать так:
,+ -
/i+ = fl.
3.2. Асинхронные потенциальные автоматы
101
Автомат находится в неустойчивом состоянии, если хотя
бы один ЭП находится в неустойчивом состоянии, т. е., если
/*J = /("•»Mi) = М* Ф Hj, М+ Ф М-
Если при изменении состояния входа i/ц на Щ2 автомат в
зависимости от некоторых условий может перейти в любое из
двух или большего числа устойчивых состояний, то в автома-
автомате имеют место состязания устойчивых состояний. Состязания
устойчивых состояний недопустимы, так как нарушается детер-
детерминированность переходов.
Пусть автомат при некотором состоянии входа Щ\ находит-
находится в устойчивом состоянии ил, что будем символически запи-
записывать в виде (i>h,hji). Затем состояние входа Рц изменяется
на некоторое состояние i/,-2, при котором изменяются входные
сигналы одного или нескольких ЭП. Автомат в этом случае пе-
переходит в неустойчивое состояние \iji- Через время At на входах
КС появятся новые значения выходных сигналов некоторых ЭП
QT. При этом оказываются возможными три варианта дальней-
дальнейшего поведения автомата.
1. Новые значения сигналов Qr не изменяют входных сигна- •
лов ни одного ЭП, а значит, в этом случае переходный процесс
заканчивается через время At; устойчивое состояние \ij\ изме-
изменяется на некоторое новое устойчивое состояние fij2. Символи-
Символически такие переходы можно представить в виде
и называются они простыми. Автоматы, имеющие только про-
простые переходы, будем называть автоматами с простыми пере-
переходами.
2. Новые значения сигналов Qr (новое внутреннее состояние)
в свою очередь изменяют входные сигналы одного или несколь-
нескольких ЭП. В этом случае переходный процесс не заканчивается
через время At, так как состояние \iji не я*вляется устойчи-
устойчивым для состояния входа v^. и должно измениться на некоторое
другое состояние /ij3> которое в свою очередь может быть как
устойчивым, так и неустойчивым. Таким образом, изменение
состояния входа t/ц на V{i может вызвать неоднократное измене-
изменение внутренних состояний, пока автомат не придет в устойчивое
состояние. Символически такие переходы можно представить в
виде
,Mil) -> "i2,Mi2 -*¦ ("t2,Mi3),
102
Глава 3. Синтез асинхронных автоматов
(круглыми скобками отмечены устойчивые полные состояния
автомата). В первом случае длительность переходного процес-
процесса равна 2At, во втором — (s — l)At (задержками сигналов в КС
пренебрегли). Автоматы, в которых хотя бы при одном измене-
изменении состояния входа возможно неоднократное изменение вну-
внутренних состояний, будем называть автоматами со сложными
переходами. Внутреннее состояние цч будем называть переход-
переходным, если
т. е., если состояние (iq не является устойчивым для состояния
входа щ, вызывающего изменение состояния (ij на fj,q. В рас-
рассмотренных выше двух случаях переходов между устойчивыми
состояниями имеются соответственно одно и s — 2 переходных
внутренних состояний.
3. Новые значения сигналов Qr, возникающие в результа-
результате изменения состояния входа t/ц на v^., вызывают бесконеч-
бесконечную последовательность смены внутренних состояний. Так как
число этих состояний конечно (< 2т), то последовательность
должна быть периодической, например:
В этом случае имеет место автоколебательный процесс (пере-
(переходный процесс длится бесконечно долго). Такие процессы в
автомате недопустимы ни при одном состоянии входа vx, так
как неизвестно, в каком внутреннем состоянии ц2 он окажется
к моменту следующего изменения состояния входа (нарушается
детерминированность переходов).
Рассмотрим теперь ограничения, которые необходимо нало-
наложить на частоту изменения состояний входа, чтобы обеспечить
правильную работу автомата. Пусть состояние входа иц. изме-
изменяется на i/,-2, и при этом происходит изменение внутреннего
состояния автомата. Если автомат не успеет достигнуть устой-
устойчивого состояния к моменту изменения состояния входа i/t-2 на
некоторое новое состояние v&, то нельзя сказать ничего опре-
определенного о дальнейшем поведении автомата, а значит, это мо-
может привести к недетерминированности переходов. Поэтому для
автоматов с простыми переходами должно выполняться усло-
условие 1//тах > At, а для автоматов со сложными переходами —
условие 1/Лпах > (s - 1)Д*, где /щах — максимально допусти-
допустимая частота изменений состояний входа, которая характеризует
быстродействие автомата. Данные условия справедливы толь-
только при At >> rmax, где тгаах — максимальное время протекания
3.2. Асинхронные потенциальные автоматы
103
переходных процессов в КС. Эти же условия с учетом величи-
величины rmax будут приведены ниже. Очевидно, что быстродействие
автоматов со сложными переходами значительно ниже быстро-
быстродействия автоматов с простыми переходами.
В § 2.2 было показано, что в результате состязаний ЛЭ на
выходах КС могут появляться ложные сигналы малой длитель-
длительности. Так как в автомате имеются обратные связи, то ложные
сигналы, поступив через ЭП на входы КС, могут привести к не-
неправильному срабатыванию других ЭП, что может вызвать пе-
переход автомата в непредусмотренное функцией переходов вну-
внутреннее состояние — возникают состязания устойчивых состоя-
состояний. Из этого следует, что КС необходимо синтезировать свобод-
свободной от состязаний и что нельзя допускать несоседние изменения
состояний входа.
После изменения состояния входа в КС начинает протекать
переходный процесс, при этом входные сигналы одного или не-
нескольких ЭП могут измениться раньше, чем он полностью за-
закончится, т. е. прежде, чем КС придет в устойчивое состояние.
Выходные сигналы указанных ЭП изменятся только через вре-
время At, и если к этому времени переходный процесс в КС не
закончится, то появление новых значений сигналов Qr на вхо-
входах КС может привести к нарушению правильности ее работы.
Поэтому необходимо, чтобы время задержки At сигналов в ЭП
было бы больше, чем максимально возможное время протека-
протекания переходных процессов в КС.
Таким образом, основным назначением ЭП является за-
задержка сигналов, задающая время, отводимое в автомате на пе-
переходные процессы в КС. Чем большее требуется время At, тем
меньшее быстродействие будет иметь автомат. Точные значения
величины At тл времени протекания в КС переходных процессов
Гкс неизвестны, но всегда можно указать некоторые пределы, в
которых они заключены:
Тогда для гарантии правильной работы автомата должно
выполняться соотношение
Если положить, что
условия
nin C. 'max 7"min* У""'У
T"min = 0, то необходимо выполнение
^'min С. '"max-
С учетом этих соотношений для автоматов с простыми пе-
переходами необходимо соблюдать условие
l//max ^ "'max T -^Ttnaxj
104
Глава 3. Синтез асинхронных автоматов
3.2. Асинхронные потенциальные автоматы
105
а для автоматов со сложными переходами — условие
V/max > (Р + 1)Д«тах + (р + 2)гтах,
где /тах — максимально допустимая частота изменения состо-
состояний входа, р — число переходных состояний.
Если одновременно изменяются входные сигналы хотя бы
двух ЭП, то их выходные сигналы не обязательно изменятся
одновременно. Так как величины задержек для разных ЭП мо-
могут быть различными, то в автомате возникают состязания ЭП.
Ввиду того, что точные значения величин задержек At неиз-
неизвестны, ничего нельзя сказать о том, в какой последовательно-
последовательности изменяются выходные сигналы ЭП. Автомат может вести
себя совершенно по-разному в зависимости от того, в какой по-
последовательности они изменяются.
Состязания ЭП могут быть критическими и некритически-
некритическими. Если автомат в результате состязаний переходит в устойчи-
устойчивое состояние, задаваемое функцией переходов C.1), независи-
независимо от соотношений величин задержек At, то состязания назы-
называются некритическими, или допустимыми. Если же автомат в
результате состязаний ЭП может перейти в какое-либо устойчи-
устойчивое состояние, не предусмотренное функцией переходов, то со-
состязания называются критическими, или недопустимыми, так
как состязания ЭП приводят к состязаниям устойчивых состо-
состояний, а значит, нарушается детерминированность переходов.
Состязаний ЭП можно избежать с помощью специального
кодирования внутренних состояний автомата, которое исклю-
исключает возможность одновременного изменения входных сигналов
двух или большего числа ЭП. Такое кодирование заключает-
заключается в приписывании каждым двум состояниям \ij\ и fij2, между
которыми есть переход, соседних кодовых комбинаций
(eQm> • • •> eQr> • • •. eg,) и (eQm,..., eQr,..., eQl),
отличающихся значением только одного сигнала Qr. Данное ко-
кодирование называется соседним кодированием внутренних со-
состояний автомата. Очевидно, что при выполнении соседнего ко-
кодирования внутренних состояний в каждый момент времени бу-
будет изменяться выходной сигнал только одного ЭП.
Если бы даже величины задержек At сигналов во всех ЭП
были одинаковы, то и тогда нельзя было бы допускать одно-
одновременного изменения выходных сигналов двух или большего
числа ЭП. Это объясняется тем, что при одновременном изме-
изменении нескольких входных сигналов КС в ней могли бы воз-
возникнуть критические состязания ЛЭ, вызывающие появление
ложных сигналов на выходах КС.
Итак, чтобы иметь полную уверенность в том, что получен-
полученный & результате синтеза автомат будет выполнять заданные
функции, следует потребовать выполнения шести условий:
1. При переходах не должны возникать автоколебательные
процессы.
2. КС должна синтезироваться свободной от состязаний.
3. Состояния входа должны изменяться только на соседние.
4. Величина задержки At сигналов в ЭП должна быть боль-
больше максимальной длительности переходных процессов в КС.
5. Частота изменения состояний входа должна быть ограни-
ограничена некоторой величиной /щах, при которой в автомате успева-
успевают заканчиваться все переходные процессы в интервале между
двумя последовательными изменениями состояний входа.
6. Должны отсутствовать критические состязания ЭП.
Первое и последнее условия являются необходимыми, так
как невыполнение их всегда приводит к недетерминированно-
недетерминированности переходов. Первое условие следует даже ввести в определе-
определение асинхронных потенциальных автоматов. Остальные усло-
условия являются достаточными, но не необходимыми, т.е. при их
соблюдении автомат всегда будет функционировать в соответ-
соответствии с заданным законом, а при несоблюдении некоторых из
них может работать все-таки правильно. Однако следует иметь
в виду, что при несоблюдении хотя бы одного достаточного усло-
условия не может быть никакой гарантии в том, что автомат будет
работать правильно, а значит, в этих случаях после синтеза
необходимо производить анализ на соответствие его работы за-
заданному закону функционирования.
В качестве ЭП могут быть использованы линии задержки
любого типа. При синтезе автоматов на интегральных микро-
микросхемах требуемую величину задержки можно получить с помо-
помощью некоторого числа последовательно включенных ЛЭ.
Будем считать, что сигналы хр или Qr, или хр и Qr изме-
изменяются одновременно, если моменты их изменения разделены
интервалом, меньшим чем Гщах, где rmax — максимально воз-
возможное время переходных процессов в КС. Если никакие два
сигнала из хр и Qr не изменяются одновременно, то для КС
можно использовать модель, показанную на рис. 2.14. В этом
случае основную модель автомата можно преобразовать к виду,
приведенному на рис. 3.2,а (ri и Тъ — паразитные элементы за-
задержки с виртуальной и постоянной задержками соответствен-
соответственно). Паразитные элементы задержки на входах х„ и выходах
zq не показаны, так как они, находясь вне цепей обратных свя-
связей, не могут оказать сколько-нибудь существенного влияния
на работу автомата.
106
Глава 3. Синтез асинхронных автоматов
Рис. 3.2
Комбинационная схема в данной модели автомата является
безынерционной, а значит, можно исключить из рассмотрения
протекающие в ней переходные процессы. На этом основании
часть КС, реализующую функции Q+ = Dr, можно рассматри-
рассматривать как совокупность m гипотетических безинерционных ЛЭ,
на выходах которых включены элементы задержки. Из этого
следует, что все понятия, введенные в §§ 2.2 - 2.4, можно ис-
использовать и для асинхронных потенциальных автоматов с той
лишь разницей, что внутреннее состояние автомата определя-
определяется как набор значений выходных сигналов ЭП, а не набор
значений выходных сигналов всех ЛЭ, входящих в состав ЛС.
В частности, таблицы и графы переходов автоматов по своей
структуре должны быть аналогичны таблицам и графам пере-
переходов Л С.
Для анализа автоматов, так же как и для анализа ЛС,
можно использовать решение функции переходов относитель-
относительно устойчивых состояний. Отсутствие решения будет означать,
что функция переходов задает некоторый генератор сигналов.
Значит, не любая система функций C.1) является функцией пе-
переходов асинхронного потенциального автомата.
При синтезе асинхронных потенциальных автоматов наибо-
наиболее часто не выполняются третье и четвертое условия, что в ря-
ряде случаев может привести к возникновению состязаний4 устой-
устойчивых состояний. Так как все входные сигналы или хотя бы
их часть могут поступать от независимого внешнего источника,
то проектировщик автомата не может не допустить несоседние
изменения состояний входа. Четвертое же условие часто не вы-
выполняется умышленно, так как с целью повышения быстродей-
быстродействия и упрощения реализации автомата желательно ЭП вообще
не использовать, заменив их триггерами или непосредственны-
непосредственными обратными связями. Если ЭП исключить из автомата, то
его модель примет вид, показанный на рис. 3.2,6. Отметим, что
во многих практических случаях для правильной работы авто-
автомата оказывается достаточным наличие паразитных элементов
задержки.
3.3. Асинхронные потенциальные триггер я
107
3.3. Асинхронные потенциальные триггеры
и элементы памяти
В литературе обычно термины "элемент памяти" и "триг-
"триггер" имеют один и тот же смысл, так как основным свойством
триггеров является способность запоминания входных воздей-
воздействий (входной информации) на сколь угодно длительное время.
В § 3.1 элементами памяти были названы элементы задержки,
назначением которых является запоминание сигналов, подава-
подаваемых на их входы, на время протекания переходных процессов
в КС, т. е. на сравнительно небольшой интервал времени Д<. .
Основным назначением ЭП является строгое упорядочение
во времени воздействий входных и внутренних сигналов автома-
автомата на КС, что обеспечивается соответствующей задержкой вну-
внутренних сигналов относительно входных. Триггеры же, хотя и
обладают возможностью длительного хранения входной инфор-
информации, могут не обеспечить указанной задержки (быстродей-
(быстродействие триггера может быть выше быстродействия КС), необхо-
необходимой для распределения во времени моментов начала воздей-
воздействия на КС новых значений различных сигналов (входных и
внутренних сигналов или нескольких внутренних сигналов при
сложных переходах). Поэтому следует различать термины "эле-
"элемент памяти" и "триггер".
Чтобы дать точное определение триггера, необходимо вве-
ввести понятие о полноте системы переходов автомата. Если для
каждой упорядоченной пары внутренних состояний (/iy,/is) име-
имеется хотя бы одно состояние входа i/,-, которое переводит авто-
автомат из состояния fij в состояние /is, то говорят, что автомат
обладает полной системой переходов. Данное условие должно
выполняться как при j ф s, так и при j — s.
Триггеры обычно имеют два выхода: прямой (основной) Q и
инверсный Q. Асинхронным потенциальным триггером назы-
называется асинхронный потенциальный автомат, имеющий не более
двух устойчивых состояний для каждого допустимого состоя-
состояния входа и обладающий полной системой переходов, внутрен-
внутренние состояния которого отождествляются со значениями выход-
выходного сигнала Q. Таким образом, состояние триггера полностью
характеризуется значением его выходного сигнала Q.
Так как любой автомат задается функциями переходов C.1)
и выхода C.2), то из данного выше определения следует, что
для триггеров г = 1, q = 1, z = Q. Ввиду этого закон функ-
функционирования триггеров полностью описывается одной только
функцией переходов Q+ = f(xn,---,xi,Q) - f(v,Q).
Асинхронные потенциальные триггеры имеют не менее двух
108
Глава 3. Синтез асинхронных автоматов
входов. Рассмотрим триггеры с двумя входами, функция пере-
переходов которых в общем виде задается уравнением
h,Q), C.8)
где 77 = (/2,/i), /2, 1\ — входные сигналы триггеров.
В принципе имеется 22 = 256 различных функций трех
переменных /2, 1\ и Q. Однако для задания триггера с дву-
двумя входами могут быть использованы только невырожденные
функции. Более того, многие невырожденные функции будут
различаться лишь перестановкой переменных /2 и 1\ или за-
заменой прямых сигналов на инверсные. Понятно, что не имеет
смысла рассматривать все такие функции, а достаточно взять
только одну из них. Кроме того, часть невырожденных функций
может задавать автоколебательные ЛС (генераторы сигналов).
Так, например, функция переходов вида
Q+ = Q-hVQ-72 C.9)
не может описывать закон функционирования асинхронного по-
потенциального триггера. Докажем это с помощью решения дан-
данной функции переходов относительно устойчивых состояний:
Q = h V/i-l©72 = 1г Vh-72.
Так как г/>1 • Фг - h ¦ h ф 0 при 1Х = /2 = 1, то в этом
случае ЛС, задаваемая уравнением C.9), не имеет устойчивых
состояний, а значит, должна самовозбуждаться. Действительно,
если допускаются значения входных сигналов 1\ - 12 = 1, то из
выражения C.9) получим, что Q+ - Q, а значит, состояние Q
должно самопроизвольно изменяться с 1 на 0 и с 0 на 1. Частота
генерируемых сигналов определяется инерционностью ЛЭ, из
которых построена ЛС, описываемая функцией переходов C.9).
Так как триггер имеет только два внутренних состояния, то
для его реализации в виде асинхронного потенциального авто-
автомата требуется только один ЭП типа D — элемент задержки.
Триггеры типа R-S. Модель асинхронного потенциаль-
потенциального R-S-триггера как асинхронного потенциального автомата
показана на рис. 3.3,а. Такой Д-5-триггер имеет вход 5 (Set)
установки в состояние Q = 1 и вход R (Reset) установки в со-
состояние О = 0, причем значения R = 1 и 5 = 1 одновременно
подавать запрещено:
S = 1, Д = 0 =Ф- Q+ = 1 (установка состояния 1),
S = 0,_R=l=^Q+=0 (установка состояния 0),
S = 0, R = 0 =>• Q+ = Q (сохранение состояния),
S = 1,Л = 1 => Q+ = Ф (неопределенное состояние, поэтому
требуется выполнение условия R ¦ S — 0).
3.3. Асинхронные потенциальные триггеры
109
КС
D (
0
0
Ч"
j]
0
S5R1,
V t
S
Рис. 3.3
Составив по словесному описанию функции переходов R-
5-триггера таблицу истинности (табл. 3.1), а затем диаграмму
Вейча (рис. 3.3,6), получим функцию переходов
Q+ = 5VQ-^, R-S = 0. C.10)
Второе соотношение в C.10) указывает, что запрещается од-
одновременно подавать значения R = 1 и S = 1. Первое выраже-
выражение в C.10) используется для построения схемы ЭП типа R-S
в базисе И-НЕ:
Q+ = SWQ-R=S-Q-R. C.11)
На рис. 3.3,в показана схема ЭП типа R-S, выполненная на
ЛЭ И-НЕ в соответствии с C.11).
Таблица 3.1. Функция переходов
R— ^-триггера
i
0
1
2
3
R
0
0
0
0
S
0
0
1
1
Q
0
1
0
1
Q+
0
i
i
i
i
4
5
6
7
Я
1
1
1
1
S
0
0
1
1
Q
0
1
0
1
Q+
0
0
Ф
Ф
Отличие триггера от ЭП состоит только в отсутствии асин-
асинхронного потенциального элемента задержки D, необходимого
для удовлетворения четвертого условия синтеза асинхронных
потенциальных автоматов. Замкнув обратную связь без элемен-
элемента задержки D, получим схему .R-S-триггера на рис. 3.4,а. Ана-
Анализ схемы (§ 2.4) показывает, что триггер в устойчивых состо-
состояниях имеет прямой Q и инверсный Q выходы. На рис. 3.4,6
представлены временные диаграммы, поясняющие работу R-S-
триггера, из которых следует, что при переходных процессах на
время задержки сигналов в одном ЛЭ И-НЕ значения выходных
сигналов Q и Q равны 1 (эти интервалы отмечены точками).
no
Глава 3. Синтез асинхронных автоматов
3.3. Асинхронные потенциальные триггеры
111
Рис. 3.4
Условное графическое обозначение синтезированного триггера
представлено на рис. 3.4,6 (активные уровни входных информа-
информационных сигналов низкие — S — 0 и R = 0).
Если S = Si V S2 и R - Ri V R2, то в соответствии с C.10)
Q+ = Si V S2 V Q ¦ Ri V R2 =
¦ Q ¦ RiR2. C.12)
На рис. 3.5 показана схема, построенная на основании функ-
функции переходов C.12), где
Si = hh, S2 — hh, Ri = hh, R2 = hh,
т. e. S = hh V /3/4, R = hh V hh (использован Д-5-триггер с
входной логикой).
Из рис. 3.3,6следует, что
Q+ =
S-Q^ Q+ = RvQv S.
C.13)
Выражению C.13) соответствует схема Д-5-триггера на рис.
3.6,а, выполненная на ЛЭ ИЛИ-НЕ (двойственная по отноше-
отношению к схеме на рис. 3.4,а). На рис. 3.6,6
показаны временные диаграммы, поясняю-
поясняющие работу триггера. На время переходно-
го_процесса выходные сигналы триггера Q
и Q принимают одинаковые значения, рав-
равные 0. Условное графическое обозначение
этого триггера показано на рис. 3.6,в (ак-
(активные уровни входных информационных
сигналов высокие — Д=1и5=1). Если в
схеме Л-5-триггера поменять местами вхо-
Рис. 3J> дыйи 5, то в силу ее симметричности вы-
выходы Q и Q поменяются местами. Об этом следует помнить,
так как обычно в микросхемах выводится только прямой вы-
выход триггера (например, ИС 555ТР2 — четыре Д-5-триггера с
прямыми выходами).
В § 1.6 при решении функции переходов Д~5-триггера были
1-е
3
Рис. 3.6
получены функции возбуждения
5 = Q+-Qva1-Q+, R = Q+-Q4h2-Q+, C.14)
которые используются при синтезе на Л-5-триггерах как асин-
асинхронных потенциальных, так и синхронных автоматов.
На рис. 3.7 приведена основная модель асинхронного потен-
потенциального триггера с тремя информационными входами. Мето-
Методика синтеза триггеров других типов, име-
имеющих два, три и большее число входов,
аналогична изложенной методике синтеза
Л-5-триггера. Элементы задержки в даль-
дальнейшем сразу будем исключать, так как
они применяются только в соответствую-
соответствующих ЭП. Использование же элементов за-
задержки в триггерах существенно уменьши-
уменьшило бы их быстродействие.
Если элементы задержки исключены,
то вместо основной модели (рис. 3.7) можно использовать мо-
модель с Д-5-триггером в цепи обратной связи и синтезировать
другие типы триггеров на его основе. Так как Д-5-триггер обла-
обладает некоторой паразитной задержкой, то новая модель ближе
к основной, чем модель с прямым замыканием обратной связи.
Триггеры типа D—L. Асинхронный потенциальный D-L-
триггер имеет два информационных входа: D (Data — данные)
и L (Load — загрузка). Выходной сигнал Q принимает значе-
значение D при L = 1, а при L = 0 состояние триггера сохраняется
независимо от значения сигнала D, т.е. Q+ = D при L = 1
и Q+ = Q при L = 0 (табл. 3.2). Из диаграммы Вейча на рис.
3.8,а, составленной по табл. 3-2, следует, что функция переходов
.О-Х-триггера
Q+ = D ¦ LV Q -I, C.15)
а МДНФ функции Q+, свободная от состязаний, имеет вид:
Q+ = DLVQ-ZvQD. C.16)
^ис-
112
Глава 3. Синтез Асинхронных автоматов
3.3. Асинхронные потенциальные триггеры
113
Таблица 3.2. Функция переходов
?)—L-три ггера
i
0
1
2
3
L
0
0
0
0
D
0
0
1
1
Q
0
1
0
1
Q+
0
1
0
1
i
4
5
6
7
L
1
1
1
1
D
0
0
1
1
Q
n
l
0
1
Q+
о
0
1
1
0
0
[Г
0
¦{]
0
Рис. 3.8
Представив функцию C.16) в базисе И-НЕ
Q+ = D-L-Q-L-QD,
C.17)
получим схему .D-L-триггера (рис. 3.8,6), называемого тригге-
триггером Эрла [24]. Этот триггер имеет наибольшее быстродействие
из всех триггеров, которые можно использовать в конвейер-
конвейерных устройствах обработки информации, содержащих несколь-
несколько ступеней ее преобразования. Действительно, пусть результат
D преобразования данных Di получается в соответствии с вы-
выражением D - DiD2VD3D4D5. Подставив его в C.16), получим:
Q+ = DxD-iLM D3D4D5L\/ Q -Iv Q ¦ DYD2V Q ¦ D3D4D5 =
¦ D3D4DbL Q ¦ LQ ¦ DXD2 ¦ Q ¦ D3D4D5. C.18)
На рис. 3.8,в представлен триггер Эрла, построенный в со-
соответствии с C.18), из которого видно, что КС (при разрыве
обратной связи с выхода Q) имеет второй порядок, которому со-
соответствует наибольшее быстродействие при реализации слож-
сложных функций. Таким же способом в триггер Эрла может быть
встроена КС, выполняющая любые заданные преобразования
информационных сигналов Д. Несмотря на сложность и схем-
схемное многообразие триггеров Эрла, они находят широкое приме-
применение при построении векторных вычислительных машин [24].
Из рис. 3.8,а следует, что МДНФ функции Q , свободной от
состязаний, равна
Приведя эту функцию к виду
Q+ = D-LVQV D-L, C.19)
получим схему .D-L-триггера, выполненную на ЛЭ И-ИЛИ-НЕ
(рис. 3.9,а). Как показывает анализ, эта_схема в устойчивых
состояниях имеет прямой Q и инверсный Q выходные сигналы,
что необходимо для триггеров широкого назначения.
Рис. 3.9
Использбвав скобочные формы, функцию C.16) можно при-
привести к виду
Q+ = D-LMQ-(L\ID) = DLVQ-(D-LVL)= D-LQ DL L.
C.20)
Этому выражению соответствует схема триггера на рис.
3.9,6. Он обладает значительно меньшим быстродействием, чем
8 Пухальский Г. И., Новосельцева Т. Я.
114
Глава 3. Синтез асинхронных автоматов
триггер Эрла, но имеет прямой Q и инверсный Q выходы и тре-
требует подачи только прямого сигнала загрузки L.
В § 1.6 были получены функции возбуждения jD-1-триггера:
D = Q+-Q\/h2
Эти функции возбуждения можно использовать при синтезе
как асинхронных потенциальных, так и синхронных автоматов.
Методика синтеза автоматов на jD-I-триггерах подробно изло-
изложена в [10].
Из функции переходов C.15) при 1=1 следует, что Q+ = D,
т.е. триггер превращается в ЛЭ, выполняющий функцию по-
повторителя и инвертора. Так как при L = 1 любое изменение
информационного сигнала D сразу же появляется на выходах
Q и Q, то jD-1-триггеры называются "прозрачными". Управля-
Управляющий сигнал L позволяет при необходимости переключать D-
1-триггеры на прямую передачу информационного сигнала D
на выход Q. На рис. 3.9,в показаны временные диаграммы, по-
поясняющие работу jD-L-триггеров.
При практическом использовании .D-L-триггера в нем обыч-
обычно фиксируется значение сигнала D в момент перехода упра-
управляющего сигнала L с 1 на 0 (с активного уровня на неактив-
неактивный), поэтому в литературе jD-I-триггеры иногда называют-
называются защелками, или фиксаторами. Если в схеме Z^L-триггера
вход D заменить на инверсный D, то выходы Q и Q поменяют-
поменяются местами. Это свойство можно использовать при проектиро-
проектировании устройств на микросхемах, в которых выведены только
прямые выходы D-I-триггеров (например, 155ТМ5, 555ИР22 и
1533ИРЗЗ).
Триггеры типа D-L-R с приоритетом входа R. В ин-
интегральных схемах, реализующих некоторые функциональные
узлы, часто используются jb-L-триггеры с добавочным входом
R установки нулевого состояния (сброса) — триггеры типа D-
L-R. Входы загрузки L и сброса R могут иметь различный при-
приоритет, т. е. при L = R = 1 может производиться либо загруз-
загрузка данных D, либо сброс триггера в нулевое состояние. Функ-
Функция переходов асинхронного потенциального D-L-R-триггера с
приоритетом входа R задается табл. 3.3. Составив диаграмму
Вейча (рис. 3.10,а), получим
Q+ = D ¦ L Ъ\1 Q Т-Ъ. C.21)
Из рис. 3.9,5видно, что в jD-L-триггер в качестве составной
части входит Д-5-триггер. Действительно, если сделать синтез
D-i-триггера на ЭП типа R-S, то могла бы быть получена эта
же схема. Синтез более сложных триггеров, чем .D-1-триггер,
3.3. Асинхронные потенциальные триггеры
115
Таблица 3.3. Функция переходов
D—L-R-триггера с приоритетом входа R
i
0
1
2
3
R
0
0
0
0
L
0
0
0
0
D
0
0
1
1
Q
0
1
0
1
Q+
0
1
0
1
i
4
5
6
7
8-15
R
0
0
0
0
1
L
1
1
1
1
Ф
D
0
0
1
1
Ф
Q
0
l
0
1
Ф
Q+
0
0
1
1
0
0
0
0
0
0
0
0
0
1
1
0
0
0
1
1
0
0
0
0
0
0
0
0
0
0
0
0
Ф
Ф
0
14"
I»
:ф
"*"!
:i|
¦Ф !
0
0
i:
ф ¦
ф
0
0
Ф
Рис. 3.10
удобнее производить на Д-5-триггерах, так как имеет место де-
декомпозиция функций возбуждения: вместо одной функции воз-
возбуждения D используются две — R и S, в силу чего выражение
для каждой из них должно быть проще, чем выражение для
функции возбуждения D.
Из C.14) следует, что
_ Г Q+, если<2 = 0,
если Q = 1;
h?Q+, если Q = 0,
<2+, если Q = 1,
C.22)
C.23)
где fti = hi(Q,Q+), h? = ^2(Q,Q+) — полностью неопределен-
неопределенные функции, произвольные значения которых Ф должны за-
заноситься в диаграммы Вейча для функций возбуждения S и it
с учетом соотношений Ф-0 = 0,Ф-1 = Ф,Ф = Ф. Диаграммы
Вейча для функции возбуждения 5т (рис. 3.10,6) составляются
по диаграмме Вейча для функции Q+ (рис. 3.10,а) на основа-
основании соотношений C.22), а для функции возбуждения Дт (рис.
3.10,в) — на основании соотношений C.23). Из диаграмм Вейча
116
Глава 3. Синтез асинхронных автоматов
следует, что функции возбуждения R-S-триггера.
5Т = D ¦ L • Д, Дт =~D • LV R.
Если Д-5-триггер выполнен на ЛЭ И-НЕ, то требуется ис-
использовать инверсные функции
C.24)
Этим функциям возбуждения соответствует схема на рис.
3.11. Легко заметить, что при R = 0 из данной схемы полу-
получается схема .D-Z-триггера на рис.
3.9,6. Триггеры типа D-L-R с прио-
приоритетом входа R выпускаются в ви-
виде ИС, например ИС 1533ИР34.
Триггеры типа D—L—R с
приоритетом входа L. Функ-
Функция переходов асинхронного потен-
потенциального D-L-R-триггера с при-
приоритетом входа L задается табл.
и—
L —
R
-Га"
-
Рис. 3.11
3.4. Из диаграммы Вейча для функции переходов Q+
3.12,а) следует, что
(рис.
C.25)
Таблица 3.4. Функция переходов
D—Х/-Д-триггера с приоритетом входа L
i
0
1
2
3
4
L
0
0
0
0
0
D
0
0
0
0
1
R
0
0
1
1
0
Q
0
1
0
1
0
Q+
0
1
0
0
0
г
5
6
7
8-11
12-15
L
0
0
0
1
1
D
1
1
1
0
1
R
0
1
1
Ф
Ф
Q
1
0
1
ф
ф
Q+
1
0
0
0
1
Составив по изложенной выше методике диаграммы Вейча
для функций возбуждения Д-5-триггера 5т и Дт (рис. 3.12,6),
получим свободные от состязаний формы:
5Т = D ¦ L, RT = ~D-LV Я • IV I) • Д.
Произведя элементарные преобразования, функции возбу-
возбуждения можно представить в форме:
5Т = ~D7L, Дт = ~D^L-(LV Я). C.26)
Функциям возбуждения C.26) соответствует схема на рис.
3.3. Асинхронные потенциальные триггеры
117
ST
0
0
0
0
1
1
1
1
0
0
1
0
0
Q
1
0
R
а
0
0
0
0
iф;
!ф:
0
0
ф
0
0
0
ф
0
R
Q
\Ч
: i:
: ф:
0
0
0
0
rv
0
ф
г?;
• 1:
::э
0
ф
Рис. 3.12
3.13. Легко заметить, что при R = 0 получается схема D-L-
триггера на рис. 3.9,6. Триггеры ти-
типа D-L-R с приоритетом входа L ис-
пользованы, например в ИС 555ИР30
и 589ИР12.
Триггеры типа R-S-L. Функ-
Функция переходов асинхронного потен-
потенциального R-S-L-триггера задается
табл. 3.5 (при L = 1 триггер вы-
выполняет функции Д-5-триггера; при Рис. 3.13
L — 0 состояние триггера не изменяется независимо от значе-
значений сигналов R и 5; значения сигналов R = 5 = L = 1 подавать
запрещено). На рис. 3.14 представлены диаграммы Вейча для
функции Q+ и функций возбуждения Д-5-триггера 5т и Дт, из
которых следует, что функция переходов
Таблица 3.5. Функция переходов
H-S-L-триггера
0
1
i
2,4
3,5
8
9
10
6
7
L
0
0
1
1
1
R
Ф
Ф
0
0
0
S
ф
ф
0
о
1
Q
0
1
0
1
0
Q+
0
1
0
1
1
i
И
12
13
14
15
L
1
1
1
1
1
R
0
1
1
1
1
S
1
0
0
1
1
Q
1
0
1
0
1
Q+
i
0
0
ф
ф
= S-LVQ-RVQ-L, Я • 5 • X = 0,
C.27)
а функции возбуждения 5т = 5• L, Дт = R-L. Этим функциям
соответствует схема, показанная на рис. 3.15,а. Если в C.27)
подставить значения 5 = Д = D, то получим выражение
118
Глава 3. Синтез асинхронных автоматов
3.3. Асинхронные потенциальные триггеры
119
1
1
1
0
ф
ф
0
0
0
1
1
0
0
1
1
Q
Г*"
L*
ф
0
'*}
фj
0
0
0
ф
ф
0
0
ф
ф
0
0
0
0
0
Гф]
! ф|
; 1 ;
Ф
0
0
Ф
Ф
Ф
0
Ф
D —
L —
D
L
Т
Рис. 3.15
описывающее функцию переходов -D-i-триггера. Соответству-
Соответствующая схема D-Z-триггера представлена на рис. 3.15,6. Услов-
Условные графические обозначения триггеров типов D-L, D-L-R и
RS-L приведены на рис. 3.15,в.
Триггеры типа D^-L^. Можно синтезировать триггеры,
имеющие N пар входов D и L, которые функционируют как D-
i-триггеры для каждой пары сигналов D и L. Такие триггеры
назовем D^-L^-триггерами. Если несколько сигналов Z, = 1
(г = 0 .. .N - 1), то триггер устанавливается в состояние Q = 1
при хотя бы одном сигнале Д = 1. Табл. 3.6 задает функцию
переходов 1>лг-?лг-триггерапри N = 2. Из диаграмм Вейча (рис.
3.16,а), составленных для функций Q + , S и R по табл. 3.6, сле-
следует, что функция переходов
Q+ =
M DQL0V Q ¦ I,v Lo, C.28)
а функции возбуждения в форме, свободной от состязаний,
S = DiLiV D0LQ, C.29)
Таблица 3.6. Функция переходов
D—Ljv-триггера
i
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
bt
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Lo
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
D
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
D0Q
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Q+
0
1
0
1
0
1
0
1
0
0
1
1
0
0
1
1
i
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
Lx
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
Lc
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
A
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
DoQ
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Q+
0
0
0
0
1
1
1
1
0
0
1
1
1
1
1
1
R = DxLiL0V DOLXLOV
7UL\ V ~i
V I>iA)Lo =
V
i V D0L0L0 = 5 • Lx V 5 • Lo.
C.30)
На рис. 3.16,6 показана схема ?)дг-Хдг-триггера для N = 2,
составленная по функциям возбуждения C.29) и C.30) (без вхо-
входов, показанных штриховыми линиями) и N = 3 (со входами,
показанными штриховыми линиями). Принцип построения Dpj-
-Lyv-триггера для любого значения N ясен из рис. 3.16,6. На
рис. 3.16,в показаны условные графические обозначения Dtf-
-Lyv-триггеров для N = 2 и 3. Триггеры типа Dj^-Lj^ при N = 3
использованы в ИС 155XJ11 и 531ХЛ1.
Аналитический метод синтеза и анализа триггеров. Вы-
Выше изложен путь перехода от словесного описания закона функци-
функционирования триггера через таблицу истинности и диаграмму Вейча
к аналитическому его заданию с помощью функции переходов. Од-
Однако такой путь представляет интерес только для первоначального
знакомства с задачей описания триггеров, так как в нем отсутству-
отсутствуют регулярные правила, позволяющие получить функции переходов
триггеров любого типа, в том числе и не описанных в литературе.
Кроме того, словесное описание имеет недостаток, заключающийся в
возможности неоднозначного его истолкования. Существенным же не-
недостатком таблиц истинности является их громоздкость при большом
числе информационных входов триггера.
Поскольку конечной целью является получение функции перехо-
120
Глава 3. Синтез асинхронных автоматов
; 1
¦ 1
0
0
•П
: 1;
: 1
: 1
к. - _
т.
1:
1:
ij
0
П
0
0
¦ г
¦ 1
0
0
"\]
1 '¦
0
0
0
; 1
! 1
0
0
1;
1 !
0
; 1
I*.
0
0
•*1
!Ф
: i
l:
ф :
ф :
i:
U
0
0
0
; 1
L*
0
0
1 ;
*1
0
0
0
Ф
Ф
0
0
Ф
Ф
0
1°
T
*
-
...
&
&
&
1
&
&
&
5
—
f
L
J?
0
0
':;
1*1
0
0
0
0
0
0
0
0
г - -l
; 1 ;
iltii
0
0
¦-Д-
0
0
1 ;
Ф
0
0
Ф
Ф
0
0
Ф
D,H
CO
LD
Dl
LI
T
a
Do-
D,-
-Q L,-
DO
LO
Dl
LI
Dl
LI
T
<
Рис. 3.16
дов в аналитической форме, то желательно иметь в распоряжении
исключительно аналитический метод их синтеза. Аналитическим ме-
методам присущи точность (недвусмысленность), краткость и простота
использования при хорошем владении методами преобразования ло-
логических выражений, изложенными в гл. 1. Кроме того, аналитиче-
аналитический метод получения функций переходов позволяет глубже понять
связь между различными типами триггеров и может быть применен
и для синхронных триггеров с дополнительными асинхронными по-
потенциальными входами. Мощным приемом для построения аналити-
аналитического метода является применение мультиплексных функций типа
A.34) и A.35). Покажем это.
Элемент задержки D (элемент памяти типа D) описывается
мультиплексной функцией переходов (МФП)
) = 0-DV\-D=D=fo, C.31)
т.е. сигнал D производит коммутацию констант 0 и 1. Данная МФП
3.3. Асинхронные потенциальные триггеры
121
— вырожденная, так как не зависит от переменной Q. Элемент за-
задержки является самым примитивным ЭП, поэтому он используется
в основных моделях автоматов. Добавляя число входов у элемента
задержки, можно получать ЭП и других типов.
Добавим вход R, производящий коммутацию функции /о и кон-
константы 0. Тогда МФП будет иметь вид
Q+ = /ofiV0fl = Dfi = /i. C.32)
Соответствующий этой функции ЭП будет представлять собой
элемент задержки, на входе которого включен ЛЭ И. Такой ЭП сле-
следует назвать элементом памяти типа D-R.
Добавим к полученному ЭП вход 5, производящий коммутацию
функции /i и константы 1. Тогда МФП будет иметь вид:
Q+ = h -5Vl-5 = DfiV5. C.33)
Такой ЭП следует назвать элементом памяти типа D-R-S.
Функции переходов ЭП C.32) и C.33) не зависят от сигнала Q, по-
поэтому они не являются триггерами.
Для синтеза автоматов на этих ЭП следует найти их функции
возбуждения. Так, например, решение уравнения C.32) дает
При Й2 = функции возбуждения D = 1 и R = Q , т^е. получился
элемент задержки со входом R и инверсным выходом Q.
Функции переходов триггеров описываются выражениями типа
C.8), основной особенностью которых является вхождение в них со-
состояния Q в качестве аргумента, что обеспечивает длительное хра-
хранение информации (длительное запоминание входных воздействий).
Поэтому для аналитического описания триггеров следует использо-
использовать мультиплексные функции с коммутацией сигнала Q.
Пусть сигнал R производит коммутацию сигнала Q и константы
0, тогда мультиплексная функция
Q+ = f(R,Q) = Q «V 0 • R= Q R = /2.
Данная функция не является функцией переходов триггера, так
как не обладает полной системой переходов. Действительно, если со-
состояние Q = 0, то сигнал R не может установить значение Q+ — 1.
Поэтому для получения триггера следует добавить еще один сигнал
5, производящий коммутацию функции /г и константы 1:
Q+ = /2.5Vl-5 = 5VQ-fi = /3. C.34)
Данная функция обладает полной системой переходов, а значит
задает триггер некоторого типа. Функция переходов C.34) отличается
от функции переходов C.10), так как отсутствует ограничение, зада-
задаваемое уравнением R-S = 0. Поскольку при получении C.34) послед-
последним мультиплексирование производил сигнал 5, то он имеет приори-
приоритет по отношению к сигналу R, т. е. при подаче значений R — S — 1
устанавливается состояние Q+ = 1, что следует из C.34).
Триггер типа R-S с приоритетом входа S можно синтезировать
на основе Л-5-триггера, описываемого функцией переходов C.10). В
122
Глава 3. Синтез асинхронных автоматов
3.3. Асинхронные потенциальные триггеры
123
результате будут получены функции возбуждения 5т = 5 и Ят =
R ¦ S. По этим функциям можно построить схему на основе R-S-
триггера, приведенного на рис. 3.4,а (для реализации функции Ят =
R ¦ 5 следует добавить ЛЭ И-НЕ). Входные сигналы этого триггера
будут иметь разные активные уровни: R — 1 и 5 = 0.
Функция переходов R-S-mpuzzepa с приоритетом входа R полу-
получается мультиплексированием состояния Q и константы 1 сигналом
5 с последующей коммутацией полученной функции и константы 0
сигналом R:
Этот же результат может быть получен коммутацией функции
C.34) и константы 0 сигналом Я:
7г. C.35)
Схему Я-5-триггера с приоритетом входа R можно построить непо-
непосредственно по функции C.35), переведя ее в базис И-НЕ:
Q+ = 5 • R ¦ Q ¦ R.
Если функцию C.35) и константу 1 опять прокоммутировать сиг-
сигналом 5, то заново будет получена функция переходов C.34) R-S-
триггера с приоритетом входа 5. Такой результат является следстви-
следствием свойства коммутаторов периодически повторять результат при не-
неизменности коммутируемых функций.
Сигнал L в D-L-триггере производит коммутацию сигнала Q и
функции /о C.31), поэтому МФП имеет вид
Q+ = Q-Zvfo-L = DLvQL = /5, C.36)
что совпадает с C.15). Добавим вход Я, производящий коммутацию
функции /5 и константы 0. Тогда МФП будет иметь вид
Q+ = f5~Rv0- R=DLHvQL~R= f6, C.37)
что совпадает с C.21). Так как сигнал R последним производит ком-
коммутацию, то он имеет приоритет по отношению к сигналу L.
Пусть теперь тот же сигнал L производит коммутацию функций
/б и /5:
Q+ = /6Г V f5L = (D ¦ L ¦ Я V Q I • Д)-1 V (D ¦ L V Q ¦ Z)L =
= D-LVQ-L-'R=f7, C.38)
что совпадает с C.25). Здесь вход L имеет приоритет по отношению
ко входу Я, так как он последним производил коммутацию. Этот же
результат может быть получен коммутацией сигналом L функций /6
и /о C.31).
Если функции /в и /5 в выражении C.38) поменять местами, то
получится D-L-R-триггер нового типа:
Q+ = h-Zvfs-L = DL-TlvQZ. C.39)
Здесь ни один из входов не имеет приоритета.
Коммутация сигналом ML (Master Load) функций /б C.37) и /0
C.31) дает МФП
Q+ = /6 • Ml V fo-ML = D- (ML V L ¦ Я) V Q • ML V L V R,
описывающую D-L-R-L-триггер с двумя входами загрузки L и ML
и приоритетами информационных входов: ML — наибольший прио-
приоритет, Я — средний приоритет, L — наименьший приоритет.
Коммутация сигналом MR (Master Reset) функции /7 C.38) и кон-
константы 0 дает МФП
Q+ = f7~MR~VOMR=DL'MRVQMR\/L\/R,
описывающую D-L-Я-Я-триггер с двумя входами сброса Я и MR и
приоритетами информационных входов: MR — наибольший приори-
приоритет, L — средний приоритет, Я — наименьший приоритет.
По функциям переходов триггеров достаточно легко установить,
какие значения входных сигналов изменяют их состояния. Для этого
удобно использовать оператор переходов d. Действительно, состояние
триггера изменяется с 1 на 0, если dQ+ = 1, и с 0 на 1, если dQ = 1,
где в соответствии с определением оператора переходов B.1)
dQ+ = Q+ Q, dQ* = Q+- Q. C.40)
На основании C.39) и C.40) будем иметь:
dQ+ = (D-LV RL)Q, dQ+ = D ¦ L Я • Q,
т. e. D-L-R-тряггер без приоритетных входов изменяет состояние с 1
на 0 под воздействием значения функции D ¦ L V R ¦ L = 1, асОна
1 — под воздействием значения функции D ¦ L ¦ R = 1. Из последних
соотношений наглядно видно, что приоритета не имеет ни один из
входов (сигналы L и Я во всех случаях связаны операцией к.).
Для других типов триггеров в соответствии с C.10), C.34) - C.38)
и C.40) будем иметь:
dQ+ = RQ, dQ = 5 Q для Я-5-триггера C.10) (при получении
Я • Q следует использовать условие Я • S — 0);
dQ+ = S RQ, dQ = SQ для Я-5-триггера C.34) с приоритетом
сигнала 5;
dQ+ = RQ, dQ = SRQ для Я-5-триггера C.35) с приоритетом
сигнала Я;
dQ+ =~DLQ, dQ" = DLQ для D-L-триггера C.36);
dQ+ = (DLVR)Q,dQ+ - DL~RQ для D-L-Я-триггера C.37)
с приоритетом сигнала Я;
dQ+ = (DLvR~L)Q, rfQ4" = DLQ для D-L-Я-триггера C.38)
с приоритетом сигнала L.
Уже из этих элементарных примеров видно, сколь эффективен
аналитический метод синтеза и анализа последовательностных схем.
Кроме того, он всегда точно и исчерпывающе дает ответ на все поста-
поставленные вопросы.
124
Глава 3. Синтез асинхронных автоматов
3.4. Задание асинхронных потенциальных
автоматов таблицами и графами переходов
Асинхронные потенциальные автоматы, более сложные, чем
триггеры синтезируются на основе двух и большего числа ЭП.
Для увеличения быстродействия автомата ЭП типа D обычно
исключаются, так же как и при проектировании асинхронных
потенциальных триггеров. На рис. 3.17,а показана общая модель
асинхронного потенциального автомата с m обратными связями,
которые появляются при исключении m ЭП, а на рис. 3.17,6
— общая модель с тп асинхронными потенциальными тригге-
триггерами, каждый из которых имеет по 1Т информационных входов
(г = 1,2,..., тп; число входов у триггеров может быть разное).
На основе этих моделей и производится проектирование любых
асинхронных потенциальных автоматов.
x2 —
»
>
*n >
r
ь
КС
•
i
о, :
Рис. 3.17
Таблицы переходов. Основной задачей автомата является
реализация соответствия между входными и выходными после-
последовательностями. Множество допустимых входных последова-
последовательностей бесконечно, поэтому не представляется возможным
составить таблицу соответствия между всеми входными и вы-
выходными последовательностями. В инженерной практике зако-
законы функционирования автоматов формулируются сначала сло-
словесно или задаются с помощью временных диаграмм. Однако
эти описания поведения автоматов не являются математически
строгими, поэтому необходим переход к таким способам задания
автоматов, которые позволили бы установить соответствие ме-
между бесконечными множествами входных и выходных последо-
последовательностей. Одним из способов задания автоматов, удобным
для их синтеза, являются таблицы переходов.
Для задания автомата с помощью таблицы переходов не-
необходимо определить его функции переходов и выхода C.3.):
ЗА. Задание автоматов
125
М+ = /(">/*) и А = tp(v,ii), т.е. каждой паре {у{,щ) следует
поставить в соответствие некоторые значения функций
t4j = fiyuPi) = Vs, Kj = ?>Oi,Mj) = -V
Данное соответствие довольно просто задается табличным ме-
методом.
Таблица переходов асинхронного потенциального автомата
(табл. 3.7) состоит из столбцов, число которых равно числу до-
допустимых состояний входа автомата (< 2", где п — число вход-
входных сигналов автомата), и строк, число которых равно числу
внутренних состояний автомата (< 2та, где т — число ЭП).
Поэтому каждая клетка таблицы переходов, расположенная в
столбце Vi и строке fij, соответствует паре (i/,-,/ij). В клетках
таблицы переходов указываются значения функции /г^ = /xs,
соответствующие парам (i/,-,/Xj), причем значения ц*- = fij, со-
соответствующие устойчивым состояниям, отмечаются круглыми
скобками. Если некоторые переходы не заданы (в недоопреде-
ленном автомате), то в соответствующих клетках ставятся про-
прочерки.
Таблица 3.7. Табличное задание функций .
переходов и выхода автомата
Mi
Mi
M2
Мз
M4
M5
(мОЛз
Mi
M2
Mi
Мз
M2
(M2),A3
-
—
M2
f2
M4
—
(Мз),А2
(М4),Л1
Мз
(Mi)
М5
М2
М5
*(Ms),A3
Значения функции выхода AtJ = А/ обычно достаточно ука-
указывать только в клетках, в которых имеются устойчивые состо-
состояния. В недоопределенных автоматах в некоторых устойчивых
состояниях функция выхода может быть не задана. В автома-
автоматах без выхода состояния выхода A,j вообще отсутствуют. Из
сказанного следует, что табл. 3.7 представляет собой таблицу
переходов, задающую функции переходов и выхода некоторого
недоопределенного автомата.
Интервал времени, в течение которого автомат находится
126
Глава 3. Синтез асинхронных автоматов
в неустойчивом состоянии, обычно значительно меньше интер-
интервала, соответствующего устойчивому состоянию, поэтому часто
значения функции выхода А = (zk,..., zx) в неустойчивых состо-
состояниях целесообразно не задавать, что позволяет синтезировать
более экономичные КС, реализующие функции zq (они будут
в этом случае неполностью определенными). Однако при до-
доопределении функций zq иногда следует учитывать требования,
которые в зависимости от назначения автомата могут предъ-
предъявляться к его выходным сигналам:
при переходных процессах (в неустойчивых состояниях) на
выходах zq не должны появляться ложные сигналы малой дли-
длительности;
реакция выходных сигналов zq на изменение состояний вхо-
входа должна иметь минимальное запаздывание.
Если ни одного из этих требований не предъявляется, то
функции zq могут доопределяться произвольным способом для
получения наиболее простой КС.
Рассмотрим ограничения, накладываемые указанными вы-
выше требованиями на доопределение функций zq. Пусть внутрен-
внутреннее состояние /Xj! устойчиво для состояния входа i/tl, а внутрен-
внутреннее состояние Hjs устойчиво для состояния входа i/,-2, которое
переводит автомат из состояния /х.д в состояние njs. Тогда в
процессе изменения состояния /х;1 на /xJS в автомате будет реа-
реализована последовательность пар
где 5 = 2 при простых переходах и 5 > 2 при сложных переходах.
Крайним парам соответствуют устойчивые состояния, т.е.
= f(vH) = Mji M = f()
В табл. 3.7 имеется два сложных перехода
(,Мз) -> Щ,Ц2 ->¦ (^o,Mi), (,Мз) ->¦ ^з,М2 -> (у
с одним переходным состоянием и сложный переход
с двумя переходными состояниями.
Для выполнения первого требования функции zq необходимо
доопределить так, чтобы на всей указанной последовательности
пар значения сигналов zq изменялись только один раз. Таким
способом можно доопределить функции zq для всех имеющихся
в автомате переходов.
Для выполнения второго требования функции zq необходимо
доопределить так, чтобы выполнялось соотношение
At2,jl = At2,j2 = . . . =
ЗА. Задание автоматов
127
т. е. значения функции выхода во всех неустойчивых состояниях
должны совпадать со значением функции выхода в последую-
последующем устойчивом состоянии. Понятно, что в этом случае будет
выполняться также и первое требование.
В дальнейшем всегда будем считать, что функция выхода в
неустойчивых состояниях не определена, а доопределение будет
производиться исходя из тех или иных соображений.
У автомата, задаваемого табл. 3.7, должно быть не менее
двух физических входов (х2 и х\) и не менее двух физических
выходов (^2 и Z\), так как имеются четыре состояния входа Uj
и три состояния выхода z;, т.е. для данного автомата можно
положить, что
xi), V{ = (eX2,eXl), A = (z2,*i), M = (e22,e2l),
v =
где еХр = 0 или 1, eZq = 0 или 1.
Таблица 3.8. Упрощенный
вариант табл. 3.7
j
1
2
3
4
5
X2Xl
00
A).П
.1
2
1
3
01
2
B)Д1
-
-
2
10
4
-
C)Д0
D),01
3
11
A)
5
2
5
E)Д1
В практических инженерных задачах кодирование состоя-
состояний входа и выхода обычно вытекает из самой постановки за-
задачи (под кодированием понимается постановка в соответствие
каждому состоянию входа i/, и выхода А; наборов значений вход-
входных сигналов хр — еХр и выходных сигналов zq = eZq). Можно
полагать, что при кодировании этих состояний получаются со-
соотношения
= eXj e
, j =
eXl, j = е22 e2l.
Для простоты в таблицах переходов вместо состояний щ и А;
будем указывать значения кодирующих сигналов хр и zq, а вну-
внутренние состояния автомата //_, будем обозначать только одним
индексом j (табл. 3.8).
После задания автомата таблицей переходов следует решить
еще две важные задачи: произвести минимизацию числа его
128
Глава 3. Синтез асинхронных автоматов
3.5. Синтез счетчиков
129
внутренних состояний и соседнее кодирование внутренних со-
состояний для всех допустимых переходов в преобразованном при
минимизации автомате. Решение этих задач будет рассмотрено
по мере их появления при синтезе конкретных устройств, име-
имеющих практическое приложение. Заметим, что при синтезе не-
некоторых автоматов минимизация числа внутренних состояний
может вообще не потребоваться.
Графы переходов. Удобным средством задания автомата
из-за его наглядности является граф переходов, который всегда
имеет однозначное соответствие с таблицей переходов (граф пе-
переходов может быть построен по таблице переходов и наоборот).
На рис. 3.18,а показан граф переходов, соответствующий табл.
3.8. Граф переходов состоит из узлов (кружков), обозначающих
внутренние состояния автомата //_,, и ветвей (направленных ли-
линий), указывающих переходы между внутренними состояния-
состояниями. Ветви, выходящие из какого-либо узла и входящие в этот
же узел, называются петлями. Ветви обозначаются состоянием
входа I/,-, вызывающим соответствующий переход между вну-
внутренними состояниями, а петли — состояниями входа и выхода
1/,/А;, так как они указывают устойчивые состояния, для кото-
которых функции выхода А;, как правило, определены.
Рис. 3.18
Для освоения задания автоматов таблицами и графами пе-
переходов рекомендуется по табл. 3.8 и рис. 3.18,а проследить путь
изменения внутренних состояний со сложными переходами
A1,5)-» 00,3-» 00,2-» @0,1)
(переходные состояния 3 и 2 неустойчивы для состояния входа
00). По графу переходов, показанному на рис. 3.18,5, полезно
самостоятельно составить временные диаграммы для входного
и трех внутренних сигналов (ответ см. на рис. 3.20).
Первоначальные таблицы переходов. Таблица перехо-
переходов называется первоначальной, если в каждой ее строке име-
имеется только по одному устойчивому состоянию, а все переходы
между ними являются простыми. Таким образом, первоначаль-
первоначальная таблица переходов задает автомат с простыми переходами,
в котором каждому устойчивому состоянию соответствует свое
внутреннее состояние.
Первоначальные таблицы переходов удобно использовать
для задания автоматов, исходя из словесного описания их зако-
законов функционирования. Часто возможно довольно легко опре-
определить, сколько устойчивых состояний должен иметь автомат
для каждого состояния входа v\ в отдельности. В этом случае
устойчивые состояния размещаются в таблице переходов так,
чтобы в каждой строке было по одному устойчивому состоянию.
Затем все оставшиеся клетки на основании словесного описания
работы автомата заполняются неустойчивыми состояниями, за-
задающими простые переходы между устойчивыми состояниями,
в результате чего и получается первоначальная таблица пере-
переходов. В силу этого такая таблица всегда определяет автомат,
функционирующий в соответствии с заданным законом.
3.5. Синтез асинхронных потенциальных счетчиков
Счетчиком называется автомат, внутренние состояния ко-
которого могут циклически изменяться под воздействием одного
входного (счетного) сигнала. Значит, по начальному и конечно-
конечному внутренним состояниям автомата можно определить число
изменений входного счетного сигнала с 1 на 0, т. е. определить
число импульсов, поступивших на счетный вход.
Счетчик, как и любой автомат, может иметь только конеч-
конечное число М внутренних состояний, одно из которых выбирает-
выбирается в качестве начального (нулевого) состояния. По этой причине
установить однозначное соответствие между числом N измене-
изменений счетного сигнала х и внутренними состояниями счетчика
можно только в том случае, если N < М - 1. При поступле-
поступлении на счетный вход М импульсов счетчик возвращается в ис-
исходное состояние, что свидетельствует о его переполнении. Та-
Таким образом, по внутреннему состоянию счетчика можно опре-
определить остаток от деления числа N на число М, если N > М.
Счетчик, имеющий М внутренних состояний, называется
счетчиком по mod М, а число М — модулем (коэффициентом)
пересчета счетчика. Из определения счетчиков следует, что ни-
никаких ограничений на кодирование его внутренних состояний не
накладывается (в асинхронных потенциальных счетчиках необ-
необходимо, конечно, использовать соседнее кодирование). От вы-
выбранного варианта кодирования могут в значительной степени
зависеть сложность и стоимость счетчика.
9 ПухальсхжЯ Г. И., Новосельцева Т. Я.
130
Глава 3. Синтез асинхронных автоматов
Рассмотрим теперь особенности асинхронных потенциаль-
потенциальных счетчиков. Так как имеется только один входной сигнал
х, то счетчик должен изменять свои внутренние состояния как
при изменении счетного сигнала х с 1 на 0 (dx = 1), так и при
его изменении с 0 на 1 (dx = 1). Действительно, при наличии в
таблице переходов только двух столбцов ни в одной строке не
может стоять двух устойчивых состояний, так как в этом слу-
случае внутренние состояния автомата вообще не могли бы изме-
изменяться при изменении входного сигнала х. Из этого следует, что
асинхронный потенциальный счетчик по mod M должен иметь
2М устойчивых состояний, так как он производит счет общего
числа изменений входного сигнала х (числа значений Vx = 1).
Таблица 3.9. Счетчик по mod 3
J
1
2
3
4
5
6
j
0
A)
3
C)
5
E)
1
1
2
B)
4
D)
6
F)
Q3Q2Q1
0 1 0
0 0 0
1 0 0
1 0 1
0 0 1
0 1 1
Синтез счетчика по модулю 3. Синтезируем счетчик по
mod 3, граф переходов которого показан на рис. 3.18,6. По гра-
графу переходов легко построить таблицу переходов (табл. 3.9).
Так как счетчик имеет шесть внутренних состояний, то необхо-
необходимо использовать три триггера. Выбор возможных вариантов
соседнего кодирования внутренних состояний счетчиков удобно
производить с помощью диаграмм Вейча (рис. 3.19). Для этого
достаточно выбрать любой замкнутый путь, последовательно
проходящий через соседние клетки. На рис. 3.19 показан такой
путь, проходящий через шесть клеток с номерами 2, 0, 4, 5, 1
и 3. Записав эти числа в двоичной системе счисления, получим
один из вариантов соседнего кодирования внутренних состоя-
состояний счетчика. На рис. 3.20 изображены временные диаграммы,
поясняющие работу счетчика по mod 3.
Синтезируем счетчик на триггерах типа R-S. Диаграммы
Вейча для функций Q% - Qf (рис. 3.21), можно составить непо-
непосредственно по таблице переходов (табл. 3.9) или предваритель-
предварительно составив по ней таблицу истинности (табл. 3.10). Диаграммы
3.5. Синтез счетчиков
131
4
э
г
Рис. 3.19
Рис. 3.20
0
0
0
0
ф
ф
1
1
ф
ф
0
1
0
0
0
1
0
1
1
0
ф
ф
0
0
ф
ф
0
0
1
1
0
0
Q2
а,
0
1
1
0
ф
ф
1
1
ф
ф
1
0
0
0
1
0
Ф
Ф
Ф
Ф
Ф
Ф
0
0
ф
:Ф
! 1
0
Ф
Ф,
ф!
0
: 1
i ..
0
0
,ф
ф!
1
Ф
Ф
ф.
Ф
Ф
Ф
Ф
0
0
ф
ф
«/'
ф
D
0
Ф
Ф
Ф
0
0
Гф"
L*
0
Ф
"¦":
0
ф
0
0
0
0
ф
ф
¦
ф
ф
ф
0
if.
0
0
0
'
0
г*-;
1 1
0
ф
ф
0
0
ф
ф
0
0
ф
ф
0
0
'/'
0
ф
ф
0
I ф|
:¦!
l_lj
ф
ф
ф
0
0
0
ф
0
Рис. 3.21
132
Глава 3. Синтез асинхронных автоматов
3.5. Синтез счетчиков
133
Таблица 3.10. Счетчик по mod 3
J
2
0
4
5
1
3
X
0
0
0
0
0
0
Q3Q2Q1
0
0
1
1
0
0
1
0
0
0
0
1
0
0
0
1
1
1
Qt
0
1
1
0
0
0
Qt
1
0
0
0
0
1
Qt
0
0
0
1
1
0
f
10
8
12
13
9
11
X
1
1
1
1
1
1
Q3Q2QI
0
0
1
1
0
0
1
0
0
0
0
1
0
0
0
1
1
1
Qt
0
0
1
1
0
0
Qt
0
0
0
0
1
1
Qt
0
0
1
1
1
1
Таблица 3.11. Функция переходов
реверсивного счетчика
1
2
3
4
5
6
*2*1
00
A)
3
C)
5
E)
1
01
2
B)
4
D)
6
F)
10
A)
C)
3
E)
5
11
6
B)
2
D)
4
F)
Q3Q2Q1
1 0 0
1 1 0
0 1 0
0 1 1
0 0 1
1 0 1
OOV1O O1V11 OOV1O
O1V11 OOV1O O1V11
Рис. 3.22
Рис. 3.23
Вейча для функций возбуждения R3 - R\ и 53 - S\ (рис 3.21)
заполняются на основании C.23) и C.22). Из рис. 3.21 следует,
что
R1=x-Q2,
= x-Q3QU
C.41)
На рис. 3.22 показана схема счетчика по mod 3, построенная
в соответствии с функциями возбуждения C.41). Если нежела-
нежелательно использовать инверсный сигнал ж, то функции Д3, 5з и
R\ можно представить в виде
Изложенным методом можно синтезировать асинхронные
потенциальные счетчики с любым модулем пересчета М.
Синтез реверсивного счетчика. Асинхронными потен-
потенциальными реверсивными счетчиками называются автоматы,
имеющие два входа, на один из которых подается счетный сиг-
сигнал х\, а на другой — сигнал х2> управляющий направлением
Таблица 3.12. Функция переходов
реверсивного счетчика
а
4
6
2
3
1
5
12
14
10
11
9
13
X2X1Q3Q2Q1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
1
1
1
0
0
0
1
0
1
1
1
0
0
0
1
1
1
0
0
0
0
0
1
1
1
0
0
0
1
1
1
QtQt
1
0
0
0
0
1
1
1
0
0
1
1
0
1
1
0
0
0
1
1
1
1
0
0
Qt
0
0
0
1
1
0
0
0
1
1
1
1
а
20
22
18
19
17
21
28
30
26
27
25
29
X2X1Q3
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
1
1
1
0
0
0
1
Q2QI
0
1
1
1
0
0
0
1
1
1
0
0
0
0
€
1
1
1
0
0
0
1
1
1
Qt
1
1
0
0
0
0
1
1
1
0
0
1
QtQt
0
0
1
1
0
0
0
1
1
1
1
0
0
0
0
0
1
1
1
0
0
1
1
1
134
Глава 3. Синтез асинхронных автоматов
3.6. Синтез триггеров
135
х2
Рис. 3.24
циклического изменения внутренних состояний. На рис. 3.23 по-
показан граф переходов асинхронного потенциального реверсив-
реверсивного счетчика, имеющего шесть устойчивых состоянии. Сигнал
х2 задает направление изменения внутренних состояний (при
х2 = О внутренние состояния изменяются согласно графу пе-
переходов по часовой стрелке, а при х2 = 1 — против часовой
стрелки). По графу переходов можно составить таблицу пере-
переходов (табл. 3.11), из которой видно, что внутренние состояния
реверсивного счетчика могут изменяться только при изменении
X, = О
X, = 1
Si =
где Ki = xe2 •
Н
сигнала х\. Если зафиксировать значение сигнала х2 = 0, то из
реверсивного счетчика получится счетчик по mod 3, подобный
счетчику, задаваемому табл. 3.9.
Если по табл. 3.12, составленной на основании табл. 3.11,
произвести структурный синтез реверсивного счетчика, то мож-
можно получить
S3 = K1Q2VK3Q}, R3 - K0Q2 V K2Qi, )
S2 = K1Q1VKJQ3, R2 = K0Q1VK2Q3, \ C.42)
3 V K3Q2, Rr = K0Q3 V K2Q2, J
2 j — минтермы, i = 0,1,2,3.
На рис. 3.24 показана схема реверсивного счетчика, постро-
построенная на Д-5"-триггерах, функции возбуждения которых реали-
реализованы в соответствии с C.42).
Если положить х2 = 0, то функции возбуждения
S3 = xiQ2, S2 = xiQx, Si = xiQ3,
что проще выражений C.41), т. е. сложность функций возбужде-
возбуждения зависит от выбранного способа кодирования внутренних со-
состояний автомата. На рис. 3.25 приведены временные диаграм-
диаграммы работы реверсивного счетчика.
3.6. Синтез асинхронных импульсных триггеров
Асинхронными импульсными триггерами, или просто им-
импульсными триггерами, называются такие триггеры, на кото-
которые входные сигналы производят лишь кратковременное воз-
воздействие в момент их изменения с 1 на 0 или с 0 на 1. Импульс-
Импульсные триггеры являются простейшими асинхронными импульс-
импульсными автоматами, поэтому строгое описание законов функци-
функционирования данных триггеров возможно только на основе их
логических свойств, определяемых функциями переходов.
Триггеры типа dT. Рассмотрим триггер со счетным вхо-
входом Т (Т — Toggle). Состояние (выходной сигнал Q) такого
триггера должно изменяться при каждом изменении входного
сигнала Г с 1 на 0, т.е. при dT — 1. На основании данного
словесного описания закона функционирования триггера соста-
составим таблицу истинности (табл. 3.13), задающую его функцию
переходов Q+, = f(dT,Q). Из табл. 3.13 следует, что функция
переходов триггера со счетным входом
Рис. 3.25
Q+ = Q ¦ dT V Q ¦ dT = Q © dT.
C.43)
136
Глава 3. Синтез асинхронных автоматов
"; 3.6. Синтез триггеров
137
Таблица 3.13. Функция
переходов dT-триггера
1
0 .
1
2
3
dTQ
0 0
0 1
1 0
1 1
Q+
0
1
1
0
Таблица 3.14. Анализ схемы
dT-триггера
а4аз<*2<*1
0 0 0 0
0 0 0 1
0 0 10
0 0 11
0 10 0
0 10 1
0 110
0 111
10 0 0
10 0 1
10 10
10 11
110 0
110 1
1110
1111
L
0
1111
1111
1111
1111
1111
1111
0 111
@ 111)
1111
10 11
1111
A0 11)
1111
10 11
0 111
00 11
1
1111
1111
1111
1111
110 1
110 1
0 10 1
0 10 1
1110
10 10
1110
10 10
A10 0)
1000
0 100
0000
Действительно, если входной сигнал Т изменяется с 1 на 0,
то dT = 1 и Q+ = Q ф 1 = Q, т. е. состояние триггера изменя-
изменяется на инверсное. Так как в функцию переходов C.43) входит
импульсный сигнал dT, то триггер со счетным входом будем
называть асинхронным импульсным триггером типа dT, или
dT- триггером.
Используя разностные элементы, импульсные триггеры лег-
легко построить из асинхронных потенциальных триггеров. Напри-
Например, если в функцию переходов C.27) Д-5-Х-триггера подста-
подставить значения
S = Q, R = Q, L = dT (R-S-L = 0), C.44)
то получится функция переходов rfT-триггера C.43). На рис.
3.26,а приведена схема dT-триггера, построенная из R-S-L-
триггера на рис. 3.15,а и разностного элемента (РЭ) на осно-
основании функций возбуждения C.44). Эта ЛС описывается функ-
рэМ
А = 0100
5 = 0101
7 = 0111
8 = 1000
10 - 1010
11 = 1011
13 = 1101
ц) 14 - 1110
Рис. 3.26
Т-\ РЭ
Рис. 3.27
Рис. 3.28
цией переходов
а+ = /гA,а4,аз,а2,а1), г = 1,2,3,4,
а| = «з V а2, а? = а4 V а^, aj = L V а3, af = Lv a4,
решение которой относительно устойчивых состояний
а4 = Lvh-О, Ф1Ф2 = 0,
т.е. автоколебательные процессы в ЛС отсутствуют. На основа-
основании функции переходов составляется таблица переходов (табл.
3.14), а по ней и граф переходов (рис. 3.26,6), из которого вид-
видно, что недостатком данной схемы является ее критичность к
длительности импульсного сигнала dT (в этом отношении dT-
триггер на рис. 2.12 имеет лучшие свойства).
На рис. 3.27 показана несколько видоизмененная схема dT-
триггера, в которой сигнал Q получается с помощью дополни-
дополнительного инвертора. Эта ЛС описывается функцией переходов
at = «4V53, «4 = «5Va2
= LVa4, qJ =
af = q4,
138
Глава 3. Синтез асинхронных автоматов
решение которой относительно устойчивых состояний
on — LVh-L, Ф1Ф2 — L,
т. е. при L = 1 в схеме возникает автоколебательный процесс.
В силу описанных явлений принцип построения импульс-
импульсных триггеров, основанный на разделении функций диффе-
дифференцирования входных сигналов
(разностный элемент) и запоми-
запоминания входных воздействий (R-S-
триггер), практически не нашел
применения. Но при использова-
использовании двух разностных элементов
можно построить схемы импульс-
импульсных триггеров, обладающие высо-
высокой надежностью работы.
На рис. 3.28 показана схема
управляемого сигналом xi раз-
разностного элемента, выполняюще-
выполняющего фуНКЦИЮ х\ • dk\. При Х2 = 1
длительность активного нулевого
уровня выходного сигнала равна
Зг без ЛЭ НЕ и Ът при включении
в разностный элемент двух инвер-
инверторов (г — среднее время задерж-
задержки сигналов в одном ЛЭ). Анализ данного разностного элемента
приведен в [10]. На рис. 3.29 показана схема <йГ-триггера, выпол-
выполненного на двух таких разностных элементах и Д-5-триггере.
Действительно, на основании функции переходов Д-5-триггера
C.10)
QdT
Рис. 3.29
Q+ = S V Q ¦ R = Q *dT V Q ¦ Q* dT = Q © <И\
так как Q = Q* до воздействия импульсного сигнала dT = 1.
Логические элементы И-НЕ, составляющие Д-5"-триггер, фак-
фактически входят в разностный элемент подобно ЛЭ НЕ на рис.
3.28 (х2 — Q для одного и Х2 = Q для другого разностного эле-
элемента).
Функция переходов C.43) задает некоторый автомат, поэто-
поэтому вполне естественно предположить, что его можно реализо-
реализовать в виде асинхронного потенциального автомата. Эту задачу
можно рассматривать как преобразование импульсного автома-
автомата в эквивалентный ему потенциальный автомат. Для ее реше-
решения необходимо разработать метод преобразования функции пе-
переходов, в которую входят операторы d, в функции переходов и
выходов C.3), не содержащие их. Такое преобразование будем
3.6. Синтез триггеров
139
называть интегрированием функции переходов импульсного ав-
автомата или просто интегрированием импульсного автомата.
Наиболее просто интегрирование импульсных триггеров вы-
выполняется табличным методом, так как оказывается возмож-
возможным построить таблицу переходов асинхронного потенциально-
потенциального автомата непосредственно по функции переходов импульс-
импульсного триггера. Автомат, выполняющий функции rfT-триггера,
должен иметь один вход х = Т и один выход z = Q, причем
закон изменения выходного сигнала задается функцией перехо-
переходов C.43). Собственно, задание функции выхода автомата не в
виде переключательной функции, а в форме функции перехо-
переходов и позволяет составить первоначальную таблицу переходов,
характерную тем, что в каждой строке таблицы проставляется
только по одному устойчивому состоянию, а все переходы ме-
между ними задаются простыми. Примитивность структуры пер-
первоначальной таблицы переходов обеспечивает возможность ее
построения без особых затруднений для любого автомата, функ-
функции выхода которого заданы в операторной форме.
Таблица 3.15. Функция
переходов dT-триггера
с простыми переходами
J
1
2
3
4
и
A)
B)
2
1
T
,0
,1
1
3
4
C)
D)
,0
,1
У?
0
1
0
1
0
1
1
0
Рассмотрим методику построения первоначальной таблицы
переходов (табл. 3.15) на примере rfT-триггера, описываемого
функцией C.43). Если входной сигнал триггера не изменяет-
изменяется (Т = 0 или 1), то импульсный сигнал dT = 0 (VT = 0) и
Q+ = Q ф0 = Q — 0 или 1. Из этого следует, что при каждом
состоянии входа ет — 0 и 1 автомат должен иметь по два устой-
устойчивых состояния, которым соответствуют различные значения
функции выхода автомата г = Q = 0 и 1. На основании это-
этого в каждый столбец первоначальной таблицы переходов (табл.
3.15) необходимо занести по два устойчивых состояния, разли-
различающихся состояниями выхода z — 0 и 1.
140
Глава 3. Синтез асинхронных автоматов
Далее с помощью функции переходов C.43) можно найти пе-
переходы между устойчивыми состояниями. Пусть сигнал Т изме-
изменяется с 0 на 1. В этом случае dT = 0 и Q+ = Q ф 0 = Q, т. е.
при таком изменении состояния входа выходной сигнал z = Q
не должен изменяться (z+ = z), а это возможно только при пе-
переходе автомата из состояния ц\ в состояние /х3 и из состояния
ц2 в состояние /х4. Аналитически это можно записать так:
А*1д = /(^bMi) = Мз, A*i",2 = /("ьЫ = А*4-
На этом основании проставляются неустойчивые состояния
в столбце i/i = l (табл. 3.15).
Если же сигнал Т изменяется с 1 на 0, то импульсный сиг-
сигнал dT = 1 и Q+ = Q © 1 = Q, т. е. в этом случае значение
выходного сигнала автомата z — Q должно измениться на ин-
инверсное (z+ = 2), а это возможно только при переходе автомата
из состояния /х3 в состояние /хг и из состояния /х4 в состояние
ц\. Таким образом,
М = /("съМз) = М2 М =
На этом основании проставляются неустойчивые состояния
в столбце v0 = 0 (табл. 3.15).
>
с
с
КС
2
D
V
-1
z = a
Рис. 3.30
Полученная таким способом первоначальная таблица пере-
переходов полностью определяет закон функционирования асин-
асинхронного потенциального автомата, выполняющего функции
dT-триггера. Для кодирования внутренних состояний автома-
автомата необходимо использовать два ЭП Q2 и Q\. Структурная схе-
схема асинхронного импульсного dT-триггера как асинхронного по-
потенциального автомата показана на рис. 3.30,а. Из графа пере-
переходов (рис. 3.30,6), построенного по табл. 3.15, следует, что со-
соседнее кодирование внутренних состояний автомата можно вы-
выполнить без преобразования таблицы переходов. Из табл. 3.15
видно, что кодирование осуществлено так, что функция выхода
3.6. Синтез триггеров
141
а)
0
0
¦i—i
¦—i
(
т
i_ij
0
0
т
0
.11
0
•л.
0
&
0
ф
0
0
<
т
0
0
Г1"]
0
г - -
0
ф
0
г'!-.
c.-.J
0
ф
0
0
ГФ"
с * -
ф
т
:¦!
li I
L. _ J
0
0
m
0
ф
0
— -1
0
ф
0
<52 <32 "г
Рис. 3.31
автомата z = Q = Q2 (значения z и Q2 в устойчивых состоя-
состояниях совпадают). Это позволяет в качестве выходного сигнала
автомата использовать выходной сигнал ЭП Q2.
Выполним структурный синтез dT-триггера из ЭП типов D
и R-S. На рис. 3.31,а показаны диаграммы Вейча для функций
Qt и Qt 1 из которых следует, что МДНФС функций возбужде-
возбуждения D2 и D\ можно представить в форме
D1 = Q+ = Q2TVQ1TVQ2Q1. J C'4o)
С помощью элементарных преобразований можно получить
Qt =
V Т) V QXT = Q2QxT-QxT,
C.46)
На рис. 3.32 изображена схема dT-триггера, построенная на
основании соотношений C.46). Если из данной ЛС исключить
оба ЭП типа D, то, как показывает анализ, ее закон функцио-
функционирования не изменится (состязания устойчивых состояний не
возникнут).
Из рис. 3.32 следует, что выходные сигналы ЛЭ И-НЕ а\ —
с*4 определяются соотношениями:
«1 = <?2, =
п, "з = <9iT, a4 = Q2a3. C.47)
Найдем значения сигналов Qi и ai - a4 в устойчивых со-
состояниях в зависимости от значений сигналов Т и Qi- Решив
функцию переходов автомата C.45) относительно устойчивых
142
Глава 3. Синтез асинхронных автоматов
Рис. 3.32
Рис. 3.33
состояний, можно получить:
Qx = Q2T V Q2T = Q2@T. C.48)
Подставив это значение Q\ в выражения C.47), найдем, что
в устойчивых состояниях
«1 = Q2, «2 = Q2 V Г, «з = <?2 V Т, а4 = Q2 V Г. C.49)
Так как в устойчивых состояниях
то можно положить
«3 = O2Q4T, «4 =
На этом основании схема dT-триггера на рис. 3.32, пре-
преобразуется в схему, представленную на рис. 3.33 (исключены
ЭП типа D и ЛЭ НЕ). В дан-
данной ЛС состязания устойчи-
устойчивых состояний также отсут-
отсутствуют. С помощью соотно-
соотношений "C.48) и C.49) доволь-
довольно просто построить времен-
временные диаграммы, поясняющие
работу синтезированного dT-
триггера (рис. 3.34), так как
Рис. 3.34 связь между сигналами Т и
Q — Q2 задана функцией переходов C.43). Как следует из рис.
3.34, в dT-триггере на рис. 3.33 отсутствует дифференцирова-
дифференцирование входного сигнала Т, но тем не менее связь м,ежду входным
1—'
3.6. Синтез триггеров
143
сигналом Т и выходным сигналом Q описывается функцией пе-
переходов C.43), в которую входит импульсный сигнал dT.
В общем случае в некоторых точках схем потенциальных ав-
автоматов, получаемых в результате интегрирования импульсных
автоматов, могут возникать и импульсные сигналы (продиффе-
(продифференцированные входные сигналы). Такое дифференцирование
будем называть логическим, так как оно достигается исключи-
исключительно за счет логического построения схем автоматов, и его
особенностью является то, что на выходах ни одного ЛЭ им-
импульсные сигналы вообще могут не появиться. Дифференциро-
Дифференцирование же с помощью разностных элементов будем называть фи-
физическим, так как оно основано на физических свойствах ЛЭ
(на паразитных задержках). Таким образом, дифференцирова-
дифференцирование сигналов в автоматах следует рассматривать в более широ-
широком смысле, чем физическое дифференцирование, в результате
которого порождаются импульсные сигналы.
Возникает вопрос, каким автоматом является ЛС на рис.
3.33 — импульсным или потенциальным. Ответ зависит от точ-
точки зрения, с которой рассматривается данная ЛС. Если нас ин-
интересует внутренняя структура автомата, то ЛС следует счи-
считать асинхронным потенциальным автоматом. Если же интере-
интересоваться только внешним поведением ЛС (зависимостью выход-
выходного сигнала Q от входного сигнала Т), то ее следует считать
асинхронным импульсным автоматом. Действительно, если дан-
данный автомат рассматривать как "черный ящик", имеющий один
вход Т и один выход Q, то никакими экспериментами нельзя
установить, производится в нем, физическое дифференцирова-
дифференцирование сигнала Т или нет.
Может показаться, что если в логической схеме (рис. 3.33)
отсутствуют импульсные сигналы, то входной сигнал Т оказы-
оказывает на триггер длительное воздействие. Однако воздействие
входного сигнала нужно рассматривать с точки зрения функци-
функционирования автомата в качестве dT-триггера. Так, если какой-
либо кратковременный сигнал помехи, возникший, например, в
цепях питания, изменит состояние dT-триггера, то он не вер-
вернется в прежнее состояние после окончания воздействия этого
сигнала независимо от значения Т. Если же взять асинхрон-
асинхронный потенциальный Д-5-триггер, то входные сигналы R = 1 и
5 = 1 возвращают триггер в прежнее состояние после окончания
воздействия сигнала помехи, т.е. входные сигналы оказывают
на потенциальные триггеры длительное воздействие (не толь-
только изменяют состояние триггера, но и удерживают его в новом
состоянии). В импульсных же триггерах сигнал помехи может
быть скомпенсирован только в момент изменения входных ин-
144
Глава 3. Синтез асинхронных автоматов
формационных сигналов.
Синтезируем dT-триггер на Д-5-триггерах. На рис. 3.31,6
приведены диаграммы Вейча для функций возбуждения триг-
триггеров Q2 и Qi, составленные на основании диаграмм Вейча для
функций Q\ и Q\ по методике, изложенной в § 3.4. Из диа-
диаграмм следует, что функции возбуждения можно представить в
виде
, S2 = QXT, Ri = Q2T, Si = Q2T.
C.50)
Схема dT-триггера, выполненная в соответствии с выраже-
выражениями C.50), приведена на рис. 3.35,а.
Рис. 3.35
Используя 1-кубы, отмеченные на рис. 3.31,5 штриховыми
линиями, функции возбуждения триггера Q2 можно получить в
форме
г> /~\ т \ / /~\ s~\ /~\ /~\ т f\ n Л
-П.2 — Vi J V V2V1 ~~ V1V2-* — Чп^М? I , v
S2 = QiTvQ2Q1 = Q1Q2T = Q1Si. J
Схема rfT-триггера, соответствующая функциям возбужде-
возбуждения C.51) триггера Q2, изображена на рис. 3.35,5.
Можно синтезировать еще некоторые схемы dT-триггеров,
если преобразовать табл. 3.15. Введя два переходных состояния,
можно получить таблицу переходов (табл.
3.16), содержащую шесть внутренних со-
состояний, для реализации которых требуют-
требуются три ЭП. На рис. 3.36 приведен граф пе-
переходов, на котором указан принятый ва-
вариант соседнего кодирования внутренних
состояний автомата. Составив диаграммы
Вейча для функций Qt, Qt и Q\ (рис.
Рис. 3.36 3.37), получаем:
3.6. Синтез триггеров
145
Таблица 3.16. Функция
переходов dT-триггера
со сложными переходами
j
1
2
3
4
5
6
Т
0
A),0
B)Д
5
6
2
1
1
3
4
C),0
D)Д
Q2Q1Q1
0 1 0
1 0 1
0 1 1
1 1 1
0 0 1
1 1 0
0
0
,ф
!ф
ф
; 1
. 1
Ф
0
1;
1 •
Ф
0
0
1 ;
Ф !
1
ПГ
IU - -
: 1
: ф
::ф
!"¦¦:
Ы
1;
ф :
1 ;
" — г
л\
0
ф
1:
0
0
Ф:
г г
Г1":
'•:¦
"*]
1:
1:
ф:
0
0
1
ф
0
ГТ"
¦ :
; ф
i_ _ -
ф
ф
Гф
ф
0
0
ф
1
0
0
ф
ф|
J
ф
0
ф.
Q2
в,
0
0
ф
ф
ф
0
0
ф
0
0
ф
ф
0
Г1"]
ф
°,
0
0
ф
ф
ф
0
0
ф
Гф1
!_l j
0
ф
ф
0
0
ф
Гф"
;ф
;ф
¦Ф
ф ;
1 ;
Ф !
Ф
Ф
0
Ф
Ф
0
0
ф
Рис. 3.37
Ю Пухальскнй Г. И., Ноьосельцева Т. Я.
146
Глава 3. Синтез асинхронных автоматов
D3 = Qt = Q2 v Q3QX = Qi Q3Q1,
D2 = Qt = T\fQ1\f Q3Q2 = T-QiQ&i,
Bx = Qf = T v Q2 V Q
C.52)
h = T-Q2Q3Qi.
Решив функцию переходов автомата C.52) относительно
устойчивых состояний, можно показать, что в устойчивых со-
состояниях выполняются соотношения
Q2 = Q3V T, Qx = Q3 V Г, 0Щ[ = Q3, |
<*i = ЩЬ = Q3 V Т, а2 = Q3Qi = <?з V Т. )
На рис. 3.38 показана схема dT-триггера, построенная на
основании функций возбуждения C.52) и соотношения Q3Qi =
Q3, а на рис. 3.39 — временные диаграммы, поясняющие работу
этого dT-триггера, которые построены по выражениям C.53).
Рис. 3.38
Рис. 3.39
Если сделать синтез dT-триггера на Л-5-триггерах, то на
основании диаграмм Вейча (рис. 3.37) их функции возбуждения
можно получить в форме
R3 = Qi, R2 = TQ3QU i?i =TQ3QU \
S3 = Q2, S2 — T,S\—T. J
Схема rfT-триггера, построенная в соответствии с C.54), при-
приведена на рис. 3.40. Используя C.53), найдем значения сигналов
C.54)
3.6. Синтез триггеров
147
R2 и Ri в устойчивых состояниях:
Д2 = T-Qz{Q3\lT) = 1, Si = T-Q3(Q3VT) = 1.
Из_этого следует, что в переходных режимах на выходах ЛЭ
R2 и Ri должны появляться импульсные сигналы (длитель-
(длительность активных уровней сигналов R2 = 0 и R\ = 0 равна 5гз,
где т3 — среднее время задержки сигналов в одном ЛЭ И-НЕ).
Триггеры типа dJ—dK. Синтезируем асинхронный им-
импульсный dJ-dK-триггер (J — Jerk, К — Kill), функция пере-
переходов которого задается табл. 3.17. Данный триггер имеет два
информационных входа: J — вход установки состояния Q = 1
и А' — вход установки состояния Q = 0. При одновременном
изменении обоих сигналов с 1 на 0 (dJ — dK = 1) триггер из-
изменяет свое состояние на инверсное (Q+ = Q). Из диаграммы
Вейча (рис. 3.41), построенной по табл. 3.17, следует, что функ-
функция переходов триггера
Q+ = QdJvQdK. C.55)
Если сигналы J и А' не изменяются, то dJ = dK —
0, поэтому в устойчивых состояниях выполняется соотноше-
соотношение Q+ = Q. Из этого следует,
что первоначальная таблица пе-
переходов должна иметь в каждом
столбце по два устойчивых со-
состояния, отличающихся значени-
значением функции выхода z = Q = 0 и
1 (табл. 3.18). Неустойчивые со-
состояния определяются точно так т
же, как и для dT-триггера. На-
Например, пусть исходным являет-
является состояние входа V\ = @,1),
которому соответствуют устойчи-
устойчивые состояния /Хз и Ц4, а затем
оно изменяется на состояние вхо-
входа v2 = A,0). Так как в этом слу-
случае dJ = 0, a dK —¦ 1, то автомат
должен перейти в то внутреннее
состояние, которому соответствует состояние выхода, опреде-
определяемое функцией переходов C.55): z+ — Q ¦ 0 V Q ¦ 1 = 0, т. е.
автомат независимо от исходного устойчивого состояния (ц3 или
На) должен перейти в устойчивое состояние ц$ (табл. 3.18).
Первоначальная таблица переходов может содержать избыточное
число устойчивых внутренних состояний, так как при ее построе-
построении требовалось заносить в каждую строку таблицы точно по одному
Ю*
Рис. 3.40
148
Глава 3- Синтез асинхронных автоматов
Таблица 3.17. Функция переходов
dJ—dK--триггера
г
0
1
2
3
dJ
0
0
0
0
dK
0
0
1
1
Q
0
1
0
1
Q+
0
1
0
0
i
4
5
6
7
dJ
1
1
1
1
dK
0
0
1
1
Q
0
1
0
1
Q+
l
l
l
0
dJ
[Г
0
;n
0
0
[Г
0
Рис. 3.41
Рис. 3.42
Таблица 3.18. Первоначальная
таблица переходов dJ—dAT-триггера
J
1
2
3
4
5
6
7
8
00
(i).o
B)Д
1
1
2
2
2
1
J,
01
3
4
C),0
D)Д
4
4
4
4
Л'
10
5
6
5
5
E),0
F)Д
5
5
И
7
8
7
8
7
8
G),0
(8),1
3.6- Синтез триггеров
149
устойчивому состоянию. Поэтому возникает задача минимизации чи-
числа внутренних состояний. Чтобы пояснить идею минимизации, со-
составим на основании табл. 3.18 подграф переходов, в который вклю-
включим переходы только из двух устойчивых состояний fii и рз (рис.
3.42,а). Из подграфа переходов следует, что два внутренних состоя-
состояния т и /i3 можно заменить одним состоянием (например, щ) без
изменения закона функционирования автомата, так как между этими
состояниями есть взаимный переход, а состояния входа и2 - A,0) и
j/3 = A,1) переводят автомат из состояний щ и цз в одни и те же
СОСТОЯНИЯ /is И /i7-
Внутренние состояния, обладающие рассмотренными свойствами,
называются совместимыми и их можно объединять, заменяя одним
внутренним состоянием, которое будет устойчивым уже при двух раз-
различных состояниях входа. Если не все переходы между устойчивыми
состояниями заданы (недоопределенный автомат), то в соответствую-
соответствующей клетке таблицы переходов ставится прочерк. Недоопределенные
автоматы можно доопределять произвольным способом с целью полу-
получения максимального числа совместимых состояний.
Совместимые состояния легко отыскиваются непосредственно по
таблице переходов. Действительно, если в табл. 3.18 взять две строки
j = 1 и j - 3, которым, как было показано выше, соответствуют со-
совместимые состояния /ii и цз, то легко заметить, что в каждом столб-
столбце стоят одинаковые цифры, характеризующие внутреннее состояние
автомата. Из этого следует, что совместимыми внутренними состоя-
состояниями являются такие два внутренних состояния щ\ и ц,2, которым
в таблице переходов соответствуют строки с непротиворечивым раз-
размещением цифр, т. е. такие строки, в одном и том же столбце которых
стоят одинаковые цифры или в одной строке цифра, а в другой
прочерк (для недоопределенного автомата).
Множество внутренних состояний Мс = {^1,И]2, ¦ ¦ ¦} является
совместимым, если все внутренние состояния из Мс попарно совме-
совместимы. Такое множество можно заменить одним внутренним состо-
состоянием, присвоив ему, например, наименьший из номеров внутренних
состояний, входящих в множество Мс- Удобным средством отыскания
всех вариантов совместимости внутренних состояний является диа-
диаграмма совместимых состояний. Такая диаграмма состоит из узлов,
обозначающих внутренние состояния автомата, каждая пара которых
соединена ненаправленными линиями, если узлам, входящим в пары,
соответствуют совместимые внутренние состояния.
На рис. 3.42,5показана диаграмма совместимых состояний, из ко-
которой видно, что первоначальная таблица переходов (табл. 3.18) имеет
четыре пары совместимых внутренних состояний. Объединив эти вну-
внутренние состояния, получим табл. 3.19, в которой символами /2" и
/1" обозначены введенные переходные состояния /i2 и /ii, так как
граф переходов (рис. 3.43,а) без переходных состояний содержит кон-
контуры нечетной длины, что не позволяет осуществить соседнее коди-
кодирование внутренних состояний (например, символ /2" означает, что
исходное внутреннее состояние /j4 необходимо заменить на состояние
А»2)- Преобразованной таблице переходов соответствует граф перехо-
150
Глава 3. Синтез асинхронных автоматов
Таблица 3.19. Минимальная таблица
переходов dJ—dK-триггера
J
1
2
4
5
00
A),0
B)Д
1
2
J,
01
(i).o
4
D)Д
4/2
К
10
5
B)Д
5/1
E),0
И
5
4
D)Д
E),0
Q2Q1
0 0
1 1
1 0
0 1
OOSOVOlsO IOsOVHsO
A
00 1
D
/ )
< |
/'oivn '
s)
loo
2J
Рис.
oosovoiso tosoviiso
Г\ Л
(l
V
oovio
C4
3.43
\ |
roivit '
CO
povo
C2/
дов, представленный на рис. 3.43,5. Соседнее кодирование внутрен-
внутренних состояний можно выполнить так, чтобы в устойчивых состояниях
имело место соотношение z = Q = Q2, что позволяет в качестве вы-
выходного сигнала автомата использовать выходной сигнал ЭП Q2.
Составив для функций Q\ и Qf диаграммы Вейча (рис. 3.44),
получим:
D2 = Q+ = Q2K V
Di = Qf =Q*J V
Q2Q1 = Q2I< QiJQ2,
C.56)
Функциям возбуждения C.56) соответствует схема </,/-</Л'-триггера
на рис. 3.45. Ее анализ показал, что состязания устойчивых состояний
отсутствуют, а на выходе ЛЭ ац появляется импульсный сигнал дли-
длительностью 5гз при изменении состояния Ц7 на состояние /i4. Решив
функцию переходов автомата C.56) относительно устойчивых состо-
состояний, можно получить, что в устойчивых состояниях
Ql = Q2KyjQ2J, ац =
а2 = Q2 V А', аз — Q2 V
Если инверсный выход Q не требуется, то ЛЭ НЕ можно исклю-
исключить таким же способом, как и в dT-триггере. Если входы J и Л'
/ J, а4 = Q2 V Л'. / '
3.6. Синтез триггеров
151
б, — *
0
[Г"
0
0
Г Г
: 1
0
0
"II
гп
! 1
0
0
_ - j'
1:
0
Q2
л-
0
0
&
0
0
0
ф
0
0
ф
ф
[Г
0
ф
Q
2
0
,ф
0
0
ф
ф
0
0
ф
ГФ"
: 1
0
0
-4|!
1:
0
0
1 ;
: i
0
0
"II
l;
0
0
1
0
0
; 1
т
0
Q2
Ф
0
0
0
, ф
LL
0
0
ф.
lj
0
ф
ф
0
0
ф
Q2
0
ф
Гф"
[1
0
0
-ф-.
1J
0
0
ф
0
0
ф
ф
0
Рис. 3.44
Рис. 3.45
Рис. 3.46
dX.
\—U i—L-Ц-т
Рис. 3.47
152
Глава 3. Синтез асинхронных автоматов
поменять местами, то прямой и инверсный выходы триггера тоже по-
поменяются местами.
Синтез t/J-t/Л'-триггера можно сделать и на Д-5-триггерах, полу-
получив из диаграмм Вейча (см. рис. 3.44) функции возбуждения:
R2 = Q.'Ri, S2 = Qi5b Й! = Q2K, Si = Q2J.
Этим функциям возбуждения соответствует схема dJ-d К-триггера
на рис. 3.46. Временные диаграммы, поясняющие его работу, пока-
показаны на рис. 3.47. Условные графические обозначения асинхронных
импульсных триггеров типов dT и dJ-dK приведены на рис. 3.48 (у
импульсных входов указаны перепады сигналов, вызывающие изме-
изменение их состояний).
IT —
>т
т
—а
г*
0
>т
Рис.
г
-а
3.48
1J—с
гх—о
>J
>х
т
\
—а
Если в функцию переходов C.55) t/J-t/Л'-триггера подставить зна-
значения J = К — Т, то получится функция переходов C.43) dT-
триггера. Из этого следует, что если в dJ-dA'-триггере входы J и К
соединить, то получится dT-трпггер. Это подтверждается также срав-
сравнением полученных схем триггеров типов dT и aJ-dK, показанных на
рис. 3.35,5 и 3.46.
Импульсные триггеры используются в качестве строительных эле-
элементов при логическом проектировании асинхронных импульсных ав-
автоматов. Как было показано выше, внутреннее устройство импульс-
импульсных триггеров может быть самым различным, но тем не менее законы
их функционирования могут быть одинаковыми. В этой связи важно
понять, что для логического проектирования автоматов нужно знать
только логические свойства триггеров, определяемые функциями пе-
переходов, а не их внутреннее устройство, так же как при синтезе КС
необходимо знать только функции, выполняемые ЛЭ, а не их вну-
внутреннюю структуру. Выше на примере триггеров со счетным входом
было показано, что все известные и неизвестные в настоящее вре-
время схемы </Т-триггеров, которые могут быть построены по принципу
логического дифференцирования сигналов, задаются одной и той же
первоначальной таблицей переходов. По этой причине нет никакого
принципиального различия между этими схемами.
Классификация триггеров. Сформулируем принципы,
на основании которых в дальнейшем будет производиться клас-
классификация триггеров. Так как триггеры являются простейшими
автоматами, то независимо от способов их построения триггеры,
как и автоматы, будут разделяться на три класса:
асинхронные потенциальные триггеры, в функции перехо-
переходов которых не входят операторы перехода d;
асинхронные импульсные триггеры, функции переходов ко-
которых содержат операторы перехода d;
3.7. Синтез синхронных триггеров
153
синхронные триггеры, которые являются частным случаем
асинхронных импульсных триггеров (функции переходов син-
синхронных триггеров содержат только импульсный сигнал dH, где
Н — тактовый сигнал).
Отметим, что целесообразно рассматривать методы синте-
за автоматов, принадлежащих к какому-либо классу, только из
триггеров, относящихся к тому же классу. Действительно, если
поставить задачу синтеза асинхронного потенциального автома-
автомата, задаваемого табл. 3.15, из dT-триггеров, то придем к проти-
противоречию, что для построения dT-триггера необходимо исполь-
использовать два dT-триггера.
3.7. Синтез синхронных триггеров
Синтез синхронных триггеров производится теми же мето-
дами, что и синтез асинхронных импульсных триггеров, т.е. ме-
методами, основанными на теории асинхронных потенциальных
автоматов.
Триггеры типа D. Синхронный D-триггер имеет входы
для подачи информационного сигнала D и тактового сигнала
Н, причем значение выходного сигнала z — Q определяется
значением сигнала D в момент изменения тактового сигнала Н
с 1 на 0 (при dH = 1). При dH = 0 выходной сигнал триггера не
изменяется. Данному словесному описанию закона функциони-
функционирования синхронного .D-триггера соответствует таблица истин-
истинности (табл. 3.20), задающая функцию переходов Q+. Составив
диаграмму Вейча для функции переходов (рис. 3.49), получим:
Q+ = DdHMQ- dH, S/DdH = 0.
C.58)
Второе уравнение системы C.58) задает запрет на изменение
информационного сигнала D при dH = 1. Поэтому при измене-
изменениях состояний входа автомата вида VD • dH* = 1 переходы
между устойчивыми состояниями можно не задавать.
Первоначальная таблица переходов (табл. 3.21) и диаграм-
диаграмма совместимых состояний (рис. 3.50,а) составляются по общей
методике, изложенной в § 3.5. Выбрав множества совместимых
состояний {/zi,/z3,M5}, {fi2,H6,fis}, {/й} и {ц7}, получим табли-
таблицу переходов (табл. 3.22), которой соответствует граф переходов
на рис. 3.50,6. Для синтеза синхронного D-триггера требуется
использовать два асинхронных потенциальных ЭП типа D. Из
принятого варианта соседнего кодирования внутренних состоя-
состояний видно, что в устойчивых состояниях функция выхода авто-
автомата z — Q2-
154
Глава 3. Синтез асинхронных автоматов
3.7. Синтез синхронных триггеров
155
Таблица 3.20. Функция переходов
D—триггера
i
0
1
2
3
dH
0
0
0
0
D
0
0
1
1
Q
0
l
0
1
Q+
0
l
0
1
i
4
5
6
7
dH
1
1
1
1
D
0
0
1
1
Q
0
l
0
1
Q+
0
0
1
1
Таблица 3.22. Минимальная таблица
переходов D—триггера
3
1
2
4
7
00
(i).o
B)Д
1
-
01
A).
4
D),
1
A
0
l
я
10
(l),0
B),1
-
2
11
7
B),
2
G),
1
0
Цг
0
1
1
0
Qx
0
1
0
1
OOsOVOl •OVl 0^0 !!•<)
0
0
Гг:
ГГ
0
"Г.
0
Рис. 3.49
OOslVlOxlVll'l
Рис. 3.50
Таблица 3.21. Первоначальная таблица
переходов D—триггера
3
1
2
3
4
5
6
7
8
00
A).О
B)Д
1
1
1
2
-
-
А
01
3
4
C),0
D)Д
3
4
3
4
Я
10
5
6
-
-
E),0
F),1
6
6
11
7
8
7
8
7
8
G),0
(8),1
Составив на основании табл. 3.22 диаграммы Вейча для
функций Q% и Qf (рис. 3.51), МДНФС функций возбуждения
ЭП типа D можно представить в виде:
D2 = Qt = Q2H V QjTy Q2Qlt 1
Dx^Q+^D-HMQiHM QXD. J l j
Структурная схема синхронного jD-триггера как асинхрон-
асинхронного потенциального автомата показана на рис. 3.52,а. Преобра-
Преобразовав функции C.59), получим:
Qt = Q2Q1H ¦ QiH, Q+ = D-QXH- QXH. C.60)
На рис. 3.52,5 показана схема синхронного jD-триггера, по-
построенная на основании выражений C.60) с учетом преобразо-
преобразований
"з = Q\H = a2a4H,
так как Q\ = агЩ^ Асинхронные потенциальные ЭП типа D
из схемы исключены так же, как и в dT-триггере (см. рис. 3.32
и 3.33). Решив функцию переходов автомата C.59) относитель-
относительно устойчивых состояний, можно показать, что в устойчивых
состояниях
Qi = DHVQ2H, ai = Q2, a2 = Q2H, a3 = Q2VH, a4 = 2
т.е. ^-триггер имеет как прямой (z = Q2), так и инверсный
(г = Q2) выходы. Анализ схемы показал, что состязания устой-
устойчивых состояний имеют место только при несоседних изменени-
изменениях состояний входа вида VjD • dH = 1, которые запрещены.
Если выполнить синтез jD-триггера на Д-5-триггерах, то из
диаграмм Вейча (см. рис. 3.51) можно получить:
#2 = Qi#, S2 = QiH, Ri = DH, Si = D-H. C.61)
156
Глава 3. Синтез асинхронных автоматов
3.7. Синтез синхронных триггеров
157
О)
D-
Н-
ф
1 j
0
i
ф
"I;
1 j
0
гг
! 1
0
0
"Г;
1 !
0
0
н
э
ГГ.
:1:
11!
: 1:
0
0
0
0
0
гг
[*
0
0
гг
[*
0
0
0
'*}
0
0
Ф
Ф
0
0
ф
ф
[У.,
0
ф
[¦!'
н
D
Ф
0
0
Ф
0
0
0
0
'*}
;1 \
;1 ;
1ф !
L. _ J
ф
0
ф
ф
»
*
с
КС
D
D
<
Рис. 3.52
ф
'*}
i\
0
ф
ф
ф
0
ф
ф
0
0
D
; ф ;
|ф !
i_i j
ф
ф
0
0
н
0
0
0
0
0
:¦*
:ф
L _ -
0
0
ф
ф
0
На рис. 3.53 приведена схема синхронного jD-триггера, по-
построенная в соответствии с C.61), а на рис. 3.54 — временные
диаграммы его работы.
Рис. 3.54
Триггеры типа J—K. Синхронный J-K-триггер имеет два
информационных входа: J — вход разрешения установки состо-
состояния Q = 1; К — вход разрешения установки состояния Q = О
(при J = 1 и К = 1 состояние триггера изменяется на инверс-
инверсное). Функция переходов J-A'-триггера при dH = 1 задается
табл. 3.23. Составив по ней диаграмму Вейча (рис. 3.55), полу-
получим: _
Q+ = Q.J\jQ-K. C.62)
Таблица 3.23. Функция переходов
J-JiT-триггера
i
0
1
2
3
J
0
0
0
0
Л'
0
0
1
1
Q
0
1
0
1
Q+
0
1
0
0
i
4
5
6
7
J
1
1
1
1
A'
0
0
1
1
Q
0
1
0
1
Q+
l
l
l
0
Функция переходов C.62) справедлива при dH = 1, а при
dH = 0 состояние триггера не изменяется (Q+ = Q). Использо-
Использовав для введения в функцию переходов тактового сигнала муль-
мультиплексную функцию, получим:
Q+ = (Q ¦ J v Q •?) • dH V Q Ш = Q ¦ J ¦ dH V Q
(VJ V VA') dH = 0.
dH
Рис. 3.53
Второе уравнение системы C.63) устана-
устанавливает запрет ка изменения информацион-
информационных сигналов J и К в момент времени, когда
dH = 1. По функции переходов C.63) соста-
составляется первоначальная таблица переходов
(табл. 3.24), а на ее основании — диаграмма
совместимых состояний (рис. 3.56). Выбрав
¦}
C.63)
Т.
0
0
0
[Г
0
Рис. 3.55
158
Глава 3. Синтез асинхронных автоматов
3.7. Синтез синхронных триггеров
159
множества совместимых внутренних состояний
Таблица 3.24. Первоначальная таблица переходов
J—K- триггера
3
1
2
3
4
5
6
7
8
9
10
И
12
13
14
15
16
000
A).О
B)Д
1
2
1
2
—
-
1
2
-
-
1
2
-
-
001
3
4
C),0
D),1
3
4
3
4
3
4
3
4
3
4
3
4
010
5
6
-
-
E),0
F),1
5
5
5
6
—
-
5
6
-
-
J
011
7
8
7
8
7
8
G),0
(8),1
7
8
7
8
7
8
7
8
,к,н
100
9
10
-
-
9
10
-
-
(9),0
A0),1
10
10
9
10
-
-
101
11
12
11
12
11
12
11
12
11
12
A1),0
A2),1
11
12
И
12
110
13
14
-
-
13
14
—
-
13
14
-
-
A3),0
A4),1
14
13
111
15
16
15
16
15
16
15
16
15
16
15
16
15
16
A5),0
A6),1
Рис. 3.56
получим табл. 3.25, в которой указан выбранный вариант сосед-
соседнего кодирования внутренних состояний. Составив диаграммы
Вейча (рис. 3.57) для функций Q% и Qf (функция выхода ав-
автомата z = Q = Q2), найдем МДНФС функций возбуждения D2
и jDi:
D2 =_Q+ =_Q2Qi V Q2H V <?!#, |
D1 =Qf = Q2KvQ1H\/Q2J-H\/ J-~KH\/Q2Q1J. J
C.64)
Для получения МДНФ функции Qf достаточно использо-
использовать только три первых члена. Если исключить член J -Ж ¦ Я,
то функции возбуждения приводятся к виду:
Q+ = Q1HQ2Q1H, Q+ = Q2KQ1HQ2JHQ1. C.65)
Функциям C.65) соответствует схема, показанная на рис.
3.58. Эта ЛС не имеет состязаний устойчивых состояний при
выполнении условия (VJ V VK) ¦ dH = 0, хотя функция Q% и
была представлена не в МДНФС.
Произведя синтез синхронного J-A-триггера на Д-5-триг-
герах, из диаграмм Вейча (см. рис. 3.57) получим функции воз-
возбуждения:
Д2 = Qi#, 52 =
Ri = R[ V R'( = Q2K • Я V J ¦ Q2H = Q2K ¦ H V S[Q2H,
Si = S[ V Sf = Q2JHVK- Q2H = Q2J ¦ H 4 R\Q2H.
C.66)
В соответствии с C.66) построена схема J-ii'-триггера, при-
приведенная на рис. 3.59,а.
Наложив на длительность переходных процессов некоторые
ограничения, можно построить синхронные триггеры на основе
асинхронных импульсных триггеров. Пусть для всех информа-
информационных входов /, выполняется условие Я • dl,¦ = 0, т.е. они не
изменяются при значении тактового сигнала Я = 1. Тогда
IidH = I*dH V НЧ1{ = d(IiH). C.67)
Из этого следует, что асинхронные импульсные триггеры
преобразуются в синхронные заменой информационных сигна-
сигналов /, на /,¦#. Так, подставив в C.55) вместо J и К конъюнкции
160
Глава 3. Синтез асинхронных автоматов
3.7. Синтез синхронных триггеров
161
Таблица 3.25. Минимальная таблица переходов
J-JJT-триггера
J
1
2
8
11
000
(i),o
B)Д
-
-
001
O).o
B)Д
2 *
1 *
010
(i).o
B)Д
1
-
on
(i).o
8
(8)Д
1 *
ft", Я
100
(i).o
B)Д
-
2
101
11
B),1
2*'
(ll),0
110
(i).o
B)Д
1
2
111
11
8
(8),1
(ll),0
Q2Q1
0 0
1 1
1 0
0 1
0
1 ;
.А:
0
1 1
0
0
1 ;
lj
0
0
ф
; 1
[_1
0
0
1 ;
*J
0
; 1
Li.
0
0
' 1 ;
А:
0
0
ф
;1
L*
0
°,
0
Т;
lj
0
0
0
ГГ
[\
ГГ
|_i
Т.
ij
1 1
[1
0
0
1 ;
*J
0
0
0
0
0
; 1
^1
0
0
Ф ,
[i]
[*
0
н
J
'' j
0
0
Гф-,
0
0
ф
ф
0
0
Ф
Ф
!ф
L.
0
0
Гф"
1 j
0
Ф
"¦]
0
0
Ф
Ф
0
0
Ф
Ф
0
Ф
гф-;
о
U1
Ф
0
0
Ф
;¦;
L. _ J
0
0
0
0
0
0
Ф
0
0
Ф
Ф
0
Ф
Ф
; 1;
; 1
! ф
0
0
i;
ф!
Ф
0
Ф
Ф
0
-ф]
lj
0
Ф
Ф
0
0
Ф
Ф
0
0
Ф
,ф
Li.
0
0
Ф I
ф !
0
Ф
Ф
0
0
Ф
Ф
0
0
Ф
гФ-
[*
0
0
Ф
Ф
0
0
0
гФ-
11
ГГ
: ф!
-ф-j
1:
ф
ф
ф
0
0
ф
ф
0
0
0
0
0
ГГ,
LtJ
0
0
ф
ф
ф
0
Рис. 3.57
Рис. 3.58
Рис. 3.59
J ¦ Н и А" • Н, получим:
Q+ = Q-d(J-H)vQ- d(KH).
C.68)
Из C.67) следует, что при использовании J-Л'-триггера C.68)
в качестве синхронного для информационных входов должны
выполняться условия H*dJ — 0 и H*dK = 0. На рис. 3.59,6 по-
показана схема такого J-A'-триггера, полученная рассмотренным
методом из dJ-dA'-триггера, изображенного на рис. 3.46.
Синхронно-асинхронные триггеры. Расширить функциональ-
функциональные возможности синхронных триггеров можно добавлением асин-
асинхронных потенциальных входов. На практике чаще всего добавля-
добавляют асинхронные потенциальные входы S и R установки состояний
триггера 0 и 1. На рис. 3.60,а показана схема ?)/Д-5-триггера, по-
полученная на основе синхронного ZJ-триггера (см. рис. 3.52,6) уве-
увеличением числа входов ЛЭ И-НЕ для подачи сигналов 5 и Д (до
знака "/" будем указывать тип синхронного триггера, а после него
— тип асинхронного потенциального триггера). Синхронные тригге-
11 Пухальоа! Г. И., Ноносельие»» Т. Я
162
Глава 3. Синтез асинхронных автоматов
Рис. 3.60
ры, имеющие и асинхронные потенциальные входы, будем называть
синхронно-асинхронными. По схеме, изображенной на рис. 3.60,а, вы-
выполнены ИС 155ТМ2, 1533ТМ2 (два ?>-триггера) и др.
Асинхронные потенциальные входы всегда имеют приоритет по
отношению к синхронным входам, так как они различаются длитель-
длительностью воздействия на триггер. Так, в схеме на рис. 3.60,а асинхрон-
асинхронные потенциальные входы воздействуют на триггер в течение вре-
времени, пока сохраняются активные уровни сигналов 5 = 0 и й = 0,
которые блокируют воздействие на триггер тактового сигнала Н. В
данной схеме синхронные входы вообще можно не использовать (для
этого достаточно положить Н = 0 или Н = 1, т.е. dH = 0). В этом
случае D/Д-5-триггер превращается в асинхронный потенциальный
й-5-триггер при соблюдении условия R • S — 0.
Из C.58) при dH = 0 и C.62) следует, что связь между триггерами
типов D и J-K выражается соотношением
D = Q ¦ J V Q ¦ ~К.
Данное соотношение позволяет построить схему 7-Л'/Д-5-триггера,
изображенную на рис. 3.60,?, на основании схемы ?)/Д-5-триггера,
показанной на рис. 3.60,а (два ЛЭ И-НЕ представлены в двойственной
форме). По этой схеме выполнены ИС 155ТВ15 и 1533ТВ15 (два J-
/\'/Д-5-триггера в одном корпусе).
3.7. Синтез синхронных триггеров
163
Функции переходов синхронно-асинхронных триггеров достаточ-
достаточно просто записать в аналитической форме с помощью мультиплекс-
мультиплексных функций, но при этом функцию переходов синхронных тригге-
триггеров следует обязательно представлять в операторной форме. Найдем
функции переходов синхронно-асинхронных триггеров нескольких ти-
типов. Добавив в синхронный ?)-триггер асинхронный потенциальный
вход R, получим D/R-триггер. Данный триггер при значении сигнала
R = 0 описывается функцией переходов C.58), а при R = 1 состояние
триггера Q+ = 0, поэтому
Q+ = f{D,dH, R) = {D ¦ dH V Q Ш) -7!v 0 • R =
= {DdHvQ~d~H)R~. C.69)
Дополним полученный ?)/й-триггер входом 5 установки состоя-
состояния <3+ = 1. Тогда мультиплексирование функции переходов сигна-
сигналом 5 даст функцию переходов D/R-S-триггера
Q+ = f(D,dH,R,S) = f{J),dH R) ¦ S V 1 • 5 =
= Sv{D-dH\/Q-dH)-'R, R-S = 0.
Аналогичным образом на основании C.63) легко показать, что J-
К/R-S-триггер описывается функцией переходов
Q+ = SV{QJ dHVQ- К ¦ dH) R, RS = 0. C.71)
Из последнего выражения можно получить функции переходов 3-
КIR-триггера и J-K/S-триггера, подставив значения асинхронных
потенциальных сигналов 5=0 или R = 0:
Q+ =(QJ dHvQKdH)- Д, C.72)
Q+ = S VQ ¦ J ¦ dH V Q ¦ К ¦ dH. C.73)
Функции переходов C.69) - C.73) полностью описывают свойства
большинства триггеров, изготавливаемых в виде ИС.
>—Q
гн-фс
Н
-о Н Н
Рис. 3.61
Рис. 3.62
11*
164
Глава 3. Синтез асинхронных автоматов
На рис. 3.61 показаны условные графические обозначения не-
нескольких типов синхронно-асинхронных триггеров (все синхронные
входы указываются в отдельной зоне левого дополнительного поля,
что облегчает распознавание типов входов). Изложенным выше мето-
методом можно синтезировать самые различные схемы синхронных триг-
триггеров. Так, в частности, можно получить схему 7-Л'-триггера на рис.
3.62, поведение которой при переходных процессах отличается от по-
поведения ранее рассмотренных схем. Легко заметить, что данная схема
отличается от схемы на рис. 3.59,а отсутствием ЛЭ И-НЕ, реализу-
реализующих функции S" и R". Функции возбуждения данного триггера ре-
реализованы с входной логикой 2И, т.е. J = 7j ¦ J-> и А' = A'j ¦ AV
Аналогично схеме на рис. 3.62 реализован триггер в ИС 155ТВ1.
3.8. Примеры синтеза асинхронных
потенциальных автоматов
Рассмотрим некоторые простейшие автоматы специального
назначения, широко используемые в цифровых устройствах ра-
радиотехнических систем. Наиболее трудным этапом логического
проектирования автоматов является переход от словесного опи-
описания законов их функционирования к таблицам переходов, так
как последующие стадии проектирования достаточно просто вы-
выполняются формальными методами, изложенными в § 3.5 и 3.6.
Поэтому рассмотрим в общем виде методику построения таблиц
переходов для автоматов, закон функционирования которых за-
задан словесно или временными диаграммами.
Бинарный квантизатор сигналов. В цифровых обнару-
обнаружителях сигналов и в цифровых следящих системах часто ис-
используется бинарное квантование сигналов по нулевому уров-
уровню, которое выполняется с помощью устройства, называемого
бинарнъм квантизатором. Бинарный квантизатор (БК), как
правило, состоит из усилителя-ограничителя сигналов (УОС)
и селекторного каскада (СК), на один из входов которого по-
подаются селекторные импульсы dx\
(рис. 3.63). На вход УОС посту-
поступает сигнал u(t), представляющий
собой прошедшую через приемник
(Пр) смесь полезного сигнала с шу-
Рис. 3.63 мом. Назначением УОС является
формирование из аналогового сигнала u(t) цифрового сигнала
Х2, т.е. его работа может быть описана выражением
_ ( 1, если u(t) > О,
О, если u(t) < 0.
пр
1
УОС
СК
dx.
3.8. Примеры синтеза
165
Значение выходного сигнала селекторного каскада z опреде-
определяется значением сигнала х2 в момент поступления селектор-
селекторного импульса dx\ - 1, причем полученное значение z обычно
должно запоминаться до прихода следующего селекторного им-
импульса, т.е. выходной сигнал z изменяется только в моменты
времени, в которые сигнал dx\ - 1. Если же активный уровень
сигнала dxx попадает на фронт сигнала ж2, то функция выхода
z имеет неопределенное значение, что вызвано неопределенно-
неопределенностью значения сигнала х2 при его изменении.
По словесному описанию закона функционирования селек-
селекторного каскада составим выражение для функции выхода:
C.74)
z+ =
i\ V z • dx\,
Vx2dxi = 0.
Выражения C.74) полностью совпадают с функцией перехо-
переходов C.58), описывающей закон функционирования синхронного
D-триггера, если положить хх = Н, х2 - D и z = Q. Из этого
следует, что D-триггер (см. рис. 3.52,6) может быть использован
в качестве селекторного каскада.
Цифровые фазочастотные детекторы. В системах фа-
фазовой автоматической подстройки частоты (ФАПЧ) использу-
используются фазочастотные детекторы, которые довольно просто вы-
выполнить в цифровом виде. Цифровой фазочастотный детектор
(ЦФЧД) имеет два входа и два выхода (рис. 3.64). На один
из входов подается сформированный с помощью усилителя-
ограничителя сигнал Ж], который имеет частоту /ь а на другой
— сигнал Х2 от управляемого напряжением генератора (УНГ),
частота которого равна /2. Фазочастотный детектор должен
вырабатывать сигналы Z\ и z2, по которым можно было бы
получить сигнал ошибки и, пропорциональный разности фаз
А<р = ipi - v?2 сигналов щ н и2, знак которого определяется зна-
знаком разности фаз Atp и соотношением частот }\ и /2 (/i > /2
или X < /2).
УОС
цфчд
ФНЧ
УОС
ГУН
Рис. 3.64
Положим, что подстройка управляемого генератора по ча-
частоте производится с помощью напряжения и. Тогда если фазо-
фазочастотный детектор будет вырабатывать в зависимости от знака
Щ'
166
Глава 3. Синтез асинхронных автоматов
разности фаз на одном из выходов Z\ или z2 сигнал, длитель-
длительность которого определяется разностью фаз А<р, то, используя
преобразователь сигнала ошибки, содержащий фильтр нижних
частот (ФНЧ) и вычитающее устройство, можно получить сиг-
сигнал ошибки ±и, величина которого пропорциональна Д</з.
На рис. 3.65 приведены временные диаграммы, поясняющие
работу фазочастотного детектора при f\ = f2, Д</>_> 0 и Л</з < 0.
Функцию Z2 можно задать одним из двух способов, представлен-
представленных на рис. 3.65 сплошными и штриховыми линиями. В первом
случае как сигнал z\, так и сигнал z2 привязаны к положитель-
положительным фронтам входных сигналов х\ и х2, а во втором случае
сигнал z\ привязан к положительным фронтам, а сигнал z2 —
к отрицательным фронтам сигналов х\ и х2-
L
t*
x2 :
•• hi
Z2 : :
1 1
_i ГТ
H hi
... L
—\~t
;
: : t'
1---Ч
t'
t'
> 0
< 0
Рис. 3.65
С помощью временных диаграмм довольно просто соста-
составить аналитические выражения, содержащие операторы пере-
перехода d. которые описывают закон функционирования автома-
автомата, выполняющего функции фазочастотного детектора. Общий
принцип построения таких аналитических выражений заклю-
заключается в том, что функции выхода автомата представляются в
форме
z+ = 5, V zqhq, C.75)
где gq — сигнал включения (при gq — 1 сигнал zq принимает
значение z+ = 1); hq — сигнал сохранения значения 1 (до тех
пор пока сигнал hq = 1, значение сигнала 2+ = 1 продолжает
сохраняться независимо от значения сигнала включения gq).
Сигналы включения у7, как правило, должны содержать
операторы перехода, а сигналы hq сохранения значения 1, если
3.8. Примеры синтеза
167
это возможно, лучше записывать без оператора перехода, так
как в этом случае функции C.75) будут задавать автомат, име-
имеющий меньшее число устойчивых состояний при некоторых со-
состояниях входа. При неудачном выборе сигналов hq в первона-
первоначальной таблице переходов могут появиться лишние устойчи-
устойчивые состояния, в которые нет переходов из других состояний.
После выявления таких устойчивых состояний их следует ис-
исключить, однако это может привести к значительному увели-
увеличению объема работы по составлению первоначальной таблицы
переходов.
Из рис. 3.65 легко установить, что в качестве сигналов д\ и
h\ можно взять сигналы ~Х2<^\ (если х2 = 0 и dxi = 1, то должно
установиться значение сигнала zj1" = 1) и ~х~2х\ (д° тех пор пока
Х\ = 1 и Х2 — 0, значение сигнала z\ — 1 должно сохраняться).
Таким образом, функцию z\ можно представить в виде
z\ — x2dx~\ V
C.76)
Функцию z^, показанную на рис. 3.65 сплошными линиями,
можно получить из функции zj1" взаимной заменой сигналов х2
и х\ на основании очевидной симметричности фазочастотного
детектора относительно входов хр и выходов zq:
z+ = x\dx2 V z2x2x~i. C.77)
Таблица 3.26. Первоначальная таблица
переходов фазочастотного детектора
3
1
2
3
4
5
6
00
A),00
1
1
1
1
1
01
3
B),00
C),01
-
-
2
10
5
-
-
D),00
E),10
4
11
6
* 6
6
6
6
F),00
Теперь обычными методами на основании выражений C.76)
и C.77) можно построить первоначальную таблицу переходов
(табл. 3.26). Например, если входные сигналы не изменяются,
168
Глава 3. Синтез асинхронных автоматов
то при х2 = zi = 0 будем иметь z? = zf = 0, т.е. в столбце
vo = @,0) нужно поставить только одно устойчивое состояние,
которому соответствует состояние выхода автомата Ао = @,0).
Если же х2 = 0, а хх = 1, то z% = 0, a zj1" = Z\ - 0 или 1,
поэтому в столбце vx = @,1) следует поставить два устойчивых
состояния, для которых Ао = @,0) и Хг = @,1). При измене-
изменениях состояний входа вида dx2dxt = 1 и dx2dxy = 1 переходы
между устойчивыми состояниями не определены, так как в этом
случае сигналы х2 и х\ изменяются в противофазе (Д</з = 7г),
а значит, не имеет значения, в какую сторону будет происхо-
происходить отработка фазового рассогласования (при Д</з = Я" система
ФАПЧ будет находиться в точке неустойчивого равновесия).
Таблица 3.27. Минимальная таблица
переходов фазочастотного детектора
3
1
2
Х2Х1
00
A),00
1
01
A),01
B),00
10
A),10
B),00
И
2
B),00
Q
0
1
Рис. 3.66
Выбрав по диаграмме совместимых со-
состояний (рис. 3.66) множества {/ti,/i3)/'s}
{ц2,/х4,/^б}, получим таблицу переходов
б )
{ц2/,/}, у цу рд
(табл. 3.27) с двумя внутренними состоя-
состояниями, кодирование которых тривиально,
так как требуется только один ЭП. Соста-
Составив диаграммы Вейча для функций Q+, z2
и Zi (рис. 3.67), получим:
Q+ =
Vx2QV
XlQ,
z2 = x2Q = x2x2Q, zx =
C.78)
Функциям C.78) соответствует схема фазочастотного детек-
детектора на рис. 3.68. Состязания устойчивых состояний в этой ЛС
имеют место только при несоседних изменениях состояний вхо-
входа вида dx2dx\ = 1 и dx2d~x~\ = 1, что допустимо, так как со-
соответствующие переходы между устойчивыми состояниями по
условиям функционирования фазочастотного детектора не бы-
были определены. Функции z2 и z\ были доопределены так, что на
3.8. Примеры синтеза
169
1
0
1
1
1
0
0
0
0
[Г
0
"*]
0
0
ф
0
0
0
0
0
"']
ф
0
Рис. 3.67
Рис. 3.68
Рис. 3.69
выходах автомата при некоторых переходах могут появляться
ложные сигналы малой длительности. Однако это не опасно,
так как сигналы z2 и Z\ используются в инерционном преобра-
преобразователе сигнала ошибки (ФНЧ), изображенном на рис. 3.69.
Рассмотрим второй вариант фазочастотного детектора, соот-
соответствующий функции z2, показанной на рис. 3.65 штриховыми
линиями. В этом случае функция z? может быть получена из
выражения C.77) заменой сигналов х2 и х\ их инверсиями, т.е.
zf = x\dx2 V z2x2x\.
C.79)
Кроме того, из рис. 3.65 следует, что при значениях сигналов
х2 = 0 и х\ = 1 всегда выполняется соотношение
22 ф 2J = 1. C.80)
Это следует учитывать при составлении первоначальной
таблицы переходов (в столбце vx = @,1) можно проставить
только два устойчивых состояния, которым соответствуют со-
состояния выхода автомата Ai = @,1) и А2 = A,0), так как со-
состояния выхода Ао = @,0) и А3 = A,1) по условиям работы
фазочастотного детектора при х2 — 0 и х\ = 1 возникнуть не
могут).
170
Глава 3. Синтез асинхронных автоматов
Таблица 3.28. Первоначальная таблица
переходов фазочастотного детектора
второго типа
j
1
2
3
4
5
*2*1
00
(i),oo
1
1
1
1
01
2
B),01
C)Д0
-
3
10
4
-
-
D),00
4
И
5
5
5
, 5
E),00
Таблица 3.29. Минимальная таблица
переходов фазочастотного детектора
второго типа
j
1
2
00
A),00
1
01
A),01
C),Ю
10
A),01
1
11
3
C),00
Q
0
1
"о]
_9i
1
1
1
0
Го"
, ф
Ця-J
}
1
0
ф
о!
г»:
.Qj
"
ф
"
1
¦*]
Рис. 3.70
3.8. Примеры синтеза
171
Если по функциям C.76) и C.79)
с учетом соотношения C.80) при v\ —
@,1) составить первоначальную табли-
таблицу переходов (табл. 3.28), а затем вы-
выбрать множества совместимых состо-
состояний {/ui,/u2,/u4} и {/u3,Ms}, то получим
минимальную таблицу переходов (табл.
3.29) с двумя внутренними состояниями.
Составив диаграммы Вейча для функ-
функций Q+, z2 и z\ (рис. 3.70), получим:
Рис. 3.71
22 - *2 V Q = X2X2Q, ZX = Zl V Q =
C.81)
На рис. 3.71 приведена схема фазочастотного детектора, по-
построенная по выражениям C.81).
Квантизатор временных интервалов. Синтезируем кван-
квантизатор временных интервалов, закон функционирования ко-
которого задается временными диаграммами (рис. 3.72). Кванти-
Квантизатор временных интервалов используется в измерителях вре-
временных интервалов и предназначен для преобразования вре-
временного интервала, задаваемого значением сигнала х2 = 1, в
число импульсов Лг стандартной длительности, определяемой
длительностью сигнала Х\ = 0.
Рис. 3.72
Сигнал z — 1 должен появляться на выходе автомата вся-
всякий раз, когда dx\ — 1 при значении сигнала х2 = 1. Из рис.
3.72 видно, что аналитически закон функционирования автома-
автомата можно описать выражением
z+ = x2dxx Vz-хь C.82)
при условии, что
Vx2dx1 = 0, z ¦ dx2 = 0. C.83)
Первое условие из C.83) вызвано тем, что в момент изме-
изменения сигнал х2 имеет неопределенное значение (х2 — Ф при
172
Глава 3. Синтез асинхронных автоматов
Таблица 3.30. Первоначальная
таблица переходов
квантизатора временных
интервалов
j
1
2
3
4
5
6
X2X1
00
(i).o
B),1
1
1
2
-
01
3
3
C),0
3
3
3
10
4
—
—
D),0
E),1
5
11
6
—
6
6
6
F),0
Рис. 3.73
Ш
0
; 1:
0
0
гг
0
Q
0
0
ф
ф
0
¦!!
0
Рис. 3.74
Таблица 3.31. Минимальная
таблица переходов
квантизатора временных
интервалов
j
1
2
X2Xi
00
0),о
B),1
01
(i).o
1
10
(i).o
B)Д
11
2
B),0
Q
0
1
3.9. Генераторы сигналов
173
= 1), а следовательно, и функция
выхода z будет иметь неопределенное
значение. Второе условие появилось в
результате естественного предположе-
предположения, что длительность сигнала хг = 0
больше длительности сигнала х\ = 0.
На основании выражений C.82) и C.83)
можно составить первоначальную та-
таблицу переходов (табл. 3.30). В табл.
3.30 одним прочерком указаны перехо-
переходы, запрещенные первым из условий
Рис. 3.75
C.83), а двумя — переходы, запрещенные вторым условием.
Выбрав по диаграмме совместимых состояний (рис. 3.73) множе-
множества {/ui,/U3,M4} и {Ц2,Ц5,Це}, получим таблицу переходов (та-
(табл. 3.31) с двумя внутренними состояниями. Составив диаграм-
диаграммы Вейча для функций Q+ и z (рис. 3.74), получим:
Q+ = xxQ V х2хх V x2Q = x^Q ¦ x2xxQ, z = xxQ. C.84)
На рис. 3.75 приведена схема квантизатора временных ин-
интервалов, выполненная по этим функциям. Сравнив C.84) с
функцией Q\ из C.60), легко установить, что полученная схе-
схема является частью синхронного .D-триггера (Q — Q\,x\ = Н,
3.9. Генераторы сигналов
В § 2.4 показано, что некоторые ЛС могут представлять
собой автогенераторы, а в § 3.2 в определение асинхронных по-
потенциальных автоматов введено требование отсутствия в них
автоколебательных процессов. Если это требование снять, то
автогенераторы можно будет рассматривать как специальный
вид асинхронных потенциальных автоматов,* изменения вну-
внутренних состояний которых происходят самопроизвольно без
воздействия входных сигналов. Такой подход к автогенерато-
автогенераторам позволяет использовать для их задания и проектирования
методы хорошо разработанной теории асинхронных потенциаль-
потенциальных автоматов.
Автогенераторы. На рис. 3.76,а показана модель автогене-
автогенератора как автомата без входных сигналов с одним элементом
памяти (задержки) D. Такой автомат имеет только два вну-
внутренних состояния — /ti и ц2 — и задается графом перехо-
переходов, изображенным на рис. 3.76,6. Из таблицы переходов (табл.
174
Глава 3. Синтез асинхронных автоматов
Рис. 3.76
Рис. 3.77
3.32) следует, что функция переходов автогенератора Q+ = Q и
функция выхода z — Q. На рис. 3.76,в показана соответствую-
соответствующая этим функциям схема автогенератора, в которой в качестве
асинхронного потенциального элемента задержки (АПЭЗ) ис-
использованы два последовательно включенных ЛЭ НЕ. Данная
схема эквивалентна схеме на рис. 2.10,а при значении сигна-
сигнала х = 1. Частота / генерируемого сигнала определяется ве-
величиной задержки сигналов в АПЭЗ и КС (в данном случае
инерционностью ЛЭ НЕ; частота / ~ 23 МГц при реализации
автогенератора на ИС 555ЛН1).
Таблица 3.32. Таблица
переходов генератора
1
2
2,1
1,0
Q
0
1
На основании полученных функций можно построить и иные
схемы автогенератора, если использовать ЛЭ других типов.
Так, на рис. 3.76,г показана схема автогенератора, в которой
инвертор и АПЭЗ реализованы на ЛЭ сумма по модулю два.
Для изменения частоты генерируемого сигнала в широких
пределах можно использовать интегрирующие ЛС-цепи, задаю-
задающие время задержки сигналов в АПЭЗ (рис. 3.77,а,б). Для ста-
стабилизации времени перезаряда конденсатора С один из его вы-
выводов подключается не к общему проводу (земле), а к выходу
ЛЭ, который формирует сигнал Q. Для приближенной оценки
частоты генерируемого сигнала можно использовать соотноше-
соотношение / ~ 1/3 • RC (при построении генератора на ИС 555ЛН1 и
R — 1 кОм, С — 510 нФ частота / ~ 0,75 МГц). На рис. 3.77,в
3.9- Генераторы сигналов
175
показаны временные диаграммы, поясняющие физические про-
процессы, протекающие в генераторе при перезаряде конденсатора
(полупериоды сигнала ф = 0иф = 1не равны, в частности,
из-за влияния на время перезаряда конденсатора С неравен-
неравенства уровней срабатывания ЛЭ для логических значений 0 и 1
входных сигналов, а также из-за различия входных и выходных
сопротивлений ЛЭ для разных их логических уровней).
в а
Рис. 3.78
Управляемые автогенераторы. На рис. 3.78,0 показа-
показана модель генератора, управляемого сигналом х: х — 0 — ге-
генерация запрещена, х — 1 — генерация разрешена. Функция
переходов данного генератора задается табл. 3.33 (в столбце
х = 0 отсутствуют неустойчивые состояния, а значит генера-
генерация невозможна). Составив по табл. 3.33 таблицу истинности
для функции переходов Q+ генератора (табл. 3.34), получим:
Q+ = x®Q, z = x@Q.
Данным функциям соответствует схема управляемого авто-
автогенератора, показанная на рис. 3.78,6.
Таблица 3.33. Таблица
переходов управляемого
генератора второго типа
Таблица 3.34. Таблица
истинности
генератора
j
1
2
X
0
A),0
B)Д
1
2,1
1,0
Q
0
1
X
0
0
1
1
Q
0
1
0
1
Q+
0
1
1
0
2
0
1
1
0
Функцию переходов управляемого генератора можно задать
и другим способом (табл. 3.35). В этом случае при значении сиг-
сигнала х = 0 генерация также невозможна, так как при возникно-
возникновении неустойчивого состояния \ii оно переходит в устойчивое
176
Глава 3. Синтез асинхронных автоматов
Таблица 3.35. Таблица
переходов управляемого
генератора
3
1
2
X
0
2,1
B)Д
1
2,1
1,0
Q
0
1
Таблица 3.36. Таблица
истинности
генератора
X
0
0
1
1
Q
0
1
0
1
Q+
1
1
1
0
z
1
1
1
0
КС
Рис. 3.79
Рис. 3.80
Рис. 3.81
3.9. Генераторы сигналов
177
состояние {цг)- Составив по табл. 3.35 таблицу истинности для
функции переходов Q+ (табл. 3.36), получим:
Q+ = TTQ, z = TTQ.
Данным функциям соответствует схема управляемого генера-
генератора, представленная на рис. 3.78,в.
На основе автогенератора можно построить генератор серий
N импульсов, имеющих стандартную длительность и вызыва-
вызываемых оператором нажатием клавиши SW (рис. 3.79,а). Автоге-
Автогенератор дополнен обратной связью, в которую последовательно
включены диод VD и подстроечный резистор R. Данная цепь
позволяет изменять скважность генерируемого сигнала Q (обес-
(обеспечивается установка и скважности 2). Временные диаграммы,
поясняющие работу этого генератора, изображены на рис. 3.79,6
(при включении-выключении генератора длительность его вы-
выходного сигнала z = 1 не зависит от моментов времени комму-
коммутации переключателя SW).
Таблица 3.37. Таблица
переходов генератора
сдвинутых по фазе
сигналов
Таблица 3.38. Таблица
истинности генератора
сдвинутых по фазе
сигналов
/i
1
2
3
4
»+
2
3
4
1
Q2
0
1
1
0
Qi
1
1
0
0
Q2
0
1
1
0
Qi
l
l
0
0
Qt
l
l
0
0
Qt
l
0
0
1
Двухфазные автогенераторы. Модель генератора с дву-
двумя ЭП $2 и Q\ (рис. 3.80,а) можно использоватб для проектиро-
проектирования автогенераторов двух сигналов с регулируемым с помо-
помощью интегрирующих ДС-цепей сдвигом по фазе — двухфазных
автогенераторов. На рис. 3.80,6 показан граф переходов авто-
автогенератора с соседним кодированием внутренних состояний (в
качестве выходных сигналов автогенератора могут быть исполь-
использованы выходные сигналы ЭП Q2 и Q}). Табл. 3.37, построенная
на основании графа переходов, задает функцию переходов ав-
автогенератора. Составив по табл. 3.37 таблицу истинности (табл.
3.38) для функции переходов ц+ — /((?2>C?i), получим:
Qt = Q
12 Пухальсхий Г- И , Новосельцева Т. Я-
u Qt =
178
Глава 3. Синтез асинхронных автоматов
На рис. 3.81,а представлена^хема автогенератора двух сдви-
сдвинутых по фазе сигналов Q2 и Qj с плавным регулированием в
широких пределах разности фаз А<р. На рис. 3.81,6 изображены
временные диаграммы, поясняющие работу данного автогене-
автогенератора.
С помощью рассмотренных в данной главе методов можно
синтезировать и более сложные асинхронные потенциальные ав-
автоматы, которые могут встретиться при логическом проектиро-
проектировании цифровых устройств.
Глава 4
Синтез синхронных автоматов
4.1. Основная модель синхронного автомата
Общие положения теории синхронных автоматов были изло-
изложены в § 3.1. Основная модель синхронного автомата (рис. 4.1)
отличается от модели асинхронного потенциального автомата
(см. рис. 3.1) лишь свойствами ЭП типа D, которые управляют-
управляются тактовым сигналом Н. В синхронных ЭП тактовый сигнал
Н оказывает на них импульсное воздействие только в момент
изменения с 1 на 0 (или только с 0 на 1), а изменения инфор-
информационных сигналов
r=l,2,...,m
D.1)
не воздействуют на ЭП, т.е. формула D.1) справедлива толь-
только при dH = 1, а при dH = 0 сигнал Q+ = Qr (определения
операторов переходов d и V см. в § 2.1). Заметим, что понятия
"триггер" и "ЭП" для синхронных автоматов равнозначны. Из
D.1) следует, что функция переходов триггера типа D
Qt = Dr D.2)
с учетом тактового сигнала dH описывается мультиплексной
функцией
Qt ^Dr-dHyQr-lH. D.3)
По этой функции в § 3.7 была синтезирована схема .D-триггера.
Понятно, что информационные сигналы Dr не должны из-
изменяться при dH = 1, так как они при этом имеют неопреде-
неопределенное значение Ф, а значит, нарушается детерминированность
переходов автомата. Из этого следует, что и входные сигналы
автомата хр не должны изменяться при dH = 1. Данные огра-
ограничения на изменения информационных сигналов описываются
180
Глава 4. Синтез синхронных автоматов
Рис. 4.1
Рис. 4.2
уравнениями
VDT ¦ dH = 0, Vzp • dH = 0. D.4)
На рис. 4.2 показаны временные диаграммы, поясняющие
работу синхронного автомата. Моменты изменения тактового
сигнала с 1 на 0 задают дискретное время <д = 1,2,3,... . Толь-
Только в данные дискретные моменты времени внутреннее состояние
автомата может изменяться. Переходный процесс, вызванный в
КС этим изменением в данный момент времени ?д, должен окон-
окончиться к следующему дискретному моменту времени /д + 1 для
выполнения первого условия из D.4). Из этого следует, что мак-
максимальная частота тактового сигнала должна быть ограниче-
ограничена некоторой величиной. Понятно, что минимально допустимое
значение периода тактового сигнала Т# (рис. 4.2) полностью
определяется быстродействием ЭП и КС.
Заменив в C.1) и C.2) непрерывное время на дискретное,
получим функции переходов и выхода синхронного автомата:
), r= 1,2,...,
i), q= l,2,..
D.5)
D.6)
гдеа;р = xp(ta), p = l,2,...,n; QT = Qr{tA), Q+ = Qr(tA + 1),
zq = zq(ta). Напомним, что условия D.4) должны соблюдаться
в обязательном порядке. Выполнение данных условий гаранти-
гарантирует детерминированность переходов автомата при ложных зна-
значениях функции D.5) во время переходного процесса, так как
они смогут появиться только при значении сигнала dH = 0, а
значит не вызовут срабатывания ЭП. Следовательно можно ска-
сказать, что синхронные ЭП (триггеры) обладают фильтрующими
свойствами, так как все изменения информационных сигналов,
4,1. Основная модель автомата
181
происходящие на интервале времени, когда сигнал dH — 0, не
пропускаются на их выход. Из этого следуют важные для син-
синтеза синхронных автоматов выводы:
КС могут синтезироваться несвободными от состязаний;
допускаются несоседние изменения состояний входа;
допускаются состязания ЭП, т.е. кодирование внутренних
состояний автомата может производиться произвольным спосо-
способом (возможно несоседнее кодирование).
Таким образом, при проектировании синхронных автома-
автоматов не требуется учитывать переходные процессы, а достаточно
только выполнить условия D.4), что достигается соответству-
соответствующим выбором значения частоты тактового сигнала Н и запре-
запретом на изменения входных сигналов хр при dH = 1. Если эти
сигналы поступают от внешнего источника, не синхронизиро-
синхронизированного с тактовым сигналом, то следует использовать схемы
временной привязки, в качестве которых можно применить D-
триггеры, описываемые функцией переходов D.3):
= xp
dH.
,pdHV Qp
Исключение из рассмотрения в синхронных автоматах пере-
переходных процессов значительно упрощает методы их синтеза.
Соответствие выходных сигналов синхронных автоматов zq функ-
функциям выхода D.6) гарантировано только в дискретные моменты вре-
времени <д, когда сигнал dH = 1 (во время переходного процесса на вы-
выходах Zq могут появляться ложные значения этих сигналов из-за со-
состязаний ЛЭ в КС и состязаний ЭП). При максимально допустимой
частоте тактового сигнала равенство D.6) будет выполняться только
и только в дискретные моменты времени <д = 1,2,3,... . Выходные
сигналы zq в этом случае следует стробировать (выделять) сигналом
dH, т.е. использовать их в виде zq ¦ dH. Такие импульсные выход-
выходные сигналы не всегда практически приемлемы. Преобразовать их в
потенциальные сигналы можно с помощью D-триггеров, включив на
выходах zq (см. рис. 4.1) такие же ЭП, что и формирующие внутрен-
внутренние сигналы QT. Действительно, подставив в D.3) вместо Dr сигналы
z4, получим:
при dH = 1,
_ ( Zq Пр]
"I Q,=
z* при dH = 0,
D.7)
где zq — г,(<д), z* = zq(tn — 1), т.е. в данном случае выходные по-
потенциальные сигналы автомата z* принимают истинное значение в
дискретный момент времени <д и сохраняют его до момента времени
tn + 1, т.е. запаздывают на один такт по отношению к сигналам Qr.
Такой прием получения выходных сигналов всегда используется при
проектировании синхронных автоматов с максимально достижимым
быстродействием.
182
Глава 4. Синтез синхронных автоматов
4.2. Синхронные триггеры
183
Если входные сигналы автомата хр и выходные сигналы ЭП Qr
изменяются только при значениях тактового сигнала Н — О (пере-
(переходный процесс, возникающий в автомате в момент изменения так-
тактового сигнала с 1 на 0, должен заканчиваться до момента его изме-
изменения с 0 на 1), то ложные значения выходных сигналов zq можно
исключить с помощью операции zq ¦ Н. В этом случае значения вы-
выходных сигналов будут в точности соответствовать функции выхода
D.6) не в одной точке <д, для которой сигнал dH = 1, а на интерва-
интервале времени, в течение которого значение тактового сигнала Н = 1.
Такой метод устранения ложных значений выходных сигналов может
быть использован при относительно низкой частоте тактового сигна-
сигнала по сравнению с максимально допустимой частотой, определяемой
быстродействием используемых в автомате ЛЭ и ЭП.
В асинхронных потенциальных автоматах внутренние состояния
изменяются под воздействием изменения входных сигналов хр, а в
синхронных — под воздействием сигнала dH = 1, поэтому состояния
синхронного автомата могут изменяться и при неизменном состоянии
его входа. Это означает, что на некоторые синхронные автоматы вооб-
вообще можно не подавать входные сигналы. Примерами таких автоматов
являются синхронные счетчики, используемые, например, в качестве
таймеров, формирующих заданные интервалы времени. Автоматы, не
имеющие ни одного физического входа, описываются в соответствии
с D.5) и D.6) функциями переходов и выхода
>,-¦¦,Qi), r= l,2,...,m, 1
r, Qi), g = 1,2 Jb J
и называются автонолныли аетолвтали.
Основная модель является наиболее простой, что объясняется на-
наличием в ней только синхронных триггеров типа D, описываемых
примитивной функцией переходов D.2). В других моделях автоматов
используются триггеры иных типов, функции переходов которых не
позволяют выразить функции возбуждения их входов только через
сигнал <3+- С этим связано некоторое усложнение процедуры синте-
синтеза автоматов, но функции возбуждения могут оказаться значительно
проще, чем у D-триггеров. В об"щем случае автомат может содержать
несколько различных типов триггеров.
4.2. Синхронные триггеры
Синхронные триггеры кроме информационных входов име-
имеют также вход для подачи тактового сигнала Н. Из основной
модели синхронного автомата (см. рис. 4.1) следует, что воз-
воздействие тактового сигнала Н на синхронные триггеры должно
закончиться до того момента, как новые значения сигналов Qr
(г — 1,2, ...,т), пройдя через КС, поступят на информацион-
информационные входы триггеров. В противном случае триггер срабатывал
бы два и более раз за один период тактового сигнала. Кратко-
Кратковременного воздействия тактового сигнала на триггеры можно
\'' добиться использованием вместо потенциального сигнала Н им-
[ пульсного сигнала dH, длительность которого не более суммы
минимального времени переходного процесса в КС и времени пе-
переходного процесса в триггерах. В общем случае минимальное
время переходного процесса в КС равно нулю, так как выходы
\ Qr одних триггеров могут подаваться непосредственно на ин-
s формационные входы других триггеров и даже выход триггера
Qr может подаваться на вход Q+.
Триггеры типов D и R—S с импульсным тактовым
сигналом. Если в качестве тактового сигнала Н использует-
используется импульсный сигнал dH, то в синхронных автоматах можно
применять асинхронные потенциальные триггеры типов D-L и
R-S-L, на вход загрузки L которых подается этот тактовый
сигнал (L = dH). Так как тактовый сигнал не является ин-
информационным, а задает только дискретные моменты времени,
когда dH = 1, то триггеры типов D-L и R-S-L превращаются в
синхронные триггеры типов D и R—S. Действительно, из функ-
функций переходов C.15) и C.27) следует, что при L = dH для этих
триггеров
Q+ = DLvQ-I=D-dHvQ- 1W, VD-dH = 0, D.9)
Q+ = S-LvQ-RvQ-L = SdHvQRdH, RSdH = 0. D.10)
Условие VZ? ¦ dH = 0 появилось естественным образом, по-
поскольку требуется, чтобы в асинхронных потенциальных D-L-
триггерах сигналы D и L не изменялись одновременно. Условие
же R ¦ S = 0 для асинхронного потенциального Л-5-триггера
превращается в условие R ¦ S • dH = 0 для синхронного тригге-
триггера, так как для асинхронного потенциального Л-б'-Х-триггера
необходимо выполнение условия R- S • L — 0.
Строго говоря, для синхронных триггеров любых типов
должно выполняться еще условие V/,- • dH = 0, где /,• — ин-
информационные входы триггеров, i — 1,2,... л Такое условие
приведено только в D.9). Поскольку данное условие требуется
выполнять для всех синхронных триггеров, то оно в дальней-
дальнейшем указываться не будет. Аналогичное требование, заключа-
заключающееся в запрете изменения одновременно нескольких входных
информационных сигналов, установлено и для асинхронных по-
потенциальных триггеров.
Покажем, что при большой длительности сигнала L = dH =
1 возможно многократное срабатывание асинхронных потенци-
потенциальных .О-Х-триггеров. Возьмем крайний случай L = 1. Пусть в
некотором автомате требуется на вход D подать сигнал Q с это-
этого же триггера. Тогдаф+ = DLvQ~L - ~QlvQl = Q. Уравне-
184
Глава 4. Синтез синхронных автоматов
4.2. Синхронные триггеры
185
ние Q+ = Q описывает генератор, так как следующее состояние
триггера является инверсным по отношению к исходному. Ча-
Частота генерации определяется исключительно быстродействием
триггера. При длительности L = dH = 1 большей, чем время
переходных процессов в триггере, он будет изменять свое состо-
состояние несколько раз при поступлении на тактовый вход од::?го
импульсного сигнала dH.
Работа синхронных автоматов, построенных на асинхронных
потенциальных триггерах с импульсным тактозым сигналом
dH, весьма критична к его длительности. Поэтому такие син-
синхронные вычислительные узлы используются, гласным сб~а-
зом, в дорогостоящих быстродействующих вычислительных ма-
машинах, причем в качестве .О-Х-триггеров применяются тригге-
триггеры Эрла [24].
Как следует из D.9) и D.10), в дискретные моменты времени
(при dll = 1)
Q+ = D, D.11)
Таблица 4.1. Функция переходов
Д-5-триггера
Q+ = SVQ R, R-S = 0,
D.12)
что совпадает с функциями переходов C.4) и C.10) аслнхрои-
ных потенциальных ЭП типов D и R-S.
Синхронные триггеры типов R-S и D-L. Из основ-
основных моделей асинхронного потенциального и синхронного авто-
автоматов следует, что функции переходов одноименных асинхрон-
асинхронных потенциальных и синхронных триггеров (без учета такто-
тактового сигнала) должны совпадать. Так, табл. 4.1 и 4.2. задающие
функции переходов синхронных триггеров типов R-S и D-L для
дискретных моментов времени 2Д, полностью совпадают с табл.
3.1 и 3.2, описывающими асинхронные потенциальные триггеры
этих же типов как функции от иепрерызпого времени t. На рис.
4.3 представлены диаграммы Еейча для функции переходов, со-
составленные по табл. 4.1 и 4.2. Из рис. 4.3,а следует функция
переходов D.12) синхронного R-S-триггера, а из рис. 4.3,6 —
функция переходов синхронного D-L-триггера:
Q+ = f(D,L,Q) = D-LvQL. D.13)
Тактовый сигнал dll для всех типов синхронных тригге-
триггеров вводится в функцию переходов с помощью мультиплексной
функции на основании того, что при dH = 0 состояние триггера
не изменяется (Q+ = Q), а при dll = 1 следующее состояние Q +
определяется функцией переходов триггера конкретного типа.
I
0
1
2
3
R
0
0
0
0
5
0
0
1
1
Q
0
1
0
1
Q+
0
i
i
i
t
4
5
6
7
R
1
1
1
1
S
0
0
1
1
Q
0
1
0
1
Q+
0
0
Ф
Ф
Таблица 4.2. Функция переходов
D-L- триггера
i
0
1
2
3
L
0
0
0
0
D
0
0
1
1
Q
0
1
0
1
Q+
0
1
0
1
t
4
5
6
7
L
1
1
1
1
D
0
0
1
1
Q
0
l
0
1
Q+
0
0
1
1
0
0
,ф
I*
4]
0
0
0
Г I;
0
0
Рис. 4.3
Так, для /^-//-триггера на основании D.13) будем иметь:
Q+ = Q-dHVf(D,L,Q)-dH= •
D.14)
= D-L-dHvQ-L-dH = f(D,L,Q,dH).
Примерами синхронных .D-Z-триггеров могут служить ИС
531ИР18, 555ИР27 и др.
Функции переходов в форме D.9), D.10) и D.14) дают пол-
полное описание функционирования синхронных триггеров типов
D, R-S, D-L и могут потребоваться для проектирования на
ЛЭ методами асинхронных потенциальных автоматов соответ-
соответствующих им схем, управляемых потенциальным тактовым сиг-
сигналом Н. Кроме того, функции переходов в такой форме не-
необходимы для аналитического описания синхронных триггеров
186
Глава 4. Синтез синхронных автоматов
4.2. Синхронные триггеры
187
с дополнительными асинхронными потенциальными входами.
Эти входы всегда имеют приоритет по отношению к тактовому
сигналу, так как производят не кратковременное, а длительное
воздействие в течение времени, пока они имеют активный уро-
уровень.
Синхронно-асинхронные триггеры. Асинхронные по-
потенциальные сигналы легко ввести в функцию переходов син-
синхронных триггеров с помощью мультиплексной функции. Пусть
синхронный D-Z-триггер имеет еще вход R установки состояния
Q+ = 0. Тогда мультиплексная функция переходов на основа-
основании D.14) примет вид:
Действительно, сигнал R имеет приоритет, так как при
R = 1 следующее состояние триггера Q+ = 0 не зависит о i
значений синхронных сигналов. Такие синхронно-асинхронньк
триггеры будем называть D-L/R-триггерами. Их примерами
могут служить ИС 555ТМ8, 555ТМ9, 555ИР35 и др.
Если в D.15) положить L = 1, то получится функция пере-
переходов синхронно-асинхронного D/R-триггера:
Q+ = /{D,Q,dH/R) = {D ¦ dH V Q -Ш) ~R.
D.16)
Добавив еще вход S установки состояния Q+ — 1, с помощью
мультиплексной функции на основании D.16) получим:
Q+ = f(D,Q,dH/R)-!>Vl-S = S V (D ¦ dH V Q -d~H) Л. D.17)
Триггер, описываемый данной функцией переходов, на^ика-
на^икается синхронно-асинхронным D/R-S-триггером. Примером \н-
ких триггеров может служить ИС 555ТМ2.
—а
S —
\Н—о
R
<;
>с
R
—а
1Н —|
L —
п
>с
L
D —
—a JR-
L —
R^
D
>с
L
. R
Т
Рис. 4.4
На рис. 4.4 приведены условные графические обозначения
синхронных триггеров типов R-S и D-L, а также синхронно-
асинхронного ?)-Х/Д-триггера с инверсным входом R (актив-
(активный уровень сигнала R — 0). На вход С (Clock— часы) подается
тактовый сигнал Н. Динамический (импульсный) вход обозна-
обозначается треугольником. При аналитическом описании триггеров
считается, что изменение их состояний вызывает переход так-
тактового сигнала с 1 на 0. Состояния же триггеров в выпускаемых
сериях ИС могут изменяться при переходе сигнала Я с 0 на 1,
что отображено на рис. 4.4 подачей на вход С инверсного такто-
тактового сигнала Н. Следует подчеркнуть, что на рис. 4.4 тактовый
сигнал потенциальный, а схемы триггеров спроектированы на
ЛЭ так, что он оказывает на триггеры импульсное воздействие.
Для четкого распознавания синхронных и асинхронных по-
потенциальных входов левое вспомогательное поле на условных
графических обозначениях делится на зоны, и тактовый вход С
помещается в одной зоне вместе со всеми относящимися к нему
синхронными информационными входами (см. D-L/R-триггер
на рис. 4.4).
Синхронные триггеры типа J-K. Более универсаль-
универсальным, чем Д-^-триггер, является J-К-триггер, у которого нет
запрета на значения входных информационных сигналов. Этот
триггер имеет два информационных входа: J — вход разреше-
разрешения установки состояния Q = 1, А' — вход разрешения уста-
установки состояния Q = 0 (при J = К = 1 состояние триггера
изменяется на инверсное). Функция переходов J-Л'-триггера
Q+ =
,Q) = QJvQ-K D.18)
была получена на основании диаграммы Вейча (рис. 3.55), по-
построенной по табл. 3.21. С учетом тактового сигнала функция
переходов будет иметь вид:
Q+ = Q-dHv f{J,K,Q)-dH =
~ J
D.19)
= Q ¦ J ¦ dH V Q ¦ KdH = f(J, K,Q,dH).
Асинхронного потенциального J-Л'-триггера не существует,
так как при J = К - 1 из D.18) следует, что Q+ = Q — функция
переходов автогенератора.
Триггеры типа Т. Синхронный Т-триггерчшеет один ин-
информационный вход Т разрешения изменения состояния триг-
триггера на инверсное и описывается функциями переходов
Q+ = f{T,Q) = Q-TvQ-T = Q®T, D.20)
Q+ = f(T,Q,dH) = Q<$T-dH. D.21)
Легко заметить, что данные функции переходов получаются
из D.18) и D.19) подстановкой J = К = Т, т.е. соединение
входов J и К преобразует J-A'-триггер в Г-триггер. Вход Т
называется счетным входом триггера, так как при двоичном
счете младший разряд числа изменяется с 0 на 1 или с 1 на
188
Глава 4. Синтез синхронных автоматов
О в каждом такте. Понятно, что асинхронного потенциального
триггера не существует.
Временные диаграммы работы пяти типов синхронных триг-
триггеров представлены на рис. 4.5. Синтез синхронных триггеров
типов D и J-K на основе теории асинхронных потенциальных
автоматов подробно рассмотрен в § 3.6. Здесь же отметим толь-
только неуместность используемой в литературе классификации по
внешнему виду схем: триггеры, построенные по принципу веду-
ведущий — ведомый, двухтактный триггер, тактируемый триггер и
др. В основу классификации синхронных триггеров могут быть
положены только принципы, основанные на теории автоматов,
так как любой синхронный триггер, срабатывающий по фрон-
фронту тактового сигнала и реализованный без разностных элемен-
элементов, всегда содержит минимум два асинхронных потенциальных
триггера или элемента памяти.
Рис. 4.5
4.2. Синхронные триггеры
189
Классификация синхронных триггеров. С точки зрения при-
применения синхронных триггеров для построения синхронных автома-
автоматов их следует разделить на четыре группы в зависимости от мак-
максимально допустимой длительности переходных процессов в автома-
автомате по отношению к периоду тактового сигнала. Свойства этих групп
триггеров можно рассмотреть на триггерах одного какого-либо типа,
например на J-A'-триггерах.
Группа I синхронных триггере в. С учетом тактового
сигнала функция переходов J-A'-триггера этой группы описывается
выражением D.19), где импульсный сигнал dH формируется либо раз-
разностными элементами внутри триггеров, либо триггер синтезирован
так, что он срабатывает по фронту потенциального сигнала Я при из-
изменении его с 1 на 0 (так называемое логическое дифференцирование
тактового сигнала).
Из D.19) следует, что при dH = 0 состояние Q+ = Q, т.е. из-
изменения информационных сигналов J и Л', возникающие при пере-
переходном процессе в автомате, не могут вызвать изменения состояний
триггеров. Следовательно, информационные сигналы J и Л' не долж-
должны изменяться только в дискретные моменты времени при dH — 1.
Это условие описывается уравнением (VJ V VA') • dH — О, которое
должно выполняться для правильного функционирования автомата.
Из сказанного следует, что на переходный процесс в автомате отводит-
отводится время Т\, примерно равное периоду тактового сигнала Я (рис. 4.2).
Длительность сигналов Я = 1 и Я = 0 для триггеров данной группы
не регламентируется. Для надежной работы триггеров информаци-
информационные сигналы должны принимать истинные значения с некоторым
опережением tsu (Set up time — бремя установки) относительно мо-
момента воздействия тактового сигнала Я и оставаться неизменными
после этого момента определенное время <# (Hold time — время удер-
удержания). Таким образом, на переходный процесс в автомате отводится
время Т\ = Тн —tsu¦ Время же удержания iff обеспечивается задерж-
задержками срабатывания триггеров.
Группа II синхронных триггере в. С учетом тактового
сигнала функция переходов J-A'-триггера этой группы описывается
выражением
Q+ = Qd(J H)VQ-d(K Я). D.22)
На основании B.6)
d(J ¦ Н) = Г -dHV Я* - dJ, d(K • Я) = Л" -dHV H* ¦ dK.
Поскольку в синхронных автоматах изменения информационных
сигналов J и А' не должны изменять состояний триггеров, необходимо
выполнение условия (dJ V dK) • Я = 0 или более общего условия
(VJ V VA') • Я = 0 — информационные сигналы J и А' не должны
изменяться в моменты времени, когда Я = 1. Из этого следует, что
переходный процесс в автомате должен заканчиваться за время Г2,
пока Н = 0 (рис. 4.2). При соблюдении этого условия
d(J ¦ Н) = J dH, d(K Н) = К ¦ dH,
190
Глава 4. Синтез синхронных автоматов
и функция переходов D.22) преобразуется в функцию переходов D.19).
Так как время, в течение которого Я = 0, составляет часть периода
тактового сигнала Т#, то максимально допустимая частота тактового
сигнала Я в автоматах, построенных на основе триггеров группы II,
будет заметно ниже, чем в автоматах, построенных на основе тригге-
триггеров группы I. В настоящее время триггеры группы II не выпускаются
(до 1976 г. выпускались такие J-A'-триггеры под названием 155ТК1).
Триггеры группы II обладают весьма полезным свойством — име-
имеют два импульсных входа. Действительно, если в D.22) положить
Я = 1, то _
Q+ = QdJ\/Q- dK. D.23)
Такие rfJ-rfA'-триггеры относятся к классу асинхронных импульс-
импульсных автоматов и позволяют иногда значительно упростить проекти-
проектируемое устройство. Соотношение D.23) наглядно подтверждает, что
состояние синхронных J-A'-триггеров группы II изменяется при из-
изменении информационных сигналов J и Л' в моменты времени, когда
сигнал Я = 1.
Группа III синхронных триггеров. У триггеров этой
группы также не допускается изменение информационных сигналов
при Я = 1. Они отличаются от триггеров группы II тем, что изменение
информационных сигналов при Я = 1 не приводит сразу же к изме-
изменениям состояния триггера, а запоминается в одном из асинхронных
потенциальных триггеров, на которых он построен. Запомненное воз-
воздействие информационного сигнала приводит к изменению состояния
триггера очередным изменением тактового сигнала с 1 на 0, хотя зна-
значения информационных сигналов в этот момент времени могут быть
равны 0. Представителем группы III является триггер 155ТВ1.
Группа IV синхронных триггеров. К этой группе от-
относятся асинхронные потенциальные триггеры, которые имеют вход
для подачи сформированного внешними цепями импульсного сигна-
сигнала dH. Строго говоря, зти триггеры не являются синхронными, так
как требуют выполнения жестких условий на длительность тактового
сигнала dH.
Преобразования типов синхронных триггеров. Лю-
Любой синхронный триггер является элементарным автоматом, ха-
характеризующимся наличием только двух внутренних состояний
(Q = 0 и 1) и полной системой переходов. Достаточно иметь
какой-либо один тип синхронного триггера, чтобы на его основе
синтезировать триггеры других типов. Часто иные типы тригге-
триггеров можно получить, не прибегая к стандартным методам синте-
синтеза синхронных автоматов, а произведя лишь элементарные пре-
преобразования функции переходов исходного триггера. Так, выше
было показано, каким способом J-A'-триггер преобразуется в
Т-триггер.
Заменив в D.11.) D на Dj, на основании D.13) получим
Dr = D ¦ L V Q ¦ L. Этой функции соответствует схема D-L-
триггера группы 1 на рис. 4.6,а, реализованная на /^-триггере
4.2. Синхронные триггеры
191
D-
R_
Jff-
Jff-
Рис. 4.6
группы I (дополнительно показан асинхронный вход R установ-
установки в состояние Q = 0, т.е. использован D/Л-триггер D.16); ак-
активный уровень этого сигнала низкий — R = 0).
Подставив в D.12) значения S — Q ¦ J и R = Q ¦ К, по-
получим функцию переходов D.18). Этому преобразованию соот-
соответствует схема J-71-триггера на рис. 4.6,6, реализованная на
Д-^-триггере.
Заменив в D.11) D на Dj, на основании D.18) получим Df =
Q • J V Q ¦ К. Этой функции соответствует схема J-Л'-триггера с
инверсным входом А' (рис. 4.7,а), реализованная на /^-триггере.
Активные уровни сигналов J = 1 и А' = 0. На рис. 4.7,бпоказано
его условное графическое обозначение.
iff-
J
>c
¦X
T
— Q
Рис. 4.7
Подставив в D.9) L ¦ Н вместо Н, получим:*
Q+ = D-d(L-H)\jQ-d{L-H). D.24)
При выполнении условия Н* • dL = 0 эта функция пре-
преобразуется в D.14), т.е. она является функцией переходов D-
^-триггера группы II, хотя исходный ?>-триггер принадлежит
группе I. Действительно, при dH = 1
что совпадает с функцией переходов Д-Х-триггера D.13), а
Условие //* • dL = 0 указывает, что информационный сигнал
192
Глава 4. Синтез синхронных автоматов
4.2. Синхронные триггеры
193
L не должен изменяться при Н = 1. Этому преобразованию со-
соответствует схема на рис. 4.8,а.
Подставив в D.24) D — Q, L = Т, получим функцию пере-
переходов
Q+ = Q®d(T-H)
с логически равноправными входами Г и Я. При условии Я* •
dT = 0 эта функция преобразуется в D.21), т.е. она является
функцией переходов Г-триггера группы II, которой соответству-
соответствует схема на рис. 4.8,6.
—а
Рис. 4.8
Рис. 4.9
Подставив в последнюю функцию переходов Т = Q-JVQ-K
и Я = 1, получим:
Q+ = Q@d(Q- JvQ-K) =
= Q®(Q-Q*dJVQ- Q'dK V 1 ¦ K'dQ V 7Г • J'dQ).
Изменение состояния триггера Q могут вызвать только зна-
значения сигналов dJ = 1 и dK — 1. Значит, в момент изменения
состояния Q с 0 на 1 сигнал J* = 0, а в момент изменения с 1 на
О — сигнал А'* = 0, и Q - Q" (Q = Q*) в моменты изменений
сигналов J и А". Поэтому
d(Q • J V Q ¦ К) = Q ¦ dJ V Q ¦ dK.
На этом основании
Q+ = Q 9 d(Q ¦ J V Q ¦ К) = Q • dJ V Q • dK,
что совпадает с D.23). Полученная функция является функ-
функцией переходов асинхронного импульсного dJ-dK-триггера. На
рис. 4.9 показана схема асинхронного импулъсно-потенциалъного
dJ -dK IR-S -триггера, реализованная на Г-триггере группы II,
изображенном на рис. 4.8,6 (добавлены асинхронные потенци-
потенциальные входы R и S). Функция переходов этого триггера имеет
вид: _ _
Q+ = S V (Q ¦ dJ V Q ¦ dK) ¦ R.
Триггеры типов D-T-L и D-T-L/R. Для построе-
построения счетчиков часто применяются синхронные триггеры типа
D-T-L, в которых сигнал L производит мультиплексирование
функций переходов триггеров типов D и Т:
D.25)
Синтезируем .О-Т-Х-триггер на основе J-R -триггера. Для
этого по функции переходов D.25) заполняется диаграмма Вей-
ча для функции Q+ (рис. 4.10). В § 1.6 при решении функции
переходов J-A'-триггера были получены функции возбуждения
из которых следует, что
, К = Q+
Q\/h2-Q,
_ Г Q+ при Q = 0, _ / Л2 1
~ 1 Пг при Q = 1; А-\ Q+
при Q — 0,
при Q = 1.
D.26)
D.27)
0
0
0
0
гг.
i!:
i1:
•?•
[Г
0
гг
0
0
~\]
0
•о]
к. - J
1
1
1
г
•9.
1
oj
1
:°:
;°:
L.J
1
¦ 0
1
..j
Рис. 4.10
Эти значения функций возбуждения J я К отмечены на диа-
диаграммах Вейча (рис. 4.10), и по ним значения функции Q+ или
1
Q из диаграммы Вейча Q+ переносятся в диаграммы Вейча J
и К. Из рис. 4.10 находим:
7 = T)-LvT'L, К~ = DLVTL.
Покажем, что этот же результат можно получить и анали-
аналитическим методом. Подставив в функции возбуждения D.26)
функцию переходов D.25) /?-Г-1,-триггера, найдем:
J = [D • L V (Q ф Т) ¦ I] • Q V hxQ = (D ¦ I V Г • I) • Q V hrQ,
К = D-Lv(Q®T)-I • Q v h2Q = (D ¦ L\t T -L) ¦ Q v h2Q.
В целях минимизации функций возбуждения следует взять
^ = D ¦ L V Т ¦ X, fc2 = ~D ¦ L V Т • Т,
13 Пухальскшй Г. И., Новосельцева Т. Я.
194
Глава 4. Синтез синхронных автоматов
4.2. Синхронные триггеры
195
тогда
J = D-LvT-I, 1 = ~D-L\/T-L,
К = ? • Z V Г • I, 7Г = D ¦ L V Т ¦ I,
что совпадает с результатами, полученными с помощью диа-
диаграмм Вейча.
Полученные функции J и К легко привести к виду
J = D ¦ L ¦ L ¦ (Т v L), К = D • L • (Т V L).
На рис. 4.11,а изображена схема синхронно-асинхронного D-
T-L/R-тприггера, построенная в соответствии с полученными
функциями возбуждения на ./-Л'/Д-триггерес входной логикой
2И для функций J и К. Функция переходов этого триггера
Q+ = [D-L-dHv(Q®T-dH)-LvQ-dH]-Tl
может быть получена мультиплексированием функции перехо-
переходов D.25) сигналами dH и R. При значении сигнала сброса
R = 1 схема на рис. 4.11,а превращается в D-T-L-тржггер.
— а
Рис. 4.11
Триггеры типа D-T-L используются, например, в синхрон-
синхронных реверсивных счетчиках 531ИЕ16 и 555ИЕ17, а типа D-T-
L/R — в счетчиках 533ИЕ9, 1533ИЕ10 и др.
Триггеры типов D-T-L-R и D-T-L-R/R. В отличие от
-0-Г-1,/Д-триггера синхронный D-T-L-R-тприггер имеет вход
R синхронной установки состояния Q = 0. Функция переходов
этого триггера получается мультиплексированием сигналом R
функции переходов D.25) /?-Г-1,-триггера и константы 0:
Q+ = f(D,T,L,Q)-RVQ-R = D ¦ L-RV (Q ®T)-I R.
Понятно, что сигнал R имеет приоритет по отношению к
остальным сигналам. Полученную функцию переходов легко
привести к виду
Q+ = D-~R-(LV R)V(Q®T)-TVR. D.28)
Из сравнения D.28) с D.25) следует, что схему D-T-L-R-
триггера можно получить из схемы .О-Т-Х-триггера (рис. 4.11,а;
R = 1) простой заменой сигнала D на D • R и L на L V R.
На рис. 4.11,5показана схема синхронно-асинхронного D-T-L-
R/R-тприггера, построенная на основании этих преобразований
на J-KIД-триггере с входной логикой 2И (Т = Т1Т2, SR —
Synchronous Reset, AR — Asynchronous Reset). Функция перехо-
переходов этого триггера
Q+ = [D-L-~SR-dH V Q-lffv (Q ®T-dH)-Lv SR]-~AR
может быть получена мультиплексированием функции перехо-
переходов D.28) сигналами dH и AR при замене R на SR.
Если в схеме на рис. 4.11,5 положить AR = 0, то получит-
получится схема D-T-L-R-триггера. Триггеры типа D-T-L-R/R ис-
используются, например, в синхронных реверсивных счетчиках
SN7AALS568A и SN74ALS569A, а типа D-T-L-R — в счетчи-
счетчиках 531ИЕ11 и 555ИЕ18.
Функции переходов синхронно-асинхронных тригге-
триггеров. Синхронно-асинхронный D-T-L-R/D-L-R-пгриггерс при-
приоритетом входов сброса задается функцией переходов
Q+ = AD ¦ AL ¦ A~R V [SD ¦ SL ¦ ~SR ¦ dH v
\JQ-TH~\J(Q®T -dH)-SLV SR]-AL\t AR, *' '
где AD (Asynchronous Data) — асинхронные данные, AL —
(Asynchronous Load) и AR (Asynchronous Reset) — асинхронные
потенциальные сигналы загрузки и сброса, SD (Synchronous
Data) — синхронные данные, SL (Synchronous L^oad) и SR (Syn-
(Synchronous Reset) — сигналы синхронных загрузки и сброса, Т —
сигнал управления счетным входом. Данная функция перехо-
переходов получена последовательным мультиплексированием вновь
вводимыми сигналами какой-либо уже известной функции пе-
переходов, например, функции D.25).
По функции переходов D.29) легко может быть синтезиро-
синтезирован триггер, например, на D/R-S-триггере. Действительно, при
значении dH = 0 получается функция переходов асинхронного
потенциального .О-Х-Д-триггера с приоритетом входа AR
Q+ = AD ¦ ALA~R V Q -AL\> AR = SVQR,
13*
196
Глава 4. Синтез синхронных автоматов
где S = AD ¦ AL • AR и R = S • AL V AR — функции возбужде-
возбуждения асинхронного потенциального Л-5-триггера (рис. 4.12). При
значениях асинхронных сигналов AL = AR = 0 и импульсного
сигнала dH — 1 выражение D.29) задает функцию возбуждения
синхронного /^-триггера
D = Q+ = SD-SL-~SR\/{Q®T)- SLv SR =
= SD-jR ¦ S~L-S~R V(Q®T)-S~L-~SR
(см. рис. 4.12).
Рис. 4.12
Полученный триггер наиболее универсален, так как функ-
функции переходов триггеров многих ранее рассмотренных типов по-
получаются из функции D.29) подстановкой неактивных уровней
@) различных комбинаций информационных сигналов. Напри-
Например, при значениях сигналов AL = 0, SD = AD = D и SL — L
получается функция переходов D-T-L-R/R-триггера, а схема,
изображенная на рис. 4.12, пребразуется в схему, показанную
на рис. 4.13,а. Данная схема эквивалентна схеме, приведенной
на рис. 4.11,5.
Как правило, в триггерах используется только один инфор-
информационный вход данных D = SD = AD. Триггеры типа D-T-L-
R/L-R, получаемые соединением на рис. 4.12 входов AD и SD
(SD — AD = D), используются, например, в синхронных счет-
счетчиках SN74ALS560A и SN74ALS561A. Условные графические
обозначения некоторых рассмотренных триггеров приведены на
рис. 4.13,5.
Функция переходов синхронно-асинхронного триггера типа
R-S/RS получается мультиплексированием функции перехо-
4.2. Синхронные триггеры
197
D —
—a
SD_
5T—<
X
'2
JR-
5R-.
SD
L
fij
1
2
>C
SR
AD
>AL
№
T
-а
D—
L —
T, —
T2 —
JR-
35—(
D
.L
ат
l
2
>C
T
—а
Рис. 4.13
дов D.10) синхронного Д-б'-триггера асинхронными потенци-
потенциальными сигналами AR и AS:
Q+ = Л5 V (S-dHvQ-R-dH)- AR.
При AR = AS = 0 получается синхронный Л-^-триггер, а
при dH = О (Н = const) — асинхронный потенциальный R-
5-триггер (при использовании триггера необходимо выполнять
условие AR ¦ AS = 0).
Аналогично из D.19) и D.21) получаются функции перехо-
переходов синхронно-асинхронных триггеров типов J-K/R-S и T/R-
S:
Q+ = SV(Q-J-dHvQ-KdH)-%
Q+ = Sv(Q@T~
На практике часто используются счетчики с асинхронной за-
загрузкой данных (например, 555ИЕ13), для построения которых
необходимы синхронно-асинхронные Т/D-L-триггеры:
L = 0=>Q+ = Q@T-dH = h(T,dH,Q),
L=1=>Q+ = D = f2(D).
Из этих соотношений следует, что функция переходов T/D-L-
198
Глава 4. Синтез синхронных автоматов
триггера описывается мультиплексной функцией
Q+ = /,(T,d#,Q)-Iv f2{D) ¦ L = {Q ®T ¦ dH) -Тч D ¦ L = /3.
Кроме Г//?-Х-триггеров для синтеза счетчиков (например,
1533ИЕ6 и 1533ИЕ7) используются также синхронно-асинхрон-
синхронно-асинхронные ТID-L-R-триггеры с приоритетом входа R. Такие триг-
триггеры описываются мультиплексной функцией переходов
Q+ = /3 • Л v 0 • R = [(Q 0 Т ¦ dH) ¦ L V D ¦ L] ¦ R = /4.
Счетчики, построенные на основе триггеров типов T/D-L и
T/D-L-R, широко используются при проектировании внешних
устройств микропроцессорных систем, так как загрузка данных
в них возможна непосредственно под управлением микропроцес-
микропроцессора без участия тактового сигнала.
Можно задать и синхронно-асинхронный Т/D-L-R-триггер
с приоритетом входа L:
Q+ = /4I
Iv
DL.
Действительно, при R = 1 (активный уровень) триггер не обяза-
обязательно устанавливается в нулевое состояние, так как при этом
следующее состояние триггера Q+ — D • L.
Рассмотрим еще два типа синхронно-асинхронных тригге-
триггеров. Подставив в функцию переходов D.17) /)/Д-5-триггера
значения сигналов 5 = AD • L и R = AD ¦ L - S ¦ L (AD —
Asynchronous Data), получим:
Q+= AD-Lv(D-dH\/Q-lH)-L. D.30)
— Q
D —
R-
AD —
D —
JR-
L —
-Q
—a
-Q
Рис. 4.14
Функциональная схема, соответствующая этим преобразова-
преобразованиям, показана на рис. 4.14,а. Такой триггер называется D/D-
L-триггером. Он имеет синхронный и асинхронный входы D.
4.3. Примеры синтеза автоматов
199
Если в выражении D.30) положить AD = D, то получим функ-
функцию переходов
Q+ = D- XV (D-dHvQ ¦ Ш) ¦ L.
Из этой функции следует, что при L = 1 состояние Q+ = D
независимо от значений синхронных сигналов. Соответствую-
Соответствующий триггер называется "прозрачным" синхронно-асинхронным
D-тприггером, или .D/Z-триггером, так как при L = 1 следую-
следующее состояние триггера Q+ = D, т. е. триггер превращается в по-
повторитель входного информационного сигнала D. На рис. 4.14,5
приведена схема .D/Z-триггера, построенная на основании схе-
схемы D/D-L-тритгерл. Условные графические обозначения триг-
триггеров типов D/D-L и D/L показаны на рис. 4.14,в. Триггеры
типа DIL используются, например, в БИС умножителя 12 X 12
разрядов 1802ВР4.
от)
JR
3
JR
1 —
—[рэ|—1
D
>С
i
т
<
JR —
JR —
• S
>С
Ж
Т
-а — а
-5
Рис. 4.15
На рис. 4.15,а представлена схема, состоящая из D-L/R-
триггера D.15) и разностного элемента. Подставив в соответ-
соответствии со схемой (без учета инверсий) в функцию переходов
D.15) значения сигналов D = 1, L = S н R — dR, получим
функцию переходов
Q+ = {S ¦ dH V Q)-Ш
синхронно-асинхронного S/dR-триггера с двумя импульсными
входами Н и R (установка состояния Q = 1 синхронная, а состо-
состояния Q = 0 асинхронная импульсная). Условное графическое
обозначение этого триггера приведено на рис. 4.15,5. Триггеры
типа S/dR используются, например, в ИС 1804ИР4.
4.3. Примеры синтеза синхронных автоматов
Процесс проектирования синхронных цифровых устройств
разделяется на несколько относительно независимых этапов.
Первый этап состоит в словесной постановке задачи проектиро-
проектирования самим исполнителем или заказчиком, который может и
не владеть аппаратом формального синтеза. Наиболее важным
200
Глава 4. Синтез синхронных автоматов
4.3. Примеры синтеза автоматов
201
этапом проектирования является второй — переход от словес-
словесного описания устройства к одному из формальных способов
его задания, например графом переходов. На последнем, тре-
третьем, этапе используются единые для всех синхронных авто-
автоматов формальные методы получения функций возбуждения
триггеров и минимальных форм переключательных функций,
описывающих его физические выходы.
Последовательный сумматор. Рассмотрим устройства
суммирования целых положительных n-разрядных двоичных
чисел
А = xn-i ...ххх0 и У = -2/n-i ..-2/12/O,
для которых при логическом проектировании схем удобнее ис-
использовать векторное представление
А = (xn-i,...,Xp,...,x0) и У = B/n_i,...,2/p, ...,2/о),
где хп-\ и 2/n-i — старшие разряды.
Операция сложения положительных двоичных чисел опре-
определяется правилами двоичной арифметики:
значение переноса cp+i (С — Carry) в р + 1-й разряд равно
1, если не менее двух величин из хр, ур и ср равны 1, где хр и ур
— разряды чисел А и У, а ср — перенос из р — 1-го разряда;
значение разряда суммы sp E — Sum) чисел А и У равно
1, если нечетное число величин хр, ур и ср равно 1.
Для наглядности поясним эти правила примером:
5 4 3 2 10 — номера разрядов,
3216 8 4 2 1 — вес разрядов,
0 110 0 1 = А = 25,
0 1 1 1 0 1 = У = 29,
1 10 0 10 = С — перенос,
1 10110=5 = 54 — сумма.
Понятно, что значение переноса в первый разряд с0 = 0.
Если при сложении разрядная сетка не переполняется, то пере-
перенос сп в старший n-й разряд отсутствует (сп = 0) и
С = (cn_i,...,ci,0), 5 = (sn_i,...,si,so).
В общем случае перенос С — (сп,.. .,ci,c0). Разряды чисел
А и У можно подавать на суммирующее устройство последова-
последовательно или параллельно. В соответствии с этим они подразде-
подразделяются на последовательные и параллельные сумматоры.
Рассмотрим последовательный двоичный сумматор, кото-
который должен производить сложение двух чисел, поступающих
на его входы, начиная с младших разрядов. Числа вводятся
в сумматор последовательно, разряд за разрядом, синхронно с
тактовым сигналом. Сумматор в каждом такте должен вычи-
вычислять значение разряда sp суммы
S = X + У = En_i,..., sp,..., s0)
при поступлении на его входы соответствующих разрядов сла-
слагаемых Хр и ур с учетом переноса ср из предыдущего разряда.
При этом в сумматоре должен запоминаться (задерживаться на
один такт) перенос cp+i в следующий разряд.
Таким образом, синхронный автомат, выполняющий функ-
функцию последовательного сумматора, должен иметь два информа-
информационных входа для подачи разрядов чисел хр и ур и один выход,
на который автомат последовательно выдает разряды Sp суммы
этих чисел. С точки зрения автомата разряды чисел А и У не-
неразличимы, т. е.
X = (х,..., х,..., х), У = (у,..., 2/,..., у).
Автомат должен иметь один элемент памяти (триггер) Q
для запоминания переноса ср+\ в следующий разряд (Q = ср,
Q+ = cp+i). Перед началом сложения
чисел триггер Q необходимо устана-
устанавливать в 0, так как перенос со = 0.
Для этого можно использовать асин-
асинхронный потенциальный вход тригге-
триггера R. Из сказанного следует, что ав- Рис. 4.16
томат может быть задан графом переходов, изображенным на
рис. 4.16 (ветви подписаны значениями сигналов xy/s, а узлы
— значением сигнала Q). По графу переходов составляется та-
таблица истинности (табл. 4.3), а затем диаграммы Вейча для
функций Q+ и s (рис. 4.17,а), из которых следует:
D = Q+ = x-yVx-QVy-Q, s = x®y®Q.
Ha рис. 4.17,5 показана схема последовательного двоичного
сумматора, выполненная на D/Д-триггере, функция возбужде-
возбуждения D которого реализована на трехвходовом мажоритарном
элементе.
Сложность (стоимость) последовательных сумматоров не за-
зависит от разрядности чисел А и У, время же их сложения про-
пропорционально числу разрядов, что является существенным не-
недостатком этих сумматоров. В параллельных сумматорах (см.
00/0V01/1V10/1 01/0V10/0V11/1
Сброс-
202
Глава 4. Синтез синхронных автоматов
Таблица 4.3. Функция переходов
последовательного сумматора
i
0
1
2
3
X
0
0
0
0
У
0
0
1
1
Q
0
1
0
1
Q+S
0
0
0
1
0
1
1
0
г
4
5
6
7
X
\
1
1
1
У
0
0
1
1
Q
0
1
0
1
Q+S
0
1
1
1
1
0
0
1
1
0
1
1
1
0
0
0
У
X
0
1
1
0
0
1
1
0
Сброс
Рис. 4.17
oovoivn ooviovn
Рис. 4.18
§ 6.9) реализуется максимально возможное быстродействие, но
их сложность возрастает с увеличением разрядности чисел.
Последовательная схема сравнения двоичных чисел.
Синтезируем цифровой компаратор, выполняющий функцию
сравнения двоичных чисел
X = (?„_!,..., ЖьЖо) И У = (Уп-1,---,У1,Уо)-
Пусть требуется установить их отношения: X > У, X < У
и X = У, которые описываются с помощью функций
F{X > У) -
еслИ
> > Pf У / V\ -
^ если X>Y. F(X < У) -
' еСЛИ Х
еСЛИ
X<Y.
-V\-
- У) -
если
= у
Поскольку при сравнении требуется получить только три
результата, то автомат должен содержать два ЭП (триггера) —
Qi и Q\. Полагаем, что перед началом сравнения чисел выход-
выходные сигналы триггеров Qi и Q\ устанавливаются в 0 с помощью
асинхронного потенциального сигнала R.
При последовательном сравнении разрядов чисел, начиная
с младших Xq и у0, алгоритм работы автомата можно описать
4.3. Примеры синтеза автоматов
203
Таблица 4.4. Функция переходов
последовательного компаратора
i
0
1
2
4
5
6
X
0
0
0
0
0
0
У
0
0
0
1
1
1
QiQi
0
0
1
0
0
1
0
1
0
0
1
0
Qt
0
0
1
0
0
0
Qt
0
1
0
1
1
1
1
8
9
10
12
13
14
X
1
1
1
1
1
1
У
0
0
0
1
1
1
QiQi
0
0
i
0
0
1
0
1
0
0
1
0
Qt
l
l
l
0
0
1
Qt
0
0
0
0
1
0
1
1
1
1
0
0
0
0
0
1
0
0
jl j
[lj
0
0
0
0
0
0
0
0
1 J
0
0
0
0
0
1
0
1
1
1
0
1
0
0
0
0
0
0
0
Q
1—!
jl j
1 J
0
0
0
Рис. 4.19
FOOVO
FCX=VO
¦ FCX<VO
Рис. 4.20
204
Глава 4. Синтез синхронных автоматов
следующим образом:
автомат находится в состоянии Q2 = Q\ = 0 до тех пор, пока
значения разрядов х и у двоичных чисел X и Y совпадают;
автомат переходит в состояние Q2 = 1 и Q\ = 0, если х > у;
автомат переходит в состояние Q2 = 0 и Q\ = 1, если х < у.
Из данного алгоритма следует, что
F(X > У) = Q2,
У) = Qu F(X = Y) = Q2-Q1
и автомат задается графом переходов, показанным на рис. 4.18
(ветви подписаны значениями только входных сигналов ху, так
как выходные сигналы полностью определяются внутренним
состоянием автомата). Составив по графу переходов таблицу ис-
истинности для функций Q~2 и Qf (табл. 4.4), а затем диаграммы
Вейча (рис. 4.19; пустым клеткам соответствуют неопределен-
неопределенные значения) для функций возбуждения J-Л'-триггеров, полу-
получим:
32 = A'i = х ¦ у = х V у V у, Jx = К2 = х ¦ у = х V х V у,
F(X = У) = Q24Ql.
На рис. 4.20 показана последовательная схема сравнения
двоичных чисел, выполненная на J-Л'/Л-триггерах в соответ-
соответствии с полученными формами функций. Сложность последо-
последовательных компараторов не зависит от разрядности чисел Л'
и У, время же сравнения чисел пропорционально числу раз-
разрядов, что является их существенным недостатком. Понятно,
что синтезированный компаратор может быть использован и
для сравнения десятичных чисел, представленных в двоично-
десятичном коде 8-4-2-1.
4.4. Сдвигающие регистры
Совокупность D-триггеров, имеющих общий тактовый сиг-
сигнал, называется синхронным регистром памяти. Информаци-
Информационные входы и выходы таких регистров независимы. Из рис.
4.1 следует, что на регистре памяти может быть синтезирован
любой синхронный автомат.
Сдвигающие регистры без загрузки данных. Автомат,
функции возбуждения которого
Do = DS, Dr = Qr-i, r= 1,2,...,го- 1, D.31)
называется га-разрядным сдвигающим регистром (DS — Data
Serial — последовательно вводимые данные).
4.4. Сдвигающие регистры
205
На рис. 4.21,а показана схема 4-разрядного сдвигающего ре-
регистра с параллельным выходом Q3 - Qo и входом R асинхрон-
асинхронного потенциального сброса триггеров в состояние Qr = 0 (ис-
(использованы .D/Д-триггеры). Значение входного сигнала DS(ta)
в дискретный момент времени tn появляется на выходе Q3 через
четыре такта, т. е. (?з(Ац + 4) = DS(ta). В сдвигающем регистре
информация из триггера QT-\ с каждым тактом передается в
триггер QT. Для последовательного ввода в m-разрядный ре-
регистр m-разрядного слова требуется m тактов. Такие сдвига-
сдвигающие регистры могут использоваться для преобразования по-
последовательного кода в параллельный. Выход Q3 предназначен
для последовательного вывода информации из сдвигающего ре-
регистра.
DS-
л
Рис. 4.21
Любой сдвигающий регистр имеет вход последовательного
ввода информации 5/ = DS (Serial Input) и выход последова-
последовательного вывода информации SO (Serial Output), однако вы-
выходы параллельного вывода информации РО (Parallel Output)
и (или) входы параллельного ввода информации PI (Parallel
Input) могут отсутствовать.
Сдвигающие регистры часто выполняются на синхронных
Д-5-триггерах, описываемых функцией переходов D.12). Если
положить 5 = R = D, то получим Q+ = D — функция пере-
переходов ZJ-триггера (условие R ¦ S = D ¦ D = 0 выполняется). На
рис. 4.21,6 показана схема 4-разрядного сдвигающего регистра
с последовательным выходом 50 = фз, выполненная на R-S-
триггерах. Такой сдвигающий регистр может быть использован
для цифровой задержки информации DS на четыре такта. На
сдвигающих регистрах с последовательным выходом SO может
206
Глава 4. Синтез синхронных автоматов
4.4. Сдвигающие регистры
207
быть построено запоминающее устройство с последовательным
доступом к информации.
Как и любой автомат, сдвигающий регистр полностью опи-
описывается графом переходов. Так, закон функционирования 3-
разрядного сдвигающего регистра характеризуется графом пе-
переходов на рис. 4.22,а. В узлах указаны десятичные эквива-
эквиваленты j — 0,1,..., 7 двоичных чисел ?q^q^qu. На вход Д>
триггера Qo может поступать сигнал ед, = 0 или 1, опреде-
определяя в каждом такте следующее состояние этого триггера. При
сдвиге двоичного числа j вправо на один разряд его значение
удваивается, если нет переполнения разрядной сетки. При пе-
переполнении разрядной сетки получается результат {2j} = 2j — 8
для 3-разрядного сдвигающего регистра и Bj) = 2j — 16 для 4-
разрядного (для m-разрядного сдвигающего регистра умноже-
умножение на 2 производится по модулю 2т). Понятно, что получаемые
в следующем такте числа j+ = Bj + ед,) = Bj) + ед,. На этом
основании проставлены значения j в узлах графа переходов на
рис. 4.22,а.
Рис. 4.22
Синтез счетчиков на сдвигающих регистрах. Из рис.
4.22,а видно, что последовательность переходов между неко-
некоторыми внутренними состояниями образует замкнутое коль-
кольцо (например, последовательность переходов 0 —> 1 —> 3 —»•
7 —*• 6 —»¦ 4 —*• 0). Следовательно, на сдвигающих регистрах
можно синтезировать счетчики. Построим счетчик по mod 6
на основе 3-разрядного сдвигающего регистра, выбрав приве-
приведенную выше последовательность внутренних состояний. Со-
Составив таблицу истинности для функции переходов счетчика
Qt = /r(Q2,Qi,Qo), J^= 0,1,2 (табл. 4.5), находим: D2 = Qi,
D\ = Qo, Do = DS = Q2- Как и следовало ожидать, получились
функции возбуждения сдвигающего регистра, т. е. при синтезе
счетчиков на сдвигающих регистрах следует отыскивать только
функцию возбуждения Do. па рис. 4.22,5 показана схема счет-
счетчика по mod 6 на сдвигающем регистре, построенная в соот-
соответствии с полученными функциями. Этот счетчик имеет два
неиспользуемых состояния /^2 и ц$ (j' = 2 и j = 5). При случай-
случайном попадании в эти состояния, как легко убедиться, счетчик не
может самостоятельно выйти из них, превращаясь в счетчик по
mod 2. Возможность такой ситуации видна из графа переходов
сдвигающего регистра (см. рис. 4.22,а).
Таблица 4.5. Функция переходов счетчика по mod 6
1
0
1
3
Qi
0
0
0
Q
0
0
1
iQo
0
1
1
Qt
0
0
1
Qt
0
1
1
Qt
l
l
l
j
7
6
4
Qi
l
l
l
Qi
l
l
0
Qo
l
0
0
Qt
l
l
0
Qt
l
0
0
Qt
0
0
0
На рис. 4.23 представлен полный граф переходов 4-разряд-
4-разрядного сдвигающего регистра. Числа, указанные в узлах, опреде-
определяются соотношением j+ = Bj + eo0) = Bj) + eo0, где ед, = 0 и
1. По графу переходов можно произвести кодирование внутрен-
внутренних состояний любого счетчика по mod М, где М = 2,3,..., 16.
Для этого необходимо выбрать замкнутый цикл из М состоя-
состояний. Например, для счетчика по mod 16 можно взять последо-
последовательность переходов между внутренними состояниями
для отыскания функции возбуждения Do- Синтез дает
А> = <?з<22 v Q3Q2Qi v Q3Q2Q0 v Q3QiQ0.
На основании этой функции возбуждения можно построить
счетчик по mod 16 на 4-разрядном сдвигающем регистре.
Сдвигающие регистры с загрузкой данных. Часто на
сдвигающий регистр возлагается выполнение более сложных
операций, чем сдвиг информации влево (в сторону старших раз-
разрядов). Так, например, может потребоваться параллельная син-
синхронная запись и (или) сдвиг информации вправо (в сторону
младших разрядов). Если регистр должен иметь два каких-либо
режима работы, то входы Dr его триггеров должны описываться
мультиплексной функцией
Dr = Dro^yDri-A, D.32)
где А — сигнал, осуществляющий мультиплексирование сиг-
сигналов Dro и DTl (A — Address). На рис. 4.24,а показана схема
208
Глава 4. Синтез синхронных автоматов
Рис. 4.23
н-
a —
К—
D
0
1
>C
a
R
T
— Q —
)
Do-
—
»з-
Н -
Ло-
D
0
1
2
3
>с
до
а\
т
<
— Q
— i-S Aa-
Рис. 4.24
одного разряда сдвигающего регистра с мультиплексной вход-
входной функцией, выполненная на D/Д-триггере, имеющем вход
асинхронной установки R в состояние Q = 0, а на рис. 4.24,5—
его условное графическое обозначение. Такие триггеры будем
называть Dq-D\/R-тприггерами.
На рис. 4.25 приведена схема 4-разрядного сдвигающего ре-
регистра с синхронной параллельной загрузкой данных, постро-
построенная на триггерах с функциями возбуждения D.32), изобра-
изображенных на рис. 4.24,5. Один управляющий сигнал L {Load —
загрузка; L = А) позволяет включать два режима работы ре-
регистра: L = 0 — сдвиг с последовательным вводом данных,
L — \ — синхронная параллельная загрузка данных. Функции
возбуждения ?)-триггеров такого регистра имеют вид
Do = DSL V DP0L, Dr = Qr_xI V DPrL, г = 1,2,..., m - 1,
D.33)
где DPT — загружаемые данные. По такому принципу спроек-
спроектированы ИС 555ИР10, 555ИР16 и др.
Реверсивные сдвигающие регистры. Если сдвигающие
регистры имеют более двух режимов работы, то для мульти-
4.4. Сдвигающие регистры
209
Рис. 4.25
плексирования входных сигналов ?)-триггеров необходимо ис-
использовать два адресных сигнала А-[ и Aq, как показано на рис.
4.24,в. Эти триггеры описываются функциями возбуждения
Dr =
o V Dr. АЛА0 V
0 V Dr3
D.34)
В табл. 4.6 приведены функции возбуждения и режимы ра-
работы реверсивного т-разрядного сдвигающего регистра с син-
синхронной параллельной загрузкой данных.
Таблица 4.6. Функции возбуждения
реверсивного сдвигающего регистра
мхм0
0 0
0 1
1 0
1 1
Do DT An-i
Qo Qr Qm-l
DSo Qr-l Qm-2
Q! Qr+l ?>Sm_!
DPo DPr ?>Pm_!
Операция
Хранение
Сдвиг влево
Сдвиг вправо
Загрузка
На рис. 4.26 показана схема 4-разрядного реверсивного сдви-
сдвигающего регистра с синхронной параллельной загрузкой дан-
данных, построенного на основе триггеров, описываемых функци-
функциями возбуждения D.34). Регистр имеет четыре режима работы:
сдвиг влево (в сторону старших разрядов), сдвиг вправо (в сто-
сторону младших разрядов), параллельная загрузка и хранение.
Для мультиплексирования сигналов используются два адрес-
адресных сигнала Mi и Ма (М — Mode — режим; Mi = Ль Мо — Ао).
14 Пухальский Г. И , Но
. Т. Я.
210
f-jaBa 4. Синтез синхронных автоматов
DS,
ь
DPn
DP,
DP,
Рис. 4.26
DP,
Функции возбуждения .D-триггеров описываются выражениями:
D3 = Q3M1M0 V Q2M1M0 V DSsMxUo V
Ка
Н-
-<3п
-а.
рис. 4.27 показаны
условные графические обо-
обозначения 4-разрядных сдви-
сдвигающих регистров с синхрон-
синхронной параллельной загрузкой
данных и сдвигом только
я-Ьс з I— a i?°~1 и л 1~из в сторону старших разря-
разрядов (влево), о чем указы-
КНК * вает направление стрелки
на основном поле, и ревер-
реверсивным сдвигом (двунапра-
_ Рис. 4.27 вленные стрелки). Сигнал
L переключает режимы работы: L = О — загрузка числа
D3D2D\D0, L = 1 — сдвиг последовательно вводимой информа-
информации DS. В реверсивных сдвигающих регистрах последовательно
вводимая информация подается на вход DSo при сдвиге в сторо-
сторону старших разрядов (влево), а при сдвиге в сторону младших
разрядов (вправо) — на вход DS3 (режимами работы управляют
сигналы Mi и Мо). Один из регистров имеет вход R асинхронной
потенциальной установки в нулевое состояние.
На рис. 4.28 изображены временные диаграммы работы 4-
D
0
1
2
3
¦ L
>С
DS
RG
«—
Q
0
1
2
3
D
0
1
2
3
>с
DS
0
3
м
0
1
RG
¦«—>
Q
0
1
2
3
4.5. Синхронные счетчики
211
м, = о
«п= 1
м. =
= О
Рис. 4.28
разрядного реверсивного сдвигающего регистра при сдвиге ин-
информации DSo B сторону старших разрядов и информации DS3
в сторону младших разрядов.
В виде ИС выпускаются сдвигающие регистры самого раз-
различного назначения: SI/SO, SI/PO, PI/SO и PI/PO (реги-
(регистры с различными комбинациями входных и выходных инфор-
информационных сигналов). В соответствии с этим видоизменяются и
условные графические обозначения сдвигающих регистров, при-
примеры которых приведены на рис. 4.27.
4.5. Синхронные счетчики
По классам цифровых автоматов, на основе теории которых
счетчики могут быть синтезированы или описаны, они делятся
на три большие группы: асинхронные потенциальные, синхрон-
синхронные и асинхронные импульсные. Синтез асинхронных потенци-
потенциальных счетчиков был рассмотрен в § 3.5. В виде ИС выпуска-
выпускаются только синхронные и асинхронные импульсные счетчики.
По способу кодирования внутренних состояний счетчики де-
делятся на подгруппы: двоичные, двоично-десятичные (декад-
(декадные), счетчики Джонсона, кольцевые счетчики, счетчики с про-
произвольным кодированием внутренних состояний и др. С точ-
точки зрения разработчика радиоэлектронной аппаратуры удоб-
удобно использовать терминологию: суммирующие счетчики (Up-
counter), вычитающие счетчики (Down-counter) и реверсивные
14*
212
Глава 4. Синтез синхронных автоматов
счетчики (Up-down-counter).
На рис. 4.29,а показан граф переходов счетчика по mod
2, функция переходов которого Q+ = Q совпадает с функ-
функцией переходов асинхронного импульсного dT-триггера C.43).
Такой счетчик можно реализовать на синхронном D-триггере
(D = Q+ = Q) или синхронном J-A'-триггере (J = К = 1). На
рис. 4.29,5,6 представлены схемы счетчиков по mod2, выполнен-
выполненные на триггерах типов D и J-K, а на рис. 4.29,г — временные
диаграммы работы счетчиков.
а) б)
>С
¦Л
J
>с
к
т
Рис. 4.29
Счетчики с произвольным кодированием внутренних
состояний. На рис. 4.30,а показан граф переходов счетчика
по mod 8, кодирование внутренних состояний которого выпол-
выполнено с помощью 3-разрядного двоичного кода eQ2eQieQ0- Вну-
Внутренние состояния счетчика /ij = (eg2, eg^eg,,) можно харак-
характеризовать двоичным числом j = eQ2eQieQo- Ветви графа пе-
переходов подписаны символами —/0 и —/1, указывающими со-
состояния входа и выхода автомата и/\ = —/Рз (прочерк озна-
означает отсутствие у автомата входных сигналов хр). Выходной
сигнал автомата Р3 называется сигналом переноса и исполь-
используется для управления другим счетчиком при необходимости
увеличения числа разрядов результирующего счетчика. Если
состояние /х0 = @,0,0) принять за начальное, то через восемь
тактов счетчик по mod 8 возвратится в это же состояние (счет-
(счетчик переполняется, что указано на графе переходов значением
входа/выхода: —/Р3 = -/!)¦
Синтезируем данный счетчик на J-Л'-триггерах, функции
возбуждения которых определяются выражениями D.27). На
основании графа переходов на рис. 4.30,а записывается табли-
таблица истинности для функции переходов Q+ = fr(Q2,Qi,Qo),
г = 0,1,2 (табл. 4.7), по которой составляются диаграммы Вей-
ча для функций Q + , Jr и Л'г (рис. 4.30,6). Из рис. 4.30,6следует,
4.5. Синхронные счетчики
213
-/а /.__\ -/о /__.\ -/0 1.. л -'О /. ,_\ -/о /. \ -/о /_. л -/о
0
0
l
l
0
0
1
1
1
"
- - л
0
0
ГГ
[\
1
ij
0
0
T~~
1
0
1
0
1
0
1
0
г - -
0
- -1
0
0
1
0
1
1
1
0
1
0
0
1
0
г - -
: 1
- -1
1:
0
0
0
ГГ
;
0
1
L
Г
I
J
>c
к
T
Q
0
г
1
J
К
T
г
J
>c
к
T
j
Рис. 4.30
214
Глава 4. Синтез синхронных автоматов
Таблица 4.7. Функция переходов счетчика по mod 8
i
0
4
1
7
Q-2
0
l
0
l
Qi
0
0
0
1
Qo
0
0
1
1
Qt
1
0
1
1
Qi
0
0
1
1
Qt
0
1
1
0
i
6
5
3
2
Qi
\
\
0
0
Q
l
0
1
1
Qo
0
1
1
0
Qt
i
0
0
0
Qi
0
1
1
0
Qo+
i
i
0
0
что функции возбуждения
h = Qu К* = Qi, Л = Qo, *'i = Qo, Jo = Q2, Ko = Qx.
На рис. 4.30,в показана схема счетчика по mod 8, выпол-
выполненная на J-A'-триггерах в соответствии с полученными функ-
функциями возбуждения, а на рис. 4.30,г — временные диаграммы,
поясняющие работу счетчика. Из рис. 4.30,в видно, что разряды
Q\ и Qo включены по схеме 2-разрядного сдвигающего регистра.
Из графа переходов (рис. 4.30,а) следует, что сигнал переноса
Рз — Q2Q1Q0 (этот же результат может быть получен и из вре-
временных диаграмм на рис. 4.30,г).
Достоинством синтезированной схемы является простота
функций возбуждения (для их реализации не требуются ЛЭ),
а недостатком — сложность ее применения для счета импуль-
импульсов, так как для представления числа пришедших на счетчик
импульсов в практически используемых системах счисления не-
необходим преобразователь кода внутреннего состояния счетчика.
К недостаткам данного счетчика относится также то, что за пе-
период его работы, задаваемый сигналом Рз, выходные сигналы
всех трех триггеров изменяются с 1 на 0 два раза, что исклю-
исключает возможность использования счетчика в качестве делителя
частоты на 8 без дополнительного ЛЭ, производящего деши-
дешифрацию одного из его внутренних состояний.
Покажем, что по принципиальной схеме счетчика всегда
можно установить закон его функционирования. Так, счетчик
на рис. 4.31,а описывается функциями возбуждения
Тг = Q2Qu D2 = Qu Dx = Qo, D0 = Q2V Q3QU
которым соответствует табл. 4.8, задающая его функцию пере-
переходов Q+ = fr(Q3,Q2,Qi,Qo), r = 0,1,2,3. Составив по табл.
4.8 граф переходов счетчика (рис. 4.31,6), легко убедиться, что
схема на рис. 4.31,а является счетчиком по mod 11. По графу
переходов можно составить и временные диаграммы его рабо-
работы (рис. 4.31,в); внутренние состояния ц2, ц5, /*ю, fJ-13 и
4.5. Синхронные счетчики
215
Рис. 4.31
Таблица 4.8. Функция переходов
счетчика по mod 11
3
0
1
2
3
4
5
6
7
8
9
10
И
12
13
14
15
Q3Q2Q1Q0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Qt
0
0
1
1
0
0
0
0
1
1
0
0
1
1
1
1
Qt
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Qi
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Qt
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
i+
1
3
12
14
0
2
4
6
9
11
5
7
8
10
12
14
T3D2D1
0
0
1
1
0
0*
0
0
0
0
1
1
0
0
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Do
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
216
Глава 4. Синтез синхронных автоматов
в основном режиме работы счетчика не используются — они
могут возникнуть только при включении питания или сбое в
работе счетчика.
Синхронные двоичные счетчики. Внутренние состоя-
состояния 3-разрядного двоичного счетчика кодируются последова-
последовательными двоичными числами, десятичные эквиваленты кото-
которых j = 0,1,2,... (рис. 4.32,а). При каждом переходе счетчика
число j увеличивается на 1 в соответствии с двоичной системой
счисления и при достижении максимального значения j = 7
возвращается в исходное (начальное нулевое) состояние j = 0.
Выходным сигналом счетчика, свидетельствующем о его пере-
переполнении, является сигнал Рз- По графу переходов на рис. 4.32,а
составляется таблица истинности (табл. 4.9) для функции пере-
переходов Q + = fr{Q2iQi,Qo), г = 0,1,2, а затем диаграммы Вейча
(рис.4.32,б) для функций Q+ и Тг. Метод заполнения диаграмм
Вейча для функций возбуждения Тт вытекает из A.59): Tr =
при Q,
что
7Т+
= 0 и Tr = Qr при QT = 1. Из диаграмм Вейча следует,
То = 1, I\ = Qo, Т2 = QiQ0. D.35)
Функцию переполнения (переноса) Рз можно найти непо-
непосредственно из табл. 4.9: Р3 = Q2QiQo- Полученным функциям
соответствует схема счетчика на рис. 4.32,в. Временные диа-
диаграммы, поясняющие его работу, показаны на рис. 4-32,?.
Легко показать, что двоичный счетчик по mod 16 описыва-
описывается функциями:
То = l,Ti = Qo, Т2 = QxQq, Гз = Q2Q1Q0, Pa = Q3Q2Q1Q0.
D.36)
Из сравнения D.35) с D.36) следует, что функции возбужде-
возбуждения То, Т\ и Т2 не изменились. Это дает основание сделать об-
общий вывод, что функции возбуждения триггеров счетчика по
mod 2m, состоящего из m триггеров, определяются соотношени-
соотношениями
г-1 тп-1
Qr = Tm. D.37)
j=0
r=0
На основе этих функций строятся все синхронные двоичные
счетчики. Длительность активного уровня сигнала Рт = 1 рав-
равна периоду тактового сигнала Т#.
Из D.37) видно, что для триггера с номером m функция воз-
возбуждения Тт — Рт, поэтому для переноса Рт из предыдущего
разряда и функции возбуждения Тт триггера следующего раз-
разряда можно было бы использовать единое обозначение — Тт.
4.5. Синхронные счетчики
217
1
1
а
1
1
0
0
0
°2
0
0
. 1
0
1 .
0
0
0
1
0
0
1
0
1
1
0
T2 %
0
1
0
1
0
ь
0
0
1
0
i
(
rr
'. i
i
i
0
1
0
1
1
1
1;
1 i
Т
l °
Г
т
>с
т
т
1
т
т
1
1
&
т
12
Г
1
т
т
Ь
012343870123
Рис. 4.32
Таблица 4.9. Функция переходов 3-разрядного
двоичного счетчика
i
0
1
2
3
Q2Q1Q0
0
0
0
0
0
0
1
1
0
1
0
1
Qt
0
0
0
1
Qt
0
1
1
0
Qt
1
0
1
0
Рз
0
0
0
0
J
4
5
6
7
Qi
1
1
1
1
Q
0
0
1
1
1Q0
0
1
0
1
QtQt
1
1
1
0
0
1
1
0
Qt
1
0
1
0
Рз
0
0
0
1
218
Глава 4. Синтез синхронных автоматов
4.5- Синхронные счетчики
219
Однако, поскольку один сигнал является выходным, а другой
— входным, то возникают трудности в восприятии аналитиче-
аналитического описания счетчиков.
При большом числе m триггеров в счетчике функции воз-
возбуждения получаются весьма сложными, что является недо-
недостатком таких счетчиков. Соотношения D.37) можно привести
к виду
То = 1, ГР = Qr_i -ГП Q3 = Qr-iTV-i,
3=0
m-2
Pm = Qm-1 " П Qr = Qm-\Tm-2-
r=0
Рис. 4.33
На рис. 4.33 показана схема двоичного 4-разрядного счет-
счетчика, соответствующая данным формам функций возбуждения
Т-триггеров. Ее недостаток — последовательное прохождение
переносов от младших разрядов к старшим через ЛЭ И, что сни-
снижает быстродействие счетчика (функции возбуждения предста-
представлены скобочными формами порядка тп). Схема на рис. 4.33 ил-
иллюстрирует метод каскадирования одноразрядных синхронных
двоичных счетчиков. Действительно, узел, выделенный штри-
штриховой линией, описывается общими для всех таких узлов функ-
функциями Т = Ро и Р\ = PoQ, где Ро — перенос из предыдущего раз-
разряда, Р\ — перенос в следующий разряд, и представляет собой
одноразрядный счетчик. Первый разряд счетчика получается
подстановкой Ро = 1, что дает ТЬ = 1 и Рх = Qo. Таким обра-
образом, счетчик любой разрядности может быть построен с помо-
помощью последовательного соединения одноразрядных счетчиков.
Такие счетчики называются счетчиками с последовательным
переносом.
Функции D.37) описывают синхронные двоичные счетчики
с параллельным переносом. На практике широкое применение
находят счетчики с параллельно-последовательным переносом,
когда одинаковые ^-разрядные (например, 4-разрядные) двоич-
двоичные счетчики выполняются с параллельным переносом, а при
соединении нескольких таких счетчиков используется последо-
последовательный перенос.
Синхронные двоично-десятичные счетчики. Для про-
производства счета в десятичной системе счисления чаще все-
всего используются двоично-десятичные счетчики, кодирование
внутренних состояний которых производится в соответствии
с двоично-десятичным кодом 8-4-2-1. Граф переходов таких
счетчиков показан на рис. 4.34,а. Сигнал переноса Р4 ~ 1 в
состоянии j ~ 9. По табл. 4.10 для функции переходов счетчика
Qt — fr(Q3,Q2,Qi,Qo), г = 0,1,2,3 и функции переноса Р4, со-
соответствующей данному графу переходов, как и для двоичных
счетчиков, можно составить диаграммы Вейча (рис. 4.34Дв) и
получить:
= Q3Q0, T2 =
D.38)
На рис. 4.35 показана схема двоично-десятичного счетчи-
счетчика, соответствующая полученным функциям возбуждения, а на
рис. 4.36 — временные диаграммы его работы. Длительность
активного уровня сигнала Р4 = 1 равна периоду тактового сиг-
сигнала Тн-
Каскадирование двоичных и двоично-десятичных
счетчиков. Счетчики, выпускаемые в интегральном исполне-
исполнении, как правило, имеют дополнительные управляющие входы,
предназначенные для их каскадирования. В простейшем случае
требуется один дополнительный вход Ро для приема сигнала
переноса Р4 из предыдущего счетчика (Ро = 1 — разрешение
счета и переноса). Условные графические обозначения таких
4-разрядных двоичных и декадных счетчиков с асинхронным
потенциальным и синхронным сбросом в нулевое состояние по
входу R представлены на рис. 4.37,а,б (в 4-разрядном двоич-
двоичном счетчике СТ16 использованы Т/R-триггеры, а в декадном
счетчике СТ10 — Т-Л-триггеры). Функции возбуждения этих
счетчиков, в отличие от D.36) и D.38), имеют вид:
Т1 р т"> р Г\ Т1 Р f\ Г\ -\
О — М), -И — -«О " 40i -*2 — Л) ' Ц/1 У О, 1
Тг, = Р" .ПпП,П„ Р. — р„ . п»п„п.п~- Г D.39)
Q2Q1Q0, p4 = P0-Q3Q2QiQ0; J
Tb = Ро, Ti = Ро • Q3Q0, Т2 = Ро • QxQo,
Тз = Ро ¦ Q2Q1Q0 V Ро • Q3Q0, P, = Ро • Q3Qo.
D.40)
220
Глава 4. Синтез синхронных автоматов
0
1
0
1
0
0
0
0
0
0
г ~
¦1
0
. J
0
М
0
0
0
0
0
0
0
0
1
0
1
1
0
1
0
0
г-
г -
|_ _
0
0
0
т
0
0
0
;¦
0
0
г -
л
0
- -1
_ J
0
0
0
0
0
0
0
0
Q2 Q2
Рис. 4.34
0
0
1
0
1
0
1
0
1
0
°з
0
0
0
J_l_
0
0
т.
lj
0
0
1
1
0
0
1
1
0
0
1
Таблица 4.10. Функция переходов
двоично-десятичного счетчика
i
0
1
2
3
4
Q3
0
0
0
0
0
Qi
0
0
0
0
1
QiQo
0
0
1
1
0
0
1
0
1
0
Qt
0
0
0
0
0
Qt
0
0
0
1
1
Qt
0
1
1
0
0
Qt
l
0
l
0
l
p*
0
0
0
0
0
i
5
6
7
8
9
Q3
0
0
0
1
1
Q2Q
1
1
1
0
0
0
1
1
0
0
1Q0
1
0
1
0
1
QtQt
0
0
1
1
0
1
1
0
0
0
Qt
1
1
0
0
0
Qt
0
1
0
1
0
P*
0
0
0
0
1
4.5. Синхронные счетчики
221
Рис. 4.35
9012343878901
Рис. 4.36
222
Глава 4. Синтез синхронных автоматов
>с
РО
R
6Т1Б
a
0
1
2
3
Р4
В —
>с
РО
¦ К
СП О
а
о
1
2
3
—
Р4
Рис. 4.37
Счетчики, обладающие большими функциональными воз-
возможностями, имеют два дополнительных управляющих входа
Ро и Е (Ро = 1 — разрешение счета, Е = 1 — разрешение счета
и переноса), стробирующих функции возбуждения Тт и функ-
функцию переноса Р4 D.36) и D.38):
Го = Ро?\ Т\ = PqE • Qoj Г2 = Ро-Е • Q\Qo, \ .
Q2Q1Q0, Р4 = ? • Q3Q2Q1Q0; / 1 '
D.42)
Го — PqE, T\ =¦ PqE • Q3Q01 Т2 = PqE • Q\Qo,
Гз = P0E ¦ Q2Q1Q0 V P0E ¦ Q3Q0, Pa = E ¦ Q3Qo-
Условные графические обозначения таких счетчиков пока-
показаны на рис. 4.37,в,г (в двоичном СПб и декадном СТЮ счет-
счетчиках использованы Т/Л-триггеры).
Каскадирование счетчиков с одним управляющим входом Pq
показано на рис. 4.38,а, из которого на основании D.39) следует,
что
Р4 = П Qr, P8 = P4UQr= П
п r=° 11 Г=4 15=°
= Ps П Qr = П Qr, Pi6 = P12 П Q
r=8 r=0 r=12
15
= П
r=0
D.43)
т. е. формирование переноса между 4-разрядными группами счет-
счетчика подчиняется общему правилу D.37). Из D.43) видно, что
функции переноса реализуют минтермы
Р» = Kl5(Q3, ..., Q0), P8 = A'255(Q7, • • • , Qo),
Pi2 — ^4095(Qll» • • • 5Qo)) Pl6 = ^65535(Ql55 • • • ,Qo)-
Длительность активных уровней всех этих сигналов без уче-
учета задержек равна Т# — периоду тактового сигнала Н. Счетчик
на рис. 4.38,а содержит 16 триггеров со счетным входом, поэто-
поэтому его модуль пересчета равен 216 = 65536. Любой счетчик мо-
может быть использован в качестве делителя частоты тактового
сигнала на коэффициент, равный его модулю пересчета. Так,
4.5. Синхронные счетчики
223
«
L
>с
РО
, р
1
СПб
б
0
1
2
3
й
_?
—
—
—
3
р
•И
>с
РО
~
Г
СПб
а
0
1
2
3
Р4
—
-
7
Р
Г
СПб
Р4
'
F
СПб
Р4
Lc^io J io LsCcrio|Ji4 L
>c
Ьро
>R
criu
0
0
1
2
3
>C
Ipo
>?
>R
СП0
0
0
1
2
3
P4<
>C
.PO
>?
—
СП0
6
0
1
2
3
P4t
ie
a
11
p
Рис. 4.38
частота сигналов Q\$ и Р16 равна 1/65536 • /я, где /я = 1/Гя-
Скважность сигнала определяется как отношение периода его
повторения к длительности активного уровня 1 или 0. Скваж-
Скважность сигнала Qi5 равна 2 (полупериоды Qi5 = 0 и Qi5 — 1
равны), а скважность сигнала Р\§ равна 65536.
Если на рис. 4.38,а двоичные счетчики СПб заменить на
декадные СПО, описываемые функциями D.40), то получится
счетчик по mod 104, который можно использовать для деления
частоты тактового сигнала в 10000 раз. Легко убедиться, что
сигналы переносов будут описываться функциями
Р4 = Q3Q0, Ps = P4- Q7Q4 = Q7Q4 • Q3Q0,
Р12 = Ps ¦ QuQe = QnQs • Q7Q4 ¦ Q3Qor
Pie = P12 • Q15Q12 = Q15Q12 • QnQs ¦ Q7Q4 ¦ Q3Qo-
Длительность этих сигналов также равна Гя-
Рассмотренная схема включения двоичных (декадных) счет-
счетчиков называется схемой с последовательным переносом, так
как перенос Р4 от младшей группы двоичных (двоично-кодиро-
(двоично-кодированных) разрядов последовательно проходит через схемы фор-
формирования переносов Pg» Pi2 и Р\ъ всех старших групп разря-
разрядов счетчика (строго говоря, в схемах на рис. 4.38 реализован
параллельно-последовательный перенос, так как 4-разрядные
группы построены на основе параллельного переноса).
224
Глава 4. Синтез синхронных автоматов
I; 4.5. Синхронные счетчики
225
Если в счетчиках с двумя управляющими входами поло-
положить Ро = Е, то соотношения D.41) преобразуются в соотно-
соотношения D.39), т.е. каскадирование этих счетчиков выполняется
так же, как и счетчиков с одним управляющим входом (мож-
(можно также положить Pq = 1, а. Е = Pr, r = 4,8,12). Соответ-
Соответствующая схема каскадирования показана на рис. 4.38,б(вместо
счетчиков СТ10 можно использовать счетчики СПб). Внутрен-
Внутренние состояния данного счетчика можно пронумеровать числа-
числами от 0 до 9999 (счетчик ведет счет числа тактовых импульсов
в десятичной системе счисления с представлением десятичных
цифр в двоично-десятичном коде 8-4-2-1). Схемы каскадиро-
каскадирования счетчиков с последовательным переносом имеют суще-
существенный недостаток — их быстродействие (максимально допу-
допустимое значение частоты тактового сигнала) значительно ниже,
чем быстродействие одного 4-разрядного счетчика.
Пара/1,
перенос
Рис. 4.39
На рис. 4.39 показаны временные диаграммы работы четы-
четырех декадных счетчиков с последовательным переносом. Дли-
Длительность сигнала Р^ = 0 равна периоду тактового сигнала Т#,
а длительность остальных сигналов переноса может уменьшать-
уменьшаться из-за задержек в схемах переноса. При уменьшении длитель-
длительности активного уровня какого-либо сигнала переноса Рт сверх
допустимого значения появятся сбои в работе следующей груп-
группы разрядов счетчика.
Счетчики с двумя управляющими входами позволяют ор-
организовать параллельный перенос между 4-разрядными секци-
секциями. Схема счетчика с параллельным переносом показана на
рис. 4.40. Легко показать, что функции переноса в этой схеме
описываются соотношениями
3
= П Q
r=0
n Pg
Pl6
7
= П
r=4
= Pl2
Qr,
15
П
r=12
Л 2
Qr
= Pe
15
= П
г =4
11
П Qr
Qr,
ii
¦= П
r=4
Qr,
а функции возбуждения стробируются сигналами
Pa = Kl5(Q3,..., Qo), PiPs = A'255(Q-,..., Qo),
P4P12 = A4095(Qlb ¦• ->Qo),
как и в двоичном счетчике с последовательным переносом.
—
>c
Aro
м-
Ar
crio
a
0
l
2
3
_?
—
— ,
Q
p
4
!
_
>c
—oPO
• R
CT10
a
0
1
2
__
P1
—
—
8
L
>c
—6P0
—?f
\R
CT1O
Q
0
1
Г1
L
r
12
СТ10
Р4б-
—I?
Рис. 4.40
Из рис. 4.40 видно, что перенос Р4 подается параллельно на
все старшие 4-разрядные группы счетчика, а последовательно
через схемы формирования переносов проходит сигнал Р8, дли-
длительность активного уровня которого равна Ю-Т# для двоично-
десятичного счетчика (см. рис. 4.39) и 16 • Тц — для двоично-
двоичного счетчика. Уменьшение длительности этого сигнала переноса
из-за задержек не сказывается на работоспособности счетчи-
счетчиков, имеющих достаточно большую практически встречающую-
встречающуюся разрядность.
Синхронные двоичные реверсивные счетчики. Такие
счетчики должны иметь один управляющий входной сигнал х
для переключения направления счета: х = 0 — сложение, х = 1
— вычитание. Граф переходов двоичного реверсивного счетчи-
счетчика, имеющего восемь внутренних состояний, показан на рис.
4.41,а. Ветви графа переходов подписаны значениями сигналов
*5 Пухальсккй Г. И., НовосельцеАа Т. Я.
226
Глава 4. Синтез синхронных автоматов
Oo
0
0
0
1
1
1
1
0
1
0
1
1
0
1
0
0
Qo
0
1
0
1
0
1
0
1
1
0
1
0
1
0
1
0
Qo
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
0
0
[i"
<
0
0
0
!?]
0
'V
0
0
0
0
0
;
: i
0
0
<
l!
0
0
"i"!
0
; 1
! 1
0
0
1;
1 !
0
T,
Qo
X
:v
¦ i
11
11
i
i
i
i
i
i
i
i
i;
11
l j
l i
X—<
1
ч
H
T
0
г
—I—
E
г
>c
\ *
T
1
с
'о
L
г
a
a
l
i
г
—I—
T
>c
T
1
с
a
a
l
T
T
>c
T
]
Q
Рис. 4.41
Таблица 4.11. Функция переходов 3-разрядного
реверсивного двоичного счетчика
i
0
1
2
3
4
5
6
7
X
0
0
0
0
0
0
0
0
Q2Q1Q0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
QtQt
0
0
0
0
0
0
0
1
0
0
0
1
1
1
1
0
Qo+
0
1
1
0
0
1
1
0
Рз
0
0
0
0
0
0
0
1
г
8
9
10
11
12
13
14
15
xl
1
1
1
1
1
1
1
1
?2<
0
n
0
0
1
1
1
1
Qi
0
0
1
1
0
0
1
1
Qo
0
1
0
1
0
1
0
1
Qt
1
n
0
0
0
1
1
1
QtQt
1
n
0
1
1
0
0
1
1
n
1
0
1
0
1
0
Рз
1
n
0
0
n
0
0
0
4.5. Синхронные счетчики
227
х/Рз, где Рз — сигнал переполнения счетчика, используемый
для каскадирования нескольких идентичных счетчиков (Рз = 1
— перенос при х = 0, Рз = 1 — заем при х = 1; сигнал пе-
переполнения часто будем называть просто переносом). По табл.
4.11 для функции переходов счетчика Q+ = fT{x,Q2,QuQo)->
г = 0,1,2,3, соответствующей данному графу переходов, можно
составить диаграммы Вейча для функций Q+ и Тт (рис. 4.41,6).
Произведя минимизацию функций возбуждения Гг, получим:
Т2 = х
V х ¦ QxQ
o,
D.44)
На рис. 4.41,в показана схема 3-разрядного двоичного ре-
реверсивного счетчика с параллельным переносом, построенная в
соответствии с функциями возбуждения D.44).
Если синтезировать двоичный реверсивный счетчик, имею-
имеющий 16 внутренних состояний, то функции Г и Р будут иметь
вид: _
±0 — 1, ±1 — X
D.45)
T3 = x-Q2Q1Q0Vx
P4 = x-Q3Q2QiQo^x-g3Q2QlQo. )
Первые три функции возбуждения не изменились. Из этого
можно сделать вывод, что m-разрядный двоичный реверсивный
счетчик описывается функциями:
j=o
771-1
= *• П Qr'
г=0
771-1
JX- П
г=0
D.46)
где г = 1,2,...,т — 1.
Данные функции можно привести к виду:
То = 1, Tr = x-gr_1rr_iVx-gr_1Tr_i, г= 1,2,.
т1 пд^пд3,
;=о _ ;=о
Pm=X- gTO_iTTO_! V X • Qm_xTm_i = Тт.
Типовая часть реверсивного счетчика, выполненного по этим функ-
функциям возбуждения, показана на рис. 4.42. Недостатком счетчика явля-
является высокий порядок КС, формирующей межразрядные переносы,
15*
228
Глава. 4. Синтез синхронных автоматов
щ 4.5. Синхронные счетчики
229
r+z
Рис. 4.42
что снижает его быстродействие. Схема на рис. 4.42 иллюстрирует
метод каскадирования одноразрядных реверсивных двоичных счетчи-
счетчиков. Узел, выделенный штриховой линией, описывается общими для
всех таких узлов функциями
Т = Р0, Рх = PoxQVPoxQ,
где Ро — перенос/заем из предыдущего разряда, Pj — перенос/заем
в следующий разряд, и представляет собой одноразрядный счетчик.
Таким образом, счетчик любой разрядности может быть построен
с помощью последовательного соединения одноразрядных счетчиков.
Такие счетчики называются реверсивнъши счетчиками с последова-
последовательным переносом.
Если в D.46) подставить х = 0, то получатся функции D.37), опи-
описывающие двоичный суммирующий счетчик (Up-counter). При значе-
значении сигнала х = 1 функции D.46) задают двоичный вычитающий
счетчик (Down-counter).
Реверсивные двоично-десятичные счетчики. Для вы-
выполнения счета (сложения и вычитания) в десятичной систе-
системе счисления предназначены реверсивные двоично-десятичные
счетчики. Граф переходов таких счетчиков показан на рис.
4.43,а (ветви подписаны значениями сигналов х/Р4). Составив
по графу переходов таблицу истинности (табл. 4.12) для функ-
функции переходов счетчика
Qt = fr(x,Q3,Q2,QuQo), r = 0,1,2,3,
а по ней диаграммы Вейча для функций Qt (рис. 4.43,6), легко
получить:
{ ' >
T3 = x-(Q2QiQovQ3Qo)vjc-Q2Q1Qo,
Рл = х • Q3Q0v х ¦ Q3Q2QiQo-
где у = Q3 VQ2 VQ].
б>
1
0
0
0
0
0
X
Q3
0
1
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
0
1
0
1
0
0
0
0
0
1
0
1
0
0
1
1
1
1
0
X
Q3
0
1
1
0
0
1
0
0
0
0
1
0
0
1
0
0
1
0
1
1
0
1
1
0
1
1
0
1
0
0
1
0
0
1
Рис. 4.43
Таблица 4.12. Функция переходов двоично-десятичного
реверсивного счетчика
i
0
1
2
3
4
5
6
7
8
9
X
0
0
0
0
0
n
0
0
0
0
Q3Q2
n
n
0
0
0
n
0
0
1
1
n
n
0
0
1
1
1
1
0
0
Qi
0
0
1
1
0
n
1
1
0
0
Qo
0
1
0
1
0
1
0
1
0
1
QtQt
0
0
0
0
0
n
0
1
1
0
n
n
0
1
1
1
1
0
0
0
Qt
0
1
1
0
0
1
1
0
0
0
Qt
1
0
1
0
1
0
1
0
1
0
Pa
0
0
0
0
0
0
0
0
0
1
i
16
17
18
19
20
21
22
23
24
25
X
1
1
1
1
1
1
1
1
1
1
Q3
0
0
0
0
0
0
0
0
1
1
Q2
0
0
0
0
1
1
1
1
0
0
Qi
0
0
1
1
0
0
1
1
0
0
Qo
0
1
0
1
0
1
0
1
0
1
Q3+
*1
0
0
0
0
0
0
0
0
1
QtQt
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
Qo+
1
0
1
0
1
0
1
0
1
0
Pa
1
0
0
0
0
0
0
0
0
0
230
Глава 4. Синтез синхронных автоматов
Рис. 4.44
4.5. Синхронные счетчики
231
D.48)
Этим функциям возбуждения соответствует схема, приве-
приведенная на рис. 4.44 (схема построена на Г/Л-триггерах, асин-
асинхронные потенциальные входы R которых используются для
сброса счетчика в нулевое состояние).
Каскадирование реверсивных счетчиков. Реверсивные
счетчики, выпускаемые в интегральном исполнении как дво-
двоичные и двоично-десятичные счетчики, имеют дополнительные
управляющие входы Pq (Pq = 1 — разрешение счета и пере-
переноса) или Pq и Е (Pq — разрешение счета, Е — разрешение
счета и переноса; счет разрешен при значении PqE = 1). Эти
входы предназначены для каскадирования реверсивных счет-
счетчиков. Так, с учетом обозначения х = U двоичные 4-разрядные
реверсивные счетчики на основании D.45) описываются одной
из двух систем функций:
Го = Ро, Tl = P0U-Q^ VPotf • Qo,
Т2 = P0U • QiQo V Poll -QiQo,_ _
T3 = P0U ¦ Q2Q1Q0 V PoU -QiQiOo^ _
P4 = P0U ¦ Q3Q2QiQo V P0U ¦ Q3Q2Q1Q0; •
To = P0E, Ti = P0E ¦ U ¦ Qo V PoE ¦ V ¦ Qo,
T2 = P0E-U- QjQo MPqE-U -QiQo, _
T3 = P0E-U- Q2Q1Q0 V PoE-U- Q2Q1Q0,
P4 = E-U- Q3Q2Q1Q0 VE-U- Q3Q2QlQ0.
Сигнал U задает направление счета: U — 1
{Up-Counter), U = 0 — вычитание (Down-counter). Подобными
же функциями возбуждения на основании выражений D.47) мо-
могут быть описаны двоично-десятичные реверсивные счетчики с
дополнительными управляющими входами Ро и Е:
D.50)
D.51)
D.49)
— сложение
1_
T2 = PoU-QiQoVPoU-yQ1Qo,
Гз = PoU ¦ (Q2Q1Q0 V_y^
P4 = P0U ¦ Q3Q0 V P0U ¦ QgQaQjQo,
To - P0E, Тг = P0E ¦ U ¦ Q3Qo V PqEjV ¦ у • Qo,
T2 = P0E-U- Q1Q0 V P0E ¦ U ¦ у • QXQO,
T3 = P0E-U- (Q2QiQo^/ ОзОо)^/ PoE -U- Q2Ql
P4 = E-U ¦ Q3Q0 VE-U
где у = Q3VQ2 VQi.
232
Глава 4. Синтез синхронных автоматов
4.5. Синхронные счетчики
233
Условные графические обозначения реверсивных 4-разряд-
4-разрядных двоичных и декадных счетчиков с одним управляющим
входом Ро представлены на рис. 4.45,а,б (использованы T/R-
триггеры), а с двумя управляющими входами Ро а Е — на
рис. 4.45,в,г (использованы Т-триггеры). Вычитающие счетчи-
счетчики (Down-Counter) получаются из реверсивных подстановкой в
выражения D.48) - D.51) значения U = 0.
а)
и-
R-
U-
и
>c
ЬРО
R
СПб
ч—>
а
п
1
2
3
Р4<
—
—
>—
и —
я-
R —
СПО
- н-
СПб
-Qn -
-а,
СПО
Рис. 4.45
л
СТ16
и
>с
.РО
R
СПб
а
п
1
2
3
и]
1.
_ 1
7
р
>с
¦РО
D
г\
СПб
ч—>
б
0
1
2
3
_
—
о"
р
СПб
P4i-
—IP
Н
спо
>с
.РО
спо
а
о
1
2
,
Р4,
спо
спо
P4i-
—JP
О
СПб
СПб
СПб
СПб
Рис. 4.46
Построение многоразрядных реверсивных счетчиков с по-
последовательным переносом (рис. 4.46,а,б) и параллельным пере-
переносом (рис. 4.4б,в) производится так же, как и построение сум-
суммирующих счетчиков. Так, из рис. 4.46,« и выражений D.48)
для переноса Р4 следует, что сигналы переполнения при кас-
каскадировании 4-разрядных реверсивных счетчиков описываются
функциями:
г=0
r=4
- n
r=8
- f\QT,
pJJ- U
r=4
P8F- U
r=8
U
r=0
- ri
r=0
UQT,
r=0
r=0
Pie =
П Qr v P1277- П
r=12 r=12
• П
r=0
r=0
что соответствует общему правилу образования переноса D.46).
Такими же функциями описываются переносы в схеме, изобра-
изображенной на рис. 4.46,6; если в ней декадные счетчики заменить
на двоичные.
Из последних выражений следует, что
3,..., Qo) V F_- A(Q3, • • •, Qo),
Ps = U- A'255(Q7, • • •, Qo) V U -_K0{Q7,..., Qo),
Pi 2 = ^-^4095@11,..., Qo)Vf/_-A'o(Oii,...,Qo),
Pl6 = U ¦ A'65535@l5, • • ¦ , Qo) V f/ • A'0(g,s, • • • , Qo),
где А',- — минтермы от переменных Qr. Длительность активных
Уровней всех сигналов переполнения в двоичных и декадных
реверсивных счетчиках с последовательным переносом равна
периоду тактового сигнала Н.
Переносы в схеме на рис. 4.46,в описываются функциями
n
r=0
r=4
- n gr,
r=4
F- flQr,
15 15
п Qryi\2u- П
r —12 r=12
- n
r=4
. rigr,
r=4
234
Глава 4. Синтез синхронных автоматов
4.5. Синхронные счетчики
235
а функции возбуждения стробируются сигналами
Р4 = U ¦ K15(Q3,..., Qo) V U ¦ A'0(Q3, • • •, Qo),
Р4Р8 = U ¦ A'255(Q7, ...,QO)VU -Ji'oiQr,..., Qo),
P4P12 = U ¦ AWQii, • • •, Qo) V U ¦ K0(Qn, • • •, Qo),
как и в двоичном реверсивном счетчике с последовательным
переносом. Длительность активных уровней сигналов перепол-
переполнения Р8, Р\2 и Аб равна 16 • Тц для двоичных и 10 • Т# для
декадных счетчиков, что обеспечивает на практике независи-
независимость максимального значения частоты тактового сигнала от
разрядности счетчика с параллельным переносом.
Счетчики на сдвигающих регистрах. Для построения
таких счетчиков необходимо произвести специальное кодирова-
кодирование их внутренних состояний. В § 4.4 было показано, что для
этого можно использовать графы переходов сдвигающих реги-
регистров (см. рис. 4.22,а и 4.23). Рассмотрим теперь универсальный
способ кодирования внутренних состояний счетчиков на сдви-
сдвигающих регистрах. Если на вход DS подать некоторую перио-
периодическую последовательность символов 0 и 1 (кодовую после-
последовательность), то внутренние состояния сдвигающего регистра
(комбинации значений сигналов Qr) будут также периодическ^
повторяться, т. е. сдвигающий регистр будет представлять собой
счетчик по некоторому mod M, если указанная периодическая
последовательность формируется КС, подключенной к сдвига-
сдвигающему регистру. Из этого следует, что кодирование внутренних
состояний, например счетчика По mod 5, может быть задано схе-
схемой
Q2Q1Q0
000
1 1. о о о 1 1.
Продвигая через регистр, состоящий из трех триггеров Q2,
Qi и Qo, данную периодическую последовательность символов
О и 1, получим пять различных кодовых комбинаций (внутрен-
(внутренних состояний): 000, 001, 011, ПО, 100. При дальнейшем сдвиге
получаются те же кодовые комбинации, так как последователь-
последовательность символов 0 и 1 периодическая. Если взять один период
кодовой последовательности и сомкнуть ее концы, то полупит-
полупится кодовое кольцо, задающее счетчик.
На рис. 4.47,а показан граф переходов счетчика по mod 5 с
полученными кодами внутренних состояний. Составив по графу
переходов таблицу истинности (табл. 4.13) для функции пере-
переходов счетчика Q + = fr(Q2,Qi,Qo), а затем диаграмму Вейча
ф
0
ф
0
0
ф
l. - •*
Рис. 4.47
Таблица 4.13. Функция переходов
счетчика по mod 5
!
0
1
3
6
4
Q7
0
0
0
1
1
Q
0
0
1
1
0
1Q0
0
1
1
0
0
Qi
0
0
1
1
0
QtQo
n
1
1
0
0
1
1
0
0
0
для функции Qq (рис. 4.47,6), получим:
D0 = Q2Q1, D0 = Q2Q1. D.52)
Диаграмма Вейча легко составляется и прямо по графу пе-
переходов без составления таблицы истинности. Рассмотрим, на-
например, переход между внутренними состояниями 000 и 001.
Состояние 000 — исходное (Q2 = 0, Qi = 0, Qo = 0), поэтому
соответствующее ему двоичное число i = 0 определяет номер
клетки в диаграмме Вейча. Состояние же 001 для данного пере-
перехода является следующим, поэтому функции Qj = 0, Qf = 0,
Qo = 1- Значит, в клетку диаграммы Вейча для функции Q^" с
Номером i = 0 следует занести значение QJ = 1. Таким спосо-
способом заносятся все пять значений функции Q^". В клетки, остав-
оставшиеся незаполненными, заносятся произвольные значения Ф,
так как три внутренних состояния не используются.
На основании использованного метода кодирования внутрен-
внутренних состояний функции возбуждения D2 = Qi и D\ — Qo, в чем
236
Глава 4. Синтез синхронных автоматов
4.5. Синхронные счетчики
237
легко убедиться, составив диаграммы Вейча для функций Qt
и Q\. На рис. 4.47,в показана схема счетчика по mod 5, реали-
реализованная на 3-разрядном сдвигающем регистре в соответствии
с инверсной функцией возбуждения Do D.52) (выходы триггера
Qo и Qo при этом меняются местами). Временные диаграммы,
поясняющие работу счетчика, показаны на рис. 4.47,?.
При кодировании внутренних состояний счетчиков с помо-
помощью периодической последовательности символов 0 и 1 следует
руководствоваться правилами: число символов М в одном пери-
периоде последовательности определяет модуль пересчета счетчика;
минимальное число триггеров т находят из условия получения
при сдвиге кодовой последовательности М различных кодовых
комбинаций.
Синтезируем счетчик по mod 8, задаваемый кодовой последова-
последовательностью 00001111.00001111. Если взять три триггера B3 = 8), то
при сдвиге будут получены внутренние состояния 000, 000, 001, ОН,
111, 111, 110 и 100, среди которых имеются одинаковые. Значит, нужно
увеличить число триггеров. Если взять четыре триггера, то кодиро-
кодирование внутренних состояний будет определяться схемой
Q3Q2Q1Q0
<- 0000 1111. 00001111.
В этом случае все восемь внутренних состояний будут различными.
Граф переходов, соответствующий данному кодированию внутрен-
внутренних состояний, показан на рис. 4.48,а. Составив диаграмму Вейча для
функции Qj (рис. 4.48,5; незаполненным клеткам соответствуют про-
произвольные значения), получим:
А> = Qt = Q3-
Счетчик по mod 8, построенный на четырех триггерах, имеет во-
восемь неиспользуемых состояний. Необходимо проверить, как он будет
себя вести, если случайно (в момент включения питания или при сбо-
сбоях) попадет в одно из неиспользуемых состояний. Предположим, что
счетчик оказался в состоянии 0010 (Q3 = 0, Qo = 0, Q\ = 1, Qo = 0).
Тогда функции возбуждения Dr примут значения
?>3 = Q2 = 0, D2 = Qi = 1, ?»! = Qo = 0, Do = Q3 = 1,
и следующее внутреннее состояние будет 0101 (Qt = Aj = 0, Qt =
А> = 1, Qt = Di — 0, Qo" — Do = 1). Проделав анализ переходов
счетчика для других неиспользуемых внутренних состояний, легко
убедиться, что он будет функционировать согласно графу переходов,
показанному на рис. 4.48,6, т.е. модуль пересчета у счетчика не изме-
изменился, но кодирование внутренних состояний отличается от заданно-
заданного. Чтобы исключить это, нужно или принудительно установить счет-
счетчик в одно из используемых состояний (например, в нулевое) после
"}
_ _ J
0
0
0
0
г - -
: 1
;
•V!
'• 1 !
L - -1
1:
"о г)
Рис. 4.48
его перехода по каким-либо причинам в неиспользуемое состояние,
или изменить функцию возбуждения Dr любого триггера Qr за счет
произвольных значений функции Q+ так, чтобы счетчик автоматиче-
автоматически выходил из неиспользуемых состояний.
Из диаграммы Вейча на рис. 4.48,5, следует^ что функцию возбу-
возбуждения Dq можно представить не в МДНФ:
o = Q3-Q2Qo. D.53)
Схема счетчика по mod 8, соответствующая этой функции возбу-
возбуждения, представлена на рис. 4.48,г. Счетчик автоматически выходит
из всех неиспользуемых состояний (рис. 4.48,с7), в чем легко убедиться,
Проделав на основании D.53) анализ переходов по методике, изложен-
изложенной выше. На рис. 4.48,е показаны временные диаграммы, поясняю-
поясняющие работу счетчика.
238
Глава 4. Синтез синхронных автоматов
, У 4.5. Синхронные счетчики
239
Достоинством синтезированного счетчика является простота де-
декодирования его внутренних состояний — требуются ЛЭ И, имеющие
только два входа. Так, функция QxQo = 1 только в состоянии j = 1
(рис. 4.48,е). Кроме того, в каждый момент времени изменяется вы-
выходной сигнал только одного триггера, что гарантирует отсутствие
ложных значений сигналов в дешифраторе внутренних состояний при
переходных процессах.
Счетчики, задаваемые кодовой последовательностью, состоящей
из одинакового числа идущих подряд символов 0 и 1, называют-
называются счетчиками Джонсона. Так, приведенный на рис. 4.48,г счетчик
является счетчиком Джонсона по mod 8.
0
0
0
0
г ~ -
с ...
- - •%
_ _ j
0
1
Г1"
;
ljl
11
Рис. 4.49
Синтезируем счетчик Джонсона по mod 10, кодирование вну-
внутренних состояний которого задается кодовой последовательностью
0000011111.0000011111. В этом случае для получения десяти различ-
различных внутренних состояний необходимо использовать пять триггеров,
и счетчик будет функционировать согласно графу переходов, пока-
показанному на рис. 4.49,а (вместо кодов внутренних состояний указаны
соответствующие им десятичные цифры j, т. е. для получения кодов
внутренних состояний десятичные числа нужно перевести в двоич-
двоичные). Составив по графу переходов диаграмму Вейча для функции
Qj (рис. 4.49,6), получим МДНФ функции возбуждения Do — Q4.
Сделав анализ переходов счетчика для неиспользуемых состоя-
состояний, получим граф переходов, приведенный на рис. 4.49,в. В зависи-
зависимости от того, в каком неиспользуемом состоянии окажется счетчик,
он может функционировать как счетчик по mod 10 при кодировании
внутренних состояний, ке соответствующем заданному, или даже как
счетчик по mod 2. Можно добиться самостоятельного выхода счетчи-
*а из неиспользуемых состояний, представив функцию возбуждения
Do не в МДНФ:
D0 = Q4VQ3Q0.
Для некоторых счетчиков по mod M с автоматическим выходом
из неиспользуемых состояний в табл. 4.14 приведены функции возбу-
возбуждения Do, а также функции возбуждения Jo и Ко, если сдвигающие
регистры выполнены на J-A'-триггерах.
Таблица 4.14. Счетчики на сдвигающих регистрах
м
3
4
5
6
7
8
9
10
Кодовая после-
последовательность
001
ООП
00011
000111
0000111
00001111
000001111
0000011111
т
2
2
3
3
4
4
5
5
Do
QiQo
1С?
Q2Q1
Q2vQiQo
Q3Q2
Q3 v Q2Q0
Q4Q3
Q4VO3Q0
1С?
1С?
Q2
Q2
Q3
Q3
1С?
Q4
1
Qi
Qi
Q2Q1
Q2
Q3Q2
Qz
Q4Q3
Кольцевые счетчики. Эти счетчики, как правило, выпол-
выполняются на сдвигающих регистрах. В кольцевых счетчиках про-
производится сдвиг одного символа 1 или одного символа 0, причем
из последнего триггера информация подается на вход первого
триггера. Из этого следует, что кодирование внутренних состо-
состояний счетчика производится прямым 00...001 или инверсным
11 —110 унитарным кодом, а значит счетчик по mod m может
быть реализован на m-разрядном сдвигающем регистре.
Кодовое кольцо 0001.0001 задает кольцевой счетчик по mod
4, описываемый графом переходов, показанным на рис. 4.50,а.
Четырехразрядный унитарный код можно получить добавлени-
добавлением функции (минтерма) Ko(Q2,QuQo) = Q2QiQo- Тогда будут
получены коды KoQ2QiQo = 1000, 0001, 0010 и 0100, т.е. 3-
разрядный сдвигающий регистр с дешифратором нулевого со-
состояния счетчика будет представлять собой 4-разрядный коль-
Цевой счетчик. Составив непосредственно по графу переходов
Для функции QJ диаграмму Вейча (рис. 4.50,6), получим:
Do = Q2Q1Q0 = R'o. D.54)
240
Глава 4. Синтез синхронных автоматов
0
0
0
1
Рис. 4.50
На рис. 4.50,в показана схема кольцевого счетчика по mod 4,
соответствующая функции возбуждения D.54). В этом счетчике
символ 1 последовательно передается от триггера к триггеру и
при обнулении сдвигающего регистра появляется на выходе ЛЭ
И, что обеспечивает его перезапись в следующем такте в,триггер
Qo. Состояние счетчика полностью характеризуется положени-
положением единицы на одном из выходов /\'о = Do, Q2, Qi или Qq.
Обычно в схему кольцевого счетчика, выполненного на сдви-
сдвигающем регистре, содержащем минимальное число триггеров,
добавляется еще один триггер, производящий сдвиг выходно-
выходного сигнала последнего триггера сдвигающего регистра, как это
показано на рис. 4.50,в (триггер Qz). В этом случае состояние
счетчика полностью характеризуется положением символа 1 на
одном из выходов <2з, Q21 Qi или Qq (здесь параметры всех че-
четырех выходных сигналов идентичны, в то время как сигнал
Do, формируемый ЛЭ И, имеет большую задержку относитель-
относительно тактового сигнала, чем сигналы, формируемые триггерами).
4.5. Синхронные счетчики
241
Временные диаграммы, поясняющие работу кольцевого счетчи-
счетчика по mod 4, показаны на рис. 4.50,г. Функция возбуждения
D.54) обеспечивает автоматический выход счетчика из 23 — 4
неиспользуемых состояний.
В общем случае кольцевой счетчик по mod га, построенный
на m-разрядном сдвигающем регистре, автоматически выходит
из всех неиспользуемых состояний, если функция возбуждения
тп-2 тп-2
Do = П Qr = V Qr D-55)
г=0 г-0
(номер последнего триггера г = m — 1). .
Кольцевой счетчик по mod 4 можно задать и кодовым коль-
кольцом 1110.1110 (инверсным унитарным кодом), которому соот-
соответствует граф переходов на рис. 4.51,а. Составив диаграмму
Вейча (рис. 4.51,6) для функции Qq , можно получить:
Do = Q2 V Ql V Qo = Q2Q1Q0.
Данной функции возбуждения соответствует схема, пока-
показанная на рис. 4.51,в (ЛЭ И-НЕ реализует макстерм Mj =
Qi V Qi V Qo = Do). Кольцевые счетчики, синтезированные по
данной методике, автоматически выходят из всех неиспользуе-
неиспользуемых состояний, так как функция Do реализует детектор кода
00... 00 или 11... 11 с инверсным выходом.
В общем случае кольцевой счетчик по mud m со сдвигом од-
одного символа 0, построенный на уп-разрядном сдвигающем ре-
регистре, описывается функцией возбуждения
тп-2
d0 = П
r=O
m-2
r=0
D.56)
На рис. 4.51,г показана схема кольцевого счетчика по mod
8, построенная в соответствии с этой функцией возбуждения
(т = 8), а на рис. 4.51,5— временные диаграммы, поясняющие
его работу. Из временных диаграмм видно, что кольцевой счет-
счетчик можно построить на основе счетчика с любым кодировани-
кодированием внутренних состояний и дешифратора всех его внутренних
состояний (дешифратор с прямыми выходами реализует пря-
прямой унитарный код, а дешифратор с инверсными выходами —
инверсный унитарный код).
Из рис. 4.50,<> и 4.51,<> следует, что функцию возбуждения Do не-
независимо от использования прямого или инверсного унитарного кода
можно представить в виде:
16 Пухальс.ий Г. И., Новосельце.а Т. Я
242
Глава 4. Синтез синхронных автоматов
1
0
1
1
,—[_j i I I I I I i-Г I Г Г
j I 1
Рис. 4.51
C, Q2 Q3
04
05
Рис. 4.52
4.5. Синхронные счетчики
243
Это означает, что кольцевой счетчик, построенный в соответствии
с этой функцией возбуждения, может работать в прямом и инверсном
унитарном коде, в зависимости от установки начального состояния
000 или 111 триггеров Q?, Qi и Qoi т. е. режим работы счетчика можно
программировать.
Если только одна переменная Qr в выражении D.55) может при-
принимать значение 1, а в выражении D.56) — значение 0, то при общем
нечетном числе переменных имеют место соотношения:
т—2 т —2 т—2 т—2 т—2
V Qr = Е Gr, V & = Е & = Е Gr- D.57)
r=0 r=0 r=0 r=0 r=0
Таким образом, функция возбуждения Do программируемого коль-
кольцевого счетчика, построенного на m-разрядном сдвигающем регистре,
имеет вид:
т-2
D.58)
г=0
(т должно быть четным числом для того, чтобы в выражения D.57)
входило нечетное число переменных Qr).
На рис. 4.52 показана схема кольцевого счетчика для m = 6, по-
построенная в соответствии с функцией возбуждения D.58) (функция
?H = Q4 $ Q3 $ Q2 $ Q1 $ Qo реализована на ЛЭ М2 с инверсным
выходом). Программирование (селекция) режима работы производит-
производится сигналом MD (Mode — режим): МD = 0 — инверсный унитарный
код, MD =1 — прямой унитарный код. Первые четыре разряда сдви-
сдвигающего регистра выполнены на О/Я-5-триггерах, причем
Дг = Q4 V WD = DA-MD = Д,
Sr =Q4V MD = QA- MD=S, г = 0,1,2,3,
что обеспечивает автоматический выход кольцевого счетчика из 25 —
6 = 26 неиспользуемых состояний при счете как в прямом, так и в
инверсном унитарном коде. По этому же принципу может быть реали-
реализован кольцевой программируемый счетчик при любом четном числе
разрядов т.
Линейные счетчики. Синхронный автомат, изображен-
изображенный на рис. 4.1, называется линейным, если КС описывается
линейными функциями, свойства которых рассмотрены в § 1.15.
Линейный автомат с циклическим изменением внутренних со-
состояний называется линейным счетчиком. Наиболее широкое
практическое применение в настоящее время нашли линейные
автоматы над полем GFB).
Проектирование линейных автоматов производится алгебра-
алгебраическими методами, изложенными в [13,16]. Многие из линей-
линейных автоматов описываются многочленами
/(X) =
m-1
a2x2 0 агх ф 1
D.59)
16*
244
Глава 4. Синтез синхронных автоматов
4.5. Синхронные счетчики
245
над полем GFB), алгебраические свойства которых и исполь-
используются для их проектирования (аг = 0 или 1). Так, неприводи-
неприводимые примитивные многочлены над полем GF{2) [13] могут быть
использованы для построения на сдвигающих регистрах генера-
генераторов последовательностей максимальной длины (НМД), ко-
которые называются также генераторами псевдослучайных после-
последовательностей. Период генерируемой последовательности со-
содержит 1т — 1 символов 0 и 1, если генератор построен на т-
разрядном сдвигающем регистре, т. е. генератор имеет 2т — 1
внутренних состояний из 2т возможных.
Таблица 4.15. Неприводимые примитивные многочлены
с минимальным числим ненулевых коэффициентов
m
2
3
4
5
6
7
8
9
10
11
12
13
И
15
16
17
7
13
23
45
103
211
435
1021
2011
400-')
10123
20033
42103
100003
210013
400011
7
15
31
51
141
221
561
1041
2201
5001
14501
33001
60421
140001
320021
440001
т
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
1000201
2000047
4000011
10000005
20000003
40000041
100000207
200000011
400000107
1000000047
2000000011
4000000005
10040000007
20000000011
40020000007
100000020001
1004001
3440001
4400001
12000001
30000001
41000001
160400001
220000001
704000001
1620000001
2200000001
5000000001
16000000201
22000000001
70000002001
100004000001
В табл. 4.15 в восьмеричной системе счисления указаны ко-
коэффициенты некоторых неприводимых примитивных многочле-
многочленов D.59), взятых из [13]. Двойственным к многочлену D.59)
называется многочлен
D.60)
/И-
свойства которого аналогичны свойствам многочлена
Двойственные многочлены также помещены в табл. 4.15.
Пример 1. Пусть m = 4. Тогда из табл. 4.15 следует, что
коэффициенты многочлена задаются восьмеричным числом
D.61)
C1)8 = A1001J =*¦ /(*) =
= х4
х3ф 1.
D.62)
коэффициенты многочлена задаются восьмеричным числом
A00000207)8 = A000000000000000010000111J =»¦
=»¦ f{x) - х24 е х7 е х2 е х е 1.
Для двойственных многочленов f*(x) = хт ¦ f(\/x) восьмеричные
числа получаются на основании записи в обратном порядке двоичного
числа, характеризующего многочлен f(x). Так, из предыдущего при-
примера следует, что коэффициенты двойственного многочлена задаются
8-ричным числом 160400001.
L
Рис. 4.53
П
ример 2. Пусть m = 24. Тогда из табл. 4.15 следует, что
На рис. 4.53,а показана схема генератора ПМД, реализованная в
соответствии с многочленом D.61). Ненулевые коэффициенты мно-
многочлена однозначно определяют функцию возбуждения Do первого
триггера сдвигающего регистра. По функциям возбуждения генерато-
?>з = Q2, D2 = QU Dx = Qo, D0=Q3® Qo
можно составить таблицу истинности (табл. 4.16) для функции пе-
переходов Q+ = /г(<3з,<32,<3ь Qo), »• = 0,1,2,3, из которой видно, что
автомат имеет 15 внутренних состояний. Из этого следует, что его
можно использовать в качестве счетчика по mod 15. Вообще, любой
генератор ПМД является счетчиком по mod 2m — 1.
246
Глава 4. Синтез синхронных автоматов
Таблица 4.16. Функция переходов генератора
fix) = хА ф х3 © 1
i
1
3
7
15
14
13
10
5
Qa
0
0
0
1
1
1
1
0
Qi
0
0
1
1
1
1
0
1
Q
0
1
1
1
1
0
1
0
Qo
l
l
l
l
0
l
0
1
Qt
0
0
1
1
1
1
0
1
Qt
0
1
1
1
1
0
1
0
Qt
l
l
l
l
0
1
0
1
Qo+
l
l
l
0
1
0
1
1
г
11
6
12
9
2
4
8
Qa
1
0
1
1
0
0
1
Qi
0
1
1
0
0
1
0
Qi
i
l
0
0
1
0
0
Qo
i
0
0
1
0
0
0
Qt
0
1
1
0
0
1
0
Qt
i
l
0
0
1
0
0
Qt
i
0
0
1
0
0
0
Qo+
0
0
1
0
0
0
1
В линейных автономных автоматах, состоящих из m D-триггеров,
нулевое состояние (Qr = 0 для всех г) не может быть использовано,
так как при этом линейные функции
Qt = /r(Qm-i, • •., Qo) = 0, г = 0,1,2,..., m - 1
и автомат не может самостоятельно из него выйти.
На основании D.60) многочлен f*{x) = i4 ф i ф 1 является двой-
двойственным к многочлену D.61). На рис. 4.53,? показана схема гене-
генератора, соответствующая данному многочлену (добавлена нелиней-
нелинейная функция Q2<2iQo Для принудительного вывода генератора из
нулевого состояния на основании того, что Q3 ф Q2 V Q3QiQiQe =
Q3 Ф Qi V <?2QiQo)- Табл. 4.17 для функции переходов автомата со-
составляется ^о_функции возбуждения Do = Q3 ф Qi, так как минтерм
Л'о = QaQiQiQo — 1 только в нулевом состоянии регистра.
Таблица 4.17. Функция переходов генератора
f(x) = х4 8 х 8 1
i
1
2
4
9
3
6
13
10
Qa
0
0
0
1
0
0
1
1
Q;
0
0
1
0
0
1
1
0
Qi
0
1
0
0
1
1
0
1
Qo
l
0
0
1
1
0
1
0
Qt
0
0
1
0
0
1
1
0
Qt
0
1
0
0
1
1
0
1
Qt
l
0
0
1
1
0
1
0
Qo+
0
0
1
1
0
1
0
1
i
5
11
7
15
14
12
8
Qa
0
1
0
1
1
1
1
Qi
l
0
1
1
1
1
0
Qi
0
1
1
1
1
0
0
Qo
i
i
i
i
0
0
0
Qt
i
0
1
1
1
1
0
Qt
0
1
1
1
1
0
0
Qt
i
i
i
i
0
0
0
Qo+
i
i
i
0
0
0
1
Временные диаграммы работы генератора, выполненного по схеме
на рис. 4.53,а, показаны на рис. 4.53,в. Из этих диаграмм видно, что
генерируемая последовательность символов 0 и 1 имеет случайный
4.5. Синхронные счетчики
247
характер, но поскольку последовательность выдается детерминиро-
детерминированным автоматом, то она называется псевдослучайной. Легко заме-
заметить, что генератор на рис. 4.53,5, соответствующий двойственному
.многочлену, выдает символы 0 и 1 в обратном порядке следования
(рис. 4.53,г).
Для m = 8 из табл. 4.15 следует, что коэффициенты многочлена
f*(x) определяются восьмеричным числом E61)e = A01110001J, т.е.
f*(x) = xs®x6®x5®x4®\. D.63)
Данному многочлену соответствует схема генератора, изображен-
изображенная на рис. 4.54 и выдающая периодическую последовательность из
28-1 = 255 символов 0 и 1. Реализовать функцию Do можно на одном
четырехвходовом ЛЭ М2 с прямым выходом вместо трех ЛЭ сумма
по модулю два.
E)
О
>С
DS
0
1
¦
0
0
0
1
1
11
=1
Рис. 4.55
Рис. 4.54
Из выражения D.63) следует, что
f*(x) @ Xs = х6 ® х5 ® х* ф 1.
При f*(x) = 0 получается функция возбуждения первого тригге-
триггера сдвигающего регистра Do = х6 ф х5 ф хл ф 1. Показатель степени
1Ь у члена хк указывает, через сколько тактов его значение @ или
1) появится на выходе сдвигающего регистра. Основываясь на этом
правиле отыскания функции Do, легко построить схему любого гене-
генератора из табл. 4.15. Так, неприводимому примитивному многочлену
D.62) соответствует функция возбуждения
Do = f(x) ех24 = х7фх2фхф1
248
Глава 4. Синтез синхронных автоматов
первого триггера 24-разрядного сдвигающего регистра. Данный гене-
генератор выдает псевдослучайную последовательность, один период ко-
которой содержит 224 — 1 = 16777215 символов 0 и 1.
Программируемые счетчики. Важным параметром счет-
счетчика, который желательно оперативно изменять, является его
модуль пересчета М. Счетчики с управляемым модулем пере-
пересчета делятся на две группы:
счетчики с переключаемым модулем пересчета, допускаю-
допускающие установку небольшого числа значений М (обычно не более
двух-трех);
счетчики с программируемым модулем пересчета (собствен-
(собственно программируемые счетчики), допускающие изменение моду-
модуля пересчета в широких пределах с шагом 1 (например, от 2 до
10 для декадных счетчиков).
Счетчики с переключаемым модулем пересчета отличают-
отличаются простотой реализации и применения, а также, как правило,
в силу простоты их функций возбуждения имеют большее бы-
быстродействие по сравнению со счетчиками с программируемым
модулем пересчета. Рассмотрим принципы проектирования про-
программируемых счетчиков на сдвигающих регистрах.
Синтезируем счетчик с двумя модулями пересчета М = 4
и М = 3, задаваемыми значениями входного сигнала счетчика
х = 0 и х = 1 соответственно. Зададим кодирование внутрен-
внутренних состояний счетчика двумя кодовыми последовательностями
0011.0011 при х = 0 и 001.001 при х = 1, которыми определяется
граф переходов, показанный на рис. 4.55,я. Составив по графу
переходов диаграмму Вейча для функции Qq (рис. 4.55,5), по-
получим функцию возбуждения
которой соответствует схема счетчика, изображенная на рис.
4.55,в. Так как при минимизации положили Ф = 0, то счетчик
при значении входного сигнала х = 1 из состояния 11 переходит
в состояние 10.
Для проектирования счетчиков с большим числом модулей
пересчета удобнее использовать сдвигающие регистры с парал-
параллельной синхронной загрузкой (см. рис. 4.27). Граф перехо-
переходов на рис. 4.56,я задает счетчик с тремя модулями пересче-
пересчета М = 3, 4 и 5 в зависимости от значений входных сигналов
х2х\ = 0Ф, 10 и 11. Основной цикл графа переходов задает счет-
счетчик Джонсона по mod 8 (см. рис. 4.48,а), а значит, минимальная
форма функции возбуждения DS = Q3 для триггера Qo. Из гра-
графа переходов на рис. 4.5С,а видно, что для загрузки чисел 1100,
4.5. Синхронные счетчики
249
S)
D
0
1
2
3
.t
DS
a
0
l
2
тОг
г>
2
03-
I I
Рис. 4.56
Таблица 4.18. Синтез счетчика
с тремя модулями пересчета
*2
0
0
1
1
0
1
0
1
Аз
1
1
1
1
D2
1
1
1
1
Di
0
0
1
1
Do
0
0
0
1
M
3
3
4
5
Таблица 4.19. Программирование
модулей пересчета
Дз
0
0
0
0
D,
1
0
0
0
D
1
1
0
0
Do
1
1
1
0
M
—
2
3
4
Аз
i
1
1
1
02
0
1
1
1
A!
0
0
1
1
Do
0
0
0
1
M
5
6
7
8
250
Глава 4. Синтез синхронных автоматов
i' 4.6. Асинхронные счетчики
251
1110 и 1111 можно использовать значение сигнала L = Q3 = 0.
Режим загрузки описывается табл. 4.18, из которой непосред-
непосредственно следует, что
D3-D2 = 1, -Di = х2, Do = x2xi.
Полученным функциям соответствует схема счетчика, предста-
представленная на рис. 4.56,6.
Можно расширить возможности управления модулем пере-
пересчета в счетчиках на сдвигающих регистрах, применив для за-
загрузки чисел функции L = f{Q3,Q2,Q\,Qo)- На рис. 4.56,в по-
показан граф переходов счетчика Джонсона по mod 8, в котором
при использовании сигнала загрузки L = Q3Q2 (рис. 4.56,г)
можно устанавливать семь модулей пересчета, указанных в
табл. 4.19.
Программируемые двоичные и двоично-десятичные счетчи-
счетчики с синхронной и асинхронной параллельной загрузкой данных
будут рассмотрены в § 7.5 и 7.6 при описании применения кон-
конкретных счетчиков, изготавливаемых в виде ИС.
4.6. Асинхронные счетчики
Счетчики, срабатывающие не только под воздействием так-
тактового сигнала, называются асинхронными.
Асинхронные импульсные счетчики. Счетчик, постро-
построенный из синхронных триггеров, на тактовые входы которых
подается не один и тот же, а два или большее число сигна-
сигналов, является асинхронным импульсным счегпчикоЛ1. На рис.
4.57,а показана схема г ¦+¦ 1-разрядного асинхронного импульс-
импульсного счетчика, выполненного на синхронных ?)-триггерах. При
Нт = <2r-i и Dr = Qr (r = l,2,...,q) из D.3) следует, что
Qt = Qr®dQr.1.
При значении импульсного сигнала dQr-i = 1 следующее
состояние триггера Q+ = Qr, т. е. его состояние изменяется при
каждом изменении сигнала Qr-\ с 1 на 0. Таким образом, ка-
каждый триггер на рис. 4.57,а является счетчиком по mod 2. Ha
рис. 4.57,6 показаны временные диаграммы, поясняющие рабо-
работу счетчика при q = 2 с детектором (дешифратором) нулевого
состояния (А'о = 1 при Q2 = Qx = Qo = 0; число разрядов
счетчика равно q + 1).
Любой счетчик может быть использован в качестве делите-
делителя частоты тактового сигнала. Очевидным достоинством асин-
асинхронных импульсных делителей частоты, в первом каскаде ко-
которых используется счетчик по mod 2, является возможность
' » '~* /^~\ /\ '~ч г\ Г
\ 4 К 1 6 У G У (б > 1 4 X E) D
ч_' v_' VI/ 41/ v_' V_/ V_
Рис. 4.57
mod M.
mod M
Н Н
modn
mod M
mod i
mod M_
Рис. 4.58
252
Глава 4. Синтез синхронных автоматов
, 4.6. Асинхронные счетчики
253
реализации их максимального быстродействия в смысле мак-
максимально допустимой частоты входного тактового сигнала. Это
гарантируется отсутствием ЛЭ в формирователе функции воз-
возбуждения первого триггера.
Общий недостаток всех асинхронных импульсных счетчиков
— последовательное срабатывание триггеров, а значит, боль-
большое время реакции последнего триггера на изменение входного
сигнала Но (точками на рис. 4.57,5 отмечены задержки сраба-
срабатывания каждого триггера). Максимальная длительность пере-
переходного процесса получается при переходе счетчика в нулевое
состояние, когда последовательно изменяются состояния всех
триггеров с 1 на 0. Кроме того, при дешифрации некоторых вну-
внутренних состояний таких счетчиков на выходе детектора могут
появляться ложные значения сигналов, длительность которых
определяется временем задержки срабатывания одного тригге-
триггера, а местоположение — общей длительностью переходного про-
процесса в счетчике (см. функцию А'о на рис. 4.57,6).
На рис. 4.57,в показан граф переходов исследуемого 3-раз-
3-разрядного счетчика, построенный по временным диаграммам, изо-
изображенным на рис. 4.57,5(штриховыми линиями отмечены вну-
внутренние состояния счетчика, возникающие на короткое время
при переходных процессах, вызванных одним изменением вход-
входного сигнала Но с 0 на 1). Внутренние состояния счетчика
/О = {eQ2,eQi:eQo), где j = eQ2eQleQa, в устойчивых состояни-
состояниях (после окончания переходного процесса) можно характеризо-
характеризовать числом j. Десятичные эквиваленты этих двоичных чисел
указаны в узлах графа переходов на рис. 4.57,в. При каждом за-
закончившемся переходе счетчика число j увеличивается на 1 в
соответствии с двоичной системой счисления и при достижении
максимального значения j = 7 изменяется на j = 0.
Таким образом, схема на рис. 4.57,о при q = 2 предста-
представляет собой двоичный суммирующий асинхронный импульсный
счетчик по mod 8. Из рис. 4.57,в видно, что ложные значения
сигналов могут появляться только на выходах детекторов чет-
четных внутренних состояний двоичных асинхронных импульсных
счетчиков. На рис. 4.57,г показан такой же счетчик, но постро-
построенный на синхронных J-Л'-триггерах.
Последовательное соединение то счетчиков по mod 2 дает
двоичный счетчик по mod 2m. На рис. 4.58,а показан общий
принцип построения асинхронных импульсных счетчиков, а на
рис. 4.58,5— временные диаграммы, поясняющие их работу. Ка-
Каждый счетчик по mod Мр может быть асинхронным импульсным
или синхронным счетчиком. Модуль пересчета всего счетчика
Л/ = Л/о • М\ • Л/2 • • • Л/,. Выходные сигналы Нр+\ каждого счет-
счетчика по mod Mp за цикл пересчета должны изменяться с 1 на
. 0 только один раз, чтобы их можно было использовать для за-
запуска следующего счетчика. Между отдельными счетчиками по
mod Alp могут иметься и обратные связи, как это показано на
рис. 4.58,в.
На рис. 4.59,а приведен граф переходов синхронного счетчи-
счетчика по mod 5, синтез которого традиционным методом дает:
J3 = QiQi, А'з =1,J2 = QU К2 = Qu J, = Q3, Кг = 1.
На рис. 4.59,5показан асинхронный импульсный счетчик по
mod 10, полученный с помощью последовательного соединения
счетчика по mod 2 и синтезированного счетчика по mod 5, а на
рис. 4.60,а — временные диаграммы, поясняющие его работу
(задержка сигнала Qo относительно сигнала Но не показана).
Числа j, характеризующие внутренние состояния счетчика, из-
изменяются с каждым переходом на единицу в соответствии с дво-
двоичной системой счисления (рис. 4.60,а), т.е. получен двоично-
десятичный счетчик с кодированием внутренних состояний в
десятичной системе счисления 8-4-2-1.
Рис. 4.59
Если изменить порядок включения счетчиков по mod 2 и
mod 5 (рис. 4.60,в), то получится двоично-десятичный счетчик с
кодированием внутренних состояний в десятичной системе счи-
счисления 5-4-2-1 (см. § 1.2). Временные диаграммы работы этого
счетчика показаны на рис. 4.60,5 Такие счетчики используют-
используются, если нужно сформировать сигнал со скважностью 2, имею-
имеющий частоту, в 10 раз меньшую частоты тактового сигнала.
Синхронный счетчик по mod 5 на основании временных диа-
диаграмм, изображенных на рис. 4.60,5, легко преобразовать в асин-
асинхронный импульсный счетчик по mod 5 (рис. 4.60,г). Действи-
Действительно, поскольку триггер Qx должен срабатывать при каждом
254
Глава. 4. Синтез синхронных автоматов
4.6. Асинхронные счетчики
255
89012345678901
в)
"о
17
J
>С
К
1
Г
J
>с
к
г
t,
[L
1
&
J
>с
к
т
Рис. 4.60
1 1
L
в
D
Г
бо
[г
D
>С
Т
К
J
_р_ГМ1-П-ГиП-
Рис. 4.61
изменении сигнала ф0 с 1 на 0, то его можно подать непосред-
непосредственно на тактовый вход триггера Qx. С учетом триггера Q3
схема на рис. 4.60,г представляет собой двоично-десятичный
счетчик с кодированием внутренних состояний в десятичной си-
системе счисления 5-4-2-1.
Асинхронные счетчики с умножением частоты счет-
счетного сигнала. Можно построить асинхронные импульсные
счетчики и другого типа, если дополнить их схемой управления
тактовым сигналом с целью удвоения его частоты в некоторые
моменты времени.
На рис. 4.61,а показана схема счетчика Джонсона по mod 4
{см. табл. 4.14), но тактовый сигнал Н формируется из вход-
входного счетного сигнала х логическим элементом сумма по моду-
модулю два: Я = г® Qi. На рис. 4.61,6 представлены временные
диаграммы, поясняющие работу этого счетчика. При каждом
изменении выходного сигнала триггера Q\ тактовый сигнал 7/
инвертируется, в результате чего возникают "иголки" — сиг-
сигналы, имеющие значительно меньшую длительность по сравне-
сравнению с периодом счетного сигнала х. Задержки между счетным
сигналом х и выходными сигналами триггеров Qr не показаны,
но длительность "иголок" сигнала Я определяется именно за-
задержкой срабатывания триггера Q\ относительно фронта сигна-
сигнала х (временные диаграммы схемы удвоения частоты с задерж-
задержками приведены на рис. 2.3,г). Счетчики, построенные таким
методом, можно, в частности, использовать для получения сиг-
сигналов <2г, имеющих скважность 2 при нечетном коэффициенте
Деления (модуле пересчета).
Надежность работы счетчика не зависит от быстродействия
входящих в него элементов, так как с помощью петли обратной
связи с триггера Qx на ЛЭ сумма по модулю два производится
автоматическое регулирование длительности каждой "иголки".
Однако максимально допустимая частота счетного сигнала х,
.имеющего скважность 2, уменьшается примерно в два раза, по-
поскольку после появления "иголки" на переходный процесс отво-
отводится вдвое меньше времени, чем в обычном синхронном авто-
Мате (в некоторые моменты времени частота тактового сигнала
Н удваивается).
Из рис. 4.61,бвидно, что модуль пересчета счетчика с упра-
управлением тактовым сигналом равен М — 1. = 3, где М = 4 —
Модуль пересчета исходного счетчика Джонсона. "Иголки" по-
появляются при каждом изменении управляющего сигнала Ql с
1 на 0 и с 0 на 1 (при значениях сигнала VQi = 1). С каждой
й" ф
(р Qi 1) С ждой
иголкой" связан сдвиг влево положительного фронта сигнала
256
Глава, 4. Синтез синхронных автоматов
4.6. Асинхронные счетчики
257
Я на полпериода счетного сигнала х. Поскольку за цикл пере-
пересчета появляются две "иголки", то цикл пересчета уменьшается
на целый период счетного сигнала х.
В общем случае модуль пересчета равен М — к/2, где М —
модуль пересчета любого исходного счетчика, к — число значе-
значений VQT — 1 за цикл пересчета (всегда четное число) и Qr — вы-
выходной сигнал триггера, включенного для управления в петлю
обратной связи (для управления можно использовать и функ-
функции от выходных сигналов триггеров Qr). Из сказанного следу-
следует, что в рассматриваемых счетчиках производится умножение
частоты счетного сигнала х на коэффициент М/(М — к/2).
I—i—i—ы : : : i—i—h
>-!::: !—i—I—и : :
1 1-
Рис. 4.62
Для счетчика по mod2 величина М/(М—к/2) = 2/B—1) = 2,
т. е. такое устройство можно использовать в качестве схемы
удвоения частоты вместо схемы на рис. 2.3,в. Несомненным
достоинством схемы удвоения частоты на основе счетчика по
mod 2 является формирование "иголок", длительность кото-
которых определяется исключительно быстродействием используе-
используемых элементов (длительность "иголок" минимальна, но доста-
достаточна для надежного запуска счетчиков, построенных на таких
же триггерах). При необходимости длительность "иголок" мож-
можно увеличить введением в цепь обратной связи любого числа
последовательно включенных ЛЭ НЕ (или другого типа).
На рис. 4.62,а приведены временные диаграммы счетчика,
составленные по принципу временных диаграмм на рис. 4.61,6
для большего числа триггеров. Легко установить, что диаграм-
диаграммы описывают работу счетчика по moid 7 при к = 2. Значит, ис-
исходный счетчик должен иметь модуль пересчета М = 8. Схема
счетчика по mod 7, построенная на основе счетчика Джонсона
по mod 8 (см. табл. 4.14), приведена на рис. 4.62,6. Коэффициент
умножения частоты счетного сигнала М/(М — к/2) = 8/7.
Асинхронные импульсно-потенциальные счетчики.
На базе синхронных счетчиков можно построить еще один тип
асинхронных счетчиков, если дополнительно использовать асин-
асинхронные потенциальные входы триггеров R и (или) S. Основной
целью использования этих входов является упрощение функ-
функций возбуждения синхронных входов триггеров. Такие счетчики
следует называть асинжроннъши импулъсно-гютенциалънъши
счетчиками (тактовый сигнал оказывает на триггеры импульс-
импульсное воздействие).
1 —
Г°
P
• s
D
>C
I
T
L
-
>S
D
>c
R
T
Рис. 4.63
,•; Во всех счетчиках на сдвигающих регистрах с нечетным
;„ модулем пересчета (см. табл. 4.14) можно положить Do = 1,
если подать инверсный выходной сигнал с последнего (старше-
(старшего) триггера на асинхронный потенциальный вход Ло младшего
триггера Qo. На рис. 4.63,а показаны временные диаграммы и
соответствующая им схема счетчика на сдвигающем регистре
. по mod 3. Функция возбуждения младшего триггера Do = ^}\Qo
•г (см. табл. 4.14) обеспечивает его переход как с 1 на 0, так и с О
на 1. В схеме же на рис. 4.63,а триггер Qo устанавливается в О
17 Пухальсквй Г. И., Новосельцева Т Я.
258
Глава 4. Синтез синхронных автоматов
значением сигнала RQ = Q1 = 0 п удерживается в этом состоя-
состоянии до тех пор, пока сигнал До не примет неактивное значение
1. В состояние же Qo = 1 триггер переходит под воздействием
тактового сигнала (Do = 1), но при условии, что сигнал До = 1.
При изменении состояния триггера Qo с 1 на 0 происходит
последовательное срабатывание двух триггеров (на рис. 4.63,а
задержки сигналов Qo и Q\ относительно тактового сигнала не
показаны), поэтому быстродействие асинхронных импульсно-
потенциальных счетчиков всегда ниже быстродействия синхрон-
синхронных счетчиков. На рис. 4.63,5 показаны временные диаграммы
и схема счетчика на сдвигающем регистре по mod 5. Сравнив
эти временные диаграммы с диаграммами на рис. 4.47,г, лег-
легко установить различия в работе синхронных и асинхронных
импульсно-потенциальных счетчиков.
mod 2"
DC б-,-
Рис. 4.64
Асинхронное программирование модуля пересчета
счетчиков. Для программирования модуля пересчета син-
синхронных двоичных и двоично-десятичных счетчиков можно ис-
использовать асинхронный потенциальный вход R (или R) уста-
установки счетчика в нулевое состояние (сигнал R подается на асин-
асинхронные потенциальные входы Rr всех триггеров счетчика, где
г = 0,1,...,ш — 1 для m-разрядного двоичного счетчика). На
рис. 4.64 представлена структурная схема двоичного счетчика
по mod 2m с асинхронным потенциальным входом R установки
нулевого состояния j = 0 (Qr = 0, г = 0,1,..., m — 1). Детектор
DC (дешифратор) состояния j реализует инверсию минтерма
Ki = C-i1 • --QVQo0 U = em-i ¦. .e,e0),
значение которого Kj = 1 (R = 0) возвращает счетчик в со-
состояние j — 0. Например, при тп = 8 и j = 233ю = 11101001.2
детектор состояния j будет представлять собой ЛЭ И-НЕ, вы-
выполняющий функцию
На рис. 4.65,а показана схема 4-разрядного двоичного счет-
счетчика с асинхронным потенциальным входом установки нулево-
нулевого состояния (см. рис. 4.37,в) и детектором состояния j — 14,
4.6. Асинхронные счетчики
259
Рис. 4.65
реализующего инверсию минтерма К\4 = Qj,QiQ\Qo- В дан-
данном случае для сброса можно использовать и более простую
функцию / = Q3Q2Q1, так как в двоичных счетчиках реали-
реализуется упорядоченная последовательность возрастающих с ка-
каждым тактом двоичных чисел j. В общем случае в минтерме Kj
можно отбросить одну или две последовательности идущих под-
подряд инверсных переменных Qr, содержащих Qo (правая часть
минтерма) или Qm_! (левая часть минтерма), оставив только
среднюю часть минтерма максимальной длины, ограниченную
переменными Qr без инверсий.
Граф переходов (рис. 4.65,6) поясняет работу счетчика, изо-
изображенного на рис. 4.65,а (переход, указанный штриховой ве-
ветвью, происходит под воздействием значения сигнала А'14 = 0).
По графу переходов легко определить, что модуль пересчета
счетчика М = j = 14. Переход из внутреннего состояния /х^з в
состояние fio осуществляется за один такт, поскольку исполь-
используется асинхронный потенциальный сброс счетчика в нулевое
состояние.
Длительность активного уровня сигнала A'i4 = 0 определя-
определяется исключительно временем переходного процесса в схеме на
рис. 4.65,а: сигнал A'i4 становится неактивным (А14 = 1), как
только хотя бы один из сигналов Qly Q2 или <2з изменится с
1 на 0. При большом разбросе быстродействие триггеров, опре-
определяемом временем их срабатывания, счетчики с асинхронным
потенциальным сбросом будут работать ненадежно из-за недо-
недостаточной длительности активного уровня сигнала сброса. При
использовании ИС рассматриваемые счетчики работают доста-
достаточно надежно. Безусловно, должно выполняться требование,
Чтобы на выходе детектора состояния j многоразрядных каска-
каскадированных счетчиков отсутствовали кратковременные ложные
значения сигнала Kj.
Абсолютная надежность^ работы при отсутствии проблемы
ложных значений сигнала К j достигается использованием дво
17*
260
Глава 4. Синтез синхронных автоматов
ичного счетчика с синхронным сбросом (см. рис. 4.37,6), т. е.
чисто синхронного программируемого счетчика. Работа такого
4-разрядного счетчика также описывается графом переходов на
рис. 4.65,6 при сбросе в нулевое состояние сигналом R = Ли,
но на переход из состояния /j,\4 в состояние /j,q будет затрачи-
затрачиваться дополнительный такт (синхронный переход по значению
сигнала R = 0). Из этого следует, что модуль пересчета двоич-
двоичного счетчика с синхронным сбросом определяется значением
М = j + 1 = 15. Длительность же активного уровня сигнала
R = 0 равна периоду тактового сигнала.
Итак, модуль пересчета
х, Г 3 ПРИ асинхронном сбросе,
М = < . л г D.64)
(^ j + 1 при синхронном сбросе. v '
Характерной особенностью рассмотренного метода програм-
программирования модуля пересчета двоичных счетчиков является ре-
реализация последовательности возрастающих двоичных чисел j
от 0 до jmax < 2m - 1 (см. рис. 4.65,6; т = 4).
ЧАСТЬ 2
ИНТЕГРАЛЬНЫЕ СХЕМЫ
1
2
3
4
5
6
7
С
с
с
с
с
с
с
314
313
312
311
Зю
3 9
3 8
Глава 5
Логические элементы и триггеры
5.1. Интегральные схемы ТТЛ серий
В зависимости от технологии изготовления интегральные
схемы (ИС) подразделяются на серии, различающиеся физи-
физическими параметрами базовых логических элементов (ЛЭ), а
также числом и функциональным назначением входящих в их
состав микросхем. В настоящее время разработано несколько
десятков технологий изготовления ИС. Наиболее широкое при-
применение находят ИС, изготовляемые по ТТЛ-, КМОП-, ЭСЛ- и
n-МОП-технологиям, причем каждая из этих технологий име-
имеет несколько разновидностей. Технологии изготовления ИС не-
непрерывно совершенствуются с целью увеличения их быстродей-
быстродействия и нагрузочной способности, уменьшения потребляемой
мощности и увеличения степени интеграции — количества ком-
компонентов, размещаемых на кристалле заданной площади.
Схемотехника базовых логических элементов. Пер-
Первая серия ИС была изготовлена на транзисторных схемах с не-
непосредственной связью. Далее были разработаны серии ИС на
основе резистивно-транзисторной и диодно-транзисторной тех-
технологий. Эти серии ИС не получили широкого распространения,
Поскольку вскоре A963 г.) была освоена более совершенная тех-
технология изготовления ИС — транзисторно-транзисторная логи-
логика (Standard TTL). Отличительной особенностью данной техно-
технологии является использование на входах ИС многоэмиттерных
транзисторов.
На рис. 5.1,о показан базовый ЛЭ SN7400 серии SN74 фир-
фирмы Texas Instruments Inc. (TI), выполненный по этой техноло-
технологии и представляющий собой ЛЭ И-НЕ (базовым считается тот
ЛЭ, параметры которого наиболее полно характеризуют физи-
физические свойства большинства ИС данной серии). Интегральная
264
Глава 5. Логические элементы и триггеры
ИС ТТЛ серий
265
Рис. 5.1
схема 5Лг7400 содержит 4 двухвходовых ЛЭ И-НЕ, реализу-
реализующих функцию у = Х2Х\. Многоэмиттерный транзистор VTM
выполняет функцию И, а транзистор VT1 — функцию НЕ. Вы-
Выходной каскад, выполненный на транзисторах VT2 и VT3, по-
позволяет получить большие значения как втекающего IoLi так и
вытекающего 1он токов. Диод в эмиттерной цепи транзистора
VT2 обеспечивает его надежное закрывание при открытом тран-
транзисторе VT3. Если транзистор VT3 закрыт, то открыт транзи-
транзистор VT2, представляя собой эмиттерный повторитель. Выход с
описанным соединением двух транзисторов называется каскад-
каскадным (totem-pole) или стандартным выходом. Диоды, включен-
включенные между входными и общим выводами, обеспечивают защиту
ЛЭ при подаче на его входы отрицательного напряжения.
К основным статическим (электрическим) параметрам ЛЭ
относятся уровни входных и выходных напряжений и значения
входных и выходных токов:
Уш (High-level Input Voltage) — входное напряжение высо-
высокого уровня (логической единицы),
Vn (Low-level Input Voltage) — входное напряжение низкого
уровня (логического нуля),
Уон (High-level Output Voltage) — выходное напряжение вы-
высокого уровня (логической единицы),
- Vol (Low-level Output Voltage) — выходное напряжение низ-
низкого уровня (логического нуля),
IlH (High-level Input Current) — входной ток при подаче на
вход высокого уровня напряжения,
'/¦ IlL (Low-level Input Current) — входной ток при подаче на
вход низкого уровня напряжения,
' 1он (High-level Output Current) — выходной ток при высоком
уровне выходного сигнала (вытекающий ток — Sink Current),
: Iol (Low-level Output Current) — выходной ток при низком
уровне выходного сигнала (втекающий ток — Source Current).
В качестве стандартных приняты значения этих параметров:
Vw > 2,0 В, Vil < 0,8 В, Voh > 2,4 В, VOL < 0,4 В,
:1Ш < 40 мкА при VIH > 2,0 В, \IIL\ < 1,6 мА при VIL <0,8 В,
\1он\ > 0,4 мА при Voh > 2,4 В, 1Оъ > 16 мА при Vol < 0,4 В.
Токи 1он и Iol, Iih и Iil протекают в противоположных
направлениях, поэтому токам 1он и Iil присваивается знак ми-
минус. Однако, часто под этими обозначениями будем понимать их
модули.
Отношения ri? = Iol/Iil и п# = IohIUh характеризуют
нагрузочную способность ЛЭ для низких и высоких уровней
сигналов. Параметр п — mm{njr,,n#} определяет максималь-
максимальное число входов базовых ЛЭ, которое допустимо подключать
к выходу аналогичного ЛЭ. Для базового ЛЭ серии SN74 на-
нагрузочная способность п = ni = пц = 10.
Максимальное значение вытекающего тока \1он\ = 0,4 мА
значительно меньше максимального значения втекающего тока
Iol = 16 мА. Такое различие токов связано с тем, что выход-
выходное напряжение Voh уменьшается с увеличением тока 1он из-
за падения напряжения на коллекторной нагрузке транзистора
VT2 A30 Ом) и диоде, включенном в цепь его эмиттера. Рези-
Резистор 130 Ом предотвращает выход из строя транзистора VT2
при коротком замыкании выхода на корпус. Указанные выше
значения выходных токов ЛЭ обеспечивают быстрый заряд и
разряд емкости нагрузки Cl (L — Load), чем достигается вы-
высокая крутизна фронтов выходного сигнала.
Помехоустойчивость ЛЭ определяется значениями величин
AVH = VoHmin - VIHmin = 2,4 - 2,0 = 0,4 В,
AVl = V/Lmax-VoLmax = 0,8-0,4 = 0,4B.
Помехи с уровнем напряжения менее 0,4 В не могут при-
266
Глава 5. Логические элементы и триггеры
5.1. ИС ТТЛ серий
267
вести к изменению состояния ЛЭ. Переход ЛЭ в усилитель-
усилительный (активный) режим характеризуется значением порогового
уровня переключения Vth (ТН — Threshold Voltage — порого-
пороговое напряжение). Величина порогового уровня Vth = 1,2 В для
стандартной серии 5 TV 74. Типовое значение помехоустойчиво-
помехоустойчивости определяется значениями величин
bVHtyP = VoHtyP - VTH = 3,4 - 1,2 = 2,2 В,
AVLtyp = Vth ~ Vonyv = 1,2- 0,2 = 1,0 B,
где VoHtyp = 3,4 В и VoLtyp = 0,2 В — типовые значения вы-
выходных напряжений ЛЭ серии SN 74 (без перегрузки).
Динамические параметры ЛЭ характеризуются временами
задержки tpHL при переходе выходного сигнала с высокого
уровня на низкий (Propagation delay time/high-to-low-level output),
tpiH — при переходе выходного сигнала с низкого уровня на вы-
высокий (Propagation delay time/low-to-high-level output) или сред-
средним временем задержки сигналов в ЛЭ (Propagation delay time)
tpd - (tpHL + tpLH)/2-
Задержки tpHL и tpLH показаны на рис. 5.2 (X = x?,x\ —
эквивалентный входной сигнал ЛЭ, учитывающий взаимодей-
взаимодействие физических входных сигналов хг и х\ на рис. 5.1,о; у —
выходной сигнал ЛЭ).
Рис. 5.2
Рис. 5.3
Основным параметром, определяющим качество техноло-
технологии изготовления ИС, является величина работы переключе-
переключения стандартного ЛЭ (вентиля) — произведение среднего вре-
времени задержки сигналов в вентиле tpd на мощность Р (Power)
потребления вентиля. Для стандартной серии SN 74 значения
tpd = 10 не, Р = 10 мВт и tpdP = 100 пДж. Указанное значение
tpd позволяет использовать триггеры данной серии при частоте
переключения Fmax = 35 МГц.
В дополнение к стандартной серии SN74 фирмой TI в 1967
г. были разработаны ТТЛ-серии SN74L (L — Low Power — ма-
маломощная; рис. 5.1,6) и SN74H (Н — High Speed — быстро-
быстродействующая; рис. 5.1,в), имеющие значения tvdP = 33 пДж
при tpd = 33 не и tpdP - 132 пДж при tpd = 6 не. Изменение
Параметров ЛЭ произведено в основном за счет использования
других величин сопротивлений резисторов, влияющих на зна-
значения входных и выходных токов. Для сходных технологий бы-
быстродействие ИС жестко связано с потребляемой мощностью,
Х.е. повышение быстродействия достигается за счет увеличе-
увеличения потребляемой мощности. Серия SN74L предназначена для
применения в низкочастотных узлах цифровых устройств (ни-
jfte 3 МГц), серия SN74H — в высокочастотных узлах (до 50
^МГц), а серия SN74 — в средиечастотных узлах (до 35 МГц).
Оптимальное использование ИС серий SN 74, SN74L и SN74H
дозволяет значительно снизить мощность потребления серийно
выпускаемых радиоэлектронных устройств.
Дальнейшие усилия фирмы TI, направленные на совер-
совершенствование TTL-технологий изготовления ИС, привели к со-
созданию серий SN74S A969 г.; рис. 5.1,г), SN74LS A971 г.),
SN74ALS A980 г.) и SN74AS A982 г.). Кроме того, фир-
фирма Fairchila Instrument & Camera Corp. разработала в 1979 г.
серию 74F. В обозначениях этих серий ИС использованы со-
сокращения: S — Schottky, LS — Low power Schottky, ALS —
Advanced Low power Schottky (Advanced — усовершенствован-
усовершенствованная), AS — Advanced Schottky, F — Fairchild's Advanced Schottky
TTL (FAST).
Все перечисленные серии ИС основаны на использовании
диодов Шотки (рис. 5.3,о), предотвращающих режим глубоко-
глубокого насыщения транзисторов, что значительно увеличивает их
скорость переключения. На рис. 5.3,6 показано условное гра-
графическое обозначение транзистора с диодом Шотки, называе-
называемого транзистором Шотки. Прямое пороговое напряжение ди-
диодов Шотки равно 0,3...0,4 В, поэтому их использование не
оказывает существенного влияния на уровень Vol выходного
сигнала.
Основной целью совершенствования технологий является
улучшение параметров ИС — уменьшение задержек сигналов,
входных токов и мощности потребления. Перечисленные выше
серии ИС помимо фирмы-разработчика выпускаются многими
фирмами-изготовителями во всем мире. Префикс SN в обозна-
обозначении ИС указывает, что она изготовлена фирмой TI. Другие
фирмы-изготовители используют иные префиксы для идентич-
идентичных ИС, поэтому префикс SN в названиях ИС часто будем
опускать. Одна и та же фирма использует разные префиксы
Для ИС, принадлежащих к различным классам электронных
Устройств (цифровые, линейные, микропроцессорные и др). На-
Например, префикс TMS означает БИС для проектирования ми-
микропроцессорных систем фирмы TI.
268
Глава 5. Логические элементы и триггеры
\-S.l. ИС ТТЛ серий
269
В табл. 5.1 [25] приведены основные параметры базовых ЛЭ
различных серий зарубежных ИС, изготавливаемых по ТТЛ-
технологиям. Наименьшее значение параметра tpjP имеет серия
SN74ALS, но тем не менее при проектировании быстродейству-
быстродействующих цифровых устройств может потребоваться другая серия,
выбираемая по параметру tpd на основании табл. 5.1.
Серии ИС 5./V54, SN74 и SNS4 различаются только темпе-
температурным диапазоном, допустимой величиной отклонения на-
напряжения источника питания от номинала (табл. 5.2) и типом
(материалом) корпуса [26]. Серия SN54 предназначена для во-
военных применений (имеет большие допуски по температуре и
питанию), а серия SN74 — для промышленного применения.
Каждая ИС, как правило, выпускается как в серии SN74, так
и в серии SN54. Интегральные схемы всех этих серий имеют
одинаковые или близкие статические и динамические параме-
параметры, поэтому в дальнейшем будут рассматриваться в основном
ИС серии 5 TV 74.
В табл. 5.3 приведено соответствие зарубежных и отече-
отечественных серий ИС. В настоящее время широкое применение
при проектировании радиоэлектронной аппаратуры находят се-
серии 533/555, 1533/КР1533 и 1531/КР1531. Все серии, указанные
в табл. 5.3, совместимы по уровням входных и выходных сигна-
сигналов, т. е. в одном устройстве можно использовать ИС различных
серий без дополнительных согласующих элементов, преобра-
преобразующих уровни сигналов. Конечно, при этом следует учиты-
учитывать взаимную нагрузочную способность ИС различных серий.
Кроме ЛЭ со стандартными статическими параметрами (как
у базовых ЛЭ) выпускаются буферные ЛЭ (драйверы) с повы-
повышенными значениями выходных токов. Например, буферная ИС
74Л?5Ю00 (КР1533ЛА21) по функциональному назначению и
расположению выводов идентична ИС 74ALS00 (КР1533ЛАЗ),
но имеет в три раза большую нагрузочную способность. Такие
ЛЭ предназначены для работы на большие нагрузки. Взаим-
Взаимная нагрузочная способность ИС различных серий приведена в
табл. 5.4.
В базовом ЛЭ 74500 E31ЛАЗ), показанном на рис. 5.1,г, за-
задержка tpd уменьшена в два раза по сравнению с задержкой в
ЛЭ 74Я00 A31 ЛАЗ) в основном благодаря транзисторам Шотки
(без увеличения мощности потребления). Диоды Шотки, вклю-
включенные между входными и общим выводами, обеспечивают за-
защиту входов ЛЭ от отрицательного напряжения помех. Стати-
Статические параметры у ИС серии SN74S не хуже, чем у ИС серии
SN74H, поэтому большинство западных изготовителей прекра-
Таблица 5.1. Параметры зарубежных ИС серий SN74
Серии
ИС
74
741
74Я
745
74LS
74ALS
74AS
74F
tpd,
НС
10
33
6
3
9,5
4
1,5
2
Р,
мВт/вент.
10
1
22
19
2
1
22
4
Iih,
мкА
40
10
50
50
20
20
20
20
hL,
мА
-1,6
-0,18
_2
-2
-0,4
-0,1
-0,5
-0,6
¦* max»
МГц
35
3
50
125
45
50
200
130
1<зн,
мА
-0,4
-0,2
-0,5
-1,0
-0,4
-0,4
-2,0
-1,0
IOL,
мА
16
3,6
20
20
8
8
20
20
п
10
10
10
10
20
20
40
33
tpdP,
пДж
100
33
132
57
19
4
33
8
Таблица 5.2. Сравнительные характеристики ИС
Серии ИС
5iV54
5iV74
5iV84
Диапазон рабочих
температур, "С
-55...+125
0... + 70
-25 ... + 85
Напряжение
питания, В
4,5...5,5
4,75... 5,25
4,75... 5,25
Таблица 5.3. Соответствие отечественных ИС
зарубежным
Отечественные
серии
133
136
130
530
533
1533
1530
1531
Зарубежные
серии
5iV54
5iV54L
SN54H
SN54S
SN54LS
SN54ALS
SN54AS
SN54F
Отечественные
серии
155
134,158
131
531
555
КР1533
КР1530
КР1531
Зарубежные
. серии
5ЛГ74
SN74L
SN74H
SN74S
SN74LS
SN74ALS
SN74AS
SN74F
270
Глава 5. Логические элементы и триггеры
Таблица 5.4. Взаимная нагрузочная способность ИС
Серия ИС
54/7400
54/7400
54L00
54L00
74L00
74L00
54/74Я00
54/74Я00
54/74500
54/74500
54/741500
54L500
741500
54/74Л?,500
54ALS00A
74ALS00A
54/74Л500
54/74Л500
54/74F00
54/74F00
54Л151000
54Л151000
74Л151000
74Л?,51000
54AS1000
54AS1000
74AS1000
74Л51000
1о,
1<зн
IOL
Ioh
IOL
Ioh
IOL
Ioh
IOL
Ioh
Iol
Ioh
Iol
Iol
Ioh
Iol
Iol
Ioh
Iol
Ioh
Iol
Ioh
Iol
Ioh
Iol
Ioh
Iol
Ioh
Iol
Входной ток ///
Входной ток 1ц
mA
0,4
16
0,1
2
0,2
3,6
0,5
20
1
20
0,4
4
8
0,4
4
8
2
20
1
20
1
12
2
24
40
40
48
48
n
"Я
"L
"H
"L
"Я
"L
"Я
"L
"Я
"L
"Я
"L
"L
"Я
nL
4L
пн
"L
"Я
nL
nH
nL
пн
"L
"Я
"L
"Я
"L
r, mA
., mA
'00
10
10
2,5
1,25
5
2,25
12,5
12,5
25
12,5
10
2,5
5
10
2,5
5
50
12,5
25
12,5
25
7,5
50
15
1000
25
1200
30
0,04
1,6
'L1
40
89,5
10
11
20
20
50
111
100
111
40
22,2
44,4
40
22,2
44,4
200
111
100
111
100
66,7
260
133
4000
222
4800
267
0,01
0,18
'Я1
8
8
1
1
4
1,8
10
10
20
10
8
2
4
8
2
4
40
10
20
10
20
6
52
12
800
20
960
24
0,05
2
'51
8
8
2
1
4
1,8
10
10
20
10
8
2
4
8
2
4
40
10
20
10
20
6
152
12
800
20
960
24
0,05
2
'LS1
20
40
5
5
10
9
25
50
50
50
20
10
20
20
10
20
100
50
50
50
50
30
130
60
2000
100
2400
120
0,02
0,4
'ALS1
20
160
5
20
10
36
25
200
50
200
20
40
80
20
40
80
100
200
50
200
50
120
130
240
2000
400
2400
480
0,02
0,1
'AS1
20
32
5
4
10
7,2
25
40
50
40
20
8
16
20
8
16
100
40
50
40
50
24
130
48
2000
80
2400
96
0,02
0,5
>Fi
20
26
5
3
10
6
25
33
50
33
20
6
13
20
6
13
100
33
50
33
50
20
100
40
2000
66
2400
80
0,02
0,6
1 Логический элемент 00.
5.1. ИС ТТЛ серий
271
тило выпуск серии SNlAH в 1981 г.
Базовый маломощный Шотки ЛЭ 74LS00 E55ЛАЗ) пока-
показан на рис. 5.4. Во входной цепи на диодах Шотки реализована
функция И. Эти диоды имеют напряжение пробоя 15 В, что
позволяет подавать на входы ЛЭ сигналы с повышенными (до
15 В) значениями уровня логической 1. Диоды Шотки, вклю-
включенные между входными и общим выводами, обеспечивают за-
защиту входов ЛЭ от отрицательного напряжения помех. Благо-
Благодаря значительно большему быстродействию и вдвое большим
значениям выходных токов (см. табл. 5.1) серия SN74LS вы-
вытеснила серию SN74L — большинство западных изготовителей
Прекратило выпуск этой серии в 1981 г. Мощность потребления
мВт/вентиль у ИС серии SN74LS в 5 раз меньше, чем у ИС
серии SN74S, поэтому при одних и тех же допустимых значени-
значениях мощности, рассеиваемой корпусом ИС, достижима большая
степень интеграции элементов на кристалле. Следствием этого
является возможность изготовления ИС, представляющих со-
собой сложные функциональные устройства.
1/4 S/Y74LSO0
Рис. 5.4
Рис. 5.5
Базовый ЛЭ 74ALS00 (КР1533ЛАЗ; усовершенствованный
маломощный Шотки) показан на рис. 5.5. Для снижения вели-
величины входного тока 1ц во входных цепях использованы р-п—р-
транзисторы, что увеличило нагрузочную способность и/, в 4
раза по сравнению с нагрузочной способностью ИС 74LS00. Вре-
Время же задержки tpd и мощность потребления на один вентиль
¦Р удалось уменьшить в 2 раза (см. табл. ЬАЛ, поэтому серия
SN74ALS может быть использована в разработках новых ра-
272
Глава 5. Логические элементы и триггеры
диоэлектронных устройств вместо серии SN74LS. Входы и вы-
выход ЛЭ защищены от отрицательного напряжения помех дио-
диодами Шотки. Напряжение пробоя входных цепей повышено до
30...35 В.
Серия ИС SN74AS предназначена для проектирования сверх-
сверхбыстродействующих устройств — время задержки сигналов в
вентиле tpd = 1,5 не. Для разработки таких устройств ранее ис-
использовались только ИС, изготавливаемые по ЭСЛ-технологии.
Базовый ЛЭ этой серии показан на рис. 5.6. Входные цепи вы-
выполнены на р — п — р-транзисторах, как и в ИС серии SN74ALS.
Конденсатор на диоде VD улучшает переключательные свой-
свойства выходного каскада. Все входы и выход ЛЭ защищены от
отрицательного напряжения помех диодами Шотки. Для ИС се-
серии SN74ALS малой степени интеграции характерны значения
tpd = 1,5 не и Р = 22 мВт/вентиль (см. табл. 5.1), однако вну-
внутренние вентили в ИС средней и большой степени интеграции
выполняются со значениями 1 не и 12 мВт/вентиль. Такие ИС
характеризуются средними значениями параметров tpd = 1,7 не
и Р = 15 мВт/вентиль (с учетом внутренних и выходных вен-
вентилей).
1/4 SN74AS00
Рис. 5.6
На рис. 5.7 показан базовый ЛЭ 74F00 (КР1531ЛАЗ), раз-
разработанный фирмой Fairchild Instrument & Camera Corp., пара-
параметры которого занимают среднее положение по отношению к
5.1. ИС ТТЛ серий
273
1/4 SW74F00
Рис. 5.7
SN74S SN74ALS, SN74AS
Рис. 5.8
параметрам базовых ЛЭ 74ALS00 и 74Л500: tpd = 2 не и Р = 4
мВт/вентиль. Такие параметры обеспечивают данной серии ИС
наиболее широкое применение при проектировании быстродей-
быстродействующих цифровых устройств.
На рис. 5.8 изображены входные цепи ИС некоторых серий
с эквивалентной нагрузкой в виде последовательно включен-
включенных диодов, обозначающих переходы база-эмиттер транзисто-
транзисторов, которые подключены к этим цепям (Ube — напряжение
открытого перехода база-эмиттер, Uce — напряжение перехо-
перехода коллектор-эмиттер, Usd — напряжение на открытом диоде
Шотки). Помехоустойчивость ИС определяется значением по-
порогового уровня переключения Vth, которое, как следует из
рис. 5.8, составляет ([27]):
VTh = 2UBe- UCe~ 1,2... 1,3 В для серий SJV74 и SN74S,
VTh = 2UBE ~ Usd « 1,1 В для серии SN74l*S,
Vth = Wbe - Ube » 1,4... 1,5 В для серий SN74AS/ALS.
Для ИС серии SN74F пороговый уровень Vth = 1,4... 1,5 В.
Типовая помехоустойчивость ИС характеризуется допусти-
допустимым уровнем помех [27]
AVntyp = VoHtyp - Vth, &Vbtyp = Vth - VoLtyp,
а граничная помехоустойчивость (в наихудшем случае) — ве-
величинами
AVh = VoHmin - VlHmin, AVl = VlLmax ~ VoLmax-
18 Пухальскнй Г. И., Новосельцева Т. Я.
274
Глава 5. Логические элементы и триггеры
.5.1. ИС ТТЛ серий
275
Таблица 5.5. Помехоустойчивость ИС ТТЛ серий
ТипИС
TTL
S
LS
ALS, AS
74F
Voh,
В
typ
3,4
3,4
3,4
3,2
3,3
Vol,
В
typ
0,2
0,55
0,5
0,35
0,42
Vth,
В
1,2
1,2
1,1
1,4
1,4
AVH,
В
typ
2,2
2,2
2,3
1,8
1,9
AVL,
В
typ
1,0
0,65
0,6
1,05
0,98
Voh,
В
min
2,4
2,4
2,4
2,4
2,4
Vih,
В
min
2,0
2,0
2,0
2,0
2,0
Vol,
В
max
0,4
0,5
0,4
0,5
0,55
VlL,
В
max
0,8
0,8
0,8
0,8
0,8
AVH,
В
0,4
0,4
0,4
0,4
0,4
AVL,
В
0,4
0,3
0,4
0,3
0,25
Таблица 5.6. Предельные значения параметров ИС
серий SN74
Параметр
Напряжение питания, В
Отрицат. напряж. питания, В
Положительное входное
напряжение, В
Отрицательное входное
напряжение, В
Положит, входной ток, мА
Отрицат. входной ток, мА
Положительное выходное
напряжение, В
Отрицательное выходное
напряжение, В
Температурный диапазон, "С
TTL S LS ALS AS F
7,0
-0,5
5,5 5,5 7,0 7,0 7,0 7,0
-0,5 -0,5 -0,5 -0,5 -0,5 -1,2
11 0,1 ¦ ¦ ¦
-12 -18 -18 -30 -30 -30
Vcc
-0,5
-65 ... + 150
Примечание. ¦ — Благодаря использованию на входах
p-n-p-транзисторов положительный входной ток не протекает.
Таблица 5.7. Рекомендуемые условия эксплуатации ИС
серий SN74
Параметр
Допуск по напряжению
питания, В
VlLmax, В
VlH min, В
Крутизна фронтов входных
сигналов, нс/В
Температурный диапазон, "С
TTL
±5%
100
5
±5%
50
LS
ALS
±5% ± 10%
0
2
50
0 ..
8
0
15
+70
AS
±10%
8
F
±10%
8
1533ЛАЗ
133ЛА15
555ЛА12
15ЭЭЛА21
14 - V
ю - GND
20 - V
Рис. 5.9
18»
276
Глава 5. Логические элементы и триггеры
Все параметры ИС, определяющие их помехоустойчивость, ука-
указаны в табл. 5.5.
При включении питания, коротких замыканиях и других по-
повреждениях устройства, построенного на ИС, могут нарушить-
нарушиться нормальные условия его эксплуатации. В табл. 5.6 указа-
указаны предельные значения параметров ИС, не выводящие их из
строя [27]. Рекомендуемые условия эксплуатации ИС приведены
в табл. 5.7 [27].
Логические элементы. Условные графические обозначе-
обозначения основных логических элементов — повторителя (буфера),
НЕ (инвертора), И, И-НЕ, ИЛИ, ИЛИ-НЕ, сумма по модулю
два, И-ИЛИ-НЕ — и выполняемые ими функции были при-
приведены на рис. 1.6. Такие же обозначения используются и для
перечисленных ЛЭ с большим числом входов.
На рис. 5.9 показаны ЛЭ И-НЕ (NAND Gates), выпускае-
выпускаемые отечественной промышленностью. На рисунках будет ука-
указываться ИС только одной серии, хотя ИС, выполняющие те же
функции и имеющие то же расположение выводов, могут вы-
выпускаться и в других сериях. Зарубежные аналоги в дальней-
дальнейшем, как правило, будут указываться внизу условного графи-
графического обозначения ИС (например, ИС 1533ЛАЗ имеет аналог
SN74ALS00, что отмечено знаками '00, а ИС 133ЛА15 не имеет
аналога — 'по). Мощные выходы буферов и драйверов помеча-
помечаются знаком ">". Вывод корпуса обозначен аббревиатурой GND
(Ground— корпус, земля), а неиспользуемые выводы — через
NC (No Connection).
Логические элементы ИЛИ-НЕ (NOR Gates) и НЕ (NOT
Gates) отечественного производства изображены на рис. 5.10.
Интегральная схема 155ЛЕЗ (два 4-входовых ЛЭ ИЛИ-НЕ со
стробированием) выполняет функцию
x2V Xi) ¦ Е,
у = (хцУ
где Е — стробирующий сигнал, (Е — Enable — разрешение). Не-
Некоторые ЛЭ ИЛИ-НЕ и И-ИЛИ-НЕ (например, 155ЛЕ2; ЕХР
— Expandable) имеют дополнительные входы С (Collector) и Е
(Emitter) для подключения расширителей (Expander) по ИЛИ.
Использование таких ЛЭ будет рассмотрено далее при описа-
описании ЛЭ И-ИЛИ-НЕ.
На рис. 5.11 приведены ЛЭ И (AND Gates), ИЛИ (OR Gates),
повторители (Buffers, Drivers — буферы, драйверы), сумма по
модулю два (XOR — Exclusive OR Gates — исключающее ИЛИ)
и мажоритарный элемент (Majority Logic Gate) отечественно-
отечественного производства. Одноименные ЛЭ различаются числом входов
5.1. ИС ТТЛ серий
277
1533ЛЕ1
555ЛЕ4
531ЛЕ7
1530ЛЕВ
7 - GHU 7 - GHU -^
,4 - V_ 14 - V '
'603
ю - GHD
20 - V
ее
14 - V
16 - V
Рис. 5.10
и электрическими параметрами. Эквивалентные графические
обозначения ЛЭ сумма по модулю два показаны на рис. 5.12,а.
Мажоритарным элементом (МЭ) называется логический
элемент, имеющий нечетное число входов тп,. выход которого
принимает значение логической единицы только в тех случаях,
когда более чем на половину входов поданы сигналы логиче-
логической единицы. Трехвходовой МЭ с прямым выходом выполняет
функцию
у = х3х2 V x3xi Vx2xb
а с инверсным выходом — функцию
V
у = х3х2 V x3xi V x2xi = x3x2 V
На рис. 5.12,6 показаны две эквивалентные формы МЭ с ин-
инверсными выходами, соответствующие двум вышеприведенным
формам представления функции (ИС 533ЛПЗ).
278
Глава 5. Логические элементы и триггеры
1533ЛИ1
1
2
4
Д
В
10
12
13
&
&
'OB
1531 ЛИЗ
12
555ЛИ6
1
2
13
3
4
Д
В
10
11
&
&
&
'11
1530ЛИ7
7 - GHD
14 - V
7 - GHD
14 - V
1
2
4
Д
В
10
12
13
&
&
'21
3,11 - НС
7 - GND
14 - V
1
2
4
Д
7
6
12
13
1Д
16
16
Те
&
&
?
&
&
'606
1530ЛЛЗ
1533ЛИВ
11 12
13
14 1Д
16
632
3
6
в
11
1
2
4
3
21
12
13
&!>
&!>
&>
&!>
'1006
1533ЛИ10
12
1
2
13
3
4
Д
3
10
11
&>
'1011
1
2
4
3
В
10
12
13
1
1
1
1
'32
3
6
6
11
1
3
д
в
11
13
1
1
1
1
1
1
'34
ю - GND ю - GND
1533ЛЛ4 1533ЛП16 1533ЛП5
2
4
6
6
10
12
1
2
4
3
10
12
13
п
'1032
1
3
д
в
11
13
1>
1>
1>
п
1!>
'1034
533ЛПЗ
7 - GND
14 - V
14 - V
7 - GND
14 - V
2
4
6
6
10
12
1
2
4
Д
В
10
12
13
= 1
=1
=1
=1
'66
3
6
6
11
1
2
13
3
4
Д
3
10
11
'NO
- GND 7 - GM)
14 - V
14 - V
14 - V
Рис. 5.11
Рис. 5.12
5.1. ИС ТТЛ серий
279
На основании закона двойственности многие ЛЭ могут быть
представлены в двух эквивалентных формах (рис. 1.18). Одна из
возможных реализаций операции хфу приведена на рис. 5.12,в:
ху- х -ху-у = х(Ву.
Схема на рис. 5.12,г, реализующая операцию х ф у (XN0R —
Exclusive NOR), получена из предыдущей схемы на основании
закона двойственности (см. § 1.14).
555ЛР4
з,в,в - /УС
7 - GND
14 - V -Ц
В
10
1
В 11
12
13
2
3
С
~~з
6
531ЛР9
&
&
&
&
1
'64
555ЛР11
531ЛР11
155ЛР1
155ЛРЗ
7 - GND
"-Vcc
155ЛР4
1
ЕХР
'дз
2
~
10
11
в_ ^2_
13
ЕХР
7 - GHD
14 - V
6 - /УС
7 - GND
14 - V
Рис. 5.13
Выпускаемые различными изготовителями ЛЭ И-ИЛИ-НЕ
и расширители по ИЛИ представлены на рис. 5.13. Индивиду-
280
Глава 5. Логические элементы и триггеры
альные названия ЛЭ И-ИЛИ-НЕ содержат описание числа вхо-
входов, связанных операцией конъюнкции, например, ИС 531ЛР9
называется ЛЭ 2-4-2-ЗИ-ИЛИ-НЕ.
1/2 155ЛК1
Рис. 5.14
ЕХР
&
&
5
*13~
*te~
*17-
*20
&
&
E
1
EXP
x. —i
>— У *5 -
1/2 1SSSIP4
1/2 ISSnEZ
v— у
1/2 155ЛЖ1
ЕХР
&
ЕХР
&
ЕХР
&
5
5
*
xi3-
*ie
E —
1
E
)C
E
&
EXP
Рис. 5.15
Некоторые ЛЭ И-ИЛИ-НЕ имеют дополнительные входы С
(Collector) и Е (Emitter) или только вход С, используемые для
подключения расширителей по ИЛИ 155ЛД1, 155ЛДЗ и др. Ти-
Типовая схема ЛЭ И-ИЛИ-НЕ и расширителя по ИЛИ и способ
их соединения показаны на рис. 5.14. К выводам С и Е подсо-
подсоединены коллектор и эмиттер предварительного усилителя ЛЭ
И-ИЛИ-НЕ, а выходами ИС 155ЛД1 и 155ЛД2 являются от-
открытый коллектор (обозначается знаком "Q" — см. рис. 5.13) и
открытый эмиттер (обозначается знаком "), т.е. коллектор и
эмиттер транзистора, не подключенные к нагрузкам. Расшири-
5.1. ИС ТТЛ серий
281
тель 74Я61 используется совместно с ЛЭ И-ИЛИ-НЕ 74Я52 —
подключение расширителя к ЛЭ выполняется с помощью толь-
только одной связи, показанной на рис. 5.13 штриховой линией.
На рис. 5.15,а изображена схема подключения ИС 155ЛД1 и
155ЛДЗ к ИС 155ЛР4 для выполнения функции
Схема логического элемента И ЛИ-НЕ 155ЛЕ2 с расширени-
расширением по ИЛИ представлена на рис. 5.15,5:
У =
¦ Е V
V xsx7x6x5 V x4x3x2xi.
В табл. 5.8 приведены максимальные значения основных ста-
статических и динамических параметров ЛЭ (Iccl/Icch — токи
потребления при низких и высоких уровнях выходных сигна-
сигналов). Как правило, разработчикам электронной аппаратуры до-
достаточно знания этих параметров для правильного выбора ИС,
подробные же таблицы параметров, приведенные, например, в
справочниках [28 - 35], используются при необходимости более
точных оценок задержек в цепях передачи сигналов и учета раз-
различий входов по потребляемому току.
На рис. 5.16 приведены некоторые ЛЭ фирмы TI, не имею-
имеющие отечественных аналогов:
74LS31 — шесть элементов задержки с временем задерж-
задержки, мало зависимым от температуры и напряжения питания
(tpLH = 32 не, tpHL ='23 не, tpd = 27,5 не — для инверторов,
tpLH = 45 не, tpHL = 48 не, tpd = 46,5 не — для повторителя
и tpLH = tpHL = tpd = 6 не — для ЛЭ И-НЕ); все элемен-
элементы задержки имеют на входах р-п-р-транзисторы для снижения
величины входного тока;
7487 — ИС, реализующая все четыре функции F,- = я,-, х,-, О
и 1, одной переменной (А, = ж,, i — 0,1,2,3);
745135 — две пары ЛЭ XOR/XNOR (Р — Polarity), выпол-
выполняющих функции
Ai © Bi при Р = О,*
74265 — четыре ЛЭ с комплементарными (прямым и инверс-
инверсным) выходами, относительная задержка сигналов на которых
не превышает 0,5 не (формирователи противофазных сигналов
с совпадающими во времени фронтами) и др.
Перечень отечественных ИС, выполняемых по ТТЛ техно-
технологиям, приведен в табл. П1.1, а зарубежных ИС — в табл.
Ш.4. Эти таблицы позволяют производить быстрый поиск не-
необходимых ИС по их функциональному назначению, а также об-
282
Глава 5. Логические элементы и триггеры
Таблица 5.8. Максимальные значения параметров ЛЭ
5.1. ИС ТТЛ серий
283
ИС
155ЛА1
531ЛА1
555ЛА1
1531ЛА1.
1533ЛА1
155ЛА2
531ЛА2
555ЛА2
1531ЛА2
1533ЛА2
155 Л A3
531ЛАЗ
555ЛАЗ
1531ЛАЗ
1533ЛАЗ
155ЛА4
531ЛА4
555ЛА4
1531ЛА4
1533ЛА4
155ЛА6
555ЛА6
155ЛА12
531ЛА12
555ЛА12
531ЛА16
1530ЛА20
155ЛЕ1
531ЛЕ1
555ЛЕ1
1531ЛЕ1
1533ЛЕ1
SN74
20
520
?520
F20
ALS20
30
530
L530
F30
.41.530
00
500
1500
F00
ALS00
10
510
1510
F10
ALS10
40
1540
37
537
1537
5140
AS140
02
502
1502
F02
ALS02
tpHb/tpLH,
НС
15/22
4,5/5
15/15
3,8/3,9
12/12
15/22
7/8
20/15
5/5,5
12/12
15/22
8/7
15/15
3,6/3,9
12/12
15/22
5/4,5
15/15
3,7/3,9
10/11
15/22
24/24
15/22
6,5/6,5
24/24
6,5/6,5
3,4/3,8
15/22
5,5/5,5
15/15
3,5/4,8
10/12
Iccl/Icch,
мА
11/4
18/8
2,8/0,8
5Д/1,4
1,5/0,4
6/2
10/5
1,8/0,48
7/1,5
0,9/0,36
22/8
36/16
4/1,6
10,2/2,8
3/0,85
16,5/6
27/12
3/1,2
7,7/2,1
2,2/0,6
27/8
6/1,8
35/10,5
80/36
12/3,5
44/18
50/27
25/11
45/29
6/2,2
13/5,6
4/1,5
Iol/Ioh,
мА
16/0,4
20/1
8/0,4
20/1
8/0,4
16/0,4
20/1
8/0,4
20/1
8/0,4
16/0,4
20/1
8/0,4
20/1
8/0,4
16/0,4
20/1
8/0,4
20/1
8/0,4
48/1,2
24/1,2
48/1,2
60/3
24/1,2
60/40
20/1
16/0,4
20/1
8/0,4
20/1
8/0,4
Функция
4И-НЕх2
8И-НЕ
2И-НЕх4
ЗИ-НЕхЗ
4И-НЕх2
2И-НЕх4
4И-НЕх2
2И-НЕх6
2И-ИЛИ-
-НЕх4
Продолжение табл. 5.8
ИС
155ЛЕ2
155ЛЕЗ
155ЛЕ4
555ЛЕ4
155ЛЕ5
155ЛЕ6
531ЛЕ7
155ЛИ1
531ЛИ1
555 ЛИ 1
1531ЛИ1
1533ЛИ1
531ЛИЗ
555ЛИЗ
1531ЛИЗ
1533ЛИЗ
155ЛЛ1
531ЛЛ1
555ЛЛ1
1531ЛЛ1
1533ЛЛ1
155ЛН1
531ЛН1
555ЛН1
1531ЛН1
1533ЛН1
155ЛП5
531ЛП5
555ЛП5
1533ЛП5
5ЛГ74
23
25
27
1527
28
128
5260
08
508
1508
F08
ЛХ508
511
1511
FU
ALSU
32
532
1532
F32
ЛХ532
04
504
1504
F04
ЛХ504
86
586
1586
Л?586
tpHb/ipLH,
НС
15/22
15/22
11/15
15/15
12/9
12/9
6/5,5
19/27
7,5/7
' 20/15
5/5,5
10/14
7,5/7
20/15
5/5,5
10/13
15/22
7/7
22/22
5/5,5
14/12
15/22
5/4,5
15/15
3,5/4,8
12/12
22/30
10/10,5
22/30
22/27
Iccl/Icch,
мА
15/9
19/16
26/16
3,3/1,5
57/21
57/21
45/29
33/21
57/32
5,7/3,4
12,9/8,3
4/2,4
42/24
5,1/2,6
9,7/6,2
2,5/1,3
40/19
68/32
8,2/4
15,5/8,3
5/2,3
33/12
54/24
5,4/2,4
15,3/4,2
3,8/1,1
50/50
75/75
10/10
7/7
Iol/Ioh,
мА
16/0,8
16/0,8
16/0,4
8/0,4
48/2,4
48/2,4
20/1
16/0,8
20/1
8/0,4
20/1
8/0,4
20/1
8/0,4
20/1
8/0,4
16/0,8
20/1
8/0,4
20/1
8/0,4
16/9,4
20/1
8/0,4
20/1
8/0,4
16/0,8
20/1
8/0,4
8/0,4
Функция
4ИЛИ-НЕх2
4ИЛИ-НЕх2
ЗИЛИ-НЕхЗ
ЗИЛИ-НЕхЗ
2ИЛИ-НЕх4
2ИЛИ-НЕх4
5ИЛИ-НЕх2
2Их4
ЗИхЗ
2ИЛИх4
НЕхб
XOR х4
284
Глава 5. Логические элементы и триггеры
4.1. ИС ТТЛ серий
285
Окончание табл. 5.8
ИС
155ЛР1
155ЛРЗ
155ЛР4
555ЛР4
531ЛР9
531ЛР11
555ЛР11
555ЛР13
1533ЛР13
155ЛД1
155ЛДЗ
SN74
50
53
Я55
1555
564
551
1551
1554
ALSbA
60
tpHb/tpLH,
НС
15/22
15/22
15/22
20/20
2,7/5,5
2,7/5,5
20/20
20/20
20/20
—
Iccl/Icch,
мА
14/8
9,5/8
14/8
0,7/0,4
16/12,5
22/17,8
1,6/1,1
2/0,9
1,6/1,25
4/2,5
4/2,5
Iol/Ioh,
мА
16/0,4
16/0,4
16/0,4
8/0,4
20/1
20/1
8/0,4
8/0,4
8/0,4
Функция
И-ИЛИ-НЕ
И-ИЛИ-НЕ
И-ИЛИ-НЕ
И-ИЛИ-НЕ
И-ИЛИ-НЕ
И-ИЛИ-НЕ
И-ИЛИ-НЕ
И-ИЛИ-НЕ
И-ИЛИ-НЕ
ЕХР-АШу.2
ЕХР-№
легчают установление функционального назначения ИС по их
названию или номеру. Основные статические и динамические
параметры рассмотренных в монографии зарубежных ИС при-
приведены в табл. П2.1 и П2.2 [27, 36, 37]. Полезный справочный
материал можно найти также в [38].
Интегральные схемы различных серий, имеющие одинако-
одинаковые названия (например, ЛАЗ, ЛИ1 и т.д.), как правило, име-
имеют одинаковое функциональное назначение и расположение вы-
выводов. Указанное правило позволяет использовать ИС новых
серий при модернизации старых разработок. Однако, имеют-
имеются и исключения из этого правила, например, ИС 555ЛР11 и
531ЛР11 (см. рис. 5.13) имеют разное число входов у одного из
ЛЭ И-ИЛИ-НЕ. В дальнейшем встретятся еще подобные при-
примеры. Конечно, не следовало бы для ИС, имеющих различное
функциональное назначение, использовать одинаковые обозна-
обозначения.
Классификация ИС по степени интеграции. Для количе-
количественной оценки сложности ИС используются понятия малой, сред-
средней, большой и сверхбольшой степени интеграции. Соответственно
этому ИС подразделяются на МИС (до 100 компонентов), СИС A01
- 1000 компонентов), БИС A001 - 10000 компонентов) и СБИС (более
10000 компонентов). По-английски перечисленные степени интегра-
интеграции называются:
'LS31
1
4
g
Э
10
13
LS63
1
1
1
1
1
1
'В7
'ALS\33
'S135
A
0
1
2
3
&
=1
rj
F
0
1
2
3
= At
7 -GM),,4 -V i^|
4,1» - #C
&
8 - GNb
'ASB00
8 - GHS 11
16 - V —
'AS802
14
13
12
11
18
Ig
2
3
4
6
7
6
Э
1
17
18
IS
It-
1
10 - <?М>
'.CS1832
2
2
8
11
14
18
19
3
4
6
7
Э
10
12
13
17
18
20
1
lt>
n
lt>
lt>
1»
lt>
Рис. 5.16
=1
/11
Sl
AZ
B2
P
-t
A\
Bl
=r
/12
B2
P
1
1
F
1
2
F
1
2
8 - GND, is - V
'ALSB10 'AS103SA
12
11
16
15
1
~
4
5
Э
10
12
13
= 1 <
=1 I»
-t (}
= 1 <J
1
~2~
4
g
Э
Го
12
13
H <
lt> <
H <
1> <
7 - GNb
14 - V
7 - GHD
14 - V
'ALSQ003
l
2
&t>
286
Глава 5. Логические элементы и триггеру
55/ — Small-scale integration (малая степень интеграции),
MSI — Medium-scale integration (средняя степень интеграции),
LSI — Large-scale integration (большая степень интеграции),
VLSI — Very-large-scale integration (сверхбольшая степень инте-
интеграции).
Деление ИС на классы по числу компонентов, в них содержащих-
содержащихся, достаточно условно и может со временем изменяться.
5.2. Интегральные схемы КМОП серий
Для проектирования цифровых ИС кроме биполярных п-р-
п- и р-га-р-транзисторов используются также униполярные по-
полевые га- и р-канальные транзисторы (рис. 5.17,а), которые на-
называются МОП-транзисторами (MOS-transistors; MOS — Metal-
Oxide-Semiconductor — металл-окисел-полупроводник). В об-
общем случае полевой транзистор имеет четыре электрода: исток
S (Source), сток D (Drain), затвор G (Gate) и подложка SS
(Substrate). Вывод затвора в изображении полевых транзисторов
смещается ближе к истоковому выводу. Изображение канала с
обогащением штриховой линией символизирует отсутствие про-
проводимости между стоком и истоком при нулевом напряжении
затвор-исток. На рис. 5.17,а символами "+" и "-" обозначены
полярности напряжений на электродах для нормального режи-
режима работы полевого транзистора. Подложка SS обычно подклю-
подключается к истоку или к одному из полюсов источника питания.
о
Лв-ss "+" ~~р р-канал
Jit-ss "+" L п-канал
Рис. 5.17
На рис. 5.17,6 показана схема включения пары комплемен-
комплементарных транзисторов (транзисторов с разными типами кана-
каналов), представляющая собой электронный ключ — инвертор
(ЛЭ НЕ). Особенностью данного ключа является отсутствие то-
тока через транзисторы в статическом состоянии, так как при лю-
любом значении входного сигнала один из последовательно вклю-
включенных транзисторов закрыт. Ключ потребляет ток только при
его переключении на интервале времени, в течение которого из-
изменяется входной сигнал. На этом интервале оба транзистора
Ы.2. ИС КМОП серий
287
|открыты, так как входной сигнал имеет значения 0 < V/ < Vdd,
|гго приводит к значениям разностей напряжений между затво-
затворами и истоками п- и р-канальных транзисторов, значитель-
о отличающимися от нулевых. Наибольший ток протекает при
= VDD/2.
? Полевые транзисторы позволяют построить не только ци-
«фровые, но и аналоговые ключи для коммутации двуполярных
|?налоговых сигналов, что невозможно сделать на биполярных
^транзисторах. На рис. 5.17,в показан основной элемент такого
(аналогового ключа (вместо потенциала земли для коммутации
^двуполярных сигналов следует подать отрицательное напряже-
*йие Vee)- При значениях Gv = Vdd иС„ = Vee оба транзисто-
транзистора закрыты (сопротивление Roff закрытого ключа составляет
^сотни МОм) — ключ разомкнут, а при Gp = Vee и Gn = Vdd
Скрывается один из транзисторов в зависимости от полярности
^Коммутируемого входного напряжения Vee < V/ < Vdd- В этом
гслучае сопротивление между полюсами ключа In/Out и Out/In
составляет от единиц до сотен Ом в зависимости от типа клю-
ряа (сопротивление Долг открытого ключа). Чем меньше зависи-
зависимость величины Долг от напряжения коммутируемого сигнала,
тем выше линейность ключа. При проектировании аналоговых
ключей принимают меры по улучшению их линейности. Вход
In/Out и выход Out/In у аналогового ключа неразличимы —
входом будет тот полюс ключа, на который подан коммутируе-
коммутируемый сигнал.
Разработаны три основные технологии изготовления ИС на
полевых транзисторах:
га-МОП технология (n-MOS technology),
р-МОП технология (p-MOS technology),
КМОП технология (CMOS technology; CMOS — Complemen-
Complementary MOS).
Все эти технологии постоянно совершенствуются с целью
Увеличения быстродействия и степени интеграции элементов на
"*ристалле. К настоящему времени разработано несколько де-
десятков этих технологий.
Схемотехника КМОП ИС. Первые КМОП ИС серии
CD4000 были разработаны фирмой RCA в 1968 г. [26], затем бы-
была выпущена серия CD4000A, вытесненная впоследствии A976
г.) серией CD4000B с улучшенными характеристиками. Данные
1Серии ИС выпускают многие зарубежные фирмы, например,
Motorola (ИС серии МС14000.В), National Semiconductor (ИС
серии CD4000B), Phillips Components (ИС серии HEF4000B),
SGS-Ates (ИС серий НСС4000В/НCF4000B) и др. Общим не-
J
288
Глава 5. Логические элементы и триггеры
У2. ИС КМОП серий
289
достатком ИС всех этих серий является их низкое быстродей-
быстродействие (время задержки сигналов tpd достигает сотен не) и малые
значения выходных токов.
В 1981 г. фирмами Motorola и National Semiconductor были
разработаны ИС серий 54НС/74НС {НС — High speed CMOS),
близкие по физическим параметрам к сериям 54LS/74LS. В
частности, быстродействие этих КМОП и ТТЛ серий одинако-
одинаково (среднее время задержки вентиля tvd = 10 не). Еще большее
быстродействие было достигнуто в КМОП сериях 54АС/74АС
(АС — Advanced CMOS), разработанных в 1985 г. фирмой Texas
Instruments Inc. {tvd = 3,5 не). Положительные свойства как
ТТЛ ИС, так и КМОП ИС были реализованы фирмой TI в ИС
серии ВСТ A987 г.), изготовляемых по ВгСМОб'-технологии
(Bipolary CMOS TTL Compatible input — технология с размеще-
размещением биполярных и КМОП транзисторов на одном кристалле
с уровнями входных и выходных сигналов ИС, совместимых с
ТТЛ-уровнями) [27].
В табл. 5.9 приведено соответствие отечественных и зару-
зарубежных серий КМОП ИС. Напряжение питания у КМОП ИС
можно изменять в широких пределах — чем выше напряже-
напряжение питания, тем больше быстродействие ИС. По выполняемым
функциям и (или) нумерации выводов ИС серий 4000 в большин-
большинстве своем отличаются от ТТЛ ИС аналогичного функциональ-
функционального назначения. Функциональный ряд ИС серий 54НС/74НС
включает в себя часть ИС как ТТЛ серий 54/74, так и КМОП
серий 4000 (ИС с одинаковыми номерами во всех этих сери-
сериях имеют одинаковое функциональное назначение и нумерацию
выводов).
На рис. 5.18,а показаны цепи диодной защиты входов и
выходов ЛЭ от электростатического напряжения у ИС серии
CD4Q0QA, а на рис. 5.18,5— у ИС серии CD4000J9. Такую защи-
защиту входов и выходов имеют все цифровые ИС, кроме преобразо-
преобразователей уровней напряжений CD4049UB E61ЛН2) и CD4050B
E61ПУ4), у которых используется другой вариант защиты вхо-
входов (рис. 5.19). При первом варианте защиты входов уровни
входных сигналов не должны превышать напряжения питания
Vdd из-за открывания диода, включенного между входом и по-
полюсом Vdd- При втором варианте защиты уровни входных сиг-
сигналов могут в несколько раз превышать значение Vdd, не выво-
выводя ИС из строя (избыточное напряжение гасится на резисторе).
В этом случае ИС работает как понижающий преобразователь
уровня логической 1. Входная цепь обеспечивает также защиту
от отрицательных значений напряжений входных сигналов. В
Таблица 5.9. Соответствие отечественных и зарубежных
КМОП серий
Отечественные
серии ИС
164, 176
564, 561
КР1561
1564
КР1554
КР1594
Зарубежные
серии ИС
CD4000
СД4000Л
МС14000Л
CD4000B
МС14000В
54#С
74АС
74АСТ
Фирма
RCA
RCA
Motorola
RCA
Motorola
National
Semicondictor,
Motorola
Texas
Instruments
Напряжение
питания, В
9и3...15
3...15
3...18
2...6
3...5,5
СИхххД
CDixxxS
Рис. 5.18
Рис. 5.19
I Г. И., Ножыыеи Т. Я.
290
Глава 5. Логические элементы и триггеры
5.2. ИС КМОП серий
291
дальнейшем цепи защиты входов и выходов, как правило, пока-
показываться не будут.
Различие между сериями CD4000A (рис. 5.19,а) и CD4000B
(рис. 5.19,6) заключается в наличии на выходах ИС послед-
последней дополнительных буферов для развязки ИС от внешней сре-
среды. Вместо серии CD4000A в настоящее время выпускается се-
серия СD4000UВ с небуферированными выходами, имеющая ана-
аналогичные электрические параметры (U В — Unbuffered, В —
Buffered). Наличие в серии CD4000B дополнительных выход-
выходных буферов приводит к увеличению задержек сигналов в ЛЭ,
но улучшает переключательные характеристики. Сравнитель-
Сравнительная характеристика этих серий приведена в табл. 5.10.
Таблица 5.10. Параметры ИС серий CD4000B и CD4000UB
Параметр
Выходное сопротивление
при Vdd = 5 В, Ом (typ)
Задержка распространения,
измеренная на уровне
50% от Vdd, нс
Коэффициент усиления по
переменному току, dB
Ширина полосы
пропускания, кГц
Входная емкость, пФ (typ)
пФ (max)
Допустимая величина
помех, В
CD4000B
400
150 (Vdd = 5 В)
65 (Vdd = ю В)
50 (Vdd = 15 В)
68
230 (Vdd = 5 В)
280 (Vdd = ю в)
295 (VDD = 15 В)
1 -2
2-4
1 (Vdd = 5,В)
2 (Vdd = ю В)
2,5 (Vdd = 15 В)
CD4000UB
зависит от
числа входов
60 (Vdd = 5 В)
зо (Vdd = Ю В)
25 (Vdd = 15 В)
28 (VDD = 5В)
23 (Vbc - ЮВ)
18 (Vdd = 15В)
710 (Vdd = 5 В)
885 (VDd = Ю В)
2800 (VDD = 15 В)
2-3
5-10
0,5 (Vdd = 5 В)
1 (Vdd = ю В)
1 (Vdd = 15 В)
Реализация аналогового ключа MC14016J3 показана на рис.
5.20. При значении сигнала ОЕ = 1 (ОЕ — Output Enable) ключ
открыт, а при ОЕ = 0 — закрыт. В закрытом состоянии ключ
характеризуется большим выходным импедансом и принято го-
говорить, что выход находится в Z-состоянии. Вместо потенциа-
Рис. 5.20
Рис. 5.21
ла земли можно подать отрицательное напряжение Vee, но пРи
этом должно выполняться условие Vdd ~ Vee < 15 В.
Схема двухвходового ЛЭ ИЛИ-НЕ CD4001B представлена
на рис. 5.21. Выходной каскад на двух комплементарных тран-
транзисторах является буферным каскадом, так как он изолирует
все внутренние связи от выхода ЛЭ. Различие между небуфери-
пованной (UB) и буферированной (В) сериями наглядно видно
из рис. 5.22, где представлены ЛЭ MC140UUB и МС14011Д,
выполняющие одинаковые функции 2И-НЕ. Другое схемотех-
схемотехническое исполнение ЛЭ 2И-НЕ показано на рис. 5.23.
Универсальный набор элементов, состоящий из двух ком-
комплементарных пар МОП-транзисторов и инвертора, реализован
в ИС CD4007UB (рис. 5.24). Данный набор позволяет пользо-
пользователю с помощью внешних соединений выводов ИС получать
аналоговые коммутаторы и ЛЭ:
аналоговый двухканальный коммутатор (рис. 5.25) — соеди-
соединены выводы 2 и 9; 4 и И; 3 и 6; 8, 10 и 13; 1, 5 и 12;
три инвертора — соединить выводы 2, 11 и 14; 4, 7 и 9; 8 и
13 (выход НЕ со входом 6); 1 и 5 (выход НЕ со входом 3); 10 —
вход НЕ, 12 — выход НЕ;
ЗИЛИ-НЕ — соединить выводы 4, 7 и 9; 2 и 13; 1 и И; 5, 8
и 12 (выход ЛЭ со входами 3, 6 и 10);
ЗИ-НЕ — соединить выводы 2, И и 14; 4 и 8; 5 и 9; 1, 12 и
13 (выход ЛЭ со входами 3, 6 и 10);
ЛЭ, реализующий функцию / = x\(x2V х3) — соединить
выводы 2 и 14; 4, 8 и 9; 1 и 11; 5, 12 и 13 (выход /; 6 — хх, 3 —
х2, 10 — х3); ,
ЛЭ, реализующий функцию / = ххх2 V х3 — соединить вы-
выводы 2 и 14; 7 и 9; 4 и 8; 1, 11 и 13; 5 и 12 (выход /; 6 — хь 3 —
*2, ю — х3); _ ,
инвертор с Z-состоянием выхода, выполняющий функцию
19*
292
Глава 5. Логические элементы и триггеры
5.2. ИС КМОП серий
293
f = х при
= 0 и Z-состояние выхода / при
= 1 —
1/4 /MC14011UB 1/4 ЖП4011В
Рис. 5.22
1/4 CD4011B
Рис. 5.23
CD4007UB
R±= 1...5 «Ом
- 15... 30 Ом
Рис. 5.24
Рис. 5.25
f р
соединить выводы 8, 11 и 13; 6 и 9 (ОЁ; 10 — х, 12 — /).
По сравнению с ТТЛ ИС следует отметить следующие до-
достоинства КМОП ИС серий 4000 (серий 561 и 1561):
малая мощность потребления в диапазоне частот до 2 МГц (в
статическом режиме мощность потребления составляет 0,02... 1
мкВт на вентиль);
большой диапазон напряжения питания C ... 15 В) — можно
использовать нестабилизированный источник питания;
очень высокое входное сопротивление A03 ... Ю6 МОм);
большая нагрузочная способность (п = 50; п = 1000 — на
частотах до 10 кГц);
малая зависимость характеристик от температуры.
К недостаткам КМОП ИС серий 4000 (серий 561 и 1561) сле-
следует отнести:
повышенное выходное сопротивление @,5 ... 1 кОм);
большое влияние емкости нагрузки и напряжения питания
на время задержки, длительность фронтов и потребляемую
мощность;
большие времена задержек и длительности фронтов;
большой разброс всех параметров.
Увеличение мощности потребления с повышением частоты
переключения вызвано наличием паразитных емкостей у вхо-
входов ИС. Зависимость динамической мощности потребления Р
от емкости С, частоты переключения / и напряжения питания
определяется формулой:
Графики зависимостей рассеиваемой мощности Р от часто-
частоты / для КМОП и ТТЛ ИС пересекаются на некоторой часто-
частоте, поскольку у ТТЛ ИС динамическая мощность очень слабо
зависит от частоты переключения. На предельно допустимых
частотах мощность потребления КМОП ИС оказывается такого
же порядка, что и у ТТЛ ИС.
В статическом режиме (без перегрузки) у КМОП ИС уровни
выходных сигналов значительно отличаются от уровней ТТЛ
ИС: Vol = 0 В и Voh - Vdd У КМОП ИС в отличие от типовых
значений VOL = 0,2 В и VOh = 3,4 В у ТТЛ ИС. Требования
к уровням входных сигналов также значительно различаются:
V/r, < 0,2- VDd и Vih > 0,8- VDD у КМОП ИС в отличие от VtL <
0,8 В и Vih > 2,0 В у ТТЛ ИС. Соответственно различаются
пороги переключения: Vbu/2 для КМОП ИС и 1,2 В для ТТЛ
ИС. Это вызывает определенные трудности при использовании
в одном устройстве ТТЛ и КМОП ИС — уровень Vqhttl <
294
Глава 5. Логические элементы и триггеры
VlHCMOS при Vdd = 5 В. Способы согласования уровней будут
рассмотрены в § 5.6.
В сериях SN54/SN74 выпускаются КМОП ИС двух типов:
серии 54НС/74НС и 54АС/74АС, не согласованные по входам
с ТТЛ ИС, и серии 54НСТ/74НСТ и 54АСТ/74АСТ, согласо-
согласованные по входам с ТТЛ ИС (не требующие дополнительного
преобразования уровней). Эти серии различаются выполнени-
выполнением входных и выходных цепей ИС, показанных на рис. 5.26,а
для ИС серий 54НС/74НС, на рис. 5.26,6 — для ИС серий
54НСТ/74НСТ, на рис. 5.27 — для ИС серий 54АС/74АС и
на рис. 5.28 — для ИС серий 54АСТ/74АСТ. Пороги переклю-
переключения у ИС серий 54НСТ/74НСТ и 54АСТ/74АСТ находятся
между 1,3... 1,45 В, а у ИС серий 54НС/74НС и 54АС/74 АС
порог переключения равен Vcc/2 при требовании к уровням
входных сигналов, задаваемом неравенствами V/r, < 0,3 V
и ViH > 0,7- Vcc-
о) у
74НС
Рис. 5.26
Рис. 5.27
Рис. 5.28
Помехоустойчивость ИС серий SN54/SN74 приведена в табл.
5.11, из которой видно, что она значительно выше, чем у ТТЛ
серий (см. табл. 5.5). Предельные значения параметров ИС этих
серий указаны в табл. 5.12, а рекомендуемые условия эксплуа-
5.2. ИС КМОП серий
295
Таблица 5.11. Помехоустойчивость ИС КМОП серий
Тип
ИС
НС
нет
АС
ACT
ВСТ
в
iyp
3,84
3,84
3,8
3,8
3,2
Vol.
в
typ
0,33
0,33
0,44
0,44
0,35
V-ГН.
В
2,25
1,3
2,25
1,5
1,4
AVH,
В
typ
1,59
2,54
1,55
2,39
1,8
AVL,
В
^УР
1,92
0,97
1,81
1,05
1,05
Voh,
В
min
3,84
3,84
3,8
3,8
2,4
Vih,
В
min
3,15
2,0
3,15
2,0
2,0
V0L,
В
max
0,33
0,33
0,44
0,44
0,5
В
max
0,9
0,8
1,35
0,8
0,8
AVH,
В
0,69
1,84
0,65
1,8
0,4
AVL,
В
0,57
0,47
0,91
0,36
0,3
Таблица 5.12. Предельные значения параметров
ИС серий SiV74
Параметр
Напряжение питания, В
Отрицат. напряж. питания, В
Положит, входное напряжение, В
Отрицат. входное напряжение, В
Входной ток, мА [max)
Температурный диапазон, °С
НС НСТ AC ACT
7,0 6,0
-0,5
Vcc + 0,5
-0,5
±20
-65... +150
Таблица 5.13. Рекомендуемые условия эксплуатации
ИС серий SiV74
Параметр
Напряжение питания, В
VlLmax.B
ViH min. B
Крутизна фронтов входных
сигналов, нс/В
Температурный диапазон, °С
НС
2-6
0,9
3,15
110
НСТ
4,5-5,5
0,8
2,0
125
-40...
'АС
3-5,5
1,35
3,15
10
+ 85
ACT
4,5-5,5
0,8
2,0
10
296
Глава 5. Логические элементы и триггеры
5.2. ИС КМОП серий
297
тации — в табл. 5.13 [27].
Интегральные схемы КМОП серий, имеющие одинаковые
номера (у зарубежных ИС) или одинаковые буквенно-цифровые
обозначения (у отечественных ИС раздельно по группам серий
176/561/564/1561 и 1564/1554), выполняют одинаковые функ-
функции и совпадают по разводке внешних выводов. В дальнейшем
на рисунках для ИС КМОП серий будет указываться название
ИС только одной конкретной серии, хотя аналогичные ИС мо-
могут быть и в других сериях.
561ЛА7
1561ЛА9
561ЛА8
'4011
1
2
8
3
4
5
11
12
[3
&
&
&
<
'4023
2
3
4
g
Э
10
11
12
&
&
'4012
7 - GHD
7 - GHD
14 - Vdd
8,8 - НС
7 - GHD
'4 " VDD
1561 лиг
1
2
5
8
Э
8
12
Гз~
&
&
&
&
'4081
561ЛН4
1561ЛЕ5
7 - GHD
14 " VDD
1561 ЛЕЮ
1
2
8
3
4
5
11
12
13
1
'4О2 5
3
8
10
1564ЛЕ9
1561ЛЕ6
2
3
4
g
Э
10
11
12
1
'4002
'4002
1
13
6,8 - НС
7 - вНЪ
1564ЛП13
CD4077B
1
~7
g
8
8
3
12
13
=1 .
=1 i
= 1 .
=1 1
'7288
3
4
10
11
561ЛП2
1561ЛП14
1
2
5
8
Э
8
12
13
=1
=1
= 1
'4030
'4070
3
4
10
11
5
1
2
13
3
4
11
g
6
3
61ЛП1
*2
'no
DD
i
12
7 - GHD
14 - V
7 - GND
14 - V
14 - V
7 - GHD
7 - GHD
14 - V _
7 - GHD
14 -I/
Рис. 529
На рис. 5.29 представлены ЛЭ И-НЕ, И, НЕ, ИЛИ-НЕ и
сумма по модулю два, выпускаемые отечественной промышлен-
промышленностью. На графических обозначениях указаны номера анало-
аналогов зарубежных ИС. Логические элементы серии 176 приведены
на рис. 5.30. Применение ИС 176ЛП1 было рассмотрено выше
при описании ее зарубежного аналога CD4007 (СОР — компле-
комплементарные пары транзисторов, G — затвор, DP и DN — стоки
р-канального и n-канального транзисторов, SP и SN — истоки
176ЛП1
G
Q
CO?
CO?
D?
ЬН
S?
D?
DM
'4007
13
8
2
1
5
4
Il2
r
176ЛИ
1
2
3
4
5
8
Э
10
11
13
&
8
Il2
Г
176ЛП4
3
~4
5
11
12
13
8
1
1
1
8
10
Э
'4000J
7 - GMl
14 - V
176ЛП11
2
3
4
5
Э
10
11
12
8
1
1
1
13
8
г
176ЛП12
2
3
4
5
Э
To
11
12
8
&
&
-Jo'
7 - GHD
14 - V
7 - GHD
14 - V _
7 - GM)
'4 DD
7 - GHD
14 - V
Рис. 5.30
CD4041UD
i I*
CD406BB
CD107BS
'HC407B
'HC36
'HC7006
'HC700B
4
2
3
4
5
Э
10
11
Г?
&
2
~3
4
5
Э
10
11
12
1
8,8
7 ¦
14 ¦
- IK
- GHD
- V
DD
/MCI 40688
Ci •
- HO
8,8
7 ¦
14 ¦
- IK
- GHD
- V
DD
MCI407BB
Ci ¦
- IK)
& <!
12 - GHD
24 - V
18 - V
Рис. 5.31
298
Глава 5. Логические элементы и триггеры
5.2. ИСКМОП серий
299
/^-канального и n-канального транзисторов). Зарубежные ЛЭ,
не имеющие в настоящее время отечественных аналогов, пока-
показаны на рис. 5.31 и 5.32.
CD4071B
1
2
5
6
Э
8
12
13
1
1
1
1
CD4072B
'НС4072
3
4
10
11
2
~3
4
~5
3
То
11
12
1
1
7 - GND
CD40B5B
в,8 - NC
7 - GND
14 - VDD
CD40B6B
CD4073B
1
2
~8
3
4
5
11
12
13
&
&
&
CD4075B
'НС4075
э
1U
1
2
8
3
4
5
11
12
13
1
1
1
CD4082B
2
3
4
5
1
2
12
13
10
5
~т
8
Э
11
&
&
1
&
&
1
1
<
1
1
2
12
13
10
5
6
8
3
11
&
&
1
&
&
1
1
7 - GND
14 " VDD
'НС5В
2
3
4
S
1
12
13
14 - V
14 - V
14 - V
&
&
&
&
1
1
7 - GND
1 - НС
7 - 6ND
14 - V
Рис. 5.32
Параметры ИС КМОП серии ТАН С приведены в табл. П2.1
и П2.2 [27, 39], а в табл. П2.3 — параметры ИС серий 4000 [40,
41], которые в первую очередь следует учитывать при проек-
проектировании цифровых и микропроцессорных устройств. Параме-
Параметры отечественных ИС серий 176, 561 и 1561 можно найти в
справочниках [35, 42, 43], а ИС серии 1554 — в [34]. Полезный
справочный материал по ИС КМОП серий имеется в [44].
Интегральные схемы серий 54АС11000/74ЛС11000.
Для уменьшения уровня помех у быстродействующих КМОП
ИС, возникающих при переключении ЛЭ, предпочтительнее
использовать центральное расположение выводов питания на
кристалле, причем выходы ИС следует располагать на той
стороне, где находится общий вывод питания (GND). Фир-
Фирма TI выпустила серии ИС SN54АСПх х x/5iV74ACllx x x
и 5iV54ACTllxxx/5iV74AC:rilxxx, где число И указыва-
указывает на центральное расположение выводов питания ИС, а чи-
числа ххх — порядковый номер ИС, как и в остальных сериях
SN54/SN74. На рис. 5.33 приведены ЛЭ этих серий.
Интегральные схемы серий SN54BCT/SN74BCT.
Как указывалось выше, ИС данных серий изготовляются по
BiMOS технологии. Входные цепи ИС выполняются по схеме,
приведенной на рис. 5.34,а, что делает входы этих ИС совме-
совместимыми с ТТЛ-уровнями входных сигналов.
В микропроцессорных системах в большом количестве ис-
используются шинные драйверы и приемопередатчики, причем в
каждый момент времени в активном состоянии находится прие-
приемопередатчик или драйвер только одного внешнего устройства,
а остальные — в Z-состоянии. Драйверы и приемопередатчи-
приемопередатчики, выполняемые по ТТЛ технологиям, в Z-состоянии выходов
потребляют ток того же порядка, что и в активном состоянии
выходов, хотя не выполняют большую часть времени полезной
работы.
Основная цель разработки BiMOS ИС и заключалась в рез-
резком снижении потребляемого тока в Z-состоянии выходов ИС,
предназначенных для проектирования внешних устройств ми-
микропроцессорных систем. На рис. 5.34,5показана схема ЛЭ с Z-
состоянием выхода, выполненного по BiMOS технологии (Input
Circuit — входная цепь, показанная на рис. 5.34,а).
Неиспользуемые входы ИС. При проектировании цифровых
устройств на ИС могут использоваться не все их входы. Исходя из
логики работы разрабатываемого устройства, на эти входы следует
подать либо логический уровень 0, либо уровень 1. Логический уро-
уровень 0 как в ТТЛ, так и в КМОП ИС подается подключением неис-
неиспользуемого входа к корпусу (О В). Логический уровень 1 подается
на неиспользуемые входы подключением их к источнику напряжения
питания Vcc (ТТЛ ИС) или Vdd (КМОП ИС), однако входы ТТЛ
ИС серий 54/74, 54L/74L, 54Я/74Я и 54S'/74S', в которых исполь-
используются многоэмиттерные транзисторы, рекомендуется подключать к
источнику питания через токоограничивающий резистор для защиты
от скачков напряжения, возникающих, например, при включении пи-
питания.
Способы подачи на входы ИС констант 0 и 1 изображены на рис.
5.35,а (логический уровень 1 можно подавать с выходов ЛЭ, если не-
некоторые из них остались в устройстве неиспользованными). Величина
резистора определяется из соотношения
Яшах =
300
Глава 5. Логические элементы и триггеры
5.2. ИС КМОП серий
301
'ЛСП 000 'ЛСП 002 'ЛСН 004 'ДТП 008 'ЛСП 010 'ЛИ 1011
& <
& .
& <
& .
2_ JL
16
Э_ 13
' 14
6 11
То"
7 Э
8
1 <
1 .
1 (
1 <
2 20
19
3
18
6 13
12
7
11
&
&
&
&
2
3
6
7
1
16
13
14
11
10
6
8
7
&
&
&
2
3
6
1
Те
13
14
11
10
9
8
7
&
&
&
4,5 - 6HD
12,13 - V
4,3 - SND
12,13 - V
14,17 - К
4-7 - GND
4,3 - Gt/D
12,13 - V
4,3 - Gtlb 4,5 - Gtlb
12,13 - V 12,13 - V
'ЛС11020 'ЛСП021 'ЛСП 027 'ЛИ 1030
1
2
13
12
10
Я
7
6
&
&
у
1
2
13
12
10
~~э
~в
&
&
8,14 - НС
4 - em
11 - V
8,14 - NC
4 - Ш)
11 - V
1
16
15
14
11
10
9
8
1
1
1
_3
2
1
14
13
&
'ЛСП 032
2
'ЛС11034
6,7,10 - t/C
4 - GtID
ii - V
1
1Ь
15
14
И
10
9
8
1
1
1
20
19
16
13
11
11
1
1
1
1
1
1
4,3 - Ш>
4,3 - Ш> 14,17 - t/C
12,13 - V 4-7 - Ш)
СС* DD
Рис. 5.34
1 —
п
'ДТП 051
'ЛСП 064
'ЛСН 086
9
8
7
8
2
1
14
13
12
10
&
&
ft
&
1
1
11 - V_
13
77
3
2
1
Т_4
7
6
10
9
8
&
9
«
&
&
1
4 - C/VD
11 - V
1
13
14
М
1U
э
8
= 1
= 1
-1
-\
'леи 800
4,3 - C/VD
12,13 - V
1
24
23
22
21
20
17
16
15
14
ГТ
&t>
'ЛС11802
'лен 81 о
1
7»
23
22
21
20
17
18
13
14
13
12
i>
¦\
13 111 13 111 4,3 - Gtlb
3-8 - G/VD;i8,i9 - V
•
1-
D —
H-
555ТИ2
b
>c
¦R
T
1—i
b —
"-
R —
Яббтмг
S
b
>c
¦R
T
_ ? —
_ Г
R—<
555THZ
1 ]
s
»
>c
> R
T
5—<
1 —
R—ч
вввтмг
S
»
T
-
-
961THZ
s
>C
R
T
_ Г
0 —
R
561THZ
S
0
>c
R
T
s —
I
R
5S1THZ
S
>C
R
T
s —
Г'ц
R —
SE
>c
*
1THZ
T
Рис. 5.33
Рис. 5.35
L
302
Глава 5. Логические элементы и триггеры
15.3. Триггеры Шмитта
303
где п — число подключенных к резистору входов ЛЭ.
У многовходовых ЛЭ И, ИЛИ, И-НЕ и ИЛИ-НЕ неиспользуемые
входы можно подключать к используемым (рис. 5.35,6). Если какой-
либо вход ИС, выполненной по ТТЛ-технологии, не подключен ни к
корпусу, ни к источнику питания, то она будет работать так, как будто
на этот вход подан логический уровень 1, но надежность работы будет
низка (импульсные помехи, вызванные переключением соседних вхо-
входов и выходов, могут привести к непредусмотренному срабатыванию
ИС).
На рис. 5.35,6 показаны различные варианты включения ТТЛ
D / R-S-триггера при неполном использовании его функциональных
возможностей, определяемых функцией переходов
Q+ - S V (D ¦ dH V Q ¦ 1Н) • Я.
Если тактовый сигнал Я = const @ или 1), то dH = 0, и ника-
никакие помехи на информационном входе D не могут вызвать ложного
срабатывания асинхронного потенциального Д-5-триггера, описывае-
описываемого функцией переходов Q+ = S V Q ¦ R. Из этого следует, что в этом
случае вход D можно оставить неподключенным к полюсам источни-
источника питания.
Соответствующие варианты включения КМОП ?)/Д-5-триггера
при неполном использовании его функциональных возможностей по-
показаны на рис. 5.35,г — у КМОП ИС не рекомендуется оставлять не-
неподключенным ни одного неиспользованного входа из-за открывания
входной комплементарной пары транзисторов, что приводит к проте-
протеканию большого сквозного тока и резкому увеличению потребления
мощности в статическом режиме.
5.3. Триггеры Шмитта
Схемы, имеющие разные уровни включения и выключения
(пороги срабатывания), называются триггерами Шмитта. Ин-
Интегральные триггеры Шмитта выполняют, кроме того, функцию
ЛЭ НЕ, И-НЕ, ИЛИ-НЕ (инвертирующие триггеры Шмитта)
или И, ИЛИ (неинвертирующие триггеры Шмитта). Инвертиру-
Инвертирующий триггер Шмитта SN74LS132, на входе которого включен
ЛЭ 2И, а на выходе — ЛЭ НЕ, изображен на рис. 5.36. Разные
уровни срабатывания в этой схеме обеспечиваются усилителем
с обратной связью по току, выполненным на транзисторах VTI
и VT2.
На рис. 5.37,а показаны временные диаграммы формирова-
формирования неинвертирующим триггером Шмитта выходного сигнала
Vo с крутыми фронтами из медленно меняющегося входного
напряжения V/. Выходное напряжение триггера Vo скачком из-
изменяется с 0 на 1 при достижении входным напряжением V;
верхнего порога Vp и скачком изменяется с 1 на 0 при пере-
Рис. 5.36
VP
VN
OL
Г !
, f
\ VOH
¦i h
*>*
Рис. 5.37
сечении входным напряжением нижнего уровня V/v, т.е. триг-
триггеры Шмитта имеют два устойчивых состояния, но в отличие
от триггеров, рассмотренных в § 3.3, они имеют один вход и
могут управляться как цифровым, так и аналоговым сигналом
(под цифровыми сигналами понимаем сигналы, имеющие фрон-
фронты малой длительности, а под аналоговыми — сколь угодно ме-
медленно изменяющиеся сигналы). На рис. 5.37,6показана переда-
передаточная характеристика (петля гистерезиса) триггера Шмитта.
Разность уровней AV — Vp — Vjv называется шириной петли
гистерезиса.
Триггеры Шмитта часто используются для формирования
прямоугольного напряжения из синусоидального, а также для
фильтрации помех в линиях связи, величина которых не превы-
превышает значения AV. В частности, для увеличения помехозащи-
помехозащищенности ИС на некоторых их входах устанавливаются встро-
встроенные триггеры Шмитта.
На рис. 5.38 представлены триггеры Шмитта как отечествен-
отечественного, так и зарубежного производства. Если триггер шмитта
304
Глава 5. Логические элементы и триггеры
155ТЛ1
'LSI 8
555ТЛ2/Ш9
CD40106B
MCI 4106В
MCI4584B
531ТЛЗ
1
2
4
3
9
10
12
13
&Я
&1
'13
3,11 -НС
7 - GHD
14 - V
'НС7002
1
2
4
3
9
10
12
13
LS24
&Я .
&Я .
&Я <
&Я <
'132
3
6
6
J 1
1561ТЛ1
1
2
3
6
6
9
12
13
&Я <
&я <
&Я (
&я <
'4093
3
4
to
tl
'НС7001
i
2
4
~?
9
10
12
13
&я
&я
7 - Ш>
'ДСП 013
1
2
4
9
Го
12
13
1Я с
1Я <
1Я <
1Я <
2
6 4
1 з
6 9
' 10
11 12
13
1Я
1Я
1Я
1Я
3 1
2
12
в 13
6
в _7
9
10
11
&я
&я
20
3
19
18
3_ 13
12
6,14 -#С 11
4 - ем>
14 - V
7 - GND
14 - V
ti - V
4-7 - S/VD 4,3 - GHD
13,16 - V 12,13 - V
Рис. 5.38
Таблица 5.14. Основные параметры триггеров Шмитта
ТТЛ серия
ИС
155ТЛ1
155ТЛ2
555ТЛ2
155ТЛЗ
531ТЛЗ
SN74
13
14
L514
132
5132
Уровни сраба-
срабатывания, В
vP
1,5
1,5
1,66
1,5
1,77
vN
1Д
1,1
0,86
1,1
1,22
tpd,
НС
max
27
28
27
28
13
Iccl/Icch,
мА
max
32/23
60/36
6/3,5
40/24
68/44
Функция
4И-ТШ-НЕх2
ТШ-НЕхб
ТШ-НЕхб
2И-ТШ-НЕх4
2И-ТШ-НЕх4
5.3. Триггеры Шмитта
305
имеет входную логику И или ИЛИ, то сигнал, подаваемый на
вход триггера, формируется как конъюнкция или дизъюнкция
нескольких сигналов. В табл. 5.14 приведены основные параме-
параметры некоторых триггеров Шмитта [28 - 30].
Триггер Шмитта А (В) имеет прямой А (В) и инверсный
DO a {DO в) выходы, причем инверсный выход находится в Z-
состоянии при ОЕ = 0 (рис. 5.39,6). В состав ИС входит фазовый
детектор, выполняющий функцию F = А® В, т.е. ИС может ис-
использоваться в качестве чувствительного элемента в системах
фазовой автоподстройки частоты.
У триггеров Шмитта, изготовляемых по КМОП-технологии,
пороги срабатывания и ширина петли гистерезиса зависят от
напряжения питания. Так, триггеры Шмитта C.D4093 E64ТЛ1)
характеризуются типовыми значениями величин [40]:
VP = 2,9 В, VW = 1,9 В при VDD = 5 В;
VP = 5,9 В, VW = 3,9 В при VDD = 10 В;
VP = 8,8 В, VW = 5,8 В при VDD = 15 В.
Интегральная схема МСЫ583В (рис. 5.39,а) содержит два
триггера Шмитта — Aw В, которые имеют входы RPA (RPB),
RN A (RNB) и RA (RB) управления порогами срабатывания Vp
и Vff. Пороги Vp и Удг можно изменять независимо двумя рези-
резисторами i?i и /?2 или одним резистором R оба порога одновре-
одновременно. При R] = i?2 = 5 кОм данные триггеры характеризуются
значениями величин:
VP = 3,3 В, VN = 1,7 В при VDD = 5 В;
VP = 5,7 В, VW = 4,3 В при VDD = 10 В;
VP = 8,2 В, VN = б, 8 В при VDD = 15 В.
Кроме указанных выше применений триггеры Шмитта могут ис-
использоваться для построения генераторов, схем расширения импуль-
импульсов и др. На рис. 5.40,а показана типовая схема автогенератора на
триггере Шмитта. Частота выходного сигнала гене^тора Q определя-
определяется постоянной времени ДС-цепи. Работу этого генератора поясняют
временные диаграммы на рис. 5.40,5. Заряд и разряд конденсатора С
может происходить только до напряжений, определяемых пороговы-
пороговыми уровнями Vp я Vft- При достижении напряжением на конденсато-
конденсаторе Vc одного из этих уровней происходит скачкообразное изменение
выходного сигнала генератора Q. Максимальная величина сопроти-
сопротивления резистора R зависит от входного тока триггера Шмитта 1ц
(так, для ИС 555ТЛ2 рекомендуются значения R < 1 кОм). Частота
генерируемых импульсов / = О, 7/RC [25].
В схеме генератора с времязадающей Ri ДгС-цепью, приведенной
на рис. 5.40,6, резистор Дг служит для регулирования скважности вы-
выходного сигнала (возможно установить скважность 2). Стабильность
20 Пухальскмй Г, И., Новосельцевд Т. Я.
306
Глава 5. Логические элементы и триггеры | 5.4. ЛЭ с открытым коллектором
307
частоты генераторов на триггерах Шмитта определяется стабильно-
стабильностью пороговых напряжений V/> и Vjv и достаточна для многих прак-
практических применений. Времязадающую ЛС-цепь из схемы генератора
можно исключить для получения максимальной частоты генерируе-
генерируемого сигнала. Так, частота генерации в схеме, изображенной на рис.
5.41, составляет 36 МГц (на D-триггере собран делитель частоты на
2 для получения сигналов со скважностью 2).
в - СЮ, 16 - VDD
Рис. 5.39
Рис. 5.40
а) у
Л
UJUL
j
Finn
Рис. 5.41
Рис. 5.42
Ha рис. 5.42,а показана схема расширителя импульсов. Значение
входного сигнала G — 1 вызывает быстрый разряд конденсатора С
благодаря малому выходному сопротивлению ЛЭ НЕ с открытым
коллекторным выходом при низком уровне его выходного напряже-
напряжения и устанавливает значение выходного сигнала триггера Шмитта
Q = 1. На интервале значения сигнала G = 0 происходит заряд кон-
конденсатора С. Как только напряжение Vc достигнет порогового напря-
напряжения Vp (рис. 5.42,6), срабатывает триггер Шмитта, и его выходной
сигнал изменяется с 1 на 0. Длительность выходного сигнала Q = 1
определяется времязадающей ДС-цепью.
5.4. Логические элементы с открытым
коллекторным выходом
Физические параметры и функциональные возможности ЛЭ
зависят от выполнения их выходного каскада (усилителя тока).
Использование мощных или (и) высоковольтных транзисторов в
выходных каскадах ЛЭ предопределяет область их применения.
Классификация выходных каскадов ЛЭ. В ТТЛ ИС
наиболее часто используются пять типов выходных каскадов:
1. На рис. 5.43,а показан ЛЭ с каскадным, или стандарт-
стандартным, выходом (totem-pole output), выполняющий функцию f(v):
напряжения Va и Vg всегда изменяются в противофазе (если
Va = L — низкий уровень, то Vb = Н — высокий уровень, и
наоборот; здесь L и Н означают величины напряжений, закры-
закрывающих и открывающих соответствующие транзисторы). Такой
ЛЭ обеспечивает большой выходной втекающий ток Iol (от-
(открыт нижний транзистор) и значительно меньший по величине
выходной вытекающий ток 1он (открыт верхний транзистор),
что обусловлено, в частности, наличием диода и ограничиваю-
ограничивающего ток резистора R (при коротком замыкании выхода ЛЭ на
корпус он не выходит из строя).
Описанный выходной каскад в разных сериях может иметь
различные модификации (другие значения R, или вместо верх-
верхнего транзистора и диода может использоваться составной тран-
транзистор). Логические элементы со стандартным выходом имеют
нагрузочную способность п > 10 (см. табл. 5.4). Такой же вы-
выходной каскад имеют ЛЭ с повышенной нагрузочной способно-
способностью.
2. На рис. 5.43,6 изображен ЛЭ с открытым эмиттерным вы-
выходом, выполняющий функцию f(v): коллектор подсоединен
к полюсу Vcc, эмиттер выходного транзистора не подключен к
нагрузке внутри ИС, а подсоединен к отдельному внешнему вы-
выводу ИС (Ri — внешняя нагрузка). В данном выходном каскаде
Используются, как правило, мощные транзисторы, рассчитан-
рассчитанные на большой ток нагрузки. Такие выходные каскады имеют
некоторые интерфейсные ИС (например, передатчики для ли-
линий связи 559ИП4, 1102АII2 и др.). Нагрузка RL к этим ЛЭ под-
го*
308
Глава 5. Логические элементы и триггеры
/<v>
fCV>
г>
V
ее
*1—
Х2 —
•
5Г—<
ЛЭ
||
J4
Рис. 5.43
ключается между выводами эмиттера и корпуса, т. е. выходной
каскад представляет собой эмиттерный повторитель, обеспечи-
обеспечивающий в отличие от каскада со стандартным выходом большой
выходной ток 1он (Source current— вытекающий ток). При низ-
низком уровне выходного напряжения Vol ток через транзистор
отсутствует, и выходной каскад имеет большое выходное сопро-
сопротивление, определяемое величиной Rl-
3. На рис. 5.43,в показан ЛЭ с открытым коллекторным
выходом, выполняющий функцию f(v): эмиттер подсоединен
к корпусу, коллектор выходного транзистора не подключен к
нагрузке внутри ИС, а подключен к отдельному внешнему вы-
выводу ИС (Rl — внешняя нагрузка). Схема ЛЭ 2И-НЕ с откры-
открытым коллекторным выходом изображена на рис. 5.43,г A/4 ИС
SN74LS26).
Выходные транзисторы изготовляются на разные токи на-
5.4. ЛЭ с открытым коллектором
309
грузки и разные допустимые напряжения питания: +5, +15,
+30, +35 В и др. Выходы с открытым коллектором транзистора
должны быть подключены с помощью внешнего резистора Rl к
соответствующему источнику питания Vcc = 5 В или Vdd > 5
В. Если выходной транзистор открыт (на базу поступает вы-
высокий уровень напряжения Н), то на выходе устанавливается
низкий уровень напряжения Vol- Если же транзистор закрыт
(на базу поступает низкий уровень напряжения L), то на выхо-
выходе устанавливается высокий уровень напряжения Voh = Vpp,
значительно превышающий уровень логической 1 в ЛЭ со стан-
стандартным выходом.
Если используются мощные выходные транзисторы, то вы-
I ходной каскад обеспечивает большой выходной ток Iol (Sink
: current— втекающий ток). Чем больше ток Iol при Vol = 0,4 В,
тем меньше выходное сопротивление каскада при низком уров-
уровне выходного напряжения. При высоком уровне выходного на-
напряжения Voh ток через транзистор отсутствует, и выходной
каскад имеет большое выходное сопротивление. В этом случае
выходное сопротивление каскада определяется внешней нагруз-
нагрузкой Rl- На рис. 5.43,5 показаны временные диаграммы, пояс-
поясняющие работу ЛЭ 2И-НЕ с открытым коллекторным выходом
— из-за различия выходных сопротивлений при низком Vol и
высоком Voh уровнях выходных напряжений отрицательный и
положительный фронты выходного сигнала имеют разную дли-
длительность. Длительность положительного фронта определяется
постоянной времени нагрузки т = RlCl (см. рис. 5.43,в) и во
много десятков раз больше длительности отрицательного фрон-
фронта при больших емкостных нагрузках Cl-
4. Выходные каскады, представляющие собой изолирован-
изолированные транзисторы (коллектор, эмиттер и база мощных выходных
транзисторов подключены только к внешним выводам ИС), ис-
используются в интерфейсных ЛЭ и позволяют более гибко вы-
выбирать схему их подключения как к ЛЭ, так ji к нагрузке, в
зависимости от решаемой задачи. Логические элементы с изо-
изолированными транзисторами используются, например, в пере-
передатчиках данных 155ЛП7, 1102АП5, 1102АПЮ по линиям связи
(выходные транзисторы обеспечивают ток 300 мА).
5. На рис. 5.43,е показан ЛЭ с тремя состояниями выхода,
выполняющий функцию f(v): ЛЭ имеет управляющий вход ОЕ
(Output Enable — разрешение выхода), одно из значений сигна-
сигнала на котором переводит оба выходных транзистора в закрытое
состояние (табл. 5.15). При значении UE = 0 ЛЭ с тремя со-
состояниями выхода работает так же, как и ЛЭ со стандартным
выходом. В табл. 5.15 обозначено: L (Low) — низкий уровень
310
Глава 5. Логические элементы и триггеры
Таблица 5.15. Логический элемент
с Z-состоянием выхода
ОЕ
0
0
1
VA
L
Н
L
VB
Н
L
L
Выход
0
1
Z
1533ЛА8
2
3
5
6
8
9
11
12
SO. <
SO.,
82,
8=2 <
'01
1
4
10
13
555ЛА9
555ЛА11-д
1
4
5
9
10
12
13
ч
&0. <
'03
'26
3
6
8
11
555ЛА10
1
2
13
3
4
5
9
10
11
*
80
'12
12
6
8
1533ЛА7
1
2
4
5
9
10
12
13
80
<
'22
6
8
3,11 - NC
7 - GND
555ЛА13
1533ЛА23
l
4
5
9
10
12
13
80, <
&2t><
82^ <
SO,
'38
'1003
3
6
8
1 1
1
1
3
5
9
11
13
155ЛНЗ-Д
155ЛН5-Д
155ЛН2 1533ЛН10
7 - Gt/D
" " Vcc
155ЛП4-Д
155ЛП9-Й
1533ЛП17
2
14 - V
555ЛИ2
7 - GND 14 - V
14 - V _
555ЛИ4
7 - 6ND 7 - CM)
14 - V
555ЛП12
14 - V
531ЛР10
14 - V_
1
3
5
8
11
11
lfi>
'17
¦07
lfi>
'1035
'08
1
2
13
3
4
5
9
10
11
82
80
'15
8 11
12
'33
4
10
13
4
5
9
10
12
13
=!«
=12
-10
12
'136
7 - S/VD
14 - V,
cc
7 - S/W3
14 - V
7 - S/VD
1 ~ cc
7 - ем>
14 - V
Рис. 5.44
14 - V -2
9
1
iT
13
2
3
4
5
8
8
8
8
lfl
'65
CC
7 " Ш), 14 - V
4
JT3 с открытым коллектором
311
Таблица 5.16. Основные параметры ЛЭ с открытым
коллекторным выходом ТТЛ-серий
ис
155ЛА7
531ЛА7
555ЛА7
1533ЛА7
155ЛА8
555ЛА8
1533ЛА8
531ЛА9
555ЛА9
1533ЛА9
155ЛА10
555ЛА10
155ЛА11
155ЛА13
531ЛА13
555ЛА13
555 Л И2
555ЛИ4
155ЛН2
531ЛН2
555ЛН2
1533ЛН2
155ЛНЗ
155ЛН5
155ЛП4
155ЛП9
555ЛП12
531ЛР10
SAT 74
22
522
LS22
ALS22
01
L501
L501
503
L503
,4X503
12
L512
26
38
538
L538
L509
L515
05
505
L505
ALSOb
06
16
17
07
L5136
565
Voh,
В
15
5
5
5
15
5
5
5
5
5
15
5
15
15
5
5
5
5
15
5
5
5
30
15
15
30
5
5
tpd, НС
(CL = 15пФ)
22
5
16
20
22
16
16
5
16
16
22
16
13,5
12,5 D5пФ)
6,5 E0пФ)
19 D5пФ)
20
20
24
5
16
14
12,5
12,5
13
13
18
5,5
Р,
мВт
20
35
4
2,5
40
8
5,2
70
8
5
30
6
40
98
164
17,2
17,2
12,9
60
105
12
7,5
156
156
126
126
30
29
IoL,
мА
16
22
8
8
16
8
8
20
8
8
16
8
16
48
60
24
8
8
16
20
8
8
40
40
40
40
8
20
Функция
4И-НЕх2
2И-НЕх4
2И-НЕх4
ЗИ-НЕхЗ
2И-НЕх4
2И-НЕх4
2Их4
ЗИхЗ
НЕхб
НЕхб
НЕхб
Повтор.х6
Повтор.х6
XOR х 4
И-ИЛИ-НЕ
312
Глава 5. Логические элементы и триггеры
сигнала, Н (High) — высокий уровень сигнала, Z — высок о-
импедансное состояние выхода (от единиц до сотен МОм). При
значении СГЁ = 1 напряжения VA и Vb на базах транзисторов
принимают низкий (закрывающий) уровень, что делает невоз-
невозможным протекание выходных токов через транзисторы. Для
реальных ЛЭ Z-состояние выхода характеризуется током утеч-
утечки порядка 20 ... 40 мкА.
Логические элементы с открытым коллекторным вы-
выходом. На рис. 5.44 приведены ЛЭ с открытым коллекторным
выходом, выпускаемые отечественной промышленностью. От-
Открытый коллекторный выход (open-collector output) обозначен
знаком "Q", а мощные выходы — знаком " t>". Использование в
выходных каскадах высоковольтных транзисторов указано зна-
знаком "Л", добавленным к названию ИС (например, 555ЛА11-Д).
" В табл. 5.16 приведены максимальные значения основных
параметров ЛЭ с открытым коллекторным выходом [28 - 30,
32]. Выпускаемые зарубежными фирмами ЛЭ с открытым кол-
коллекторным выходом, не имеющие отечественных аналогов, по-
показаны на рис. 5.45.
'4LS811
1
3
3
э
11
13
7
ALS35
14
14
14
14
14
14
2
4
Б
8
10
12
- GHD
- V
ее
2
3
3
Б
8
Э
11
12
'39
&4><
«».
&4><
&0> J
1
,4
10
13
7 - ОГО
14 се
1
2
3
Б
8
Э
12
13
1'
LS266
=14 <
=14 <
=14 <
=14-
^3
4
10
11
ее
'/ОВ01
1
2
4
3
7
8
12
1 3
13
1_8
19
&4><
&Ф^ (
&0^'
&5^ <
&2^ <
=14
=14
=14
ю - S/VD.20 - V^
Рис. 5.45
Применения ЛЭ с открытым коллекторным выхо-
выходом. Наиболее важным свойством ЛЭ с открытым коллектор-
коллекторным выходом является возможность реализации с их помощью
логических операций, называемых "монтажное ИЛИ" и "мон-
"монтажное И".
На рис. 5.46 показана схема, состоящая из m ЛЭ, каждый
из которых с учетом инвертирования сигнала в выходном кас-
5.4. ЛЭ с открытым коллектором
313
ЛЭ
h
ЛЭ
h
<
/Cv)
<
Рис. 5.46
каде выполняет функцию f(i/), где и = (хп,..., х\). Из рис. 5.46
видно, что выходной сигнал схемы принимает значение логиче-
логического нуля в тех случаях, когда выходной сигнал хотя бы одного
ЛЭ равен нулю. Выходное напряжение может принять уровень
логической единицы только в том случае, если все выходные
транзисторы закрыты. Таким образом, простое подсоединение
коллекторов выходных транзисторов нескольких ЛЭ к общей
нагрузке Rl реализует функцию "монтажное ИЛИ" для нуле-
нулевых выходных логических уровней и функцию "монтажное И"
для единичных выходных логических уровней. В общем виде
схема на рис. 5.46 описывается функцией
/и = V/•¦(") = Пли-
E.1)
На рис. 5.47,а некоторая функция f(v) четырех переменных
задана диаграммой Вейча, из которой следует, что
/(") =
V Х^Х2 V Z32l = Х4 © Х2 V
Этой функции соответствует схема на рис. 5.47,5, выполненная
на ЛЭ с открытым коллекторным выходом.
В ЛЭ И-ИЛИ-НЕ с открытым коллекторным выходом рас-
расширение по ИЛИ реализуется без использования специальных
расширителей A55ЛД1 и 155ЛДЗ). На рис. 5.48 показана схема,
выполняющая на основании E.1) функцию
Где Xij — входные сигналы схемы.
Логические элементы с открытым коллекторным выходом
Используют также для повышения уровня логической едини-
единицы выходных сигналов, в частности, для согласования выхо-
314
Глава 5. Логические элементы и триггеры
l5A. ЛЭ с открытым коллектором
315
сг)
1.0.
1
1
"(Г
lO.
1
1
"(Г
:о:
lO.
1
"О
.0,
X
1
1/4 BBBrttllZ 1
=12
&ul-
1/4 5В5ЛД9
&
&
&
&
12
х=1—
Х32
Х61
Х62
хез
Х64~"
Х71
Х72
Х61 —
Х62
Х83
&
&
&
&
12
V
j
Рис. 5.47
Рис. 5.48
+5 В
КМОП
ИС
1/4 595ЛДЭ
t/4 555/U11
Рис. 5.49
дов ТТЛ ИС со входами КМОП ИС при напряжении питания
последних Vdd > +5 В. Если ТТЛ и КМОП ИС имеют оди-
одинаковое напряжение питания (+5 В), то можно использовать
ТТЛ ЛЭ со стандартным выходом, но для надежности пере-
переключения КМОП ЛЭ рекомендуется подключать резистор Ri
к положительному полюсу источника питания, как показано на
рис. 5.49,а (уровень логической единицы на выходе ТТЛ ЛЭ
повышается до +5 В). На рис. 5.49,5показана схема согласова-
согласования уровней при напряжении питания КМОП ЛЭ Vud = + 1-г>
В. В этом случае должен использоваться ЛЭ, выходной каскад
которого выполнен на высоковольтном транзисторе. Понятно,
что все выходы ТТЛ ИС должны быть согласованы с КМОП
уровнями при подключении их ко входам ИС КМОП серий.
Интерфейсные ЛЭ с открытым коллекторным выхо-
выходом. Для управления устройствами, потребляющими большой
ток или требующими для срабатывания высокого напряжения,
фирмой TI разработаны интерфейсные ТТЛ серии SN55/SN75,
содержащие, в частности, передатчики и приемники для линий
связи. К указанным устройствам относятся лампы накалива-
накаливания, реле, линии передачи данных длиной до нескольких кило-
километров и др.
На рис. 5.50 показаны интерфейсные ЛЭ с открытым кол-
1102ДП6-й 1102АП7-й 1102АП8-й 1102АП9-й
155Л15-й 155ЛА18-Й 155/U12-U 1102ДЛ4-й
1102ДП11-й 1102ДП12-й 1102АП13-й 1102АП14-й
S/V75471-U
2
SA75472-U
S/V75473-U
з
й
S/V75474-U
lfit.
4 - GUD
8 - V
ее
4 - GUD
в - V
4 - GUD
8 - V
4 - 6HD
Рис. 5.50
or)
1102АП5,155ЛП7,1102АП10-й S/V75470-U
П1 '
В
DI1
&
Е
&
DI2
*T/V
М2.
7 - GSb, 14 - V
Рис. 5.51
лекторным выходом. В их выходных каскадах используются
высоковольтные мощные транзисторы, рассчитанные на выход-
выходной ток Iol = 300 мА при VOL < 0, 7 В. Данные ЛЭ пригодны
Для управления всеми вышеперечисленными устройствами.
Интерфейсные ИС с выходными каскадами в виде изоли-
ДЮванных мощных транзисторов и способы их подключения к
маломощным выходам ЛЭ и нагрузке Rl представлены на рис.
5.51,а (*TN — Transistor, символ V означает нелогический
элемент; DIj — Data Input, DOj — Data Output — маломощные
выходы ЛЭ, Е — Enable). Коллекторы изолированных тран-
транзисторов TN тремя диодами связаны с подложкой (Substrat) и
выводом питания Vcc (рис. 5.51,6). Благодаря выводу 8 (под-
Ложка) напряжение питания транзистора можно взять отрица-
отрицательным относительно корпуса (вывода 7). Чтобы максимально
Уменьшить взаимное влияние между ЛЭ и выходными транзи-
316
Глава. 5. Логические элементы и триггеры
сторами, вывод подложки следует подключать к наиболее от-
отрицательной точке схемы [26] (диоды в этом случае будут за-
закрыты). Параметры некоторых интерфейсных ИС приведены в
табл. 5.17 (мощные выходные транзисторы у ИС S./V75470 рабо-
работают при напряжении на коллекторе Voh < 40 В).
Таблица 5.17. Мощные логические элементы
с открытым коллекторным выходом
Iol = 300 мА, Vol = 0,7 В
Voh = 15 В
tpd — 15 не
1102АП5
1102АП6
1102АП7
1102АП8
1102АП9
75430
75431
75432
75433
75434
Voh = 30 В
tpd = 21 не
155ЛП7
155ЛИ5
155ЛА18
155ЛЛ2
1102АП4
75450
75451
75452
75453
75454
Voh = 35 В
tpd = 33 не
1102АП10
1102АП11
1102АП12
1102АП13
1102АП14
75460
75461
75462
75463
75464
70 В
33 не
75470
75471
75472
75473
75474
Функция
2И-НЕ
2И
2И-НЕ
2ИЛИ
2ИЛИ-НЕ
На рис. 5.51,а показаны два варианта подключения выход-
выходных транзисторов к внешней нагрузке R^: верхний транзистор
включен по схеме с открытым коллектором (обеспечивается
большой выходной втекающий ток lot)-, а нижний — по схе-
схеме с открытым эмиттером (обеспечивается большой выходной
вытекающий ток 1он)- На маломощных выходах ЛЭ 3 и 12 реа-
реализуются функции DOj — DIjE (j — 1 и 2). Так как выходной
каскад с открытым коллектором инвертирует сигнал DO\, то
верхний ЛЭ выполняет функцию 2И.
Рис. 5.52
Схема передачи данных по несимметричной линии связи
(кабель или витая пара с волновым сопротивлением Z = 100
Ом), включающая передатчик A/2 155ЛИ5) и приемник A/3
559ИП7), показана на рис. 5.52: Ег — разрешение передачи, Ег
— разрешение приема, 12 Hi] — управление приемам. На вхо-
входе приемника стоит триггер Шмитта с пороговыми уровнями
J
5.4. ЛЭ с открытым коллектором
317
Vn < 0,8 В и Vp > 2 В, которые определяют чувствительность
приемника. Триггер Шмитта делает приемник нечувствитель-
нечувствительным к помехам в диапазоне напряжений 0,8... 2 В. Скорость
передачи данных по линии связи зависит от ее длины / (табл.
5.18).
Таблица 5.J8. Скорость
передачи по линии связи
Длина
линии /,
м
3
30
120
450
750
Скорость
передачи,
М6.ит/с
45
40
20
2
0,1
Шинные драйверы с открытым коллекторным вы-
выходом. Любой ЛЭ с повышенной нагрузочной способностью
(усилитель тока) называется буфером или драйвером (Buffer,
Driver). Управляемые (стробируемые) многоразрядные драйве-
драйверы с открытым коллекторным выходом или с Z-состоянием вы-
выхода, используемые для подключения внешних устройств к си-
системной шине данных микропроцессорной системы с помощью
операции "монтажное ИЛИ", называются шинными формиро-
формирователями, или шинными драйверами (Bus Driver). Шинные
драйверы с открытым коллекторным выходом представлены на
рис. 5.53, а их структурные схемы — на рис. 5.54 (Е — Enable
— разрешение передачи данных). Эти драйверы описываются
функциями
i = 7ЩЁ, DOi = DOi V ?, г = 0,1,2,3.
В микропроцессорных системах чаще используется двуна-
двунаправленная передача данных между внешней средой (устрой-
(устройства ввода-вывода, память) и микропроцессором. В этом слу-
случае используются шинные приемопередатчики с одной или дву-
двумя шинами двунаправленной передачи данных, которые также
Можно построить на ЛЭ с открытым коллекторным выходом
,_*¦¦ Z-состоянием выходов. На рис. 5.55 изображены структур-
¦ые схемы одного разряда приемопередатчиков трех типов:
1) Ш -+ DВ прк Т = 0 (ввод данных в микроЭВМ; DO = 1),
¦Ш? —> DO при Т = 1 (вывод данных из микроЭВМ) — приемо-
приемопередатчик с одной двунаправленной линией передачи данных
318
Глава 5. Логические элементы и триггеры
'/О756
BD
BD
DO тт
4
~8
1
17
15.
12
ii
11.
'OIS7S7
Dl
0
1
2
3
E
Dl
0
1
2
E
BD
BD
DO
0
1
2
3
й
DO
0
1
3
DO 2
18 _4_
18 _6
14 _8
12
1
17
3 Ij3_
3 12
7 11_
9
19
ydLS760
Dl
0
1
2
3
E
Dl
0
1
3
r
BD
BD
fi
DO
0
1
2
it
DO
0
1
2
18
16
14
12
3
3
7
9
io - Ш), 20 -
'/U.S762
Ю - GUD, 20 -
'/1LS763
4
6
8
1
17
13
13
11
19
hi
0
1
3
, E
0
1
3
г
BD
BD
DO
о A-
l A-
2 ?
з A.
DO
0
1
2
3
1 2
4
6
8
1
17
Ti
ii
_—
Dl
0
1
2
3
E
Dl
0
1
2
3
E
BD
BD
й \
DO
о А
i <•
2 A
з А
DO
0 <
1 <
2 <
3 ,
io - GUD, 20 - V
to - GUD, 20 - V
Рис. 5.53
io - C/VD, 20 - V
'ALS756, 'ALS7S2, '/1LS763
Dl
к другим вентилям
'AIS7S7,'ALS7B0,'ALS7S2
t —П~
Dl,
no.
E—I 1
к другим вентилям
'AIS7S7
^1
Dl
к другим вентилям к другим вентилям
Ряс. 5.54
5.4. ЛЭ с открытым коллектором
319
Рис. 5.55
(рис. 5.55,а; Z?/ — Data Input — вводимые в микроЭВМ данные,
DO — Data Output — выводимые из микроЭВМ данные, DB —
Data Bidirectional — двунаправленная линия данных, подклю-
подключаемая к шине данных микроЭВМ, Г — Transmit — разрешение
передачи данных от микроЭВМ на внешние устройства);
2) DI -*Т)В при о = Т-Е = 1 (DO = 1),Ш?-> DO при 0 =
Т-Е = 1 — приемопередатчик с одной двунаправленной линией
передачи данных (рис. 5.55,5; Е — Enable— сигнал включения
приемопередатчика); при значении сигнала управления Е = 1
выходы DO = 1 и DB = 1;
3) и А -л ТТВ при а = Т ¦ Е = 1 {DO = 1),ТТВ -> DA при
E = Г • ?" = 1 — приемопередатчик с двумя двунаправленными
линиями передачи данных (рис. 5.55,в); при значении сигнала
управления Е = 1 выходы DA — 1 к DB = I.
В первых двух приемопередатчиках для формирования сиг-
сигналов DO можно использовать и ЛЭ И-НЕ со стандартным вы-
выходом. Более подробно приемопередатчики с открытым коллек-
коллекторным выходом будут рассмотрены в § 5.9.
Логические элементы с открытым стоковым выхо-
выходом. В КМОП сериях для реализации операции "монтажное
ИЛИ" и "монтажное И" вместо ЛЭ с открытым коллектор-
коллекторным выходом выпускаются ЛЭ с открытым стоковым выходом
(open-drain output). Схема ЛЭ 2И-НЕ с таким выходом пока-
показана на рис. 5.56,а (функциональным аналогом ИС CD40107Z?
является отечественная ИС 564 Л А10). Выходные каскады ИС
320
Глава 5. Логические элементы и триггеры
'i§j&. ЛЭ с открытым коллектором
321
564JIA10 обеспечивают ток Iol ~ 32 мА при выходном напря-
напряжении низкого уровня Vol < 0,4 В. Резисторы Rl = 3,3 кОм,
подключенные к выходам ЛЭ (рис. 5.56,6), позволяют получить
ток 1он = 0,8 мА при Voh = 2,4 В и Vcc = +5 В. При значе-
значениях Rl = 150 Ом ИС 564 Л А10 можно использовать в качестве
передатчика симметричной линии связи с волновым сопроти-
сопротивлением Z — 130 Ом (ЛЭ должны работать на линию связи в
противофазе).
1,2,6,8,12,13 - НС
7 - ею,,4 -
иг СО401078
СО4О1078
1
2
'НСШ
'НСОЗ
&а <
г& <
&&.
1
4
110
13
1
~Т
4
5
9
10
12
13
&2 <
&2 с
&2 .
&2 ¦
3
е
9
11
1
3
3
9
11
13
4 - ею -4 « ^ 4 &2 ^- — 12
2
4
S-
9
10
12
2
4
5
9
10
12
13
нсаэ
&2
&2
&2
&2
'НС266
11 II
13
=12
7 - G/YD
7 - GHD
7 - ем>
14 "" се
7 - GHD
14 - V
1,2,6,8,12,13 - НС
7 - <;«>, 14 - V
Рис. 5.56
На рис. 5.56,в приведены ЛЭ с открытым стоковым выходом
серий CD4000 и 54ЯС/74ЯС, выпускаемые зарубежными фир-
фирмами. Выходные каскады приведенных ИС серий 54НС/74НС
обеспечивают ток Iol — 4 мА при выходном напряжении низ-
низкого уровня Vol < 0,26 В.
Типовые цркалевки ИС. Многие ЛЭ, выполняющие различ-
различные функции, но имеющие одинаковое число входов, можно объеди-
объединить в группы, характеризующиеся одинаковой нумерацией их входов
и выходов. На рис. 5.57 показано расположение выводов таких групп
Е
— с
— с
— с
2
3
4
3
в
7
13
12
11
10
9
в
: —|
з —
э —
ЛД4
ЛАЮ
ЛА24
ЛЕ4
ЛИЗ
ЛИ4
ЛИЮ с
— С
— с
с
— с
— с
-*с
'NDE
i"—Т7
2 13
3 12
4 11
S 10
в 9
7 8
3Vee
3-
Т —
3
]
3 —
ЛА1
ЛА6
ЛА7
ЛА16
ЛА22
ЛИ6
ТЛ1
В
Число
выводов ИС
8
14
16
18
20
22
24
28
Номер
GND
4
7
8
9
10
11
12
14
вывода
Vcc
8
14
16
18
20
22
24
28
2
3
4
S
в
7
8
9
10
-Гго
19
18
17
16
IS
14
13
12
11
Рис. 5.57
Таблица 5.19. Расположение
выводов питания
в
в
ЛА20
ЛЕ8
ЛИ7
ЛЛЗ
•1 Пухальскщ! Г. И., Новосельцева Т. Я.
322
Глава 5. Логические элементы и триггеры
отечественных ЛЭ ТТЛ серий типа SNb4/SN74: каждая сплошная
линия, соединяющая внешние контакты ИС, соответствует одному
ЛЭ, а стрелка указывает выход ЛЭ. Такой способ разметки выво-
выводов позволяет в компактной форме представить цоколевки многих
ЛЭ независимо от выполняемой ими функции, переход же к условно-
условному графическому обозначению достаточно просто осуществляется по
их функциональному назначению.
Стандартное расположение выводов питания ИС, изготавливае-
изготавливаемых по ТТЛ и КМОП технологиям, приведено в табл. 5.19. Од-
Однако следует помнить, что некоторые ИС имеют центральное рас-
расположение выводов, которое считается стандартным для ИС серий
54ЛС11/74ЛС11 и 54ЛСГ11/74ЛСГ11.
5.5. Логические элементы с тремя
состояниями выхода
Принцип работы ЛЭ с тремя состояниями выхода (Three-State
Output) был рассмотрен в § 5.4. Например, схема драйвера
74L5126 с тремя состояниями выхода (рис. 5.58) может выда-
выдавать значения сигнала DO = О, 1 и Z, где Z означает высоко-
импедансное состояние (Z-состояние) выхода при ОЕ = О (ОЕ
— Output Enable). В Z-состоянии выход DO имеет неопреде-
неопределенное значение, называемое плавающим потенциалом (floating
potential). При переключении ЛЭ плавающий потенциал может
принимать значения от Vol. До Voh в зависимости от заряда-
разряда емкости нагрузки Cl, или паразитных емкостей. Ло-
Логические элементы с тремя состояниями выхода используются
для реализации операции "монтажное ИЛИ" и имеют, как пра-
правило, повышенную нагрузочную способность.
ЛЭ с тРемя состояниями выхода
323
Рис. 5.58
Логические элементы с тремя состояниями выхода.
Да рис. 5.59,а показана реализация операции "монтажное ИЛИ"
ца ЛЭ 531ЛА17 (символом "ф" обозначаются выходы, имеющие
^-состояние, символом ">" — мощный выход). В отличие от ре-
реализации этой операции на ЛЭ с открытым коллекторным вы-
выводом здесь следует учитывать существенное ограничение — в
любой момент времени может быть включен только один ЛЭ, а
Выходы всех остальных ЛЭ должны находиться в Z-состоянии.
Это ограничение связано с тем, что при противофазном актив-
активном состоянии выходов двух ЛЭ выходной ток ЛЭ с уровнем
выходного сигнала Voh протекал бы через выходной каскад ЛЭ
с уровнем выходного сигнала Vol., только частично поступая в
полезную внешнюю нагрузку. В такой ситуации возможен ра-
разогрев ИС и выход ее из строя. На рис. 5.59,а указанное огра-
ограничение учтено включением ЛЭ НЕ, что обеспечивает подачу
сигнала 0Е{ — О только на один из ЛЭ с тремя состояниями
выхода. Каждый ЛЭ в отдельности выполняет функцию
, если 0Е\ = О,
Z-состояние, если 0Е\ = 1;
г/г
i, если
Z-состояние, если
= 0,
1
Вся же схема описывается мультиплексной функцией
реализованной с помощью операции "монтажное ИЛИ".
531ЛА17
а>
-•Л
3
8
X X X
хв —
&
OF
&
ОЕ
1*0
'NO
7 - 6HD,14 - V
1
2
~Э
~s
8
7
10
И
12
гт
13
—
531ЛД19
&
ОЕ
1«
134
в - GHD.ib - V
Рис. 5.59
21»
1
324
Глава 5. Логические элементы и триггеры
ЛЭ с тремя состояниями выхода.
325
Третье состояние выхода можно исключить подключением
резистора Ri между выходом и полюсом питания Vcc (рис.
5.59,6), что дает возможность использовать управляющий сиг-
сигнал ОЕ в качестве логической переменной переключательной
функции, выполняемой ЛЭ. Так, ИС 531ЛА19 на рис. 5.59,5
при наличии резистора Rl описывается функцией
12
у = ОЕЦхр.
p=i
В КМОП-сериях также выпускаются ЛЭ с тремя состояни-
состояниями выхода (рис. 5.60):
CD40A8B — многофункциональный ЛЭ, описываемый пере-
переключательной функцией
I р2 е Е{рх е п Л» е лда е п Л» е вр) при ое = i,
[ Z-состояние при ОЕ = 0;
MCU50GUB — два стробируемых ЛЭ И-ИЛИ-НЕ, выпол-
выполняющих функции
F. _ J xnxj2 V xj3xj4 ¦ EjE при ОЕ = 0, j = 1 и 2,
1 Z-состояние при ОЕ = 1.
В дальнейшем для компактности вентили (повторители и
¦JI3 НЕ) с Z-состоянием выхода на структурных схемах бу-
?дут обозначаться треугольниками, как показано на рис. 5.61,а.
[Принципиальная схема ИС CD4048B показана на рис. 5.61,6.
ЗЗходы .Рг» Pi и -Ро используются для селекции выполняемой
Ё1С функции (табл. 5.20; ОЕ = 1), а вход Е — для расшире-
расширения функции F по ИЛИ. На этот вход для увеличения числа
Аргументов до 16 подается сигнал с выхода F такой же ИС.
с;
ОЕ
D1
ВТ
ОЕ
тю
=14
ГО Е
р.
CD4048B
=1<5
=14
=1
14
13
12
11
8
Я
4
Я
10
7
_8
19
А
0
2
3
В
0
1
2
3
Р
0
1
2
?
0?
L
•
8 - СТО, 18 - V
Х22 —
Х24
&
&
?1
?
0?
&
&
?2
L
Г2<
8 - STO.18 - V
Рис. 5.60
Рис. 5.61
Шинные драйверы с Z-состоянием выхода. Такие
Драйверы широко применяются в микропроцессорных систе-
системах для подключения микропроцессора, памяти и внешних
устройств к системным шинам адреса, данных и управления
с помощью операции "монтажное ИЛИ". На рис. 5.62 предста-
представлены ИС:
= 555ЛП8, 74425 — четыре линейных драйвера для буфери-
[рования независимых линий с инверсным сигналом управления
рЕ (LD — Line Driver, DI — Data Input, DO — Data Output);
k 74Z.5126, 74426 — четыре линейных драйвера для буфериро-
Ьания независимых линий с прямым сигналом управления ОЕ;
155ЛН6 — 6-разрядный шинный драйвер (BD — Bus Driver)
С инверсными выходами;
I 155ЛП10 — 6-разрядный шинный драйвер с прямыми выхо-
выходами;
155ЛП11, 561ЛНЗ, 571ХЛ5 — 4- и 2-разрядные шинные
326
Глава 5. Логические элементы и триггеры
5.5. ЛЭ с тремя состояниями выхода.
327
Таблица 5.20. Многофункциональный ЛЭ CD4048B
/>2
О О О О
1
1
1
1
А
0
0
1
1
0
0
1
1
Ро
0
1
0
1
0
1
0
1
?-Л3^
Е-Аз/
Е-(Аз
Е-(Аз
Е~УА3
Е-(Аз
J Л2
12Л]
УЛ
VA
У А
ЬЛ,
УЛ
V.
2 V
2 V
2V
Ло
2V
Функция F
4i V Ло V В3 V В2
Л! УЛ0)(В3УВ2
~А\ V Л0)(В3 VB2
Ai V Ло V В3 V В
D D D D
Л! УЛ0)(В3УВ2
з V В3В2В1В0
VB
VJ5
VB
1 VB0
1VB0)
'1 V Во)
?i VB0
1 VBo)
555ЛП8, '425
Dl
at
Dl
ot
Dl
Dl
r
LD
LD
LD
LD
'123
DO
DO
DO
DO
'LSI 26/426
155ЛН6
155ЛП10
D/
Ot
Ы
Ot
Ы
Ot
Ы
Ot
U>
LD
LD
LD
i
DO
i
DO
«
DO
6
DO
2
4
e
10
12
77
D/
0
1
2
3
4
5
—|
BD
¦ 1
, 2
L_
'366
DO
0<
1 <
2<
3<
4<
5<
Dl
a
l
2
3
4
5
—
BD
> 1
h
'363
DO
0
1
2
3
4
5
155ЛП11
561ЛН3.571ХЛ5
Dl
a
l
2
3
«?
о;
0
1
f
BD
BD
'367
'4503
87
«
DO
0
1
2
3
«
DO
0
1533ЛН7.571ХЛ4
8 - GHD,16 -
561ЛН1
01
up
BD
BD
'зев
'36a
0?r -г
Dl
0
1
2
3
4
5
—
?
ol
BD
-4302
?
0<
1 <
2<
3<
4<
5<
a - 6HD,ie - V
a - GHD.ie - V a - <JM),i6 - V
драйверы с прямыми выходами;
1533ЛН7, 571ХЛ4 — 4- и 2-разрядные шинные драйверы с
инверсными выходами;
561JIH1 — 6-разрядный шинный драйвер с инверсными вы-
выходами, выполняющий функции
- _ J DIj V Е, если ОЕ = О,
) 3 1 Z-состояние, если ОЕ = 1,
где j = 0,1,...,5; DIj (Data Input) — входные информацион-
информационные сигналы; Е (Enable) — стробирующий сигнал; DOj (Data
•Output) — выходные сигналы; ОЕ (Output Enable) — сигнал
разрешения выхода.
' Все перечисленные ИС, кроме 561ЛН1, описываются функ-
)циями
= {
DIj, при ОЕ = 1,
Z-состояние, при ОЕ = О,
E.2)
Рис. 5.62
где j — номер разряда драйвера, ОЕ = ОЕ\ОЕ^ для ИС
155ЛН6 и 155ЛП10. Драйвер 561ЛН1 обеспечивает выходные
токи Iol = 5,3 мА и 1он = 0,5 мА.
На рис. 5.63 показаны ИС:
1533АПЗ, 1804ВТ2, 74Л151240, 74ALS2240, 74ALS468A,
74ЯС4305, 74ЛС11240 — два 4-разрядных шинных драйвера с
инверсными выходами и сигналами управления ОЕ;
1533АП4, 74ЯСТ2241, 74Л151241, 74ЛС11241 — два 4-раз-
4-разрядных шинных драйвера с прямыми выходами и сигналами
управления ОЕ и ОЕ;
1533АП5, 1804ВТЗ, 74ALS12UA, 74ALS22UA, 74ALS467A,
74ЯС4306, 74ЛС11244 — два 4-разрядных шинных драйвера с
прямыми выходами и сигналами управления ОЕ;
74ALS230 — два 4-разрядных шинных драйвера с прямыми
и инверсными выходами и сигналами управления ОЕ;
74ALS231 — два 4-разрядных шинных драйвера с инверс-
инверсными выходами и сигналами управления ОЕ и ОЕ.
Выпускаются также 8- и 10-разрядные шинные драйверы с
сигналами управления ОЕ = OE\OEi, представленные на рис.
5.64. Эти драйверы также описываются функцией E.2). Драй-
Драйверы 74ALS74Q и 74ALS747 имеют на информационных входах
Внутренние резисторы R — 20 кОм, подключенные к питанию
Усе (знак "§" указывает задание высокого уровня сигнала на
входах). Такие входы можно подключать к механическим пере-
переключателям, разомкнутому состоянию которых соответствует
328
Глава 5. Логические элементы и триггеры *S.5. ЛЭ с тремя состояниями выхода.
329
1533АПЗ,1804ВТ2 1533АП4 1533АП5,1804ВТЗ
/ЛШ240//11S2240 'ВСТ2241/ЛШ241 ЛШ244Л//1152244Л 'ALS23Q
1533ДП12//1152540 1533ДП13,-/1L52541
я
01
0
1
2
3
OE
В
DI
0
1
2
3
О~Е
BD
BD
'240
6 1
D0\
о
1
2
3'
DO
0<
1 J
2
3
2
4
6
8
1
17
13
13
11
19
Я
о;
0
l
2
3
OE
S
DI
0
1
2
3
OE.
BO
BD
41
«
DO
0
1
2
3
$
DO
0
1
2
3
ю - (»#D,2O - Vcc io - GHD,20 - Vcc io - GHD.20 - Vcc io - (J#D,20
'/ILS231 '/ILS467/1 '/ILS468d 'HC4305
2
4
6
8
-н
17
Гз
Гз
77
1_9
Я
о;
0
1
2
3
ое
s
ы
0
1
2
3
во
BD
'244
6
DO
0
1
2
3
в
DO
0
1
2
3
18 2
16 4
14 6
12 8
1
3 17
3 13
7 13
э 77
19
1
DI
0
1
2
3
ol
s
DI
0
1
2
3
ol
BD
BD
DO
0 I
1 i
3.
DO
0
1
2
3
2
4
6
8
1
17
[3
7з
и
19
DI
0
1
2
3
OE
DI
0
1
2
3
OE
BO
BD
2{
3<
DO
0(
4
2?
3
I
DI
0
1
2
3
OE
Ы
0
1
2
3
F
BD
BD
в
DO
0
1
2
3
в
DO
0
1
2
3
2
4
6
8
1
12
14
16
18
12<
1 « °
1
2
3
0E
DI
0
2
3
BD
BD
Ц
0
1
2
3'
DO
0<
Л
2i
3
1
2
_3
4
3
1
6
7
~8
9
11
DI
0
1
2
3
OE
DI
a
1
2
3
ol
BD
BD
Do\
1
2{
3.
DO
0'
1
2?
3
I
io - GNS,20 - Vcc io - (»#D,20 -
'HC4306 'ЛС11240
12 22.
12 21
11 21
16 20
13 17
14 16
io - 6Hb,2O - Vcc io - GHD,20 - Vcc
'ЛС11241 'ДС11244
2
3
4
3
1
6
7
8
8
DI
0
1
2
3
iOE
DI
0
1
2
3
0~E
BD
BO
в
DO
0
1
2
3
в
DO
0
1
2
3
Я
DI
0
1
2
3
OE
В
Ы
0
1
2
3
a
BD
BD
в
DO
о <!
l i
г<
3<
DO
0'
1 i
2
23
22
21
20
24
17
16
IS
14
13
Я
DI
0
1
2
3
OE
В
DI
0
1
2
3
OE
BD
BO
DO
0
1
2
3
«
BO
0
1
2
3
l
2
3
4
9
10
11
12
23
22
21
20
24
1ЧГ
IE
13
14
13
Я
о;
0
2
3
0E
Я
DI
0
2
3
BD
BD
$
DO
0
2
3
«
DO
0
i
i
2
3
10
11
12
io - GND.2Q - V
3-е - GHD
18,19 - Vcc
3-8 - GHD
18,18 - VcC
3-8 - GHD
18,18 - Vcc
2
3
4
~6
7
9
1
Щ
1
я
о;
0
l
2
3
4
5
6
7
&o;
1 1
> 2
BD
'340
DO
ii
!
_2
3
4
3
6
7
8
9
1
Я
01
0
1
2
3
4
5
6
7
BO
&0E
. 1
. 2
'341
DO
0
1
2
3
4
5
6
7
- GHD,20 - V^ io - G«!,20 - V^
2
_!
6
_2
12
14
16
18
T3
1533АП14
DI
0
1
2
3
4
5
6
7
h
BD
'463
«
DO
0
1
2
3
4
5
6
7
1533АП15
3
3
7
8
11
13
13
17
2
4
~6
~8
12
14
16
18
^
DI
0
1
2
3
4
5
6
7
4ft
> 1
, 2
|
BO
'486
DO',
0<
1 <
2(
3^
4<
5<
Б
7(
- vcc io - ghd,20 - vc
'/1LS746
'/1LS747
5
DI
0
1
2
3
4
5
6
7
BD
&0E
!
«
DO
0<
1 <
2<
3<
4<
5<
6<
7<
5
DI
0
1
2
3
4
5
6
7
BD
&0E
«
DO
0
1
2
3
4
5
6
7
'F827, 'BCT2827
'/ILS29827
'F828,'BCT2828
'/1LS29828
- GHD,20 - Vcc io - G#D,20 - Vcc
2
3
4
3
6
7
8
9
To
ii
DI
0
1
2
3
4
5
6
7
8
9
BD
&0E
1
> 2
«
DO
0
1
2
3
4
5
6
7
8
9
12 " (»#D,24 -
'ЛС11827
12 - 5*0,24 -
Dl
0
1
2
3
4
5
6
7
8
9
BD
&0E
> 1
> 2
в
DO
0
1
2
3
4
5
6
7
8
9
27
26
23
24
23
20
19
18
17
16
—<
'ЛС11828
DI
о
1
2
3
4
5
6
8
9
BD
&0E
!> l
> 2
DO
1
2
4
8<
9,
8-9 - GHD
21,22 - V
CC
e-9 - GHD
21-22 - V
CC
Рис. 5.64
Рис. 5.63
330
Глава 5. Логические элементы и триггеры
Х&.5. ЛЭ с тремя состояниями выхода
331
подача на драйверы уровня сигнала логической 1, что позволя-
позволяет не ставить внешние резисторы.
Структурные схемы драйверов различных типов изображе-
изображены на рис. 5.65. Шинные драйверы 74ALS1XXX характеризуют-
характеризуются ультранизким потреблением мощности, а шинные драйверы
74ALS2X X X и 7АВСТ2Х XX с демпфирующими резисторами 25
Ом (MOS Drivers) предназначены для работы с n-МОП памя-
памятью. В табл. 5.21 приведены основные параметры некоторых
драйверов с Z-состоянием выходов.
Таблица 5.21. Основные параметры драйверов с тремя
состояниями выхода
ис
555АПЗ
531АПЗ
1533АПЗ
555АП4
531АП4
1533АП4
555АП5
1533АП5
555АП12
555АП13
1533АП14
1533АП15
1804ВТ2
1804ВТЗ
155ЛН6
1533ЛН7
155ЛП8
555ЛП8
155ЛП10
155ЛП11
571ХЛ4А
571ХЛ5А
SN7A
L5240
5240
ALS2A0
L5241
5241
ALS2A1
L5244
ALS2AA
L5540
L5541
ALSA6b
ALSA66
Лт2964
Л7Л2965
366Л
ALSZ6SA
125
LSUbA
365Л
367Л
LSZ6SA
LSZ67A
Iol/Vol,
мА/В
24/0,5
64/0,5
24/0,5
24/0,5
64/0,5
24/0,5
24/0,5
24/0,5
24/0,5
24/0,5
24/0,5
24/0,5
12/0,8
12/0,8
32/0,5
24/0,5
16/0,5
24/0,5
32/0,5
32/0,5
24/0,5
24/0,5
Ioh/Voh,
мА/В
-15/2,0
-15/2,0
-12/2,0
-15/2,0
-15/2,0
-15/2,0
-15/2,0
-15/2,0
-15/2,0
-15/2,0
-15/2,0
-15/2,0
-5,2/2,4
-15/2,4
-5,2/2,4
-2,6/2,4
-5,2/2,4
-5,6/2,4
-2,6/2,4
-2,6/2,4
tpd, НС
(CL = 50 пФ)
10,5
4,5
6
12
6
10
10
10
15
16
12
10
35
35
И
15
10
8
12
12
9,5
9,5
Iss,
мА
22
90
8,5
22
108
28
22
25
24
30
19
16
100
120
59
13
32
И
65
65
12
14
На основе ЛЭ с Z-состоянием выхода можно построить при-
приемопередатчики с двунаправленной передачей данных. На рис.
5.66 изображены структурные схемы одного разряда приемопе-
приемопередатчиков трех типов:
1) DI —>¦ DB при Г = 0 (ввод данных в микроЭВМ; вы
к другим вентилям
'/ILS2240
5Г -J7"
к другич вентилям
, '/1LS29828
5Г.
D1
т
к другич вентилям
'/1LS2540
Ы
к другим вентилям
'/1LS541, '/1LS29827
к другим вентилям
'/1LS2541
к другим вентилям
5.65
Рис. 5.66
332
Глава 5. Логические элементы и триггеры
5-6. Преобразователи уровней сигналов
333
ход DO в Z-состоянии), DB -»• DO при Т = 1 (вывод данных
из микроЭВМ) — приемопередатчик с одной двунаправленной
линией передачи данных (рис. 5.66,а; DI — Data Input— вводи-
вводимые в микроЭВМ данные, DO — Data Output — выводимые из
микроЭВМ данные, DB — Data Bidirectional — двунаправлен-
двунаправленная линия данных, подключаемая к шине данных микроЭВМ,
Т — Transmit — разрешение передачи данных от микроЭВМ на
устройства ввода-вывода);
2) DI —> DB при a = Т ¦ ОЕ = 1 (ввод данных в микроЭВМ;
выход DO в Z-состоянии), DB -»• DO при /3 = Т • ОЕ = 1 (вы-
(вывод данных из микроЭВМ) — приемопередатчик с одной двуна-
двунаправленной линией передачи данных (рис. 5.66,6; ОЕ — Output
Enable — сигнал включения приемопередатчика); при значении
сигнала управления ОЕ = 1 выходы DO и DB находятся в
Z-состоянии;
3) DA -»• Ъ~В при а = Т ¦ ОЕ = 1, Ъ~В -> DA при E =
Т • ОЕ =1 — приемопередатчик с двумя двунаправленными
линиями передачи данных (рис. 5.66,в); при значении сигнала
управления ОЕ = 1 выходы DA и DB находятся в Z-состоянии.
Подробнее приемопередатчики с Z-состоянием выхода рас-
рассмотрены в § 5.9. В приемопередатчиках для передачи в одном
направлении можно использовать вентили с открытым коллек-
коллекторным выходом, а в другом — вентили с Z-состоянием выхода.
Основные правила графического изображения ИС. Следу-
Следует сделать некоторые замечания к обозначениям ИС, выполняемым в
соответствии с требованиями ГОСТ 2.743-82 [12]:
1. Все входы и выходы, имеющие определенное функциональное
назначение, должны обозначаться латинскими буквами, взятыми из
английских слов, отражающих данное функциональное назначение.
2. Буквенные обозначения, указанные в левом и правом допол-
дополнительных полях, должны быть без инверсий. Инверсные входные и
выходные сигналы обозначаются знаком инверсии (кружок), указыва-
указывающим активный уровень входных и выходных сигналов управления,
имеющих определенное функциональное назначение. Например, если
знак инверсии стоит у входа управления ОЕ, то с внешней стороны
этот вход следует обозначать через ОЕ, а это означает, что активным
уровнем, которому соответствует выполнение функции, указанной в
аббревиатуре ОЕ, является низкий уровень (логический нуль).
Для грамотного графического выполнения схем следует неукосни-
неукоснительно соблюдать эти требования. Важность соблюдения данных тре-
требований очевидна также и при аналитическом описании функций, вы-
выполняемых ИС, поскольку можно будет дать аналитическую зависи-
зависимость между входными и выходными сигналами, исключив из рассмо-
рассмотрения инвертирование их на входах и выходах. Наглядным примером
такого описания может служить соотношение E.2).
5.6. Преобразователи уровней напряжения и тока
Преобразователи уровней используются для согласования
входных и выходных сигналов по напряжению и току при ис-
[ пользовании в одном устройстве ТТЛ и КМОП ИС. Преобразо-
? вание уровней напряжения требуется также в устройствах, по-
? строенных на КМОП ИС, если в нескольких частях устройства
; используется разное напряжение питания.
if; Передаточные характеристики. Зависимость выходного
у напряжения Vo от входного V/ называется передаточной харак-
I теристикой ЛЭ. Типовая передаточная характеристика нена-
г груженного ТТЛ ЛЭ показана на рис. 5.67,а. Описывается она
следующими значениями параметров:
V < 0,8 В — уровень логического 0 входного напряжения,
> 2,4 В — уровень логической 1 входного напряжения,
< 0,4 В — уровень логического 0 выходного напряже-
напряжения,
Voh > 2,8 В — уровень логической 1 выходного напряже-
напряжения,
= 1,2 В — пороговое напряжение переключения.
а)
2,4
2
1
0,4
О
ТТЛ
"г г "
-¦!
?
DD КМОП
19 В
i
г — г г-
0,3 1,3 2 2,3
vx.b
О 2 4 6 в 10 12 14
vx.b
Рис. 5.67
Такие значения основных параметров имеют ИС всех ТТЛ-
серий SN54/SN74, изготавливаемых по разным технологиям
(небольшие различия имеются лишь в значении параметра Vth)-
Передаточные характеристики ненагруженных КМОП ЛЭ
серий CD4000 при напряжениях питания Vdd = 5, 10 и 15 В
показаны на рис. 5.67,6. Описываются они следующими значе-
значениями параметров:
Vil < 0,2 • Vdd — уровень логического 0 входного напряже-
напряжения,
VlH > 0,8 • Vdd — уровень логической 1 входного напряже-
напряжения,
334
Глава 5. Логические элементы и триггеры
5.6. Дреобразователи уровней сигналов
335
= О В — уровень логического 0 выходного напряжения,
Уон = Vdd — уровень логической 1 выходного напряжения,
Vjh = Vdd/% — пороговое напряжение переключения.
Сравнение уровней входных и выходных сигналов ТТЛ и
КМОП ИС наглядно представлено с помощью диаграмм на рис.
5.68 при значении Vdd = +5 В. Из этих диаграмм видна несо-
несогласованность уровней логических 1 выходных сигналов ТТЛ
ИС и входных сигналов КМОП ИС. Согласование этих уровней
напряжения при управлении КМОП ИС от ТТЛ ИС было рас-
рассмотрено в § 5.2 (при Vdd > +5 В используются ЛЭ с открытым
коллекторным выходом, выходные каскады которых выполне-
выполнены на высоковольтных транзисторах).
Преобразователи уровней напряжения. Большинство
КМОП ИС серий CD4000 имеют малые выходные токи — вы-
выходы не могут быть нагружены даже на один вход ТТЛ ИС
серии 155. Для согласования уровней напряжений и токов при
управлении ТТЛ ИС от КМОП ИС выпускаются два КМОП
ЛЭ: 561ЛН2 (CD4049UB) и 1561ПУ4 (CD4050B), показанные
на рис. 5.69. Эти ЛЭ имеют входные цепи (рис. 5.70,а), отличаю-
отличающиеся от входных цепей всех остальных КМОП ЛЭ (рис. 5.70,6).
Диоды во входных цепях служат для защиты от электростати-
электростатического напряжения. Так как во входных цепях ЛЭ 561ЛН2 и
1561ПУ4 отсутствуют диоды защиты, подключенные к источни-
источнику питания Vdd, то на их входы можно подавать V}# > 5 В при
Vdd = 5 В, т. е. эти ЛЭ можно использовать в качестве понижа-
понижающих преобразователей уровней напряжения, что обеспечивает
согласование уровней напряжений при управлении ТТЛ ИС от
КМОП ИС. Выходные же токи этих ЛЭ Aон = -6,4 мА при
Voh = 2,5 В и Iol = 6,4 мА при Vol = 0,4 В) обеспечивают
высокую нагрузочную способность, достаточную для подклю-
подключения к их выходам нескольких входов ТТЛ ИС.
Для согласования КМОП ИС с ТТЛ ИС только по току мо-
могут использоваться ЛЭ 564ЛА10 (рис. 5.70,в), имеющие выход-
выходной каскад с открытым стоком, который обеспечивает выходной
ток Iol = 32 мА, достаточный для подключения 20 входов ИС
серии 155. Резисторы, подключенные к выходам ЛЭ C,3 кОм),
гарантируют ток 1он для 20 входов ИС серии 155.
Быстродействие КМОП ИС существенно зависит от величи-
величины напряжения питания Vdd- Например, /^-триггер CD4013B
может работать на частоте тактового сигнала 3,5 МГц при
Vdd = 5 В, 8 МГц при VDd = 10 В и 12 МГц при VDd = 15 В. По-
Поэтому в высокочастотных узлах КМОП-устройств используют
повышенные значения напряжений питания. Для согласования
отдельных частей устройства, работающих при разных напря-
Вход ТТЛ
Выход ТТЛ
Вход КМОП
0,8
-V
V
СС DD
I, 7///Г
2,4
0,4
1ООХ
80V.
- 8055
- 40Й
2ОХ
Рис. 5.68
1561ПУ4 CD4049UB
561ЛН2 'НС4050 'НС4049
1
1
3
3
9
11
13
IK (
ll> 1
lt> <
If <
H
'4049
2
4
6
8
10
12
3
3
7
9
11
14
ll>
ll>
ll>
ll>
IK
'4050
2
4
6
10
12
13
3
3
7
9
11
14
7 - GHD 13,is - HC 13,16 - HC
14 - V s - GHD a - GHD
DD , - VDD , - VD
VDD
Рис. 5.69
Рис. 5.70
176ПУ1-7
3
3
8
10
12
7
14
1
1
1
1
1
'NO
J2
u
19
111
[l3
- GHD
- V
176ПУ2-7
3
_3
7
14
9
11
1
1
1
1
1
"[2
~\*
1e_
Il3
|io
i Ah
•4009J
176ПУЗ-
3
3
7
14
8
11
1
1
1
1
1
1
'4010
¦7
2
4
6
13
10
12
176ПУ5-Д
4
3
11
12
1
1
1
-no"
3
2
6
7
10
9
13
14
Г
564ПУ7-Л
l
3
3
9
11
13
1
V
1
1
1
'NO
J2
li-
[в_
Is
lio
]
Il2
564ПУ8-Л
l
3
3
9
11
13
1
1
1
1
1
'NO
2
4
6
8
1
i
8 - GHD 7 - GHD, 14 - V
13 - Vcc
Рис. 5.71
Рис. 5.72
336
Глава 5. Логические элементы и триггеры
5.7. Асинхронные триггеры и регистры
337
жениях питания, могут потребоваться как понижающие, так и
повышающие преобразователи напряжений.
На рис. 5.71 показаны понижающие преобразователи напря-
напряжения, а на рис. 5.72 — повышающие преобразователи. Параме-
Параметры большинства этих преобразователей приведены в [35]. Инте-
Интегральная схема 176ПУ5 имеет комплементарные выходы. Такие
выходы характеризуются задержкой между прямым и инверс-
инверсным сигналами на порядок меньшей, чем задержка этих сигна-
сигналов относительно входного сигнала.
/ИС14504ff-V/-a
3
_aj
e
7
10
э
14
15
01
Ы
01
Ы
ОЕ
Ы
01
!
1
1
1
'401 08
6
W
в
W
DO
А
а
1
2
3
4
5
М
1
В
и
1
2
3
4
5
2
4
6
To
Тг
Ti
- V
DD'
- V
С
- GHD, 12 - НС
Рис. 5.73
Выпускаются также универсальные преобразователи
ней напряжений, которые можно использовать как для повыше-
повышения, так и для понижения уровней напряжения. Такие преобра-
преобразователи показаны на рис. 5.73. Преобразователь 564ПУ6 состо-
состоит из четырех независимых преобразователей уровня с тремя со-
состояниями выхода (при ОЕ = 1 преобразователь включен, а при
ОЕ = 0 выход DO находится в Z-состоянии). Уровень выход-
выходных сигналов преобразователей 564ПУ6 и МС145045 определя-
определяет напряжение питания Vod- Соотношения между напряжени-
ями Vcc и Vdd могут быть самыми разными: Vcc < Vdd (для
повышающего преобразователя) и Vcc > Vdd (для понижающе-
го преобразователя). Входные цепи защиты от электростатиче-
электростатического напряжения у ИС МС145045 соответствуют рис. 5.70,а.
Сигнал М включает режим преобразования ТТЛ —> К МОП
(М = 1 = VCc) или КМОП -> КМОП (М = 0).
5.7. Асинхронные потенциальные триггеры
и регистры памяти
Асинхронные потенциальные триггеры независимо от их
типа (R-S, D-L и др.) называются триггерами-защелками
[Latch), или фиксаторами. Такие триггеры находят широкое
применение при проектировании дискретных устройств и ми-
микропроцессорных систем.
555ТР2
'118
$2-Ц
R-^
el
12]
10I
isf
1~4T
1
SI
S2
R
<;
R
1
SI
S2
R
<;
T
T
г
г
78
[i-e
8 - Ш, 16 -
561TP2
S
> 0
> 1
> 2
> 3
> 4
> 5
. К
Г
б
0
1
2
3
4
5
8 - 6NB, 16 - V
7 - НС С
CD4044B
SO
RO
S1
Rl
S2
R2
S3
R3
01
T
'4043
DO
n
и
¦f
1
?
3
3
—<
4
—<
2
7
—
8
~ 11
10 "
If
14
1
S
>so
>R0
>S1
¦ R\
'S2
'R2
'S3
>яэ
01
T
DO
0
1
0
?
J
1
~2
3
7
—4
6
<
10
—<
11
—<
9
^—<
14
15
17
1 8
22
23
21
13
«01
S02
j>RO
>S1
• R1
1
.S21
.S22
>R2
¦S3
¦R3
¦ S4
>R4
1
>S51
>S52
R5
R
'119
г
6
0
1
2
3
4
5
12 - GHD, 24 -
is - К
МО, ,. -
2 - HC
8 - (J#D, 18 - V^
Рис. 5.74
Триггеры типа R-S. Триггеры данного типа описываются
Функцией переходов
Q+ = S\/Q-~R. E.3)
На рис. 5.74 изображены ИС:
555ТР2 — четыре Д-5-триггера, описываемые функцией пе-
переходов E.3), два из которых выполнены с входной логикой
22
Пухальскяй Г. И., Новосельцева Т. Я.
338
Глава 5. Логические элементы и триггеры
5.7. Асинхронные триггеры и регистры
339
15STM5
; _
74118 — шесть Д-5-триггеров с общим сигналом R уста-
установки в состояние Qr = 0, описываемых функцией переходов
Q} = ST\/QrR, где г = 0,1,...,5;
74119 — шесть Д-5-триггеров, описываемых функциями пе-
переходов
0+ = J Sn V Sr2 V Qr Rr V Д, г = 0,2,5,
Vr \ SrvQrR7v~R, г = 1,3,4;
561TP2, C.D4O44.0 —* четыре Д-5-триггера с Z-состоянием
выходов, описываемые функцией переходов Q+ = Sr V QrRT и
функцией выхода
QT при ОЕ = 1, г = 0,1,2,3,
Z-состояние при OJS = 0. \ • )
Принципиальная схема одного из триггеров 555ТР2 с двумя
входами Sj показана на рис. 5.75,а. Структурные схемы триг-
триггеров 561ТР2 и CDA0AAB с Z-состоянием выходов показаны на
рис. 5.75,6. На выходах триггеров Qr включены вентили с тремя
состояниями выхода. Отметим, что управление третьим состо-
состоянием выхода в любой ИС всегда осуществляется с помощью
такого вентиля.
Триггеры типа D—L. Триггеры данного типа описывают-
описываются функцией переходов
Q+ = D-LVQ-L E.5)
и называются "прозрачными триггерами", так как при L = 1
выходной сигнал триггера Q+ = D — прямая передача входно-
входного сигнала D на выход Q. Основное назначение D-L-триггеров
— фиксация информации, подаваемой на вход D. Действитель-
Действительно, из E.5) следует, что при переходе сигнала загрузки L с 1
ь
0
1
L
В
0
1
1
т
т
'77
Q
0
1
а
0
1
~3
13
~
4
D
0
\
L
D
0
1
L
15STM7
Т
т
'73
а
0
1
а
0
1
7
Г5"
3
1
D
0
1
2
3
=1
L1
Z.2
561ТМЗ
т
'4042
а
0
1
2
3
8 - GND, 16 - V
7,ю - НС
11 - GND, 4 - V
12 - GMD,
2
3
21
23
11
10
7з~
16
0
0
1
2
L
0
0
1
2
3
L
'100
SG
SG
Q
П
1
2
3
а
0
1
2
3
'116
1 , в, 13, 14 - НС
7 " G#D,24 - V
0
0
1
2
3
&L
¦ 1
li
7Г
0
0
1
2
3
&L
, 1
> 2
> R
SG
RG
а
0
1
2
3
а
0
1
2
3
Т
4
g
Гз"
12
0
0
1
L
0
0
1
L
LS375
Т
т
а
0
1
а
0
1
8 - Ш, 16 - V
12 - G/VD.24 - V^
Рис. 5.76
на 0 выходной сигнал триггера Q+ = Q = D, где Q — послед-
последнее значение D до указанного перехода сигнала L. На рис. 5.76
показаны ИС:
155ТМ5 — две пары .D-L-триггеров с общими сигналами за-
загрузки L [Load — загрузка), описываемые функцией переходов
Q+ = DrL v QrL, r = 0,1; E.6)
155ТМ7, 74L5375 — две пары .D-L-триггеров с прямыми и
инверсными выходами и общими сигналами загрузки L, описы-
описываемые функцией переходов E.6);
561ТМЗ — четыре D-L-триггера с общим сигналом загрузки
L = L\ $ L2, описываемые функцией переходов E.6) при г =
0,1,2,3;
22*
340
Глава 5. Логические элементы и триггеры
5.7. Асинхронные триггеры и регистры
341
74100 — два 4-разрядных регистра памяти, выполненных
на D-Z-триггерах, описываемые функцией переходов E.6) при
г = 0,1,2,3;
74116 — два 4-разрядных регистра памяти, выполненных
на ?)-?-.й-триггерах с приоритетом входа R и входом загрузки
L = L\Li, описываемые функцией переходов
Q+ = (DrL V QrL)R, r = 0,1,2,3. E.7)
Деление ИС по функциональному назначению на триггеры и
регистры памяти достаточно условно, так как любой триггер, в
принципе, можно назвать одноразрядным регистром памяти. У
триггеров 561ТМЗ по усмотрению пользователя возможно уста-
устанавливать значение активного уровня сигнала загрузки, так как
= 0,
555ИР22,'LS363,'S531 533ИР22
L = L\ © L2 = L\
г г т Г L\ при
L2 = L1®L2= { l v
\ L\ при L2 = 1.
На рис. 5.77 показаны 8-разрядные регистры памяти с Z-
состоянием выходов, описываемые функциями E.6) и E.4) при
г = 0,1,..., 7. Эти регистры памяти имеют мощные выходы
(>), поэтому находят широкое применение в микропроцессор-
микропроцессорных устройствах в качестве фиксаторов разрядов адресной ши-
шины и драйверов шины данных (при L = 1 и ОЕ = 1 выходы
DOг = Dr — режим прямой передачи значений входных сигна-
сигналов Dr на выходы DOr)-
На рис. 5.78 приведены пары 4-разрядных регистров памя-
памяти, выполненных на D-L-R- и D-L-5-триггерах с приоритетом
входов R и 5 и описываемых функциями переходов E.7) или
Q+ = S V ?>rL V QrI, r = 0,1,2,3
и функцией выхода E.4).
На рис. 5.79 показаны ИС:
74F841, 74ALS29841, 74ALS29S42, 74ЛС11841, 74ЛС11842
— 10-разрядные регистры памяти с Z-состоянием выходов, опи-
описываемые функциями E.6) и E.4) при г = 0,1,..., 9;
74F843, 74Л1529843, 74ALS29844, 74ЛС11843, 74ЛС11844
— 9-разрядные регистры памяти с Z-состоянием выходов, вы-
выполненные на ?)-?-Д-5-триггерах и описываемые функцией пе-
переходов
Q+ = S\l{DrL\/QrL)R, E.8)
и функцией выхода E.4) при г = 0,1,..., 8;
74F845, 74Л1529845, 74ALS29846, 74ЛС11845, 74ЛС11846
— 8-разрядные регистры памяти с Z-состоянием выходов, вы-
выполненные на ?)-/,-/?-5-триггерах и описываемые функциями
E.8) и E.4) при ОЕ = ОЕХОЕ2ОЕ3 иг = 0,1 7.
D
0
1
2
3
4
5
6
7
L
ОЕ
RG
'373
DO
0
1
2
3
4
5
6
7
9 17
11 12.
11 !!
11 21
D
0
1
2
3
4
5
6
7
L
\0Е
RG
DO
0
1
2
3
4
5
6
7
1531ИР40
D
0
1
2
3
4
5
6
7
IS li
12 II.
1° 12
ю - Ш1.2О - Vcc ю - G/VD.24 - Vo
'ALSSG3B', /1LS580B/HC4301 ' tC\ 1373
"S533,'S53S 1533ИРЗЗ,/HC4302
D
0
1
2
3
4
5
6
7
L
>0l
RG
DO
0 <
1 <
2 (
з i,
4
5
в <
7 i
Ю - GHD.20 -
580ИР82
D
0
1
2
3
4
5
6
7
L
\0E
RG
'373
«>¦
DO
0
1
2
3
4
5
6
7
580ИР83
D
0
1
2
3
4
5
6
7
L
0?
DO
0
1
2
3
4
5
6
7
l
2
~3
~~s
6
7
8
11
9
D
0
1
2
3
4
5
6
7
L
0?
DO
0
1
2
3
4
5
6
7
Ю - G/VD.20 - Vcc 'ДП1533 - 55 ю - GM) 20 - V
5-8-G/VD, 18,19 - ycc
Рис. 5.77
D
0
1
2
3
4
5
6
7
L
1
RG
4>
DO
0 <
1 <
2 <
3 <
4 <
5
7
Ю - GNh. 20 - Vcc
26-2
24 —
23 —
1 —
;;i
is i
18 —
17 —
14 —
1533ИР34
D
0
1
2
3
L
D
0
1
2
3
L
.бЦй
0?
KG
KG
'873
DO
0
1
2
3
DO
0
1
2
3
I! ' -
- G/VD.24 - Vcc
-'ЛСИ873-
LI
6-e - G#D;2i,22 - V
3
4
3
23
1
7
8
Го
14
1з|
D
1
?
3
Г
D
1
2
3
L
IF
DO
0 <
1 i
2\
DO
0 i
1 i
2 <}
3 i
1
HC\4508B
16
18
20
22
D
0
1
2
3
Г
«
¦0?
В
0
1
2
3
L
R
0?
RG
KG
DO
0
1
2
3
DO
0
1
2
3
12 - G#D,24 - Vcc 12 - G/VD.24 - V
Рис. 5.78
342
Глава 5. Логические элементы и триггеры
5.7. Асинхронные триггеры и регистры
343
'F841
2
3
4
3
6
7
в
9
10
11
13
1
п
D
0
1
2
3
4
5
6
7
8
9
L
>0Е
'4LS29841
RS
DO
0
1
2
3
4
5
Б
7
8
9
5 - '/1LS29842
12 - GHD, 24 - Vcc
'ДМ1841
D
0
1
2
3
4
5
6
7
8
9
L
Г
RS
»
DO
0
1
2
3
4
5
Б
7
8
9
5 - '/СП 842
в-в - Ш>
21,22 - Vcc
'F843
2
3
4
3
6
7
в
9
Го
13
14
—ч
D
0
1
2
3
4
5
6
7
8
L
S
ГД R
1
¦ 0?
'4LS29843
КС
«
DO
0
1
2
3
4
5
6
7
8
5 - '/1LS29844
12 - G/VD, 24 - Vcc
'ЯМ 1843
D
0
1
2
3
4
5
6
7
8
L
; jj
RS
4
DO
0
1
2
3
4
5
6
7
8
5 - 'АЛ 1844
6-э - Ш>
21,22 - Vcc
Рис. 5.79
'F845
3
4
3
6
7
в
9
То
13
1
3
D
0
1
2
3
4
5
6
7
L
I
&0?
1
'4Z.S 29845
Кб
»
DO
0
1
2
3
4
5
6
7
5 - '4LS29846
12 - GHD, 24 - Vcc
'ДМ 1845
27
2E
25
24
23
20
19
13
13
IS
H
1
D
0
1
2
3
4
5
6
7
L
> S
> R
&0E
ш I
23?
¦ з
RG
DO
0
1
2
3
4
5
6
7
5 - 'ЯМ 1846
-э - G/VD;2i,22 - Vcc
Регистры памяти с четными номерами имеют инверсные вхо-
входы D, что эквивалентно инверсным выходам DO" при прямых
входах D. "
Для контроля записанных в регистр памяти данных они до-
дополняются буферами обратного чтения с Z-состоянием выхода.
На рис. 5.80 приведены, "прозрачные" регистры памяти с обрат-
обратным чтением (Transparent Read-Back Latches):
74ALS666, 74ALS6&7 — 8-разрядные регистры памяти с Z-
состоянием выходов, выполненные на ?)-?-/?-5-триггерах и
описываемые функциями E.8) и E.4) при ОЕ = ОЕ1ОЕ2 и
74ALS990, 74ALS991 — 8-разрядные регистры памяти, вы-
выполненные на ?)-Х-триггерах и описываемые функциями E.6)
при г = 0,1,...,7;
74ALS992, 74ALS993— 9-разрядные-рёгистры памяти с Z-
состоянием выходов, выполненные на ?)-?-Д-триггерах и опи-
описываемые функциями E"!7) и E.4) при г = 0,1,..., 8;
74ALS994, 74AL5995 — 10-разрядные регистры памяти, вы-
выполненные на ?)-Х-триггерах и описываемые функциями E.6)
при г = 0,1,.. .,9.
'ALS99Z
3
4
3
6
7
8
9
12
13
14
2
1
1
*
4—>
т
0
1
2
3
4
5
6
7
L
> S
. R
&ОЕ
• RD
0LS666
RG
DO
0
1
2
3
4
5
6
7
22 2
21 з
20 4
L5 _5
13 3
17 7
16 3
13 3
11
1
*
4—*
DB
0
2
3
4
5
6
7
L
J?D
1L5990
RG
а
0
2
3
4
5
6
7
19 2
IS _!
11 _!
IS _5.
1? _S.
15 _!
12 IE
11 _?.
10
'OLSSSi - 5
- 6HD,20 - Vcc
1
4—>
DB
0
1
2
3
4
5
Б
7
8
L
. R
>0E
>RD
RG
DO
0
1
2
3
4
5
6
7
8
23 2
_3
21 4
20 s
19 _6
13 7
LZ _S
16 _9
13 10
11
13
»
1
*
4—>
DB
0
1
2
3
4
5
6
7
8
9
L
RD
1LS994
RG
t.
a
0
1
2
3
4
5
Б
7
8
9
'4Z.S995
12 - GHD.2*
- 5
'4LS667
- S/VD,24
- 55
'/1LS993 - 55
12 - GM),24 - Vcc
Рис. 5.80
Обратное чтение записанных данных производится сигналом
RD (Read— чтение). Структурная схема И С 74ALS990 показа-
344
Глава 5. Логические элементы и триггеры
5.7. Асинхронные триггеры и регистры
345
на на рис. 5.81,а, из которого видно, что при значении RD — О
сигнал Dr = Qr. Если даже при этом сигнал загрузки L = 1, то
состояние регистра памяти все-таки не изменяется. Таким обра-
образом, выводы ИС Dr служат как для записи данных в регистр
памяти, так и для его чтения, т. е. эти выводы двунаправленные.
Структурная схема ИС 74ALS666 с Z-состоянием выходов при-
приведена на рис. 5.81,5— по операциям чтения и записи информа-
информации она не отличается от предыдущей ИС. Остальные регистры
памяти описываются подобными же структурными схемами.
'/1LS666
к другим триггерам
Рис. 5.81
Применения асинхронных потенциальных регистров па-
памяти. В большинстве микропроцессоров и однокристальных микро-
ЭВМ используется мультиплексная (совмещенная) шина адреса и
данных AD. Разделение шины адреса-данных на шину адреса и ши-
шину данных производится с помощью временного мультиплексирова-
мультиплексирования, как показано на рис. 5.82 (для примера взята 16-разрядная ши-
шина адреса-данных). Центральный процессор CPU (Central Processing
Unit) сопровождает выдачу адресных сигналов подачей активного
уровня сигнала ALE (Address Latch Enable) на входы загрузки L двух
8-разрядных регистров памяти 555ИР22 (фиксаторы адреса). Сигнал
ОЕ = AEN (Address Enable) служит для отключения микропроцес-
микропроцессора от системной шины адреса (System Address Bus), например, при
использовании контроллера прямого доступа к памяти, выдающего
в активном режиме работы значение сигнала AEN = 1. Для упра-
управления 16-разрядным приемопередатчиком (Transceiver) используют-
используются сигналы: О~Ё - DENVAEN (DEN — Data Enable) — включение
приемопередатчика и Т = DT/R (Data Transmit/Receive) — переда-
передача/прием данных. При прямом доступе к памяти сигналы AEN = 1,
AD
DT/R
CPU
ALE
ДЕЫ-
m
Transceiver
se
w
555ИР22
se
w
System Address Bus^
System Data Bust
589ИР12/Г412
AD data
ALE
System Address Bus
XaddressX data XaddressX data
з
3
7
1?
20
22
11
2
1
13
14
D
0
1
2
3
4
5
6
7
STB
№
¦DS1
DS2
CU
КС
«t
DO
0
1
2
3
4
5
6
/AT.
L
?H
Рис. 5.82
'F432 - 55
12 - Ш>, 24 - V
Рис. 5.83
ОЕ = 1, и микропроцессор отключается от системной шины данных
(System Data Bus).
Для увеличения функциональных возможностей и гибкости ис-
использования регистров памяти в них вводится дополнительная упра-
управляющая логика. Регистры памяти 589ИР12, 74F412, 74F432 (рис.
5.83), построенные на основе D-L-Я-триггеров с приоритетом входа
L, называются многорежимными буферными регистрами (Multi Mode
Buffered Latches). Данные ИС предназначены для использования в ми-
микропроцессорных системах для выполнения обмена данными между
центральным процессором и периферийными устройствами. Струк-
Структурная схема ИС 589ИР12 изображена на рис. 5.84,а и состоит из
8-разрядного регистра памяти Qr (r = 0,1,...,7), триггера запро-
запроса прерывания Q и схемы управления режимами работы (MUX —
Multiplexer). Для управления регистром памяти используются сигна-
сигналы: STB (Strobe) — строб, MD (Mode) — режим, bSj (Device Select)
— выбор кристалла, CLR (Clear) — сброс, INT (Interrupt Request) —
запрос прерывания.
Функционирование регистров памяти определяется функцией пе-
переходов .D-L-Я-триггера C.25) с приоритетом входа L:
Q+ = DrL\/QrL\/CLR, L = STB ~MDVDSXDS2MD, E.9)
где L — мультиплексная функция с адресным сигналом А — MD,
позволяющая организовать загрузку данных от внешнего устройства
сигналом STB при МD = 0 (при операциях ввода) или от микропро-
микропроцессора сигналом DS1DS2 — WR ¦ CS при MD = 1 (при операциях
вывода). Сигнал записи WR поступает от микропроцессора, а сиг-
346
Глава 5. Логические элементы и триггеры
5.7. Асинхронные триггеры и регистры
347
Рис. 5.84
нал CS — от дешифратора адреса внешнего устройства. Управление
выходами DOr осуществляется сигналом ОЕ = MD\I DS\DSi в со-
соответствии с соотношением
DO =l <3ri 6СЛИ °Е= 1у
г \ Z-состояние, если ОЕ — 0.
Эффективным методом обмена информацией между микропроцес-
микропроцессором и внешними устройствами является метод, основанный на по-
подаче внешними устройствами сигналов запроса прерывания основной
программы для обслуживания операций ввода-вывода. Рассматривае-
Рассматриваемые регистры памяти содержат триггер запроса прерывания Q, функ-
функционирование которого на основании рис. 5.84,а и выражения D.17)
при R = 0 определяется соотношением
Q+ = S\/Q- dSTB,
где S = DS1DS2 V CLR. Выходной сигнал ИС запроса прерывания
INT = Q ¦ DSi DS2¦ Наличие пяти управляющих сигналов (STB, MD,
DS\, DS2, CLR) позволяет применять многорежимные буферные ре-
регистры для решения различных прикладных задач.
При использовании ИС 589ИР12 для ввода данных по прерыва-
прерыванию следует положить МD = 0, DSi = RD — сигнал чтения внешне-
внешнего устройства и DS2 = CS — сигнал с дешифратора адреса внеш-
внешнего устройства (рис. 5.84,6). Тогда сигнал загрузки L — STB, a
ОЕ = RD ¦ CS. На рис. 5.84,в показаны временные диаграммы, по-
поясняющие ввод данных в центральный процессор по запросу преры-
прерывания от периферийного устройства (сигналы DIr и STB формиру-
формируются периферийным устройством, а сигнал чтения RD и адресный
сигнал выбора порта периферийного устройства CS выдаются цен-
центральным процессором при выполнении команды ввода подпрограм-
подпрограммы обслуживания прерывания, вызванной сигналом запроса преры-
прерывания INTj = 0). Выходы порта ввода DOr находятся в третьем со-
состоянии, если сигнал чтения RD = 1 или адресный сигнал CS = 0.
На рис. 5.84,г показана структурная схема двунаправленного драй-
драйвера (приемопередатчика), реализованная на двух ИС 589ИР12. Из
рис. 5.84,г следует, что MD = 0, STB = 1, и в соответствии с E.9)
L = 1, т. е. в регистрах памяти включен режим "прозрачной" работы.
Сигнал DC (Direction Control — управление направлением передачи
данных) поступает от центрального процессора для управления опе-
операциями ввода-вывода. Действительно, при DC — 0 включена только
верхняя ИС, и данные передаются от DA к DB, а при DC = 1 вклю-
включена нижняя ИС, и данные передаются от DB к DA.
Приемопередатчик с памятью, позволяющий осуществить ввод и
вывод по прерыванию, показан на рис. 5.84,д. Здесь предполагается,
что внешнее устройство имеет двунаправленную шину данных и под-
подключено к шине DA приемопередатчика, а микропроцессор — к шине
DB. На верхнем регистре памяти реализован ввод данных (полностью
соответствует рис. 5.84,6), а на нижнем регистре памяти — вывод дан-
данных. Сигналы запроса прерываний ввода INTi и вывода 1NTO обыч-
348
Глава 5. Логические элементы и триггеры
5.8. Синхронные триггеры и регистры
349
1533ТМ2
но подаются на контроллер прерываний. Эти сигналы описываются
функциями
7Ш7 = Q ¦ RD ¦ CS, Q+ = RDCSVQ- ISTB,
INTo = QWRCS, Q+ = WRCSVQ- dACK,
из которых следует, что активные уровни сигналов @) запроса преры-
прерывания устанавливаются изменениями сигналов STB и АСК с 1 на 0.
Значение сигнала АСК = 1 {Acknowledge — подтверждение приема)
выдается внешним устройством при приеме каждого очередного байта
данных, что сопровождается требованием следующего байта данных
сигналом INTo — 0- Неактивный уровень A) сигналов запроса пре-
прерывания INTj и INTO устанавливается при чтении и записи данных
со стороны микропроцессора сигналами RD ¦ CS = 1 и WR ¦ CS = 1.
5.8. Синхронные триггеры и регистры памяти
Синхронные триггеры, как правило, имеют и асинхронные
потенциальные входы (обычно входы R и S установки состоя-
состояний 0 и 1). Названия типов таких триггеров составляются из
названий их синхронных и асинхронных входов, например, D-
L/R-S-триггер означает синхронный D-L-триггер с асинхрон-
асинхронными потенциальными входами R и S.
Триггеры типов D/R-S и D/R. Триггеры типа D/R-S
описываются функцией переходов
Q+ = S \1 {D ¦ dH V Q-JH)-R~, E.10)
которая при Я = const {dH = 0) превращается в функцию пере-
переходов E.3) асинхронного потенциального Д-5-триггера. Функ-
Функция переходов D/iZ-триггера получается из E.10) подстановкой
неактивного значения сигнала S = 0:
Q+ = {D-dHs/Q-lH)-~R. E.11)
На рис. 5.85 приведены ИС:
555ТМ2, 561ТМ2, 74ДС11074 — два D/R-S-триггера., опи-
описываемые функцией переходов E.10);
176ТМ1 — два ?)/.й-триггера, описываемые функцией пере-
переходов E.11);
74ЯС7074, 74ЯС7075, 74ЯС7076 — два D/R-S-триггера,,
описываемых функцией переходов E.10), и четыре ЛЭ.
На тактовый вход С {Clock— часы) триггеров подается ин-
инверсный Я тактовый сигнал. Треугольник указывает динами-
динамический (импульсный) вход. В соответствии с определением опе-
оператора перехода B.1) у одного из триггеров показан перепад
Г
D
>С
R
Г
D
>С
Г
Т
т
'74
561ТМ2
176ТМ1
5 А
6
ю
S
D
>С
К
S
D
>С
К
т
т
<
'4013
D
>С
К
D
>С
К
т
т
' 4003]
'ЯМ 1074
>С
1
7 -WD.14 -V -Ц
7 - Ш>, 14 - Vcc 7 - Ш1.14 - Vcc
'НС7074 'НС7075
7
в
6
10
17
IS
13
14
>s
D
>C
К
S
D
>C
R
T
T
4 - Ш1,и - Vcc
'HC7076
12 - GND, 24 - Vc
Рис. 5.85
тактового сигнала, вызывающий изменение состояния триггера.
При аналитическом описании триггеров считается, что измене-
изменение их состояний всегда вызывает переход тактового сигнала с
1 на 0. Состояния же триггеров в выпускаемых сериях ИС могут
изменяться при изменении сигнала Я с 0 на 1, что отобража-
отображается подачей на вход С инверсного тактового сигнала П. Для
распознавания синхронных и асинхронных входов левое вспомо-
вспомогательное поле на графических обозначениях делится на зоны,
и тактовый вход С со всеми относящимися к нему синхронными
информационными входами помещаются в одной зоне.
Если на_входы ?>-триггеров подать инверсную функцию воз-
возбуждения D, то- выходы Q и Q и асинхронные входы R и 5
поменяются местами. Схема D/R-S-триггеров, изготовляемых
По ТТЛ-технологии, была синтезирована в § 3.7 (см. рис. 3.60,а).
Триггеры типов J-K/R-S, J-K/R и J-K/S. Триггеры
типа J-K/R-S описываются функцией переходов
Q+ = S V {Q ¦ J ¦ dH V Q ¦ К ¦ dH) ¦ R,
E.12)
350
Глава 5. Логические элементы и триггеры
5.8. Синхронные триггеры и регистры
351
которая при Я = const (dH = 0) превращается в функцию пере-
переводов E.3) асинхронного потенциального Д-5-триггера. Функ-
Функции переходов триггеров других типов получаются из E.12) под-
подстановкой неактивных значений сигналов 5 = 0 и R = 0.
реходов
ISSTBl.'llO, 'HI02
102
l
9 4
13,
9
6 9
5 —
10
555TB6
J
>C
К
R
J
>c
К
T
T
'107
531ТВ10
_3
e 2_
TT
3
10
531TB11
,S1
Jl
J2
K2
S2
T
'114
6
1
2
555ТВ9
7 - G/VD
14 cc
7 - 6/VD
14 - V.
ее
14 - V
4
^_
3 3
6 1
' 2
3 13
9^^
' 12^
ii
13
—
14
—ч
1
>s
J
>c
к
R
¦S
J
>C
К
¦ R
T
T
M12
153ЭТВ15
9 - GND, 19 -
'ДГ11112
4 - GND
12 - Vcc
Рис. 5.86
На рис. 5.86 показаны ИС:
155TB1, 7472, 74Я102 — 7-А'/Д-5-триггеры с входной ло-
логикой ЗИ (J = JiJiJ^i ^ = Л^Л'гЛ'з), описываемые функцией
переходов E.12);
555ТВ6 — два J-K/R-триггера, описываемые функцией пе-
переходов
Q+ = (Q . J ¦ dH V Q ¦ К ¦ dH) • Д; E.13)
531ТВ10 — два J-A/5-триггера, описываемые функцией пе-
= SvQJ-dHvQ
E.14)
531ТВ11 — два J-КIД-5-триггера с общим входом'Д уста-
установки состояния Q = 0, описываемые функцией переходов
Q+ = SrV(QrJrdH\/QrKrdH)-R, r = 1,2; E.15)
555ТВ9, 1533ТВ15, 561ТВ1, 1564ТВЗ, 741576, 747/106,
74АС11109, 74АСШ12 — два J-K/Д-5-триггера, описываемых
функцией переходов E.12).
Все синхронные триггеры, выпускаемые отечественной про-
промышленностью, за исключением J-K/Д-5-триггера 155ТВ1 при-
принадлежат к группе / (см. § 4.2).
Схемы триггеров типа J-K и J-K/R-S были синтезированы
в § 3.7. Триггеры 1533ТВ15 и 74АС11109 (см. рис. 3.60,6) имеют
прямой J и инверсный К информационные входы, что позволя-
ет простым их соединением получить ?)-триггер. Действитель-
Действительно, подставив в E.12) D = J = К, получим функцию переходов
E.10). Если в «/-Л'-триггерах, имеющих только один асинхрон-
асинхронный потенциальный вход Д или 5, произвести взаимную замену
сигналов J и К, то выходы Q и Q поменяются местами, а сигнал
R изменится на 5 E изменится на Д).
На рис. 5.87 приведены ИС:
7470 — 7-Л'/Д-5-триггер с входной логикой ЗИ (J = J1J2J31
К = A'iA'2A'3), описываемый функцией переходов E.12);
74Я71, 74Я101 — ,/-А75-триггеры с входной логикой 2-2И-
ИЛИ («/ = J\ J2 v J^Jii К = A'iA'2 V А'зА'4), описываемые функ-
функцией переходов E.14);
741573, 74Я103, 74115 — два J-A'/Д-триггера, описывае-
описываемых функцией переходов E.13);
74L578, 74Я108 — два J-К/Д-5-триггера, описываемых
функцией переходов E.15);
74104, 74105 — ./-АуД-5-триггеры с входной логикой 4И
(J = JtJ2J3EC, К = К\К2К3ЕС, ЕС — Enable Count — разре-
шение счета), описываемые функцией переходов E.12);
74111 — два J-KIД-5-триггера, описываемые функцией пе-
переходов E.12);
74276 — четыре J-К/ Д-5-триггера с общими асинхронными
Потенциальными входами Д и 5, описываемые функцией пере-
переходов
Qt = S V @rJrdH V QrKjH)-R, r= 1,2,3,4;
352
Глава 5. Логические элементы и триггеры
Ы.8. Синхронные триггеры и регистры
353
'Н71/Н101
14 - V
'105
s
1
г
3
4
9
10
11
IT
. s
&
J
&
&
к
&
к
1
1
T
'LS73/H103
14
_LJ.ci
3
1 0
7
6
Л
Kl
>c
кг
!
LS7B
T
a
l
2
11 - GND
4 - V
гГТ
r
4
3
12
J
10
11
1
13
&J
>C
&K
EC
04
T
т - G/VD, 14 - V
7 - G/VD
14 - V
ее
4
3(
12
3
10
11
&J
4
1
Л
11
6
10
,S1
л
>c
зг
кг
S2
'HI 08
T
Q
1
2
'115
7 - GND,14 - Vcc —
'276
'376
в - GMJ.16 - V
CD4095B CD4096B
Л
¦ К1
J2
кг
J3
КЗ
J4
. Х4
>СВ
*
т
а
1
2
3
4
13
3
4
3
To
11
2
s
&J
&K
R
T
13
3
4
3
10
11
2
s
T
1
л
T
>С1Я
Kl
J2
¦ кг
J3
>C3S
>K3
J4
>С4Я
Щ
Q
1
2
3
4
ю - GSD.2O - V
a - GM),i9 - V
7 - Ш1.14 - V
1 - «Г С
- V
С
1 - К
Рис. 5.87
74376 — четыре J-K/R-триггера с общим асинхронным по-
|генциальным входом Д, описываемые функцией переходов
Qt = (QrJrdH V Qr~K7dH) -Д, г = 1,2,3,4;
CJ540955, С?L0965 — J-K/R-S-триггеры с входной логи-
|сой ЗИ G = J1J2J3, К — А'хА'гА'з), описываемые функцией
|вереходов E.12).
I Синхронные регистры памяти на D/R-триггерах. Со-
Совокупность синхронных триггеров некоторого типа с общим так-
|товым Я (Я) входом называется синхронным регистром памя-
imu- Поскольку деление ИС на триггеры и регистры памяти до-
достаточно условно, то они обозначаются через Т (Trigger) или RG
'^Register). Если ?)-триггеры имеют дополнительные синхронные
|%ли асинхронные информационные входы, то они также явля-
является общими для всех триггеров.
На рис. 5.88 показаны регистры памяти, выполненные на
D/Д-триггерах:
555ТМ8, МС141755, 74X5171, 74ЛС11175 — 4-разрядные
регистры памяти с прямыми и инверсными выходами;
555ТМ9, МС141745, CDUQ74B, 74АС11174 — 6-разрядные
регистры памяти;
555ИР35, 74ЛХ5273, 74ЛС11273 — 8-разрядные регистры
памяти.
Все эти регистры памяти описываются функцией переходов
t = {DrdH V QrdH) ¦ R
E.16)
при различных значениях г = 0,1,2,....
Синхронные регистры памяти на D-L-триггерах. Ре-
Регистры памяти с общим входом синхронной загрузки L, постро-
построенные на ZJ-L-триггерах, описываются функцией переходов
Qt = DrL ¦ dH V QrL-dH, - E.17)
где г = 0,1,..., m — 1; m — число триггеров в регистре памяти.
На рис. 5.89 представлены ИС:
531ИР18, 74L5378, 74ЛС11378 — 6-разрядные регистры па-
памяти;
531ИР19, 7415379, 74ЛС11379 — 4-разрядные регистры па-
памяти с прямыми и инверсными выходами;
533ИР27, 555ИР27, 74ЛС11377 — 8-разрядные регистры па-
¦ МЯТи.
Все эти регистры памяти описываются функцией переходов
E.17) при различных значениях т.
•3 ПухальскшЯ Г. И., Нояосельцева Т. Я.
354
Глава 5. Логические элементы и триггеры
555ТМ8,ДС14175В
4
3
12
13
3
1
С
0
1
2
3
>С
R
Т
'175
1
\
2
3 I
{
S55TM9
СР40174В.МС14174В
8 - /VD.is - Vcc
'ДС11174
D
0
1
2
3
4
5
>С
¦ R
'174
Q
0
1
2
3
4
5
'LS171
D
0
1
2
3
>C
T
Q
0
«
1
<
2
3
555ИР35
1 3
1 7
1 4
1 3
1 2
11
20
В
0
1
2
3
4
S
>с
R
Q
0
1
2
3
4
5
8 - Ш),1В - V
'АП1273
17
1 4
1 3
12
is.
D
0
1
1
2
3
>c
R
«11175
T
Q
0
1
<
2
3 I
{
4-7 - GM)
15,1В " Vcc
531ИР18,'LS378
D
0
1
2
3
4
5
6
7
>С
7
RG
Q
0
1
2
3
4
5
6
7
ft?
'/1LS273 - Qt>
i_ ю - Ш>, 20 - V
15,1В - Vcc 5-в - C/VD; 18,13 - Vcc
Рис. 5.88
D
a
l
2
3
4
5
>C
. L
1
to23
S07
0
0
1
2
3
4
5
531HP19/LS379
D
а
1
2
3
>С
, L
I
ЕС
Л™2 5
S08
Q
0
<
1
<
2
<
3
J
Т
555ИР27
- V
- V
'/К11377
D
0
1
2
3
4
5
6
7
>C
,L
RG
Q
0
1
2
3
4
5
6
7
'/K11378
0
0
1
2
3
4
6 U122J
11
13
IS
2 17
J!_ 11
-1— 12.
1- 12
10
11 11
12
20
D
0
1
2
3
4
5
>C
,L
RG
Q
0
1
2
3
4
5
to - Ш),20 -
'ДСП 379
2
3~
i~
3
10
1 8
1 7
14
13
12
13
D
0
1
2
3
>c
L
RC
0
1
2
3
4-7 - GNh
5-8 - CM); 18, 13 - V 15, 1S - V
4-7 - C/VD
15,16 - V
CC
Рис. 5.89
533ИР27
RC
IF
Щ.5-8- Синхронные триггеры и регистры
355
Синхронные регистры памяти с мультиплексными
входами D. Информационные входы D триггеров в таких ре-
регистрах памяти описываются мультиплексной функцией D =
DoW~S V DXWS (WS — Word Select — выбор слова). На рис.
5.90 показаны регистры памяти:
531ИР20, 1533КП20, 134ИР5, 74198 — 4-разрядные регистры
памяти, описываемые функцией переходов
Q+ = {DT0WS V DnWS)dH V Qrd~H, r = 0,1,2,3. E.18)
531ИР20.1533КП20
3
4
Б
5
11
12
14
13
3
1
D
00
01
10
и
20
21
30
31
>с
R6
Дт2 5
S0S
'333
а
0
1
2
3
2
2 1
Э
7 4
3
10 ~В
12
15 7
14
3
'L98,134MP5
Ь
00
01
10
и
20
21
30
31
>с
шх
RG
а
0
1
2
3
8 - GSD, is - Vcc 8 - GNb, is - Vcc
Рис. 5.90
Если положить WS = L, a Dri = Qr, то функция пе-
переходов E.18) преобразуется в функцию переходов E.17) при
Dr = DTo, т. е. D-триггеры в регистре памяти преобразуют-
преобразуются в D-Z-триггеры. Если же в функцию переходов E.18) под-
подставить значения WS = R и Ьг1 = 0, то можно получить
Q+ = DtqR ¦ dH V QrdH — функцию переходов D-Д-триггера
с приоритетом синхронного входа R сброса регистра памяти в
нулевое состояние.
Другие ИС, представляющие собой синхронные регистры па-
памяти с мультиплексными входами D, показан^ на рис. 6.31.
Синхронные регистры памяти с .Z-состоянием выхо-
выходов. Такие регистры памяти выполняются на триггерах раз-
различных типов. На рис. 5.91 показаны ИС:
155ИР15, 1561ИР14 — 4-разрядные регистры памяти, вы-
выполненные на D-L/R-триггерах и описываемые функциями
Я,
где L =
23*
= {DrL-dH\/QTL-dH)
_ f <2г,если ОЕ= 1,
r ~ \ Z-состояние, если ОЕ = 0,
и ОЕ = OEXOE2, r = 0,1,2,3;
DO
E.19)
E.20)
356
Глава 5. Логические элементы и триггеры
555ИР15.1561ИР14 555ИР23, 'LS364 1533HP37,'HC4304,'S532 1531ИР41
14
7з~
7T
11
7
g
щ
IS
1
-Г]
D
0
1
2
3
>с
&L
2
R
&0?
R<?
'173
'4076
»
DO
0
1
2
3
Л
2
^ 3
^ 4
J 3
_9 6_
11 _!
15 _?.
1? _?.
Hi.
D
0
1
2
3
4
5
6
7
>С
OE
R6
'374
DO
0
1
2
3
4
5
6
7
_з
A?
_1_8
12. Ze.
_1_6 1_3
15 11
J_4 ?2.
12 15.
12
11
io - GND,20 - V
- Vc
1804ИР1
D
0
1
2
3
>C
0?
RG
Дт!9
18
0
0
1
2
3
DO
0
1
2
3
e - GND,is - Vc
3
4
7
8
7з
14
17
18
21
10
1
20
I
1804ИР2
D
0
1
2
3
4
5
6
7
L
>c
R
Ut
RG
Am2 9
20
»
DO
0
1
2
3
4
5
6
7
'S536 )
'/ILS5B4B [ _ ro
'/1LS576B [
'HC4303 J
io - GND,20 - VCc
'ДС11374
D
0
1
2
3
4
5
6
7
>C
OE
RG
'334
St.
DO
0 i
1 с
2 <
3 <
4 <
5 <
6 <
7 <
io - GND,20 - V
2 23
3~~ 22~
i~ 20
12 17
13 18~
16 13
19 14
13
24
D
0
1
2
3
4
5
6
7
Я
К
or
RG
»t>
DO
0
1
2
3
4
5
6
7
'ЛС11534
4 17
!H IE
To 7F
11 11
12
13
D
0
1
2
3
4
5
6
7
>C
OE
RG
St>
DO
0 <
1 <
2 <
3 <
4 -
5 <
6 <
7 <
'/1LS575/1
D
0
1
2
3
4
5
6
7
>C
. R
>0?
RG
»K
DO
0
1
2
3
4
5
6
7
11 - Ш),22 - Vo
'dS821/?LS29821
s-s - CTD
18,19 " Vcc
'/1S1821
17 8
Те ^
7s 7_?
77
13
'4LS577/1 - W
11,13,23 - HC
I - S«D,24 - Vc
D
0
1
2
3
4
5
6
7
8
9
>C
\0E
RG
St>
DO
0
1
2
3
4
5
6
7
8
9
23
22
21
Jo
19
18
17
1Б
13
14
9
Го
77
75
13
14
13
1Б
17
D
0
1
2
3
4
5
6
7
8
9
>C
OE
RG
St>
DO
0
1
2
3
4
5
6
7,
8
9
s-8 - е
18,19 - V
'ЛС11821
3
4~
3
2~
7~
2~4
2?
2T
г7
27
5i
is
24
23
20
7i
7i
77
16
D
0
1
2
3
4
5
6
7
8
9
>c
\0E
RG
St>
DO
0
1
2
3
4
5
6
7
8
9
I'
ASB22
/1LS29822
« - Vcc
Рис.
18 -
5.91
GND, 6 -
5 - 'ЛС11822
6-9 - GND
21,22 - Vcc
.8. Синхронные триггеры и регистры
357
3
4
3
6
23
1
7
8
9
To
14
13
'
11
1533ИР38
D
0
1
2
3
>C
\ R
ToT
D
0
1
2
3
>C
• R
¦OE
RG
RG
'874
*t>
DO
0
1
2
3
St>
DO
0
1
2
3
3
4
3
6
23
2
7
8
~i~
10
14
11
—<
> s
0
1
2
3
>C
0?
s
0
1
2
3
>C
RG
RG
DO
0 i
1 ^
2 J
3 ¦
St>
DO
0 (
1 <
2
3 (
'/1LS878/1
D
0
1
2
3
11
D
0
1
2
3
>C
> R
pF
R?
RG
St>
DO
0
1
2
3
St>
DO
0
1
2
3
'/1LS879/1 - W
26
22 23
21 24
20 23
— 1
27
'
18 20
17 19
7i Ti"
7s 17
14
16
—•
13
'ЛС11874
D
0
\
2
3
>C
I R
0?
D
0
1
2
3
>C
. R
¦ 0?
RG
RG
*t>
DO
0
2
3
*t>
DO
0
1
2
3
12 - GND,24 -
6-9 - GND
21,22 - Vcc
Рис. 5.91 (продолжение)
1 555ИР23, 74X5364, 745352, 1533ИР37, 74ЯС4304, 74ЛС11374
f; — 8-разрядные регистры памяти, выполненные на ?)-триггерах
и описываемые функциями E.16) при R = 0 и E.20), г =
0,1,...,7;
1531ИР41, 745536, 7AALS564B, 74Л15576Я, 74ЯС4303,
74ЛС11534 — 8-разрядные регистры памяти с инверсными вы-
выходами, выполненные на D-триггерах и описываемые функци-
- ями E.16) при R = 0 и E.20), г = 0,1,..., 7;
1804ИР1 — 4-разрядныЙ регистр памяти с выходами Qr
(без Z-состояния) и DOr (с Z-состоянием), выполненный на D-
триггерах и описываемый функциями E.16) при R = 0 и E.20),
г = 0,1,2,3;
1804ИР2 — 8-разрядный регистр памяти, выполненный на
D-iy/Д-триггерах и описываемый функциями E.19) и E.20) при
'"! г = 0,1,...,7;
f; 1533ИР38, 74ЛС11874 — два 4-разрядных регистра памя-
> ти, выполненных на D/R-триггерах и описываемых функциями
E.16) и E.20), г = 0,1,2,3;
74А?5876А — два 4-разрядных регистра памяти, выполнен-
выполнений ных на D/5-триггерах и описываемых функцией переходов
|й Qt = SvDrdH \/QrdH, r = 0,1,2,3
и функцией выходов E.20);
JL
358
Глава 5. Логические элементы и триггеры
5.8- Синхронные триггеры и регистры
359
Таблица 5.22. Основные параметры синхронных
триггеров ТТЛ серий
ис
155ТМ2
555ТМ2
531ТМ2
1533ТМ2
155ТМ8
555ТМ8
531ТМ8
555ТМ9
531ТМ9
155ТВ1
555ТВ6
555ТВ9
531ТВ9
531ТВ10
531ТВ11
155ТВ15
1533ТВ15
155ИР15
555ИР15
555ИР23
555ИР27
555ИР35
1533ИР37
1533ИР38
SN74
74
?574
574
ALS1A
175
?5175
5175
?5174
5175
72
?5107Л
?5112
5112
5113
5114
109А
ALS\№A
173
15173
?5374
?5377
?5273
Л?5574
ALS874
Ftyp,
МГц
15
30
75
40
25
30
75
30
75
15
30
30
80
80
80
25
40
25
30
35
30
30
40
40
Ice,
мА
17
4
30
2,4
30
11
60
16
90
10
4
4
30
30
20
18
2,4
50
20
27
20
27
17
17
Тип
триггеров
D/R-S
D/R-S
D/R-S
D/R-S
D/R
D/R
D/R
D/R
D/R
J-K/R-S
J-K/R
J-K/R-S
J-K/R-S
J-K/S
J-K/R-S
J-K/R-S
J-K/R-S
D-L/R
D-L/R
D
D-L
D/R
D
D/R
Количество
триггеров
2
2
2
2
4
4
4
6
6
1
2
2
2
2
2
2
2
4
4
8
8
8
8
8
74ALS878A, 74ALS879A — два 4-разрядных регистра памя-
памяти, выполненных на D-iZ-триггерах и описываемых функцией
переходов
Q+ = DT~R-dHvQT~dH E.21)
и функцией выходов E.20), г = 0,1,2,3;
74ALS575A — 8-разрядный регистр памяти, выполненный
на ??-Д-триггерах и описываемый функциями E.20) и E.21) при
г = 0,1,...,7;
74ALS577A — 8-разрядный регистр памяти с инверсны-
инверсными выходами, выполненный на D-iZ-триггерах и описываемый
функциями E.20) и E.21) при г = 0,1,..., 7;
74 Л 5821, 74ALS29S21, 74Л51821, 74ЛС11821 — 10-разрядные
регистры памяти, выполненные на D-триггерах и описываемые
функциями E.16) при R = 0 и E.20), г = 0,1,..., 9;
74Л5822, 74ЛХ529822, 74ЛС11822 — 10-разрядные регистры
памяти с инверсными входами, выполненные на D-триггерах и
описываемые функциями E.16) при R = 0 и E.20), г = 0,1,.. .,9.
Основные параметры синхронных триггеров и регистров па-
памяти ТТЛ серий приведены в табл. 5.22.
На рис. 5.92 представлены регистры памяти, выполненные
на ?)//?-триггерах:
74Л5823, 74Л1529823, 74Л51823, 74ЛС11823 — 9-разрядные
регистры памяти;
74Л5824, 74ЛХ529824, 74ЛС11824 — 9-разрядные регистры
памяти с инверсными входами;
74Л5825, 74ЛХ529825, 74 ЛС11825 — 8-разрядные регистры
памяти;
74Л5826, 74Л1529826, 74ЛС11826 — 8-разрядные регистры
памяти с инверсными входами;
74Л5996 — 8-разрядный регистр памяти с обратным чтени-
чтением при значении сигнала RD • Е = 1, описываемый функциями
Q+ = [Drd{H -E)-HV Qrd(H ¦ Е)] ¦ ~R,
DOr =
QT 8 P, если ОЕ = 0,
Z-состояние, если ОЕ = 1.
Все регистры памяти с управляющим сигналом CEN {Clock
Enable— разрешение синхронизации) выполнены на D/R-триг-
герах и описываются функциями E.16) и E.20). Структурная
схема этих регистров памяти изображена на рис. 5.93,о. Упро-
Упрощенным методом анализа, изложенным в § 2.4, легко показать,
что
= CENVa-H, P = a
CEN V а,
т. е. при CEN = 1 на тактовый вход С триггеров подается кон-
константа 1 (тактовый сигнал Н отключен), а при CEN = 0 такто-
тактовый сигнал C = Н V а при а+ = а V Н. При первом изменении
сигнала Я с 1 на 0 установится значение а = 1, поэтому при
дальнейших изменениях сигнала Н будем иметь /3 = Н.
Структурная схема регистра памяти с обратным чтением
74Л5996 показана на рис. 5.93,5, из которого видно, что тригге-
триггеры могут срабатывать и по сигналу Е при значении // = 0.
Применения синхронных регистров памяти. Любой регистр
памяти может быть использован в микроЧШМ к каместие устройства
вывода данных, а регистры памяти с /J-состоянием выходов — ив
360
Глава 5. Логические элементы и триггеры
СинхР°нные ТР«™Р" » регистры
361
'ASBZ3, '/HS29823 'ASBZ5, '/H.S29825
2
3
4
3
6
7
В
9
10
13
14
11
1
D
0
1
2
3
4
5
6
7
8
>c
)CEH
R
0E
RG
DO
0
1
2
3
4
5
6
7
8
23
22
21
20
1Э
IB
77
7б
13
-С:
Ж824
Ж529824
3
4
3
6
7
8
9
To
13
14
D
0
1
2
3
4
5
6
7
>C
К
&0?
23Т
3
KG
St>
DO
0
1
2
3
4
5
6
7
12 - CM), 24 - V
¦t.
/1S826
/ILS29826
12 - G#D,24 - V
в
9
10
11
12
13
14
13
16
19
20
17:
7J
i)
0
1
2
3
4
5
6
7
8
>c
>CEH
R
OE
4S1823
KG
DO
0
2
3
4
5
6
7
8
27
3 26
4 23
3 24
2 23
1 20
24 19
23 IB
22 17
— 11
16
14
281
'PCX 1823
D
0
1
2
3
4
5
6
7
8
>C
??#
К
0?
RG
DO
0
1
2
3
4
5
6
7
8
18 - GtfD, В - V
5 - '/111824
6-э - CM)
21,22- V
Рис. 5.92
1
"*T
4
"a"
6
7
8
11
9
13
14
IS
4»
0
l
2
3
4
5
6
7
>C
E
К
P
0?
ASSS6
RG
DO
0
1
2
3
4
5
6
7
12 - CM), 24 - V
'/K11825
l
2
3
4
3
to
11
12
13
26
23
24
23
20
19
IB
17
13
D
0
1
2
3
4
5
6
7
>c
!t
> i
> 2
» 3
RG
$!>
DO
0
1
2
3
4
5
6
7
5 - '/K11826
6-9 - G#D
«,22 - V
ZT»
'/K996
'/ILS29823
к другим триггерам
Рис. 5.93
к другим триггерам
[качестве устройств ввода данных. На основе синхронных регистров
|иамяти можно построить устройство ввода-вывода с двунаправленной
^Передачей данных для программного ввода-вывода с квитированием
SH по прерыванию — приемопередатчик с памятью.
\ На рис. 5.94 изображена схема приемопередатчика для программ-
программного обмена данными с квитированием между микроЭВМ и персо-
вальным компьютером ЕС1841:
t 555ИР23 (Ш) — буферный регистр вывода данных из микроЭВМ
в компьютер (Output Buffer),
555ИР23 (D2) —буферный регистр ввода данных в микроЭВМ из
компьютера (Input Buffer),
555ТМ2 (D3) — триггер флага квитирования OBF (Output Buffer
Full— буфер вывода заполнен),
555ТМ2 (D4) — триггер флага квитирования IBF (Input Buffer
Full— буфер ввода заполнен),
571ХЛ5 (Db) — буфер флагов квитирования OBF\ и IBF\ для
компьютера,
571ХЛ5 (D6) — буфер флагов квитирования OBF2 и IBF2 для
МикроЭВМ,
555ИД7 — дешифратор адресов портов ввода и'вывода ЕС1841.
; Названия буферам ввода и вывода даны относительно микроЭВМ.
"Для компьютера их названия следовало бы поменять местами. Адре-
Адреса портов ввода и вывода компьютера задаются демультиплексором
555ИД7 (см. § 6.2): 100Я — адрес порта ввода компьютера (ввод дан-
данных), 101Я — адрес порта ввода компьютера (чтение флагов кви-
квитирования OBFx и IBF\), 102Я — адрес порта вывода компьютера
(вывод данных), где Н — указатель 16-ричной системы счисления.
По этим адресам демультиплексируются сигналы I0RC и IOWC.
Для упрощения демультиплексора использована неполная дешифра-
дешифрация адресного пространства внешних устройств.
В приемопередатчике использованы обозначения сигналов:
362
Глава 5. Логические элементы и триггеры
5-8. Синхронные триггеры и регистры
363
- DBq — шина данных микроЭВМ,
- Do — шина данных компьютера,
Рис. 5.94
С Si (Chip Select) — сигнал от дешифратора адреса порта ввода-
вывода микроЭВМ (ввод и вывод данных),
CS2 — сигнал от дешифратора адреса порта ввода микроЭВМ
(чтение флагов IBF2 и OBF2),
IOW (I/O Write) — сигнал записи данных микроЭВМ в устрой-
устройства ввода-вывода,
IOR (I/O Read) — сигнал чтения данных из устройств ввода-
вывода микроЭВМ,
Ад, As, Ах, Ао (А — Address) — разряды шины адреса ЕС1841,
IORC (I/O Read Command) — сигнал (команда) чтения данных
из устройств ввода-вывода компьютера,
IOWC (I/O Write Command) — сигнал (команда) записи данных
компьютера в устройства ввода-вывода,
AEN (Address Enable) — сигнал от контроллера прямого доступа
к памяти 1810ВТ37 компьютера, блокирующий управление приемопе-
приемопередатчиком во время выполнения циклов прямого доступа к памяти.
Назначение сигналов (флагов) квитирования:
0 — указание компьютеру выдать байт данных,
1 — байт данных от компьютера поступил;
_ Г 0 — байт данных компьютер принял,
~ \ 1 — указание компьютеру принять байт данных;
0 — байт данных микроЭВМ приняла.
1 — указание микроЭВМ принять байт данных;
_ Г 0 — указание микроЭВМ выдать байт данных,
~~ \ 1 — байт данных от микроЭВМ поступил.
Рассмотрим вывод данных из микроЭВМ. Сначала по шине дан-
данных DB-j - DBo производится чтение флагов из буфера 571ХЛ5 сиг-
сигналом /3 = 1OR ¦ CSo = 0. Далее анализируется разряд DBi = OBF.
После обнаружения значения OBF — 0 микроЭВМ выводит в буфер-
буферный регистр вывода байт данных и устанавливает значение флага
OBF = 1 сигналом а — IOW ¦ CS\ = 0. Активные уровни сигналов а
и /3 вырабатываются при выполнении микроЭВМ программы вывода
с квитированием. Одновременно с работой микроЭВМ по выполнению
программы вывода, компьютер по шине данных D-j - Do читает флаги
из буфера 571ХЛ5 (port = 101Я) и анализирует разряд Di = OBF.
Обнаружив значение флага OBF = 1, компьютер читает байт данных
из буферного регистра вывода (port = 100Я), сбрасывая при этом
флаг OBF в 0.
Аналогично описанной процедуре вывода данных из микроЭВМ
выполняется и ввод данных в микроЭВМ G = IOR ¦ CS\ = 0 — чте-
чтение буферного регистра ввода и сброс в 0 флага IBF). Приемопере-
Приемопередатчик г памятью может быть выполнен и на асинхронных потенци-
потенциальных регистрах памяти, например, на НС 555ИР22. v
_ Г
_ Г
2 ~~ \
364
Глава. 5. Логические элементы и триггеры
f\5-9. Шинные приемопередатчики
365
5.9. Шинные приемопередатчики
Приведенные в § 5.5 драйверы с Z-состоянием выходов при-
применяются для буферирования шины адреса и управляющих сиг-
сигналов микропроцессоров, выполненных по те-МОП-технологии,
нагрузочная способность выходов которых мала — один вход
ИС серии 155. Драйверы передают сигналы только в одном на-
направлении и могут быть использованы для усиления тока в лю-
любых цифровых устройствах. Все микропроцессоры имеют дву-
двунаправленную шину данных, а значит, для буферирования этой
шины как со стороны микропроцессора, так и со стороны памя-
памяти и внешних устройств требуются двунаправленные драйверы,
называемые приемопередатчиками (Transceivers). Приемопере-
Приемопередатчики широко используются при построении микропроцессор-
микропроцессорных систем для управления передачей данных в двух и трех
направлениях.
System Data Bus
Local Data Bus
Рис. 5.95
Структурная схема микроЭВМ. На рис. 5.95 изображе-
изображены основные устройства, входящие в состав типовой микроЭВМ:
CPU (Central Processing Unit) — центральный процессор,
ROM (Read Only Memory) — постоянное запоминающее
устройство,
RAM (Random Access Memory) — запоминающее устройство
с произвольной выборкой (оперативное запоминающее устрой-
устройство),
I/O (Input/Output) — устройство ввода/вывода (внешнее
устройство).
; Шины адреса и большинство сигналов управления на рис.
f5.95 не показаны. Системная шина данных (System Bus Data)
микроЭВМ должна иметь большую нагрузочную способность,
'^поскольку к ней может подключаться много устройств раз-
различного назначения. Локальные же шины данных (Local Bus
I Data — шины, подключаемые к отдельным устройствам) могут
¦иметь значительно меньшую нагрузочную способность. Обычно
'используются 8-, 16- и 32-разрядные шины данных.
I Прием и передача данных производится под управлением
{CPU. В каждый момент времени CPU может обслуживать
Столько одно устройство. Выбор определенного устройства про-
производится с помощью адресных сигналов, поэтому активные
|уровни сигналов 0Ет = О (ОЕ — Output Enable, m — 1,2,..., 6)
[включения приемопередатчиков формируются с помощью де-
риифраторов адреса. Сигнал Т (Transmit), вырабатываемый цен-
центральным процессором, задает направление передачи данных
1по двунаправленной шине данных.
': Некоторые устройства (например, ROM и 1/0-1 на рис.
1,5.95) могут использоваться только для чтения данных. То-
[гда для буферирования локальной шины данных применяются
Г драйверы (Bus Driver). Если же устройства требуют двунапра-
'вленной передачи данных, то используются приемопередатчики
(Transceivers). Некоторые узлы могут иметь раздельные вход-
входные и выходные шины данных (например, //0-3 на рис. 5.95),
а другие — двунаправленную шину данных. Это обусловливает
выпуск двух типов приемопередатчиков: с одной двунаправлен-
двунаправленной шиной и с двумя двунаправленными шинами.
Одноименные разряды двунаправленной системной шины
данных от разных устройств должны объединяться по ИЛИ, по-
поэтому все приемопередатчики выполняются либо с Z-состоянием
выходов, либо с открытым коллекторным выходом. Включение
в каждый момент времени только одного приемопередатчика
обеспечивается с помощью адресного дешифратора. Приемопе-
Приемопередатчик, подключенный к CPU, производит передачу и прием
Данных от всех устройств, связанных с системной шиной.
Шинные приемопередатчики с Z-состоянием выхо-
выхода. Принцип построения приемопередатчиков на вентилях с
Z-состоянием выходов был рассмотрен в § 5.5 (см. рис. 5.66).
Приемопередатчик с одной двунаправленной 4-разрядной ши-
шиной данных 589АП26 показан на рис. 5.96,а:
DIj (Data Input — входные данные) — вводимые в CPU
Данные, j = 0,1,2,3;
DOj (Data Output — выходные данные) — выводимые из
CPU данные;
Збб
Глава 5. Логические элементы и триггеры
589ДП26
01Д
Рис. 5.96
DB} (Bidirectional Data Bus — двунаправленная шина дан-
данных) — подключаемая к CPU шина данных;
CS (Chip Select — выбор кристалла) — включение приемо-
приемопередатчика;
DIEN (Data Input Enable — разрешение ввода данных) -
управление направлением передачи данных.
Ш.9. Шинные приемопередатчики
367
В каждый момент времени возможна передача данных толь-
|о в одном направлении DI} —> DB} (ввод данных в CPU при
Значениях сигналов DIEN = 0 и CS = 0) или DBj —> DOj
|(вывод данных из CPU при значениях сигналов DIEN = 1 и
Р5 = 0). Это обеспечивается управляющими сигналами а =
pIEN ¦ CS и /3 = DIEN -CS (а- Р = 0). Введение инверсных
Сигналов DBj поясняется рис. 5.96,6, на котором вентили с Z-
;Ьостоянием выхода, управляемые сигналом Р, представлены в
1ругой эквивалентной форме. Для построения приемопередат-
приемопередатчиков используются и вентили без инверсии. Так, если в схе-
*е на рис. 5.96,а вентили с инверсией заменить на вентили без
Диверсии, то получится приемопередатчик 589АП16. Оба этих
приемопередатчика описываются функциями
_
3
DI:, если DIEN = 0 и CS = 0,
Z-состояние, если DIEN = 1 или CS = 1;
'j, если DIEN = i и CS = 0,
Z-состояние, если DIEN = 0 или CS = 1.
В точках, соответствующих сигналам
выход одного
вентиля соединен со входом другого, поэтому Z-состояние DBj
означает только Z-состояние выхода вентиля, подключенного
к точке DBj (внутреннее сопротивление будет определяться
значениями входных токов вентиля 1ц и //#, которое на не-
несколько порядков ниже выходного сопротивления вентиля с Z-
состоянием выхода).
Если в схеме на рис. 5.96,а соединить поразрядно DI2 с DOj,
то получится 4-разрядный приемопередатчик с двумя двуна-
двунаправленными шинами данных. Подобный приемопередатчик по-
показан на рис. 5.96,6 (ИС 1533ИП6). Здесь изображен другой ме-
метод управления приемом и передачей — управление с помощью
Двух независимых сигналов ОЕА (Output Enable A — разреше-
разрешение выходов DA) и ОЕВ (разрешение выходов DB):
OEA = 0,UE~B = 0^ DA3
ОЕА = 0, ШГВ= 1
ОЕА = 1, ОЕВ = 0
приемопередатчик выключен,
подавать запрещено,
ОЕА = 1, ОЕВ = 1 => DA3 <- DBr
Данные соотношения можно записать в аналитической форме:
j, если ОЕА = 1,
Z-состояние, если О ЕЛ = 0;
= [
368
Глава 5. Логические элементы и триггеры
5.9. Шинные приемопередатчики
369
DB =
3
E 23)
^ 0ЕВ = °_№В = !)'
\ Z-состояние, если ОЕВ = 1 (ОЕВ = 0)
(подавать значения сигналов ОЕА = ОЕВ — 1 не рекомендует-
рекомендуется — одновременные прием и передача данных невозможны).
В 8-разрядном приемопередатчике 1533АП6 с двумя двуна-
двунаправленными шинами данных (рис. 5.96,г) использован тот же
метод управления приемом и передачей, что и в приемопередат-
чиках_589АШ6 и 589АП26:
ОЕ (Output Enable) — включение приемопередатчика,
Т (Transmit) — управление направлением передачи.
Здесь управляющие сигналы а = Т • ОЕ, C = Т • ОЕ и а • /3 =
0, поэтому в каждый момент времени обеспечивается передача
данных только в одном направлении независимо от значений
сигналов Т и ОЕ. Как правило, выпускаются две разновидности
приемопередатчиков: на вентилях без инверсии и на вентилях
с инверсией. Все эти приемопередатчики независимо от типа
вентилей описываются функциями
589АП16
589ДП26
U j~i о —
если Т = 0 и ОЕ = 0,
Z-состояние, если Т = 1 или ОЕ = 1;
Г ЛЛ,-,есл.Г=1.ОЯ = 0, _
[ Z-состояние, если Т = 0 или ОЕ = 1.
В некоторых приемопередатчиках выходы DAj и DBj имеют
разную нагрузочную способность — к системной шине данных
следует подключать более мощные выходы. Значение сигнала
Т = 1 включает вентили с большей нагрузочной способностью,
что соответствует функции, заключенной в мнемонике Т (пере-
(передавать).
На рис. 5.97 показаны приемопередатчики с одной двунапра-
двунаправленной шиной данных, описываемые функциями E..22):
589АП16 — 4-разрядные приемопередатчики на вентилях
без инверсии;
589АП26 — 4-разрядные приемопередатчики на вентилях с
инверсией.
Приемопередатчики с двумя двунаправленными шинами дан-
данных, описываемые функциями E.23), представлены на рис. 5.98:
1533И116, 7442,51242, 744L52242 — 4-разрядные приемопе-
приемопередатчики на вентилях с инверсией;
1533ИП7, 74Л/,51243 — 4-разрядные приемопередатчики на
вентилях без инверсии;
559ИП13 — 8-разрядный приемопередатчик на вентилях с
инверсией;
m
0
1
2
3
TR/SC
¦MEN
\cs
в
DO
0
1
2
3
¦
DB
о
1
2
3
¦iH STO?
Dl
0
1
2
3
TR/RC
•DIEM
\cs
в
DO
0
1
2
3
в
ъв
n <
2 I
3 <
ГУ,
в - G#D,16 - V
в - GNb,16 - V
Рис. 5.97
559ИП14 — 8-разрядный приемопередатчик на вентилях без
инверсии;
74L5449 — 4-разрядный приемопередатчик на вентилях без
инверсии и с индивидуальным управлением направлением пе-
передачи разрядов (ОЕА, = ОЕА ¦ Т:, ОЕВ: = ОЕВ ¦ Т:, j =
0,1,2,3);
74Z,5446 — 4-разрядный приемопередатчик на вентилях с
инверсией и индивидуальным управлением направлением пе-
передачи разрядов (OEAj = ОЕА ¦ Г,-, ОЕВ, = ОЕВ ¦ Г,-, j =
0,1,2,3);
1533АП26, 74ALS623, 74ALSW23, 74ALS2623, 74ЛС11623 —
8-разрядные приемопередатчики на вентилях без инверсии;
1533АП25, 7441,5620, 7441,51620, 74452620, 744С11620 —
8-разрядные приемопередатчики на вентилях с инверсией;
744СП861, 7442,529861 — 10-разрядные приемопередатчи-
приемопередатчики на вентилях без инверсии;
744С11862, 7442,529862— 10-разрядные приемопередатчи-
приемопередатчики на вентилях с инверсией;
74АС 11863, 7442,529863 — 9-разрядные приемопередатчи-
приемопередатчики на вентилях без инверсии (ОЕА = ОЕА1ОЕА2, ОЕВ =
ОЕВ1ОЕВ2);
744С11864, 7442,529864 — 9-разрядные приемопередатчики
на вентилях с инверсией.
Приемопередатчики с двумя двунаправленными шинами дан-
данных, описываемые функциями E.24), представлены на рис. 5.99:
580ВА86, 1834ВА86, 74F545,1533АП6,7442,5645,7442,51245,
7442,51645, 7442,52645, 74АС 11245— 8-разрядные приемопере-
приемопередатчики на вентилях без инверсии;
580ВА87,1834ВА87,74Л)88,1533АП9,7442,51640,7442-52640,
24 Пухальскив Г И., Новосельцева Т. Я.
370
Глава 5. Логические элементы и триггеры
5.9. Шинные приемопередатчики
371
1533ИП6
'ALS\242, 'ДЦ2242 1533ИП7, 'ДШ243
>
0?Д
>EB
TR/RC
- V
559ИП14
0
<—>
DA
0
1
2
3
4
5
Б
7
¦O?/l
ЛЕВ
TR/RC
<
0
«—>
DB
0
1
2
3
4
5
6
7
10 - №0,20 " V
'ДСП863
«—*
для
0
1
IX)
3
4
5
6
7
8
&0E
A\
дг
&0?
TR/RC
0
DBJT
0
1
2
3
4
5
6
7
8
«—>
MI
0
1
2
3
I
OEA
>0?B
|
TR/RC
«
-243
«—>
DBjT
0
1
2
3
c<
1533АП26
, 'дзгвгз
2
11 _!
11 —
11 —
IS -1
J_5 _7_
_1_4 _8_
12 _?
1 2
6
*—*
0
1
2
3
4
5
Б
7
I
ЮЕД
ОЕВ
TR/RC
ч—
'623
«—>
DBJT
0
1
2
3
4
5
Б
7
2
5
7
13
3
6
10
й
6
<—>
MIT
0
1
2
3
T
0
1
2
3
¦0?Д
>0?B
LS449
TR/RC
T = t
«—>
DBjT
0
1
2
3
14 1
12 2
11 3
9 4
5
~б"
7
6
11
0
«—>
DA
0
1
2
3
4
5
6
7
.0?B
359ИП13
TR/RC
<—>
CB
о
11
zl
з\
4 <
5 I
6 <
7 <
'LS446 - ra
11 e - GND,16 - Vc
12 'ЛСН 623
ю - GM),2o -
1533АП25
'ALSS20
'ALS\B20
- ш
'леи 864 - га
6-9 - 6M),21,22 - V
26 2
25 3
24 4
23 5
20 6
19 7
16 6
17 9
16 10
it
1 3
'«.S29863
«—*
MI
0
2
3
4
5
6
7
8
&0E
\A\
•A2
&0E
¦Bl
¦B2
TR/RC
^ ^
?)ВЯ
0
2
3
4
5
6
7
8
23
22
21
2? _L
_1_9 _3_
J_6 _4^
12 —
11. _f-
_1_5 _7_
6
~i"
10
11
<—>
DAS
0
1
2
3
4
5
6
7
Я
•0ГД
0?B
TR/RC
<—
—*
( ,
DBjT
0
1
2
3
4
5
6
7
23 1
H -i
il _?-
2_0 _4_
17 5
'лен 620 - ra
- G*D, 16,19 - V
с
'/91529861
^ ^
MjT
0
1
2
3
4
5
6
7
8
9
I
TR/RC
6
<—>
DBjT
0
1
2
3
4
5
6
7
8
9
'/1LS29864 - E
12 - G*D,24 -
0
*—*
для
0
1
2
3
4
5
6
7
8
9
I
TR/RC
6
*—*
?)ВЯ
0
1
2
3
4
5
'6
7
8
9
23
22
21
20
19
16
17
16
'4LS29862 - И
12 - GHD.2* - Vc
'дсп 862 - га
6-э - GHD
2.,22 - V
580ВА86,1834ВА86
'Г545
1
~F
3
5
6
7
6
11
S
( (
?)Д
0
1
2
3
4
5
6
7
T
0?
TR/RC
T=l
«—>
DB
0
1
2
3
4
5
6
7
1533АП6
'/1LS645,'/3LS1245
'4LS1645,'ALS2645
2
~3
4
5
6
~~7
6
9
1
l
«—>
D41T
0
1
2
3
4
5
6
7
T
OE
TR/RC
T=1
'2 45
6
«—>
DBjT
0
1
2
3
4
5
6
7
10 - GM),20 -
.IJJ-
4
10
—
24
13
'ДСП 245
*—>
D/IJT
0
1
2
3
4
5
6
7
T
TR/RC
T=1
6
<—>
ЙВЯ
0
1
2
3
4
5
6
7
5-6 - 6ND
,6,19 - V^
580BA87,1834BA87
'Г588
2_
3_
4_
_5_
e_
7
l-ii йД -?J
\12 DA -Ц
Те - -1
17
16
15
14
13
12
T -—
<—>
йД
0
l
2
3
4
5
6
7
T
OE
г
TR/RC
T=l
Л
DB
0 <
1 (
2 <
3 с
4 <
5.<
6 <
7 <
ra
ra
Ю - G*D,2o - Vc
1533АП9
'ALSI 640, '/1LS2640
2
3
4
5
6
7
8
9
1
19
<—>
DAS
0
1
2
3
4
5
6
7
0E
TR/RC
T=l
'640
л
DBJT
4
2
3<
5<
6 <
7 .
Ю - GM),2o - V
l
3
4
9
Го
11
12
24
Гз"
'ДСИ640
*—*
едя
0
1
2
3
4
5
6
7
т
0?
TR/RC
T=l
( (
свя
0 <
1 J
ГЧ)
3 <
4 <
5
6 1
7<
Рис. 5.98
3-е - 6*>D
16,19 - V
Рис. 5.99
1533ДП16,'ДШ643
2
_?_
4
~5
6
7
8
9
1
12,
*—^
одя
0
1 <
2 <
3 <
4 i
5 <
6 <
7 <
т
0?
TR/RC
'643
0
<—>
DBJT
0
1
2
3
4
5
6
7
'ДСП 643
*—*
едя
0 <
1 <
2 (
3
4 <
5 <
6 <!
7 .
Т
0?
TR/RC
¦
Г
Т=1
*—*
свя
0
1
2
3
4
5
6
7
5-6 - GHL
18,19 - V
24*
372
Глава 5. Логические элементы и триггеры
74ЛС11640 — 8-разрядные приемопередатчики на вентилях с
инверсией;
1553АП16, 744L51643, 74ЛС11643 — 8-разрядные приемо-
приемопередатчики на вентилях с инверсией (передача от DA к DB) и
без инверсии (передача от DB к DA), описываемые в отличие
от остальных приемопередатчиков функциями
DA, =
DB3
DBj, если Т = 0иОЕ = 0,
Z-состояние, если Т = 1 или ОЕ = 1;
~DA~j, если Т = 1 и ТУЕ = О,
Z-состояние, если Т = 0 или ОЕ = 1.
Интегральные схемы серий 580 и 589 изготавливаются по
ТТЛ-технологии с диодами Шотки (ТТЛШ). Входные цепи этих
ИС выполнены на p-n-p-транзисторах, что позволило снизить
входные токи 1ц, до величины 0,25 мА, в то время как изгота-
изготавливаемые по ТТЛШ-технологии ИС серии 531 характеризуют-
характеризуются входными токами 1ц, — 2 мА. Входные цепи некоторых ИС
серии 555 также выполнены на р-п-р-транзисторах, что можно
установить по значениям 1ц, приведенным в табл. П2.1 и П2.2.
Основные параметры некоторых приемопередатчиков приведе-
приведены в табл. 5.23.
Таблица 5.23. Основные параметры приемопередатчиков
с Z-состоянием выходов
ИС
555ИП6
555ИП7
555АП6
589АП16
589АП26
580ВА86
580ВА87
Аналог
L5242
L5243
L5245
/3216
/3226
/8286
/8287 *
IoL,
мА
24
24
24
32(DB)/lb(DO)
32(DB)/lb(DO)
32(DB)/lb{DA)
32(DB)/15(DA)
1он,
мА
15
15
15
10(DB)/,1(DO)
10(DB)/1(DO)
b(DB)/l(DA)
b(DB)/l(DA)
tpd, HC
E0 пФ)
11
12
12
19
16
30
30
Ice,
мА
26
26
55
130
120
160
130
Приемопередатчики 74ALS1X X X потребляют меньшую мощ-
мощность от источника питания (Ultra Low Power), чем приемопе-
приемопередатчики типа 74ALSX X X , являющиеся их функциональны-
функциональными аналогами. Приемопередатчики типа 74ALS2X х х предна-
предназначены для обслуживания ИС (в частности, запоминающих
5-9. Шинные приемопередатчики
373
устройств), изготовляемых по n-МОП технологии (NMOS— п-
channel metal-oxide-semiconductor technology). На выходах этих
приемопередатчиков последовательно включены демпфирую-
демпфирующие резисторы 25 Ом (такие резисторы показаны для драйверов
7AALS2X X X и 74ВСТ2241 на рис. 5.65 — аналогично выполня-
выполняются и приемопередатчики).
Шинные приемопередатчики с открытым коллектор-
коллекторным выходом. Принцип построения приемопередатчиков на
вентилях с открытым коллекторным выходом был рассмотрен в
§ 5.4 (см. рис. 5.55). На рис. 5.100,а показана упрощенная струк-
структурная схема приемопередатчика 531АП2 с открытыми кол-
коллекторными выходами и одной двунаправленной 4-разрядной
шиной данных (введенные упрощения не изменяют переклю-
переключательных функций, описывающих приемопередатчик). Значе-
Значение сигнала ЕВ = 0 разрешает передачу входных данных DIj
(j = 0,1,2,3) на двунаправленную шину DBj, а при ЕВ =1 —
передача запрещена. Значение сигнала ЕО = 0 разрешает пе-
передачу данных с двунаправленной шины DBj на выходы DOj.
Функционирование приемопередатчика описывается соотноше-
соотношениями
ЕВ = 0, ЕО = Ф => DIj -» DBj, DO3 = 1;
Е~В = 1, Е~О = 0 => DBj -» DOj
(Ф — произвольное значение — 0 или 1). Приемопередатчик
531АП2 характеризуется параметрами: 1ц = 0,15 мА, Iol = 60
мА при Vol < 0,65 В, Iol = 25 мА при VOl < 0,25 В, tpd < 35
не, Ice < 130 мА.
На рис. 5.100,6 изображена структурная схема приемопере-
приемопередатчика 559ИПЗ, функционирование которого описывается вы-
выражениями
Е = ЕХЕ2 - l^DIj^DBj (j = 0,1,2,3); E = Q}
Параметры этого приемопередатчика: 1ц, = 1,8 мА,
70 мА при Vol < 0,7 В для шины DB и Iol — 16 мА при
\Vol < 0,4 В для шины DO, tpd < 35 не, Ice < 70 мА.
На рис. 5.100,в приведена структурная схема приемопере-
приемопередатчика 559ИП6 с одной двунаправленной шиной данных, от-
отличающегося от предыдущих тем, что к выходам вентилей с
открытым коллектором внутри ИС подключена нагрузка в виде
нелинейного резистивного делителя. Наличие такого делителя
позволяет объединять выходы DBj нескольких приемопередат-
приемопередатчиков с помощью оперэ-ции "монтажное ИЛИ" без существенно-
существенного увеличения нагрузки. Параметры этого приемопередатчика:
374
Глава 5. Логические элементы и триггеры
5.9- Шинные приемопередатчики
375
DI0—
_,, 7
*>h
_, э
Dl2
Df3 t
IE
W 1»-
1
1
1
1
_J
ь
1
1
1
531ДП
flfl1
vh
[I?
l-
1-
71
i <
i (
i<
Dl,-
Dl2-
ьи-
H
3 6 10 13
DB0DB,DB2DB3
55ЭИПЗ
DO,
DO,
D0D
DO
2 7 Э 15 1, S 16
Рис. 5.100
/ = 1>5 mA, Iol = 48 мА при Vol < 0,4 В для шины DB
|ц Iol = 16 мА при Vol < 0,4 В для шины DO, tvd < 35 не,
Ice < 70 мА.
Условные графические обозначения рассмотренных приемо-
приемопередатчиков, выполненных на вентилях с открытым коллек-
коллекторным выходом, изображены на рис. 5.101 (символы "ф" у вы-
выходов DB приемопередатчика 559ИП6 означают открытые кол-
коллекторные выходы с подключенными внутренними резистора-
Ми).
531АП2
ч
Dl
0
1
2
3
¦ЕО
ИГ
TR/SC
'NO
2
DO
0
1
2
3
5
DB
0
1
2
3
2 2
5 5
11 11
14 14
3
6
Г5 7
— —-<
Dl
0
1
2
3
&E
1
> 2
55ЭИПЗ
TR/RC
DO
0
1
2
3
5
DB
n »
i i
3
55ЭИП6
в - GND.ie - V
s - era,is - v
Dl
0
1
2
. E
D/
TR/RC
DO
0
1
2
4
DB
DO
4
Рис. 5.101
Приемопередатчики с двумя двунаправленными шинами дан-
;ных и управлением двумя независимыми сигналами показаны
,на рис. 5.102:
74ALS621, 74ALS1621 — 8-разрядные приемопередатчики
на вентилях без инверсии;
74/1L5G22, 74ALSIG22 — 8-разрядные приемопередатчики
на вентилях с инверсией;
74ALS758 — 4-разрядный приемопередатчик на вентилях с
Инверсией;
I' 74ALS759 — 4-разрядный приемопередатчик на вентилях
рбез инверсии.
Эти приемопередатчики описываются соотношениями
DBj, если ЕА = 1, _ J DA3, если ЕВ - 1,
1, если ЕА = 0; 3 ~ \ 1, если ЕВ = О
(подавать значения сигналов ЕА = ЕВ = 1 не рекомендует-
рекомендуется — одновременные прием и передача данных невозможны).
др
Значения DA3 — 1 и
)
= 1 относятся к выходам соответ-
376
Глава. 5. Логические элементы и триггера
?.9. Шинные приемопередатчики
377
,'ALS\ 621
'4LS759
?B —
5
<—>
ОЛЯ
0
1
2
3
4
5
Б
7
JT
'ЕЛ
ЕВ
ГК/КС
<—
ft
<—>
овя
0
1
2
3
4
5
Б
7
ft
DAB
0
1
2
3
?4
r
i
-»
ft
ОВЯ
0
1
2
3
'415758 - И
7 - Ш),14 - V
- ra
'Л15622
'ALS\622
Ю - Ш),20 - V
559ИП15
'ALSB3B, '4LS1638
2
~
5
6
7
8
S
t
19
в
<—>
ОЛЯ
0
1
2
3
4
5
6
7
Г
TR/RC
Т=1
<—»
?)ВЯ!
0 <{
1 2
2 <!
3 <
4 (
5 <
6 <
7 .
, го - vc
<—»
ОЛЯ
0
1
2
3
4
5
Б
7
Т
Г
TR/RC
Т = 1
ft
<—>
овя
1 <
2 <
3 <
4 <
5 <
6 <
7 <
ю - GM),2O - V
Рис. 5.102
'4LS639/4LS1639
2
~7
4
5
6
7
6
9
1
14
ft
<—»
0ЛЯ
0
1
2
3
4
5
6
7
Г
r
TR/RC
T=l
<—>
0ВЯ
0
1
2
3
4
5
6
7
ю - GND, 20 - Vcc
'415644, 'ЛШ644
ft
0ЛЯ
0 (
1 <
2 \
3 i,
4 <
5 ^
6 4
7 <
Г
r
TR/RC
'
'
,
T=l
ft
<—>
DBI
0
1
2
3
4
5
Б
7
ю - С#0,20 - V
Рис. 5.103
V1LS641, '4LS1641
2
~3
4
5
6
7
6
9
1
19
п
ft
<—>
ОЛЯ
0
1
2
3
4
5
6
7
j
Е
TRsRC
Т=1
ft
<—>
ОВЯ
0
1
2
3
4
5
6
7
10 - Ш),20 - V
ствующих ЛЭ (понятно, что в этом случае в точки DAj и
5Шожно подавать любые значения внешних сигналов).
Приемопередатчики с двумя двунаправленными 8-разряд-
Йыми шинами данных и управлением сигналами Т и ОЕ по-
показаны на рис. 5.103:
559ИП15, 74ALS638, 74ЛХ51638 — приемопередатчики на
Инверторах ооткрытым коллекторным выходом DA и инверто-
инверторах с Z-состоянием выходов DB;
74ALS639, 74ЛХ5*1639 — приемопередатчики на повторите-
повторителях с открытым коллекторным выходом DA и повторителях с
^-состоянием выходов DB;
74/1X5641, 74ЛХ51641 — приемопередатчики на повторите-
повторителях с открытым коллекторным выходом;
74ALS642, 74/H/S'1642 — приемопередатчики на инверторах
С открытым коллекторным выходом;
74/11/5644, 74/11/51644 — приемопередатчики на повторите-
повторителях с выходами DA и инверторах с открытыми коллекторными
выходами DB.
Все эти приемопередатчики описываются функциями
Г DBj, если Т = 0 и 7ТЁ - О,
3~\
1, если Г - 1или ОЁ=1;
ij, если Г=1иО? = 0,
1, если Т = 0 или 0.Е = 1;
DB3 =
_ Г ?>А,-, если Т = 1 и О? = О,
J | Z-состояние, если Т = 0 или О.Е = 1
|для выходов DBj приведены две функции, соответствующие
Двум типам вентилей — с открытым коллекторным выходом и
^-состоянием выхода).
| Приемопередатчики 74ALS1XXX потребляют меньшую
Мощность от источника питания ( Ultra Low Power), чем приемо-
приемопередатчики типа 74ALS X X х , являющиеся их функциональ-
Кыми аналогами.
:; Шинные приемопередатчики с регистрами памяти.
о приемопередатчиках для временного хранения данных мо-
Рут использоваться как асинхронные потенциальные, так и син-
синхронные регистры памяти. Способы использования регистров
Оамяти также могут быть различными.
378
Глава 5. Логические элементы и триггеры f9' Шинные приемопередатчики
379
На рис. 5.104,а изображена структурная схема одного раз-
разряда 4-разрядного приемопередатчика 531ВА1 с двумя двуна-
двунаправленными шинами данных, из которого следует, что его
функционирование описывается табл. 5.24. Приемопередатчик
содержит четыре асинхронных потенциальных регистра памя-
памяти: QIАт и QIВт — входные регистры памяти каналов А и В\
QOAr и QOBT — выходные регистры памяти каналов А и В
(г = 0,1,2,3). Сигналы загрузки этих регистров
пл -
LI A = S2LA, LIB = 52 0 SXLB, LO = S2 V Si
и сигналы управления ОЕА, ОЕВ выходными вентилями ка-
каналов А и В подаются на все разряды регистров.
Выходы приемопередатчика описываются функциями
QOBr при ОЕА = 1, _ Г QOAT при ОЕВ = 1,
Z-сост. при ОЕЛ = 0; т ~ \ Z-сост. при ОЕВ = 0.
Из табл. 5.24 следует, что приемопередатчик может работать
в режиме "прозрачной памяти":
DBr -> DAr при 52 = 0 и ОЕА = 1,
?>ЛГ - DBT при 52 = 1 и ОЕЯ = 1,
если S\ = 0, ТА = 0 и ТВ = 0.
Структурная схема приемопередатчика 1804ВА1 с одной
двунаправленной шиной данных показана на рис. 5.104,6, из ко-
которого следует, что его работа описывается функциями
DBT = Q.
DOr =
DIr = DIt0W~SVDIrlWS\
Z-состояние при OE = 1,
где WS ( Word Select) — сигнал управления мультиплексной
шиной данных DItq/DIT\.
Условные графические обозначения рассмотренных приемо-
приемопередатчиков изображены на рис. 5.105.
Большинство приемопередатчиков с двумя двунаправленны-
двунаправленными шинами данных содержат только два синхронных или асин-
асинхронных потенциальных регистра памяти. Выходные же каска-
каскады таких приемопередатчиков выполняются как на вентилях
с инверсией, так и на вентилях без инверсии. По аналогии с
приемопередатчиками без регистров памяти одна из двунапра-
двунаправленных шин обозначается через DB и называется инверсной
шиной при использовании вентилей с инверсией. На рис. 5.106
показаны 8- и 9-разрядные приемопередатчики с Z-состоянисУ
выходов:
ОЕБ
ota
1804ВД1
Рис. 5.104
380
Глава 5. Логические элементы и триггеры
5.9. Шинные приемопередатчики
381
Таблица 5.24. Режимы работы приемопередатчика
531ВА1
S7SiLBLA
0 0 0 х
0 0 1 х
0 1 х х
10x0
10x1
110 0
110 1
1110
1111
Операция
Канал А
QIA -> QOA
QIA -» QOA
QIA -> QOA
DA -» QIA ->• QOA
QIA -» QOA
DA -> Q/Л
Хранение
ДЛ -> Q/Л
Хранение
Канат В
DB -» Q75 -» QOS
Q7B -> QOS
QIB -> QOS
Q7B — QOS
Q7B -> QOS
DS -» Q/S
?>В -> Q7S
Хранение
Хранение
531ВА1
«
ъд
0
1
2
3
>LA
S
1
2
. LB
OZB
TRsRC
RG
'226
DB
0
1
2
3
8 - GHD,ie - V
4
00 ~~o"
w 3
01
8
g
16
15
20
30 -^
31
B22
[-!<
1B04BA1
Dl
00
01
10
11
20
21
30
31
>c
OEB
¦ E
i L
>0E
TR/RC
RG
Am29
05
& |
*db\
0 i
\ <j
2 }
3 <
$
DO
0
1
2
3
DJ
DJ
2
10
14
22
DO
DO
6,18 - OVD.24 - V
26
27
28
1
2
3
8
7
21
20
25
12
23
21
4
j
1В04ИРЗ,'
«—»•
DA
0
1
2
3
4
5
6
7
>Cfd
>CA
ЮЕА
>RF/
iC?B
>CB
¦OEB
TR/RC
RG
>RFB
i
F550
«—>
DB
0
1
2
3
4
5
6
7
Fd
FB
'F543
9
<—у
ЪА
0
1
2
3
4
5
6
7
А?Д
TR/RC
RG
>GAB\
)ZEb|
>СГВЛ
Х?ВД
$
DB
0
1
2
3
4
5
6
7
'F551 - M
- GND, в - V
'F544 - И
12 - GND,24 - V
4
~3
6
—I
8
9
To"
li
T5T
5Г21
Wif
ДВ -i
1554АП20
<—>
DA
0
1
2
3
4
5
6
7
>Cd
ДА
T
OE
>CB
AB
TR/RC
RG
T=l
'646
$
DB
0
1
2
3
4
5
6
7
'/1LS648 -
- V
о
4
~3
6
7
8
9
to
11
1
22
21
H
2
_3_
1533ДП24
$
DA
0
1
2
3
4
5
6
7
дд
ЛЕД
>св
AB
OEB
TR/RC
RG
них
«-
—»
'652
0
1
2
3
4
5
6
7
9 3
3 4
7 5
i To
i 77
4 12
3 13
16
1 5
1 4
27
2~BJ
«—>
ПД
0
1
2
3
4
5
6
7
1.ЕД
ПС11543
TR/RC
RG
>CEAb
<GAB\
Ieb|
СГВ/
ЙВД
-¦—>
DB
0
1
2
3
4
5
6
7
'ЛГИ 646
15ЭЗЙП171 ^
'ALSBSI )
12 - GHD,24 - V
'ДСП 544 - 55
6-8 - GND
21,22 - V
«—>
ЪА
0
1
2
3
4
5
6
7
>C/I
AA
T
•OE
>CB
AB
TR/RC
RG
mux
T=l
DB
0
1
2
3
4
5
6
7
'леи 648 - га
6-9 - GND
21,22 - V
26 2
25 _3_
24 4
23 ~5
To To
19 11
18 12
77 Тз
28
15
14
fB
27
1
'ДСП 652
-¦—>
DA
0
1
2
3
4
5
6
7
AA
OEA
>CB
AB
OEB
TR/RC
RG
них
+-
-*
DB
0
1
2
3
4
5
6
7
'лен 651 - га
6-9 - GND
21 ¦" "Vee
Рис. 5.106
Рис. 5.105
382
Глава 5. Логические элементы и триггеры
5.9. Шинные приемопередатчики
383
'F543
ЕГ5
Рис. 5.107
1804ИРЗ, 74F550 — приемопередатчики с прямыми выхода-
выходами на синхронных регистрах памяти, содержащие два триггера
флагов FA и FB (рис. 5.107,а) и описываемые функциями
DAT =
QBT при ОЕА = 0,
Z-сост. при ОЕА=1,
DBr =
QAT при ОЕВ = 0,
Z-сост. при ОЕВ — 1,
QA+ = DATCEA ¦ dCA V QATCEA ¦ dCA,
QB+ = DBTCEB ¦ dCB V QBTCEB-dCB,
FA+ = (CEA ¦ dCA V FA) ¦ dRFA,
FB+ = {СЕВ ¦ dCB V FB) ¦ dRFB;
74F551 — приемопередатчик с инверсной шиной DB на син-
синхронных регистрах памяти, содержащий два триггера флагов
FA и FB (см. формулы для ИС 74F550; на рис. 5.107,а повто-
повторители с Z-состоянием выходов следует заменить на инверторы
с Z-состоянием выходов);
74F543, 74ЛС11543 — приемопередатчики с прямыми выхо-
выходами на асинхронных потенциальных регистрах памяти (рис.
5.107,6), описываемые функциями
| QBT при ОЕА = 1, _ Г QAr при ОЕВ = 1,
г ~ \ Z-сост. при ОЕА = 0, т ~ \ Z-сост. при ОЕВ = 0,
Рис. 5.108
= DATLA V QATTA, QB? = DBTLB V QBT~LB,
где сигналы ОЕА = GBA ¦ СЕВА, ОЕВ = GAB ¦ СЕАВ и
LA = LEA ¦ СЕАВ, LB = LEB ¦ СЕВА;
74F544, 74/1C11544 — приемопередатчики с инверсной ти-
тиной DB на асинхронных потенциальных регистрах памяти (см.
формулы для ИС 74F54.'});
1554ЛП20, 74ЛL.S016, 74ЛС116-16 — приемопередатчики с
прямыми выходами на синхронных регистрах памяти и муль-
мультиплексными данными (рис. 5.108; MUX — Multiplexer), опи-
описываемые функциями
DBriA V QBTAA при ОЕА = 1,
Z-состояние при ОЕА = 0ч
DAT =
DBT =
DATAB V QBTAB при ОЕВ - 1,
Z-состояние при ОЕВ — 0,
+ = DArdCA V QATdCA, QB+ = DBTdCB V QBrdCB,
где ОЕА = Т ¦ ОЕ, ОЕВ = Т ¦ ОЕ;
74ЛХ5648, 74ЛС11648 — приемопередатчики с инверсной
шиной DB на синхронных регистрах памяти и мультиплекс-
мультиплексными данными (см. формулы для ИС 1554АП20; на рис. 5.108
прямые выходы мультиплексоров следует заменить на инверс-
инверсные);
384
Глава 5. Логические элементы и триггеры
5-9. Шинные приемопередатчики
385
1533АП24, 74АХ5652, 74АС11652 — приемопередатчики с
прямыми выходами на синхронных регистрах памяти и муль-
мультиплексными данными, описываемые теми же функциями, что
и ИС 74ALS646, но вместо сигналов управления Т и ОЕ ис-
используются независимые сигналы ОЕА и ОЕВ (см. рис. 5.108);
1533АП17, 74AL5651, 74АС11651 — приемопередатчики с
инверсной шиной DB на синхронных регистрах памяти и муль-
мультиплексными данными, описываемые теми же функциями, что
и ИС 74ALS652 (используются мультиплексоры с инверсными
выходами).
Рис. 5.109
На рис. 5.109 показана интерфейсная схема, выполненная на
приемопередатчике с двумя регистрами памяти 1804ИРЗ и пред-
предназначенная для программного обмена данными с квитирова-
квитированием между микроЭВМ и персональным компьютером ЕС 1841.
Данная схема эквивалентна схеме приемопередатчика, показан-
показанного на рис. 5.94 и подробно рассмотренного в § 5.8.
На рис. 5.110 показаны 8-разрядные приемопередатчики с
открытым коллекторным выходом:
74ALS615 — приемопередатчик с прямыми выходами, на
синхронных регистрах памяти и мультиплексными данными
(подобен приемопередатчику 74ALS6S2 с Z-состоянием выхо-
выходов):
_ / DBTAA V QBTAA при ЕА = 1,
L при ЕА - 0,
DB,
, _ Г DATAB V QATAB при ЕВ = 1,
\ 1 при
при ЕВ = 0,
QA+ = DArdCA V QArdCA, QB+ = DBrdCB V QBrdCB;
74ЛЬ5614 — приемопередатчик с инверсной шиной DB на
синхронных регистрах памяти и мультиплексными данными
' (подобен приемопередатчику 74ALS&b\ с Z-состоянием выхо-
выходов; см. формулы для ИС 74Л?5615);
74ЛЬ5647 — приемопередатчик с прямыми выходами на
синхронных регистрах памяти и мультиплексными данными,
описываемый теми же функциями, что и ИС 74Л/,5615, но вме-
вместо независимых сигналов управления ЕА и ЕВ используются
сигналы ЕА - ТЕ, ЕВ = Т-Е;
74/17/S649 — приемопередатчик с инверсной шиной DB на
синхронных регистрах памяти и мультиплексными данными
(подобен приемопередатчику 74ЛЬ5648 с Z-состоянием выхо-
выходов; см. формулы для ИС 74AI5647);
74/ii/5654 — приемопередатчик с прямыми выходами на
синхронных регистрах памяти и мультиплексными данными
(подобен приемопередатчику 74ЛЬ5652 с Z-состоянием выхо-
выходов):
п. _ Г DBrAA \/QBTAA при ЕА = 1,
UAr ~ \ 1 при ЕА = 0,
DB,
_ Г DArAB V QAr при ОЕВ = 1,
~ \ Z-сск
-состояние при ОЕВ — 0,
t = DArdCA V QArdCA, QB+ = DBTdCB V QBrdCB\
74ALS653 — приемопередатчик с инверсной шиной DB на
синхронных регистрах памяти и мультиплексными данными
25 Пухальский Г И., Но
386
Глава 5. Логические элементы и триггеры
5.9. Шинные приемопередатчики
387
'ALSSXS
'4LS647
ft
ЪА
0
1
2
3
4
5
6
7
• EA
>CB
АВ
ЕВ
JR/RC
RG
mix
«-
—
«—>
ВВ
0
1
2
3
4
5
6
7
20
19
18
17
16
13
14
13
4
~3
~
~~а
~9
10
« +
ВЛ
0
1
2
3
4
5
6
7
/5/1
Г
. Е
>СВ
АВ
JR/RC
RG
mix
Т=1
й
«—>
ВВ
0
1
2
3
4
5
6
7
'4LS614 - В5
12 - Ш>,24 - V
'4LS649 - ZSff
12 - GM), 24 - V
Рис. 5.110
4
3
6
7
8
9
10
11
1
22
21
23
2
3
ft
«—>
ВЛ
0
1
2
3
4
5
6
7
>СА
ДА
>ЕА
уев
ДВ
ОЕВ
ALS6S4
JR/RC
RG
них
—
л
ВВ
0
1
2
3
4
5
6
7
'4SB52, ^SB77
'ALSBSB
'ЛГИ 856
'ALS6S3 - га
12 - Ш),24 - V
(подобен приемопередатчику 7AALS651 с Z-состоянием выхо-
выходов; см. формулы для ИС 74ЛЬ5654).
Шинные приемопередатчики со сдвигающим реги-
регистром. Эти приемопередатчики позволяют осуществить не
только двунаправленную связь между CPU и внешним устрой-
устройством с параллельной передачей данных, но и связь по последо-
последовательному информационному каналу. Входящий в состав при-
приемопередатчика сдвигающий регистр может как хранить, так и
преобразовывать параллельные данные, поступающие от CPU,
в последовательные данные, скорость вывода которых опреде-
определяется частотой тактового сигнала. Последовательные данные,
поступающие от внешнего устройства по входу DS (Data Serial),
могут быть преобразованы в параллельные данные для переда-
передачи в CPU или другое внешнее устройство4
На рис. 5.111 показаны 8-разрядные приемопередатчики с
преобразованием параллельных данных в последовательные Q j
и последовательных данных DS в параллельные:
74Л5852, 74ЛС11852 — приемопередатчик, описываемый
функциями
DAT =
DBTMA V QrM, при ОЕА = 1,
^-состояние при ОЕА = О,
«—>
ЪА
0
1
2
3
4
5
6
7
>С
DS
МО
М\
мг
TR/RC
RG
«—
DB
0
1
2
3
4
5
6
7
Q7
17 8
Ti ]Т
Тз TF
23
22
3
12 " fi*B,24 - V
вл
0
1
2
3
4
5
6
7
BS
М
^ЕВ
TR/RC
RG
*—
ВВ
0
1
2
3
4
5
6
7
Q7
21 2
Тэ _4_
_1_8 _3_
iZ 1?
.if. 1L
15 П.
il 15.
14
26
1
28
13 27
<—>
вл
0
1
2
3
4
5
6
7
>С
BS
МО
JU1
т 1
мг
TR/RC
RG
*—
<')
ВВ
0
1
2
3
4
5
6
7
Q7
12 - fi*B,24 - V
6-9 - 6НЪ
21,22 - V
9
ЪА
0
1
2
3
4
5
6
7
>С
BS
ОЕВ
JR/RC
RG
*—
<—
—>
«—>
ВВ
0
1
2
3
4
5
6
7
Q7
Рис. 5.111
W1 VQrMi при 0?5 = 1,
Z-состояние при ОЕВ = О,
где ОЕА = MiM\ • Mo, ОЕВ = M2Mi • Mo; сдвигающий регистр
характеризуется функциями
Q+ = ?>Г<Ш V Qr577,
А) = 'DAoM2Mo V ~DBqM2Mo V Ж • Л/2 V A/2MiM0,
Z)r = DAtM2Mq V DBtM2Mq V QT_XM2 V M2M\Mq,
где r= 1,2,..., 7;
74Л5877, 74ЛС11877 — приемопередатчик, описываемый
функциями
?Л _ f DBT'M2Ml V QrM2M"j при О^Л = 1,
I Z-состояние при О-ЕЛ = О,
= 1,
DB ={ DAr~M2~M\ V Qr~M2~Mi при
[ Z-состояние при ОЕВ = О,
где ОЕА = M2Mi • Mo, ОЕВ = M2Mi • Мо; сдвигающий ре-
регистр характеризуется теми же функциями, что и сдвигающий
регистр в ИС 74Л5852;
74AS856, 74ЛС11856 — приемопередатчик, описываемый
25*
388
Глава 5. Логические элементы и триггеры
5.9. Шинные приемопередатчики
389
функциями
DAT =
DBTM V QTM при ОЕА = О,
Z-состояние при ОЕА = 1,
DBT - { QT при ОЕВ = О, Z-состояние при ОЕВ = 1,
со сдвигающим регистром, задаваемым функциями
Q+ = DrdH V Qr37T, A, = ШоМ V Ж • М,
Д. = 7MrMVQr_1M, r = 1,2,...,7.
Приемопередатчики 74Л5852 и 74А5877 отличаются только
способом мультиплексирования функций DAT и DBr- Приве-
Приведенному аналитическому описанию этих приемопередатчиков
соответствует табл. 5.25, в более наглядной форме описываю-
описывающая закон их функционирования. Приемопередатчик 74А5856
задается более простой таблицей (табл. 5.26).
Таблица 5.25. Режимы работы приемопередатчиков
74AS852 и 74AS877
ОЕА
0
1
0
1
0
1
0
0
ОЕВ
1
0
1
0
1
0
0
0
0
0
0
0
1
1
1
1
Л/,
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
74AS852
74А5877
Qr - DAr
Qr - DBT
Qr <- DAr
Qr - DBT
Сдвиг
Сдвиг
Сдвиг
Сброс
Операция
74.45852
DAT -
DAr <-
Qr-
DAT <
DAT -
DAr <-
Z-coct
Z-coct
* DBr
-DBr
DBr
-Qr
* DBr
-DBr
. вых.
. вых.
74.45877
DAr —
DAr <-
Qr-
DAr <-
Qr-
DAr *¦
Z-coct.
Z-coct.
DBr
DBr
DBr
-Qr
DBr
-Qr
вых.
вых.
Шинные трехнаправленные приемопередатчики. Эти
приемопередатчики предназначены для двунаправленной пере-
передачи данных между тремя устройствами во всех допустимых
комбинациях: один передатчик — один приемник и один пере-
передатчик — два приемника. На рис. 5.112 показаны 4-разрядные
трехнаправленные приемопередатчики:
74L5440 — приемопередатчик с открытыми коллекторными
выходами без инвертирования данных;
74L5441 — приемопередатчик с открытыми коллекторными
выходами и инвертированием данных;
Таблица 5.26. Режимы работы приемопередатчика
74А5856
м
0
0
0
0
1
1
1
1
ОЕА
0
0
1
1
0
0
1
1
ОЕВ
0
1
0
1
0
1
0
1
Операция
Обратная связь
Запись DAr -* Qr,, DBr
Запись DAr -* QT, DBr
Запись DAT -
Сдвиг, DAT «-
Сдвиг, DAT «-
Сдвиг, DBT «-
-*Qr
- Qr, DBr
-Qr
-Qr
Сдвиг, Z-состояние DA,
— DAT
— Qr
-Qr
. и DBT
16
2
3
it
1 2
17
18
4
1
u
«—>
DAO
DBO
DCO
SO
SI
GA
>GB
>GC
>CS
'LS440
u
«—>
Ш
Ш
DCl
DAZ
DS2
DC2
ВАЗ
DB3
DC3
Ю - em, го -
'LS443
1 6
2
3
11
1 2
iZJ
18
4
1
DAOt
DBO
DCO
SO
SI
¦GA
• GB
\gc
>cs
3TR/RC «-»
6DA\
6DB1
6DC1
1>DA2
4DB2
I
Аолз
JDB3
JDC3
- V
'LS441
Ю - Ш),го -
'LS444
bDAO
DBO
DCO
sn
S1
)GB
>GC
>CS
3TR/RC
DA\t
DB1
DC1
DAZt
DB2
DC2
DA3t
DBS
DC3
»o - 6MD.I0 - V
Рис. 5.112
'LS442
«
<—>
DAO
DBO
DCO
SO
S\
¦GA
>GB
> GC
>CS
3TR/RC
*—>
2M1
DB1
DC1
ЙЛ2
DS2
bCZ
M3
DB3
DCS
Ю - GND,20 - V
16
2
3
11
12
17
if
*—>
¦DAO
DBO
DCO
SO
SI
>GA
>GB
'GC
¦CS
'LS448
3TR/RC
*—>
DA\,
DB1
DC1
DA2<
DB2
DC2
DS3
DC3
Ю - GND,20 - V
390
Глава. 5. Логические элементы и триггеры
5^ Шинные приемопередатчики
391
74L5442 — приемопередатчик с Z-состоянием выходов без
инвертирования данных;
74L5443 — приемопередатчик с Z-состоянием выходов и ин-
инвертированием данных;
74L5444 — приемопередатчик с Z-состоянием выходов и ин-
инвертированием данных одного из трех устройств;
74L5448 — приемопередатчик с открытыми коллекторными
выходами и инвертированием данных одного из трех устройств.
Принцип работы трехнаправленных приемопередатчиков по-
поясняется структурной схемой, изображенной на рис. 5.113 (по-
(показано по одному разряду j двух разных типов приемопередат-
приемопередатчиков с открытыми коллекторными выходами). Все приемопе-
приемопередатчики имеют одинаковые схемы управления передачей и
приемом: дешифратор DC (Decoder) реализует все минтермы
А',- = 5fx5Q° = F{ (i = ejeo) двух переменных S\ и So, которые
включают приемники данных (триггеры Шмитта) и управляют
передатчиками с помощью сигналов
ЕА = (А2 V A'i) • GACS, ЕВ = (А2 V А'о) • GBCS,
ЕС = (К\ V А'о) • GCCS.
Управление выполнено так, что передача данных одновре-
одновременно в двух направлениях по одной и той же линии запрещена:
А'о • ЕА = 0, A'i -ЕВ = 0, А'2 ¦ ЕС = 0.
Приемопередатчик 74L5441 отличается от приемопередат-
приемопередатчика 74Z5440 только использованием неинвертирующих триг-
триггеров Шмитта.
Структурная схема приемопередатчиков с Z-состоянием вы-
выходов показана на рис. 5.114. Для наглядности вентили с Z-
состоянием выходов выделены из ЛЭ 2И-НЕ. Сигналы упра-
управления ОБА, ОЕВ и ОЕС описываются теми же функциями,
что и сигналы ЕА, ЕВ и ЕС на рис. 5.113, причем К0ОЕА = 0,
А^ • ОЕВ = 0 и А'2 • ОЕС = 0. Приемопередатчик 74LS443 от-
отличается от приемопередатчика 74L5442 только использовани-
использованием неинвертирующих триггеров Шмитта. Режимы работы трех-
трехнаправленных приемопередатчиков приведены в табл. 5.27. Их
входные цепи выполнены на p-n-p-транзисторах, что обеспечи-
обеспечивает малые значения входных токов: 1ц, < 400 мкА и //# < 20
мкА.
На рис. 5.115 изображена схема одноразрядного приемопе-
приемопередатчика с памятью, имеющего три двунаправленные линии
передачи данных. Значения сигналов WRi = 0 (WR — Write
— запись) устанавливают триггер в состояние Q — DBi. За-
Затем любой из сигналов RDX — 1 (RD — Read— чтение) мож<т
ОС
к другим разрядам
Рис. 5.113
к другим разрядам
Рис. 5.114
392
Глава 5. Логические элементы и триггеры 5.10. Мультивибраторы
393
Таблица 5.27. Режимы работы трехнаправленных
¦приемопередатчиков
cs
1
X
X
X
X
X
0
0
0
0
0
0
0
0
0
GA
X
X
1
X
1
1
0
0
1
0
0
1
0
0
1
Gi
X
X
1
1
X
1
0
1
0
0
1
0
0
1
0
3G
X
X
1
1
1
X
X
0
0
X
1
0
X
0
1
'ci
X
1
X
0
0
1
0
X
0
0
X
1
1
X
0
X
1
X
0
1
0
0
0
X
1
0
X
0
1
X
74LS440
74Л5442
Нет
Нет
Нет
Нет
Нет
Нет
DAj
DAj
DBj
DBj
DCj
DCj
DAj
DBj
DCj
DAj
DBj
DCj
передач
передач
передач
передач
передач
передач
-.DBj
-. DCj
-. DAj
-.DCj
-.DAj
-. DBj
-.DBj
-. DCj
— DAj
-.DCj
-. DAj
-.DBj
Операция
74L5441
74Л5443
Нет передач
Нет передач
Нет передач
Нет передач
Нет передач
Нет передач
~DAj -. DBj
D~Aj -. DCj
D~Bj -. DAj
'DBj -. DCj
D~Cj -. DAj
~DCj -. DBj
~DAj — DBj
D~Bj -. DCj
~DCj — DAj
DAj -. DCj
D~Bj -. DAj
D~Cj -. DBj
74LS444
74Л5448
Нет передач
Нет передач
Нет передач
Нет передач
Нет передач
Нет передач
'DAj -. DBj
~DAj -»• DCj
D~Bj -. DAj
DBj -. DCj
~DCj -. DAj
DCj -. DBj
~DAj -. DBj
DBj -. DCj
~DCj — DAj
DAj — DCj
~DBj -. DAj
DCj — DBj
I55ХЛ1
531ХЛ1
m
\ о
> l
2
RD
0
1
2
3TR/RC
ве
'NO
«—>
DB
00
01
02
?
^—^
DB
10
11
12
13 1O|
— IX
11 '
155ХЛ1
- V
WR
о
2
RD
? °
Ь 1
\ 2
3TR/RC
R6
'NO
«—>
DB
00
01
02
$
DB
10
11
12
00 <
- V
Подключить выход триггера Q к линии DB{. Естественно, одно-
|ременная подача значений сигналов WRi = 0 и RD, = 1 запре-
запрещена. На рис. 5.116 показаны двухразрядные трехнаправленные
приемопередатчики с асинхронной потенциальной памятью:
155XJI1 — приемопередатчик с открытыми коллекторными
выходами, описываемый функциями
Q+ = Dr0WR0 V DTlWRl V Dr2WR2 V QrWR0 V WR^ V И /?,
Зг, если RDj = 1,
L, если RDj = 0;
DBrj = QrRD3 =
531ХЛ1 — приемопередатчик с Z-состоянием выходов, опи-
описываемый функциями
Qt = Dr0WR0 V DTlWRx V Dt2WR2 V QTWR^
DBrj = QTRDj =
Qr, если RDj = 0,
Z-состояние, если RDj = 1.
Обмен информацией между линиями разрядов DBri (г = 0,1
— номер разряда, i = 0,1,2 — номер линии передачи) в ИС
|55ХЛ1 E31ХЛ1) производится под управлением общих для
Рис. 5.115
Рис. 5.116
разрядов сигналов WRi и RDi {RDi). У приемопередатчика
531ХЛ1 к внешним выводам ИС подключены выходы тригге-
триггеров <3о и Q\ Для контроля ее работы. При значении сигнала
RD{ = 1 выходы DBoi и DB\t находятся в Z-состояиии.
5.10. Мультивибраторы
Для генерации сигналов заданной длительности или часто-
частоты используются три типа ИС: мультивибраторы (Monostable
Multivibrator), генераторы с кварцевой стабилизацией (Crystal-
Controlled Oscillator) и генераторы, управляемый напряжением
( Voltage-Controlled Oscillator). Все эти ИС представляют собой
$щфроаналоговые устройства, в которых используются внеш-
внешние времязадающие элементы (конденсаторы, ДС-цепи, LC-
контуры, кварцевые резонаторы и др.). Одностабильные (mono-
stable) мультивибраторы называются также ждущими мульти-
мультивибраторами.
Мультивибраторы. Помимо нескольких входов запуска
большинство мультивибраторов имеют вход сброса R — вход
принудительного окончания генерирования импульса. В неко-
некоторых мультивибраторах этот вход может вызывать и запуск
394
Глава 5. Логические элементы и триггеры
мультивибратора. Мультивибраторы делятся на перезапускае-
перезапускаемые и неперезапускаемые. Мультивибратор называется переза-
перезапускаемым, если при подаче сигнала запуска во время генера-
генерации импульса она возобновляется заново с исходным состояни-
состоянием времязадающей цепи. Перезапуски мультивибратора позво-
позволяют неограниченно увеличивать длительность генерируемого
импульса независимо от значения постоянной времени Ж7-цепи.
Неперезапускаемые мультивибраторы не реагируют на сигна-
сигналы запуска, поступающие во время генерации импульса. На рис.
5.117 показаны ИС:
155АГ1 — неперезапускаемый мультивибратор без входа
сброса, запускаемый сигналом
V G2)G3 = G3G\dG2\lG3G*2dG1\lGldG3\lG2dG3 = 1; E.25)
74L5122 — перезапускаемый мультивибратор, запускаемый
сигналом
E.26)
d(G1 V G2)G3G4R = G3G4R ¦ (G*dG2 V G*2dGx) V
y{Gx V G2){G4~R • dG3 V G37t ¦ dG4 V G3G4dR) =
(на рис. 5.117 символами "&]" обозначена операция конъюнк-
конъюнкции с инвертированием сигнала R);
555АГЗ, 74130 — два перезапускаемых мультивибратора, за-
запускаемые сигналом
dGxG2R = G2R • dG'i V GXR ¦ dG2 V GxG2dR = 1; E.27)
IALS'2'21 — два неперезапускаемых мультивибратора, запус-
запускаемые сигналом E.27);
74Z5422 — перезапускаемый мультивибратор, запускаемый
сигналом
E.28)
d{Gx V G2)G3G4 = G3G4{G*2dGx V G\dG2) V
V(Gi V G2)(G4dG3 V G3dG4) = 1 при 1 = Г;
555АГ4 — два неперезапускаемых мультивибратора, запус-
запускаемые сигналом
dGiG2 = G2dd V GxdG2 = 1 при R = 1
E.29)
(в справочниках указывается, что зарубежным аналогом ИС
555АГ4 является ИС 74L5221, однако следует учитывать их
различное поведение при воздействии сигнала сброса Л);
74L5423 — два перезапускаемых мультивибратора, запус-
запускаемые сигналом E.29).
Знаком "х" на рис. 5.117 обозначены нелогические входы.
В исходном состоянии все мультивибраторы выдают значения
М.10- Мультивибраторы
395
4
6 3
7
1',
¦S2
I
S3
2,
&
55АГ
в\
'121
3,12.13
aw
D, 14
а
81:
с-
RC
- 1
6 1 1
9 2 '
АН 3
11 63
К _ s
S2
&
S3
S4
&1
',,- Г
'LSI 22
&
61
>
а
—
R1:
С:
RC:
555АГЗ '130 'LS221
13
'LS422
L',
г2
т
S3
S4
&
Г
61
а
—
R1:
PC
10,12 -НС
7 - вНЬ, 14 - V
555ДГ4,'LS423
&
.SI
S2
&1
>R
'
(S2
&1
SI
SI
>
'123
a
—
C:
RC:
a
C:
RC-
10,12 - NC
7 - GM), 14 - V
8 - CTD, is - V
8 - CTD, is - V
Рис. 5.117
Таблица 5.28. Сигналы запуска мультивибраторов
155АГ1
74LS121
G1G2G3
0 x J
x 0 J
1 1 1
1 1 1
G
1
1
0
X
0
X
0
X
74LS122
iG;
1
1
X
0
X
0
X
0
-G;
1
1
J
[
1
1
1
1
1
1
1
1
J
J
1
1
R
1
1
1
1
1
1
J
J
555АГЗ
74L5123
74130
74LS221
G\G->R
1 1 1
0 J 1
0 1 J
G
1
1
0
X
0
X
74LS422
iG2
1
1
X
0
X
0
G;
1
1
J
[
1
1
1G4
1
1
1
1
J
J
Я
1
1
1
1
1
1
По входу
555 А Г4
74LS423
dG3fi
1 1 1
0 J 1
564АГ1
CD4098
M С14528
МС14538
М С14548
74ЯС4538
G\G->R
\ 0 1
1 J 1
Я не запускаются
I
396
Глава 5. Логические элементы и триггеры
сигналов Q = 0 и Q = 1. Вход R имеет приоритет по отношению
к остальным входам и в любой момент значение R = 0 устана-
устанавливает состояние выхода Q = 0. Значения входных сигналов
и их изменений, приводящих к генерации значения выходного
сигнала Q = 1 (Q = 0) заданной длительности, приведены в
табл. 5.28, составленной по формулам E.25) - E.29).
Рис. 5.118
Принципиальная схема ждущего неперезапускаемого муль-
мультивибратора SN74121 изображена на рис. 5.118,а. На выходах
ЛЭ указаны значения сигналов 0 и 1, которые устанавливаются
в схеме перед очередным запуском. Длительность Т выходного
сигнала Q = 1 задается внешней ДС-цепью [26]: Т = 0, 7 • КС
при R = 1,4 ...40 кОм и С = 0... 1000 мкФ. Минимальная дли-
длительность импульса Q = 1 составляет 30...40 не. Внутри ИС
5.10. Мультивибраторы
397
между выводами 9 и 11 включен резистор Rj (I — Internal), со-
сопротивление которого порядка 2 кОм. Внешний резистор можно
не использовать, если соединить выводы 9 и 14.
Легко заметить, что на рис. 5.118,а часть ЛЭ образуют раз-
разностный элемент, подобный рассмотренному в § 2.4, и имеет-
имеется асинхронный потенциальный Д-5-триггер со входами R и
S (данный триггер построен непосредственно по функции пе-
переходов Q+ = 5 V Q • R без каких-либо ее преобразований, а
условие R ¦ 5 = 0 выполняется автоматически). На этом основа-
основании может быть составлена структурная схема мультивибрато-
мультивибратора, изображенная на рис. 5.118,6 (ДВЗУ — динамическое вре-
мязадающее устройство). Разностный элемент со встроенным
ДВЗУ имеет два входа а и /3, эквивалентных одному входу
х = а ¦ /3 = E'i V 5г) • 5з- При изменении сигнала х с 0 на
1 сигнал 5 изменяется также с 0 на 1, что приводит к изме-
изменению выходного сигнала мультивибратора Q с 1 на 0. Обрат-
Обратная связь с выхода Q на вход ЛЭ 5 введена для уменьшения
длительности его активного уровня 5=1. По схеме, близкой
к описанной, выполнен и неперезапускаемый мультивибратор
SN74LS221. Перезапускаемые мультивибраторы выполняются
по иным схемам.
Схема включения мультивибратора 555ЛГЗ показана на рис.
5.119,rt (можно использовать внешние резисторы R — 5...50
кОм и конденсаторы С = 0 ... 1000 мкФ). Минимальная дли-
длительность импульса Q = 1 составляет 30 .. .40 не. На рис. 5.119,6
приведены временные диаграммы работы мультивибратора в
режиме с перезапуском. Сигнал R используется, в основном,
для сброса сигнала Q в нуль в произвольные моменты време-
времени, однако не следует забывать, что, как следует из формулы
E.27), изменение сигнала Л с 0 на 1 при Gx = 0 и G2 = 1 вызы-
вызывает запуск мультивибратора.
а)
S1
S2
Г
в\
555АГ!
0
—
С:
КС:
— Q
\—
С
V
к
° А
i
1—
и
'
т ( 1
1—
—
U L
Рис. 5.119
Ha рис. 5.120,а показана схема генератора инверсных им-
импульсных сигналов Q = 0 длительностью порядка 30 не, период
которых определяется постоянной времени ЛС-цепи. На рис.
398
Глава. 5. Логические элементы и триггеры
5.10- Мультивибраторы
399
)
1 -
1
a"
вввлгз
-4S2
Г
—О J?
1Г"
<?1
в
С:
PC'
IT
v
<
ч
б)
:с
с
-|Ь
Ю 1
1Г
R
555ЛГ2
-JS2
-4r
G1
Т
в
(
С:
RC)
ее
С
Нг-
U
S2
&1
(?1
в
С :
РГ-
1
1
С
нь
Рис. 5.120
5.120,6 изображена схема генератора прямоугольных сигналов,
полупериоды которых независимо устанавливаются двумя RC-
цепями. Внешние управляющие сигналы G2hI позволяют ис-
использовать эту схему в трех режимах работы:
G'2 = 1, R = 1 — автоколебательный мультивибратор с жест-
жестким возбуждением (при срыве по какой-либо причине генерации
она может быть возобновлена только с помощью какого-либо
внешнего воздействия, например, выключением и включением
питания);
R = 1 — генератор пачки импульсов на интервале значения
сигнала G2 = 1 (старт-стопный режим);
R = 0 — ждущий мультивибратор, запускаемый положи-
положительным перепадом сигнала G'2.
564АГ1
а
.91
is?u
[
а
S1
г
—
>R
61
>
61
4098
а
С:
RC:
Q
С:
RC:
564АП,|МСН52ВВ
6
fi.-Д
<?^
R 1
1^
12
1_з|
1
>91
S2
R
1
S1
S2
R
G\
>
G\
/
Q
С
RC:
а
С:
RC:
NC\ 4538В, (НС14548В
'HC453B
e - SAH), is - V
e - GM), is - V
Рис. 5.121
If
¦к А
Ar
"In
H|S2
Г
ei
>
G\
>
—
RC>
a
RC:
e - SAID, is - V
Мультивибраторы, изготавливаемые по КМОП-технологии,
показаны на рис. 5.121:
564АГ1, МС145285 — два перезапускаемых мультивибра-
мультивибратора, запускаемых сигналом
МС145385, МС145485, 74ЯС4538 — два перезапускаемых
мультивибратора с триггером Шмитта на входе, запускаемых
сигналом E.30).
Вход R имеет приоритет по отношению к остальным входам
и устанавливает значение сигнала Q = 0. Значения входных
сигналов и их изменений, приводящих к генерации выходного
сигнала Q = 1 (Q — 0) заданной длительности, приведены в
табл. 5.28. Длительность Т значения сигнала Q = 1 задается
внешней Ж7-цепью (например, при R = 100 кОм и С = 255
пФ у мультивибратора 564АГ1 длительность Т = 26 мкс, если
VDD = 5 В).
d(G'iG2) = G'2r/Gri V G\dG2 = 1 при Я = 1;
E.30)
Рис. 5.122
Принципиальная схема мультивибратора* МС145285 изо-
изображена на рис. 5.122. Длительность генерируемого мультиви-
мультивибратором импульса зависит от напряжения питания. Для ее рас-
расчета можно пользоваться приближенной формулой
г 0, 32 • RC при VDD = 5 В,
Т=< 0,46 RC при VDD = 10 В,
I 0,54 • RC при VDD = 15 В.
Минимальная длительность импульсов, генерируемых муль-
мультивибраторами МС14528.0 и А/С14518Д, равна 1 мкс, а ге-
генерируемых мультивибратором МС14538В — 10 мкс. Схемы
400
Глава 5. Логические элементы и триггеры
.Ю. Мультивибраторы
401
включения мультивибраторов с запуском положительным и от-
отрицательным перепадами входных сигналов показаны на рис.
5.123,а. Мультивибраторы можно сделать неперезапускаемыми
введением обратной связи с выхода Q или Q на неиспользуемый
вход (рис. 5.123,6).
1
S2
—
>R
G\
>
Q
C:
RC.
6t\-
964ЛГ1
1
S2
—
>R
G\
>
Q
C:
RC:
Рис. 5.Г23
Прецизионный таймер 1006ВИ1. Любой генератор сигналов
может быть построен на основе триггера Шмитта (см. § 5.3). Пре-
Прецизионные триггеры Шмитта выполняются на основе двух аналого-
аналоговых компараторов, имеющих разные пороги срабатывания Vp и \']\, и
асинхронного потенциального й-5-триггера, ко входам R и S которо-
которого подключены выходы компараторов.
Прецизионный таймер 1006ВИ1 (N?555 фирмы Stgnetics) пока-
показан на рис. 5.124. Структурная схема этого таймера изображена на
рис. 5.125. Таймер состоит из двух аналоговых компараторов С\ и
С2, асинхронного потенциального Я-5-триггера, мощного выходного
1006ВИ1
Я-Д
V- «fi= «oc
- GND, e - V
DD
Рис. 5.124
I-1
1
' R
Rn
: M
G
Q
аскада и выходного каскада с открытым коллектором. Опорные на-
наряжения компараторов Vp и V}v задаются резистивным делителем с
Ьысокой точностью: Vp = 2/3 Vdd и V}v = 1/3 Vqd- Выполнен тай-
цер по биполярной технологии. Мощный выходной каскад обеспечи-
обеспечивает уровни выходных токов Iql — 1он — 200 мА. Ток потребления
Що — 3 мА при Vdd = +5 В (Vdd = +4,5... 16 В). Компаратор
'G2 имеет малое быстродействие — длительность входного сигнала
Кп = 0 должна быть не менее 10 мкс. Таймер может формировать
ямпульсы длительностью от 10 мкс до 1 ч.
Асинхронный потенциальный триггер типа R-S описывается функ-
переходов
Q+ = 5П V Q • tfnV/?,
е Sn и Rn— входы, на которые можно подавать как аналоговые, так
цифровые сигналы. Всю схему таймера можно рассматривать, как
асинхронный потенциальный триггер с двумя аналоговыми входами
Sn и Rn и одним цифровым входом R. Значения сигналов Q = 1, Qp =
и Qoc = 0 (при подключенном внешнем резисторе) определяют
исходное состояние таймера при неактивных уровнях всех входных
сигналов.
Рис. 5.125
Рис. 5.126
На рис. 5.126,а показано включение таймера по схеме ждущего
мультивибратора (Л/ — вход для подачи модулирующего напряже-
напряжения). В исходном состоянии сигнал Q = 1, и выходной каскад с от-
открытым коллектором удерживает конденсатор С в'разряженном со-
состоянии. При подаче сигнала 5П = 0 триггер устанавливается в со-
состояние Q — 0, и конденсатор С начинает заряжаться через резистор
R по закону
Vc = VDD[l-exp{-i/RQ].
Как только напряжение Vc достигнет значения Vp — 2/3 Vdd,
срабатывает компаратор С1, и триггер устанавливается в состояние
Q = 1, что вызывает быстрый разряд конденсатора через низкоомный
выход каскада с открытым коллектором. Длительность Т значения
выходного сигнала Qp = 1 определяется соотношением
2/3 VDD = Vdd[1 - ехр(-Г/ЛС)],
26 Пухальский Г. И , Нолосельцева Т. Я.
402
Глава 5. Логические элементы и триггеры
5.10. Мультивибраторы
403
т. е. Т = ЯСЧпЗ независимо от величины напряжения источника пита-
питания Vdd- Работу мультивибратора поясняют временные диаграммы,
изображенные на рис. 5.126,6.
Если в схеме, изображенной на рис. 5.126,о, на вход М через кон-
конденсатор С,м подать медленно изменяющееся по сравнению с перио-
периодом запускающих импульсов Sn модулирующее напряжение Кд/, то
длительность генерируемых импульсов будет изменяться пропорцио-
пропорционально величине V\j-
[/WIT.
ihnrL
«p
t'
t'
Рис. 5.127
Ha рис. 5.127,а показаны временные диаграммы для случая, ко-
когда длительность значения сигнала запуска мультивибратора Sn = О
больше длительности генерируемого импульса Т. При достижении на-
напряжением Vc порога Vp срабатывает компаратор С\, триггер устана-
устанавливается в состояние Q = 1 и конденсатор С быстро разряжается че-
через выходной каскад с открытым коллектором. Такой режим работы
мультивибратора недопустим, т.е. схема на рис. 5.126,а не является
полноценным мультивибратором, работа которого не должна зависеть
от длительности запускающего импульса. На рис. 5.128,а приведена
схема включения НС 1006ВИ1 в качестве ждущего мультивибратора,
не имеющая указанного недостатка (объединены входы Sn и R). Зна-
Значение сигнала R = 0 удерживает триггер в состоянии Q = 1, хотя и
сигнал Sn = 0. После перехода сигналов R и Sn с 0 на 1 (рис. 5-127,6)
триггер переходит в состояние Q = 0, так как сигнал S' (рис. 5.125)
остается еще некоторое время в состоянии 0 из-за инерционности ком-
компаратора С2. Таким образом, запуск мультивибратора осуществляет-
осуществляется положительным фронтом сигналов Sn = R.
На рис. 5.128,6" показано включение ИС 1006ВИ1 в качестве пре-
прецизионного триггера Шмитта, управляемого входным сигналом V/ с
порогами срабатывания Vp = 2/3 Vdd и K/v = 1/3 Vdd- Конденсатор
См используется для фильтрации помех от источника напряжения
питания Vdd- Вход R служит для включения и выключения триггера
Шмитта (при R = 0 выходной сигнал Qp равен 0).
На рис. 5.129,а приведена схема включения ИС 1006ВИ1 в каче-
качестве генератора прямоугольных сигналов. Конденсатор С заряжается
от источника питания Vdd через последовательно включенные рези-
а) у
Рис. 5.128
DD
J
R2
U
с-
\
L
ни
_<
-,
t—i
sn
Т
'R
«Л
М
G
Q
t.
й
-о.
Рис. 5.129
DD
"Г
н
i
1—1
T
'R
"n
M
I
0
t.
1—1
т
'R
«Л
М
G
Q
f
й
л_
Рис. 5.1.30
26*
404
Глава 5. Логические элементы и триггеры
5.11. Генераторы
405
сторы Ri и Я2 с постоянной времени (Ri + R2)-C, а разряжается через
резистор Яг и выходное сопротивление каскада с открытым коллекто-
коллектором, которым можно пренебречь. Постоянная времени разряда равна
RnC. На рис. 5.129,5 показаны временные диаграммы, поясняющие
работу генератора. Легко показать, что длительности полупериодов
Т\ и Zj определяются соотношениями:
Ti = {Ri + Я2)С1п2, Т2 = Я2С1п2.
Вход Я можно использовать для включения и выключения генерато-
генератора.
На рис. 5.130,а показано включение ИС 1006ВИ1 в качестве жду-
ждущего мультивибратора с перезапуском. Импульсы G запуска муль-
мультивибратора подаются на входы Sn и Яп через ЛЭ НЕ с открытым
коллекторным выходом. При значении G = 1 конденсатор С быстро
разряжается через выходной каскад этого ЛЭ. Если к моменту по-
поступления следующего импульса G = 1 (рис. 5.130,6) конденсатор С
не успеет зарядиться до значения порога срабатывания Vp, то он раз-
разрядится до напряжения Vc = 0. Триггер будет находиться в состоя-
состоянии Q — 0 до тех пор, пока расстояние между соседними импульсами
G = 1 не окажется достаточным для заряда конденсатора С до по-
порога срабатывания Vp. Каждый импульс G — 1 при длительности
паузы G — 0, меньшей длительности генерируемого импульса Т, пе-
перезапускает мультивибратор. Таким способом могут быть получены
длительности выходного сигнала, значительно большие, чем опреде-
определяемые времязадающей ЯС-цепью. Мультивибратор с перезапуском
называется также детектором подавления импульсов [25].
5.11. Генераторы
Синтез генераторов сигналов как асинхронных потенциаль-
потенциальных автоматов был рассмотрен в § 3.9. На практике находят
применение и другие схемы генераторов одиночных импульсов и
периодических сигналов. К генераторам относятся и некоторые
специальные схемы преобразования потенциальных сигналов.
Схемы временной привязки. Для обеспечения детерми-
детерминированности работы некоторых синхронных устройств требу-
требуется подавать на них входные информационные сигналы, жест-
жестко связанные с активными переходами тактового сигнала (пе-
(переходами тактового сигнала Я с 1 на 0 или тактового сигнала
Я с 0 на 1). Устройства, выполняющие привязку произвольных
информационных сигналов х к активным переходам тактового
сигнала называются схемами временной привязки (СВП). Из
определения D.3) синхронного ^-триггера (рис. 5.131,а) следу-
следует, что при D = х, он может быть использован в качестве про-
простейшей СВП (рис. 5.131,6). Длительность выходного сигнала
СВП Q всегда равна целому числу периодов тактового сигна-
Рис. 5.131
ла и может отличаться от длительности входного сигнала х не
более чем на период тактового сигнала Я.
На рис. 5.132,а показана универсальная СВП (УСВП) с нор-
нормированием длительности выходного сигнала — независимо от
длительности входного сигнала х выходной сигнал СВП Q\ име-
имеет длительность, равную одному периоду тактового сигнала.
Данная УСВП построена на D/R- и D-триггерах и описывается
функциями
Q+ = (dxvQ0-dxz)-Ql, Qt =QodH\fQldH,
которым соответствуют временные диаграммы, изображенные
на рис. 5.132,5. Понятно, что УСВП является пребразователем
активных переходов информационного сигнала х в потенциаль-
потенциальный сигнал Q\ нормированной длительности. Поэтому УСВП
находят широкое применение в схемах управления, срабатыва-
срабатывающих по переходам потенциальных сигналов управления.
Рис. 5.132
Схемы устранения "дребезга" механических контак-
контактов. Для управления электронными устройствами часто ис-
используются генераторы одиночных импульсов, срабатывающие
при нажатии оператором кнопки на пульте управления. Такие
генераторы должны выдавать по одному импульсу на каждое
нажатие кнопки. Однако при одном нажатии кнопки механиче-
механический контакт, как правило, срабатывает несколько раз (механи-
(механические упругие системы имеют некоторую резонансную частоту
колебании). Такое явление называется дребезгом контактов. На
рис. 5.133,я показана схема исключения дребезга, выполненная
на Я-5-триггсре (вместо ЛЭ И-НЕ можно использовать R-S-
406
Глава 5. Логические элементы и триггеры
5.11. Генераторы
407
Рис. 5.133
триггеры 555ТР2). Работа схемы поясняется временными диа-
диаграммами, показанными на рис. 5.134,а. Эта схема функциони-
функционирует надежно при использовании любых типов переключатель-
переключательных контактов. Длительность значения сигнала Q = 1 опреде-
определяется временем нажатия кнопки, если в нормально замкнутом
положении переключателя вход R подключен к корпусу.
G
cf .
Г
ь
z
.1—
.1
1
А
L
Рис. 5.134
На рис. 5.133,5 изображена схема исключения дребезга с
формированием импульсов малой длительности, выполненная
на одной IIС 555 Л Н2 (длительность выходного сигнала в этой
схеме не зависит от времени нажатия кнопки). Дребезг, как и
в предыдущей схеме, устраняется Д-5-триггером, реализован-
реализованном на двух ЛЭ НЕ с открытым коллекторным выходом. Фор-
Формирование значения выходного сигнала Q = 1 поясняется вре-
временными диаграммами, приведенными на рис. 5.134,5 (дребезг
контактов не показан). Для удешевления схемы к четырем ЛЭ
НЕ резисторы не подключены. Изменять длительность Т фор-
формируемого сигнала е можно изменением емкости конденсатора
С (например, Т « 60 не при С = 0; Г « 0,5 мке при С = 62 пФ
и Т « 1 мке при С = 130 пФ).
Автогенераторы периодических сигналов. Автогенера-
Автогенераторы могут быть построены на усилителях, охваченных поло-
положительной обратной связью. В качестве времязадающих цепей
используются ДС-цепи, ХС-контуры и кварцевые резонаторы.
Наибольшая стабильность частоты генерируемого сигнала до-
достигается в генераторах на кварцевых резонаторах. Выпуска-
Выпускаются специальные ИС, содержащие все элементы электронной
схемы генератора, к внешним выводам которых остается толь-
только подключить кварцевый резонатор или кварцевый резонатор
и ХС-контур. На рис. 5.135 представлены ИС:
74X5320 — генератор с кварцевой стабилизацией частоты
(Crystal-Controlled Oscillator);
74X5321 — генератор с кварцевой стабилизацией частоты и
делителем частоты на 2 и 4;
74ЛС11208 — два мощных усилителя тактовых сигналов С
(Clock Drivers) с Z-состоянием выходов, имеющих по четыре
идентичных выхода CLR'i (Clock), i = 1,2,3,4.
'LS320
'LS321
'ДСП 208
ХГ/JL
ХГЛ.,
T4WC
77Ж
i 2
XTL
1
2
1
: 2
D
CIX
i
к
2
Q
6,13 - HC
XTL
: 1
: 2
TNK
1
2
D
GN
ax
i
p
2
<
a
0
1
a
,o ISA i
T- Щ 2
С
&0Z
1
i 2
С
Ш
DRV
DRV
CU<
1
2
3
4
CLK
1
2
3
4
4-7 - GHD
1 'ls cc
Рис. 5.135
Структурная схема ИС 74X5321 показана на рис. 5.136.
Кварцевый резонатор (Quartz Crystal) подключается к выво-
выводам XTALi.w. XTAL2 генератора GN. При^работе на основ-
основной частоте кварцевого резонатора между выводами TANК\ и
TAN К 2 ( TANK — резонансный контур) включается индуктив-
индуктивность X = 5 ... 100 мкГн с добротностью Ql — 30 ... 40 или рези-
резистор с сопротивлением примерно 130 Ом. При работе на третьей
гармонике кварцевого резонатора между этими выводами сле-
следует подключить колебательный контур, настроенный на эту
частоту. Генератор может быть использован в диапазоне частот
от 100 кГц до 20 МГц.
Генератор 74X5321 содержит схему временной привязки с
выходом Q, выполненную на D-триггере, и делитель частоты
на 2 (выход Qo) и на 4 (выход Q\). Буферы с мощными выхода-
408
Глава 5. Логические элементы и триггеры
5.12. Выбор серий ИС
409
¦ Q
ми СЬК2 и
имеют отдельные выводы питания
Рис. 5.137
"Г 100
Рис. 5.138
/ 0 = 8 МГц
fo - 6 МГц
Рис. 5.139
Уса Для исключения их влияния на выходы CLK\ и CLK\ со
стандартной нагрузочной способностью. Генератор 74X5320 от-
отличается от генератора 74X5321 только отсутствием делителя
частоты на 2 и 4.
При необходимости автогенераторы периодических сигналов
могут быть выполнены на ЛЭ НЕ. На рис. 5.137,а показана схе-
схема автогенератора с времязадающей ДС-цепыо. Значение со-
сопротивления R зависит от серии ИС (так, при использовании
ЛЭ НЕ серии 155 рекомендуется брать R - 220 Ом; чем ниже
входное сопротивление ЛЭ НЕ, тем меньше должно быть сопро-
сопротивление R; частота генерации / » 1/3RC при использовании
ЛЭ серии SN74 [26]). Изменение частоты генерации произво-
производится изменением емкости конденсатора С (конденсатор 27 пФ
может потребоваться для дополнительного сдвига фазы, необ-
необходимого для выполнения условий генерации). В схеме на рис.
5.137,5для стабилизации частоты генерации использован квар-
кварцевый резонатор с основной частотой /о-
Генератор с кварцевой стабилизацией частоты, выполнен-
выполненный на одном ЛЭ НЕ с открытым коллекторным выходом,
изображен на рис. 5.138,а. Для надежной работы генерато-
генератора требуется включение между выводами ЛЭ индуктивности
L = 100...250 мкГн в зависимости от резонансной частоты ре-
резонатора. Другие практически используемые схемы генераторов
с кварцевой стабилизацией частоты приведены на рис. 5.138,6 и
5.139.
5.12. Рекомендации по выбору серий ИС
Разработчики ИС главное внимание уделяют четырем пара-
параметрам, определяющим их свойства: быстродействию, энерго-
энергопотреблению, нагрузочной способности и допустимому уровню
помех. Поскольку из-за взаимной противоречивости свойств ИС
невозможно разработать одну серию, обладающую наивысшими
показателями всех этих параметров, разработчики стремились
создавать новые семейства ИС, имеющие наилучшие значения
каких-либо двух или трех параметров. Это привело к резкому
увеличению числа выпускаемых серий ИС, некоторые из кото-
которых весьма незначительно отличаются друг от друга.
Выбор серий ИС при проектировании цифровых устройств
наиболее прост при учете только двух параметров: быстродей-
быстродействия и потребляемой мощности. Для уменьшения общей потре-
потребляемой мощности в одном устройстве, как правило, требуется
410
Глава 5. Логические элементы и триггеры
использовать несколько серий ИС. Задача их оптимального вы-
выбора значительно осложняется при учете всех четырех параме-
параметров. При этом каждый из параметров нельзя охарактеризовать
только одним числом, что дополнительно осложняет проблему
выбора серий ИС. Например, потребляемая мощность характе-
характеризуется тремя числами, соответствующими статической и ди-
динамической мощности потребления и дополнительной мощности
рассеивания КМОП ИС при их взаимодействии с ТТЛ ИС.
В § 5.1 и 5.2 описаны усовершенствованные ТТЛ и КМОП
серии ИС. Кроме КМОП серий AC/ACT, создана серия FCT
(FAST CMOS Technology — КМОП-технология FAST), показа-
показатели быстродействия и нагрузочной способности ИС которой
впервые сравнялись с соответствующими показателями ТТЛ
ИС (ИС семейства FCT представляют собой просто КМОП-
варианты соответствующих ИС семейства FAST). Эти быстро-
быстродействующие ИС с высокой нагрузочной способностью и боль-
большими перепадами выходных сигналов создают достаточно вы-
высокие уровни помех. Помехи всегда считались важным пара-
параметром, однако с появлением усовершенствованных КМОП-
технологий помеховые характеристики стали одним из главных
отличительных факторов различных серий усовершенствован-
усовершенствованных КМОП ИС.
Традиционные серии ИС. В табл. 5.29 представлены
характеристики традиционных серий на примере ИС '244 для
большинства серий. Эти серии выпускаются за рубежом многи-
многими компаниями-поставщиками, обычно стоят недорого, имеют
хорошо известные стабильные свойства и содержат широкую но-
номенклатуру ИС, реализующих различные функции. Число по-
поставщиков некоторых серий ИС уже начало сокращаться, а це-
цены пошли вверх. В настоящее время к таким сериям относятся
стандартные ТТЛ ИС, КМОП ИС серии CD4000, маломощные
ТТЛШ ИС (серия LS) и ТТЛШ ИС (серия 5).
Остальные ИС из табл. 5.29 по быстродействию, уровню по-
помех и энергопотреблению можно разделить на три группы. В
рамках каждой из них имеются заметные различия в параме-
параметрах ИС. Например, ИС серии ALS имеют втрое меньшее энер-
энергопотребление по сравнению с ИС серии FAST, однако усту-
уступают им в быстродействии; ИС серий AC/ACT обладают мак-
максимальной нагрузочной способностью при работе на линии пе-
передачи, имея симметричные выходные токи ±24 мА, а у ИС
серии FCT максимальна статическая нагрузочная способность
при работе на согласующую нагрузку (ток Iol — 64 мА).
Проблема выбора среди этих серий ИС решается однозначно.
Поскольку конечное изделие должно быть достаточно дешево,
5.12. Выбор серий ИС
411
Таблица 5.29. Перечень серий логических ИС
Серия
TTL
CDA000/7AC
LS/S
НС/НСТ1
FAST2
AS2
ALS2
AC/ACT3
FCT3
Год
выпуска
1968
1970
1971
1977
1978
1980
1980
1985
1986
Техно-
Технология
Биполяр.
КМОП
Биполяр.
КМОП
Биполяр.
Биполяр.
Биполяр.
КМОП
КМОП
Уровни
I/O
ТТЛ/ТТЛ
кмоп/кмоп
ТТЛ/ТТЛ
ттл/кмоп
ТТЛ/ТТЛ
ТТЛ/ТТЛ
ТТЛ/ТТЛ
ттл/кмоп
кмоп/кмоп
ipd,
НС
40
70
18/9
29/35
6,5
6,2
10
8/10
6,5
Ice,
мА
30
0,3
25/110
0,08
90
90
27
0,08
1,5
Ioh/Iol,
мА
2/32
0,5/6,4
15/64
6/6
15/64
15/64
15/64
24/24
15/64
1 Низкое быстродействие, малые помехи, малое потребление.
2 Высокое быстродействие, малые помехи, большое потребление.
3 Высокое быстродействие, большие помехи, малое потребление.
выбирать следует серию, изготавливаемую по хорошо отрабо-
отработанной технологии, так как именно в этом случае обеспечива-
обеспечивается небольшая цена компонентов. Например, для переносно-
переносного компьютера принципиально необходимо малое энергопотре-
энергопотребление, что практически однозначно определяет выбор КМОП-
технологии. Если система должна работать на тактовой частоте
12 МГц или меньше, то идеальный вариант для нее — серия
НС/НСТ. Если тактовая частота должна превышать 16 МГц,
то потребуется серия AC/ACT. В диапазоне между 12 и 16 МГц
выбор конкретной серии следует выполнять на базе более де-
детального анализа временных параметров.
Новые серии ИС. В табл. 5.30 на примере ИС '244 пред-
представлены четыре группы новых ИС: серии ACQ и ACTQ (фир-
(фирма National Semiconductor) — усовершенствованные КМОП ИС
второго поколения (семейство ACMOS), в которых особое вни-
внимание уделено снижению уровня помех; серии FCTx и FCTxT,
где х = А, В или С — три градации быстродействия (фирма
National Semiconductor) — второе поколение семейства ACMOS
усовершенствованных КМОП ИС, для которых главный упор
сделан на повышение быстродействия; серия FASTr (фирма
National Semiconductor) — второе поколение усовершенствован-
усовершенствованных биполярных ТТЛ ИС; серия ВСТ (фирма Texas Instruments)
— первое поколение БиКМОП (BiMOS) ИС.
412
Глава 5. Логические элементы и триггеры
5.12. Выбор серий ИС
413
Таблица 5.30. Основные характеристики
усовершенствованных ИС
Серия
ACQ
ACTQ
FCTx
FCTxT
FASTr
ВСТ
Год
выпуска
1989
1989
1987
1990
1990
1987
Техно-
Технология
КМОП
кмоп
КМОП
к.\юп
Биполяр.
БиКМОП
Уровни
I/O
кмоп/кмоп
ттл/кмоп
ттл/кмоп
ТТЛ/ТТЛ
ТТЛ/ТТЛ
ТТЛ/ТТЛ
tpd,
НС
6,0
7,5
4,1-4,8
4,1-4,8
3,9
5,5
Ice-,
мА
0,08
0,08
1,5
1,5
50
10
Ioh/Iol,
мА
24/24
24/24
15/64
15/64
15/64
15/64
Эти новые серии ИС в настоящее время выпускаются за ру-
рубежом одним-двумя поставщиками, а в их состав входят глав-
главным образом ИС шинных интерфейсов с разной разрядностью
слова (9, 10, 16, 18 и 32 бит), и в них предусмотрены специаль-
специальные средства повышения тестируемости и встроенные последо-
последовательные регистры. Кроме того, эти ИС обычно собираются в
корпуса для монтажа на поверхность с шагом контактов 0,635
мм, что вдвое уменьшает место, занимаемое ими на схемных
платах. Функциональные свойства и конструктивное оформле-
оформление новых ИС в сочетании с дополнительным набором их техни-
технических характеристик открывают перед разработчиками совре-
современной аппаратуры невиданные ранее возможности при проек-
проектировании систем.
ИС серий ACQ/ACTQ представляют собой "чистые" модер-
модернизированные КМОП ИС. В них снижены все виды помех и
при этом сохранены вполне приемлемое быстродействие и свой-
свойственное КМОП ИС сверхмалое энергопотребление. Кроме то-
того, ИС серий ACQ/ACTQ имеют симметричные выходные токи
±24 мА в статическом и ±75 мА в динамическом режиме, что
позволяет им работать на низкоимпедансные линии передачи.
Как и ИС серий AC/ACT, ИС серий ACQ/ACTQ выпускают-
выпускаются с входными К МОП-уровнями (ACQ) и с уровнями входных
сигналов, совместимых с ТТЛ ИС (ACTQ). Для ЙС серии ACQ
обеспечивается более высокая помехоустойчивость (по логиче-
логическому 0), при пороге переключения, равном Vcc/2, их задержки
на 1 - 2 не меньше, чем у ИС серии ACTQ, а все их динами-
динамические и статические параметры сохраняются при напряжении
питания 3,3 В.
Серии FCTx и FCTxT появились в результате дальнейшего
развития исходного семейства FCT. ИС этих серий совместимы
по входным уровням с ТТЛ ИС!, но ИС серии FCTx имеют вы-
йодные КМОП-перепады, тогда как у ИС серии FCTxT выход-
щые перепады для уменьшения помех снижены до уровня ТТЛ
ЙС. В некоторых случаях такое уменьшение перепадов вдвое
Снижает уровень помех по сравнению с помехами в ИС серии
)FCT. Выходной ток Iol У ИС этих серий равен 64 мА, что по-
позволяет им работать на оконечные согласующие нагрузки для
Биполярных ИС.
I Серия FASTr в настоящее время является самым быстро-
быстродействующим 5-В семейством ИС (не считая ЭСЛ ИС) — за-
кержки в ИС этой серии составляют 3,9 не, а их энергопотре-
энергопотребление снижено до 40% по сравнению с ИС серии FAST.
| Высокое быстродействие ИС серии ВСТ обеспечивают ТТЛ-
Схемы, а для реализации Z-состояния выходных каскадов ис-
используются КМОП-транзисторы. Энергопотребление этих ИС в
статическом режиме выше, чем у усовершенствованных КМОП
|ИС, а по быстродействию они несколько уступают схемам серии
tFASTr. В ИС серии ВСТ удачно сочетаются показатели энер-
1х)потребления в динамическом режиме, чрезвычайно низкого
Уровня помех и большого выходного тока {Iql — 64 мА), т.е.
В них обеспечено отличное сочетание всех четырех критериев
выбора ИС, с которыми приходится иметь дело разработчикам
систем.
Анализ энергопотребления. Для ИС всех ТТЛ-серий и серии
ВСТ мощность потребления в основном определяется статической со-
составляющей, а ее динамическая составляющая пренебрежимо мала.
Преимущество ИС серии ВСТ перед ИС серии FASTr — это намного
меньшее энергопотребление в Z-состоянии {Iccz = 9 мА для серии
ВСТ и 50 мА для серии FASTr).
Для ИС КМОП-серий ток питания складывается из пренебрежи-
пренебрежимо малой статической составляющей, динамической составляющей
и из так называемой составляющей 1сст — дополнительного тока,
связанного с энергопотреблением КМОП ПС при работе с входны-
входными ТТЛ-уровнями. Динамическая составляющая определяется мощ-
мощностью, рассеиваемой КМОП ИС при заряде и разряде собственных и
нагрузочных емкостей. Эта мощность увеличивается с ростом часто-
,т.ы переключения.
Частота, при которой отмечается равенство токов питания для
ИС серии FASTr и ACMOS ИС из табл. 5.30 в реальных системах
при постоянном переключении ИС, несколько больше 20 МГц. При
более высокой частоте ИС серий ВСТ и FASTr имеют меньшую ди-
динамическую мощность потребления и их следует предпочесть КМОП
ИС, если речь идет о системах с режимом постоянного переключе-
переключения. Если же с высокой частотой переключается ограниченное число
МС, то следует предпочесть ИС семейства ACMOS, имеющих малую
статическую мощность потребления. Например, в микропроцессорных
системах в любой момент времени в активном состоянии находятся
только два приемопередатчика, остальные — в .Z-состоянии, поэтому
414
Глава 5. Логические элементы и триггеры
5.12. Выбор серий ИС
415
для уменьшения суммарной мощности потребления их следует выпол-
выполнять на ИС семейства ACMOS даже при работе на частоте выше 20
МГц.
Анализ быстродействия. В микропроцессорных системах на
долю интерфейсных ИС отводится примерно 25% общего времени пе-
переключения (правило 25%). Чтобы сохранить это соотношение в си-
системах на базе быстродействующих Я/5С-процессоров, в которых ко-
команды выполняются за один такт, и микропроцессоров семейства 486,
нужно использовать серии FASTr, BCT и FCTA (табл. 5.31). Для
систем на базе микропроцессоров серий 286 и 386 отлично подходят
серии ACQ и ACTQ.
Таблица 5.31. Роль быстродействия логических ИС
Тактовая
частота
МГц
2- 10
10-30
30-66
Тактовый
период,
НС
100 - 500
33 - 100
15 - 33
Преобладающие
серии ИС
HC,LS
ALS, AS, FAST,
FACT, ACQ, ACTQ
FASTr, BCT, FCTA
tpd,
HC
18 - 25
6,5- 10
3,5-5
Задержка,
% тактового
периода
22
25
28
Следует иметь в виду, что при одновременном переключении не-
нескольких выходов ИС токи через земляные шины возрастают, увели-
увеличивая задержки срабатывания (типовая поправка для каждого допол-
дополнительного переключающегося выхода составляет 250 пс). Так. для
ИС 74F244 паспортное значение задержки при переключении одного
выхода равно 3, 9 не, а при переключении всех выходов — 5,0 не.
Анализ нагрузки. По токовой нагрузочной способности возмож-
возможные приложения можно разделить на два типа: статическая нагрузка
и управление линиями передачи. Преимущество по статической на-
нагрузочной способности имеют серии ИС с большим выходным током
Iol = 64 мА {FCTx, FASTr и BCT). При работе на линии связи
важное значение имеет симметричность выходов (равенство выход-
выходных токов), поэтому в этом случае предпочтение следует'отдать ИС
серий ACQ и ACTQ (табл. 5.30).
Анализ помех. Все помехи можно разделить на две группы: по-
помехи, возникающие в самой ИС, и помехи, генерируемые системой.
Помехи, связанные с ИС, обычно сводятся к броскам напряжения на
земляных шинах. Они являются следствием переключательных пе-
переходных токов, протекающих по индуктивностям выводов земли и
питания. Броски по земляным шинам приводят к появлению поло-
положительного выброса напряжения на земляной шине. Эти броски не
представляют проблем для синхронных линий данных, поскольку они
возникают в той части тактового цикла, в которой данные считаются
недействительными. Но если их амплитуда велика, то броски напря-
напряжения вызывают проблемы при их наложении на асинхронные сигна-
сигналы (сигналы сброса, загрузки, разрешения записи и другие сигналы
управления). Для ИС всех серий из табл. 5.30, кроме серии FCTA,
броски лежат в пределах от 0,8 до 1,0 В (в реальных системах не
Превышают уровня Уц = 0,8 В). В ИС серии FCTA броски могут
{Превышать уровень Vjl = 0,8 В, поэтому их не рекомендуется при-
применять для формирования асинхронных сигналов, когда возможны
^Переключения одних выходных каскадов при статических состояниях
Ьругих выходов.
'?¦ Помехи, создаваемые системой, всегда можно снизить до приемле-
рого уровня с помощью надлежащих методов проектирования незави-
|ямо от используемой серии ИС (для более быстродействующих ИС
Ц-ребуются более серьезные меры предосторожности). В линии пере-
передачи ИС всех серий могут вызвать одинаковый уровень колебаний,
щ для любой ИС можно осуществить оконечное согласование линий.
рем выше быстродействие ИС, тем короче проводник, требующий со-
согласования.
Проводник ведет себя как линия передачи, и в нем возникают
колебания, если задержка при прохождении сигнала по проводнику
превышает одну треть времени нарастания trise или спада tfau сигна-
сигнала (фронта сигнала). В табл. 5.32 приЕедены длительности фронтов
Сигналов для разных серий ИС и длины печатных проводников, при
превышении которых требуется оконечное согласование.
Таблица 5.32. Сравнение времени переключения
Серия
AC Q/ACTQ
FCTx
FASTr
BCT
trise)
IIC
4,5
4.0
4,5
4,5
tfall,
НГ
5,0
1,5
2,0
2,5
Перепад
напряжения, В
4,9
4,8
3,4
3,4
Длина
линии,см
40
15
25
30
При наличии связи между токами разных сигнальных линий воз-
возникают перекрестные помехи. Амплитуда емкостной перекрестной по-
помехи пропорциональна скорости нарастания фронта сигнала и емко-
емкости связи между печатными проводниками. Для уменьшения емкости
ЙРвязи применяются конструктивные меры: увеличение промежутков
режду печатными проводниками; экранирование чувствительных сиг-
тельных линий проводниками земли и питания; прокладка прюводни-
ров в соседних слоях многослойных печатных плат в перпендикуляр-
рых направлениях; экранирование слоев с печатными проводниками
^оями земли и питания; использование коаксиальных, дифференци-
дифференциальных и витых пар проводов.
; Системные радиопомехи относятся к самым сложным видам по-
|*ех. Их необходимо учитывать на всех уровнях проектирования — от
РЫбора серии ИС до топологического проектирования печатных плат
Ш конструирования системных экранов. Электромагнитное излучение
выходит на первое место среди источников помех во многих электрон-
электронных системах. Чем больше высокочастотной энергии содержится в
416
Глава 5. Логические элементы и триггеры
спектре сигнала (чем больше крутизна фронтов сигнала), тем выше
уровень радиопомех. По уровню радиопомех ИС серии ВСТ имеют
худшие показатели по сравнению с ИС серий ACQ/ACTQ, что объ-
объясняется наличием у последних специальных выходных каскадов.
Методика выбора серий ИС. Для выбора серий ИС, приведен-
приведенных в табл. 5.30, можно воспользоваться блок-схемой, приведенной
на рис. 5.140. Выбор начинается с принятия решения, какой из па-
параметров — быстродействие, энергопотребление или уровень помех
— имеет наибольшее значение для проектируемого устройства. За-
Затем следует определить, какой из параметров находится на втором
по значимости месте и какой — на третьем. В каждой из точек при-
принятия решения блок-схема "спрашивает", насколько жесткие требо-
требования предъявляются к данному параметру.
Глава 6
Коммутаторы и арифметические
^устройства
Статическая мощность _/ Главное
требова:
ACQ/KTQ
Малое
энергопо-
энергопотребление
FASTr „
Малые 2!
<10 мА помехи I
FCTx
Высокое
быстро- <10 мА
действие
ВСТ
FASTr
Высокое
быстро- <1,0 В|
действие
БСТ
Рис. 5.140
Если выбирается ветвь с менее жесткими требованиями, то остав-
оставшийся параметр оптимизируется автоматически. Если же движение
идет по направлению с более жесткими требованиями, то необходимо
произвести следующий выбор параметров. К сожалению, все параме-
параметры нельзя оптимизировать одновременно и чем дальше идет процесс
оптимизации, тем выше вероятность, что придется пойти на компро-
компромисс в отношении главного параметра.
В данном параграфе был использован материал статьи Уилья-
Уильяма Холла "Как правильно выбрать подходящее семейство логических
ИС" (Электроника, № 3 - 4, 1992).
Щ.1. Дешифраторы
Полным дешифратором с прямыми выходами (рис. 6.1,а;
DC — Decoder) называется комбинационная схема (КС), имею-
имеющая п входов и реализующая 2" минтерма
F, = Ki{u) =
F.1)
p=i
где v — (х„,... ,Х\), i = en...e\ — двоичное число, а г =
0,1,... ,2П— 1 — десятичное число. Такие дешифраторы называ-
называются также дешифраторами п X 2™. В соответствии со свойства-
свойствами минтермов A.67) при каждой комбинации значений входных
сигналов хр только один выход Fi принимает значение, равное
1, т.е. только один выход имеет высокий активный уровень.
Поэтому дешифраторы широко используются в коммутаторах
электронных устройств, обеспечивая включение в каждый мо-
момент времени только одного устройства.
На рис. 6.1,5показан дешифратор 1x2, выполняющий функ-
функции Fo = х\ и F\ = х\, а на рис. 6.1,в — дешифратор 2x4,
реализующий четыре минтерма двух переменных ij и ii- Если
в этой схеме ЛЭ И заменить на ЛЭ И-НЕ, то получится де-
дешифратор 2 X 4 с инверсными выходами, реализующий четыре
макстерма М{(х2,Х\) = Ki(x2>%i) двух переменных x-i и Х\ и
выдающий низкий активный уровень сигнала только на одном
выходе.
Неполным дешифратором называется КС, имеющая п вхо-
входов, но реализующая N < 2" минтермов п переменных. Такие
дешифраторы называются дешифраторами nxN. В виде ИС вы-
418 Глава 6. Коммутаторы и арифметические устройства
6.1. Дешифраторы
419
КС
CDC)
2
1
1 Ж—
1 т
1
L
г> х
ф
Гф"
J.
0
ф
-ф-1
-¦-!
ф
0
0
0
0
0
0
0
0
х,-Н
-\ \—к, х3н
-к7
Рис. 6.1
пускаются только дешифраторы 4 х 10. Если подача на входы
дешифратора кодов, идентифицируемых числами i = 10... 15,
запрещена (табл. 6.1), то минтермы Kg и А'д можно заменить на
функции Fs = х4х\ и F9 = x4xt, реализуемые на двухвходовых
ЛЭ И (минимизация функции Fg показана на рис. 6.1,г). Для
соблюдения условия F, • Fj = 0 при г / j следует взять
t =
= 0... 7.
Одна из возможных реализаций DC 4 X 10 на ЛЭ показа-
показана на рис. 6.1,5. В дальнейшем выходы DC независимо от их
реализации будем обозначать через F,.
На рис. 6.2 приведены условные графические обозначения
дешифраторов 4 х 10, изготовляемых в стандартных ТТЛ и
КМОП сериях. В левом дополнительном поле указываются веса
Таблица 6.1. Таблица истинности
дешифратора 4 X 10
i
0
1
?
3
4
5
fi
7
8
9
in
11
1?
13
14
15
хл
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
хз
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
г2:
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
El
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Fo
1
0
0
0
0
о
0
0
0
0
ф
ф
ф
ф
ф
ф
Fi
0
1
0
0
0
0
0
0
0
0
ф
ф
ф
ф
ф
ф
F2
0
0
1
0
0
0
0
0
0
0
ф
ф
ф
ф
ф
ф
F3
0
0
0
1
0
0
0
0
0
0
ф
ф
ф
ф
ф
ф
F4
0
0
0
0
1
0
0
0
0
0
ф
ф
ф
ф
ф
ф
F5
0
0
0
0
0
1
0
0
0
0
ф
ф
ф
ф
ф
ф
F6
0
0
0
0
0
0
1
0
0
0
ф
ф
ф
ф
ф
ф
F7
0
0
0
0
0
0
0
1
0
0
ф
ф
ф
ф
ф
ф
F8
0
0
0
0
0
0
0
0
1
0
ф
ф
ф
ф
ф
ф
F9
0
0
0
0
0
0
0
0
0
1
ф
ф
ф
ф
ф
ф
сигналов хр, равные 2Р ', ав правом дополнительном поле —
числа i = еп ... ер ... е\. Это позволяет однозначно определить
номер выхода с активным уровнем сигнала по двоичному чи-
числу, подаваемому на вход дешифратора. Интегральные схемы
на рис. 6.2 выполняют функции:
155ИД1, 7441 — DC 4 х 10, имеющие выходы F, = А',- с
открытым коллектором {Vqh < +60 В и +55 В);
555ИД6 — DC 4 х 10 с инверсными выходами Fi = A';;
555ИД10, 7445, 7415445 — DC 4 х 10 (выходы Т{ = ~К{ с
открытым коллектором; Voh < +15 В, Iol < 80 мА — 555ИД10
и 7445, Voh < +7 В — 74L5445);
561ИД1, 74ЯС4028 — DC 4 х 10 (по выходам F8 и F9 реа-
реализуются не минтермы, а функции х4х\ и х4х\ соответственно;
ИС выполняет функции дешифратора 4 х 10 с запретом подачи
на вход двоичных чисел i = е4е^в2е\ = 10... 15).
Дешифраторы 4 х 10 с открытым коллектором можно ис-
использовать для реализации любой функции трех переменных
х3, ij и ii, если положить х4 = 0, так как в этом случае деши-
дешифратор реализует все минтермы трех переменных. На рис. 6.3
Показана схема, выполняющая функцию
/(„) = К0К3К4К6 = А'о V А'з V К4 V А'6
27*
420
Глава 6. Коммутаторы и арифметические устройства.
6.2. Демультиплексоры
421
155ИД1/41
1
2
4
8
DC
'141
Гй
Л <
2<
3<
i
91
555ИДБ 555ИД10/45 'LS445 561ИД1, 'He402B
1
2
4
8
DC
F
0<
1 1
2
з
"И
Ъ<
et
7(
в?
9Т
1
2
4
8
DC
'143
0<
1 <
2<
3<
4<
5^
7<^
8^
91
Зц
DC
12 - GMD.s - V_c 8 - G\D,is -
3 „
— x°
7з „г
^»<4
7
8 f-
9 —
в - cm,iB - v
Рис. 6.2
Г
1
2
4
8
DC
2
F
1 6
2 i
43t
6 С
в7П
9f V
/OO
1
2
4
8
DC
F
0
1
2
3
4
5
6
7
8
9
— Kn
-к7
Рис. 6.3
¦GP.
Рис. 6.4
DC
(при значении А",- = 1, i = 0,3,4 или 6 функция / = 0). Эта
функция имеет МДНФ
f{v) - x3xi V х2хг V x3x2xi,
что требует большего числа корпусов ИС.
В общем случае (при любом значении числа переменных тг)
реализуемая по данному методу функция f(v) описывается вы-
выражением
1=0 t»
где i3 — номера тех точек, в которых функция f{v) = 0.
Как следует из соотношения F.1) для значений i = 0,1,..., 7,
функции Fi = x4xl3xlixel1, поэтому при подаче на один из деши-
дешифраторов 4 х 10 сигнала х4, а на другой — сигнала х4, получим
дешифратор 4 X 16 (рис. 6.4), описываемый функциями
хе3
= 0 ... 15.
6.2. Демультиплексоры
Демулътиплексором (рис. 6.5,а; DMX
взывается КС, выполняющая функции
i{v) = Е ¦
Demultiplexer) на-
F.2)
>где Е — коммутируемый (демультиплексируемый) на один из
2" выходов сигнал, г = еп .. .ех - 0 .. .2™ - 1. Действительно,
если Ki(v) - 1, то Fi — Е, а если h\(v) = 0, то F, = 0. Сово-
Совокупность значений сигналов v = (xn,...,X\) определяет адрес
(номер) выходного канала, к которому подключается сигнал Е.
F, =
F, =
Рис. 6.5
Демультиплексоры, имеющие п адресных сигналов а;р, на-
называются демулътиплексоралш 1 —> 2™. Из сравнения F.1) и
F.2) видна связь между дешифраторами п. х 2П и демульти-
плексорами 1 —> 2П: если положить ? = 1, то демультиплексор
1 —> 2™ превращается в дешифратор п X 2™. На основании F.2)
может быть построена схема демультиплексора при любом чи-
числе п адресных сигналов хр. Демультиплексор 1 —> 2 (рис. 6.5,6)
выполняет функции Fq = Е -х~\ и F\ = Е ¦ Х\. На рис. 6.5,в по-
показана схема демультиплексора 1 —> 4. Если ЛЭ И заменить на
ЛЭ И-НЕ, то получится демультиплексор 1->4с инверсными
выходами. На рис. 6.6 изображена электромеханическая модель
демультиплексоров 1 —> 2™, поясняющая принцип их работы.
Демультиплексоры могут быть описаны и с помощью таблиц
истинности типа табл. 6.2, задающей демультиплексор 1 —*• 8
с инверсными выходами DO{. Однако такой способ описания
демультиплексоров и многих других цифровых узлов слишком
422
Глава 6. Коммутаторы и арифметические устройства
6.2. Демультиплексоры
423
Таблица 6.2. Таблица истинности DMX 1-+8
i
0
1
2
3
4
5
6
7
-
E
1
1
1
1
1
1
1
1
0
«3*2*1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
XXX
DO
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
0
1
1
>?>O5
1
1
1
1
1
0
1
1
1
DOA
1
1
1
1
0
1
1
1
1
DO
1
1
1
0
1
1
1
1
1
3DO7
1
1
0
1
1
1
1
1
1
DO,]
1
0
1
1
1
1
1
1
1
DOo
0
1
1
1
1
1
1
1
1
громоздок по сравнению с аналитическим методом описания их
законов функционирования, которому и отдается здесь предпо-
предпочтение.
Интегральные схемы демультиплексоров. На рис. 6.7
приведены обозначения выпускаемых демультиплексоров 1 —>¦
2П (п = 2,3,4). Коммутируемый на 2П выходов сигнал Е мо-
может представлять собой конъюнкцию нескольких сигналов Е2:
Е = Е2Е\ и Е — ЕзЕ2Е\. Обозначения в адресной части до-
дополнительного левого поля и в правом дополнительном поле
полностью соответствуют обозначениям, принятым для деши-
дешифраторов 4 х 10 (рис. 6.2).
На рис. 6.7 представлены демультиплексоры:
1533ИДЗ, 74ЛСШ54 — DMX 1 -+ 16 с инверсными выхо-
выходами F,, выполняющие функции
Fi(v) = Е ¦ K'i(v) = Е ¦ хе44 хе33 хе22 х\\ Е = ЕХЕ2, i = e4e3e2ei;
1533ИД19 — DMX 1 —v 16 (инверсные выходы Fi с откры-
открытым коллектором);
555ИД4 — сдвоенный DMX 1 —> 4 с инверсными выходами
F' и F", представляющий собой два DMX 1 —> 4 с общими
адресными сигналами х2 и х\:
555ИД5 — сдвоенный DMX 1 —
выходы Fi с открытым коллектором;
1533ИД7, 74ЛС11138 — DMX 1 -
ми, Е = ExE2Ez\
53ШД14, 561ИД7, 74ЛС11139 — два DMX 1
ными F, выходами;
4, имеющий инверсные
8 с инверсными выхода-
выхода4 с инверс-
инверс153ЭИДЗ
1533ИД19
'ДС111 54
'НС238
1
2
4
8
&Е
> 1
V
имх
'139
F^
0 ф
1 ф
2 Ф
з Ф
4 4
1
7 i
8 S
9 <^
10
11 1
1 7 <
13 <
14 <
15 <
1
2
4
&?
> 1
\ 2
3
имх
F
0
1
2
з
4
5
6
7
15
14
13
12
11
10
9
8 - GND,is - V.
'СС\ 1138
12 - GND, 24 - V.
12 - GHD, 24 - V s - GND, 18 - V
555ИД4
555ИД5
531ИД14.1561ИД7
\й
щ
&Е
> 1
2
1
2
&G
А1
\ ?
имх
'155
ol
1 9
2 с
\
F
о <!
и
2 i
&Е
. 1
2
1
2
&G
¦ 1
1
DJMX
¦136
1 ^
о 1
3 (
F^
0 с
2 <
3 <
2
1
14
13
15
1
2
Е
1
2
I"
ИМХ
DMX
'1ЭЭ
-433S
0
1 i
7 о
м
А
\\
1
2
4
&Е
' 1
2
3
0
1 {
2
•а {
4
5 <
6 <
7 <
8 - GHD, is - V
8 - GND, ie -
1533ИД7
1
2
4
&Е
. 1
\ 2
3
D/MX
'138
F 1
0 4
1 1
э
4
5 <
6 <
7 <
8 - GND, ie - V
1561ИДВ/НС239
s - GND, is - V.
1
2
, E
1
2
r
BA(X
'4333
F
0
1
2
3
F
0
1
2
3
5- 'ДСП 139
7_ 1_3
14
10
4 - GND, 12 - V.
'ДСП 239
в - GND, is - V
1
2
. E
1
2
r
DAtX
DMX
У 1
0 4
1 i
? A
3
f'
0 i
1 v
7 с
4
1
2
. Е
1
2
имх
DMX
F
0
1
2
3
4 - ClVD, 12 - V
4 - <?|VD,12 - V
Рис. 6.7
424
Глава 6. Коммутаторы и арифметические устройства.
156ШД6, 74ЯС239, 74ЛС11239 — два DMX 1 -» 4 с пря-
прямыми выходами;
74ЯС238, 74ЛС11238 — DMX 1->8с прямыми выходами,
Е = Е1Е2Е3.
Любой демультиплексор может быть использован в качестве
преобразователя двоичного n-разрядного кода в 2п-разрядный
унитарный код, получаемый на 2™ выходах полного дешифрато-
дешифратора п X 2П. Так, демультиплексор 1533ИД7, описываемый табл.
6.2, при Е = Е1Е2Е3 = 1 преобразует двоичный 3-разрядный
код 3:33:23:1 в инверсный 8-разрядный унитарный код
только один разряд которого равен нулю.
Демультиплексоры с Z-состоянием выходов. Боль-
Большие функциональные возможности имеют демультиплексоры с
тремя состояниями выхода и управлением значением активного
уровня выходных сигналов. Такие демультиплексоры предста-
представлены на рис. 6.8:
1531ИД22 — DMX 1 —* 10, описываемый функциями
( Р © Е ¦ Кг при ОЕ = 1,
' ~ \ Z-состояние при ОЕ = 0,
где Е = Е\Е2, г = 0. ..0,Р (Polarity — полярность) — сигнал
управления значением активного уровня выходных сигналов (Ft
при Р = 0 и F'i при Р — 1);
74.F538 — DMX 1 — 8, описываемый функциями
( Р ф Е ¦ А", при ОЕ = 1,
' ~ \ Z-состояние при ОЕ = 0,
где Е = EiE2E3E4, ОЕ - ОЕХОЕ2, г = 0... 7;
74F539 — два DMX 1 —>¦ 4, описываемые функциями
Р © Е ¦ А', при ОЕ = 1,
Z-состояние при ОЕ — 0.
Демультиплексоры с адресными регистрами. Демуль-
Демультиплексоры с запоминанием адреса коммутируемого канала
(рис. 6.9) выполняются на основе как синхронного, так и асин-
асинхронного адресного регистра:
74.ALS131 — DMX 1 —* 8 с синхронным адресным реги-
регистром и инверсными выходами F,-, описываемый функциями
Q+ = ATdH V QrdH, r = 0,1,2,
Fi(v) = Е ¦ Ki(v) = Е ¦ Q?33Qe22QV , i = е3е2еь Е = Е,Е2;
6.2- Демультиплексоры
425
1531ИД22
р —
к
5Г
1
2
4
8
Р
&Е
. 1
2
\0Е
'537
«
F
0
1
2
з
4
6
7
8
g
1
19
18
ю - GHD, 20 - V
Б
7
17
12
13
Та
i
4
?
4
р
2
&0?
'F538
DMX
¦
П
1
3
4
5
Б
7
3
2
1
19
18
8
9
11
'ULSX 31
10 - GHD, 20 - V
Рис. 6.8
'ALS137
"о^
-1 з
Р, -^
А
0
1
2
>С
&?
' 1
2
DMX
Кб ЛЯ
F
0 '
1 <
\)
4
6 S
7 «
a
0
1
2
. L
&E
¦ 1
2
R64R
F
0 s
1 <
2 <
4
5 <
В <
7 <
8 - GHD, is - Vcc
L —
Г ^
А
0
1
2
3
L
, ?
DMX
RC/IR
F
0
1
2
3
4
5
Б
7
8
9
10
11
1 Р
1 С
13
14
15
8 - GHD, is - Vcc
'НС4515.Ш4515В
7
6
5
4
18
17
20
19
Та
Тз
16
2
~3
FT
22
1
23
4
0
1
2
3
L
. ?
DMX
RGAR
Sj
1 4
2?
3{
«?
5 <
6 i
7 <
8 <
9 <
10 <
11 <
1 7 (
14
15 <
12 - GHD, 24 - V
12 - GHD, 24 - V
Рис. 6.9
17
18
4
16
3
6
7
13
IS,
—<
г
р
2
р
—
i 0?
[
Т539
DMX
DMX
0
2
3
«
0
1
2
з
10 - GHD, 20 - V
'HCZ37
0
1
2
¦ L
&?
¦ 1
2
1ШХ
ЯСЛИ
F
0
2
3
4
5
В
7
11
3
10
8
7
6
S
4
18
17
20
19
- cm, is -
426
Глава 6. Коммутаторы и арифметические устройства
74ALS137 — DMX 1 —> 8 с асинхронным потенциальным
адресным регистром и инверсными выходами Fi, описываемый
ф
р р
функциями
Q+ = ArLvQrL, r = 0,1,2,
Е =
DMX
74ЯС237 — DMX 1 —> 8 с асинхронным потенциальным
адресным регистром и прямыми выходами;
74//С4514, МС14514Я — DMX 1 -*¦ 16 с асинхронным по-
потенциальным адресным регистром (RGAR) и прямыми выхода-
выходами, описываемые функциями
Q+ = ArLvQrL, r = 0,1,2,3,
Fi(v) = Е ¦ А» = Е ¦ Q?Qe33Q?QV, i = e4e3e2ei;
74ЯС4515, МС14515В — DMX 1 — 16 с асинхронным по-
потенциальным адресным регистром (RGAR) и инверсными вы-
выходами.
Функциональная схема де-
демультиплексора 74ALS131 по-
показана на рис. 6.10. Демульти-
плексоры 74 Д/,5137 и 74//С237
описываются подобной же функ-
функциональной схемой с заменой
синхронного регистра памяти на
Р"с- 6.10 асинхронным потенциальный.
Каскадирование демультиплексоров. Сигнал Е в соот-
соответствии с F.2) выполняет также функцию стробирования вы-
выходных сигналов демультиплексора 1 —•*• 2П: при Е = 0 выходы
Fi = 0, т.е. сигнал Е может его включать или выключать. Это
позволяет использовать входы Е для каскадирования несколь-
нескольких ИС с целью увеличения числа коммутируемых каналов.
На рис. 6.11,а показана схема демультиплексора 1 —* 8 на ИС
555ЙД4, полученная на основании подстановки в F.3) значений
f-i fi — f-i /~i ip .
D
П
1
?
>С
Кб'
0
0
1
2
01,
'ALS\ 31
F1' =
= E0Km(u) = Fm
где v = (Z3,z2,zi), m = 0e2ei = 0,1,2,3, j = le2ei = 4,5,6,7.
На рис. 6.11,5представлена схема демультиплексора 1 —> 16,
построенная на двух ИС 555ИД7 по вышеизложенному способу.
При использовании одного из сигналов Ej в качестве стробиру-
ющего можно построить схемы демультиплексоров, имеющие
,6.2. Демультиплексоры
427
2
хз-
r -
-
&?
2
1
2
&G
—<
>2
DMX
F
о
Ц
3
7]
?<
2<
3<
1
2
4
&Ё
'1
>2
I3
DMX
F
0 <
1 <
2<
ц
5'
6 <
7'
Рис. 6.11
1
2
4
&?
> 1
> 2
3
DMX
D9
F
1 <
2<
4
6?
DC 3x8
DC 3x8
Рис. 6.12
428
Глава 6. Коммутаторы и арифметические устройства
более 16 коммутируемых каналов. Так, схема демультиплексо-
ра 1 —»• 64 может быть построена на девяти ИС 555ИД7, одна из
которых (ИС D9) используется в качестве дешифратора 3x8
(рис. 6.12,а). Дешифратор 3x8 при любой комбинации значе-
значений сигналов х6х5х4 включает только одну из восьми ИС D\
- D8, а значения сигналов х3х2хх определяют, какой из выхо-
выходов этих ИС имеет активный уровень. Входы Е3 ИС Dl - D8
можно также использовать для подачи демультиплексируемого
сигнала.
Дешифратор 7 X 128 можно построить на 17 ИС 555ИД7
без использования дополнительных ЛЭ (рис. 6.12,6). Демуль-
типлексор D17 включен для выполнения функции DC 3x8,
что обеспечивает селекцию двух из 16 ИС Dl - DIG. Сигнал х7
производит выбор ИС Dl - D8 при значении 0 и ИС D9 - DIG
— при значении 1. Этим обеспечивается однозначная адресация
канала с активным уровнем выходного сигнала. Схему на рис.
6.12 можно использовать в качестве демультиплексора, если на
управляющие входы Е3 ИС Dl - D8 подать демультиплексиру-
демультиплексируемый сигнал Е, а на входы Е\ ИС D9 - D16 — сигнал ?.
Дешифраторы 4 х 10 (рис. 6.2) могут быть использованы при
х4 = Е в качестве демультиплексоров 1 —*¦ 8 на основании соот-
соотношения
Регистры памяти с адресуемыми разрядами. На рис.
0.13 приведены ИС, в которых коммутация информационного
сигнала D осуществляется с помощью демультиплексора для
записи значения D в один из адресуемых триггеров (структур-
(структурная схема, поясняющая выполнение этой операции, показана на
рис. 6.14):
555ИР30 — 8-разрядный асинхронный потенциальный ре-
регистр памяти с адресуемыми разрядами, описываемый функ-
функциями
2
Qt = DLT V Ql7\Tft, Lr = WR-Y[ Ае/ = WR ¦ Кг, г = e2exe0;
p=0
74Z5256 — сдвоенный 4-разрядный асинхронный потенци-
потенциальный регистр памяти с адресуемыми разрядами, описывае-
описываемый функциями
l Ae° = WR ¦ KT, r = e1e0;
Qt = DLr V Ql^VTl, Lr = WR
74ЯС4724, CD4Q09B — 8-разрядные асинхронные потенци-
потенциальные регистры памяти с адресуемыми разрядами, отличаю-
;?.2. Демультиплексоры
429
555ИР30
'LS256
Л»
о Т
Ш ™
a
о
1
2
D
WR
> R
|
ftea
'239
a
0
i
2
з
4
5
6
7
ii На
э - GttD, ie - Vcc
DO
/30
/31
Dl
R6/3
Q
00
01
02
03
Q
10
И
12
13
'HC4724
e - GHD, is - Vcc
CD4099S
A
0
1
?
D
!>WR
R
RGA
0
0
1
2
4
5
6
7
a
0
l
2
D
>m
R
RGU
a
0
1
2
3
4
5
R
7
e - GND, ie - V
e - GHD, is - V
-On
-От
Рис. 6.13
555ИР30
Рис. 6.14
—
—
—
1
2
4
&?
Лз
09
Г 1
09 1 Яо —
1 0-
20—
3t
5Y
Л, —
л.-
а
0
1
2
—
Ь
RC/3
D1
C
0
1
2
3
6
7
-<30 до-
Д1-
— • * *
-
7
Г
Л
0
1
2
—
IMP
Re/q
D8
0
0
1
2
3
6
7
-о.
Рис. 6.15
Л, —
д —
D —
WR —
*А
JHC14598S
а
0
1
2
D
WR
R
H1
RGA
DO
а
1
2
3
4
5
6
7
JMC14599B
й, —
D —
3 - NC
#D, is - v
R -i-
л
0
1
2
А
D
WE
RD
CS
R
RG/1
а
0*
1
1
4
6
7
11
12
Тз
14
13
1 7
18 - VD
Рис. 6.16
fe
430
Глава 6. Коммутаторы и арифметические устройства
щиеся от ИС 555ИР30 только активным уровнем сигнала сброса
триггеров R.
Из вышеприведенных соотношений следует, что вход загруз-
загрузки Lr имеет приоритет по отношению ко входу сброса R, что по-
позволяет использовать адресуемые регистры при WR = R — 1 в
качестве демультиплексоров сигнала D с прямыми выходами.
Действительно, при WR = R = 1 выходы Fr = Q+ = D • Кт.
Если положить WR = R = D — 1, то адресуемые регистры
преобразуются в полные дешифраторы Зх8и2х4с прямыми
выходами.
Каскадирование адресуемых регистров при использовании
ИС 555ИР30 показано на рис. 6.15 (число адресуемых разрядов
равно 64). При WR = R = 0 схема выполняет функции де-
мультиплексора сигнала D 1 —>• 64 с прямыми выходами, а при
WR = Л = 0, D = I — функции полного дешифратора 6 X 64 с
прямыми выходами.
На рис. 6.16 показаны еще два типа регистров с адресуемыми
разрядами:
Л/С145982?— 8-разрядный асинхронный потенциальный ре-
регистр памяти с адресуемыми разрядами и Z-состоянием выхо-
выходов, описываемый функциями
Qt = DLr V QLr V R, LT = WR ¦ fl
= WR ¦ Kr,
(^ /-состояние при иЬ = 1,
где г = е2е\е0 = 0 ... 7;
Л/С 145995 — 8-разрядный асинхронный потенциальный ре-
регистр памяти с адресуемыми разрядами и двунаправленным ин-
информационным сигналом D, описываемый функциями
Q+ = DLr V QLr V R, Lr = WE ¦ RD-CS ¦ П Лерр,
_ f Qr при CS-RD = 1,
r "~ \ Z-состояние при С5 • /ZZ> = 0,
где г = e2eieo = 0 ... 7.
Структурная схема ИС МС14599.6 изображена на рис. 6.17.
Данная ИС может быть использована в микропроцессорных си-
системах в качестве внешнего устройства — 8-разрядного асин-
асинхронного потенциального регистра памяти с адресуемыми раз-
разрядами, позволяющего производить контроль выводимых дан-
данных с помощью операции поразрядного чтения (CS • RD = 1).
'.2- Демультиплексоры
431
ЖЛ4599В
к другич триггерам
Рис. 6.17
Рис. 6.18
• Каскадирование ИС AfC14599i? показано на рис. 6.18 для
• увеличения числа адресуемых разрядов до 64. При необходи-
необходимости можно построить схему и с большим числом разрядов.
432
Глава 6. Коммутаторы и арифметические устрой<
СТЕ
6V3. Мультиплексоры
Мультиплексором 2" —> 1 или 2"-канальным мультиплек-
мультиплексором (рис. 6.19,a; MUX — Multiplexer) называется КС, выпол-
выполняющая функцию
2п-1
DO =
t=0
р=1
F,1)
где v — (xn,..., x\) — адресные сигналы каналов мультиплек-
мультиплексора, i = еп ... ex — адрес канала, A',-(i/) — минтермы (см. § 1.7),
переключающие каналы, DI (Data Input) — информационные
входные сигналы, DO (Data Output) — выходной сигнал муль-
мультиплексора.
U
КС
С/МУХ)
DO
1—D0
-DO
Рис. 6.19
Мультиплексор является коммутатором 2П информацион-
информационных сигналов DI{ на один выход DO. Действительно, если
K{(v) - 1, то Kj(v) = 0 при j ф i и DO - DIt. Если в F.4)
сигналы Dli заменить на DI{, то функция DO изменится на
DO. Адресные сигналы каналов мультиплексора хр иногда бу-
будем обозначать через Ар (А — Address, р = 0, 1,..., п — 1).
На основании F.4) может быть построена схема мультиплек-
мультиплексора при любом числе п адресных сигналов хр, комбинации
значений которых определяют номер i информационного вхо-
входа DI{, подключенного к выходу DO. На рис. 6.19,5 показан
мультиплексор 2 —>¦ 1, выполняющий функцию
DO = Dlox\ V DIxx1. (Гк5)
я
6.3. Мультиплексоры
433
Схема мультиплексора 4 —> 1 представлена на рис. 6.19,в, из
которого видно, что она включает в себя полный дешифратор на
ЛЭ И (сравните с рис. 6,5,в). Для увеличения функциональных
возможностей мультиплексоров и обеспечения их каскадирова-
каскадирования вводится один из управляющих сигналов Е (Enable) или
ОЕ (Output Enable). Структурная схема мультиплексора 2П —*¦ 1
со стробирующим сигналом Е показана на рис. 6.20,а. Данный
мультиплексор выполняет функцию
DO= Е
DIiKi{v).
F.6)
i=o
Схема мультиплексора 2 —» 1 со стробирующим сигналом Е
показана на рис. 6.20,5. Для уменьшения задержки сигнала Е
дополнительный двухвходовый ЛЭ И исключен на основании
соотношения
DO = E(DIoxl V DIxxx) = Е ¦ DIuxx V Е ¦ DI}Xl.
Аналогично выполняются и другие мультиплексоры 2" —>• 1 со
стробирующим входом Е.
о/
КС
DO
Dl,
\—D0
О' г,
2 -1 ¦
0E
КС
СЮ)
DO
Рис. 6.20
Рис. 6.21
Структурная схема мультиплексора 2П — 1 с сигналом ,
управляющим Z-состоянием его выхода DO, показана на рис.
6.21. Данный мультиплексор выполняет функцию
DO =
V DIih'i(v) при ОЕ = 1,
1=0
Z-состояние при ОЕ = 0.
F.7)
Работа мультиплексора со стробирующим сигналом Е на-
наглядно поясняется электромеханической моделью, изображен-
изображенной на рис. 6.22,а, а мультиплексора с Z-состоянием выхода —
йа рис. 6.22,5.
Мультиплексоры без стробирования. Мультиплексоры
беч дополнительных управляющих сигналов покачаны на рис.
6.23:
28 Пухальский Г- И , Новосельцева Т Я
434
Глава 6. Коммутаторы и арифметические устройства
6.3. Мультиплексоры
435
a)
d;,
CXr,' ' ' -
RT
J
Рис.
"о
D'i
OE
6.22
Cx ....
n
П
1
"о
DI7
*i
x2
x3
7 "
~4
3
13
12
11
10
—
155КП5
DI
0
1
2
3
4
Ь
fi
7
I
2
4
/МУХ
'132
DI
6
fro
GHD,14 - Vcc
o~
3
11
10
6
176ЛС1
DI
0
A
DI
0
1
A
DT
0
/1
ШХ
ШХ
MUX
'NO
13
DO
Рис. 6.23
155КП5 — MUX 8 —»¦ 1 с инверсным выходом DO при
7
1 = 0
176ЛС1 — три MUX 2 —>¦ 1 (Л — Address), один из информа-
информационных входов которых — инверсный, имеющие выходы, сво-
свободные от состязаний (см. § 2.5)
DO = DIQxx V D/ja:, V DIuDh.
Мультиплексоры со стробированием. Мультиплексоры
со стробирующим сигналом Е показаны на рис. 6.24:
155КП1, 74ЛСП150 — MUX 16 — 1 с инверсным выходом
DO при
15
DO = E\J DIiKi{v), Kt(u) =
Xе/,
t=0
p=l
где v = (x4,x3,x2,xl), i = e4e3e2el;
555КП2, MC14539B — сдвоенные MUX 4 -> lc общими
адресными сигналами (двухразрядные 4-канальные мульти-
мультиплексоры), выходы которых описываются функциями
3
DOj = Er\J Dljix^x?, i = е2еъ j = 0,1
i=0
(термин "n-разрядный" мультиплексор всегда будет означать
использование оСнцих адресных сигналов каналов у н разрядов
мультиплексора);
e
s
4
3
2
1
23
22
21
20
19
18
17
DIi3-
у 15
x t3
з ,,
Г-2.
155КП1
DI
0
¦
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
1
2
4
8
>?
ШХ
(
'ISO
3
4
3
2
1
24
23
22
21
20
10 19
roil
16
13
14
13
6
To
11
12
<
'леи i so
DI
0
1
I
2
3
4
5
6
7
8
g
10
11
12
13
14
15
1
2
4
8
. ?
ШХ
'ДСП 151
'ДСП 153
'ЛСИ157
D!
0
1
2
3
4
5
6
7
1
2
4
r
4
12
ШХ
DO
- GND
16
13
75
3
l
~~2
11
10
9
7
?0
"ЬТ
00
01
02
03
I
2
"ЬТ
10
II
12
13
¦El
ШХ
DO
0
I
20
il
-it
14
13
12
3 11
10
1
D!
00
01
~b~T
10
11
"ЬТ
20
21
"ЬТ
30
31
—
A
>?
ШХ
DO
0
I
2
3
'ЛСП 352 - ГО 'ЛСП158 - ГО
4 - GHD,t2 - V 4-7 - GND
СС
12 - G«),24 - V 6 - CM), 16 - V
555КП2,*1С14539В
Г
D7
D7
X
X
DI
DI
Г
0
00
03
1
2
10
13
1
-!<
6
5
—
14
—
10
1 1
12
13
13
п
?0
"d7
00
01
02
03
1
2
"ЬТ
10
11
12
13
7r
MUX
'133
w
0
1
3
14
2
10
12
13
"I
cc
555КП19
?0
TjT
00
01
02
03
1
2
"Ы
10
11
12
13
~~
—-Otl
MUX
-133
DO
0<
1 '
—
2
7?
7?
7T
To
э
7
555КП/
D!
0
1
2
3
4
5
6
7
1
2
4
Г
'131
00
555КП16
8 - GND,ts - V.*
DZ
00
01
10
и
20
21
30
31
A
r
MUX
'137
'138
DO
0
1
2
3
6 - GHD.ts - V
6 - CM), 16 - V
531КП18 - ГО
6 - GND,IB - V
Рис. 6.24
555КП19, 74ЛС11352_— двухразрядные MUX 4^ lc ин-
инверсными выходами DOj (описание функционирования совпа-
совпадает с соотношениями для ИС 555КП2);
555КП7, 74ЛС11151 — MUX 8 -> 1 с прямым DO и инверс-
инверсным DO выходами при
28*
436
Глава 6. Коммутаторы и арифметические устройства
= e3e2ei;
t=0
555КП16, 74ЛСШ57 — 4-разрядные MUX 2^1с выхода-
выходами _
DOj = EiDIjo/U V DIjxAi), j = О,1,2,3;
531КП18, 74ЛС11158 — 4-разрядные MUX 2 -*¦ 1 с инверс-
инверсными выходами -DOj (описание функционирования совпадает с
соотношениями для ИС 555КП16).
Мультиплексоры с Z-состоянием выхода. На рис. 6.2о
приведены мультиплексоры с тремя состояниями выхода, вы-
выполняющие функции:
55оКП11, CDW2o7B, 74ЛСП257 — 4-разрядные А/?/Л' 2 —
1 с выходами
DQ _
D/jo^" V D/yi>4 при О? = О,
Z-состояние при 02? = 1,
где j = 0,1,2,3;
555КПГ2, 74ЛС1Г253 — двухразрядиые MUX 4 — 1с выхо-
выходами
V Я/,,-*?*'1 при ОТ, = О,
j=o
Z-состояние при ОЕ} = 1,
где ? = e2ei, j = 0 и 1;
555КП14, 74ЛС1Г258
4-разрядные MVX 2 — 1 с инверс-
инверсными выходами DOj (описание функционирования совпадает с
соотношениями для ИС 555КП11);
555КП15, 74ЛС11251 — MUX 8 -*¦ 1 с прямым DO и ин-
инверсным DO выходами при
при ОЕ = О,
Z-состояние при ОЕ — 1,
где i = e3e2ei;
555КП17, 74ЛС11353
2-разрядные MUX 4 —> 1 с инверс-
инверсными выходами DOj (описание функционирования совпадает с
соотношениями для ИС 555КПГ2);
1561КПЗ - MUX 8 — 1 со стробирующим сигналом Е и
сигналом ОЕ, управляющим Z-состоянием выхода
6.3. Мультиплексоры
437
DU =
Е- V
i=O
х?х?х? при ОЕ = О,
Z-состояние при ОЕ = 1;
74Л5250Л, 74ЛС11250 — MUX 16 -*¦ 1 с инверсным выходом
DO;
555Knil,CD40257B
Щ>ОЕ
/МУХ
DO
555КП12
6
—
—
—
14
2
10
11
1 2
—
13
1
D?
00
01
02
03
1
2
TiT
10
и
12
13
тил
•СЕ
, '253
9
DO
о
1
555КП14
00
01
10
и
20
21
30
31
й
г
мих
'2 38
9
DO
0<
1 (
2'
3'
4
2
1
Гз
Та
13
12
11
10
9
7
п
555КП15
d;
0
1
2
3
4
5
6
7
1
2
4
<J?
m
'251
А
V
DO
s - GHD, 16 - V 8 - CM), ie - V 8 - CA»D, 16 - V
555КП17
15В1КПЗ
'Л5250Д
5Г
8 - GHD, 16 - V
'ЛСП 250
¦ОЕ
00
01
02
03
1
2
dT
10
и
12
13
3
0?1,з5з
9
DO
0 .
1 <
i
2
—
4
7 3
6
7
9
1 1
1 *3 ~~~
10
0/
0
1
2
3
4
5
6
7
1—
1
•}
с.
4
~
ОЕ
мих
'4312
DO
- V
8 - GND.ie - V
5
4
3
2
1
23
22
21
20
19
18
17
16
15
14
1 3
0
1
2
3
4
5
6
7
8
9
10
И
12
13
14
15
1
2
4
8
WX
д
V
DO.
5
4
3
2
1
24
23
22
21
20
10 19
17
« 16
13
14
13
8
9
Го
11
12
D/I
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
1
2
4
8
Те
мих
Da
12 - GHD.2A - V 6 - GHD,is - V
Рис. 6.25
438
Глава 6. Коммутаторы и арифметические устройства.
6
~
8
9
14
13
12
11
18
17
16
15
3
X,—
*з—
H
Ы
00
01
02
03
dT
4
5
6
7
T»
10
и
12
13
l
2
4
OE
'351
mix
9
DO
0<
1 <
1
16
15
14
13
11
Го
—
6
7
8
2
и
'ЛСИ 251
Ш
0
1
2
3
4
5
6
7
1
2
4
>0E
mix
9
DO
4 - GSD.ti - V
6
16
15
14
13
1
2
11
10
9
8
7
'PCX 1253
CE
00
01
02
03
1
2
Ш"
10
11
12
13
1 AK/X
)OE1
9
DO
0
1
20
Гэ~
18
17
14
1 3
12
11
1
ю
'ЛСИ 257
Ы
00
01
W
10
И
Ш
20
21
D7
30
31
А
ОЕ
мих
9
DO
0
1
2
3
ю - GND,2O - V
'ДС11353 - W
4 - CM). 12 - V
Рис. 6.25 (продолжение)
'ЛСИ 258 - W
4-7 - GND
15,16 - V
74351 — 2-разрядный MUX 4 — 1 с инверсными DOj выхо-
выходами при
3
V D,
= 0
3
3- V
;=o
при
= О,
Z-состояпие при ОЕ = 1, i = e2e\. j = 0,1.
В зарубежной литературе мультиплексоры называют селек-
селекторами-мультиплексорами данных [Data Selector/Multiplexer),
однако более длинный термин использовать нет необходимости.
Каскадирование мультиплексоров. Один из способов
увеличения числа коммутируемых каналов в схемах, постро-
построенных на мультиплексорах со стробированием, показан на рис.
6.26. Покажем, что приведенная схема представляет собой муль-
мультиплексор 16 —* 1. Из рис. 6.26 видно, что функции
" 7
DOX = г4 • \/ DIixl3xe22x\\ DO2 = x4 ¦ \/ DIiX^x^x\\
1=0
1=0
где i = e3e2ei = 0,1,..., 7. Представив функции DO\ и DO^ в
форме
7
г =
= 0,
7,
6.3. Мультиплексоры
439
15
i=8
=8,9,..., 15,
получим:
15
DO = D0xD02 = ?>Oi V DO2 = \/ Z)/,x^^
i=0
15
i=0
555КП7
m
0
l
2
3
4
5
6
7
1
2
4
¦ E
WX
-
>—1
D/8 —
—
—
—
—
—
—
C5, DI1B-
x
x2 —
*з -
i—ix" Г
555КП7
DZ
0
1
2
3
4
5
Б
7
1
2
4
¦ E
/Ж/Х
<
DO
feu
где i = e4e3e2ei = 0,1,..., 15.
Таким способом на основе 8-канального мультиплексора
555КП7 можно построить любой мультиплексор 8-2™ —*• 1, если
дешифратор 1 X 2 с выхода-
выходами х4 и х4 заменить на де-
дешифратор 71 X 2™ с инверс-
инверсными выходами, а двухвхо-
довой ЛЭ И-НЕ — на п-
входовой ЛЭ И-НЕ. На дан-
данном примере подробно по-
показано, как аналитическое
описание функционирования
ИС дает возможность без-
безошибочно проектировать до-
достаточно сложные (по числу
ИС) схемы, не указывая да-
даже конкретные ее параме-
параметры (в данном случае значе-
значение п).
Второй способ увеличения числа коммутируемых каналов
в схемах, построенных на мультиплексорах со стробированием,
показан на рис. 6.27 — вместо ЛЭ И-НЕ используется допол-
дополнительный мультиплексор D9, производящий выбор одного из
мультиплексоров Dl - D8 с помощью адресных сигналов х§,Хо
и х4. Данная схема выполняет функцию:
Рис. 6.26
63
i=0
DO = Е ¦ У DliKiiy).
t=0
Вход Е мультиплексора D9 используется для стробирова-
ния выхода DO. Таким образом, схема на рис. 6.27 представля-
представляет собой мультиплексор 64 —> 1 со стробированием.
Мультиплексор 512 —»¦ 1 можно получить на основе преды-
предыдущей схемы заменой каждой ИС Dl - 1>8_на мультиплексор
64 —<¦ 1, выполненный на ИС Dl - DO при Е = 0, представлен-
представленных на рис. 6.27.
440
Глава 6. Коммутаторы и арифметические устройства.
bU
999КП7
ы —
—
—
—
—
63
"г -
Г
DI
0
2
3
4
5
6
1
2
4
Е
мих
1
D8
L
• —
• —
—, —
—
—
я _
xs -
хв —
п
В99КП7
С/
0
2
3
4
5
6
1
2
4
?
ШХ
л
D9
Рис. 6.27
Мультиплексоры с Z-состояниями выходов легко позволяют
увеличивать число коммутируемых каналов без привлечения
ЛЭ для объединения выходов нескольких мультиплексоров. На
рис. 6.28 показана схема мультиплексора 16 — 1, выполненная
на двух мультиплексорах 8 —*¦ 1 и дешифраторе 1x2 (выхо-
(выходы DO мультиплексоров соединены для реализации функции
''монтажное ИЛИ"). Значение сигнала х4 = 0 включает левую
ИС. и на общий выход поступает один из информационных сиг-
сигналов DI{ при / = 0,1, ...,7, а при значении сигнала хц = 1
включается правая ИС, и на общий выход поступает один in
информационных сигналов /}/, при i = 8:9..... 15. Выходы дан-
данного мультиплексора не имеют Z-состояния.
Если взять восемь мультиплексоров 8 -* 1 и демультиплек-
сор 1 —-8 (ИС 555ИД7), то будет получена схема мультиплек-
мультиплексора 64 — 1с Z-состоянием прямого DO и инверсного DO вы-
выходов, показанная на рис. 6.29 и выполняющая функцию
DO
l1 ири ОЕ = 0,
Z-состояние при ОЕ = 1,
где i - е6сае4сзс2е1.
Функциональные мультиплексоры. Мультиплексоры
могут использоваться для коммутации не только информаци-
информационных сигналов DI{, но и некоторых функций от этих сигналов.
В число таких функций могут входить константы 0 и 1. На рис.
б.'.Ю представлены функциональные мультиплексоры:
ГN1ЛС2 — 4-разрядный мультиплексор, описываемый функ-
>0.3. Мультиплексоры
441
999КП19
ы
0
1
2
3
4
5
6
7
1
2
4
её
МУХ
А
V
DO
<
Dle-
—
—
—
Dhs~
х
х2 —
_ Г
9В9КП19
DZ
0
1
2
3
4
5
6
7
1
2
4
¦ОЕ
мин
А
V
DO
(
DO
w
Рис. 6.28
Рис. 6.29
442
Глава 6. Коммутаторы и арифметические устройства
561ЛС2
1561КП4
DZ
01
02
DZ
11
12
DZ
21
22
DZ
31
32
1
2
mix?
OR
'401 Э
DO
0
1
2
3
s
11 ~3
12 3
13 1
A\ —
Dl
01
02
DZ
11
12
DZ
21
22
DZ
31
32
1
г
пихт
XNOR
'431 Э
DO
0
1
2
3
8 - GHD, is - V
в - ем>, is - v
1
—
~4
13
11
~
7
Э
Df
01
02
03
DZ
11
12
13
Df
21
22
23
1
2
564ИК
MJXF
'no
DO
0
1
2
3
—
12 ~i"
3
io 7T
Тз
13
3
1533ЛПЗ
Df
01
02
03
Df
11
12
13
Df
21
22
23
Л
MUXF
i.2
NO
- GND, и
DO
0
1
2
; - V
s - GHD, is - V
14 - HC
Рис. 6.30
3
2
4
1
9
3
7
6
11
10
D
00
01
10
11
20
21
30
3i
>c
WS
555КП13
MUX
R6
'298
Q
0
1
2
3
4
13 3
7
14 S
14
13 13
17
— —
11
1
D
00
01
10
11
20
21
30
31
>c
WS
'Г398
них
RG
Q
0
<
1
2
3
<
'/U.S857
DZ
00
01
DZ
10
11
DZ
20
21
DZ
30
31
Df
40
41
Df
50
51
1
2
P
MJXF
AMD
HOT
9
DO
0
1
2
3
4
5
9
DZ
12 - G*D, 24 - V
в - GHD, is - V io - 6M), 20 - V
Рис. 6.31
4
4
WS
Dl
Ji
A
них
DO
0
i
2
3
1 1
555КП13
D
0
1
2
3
ч С
RG
a
a
I\) -»
3
I <Jn
— Q,
Щ.З. Мультиплексоры
443
днями
DOj = 0 • ЛДо V D/,-iЛ1Л0 V /?/j2
15де j = 0,1,2,3 (при подаче Ло =
Мультиплексор 2 —> 1);
1561КП4 — 4-разрядный мультиплексор, описываемый функ-
циями
DOj = 0 • ~А{А~о V '
ilo V (D/j2 V DIj^AiAo,
получается 4-разрядный
14Л/-5857 — 6-разрядный мультиплексор, описываемый функ-
даями '
do ={ Fj ® р при Шг zO:
3 1 Z-состояние при ОЕ\ = 1,
DZ =
5 _ 5
AiA0 • П DIjq V A\A0 ¦ П
з=о j=o
Z-состояние при ОЕ2 = 1,
V
при
= О,
V 0
где
Рис. 6.32
7>,OE2 = A{A0V AiP;
564ИК1 — 3-разрядный мультиплексор, описываемый функ-
функциями
V DIj2DI]3, если i = О,
о°, если i = 1,2,3,
гдег = еге0, т.е. ИС 564ИК1 — мажоритарно-мультиплексорный
элемент;
1533ЛПЗ — мультиплексор, описываемый функциями
DOj = (DIjiDIp V DIflDIjz V DIj2DIj3JAV DIj3A.
Регистры памяти с мультиплексными 'входами дан-
Вых. Мультиплексоры 2 —> 1 могут быть использованы для со-
создания устройств записи в регистр памяти информации от двух
«сточников. На рис. 6.31 приведены такие ИС:
555КП13, 74X98, 134ИР5 — 4-разрядные синхронные реги-
регистры памяти, описываемые функциями
Of = DAH V ОЖИ,
где Dj = Dj0WSV DjiWS (WS — Word Select), j = 0,1,2,3;
74F398 — 4-разрядный синхронный регистр памяти с пря-
прямыми и инверсными выходами.
444
Глава 6. Коммутаторы и арифметические устройства
6.3. Мультиплексоры
445
Структурная схема ИС 555КП13 показана на рис. 6.32, а од-
одно из возможных применений — на рис. 6.33. Последняя схема
представляет собой сдвигающий регистр с синхронной парал-
параллельной загрузкой 4-разрядных слов D\\ - D$, Dj - D4 и D3
- Do: при SH = 1 — сдвиг (SH — Shift), а при SH = 0 —
загрузка.
fit
D,
SH-
MJX
R6
Л
mjx
RG
RG
Q7
Рис. 6.33
Другие ИС. представляющие собой регистры с мультиплекс-
мультиплексными входами данных, были рассмотрены в § 5.8 (см. рис. 5.90).
Этим ИС присваиваются условные сокращенные названия КII
(мультиплексор) или ИР (регистр памяти) по одному из цифро-
цифровых узлов, входящих в их состав.
Мультиплексоры с регистрами памяти данных и адре-
адреса. В мультиплексоры могут быть добавлены асинхронные по-
потенциальные или синхронные регистры памяти для фиксации
входных данных и адреса, или только данных, или только адре-
адреса. На рис. 6.34 представлены ИС:
74X5354 — MUX 8 —>¦ 1 с асинхронными потенциальными
регистрами памяти входных данных RGD и адреса RGAR, опи-
описываемый функциями
Q?,. = DIiLD V QoiLD, i = 0,1,..., 7,
Q+r = ArLAVQArLA, r = 0,1,2,
DOj =
если OE = 1,
—
6
3
2
DZ7-L
SI
ОГз12-
DZ
0
1
2
3
4
5
6
7
¦LD
A
0
1
2
IJ
&OE
1
2
3
'LS354
них
RGb
RSAR
9
DO
e
7
8
s
4
3
2
—
14
13
12
11
i
IS
IS
17
Ы
0
1
2
3
4
5
6
7
0
1
2
L
1
2
3
'LS356
RGD
RGAR
9
DO
'LS355 - fi
Ю - GtfD, 20 - V
'LS357 - fi
Ю - 6Mb, 20 - V
Рис. 6.34
где QA2QA\QA00 — минтермы, переключающие каналы, ОЕ =
OE3OE2OEU
74//.S'355 — MUX 8 —' 1 с асинхронными потенциальны-
потенциальными регистрами памяти входных данных RGD и адреса RGAR,
имеющий выходы с открытым коллектором (описание функци-
функционирования совпадает с соотношениями для ИС 7-lZ,S3o4);
74//5356 — MUX 8 -» 1 с синхронным регистром памя-
памяти входных данных RGB и асинхронным потенциальным ре-
; гистром адреса RGAR, описываемый функциями
, 7,
Q\r = ArL\/QArZ, r = 0,1,2,
DOj= I yoQDtQA22QA\QA°o, если OE = 1,
[ Z-состояние, если OE = 0,
¦Где Qa2QaiQao ~ минтермы, переключающие каналы, ОЕ =
Z-состояние, если OE = 0,
74X5357 — MUX 8 -» 1 с синхронным регистром памя-
памяти входных данных RGD и асинхронным потенциальным реги-
регистром адреса RGAR, имеющий выходы с открытым коллекто-
446
Глава 6. Коммутаторы и арифметические устройства
6.3. Мультиплексоры
447
ром (описание функционирования совпадает с соотношениями
для ИС 74X5356).
Структурная схема ИС 74X5354 показана на рис. 6.35. Ана-
Аналогичными схемами описываются и остальные ИС.
'LS604/LS606
На рис. 6.36 представлены ИС:
74X5604 — 8-разрядный двухканальный мультиплексор с
двумя синхронными регистрами памяти входных данных RGDq
и RGDi, описываемый функциями
QT = Dlijdll V QijdJT, i = 0 и 1, j = 0,1,..., 7,
{ o,jA^QijA, если Я = 1,
DO =
3
Z-состояние, если // = 0,
где i — номер канала, j — номер разряда и выхода (проек-
(проектирование ИС выполнено с целью достижения максимального
быстродействия);
74X5605 — 8-разрядный двухканальный мультиплексор с
двумя синхронными регистрами памяти входных данных RGDq
и RGD\, имеющий выходы с открытым коллектором, описыва-
описываемый функциями
± = DItJdH V
, i = 0 и 1, j = 0,1,..., 7,
где i — номер канала, j — номер разряда и выхода (проек-
(проектирование ИС выполнено с целью достижения максимального
быстродействия);
74X5606 — 8-разрядный двухканальный мультиплексор с
двумя синхроными регистрами памяти входных данных RGDo
я -4
7
Э
IE
IE
14
DZ
00
01
02
03
04
05
06
07
I
>C
Dl
10
11
12
13
14
15
16
17
I
A
WX
RGDO
RSD1
0
DO
0
1
2
3
4
5
6
7
'LS605
'LS607
GND, 29 - V
' cc
e
7
*>oj
3
~T
l
27
5?
*>7ff
IT
7Г
20
18
17
16
13
12
Э
11
To
Dl
0
1
2
3
4
5
.6
7
8
9
10
11
12
13
14
15
A
0
2
3
>c
?1
?2
0?
'4S850
WX
BGOR
DO
1
2 .
6
7
6
3
1
гТ
26
23
24
23
22
5T
20
1 9
17
16
13
12
10
DZ
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
A
0
2
3
L
?1
?2
or
'/K851
Rfi/ffi
&
DO
1
2 .
14 - GND, 28 - V
Рис. 6.36
14 - GND, 28 - V
и RGD\, имеющий Z-состояние выходов (выходы реализованы
свободными от состязаний; описание функционирования совпа-
совпадает с соотношениями для ИС 74X5604);
74X5607 — 8-разрядный двухканальный мультиплексор с
двумя синхронными регистрами памяти входных данных RGD0
и RGDi, имеющий выходы с открытым коллектором (выходы
реализованы свободными от состязаний; описание функциони-
функционирования совпадает с соотношениями для ИС 74X5605);
74Л5850 — MUX 16 —»• 1 с синхронным регистром памяти
адреса RGAR, описываемый функциями
Q+ = ArdH V Qrd~H, r = 0,1,2,3,
f V DIiQe33Q?QllQg, если ОД =1,
LUi ~ \ '=о
[ Z-состояние, если ОЕ = 0,
где Q^Q^QVQo" — минтермы, переключающие каналы, ОЕ =
Е\ОЕ для прямого выхода DO\ и О? = EiOE для инверсного
выхода
448
Глава 6. Коммутаторы и арифметические устройства
$.3. Мультиплексоры
449
74Л5851 — MUX 16 —> 1 с асинхронным регистром памяти
адреса RGAR, описываемый функциями
Q+ = ArLVQrL, r = 0,1,2,3,
%, если ОЕ = 1,
Z-состояние, если ОЕ = 0,
где Q^Q^QVQo0 — минтермы, переключающие каналы, ОЕ =
Е\ОЕ для прямого выхода DO\ и ОЕ = Е2ОЕ для инверсного
выхода
Структурная схема мультиплексоров 74 Л5604 и 74Л 5606 по-
показана на рис. 6.37,а. Мультиплексоры 74/15605 и 74/15607 вы-
выполнены по такой же структурной схеме, но имеют выходы с
открытым коллектором. Реализация выходных каскадов муль-
мультиплексоров 74Л5850 и 74Л5851 приведена на рис. 6.37,5.
"JO
3
—»*—
D
С
>
D
С
>
R61
Q
Q
9
В
щ
D1
JO
J»
а
01
них
DO
0
1
2
3
4
5
6
7
00,
VU.S604//ILS606
'/U.S850
Рис. 6.37
Сдвигающие мультиплексоры. На мультиплексоре мож-
можно построить комбинационное сдвигающее устройство (КСУ)
для сдвига информации на любое число разрядов. Функцио-
Функционирование 4-разрядного КСУ с выходами DOj (j = 0,1,2,3) и
информационными входами DIm (m = —3,-2, —1,0,1,2,3) за-
задается табл. 6.3 (вместо подключаемых к выходам DOj входов
DIm указаны их индексы т). Из табл. 6.3 видно, что адрес-
адресные сигналы А\ и Ло управляют сдвигом входной информации.
Так, при i = 1 выходы DO3 = DI2, DO2 = DIU DOX = DI0 и
DOo = DI-\. Увеличение числа i на 1 приводит к сдвигу вход-
входной информации на один разряд. Сдвиг можно производить и
на большее число разрядов.
Таблица 6.3. 4-разрядное
сдвигающее устройство
t
0
1
2
3
Ai
0
0
1
1
Ао
0
1
0
1
3
3
2
1
0
2
2
1
0
-1
i
1
1
0
-2
0
0
1
_2
-3
: Описанное КСУ может быть построено на 4-разрядном муль-
ршлексоре 4 —»• 1 (рис. 6.38,а), выполняющем функции
з
DOj = \/ DIj-iKiiv), F.8)
i=o
(где v = (Л1,/1о), A*,-(f) = A*1 Aq° — минтермы, коммутирующие
каналы, г = е^о, j = 0,1,2,3; j - i = m = -3,-2,-1,0,1,2,3.
or.,-
01,
Of,
MJX
531ИР21
1531ИР42
BO,
DO,
DO
3 —'
Dl
-3
-2
-1
0
1
2
3
T
0
1
MUX
ДМ23
610
-330
6
no
0
1
2
3
531ИР21,1531ИР41
3 ,3
9 - <WD, is - V
nl
Dl3 1
i—
Ao
>
m —
Dl
-3
-2
-1
0
1
2
3
T
0
i
mjv.
9
DO
0
1
2
3
— 00,
Рис. 6.38
Рис. 6.39
Представленные на рис. 6.38у^ИС 531ИР21 и 1531ИР42 опи-
!&1ваются функцией F.8) при ОЕ - 0 и имеют Z-состояние
Ььгходсв при ОЕ = 1. На рис. 6.39 показано включение этих
ПухальскиИ Г. И , Новосельцева Т Я
450
Глава 6. Коммутаторы и арифметические устройства
Щ.З. Мультиплексоры
451
Таблица 6.4. Циклическое
4-разрядное сдвигающее
устройство
Таблица 6.6. 8-разрядное сдвигающее устройство
i
0
1
2
3
0
0
1
1
Ао
0
1
0
1
3
3
2
1
0
j
2
2
1
0
3
1
1
0
3
2
0
0
3
2
1
них
ВО
— во„
о
1
2 —
3 —DO,
— во.
— во.
Рис. 6.40
Таблица 6.5. Сдвигающее устройство
на 8 выходов
i
0
1
2
3
Ai
0
0
1
1
Ao
0
1
0
1
7
7
6
5
4
6
6
5
4
3
5
5
4
3
2
4
4
3
2
1
j
3
3
2
1
0
2
2
1
0
-1
1
1
0
-1
_2
0
0
-1
-2
-3
t
0
1
2
3
4
5
6
7
A2
0
0
0
0
1
1
1
1
Ax
0
0
1
1
0
0
1
1
AQ
0
1
0
1
0
1
0
1
7
7
6
5
4
3
2
1
0
6
6
5
4
3
2
1
0
-1
5
5
4
3
2
1
0
-1
-2
4
4
3
2
1
0
-1
-2
-3
J
3
3
2
1
0
-1
-2
-3
-4
2
2
1
0
-1
-2
-3
-4
-5
1
1
0
-1
-2
-3
-4
-5
-6
0
0
-1
-2
-3
-4
-5
-6
-7
l —
2 —
3 —
i\
5
6 i
7 _j
v
X3
-
X3
1ВЭ1ИР4Х
Ы
-3
-2
-1
A
0
1
*
CO
2
3
T)I
*" J-i
-3 —
nt 1531ИР42
*"j-i
-3 -
-2 —
-1 —
0 -
1 —
2 —
3 —
D7
-3
-2
-1
0
1
2
3
ЛГ
них
*
ft
DO
0
1
2
3
о
2 —
3 —
I
i
D/J-i
-7 -
*-» DO, -6 -
i—> D05 -5 -
> D0s -4 -
> DO, -3 -
-2 —
-1 —
|-
1
1ВЭ1ИР4Х
DZ
-3
3
/)
П
1
\OE
MJX
ft
w
?
2
3
1 1
-i
1В31ИР4Х
DT
-3
-p
-1
0
1
2
3
I—
1
oz
MJX
*
ft
W
0
1
2
3
Рис. 6.41
o
DO,
28*
452
Глава 6. Коммутаторы и арифметические устройства
,ig.4. Синтез схем на мультиплексорах
453
ИС для выполнения функции кольцевого (циклического) 4-
разрядного КСУ, функционирование которого поясняется табл.
6.4, из которой следует, что выходы
з
DOj= \/ DImh'i(v), m={ {
i=o *¦ ^
— i, если j — i > 0,
i + 4, если j - i < 0,
где j = 0,1,2,3.
На рис. 6.40 показан способ наращивания разрядности вы-
выходов КСУ. Работа приведенной схемы поясняется табл. 6.5. В
соответствии с F.8) 8-разрядное КСУ описывается функцией
7
DO; = \/ DIj-iKiM,
i=0
где у = (Л2, А\, /lo), A',-(f) = /l^2 А\х Ае? — минтермы, i — e2eie0,
j = 0,1,..., 7; j — г = — 7, —6,... ,0,... ,6, 7. Эта функция пред-
представлена в табл. 6.6 и реализуется схемой, показанной на рис.
6.41. На основе последней схемы можно получить кольцевое 8-
разрядное КСУ, выполняющее функции
DO, = \/ DI
где j - 0,1,..., 7.
( j — i, если ]' — i > 0,
I J - г + 8, если j - г < 0,
6.4. Синтез комбинационных схем и цифровых
автоматов на мультиплексорах
Функция F.4), выполняемая мультиплексором 2П —г 1, по
структуре полностью совпадает с СДНФ A.71) представления
функций п переменных. Из этого следует, что любую переклю-
переключательную функцию п переменных можно реализовать на муль-
мультиплексоре 2П —> 1, подав на входы D/, константы а, = /(t/,) = 0
или 1.
Схема, реализующая однозначное соответствие между ком-
комбинациями значений адресных входов v = (xn,... ,хг) и значе-
значением выходного сигнала DO = 0 или 1, называется постоян-
постоянным запоминающим устройством (ПЗУ). Следовательно, на
мультиплексорах можно реализовать ПЗУ небольшого объема
памяти Bп бит). Не следует забывать, что ПЗУ является комби-
комбинационной схемой. Прямая реализация функций п переменных
на мультиплексорах в соответствии с СДНФ практически неце-
нецелесообразна из-за малой эффективности их использования. Так
? мультиплексоры, в отличие от ПЗУ, имеют информацион-
информационные входы, то для реализации функций на них можно подавать
jjjte только константы 0 и 1, но и переменные хр, р = 1... п, и не-
некоторые функции от переменных агр, выполняемые простейши-
|яи ЛЭ. В этом случае потребуется меньшее количество адрес-
адресных входов мультиплексора, чем число переменных «.
Синтез схем на 8-канальных мультиплексорах. Пусть
требуется реализовать функцию f\(v) (рис. 6.42,«) четырех пе-
|>еменных Х4, х$, х-2 и х\ на мультиплексоре 8 —>¦ 1. Такой муль-
мультиплексор имеет три адресных входа, на которые можно подать
*гри из четырех переменных. Пусть на адресные входы мульти-
мультиплексора с весами 4, 2, 1 подаются переменные х$, а-'г и х\ соот-
соответственно. Тогда адрес входного канала мультиплексора DI{
будет определяться числом i — e3€2€i = 0,1,..., 7. Напомним,
гчто клетки диаграмм Вейча четырех переменных нумеруются
Числами j = е4езе2е1 = 0,1,..., 15 (рис. 6.42,в) на основании
обозначения их сторон переменными херр. Аналогично можно
Пронумеровать клетки диаграммы Вейча адресами каналов i
ыультиплексора, не учитывая переменную хе4* (рис. 6.42,г).
а)
E)
0
а
1
0
1
0
1
0
0
а
0
1
0
а
1
1
о '
0
1
1
1
1
а
0
0
а
1
1
1
1
1
1
10
1!
9
8
14
15
13
12
6
7
5
4
2
3
I
0
2
3
I
0
6
7
5
4
6
7
5
4
2
3
»
I
0
Рис. 6.42
Как видно из рис. 6.42,г числа г произвели разбиение диа-
диаграммы Вейча на восемь частей, каждая из которых предста-
представляет собой диаграмму Вейча для одной переменной х4. Эти во-
восемь диаграмм Вейча одной переменной х\ определяют функции
454
Глава 6. Коммутаторы и арифметические устройства.
6.4. Синтез схем на мультиплексорах
455
DI{ = <^,(х4) = 0,1,х4,х4, которые следует подать на информа-
информационные входы мультиплексора DI{. Из рис. 6.42,а и рис. 6.42,г
следует, что
DI0 = х4, Dh = 1, DI2 = 0, Dh = 0,
DI4 = г4, DI5 = x4, DI6 = х4, DI7 = 0.
Проверка результата синтеза:
h{v) = V DIiKi{u) = х4(А'о V Л'4) V 1 • К\ V х4(А'5 V А в) =
i=0
= x4(x3x2xi V x3z2zi) V (х4 V x4)z3z2xi V x4(x3z2xi V x3x2x~i),
что совпадает с функцией, представленной на рис. 6.42.
2
3
1
0
4
5
5
4
t
6
7
5
4
3
t
4
6
7
7
6
>
= t
6
7
5
4
2
3
1
0
<3
S3«2ei
2
3
3
2
0
1
1
0
'3
DвЗв1
6
7
5
4
6
7
5
4
2
3
1
0
2
3
1
0
5
5
4
4
7
7
6
6
3
3
2
2
1
1
0
0
Рис. 6.43
По полученным значениям Dh можно реализовать функцию
/i(f) на мультиплексоре 8 —»• 1. При выборе иных переменных в
качестве адресных получится другая схема. Предпочтение сле-
следует отдать той схеме, на информационные входы которой пода-
подается большее число констант 0 и 1. Оптимальную с этой точки
зрения схему можно получить, выполнив синтез для всех воз-
возможных вариантов комбинации адресных сигналов, разбиения
диаграмм Вейча для которых показаны на рис. 6.43. В табл.
Таблица 6.7. Синтез КС на
8-канальных мультиплексорах
Вход
Dh
Dh
Dh
DI3
DI,
Dh
Dh
Dh
e3e2ei
г4
1
0
0
xA
x4
x4
0
e4e2e!
1
X3
0
0
0
1
z3
0
e4e3ei
*2
x2
x2
0
0
x2
X2
*2
e4e3e2
1
0
0
0
X\
Ш'А
Рис. 6.44
6.7 указаны значения DI, для различных комбинаций адрес-
адресных сигналов, полученные на основании рис. 6.42,а и рис. 6.43.
Наилучший вариант схемы получается при задании адресов чи-
числами i — e4e2ei (рис. 6.44,а; все значения Д/, заменены на
инверсные Dh, так как выход мультиплексора 155КП5 инверс-
инверсный).
Из рис. 6.43,а следует, что МДНФ функции
f\{v) = af4x3x2 V х4х2х\ V x4x2xi V x4x3x2x"i. F.9)
Так как внутренний дешифратор мультиплексора 8 —>¦ 1
реализует восемь минтермов трех переменных, то в качестве
адресных сигналов следует использовать те переменные, кото-
которые входят в МДНФ наибольшее число раз. В этом случае вну-
внутренний дешифратор мультиплексора будет нести наибольшую
логическую нагрузку. Такой подход к выбору адресных сигна-
456
Глава 6. Коммутаторы и арифметические устройства
6-4. Синтез схем на мультиплексорах
457
лов позволяет исключить полный перебор всех вариантов. Из
полученной МДНФ видно, что наименьшее число раз в нее вхо-
входит первичный терм х33, поэтому в качестве адресных сигналов
предпочтительнее использовать переменные х4, х2 и х\ (срав-
(сравните результат с табл. 6.7).
Из рис. 6.42,6следует, что МДНФ функции
f2(v) = х4х3 V х4х2 V X3Z2 V х4х3х2.
@.10)
Из F.10) видно, что функция foiis) является вырожденной
(не зависит от переменной х\). Задав адреса числами i = e4e3e2,
на основании рис. 6.42,6 и рис. 6.43 можно получить:
DI0 = 1, Dh = 1, DI2 = 1, Dh = 0,
DI4 = 1, DIh = 0, DI6 = 0, DI- = 1.
На рис. 6.44,6 показана соответствующая схема, которая
представляет собой ПЗУ объемом памяти 8x1 бит.
Синтез на двухразрядных 4-канальных мультиплек-
мультиплексорах. Двухразрядные мультиплексоры 4 —»• 1 достаточно про-
просто использовать для реализации двух функций трех и четырех
переменных. Пусть функции /i(i^) и fiiv) заданы диаграммами
Вейча на рис. 6.42,а,б. Мультиплексор 4 —>¦ 1 имеет два адрес-
адресных входа, а значит, возможны шесть вариантов выбора пере-
переменных для адресных сигналов: х2 и xj, .т3 и xj, х4 и Xj, :с3 и
х-2, х4 и .7-2, х4 и хз- Соответствующие числа г = е„е7 (р ф ц)
будут определять адреса каналов мультиплексора. Так как чи-
числа / двухразрядные, то они будут разбивать диаграмму Вейча
четырех переменных на четыре части, каждая из которых пред-
представляет собой диаграмму Вейча для двух переменных, не ис-
использованных в качестве адресных. На рис. 6.45 показаны все
шесть вариантов разбиения диаграмм Вейча адресами i. Так
как адресные сигналы у двухразрядного мультиплексора 4 —т 1
общие для обоих разрядов, то можно проводить только совмест-
совместную минимизацию функций f\{u) и /г(^).
Для оптимального выбора адресных переменных следует
подсчитать общее число первичных термов Хрр, входящих в обе
МДНФ F.9) и F.10), и в качестве адресных переменных вы-
выбрать те, первичные термы которых входят наибольшее число
раз в эти МДНФ. В данном примере такими переменными явля-
являются х4 и х2. Тогда на основании рис. 6.42,а,би рис. 6.45 можно
получить:
DI00 = х3 V хь D/oi - 0, DI02 - х\, DI03 = x3x~i — для /i(^);
DJ10 = 1, Din - x3, DI12 = г3, DIl3 = x3 — для /2(«/).
2
3
1
0
1
1
0
0
2
3
1
0
1 - t
3
3
2
2
2
3
1
0
'3
?2g1
3
3
2
2
2
3
1
0
1
1
0
0
0
1
1
0
i
3
3
2
2
2
3
3
2
>
1 = t
D
3
3
2
2
2
3
3
2
C
?3*1
1
1
0
0
а
i
l
0
1
1
0
0
2
3
3
2
>
2
2
2
2
2
3
3
2
1 -
D
3
3
3
3
0
1
1
0
<3
g4*l
1
1
1
1
0
1
1
0
0
0
0
0
Рис. 6.45
Этим значениям информационных входов соответствует схема,
изображенная на рис. 6.46.
Как известно, МДНФ и МКНФ могут значительно разли-
различаться по числу входящих в них первичных термов, поэтому для
оптимального выбора адресных переменных следует использо-
использовать также подсчет вхождений первичных термов херр в МКНФ
(или в МДНФ инверсной функции). Изложенный метод выбора
адресных переменных можно использовать в качестве инженер-
инженерного метода синтеза КС на мультиплексорах для исключения
перебора всех возможных вариантов.
Синтез генератора синусоидальной функции на мульти-
мультиплексорах. Для описания генератора взята функция N к 15sin(iir/16)
в 16 точках (табл. 6.8), график которой приведен на рис. 6.47. По диа-
диаграммам Вейча (рис. 6.48), составленным по табл. 6.8, можно синте-
синтезировать КС на двух двухразрядных мультиплексорах 4 —+ 1. Если
для функций /4 и /з в качестве адресных сигналов выбрать перемен-
переменные х4 и хз, а для функций /г и /] — переменные х2 и ц, то можно
получить:
DIqq = x2xi, DIqi = DIq2 = 1, DIq3 = x2 — для /4;
DIio = DI13 = х2жь Din - x2 V 11, DIl2 = 1 —для /3;
Oloo - ?л V т3, Ш01 = т-л, Dlo-j = 1, /'/из = *з — для /2;
D/10 = D/13 = x4 Vx3, Dlu = x4 Vi3, Dlv, = 0 - для /,.
458
Глава 6. Коммутаторы и арифметические устройства
6.4. Синтез схем на мультиплексорах
459
Рис. 6.46
Таблица 6.8. Таблица истинности
генератора функции sin у
7
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Xt
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
•гз
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
*2
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
*1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
и
0
0
0
1
1
1
1
1
1
1
1
1
1
1
0
0
hhh
0
0
1
0
0
1
1
1
1
1
1
1
0
0
1
0
0
1
1
0
1
0
1
1
1
1
1
0
1
0
1
1
0
1
0
0
1
1
0
1
1
1
0
1
1
0
0
1
лт
0
3
6
8
11
13
14
15
15
15
14
13
11
8
6
3
15sin(?V/16)
0
2,926
5,740
8,334
10,607
12,472
13,858
14,712
15,000
14,712
13,858
12,472
10,607
8,334
5,740
2,926
1
1
1
1
0
0
1
1
1
1
1
1
0
1
0
0
I
1
1
1
1
0
0
0
1
1
1
0
I
0
0
0
1
0
1
1
1
1
0
1
1
1
0
1
1
0
1
0
0
1
1
1
0
1
0
1
0
1
1
1
0
0
1
0
Рис. 6.48
Схема генератора, выполненная на основании этих функций, показана
на рис. 6.49.
Синтез триггеров на мультиплексорах. Синтез асинхронных
потенциальных триггеров на мультиплексорах основан на том, что
они представляют собой КС с обратными связями (см. § 3.3). Из срав-
сравнения F.5) с функцией переходов D-L-триггера C.15) видно, что если
положить DO = Q+, DF0 = Q, DFi = D и хх = L, то из мультиплексо-
мультиплексора 2 — 1 получится асинхронный потенциальный D-L-триггер, опи-
описываемый функцией переходов
Q+ = D ¦ L V Q ¦ I.
Мультиплексор 2 —> 1 со стробированием выполняет функцию
DO - ?(D/Oxi у Dhxi),
а асинхронный потенциальный D-L-Я-триггер описывается функ-
функцией переходов C.21)
Q+ = (D ¦ L V Q • Г)Я.
Структура приведенных функций одинакова, а значит, на мульти-
мультиплексоре 2 —»• 1 со стробирующим входом Е можно выполнить асин-
асинхронный потенциальный Л-Ь-Д-триггер. На рис. 6.50,а показана схе-
схема .D-L-Я-триггера с прямым входом загрузки L, а на рис. 6.50,5 —
с инверсным входом загрузки L. Схемы выполнены на основе одного
и того же мультиплексора 2 —»• 1. Условные графические обозначения
этих триггеров показаны на рис. 6.50,в.
Синтез счетчиков на мультиплексорах. Синхронные тригге-
триггеры и асинхронные потенциальные счетчики могут быть синтезирова-
синтезированы на асинхронных потенциальных триггерах (гм. §§ 3.6 и 3.4). На
рис. 6.51,а приведена схема асинхронного потенциального счетчика
460
Глава 6. Коммутаторы и арифметические устройства
6.5. Аналоговые ключи и мультиплексоры-демультиплексоры 461
L
D —
x
1 —
R-
0
1
A
?
Ш
DO
г-Ак>
1 —¦ них
1-
ы
00
01
02
03
1
2
D71
10
11
12
13
Е1
DO
Рис. 6.49
•b
ы
0
1
мин
DO
Рис. 6.50
_плпппт~1-П_гип_
Рис. 6.51
по mod 4, выполненная на четырех D-L-й-триггерах. Если эту схему
разделить на две части, состоящие из триггеров Qy, Qo и Q3, Qi, TO
каждая из них будет представлять собой сихронные ?)-триггеры. Та-
Такие триггеры легко могут быть синтезированы по структурной схеме,
приведенной на рис. 3.52,а, если вместо двух элементов задержки D
использовать два асинхронных потенциальных D-L-триггера.
-Q,
Рис. 6.52
Рис. 6.53
Синтез счетчика по mod 4, показанного на рис. 6.51.п. как синхрон-
синхронного автомата, выходами которого являются сигналы Q2 и Qi, может
быть проведен методом, изложенным в |j 4.5. Схема же на рис. 6.51,а
названа асинхронным потенциальным счетчиком в силу того, что се
выходами являются и сигналы Q\ н Q.j. Временные диаграммы на
рис. 6.51,6 поясняют работу этого счетчика. Из рис. 6.51,5 видно, что
состояние триггеров Q? и Q4 изменяется при изменении сигнала // с
1 на 0 (при <1Н — 1). Эквивалентный счетчик по mod А, выполненный
на /}//?-триггерах и имеющий только выходы Q-> и Q4> приведен на
рис. 6.52. На рис. 6.53 показана схема асинхронного потенциального
счетчика, выполненная на 4-разрядном мультиплексоре 2 —»¦ 1.
6.5. Аналоговые ключи
и мультиплексоры-демультиплексоры
Принцип построения аналоговых ключей был рассмотрен
в § 5.2 (см. рис. 5.20). Эти ключи выполняются по КМОП-
технологии и позволяют создавать схемы с двунаправленной
передачей сигналов, представленных как в аналоговой, так и
в цифровой форме. Выпускаемые в интегральном исполнении
аналоговые ключи пригодны для коммутации и двуполярных
аналоговых сигналов. Ключ управляется цифровым сигналом
462
Глава 6. Коммутаторы и арифметические устройства
ОЕ (Output Enable), переводящим его в открытое (ОЕ = 1) или
закрытое состояние (ОЕ = 0). В открытом состоянии сопроти-
сопротивление Ron ключа мало — от единиц до сотен Ом (On — вклю-
включено), а в выключенном состоянии сопротивление Roff ключа
велико — от десятков до сотен МОм (Off— выключено).
Аналоговые ключи. На рис. 6.54 приведены аналоговые
ключи SW (Switch — ключ):
176КТ1, 561КТЗ, 74ЯС4016, 74ЯС4066 — четыре аналого-
аналоговых ключа, различающиеся величиной Ron и видом переда-
передаточной функции (при ОЕ — 1 ключ открыт, при ОЕ = 0 ключ
закрыт);
74//С4316 — четыре аналоговых ключа (при ОЕ{ ¦ ОЕ =
1 соответствующий ключ открыт, при ОЕ{ ¦ ОЕ = 0 — ключ
закрыт, г = 0,1,2,3).
176КТ1,561КТЗ/НС4Ш6, 'НС4066
К- Out/In
In/Out —
ОЕ И
4
5
S
Б
11
12
D1
ОЕ
4*
DI
ОЕ
Д
с;
ОЕ
д
с;
ОЕ
SW
SW
SW
SW
4016
4066
Д
DO
4»
DO
д
DO
4»
DO
'HC4316
m
00
01
02
03
ОЕ
0
1
2
3
&
ОЕ
мих
MX
4»
DO
0
1
2
3
8 - 6ND, is - V
э - V D
7 - V , 14 " V
ЕЕ' DD
Рис. 6.54
Для аналоговых ключей входы и выходы неразличимы, по-
поэтому любой вход Dli (Data Input) может служить выходом, а
любой выход DOi (Data Output) — входом.
Основными параметрами, характеризующими качество ана-
аналоговых ключей, являются сопротивление ключа в открытом
состоянии RoNtyp и Ron max (типовое и максимальное значе-
значения), время включения tp и максимальный коммутируемый ток
Ian max (ток аналогового сигнала; AN — Analog). Для типовых
аналоговых ключей и мультиплексоров-демультиплексоров
6-5. Аналоговые ключи и мультиплексоры-демультиплексоры 463
Ian max = 10 мА. Параметры некоторых ключей приведены в
табл. П2.3.
Для обозначения питания аналоговых ключей используют-
используются обозначения: Vdd > 0 и Vee < 0 В (Vee = 0 при коммутации
цифровых и однополярных аналоговых сигналов). На величину
коммутируемого аналогового сигнала накладывается ограниче-
ограничение: Vee < Van < Vdd, где Van — напряжение аналогового
сигнала. Напряжение питания Vdd = +3 ... + 15, но при этом
всегда должно выполняться соотношение Vdd + \Vee\ S 15 В.
Одной из важнейших характеристик аналоговых ключей
является их линейность — степень независимости передаточной
функции (величины сопротивления Ron) °t уровня входного
коммутируемого напряжения. Ключи можно считать линейны-
линейными только при малых уровнях входного сигнала по сравнению
с величиной напряжений питания Vdd, \Vee\ и уровнями упра-
управляющего сигнала ОЕ.
На рис. 6.55,а показана схема включения ИС 561КТЗ для
коммутации двухполярных аналоговых сигналов с уровнями до
±5 В. Цифровые управляющие сигналы обычно имеют КМОП-
уровни, для коммутации же двухполярных аналоговых сигна-
сигналов требуется переключение их уровней с Vdd на Vee < О-
Для преобразования КМОП-уровней управляющих сигналов
ОЕ{ включена ИС 564УМ1, выходные сигналы F, которой пе-
переключаются с Vdd на Vee (если сигнал ОЕ, имеет уровень
логической 1, то уровень сигнала F,- равен Vdd, а если сигнал
ОЕ{ имеет уровень логического 0, то уровень F; равен Vee)-
В структурных схемах удобно использовать упрощенное гра-
графическое изображение аналоговых ключей, показанное на рис.
6.55,5. Аналоговые ключи находят применение для коммутации
резисторов и конденсаторов с целью изменения их величины в
цепях между некоторыми двумя полюсами. На рис. 6.55,в пока-
показана схема коммутации резисторов в цепи между полюсами А
и В. Сопротивление данной цепи определяется соотношением
з
Такие схемы могут быть использованы для создания элек-
электронных аттенюаторов. Для коммутации конденсаторов в цепи
между полюсами Аи В используется схема, показанная на рис.
6.55,г. Емкость цепи между полюсами А и В определяется со-
соотношением
з
С =
t=0
464
Глава 6. Коммутаторы и арифметические устройства
6.5. Аналоговые ключи и мультиплексоры-демультйплексоры
465
a) +S в-
ОЕП
ОЕ,
5В1КТЭ 14
-5 В-
DI
01
SW
SW
SW
SW
DO
DO
DO
DO
D0o
DO,
DO,
DO,
Of,
¦-П-Г
+5
DIOD1,D12DI3 C-5 ... +5 B)
Out/In
SW
\r\/Out
OE,-*
0E2^
0Еэ-,
sw
f-
sw
1
SW
die
3
SW
J_
SW
SW
-о А
JPJT DPJT SPDT DPDT
OE
01 W
Рис. 6.55
SPDT
OE
SW
DO
1/4 561KT3
Dl
OE
SW
DO
у - xx,
Рис. 6.55 (продолжение)
Классификация типов выпускаемых аналоговых ключей по-
поясняется рис. 6.55,Л
SPST (Single-pole single-throw) — однополюсный выключа-
выключатель,
DPST (Double-pole single-throw) — двухполюсный выключа-
выключатель,
SPDT (Single-pole double-throw) — однополюсный переклю-
переключатель на два положения,
DPDT ( Double-pole double-throw) — двухполюсный переклю-
переключатель на два положения.
Все аналоговые ключи, изображенные на рис. 6.5-1 принад-
принадлежат к типу SPST. На аналоговых ключах легко построить
аналоговый мультиплексор-демультиплексор (Л/('X-DMUЛ ),
который может выполнять функции как мультиплексора, так
и демультиплексора в силу двунаправленности передачи ин-
информации аналоговыми ключами. На рис. 6.55,с показана схе-
схема MUX-DMUX 1 —*¦ 2/2 —t 1. Здесь также входы DI, могут
„служить выходами, а выход DO — входом, если схема исполь-
используется в качестве демультиплексора.
Схема MUX-DMUX 1 —» 4/4 —>¦ 1 с независимым упра-
управлением ключами сигналами OEi (i — 0,1,2,3) показана на
рис. 6.55,ж\ Управление данным MUX-DMUX должно про-
производиться прямым унитарным кодом DI3DI2DI1DI0, только
один разряд которого имеет активный уровень.
Схема MUX-DMUX 1 —»• 4/4 —»• 1 с адресными сигналами
30 Пухальский Г И , Новоселы!.;»» Т Я
466
Глава 6. Коммутаторы и арифметические устройства
Х2 и х\ приведена на рис. 6.55,з (значение сигнала ОЕ = 0 пере-
переводит все ключи в закрытое состояние). Для коммутации двупо-
лярных аналоговых сигналов демультиплексор, формирующий
управляющие сигналы Fi, должен содержать преобразователь
уровней, подобный показанному на рис. 6.55,а. При коммутации
цифровых сигналов MUX-DMUX 1 —> 4/4 —> 1 описывается
функциями:
D0 =
F.11)
при ОЕ = 1, i = e2ei,
Z-состояние при ОЕ — О
при использовании MUX-DMUX в качестве мультиплексора и
F.12)
Z-состояние при ОЕ = О
при использовании Ml)X-DMUX в режиме демультиплексора.
При желании аналоговые ключи можно использовать для
выполнения элементарных переключательных функций ИЛИ и
И. Способы включения ключей для этой цели представлены на
рис. 6.55,ii. Нагрузочные резисторы Rl обеспечивают необхо-
необходимые логические уровни выходного сигнала у в Z-состоянии
выхода DO ключей. Величина сопротивления Ri може! соста-
составлять сотни кОм. Аналоговые ключи находят широкое приме-
применение в системах обработки аналоговой и цифровой обработки.
Мультиплексоры-демультиплексоры. Выпускаемые в
интегральном исполнении MUX-DMUX строятся по принци-
принципу, показанному на рис. 6.55,з, и содержат встроенный преобра-
преобразователь уровней управляющих сигналов. На рис. 6.56 приведе-
приведены ИС:
561КП1, 74ЯС4052 —2-разрядный MUX-DMUX 4 -+ 1/1 -»
4;
564КП2, 74ЯС4051 — MUX-DMUX 8 -*.1/1 -* 8;
1561КП5 — три MUX-DMUX 2 -* 1/1 ->• 2 с независимой
адресацией и общим сигналом включения ОЕ;
CD4053B, 74ЯС4053 — три MUX-DMUX 2 -* 1/1 -> 2 с
независимыми адресными сигналами и общим сигналом вклю-
включения ОЕ;
CD4067B, 74ЯС4067 — MUX-DMUX 16 -* 1/1 -> 16;
CD4097B — двухразрядный MUX-DMUX 8 -> 1/1 -> 8;
MC14529J5 — двухразрядный MUX-DMUX 4 -*• 1/1 -, 4 с
независимыми сигналами включения OEj, j = 1,2;
6.5. Аналоговые ключи и мультиплексоры-демультиплексоры 467
561КП1, 'НС4052
2
4
10
—
—
—
DI
00
01
02
03
1
2
*D?
10
11
12
13
ОЕ
ШХ
DMX
'4052
4»
DO
0
1
13
DO,
13
14
15
12
1
5
2
4
11
10
3
564КП2, 'НС4051
4»
0
2
4
5
6
7
2
4
ОЕ
М1/Х
DMX
'4051
4»
DO
1561КП5
8 - GND.ie - VDD
7 " V-n,
JMC14551B
4*
d;
00
01
10
11
20
21
30
31
Д
MJX
DMX
DO
0
1
2
3
- C#D,16 - VDD
СД4053Д.НС4053
4»
00
01
10
11
20
21
А
0
1
2
1 ОЕ
mjx
DMX
4*
DO
0
1
2
2
1
13 Го"
- VD
«—>
00
01
/ю
DI
10
11
/ii
it
20
21
42
\0Е
мих
DMX
9
«—>
DO
0
1
2
M>,16 - VDD
7 - VEE
CD4067B,HC4067
8 - GM), ,6 - VDD
7 " У„
9
8
7
6
5
_1
з
2
23"
22
21
20
* ^
18
17
16
10
11
14
13
15
д*
0
1
2
3
4
5
Б
7
8
9
10
11
12
13
14
15
1
1
2
4
8
ОЕ
ШХ
ЬМХ
<—»•
DO
1
-Н.
3
4
5
6
7
14
13
12
11
15
ИС\4529В
ОЕО
$
D/
00
01
02
03
1
2
Д>
10
11
12
13
0Е1
ШХ
DMX
4»
DO
0
1
ИВ - V
э
8
—
5
—
3
2
10
11
14
23
22
7Г
1о
1 3
1 6
16
Г5
13
CD4097B
4»
00
01
02
03
04
05
06
07
1
4
10
11
12
13
14
15
16
17
0Е
ШХ
DMX
DO
0
1
Рис. 6.56
30*
468
Глава 6. Коммутаторы и арифметические устройства
'НС4351
'НС4352
'НС4353
15
16
~\7
if
1
5
2
4
13
12
11
1
2
3
4
5
6
7
Л
п
1
2
L
&0Г
1
> 2
WX
тл
RGAR
«—>
DO
14
16
13
i- 12
11
10
1
5
4
7
-«»._.. -V -Sj
Е
Е
Э
DI
00
01
02
03
А
0
1
L
А
< >
13
40Е
2
ШХ
DMX
RG/1R
- G/YD, 18
6 - V
DO
П
1
14
15
15
2
4
13
3 —
11
10
7
Л*
ии
01
4»
in
11
ы
20
21
/4
II
1
L
40Е
2
WX
DMX
RG/1R
Л
DO
П
1
2
э - GND, 16 - V
8 - V-
Рис. 6.56 (продолжение)
МСЪ\ЪЪ\В — 4-разрядный MUX-DMUX 2 — 1/1 — 2;
7-1//С-Ш1 — A!UX-DM(IX 8 — 1/1 - 8 с асинхронным
4 с
потенциальным адресным регистром;
74//С4352 — двухразрядный MUX-DMUX 4 — 1/1
асинхронным потенциальным адресным регистром;
7-I//C-1353 — три MUX-DMUX 2 - 1/1 - 2 с асинхронным
потенциальным адресным регистром, независимой адресацией и
общим сигналом включения ОЕ = ОЕ1ОЕ2.
Все MUX-DMUX описываются соотношениями, подобны-
подобными F.11) и F.12), при использовании их для коммутации цифро-
цифровых сигналов. Независимая адресация каналов в ИС 1561КП5
и 74//С4353 описывается соотношением:
D0 =
V
j при WE = 0,
Z-состояние при ОЕ = 1.
Адресные регистры в ИС 74//С4351, 74//С4352 и 74//С4353
описываются функцией переходов
Q+ = ЛГЬ V QrI,
где г — номер триггера в адресном регистре.
6.5. Аналоговые ключи и мультиплексоры-демультиплексоры 469
На величину коммутируемого аналогового сигнала накла-
накладывается ограничение: Vee < Van < V'dd, где Удлг — До-
Допустимые значения аналогового сигнала. Напряжение питания
Vdd = +3 ... + 15, но при этом всегда должно выполняться со-
соотношение Vdd + \Уее\ ^ 1^ В.
Двухразрядный MUX-DMUX 4 -*• 1/1 -» 4, например
561КП1, можно включить так, что один разряд будет работать
как мультиплексор, а другой — как демультиплексор. Если
же у ИС 561КП1 соединить выводы 3 и 13, то получится 4-
разрядный адресуемый ключ (вывод DlOi соединяется с выво-
выводом DIu при подаче на адресные входы числа г", а при подаче
числа j ф г оба ключа, соединяющих вывод DIOi с выводом Din,
разомкнуты).
Аналоговые ключи и мультиплексоры-демультиплек-
соры серий 590 и 591. На рис. 6.57 показаны аналоговые
ключи и мультиплексоры-демультиплексоры для цифровых и
аналоговых сигналов серии 590, выполняющие функции:
590КН1 — MUX-DMUX 8 — 1/1 -> 8 (VDD = +5 В, VEE =
-15 В);
590КН2, 590КН10, 590КН13 — четыре аналоговых ключа ти-
типа SPST (при (ТЕ - 0 ключ открыт, при ОЕ = 1 ключ закрыт:
Vdd = +Г2 В, VEE = -12 В — для КН2 и КИЮ и VDD = +15
В, VEE = -15 В — для КН13);
590КНЗ — двухразрядный MUX-DMUX 4 — 1/1 — 4
(vDD = +[Г) в, vEE = -1-j U);
590КИ4 — два аналоговых ключа типа SPDT (при Л = О
включен канал 0, а канал 1 закрыт; при А = 1 включен канал
1, а канал 0 закрыт; если соединить выводы о и 9, то получится
MUX-DMUX 2 ->• 1/1 -* 2 — ключ типа SPDT; VDD = +15
В, V?? = -loB);
590КП5 — то же, что и 590КН2, но для больших значений
коммутируемых напряжений (Vdd — +15 В, Vse = —15 В);
590КН6 — MUX-DMUX 8 -+ 1/1 -»• 8 (Vfcc = +5 В, VDD =
+ 15 В, Vee= -15 В);
590КН7 — аналоговый ключ типа DPDT (при А = 0 за-
замкнуты ключи 00 и 10, а при А - 1 замкнуты ключи 01 и
11; если соединить выводы 3 и 1, то получится MUX-DMUX
2— 1/1 — 2; Vdd = +15 В, VEE = -15 В);
590КН9 — два низкоомных аналоговых ключа типа SPST
DD +,EE );
590КШ2 — четыре аналоговых ключа типа SPST с асин-
асинхронным потенциальным адресным регистром, описываемым
470
Глава 6. Коммутаторы и арифметические устройства
6.5. Аналоговые ключи и мультиплексоры-демультиплексоры 471
1
2
3
4
5
6
7
Э
15
14
13
12
Д.
< )
0
1
2
3
4
5
6
7
2
4
ОЕ
590КН
ШХ
DMX
1
ч—>
DO
590КН2,590КН10,590КН13 590КНЗ
di
or
Dl
OE
Dl
OE
di
OE
sw
sw
sw
DO
DO
DO
A
00
01
02
03
l
2
a
Dl
10
11
12
13
OE.
ШХ
DMX
A
DO
0
1
590KH4
(»)
Dl
0
1
«
Д»
D/
0
1
А-
SW
SW
(9;
DO
0
1
(9;
DO
0
1
- v
14 - V
7 - GHD, в - V
16 - V D
3
1
6
8
1 4
16
11
7
-Is
¦ or
А
d;
¦ or
Dl
OE
vr
or
590KH5
SW
SW
sw
sw
A
DO
A
DO
DO
DO
4
JL
6
7
1 2
1 1
1 0
9
1
1~3
2
A
0
l
2
3
4
5
6
7
1
2
4
OE
59LKH6
HtlX
DMX
A
DO
is - g/yd, i4 - v
590KH7
(9)
Dl
00
01
d;
10
u
Д
sw
DO
00
01
.9.
DO
10
11
590KH12
13 - GHD, ii - V —
14 - GHD, 13 - V
3 -V D
14 - V
ЕЕ
2,7,10,12 - НС
590KH9
A
0
i
2
3
¦ 0
> 1
!> 2
¦ 3
L
R
SW
RGd
A
DO
0
1
2
3
з - GHD, 2 - V
5 - GHD, 13 - V
4
15
5
10
d;
¦ or
(»;
d;
or
sw
sw
4»
DO
4»
DO
is - Ш), ii - V
D
1,2,7,6,9,12,16 - Ж
23
24
25
2?
22
2?
ii
30
22
18
15
11
10
9
6
7
6
5
4
21
4»
00
01
02
03
04
05
06
07
\
2
4
Dl
10
11
12
13
14
15
16
17
or
591KH2
них
DMX
A
DO
0
1
23
24
25
26
27
28
29
30
11
10
9
6
7
6
5
4
20
18
15
14
21
A
0
2
3
4
5
6
7
8
9
10
11
12
13
14
15
.
2
4
8
or
591KH3
mix
DMX
A
DO
,i - vDD,3, -
,2 -
3,13,14,16,17,19,22 -
* dd' e
2,3,13,16,17,19,22 - HC
Рис. 6.57 (продолжение)
Таблица 6.9. Основные параметры ИС серий 590/591
Рис. 6.57
ИС
590КН1
590КН2
590КНЗ
590КН4
590КН5
590КН6
590КН7
590КН9
590КН10
590КН12
590КН13
591КН2
591КНЗ
Ron, Ом
(max)
200
100
300
75
70
300
30
10
200
50
50
300
270
Van,В
(max)
±5
±10
±15
±15
±15
±15
±15
±15
±1
±15
±15
±15
±15
toN, МКС
(max)
0,5
0,5
0,3
0,15
0,25
0,3
0,3
0,5
0,1
0,3
0,05
0,3
0,3
Ian, mA
(max)
10
1»
1
1
20
1
20
50
5
20
20
20
20
IDd, mA
(max)
3,5
1
1
0,2
0,05
1
0,2
0,3
3
3
6
1
1
472
Глава 6. Коммутаторы и арифметические устройства
соотношением
Q+ = {ATL V
где г — номер триггера в адресном регистре (Vqd — + 15 В,
Vee = -15 В);
591КН2 — двухразрядный MUX-DMUX 8 -*• 1/1 ->• 8
(Vdd =+15 В, V?? = -15B);
591КНЗ — MUX-DMUX 16 ->¦ 1/1 -f 16 (VDD = +15 В,
Vee = -IoB).
Ключи 590КН10 характеризуются малой амплитудой вы-
выбросов напряжения на аналоговых выходах при изменении упра-
управляющего сигнала, а ключи 590КН13 — высоким быстродей-
быстродействием. Основные параметры аналоговых ключей и мультиплек-
соров-демультиплексоров серий 590 и 591 приведены в табл. 6.9
(fON — время включения, /ро — ток потребления от источника
питания Vod или
6.6. Шифраторы
Дешифраторы F.1) являются преобразователями двоичного
n-рачрядного кода в унитарный 2п-разрядный код. все разря-
разряды которого, за исключением одного, равны нулю. Шифраторы
выполняют обратное преобразование, т.е. на вход шифратора
подастся унитарный код. а па выходе получается соответствую-
соответствующий двоичный код. Первые четыре строки габл. 6.10 описывают
шифратор, выполняющий преобразование 4-разрядного унитар-
унитарного кода /3/2/1/и в двухразрядный двоичный код А{А0. Для
шифраторов должно выполняться условие /,- • /j = 0 при i ф j.
Таблица 6.10. Приоритетный
шифратор 4x2
/з
0
0
0
1
0
0
0
1
h
0
0
1
0
0
0
1
ф
h
0
1
0
0
0
1
ф
ф
/о
1
0
0
0
1
ф
ф
ф
Лх
0
0
1
1
0
0
1
1
Ао
0
1
0
1
0
1
0
1
6.6. Шифраторы
473
Если сигналы на входы 1{ поступают от независимых источни-
источников, то это условие невыполнимо. В этом случае каждому вхо-
входу назначается свой приоритет. Будем считать, что чем боль-
больше номер входа г, тем выше его приоритет. Шифратор должен
выдавать двоичный код числа г, если /^ = 1, а на все входы
/,, имеющие больший приоритет, поданы нули. Такие шифрато-
шифраторы называются приоритетными шифраторами (PRCD). Табл.
6.10 задает приоритетный шифратор 4 х 2.
Приоритетные шифраторы. Приоритетные шифраторы
используются для построения шифраторов клавиатуры, кон-
контроллеров прерываний для микроЭВМ и т.п. Функционирова-
Функционирование приоритетного шифратора 8x3 555ИВ1 (рис. 6.58) описыва-
описывается табл. 6.11. Входные и выходные сигналы шифратора имеют
назначение:
El (Enable Input) — сигнал включения шифратора,
GS (Group Signal) — сигнал, говорящий о наличии хотя бы
одного возбужденного входа /, при включенном состоянии ши-
шифратора (GS = 1 при /, = 1 хотя бы для одного i при EI = 1),
ЕО (Enable Output) — выходной сигнал разрешения, указы-
указывающий на отсутствие возбужденных входов /, при включенном
состоянии шифратора (ЕО = 1 при Е\ — 1 и /,; = 0 для всех г),
A2,Ai,Ao — три разряда выходного двоичного кода.
Сигналы EI и ЕО предназначены для каскадирования прио-
приоритетных шифраторов. Понятно, что двоичный код А = Л2^Ь ^1о
можно считывать только при значении сигнала US = 1 (сигнал
GS может быть использован в мнкроЭВМ для запроса преры-
прерываний по вектору /1).
Непосредственная построчная запись значений функций по
табл. 6.11 дает:
7 7 7
GS = EI\J /„ ЕО = Е11[7{, А2 = EI\J /„ US = Е1-~Ё~О,
i=0 »'=0 «=4
A7 V /7/6 V h
(h v 7776/5 v
V /-/6/5/4/3/2),
F.13)
на основании тождеств A.32) могут быть упро-
упроv /6 v 75/4/3 v 7s74/2),
v 76/5 v77767574/з v '
Функции А\ и
щены:
Проведенный синтез приоритетного шифратора позволяет
глубже понять функции, им выполняемые. Все выпускаемые в
474
Глава 6, Коммутаторы и арифметические устройства
6.6. Шифраторы
475
555ИВ1
555ИВ2
1804ВРЗ
$ 1
> 2
> 3
> 4
> 5
> 6
) 7
>Е1
PRCD
'149
А
0 <
1 <
2 (
GS<
Е0(
U
> 1
) 2
> 3
> 4
) 5
> 6
> 7
>Е1
PRCD
'348
»
АО
0 <
1 <
2 <
GS<
Е0<
в - GND, 16 -
555ИВЗ
в - GND, is -
МС\4532В
,{
2
> 3
> 4
> 5
> 6
> 7
> 8
> 9
PRCD
'147
А
0 е
1 (
2 <
3 <
е - GND, 16 - V
1
0
1
2
3
4
5
с
7
PRCD
0
1
2
GS
ГО
IB
15
16
ш
щ
щ
щ
4
5
12
13
11
1
°
) 2
,3
. 4
. 5
6
,7
• Е1
&ОЕ
j
2
. 3
U
PRCD
Дт2Э
13
ДО
0
1
2
Е0<
20 - V
- GND, 16 - V
Рис. 6.58
Таблица 6.11. Приоритетный
шифратор 8X3 555ИВ1
El
0
1
1
1
1
1
1
1
1
1
¦*7
ф
0
0
0
0
0
0
0
0
1
/б
ф
0
0
0
0
0
0
0
1
ф
h
ф
0
0
0
0
0
0
1
ф
ф
h
ф
0
0
0
0
0
1
ф
ф
ф
h
ф
0
0
0
0
1
ф
ф
ф
ф
h
ф
0
0
0
1
ф
ф
ф
ф
ф
h
ф
0
0
1
ф
ф
ф
ф
ф
ф
/о
ф
0
1
ф
ф
ф
ф
ф
ф
ф
А,
0
0
0
0
0
0
1
1
1
1
л,
0
0
0
0
1
1
0
0
1
1
Ао
0
0
0
1
0
1
0
1
0
1
GS
0
0
1
Л
1
1
1
1
1
1
ЕО
0
1
0
0
0
0
0
0
0
0
интегральном исполнении приоритетные шифраторы 8x3 стро-
строятся на основании полученных функций.
На рис. 6.58 приведены ИС:
555ИВ1, МС14532В — приоритетные шифраторы 8x3, вы-
выполняющие функции F.13);
555ИВ2 — приоритетный шифратор 8 X 3 с Z-состоянием
выходов разрядов двоичного кода;
555ИВЗ — приоритетный шифратор 10 X 4;
1804ВРЗ — приоритетный шифратор 8 X 3 с Z-состоянием
выходов разрядов двоичного кода.
У шифратора 555ИВ1 все входы и выходы инверсные по
отношению к указанным в табл. 6.11, т.е. активные уровни
этих сигналов равны 0. Реализация выходов с Z-состоянием ИС
1804ВР1 и 555ИВ2 представлена на рис. 6.59:
ОЕ = ОЕ1ОЕ2ОЕ3ОЕ4ОЕ5 — для ИС 1804ВРЗ,
ОЕ= EI- V U — для ИС 555ИВ2.
t=0
Рис. 6.59
Функционирование приоритетного шифратора 10 х 4 555ИВЗ
описывается табл. 6.12. Как и для предыдущего шифратора, по
табл. 6.12 с помощью построчной записи значений функций и по-
последующей их минимизации на основании тождеств A.32) мож-
можно получить:
Л3 = h V /8, Л2 = 7978(/7 V h V h V /4),
Л, = 7978(/7 v h v 7574/3 v 7574/2),
Ло = /9 v 7978(/7 v 76/5 v 7674/3 v 767472/i)
476
Глава 6. Коммутаторы и арифметические устройства
Таблица 6.12. Приоритетный
шифратор 10X4 555ИВЗ
/9
0
0
0
0
0
0
0
0
0
1
/8
0
0
0
0
0
0
0
0
1
ф
1?
0
0
0
0
0
0
0
1
ф
ф
/б
0
0
0
0
0
0
1
ф
ф
ф
h
0
0
0
0
0
1
ф
ф
ф
ф
и
0
0
0
0
1
ф
ф
ф
ф
ф
/з
0
0
0
1
ф
ф
ф
ф
ф
ф
h
0
0
1
ф
ф
ф
ф
ф
ф
ф
h
0
1
ф
ф
ф
ф
ф
ф
ф
ф
А3
0
0
0
0
0
0
0
0
1
1
А2
0
0
0
0
1
1
1
1
0
0
Ах
0
0
1
1
0
0
1
1
0
0
Ао
0
1
0
1
0
1
0
1
0
1
(в принципе в выражении для функции Ао переменную /д мож-
можно исключить).
Каскадирование приоритетных шифраторов. На рис.
6.60 показана схема приоритетного шифратора 16 X 4 (наивыс-
(наивысший приоритет имеет вход /is)- Верхний шифратор включается
только в том случае, если не возбужден ни один из входов 1{
нижнего шифратора (все /,¦ = 1). Четвертый разряд А^ дво-
двоичного числа может быть снят также с выхода GS верхнего
шифратора. Логические элементы IIНЕ выполняют функцию
ИЛИ для сигналов Aj и GS двух шифраторов. Так, например,
сигнал
INT = G~SXG~S2 = GSX V GS2
(INT = 1 только в том случае, если возбужден хотя бы один
вход /о - /]5i INT — Interrupt Request— запрос прерывания).
Рис. 6.60
6.6. Шифраторы
477
I
>о
>3
>4
> 5
>Б
>7
PRCD
а
о<
к
2<
—
Е0<
Рис. 6.61
Рис. 6.62
478
Глава 6. Коммутаторы и арифметические устройства
Рис. 6.63
Инверсный унитарный код F7f
Рис. 6.64
'278
, Fo
.0
t
PRCD
а
0<
1
i
EOl
m
Рис. 6.65
D
0
1
2
3
L
Кб
PRCD
Г
0
1
2
3
го.
MLJl
Г, "Г7
- v
Унитарный иод F,,F10Fe ... Г, Го
Рис. 6.66
6.6. Шифраторы
479
На рис. 6.61 показана схема приоритетного шифратора 32 х 5
(наивысший приоритет имеет вход /31I которая может быть
расширена до схемы приоритетного шифратора 64 X 6 добавле-
добавлением еще четырех ИС 155ИВ1 и заменой 4-входовых ЛЭ И-НЕ
на 8-входовые.
Приоритетный шифратор 8x3 555ИВ2 имеет выходы Aj с
тремя состояниями, что позволяет использовать при каскадиро-
каскадировании этих ИС функцию монтажное ИЛИ, исключив тем самым
ЛЭ И-НЕ (рис. 6.62).
Приоритетный шифратор 1804ВРЗ разработан для расши-
расширения контроллеров прерывания, используемых в микроЭВМ,
построенных на базе микропрограммируемых секционных (раз-
рядно-модульных) микропроцессоров серии 1804 [46]. Однако их
можно использовать и для других целей, например в шифрато-
шифраторах клавиатуры. На рис. 6.63 показан способ каскадирования
приоритетных шифраторов 1804ВРЗ.
Применения приоритетных шифраторов. Одним из
важных приложений приоритетных шифраторов является по-
построение на их основе преобразователей произвольного п-раз-
рядного кода в п-разрядный унитарный код. Схема преобра-
преобразователя произвольного 8-разрядного кода, для разрядов ко-
которого установлены определенные уровни приоритетов, в 8-
разрядный унитарный код показана на рис. 6.64. Шифратор
555ИВ1 преобразует произвольный код I7I&...I0 в двоичный
3-разрядный код, а дешифратор 3x8 (ИС 555ИД7) преобра-
преобразует этот код в инверсный унитарный код FjFe ¦¦ -Fo- Такие
преобразователи используются в контроллерах системных шин
микропроцессорных систем.
На рис. 6.65 показано преобразование приоритетного шифра-
шифратора 3 X 8 в приоритетный шифратор 4 х 10.
Приоритетные регистры памяти могут быть построены на
основе асинхронного потенциального регистра памяти и прио-
приоритетного шифратора. Приоритетный 4-разрядный регистр па-
памяти 74278 (рис. 6.66,а) описывается функциями
Q+ = DTL V QTL, EO = EI- Q3Q2Q1Q0, F0 = EI- Qo,
Ft = EI- QrQo, F2 = EI- Q2Q1Qo, F3 = EI- Q3Q2Q1Q0,
где r = 0,1,2, 3. Сигналы El и ЕО предназначены для каскади-
каскадирования приоритетных регистров памяти.
Принцип каскадирования приоритетных регистров памяти
показан на рис. 6.66,6. Приведенная схема представляет со-
собой преобразователь произвольного кода D\\D\q ... Dq в прямой
унитарный код FuFio ... Fo.
480
Глава 6. Коммутаторы и арифметические устройства
'6.7. Цифровые компараторы
481
6.7. Цифровые компараторы
Пусть заданы две совокупности переменных
а)
v' =
и u" =
Так как хр = 0 или 1 и ур = 0 или 1, то каждая из совокупностей
переменных v' и и" имеет по 2" комбинаций значений. Для крат-
краткости такие совокупности значений переменных принято назы-
называть кодами, а величины хр и ур — разрядами кодов. Комби-
Комбинационная схема, реализующая функцию f{v) = f(v',v"), где
v = (хп,... ,.Ti, yn,..., J/1), которая равна 1 только-при хр = ур
для всех р = 1,2, ...,7i, называется га-разрядным цифровым
компаратором, или схемой равнозначности кодов. Разряды хр
и ур равны только в том случае, если хр@ур = 1, поэтому функ-
функция
/И = Шхр
p=i
= П хр © Ур = V хр
p=i p=i
F.14)
принимает значение, равное 1, только при попарном равенстве
всех одноименных разрядов кодов. На рис. 6.67,а,б показаны
две схемы, реализующие функцию f(v), которые построены для
п = 4 на основании полученного выражения. Цифровой компа-
компаратор значительно упрощается при использовании ЛЭ сумма по
модулю два с открытым коллекторным выходом (рис. 0.67.б),
позволяющих реализовать функцию "монтажное И" для высо-
высоких уровней выходных сигналов ЛЭ.
На рис. 6.67,г показан стробируемый 4-разрядный компара-
компаратор, выполняющий функцию—
= Е
p=i
где Е (Enable) — стробирующий сигнал/ Сигнал управления
Е можно использовать как для блокирования (выключения)
функции сравнения, так и для каскадирования компараторов
(рис. 6.67,<?). На рис. 6.67,е изображен каскадируемый компа-
компаратор, полученный на основе схемы, показанной на рис. 6.67,6
(при каскадировании выход / одного компаратора подается на
вход Е другого компаратора; таким способом последовательно
можно соединять любое число компараторов).
Стробируемый те-разрядный компаратор можно построить
на демультиплексоре 1 —* 2" и мультиплексоре 2" —*¦ 1. На рис.
2 — =1 —
У»-
=1
=1
-
-
-
-
&
у!=
/<v> У2-
*з_
Уз~
*4_
У4-
= 1
= 1
= 1
= 1
-
-
-
-
1
I' —
У2 —
Х3_
Уз-
Х4_
У4-
=14
=12
—10
=10
--J
xt _
У1 —
Уг-
хз_
Уз-
Х4_
У4-
г
= 1
= 1
= 1
_
1
У1-
*2_
У2-
Х3_
Уз-
Х4
У4
: .
= 1
-1
= 1
= 1
_
_
-
.
&
1 1
Уз~
хв_
ув-
Х7_
У7-
Хв
Ув
1
=1
=1
г(
=1
_
_
-
—1
&
1—1
xi
У1 -
Х2_
/ У2-
хз_
Уз-
х4
У4-
f«
1
= 1
= 1
= 1
= 1
—
_
—
. 1
1
1 1
Ж)
У1 ~
Уз-
?
п
Е И
т
555ИЯ7
1
->
4
&?
('
'з
ш
гр
Зт—
4 9
5?—
е1
1
г
555КП7
ы
0
2
3
4
5
6
7
1
4
'Е
WX
00
Рис. 6.67
6.67,0/с изображена КС, описываемая функцией
7 Т
/(„) = ~DO = \/ Ш,-А',-(|/) = \/ ЯА'.-И,
i=0 «=0
где v — (жз,^25^l) ~" адресные сигналы каналов мультиплек-
мультиплексора, h\{u) = х^х^х^1, г = езе2е[ — адрес канала, F, =
^ ' Уз3У^У\1 • На этом основании легко показать, что КС вы-
выполняет функцию
7
/(!/) = Е ¦ V у? у? у? ж?*?*!1 = ^ • ъЩ&Щ&ГЪУг,
т. е. КС представляет собою 3-разрядный стробируемый компа-
компаратор. Действительно, на основании свойств первичных термов
и минтермов функция
V «а**?*?1 = 1 при ^ = 1 и ур = ip для р = 1,2,3,
i=o
0 при ур ф хр хотя бы для одного значения р,
31 Пух&льскя! Г. И., Но»оселыхе»& Т. Я.
482
Глава 6. Коммутаторы и арифметические устройства
6.7. Цифровые компараторы
483
что совпадает с общим определением цифрового компаратора.
Цифровые компараторы. Выпускаемые в интегральном
исполнении компараторы описываются функциями F.14) при
п > 6. На рис. 6.68 представлены ИС:
559СК1 — 8-разрядный цифровой компаратор, выполняю-
выполняющий функцию
F= \J(Ap®Bp)
р=0
(tpd = 25 не, Iol = 70 мА, Ice = 130 мА);
559СК2 — 6-разрядный цифровой компаратор с фиксацией
результата сравнения в асинхронном потенциальном триггере,
описываемый функциями
~5
F = V Ир ® ВР), Q+ = F ¦ L V Q ¦ L
р=0
(tvd — 45 не по входам A, tpd — 30 не по входам В и L, Iol = 16
мА, Ice = 74 мА).
1
~~3
5
7
77
14
IS
IS
2
4
6
8
13
13
17
19
A
0
1
2
3
4
5
6
7
S
0
1
2
3
4
5
6
7
S59CK1
— —
l
5
и
13
15
2
4
6
To
12
14
7
/I
0
i
2
3
4
5
S
0
1
2
3
4
S
,L
5S9CK2
= -
- GND, ie - V
io-GM),2o-Vcc,n -AC
Рис. 6.68
Выходы цифровых компараторов с открытым коллектором
облегчают их каскадирование. На рис. 6.69 показан 18-разряд-
18-разрядный цифровой компаратор с фиксацией результата сравнения в
триггере Q. При значении сигнала загрузки L = 0 выход Q — F,
т. е. получается обычный компаратор без фиксации результата.
*3~
Уо_
y,-
Уз~
"T
SS9CK2
A
0
1
5
T
0
1
5
- -
Ув _
У7 -
Ун-
У12_
У13-
У17~
Рис. 6.69
На рис. 6.70 приведены цифровые компараторы со строби-
рующим входом Е:
74ALS518 — 8-разрядный компаратор с прямым открытым
коллекторным выходом и внутренними резисторами R = 20
кОм на входах Вр, подключенными к питанию Vcc (знак "$"
указывает задание высокого уровня сигнала на входах);
74ALS519 — 8-разрядный компаратор с прямым открытым
коллекторным выходом;
74ALS520, 74ЛС11520 — 8-разрядные компараторы с ин-
инверсным выходом и внутренними резисторами R = 20 кОм на
входах Вр, подключенными к питанию Vcc',
74ALS521, 74ALS688, 74ЛС11521 — 8-разрядные компара-
компараторы с инверсным выходом;
74ALS522 — 8-разрядный компаратор с инверсным откры-
открытым коллекторным выходом и внутренними резисторами R — 20
кОм на входах Вр, подключенными к питанию Vcc]
74ALS689 — 8-разрядный компаратор с инверсным откры-
открытым коллекторным выходом.
Все перечисленные компараторы описываются функцией
7
F = Е
В
р,
F.15)
Р=о
где Е — стробирующий сигнал.
Входы Вр компараторов с внутренними резисторами мож-
можно подключать к переключателям, выключенному состоянию
которых соответствует подача на входы Вр уровня сигнала ло-
логической 1. Это позволяет не ставить на входах компаратора
внешние резисторы.
31*
484
Глава 6. Коммутаторы и арифметические устройств а
6.7. Цифровые компараторы
485
2
4
11
17
3
9
12_
11
16
18
ц
A
0
1
2
3
4
S
fi
7
B?
0
1
3
4
S
R
7
ALSS\6
*
г
2
4
11
13,
15
1 7
19
3
S
7
9
12
14
1Б
18
1
A
0
1
2
3
4
fi
7
В
n
1
3
4
fi
7
E
JLS519
f
2
4
6
11
13
15
17
19
3
5
7
9
12
1 4
16
18
1
'/JLS520
/I
0
I
2
3
4
S
fi
7
B5
n
I
3
4
s
fi
7
E
V
2
4
Б
11
13
15
17
19
3
5
7
9
12
1 4
16
18
1
и
'/11.5521
/1
0
1
3
4
S
fi
7
В
n
1
4
Б
7
E
V
ю - GHD, 20 - V
ю - GM), 20 - V ю - GM), 20 - V
2
4
6
6
11
1 3
7s
17
3
5
7
~9
77
11
If.
12.
i
A
0
1
2
3
4
Б
7
В?
0
1
3
4
5
6
7
?
JLS522
= =
й
F
2
4
s
6
1 1
12
1 7
19
3
5
7
~9
12
14
1Б
18
1
AS
0
1
4
Б
7
BS
0
1
3
4
Б
7
E
Л568Е
= =
>
F <
4
2
19
17
14
12
10
8
19
3
1
1 8
16
13
11
8
7
20
'ДСП 520
A
0
1
2
3
4
6
7
B?
0
1
3
4
Б
7
E
у
ю - Ш)
20 - V
ю - GNU, 20 - V
'/U.S689 - fi
'АЛ 1521 Снвт
20 - V 5 - GM), 15 - V
Рис. 6.70
Для каскадирования компараторов с инверсными выходами
можно использовать вход стробирования Е. Пусть, например,
два 8-разрядных компаратора в соответствии с F.15) выполня-
выполняют функции:
7
П
р=0
15
П
р=8
Тогда, положив Ег = Е и Е2 = F\, получим:
7 15 15
JJ лТё^ = е JJ
р=0
р=8
р=0
Рассмотренному методу каскадирования цифровых компарато-
компараторов соответствует схема с их последовательным включением в
отличие от параллельного включения, показанного на рис. 6.69.
Каскадирование то компараторов осуществляется на основании
соотношений: ~Ё\ = ~Е и Ej = F,-_i (j = 2,3,...,то), что дает
схему с последовательным включением то компараторов (рис.
6.71; m = 4). Для каскадирования компараторов, имеющих пря-
прямой открытый коллекторный выход, можно использовать па-
параллельное их включение, подобное показанному на рис. 6.69.
-7
Г
9
9 ^
A
В
I
==
Vis^
«8-15^
h
r.
в
I
Рис. 6.71
Выпускаются ИС, содержащие цифровой компаратор и де-
дешифратор, который включается только при равенстве кодов,
подаваемых на компаратор, или компаратор и некоторые схе-
схемы, вырабатывающие дополнительные управляющие сигналы.
На рис. 6.72 показаны такие ИС:
74ЛХ529806 — 6-разрядный компаратор с управляемым де-
дешифратором 2x4, выполняющий функции
5
F = Е " П
p=0
ЭЯР, ЛСА' = F-G, Fi =
(ACK — Acknowledge — подтверждение);
* =
486
Глава 6. Коммутаторы и арифметические устройства
2
3
4
S
8
7
23
22
21
20
18
18
1
^ (
X,-i
Ж2
i:
A
0
I
4
S
B?
n
j
3
4
S
> e
i
г
DC
- GNt, 24
6
г
лск<
г
i
2
3
4
S
8
7
13 8
8
10
23
22
11 21_
20
19
18
Д2 11
18 18
IS IS
-vcc Hj
12
'/U.S29809
0
I
4
7
Я
B5
n
I
4
6
7
8
?
С
DC
f (
13
'4LS2 9808 '4LS2 9808
W*
.. M
- СИ). 24 - V™.
Рис. 6.72
f 6'
I
лскА -t-
r . ~^
Г
5 1
*i~
X2
Рис. 6
в
г e
I
.73
лскА—>¦
F <U->
Г
74ЛХ529809 — 9-разрядный компаратор с управляющим
сигналом подтверждения (АСК), выполняющий функции
Bp, AC К = F ¦ G.
Каскадирование ИС 74ЛХ529806 показано на рис. 6.73. Дан-
Данная схема выполняет функции
и
F= ЦАр® Бр, ACK = F-G, Fi = F-x%x\\ i = е2е,.
Р=о
При каскадировании можно последовательно включать любое
число ИС для увеличения разрядности сравниваемых кодов.
Программируемые цифровые компараторы. Для срав-
сравнения двух n-разрядных кодов компаратор должен иметь не ме-
менее 2п входов. Из-за ограничений на число выводов ИС прихо-
приходится принимать п < 9. Если один из кодов предварительно
записать в ИС, то потребуется только п входов для подачи дру-
другого кода. Запись кода в ИС можно производить пережиганием
плавких перемычек при программировании ИС. Выпускаемые в
интегральном исполнении программируемые цифровые компа-
компараторы (Fuse-Programmable Identity Comparator) представлены
6.7. Цифровые компараторы
487
2
3
*
8
7
8
8
1
T
3
4
S
e
7
8
1
10
'ALSSZ6
A
0
I
2
3
4
S
6
7
8
9
10
II
12
13
1 d
1 4
15
'?
- Gt
- -
H),2
Г'
3 -
2
3
4
S
8
7
~i"
8
18 11
13
IS
17
12
1 4
7?
18
1
'/1LSS27
A
0
I
2
3
4
S
6
7
8
9
10
11
T
8
9
10
11
- =
2
3
4
S
8
~7
~~в
10
18 1J_
7з
14
1
'ALSSZB
A
0
I
2
3
4
S
6
7
8
9
10
II
'?
Г(
2
3
4
3
8
7
23
22
IS 21
' 20
19
1 8
To
8 - SHD, 18 - Vcc
cc _g
9
12
'/1LS8I2
AS
0
I
2
3
4
S
6
7
8
9
10
II
I
2
>
r<
T
ACKi
г
0<
и
2<
3(
- GNt, 24 -
- Vc
Рис. 6.74
на рис. 6.74:
74ALS52Q — 16-разрядный компаратор с программировани-
программированием 16 разрядов кода В, выполняющий функцию
15
F = E ¦ [[ Ap 0 FBp,
P=o
где Fi?p — запрограммированные разряды кода В;
74ALS527 — 12-разрядный компаратор с программировани-
программированием только 8 младших разрядов кода В, выполняющий функцию
7 11
F = Е ¦ Л Ар 8 FBp ¦ Д Ар 8 Вр,
р=0 р=8
где F5p — запрограммированные разряды кода В;
74ALS528 — 12-разрядный компаратор с программировани-
программированием 12 разрядов кода В, выполняющий функцию
и
F = Е ¦ Ц Ар 8 FBp,
р=0
где FBp — запрограммированные разряды кода В;
7AALS812 — 12-разрядный компаратор с управляемым де-
488
Глава 6. Коммутаторы и арифметические устройства
6.7. Цифровые компараторы
489
шифратором 2x4, выполняющий функции
F = Е J] ар Ф fbp, АСК = F-G, F{ = F-хе22х\>, i = e2e,,
р=0
где FBp — запрограммированные разряды кода В (АСК —
Acknowledge).
TesfJesf.Test
Programming
Circuit
Blown - О
Intact - 1
Blot»
Fuse
Verify;Verify\Verify ,.
! 1 vih
Рис. 6.75
Функциональная схема программируемых компараторов
74ALS526 и 74ALS528 показана на рис. 6.75,а. При програм-
программировании кода В он подается на выводы Aj (Aj = FBj).
При пережигании (Blown) перемычки программируется значе-
значение FBj = 0. Временные диаграммы, определяющие алгоритм
программирования, изображены на рис. 6.75,6 (уровни напря-
напряжений входных сигналов Vjh = 2...5,5 В, Уц, = 0...0,8 В,
Vlffff = 11,5... 12,5 В; напряжение источника питания Vcc —
6,5... 7,5 В и длительность импульса программирования tw =
10...50 мкс). Перемычки должны пережигаться по одной по-
последовательно во времени. Потребляемый по программируемо-
программируемому входу Aj — FBj ток Iihh < 10 мА, а по входу управления
?-//////< 1,24 мА.
Адресные компараторы. Комбинационные схемы, имею-
имеющие 2" < N < 2п информационных Aj и п управляющих Рр
Таблица 6.13. 16-разрядный адресный компаратор
Рз
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
Pi
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Pi
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Po
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
15
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
14
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
13
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
и
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
L 10
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
j
9 8
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
7
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
6
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
Все другие комбинации
5
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
4
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
3
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
2
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
F
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
D
0
0
0
0
0
0
0
0
0
0
0
ГР
0
0
0
0
0
Q
0
0
0
0
Г1~
i
¦ 1
i. _
ГР
1
hi
0
0
0
]
0
0
0
0
Г1~
1
1
1.1.
"р
1
1
Рис 6.76
490
Глава 6. Коммутаторы и арифметические устройства
входов и выполняющие функцию
n-l
m-1
-1
j=m j=0 j=0
где m = Рп-\ .. .P\Pq, называются JV-разрядными адресными
компараторами (Address Comparator). Из последнего выраже-
выражения видно, что адресные компараторы представляют собой про-
программируемые ЛЭ И или И-НЕ (при инверсном выходе F), чи-
число т инверсных входов которого задается с помощью управля-
управляющих входов Рр.
Функционирование 16-разрядного адресного компаратора
описывается табл. 6.13 (вместо функций Aj указаны только ин-
индексы j). Синтез его достаточно просто осуществить на основа-
основании соотношения
15
3=0
где ipj = Aj = <pj(P3P2P\Po), т.е. задача синтеза 20-входовой
КС с одним выходом F сводится к синтезу 16 4-входовых КС,
реализующих функции Tpj. На рис. 6.76 приведены диаграммы
Вейча для трех функций <pi, <р$ и <р$, составленные по табл. 6.13,
из которых следует, что функции fj = Тр- © А3 для j = 1, 5 и 8
описываются выражениями:
Аналогично могут быть найдены и остальные функции fj и по-
построена схема адресного компаратора.
На рис. 6.77 приведены адресные компараторы с инверсными
выходами:
74ALSQ77A, 74ЛС11677 — 1б2разрядные компараторы с ин-
инверсным стробирующим входом Е, выполняющие функцию
F.16)
j=o
74Л2/5678, 74АСП678 — 16-разрядные компараторы с фик-
фиксацией функции F в асинхронном потенциальном триггере, опи-
описываемые функциями
15
F =
j=o
, Q+ = F-LvQ-L;
6.7. Цифровые компараторы
491
'ALSB77A
'ALSB7B
'АСЧБ77
'ЛСИ678
l
2
3
4
3
6
7
9
9
10
11
13
14
13
lT
77
19
19
20
21
/I
0
I
2
3
4
5
6
7
8
9
10
11
12
13
14
IS
T
0
i
2
3
7
l
2
. 3
4
3
6
7
6
9
22 10
11
1 3
14
13
1 в
1 7
1 6
1*9
20
21
23
A
0
I
2
3
4
5
Б
7
8
9
10
11
12
13
14
IS
T
0
I
2
3
L
- -
Q<
ii
22
21
20
19
17
16
13
14
Д2 12
12.
11
T7>
9
8
—
1
2
3
24
A
0
J
2
3
4
5
Б
7
8
9
10
II
12
13
14
IS
T
0
I
2
3
?
- -
r<
23
22
2^
20
3
9
7
e
3
4
3
2
1
10
9
8
7
1
2
3
~4
-
!4
A
0
J
2
3
4
5
Б
7
8
g
10
и
12
13
14
IS
T
0
1
2
3
L
- -
12 - CM), 24 -
'ALSB79A
12 - UVD.24 - Vcc e -
'ALSS80
A
a
l
2
3
4
S
Б
7
8
g
10
и
T
0
i
2
3
7
_ _
1
~2
~3~
4
3
~i
7
~i
Д8 9
11
12
1 3
14
13
16
17
19
A
0
1
2
3
4
S
Б
7
8
g
10
ii
T
0
l
2
3
L
- V
- V
ю - СМ), 20 - V ю - UVD.20 - V
сс ее
Рис. 6.77
492
Глава 6. Коммутаторы и арифметические устройства
Таблица 6.14. 12-разрядный адресный компаратор
Рз
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
Pi
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
PiPo
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
11 10
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
Все
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
0
1
1
0
0
9 8
1
1
1
1
1
1
1
1
1
0
0
0
1
0
0
0
7
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
j
6
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
5
1
1
1
1
1
1
0
0
0
0
tr
0
0
0
0
0
4
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
другие комбинации
3
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
2
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
F
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
Л.НЕ-16И-НЕ
в)
IS
J
0
3
&
p
0
1
2
3
¦E
I
<
Counter
Q
7,9
0-6,8
10-15
>С
¦ R
2
1 4
I —
-
/Шг.Сопр.
>Е
А0.А1
AZ-AIS
Р0 Г<
PI
Р2
РЗ
>c
RB
a
IS
_
—
p3-
A
p
0
1
г
3
,?
ft
Рис. 6.78
6.8. Схемы сравнения двоичных чисел
493
74ALS679A — 12-разрядный компаратор с инверсным стро-
бирующим входом Е, описываемый табл. 6.14;
74ALS6S0 — 12-разрядный компаратор с фиксацией функ-
функции F, описываемой табл. 6.14, в асинхронном потенциальном
триггере.
Применения адресных компараторов. На рис. 6.78,а
16-разрядный адресный компаратор, выполняющий функцию
F.16), изображен в виде ЛЭ шНЕ-16И-НЕ (т — аппаратно
программируемое управляющими сигналами Рр число инверс-
инверсных входов). Таким образом, данный компаратор может реали-
реализовать любой один макстерм (инверсный минтерм) 16 перемен-
переменных. Из этого следуют все применения адресных компараторов.
Адресные компараторы могут использоваться в качестве де-
детекторов состояния счетчиков, дешифраторов адреса памяти
в микропроцессорных системах и др. На рис. 6.78,6 показана
структурная схема 16-разрядного двоичного счетчика с син-
синхронным сбросом в нулевое состояние сигналом R = 0, мо-
модуль пересчета которого М = 64896 установлен с помощью
адресного компаратора, срабатывающего при состоянии счетчи-
счетчика 1111.1101.0111.1111. Другими словами, адресный компаратор
является детектором кода
Достоинством такого способа управления модулем пересчета
является представление состояний счетчика двоичным кодом
чисел от 0 до 64895, что часто необходимо при использовании
выходов счетчика для управления другими устройствами.
На рис. 6.78.6 показана структурная схема детектора после-
последовательности, состоящей из т нулей, содержащихся во вход-
входной последовательности х. В процессе работы детектора число
т можно изменять подачей определенного кода Рз^^Лэ-
6.8. Схемы сравнения двоичных чисел
Пусть заданы два n-разрядных двоичных числа
Хп = хп...x2xi иУ„ = уп...2/22/1,
где хп и уп — старшие разряды этих чисел. Соотношения между
числами А'„ и Yn описываются пятью функциями:
ИХ <У ) ~
F(Xn<Yn)-
Xn>Yn;
494
Глава 6. Коммутаторы и арифметические устройства
6.8. Схемы сравнения двоичных чисел
495
F(Xn>Yn) =
приХп<Уп,
F.17)
Легко заметить, что можно рассматривать только две функ-
функции, например, F(Xn < Yn) и F(Xn = Уп), так как остальные
достаточно просто выражаются через них:
F(Xn>Yn) = F(Xn<Yn), F(Xn<Yn) = F(Xn<Yn)F(Xn = Yn),
F(Xn>Yn) = F(Xn <Yn) = F(Xn < Yn) V F(Xn = Yn).
Схемы, реализующие все соотношения F.17) или несколь-
несколько из них, называются схемами сравнения чисел (Magnitude
Comparator).
Соотношения F.17) между числами в позиционных системах
счисления, в которых вес любого старшего разряда больше веса
любого младшего разряда, довольно просто могут быть устано-
установлены на основании последовательного сравнения их одноимен-
одноименных разрядов. Сравнение чисел можно производить, начиная
или с младшего или со старшего разряда. Предпочтительнее
первый вариант сравнения, так как он допускает более есте-
естественный способ наращивания разрядности чисел.
Схемы сравнения чисел. Для описания схем сравне-
сравнения двоичных чисел введем в рассмотрение переключательные
функции 2п переменных:
0, если А'„>КП,
1, если Л"„<УП;
), если Л'„/У„,
если Хп = Yn.
з„ = 9(А'п,У„) = [ J'
F.18)
Сравнение чисел будем производить, начиная с младшего
разряда. Из соотношений F.18) следует, что
7nVn = F(Xn < Yn) ¦ F(Xn = Yn) = 0.
Табл. 6.15 задает функции f\ и ipi для одноразрядных дво-
двоX = х\ ylY\ = у\ (п = 1). Из нее следует, что
01 = F(Xl=Yl\ /i = xi2/i V
ичных чисел
Xi<Yi). ( '
Пусть теперь имеются функции f\ и ipi для младших разря-
разрядов xi и i/i, а числа двухразрядные, т. е. Х2 = x2xi и У2 = У2У1-
Структурная схема сравнения этих чисел изображена на рис.
6.79,а. Требуется синтезировать КС для функций /2 и <р2, ар-
аргументами которых являются переменные /j, ipi, x2 и у2. Табл.
Таблица 6.15. Сравнение
одноразрядных чисел
Х\У\
0 0
0 1
1 1
1 0
Х\У\
1 0
1 1
0 0
1 1
а)
1
X
У
КС
Уз-
0
¦I
0
:»:
1
ф
ф
ф
ф
0
0
¦1'
0
0
0
0
0
0
[Г
0
Ч\~.
ф
>:
ф
;ф]
0
0
0
0
Рис. 6.79
6.16 представляет собой таблицу истинности, описывающую эту
КС. В строках с номерами г = 4,5,6,7 значения функций не
определены (f2 = Ф и <р2 = Ф)> так как не выполняется условие
/i^i = 0. Функция /г = 1 при х2 < t/2 (старший разряд числа
Х2 меньше старшего разряда числа У2), а также при х2 = у2 и
/i = 1. Функция v>2 = 1 только при 9i = 1 и Х2 = 2/2- Из диа-
диаграмм Вейча (рис. 6.79,6), построенных на основании табл. 6.16,
следует, что
У>2 = <PiX2®y2, /2 = х2у2 V /1X2 © 2/2- F.20)
Если теперь составить таблицу истинности для функций /з
и <рз, аргументами которых являются переменные f2, ip2, ^з и
Таблица 6.16. Сравнение двухразрядных чисел
»
0
1
7
3
4
5
6
7
/i
0
0
0
0
0
0
0
0
Ч>\
0
0
0
0
1
1
1
1
Х2
0
0
1
1
0
0
1
1
У-z
0
1
0
1
0
1
0
1
/2V2
0 0
1 0
0 0
0 0
фф
фф
фф
фф
Примечание
Х\ф У\
х\ > i/i
Х\ = Wi
Х\ > Wi
(несов-
(несовместимо)
i
8
9
10
И
12
13
14
15
/i
1
1
1
1
1
1
1
1
9i
0
0
0
0
1
1
1
1
Х2
0
0
1
1
0
0
1
1
!/2
0
1
0
1
0
1
0
1
/2^2
1
1
0
1
1
1
0
1
0
0
0
0
1
0
0
1
Примечание
XI фУх
Х\ < Ух
Х\ - Ух
XX < УХ
496
Глава 6, Коммутаторы и арифметические устройства
6.8. Схемы сравнения двоичных чисел
497
у3, то она будет иметь такой же вид, что и табл. 6.16, а значит
<Рз = V2Z3 © Уз, /з = х3у3 V f2x3 ф у3. F.21)
Из соотношений F.19) - F.21) следует общая рекуррентная
формула
Уп = Vn-l^n @Уп, /п = Хпуп V fn-lXn®yn, F.22)
в которой необходимо задать значения ip0 и /0, равными 0 или
1. Из выражений F.22) следует, что
V /0X1 ф J/1. F.23)
Из сравнения F.23) с F.19) находим ip0 = 1 и /0 — 1. Пред-
Представляет интерес установить, какие функции из F.17) будут
соответствовать рекуррентным соотношениям F.22) при других
значениях ipo и /о- Легко показать, что
0 при ipo = О,
F(.Vn = yn, „р„ *, = 1;
[ г(Лп<Уп) при Jo = l.
F.24)
Докажем, например, последнее соотношение, которое на
основании F.19) справедливо при п = 1. Для этого следует по-
показать, что соотношение F.24) истинно и для п + 1. Из F.22)
следует, что
fn+i = г„+12/„+1 V fnxn+\ Ф Уп+i =
= хп+{уп+1 V [F(Xn < Yn) V f0F(Xn = Yn)]fnxn+l © t/n+, =
= /"(A'n+1 < rn+1)V/oF(An+1 = У„+1),
т.е. утверждение F.24) справедливо при любом п.
На рис. 6.80,а изображена схема сравнения одноразрядных
двоичных чисел х\ п у\. построенная на основании выражений
F.23), а на рис. 6.80,5— ее условное графическое обозначение.
Схема сравнения 4-разрядных двоичных чисел А = х4х3Х2Х\
и У4 = у\УзУ2У\, реализующая функции кр4 и /4, может быть по-
построена по рекуррентным соотношениям F.22) при п = 1,2,3,4
(рис. 6.80,в). Недостатком такой КС является низкое быстро-
быстродействие, так как сигналы т,\ и у\, соответствующие младшим
разрядам сравниваемых чисел, последовательно проходят через
все элементы, имеющие конечное быстродействие. Достоинство
данной КС — простота ее реализации при программируемости
выполняемых функций с помощью входов /0 и >р0.
efi
X
У
/0
фО
= -
Я
ф1
Я
Рис. 6.80
Если последовательными подстановками значений фп-\ и
/n_j развернуть соотношения F.22) при п = 4, то можно по-
получить:
4
p=i
/4 =
У\ V
v /о
F.25)
Р=1
Схема, реализованная в соответствии с этими функциями,
будет иметь значительно большее быстродействие, чем схема,
показанная на рис. 6.80, так как раскрытие скобок при раз-
развертывании соотношений F.22) уменьшило порядок переклю-
переключательных функций <р4 и /4.
Из F.24) следует, что
у>4 = <PoF{X4 = У4), h = F{X4 < Y4) V /0F{X4 = У,). F.26)
Рассмотрим функцию
Докажем это соотношение, используя закон двойственности
и другие тождества алгебры логики:
U V ^ = F(Х4 < У4) V (/о V
[А'4 = У4) =
32 Луилым) Г. И-, Но
498
Глава 6. Коммутаторы и арифметические устройства
_= F{X4<Y4)-[f0lp0 V F(X, = n)] = F(X4<Y4)F{X4 = Y4)V
yJ0lp0F{X4<Y4) = F(X4>Y4)Vf0Tp0[F(X4>Y4)\/F{X4 = Y4)] =
= F(X4>Y4)V f0lp0F(X4 = Y4).
Из соотношений F.26) и F.27) следует, что
_ Г 0 при <р0 = О, Г F(A'4<y4) при /о = О,
Щ ~ { F(X4 = Y4) при <р0 = 1; U ~ \ F{X4< Y4) при /0 = 1;
F(X4 > Y4), если /о V у?0 = 1 при ? = 1,
д4 = { F(X4 > Y4), если /о V vh> = 0 при ? = 1,' F.28)
О при ? = 0.
Xl
x?
*3
x4
У1
У?
У2
У4
E
«n
/o
10
7
13
11
9
14
4
—
A
0
1
2
3
в
0
1
2
3
;
a>
д=
д<
561ИП2
= =
'43вЗ
г
a>
a-
A<
13
*4
3
*4
12
и
x,*
x,
x3
X4
У1
У?
Уз
У4
vo
V>0
fa
10
12
13
11
1
3
S55CT11,CD4O63B
A
0
1
2
3
H
0
1
2
3
!
A>
A-
A<
'93
Г
A>
A-
A<
3
^4
Б
*4
7
Л4
10
7
7з
9
77
/o-
134СП1
/I
0
1
2
3
К
0
1
2
3
/
д>
/1=
A<
r
/1.85
z
Г
A>
A=
A<
в - GHb, is - V
в - S/VD, is - V
Рис. 6.81
, is - V
Приведенные соотношения не являются единственными для
построения схем сравнения двоичных чисел. На рис. 6.81 при-
приведены ИС:
561ИП2 — схема сравнения 4-разрядных двоичных чисел,
реализующая функции F(X4 = У4), F(X4 < У4), F(X4 < Y4),
F(X4>Y4) и F(X4>Y4);
555СП1 — схема сравнения 4-разрядных двоичных чисел,
реализующая функции F(X4 = Y4), F(X4 < Y4), F(X4 < Y4),
F(X,>Y4) и F(X4>Y4);
CD4063B — схема сравнения 4-разрядных двоичных чисел,
реализующая функции F(X4 = Y4), F(X4<Y4) и F(X4>Y4);
74X85 A34СП1) — схема сравнения 4-разрядных двоичных
чисел, реализующая функции F(X4 = У4), F(X4 < У4), F(X4 <
У4), F(X4>Y4) ч F(X4>Y4).
6.8. Схемы сравнения двоичных чисел
499
Схема сравнения 561ИП2 спроектирована в соответствии
с соотношениями F.25) и F.27). Функции, выполняемые ИС
561ИП2, программируются с помощью входов Е, <ро и /0, что
видно из табл. 6.17, составленной на основании выражений
F.28) (X = Х4 и У = У4). На рис. 6.81 для ИС 561ИП2 вве-
введены обозначения:
1а> = 1а>в = Е, 1д= = 1а=в = Уо, 1а< = 1а<в — /о
(входные управляющие сигналы, использующиеся для каскади-
каскадирования ИС и программирования выполняемых функций),
Fa> = Fa>b = 9а, Fa= = Fa=b = <r>4, FA< = Fa<b = /4
(выходные сигналы ИС). Аналогичные обозначения введены и
для остальных ИС, представленных на рис. 6.81.
Таблица 6.17. Функционирование ИС 561ИП2
E
0
0
0
0
1
1
1
1
fofo
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
94
0
0
0
0
F{X>
F(X>
F(X >
F(X >
Y)
Y)
Y)
Y)
<p4
0
0
F(X = У)
F(X = У)
0
0
F(X = У)
F(X = Y)
h
F(X <
F(X <
F(X <
F(X <
F(X <
F(X <
F(X <
F(X <
Y)
Y)
Y)
Y)
Y)
Y)
Y)
Y)
Интегральные схемы, имеющие одинаковые номера (напри-
(например, 74X585 и 74X85), всегда имеют одно и то же функциональ-
функциональное назначение, но могут выполнять несколько .различающиеся
функции. Это вызвано тем, что при совершенствовании техно-
технологии изготовления ИС вводились и усовершенствования схемо-
схемотехнических решений функциональных узлов. Для построения
4-разрядных ИС сравнения двоичных чисел можно использо-
использовать самые различные преобразования функций <р4 и /4, а также
и другие функции. Введем функцию
0, если Хп < Уп,
1, если Хп > Уп. К *>
Из сравнения соотношения F.29) с F.18) следует, что функ-
функция vn может быть получена из выражения F.22) для функции
32*
500
Глава 6. Коммутаторы и арифметические устройства
fn взаимной заменой хп и уп:
vn = хпуп V vn^xn@yn = F(Xn > У„) V v0F(Xn = Yn),
а функция v4 — из выражения F.25) для /4 взаимной заменой
переменных хр и ур:
У4 v
= х4у4 V
у4 V
4 (o.oU)
V жхг/гж2 Ф 2/2*3 Ф 2/3*4 Ф У4 v /о Пр=х *р © УР-
Реализация функций f4 и tp4 позволяет получить полностью
симметричную схему относительно операций "меньше" и ;'боль-
ше". Интегральная схема 555СП1 (рис. 6.81) выполляет функ-
функции сравнения 4-разрядных двоичных чисел:
94 = 7^4 = F(*\>Y4) V7o^o^(-V4 = K.), [ F-31)
A4 = »4 V v4 = F(X4 < y4) V tJo^o^№ = У4), J
где переключательные функции ip4, f4 и г>4 определяются соот-
соотношениями F.25) и F.30). Как видно из F.31), функции, выпол-
выполняемые ИС 555СП1, могут программироваться сигналами vo, v'o
и /о (табл. 6.18).
Таблица 6.18. Функционирование ИС 555СП11
t'«
0
0
0
0
1
1
1
1
1
0
0
1
1
0
0
1
1
Bi
/o
0
1
0
1
0
1
0
1
A
A
A
A
A
A
A
A
9A
>
>
>
>
>
>
>
>
габлице
F(A'
>)
n
Y
Y
Y
Y
Y
Y
Y
Y
<r
0
0
A = У
A = У
0
0
A = У
A = У
указаны
написано
A
A
A
A
A
A
A
A
/l4
<y
<>¦
<v
<y
<y
<y
<Y
<Y
только
A
> V
A
A
A
A
A
98
>У
>
>
>
>
A>
A
A
>
>
У
У
У
У
У
У
У
V8
0
0
А = У
А = У
0
0
А = У
А = У
А"
Л
Л
А
А
А
А
А
<
У
<У
<
<
<
<
<
<
У
У
У
У
У
У
аргументы функций
)•
А
А
А
А
А
А
А
А
>
>
>
>
>
>
>
>
У
У
У
У
У
У
У
У
0
0
А = У
А = У
0
0
А = У
А = У
F (например, i
/
А
А
А
А
А
А
А
А
'1
<
<
<
<
<
<
<
<
У
У
У
У
У
У
У
У
)место
Третий вариант схемы сравнения реализован в ИС CD4063B,
которая выполняет функции /i4, д4 и (р4 = <poh4g~4, где
7г4 = ^4~У4(Щу3 V х4 ф у4)(Щу2 V х3 ф уз V х4 ф у4)&
_ 4
,{-{х1У1 V х-2 PJ у> V х3 ф уз V т4 ф у-, )(/о v V Хр ® !/Р),
р=1
6.8. Схемы сравнения двоичных чисел
501
а функция д4 получается из_функции h4 взаимной заменой пе-
переменных хр и ур и заменой /0 на v0. Легко убедиться, что при
fo — Щ = 0 схема выполняет функции
V4 = <А)^(А'4 = У4), д4 = F(X4>Y4), h4 = F(X4<Y4).
Четвертый вариант схемы сравнения реализован в ИС 74Z85,
которая выполняет функции
<р4 = <p0F(X4 = Y4), U = F(X4<Y4) V /0F(A'4 = y4),
h4 = F(A'4 > У4) V v0F(X4 = Y4),
Из этих соотношений следует, что
О при (р0 = 0, f F(X4 <У4) при /о = О,
¦{
(А'4 = У4)приу>о = 1, ^ \ F(A*4<y4) при /0 = 1,
' F(A>y4) при v0 = 0,
А4 =
F(A>y4) при v0 = 1.
Каскадирование схем сравнения двоичных чисел. На
рис. 6.82 показана 12-разрядная схема сравнения двоичных чи-
чисел, построенная на трех 4-разрядных ИС 561ИП2 (символ "Ф"
означает, что вход 1А> следует подключить либо к корпусу, ли-
либо к источнику питания) Из рис. 6.82 и соотношений F.26) и
F.27) следует, что функции
F.32)
VJ8 = ^4F(X'4 = YD, ft=?-/sVft,
/8 = F(A'4 < У4') V/4JF(-V4 = УД
где А"', = х8.т7л;6.Г5 и У4' = у$у-уьУъ- Подставив F.2G) в F.32),
получим:
^8 = ?оЦ Хл = Y4) ¦ F(X'4 = У/) = ip0 F( Xs = У8),
/8 = F(X'A < YD V [F(X4< Y4) V f0F(X4 = Y4)] • F(X'4 = У/) =
gs = E ¦ [F(X8 > У8) V 7<&0F(Xa = У8)].
Аналогично на основании рис. 6.82 можно получить:
9x2 = E.[F{Xl2>Yl2)\/J^
Из этих соотношений видно, что функции, выполняемые схе-
схемой на рис. 6.82, также задаются табл. 6.17 (индексы " сле-
следует просто заменить на индексы "8" и 2"). Сигналы ip0 и /0
подаются на младшую ИС, а сигнал Е — на старшую ИС (де-
(деление на младшие и старшие ИС производится в соответствии
502
Глава 6. Коммутаторы и арифметические устройства
У А-
А
0
1
2
3
Т
0
л
1
2
3
Т
А>
А—
м—
д<
г
д>
д~
А<
— —
х8-
Ф у —
f
—1
ув —
ф —
А
0
1
2
3
т
0
л
1
2
3
"Т
л>
/1—
Д-
л<
- -
г
А>
Д-
д<
х —
9
9
X —
—]
—
Р
1
Л
0
1
2
3
Т
0
1
2
3
Т
А>
Д-
Д<
= =
Г
л>
л=
л<
Рис. 6.82
с младшими и старшими разрядами сравниваемых чисел). На
входы Е всех остальных ИС подаются значения Ф (либо 0 В,
либо Vdd)-
Можно построить схему последовательного включения и
большего числа ИС 561ИП2 для сравнения 4т-разрядных чи-
чисел, где то — число ИС. На рис. б.83,а показана структур-
структурная схема сравнения 16-разрядных чисел при последователь-
последовательном включении ИС 561ИП2. Каскадирование схем сравнения
CD4063B при последовательном их включении представлено на
рис. 6.83,5.
На рис. 6.84 показана схема сравнения 12-разрядных дво-
двоичных чисел, построенная на трех ИС 555СП1. Из рис. 6.84 на
основании F.31) следует, что
V
i = YD,
h8 = F(X'4 < YD V g4<p4F(X'4 = YD,
F.33)
где X'4 = x8x7x6x5 и Y4' = у»У7УбУ5- Подставив в F.33) значения
F.31) функций (f4, g\ и h4, получим:
= F(X'4 > YD V [F(X4 > Y4) V v0ip0F(X4 = Y4 )}F(X>4 = YD
= F(X8 > Ys) V vo<poF(X8 = Y8),
= F(X4 < Fi) V [F(X4 < Y4) V fo<poF(X4 = Y4)}F(X4 = YD
. = F(X8 < У8) V vovoF(Xs = У8).
6.8. Схемы сравнения двоичных чисел
503
ст)
Х4-1 У4-1 Хв-3 Ув-3 Xi2-9 У12-9 Xi6-13 У16-13
4.
•4.
_
66ХИП2
COiMP-4
Л
S
/ Г
Л> А>
А- А-
Д< А<
4.
4.
_
Г
1
J
961ИЛ2
COiMP-4
А
В
I F
Д> А>
Д= А-
Д< Д<
4.
4.
_
Г
1
J
бвхипг
COMP-i
А
В
I F
Д> Д>
А- А-
А< Д<
4.
1
ввхипг
COiMP-4
А
В
I F
А> Д>
А- А-
Д< Д<
X4-i У4-1 Х8-3 Ув-3 *12-9 У12-9 Х«в-«3 У16-13
{
-F
СР4063В
COiMP-4
А
В
I F
Д> Д>
А- Д-
Д< Д<
4.
1
CD4063B
COiMP-4
А
В
I F
Д> Д>
А- А-
Д< Д<
4.
4.
_
CD4063B
COiMP-4
А
В
I F
Д> Д>
Д= Д=
Д< Д<
4
4
_
С»40вЗВ
СОМР-4
А
В
I F
Д> Д>
А- Д-
Д< А<
Рис. 6.83
1
х _
у,-
у -
V
фо
/
бббСПХ
А
0
1
2
3
т
0
1
2
3
т
А>
д-
= =
-
А<
и х'=
ф4
т
"х —
у5-
у -
бббСПХ
А
0
1
2
3
т
0
1
2
3
Т
д>
Д-
А<
= =
F
*
А<
Ф8
t
х —
у9 -
у -
бббСПХ
Л
0
1
2
3
Т
0
1
2
3
Т
А>
д<
- -
F
А>
А-
Д<
Рис. 6.84
x4-i У4-1 *8-3 Ув-3 х12-9 У12-9 XJ8-13 У18-13
Рис. 6.85
504
Глава 6. Коммутаторы и арифметические устройства
Аналогично можно получить и функции
9x2 = F(X12 > Yl2)v7oVoF(Xi2 = ^12),
A12 = F(X12 < Yl2) V vo<PqF(X12 = Г12),
т.е. функции, выполняемые схемой на рис. 6.84, программиру-
программируются сигналами vo, v?o и /о (табл. 6.18).
Аналогично схеме на рис. 6.84 можно построить схему срав-
сравнения 47«-разрядных чисел с последовательным включением тп
ИС. На рис. 6.85 изображена структурная схема для сравне-
сравнения 16-разрядных двоичных чисел. Программирование функ-
функций при последовательном включении то ИС сигналами vq, ipo
и /о будет определяться табл. 6.18: 54т = #4 при нечетном то и
54m = 5s при четном то. При последовательном включении ИС
значительно снижается быстродействие схем сравнения много-
многоразрядных чисел.
Каскадирование ИС сравнения двоичных чисел можно про-
производить и при параллельном их включении. На рис. 6.86,о по-
показано включение ИС 561ИП2 в качестве преобразователя раз-
разрядности сравниваемых чисел. Из рис. 6.86,о следует, что Е — 1,
<р0 = 1 и /о = 0. Подставив эти значения в F.26) и F.27), полу-
получим:
д4 = F(X4 > У4), U = F(Х4 < У4), g4f4 = 0 F.34)
(при Л = >4 функция д4 = U = 0)- Из F.34) видно, что со-
соотношения "меньше", "больше" и "равно" между 4-разрядньтми
числами Х4 и Kj полностью переносятся на функции д4 и /t
(например, если Л > У[, то и д4 > /i), которые можно рас-
рассматривать, как одноразрядные числа. На рис. 6.86,5приведено
упрощенное обозначение этого преобразователя.
Схема сравнения 20-разрядных двоичных чисел при парал-
параллельном включении ИС 561ИП2 показана на рис. 6.87, а полная
ее структурная схема — на рис. 6.88 (все входные сигналы по-
последовательно проходят только через две ИС). Интегральные
схемы D'2 - Do включены в качестве преобразователей раз-
разрядности сравниваемых чисел. Программирование выполняе-
выполняемых схемой функций осуществляется сигналами Е, <ро и /о в
соответствии с табл. 6.17. Если в схеме на рис. 6.87 положить
Е — 1, <ро = 1 и /о = 0, то ее можно использовать в качестве пре-
преобразователя 20-разрядных чисел в одноразрядные числа <72о и
/2о с сохранением соотношений "меньше", "больше" и "равно".
Тогда вместо ИС D'2 - Db можно включить такие 20-разрядные
преобразователи, а ИС D\ можно заменить на схему иэ ИС DX
- DH. Н результате получится схема сравнения 100-разрядных
6.8. Схемы сравнения двоичных чисел
505
Г
А
0
1
2
3
"В"
0
1
2
3
Т
А>
Д-
А<
Г
А>
А-
(У)
г
СОМР-4
А
В
I
Д>
А=
Д<
F
Д>
А-
Д<
-и
-и
Рис. 6.86
X —
3
X —
8
5_
Ув~
1-1-
г
1
—
х —
у
ф4
*0 -
*а —
Е —
661ИП2
А
п
1
2
В
Q
1
2
3
/
Д<
А
0
1
2
3
0
2
3
"Т
д-
— —
л?
01
г
д<
F
й>
-
X —i
17
X —
20
• • *
У.7_
-
У2О"
1 1-Е
г
1 х
Б61ИП2
А
Г)
1
2
В
1
2
3
;
Д=
Д<
— —
•
F
Д>
А-
—
—
—
1—
Б61ИП2
А
0
1
2
2
f
А-
Д<
- -
Г
д>
А-
Д<
*
-9,
Рис. 6.87
506
Глава 6. Коммутаторы и арифметические устройства
8-13
^18-13
t
Г
СОМР-4
А
ВМ
I Г
л> а>
А= А-
А< А<
г
t
г
fc
г
СОМР-4
А
ьг
I Г
а> а>
А- А-
А< А<
СОМР-4
А
I F
А> А>
А= А=
А< А<
СОМР-4
А
I F
А> й>
й-
А<
СОМР-4
А
В
1 Г
А> А>
А-
А< А<
сомр-го
А>
А-
А<
Рис. 6.88
6.8. Схемы сравнения двоичных чисел
507
А
0
1
2
3
Т
0
1
г
3
Т
А>
А-
А<
D2
Г
А>
А-
А<
-fl
D5
А>
А<
А
0
1
2
3
Т
0
1
2
3
Т
А>
А-
А<
- =
Г
А>
А=
А<
ф0 —
/о'
2I
А>
ВВВСП1
А<
2N
Рис. 6.8
Рис. 6.90
двоичных чисел, причем последовательно будет включено не
более трех ИС 561ИП2.
На рис. 6.89 показано включение ИС 555СП1 в качестве
преобразователя разрядности сравниваемых чисел. Из рис. 6.89
следует, что
Щ - 1а> = х0, ч>о = 1а= = 0, /о = 1а< = Уо-
Подставив эти значения в F.33), получим:
f ПрИ Х4 = К4,
при Л4^У4;
/
п
g4
^0 при X4 = F4,
-r(A4< Y4) при
F.35)
Из F.35) видно, что соотношения "меньше", "больше" и
"равно" между 5-разрядными числами Х5 = х4х3х2х^х0 и У5 =
У4УзУ2У\Уо полностью переносятся на функции д4 и h4 (напри-
508
Глава 6., Коммутаторы и арифметические устройства
СОМР-4
А
I F
А> АУ
д= д-
д< д<
СОМР-4
А
в"
/ г
д> д>
А- Д=
Д< Д<
СОМР-4
А
В»*
I F
Д> А>
А- А-
д< д<
СОМР-4
А
I F
А> А>
А- А=
А< А<
СОМР-4
А
/ Г
А> Л>
А- А=
А< А<
СОМР - 24
А>
А=
А<
555СЛ1
Рис. 6.91
6.8. Схемы сравнения двоичных чисел
509
мер, если А'5 = Y5, то д4 = /ц), которые можно рассматривать,
как одноразрядные числа.
Схема сравнения 24-разрядных двоичных чисел при парал-
параллельном включении ИС 555СП1 показана на рис. 6.90, а пол-
полная ее структурная схема — на рис. 6.91 (все входные сигналы
последовательно проходят только через две ИС). Интеграль-
Интегральные схемы D2 - D5 используются в качестве преобразователей
разрядности сравниваемых чисел. Программирование выполня-
выполняемых схемой функций осуществляется сигналами vo, i^h/ob
соответствии с табл. 6.18 для функций gg, <р$ и /ig. Если в схе-
схеме на рис. 6.90 положить vo = хо, v'o = 0 и /о = уо, то ее
можно использовать в качестве преобразователя 25-разрядных
чисел в одноразрядные числа д2\ и h-ц с сохранением соотноше-
соотношений "меньше", "больше" и "равно". Тогда вместо ИС D2 - Db
можно включить такие 25-разряд1*ые преобразователи, а ИС D1
можно заменить на схему из ИС D\ - D6. В результате полу-
получится схема сравнения 124-разрядных двоичных чисел, причем
последовательно будет включено не более трех ИС 555СП1.
В табл. 6.19 приведены основные характеристики различных
схем сравнения двоичных чисел [23] при параллельном вклю-
включении ИС.
Таблица 6.19. Основные характеристики
схем сравнения
Длина
слова
4
24
120
Число
IIС
1
6
31
Время сравнения, не
555СП1
24
48
72
531СП1
11
22
33
'85
23
46
69
'LS5
90
180
270
8-разрядные схемы сравнения двоичных чисел. На
рис. 6.92 показаны 8-разрядные схемы сравнения двоичных чи-
чисел с триггерами Шмитта на входах А и В сравниваемых чисел
(ширина петли гистерезиса составляет 0,4 В) и инверсными вы-
выходами Fa-b и Fa>b:
74ZS682 — компаратор, на входах которого имеются вну-
внутренние резисторы 20 кОм, подключенные к выводу питания
Усе;
747/5683 — компаратор, на входах которого имеются вну-
внутренние резисторы 20 кОм, подключенные к выводу питания
, имеющий выходы с открытым коллектором;
74LSUH4 — компаратор со стандартными выходами;
510
Глава 6. Коммутаторы и арифметические устройства
'LS6B2
'LS6B4
5
as
0
l
2
3
4
5
6
7
5
ВЯ
0
1
2
3
4
5
6
7
Г
АХ
2
4
е
?
11
18 12
*"" 1!
17
3
:
•j
75
>1_ 11
16
18
as
0
1
2
3
4
5
6
7
ВЯ
0
1
2
3
4
5
6
7
_ -
Г
А- '
'LS6B3 - й
ю - GHD, 20 - V
'LS6B5 - й
ю - GM), 20 -
|сл|ш
8
1?
13
15
17
20
4
11
16
18
21
2
/UI
0
1
2
3
4
5
6
7
ВЯ
0
1
2
3
4
5
6
7
&?
LS6B6
= =
Г
А-'
'LS6B7 - $
7,18 - НС, 12 - 6HD, 24 -
Рис. 6.92
"og
20
21
22
23
DA7 —
LA^-
0 ii
10
8
~8
7
~Т
DB7 —
LB-L
5 "
А>В
I —
Д<В 2
LFl=
D/J
0
1
2
3
4
5
6
7
LA
DB
0
2
3
4
5
6
7
LB
' К
1
A>
A<
M
и
ASB66
a
a>
a<
a
A=
13
16
1?q H
A>B 18
iT
11 a 1°.
A<B 21
23
11
10
ii a H
A=B 7
6
3
4
3
2
DA
0
2
3
4
5
6
7
Ы
В
0
1
2
3
4
5
6
7
I
A<
M
/15685
= =
r
л<
2
24
22
20
lT
7з
11
13 4
14 1
23
H
18
16
14
It
1?
8
3
'ДС11ВВ5
DA
0
j
2
3
4
5
6
7
В
0
1
2
3
4
5
6
7
I
A>
A<
M
- -
r
12 " GHD, 24 - V
6 - GHD, is - V
14 - GWD
28 - V _
Рис. 6.93
6.9. Прямой, обратный и дополнительный коды
511
74L5685 — компаратор, имеющий выходы с открытым кол-
коллектором;
7415686 — компаратор со стробирующими входами Е\ и Е2;
7415687 — компаратор со стробирующими входами Е\ и Е2,
имеющий выходы с открытым коллектором.
Первые четыре компаратора выполняют функции Fa=b =
F(X8 = Ys) и Fa>b = F(X& > Y&), а два последних — функции
Fa=b = Fi\E2F(X%=-Y&) и Fa>b = EiE2F(Xs>Ys).
L/l . . ,
DA-
DAS'
LA
DA
В
—
А>
А<
М
- -
LSB
F
А>
А<
L
8.
8
Г
LA
DA
В
Т
А>
А<
М
- -
F
А>
А<
-,
L
8 .
8
Г
LA
DA
В
Т
А>
А<
М
MSB
F
А>
А<
-г.
Рис. 6.94
На рис. 6.93 представлены 8-раурядные схемы сравнения
двоичных чисел, содержащие асинхронные потенциальные ре-
регистры памяти:
74А5866 — компаратор с регистрами памяти входных чисел
DA, DB и результата сравнения Fa=b = F(Xg = Yg), Fa>b —
F(X8>Ys) и FA<B = F(X8<Y8);
74Л5885, 74ЛСП885 — компараторы с фиксацией числа DA
в регистре памяти.
Каскадирование компараторов Л5885 показано на рис. 6.94.
6.9. Прямой, обратный и дополнительный коды
: Для выполнения в ЭВМ арифметических операций необ-
необходимо использовать специальное кодирование отрицательных
чисел. Для представления знака числа требуется введение до-
дополнительного знакового разряда. Знак минус принято кодиро-
кодировать символом 1, а знак плюс — символом 0.
Прямой код. Прямой код целого га-разрядного двоичного
числа X' = ±ж„_1 .. .Х\Х$ задается соотношением:
г VI _ v _ Г О.Х, если X'> О,
[Л ]П - хп.Л - | 1Х^ если х, < 0^
512
Глава 6. Коммутаторы и арифметические устройства
6.9. Прямой, обратный и дополнительный коды 513
где А' = |А''| = хп_х .. .ххх0 — модуль числа А'', а прямой код
хп.А" = хп.хп-\ ...ххх0 (для наглядности знаковый разряд от-
отделяется точкой). Числу 0 может быть приписан любой знак.
Таким образом, прямой код числа А'' произвольного знака по-
получается добавлением к модулю числа А"' знакового разряда
хп, значение которого и определяет знак числа.
Прямой код упрощает умножение чисел, так как в этом слу-
случае для вычисления произведения необходимо перемножить мо-
модули чисел А"' и У и вычислить знак произведения zm, который
определяется только значениями знаков чисел А"' и У. Знак
произведения zm = хп © у„, где т = 2п.
Обратный код. Обратный код целого n-разрядиого двоич-
двоичного числа А*' = ±#„_1 .. -х0 определяется соотношением
).Х_, если А"' > О,
[.X, если А'' < О,
где А" = х„_1 .. .ххх0 — модуль числа А"', А' = xn_i . ..ххх0.
Число 0 и в обратном коде имеет два представления: 0.0 ... 00
— положительный и 1.1... 11 — отрицательный нули. В п + 1-
разрядных (с учетом знакового разряда) прямом и обратном
кодах могут быть представлены числа —2П + 1 < А < 2П — 1.
Дополнительный код. Пусть требуется найти разность
двух целых положительных n-разрядных чисел:
А = !„_! .. ,ххх0 и У = уп-х ...Ун/о,
где Л' > 0, У > 0. Так как разность
5' = А - У = А + (-У),
то вычитание эквивалентно сложению с отрицательным числом
—Y. В двоичной системе счисления
п-1
X = хп.х2п-1 + ... + хо2° = Y, *.2'-
«=о
Максимальное значение А" получается при ж, = 1 для всех
01 1
п-1
X — \ 9* — 9п — 1
F.36)
1=0
Таким образом, 0<Х<2п-1и0<У<2п-1. Разность
5' = X - Y = X - 2п + Bп - Y) = X - 2п + W, F.37)
где W - 2п - Y. Так как значения 0 < Y < 2п - 1, то 0 <
W < 2" - 1. Положительное число W — 2n — Y называется
дополнениемУ до 2п. Из соотношения F.37) следует, что X-Y+
2п = X + W, т.е. вычитание сводится к сложению, но результат
надо скорректировать на 2п (вычесть из разности число 2п).
Из выражения F.36) следует, что
i=o
поэтому
п-1
F.39)
W = 2n-Y =
'i t'=0 i=0 t'=0 t=0
так как 1 - у,; = ^.Поскольку 0 < W < 2п - 1, то
W = wn-i ...wxw0 = уп_х ...уху0 + 1 = У + 1, F.38)
где У = уп_х ...угу0, +1 = 0.0...01.
Разность F.37) можно представить в виде:
S' = X - 2n + W = @ • 2П + X) + (-1 • 2n + W) =
I где 0.xn_i. ..xix0 = 0 • 2n -f X, l.wn-X. ..wxw0 = -1 • 2n -f W.
Величина 0.xn_i... хххо называется дополнительным кодом
положительного числа. X (совпадает с прямым кодом), а ве-
величина l.wn-X. ..wxwQ — дополнительным кодом отрицатель-
отрицательного числа —У. Здесь значение n-го разряда определяет знак
числа @ — число положительное, 1 — число отрицательное).
Из F.39) следует, что знаковый разряд имеет вес -2П.
Если число У может иметь любой знак, то дополнительный
код
и?,ТлИиУ<°0, <6-40)
где У = \Y'\ = уп-1...уху0, W = wn.x...wxw0 = У + 1 =
2" — У. Дополнительный код отрицательных чисел можно запи-
записать также в виде [-У]д = 1.У + 1. В п + 1-разрядном (с учетом
знакового разряда) дополнительном коде могут быть предста-
представлены числа —2П < У < 2П — 1.
Из определения F.40) следуют правила получения дополни-
дополнительного кода отрицательных чисел (правила преобразования
прямого кода в дополнительный). Для этого необходимо: за-
записать модуль У = |У'| отрицательного числа У в двоичной
системе счисления; взять инверсию от каждого разряда числа,
33 Пухальский Г. И., Ноьосельцева Т. Я.
514
Глава 6. Коммутаторы и арифметические устройства
т.е. вычислить число Y = уп-\ • • • УгУо', сложить полученное чи-
число Y с единицей, т. е. вычислить число Y + 1; записать 1 в га-й
разряд.
В качестве примера рассмотрим отыскание дополнительного
кода числа Y' = —28:
242322212°— веса разрядов,
1110 0 = \Y'\ = +28,
0 0 0 1 1 = У,
0 0 0 0 1 = +1,
о о 1 о o = y + i,
1. О О 1 0 0 = [У]д.
Введем обозначения:
О.Х, если X' > О,
l.Wx, еслиХ'< О,
0.Y, если У > О,
', если У < О,
п__- г _ Г 0.5, если 5'> 0,
если 5" < 0,
где А = ап_г ...«ia0, В = /?n_i ...PiPo, Г = 7n-i ---TT
Дп и 7п — знаковые разряды; Wx = 2П — A', WV = 2 — У и
VF5 = 2П - 5 — дополнения до 2П; А' = |Х'|, У = |У'| и 5 = |5'|
— модули соответствующих чисел.
Теорема. Дополнительный код арифметической суммы
S' двух двоичных чисел X' и У любых знаков равен арифмети-
арифметической сумме дополнительных кодов чисел, т. е.
[ЯД = [А" + У']д = [А"]д + [У']д,
причем при сложении чисел одинакового знака разрядная сетка
не должна переполняться. Если X' > 0, У > 0 и |А"'| + |У| > 2п,
то происходит потеря значения +2П и изменение знака остат-
остатка суммы на противоположный. Если же X' < 0 и У < 0, то
потеря значения —2П и изменение знака остатка суммы на
противоположный происходит при \Х'\ + |У'| > 2П + 1.
Доказательство. Требуется показать, что
[S']a = [Х']Д + [У']д = 7п -Г = «П.А + Рп .В
при отсутствии переполнения разрядной сетки. Для знакового разря-
разряда суммы имеет место соотношение:
Г0, если А + В < 2",
ТаШРШ с„, с„ - | ^ если А + в > 2",
6.9. Прямой, обратный и дополнительный коды 515
где с„ — перенос из п — 1-го разряда.
Для доказательства теоремы необходимо рассмотреть три комби-
комбинации значений слагаемых: X' > 0 и У < 0 (случай X' < 0 и У > 0
переименованием чисел сводится к первой комбинации), X' > 0 и
У > 0, I' < 0 и У < 0.
1. Пусть Г > 0 и У < 0, тогда
[Х']д + [У]д = 0.Х + l.Wy, 7п = 0 Ф 1 Ф сп = с„,
X + WY = X + BП - У) = 2" + (X - У).
Если А - У > 0, то с„ = 1, 7п = 0 и
где 5 = X - У.
Если же X — У < 0, то с„ — 0, 7п =
где Ws = 2" - (У - X) = 2" - 5.
2. Пусть Г > 0 и У > 0, тогда
[А"]д + [У]д = 0.Х + 0.У, 7п = 0 Ф 0 ф с„ = с.
Если А + У < 2", то сп = 0, 7п = 0 и
где 5 = А + У.
Если же X + У > 2", то с„ = 1, -у„ = 1 и
[А"]д+[У]д=1.7„-1...717о,
где 7n-i ¦ ¦ -717о = X + Y — 2" — остаток от суммы X + У при пере-
переполнении разрядной сетки. Этот остаток имеет отрицательный знак,
хотя суммировались положительные числа А'' и У, т.е. при перепол-
переполнении разрядной сетки происходит изменение знака суммы с потерей
значения суммы 2".
3. Пусть X' < 0 и У < 0, тогда
[А']д + [У]д = l.Wx + 1.WV, у„ = 1 Ф 1 ф с = с„,
Wx + WY = 2" + Bn - X - У) = 2n + Bn - 5),
где 5 = А + У.
Если 5 < 2", то сп = 1, 7п = 1 и *
где Ws = 2" - 5.
Если же 5 > 2", то сп = 0, 7п = 0 и
[А']д+[У]д = 0.7„-1...717о,
где 7п -1 •• - 717о = 2" — E — 2") — дополнение остатка 5 — 2" до 2" при
переполнении разрядной сетки. Это дополнение остатка до 2" имеет
положительный знак, хотя суммировались отрицательные числа X'
и У, т.е. при переполнении разрядной сетки происходит изменение
знака суммы с потерей значения суммы —2". Что и требовалось до-
доказать.
зз*
516
Глава 6. Коммутаторы и арифметические устройства
Из теоремы следует, что для сложения и вычитания дво-
двоичных чисел, представленных в дополнительном коде, может
быть использован один и тот же двоичный сумматор. Эта же
теорема справедлива и для сложения дробных двоичных чисел
любого знака, представленных в дополнительном коде, так как
положение запятой в записи числа не изменяет свойств допол-
дополнительного кода. Операции, выполняемые двоичными суммато-
сумматорами и синтез последовательного двоичного сумматора, были
рассмотрены в § 4.3.
Рассмотрим теперь преобразование дополнительного кода
F.40) отрицательных чисел в прямой код. Так как дополнение
W = 2П - Y, то Y = 2п - W. Поэтому
п-1
п-1
п-1
п-1
Y =
= W + 1,
t=O t=O t=O t=O
где W = wn-i • ¦ • WiW0, W = wn-i .. .WiW0. Из этого следует, что
правила перевода дополнительного кода в прямой аналогичны
правилам перевода прямого кода в дополнительный.
Рассмотрим пример вычисления суммы А' = +44 и У = —96
E' = 44 — 96 = —52) в дополнительном коде. Сначала необходимо
представить числа X и Y' в дополнительном коде:
26252423222120— веса разрядов,
0 1 0 1 1 0 0 = Л' + 44,
0. 0 1 0 1 10 0 = [Л']д,
1 10 0 0 0 0 = |У'| = Y = +96,
0 0 11 1 1 1 = У,
+ 0000001= +1,
oioooo o = F+i,
1. 0100000 = [У']д.
Затем вычисляется арифметическая сумма дополнительных кодов
[Х)д и [Г]д:
0.0101100= [Л"]д,
+ 1.0100000= [У']д,
1.1001100= [Х]д + [Y ']д = [5']д.
Далее выполняем перевод дополнительного кода [5']д = \.W суммы
S' = X +Y' в прямой код:
6.9. Прямой, обратный и дополнительный коды
517
26252423222120— веса разрядов,
1. 1 0 0 1 1 0 0 = [5']д,
01 looi 1 = W,
+ 000000 1 = +1,
0 110 10 0 = 5 = +52,
1. 0 1 1 0 1 0 0 = [5']п.
Переполнение разрядной сетки может наступить только при
сложении чисел одинакового знака. Покажем, что функция
OVR = cs+i © cs, где cs — перенос в знаковый разряд и cs+i
— перенос из знакового разряда, равна 1 только при переполне-
переполнении разрядной сетки (OVR — Overflow — переполнение). Пусть
xs, Уз, &s — знаковые разряды чисел и их суммы (S — Sign —
знак). Если числа разного знака, то xs = ys и
cs+i = xsys V xsca V yscs = cs, OVR = cs+i © cs = 0.
Если же числа имеют одинаковый знак, то xs = ys и
ss = xs © ys © cs = cs, cs+i = xsys V xscs V yscs = xs,
1 x,-
при отсутствии переполнения,
при переполнении
(значения ss = xs и ss = xs следуют из теоремы сложения чисел
в дополнительном коде). Отсюда
OVR = с5+1 ф cs = xs ф ss =
_ Г xs ф xs = 0 при отсутствии переполнения,
~ \ xs ф ~xs = 1 при переполнении.
Прямой, дополнительный и обратный коды положительных
чисел совпадают. Легко заметить, что обратный и дополнитель-
дополнительный коды отрицательных чисел связаны соотношением
так как [-Х]о = A,Т), а [-Х]д = A,Т) + 1.
Сложение чисел в обратном коде. Установим правило сложе-
сложения чисел в обратном коде, используя связь между прямым и допол-
дополнительным кодами. Для этого покажем, что это правило определяется
соотношением
где с„ — перенос в п-й разряд из знакового разряда, т. е. перенос с„
следует подать на вход переноса первого разряда двоичного сумма-
сумматора. Будем полагать, что при сложении чисел X' и У разрядная
518
Глава 6. Коммутаторы и арифметические устройства
6.9. Прямой, обратный и дополнительный коды 519
сетка не переполняется, а значит не изменяется знак суммы 5' на
противоположный.
Справедливость правила сложения чисел в обратном коде для
случаев X' > О, X' < 0 и У = О {X1 = 0 и У > О, У < 0) проверя-
проверяется непосредственно на основании приведенного определения этого
правила. Например, при X' = У = 0 получим, что
[S']o=[0]o+[0]o + cn = 1.1...11 + 1.1...11 + с.
Из данного соотношения видно, что из знакового разряда возни-
возникает перенос, т.е. с„ = 1. Поэтому обратный код суммы [5'] = 1.1... 1
— отрицательный нуль. Рассмотрим другие возможные случаи сло-
сложения чисел X' и У.
Пусть Л'' > 0 и У > 0, т.е. суммируются положительные числа
X и Y. В этом случае сумма 5' > 0 и дополнительный код суммы:
Из данного выражения видно, что перенос из знакового разряда
возникнуть не может, т.е. перенос с„ = 0, а значит
так как обратный и дополнительный коды положительных чисел со-
совпадают. Таким образом, сформулированное правило сложения чисел
в обратном коде справедливо при Л'' > 0 и У > 0.
Пусть X' > 0 и У < 0, т.е. суммируются числа X и У — —Y. В
этом случае сумма 5' может иметь любой знак. Дополнительный код
суммы определяется соотношением
Если сумма S' < 0, то перенос из знакового разряда не возникает
(еп = 0), так как иначе знак суммы изменился бы на противополож-
противоположный. Поэтому обратный код суммы:
как и должно быть на основании связи обратного и дополнительного
кодов отрицательных чисел. Если же сумма S' > 0, то из выраже-
выражения для дополнительного кода суммы следует, что должен возникать
перенос из знакового разряда (с„ = 1), так как в противном случае
знак суммы изменился бы на противоположный. Поэтому обратный
код суммы
как и должно быть, так как обратный и дополнительный коды поло-
положительных чисел совпадают. При Y = —X сумма 5' = 0 и обратный
код суммы
[S')o = [Х]о + [-Х]о = 0.Х + 1-Х = 1.1... 11,
т. е. в результате суммирования получается отрицательный нуль. По-
Положительный и отрицательный нули при выполнении арифметиче-
арифметических операций эквивалентны друг другу, т.е. появление отрицатель-
отрицательного нуля не приводит к ошибкам в вычислительном процессе. Таким
образом, при X' > 0, У < 0 сформулированное правило сложения чи-
чисел в обратном коде справедливо. Случай X' < 0 и У > 0 аналогичен
случаю X' > 0 и У < 0, поэтому рассматривать его нет необходимо-
необходимости.
Пусть, наконец, X' < 0 и У < 0, т. е. суммируются отрицательные
числа. В этом случае сумма 5' < 0 и дополнительный код суммы
[5']д = [-Х]д + [-У]д = 1.Х + 1 + 1.F+ 1.
Поскольку сумма S' < 0, то должен возникать перенос из зна-
знакового разряда (с„ = 1), так как в противном случае знак суммы
изменился бы на противоположный. Поэтому обратный код суммы
[5']о = [-Х]о + [-Y}o + 1 = [5']д - 1,
как и должно быть на основании связи обратного и дополнительно-
дополнительного кодов отрицательных чисел. Таким образом, сформулированное
правило сложения чисел в обратном коде справедливо при X' < 0
и У < 0.
Преимуществом обратного кода является простота его получения.
В частности, для получения обратного кода положительного числа X,
умноженного на —1, достаточно проинвертировать все разряды обрат-
обратного кода этого числа X. Недостатком использования обратного ко-
кода является меньшее быстродействие сумматора, так как перенос из
последнего (знакового) разряда подается на вход переноса первого
разряда, что при равенстве данного переноса единице может заново
вызвать в сумматоре переходный процесс.
Код с избытком 3. Десятичные сумматоры применяются в тех
случаях, когда числа X wY представлены в десятичной системе счи-
счисления двоично-десятичным кодом 8-4-2-1 и требуется представлять
сумму S в этом же коде. Числа Л' и У записываются в виде:
Л' = Д'п^Л^Л'о и У = Уп-^Уо,
где Хр = хРзхр2хр1хРо, Yp = УРзУР?УР1уРо — десятичные разряды чи-
чисел, представленные 4-разрядным двоичным кодом 8-4-2-1.
Код 8-4-2-1 неудобен для выполнения арифметических операций,
в частности из-за сложности обнаружения переноса в следующую те-
тетраду при Хр +YP > 10. При вычитании десятичных чисел X и Y
дело обстоит еще сложнее — требуется вводить преобразователь кода
8-4-2-1 отрицательных чисел в дополнение до 9 (иЛи до 10).
Десятичные сумматоры для сложения и вычитания чисел X и
У можно построить на двоичных сумматорах, если использовать код
с избытком 3. Код 8-4-2-1 для числа Хр + 3 называется кодом с
^избытком 3 числа Хр и обозначается через {Хр}. Для сложения
4-разрядных двоичных кодов {Хр} и {Ур} можно использовать 4-
разрядные двоичные сумматоры.
Рассмотрим особенности сложения положительных чисел Хр и Yp
в коде с избытком 3. Если Хр + Yp > 10, то {Хр} + {Yp} = Хр +
3 + Ур + 3 > 16, и на выходе двоичного сумматора возникает перенос
ср+1 = 1 в следующий десятичный разряд, а остаток суммы будет
равен (Л'р} + {Ур} - 16, в то время как он должен быть равен {Л"р +
520
Глава 6. Коммутаторы и арифметические устройства
6.9. Прямой, обратный и дополнительный коды 521
I • /
Ур - 10} = Хр + Ур - 10 + 3 = {Хр} + {Ур} - 16 + 3. Поэтому к остатку
суммы {Хр} + {Yp} — 16 следует прибавить число 3.
Если Хр + Ур < 10, то {Хр} + {Yp} < 16 и на выходе двоичного
сумматора перенос отсутствует (cp+i = 0), а сумма {Хр} + {Ур} =
{Хр +Ур} + 3. Поэтому из суммы {Хр} + {Ур} следует вычесть число
3, чтобы получить величину {Хр + Ур}, которая является кодом с из-
избытком 3 суммы Хр + Ур. Вычитание какого-либо числа эквивалентно
сложению его с дополнением до 2", поэтому вместо вычитания числа
3 можно прибавить число 24 — 3 = 13 = 1101.
Таким образом, если перенос возникает, то к остатку суммы сле-
следует прибавить число 3, а если он отсутствует, то к сумме следует
прибавить число 13. Итак, одноразрядный десятичный сумматор для
десятичных разрядов, представленных в коде с избытком 3, описыва-
описывается соотношениями:
_ Г 0, если {Хр} + {Ур} +ср< 16,
Ср+1 - \ 1, если {Хр} + {Ур} +ср> 16,
[Хр} + {Ур} + Ср + 13, если ср+1 = 0,
[Хр} + {Ур} + ср + 3, если cp+i = 1,
где Cp+i — перенос в следующий десятичный разряд; {Sp} — значе-
значение р-го десятичного разряда суммы чисел X и У; ср = 0 или 1 —
перенос из предыдущего десятичного разряда. Сложение с числами
3 и 13 называется коррекцией суммы. Из соотношения F.41) видно,
что вычисление суммы {SP} можно выполнить с помощью двух после-
последовательно включенных 4-разрядных двоичных сумматоров: первый
сумматор вычисляет вспомогательную сумму 5* = {Хр} + {Yp} 4- ср
и перенос cp+i, а второй сумматор — сумму
{SP} = 5* +Cp+iCp+iCp+il,
так как Cp+1cp+icp+il = 13приср+1 = 0 и cp+icp+iCp+il =Зприср+1 =
1. Такое устройство называется сумматором кодов с избытком 3.
Рассмотрим пример вычисления суммы двух чисел, представлен-
представленных в коде с избытком 3. Пусть требуется сложить два числа X = 326
и У = 475 (S = X + y = 801). Все операции по преобразованию чисел
описываются схемой:
хЮ2 хЮ1 х10°—веса десятичных разрядов,
8421 8421 8421 — веса двоичных разрядов,
001Г.0010.0110= X = 326 (код 8-4-2-1),
+ 0011 .ООП . ООП — внесение избытка 3,
0110.0101.1001= {X},
0100 .0111.0101 = У = 475 (код 8-4-2-1),
+ ООН .0011.0011— внесение избытка 3,
0111.1010.1000= {У}.
Сложение чисел X и У в коде с избытком 3 поясняется схемой:
хЮ2 хЮ1 х10°—веса десятичных разрядов,
8421 8421 8421 — веса двоичных разрядов,
0110.0101 . 1001= {X},
+ 0111 . 1010. 1000= {У},
0 11 — перенос,
1110 . 0000 . 0001 = {X} 4- {У},
+ 1101 . ООП .ООН — коррекция,
1011 .0011.0100={5} = {Х4-У},
+ 1101 . 1101 . 1101 — перевод в код 8-4-2-1,
1000 . 0000 . 0001 = {5} = 801 (код 8-4-2-1)
(над точками в строке {X} 4- {У} указаны переносы из предыдущего
разряда).
Рассмотрим теперь вычитание n-разрядных десятичных чисел X
и У с использованием кода с избытком 3. Так как
5' = X - У = Xt- 10" 4- A0" - У) = X - 10" 4- W,
где W = 10" —У, то вычитание из Л' числа У эквивалентно сложению
X с дополнением У до 10" с коррекцией результата на 10" (следует
вычесть 10").
Рассмотрим прямой и дополнительный коды с избытком 3 для де-
десятичных чисел X' любого знака. Прямой код с избытком 3 задается
соотношением
D.{X}, еслиХ' >0,
1.{Х}, еслиХ' <0,
где X = |Х'|. Старший n-й разряд, равный 0 или 1, определяет знак
числа.
Дополнительный код с избытком 3 определяется соотношением
0.{Х}, если X' > 0,
l.{W}, если X' < 0, .
где W — 10" — А', X = |Х'|. Полезно сравнить это соотношение с
Выражением F.40) для дополнительного кода двоичных чисел.
Поскольку операция вычитания из X числа У заменяется опера-
цией сложения X с дополнением W, то основным требованием к ко-
кодам, используемым для выполнения арифметических операций сло-
сложения и вычитания, является схемотехническая простота отыскания
дополнения W. Код с избытком 3 относится к классу самодополняю-
самодополняющихся кодов: {Хр}4- {Хр} = {9} для любых {Хр} = {0}, {1},..., {9}.
Действительно, пусть Хр = 4 = 0100. Тогда {Хр} = 0111, {Хр} = 1000
и {Хр} + {Хр} = 1111-0011 = 1100= {9}. Поэтому для дополнитель-
дополнительного кода с избытком 3 имеет место соотношение {W} = {Л'р} 4- 1,
522
Глава 6. Коммутаторы и арифметические устройства.
'6.10. Сумматоры
523
из которого следует алгоритм получения дополнения W в коде с из-
избытком 3 (аналогичное соотношение было получено и для двоичного
дополнительного кода). Правила преобразования прямого кода с из-
избытком 3 в дополнительный с избытком 3 и правила обратного пре-
преобразования такие же, как и для двоичного дополнительного кода.
Правило сложения чисел, представленных в дополнительном коде
с избытком 3, определяется соотношением
при условии, что нет переполнения разрядной сетки (совпадает с пра-
правилом сложения двоичных чисел в дополнительном коде). Ясно, что
вычисление суммы дополнительных кодов можно выполнить рассмо-
рассмотренным выше сумматором кодов с избытком 3.
Используя данные правила, рассмотрим числовой пример. Пусть
требуется вычислить сумму 5' чисел X' и У, где X' = +257, У =
—648. Все необходимые для этого преобразования чисел А'' и У опи-
описываются схемой:
хЮ2 хЮ1 х10°—веса десятичных разрядов,
8421 8421 8421—веса-двоичных разрядов,
0010.0101.0111 = X = 257 (код 8-4-2-1),
+ 0011.0011.0011 — внесение избытка 3,
0101.1000.1010= {X},
ОНО . 0100 .1000= У = 648 (код 8-4-2-1),
+ ООН .0011 .0011 — внесение избытка 3,
1001.0111.1011= {У},
0110.1000.0100= {У} >
+ 0000. 0000 .0001 = 1,
ОНО. 1000.0101=
1.0110.1000.0101= [{У']д.
Вычитание чисел X и У, представленных в дополнительном коде
с избытком 3, поясняется схемой:
хЮ2 л ИI хЮ°—веса десятичных разрядов,
8421 8421 8421—веса двоичных разрядов,
0 .0101 . 1000. 1010= [{Х'}]д,
+ 1 .0110. 1000.0101= [{У'}]д,
0 1 0
1 .1100.0000. U
+ 0 . 1101 . ООП . 1101— коррекция,
1 .1001 .0011 . 1100= [{5'}]д.
Убедимся, что полученная сумма S' = 257 — 648 = —391. Для
, этого преобразуем [{5'}]д в значение, представленное в прямом коде
I 8—4—2—1. Преобразования определяются схемой:
[
хЮ2 хЮ1 хЮ°—веса десятичных разрядов,
8421 8421 8421— веса двоичных разрядов,
1.1001.0011.1100= [{5'}]д,
1.0110.1100.0011= J]
+ 0.0000 .0000. 0001 = +1,
I 1.0110.1100.0100=
| +0.1101.1101.1101— перевод в прямой код 8-4-2-1,
I 1. ООП . 1001. 0001 = [5']п = -391 (код 8-4-2-1).
| Иногда возникает необходимость использования 6-ричной систе-
|мы счисления (например, при построении многоканальных тайме-
|ров на основе оперативных запоминающих устройств). В этом случае
^сложение и вычитание проще всего выполнять в дополнительном 3-
|разрядном двоичном D-2-1) коде с избытком 1 или в дополнительном
|4-разрядном двоичном (8-4-2-1) коде с избытком 5. Эти коды обла-
кдают теми же свойствами, что и дополнительный код с избытком 3
;,для десятичной системы счисления. Дополнение W числа X в шесте-
шестеричной системе счисления определяется соотношением:
W = 6" - X,
где X — n-разрядное шестеричное число.
!
6.10. Сумматоры
Сумматоры предназначены для выполнения операций сло-
сложения и вычитания как двоичных, так и десятичных чисел, а
также используются при построении цифровых устройств для
производства более сложных арифметических операций и в раз-
«личных электронных устройствах обработки информации.
|: Двоичные параллельные сумматоры с последователь-
последовательным переносом. Комбинационным двоичным параллельным
Сумматором называется КС, производящая вычисление суммы
[Двух двоичных п-разрядных чисел при одновременной подаче
всех их разрядов. Способы реализации арифметических опе-
операций сложения и вычитания будем рассматривать для целых
?двоичных чисел, что упрощает изложение методики их синте-
синтеза. Целые положительные n-разрядные двоичные числа будем
обозначать через
А' = (ж„_!,...,Жо) И У = (у„-1,...,у0),
524
Глава 6. Коммутаторы и арифметические устройства
где (xn_i,.. .,х0), (yn_i,.. .,yo) — векторная запись аргументов
п переключательных функций суммы S = (sn_i,... ,so) и пере-
переноса сп из старшего п — 1-го разряда, xn_i и уп-\ — старшие
разряды. Таким образом, п-разрядный двоичный параллель-
параллельный сумматор представляет собой КС, имеющую 2п + 1 вход
и п + 1 выход (с учетом переноса со в младший разряд, необхо-
необходимого для каскадирования сумматоров и реализации операций
вычитания; S — Sum — сумма, С — Carry — перенос):
Si = fi(xn-i ,...,х0, у„_1,.. •, уо, с0), г = 0,1,..., п - 1;
сп = <?>(zn_i,...,x0, у„_1,...,з/о,со).
Операция сложения положительных двоичных чисел опре-
определяется правилами двоичной арифметики:
значение переноса с,+1 в i -f 1 разряд равно 1, если не менее
двух величин из х,-, у,- и с, равны 1, где х,- и у,- — разряды чисел
А* и У, а с, — перенос из г — 1-го разряда;
значение г-го разряда суммы s,- чисел А' и Y равно 1, если
нечетное число величин х,-, у, и с^ равно 1.
Пример:
5 4 3 2 10 — номера разрядов,
252423222г2°— веса разрядов,
0 1 1 0 0 1 = X = 25,
+ 0 1 1 1 0 1 = У = 29,
110 110 = 5 = 54 — сумма,
110010 = С — перенос.
Если при сложении разрядная сетка не переполняется, то
перенос сп в n-й разряд отсутствует и С = @, cn_i,..., с2, сь 0),
а 5 = (sn_!,...,s0). В общем случае С = (cn,cn_l5... ,с2,сьс0).
Таблица истинности (табл. 6.20), описывающая закон функ-
функционирования одноразрядного двоичного сумматора, составля-
составляется на основании сформулированного выше правила сложения
положительных чисел. Из диаграмм Вейча для функций s,- и
ct+i (рис. 6.95), составленных по табл. 6.20, следует, что
, — X, ф У» Ш С,, С, + 1 — Х,у, V Х,С, V y,Ct — XtyiXiCfy,^. \V>A?)
На рис. 6.96,а показана схема одноразрядного сумматора,
выполненная в соответствии с полученными формами функций
Si И С, + 1.
Функцию c,+i можно представить не в минимальной форме:
c,+1=x,y,V(xt.©yt.)c, = ,,VPtct, |
Si = х, ф yi ф с, = р,- ф с,-, I v 7
6.10. Сумматоры
525
Таблица 6.20. Одноразрядный сумматор
I
0
1
2
3
*.
0
0
0
0
У.
0
0
1
1
с,
0
1
0
1
Si С.-+1
0
1
1
0
0
0
0
1
t
4
5
6
7
1
1
1
1
У.
0
0
1
1
с,
0
1
0
1
Si С
1
0
0
1
.+1
0
1
1
1
0
1
1
0
0
1
1
0
cll
1
0
1.1.1
1
0
0
0
Рис. 6.95
=U—s
, !-
\h
[р
U
!_
L
I
=1
ft
к'
[
L
=1
&
¦
j
Рис. 6.96
с
SH
s
hh
Bee: 2°
^
'3 э
SM
2. . 22
Рис. 6.97
526
Глава 6. Коммутаторы и арифметические устройства
где gi = Xiyi, р, = ж; ф у,-.
На рис. 6.96,5 показана схема одноразрядного сумматора,
выполненная в соответствии с F.43). Узлы, выделенные пунк-
пунктирной линией, называются полусумматорами. Сигнал #,- = 1
вырабатывается в тех случаях, когда в данном разряде перенос
происходит из-за комбинации значений входных переменных х,-
и у;, поэтому он называется функцией генерации переноса (Carry
Generation). Сигнал р; = 1 разрешает прохождение переноса с,
на выход сумматора, поэтому он называется функцией распро-
распространения переноса (Carry Propagation). Из F.42) следует, что
функции с,+1 и S{ можно представить в виде:
© с,, F.44)
С.-+1 = gi V
Si =
где д{ = x{yi, Pi = *i V y,-.
На рис. 6.97 показана схема 4-разрядного сумматора, соста-
составленная из четырех одноразрядных сумматоров SM. В этой
схеме переносы с, передаются от разряда к разряду последо-
последовательно, что значительно снижает быстродействие сумматора.
На основании F.44) перенос
С4 = 0з V р3(д2 V р2(д\ V pi(gQ V poco))) F.45)
является функцией 4-го порядка относительно переменных </,-,
Pi и со, что и обусловливает значительную его задержку. Сигнал
с4 может быть подан на вход переноса такого же сумматора для
выполнения операций сложения 8-разрядных чисел.
На рис. 6.98 показаны ИС двоичных сумматоров, выполня-
выполняющих функции:
155ИМ1 — одноразрядный сумматор (Ао = АХА2 V Л3 V Л4,
Bq = BiB2VB3\/B4; символ "О" означает функцию "монтажное
ИЛИ");
155ИМ2 — двухразрядный сумматор;
555ИМ5 — два одноразрядных сумматора;
155ИМЗ, 555ИМ6, 561ИМ1 — 4-разрядные сумматоры.
Четырехразрядные сумматоры 155ИМЗ и 561ИМ1 постро-
построены по схеме, показанной на рис. 6.97, за исключением ло-
логики формирования переноса с\. На рис. 6.99 показана схема
12-разрядного параллельного двоичного сумматора с последо-
последовательными внутренним (внутри ИС) и внешним переносами.
Данный сумматор может быть использован и для вычитания
12-разрядных двоичных чисел, если они представлены в допол-
дополнительном коде.
При каскадировании сумматоров (рис. 6.99) быстродействие
4«-разрядного (п — число ИС) сумматора можно существен-
существенно повысить, если перенос с4 формировать, как функцию более
6.10. Сумматоры
527
155ИМ1
155ИЧ2
&
Д1
Д2
Т
ДФ
&
В1
В2
т
=
1
1
со
SM
'во
С1<
SO
7 - GHD, 14 - V
153*13
А\
В\
АО
ВО
СО
SM
'В2
сг
s\
so
555ИМ5
и - GHD,* - V
с
б-з - JVC
ДО
во
со
АО
ВО
СО
SM
SM
'1ВЗ
с\
so
с\
so
2,3 - НС
-" А
155ИМ1
555ИМ6
561ИИ1
7
10
11
13
A3
ВЗ
А2
вг
АГ
В1
АО
50
СО
SM
'ВЭ
а
S3
S2
s\
so
12
11
14
1 4
13 Ts
2 3
2
6
5
9 6
7
дз
вз
А2
вг
А\
в\
АО
ВО
СО
SM
'2вЭ
а
S3
S2
S1
so
13
т
3
2
Jj> Э
13 4
3
1
е
4 7
9
A3
ВЗ
лг
вг
А\
в\
АО
во
со
SM
'4006
а
S3
SZ
s\
so
12 - GHD.s - V
- V
Рис. 6.98
в - GHD.te - V
Уз"
*2"
У2-
*1-
У1-
*о-
Уо~
дз
вз
Д2
В2
Д1
В1
ДО
ВО
СО
SM
а
S3
S2
S1
so
С4
—3
-*1
0
х7
У7—
у6—
Уз—
У4—
дз
вз
Д2
В2
Д1
В1
до
во
со
SM
а
S3
S2
S1
so
~S7
—в
Х11
Ун—
х«о
Ую-
Xg
Уэ —
*в —
Ув —
-4
ДЗ
ВЗ
Д2
В2
Д1
В1
ДО
ВО
СО
SM
а
S3
S2
S1
so
Рис. 6.99
528
Глава 6. Коммутаторы и арифметические устройства.
низкого порядка, чем получаемого в схеме на рис. 6.97. Сни-
Снижение порядка функции с4 производится раскрытием скобок в
выражении F.45):
C4 -~ 9з ^ Рз^з —- 9з V Рзд2 V "РзР29\ V РзР2.Р\9о V
Полученная функция имеет второй порядок относительно
переменных </,-, р{ и с0, а значит обеспечивается меньшая за-
задержка переноса с4. В сумматоре 555ИМ6 уменьшены задержки
всех переносов с,-.
Двоичные сумматоры с параллельным переносом.
Сумматоры являются основными цифровыми узлами, на осно-
основе которых могут быть построены устройства, выполняющие
другие арифметические операции. Скорость выполнения вычи-
вычислений в ЭВМ существенно зависит от быстродействия сумма-
сумматоров, поэтому при проектировании многоразрядных суммато-
сумматоров должны использоваться методы, позволяющие увеличить
их быстродействие [20, 24].
Для увеличения быстродействия многоразрядных суммато-
сумматоров, получаемых последовательным включением 4-разрядных
сумматоров, необходимо уменьшить время распространения сиг-
сигнала с0 от входа до выхода с4. Из F.44) следует:
Ci+i = 9i V PiC{, сг = д0 V росо, Л
С2 = 9\ V Р\С\ =jiV Рх</о V PiPoCo, / F.46)
I
сз = 92 V Р2С2 = 92 V P29i V Р2Р190 V Р2Р1Р0С0, )
^4 = 9з V р3#2 V РзР2#1 V РзР2Рг9о V РзР2Р1Ро^о- F.47)
Из F.42) следует, что
с,+1 = х,у, V х,с, V у,-с,- = x,j/, V х,с, V 1/,-с,- = у,- V р,^,
где р; = х, V г/,, 5, = ^tJ/i (Pt = ХхУх, 9i = Xi V t/i, т. е. определе-
определения функций pi и gi в F.44) взаимно поменяли). Тогда разряды
суммы Si = p{gi ф с, и
с. = 9i V p,-ct-, cx=g0\J p0co, %
С2 = 9\ V Picx = 5г V рхд0 V ргросо, - \ F.48)
сз = 39 V »9с2 = я, V v-уЯл V PoOiOn V
= 5з V р3с3 = д3
V
o- F.49)
Если внутренние переносы в 4-разрядном сумматоре реали-
реализуются двухъярусной логикой в соответствии с выражениями
F.46) или F.48), то перенос называется параллельным в отли-
отличие от последовательного переноса, показанного на рис. 6.97.
Структурная схема 4-разрядного сумматора с параллельным
переносом представлена на рис. G.100 {CRU — Curry Unit —
6.10. Сумматоры
529
555ИМ6
хо Уо so xi У, s, Х2 Уг S2 хз Уз S3
ill
1
со
{
Во
1
с
0
I
,9
0
ДоВо
?о Ро с,
ш
Рис. 6.100
"з-
5з —
—
Ло —
Во —
дз
вз
Д2
F2
Д1
И
ДО
ВО
[со
С4<
S3
S2
S1
SO
Рис. 6.101
-Si
С
Рис. 6.102
-Адз
Др?
-Адг
-ьвг
-Ад1
-6Д0
-гво
(А
S3.
S2<
SI
1
устройство переноса). Устройство переноса выполняет функции
F.46) и F.47) или F.48) и F.49). Интегральная схема 555ИМ6
(рис. 6.98) представляет собой 4-разрядный сумматор с парал-
параллельным переносом, выполненный в соответствии с F.48) и
F.49) [24]. Структурная схема реализации одного разряда s± по-
показана на рис. 6.101. Каскадирование ИС 555ИМ6 производится
так же, как показано на рис. 6.99.
Если в F.42) все переменные xi, yi и ct заменить на инверс-
инверсные х,-, j/,- и с;, то функции Si и с,+1 также изменятся на инверс-
инверсные:
Si = Xi 0 у{ 0 с,-, с;+1 = х^{ V х^ V у{с{. F.50)
На рис. 6.102 показаны эквивалентные обозначения 4-раз-
4-разрядных сумматоров, вытекающие из F.50), для наиболее обще-
общего случая, когда используются прямые и инверсные входные
сигналы в одном и том же сумматоре. Это позволяет исполь-
использовать сумматоры для сложения чисел, представленных как в
прямом, так и инверсном коде.
Все сумматоры, приведенные на рис. 6.98, могут быть ис-
использованы для построения устройств сложения и вычитания
многоразрядных двоичных чисел.
34 ПухальскиЯ Г. И., Новосельцева Т. Я.
530
Глава 6. Коммутаторы и арифметические устройства.
6.10. Сумматоры
531
Применения сумматоров. Покажем, что 4-разрядный
сумматор можно использовать в качестве двух одноразрядных
сумматоров. С учетом внутренних переносов сумматор, пока-
показанный на рис. 6.103,а, на основании соотношений
5,- = А{ ф Bi ф С, C+i = Ai
описывается функциями:
So = а0 ® Во ® с0, Si = a1@Bi
53 = А3 ф ?з 0 С3, С4 = А3?3 V
V
, V
F.'51)
сь s2 = а2
С3 V В3Сз,
в2
2,
j, C3 =
где d = AqBo V ЛоСо V В0С0, С2 = АХВХ V АгСг V ,
А2В2 V Л2Сг V ^Сг — внутренние сигналы ИС. Подставив в
эти функции значения (рис. 6.103,а) Ао = х, Во = у, Со = с0,
А\ = В\ = 0, А2 — В2 = c'Q, А3 = х', Вз = у', получим:
So = sq, Si = ci, S2 = 0, S3 = x'
C4 = x'y' V x'c'Q V y'c'Q = c'j,
= s
o,
т.е. 4-разрядный сумматор при указанных на рис. 6.103,асоеди-
6.103,асоединениях входов может быть использован в качестве двух незави-
независимых одноразрядных сумматоров.
дз
ВЗ
Д2
В2
Д1
В\
ДО
ВО
со
SM
(А
S3
S2
S1
SO
— с —
-
-
-
-
-
в
А
2
1
SM
16
в
4
2
1
X
у —
1
1
SH
2
1
2
1
Рис. 6.103
На рис. 6.103,5 показано упрощенное условное графическое
обозначение двоичного сумматора, где в левом и правом полях
указаны веса входов и выходов сумматора. Действительно, вхо-
входы Ао, Во и Со на основании F.51) логически равноценны (вза-
(взаимозаменяемы) и имеют вес, равный 1. Так же логически рав-
равноценны входы Ai к Bi (t = 1,2,3), поэтому приведенное на
рис. 6.103,5 обозначение 4-разрядного сумматора более удобно
в применении, чем обозначение на рис. 6.103,а. На рис. 6.103,е
показано упрощенное обозначение двух одноразрядных сумма-
сумматоров, выполненных на основе 4-разрядного сумматора.
Сложение чисел, представленных в прямом коде, можно вы-
выполнить с помощью предварительного преобразования прямого
кода в дополнительный. Чтобы сумму представить в прямом ко-
коде, необходимо выполнить обратное преобразование. Такие пре-
преобразования (прямого кода в дополнительный и дополнитель-
дополнительного в прямой) легко осуществить с помощью ЛЭ, выполняю-
выполняющих функцию сумма по модулю два, и двоичных сумматоров на
основании правил, приведенных в § 6.9. Так как правила пре-
преобразования прямого кода в дополнительный и дополнительно-
дополнительного кода в прямой идентичны, то эти преобразования выполня-
выполняются одной и той же схемой. На рис. 6.104,а показана схема
преобразования 8-разрядных кодов чисел A'' (xj — знаковый
разряд).
Уе
ys
4 '
У,
=1
=1
=1
=1
-1
=1
=1
г
X —
Б
"'-
X —
4
"•"
2
X —
1
V
дз
ВЗ
дг
вг
д\
в\
до
во
со
SM
(А
S3
S2
S1
SO
дз
ВЗ
Д2
В2
Д1
В1
до
во
со
SM
С4
S3
S2
S1
SO
J
Рис. 6.104
Пусть на вход подается прямой код
Г 0.Х, если X > 0,
[Л Jn ~ I 1.X, если X < 0,
где X = \Х'\ = xeXsX4x3x2XiXQ. Если х7 = 0, то а,- = 0 ф х,- = х,-,
/8,- = х,, г = 0,1,...,6, т.е.код не изменяется, так как число
положительное. Если х7 = 1, то а,- = 1 ф х,- = х,- (г = 0,1,..., 6)
и сумматор производит вычисление суммы
х7.Х + 1 —
34*
532
Глава 6. Коммутаторы и арифметические устройства
т.е. вычисляется дополнение W = W6W5W4W3W2WiWq, где и;,- =
/?,-, г = 0,1,...,6. Знаковый разряд /?7 = ?7 при [Х']п /
1.0000000. Если прямой код [Х']п = 1.0000000 (отрицательный
нуль), то
[Х']д = 1.0000 0000+ 1 = 0.00000000.
При использовании схемы на рис. 6.104,а в качестве пре-
преобразователя дополнительного кода в прямой необходимо вы-
выполнять условие |Х'| < 27 — 1 = 127 ([Х']д ф 1.0000000, так как
число -128 в 8-разрядном прямом коде представить невозмож-
невозможно).
На рис. 6.104,5представлена схема, выполняющая операции
X + У, если SUB = 0,
если SUB = 1,
где X = x6...xix0 > 0, У = y6...yiyo > 0 — 7-разрядные
двоичные числа, S = s7se.. .s\So — сумма или разность чисел
А" и У в дополнительном коде, SUB (Subtract — вычитание)
— сигнал управления операциями сложения и вычитания. Дей-
Действительно, при SUB = 1 сумма
0.А + 1.У -f 1 = [5 ]д = S
где У = у6уьу4у3У2У1Уо-
( X + Y,
I X-Y,
x A<
SM
A So
В s'
с с'
0 1
J
COW
Рис. 6.105
Рис. 6.106
На рис. 6.105 показана схема одноразрядного десятичного
сумматора для чисел, представленных в коде с избытком 3 (см.
§ 6.9). На вход левого двоичного сумматора подаются разряды
{Хр} = хрзхР2хР1хР0, {Yp} = УрзУъУ^Уро
и перенос из предыдущего десятичного разряда ср. Данный сум-
сумматор вычисляет сумму S* = {Хр} + {Ур}. Если перенос в сле-
следующий десятичный разряд ср+] = 0, то на правый сумматор
6.10. Сумматоры
533
подается число 1101 = 13, а если ср+\ = 1, то подается число
ООП = 3. На выходе этого сумматора получается значение сум-
суммы {Sp} = Sp3Sp2sPlsPo разрядов Хр и Ур, представленной в коде
с избытком 3.
Сложение вспомогательной суммы S* с числами 3 и 13 назы-
называется коррекцией суммы и выполняется правым сумматором
(рис. 6.105). Следует иметь в виду, что возникающий при кор-
коррекции перенос теряется (не передается в следующую тетраду).
С помощью последовательного соединения п таких одноразряд-
одноразрядных сумматоров можно получить га-разрядный десятичный сум-
сумматор.
Десятичные сумматоры. Разряды тг-разрядных положи-
положительных десятичных чисел А', У и суммы 5, представленных в
коде 8-4-2-1, будем записывать в виде тетрад
р = xP3XP2XPixpoi *p = УрзУргУр\Уро1 ^р = SP3SP2sPispo'
где p = 0,1,..., n— 1. Разряды слагаемых 0 < Хр < 9, 0 < Ур < 9
и суммы 0 < Sp = (Хр -f Yp -f ср)э < 9 (сумма вычисляется по
модулю 9). Перенос в следующий разряд ср+1 = 1 только при
Sp > 10. В дальнейшем для простоты индекс р, указывающий
номер разряда, будем опускать, обозначив Хр = А, Ур = У,
Sp = 5, ср = с0 и cp+i = с\.
Таблица 6.21. Десятичный сумматор в коде 8-4-2-1
S'
0
1
2
3
4
5
6
7
8
9
c'i
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
4
0
0
0
0
1
1
1
1
0
0
«i
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
Cl
0
0
0
0
0
0
0
0
0
0
S3
0
0
0
0
0
0
0
0
1
1
S2
0
0
0
0
1
1
1
1
0
0
«I
0
0
1
1
0
0
1
1
0
0
so
0
1
0
1
0
1
0
1
0
1
i
0
0
1
1
2
2
3
3
4
4
S'
10
11
12
13
14
15
16
17
18
19
4
0
0
0
0
0
0
1
1
1
1
S3
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
s'i
1
1
0
0
1
1
0
0
1
1
s'o
0
1
0
1
0
1
0*
1
0
1
Cl
1
1
I
1
1
1
1
1
1
1
S3
0
0
0
0
0
0
0
0
1
1
So
0
0
0
0
1
1
1
1
0
0
Si
0
0
1
1
0
0
1
1
0
0
so
0
1
0
1
0
1
0
1
0
1
i
a
5
6
6
7
7
8
8
9
9
Проще всего десятичный сумматор может быть построен на
4-разрядном двоичном сумматоре, вычисляющем сумму
= Л -\- 1 -\- Со = 53525j5o
и перенос с\, и преобразователе CONV (Converter) этой сум-
суммы в сумму S и перенос с\ (рис. 6.106). Максимальное значение
534
Глава 6. Коммутаторы и арифметические устройства.
суммы S' = 9 + 9 + 1 = 19. На основании приведенного описа-
описания десятичного сумматора составляется таблица истинности
(табл. 6.21), из которой видно, что функции не зависят от пе-
переменной s0, а значит, ее можно исключить из рассмотрения
(номера клеток диаграмм Вейча будут определяться числами
i = CjS^SjSj). Непосредственно из табл. 6.21 следует, что млад-
младший разряд суммы so = s'o. Составив диаграммы Вейча для
остальных функций (рис. 6.107), получим:
s3 =
V
s2 = c[s2 V
V s'3s[
3s[,
= cis'x V s3si V s'3t2
Ф
Ф
1
1
Ф
Ф
Ф
Ф
1
1
1
0
0
1 1
0
S2
1
Ф
гф-
lI.
0
Ф
-ф-1
-¦-1
:¦:
0
0
0
;i^
0
0
0
0
ф
гф-
l
ф
-ф-i
Ф
0
1
г0"
t.0.
1
1
Л"
ф
ГФ"
lO.
1
¦
:¦:
1
О
~СР
1
О
1
1
О
Рис. 6.107
Для вычисления разности разрядов X и У десятичных чи-
чисел необходимо использовать преобразователь разряда У в до-
дополнение W до 9 на основании соотношений: W = 9 - У. В
соответствии с этим функционирование преобразователя опи-
описывается табл. 6.22. Составив по ней диаграммы Вейча (рис.
6.108), получим:
w3 = х3х2Щ, w2 = x2®x1, wi = xu wo = xa. F.52)
Выпускаемые в интегральном исполнении десятичные сум-
сумматоры и преобразователи десятичного числа в дополнение до 9
строятся по описанным выше методам. На рис. 6.109 приведены
6-10- Сумматоры
535
Таблица 6.22. Преобразователь кода 8—4—2—1
в дополнение до 9
X
О
1
2
3
4
Х3Х2Ж2Ж0
О
О
О
О
О
О
О
О
О
1
О
О
1
1
О
О
1
О
1
О
w3
1
1
О
О
О
М>2
О
О
1
1
1
Wi
О
О
1
1
О
w0
1
0
1
0
1
W
9
8
7
6
5
X
5
6
7
8
9
хз
О
О
О
1
1
Х2
1
1
1
О
О
Z2
О
1
1
О
О
со
1
О
1
О
1
w3
О
О
О
О
О
М>2
1
О
О
О
О
Wi
О
1
1
О
О
w0
О
1
О
1
О
W
4
3
2
1
О
Уз
ф
ф
о
о
ф
ф
ф
ф
о
О
О
О
О
О
¦-Р
1 1
X
I
-ф-1
-¦-.
О
О
ф
ф
ГФ~
0
О
-р
-1-,'
1
О
О
Уо
ГФ"
!¦
о
О
ф
ф
ф
ф
1
1
О
О
1'
1,
О
О
1
;¦
¦
О
ГР
ф
ф
ф
"ф"
1
О
О
"Р
1,
О
О
-р
НС\ 4560В
А
0
1
2
3
Т
0
1
2
3
СО
SM10
S
0
1
2
3
с\
э - СМ), 16 - V
Рис. 6.108
№С\4561В
— — 2 —
А
О
1
2
3
Т
см
1
> 2
—
2
СМР9
Г
О
1
2
3
7 - GHD,14 - V
е '-К °
Рис. 6.109
'F5B3
ю г is
— F.
0
1
2
3
Т
0
1
2
3
СО
SM10
S
0
1
2
3
С1
- v
536
Глава 6. Коммутаторы и арифметические устройства
МСЫ560В, 74F583 — одноразрядные десятичные суммато-
сумматоры;
МСЫ561В — преобразователь десятичного числа в допол-
дополнение до 9, описываемый функциями
Fi = Z ¦ (xiCM V
где CM — СМ\СМ-х (CM — Complement — дополнение) —
сигнал управления преобразователем (F{ = Xi при CM = 0 и
Z = 1, F{ = wi при CM = 1 и Z = 1), Z (Zero — нуль) —
сигнал установки нулевого значения выходов, W{ — функции,
описываемые выражениями F.52), Л, = Х{. ¦
Каскадирование десятичных сумматоров для получения
устройства, выполняющего операции сложения и вычитания
двухразрядных десятичных чисел А = А\А0 и В — BxBq, по-
показано на рис. 6.110. Сигнал SUB (Subtract — вычитание) ис-
используется для управления операциями сложения и вычитания
(SUB = 0 — сложение, SUB =1 — вычитание).
Преобразователи МСЫ561В выполняют функции
F _{ Aj при SUB = 0, _ _ f А при SUB = 0,
3 ~ \ 9- Aj при SUB=1, * ~ *1Г°- { 99-
А при SUB=1,
так как двухразрядные десятичные числа А — А\А0 =
° °
-f
F.53)
Л0Ю° и F = FjF0 = FjlO1 -I- F010° (j = О и 1). Сумматоры
MC14560B вычисляют величину S' = В -f F + cq (cq — SUB),
поэтому
В + А, если SUB = О,
100 +(В- /1), если SUB = 1.
При вычитании сумма может получиться как положитель-
положительной, так и отрицательной. Из выражения F.53) при SUB = 1
следует, что
В - А, если В - А > 0 (с2 = 1),
дополнение до 100, если В - А <СО (с2 = 0),
т. е. сумма 5' представляется в десятичном дополнительном ко-
коде. Знаковым разрядом является перенос с2. Понятно, что при
сложении разрядная сетка не должна переполняться (требуется
выполнение условия В -f A < 99).
Последовательные двоичные сумматоры. Принцип ра-
работы и синтез последовательных двоичных сумматоров был рас-
рассмотрен в § 4.3. Функции, выполняемые последовательными
сумматорами, могут быть расширены введением дополнитель-
дополнительных управляющих сигналов. На рис. 6.111 приведены ИС:
5' =
6.10. Сумм&торы
537
SUB-
2-
л
СМР9
СО
sm\o
с\
-S03.
л
1
2
3
Т
см
1
¦ 2
СМР9
ь,
СО
SM\0
С\
555ИМ7
Рис. 6.110
(ИС14032В
МС1403ЭВ
IS
1^
7
12.
11
9
. IS
A3 —
B3 —
P —
Д —
CR-S
A\
B\
PI
Д2
B2
P2
ДЗ
B3
P3
>c
CR
SM
П
Г2
F3
я,
12,
12
S
IS
2
А\
Bl
РЗ
/12
>В2
РЗ
>дз
>вз
РЗ
>с
г
•
п
F2
F3
ie - v
6 - GUD, is - V
- v
Рис. 6.111
538
Глава 6. Коммутаторы и арифметические устройства.
6.10. Сумматоры
539
38 - 109 = -71 1|
Рис 6.112
555ИМ7 — четыре последовательных сумматора-вычитателя
с общими тактовым сигналом и инверсным асинхронным потен-
потенциальным сбросом R;
МСЫ032В — три последовательных сумматора для прямых
операндов с управлением сигналом Pj полярностью выходов Fj,
имеющие общие тактовый сигнал и прямой квазисинхронный
сигнал сброса CR;
МС14038В — три последовательных сумматора для инверс-
инверсных операндов с управлением сигналом Pj полярностью выхо-
выходов Fj, имеющие общие тактовый сигнал и инверсный квазисин-
квазисинхронный сигнал сброса CR.
Сумматоры 555ИМ7 описываются функциями
Q% = (AjdH V QAjdH) ¦ R, Q%2 = (BjdH V QBjdH) ¦ R,
(CJ-P+ldH V QcjdSyR при SB, = 0,
R V Cj,p+1dH V QcjdH при SBj = 1,
Cj,p+i = QajQbj v QajQcj v QbjQcj,
n+ =
где Cj,p+i — перенос в следующий разряд, Qcj = CjiP — пере-
перенос в данный разряд, SBj — сигналы управления операциями
сложения и вычитания (SBj = 0 — сложение, SBj — 1 — вы-
вычитание), j = 1,2,3,4.
Структурные схемы сумматоров МС14032Д и МС14038Д и
временные диаграммы, поясняющие их работу, показаны на рис.
6.112,а,5. Различаются эти схемы активным уровнем суммиру-
суммируемых разрядов Aj и Bj (прямые значения на рис. 6.112,а и ин-
инверсные — на рис. 6.112,6), а также фронтом тактового сигнала,
по которому срабатывают триггеры сброса и переноса. Оба сум-
сумматора описываются функциями »
Q+ = CR-dH V QRdH, R = QrH, Qf = (Cj<p+1dH V QjdH)-R,
Cj,p+i = AjBjMAjQjMBjQj, Fj = Aj ® Bj 0 Qj 0 Pj = Sj 8 Pj,
где R — сигнал сброса триггеров переноса, CjiP+i — перенос
в следующий разряд, Qj = Cj<p — перенос в данный разряд,
Sj — Aj © Bj © Qj — сумма разрядов, Pj — сигнал управления
полярностью выхода Fj, j = 1,2,3.
Числа Aj и Bj подаются на сумматоры в последовательном
дополнительном коде, а значит, и сумма Sj представлена в этом
же коде.
540
Глава 6. Коммутаторы и арифметические устройства
6.11. Арифметическо-логические устройства
541
6.11. Арифметическо-логические устройства
Арифметическо-логические устройства (АЛУ) широко ис-
используются для построения арифметических узлов, в частно-
частности, АЛУ является составной частью любого микропроцессора.
В отличие от сумматоров АЛУ выполняют не только арифме-
арифметические, но и логические операции над n-разрядными операн-
операндами
X = хп-1...Х!Хо и Y = Уп-1---У\Уо-
Логические операции над операндами производятся пораз-
поразрядно:
X = Жп_! . . .Ж!г0, У = j/n_! . . . j/xj/o,
X * Y = (a;n_i * yn_i)... (xi * ух )(х0 * уо),
где "*" — некоторые двухместные операции алгебры логики.
x°i
21
13
у°й
20
18
уэ—
Е —
0 3
4
Е3 —
М —
А
0
1
2
3
т
0
1
2
3
>со
"Г
0
1
2
3
м
ALU
'181
1 ft.
G
Т
F
А=
С4<
т
0
1
2
3
1533ИПЗ, 'Д5В81Д, '
564ИПЗ, СД40181В 'ДГ1П81Д/ДС11881
А
0
1
2
3
Т
0
1
2
3
СО
Т
0
1
2
3
м
AW
'4381
Р
G
F
А-
—
С*
Т
0
1
2
3
12 - GND, 24 - V
12 - 6#D,24 - V
6-9 - GMD
21.22 - V
Рис. 6.113
Арифметическо-логические устройства. На рис. 6.113
показаны ИС:
1533ИПЗ, 74Л5881А и 74Л51181 — 4-разрядные АЛУ, изго-
изготовляемые по ТТЛШ-технологии (выход цифрового компарато-
компаратора Fa= = Fa=b выполнен с открытым коллектором);
564И113, CD40181B, 74АС11181 и 74АС11881 — 4-разрядные
АЛУ, изготовляемые по КМОП-технологии.
Для АЛУ 1533ИПЗ, 74Л5881 и 74Л51181 на рис. 6.113 при-
приведены два графических обозначения, соответствующих исполь-
использованию прямых и инверсных операндов:
X = x3x2xixo, Y = 2/32/23/12/0, F = F3F2FiF0;
X = хз^2^1^о, Y = у3у2У1Уо, F = F3F2F1F0.
Все АЛУ по выходам Fi (г = 0,1,2,3) и FA- выполняют
одинаковые арифметические и логические операции. Арифме-
Арифметические операции задаются значением сигнала М = О (М —
Mode — режим), а логические операции — значением М = 1.
Выбор одной из арифметических или логических операций за-
задается кодом Е — Е3Е2Е1Е0. В АЛУ реализованы все 16 воз-
возможных логических операций над двумя переменными. При вы-
выполнении арифметических операций АЛУ представляет собой
4-разрядный сумматор с параллельным переносом, имеющий
дополнительные сигналы G и Р, используемые для параллель-
його каскадирования 4-разрядных секций.
Рассмотрим принцип построения АЛУ 1533ИПЗ (рис. 6.113)
с инверсными сигналами переносов Со, с4 и прямыми операнда-
операндами Л", Y и F. Из выражений F.42) следует, что
с,+1 = XiVi v xici V j/.c, = д{ V ftc,, s; = p{ Q g{ Q c,-,
где <7t = i,t/t, p, = XiV y{. Тогда переносы с, можно представить
в виде:
с\ = 9о v Ро?о, с2 = дг V р^ = </i V рхд0 V р,росо, "I
сз = д2ч №2 = g2v P2O1 v p2Pig0 v p^Pocq, / ( "a '
?4 = g3 V P3C3 = 9з v P3I/2 v РзРг^1 v P3P2Pi9o v PaPzPiPo^o,
c4 = GvP-c0, F.55)
С = <7з v ^3^2 v P3P2J71 v P3P2Pi5o^ -f = РзР2Р~1Ро- F-56)
Чтобы сумматор выполнял и логические операции, вместо
[разрядов Xi и 2/t чисел А' и К следует использовать некоторые
^функции /,• = fi(xi,yi) и <р{ = <pi(xi,yi), а это дает gt = J,^,,
^,- = /, V V?,-. Ех;ли взять
/, = х{у{Е3 V ж^у.^г и <Pi = X*V ViEi V 2/.?о,
То функции 5,-, Р,- и Si = Fi можно представить в форме
9i = 7&i = Xi V з/.Ях V 2/,Ео, р,- = 7,- V ft- = ar,-y,-fg V a;,-y{?2,
/;• = (ж,-2/,?3 V а;,!/,^) Ф (ж, V у,^ V yiE0) ф (с, V Л/),
F.57)
542
Глава 6. Коммутаторы и арифметические устройства
6.11. Арифметическо-логические устройства
543
где Ез, Е2, Е\, Eq — сигналы выбора одной из 16 операций, М
— сигнал выбора логических или арифметических операций.
Принципиальная схема АЛУ 1533ИПЗ выполнена в соответ-
соответствии с соотношениями F.54) - F.57) и добавлением функции
4-разрядного цифрового компаратора:
з
FA=B = П Я-
«=о
Перенос с4 используется при последовательном включении
нескольких АЛУ, а сигналы G и Р — для организации парал-
параллельного переноса в 4т-разрядных АЛУ, построенных на m 4-
разрядных секциях. Выражение F.55) формально совпадает с
первым из соотношений F.48) для с,+1, а значит, параллельный
перенос между 4-разрядными секциями АЛУ выполняется так
же, как и между отдельными разрядами 4-разрядного суммато-
сумматора (рис. 6.100) — с помощью устройства переноса CRU (Carry
Unit). _ _
При подаче на АЛУ инверсных операндов А" и У функции
fi и <fi примут вид:
fi = хя^ъ V х{у{Е2, <fi = х{ V y{Ex V у{Е0.
На основании F.43) для прямых переносов с0 и с4 и инверс-
инверсных разрядов суммы 5, можно получить:
с,+1 = 9i V piCi, с, = д0 V росо,
с2 = 9\ V p\Ci = 9\ V pi</o V piPoQ),
Сз = 92 V р2с2 = 97 V Р79\ V P2Pi9o V P2P1P0C0,
С4 = 9з V рз92 V РзР29\ V p3P2Pi9o V P3P2P1P0C0,
G = 93 V рз92 V РЗР291 V РзР2Р\9о, Р - РзР2Р1Ро,
c4 = Gv P-co,Si= gi 9 Pi 8 с{,
где gt = fnpi = fi = х{у{Ез\/х{у{Е2, р, = fi Vtfi = v?f- = ж, Vy^i V
ViEo. Так как функции Fi получаются заменой в s, переноса с,
на с,- V М, то
F,- = (^j/^з v xiyiE2) е (г,- v yiEi v j/,?0) е (г,- v м).
В табл. 6.23 представлены функции, выполняемые АЛУ для
прямых X, Y и инверсных А", У операндов. Здесь использова-
использованы обозначения: О = 0000, 1 = 1111, Со = 000со, "V" —_по-
разрядная дизъюнкция, "&" — поразрядная конъюнкция, Аи
У — поразрядное инвертирование операндов, "+" — арифме-
арифметическая сумма. Результат операции в табл. 6.23 указан для
функции F = F3F2F1F0 независимо от того, используются ли
Таблица 6.23. Функции, выполняемые АЛУ
3
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Е3Е2Е1Е0
0 0 0 0
0 0 0 1
0 0 10
0 0 11
0 10 0
0 10 1
0 110
0 111
10 0 0
10 0 1
10 10
10 11
110 0
110 1
1110
1111
Прямые операнды
Арифметические
операции
М = 0
Х + Со
(X V Y) + Со
(Л1 V У) + Со
1 + Со
X + (XkY) + Co
(XVY)+
+(XkY) + Co
X + Y + Со
1 + (XkY) + Co
X + (XkY) + Co
X + Y + Со
(XvF)+
+(XkY) + C0
1 + (XkY) + Со
X + Л' + Со
(Л' V У) + А' + Со
(Л' V У) + Л" + Со
1 + X + Со
Логич.
опер.
М= 1
X
XVY
X~kY
0
XkY
У
АфУ
XkY
XVY
X®Y
У
XkY
1
XVY
XVY
X
Инверсные операнды
Арифметические
операции
М = 0
1 + Х+Со
1 + (XkY) + Co
1 + (XkY) + Со
1 + Со
A+(Arvy)+C0
(А&У)+
+(AVF) + CO
А + У + Со
(AVF) + CO
Х+(Х V У)+Со
X + У + Со
(А'&У)+
+(Х V У) + Со
(A'VY) + C0
А' + А + Со
(XkY)+X+C0
(XkY)+X+C0
x + ca
Логич.
опер.
М = 1
А
а&у
A vy
1
АУУ
У
АфУ
AvF
А&У
АфУ
У
A vy
0
A feF
А&У
А
Таблица 6.24. Сравнение чисел
с помощью АЛУ *
со
1
1
0
0
с4
1
0
1
0
Операция
Прямые
операнды
F(A < В)
F(A > В)
F(A < В)
F(A > В)
Инверсные
операнды
F(A > В)
F(A < В)
F(A > В)
F(A < В)
544
Глава 6. Коммутаторы и арифметические устройства
6.11. Арифметическо-логические устройства
545
= г
прямые или инверсные операнды. Функции для прямых и ин-
инверсных операндов легко могут быть вычислены на основании
выражения F.57). Рассмотрим несколько примеров для прямых
операндов.
Пример 1.
Е = ОНО =*¦ j = 6; ^ = (Xi V у,) 9 z,y, 9 (с,- V М) =
xi 9 Vi 9 с,- при М = 0, т. е. F = X + F + Со,
В yi при М = 1, т. е. F = X 9 К,
т.е. АЛУ при М = 0 и с0 = 1 производит вычисление разности
S' — X — Y с представлением результата в дополнительном коде.
Пример 2.
Е = 1001 =*¦ j = 9; F, = (z, V у,) ф а:,-у,- 9 (с,- V М) =
z, 9 г/i 9 с, при М = 0, т. е. F = X + К + Со,
I,- 9 yi при М = 1, т. е. F = X~9~F,
т. е. при М = 0 и со = 0 производится вычисление суммы S =
X + Y.
Пример 3.
Е = 1100 => j = 12; Fi = х{ ®xt® (с, V M) =
Xi 9 xi 9 с,- при М = 0, т. е. F = 2Х + Со,
1 при М = 1, т.е. F= 1,
т. е. при М = 0 производится сдвиг числа X на один разряд в
сторону старших разрядов с записью в младший разряд значе-
значения с0.
Имеется 16 различных функций двух переменных, и, как
видно из табл. 6.23, все они реализуются АЛУ, приведенными на
рис. 6.113. Таким образом, эти АЛУ являются универсальными
с точки зрения выполнения логических операций.
С помощью АЛУ можно производить операции сравнения
чисел X и К. Так, при j — 9 и М = 1 АЛУ выполняет функцию
з з
;=о «=о
где Fi = ц 9 2/i, Fa= — функция равнозначности кодов. Для
сравнения двоичных чисел можно использовать также опера-
операцию вычитания (j = ОНО = 6) — о соотношениях чисел X и К в
этом случае можно судить по значению заема с4 (табл. 6.24). На-
Например, для прямых операндов при значении переноса в млад-
младший разряд со = 1 перенос из старшего разряда С4 = 0, т. е. при
вычислении разности X — Y возникает заем, а значит, X < Y. В
табл. 6.24 это указано выполняемой в данном случае функцией
F(X < Y), что означает F(X < Y) = с4 = 1.
Функции C, Р и с4, выполняемые АЛУ 74Д5881Л/74ЛС11881
для прямых операндов, описываются выражениями
G = 53М ~
J
FAss M, c4 = G V P • c0.
В ариметическом режиме работы (М = 0) эти сигналы совпа-
совпадают с соответствующими сигналами АЛУ 1533ИПЗ, а в логи-
логическом режиме работы (М = 1) — имеют значения
G = 1, Р = Тл= = F3 V F2 V Л V Fo, c4 = F,4=co,
|ято позволяет использовать их для контроля АЛУ:
сигнал Р = х3уз V х2у2 V iij/i V хоуо — при j = 4 контроль
|*« = Vi = 1, хотя бы для одной пары разрядов (см. табл. 6.23);
сигнал Р = (х{ 9 yi) V (z,- 9 Vi) V (i, 9 у,-) V (i, 9 у,-) — при
j — 9 контроль попарного равенства разрядов х, и у, (при кас-
каскадировании АЛУ функции Fa- каждого в отдельности АЛУ
пользователю недоступны).
531ИК2
5311*2
А
0
1
2
3
S
0
!
2
3
СО
Е
0
1
2
ДШ
Р <
G .
F
0
1
2
3
1 0
¦ 3
в
1 ?
> 3
'СО
Е
0
1
2
ALU
'381
f
в
F
а <
1 i
г 1
з <
1
'F382
А
0
1
2
3
в
0
1
2
3
СО
Е
0
1
г
а
CVR
F
0
1
2
3
12 - 6М), 24 - Vc
8,9,13,16 - #С
ю - Ш), го -
Рис. 6.114
io - GND, го -
Кроме универсальных АЛУ, выполняющих все 16 логиче-
логических операций над двумя переменными, выпускаются также
|АЛУ с сокращенным числом этих операций. На рис. 6.114 по-
показаны ИС:
531ИК2 — 4-разрядное АЛУ без последовательного перено-
переноса С4, допускающее только параллельное каскадирование с ис-
использованием сигналов Р и G;
^5 Пухальскнй Г. И., Новосельцева Т. Я.
546
Глава 6. Коммутаторы и арифметические устройства
6.11. Арифмети ческо-логи ческие устройства
547
74F382 — 4-разрядное АЛУ с последовательным переносом
с4, не допускающее параллельного каскадирования и имеющее
выход переполнения OVR {Overflow, см. § 6.9).
Для АЛУ 53ШК2 на рис. 6.114 показаны условные графиче-
графические обозначения при использовании прямых и инверсных опе-
операндов (в скобках указаны номера выводов АЛУ, размещенного
в корпусе с 20 выводами). Функции, выполняемые ИС 531ИК2 и
74F382, представлены в табл. 6.25. Если считать, что при ?2 = 0
выполняются арифметические операции, а при ?2 = 1 — логи-
логические, то для строки j — 0 функцию, выполняемую для пря-
прямых операндов, следует представить в виде:
1 + 1 = 1111 + 0001 = 0000 и с4 = 1.
Таблица 6.25- Функционирование
АЛУ 531ИК2
3
0
1
2
3
4
5
6
7
?2 E\ Eq
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Прямые
операнды
1 + 1
X + Y + Co
X + Y + Co
X + Y + Co
X®Y
А'УУ
XkY
1
Инверсные
операнды
1
X + Y + Co
X + Y + Co
X + Y + Co
X®Y
XkY
X V У
0
Данные АЛУ могут производить две операции вычитания:
F = А" + Y + Со — Y - X - 1 + Со с представлением разности
F в дополнительном коде (строка j = 1);
F = X + Y + Co = X — Y-l + Coc представлением разности
F в дополнительном коде (строка j = 2).
Сигнал переноса с4 в АЛУ 531ИК2 отсутствует^но при не-
необходимости его можно сформировать из сигналов G и Р:
с4 = G V Р ¦ со = G ¦ Р V G ¦ с0.
Все рассмотренные АЛУ позволяют производить взаимные
преобразования прямого, обратного и дополнительного кодов.
Каскадирование АЛУ. Каскадирование m АЛУ можно
производить двумя способами: с последовательным и парал-
параллельным включением 4-пазрялных секций ИС. Данным мето-
методам соответствуют 4ш-разрядные АЛУ с последовательным и
параллельным переносом. На рис. 6.115 показано последова-
последовательное включение трех 4-разрядных секций 1533ИПЗ для по-
получения 12-разрядного АЛУ. Так как выходы Fa= выполнены с
открытым коллектором, то они соединяются по схеме "монтаж-
"монтажное И" для получения 12-разрядной функции равнозначности
кодов А\\... AiA0 и Вц .. .В\В0.
* Для организации параллельного (ускоренного) переноса в
4тп-разрядных АЛУ используются устройства переноса, подоб-
подобные изображенному на рис. 6.100. Устройства ускоренного пе-
переноса {Look-Ahead Carry Generator — генератор ускоренного
переноса) будем обозначать аббревиатурой CRU. На рис. 6.116
показаны ИС:
1533ИП4, 564ИП4, 1804ВР1, CD40182 — устройства перено-
переноса для обслуживания 4 секций АЛУ;
74Л5882Л — устройство переноса для обслуживания 8 сек-
гций АЛУ;
74Л5282 — устройство переноса для обслуживания 4 секций
гАЛУ с мультиплексированием двух переносов соо и coi;
: 589ИК03 — устройство переноса для обслуживания микро-
микропроцессорных секций 589ИК02, основным элементом которых
"является АЛУ.
: Устройства переноса (рис. 6.117) для обслуживания четырех
секций АЛУ при использовании прямых операндов описывают-
описываются функциями:
с4 = Go V Росо, с8 = <?! V PjGo V PiiVo,
cu =_р2 V ТВД V T2PlG0 V P2?iiVo,
G=Gz\l P3G2 V P3P2G1 V Рз^аЛСо, Р = P3P2P1P0
(для переносов С{ взяты значения г = 4, 8 и 12 в предположении
использования 4-разрядных секций АЛУ).
Легко убедиться, что при инвертировании всех входных сиг-
сигналов получаются функции:
с4 = Go V iVo, c8 = Gi V PxGo V PiiW 1
J
G = G3\f P3G2 V P3P2G! V P3P2P1G0, P = P3P2P1P0,
Что соответствует использованию АЛУ с инверсными операн-
операндами.
Таким образом, представления устройств переноса 1533ИП4
ifea рис. 6.116 соответствуют двум представлениям АЛУ 1533ИПЗ
На рис. 6.113. Переход в АЛУ от прямых операндов к инверс-
инверсным приводит к инвертированию переносов е0 и с4 и сигналов
Р и G, а это, в свою очередь, вызывает инвертирование всех
35е
548
Глава 6. Коммутаторы и арифметические устройства
6.11. Арифметическо-логические устройства
549
^7-4 ^7-4
1-8 1-8
AW
AW
Рис. 6.115
1533ИП4,564ИП4,1804ВР1, CD40182В
^6
1_
4
Г
д
в
со
и
AW
Р
G
га
C4i
i
'Д5882Л
РЗ
сз
Р2
G2
Р1
G1
РО
СО
со
СИ/
'4382
Дт
2902
Р
G
С
4 •
8 1
12 <^
8 - GM), 18 -
589ИК03
г
1
28
27
5
7
10
11
!*_
23
!?.
21
19
18
17
14 - GMD, 28 -
Р7
G7
Р6
66
Р5
65
Р4
G4
РЗ
G3
Р2
G2
Р1
G1
РО
СО
ecu
спи
с
1 1
2 i
3 <^
4 <1
5 <
6 <
7 <
С8'
РЗ
G3
Р2
G2
Р1
G1
РО
GO
С
00
01
SO
SI
'4S282
CW
P <
G <
С
4
8
12
СУ
12 - GM),24 "
23 - NC
'ЛС11882-
3 - 6ND;21,^2
10 - GM), 20 - Vcc
Рис. 6.116
сигналов устройства переноса. На рис. 6.118,а показана струк-
структурная схема 16-разрядного АЛУ (ALU-Щ с параллельным
переносом (входы АЛУ для подачи опе-
операндов и управляющих сигналов Ер и
[М не показаны). Структура этой схе-
j мы полностью соответствует структуре
гсхемы 4-разрядного сумматора с парал-
параллельным переносом на рис. 6.100. Из
рис. 6.118,а видно, что структура пере-
вносов в ALU-16 такая же, что и в 4-
|разрядном АЛУ (ALU-A). Это означа-
рет, что вместо каждого ALU-A на рис.
i,6.118,a можно включить ALU-16 для
|иолучения ALU-64 с параллельным пе-
переносом (рис. 6.118,6). Быстродействие
^различных АЛУ с последовательным и
1параллельным переносом приведено в
[табл. 6.26.
На рис. 6.119 изображена структур-
структурная схема 12-разрядного АЛУ с сигна-
сигналом переноса си, построенная на трех
JJIC 531ИК2 и одной ИС 53ШП4. Про-
Проектирование АЛУ большей разрядно-
разрядности (ALU-16, ALU-U и др.) на ИС
531ИК2 выполняется так же, как и на
ИС 531ИПЗ. Рис. 6.117
При каскадировании секций ALU-A можно использовать и
параллельно-последовательное их включение — ALU-Amk вы-
выполняются с параллельным переносом {к = 1,2,3,...), а ме-
между собой они соединяются последовательно подачей выходно-
выходного сигнала переноса с4тк младшей секции на вход с0 следующей
секции. На рис. 6.120 показана структурная схема ALU-6A с
параллельно-последовательным переносом, построенная на че-
четырех ALU-16 с параллельным переносом (т = 4, it = 1,2,3,4).
Поскольку перенос с0 последовательно проходит через четыре
ALU-16, то его быстродействие ниже, чем у ALU-6A с парал-
параллельным переносом, и выше, чем у ALU-6A с последователь-
последовательным переносом, в котором перенос с0 последовательно проходит
через 16 ALU-A. Каскадирование секций ALU-A можно выпол-
выполнить и с параллельно-последовательно-параллельным их вклю-
включением. Для этого выпускается устройство переноса 74Л5882Л
(рис. 6.116), позволяющее каскадировать 8 секций ALU-A или 8
ALU-Am. Данное устройство переноса описывается функциями:
550
Глава 6. Коммутаторы и арифметические устройства
\б.11. Арифметическо-логические устройства
551
Рис. 6.118
Таблица 6.26. Быстродействие АЛУ
Тип АЛУ
ALU-A
ALU-8 (послед, перенос)
ALU-16 (парал. перенос)
ALU-16 (послед, перенос)
ALU-бЛ (парал. перенос)
Время сложения, не
155ИПЗ
A55ИП4)
24
36
36
60
60
531ИПЗ
E31ИП4)
И
18
19
28
AS18UAS882)
AS881(AS882)
(AS882)
5
10
14
19
S3iw<z S3iw<z
РЗ
ез
Р2
G2
р\
51
Р0
50
СО
СМ)
4
с-
Т
1
2
3
-=12
Рис. 6.119
X1 Г
ДЦ/-16
X2 Y2
I i
ALU-iB
X3 Y3
i i
/0U/-16
X4 Y*
i i
/0U/-16
Рис. 6.120
А5881А 'AS881A 'А5881Д 'AS881A 'А5881А 'А5881А 'AS881A 'AS881A
Рис. 6.121
'AS881A 'ASS81A 'AS881A *ASSS1A 'AS881A 'ASSS1A ^AS681A 'AS881A
AW
G P
AW
co
G P
с
AW
co
G P
¦o-oJ
r»
ли/
co
G P
o-o-
p
ли/
С P
Г*
г
л//
G Р
Г
г
AIII
со
С Р
°; . о. I.1 : в ; :г2;из; ; -ie; \r*\b*i ¦ с241 "v е7 '
tt ; t tp с * t ; t fp 5 +1 : t +p. 5 + + •
Рис. 6.122
552
Глава 6. Коммутаторы и Арифметические устройства.
¦6.12. Пороговые схемы и мажоритарные элементы 553
с16 = G3 V P3G2 V P3P2Gi V P3P2P1G0 V Р3Р2Р1Р0С0,
с24 = G5 V P5G4 V P5P4G3 V P5P4P3G2 V PsP4P3P2Gi V
VP5P4P3P2PiG0 V P5P4P3P2PiPoco,
c32 = G7V P7G6 V Р7^6<25 V Р7ад<24 V P7P6P5P4G3 V
VP7P6P5P4P3G2 V
yP7P6P5P4P3P2PiGo V
На рис. 6.121 представлена структурная схема Л/,?/-32 с
параллельно-последовательно-параллельным включением вось-
восьми AZf/-4. Последовательно переносы проходят только через
два А//?/-4, т.е. четыре пары ALU-4 включены параллельно-
последовательно и представляют собой ALU-8, а полученные
четыре ALU-8 включены параллельно. Быстродействие таких
АЛ У приближается к быстродействию параллельных АЛ У.
Устройства переноса 4AS882A можно использовать и для по-
построения ALU-64 с параллельным переносом (рис. 6.122). По-
Последовательные переносы, имеющиеся в предыдущей схеме, за-
заменены на параллельные с помощью второго устройства пере-
переноса 74AS882A.
Устройство переноса 74AS282 предназначено для построения син-
синхронных параллельно-последовательных АЛУ, выполняющих ариф-
арифметические операции с двойной точностью. Принцип работы таких
АЛУ основан на том, что 2 х 4»п-разрядные числа обрабатываются
в АЛУ-4»п за два такта как 4га-разрядные числа. Экономия аппа-
аппаратных затрат получается за счет увеличения времени выполнения
арифметических операций.
Устройство переноса 74Л5282 описывается функциями:
с4 = Go V P0CY, cs^GxV PXGO V PXPOCY,
C12 = Gi V P2Gi V P2P1G0 V P2P1P0CY,
G = G3V P3G2 V P3P2G1 V P3P2PiG0, P - P3P2PyPo,
'AS881A 'AS881A 'AS881A 'AS881A
\дш
где перенос CY = cqqSiSqVcqqSiSqS/ CqiS\So VcoiSiSo- Сигналами S\
и So производится мультиплексирование источника переноса с указа-
указанием его активного уровня для работы с прямыми или инверсными
операндами (Si — селекция переноса Соо или'сох, So — задание ак-
активного уровня переносов соу или cOj, j = 0 и 1).
На рис. 6.123 показана структурная схема параллельно-последова-
параллельно-последовательного ALU-32 при работе с инверсными операндами — арифме-
арифметические операции над 64-разрядными числами X — хдэ ¦ ¦ -XiXq и
Y = Убз • • -УуУо выполняются за два такта. При выполнении операции
сложения в первом такте вычисляется сумма
3xi0 + y3l УхУо о
и перенос сзг, который запоминается в синхронном ??-триггере, а во
втором такте — сумма
*63 • • • Х33Х32 + УбЗ • • • 1/ЗЗУ32 + С32
ALU
SO
Рис. 6.123
х перенос Сб4- Мультиплексирование 32-разрядных чисел и источни-
источника переноса производится одновременно. Рассмотренную схему можно
вспользовать и для сложения <fc х 32-разрядных чисел за (fc тактов.
Соотношения F.58) можно представить в более общем виде
т—1 т —1
т-1
т-1
ст= V 9i Yl Pi v c« П Pi и П Pi - l'
>=0 j=i+l j=0 j=i+l
если i-fl > ra—1 (при использовании 4-разрядных секций АЛУ выход-
выходные переносы с,- = с^т). Эти выражения при т = 1, 2,..., 8 описывают
функционирование ИС 589ИК03 (рис. 6.116). Сигнал ЕС» = 0 перево-
переводит выход переноса Са в ^-состояние. С помощью одной ИС 589ИК03
В соответствии с рис. 6.117 можно построить ALU-Ш на восьми ALU-
4 1533ИПЗ. Сигнал С8 устройства переноса 589ИК03 будет являться
выходным переносом С32 ALU-32 с прямыми операндами.
6.12. Пороговые схемы и мажоритарные элементы
Пороговой схемой к из п называется А'С, имеющая п входов
|и один выход и реализующая функцию
f(v\ =
0, если J2^p<k,
где v — (in,.. .,хР,... ,a;i), 1 < к < п (суммирование осуще-
^ствляется по всем значениям р = 1,2,..., п). При значении к = 1
«пороговая схема вырождается в n-входовой ЛЭ ИЛИ, а при зна-
значении к — п — в n-входовой ЛЭ И. Пороговые схемы исполь-
используются в обнаружителях сигналов, работающих по принципу к
из п (п — число выборочных значений случайного процесса,
554
Глава 6. Коммутаторы и арифметические устройства
6.12. Пороговые схемы и мажоритарные элементы
555
к — число выборочных значений, превысивших заданный по-
порог, т. е. анализируемые случайные величины принимают толь-
только два значения — 0 или 1). В этом случае символы 0 и 1 явля-
являются числами 0 и 1, поэтому такие КС могут быть реализованы
с помощью двоичных сумматоров. Так как все входные перемен-
переменные имеют одинаковый вес — 1, то для их сложения с целью
последующего сравнения с порогом к требуются одноразрядные
двоичные сумматоры.
При реализации пороговых схем в МНФ в базисе И-НЕ по-
потребовалось бы в первом ярусе (?) ЛЭ И-НЕ, так как наимень-
наименьшее число сочетаний входных сигналов, сумма которых дости-
достигает или превышает порог к, равно (?). Второй ярус состоит из
одного ЛЭ И-НЕ с числом входов (?) = п\/к\(п — к)\.
Пусть требуется синтезировать пороговую схему, задавае-
задаваемую параметрами п = 9 и к = 6. При реализации данной поро-
пороговой схемы в МНФ в базисе И-НЕ потребовалось бы (§) + 1 =
9!/б!3! + 1 = 85 ЛЭ И-НЕ. Такой способ реализации неудовле-
неудовлетворителен.
На рис. 6.124,а изображена эта же пороговая схема, реали-
реализованная на двоичных сумматорах 555ИМ5, 155ИМ2 и 555ИМ6.
Все входные сигналы хр имеют вес 2° = 1, поэтому они подаются
на входы сумматоров, имеющих вес 1. Выходные сигналы сум-
сумматоров подключаются ко входам других сумматоров с учетом
их весов 2'. На вход 4-разрядного сумматора с весом 2 подана
константа 1 для смещения порога к до уровня 23 = 8. Тогда
ПРИ Ир=1 хр > 6 сигнал, равный 1, будет появляться на выходе
4-разрядного сумматора с весом 8. На рис. 6.124,а символами О
и 1 показано прохождение некоторой комбинации значений сиг-
сигналов хр через все сумматоры. Рассмотренная пороговая схе-
схема может быть построена и на трех 4-разрядных сумматорах
555ИМ6, один из которых включается по схеме двух однораз-
одноразрядных сумматоров (см. рис. 6.103,а).
Мажоритарным элементом (МЭ) называется пороговая схе-
схема с нечетным числом входов п, выходной сигнал которой равен
1 только при поступлении на ее входы не менее к = (п + 1)/2
входных сигналов хр, равных 1. Для реализации 13-входового
МЭ в МНФ в базисе И-НЕ потребовалось бы A3!/7!б!)+1 = 1717
ЛЭ И-НЕ, один из которых должен иметь 1716 входов.
На рис. 6.124,5приведена схема 13-входового МЭ, выполнен-
выполненная на четырех одноразрядных (D\ и D2), двух 2-разрядных
(D3 и DA) и одном 4-разрядном (D5) двоичных сумматорах. На
один из входов 4-разрядного сумматора D5, имеющих вес, рав-
равный 1, подана константа 1. Тем самым порог к — 7 смещается
сг>
SM
SM
Dl
SM
D2
SM
S3
— /<v>
>
и
хз —
0
x* 1
3 0
XB
x 1
8 1
3
0
X1O 0
X12
,. о
X13
вввинв
1
1
1
1
SM
SM
m
SM
SM
D2
2
1
2
1
2
1
2
1
l
0
0
1
r~
l
1
0
1
0
i
г
1BBHHZ
2
1
SM
D3
4
2
1
1BBHHZ
2
1
SM
D4
4
2
1
0
l
l
l
0
0
1
ВВВИН6
8
4
2
1
SM
D5
16
8
4
2
1
— /Cv)
Рис. 6.124
до значения к = 8. Выходной сигнал с весом 8 сумматора D5
будет равен 1, если 7 или большее число входных сигналов хр
примут значение 1.
В интегральном исполнении выпускаются мажоритарные
элементы (Majority Logic Gate), имеющие 3 E33ЛПЗ и 561ЛП13)
и 5 (MC1453QB) входов. Функция, выполняемая 3-входовым
МЭ, совпадает с функцией переноса одноразрядного сумматора:
/ = х\Х2 V х\Хз V 12^3) где хр — входные сигналы. Синтез МЭ,
имеющих 5, 7 и 9 входов, на 3-входовых МЭ был*рассмотрен в §
1.13, а функция, выполняемая 5-входовым МЭ, представлена в
.табл. 1.6. Функционирование 5-входового МЭ А/С1453(Ш (рис.
6.125) описывается выражением:
F.59)
' F = (hhh V hhh V hhh V hhh V h
\lhhh V /2/3/4 V /2/3/5 V /2/4/5 V /3/4/5) 9 P,
где Р (Polarity) — сигнал инвертирования функции выхода МЭ.
Из соотношения F.59) при подстановке определенных зна-
значений некоторых сигналов следует, что 5-входовой МЭ может
использоваться для выполнения различных переключательных
556
Глава 6. Коммутаторы и арифметические устройства
6.13. Умножители двоичных чисел
557
1
2
3
4
_3
8
8
10
11
12
13
14
"I
MCI 4530B
1
2
3
4
5
T
I
1
2
3
4
5
P
?3
8 - GND.ie - Уи,
Рис. 6.125
Г
Рис. 6.126
функций:
/5 = 1, /4 = 0 =» F = (Ji/2 V Л/з V /2/3) 9 Р — 3-входовой
МЭ, с возможностью инвертирования функции выхода F,
1Ъ = /4 = 0 => F = Л/з/з 9 i3 — 3-входовой ЛЭ И/И-НЕ,
/5 = 14 = 1 => F = (h V /2 V h) 9 -Р — 3-входовой ЛЭ
ИЛИ/ИЛИ-НЕ,
/5 = 14 => F = (/i/2/3 V /i/4 V /2Д V I3IA) @ Р — 4-входовая
пороговая схема с порогом А; = 3 и неравными весами входов
(вход Д имеет вес вдвое больший, чем остальные входы) с воз-
возможностью инвертирования функции выхода.
На мажоритарных элементах можно построить асинхронные по-
потенциальные триггеры, если ввести обратную связь с выхода на один
или два входа МЭ, так как это было сделано в § 6.4 при синтезе триг-
триггеров на мультиплексорах. На рис. 6.126,а показан асинхронный по-
потенциальный триггер, описываемый функцией переходов
где Iihh = S\f — сигнал установки триггера в состояние Q = 1,
I1I4I3 = R\t — сигнал установки триггера в состояние Q = 0. При
одновременном изменении нескольких входных сигналов могут воз-
возникнуть состязания (см. § 2.2), приводящие к неправильному сраба-
срабатыванию триггера. Полученный Дд/-5д/-триггер отличается от R-S-
триггеров, рассмотренных в § 3.3, тем, что условие RmSm — 0 выпол-
выполняется автоматически при любых значениях входных сигналов /*.
На рис. 6.126,5 изображен асинхронный потенциальный Rm~Sm-
триггер, описываемый функцией переходов
где I1I2 = Sm — сигнал установки состояния триггера Q = 1,
7^2 = Rm — сигнал установки состояния Q = 0. Функции возбу-
возбуждения триггера могут быть найдены методом, изложенным в § 1.6:
72 = Q+QVM<3+ vg), h = Q+QVh2Q+ vhiQ+ \zh2tnQ.
6.13. Умножители двоичных чисел
Производительность ЭВМ в значительной степени опреде-
определяется временем выполнения операции умножения. Программ-
Программная реализация в микроЭВМ операции умножения двух операн-
операндов X и У с помощью операций сдвига и сложения требует зна-
значительного времени. Наибольшее быстродействие достижимо в
умножителях, выполненных на основе КС.
Простейший способ построения комбинационного умножите-
умножителя п х т-разрядов следует из алгоритма умножения двоичных
чисел:
Р = ХхУ = Хх B/Ш-12-1 + • • • + t/121 + 2/о2°) =
ГП — 1
ГП — 1
х yjV = ? Pjt
j0
где X =¦ xn-i
= ?
i=0 j=0
.х\Хо — множимое, У = j/m-i ¦¦¦УгУо — мно-
множитель, Pj = X X 2/j2J — частичные произведения. Процесс
-умножения при п — т = 4 поясняется схемой:
272625242322212° — веса разрядов,
110 1 =Х= 13ю,
х 1 0 1 1 = У = 11,„,
+
1
0
+
0
1
0
1
0
0
0
1
1
0
1
1
1
0
0
1
0
1
1
1
1
= Ро = 13,
= Pi = 26,
= Pi = 0,
= Рз = 104,
= Р = 143,
+
1
P7P6PsP4P3P2PlP0 = F-
Принцип построения комбинационного умножителя 4x4-
разряда, изображенного на рис. 6.127, предельно ясен из вы-
вышеприведенной схемы умножения. .
Матричные умножители и умножители на основе
ПЗУ. Пусть заданы п- и m-разрядные целые числа
¦**¦ п ~~~ "^Я"" 1 • " • *** 1 "«Оj ^^л ^~ я™1!. • • * 1 "О^
Ут — Ут-1 ¦ ¦ -2/l2/Oi Вт = im_i . . .bib0.
Максимальные значения этих чисел равны 2П — 1 и 2т — 1. Тогда
(Лп X Ут + Ап + х>т)таХ =
= BП - 1)Bга - 1) + 2П - 1 + 2га - 1 = 2п+т - 1,
Т. е. при любых значений Хп и Ут произведение XnxYm предста-
вимо не более чем п + т разрядами. Для двухразрядных чисел
558
Глава 6. Коммутаторы и Арифметические устройства
6.13. Умножители двоичных чисел
559
SM
SM
SM
-Рз
Ро
Рис. 6.127
Уо"
&
Ai
дг
50
со
SM
so
СП
SM
SO
СЛ
Уг
т
&
Ai
аг
50
со
so
ел
Рис. 6.128
можно записать:
X2xY2 + А2 + В2 = х\х0 х
= (Ц21 + io2°) х (г/121 + 2/02°) + ax2x + ao2° + М1 + Ь02° =
= xi2/i22 + (i!2/o + Ю2/1 + а! + bi) • 21 + (хоуо + а0 + Ьо) ¦ 2°.
Эти вычисления могут быть выполнены с помощью четырех
одноразрядных комбинационных сумматоров (рис. 6.128,а):
Ei = ЫУо + а0 + Ьо) • 2° = cx2x + 502°, выход s0 (вес 2°);
?2 = ЫУ1 + bi + ci) • 21 = с222 + «121, выход с2 (вес 22);
Ез = (*i!to + «I + s'i) ¦ 21 = С222 + «121, выход Sl (вес 21);
Е4 = (х№ + С2 + сг) • 22 = с323 + 5222, выходы s2 (вес 22)
и sz = с3 (вес 23).
Очевидно, что X{Xyi = i,&2/«, поэтому арифметическое умно-
умножение выполняется ЛЭ И, а сумматоры выполняют функции
So = Ао ф Во Ф Со, Сх = Л050 V Л0С0 V 50С0,
где Ло = А\А2. На рис. 6.128,6^показано упрощенное условное
обозначение такого умножителя двухразрядных чисел (выход
с2 не подключен ко входу Ь2 для получения возможности на-
наращивания разрядности умножителя). Сумматоры обозначены
кружками, внутри которых указано число i + j, характеризую-
характеризующее вес произведения цху-j, равный 2t+-?. На рис. 6.129 приведен
умножитель двух 4-разрядных чисел, построенный на основе
умножителей 2-разрядных чисел (входы для подачи произве-
произведений Х{ х 2/j не показаны). Если положить а, = 0 и bj — О
(г = 0,1,2,3, j = 0,1,2,3), то схема будет выполнять функцию
Р = P7-.-PiPo = x3...xix0 X 2/3---2/12/О-
Из рис. 6.129 видно, что схема умножителя имеет регуляр-
регулярную структуру и может быть расширена до любых значений п
и т. Такие КС называются матричными умножителями. Ма-
Матричные умножители могут быть построены на одноразрядных
сумматорах и с иной структурой межразрядных связей.
На рис. 6.130 показаны ИС умножителей MPL {Multiplier):
561ИП5 — матричный умножитель 2x2 разряда, выполнен-
выполненный по структурной схеме, показанной на рис. 6.128,а;
74284 — умножитель 4x4 разряда на основе ПЗУ с выхо-
выходами старших разрядов произведения РтР^Р^Р* (Е — E\Ei —
стробирующий сигнал; при значении Е = 0 все выходы прини-
принимают значение 0);
74285 — умножитель 4x4 разрядов на основе ПЗУ с выхо-
выходами младших разрядов произведения Р3Р2Р1Р0 (Е = Е1Е2 —
560
Глава 6. Коммутаторы и арифметические устройства
6.13. Умножители двоичных чисел
561
?г аз _рз
Рис. 6.129
X
0
1
У
0
1
a
0
1
в
п
и
1
2
«PL
'4334
s
0
1
2
3
сг
6
11 -=
9 -?-
7 3
~2
*- А
X
0
1
?
3
у
0
1
2
3
&?
'284
MPL
Р
4
S
6
7
'285
3
S
12. JL
11 4
12
— _э
2
X
0
1
2
3
0
1
2
3
&г
¦ 1
2
MPL
a
р
4
5
6
7
11
11
10
е - ОН), is - V
е - GND, is - V
Рис. 6.130
6 - GM), 18 - V
561ИП5
стробирующий сигнал; при значении Е = 0 все выходы прини-
принимают значение 0).
Все одноразрядные сумматоры умножителя 561ИП5 постро-
построены по схеме, изображенной на рис. 6.131:
s = х • у ф а © 6, с = а • 6 V а • (х • у) V 6 • (х • у).
На рис. 6.132 показана схема матричного умножителя 4x4
разряда, выполненная на ИС 564ИП5 в соответствии со струк-
структурой, изображенной на рис. 6.129. Ана-
Аналогично могут быть построены к матрич-
матричные умножители пхтп, гдеп > 4 и m > 4.
Умножители на основе ПЗУ выпол-
выполняются записью в них таблицы умноже-
умножения n-разрядных чисел, что требует объ-
объема памяти ПЗУ 2п - 22в бит, In входов
и 2п выходов. Понятно, что такие умно-
умножители могут быть реализованы только
для небольшого числа п из-за быстрого
увеличения с ростом п необходимого объема памяти, а также
увеличения числа выводов ИС. Например, умножитель 8x8
разрядов требует 1 Мбит памяти и имеет 32 вывода для подачи
сомножителей и выдачи 16-разрядного произведения.
На рис. 6.133,а показан умножитель 4x4 разряда, выпол-
выполненный на ИС 74284 и 74285, а на рис. 6.133,5— его упрощенное
графическое обозначение. Каждая ИС содержит дешифратор
адреса, выполненный в виде матрицы 24 строк и 24 столбцов.
На адресные входы дешифратора подаются разряды сомножи-
сомножителей X hY, что обеспечивает выбор одной из ячеек памяти, в
которой запрограммировано значение произведения X xY (или
только часть разрядов произведения).
На основе ИС 74284 и 74285 можно построить умножители
пхтп разрядов при любых значениях пит. Пусть требуется по-
получить умножитель 8x8 разрядов. В этом случае сомножители
можно записать в виде X = ХмХь и У = YmYl, гДе
Рис. 6.131
Хм = х7хвх5х4, XL = х3х2хгхо, Ум = У7УвУ5У4, Уь = УзУ2У1Уо-
Тогда произведение 8x8 разрядов можно представить в виде:
Р = X х У = (ХМ24 + XL2?)(YM24 + YL2°) =
= (ХмхУм)-2* + (XMxYL)-2* + (XLxYM)-24 + (XLxYL)-2°.
Из этого следует, что умножитель 8x8 разрядов должен
содержать четыре умножителя 4x4 разряда для вычисления
произведений
XL х YL, XL x YM, Хм х YL, XM x YM
36 Пухальсхай Г. И., Новосельцева Т. Я.
Глава 6. Коммутаторы и арифметические устройства
6.13. Умножители двоичных чисел
563
' Уо-
Уз"
X
о
1
У
УоН°
У4-
"Д
о
1
т|
о
1
г
«PL
Уо~
Уг-
Уз-
*2-1
О
1
Т1
о
1
г
HP,
D
Я61МПЯ
у
о
1
У
о
1
1
о
1
Т
о
1
г
MPL
сг
п
Уз~
у
о
1
Т
о
1
о
1
Т
о
HP,
и
Рис. 6.132
1
г
э
7
о
1
г
з
&г
1
г
мн.
MPL
'283^-284
КО
XI
хг
хэ
4x4
РО
Р1
р;
РЭ
Р4
Р5
Р6
Р7 ?-
г1
Рис. 6.133
и двоичные сумматоры для сложения произведений, получае-
получаемых на выходах четырех умножителей 4x4.
Структурная схема умножителя 8x8 разрядов, построен-
построенная на основе ИС 74284 и 74285, показана на рис. 6.134,а. На
выходах умножителей 4x4 разряда указаны веса разрядов 2J
полученных произведений. Выходы с одинаковыми весами для
сумматоров логически равноценны, поэтому они могут пода-
подаваться на любые входы сумматоров, имеющих такой же вес.
Из рис. 6.134,а видно, что имеется по три разряда с весами от
24 до 211, а значит, все четыре полученных произведения не
могут быть просуммированы одним двоичным многоразрядным
сумматором. Для сокращения числа разрядов, имеющих оди-
одинаковый вес, до двух, включены 8 одноразрядных сумматоров.
Для получения результата 16-разрядного произведения теперь
достаточно использовать 12-разрядный сумматор или ALU-12.
Рассмотренная схема эквивалентна умножителю 8x8 разря-
разрядов, выполненному на ПЗУ (ROM — Read Only Memory — па-
память только для чтения) объемом 1 Мбит с записанной табли-
таблицей умножения 8-разрядных чисел (рис. 6.134,6).
Быстрые умножители. Пусть требуется вычислить про-
произведение двух целых положительных чисел
X - xn-i.. .жхжо и Y = УбУ5У*УзУ2У1Уо-
Тогда произведение Р = X х Y можно представить в виде
б
Р = X ¦ (у626 + У525 + у424 + уз23 + у222 + ух2г + уо2°) = ? Р,.
j=o
Величины X • yj ¦ 2J = Pj называются частичными произ-
произведениями. Число частичных произведений равно числу разря-
разрядов множителя Y. Рассмотренный выше матричный умножи-
умножитель (рис. 6.132) и производит вычисление таких частичных
произведений с совмещением операции их суммирования в ка-
каждой ступени вычисления Pj.
Выражение для Р можно преобразовать к виду:
Р = X ¦ [@ + у6 + J/5J6 + (-2у5 + 1/4 + УзJ4 +
+(-2у3 + Уг + УгJ2 + (-2У1 + у0 + 0J°]
на основании элементарного соотношения
используемого для нечетных значений j. Все частичные произ-
произведения
36*
564
Глава 6. Коммутаторы и арифметические устройс
Рис. 6.134 ,
6.13. Умножители двоичных чисел
565
имеют одинаковую структуру, а их число уменьшилось вдвое по
сравнению с числом частичных произведений X • j/j • 2J, т. е. при
использовании рассмотренного преобразования в каждой ступе-
ступени вычисления частичного произведения производится умноже-
умножение сразу на два разряда множителя У. Такой метод вычисле-
вычисления произведения называется модифицированным алгоритмом
Бута. Легко показать, что алгоритм Бута справедлив и для
умножения двоичных чисел, представленных в дополнительном
коде, причем произведение выдается также в дополнительном
коде.
Покажем, что частичные произведения X • (—2 • j/j+i + j/j +
У]-\) достаточно просто реализуются с помощью КС. Не теряя
общности, можно положить j' = 0, тогда функционирование КС
будет описываться выражением:
Так как yj = 0 или 1, то величина в скобках может прини-
принимать значения от -2 до +2, т.е. число N = -2,—1,0,+1,+2.
Пусть X • N = — 2Х. Это означает, что множимое X следует
сдвинуть на один разряд влево, а результат необходимо пред-
представить в дополнительном коде для выполнения суммирования
частичных произведений. Дополнительный код частичного про-
произведения в этом случае [—2Х]д = 2Х + 1. При этом возникает
задача расширения разрядной сетки частичных произведений
до разрядной сетки всего произведения Р = X х У, которое име-
имеет большее число разрядов по сравнению с младшим частичным
произведением.
Пример 1: X = +5, У = +6, Р = X х Y = +30
0.101= [+5]д,
х0.1Ю=
[У]д=0110
A0 0 > =>-2.Y-2° = -X -21
1 11.0 110=[-Л'-21]д,
+о.101000= [+x • г3^,
0.01 1 110= [Р]д.
Пример 2: X = 19, У = -27, Р = X х У = -513
0.10011= [+19]д, [У]д =1.001 0 1
х 1.00101= [-27]Д) ( 0 1 0 ) => +Х • 2°
О 000 00.10011 = [+Х -2°]д, @1 0 ) => + * -22
+ 0 000.10 01100= [+Л--22]Д) A00)=>-X -25
+ 1.011 0 1 00000= 1-Х ¦ 25]д,
1.011 1 1 11111=[Р]д.
566
Глава 6. Коммутаторы и арифметические устройства
6.13. Умножители двоичных чисел
567
Таблица 6.27. Быстрый умножитель 4x2 разряда
555ИП8
531ИК1
i
0
1
2
3
4
5
6
7
У1
0
0
0
0
1
1
1
1
Уо
0
0
1
1
0
0
1
1
У-i
0
1
0
1
0
1
0
1
D4
0
Х3
Я?3
¦IT 3
я?з
X3
X3
0
D3
0
X3
X3
X2
X->
X3
X3
0
D2
0
X2
X2
xl
x\
X2
X2
0
Dx
0
xi
xi
XO
iff
xl
x\
0
A>
0
x0
x0
x-l
X-l
iff
x0
0
CO
0
0
0
0
1
1
1
0
[X ¦ N]o
0
X
X
2X
2X
X
X
0
Операция
+0
+x
+x
+2X
-2X
. -x
-X
+0
X
г
**
0
X
г*
х*
X
г-
X
г-
0
*3
0
*3
хз
0
у-1
1
1
0
1
0
0
0
0
Yo Yo Yq
Рис. 6.135
Табл. 6.27 задает функционирование 4 X 2-разрядного бы-
быстрого умножителя, где [X • N]o — обратный код числа X ¦ N,
X = х3х2х\хй. Функция D\ введена для расширения разряд-
разрядной сетки частичных произведений, а функция со предназначе-
предназначена для преобразования обратного кода в дополнительный.
Из диаграмм Вейча (рис! 6.135; х» = xr_j), составленным по
табл. 6.27, видно, что
со = У1У0У-1, F.60)
а функции Dr (г = 0,1,2,3) минимизации не поддаются, т.е.
Д. = хгК\ V хтК-2 V xr-\Kz V жг_!А'4 V хтКь V хгК6,
Функции Dr и D\ несложно представить в форме
Dr = Xr-ihiTJ! Vz"r-i/i2l/i Vxr/i3y! Vxrh3yi, r = 0,1,2,3,
D4 = x3hiy1 V Ж3/12У1 V x3h3y1 V x3h3yi, F.61)
где hx = уоУ-i, h2 = У0У-1, /13 = yo © y-i- По этим функциям
может быть построена КС, реализующая быстрый умножитель
4x2 разряда.
На рис. 6.136 показаны ИС:
13
14
13
1
2
11
1?
4
X
-1
0
1
2
3
у
-1
0
1
L
'261
a
0
1
2
з
4 <
в - GHD, is - V^ 23
22
21
20
X
-1
0
1
2
Э
4
"Г
0
1
2
Э
Y
-1
0
1
Р
СО
MPL
Дт23
80S
S
0
1
2
э
4
5
С4
12 - GND, 24 -
н ' ^J [U |
Рис. 6.136
Рис. 6.137
555ИП8 — быстрый умножитель 4x2 разряда, построенный
в соответствии с F.60) и F.61);
531ИК1 — быстрый умножитель 4x2 разряда с сумматором
частичных произведений.
Умножитель 555ИП8 содержит пять асинхронных потен-
потенциальных /}-2/-триггеров для фиксации функций Dr: Q+ =
DrL V QrI, где г = 0,1,2,3,4. Схема разрядов Dr (г = 0,1,2,3)
показана на рис. 6.137. Если L = 1, то осуществляется прямая
передача значений Dr на выходы Qr. Фиксация значений Dr в
триггерах Qr используется для построения быстрых конвейер-
конвейерных умножителей (см. § 6.14). Таким образом, ИС 555ИП8 мо-
может использоваться для проектирования как конвейерных, так
и обычных п х m-разрядных быстрых умножителей.
На рис. 6.138 показана схема быстрого умножителя 8x4
разряда. Четыре ИС 555ИП8 (L = 1) формируют два частич-
частичных произведения с весами разрядов от 2° до 29 и от 22 до 211
(сигналы соо и сог необходимы для преобразования обратного
кода в дополнительный). Константы единица с весами 28, 29
и 211 добавляются для правильного суммирования частичных
произведений в дополнительном коде с расширением разряд-
разрядной сетки. Так как частичные произведения представляются в
дополнительном коде, то и сомножители должны подаваться на
умножитель в дополнительном коде. Понятно, что произведение
Р = X X Y = р\\ .. .pipo будет также представлено в дополни-
568
Глава 6. Коммутаторы и арифметические устройства
Уг
1 —
«PL
SM
SM
г1
г4
У1-
Уг"
1-
4
Уг"
1 —
MPL
SM
SM
SM
SM
."Г
г9
-Pi
-p0
Рис. 6.138
6.13. Умножители двоичных чисел
569
тельном коде. Если xj и уз — знаковые разряды сомножителей,
то ри и рю — знаковые разряды произведения (рц = рю = О
— произведение положительное, рц = рю = 1 — произведение
отрицательное).
В табл. 6.28 указано число разрядов частичных произведе-
произведений, имеющих одинаковый вес 1К Из табл. 6.28 видно, что даже
два частичных произведения не могут быть просуммированы
с помощью 12-разрядного двоичного сумматора. Поэтому про-
производится предварительное суммирование разрядов частичных
произведений с помощью одноразрядных сумматоров (напри-
(например, 555ИМ5). После того, как таким способом будет получе-
получено не более, чем по два разряда с весами, большими 2°, сум-
суммирование сформированных двоичных чисел выполняется на
12-разрядном сумматоре, построенном, например, на трех ИС
555ИМ6. Схема суммирования разрядов частичных произведе-
произведений с помощью одноразрядных сумматоров называется деревом
Уоллеса [9] (в данном случае имеется только основание дерева
из-за малого числа частичных произведений).
Таблица 6.28. Число разрядов
частичных произведений
Вес
разряда
2°
21
22
23
24
25
Число
разрядов
2
1
3
2
2
2
Вес
разряда
26
2'
2«
29
210
211
Число
разрядов
2
2
3
2
1
1
Аналогично схеме на рис. 6.138 может быть построена схе-
схема быстрого умножителя при любом числе^п и m разрядов
сомножителей. При этом следует пользоваться правилом: две
константы единица с весами 2" и 2n+1 добавляются к первому
(младшему) частичному произведению, а к остальным частич-
частичным произведениям — только по одной константе единица с
весами 2П+3, 2П+5, 2П+7 и т. д.
На основе рассмотренного выше принципа быстрого умноже-
умножения (на два разряда множителя) построена и схема ИС 531ИК1
(рис. 6.136), которая одновременно выполняет и суммирование
частичных произведений. Схема, вычисляющая частичные про-
произведения 4x2 разряда, описывается табл. 6.29. Функции D\ и
570
Глава 6. Коммутаторы и арифметические устройства
6.13. Умножители двоичных чисел
571
Таблица 6.29. Вычисление частичных произведений
г
0
1
2
3
4
5
6
7
t/i
0
0
0
0
1
1
1
1
Уо
0
0
1
1
0
0
1
1
V-i
0
1
0
1
0
1
0
1
А
0
Х3
Х3
х4
«4
х3
х3
1
,А
0
Х3
|А
0
хз
гза?з
Х4
х4
х3
х3
1
х*>
х3
1
«А
0
*2
Х2
х\
Х1
х2
х2
1
А
0
*1
*1
г0
XI
1
А>
0
*о
го
Z-1
Х-1
х0
х0
1
[Х-ЛГ]0
О
X
X
2Х
2Х
X
X
1
Операция
+0
+х
+х
+2Х
-2Х
-X
-X
-0
Z>5 введены для расширения разрядной сетки частичных произ-
произведений, а для преобразования обратного кода в дополнитель-
дополнительный используется сигнал Cq = у\.
Выходы разрядов sT суммы частичных произведений ИС
531ИК1 описываются выражениями:
5" = 55 . . . S\Sq =
= Г КгКзК3К2КгКо + (D5 ® 7)... (Do 9 7) + с0 при i = 1... 6,
\ К3К3К3К2К1К0 + D5 ... DiD0 + с0 при г = 0 и 7,
(О, если S < 24,
°4 ~ \ 1, если 5 > 24,
где А'зЛ'гА'гЛ'о — частичное произведение, вычисленное другой
ИС, Р (Polarity) — вход управления полярностью, переключа-
переключающей ИС на работу с инверсным множимым X.
На рис. 6.139 показана схема быстрого умножителя 8x6 раз-
разрядов, выполненная на шести ИС 531ИК1. Сомножители, как и
в схеме на рис. 6.138, подаются в дополнительном коде (х7 и
t/5 — знаковые разряды), и результат произведения выдается
в дополнительном коде (р13 = Pi2 = 0 — произведение поло-
положительное, pi3 = Р12 = 1 — произведение отрицательное). При
умножении п- и m-разрядных отрицательных чисел X uY мак-
максимальной величины A.0 .. .00 и 1.0 .. .00), модуль которых ра-
равен 2" и 2т, при п = 8 и т = 6 получаются значения: р\з = 0
и Ри — 1, что при использовании в качестве знакового разряда
только р\з дает правильный результат умножения.
БИС умножителя 12x12 разрядов 1802ВР4. Эта БИС
(рис. 6,140) выполняется по ТТЛШ-технологии (зарубежный
аналог MPY-Y1 фирмы TRW). Время умножения 12-разрядных
*0~
х,-
*?-
*4"
у _
у*-
х _
X -1
X н
х _
Х-г-
Уо"
У1
L
-г
1
[
X
-1
0
1
2
3
4
Т
т
-1
0
1
>р
со
X
-1
0
1
?
3
4
К
т
-\
0
р
со
HPL
«PL
Ро
S
0
1 -
5
С4-.
0
1
С4
Pi
L
х0—
Х2 —
*з—
у —
у —
Уз-Т
р
х —
х —
хз—
Х6—
х_-г
у —
Уг
Уз
Г
f
X
-1
0
1
2
3
4
Т
0
2
3
Т
-1
0
1
Р
СО
X
-1
0
1
2
3
4
т
2
7"
-1
0
р
со
WL
MPL
Рг
о J
1 -
5
С4-,
0
1
2 .
5 .
С4
Рз
1 S31WU
L
*о—
*1 —
*з—
*4 —
Уз—
У4 —
Уз-'
г
F
хэ—
Х4 —
хз—
Х6—
Х7"Т
Уз~
У4~
Уз
г
f
X
-1
0
1
2
3
4
К
Q
2
з
"
-1
и
1
>р
со
У
-1
0
1
2
3
4
К
Т
-1
и
р
со
WL
«PL
L
0 -»
1 -»
2 -*
3 -)
4
5
С4 1
,
0 •
1
2
3
4
5 .
С4
I
¦р8
¦fc
Рис. 6.139
1802ВР4
4
1
64
63
Н
61
37
60
5?
зэ
41
36
33
34
33
ВТ
ВТ
47
46
43
44
43
4
23
27
26
21
22
хо
XI
Х2
ХЗ
Х4
Х5
Х6
Х7
Х8
Х9
XI0
XII
тех
СХ
RHD
>CY
TCY
Y0
Y\
YZ
УЗ
У4
Y5
У6
У7
У8
У9
У10
У11
FT
>CL
AFL
э_
12
11
12
13
11
13
16
17
1_6
13
20
23
30
31
32
33
34
33
36
37
38
33
40
23,24 - GND
46,49,30 - V
Рис. 6.140
572
Глава 6. Коммутаторы и арифметические устройства
чисел не превышает 110 не, мощность потребления не более 3
Вт. На рис. 6.141 показана структурная схема этой БИС:
Хц - Хо — 12-разрядный операнд, который может предста-
представлять собой 12-разрядное положительное число (число без зна-
знака) или дополнительный код числа Хю - Хо (число со знаком,
Хц — знаковый разряд);
Уц ~Уо — 12-разрядный операнд такого же назначения, что
и Хц - А'о;
ТСх (Two's Complement — дополнительный код двоичного
числа) — указатель дополнительного кода числа Хю - Хо (при
тсх = 1);
ТСу — указатель дополнительного кода числа Ую - Уо',
Сх — тактовый сигнал записи Хц ~ Хо и ТСх в регистр
памяти RG;
Су — тактовый сигнал записи Уц - Уо и ТСу в регистр
памяти RG;
'и-о
ТСу-
JWD-
не
12x12
SU
См-
Ft-
5?
не
1802ВР4
>c
-FT
не
Рис. 6.141
MPL 12 x 12 (MPL — Multiplier) — матричный умножитель;
SU (Shift Unit) — сдвигающее устройство;
RS (Right Shift — сдвиг вправо) — указатель присвоения
знака произведения младшей группе разрядов рц - ро;
Cl — тактовый сигнал записи в регистр памяти младшей
группы разрядов произведения (L — Least — младший);
См — тактовый сигнал записи в регистр памяти старшей
группы разрядов произведения (М — Most — старший);
6.13.
Умножители двоичных
Таблица 6.30
тсх
0
0
1
1
0
1
1
1
ТСу
0
1
0
1
1
1
1
1
Опе-
Операнд
X
Y
Р
X
Y
Р
X
Y
Р
X
Y
Р
X
Y
Р
X
Y
Р
X
Y
Р
X
Y
Р
чисел
573
Примеры вычисления произведений
165
0
0
F
0
0
F
0
0
F
0
0
0
0
0
F
0
0
0
0
0
3
0
0
с
Вес
16416316216116°
0
0
F
0
0
F
0
0
F
0
0
0
0
0
F
0
0
0
0
0
F
0
0
0
0
0
Е
0
0
F
0
0
F
0
0
0
0
0
В
0
0
0
0
0
F
0
0
0
F
F
0
F
F
0
F
F
0
F
F
0
С
F
7
С
F
7
8
8
0
8
7
8
F
F
0
F
F
0
F
F
0
F
F
0
0
F
F
0
F
F
0
0
0
0
F
0
F
F
1
F
F
1
F
F
1
F
F
1
1
А
А
1
А
А
1
1
1
1
F
0
Десятичный
эквивалент
+4095
+4095
+16769025
+4095
-1
-4095
-1
+4095
-4095
-1
-1
+1
+3075
-6
-18438
-1023
-6
+6138
-2047
-2047
+4190209
-2047
+2047
-4190209
Числа
X nY
без знака
без знака
без знака
со знаком
со знаком
без знака
со знаком
со знаком
без знака
со знаком
со знаком
со знаком
со знаком
со знаком
со знаком
без знака
Ft (Flag Transparency — признак прозрачности) — указа-
указатель прозрачности регистров памяти произведения;
О El, О Ем (Output Enable) — разрешение выходов младшей
и старшей групп разрядов произведения (при ОЪь = 1 и ОЕм =
1 выходы DOi находятся в Z-состоянии);
RND (Rounding — округление) — указатель округления
произведения до 12 старших разрядов.
В табл. 6.30 приведены примеры вычислений произведений
для операндов со знаком и без знака (операнды представлены
в 16-ричной системе счисления; соответствия между двоичной,
десятичной и 16-ричной системами счисления см. в табл. 1.2).
В табл. 6.30 приведены значения произведения без округле-
округления (RND = 0) и без присвоения знака младшей группе разря-
разрядов произведения (RS = 1). Если хотя бы одно число задано со
574
Глава 6. Коммутаторы и арифметические устройства
знаком, то произведение выдается в дополнительном коде.
Округление результата умножения производится при подаче
сигнала RND = 1. Значение сигнала RND записывается в D-
триггер импульсным сигналом
dCx V Су = CydCx VCxdCy,
т.е. перепадом любого из тактовых сигналов, при условии, что
другой равен 0. Если этот триггер находится в состоянии Q = 1,
то в разряд рц добавляется единица (число 211).
Присвоение знака младшей части произведения рц - ро про-
производится по сигналу RS = 0. Такое присвоение следует ис-
использовать только при умножении чисел со знаком (ТСх = 1>
ТСу — 1). В этом случае модуль произведения представляется
22-разрядным числом р^\ ~ Ро» а. знак фиксируется в разряде
Р22- Результат умножения для чисел со знаком представляет-
представляется в дополнительном коде и присвоение знака младшей группе
разрядов производится с помощью сдвигающего устройства SU
по правилу:
P23 * P22 < * * • * Pl2 < PllPlOP9 • • РО
(знаковый разряд ргг поступает в старший разряд рц младшей
группы разрядов произведения и в разряд Ргз)-
Значение сигнала Ft — 1 переводит регистры памяти про-
произведения в прозрачный режим работы, при котором любые
изменения информационных сигналов D сразу же передаются
на выход (сигнал Ft = 1 блокирует действия тактовых сигна-
сигналов Cl и См)- Прозрачные .D-триггеры могут быть выполне-
выполнены на основе 1?/Д-5-триггеров, описываемых функцией пере-
переходов Q+ = SV (DdH V QdH) ¦ Л. Если положить S = D • FT и
R = D ¦ FtFt (RS = 0), то функция переходов будет иметь вид:
Q+ = D-FTV (DdH V QdH) ¦ D ¦ FTFT. F.62)
Из этой функции следует, что при Fj = 1 значение Q+ = D
не зависит от тактового сигнала. На рис. 6.142,а показана струк-
структурная схема прозрачного .D-триггера, выполненная в соответ-
соответствии с F.62), а на рис. 6.142,5— его условное обозначение.
Выходы произведения с тремя состояниями позволяют под-
подключать их непосредственно к системной шине данных микро-
ЭВМ, т.е. умножитель можно использовать в качестве внешне-
внешнего устройства для ускорения вычислений. Наличие входных и
выходных регистров дает возможность использовать умножи-
умножитель в конвейерных устройствах обработки данных. Выпуска-
6.13. Умножители двоичных чисел
575
Н ' 1-е
н
555ИП9
Рис. 6.142
X
0
\
г
3
4
5
6
7
У
>С
> М
X
*
MPL
'364
Р
Рис. 6.143
в - GND, is -
Рис. 6.144
ются также БИС умножителей 1802ВРЗ (MPY-8) — умножи-
умножитель 8x8 разрядов и 1802ВР5 (MPY-16 фирмы TRW) — умно-
умножитель 16 X 16 разрядов [26, 27].
Последовательные умножители. В последовательных
умножителях, вычисляющих n+m-разрядное произведение Р =
Х Y
у
Хп X Ym, где
, Ym = ym-\
n-разрядное множимое Хп записывается во внутренний регистр
памяти умножителя, а разряды множителя Ym подаются на
умножитель последовательно, начиная с младшего разряда.
Из традиционного алгоритма умножения чисел следует, что
умножитель должен содержать накапливающий сумматор, со-
состоящий из n-разрядного двоичного комбинационного суммато-
сумматора и сдвигающего регистра, одновременно используемого в каче-
качестве аккумулятора старших разрядов суммы (рис. 6.143; п = 8).
Регистр памяти числа Х& построен на асинхронных потенциаль-
потенциальных D-i-триггерах, а 9-разрядный сдвигающий регистр — на
D-LIД-триггерах. Загрузка множимого Х$ производится сиг-
сигналом L = R — 0, который одновременно сбрасывает в 0 сдви-
сдвигающий регистр. Умножение числа Хп на один разряд yk (k
-•— номер разряда и номер такта) множителя Ym производится
набором из п ЛЭ И: х,- • yk = Х{ X yk. Пока поступают раз-
разряды множителя ук, сдвигающий регистр работает в режиме
синхронной загрузки (М = 0). Эффект сдвига при загрузке по-
576
Глава 6. Коммутаторы и арифметические устройства
6.14. Конвейерные устройства.
577
Таблица 6.31. Последовательный умножитель
к
0
1
2
3
4
5
6
7
8
9
10
И
12
13
14
RM
0 х
1 0
1 0
1 0
1 0
1 0
1 0
1 1
1 1
1 1
1 1
1 1
1 1
1 1
1 1
/
X
1
1
0
1
0
1
X
X
X
X
X
X
X
X
V8V7V6W5V4V3V2V1 Уо
000000000
0 10 110 10 1
10 0 0 0 1111
0 10 0 0 0 111
0 111110 0 0
0 0 111110 0
0 11110 0 11
0 0 11110 0 1
0 0 0 11110 0
0 0 0 0 11110
0 0 0 0 0 1111
0 0 0 0 0 0 111
0 0 0 0 0 0 0 11
000000001
0 00000000
BecQ*
0
1
2
4
8
16
32
64
128
256
512
1024
2048
4096
8192
лучается за счет подачи разрядов аккумулятора Qr+i с весом
2r+1 на входы сумматора Вт с весом 2Г (г = 0,1,...,7). При-
Пример вычисления произведения Х$ X Ye = 181 х 43 = 7783 =
212 + 211 + 210 + 29 + 26 + 25 + 22 + 21 + 2° представлен в табл. 6.31.
Умножение выполняется за п + тп = 14 тактов с представлением
14-разрядного произведения Р в последовательном коде на вы-
выходе младшего разряда Qq — р1 сдвигающего регистра. Сигнал
М производит переключение сдвигающего регистра с режима
синхронной загрузки в режим сдвига (тп тактов производится
загрузка чисел с выхода сумматора и п тактов — сдвиг для вы-
выдачи старших разрядов произведения). Число Ym может иметь
произвольную разрядность.
Последовательный умножитель 8x1 бит 555ИП9, построен-
построенный по рассмотренному принципу, показан на рис. 6.144.
6.14. Конвейерные устройства
Реализация переключательных функций двухъярусными
КС приводит к большим аппаратным затратам, что при слож-
сложных функциях практически не оправдано. Снизить аппаратные
затраты (число ЛЭ) можно использованием скобочных форм
функций, которым соответствуют многоярусные КС. Однако та-
такой способ реализации переключательных функций приводит к
значительному снижению быстродействия КС.
Принцип построения конвейерных устройств. Ско-
Скорость преобразования однотипной информации многоярусными
КС (рис. 6.145) можно значительно увеличить с помощью кон-
конвейерной передачи информации от яруса к ярусу (рис. 6.146).
В конвейерных устройствах между ярусами КС устанавлива-
устанавливаются регистры памяти (РП), которые могут выполняться как
на асинхронных потенциальных, так и на синхронных тригге-
триггерах. Если на рис. 6.145 входные сигналы хр (р= 1,2,..., пг) не
должны изменяться пока входные сигналы /, (q = 1,2,...,п5)
не примут истинных значений (пока во всей схеме не закончится
переходной процесс), то в конвейерном устройстве на рис. 6.146
входные сигналы хр можно изменять сразу же после фиксации
в регистре памяти значений выходных сигналов первого яруса
КС. Фиксация выходных сигналов каждого яруса КС произво-
производится по окончании переходного процесса в ярусе с наибольшим
временем задержки сигналов.
КС
П2
КС
"э
КС
КС
Рис. 6.145
КС
п
2
РП
1
п
г
КС
"э
РП
X
п
э
КС
РП
t
п
4
КС
п
s
РП
Т
Рис. 6.146
На рис. 6.147 показан сигнал L (Load— загрузка) асинхрон-
асинхронной потенциальной загрузки информации в РП. Для достиже-
достижения максимального быстродействия длительность 7\ сигнала
L = 1 должна быть как можно меньше, но Достаточна для
жадежного срабатывания триггеров. Входные сигналы тригге-
триггеров на интервале 2\ не должны изменяться. Из этого следует,
:Ято минимальная задержка сигналов в каждом ярусе КС долж-
должка быть не меньше Т\. Длительность Т2 паузы между значе-
значениями сигналов L = 1 должна быть не меньше максимальной
задержки сигналов в наименее быстродействующем ярусе КС.
Быстродействующие конвейерные устройства строятся на триг-
триггерах Эрла (см. § 3.3), в которых преобразование информации
производится во входной логике второго порядка. Конвейерная
обработка информации находит широкое применение в вектор-
векторных процессорах [9].
37 Пухальский Г. И., Новосельцева Т. Я.
578
Глава 6. Коммутаторы и арифметические устройства
Л
п
КС
РП
КС
РП
Рис. 6.147
Рис. 6.148
При первом запуске конвейера обработанная информация
появляется на его выходе через время m • (Т\ + Тг), где тп —
число ступеней конвейера, а в дальнейшем выходная информа-
информация будет изменяться через время Т\ + Тг (входная информа-
информация конвейера при этом также должна изменяться через время
Т\ + 7г). Таким образом, скорость обработки однотипной ин-
информации определяется быстродействием только одной ступени
конвейера.
На рис. 6.148 показана структурная схема однофункцио-
нального конвейерного устройства, в каждой ступени которой
имеются сигналы, поступающие на РП без преобразования в
КС. Если задержка сигналов в КС равна г, то для сигналов, не
проходящих через КС, следует ввести задержку на время г, что
обычно производится введением "холостой" логики, не произ-
производящей преобразования информации.
Многофункциональные конвейеры кроме входов данных име-
имеют управляющие входы, с помощью которых перестраивается
структура конвейера на выполнение различных функций. На
перестройку конвейера обычно требуется время, не меньшее
т-(Т1+Т2).
Конвейеризация обработки данных используется в некото-
некоторых БИС и СБИС для увеличения скорости их работы. Фирма
Weitek в 1983 г. выпустила набор СБИС с конвейерной обра-
обработкой данных, в частности, СБИС WTL1032 для умножения
32-разрядных чисел с плавающей точкой, имеющую быстродей-
быстродействие 10 Мфлопс A07 операций с плавающей точкой в секунду;
флопс — Floating Point Operations per Second) [28].
Конвейерный быстрый умножитель. На рис. 6.149 по-
показана первая ступень конвейерного умножителя 12 х 8 раз-
разрядов, построенная на 12 ИС 555ИП8. Эта ступень производит
вычисление четырех частичных произведений и фиксацию их
значений сигналом L во внутренних триггерах ИС (см. § 6.13).
Остальные ступени конвейерного умножителя показаны на рис.
6.150 (квадратами обозначены одноразрядные сумматоры, пря-
прямоугольниками — триггеры, подключенные к выходам сумма-
сумматоров, и шестиугольниками — триггеры с входной "холостой"
6.14. Конвейерные устройства
579
Уо"
УсГ
*э -
Уо—f
MI
- L
ДО
ДО.
ДО.
Уэ~
2е
1
Уэ"
Уг~
Уэ~
X
-1
о
1
г
з
71
-1
о
1
до.
до.
до.
э
у<г
?xH
?v-
29 И
2i x7-
1E?
Уэ"
MPL
MPL
MPL
2 х,-
у6-
у6-
MPL
MPL
MPL
24
2е
t-
?
t.
г*
?1
21!
il!
?1
-,1В
Рис. 6.149
37*
580
Глава 6. Коммутаторы и арифметические устройства
6.14. Конвейерные устройства
581
21Э
219 —
2 —L
21в —
—L
,13
214 !
213 i
—L
211—,
2*°=»
29 )
2е —j
f =?
26 =3
1
25 -з
—и
23—jf
2 =3
г1 —
2° —
—1_
т
1
~Т
15
14
13
1Z
11
IS
S
S
7
е
—
s
4
3
г
—Kill
-»
_,
—»
-»
н
16
IS
15
14
14
13
IF
i
НЕ
на
Щ
щ
—И 3 1
ИНН
г
— 1
h—ц
_r
IS
15
14
13
1
"M—I
—311
—Яю
"L-»T7]
TO
r 1
—| 7 f
J~T_T
T f 1
—S S 1
J~T Г
1 1
—Я 4 Г
^W
-»
-i
-»
—»
—*
—»
—»
—»
17
16
IT
16
le"
19
14
L4
19
13
ПИ
-»iioj
-»| a |
->j 3 |
<
i
i
^?_
К
В
в
-t(T>-
17
J
¦ i
,
Л
—1
16
^^
15
14
13
1 .—.
-^|iz
1—Ц11
ЧП
jn—
"F3 *
J
J—I
Tj 7 [
J
3e t
J " г
—1
-»jl»
—>
—»
—<
—»
—»
—*
—J
i:
17
16
16
15
19
14
14
13
-$
-»иП
ж
¦Ж
г
г—
Г
_г»
Г
7^
j
г*
J
f
J
г*
J
J
г—*
Г
J
—)
—>
—)
—i
р
—)
Г"
—)
l!s 219
2 218
2 2
2ie j16
2i3 2i3
214 214
2i3 j"
ам-го
2.2 2"
2" 211
2.о 2,о
29 j9
2е 28
27 27
2е 26
2s 2s
2" 24
23 23
22 22
21 21
2° 2°
—)
—>
—)
—»
—)
—»
—>
—i
D
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
L
RG
Q
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
—i
—
—I
—!
—i
—)
—i
—)
—)
—1
—»
—»
—>
—>
—>
—>
—>
—>
—>
•P13
"Pi*
¦Р13
P7
Рис. 6.150
логикой; цифрами внутри перечисленных узлов указаны ве-
веса их входных сигналов). Часть схемы на рис. 6.150, постро-
построенная на одноразрядных сумматорах, представляет собой де-
дерево Уоллеса, преобразующее 61 разряд четырех частичных
произведений в совокупность разрядов, в которой разряды с
весами V (j = 0... 19) встречаются не более двух раз. Дан-
Данная совокупность разрядов может рассматриваться как два 20-
разрядных двоичных числа, для суммирования которых необ-
необходим 20-разрядный двоичный сумматор или ALU-20. Предпо-
Предпочтительнее использовать быстродействующее ALU-20 с парал-
параллельным переносом, так как эта (последняя) ступень конвейера
является наименее быстродействующей из-за переносов между
4-разрядными секциями АЛУ или сумматоров.
Для реализации дерева Уоллеса требуется 39 одноразряд-
одноразрядных сумматоров B0 ИС 555ИМ5), для фиксации результа-
результатов преобразований информации в последних четырех ступенях
конвейера— 136 D-1-триггеров A7 ИС 555ИР22или 1533ИРЗЗ).
Для увеличения производительности конвейерного умножителя
при построении схемы ALU-20 можно использовать ИС 531ИПЗ
и 531ИП4.
Конвейерные АЦП. На рис. 6.151 показана структурная схе-
схема 8-разрядного параллельного аналого-цифрового преобразователя
(АЦП) с конвейерной обработкой данных 1107ПВ2. Аналоговое вход-
.ное напряжение -2 В < V/ < 0 В преобразуется этим АЦП в 8-
разрядное число Q = Qi... QiQo- Схема АЦП содержит 256 аналого-
аналоговых компараторов С; (г = 0 ... 255), в которых производится сравнение
входного напряжения V/ с опорными напряжениями, формируемыми
резистивным делителем из напряжения V/jki = —2 В, подаваемого
на выводы 22 и И (RV — Reference Voltage — опорное напряжение).
Каждый компаратор содержит триггер для реализации первой сту-
ступени конвейера. Приоритетный шифратор PRCD 256 х 8, ЛЭ сумма
по модулю два и выходной буферный регистр RG составляют вторую
ступень конвейера. Сигналы Pi и Р\ используются для инвертиро-
вания выходных сигналов шифратора в соответствии*с табл. 6.32. Ре-
Резистор Rcn может подключаться к выводу И или 22 для коррекции
нелинейности преобразования (CN — Correction Noniinearity).
На рис. 6.152 показаны временные диаграммы работы АЦП. По
Положительному фронту тактового сигнала Я производится выбор-
выборка значения аналогового напряжения V/, в паузе между значениями
сигнала Н = 1 производится шифрация выходных сигналов компа-
компараторов (преобразование в 8-разрядный двоичный код) и следующим
Положительным фронтом тактового сигнала осуществляется запись
полученной информации в выходной буферный регистр RG. Инфор-
Информация на выходе АЦП появляется с задержкой на два такта относи-
относительно входной информации. Благодаря конвейеризации достигнута
частота преобразования 20 МГц.
582
Глава 6. Коммутаторы и арифметические устройства
6.15. Синтез линейных комбинационных схем
583
Таблица 6.32. Функционирование АЦП 1107ПВ2
Рис. 6.151
Выборка
И
Выборка
Выборка *.'
Н+2
-2В-
C~")(Код#-УКод#-1Х Код И
Рис. 6.152
13
i_±
iiL
20"
22
11
17
30
41
14
19
Л
111
и
RVl
RV2
JO
>C
>P2
д
GHD
1107ПВ2
/V#
0
n
1
2
3
4
5
6
7
#
CM)
10
33 IS
34
— 8
35 H
4
44
11
14
29
42
Л
111
~U~
RVl
RV2
Ш
>c
PI
P2
Л
•.=
1107ПВ
/v#
I
C
A
1
2
3
4
5
#
SAID
с
2
1
47
4i
«
s
43
2»,43 - Vcc,47-50 - Vs
24,37,3» - V
Pi
1
0
0
1
P2
1
0
1
0
Qt(
0
1
1
0
?6
0
1
0
1
V
QE
0
1
0
1
/ =
Qa
0
1
0
1
= 0
в
Q3Q2Q1Q0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
<?7<
1
0
0
1
ъ
1
0
1
0
Vi
1
0
1
0
=
-2
Q4Q3
1
0
1
0
1
0
1
0
в
1
0
1
0
Q
1
0
1
0
lQo
1
0
1
0
Таблица 6.33. Основные параметры АЦП
1107ПВ1 и 1107ПВ2
Параметры
Частота преобразования, МГц
Время преобразования, не
Нелинейность характеристики
преобразования, мВ
Ток потребления от Vcc — +5 В, мА
Ток потребления от Veb — ~6 В, мА
Ток потребления от Vrvi — —2 В, мА
1107ПВ1
20
100
±16
30
150
43
1107ПВ2
20
100
±4
35
450
35
Рис. 6.153
На рис. 6.153 показаны условные графические обозначения 8-
разрядного АЦП 1107ПВ2 и 6-разрядного АЦП 1107ПВ1, который от-
отличается от первого АЦП только числом разрядов. Подробное описа-
описание ИС 1107ПВ1 можно найти в [29]. Основные параметры этих АЦП
приведены в табл. 6.33. АЦП имеют выводы аналоговой земли AGND
и цифровой земли #GND (GND — Ground — земля).
6.15. Синтез линейных комбинационных схем
Для проектирования линейньгх цифровых автоматов над
полем GF(q) при q ф 2 необходимо использовать специальный
набор базовых ЛЭ, выполняющих операции сложения и умно-
умножения по модулю q. Такие ЛЭ являются достаточно сложными
устройствами, синтез которых можно выполнить в виде КС на
основе двоичных сумматоров и стандартных ЛЭ. Любой авто-
автомат над полем GF(q) может быть построен на ?)-триггерах и
вышеуказанных ЛЭ (никакие другие элементы не требуются).
Сумматор по модулю q. На вход сумматора по модулю q могут
поступать числа 0<А<9-1и0<г<д-1. Сумматор должен
вычислять сумму
584
Глава 6. Коммутаторы и арифметические устройства
6.15. Синтез линейных комбинационных схем
585
где число Z равно остатку от деления суммы X + У на число q. По-
Понятно, что для чисел q, X, У и Z можно использовать двоичное пред-
представление, т. е. эти числа можно записать в виде:
9 — Чп ¦ • Чр ¦ ¦ -9ь X = х„. ..хр.. .Xi,
У = Уп • - • Ур ¦ ¦ ¦ У1, Z = zn ... zp ... zt,
где qp, xp, yp n zp — двоичные разряды соответствующих чисел. Тре-
Требуется синтезировать сумматор по модулю q при любом значении п.
Традиционные методы синтеза (таблицы истинности, диаграммы
Вейча) не могут быть использованы для логического проектирования
сумматоров по модулю q, так как по условию задачи число двоич-
двоичных разрядов не задано. В данном случае следует воспользоваться
арифметическими свойствами входных и выходных переменных, а в
качестве основных элементов — двоичными 4-разрядными суммато-
сумматорами 555ИМ6 и 561ИМ1.
Рассмотрим двоичную сумму
=¦ (Л + Y ) + B — q), (о.Do)
где S = sn+isn ... sp ... si, а вес двоичного разряда sn+i равен 2" (от-
(отметим, что сумма весов всех остальных разрядов равна 2" — 1). Оче-
Очевидно, что сумма S может принимать значения: S < 2" и S > 2" в
зависимости от значений чисел X и У (однако, следует иметь в виду,
что при любых значениях чисел X и У сумма S < 2"+1).
Если сумма 5 < 2", то Sn+i = 0, и из соотношения F.63) следует,
что X +Y < q, а значит,
= Л + У = 5 — I +9=\-5+9/i
где символ {А) означает исключение у величины А = an+ian .. .a\
старшего разряда an+i, т. е. {А) = а„ ... ai.
Если же сумма S > 2", то sn+i = 1, и из соотношения F.63)
следует, что Л' +Y > q, а значит,
' Z = X+Y-q = S-2n-{S).
Таким образом, имеет место соотношение:
{S + q}, если5„+1 =0,
(S), если .я+1 = 1. F-64)
На основании соотношения F.64) может быть построена схема
сумматора по модулю q, где q — любое простое число. На рис. 6.154
показана схема сумматора для случаев, когда число q можно пред-
представить не более чем четырьмя разрядами (q = 3, 5, 7, И и 13). Двоич-
Двоичный сумматор D1 производит вычисление суммы чисел X = Х4Хз^2а:1
и У = У4УзУ2У\, двоичный сумматор D2 вычисляет сумму 5, опреде-
определяемую соотношением F.63), поскольку 24 — q — 949з9г91 + 0001 —
дополнение числа q до числа 24. Разряд sn+i = s$ суммы F.63) фор-
формируется с помощью ЛЭ ИЛИ. Если s5 = 0, то ЛЭ ИЛИ-НЕ выдают
число q = 949з929ь поступающее на входы двоичного сумматора D3,
который и вычисляет сумму Z — (X + Y)q. Если же s5 = 1, то ЛЭ
4
Уз"
*3"
У2-
В1
1-
SM
ьг
SM
D3
Рис. 6.154
ИЛИ-НЕ выдают число 0 = 0000. Таким же способом могут быть по-
построены сумматоры по модулю q для любого q = qn ... qi, где п > 4. В
структурных схемах будем использовать для сумматоров по модулю
q условное обозначение, показанное на рис. 6.155,а.
Если 9 = 2" - 1 (при п = 2,3,5,7,13,17,19,31 числа q — простые),
то схема сумматора по модулю q упрощается, так как 2" — q = 1 и сум-
сумма F.63) вычисляется с помощью одного двоичного сумматора (число
1 подается на вход сумматора D\, а сумматор D2 и ЛЭ ИЛИ исклю-
исключаются). При q = const схема сумматора по модулю q может быть
упрощена за счет исключения ЛЭ ИЛИ-НЕ. В этом случае следует
получить сигнал ?„+1 и подать его на входы двоичного сумматора ?>3,
соответствующие числу q. На рис. 6.156 показана схема сумматора по
модулю 7 G = 23 — 1), выполненная на основе 4-разрядных двоичных
сумматоров (здесь достаточно было бы использовать 3-разрядные дво-
ичные сумматоры).
' Умножитель по модулю q. Один из сомножителей, например
¦ Y, можно представить в виде:
р=1
где У = уп ... ур ... у\ — двоичное число. Тогда для произведения
чисел X • У имеет место соотношение:
586
Глава 6. Коммутаторы и арифметические устройства
С4+Ю.
Уз-
V2-
SM
SM
-'г
Рис. 6.155
Рис. 6.156
Х« аваиив
X3
X2
Xi
-
Я3
1 —
Г
8
4
2
1
SM
ПН
1<
1.
16
8
4
2
1
-
1
ВВВИИС
г
8
4
2
1
SM
16
8
4
2
1
Рис. 6.157
я—-*-
a
C2/»q
1
T
a
<2/l>q
1
T
a
¦
<2/»q
1
T
&
(J ¦
Рис 6.158
6.15. Синтез линейных комбинационных схем
587
где ур = 0 или 1. Из этого следует, что для построения умножителя по
модулю q необходимо синтезировать типовую схему, выполняющую
операцию (X ¦ 2)я — умножение на 2 по модулю q. Действительно,
так как (X ¦ 2»+1), = B(Х • 2j)q)q, величины (X ¦ 2Р~1)Я могут быть
получены последовательным использованием умножителей на 2 по
модулю q.
Правило построения схемы умножителя на 2 по модулю q сле-
следует из соотношений F.63) и F.64), если в них положить У = X и
¦ S = 2Х + B" — q). На рис. 6.157 показана схема умножителя на 2
По модулю q при 4-разрядном двоичном представлении q. Умноже-
, ние числа X на 2 достигается сдвигом разрядов числа X на один
разряд относительно входов левого сумматора, поэтому для вычисле-
вычисления двоичной суммы 5 = 2Х + B" — q) требуется всего один двоич-
ный сумматор. На выходе правого сумматора получается величина
Z = Z4Z3Z2Z1 = BХ)Ч. На рис. 6.155,5приведено условное обозначе-
обозначение умножителя на 2 по модулю q, которое будет использоваться в
структурных схемах умножителей чисел X и У по модулю q.
На рис. 6.158 показана структурная схема умножителя по модулю
' q, вычисляющего величину
p=l
Здесь числа ди! представляют собой n-мерные векторы, а узел &
— совокупность п ЛЭ И для поразрядного логического умножения
числа X на разряды ур, где р — 1,2,... ,п (на рис. 6.158 п = 4).
Схема умножителя чисел X и У по модулю G существенно упро-
упрощается, если q = 2" — 1. Покажем, что в этом случае BХ), =
?„_!.. .х\хп, где X — х„х„-1 .. .х\, т.е. умножение на 2 по модулю q
реализуется циклическим сдвигом разрядов числа Л' на один разряд
в сторону старших разрядов. Действительно, при q = 2" — 1 сумма
S=2X + Bn -q) = 2X + 1 = sn+1sn...si. Если 5 < 2", то sn+l = О
и 2Х < 2" - 1 = q, т.е. BХ)Я - 2Х = xn-X...xixn, так как 5 < 2"
только при хп = 0. Если же 5 > 2", то sn+i = 1, и 2Х > 2" - 1 = q,
т.е. BХ), = 2Х - q = 2Х - 2" + 1 = xn-i...xixn, так как S > 2"
только при хп — 1.
При построении линейных цифровых автоматов требуется произ-
, водить умножение чисел X не на произвольные числа У, а на посто-
постоянные коэффициенты У = уп ¦ ¦ -Уг, задающие структуру линейного
автомата. В этом случае значения ур @ или 1, р = 1, 2,..., п) не изме-
изменяются во времени, поэтому узлы & на рис. 6.158 имеют чисто симво-
символическое значение, указывающее на наличие или отсутствие связей.
Например, при q = 11 или 13 и У = 1001, два первых сумматора
по модулю q (А + В)я отсутствуют, а сигнал X и сигнал с выхода по-
последнего умножителя на 2 по модулю q BА)Я следует подать на входы
последнего сумматора (Л + В)ч (рис. 6.159).
На рис. 6.160 показана схема умножителя EХO (q = 7 = 23 — 1),
588
Глава 6. Коммутаторы и арифметические устройства
" '
»чНС2/°чНС2/°ч
1
СА+В>Ч
4
С9ХХ,
*з Г
н
4
->
в
ввин
16
8
2
54
-1 1 Л—.
в
- 8
- 2
- 1
ввин
S
16
о
4
2
1
Рис. 6.159
Рис. 6.160
построенная на основании очевидного соотношения:
(ЬХ)т = (X + D^OO = (х3х2х\ + xix3x2)?.
Здесь для получения величины DХO использован циклический
сдвиг разрядов числа X = х3х2х\ на два разряда в сторону старших
разрядов. Чем меньше в двоич-
Таблица 6.34. Сумматор и ном представлении константы У
умножитель по модулю 3 содержится единиц, тем проще по-
получается схема умножителя по мо-
модулю q (X -YL.
Синтезированные выше сум-
сумматор и умножитель по модулю q
позволяют реализовать любой ли-
линейный автомат над полем GF(q).
Сумматор и умножитель по моду-
модулю <7 = 3 легко синтезировать тра-
традиционными методами. Для этого
по табл. 1.8 составляется таблица
истинности (табл. 6.34) для функ-
функций 2о, zi и z'2, z{, определяющих
искомые разряды чисел
Z = (X + YK«Z' = (X ¦ УK,
где Z = 2:22:1, Z' = z'2z[, X = х'2х[ и У = y22/i- Если по табл. 6.34
составить диаграммы Вейча, то можно получить:
z2 = x2y2yi Ух~2~х~\у2 V Х\у\у z\ = х2у2 V х2х\у\ V х\у2у^,
4 = *2У1 V xiy2, z[ = х2у2 V xiyi.
При больших значениях q задача синтеза сильно усложняется, а
схемы получаются более громоздкими, чем при использовании сум-
сумматоров.
г
0
1
2
4
0
6
8
9
10
х2
0
0
0
0
0
0
1
1
1
XI
0
0
0
1
1
1
0
0
0
У2У1
0
0
1
0
0
1
0
0
1
0
1
0
0
1
0
0
1
0
•?2
0
0
1
0
t-H
0
1
0
0
Zl
0
1
0
1
0
0
0
0
1
44
00
00
00
0 0
0 1
1 0
00
1 0
0 1
Глава 7
Сдвигающие регистры и счетчики
7.1. Сдвигающие регистры без параллельной
записи данных
Любой m-разрядный сдвигающий регистр, построенный на
триггерах Qm_i,..., Qr,..., Qo, имеет вход последовательного
ввода информации DS (DS — Data Serial — последовательно
вводимые данные) и выход последовательного вывода инфор-
информации SO = Qm-i с последнего триггера (SO — Serial Output),
однако выходы параллельного вывода информации могут и от-
отсутствовать. Общие вопросы построения, описания и использо-
использования сдвигающих регистров были рассмотрены в § 4.4.
Сдвигающие регистры типов SI/PO и SI/SO. На рис.
7.1,а изображен 4-разрядный сдвигающий регистр с последо-
последовательным SO_ =_ ^?з_и параллельными прямым Q3Q2Q1Q0
и инверсным Q3Q2QiQo выходами, выполненный на D/R-S-
триггерах^ 1533ТМ2 (имеется и инверсный последовательный
выход SO = Q3). Асинхронные потенциальные входы Д и 5
используются для установку триггеров регистра в одно из ис-
исходных состояний 0000 при ~R = 0 или 1111 при 5 = 0 (должно
выполняться условие R- S = 0). Сдвигающий регистр относится
к типу SI/PO (последовательный вход/параллельный выход)
и на основании соотношений D.31) и E.10) полностью описыва-
описывается функциями:
Q+ = 5 V (DS ¦ dH V QodH)R, Q+ = S V {Qr-XdH V QrdH)R,
где г = 1,2,3.
Для сдвига 8-разрядных слов можно использовать 8-раз-
8-разрядные синхронные регистры памяти. На рис. 7.1,5 показан
4х8-разрядный сдвигающий регистр типа SI/SO (последова-
(последовательный вход/последовательный выход), выполненный на че-
590
Глава 7. Сдвигающие регистры и счетчики
Рис. 7.1
тырех ИС 555ИР35. Последовательно вводимые 8-разрядные
данные DS' DS6... DS0 появляются на 8 последовательных вы-
выходах SO'SO6... SO0 через четыре такта. Выходы триггеров
обозначены через Q3r, где j — номер сдвигающего регистра
(j = 0,1,..., 7), г — номер разряда сдвигающего регистра (г =
0,1,2,3). Асинхронный потенциальный вход R используется для.
сброса регистра в нулевое состояние. Синхронные регистры па-
памяти можно использовать и для построения обычных сдвигаю-
сдвигающих регистров типа SI/PO. Так, если в ИС 555ИР35 положить
Do = DS и выполнить соединения Dr = Qr-\ (r = 1,2,...,7),
то получится 8-разрядный сдвигающий регистр типа SI/PO.
На сдвигающем регистре типа SI/SO и мультиплексоре
2 -* 1 можно построить запоминающее устройство с рецирку-
рециркуляцией данных (рис. 7.2). Функции возбуждения ?)-триггеров
этого устройства имеют вид:
1>о = <Эз-М V DS-M, Dr = Qr-i, r= 1,2,3
(М — Mode — режим; Л/ = 0 — рециркуляция данных, М — 1
— последовательный ввод данных DS).
7.1. Сдвигающие регистры SI/SO и SI/PO
591
DS-
м-
Рис. 7.2
На рис. 7.3 показаны ИС:
1533ИР31 — 24-разрядный сдвигающий регистр типа SI/PO,
описываемый функциями
Q+ = DS-dHV QodH, Q+ = Qr-XdH V QrlW, G.1)
где г =1,2,...,23;
555ИР8 — 8-разрядный сдвигающий регистр типа SI/PO,
описываемый функциями
Q+ = (DS ¦ dH V QodH) -R,Qt = (Qr-idH V QrdH) ¦ R, G.2)
где DS = DSiDS2, r= 1,2,...,7;
1554ИР47, 564ИР1, 176ИР10, 74ЯС4006 — два 4- и два 5-
разрядных сдвигающих регистра типа SI/SO с общим тактовым
сигналом, описываемые функциями
Q+ = DSjdH V Q]OdH, Qf = QhT-idH V QjrdH,
где j — 0,1,2,3 — номер регистра, г = 0,1,2,3,D) — номер
триггера в регистре (пятиразрядные регистры имеют выходы с
двух последних триггеров);
1554ИР46, 564ИР2, 74ЯС4015 — два 4-разрядных сдвигаю-
сдвигающих регистра типа SI/PO, описываемых функциями G.2) при
г = 1,2,3;
МСЫ562В — 128-разрядный сдвигающий регистр типа
SI/SO с доступом к выходному сигналу каждого 16-го триггера,
описываемый функциями G.1) при г = 1,2,..., 127;
176ИР4 — 64-разрядный сдвигающий регистр типа SI/SO с
прямым фбз и инверсным Q63 выходами, описываемый функ-
функциями G.1) при DS = DSoA V DS\A (мультиплексный после-
последовательный вход) и г = 1,2,...,63 (имеется выход СО = С
{СО — Clock Output), с которого снимается усиленный сигнал
синхронизации);
74X591 — 8-разрядный сдвигающий регистр типа SI/SO с
прямым 0,7 и инверсным Q7 выходами, описываемый функция-
функциями G.1) при DS = DSXDS2 и г = 1,2,..., 7.
Каскадирование сдвигающих регистров для увеличения их
разрядности осуществляется соединением последовательного
592
Глава 7. Сдвигающие регистры и счетчики
7.1. Сдвигающие регистры SI/SO и SI/PO
593
153ЭИР31
555ИР8
Н-1
DS
>С
RG
го
19
18
17
Те
la
13
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18 б
19 f
20 f
21 f
22 f
23 —
&
DS
1
2
>C
R
RG
<—
'164
C
0
l
2
3
4
5
6
7
1554ИР46
564ИР2/ЯС4015
DS
>C
R
DS
>C
R
RG
RG
'4013
Q
0
1
2
3
a
0
l
2
3
29 - GW>, 14 - V
8 - CHb, 16 - V
IS
—-"
2
10
DS
0
1
\ Л
A
176ИР4
RG
*~
'4031
Q
63
CO
6
r— ~~
—
Э 9
&
DS
1
2
'?591
RG
Q7
с
3-3,11-14 - HC
6 - GUI), 16 - V
1-4,6-8 - HC
Ю - CM), s - V
Рис. 7.3
1554ИР47.564ИР1
176ИР10/ЯС4006
4
6
-°
DS
0
DS
1
~DS~
2
DS
3
>c
RG
'4006
Q
03
13
14
Q
23
33
34
7 - CM), 14 - V
2 -NC D
MC14562B
DS
>c
RG
<—
15
31
47
63
79
95
111
127
7 - GM), 14 -
4,n - NC
CO
DS-
H-
R-
RG
RG
-e,
-<27
Рис. 7.4
выхода 50 одного регистра с последовательным входом DS дру-
другого регистра. Построенный таким способом 8-разрядный сдви-
сдвигающий регистр на основе двух 4-разрядных сдвигающих ре-
регистров представлен на рис. 7.4,а E0 = Q3)- Ha ИС 564ИР1
может быть построен 18-разрядный сдвигающий регистр типа
SI/SO с дополнительными (промежуточными) выходами (рис.
7.4,5; SO — Qn — последовательный выход регистра).
Мультиплексный последовательный вход DS в ИС 176ИР4
можно использовать для записи и рециркуляции информации.
Схема, показанная на рис. 7.5, представляет собой запомина-
запоминающее устройство 64 X 1 бит с последовательным доступом к
разрядам. Адрес записи и чтения каждого разряда сдвигающе-
. го регистра задается сигналами As, ¦ ¦ ¦, Ао с помощью счетчика
555ИЕ19 и компаратора 559СК1. При поразрядном равенстве
А{ = Qi (i = 0,1,...,5) и WR = 1 (WR — Write) входной
мультиплексор сдвигающего регистра переключается сигналом
А = 1 на запись значения входного сигнала DS и одновременно
по этому же адресу производится чтение содержимого сдвига-
сдвигающего регистра (DO — Data Output). Максимальное время до-
доступа к памяти при смене адреса равно 64 -Тн, где Тн — период
1 тактового сигнала Н.
Рассмотренное запоминающее устройство является однораз-
одноразрядным F4 X 1 бит). Для реализации запоминающего устрой-
устройства 64 X / бит требуется использовать / ИС 176ИР4, а также
I ЛЭ И для формирования выходных сигналов запоминающе-
запоминающего устройства DOi-i... DO\DOq (управляющая схема остается
без изменения; сигнал А подключается ко всем ИС 176ИР4 для
одновременного мультиплексирования всех / разрядов записы-
записываемых и рециркулируемых слов).
Неиспользованные выходы счетчика 555ИЕ19 позволяют уве-
увеличить объем памяти запоминающего устройства до 256 X 1 бит
(рис. 7.5), если ИС 176ИР4 заменить на 256-разрядный сдви-
сдвигающий регистр — четыре последовательно цключенных ИС
176ИР4.
На рис. 7.6 показана ИС МС14557Б, представляющая собой
сдвигающий регистр типа SI/SO с программируемым числом
разрядов
m = A5A4A3A2AiA0 + 1, G.3)
описываемый функциями G.2) при DS = DS0A V DS\A и г =
1,2,. ..,тп.
Программирование числа разрядов сдвигающего регистра
МСЫЪЫВ поясняется структурной схемой, изображенной на
рис. 7.7. Схема содержит 7 сдвигающих регистров, различаю-
38 ПухальскмЯ Г. И., Новосельцева Т. Я.
594
Глава 7. Сдвигающие регистры и счетчики
MCI4557B
е,-
8 -1
A
0
1
2
3
4
5
&C
2
DS
0
1
A
8
86
>
C
- V
D:
Рис. 7.5
Рис. 7.6
R
DS
0
1
>С
А
RG
<—
D
C31
ЛС14557В
R
DS
0
1
>с
А
RG
*~
D
015
R
DS
0
1
>С
А
RG
¦«—
D
C7
р-чр-чр
R
DS
0
1
>C
A
RG
«—
D
C3
ft?
RG
C0
Рис. 7.7
7.1. Сдвигающие регистры SI/SO и SI/РО
595
щихся числом разрядов, равным 2к C2, 16, 8, 4, 2, 1). Ка-
Каждый регистр, кроме последнего (выходного), может быть ис-
исключен из операции сдвига значением сигнала Ак = 0, по-
поскольку сигналы на последовательных входах_ХM регистров
описываются функциями: DS = D& — DSqA V DS\A для
первого C2-разрядного) сдвигающего регистра и DS = Dk —
Dk+i Ak VQ,2k-iAk для остальных регистров. Как следует из со-
соотношения G.3), можно установить любое число 1 < т < 64
разрядов в сдвигающем регистре.
Срабатывание ИС МС14557Б по тактовому сигналу С опи-
описывается функцией
= — — Г dG\ при Gi = 1,
dC — dG\G<y = G2dG\ V G\dGi — К ,-^
I dG2
при
2 при
- 0.
Сдвигающие устройства с выходными регистрами па-
памяти. Цифровые устройства, представляющие собой сдвигаю-
сдвигающие регистры типа SI/РО с выходными регистрами памяти,
приведены на рис. 7.8:
74X5594 — 8-разрядное устройство с синхронным регистром
памяти, устанавливаемым асинхронным потенциальным сигна-
сигналом сброса RR в нулевое состояние;
74X5599 — 8-разрядное устройство, отличающееся от ИС
74X5594 только открытыми коллекторными выходами регистра
памяти;
74X5595 — 8-разрядное устройство, отличающееся от ИС
74X5594 только Z-состоянием выходов регистра памяти и заме-
заменой сигнала сброса RR на сигнал ОЕ управления Z-состоянием
выходов;
74X5596 — 8-разрядное устройство, отличающееся от ИС
74X5594 только открытыми коллекторными выходами регистра
памяти и заменой сигнала сброса RR на сигнал Е стробирова-
ния выходов DOT регистра памяти (при Е = 1 устанавливаются
значения DOT = 1);
564ПР1, 74ЯС4094 — 8-разрядные устройства с асинхрон-
асинхронным потенциальным регистром памяти;
74X5673 — 16-разрядное устройство с двунаправленным по-
последовательным входом/выходом DS/SO и параллельной запи-
записью данных из выходного синхронного регистра памяти в сдви-
сдвигающий регистр;
74X5675 — 16-разрядное устройство с раздельными последо-
последовательными входом Х>5 и выходом SO и параллельной записью
данных из выходного синхронного регистра памяти в сдвигаю-
сдвигающий регистр.
38*
596
Глава 7. Сдвигающие регистры и счетчики
>c
DS
R
>CL
>RR
RG
*—
RG
t>
SO
DO
о
1
2
3
4
6
7
4S595
'L5599 - D04
6 - CM), 16 - V.
564ПР1,'HC4094
DS
>C
L
Ot
RG
4—
RG
'4094
DO
0
1
2
3
4
5
6
7
SO
SOb
4
S
6
7
14
1 3
12
11
9
1С
- GND, 16 - V
11
14
10
12-
>c
cs
R
>CL
01
RG
*—
RG
t>
SO
St>
DO
0
1
2
3
4
5
6
7
'LS596
- ш,
- v
6
2
1
S
3
I
CS/
SO
H
•CS
HL
RD
'LS673
RG
¦i—
RG
>
a
0
i
2
3
4
5
6
7
8
9
10
11
12
13
14
15
9
10
11
13
14
IB
IS
17
18
19
20
22
23
IB
—
2
3_
4
a~
li
7
>c
DS
Г R
>a
г
Rfi
4—
RG
t>
SO
2>
DO
0
1
2
3
4
5
6
7
- GHb, 16
'F675
12 - GND, 24 - V
RG
4—
RG
a
0
1
2
3
4
5
6
7
8
9
10
11
12
iim
7
6
9
10
11
13
14
13
IS
17
18
19
20
21
CC 12 - GUD, 24 - V
Рис. 7.8
DS —
'?^594
cs-
-+S0
t-
01-
bS
>c
RG
a
0
•
•
6
7
RG
DO
-D0o
-f-K>7
-SO
-SOD
Рис. 7.9
7.1. Сдвигающие регистры SI/SO и SI/PO
597
Структурная схема ИС 74X5594 изображена на рис. 7.9,а:
DO = DO7... D00 — параллельный выход устройства, 50 =
Q7 — последовательный выход устройства. Сдвигающий ре-
регистр в ИС 74X5599, 74X5595 и 74X5596 выполнен по этой
же схеме и описывается функциями G.2). Различаются перечи-
перечисленные ИС только типом выходов DO регистра памяти и ис-
использованием вместо входа RR (Register Reset) входов ОЕ или
~Е (CL — Clock Load — тактовый сигнал загрузки). Регистры
памяти описываются функциями:
DO = QR — 74X5594, 74X5599, D0 = E-QR — 74X5596,
D0T
-Л
QRr при ОЕ = О,
Z-состояние при ОЕ = 1
для 74X5595, причем QR+ = (QrdHL V QRrdHL) ¦ RR для
74X5594, 74X5599 и QR+ = QTdHL V QRrdHL для 74X5595,
74X5596 (Qr — выходные сигналы сдвигающего регистра).
Структурная схема ИС 564ПР1 изображена на рис. 7.9,5:
SO = Q7 — последовательный выход, 50D — задержанный на
полтакта последовательный выход, DO = DO7... DOq — па-
параллельный выход устройства. Регистр памяти с Z-состоянием
выходов построен на асинхронных потенциальных D-L-триг-
герах. Сдвигающий регистр описывается функциями G.1) при
г = 1,2,..., 7, а регистр памяти — функциями
QRr при ОЕ = 1,
Z-состояние при ОЕ — О,
где QR+ = DTL V QR^L, DT-QT — выходные сигналы сдвига-
сдвигающего регистра, г = 0,1,..., 7.
Структурная схема ИС 74X5673 изображена на рис. 7.10,а.
Функции возбуждения триггеров сдвигающего регистра описы-
описываются выражениями:
Do = DS-IvDPoL, Dr = QT-1ZvDPrL, r = 1,2,...,15,
где DPT — QT — выходные сигналы регистра памяти (Q\5 ¦ ¦ -Qo
— параллельный выход), г = 0,1,..., 15, X = RD • HL ¦ CS (X =
О — загрузка, X = 1 — сдвиг), CS — выбор кристалла, RD
(Read) — чтение информации по последовательному выходу 50,
HL — тактовый сигнал загрузки регистра памяти.
Вентиль с Z-состоянием выхода включается значением сиг-
сигнала ОЕ = RD-CS = 1 (при этом DS/SO = Q'ls = SO). Так
598
Глава 7. Сдвигающие регистры и счетчики
5-
ОЕ
CL
D
15
14-0
RG
>CL
R
-»• DS/S0
'LS673
+S0
'Г675
Рис. 7.10
как сигнал X = OE-HX, то при значении ОЕ = 0 (HL = Ф) про-
производится последовательный ввод данных по входу DS, а при
ОЕ = 1 и НL = 0 — чтение информации по последовательному
выходу 50 с рециркуляцией.
Синхронный регистр памяти в ИС 74X5673 выполнен на
.О/Л-триггерах и описывается функциями переходов
Q+ = (DrdCL V QrdCL) ¦ R,
где Dr = Q'r, CL = HL V RD V CS (загрузка производится
сигналом HL при RD = 0 и C~S = 0).
Структурная схема ИС 74F675 изображена на рис. 7.10,5;
она отличается от предыдущей схемы только отсутствием вен-
вентиля с Z-состоянием выхода, что требует введения раздельных
последовательных входа DS и выхода 50 и исключения одного
из входов (R).
7.2. Сдвигающие регистры PI/SO и PI/PO
599
7.2. Сдвигающие регистры с параллельной
записью данных
Сдвигающие m-разрядные регистры с параллельной запи-
записью (загрузкой) данных Dm-\,.. .,D0 всегда имеют последо-
последовательный вход 5/ (Serial Input) ввода данных DS и после-
последовательный выход SO (Serial Output). Такие регистры могут
быть двух типов: с параллельным входом и последовательным
выходом (PI/SO — Parallel Input/Serial Output) или с парал-
параллельным входом и параллельным выходом (PI/РО — Parallel
Input/Parallel Output). Параллельная загрузка данных может
быть как синхронной, так и асинхронной потенциальной.
Сдвигающие регистры типов PI/SO и PI/PO. Для
мультиплексирования функций (сдвиг и загрузка), выполня-
выполняемых регистрами, необходимо использовать дополнительные
управляющие сигналы. Один управляющий сигнал L (Load —
загрузка) позволяет включать два режима работы регистра:
L = 0 — последовательный ввод и сдвиг данных, X = 1 —
синхронная параллельная загрузка данных. При асинхронной
потенциальной загрузке данных сдвигающие регистры строятся
на Х)/Х)-Х-триггерах, описываемых функцией переходов D.30).
На рис. 7.11 показаны ИС:
155ИР1 — 4-разрядный сдвигающий регистр типа PI/PO с
синхронной параллельной загрузкой данных и двумя тактовы-
тактовыми входами CL (Clock Load — тактовый сигнал для загрузки
данных) и CS (Clock Shift — тактовый сигнал для сдвига дан-
данных), связанными функцией С = CS-L\lCL-L (можно исполь-
использовать один тактовый сигнал CS = CL = Н); ИС описывается
функциями:
Q+ = DTrd(CS-L V CL-L) V QrdCS-L V СХ-Х, г = 0.
DT0 = DS-LV XHX, DTT = Qr-iL V DrL, r*= 1,2,3
.3,
G.4)
(DTr — функции возбуждения триггеров);
531ИР12 — 4-разрядный сдвигающий регистр типа PI/РО
с синхронной параллельной загрузкой данных, асинхронным
потенциальным сигналом R сброса регистра в нулевое состо-
состояние и входами последовательного ввода данных JS и KS (при
JS = KS получается вход DS); ИС описывается функциями:
Q+ = (DTrdH V QTdH)j_R, r = 0,1,2,3,
DTo = (QqJS V QoKS)L V D0L, DTr = Qr-i1 V DrL;
G.5)
600
Глава 7. Сдвигающие регистры и счетчики
7.2. Сдвигающие регистры PI/SO и PI/PO
601
2
__?.
4
6
—С
D
Q
1
2
3
L
>CL
DS
155ИР1
Й?
<—
'95
Q
0
1
2
3
531ИР12
555№16
»o4
7 - GHD, 14 - V
D
Q
1
2
3
> L
>C
T
RG
*—
95
Q
Q
1
2
3
D
Q
1
2
3
L
>C
DS
OE
Й?
¦*—
'295
DO
0
1
2
3
13
12
11
10
8 - BUD, is - V
7 - &VD, 14 - V
D —
5
н 13,
DS^-
53ЭИР25
D
0
1
?
3
L
>c
DS
OE-?|^F
RG
*~
'395
Б - G#D, 16
e
DO
0
l
2
3
C3
Do —
— П
14 14
12 -f
12 5
D7 —
ii R, ——
h h2-
- V DS —
cc
S
D
0
1
?
3
4
5
6
7
L
1
Cl
C2
DS
555№9
ft?
>
'1S5
- CUD, 16
0.7
<
4
To
ii
9 12
— ? ^-^
DS-!-
"Vcc H
D
0
1
?
3
4
5
6
7
L
1
Cl
C2
DS
555ИР10
RG
>
-166
07
Рис. 7.11
- GND, 16 - Vcc
555ИР16 — 4-разрядный сдвигающий регистр типа PI/РО
с синхронной параллельной загрузкой данных и Z-состоянием
выходов DOr; ИС описывается функциями:
Qr при ОЕ = 1,
Z-состояние при ОЕ = О,
G.6)
Q+ = DTrdH_VQrdH,r = 0,l,2,31 1G 7)
DT0 = DS LV D0L, DTr -Qr.jL\/ DrL, r= 1,2,3; /
555ИР25 — 4-разрядный сдвигающий регистр типа PI/РО с
синхронной параллельной загрузкой данных, асинхронным по-
потенциальным сигналом R сброса регистра в нулевое состояние и
Z-состоянием выходов DOT; ИС описывается функциями G.6),
SO = Q3 и
Q+ = (DTrdH V QrdH) ¦ R, r = 0,1,2,3,
DT0 = DS-LV D0L, DTr = Qr-{1 V DrL, r = 1,2,3;
G.8)
Q+ = DrL V {DTrdH V <2rd#) • L, r = 0,1..., 7,
DT0 = DS, DTr = Qr.u r =1,2,...,7,
555ИР9 — 8-разрядный сдвигающий регистр типа PI/SO с
асинхронной параллельной загрузкой данных, выполненный на
D/D-L-триггерах D.30); ИС описывается функциями:
G.9)
где Я = Я1#2;
555ИР10 — 8-разрядный сдвигающий регистр типа PI/SO
с синхронной параллельной загрузкой данных и асинхронным
потенциальным сигналом R сброса регистра в состояние 0; ИС
описывается функциями G.8) при Н = Н\Н<1 и т = 0,1,...,7
{Qi = SO).
Каскадирование сдвигающих регистров типов PI/SO и
PI/РО производится так же, как и каскадирование сдвигаю-
сдвигающих регистров типов SI/SO и SI/PO (см. рис. 7.4). Сигнал
ОЕ, управляющий Z-состоянием выходов, не должен оказы-
оказывать влияния на функции, выполняемые схемой, полученной
при каскадировании ИС. Хотя сдвиг и загрузка данных в ИС
555ИР16 производятся независимо от значения сигнала ОЕ. од-
однако значение ОЕ = 0 разрывает связь между соседними ИС
(при каскадировании последовательный выход 50 = Z>03 одной
ИС подается на последовательный вход DS другой ИС). Таким
образом, если используется вход ОЕ (ОЕ ф. 1), то следует счи-
считать, что ИС 555ИР16 не имеет последовательного выхода.
На рис. 7.12 показана схема 8-разрядного сдвигающего реги-
регистра с параллельной синхронной записью данных, выполненная
на двух ИС 533ИР25. Эти ИС кроме выходов DOj., управляемых
сигналом ОЕ, имеют дополнительный последовательный выход
50 = О, з- Этот выход позволяет производить каскадирование
ИС независимо от значения сигнала ОЕ.
Тактовый сигнал сдвигающих регистров 555ИР9 и 555ИР10
описывается функцией
V Я2 = d(H1H2) = H;dHi V H*dH2, G.10)
т. е. один из равноправных тактовых сигналов Н\ или Н2 может
использоваться для запрета синхронных операций (например,
при Н2 = 1 обеспечивается режим хранения данных в сдвигаю-
сдвигающем регистре, если тактовый сигнал Н подается на вход Н^).
602
Глава 7. Сдвигающие регистры и счетчики
555ИР9
—so
Рис. 7.12
На основании соотношений G.4) - G.9) легко могут быть
построены функциональные схемы всех описанных сдвигаю-
сдвигающих регистров. На рис. 7.13 показана
функциональная схема одного раз-
разряда сдвигающего регистра 555ИР9
(ЛЭ И-ИЛИ-НЕ формирует такто-
тактовый сигнал Н для всех триггеров ре-
регистра). В функциях G.9) (для крат-
краткости описания)вместо двух синхрон-
синхронных сигналов Sr и RT использаван
один сигнал DTr, что вполне допу-
допустимо при выполнении соотношения
Рис. 7.13 RT = ST.
Сдвигающие регистры с асинхронной потенциальной загруз-
загрузкой данных E55ИР9) удобны для построения интерфейсных
устройств микропроцессорных систем, так как загрузка осуще-
осуществляется без участия тактового сигнала (например, при ис-
использовании системы на основе микропроцессора 580ВМ80 сле-
следует положить L = I/OWRV CS, где CS — сигнал с дешифра-
дешифратора адреса внешнего устройства.
На рис. 7.14 приведены ИС, выполненные по КМОП-техно-
логии:
176ИРЗ — 4-разрядный сдвигающий регистр типа PI/PO с
синхронной параллельной загрузкой данных, по функциональ-
функциональному назначению аналогичный ИС 155ИР1;
561ИР9, 1554ИР51, 74ЯС4035 — 4-разрядный сдвигающий
регистр типа PI/PO с синхронной параллельной загрузкой дан-
данных, отличающийся от ИС 531ИР12 наличием входа Р (Polarity),
управляющего полярностью выходного сигнала (DOT — Qr@P,
7.2. Сдвигающие регистры PI/SO и PI/PO
603
176ИРЗ
D
0
1
z
3
L
>CL
>CS
DS
RG
<—
'NO
Q
0
1
г
3
561ИР9.1554ИР51
561ИР6
7 - GHD, 14 - V
7
6
~5
4
13
14
15
1
9
10
11
CD4014B
D
0
1
z
3
4
5
6
7
L
>c
DS
RG
Q
5
6
7
- GHD, is - V
9
Го
ii
iT
7
6
4
3
2
5
D
0
1
2
3
L
>C1
JS
'KS
p
R
Й?
'4035
DO
0
1
Z
3
7
6
2 ~5
4
12 13
14
3 15
1
9
10
11
CD4021B
D
Q
1
Z
3
4
5
6
7
L
>C
DS
se
Q
s
6
7
8 - GHD, is - V
Рис. 7.14
8 - Ш), 16 - V —
од
0
1
2
3
L
/IS
DS
>C
Г
Re
'4034
•<—*
DA
4
5
6
7
DB
Q
1
2
3
4
5
6
7
12 - GHD, 24 - V
т.е. DOT = QT при P = 0 и DOT = Qr при Р = 1);
561ИР6 — многофункциональный 8-разрядный сдвигающий
регистр с параллельной синхронной и асинхронной загрузкой
и двумя двунаправленными шинами данных DA и DB (T —
Transmit — передача данных от входов DA к выходам DB при
Т = 1 и от входов DB к выходам DA при Т = 0; АЕ — разре-
разрешение шины DA: при АЕ = 0 шина DA отключена);
CDA01AB — 8-разрядный сдвигающий регистр типа PI/SO с
синхронной параллельной загрузкой данных и двумя промежу-
промежуточными выходами Q5 и Q6; ИС описывается функциями G.7)
при г = 0,1,...,7 (Q7 = 50);
CD4021B — 8-разрядный сдвигающий регистр типа PI/SO
с асинхронной параллельной загрузкой данных и двумя про-
промежуточными выходами 0,5 и Q6; ИС описывается функциями
G.9) (Q7 = SO).
В табл. 7.1 приведены режимы работы ИС 561ИР6 (значе-
604
Глава 7. Сдвигающие регистры и счетчики
Таблица 7.1. Описание работы ИС 561ИР6
АЕ L T AS
0 0 0 Ф
0 0 1 Ф
0 10 0
0 10 1
0 110
0 111
1 0 0 Ф
1 0 1 Ф
110 0
110 1
1110
1111
Шина
DA
Отключена
Отключена
Отключена
Отключена
Отключена
Отключена
Выход
Отключена
Выход
Выход
Вход
Вход
DB
Отключена
Выход
Вход
Вход
Выход
Выход
Отключена
Выход
Вход
Вход
Выход
Выход
Режим работы
Сдвиг
Сдвиг
Синхронная загрузка
Асинхронная загрузка
Хранение
Хранение
Сдвиг
Сдвиг
Синхронная загрузка
Асинхронная загрузка
Синхронная загрузка
Асинхронная загрузка
ние сигнала AS — 1 включает асинхронный режим приема и
передачи). Данная ИС представляет собой приемопередатчик со
сдвигающим регистром (см. § 5.9), который можно использовать
и как приемопередатчик без памяти (при асинхронной загруз-
загрузке). Приемопередатчик позволяет производить преобразование
последовательных данных в параллельные, параллельных —
в последовательные с коммутацией приемника и передатчика
данных с помощью сигнала Т. Параллельный обмен данными
между шинами DA и DB может выполняться с запоминанием
данных в регистре.
На рис. 7.15 приведены ИС:
7494 — 4-разрядный сдвигающий регистр типа PI/SO с
асинхронными потенциальными установкой и сбросом, описы-
описываемый функциями:
+ = STTv(DTdHvQTdH)-R, r = 0,1,2,3,
0 = DS, Dr = QT-.u r =1,2,3,
G.11)
где STT = SlTEx V S2rE2;
74X596 — 5-разрядный сдвигающий регистр типа PI/PO с
асинхронными потенциальными установкой и сбросом, описы-
описываемый функциями G.11) при STr = STE;
74X99 — 4-разрядный сдвигающий регистр типа PI/PO с
синхронной параллельной загрузкой данных и двумя тактовы-
тактовыми входами CL (Clock Load — тактовый сигнал для загрузки
данных) и CS (Clock Shift — тактовый сигнал для сдвига дан-
данных), связанными функцией С = CS¦ LVCL-L (можно исполь-
7.2. Сдвигающие регистры PI/SO и PI/PO
605
1
2
_f
4
Б
1Б
14
13
11
IS
8
7
10
i
10
11
12
13
a
?1
~
20
21
22
23
a
?2
DS
R
'94
RG
*—
аз
'179
D
0
1
2
3
>C
DS
SH
L
>R
RG
*—
Q
0
1
2
3
3
_2
IS
14
-4
4
7з"
10
8 - era,is - v
~3
4
—
8
1
8
1Б
s
0
1
2
3
4
&
?
DS
R
'LS96
Re
Q
0
1
2
3
4
D —
0 3
4
D3-i
I. —
HL 2o
hs lc
JS-l
R?1S<
D
0
1
2
3
L
'L99
R?
>CL
>CS
JS
KS
Q
0
1
2
3
<
'178
^Qn ri
*, Н»
12 - era, s - v
D
'199
is - era,3 - V
'iLS674
12 - GNb,s - V —
H.li
1
C\
2
JS
>-4>KS
Re
E°o
6
12
is
17
19
12 - GHb, 24 - V
7
E
S
10
11
13
14
IS
1Б
18
1 9
2C>
21
22
2~3
5
2
D
0
i
l
2
3
4
5
6
7
8
9
10
11
12
13
14
15
L
H
с
3rd
RG
<—
DS
sSO
D
0
1
2
3
>C
DS
SH
L
RG
0
0
1
2
3
7 - era, 14 - v
- era,24 -
4 - «Г
7
S
Г5"
IT"
13
14
Г?
T?
17
18
19
2o"
^^
22
гТ
S
2
ij
D
0
1
2
~
5
6
7
8
9
10
11
12
13
14
15
L
H
с
'F67B
RG
Q
15
i2 - era,24 -
з - HC
Рис. 7.15
Dis"
H —
5У-.
L —
J0,e
)
1—i
ГТ-
-Aa
'F676
DS
J)
и
>c
L
Qis
RG
*—
Рис. 7.16
606
Глава 7. Сдвигающие регистры и счетчики
зовать один тактовый сигнал CS = CL = Я); ИС описывается
функциями:
Q+ = DTTd{CS -Iv CL ¦ L)\t QTdCS -Iv CL ¦ L, r = 0,1,2,3,
DT0 = (Q0JS V QqKS)LM DoL, DTt = Qt.{LM DrL, r= 1,2,3;
74178 — 4-разрядный сдвигающий регистр типа PI/PO с
синхронной параллельной загрузкой данных, описываемый
функциями:
Q+ = DTTdH V QTdH, r = 0,1,2,3,
DT0 = Qo^fl7 • IV Do^ff -LV DS-SH,
DTT = QrS7f • IV Dr~SH ¦ L V Qr-iSH,
G.12)
где r = 1,2,3, L (Load) — загрузка, SH (Shift) — сдвиг (вход
SH имеет приоритет по отношению ко входу ?);
74179 — 4-разрядный сдвигающий регистр типа PI/PO с
синхронной параллельной загрузкой данных и асинхронным по-
потенциальным сигналом R сброса регистра в нулевое состояние,
описываемый функциями G.12) при
Q+ = (DTTdH V Qrd~H) ¦ R, r = 0,1,2,3;
74199 — 8-разрядный сдвигающий регистр типа PI/PO с
синхронной параллельной загрузкой данных, асинхронным по-
потенциальным сигналом R сброса регистра в нулевое состоя-
состояние и входами последовательного ввода данных JS и KS (при
JS = KS получается вход DS); ИС описывается функциями
G.5) при Я = ЯаЯ2;
742/5*674 — 16-разрядный сдвигающий регистр типа PI/SO
с синхронной загрузкой и двунаправленным последовательным
входом/выходом DS /SO (рис. 7.16,а);
74F676 — 16-разрядный сдвигающий регистр типа PI/SO с
синхронной загрузкой и раздельными последовательными вхо-
входом DS и выходом 50 (рис. 7.16,6).
Сдвигающие регистры с расширением знака. На рис.
7.17 показан сдвигающий регистр типа PI/PO с расширени-
расширением знака и синхронной параллельной загрузкой данных (ИС
555ИР28 и 533ИР28): DS0, DSi — мультиплексные последова-
последовательные входы, управляемые адресным сигналом A; SE (Sign
Extension) — расширение знака; RE (Register Enable) — раз-
разрешение регистра (разрешение операций сдвига и загрузки);
SH (Shift) — сдвиг, SO — Qj — последовательный выход;
7.2. Сдвигающие регистры PI/SO и PI/PO
607
3
17
19
18
11
1
2
9
Б
DS
0
1
/I
.SE
>c
¦RE
SH
. R
<OE
KG
'322
«—>
DB
0
1
2
3
4
5
g
7
Q7
4
?i 21
5 22^
L5 14*
?- -X
14 2
7
13 11
533ИР2Е
DS
0
1
A
<SE
>c
>RE
SH
_L
F
SG
i
< >
DB
0
2
3
4
5
g
7
Q7
DB ч-
>DB
Ю - GND, 20 -
12 - GND, 24 - Vc
3,10,13,15 - HC
5Г iaj—i
^^J
Рис. 7.17
555№2B
I 0E'
Рис. 7.18
DB7.. .DB\DBq (Data Bidirectional) — двунаправленный па-
параллельный вход/выход. Работа ИС описывается функциями:
DOT =
QT при (REV SH)-OE = I,
Z-состояние при (RE V SH) ¦ OE = 0,
Q+ = (DTdH У_0гШ) ¦ Л, r_= 0,1,..., 7,
Do = (DS0A ¦ SE V DSiA ¦ SE V Q0SE) -RE-SHV
\JDBqRE-~SH\JQoRE,
DT = QT-XRE ¦ SH V DBTRE -S~HУ QT~RE, r = 1,2,..., 7.
Из этих соотношений следует, что при RE = SH = 0 про-
производится загрузка данных (DT = DBT и параллельный выход
находится в Z-состоянии), при RE = 0 и SH = 1 — ввод дан-
данных по последовательному каналу (Do = DSi при SE = 1 и
DT = QT-\, г = 1,2,..., 7) или расширение знака (Do — Qo при
SE = 0 и Д. = Qr-i, г = 1, 2,..., 7) и при RE =1 — хранение
данных (DT = Qr-i, г = 0,1,...,7). При выполнении операции
расширения знака в триггер Qo записывается знаковый разряд
и затем производится его сдвиг в заданное (необходимое) число
разрядов без изменения содержимого триггера Qo для нормиро-
нормирования размера разрядной сетки чисел, представленных в допол-
дополнительном коде. Например, числа +5 и —5 при разных размерах
разрядной сетки могут иметь представления:
0.10 1, 1.0 11,
0.00 0 1 0 1, 1.1 1 1 0 1 1,
0.00 0 0 0 1 0 1, 1.1 1 1 1 1 0 1 1.
Схема управления Z-состоянием выходов DBT в ИС 555ИР28
608
Глава 7. Сдвигающие регистры и счетчики
изображена на рис. 7.18. Сигнал ОЕ' = {RE\/SH)-OE подается
на остальные вентили с Z-состоянием выхода.
Сдвигающие регистры с входным регистром памяти.
Регистр памяти можно включить как на параллельном выхо-
выходе сдвигающего регистра (см. § 7.1), так и на его параллель-
параллельном входе. Получаемые таким способом устройства обладают
большими функциональными возможностями, чем каждый из
используемых узлов в отдельности.
На рис. 7.19 представлены 8-разрядные устройства с асин-
асинхронной потенциальной загрузкой данных в сдвигающий ре-
регистр:
74ЯС589 — устройство на основе сдвигающего регистра ти-
типа PI/SO (рис. 7.20,а), описываемого функциями G.9);
74X5597 — устройство на основе сдвигающего регистра ти-
типа PI/SO с асинхронным потенциальным сбросом сигналом R
(рис. 7.20,6), описываемый функциями 50 = Qj и
+ = [DrLV{DTrdHVQrdH)-T]-R, г = 0,1,...,7, 1
DT0 = DS, DTr = Qr-U г=1,2,...,7; J
G.13)
74X5598 — устройство на основе сдвигающего регистра ти-
типа PI/PO с асинхронным потенциальным сбросом сигналом
R (рис. 7.20,в), описываемый функциями G.13) при DT0 =
DSqAV DSiA, SO = Q7 и
_ Г Qr при ОЕ = О,
Z-состояние при ОЕ = 1.
Во всех перечисленных ИС используются синхронные реги-
регистры памяти. В ИС 74X5598 сигнал CEN (Clock Enable) служит
для включения (CEN = 0) и выключения (CEN = 1) тактового
сигнала Я (см. рис. 7.20,в). Действительно, упрощенным мето-
методом анализа, изложенным в § 2.4, можно получить:
а+ = Я ¦ a ¦ CEN V Я = Я V а • CEN,
а значит тактовый сигнал а+ = Я при значении управляющего
сигнала CEN = 0иа+ = IVa при значении CEN — 1. При
первом изменении сигнала Я с 1 на 0 установится значение а =
1, поэтому а+ = 1 при всех дальнейших изменениях сигнала Я,
если значение управляющего сигнала CEN = 1.
Многофункциональные устройства на основе сдвига-
сдвигающих регистров. На рис. 7.21 показаны ИС:
7.2. Сдвигающие регистры PI/SO и PI/PO
609
'HCS89
'LSS97
'LSS98
13
1
2
3
<
3
Б
т
D
П
1
z
3
4
5
fi
7
>CL
F
> С
DS
ОЕ
KG
<—
R6
SO
13
2
3
4
Э ~6~
12
13
11
14
10
0
n
l
г
3
4
5
6
7
>«.
f
bS
R
S6
<—
R6
SO
A 19
>CL
<CEH
>C
ГК
0
1
д
> R
<0E
m
RG
«
<—>
t>
DB
0
1
г
3
4
5
6
7
SO
^ SO
в - Ш, is -
s - Ш), is - V
Рис. 7.19
io - GHD, 20 - V
HI
DS
5Г-
8
D
О
•
7
CL
RG
а
о
•
7
'НС589
D
О
•
7
¦> L
DS
R?
07
r
H
DS
8
D
О
•
7
CL
RE
а
о
•
7
'LS597
D
О
•
7
N f
П7
SO
er-
t-
5-
'LS59B
07
Рис. 7.20
39 Пухальсхн! Г. И., Новосельцева. Т. Я.
610
Глава 7. Сдвигающие регистры и счетчики
74ЛХ5819 — 8-разрядный диагностическо-конвейерный ре-
регистр (Diagnostics/Pipeline Register, рис. 7.22,а), описываемый
функциями
SDO = QS7~M~V DS-M,
_ ( QSr при ОЕ = DS-M = 1,
DBr
Z-состояние при ОЕ = 0,
Е
r=l
QS+ = DrdH V QSrdH, Q+ = DBrdHL V QrdHL, r = 0... 7,
где Do = DS • M V D^0M, Dr = QSr-{M\/ DBrM, r = 1,2,..., 7;
74AL529818, 74ЛС11818 — 8-разрядный диагностическо-
конвейерный регистр (рис. 7.22,6), описываемый функциями
Wv DS-M,
QSr при ОЕА = 1,
Z-состояние при О .ЕЛ = О,
Qr при ОЕВ = О,
ZMr =
Z-состояние при ОЕВ = 1,
QS+ = DrdHvQSrdH,
Q+ = (DAT~M V QSTM) ¦ dHL V QT~dHL, r = 0,1,..., 7,
DQ = DS -TlvTJS ¦ DBqM V Z»5 • QS0M,
A- = Q5r_iIT v Ж• DBTM v Z>5 • QSTM,
OEA = Q, Q+ = DS-M -dHvQdH
(сигнал ОЕА представляет собой сигнал DS ¦ М, привязанный
к тактовому сигналу Н).
На структурных схемах описанных устройств (рис. 7.22)
введены названия регистров: Shadow Reg. — теневой регистр,
Pipeline Reg. — конвейерный регистр.
Узел Ml в ИС 74ЛХ5819 вычисляет контрольный разряд
РЕ (Parity Even — четный паритет) — РЕ = 0 при нечетном
числе разрядов Qr = 1 и РЕ = 1 при четном числе разрядов
Qr = 1. Таким образом, по 9-разрядной шине PEQ7. ..QiQ0 все-
всегда передается нечетное число разрядов, равных 1. Это свойство
можно использовать при передаче данных для обнаружения од-
однократных ошибок в параллельном канале связи. Режимы ра-
работы ИС 74ЛХ5819 приведены в табл. 7.2.
Интегральные схемы 74ЛХ59818 и 74ЛС11818 можно ис-
использовать в качестве приемопередатчиков с памятью, позво-
позволяющих производить некоторые преобразования данных внутри
7.2. Сдвигающие регистры PI/SO и PI/PO
611
39*
'ALS619
4
ч—>
DB
0
1
2
3
4
5
6
7
>С
BS
м
>CL
не
<—
не
a
0
1
г
3
4
5
6
7
РЕ
12 - em, 2« -
22 3
21 4
20 S
19 6
18 7
17 8
15 —
13 1?
2
11
1 23
11 12
¦с -
Ч—V
ЬА
0
1
2
3
4
5
6
7
>С
DS
М
>CL
ОЕВ
яе
Re
4—V
DB
0
1
2
3
4
5
6
7
SDO
'/iciieie
22
21
20
13
18
17
Ts
IS
26
23
24
23
20
19
18
17
28
12
27
4—V
DA
0
1
2
3
4
5
6
7
>C
DS
M
>CL
OEB
R6
*—
rb
4—*
DB
0
1
2
3
4
5
6
7
SDO
2
3
4
S
10
11
12
13
12 - 6m, 24 -
Рис. 7.21
6-9 - 6ND, 21,22 -
DB < ,'
ff-
DS-
M-
Bt-
«ii-H
7-0
> SDO
Рис. 7.22
612
Глава 7. Сдвигающие регистры и счетчики
Таблица 7.2. Режимы работы ИС 74ALS819
м
0
1
1
0
X
0
1
1
1
0
X
П
Входы
DS
X
0
0
X
0
X
1
X
1
X
0
Р и
Н HL
Г
1
1
X
X
Г
#
X
X
X
X
м е
X
X
1
J
J
F
I
X
X
X
X
ч а
Выходы
SDO
QS7
DS
DS
QS7
-
DS
DS
DS
DS
QS7
-
DB
Z-coai.
Вход
Вход
Вход
Вход
Выход
-
Выход
Z-coct.
Операция или функция
Последовательный ввод DS
в Shadow Reg., сдвиг
Параллельная загрузка
Shadow Reg. от DB
Парал. загрузка Shadow Reg.
и Pipeline Reg. от DB
Параллельная загрузка
Pipeline Reg. от DB
Парал. загрузка Pipeline Reg.
от DB и сдвиг в Shadow Reg.
Загрузка Pipeline Reg.
от Shadow Reg.
Передача DS на последова-
последовательный выход SDO
Хранение данных в Shadow Reg.
Запрет выходов DBT
н и e. # — нет перехода J.
ИС. Режимы работы ИС 74Л?5'29818 и 74ЛС11818 приведены в
табл. 7.3.
На рис. 7.23 показаны двухступенчатые 8-разрядные сдви-
сдвигающие регистры (Dual Rank 8-bit Shift Registers):
74ALS962 — ИС, описываемая функциями:
DBT =
QT при OE = DISiDISo = 1,
Z-состояние при OE = 0,
Q+ = DTdH V QTdH
при DT = DBTDISr V QSTDISTU V
QS+ = DTdH V QSTdH
при Do = DS ¦ TJTSsDIStd V QqDTStd V QS0DISsDISTd и
~T, r - 0...7
(DISo — Output disable, DISi — Input disable, DIStu — Transfer
up disable, DISxd — Transfer down disable, DISs — Shift disable);
7.2. Сдвигающие регистры PI/SO и PI/PO
613
Таблица 7.З. Режимы работы ИС
74ALS29818 и 74АС11818
Входы
MOEBDSH HL
0 х х J х
1 1 0 J х
1 0 0 J #
Ox x x J
0 x x J J
1 x x # J
1 X X X X
1 0 0 J J
1 X 1 X X
1 X 1 J X
Выходы
SDO
QS7
DS
DS
QS7
DS
DS
DS
DS
QS7
DB
Вход
Выход
Выход
DA
Z-сост.
Z-coct.
Z-coct.
Вход
Вход
Z-сост.
Выход
Операция
или функция
Послед, ввод DS
в Shadow Reg., сдвиг
Парал. загрузка
Shadow Reg. от DB
Парал. загрузка Shadow
Reg. от Pipeline Reg.
Загрузка Pipeline
Reg. от DA
Загрузка Pipeline
Reg. от DA, сдвиг
Загрузка Pipeline
Reg. от Shadow Reg.
Передача DS на
послед, выход SDO
Обмен данными
между регистрами
Хранение данных
в Shadow Reg.
Разрешение парал.
выхода Shadow Reg.
Примечание. # — нет перехода J.
'dLS962
'dLS 964
DIS
0
1
TU
>c
DS
DIS
С
TD
RG
4—
RG
DB
0
1
2
3
4
5
6
7
QS7
GH
>CL
R
>C
DS
I EH
RG
*—
RG
4—*
DB
0
1
2
3
4
5
6
7
QS7
,G№
R
>C
DS
>ES
EM
RA
RG
<—
RG
¦<—>
DB
0
1
2
3
4
5
6
7
QS7
в - GHS, 18 - V
Ю - GHD, 20 - V
io - GHD, 20 - V
Рис. 7.23
614
Глава 7. Сдвигающие регистры и счетчики
74ЛХ5963 — ИС с синхронным сбросом регистров сигналом
Л, описываемая функциями:
DB,
-Iя'
при OEGI = 1,
состояние при ОЕ • GI = О,
Q+ = DlrdHL V QrdHL,
Dlr = DBrGI V QSrR ¦ GM V QrR ¦ GI • GM,
QS+ = D2rdH V QSrd~H, r = 0 ... 7,
Дг,о = DSRES- E~M V g0 Л ¦EMyQS0R-E~S- E~M,
D2r = QSr-Jl-ESE~M\JQr~REMvQSr~R-El>E~M
{GM, EM — разрешение передачи {Move) из регистра в регистр,
GI — разрешение ввода с шины DB, ES — разрешение сдвига
последовательных данных DS);
74ЛХ5964 — ИС с синхронным (Д) и асинхронным (RA)
сбросом регистров, отличающаяся от ИС 74ЛХ5963 только функ-
функциями:
Q+ = {DlrdH V QrdH) ¦ Ш, QS+ = {D2rdH V QST~dH)
'/1LS963
5И R ?T 5Г
DS IS Ей
Рис. 7.24
7.2. Сдвигающие регистры PI/SO и PI/РО
615
Таблица 7.4. Режимы работы ИС 74ALS963
ОЕ GI GM EM ES HL Н
1
0
X
1
0
X
1
0
X
1
0
X
1
0
X
1
0
X
X
X
X
X
X
1
1
0
1
1
0
1
1
0
1
1
0
1
1
0
1
1
0
1
X
1
0
0
1
1
1
0
0
0
1
1
1
0
0
0
1
1
1
0
0
0
X
X
X
X
X
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
1
1
X
X
X
X
X
1
1
1
1
1
1
X
X
X
X
X
X
0
0
0
0
0
0
X
X
X
X
X
X
X
J
J
J
J
X
X
J
J
J
J
X
X
J
J
J
J
J
X
J
J
J
X
X
X
X
X
J
J
J
J
J
J
J
¦ J
J
J
J
J
J
X
J
J
J
X
я
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
DB
Z-coci.
Выход
Вход
Z-coci.
Выход
Вход
Z-сост.
Выход
Вход
Z-сост.
Выход
Вход
Z-сост.
Выход
Вход
Z-COCT.
Выход
Вход
Вход
Вход
Операция или функция
Хранение
Хранение
DB -* Reg.l
Reg.2 -> Яе^.1
Reg.2 -> Яе^.1
DBr VQSr -^ Reg.l
Reg.l -* Reg.2
Reg.l -r Reg.2
Reg.l -r Reg.2,
DB-^ Reg.l
Reg.l <-»• Reg.2
Reg.l <-»• Reg.2
Reg.l -* Reg.2,
DBr VQ5r -^ Reg.l
Сдвиг данных в Reg.2
Сдвиг данных в Reg.2
Сдвиг данных в Reg.2,
DB-^ Reg.l
Reg.2-^ Reg.l,
сдвиг Reg.2
Reg.2-> Reg.l,
сдвиг Reg.2
DBr VQSr -> Reg.l,
сдвиг Reg.2
Синхронный сброс Яе^Л
Синхронный сброс Reg.2
Синхр. сброс Reg.l и 2
DB -» Яе^Л, сброс Яе^.2
DB -н. Reg.l
616
Глава 7. Сдвигающие регистры и счетчики
Структурная схема ИС 74ЛХ5962 изображена на рис. 7.24,а.
Операции, выполняемые ИС, легко устанавливаются на основа-
основании вышеприведенных функций. Например,
Qt = QSrdH V QrdH, QS+ = QrdH V QSrd~H
при DISi = DISO = 1, DIStu = DISTD = 0 (обмен данными
между регистрами);
Qt = (DBr V QSr) • dH V Qrd~H
при DISi = DIStu — 0 (запись в регистр памяти функции
DBr V QSr).
Структурная схема И С 74 А15963 показана на рис. 7.24,5.
Режимы ее работы приведены в табл. 7.4. Штрих-пунктирными
линиями изображены входы для подачи сигналов Н и RA в ИС
7AALS9Q4.
7.3. Реверсивные сдвигающие регистры
Символическая схема, изображенная на рис. 7.25,а, нагляд-
наглядно поясняет операции, производимые простейшими 4-разрядны-
4-разрядными реверсивными сдвигающими регистрами (типа SI/SO): по-
последовательный ввод и передача информации из триггера Qr в
триггер Qr+i или из триггера QT в триггер QT-\ обозначены на-
направленными ветвями; DSo и SOz = <Эз — последовательные
вход и выход данных при сдвиге в сторону старших разрядов
(сдвиг влево); DS3 и SOo = Qo — последовательные вход и
выход данных при сдвиге в сторону младших разрядов (сдвиг
вправо). Сдвиг влево и вправо означают направление сдвига в
общепринятой записи двоичных чисел. Более сложные ревер-
реверсивные сдвигающие регистры (типа PI/PO) имеют параллель-
параллельные входы и выходы данных и выполняют четыре операции:
сдвиг влево, сдвиг вправо, параллельная запись (загрузка) и
хранение данных.
Реверсивные сдвигающие регистры всегда могут быть по-
построены на сдвигающих регистрах с синхронной параллельной
загрузкой данных (на регистрах типа PI/PO). Входы парал-
параллельной загрузки используются при этом для сдвига данных в
сторону младших разрядов (от Qr к Qr-i). На рис. 7.25,5пока-
7.25,5показана реализация 4-разрядного реверсивного сдвигающего реги-
регистра типа SI/PO на ИС 155ИР1, описываемой функциями G.4).
Подставив в эти функции в соответствии с рис. 7.25,6 значения
DS = DSo, L = М (Mode — режим), DT = Qr+1 (г = 0,1,2),
7.3. Реверсивные сдвигающие регистры
617
so_
-DS
t>s3
M
H
2
-Q =S0_
Рис. 7.25
D3 = DS3 nCS = CL = H, получим:
Q+ = DTrdHvQrd~H, r = 0,1,2,3, DT0 =
= Qr-1MvQr+iM, г =1,2,
V QXM,
(M = 0 — сдвиг в сторону старших разрядов, М = 1 — сдвиг в
сторону младших разрядов).
Принцип построения 8-разрядного реверсивного сдвигающе-
сдвигающего регистра на двух сдвигающих регистрах типа PI/PO (ИС
555ИР16) иллюстрируется рис. 7.26 (ОЕ = 1 для реализации
операций сдвига влево и вправо).
Реверсивные сдвигающие регистры типов PI/SO и
PI/PO. На рис. 7.27 показаны ИС:
531ИР11,1561ИР15, МС14194Я, CD4Q194B, 74ЛСШ94Я —
4-разрядные реверсивные сдвигающие регистры_типа PI/PO с
асинхронным потенциальным сбросом сигналом R в нулевое со-
состояние, описываемые функциями:
Qt = (SrdH V QrRTdH) ¦ R, г = 0,1,2,3, G.14)
So = Q0M1M0 V DS0M1M0 V QxM{Mo V DoMxMo,
Sr = Qr~M{Mo V Q^JtxMo V Qr+1MiM0 V D^Mo, r =_1,2,
S3 = Q3M1M0 V Q2M1M0 V DS3MiM0 V D3MxMo, Rr = Sr,
где т = 0,1,2,3 (используются Л-5/Д-триггеры);
155ИР13 — 8-разрядный реверсивный сдвигающий регистр
типа PI/PO с асинхронным потенциальным сбросом сигналом
618
Глава 7. Сдвигающие регистры и счетчики
DS,
1—
PG
1—
531ИР11,15Б1ИР15
MC14194B.CD40194B
Рис. 7.26
'ДСП 194
D
0
1
2
3
>C
DS
3
0
MO
Ml
> R
r
RG
«—>
'194
'4194
Q
0
1
2
3
D
0
1
2
3
>C
DS
3
0
MO
Ml
»R
PG
ч—>
a
0
i
2
3
- GHD, is - V
CD40104S/HC40104
,.7 - GHD
ls'le-Voc
CD40100F
В
0
1
2
3
>C
DS
3
0
MO
Ml
OE
PG
4—>
DO
0
1
2
3
-i± R
DS
0
31
Cl
C2
M
0
1
RG
<—>
Q
0
31
8 - GHD, 18 - V
8 - era, is - vd
1,5,7,10,14,13 -
Рис. 7.27
155ИР13
3
5
7
9
IS
17
L?
21
D
0
1
2
3
4
5
6
7
>C
DS
7
0
MO
Ml
> R
I
RG
4—>
'198
0
0
1
2
3
4
5
6
7
12 - GOT, 24 - V
I "
7.3. Реверсивные сдвигающие регистры
619
R в нулевое состояние, описываемый функциями G.14) при г =
0,1,. ..,7i
50 = ?50Mi V QnMo V D0MiM0,
Sr = Qr-vMi V Qr+i~Mo V DrMtMo, r = 1,2,..., 6,
57 = QeAf! V DStM0 V D7MiM0,
Rr = Sr, r = 0,l,...,7, Hr = (M1vM0)-H
(Hr — тактовый сигнал, подаваемый на R-S/R-триггеры, из ко-
которых построен сдвигающий регистр; при М\ = Mq = 0 сигнал
Нт = 0, что обеспечивает режим хранения информации);
CD40104B, 74ЯС40104 — 4-разрядные реверсивные сдви-
сдвигающие регистры типа PI/PO с синхронным сбросом и Z-
состоянием выходов, описываемые функциями:
_ j Qr при ОЕ = 1,
т ~ 1 Z-состояние при ОЕ = О,
Q+ = DTrdH V QrdH, r = 0,1,2,3,
РТ0 =
q V DSqMiMq V
V
0 V 'DrM1MOl г = 1,2,
Tr = Ili~Mo V g,.!М
jDT3 = ЖаЖ0 V g2lf a
(jDTr — функции возбуждения ZJ-триггеров, на которых постро-
построен регистр);
CD40100B — 32-разрядный реверсивный сдвигающий ре-
регистр типа SI/SO с рециркуляцией данных, описываемый функ-
функциями:
Q+ = DrdHvQrdH, г = 0,1,2,3,
Do = QmMiMo V
= Q0M1'M0>V DS3{MiM0,
(Mi =0 — сдвиг вправо, М\ = 1 — сдвиг влево, Mq = 0 — ре-
рециркуляция, Mq = 1 — ввод данных при сдиге влево и вправо).
Режимы работы рассмотренных реверсивных сдвигающих
регистров перечислены в табл. 7.5. Например, из функций, опи-
описывающих ИС 531ИР11, следует, что при значениях М\ = Мо =
О функции возбуждения 5r = Qr, Rr = Qr (r = 0,1,..., 3), а зна-
значит Q+ = Qr (режим хранения данных). Если М\ = Мо = 1, то
ST = Dr, RT — Sr, что соответствует синхронной параллельной
загрузке данных Dr (г = 0,1,..., 3).
620
Глава 7. Сдвигающие регистры и счетчики
Таблица 7.5. Режимы работы реверсивных
сдвигающих регистров
MiMo
0 0
0 1
1 0
1 1
531ИР11
Хранение
Ввод DS0
Ввод DS3
Загрузка
155ИР13.74ЛС11194
531ИР24.555ИР29
74LS671.74LS672
Хранение
Ввод DSo
Ввод DS7
Загрузка
CD40104B
Сброс
Ввод DSo
Ввод DS3
Загрузка
CD40100B
Рециркул. Qo
Ввод ?Mз1
Рециркул. <5з1
Ввод DSo
Если в формулы, характеризующие ИС 531ИР11, подставить
М\ = L, Mq = 1, то получатся функции, описывающие сдвига-
сдвигающий регистр с синхронной параллельной загрузкой данных.
На рис. 7.28 показано включение двух ИС 531ИР11 для по-
получения 8-разрядного реверсивного сдвигающего регистра ти-
типа PI/PO (DSq — вход последовательного ввода данных при
сдвиге информации в сторону старших разрядов, DS7 — вход
последовательного ввода данных при сдвиге в сторону младших
разрядов).
OS,
4
Рис. 7.28
На рис. 7.29 приведены 8-разрядные реверсивные сдвигаю-
сдвигающие регистры типа PI/PO с двунаправленной шиной данных
DB7 - DB0:
531ИР24 — регистр с асинхронным потенциальным сбросом
сигналом R — 0 в нулевое состояние, описываемый функциями
G.14) при г = 0,1,...,7 и
-Do = Q0M1JT0 V DSqWiMo V QiMiWo V DBoMxM0,
7.3. Реверсивные сдвигающие регистры
621
531ИР24
21
20
DS
7
/
0
>c
MO
Ml
к
T
OE
Г *
2
*-*
'289
<3O
,»,
DB
0
1
2
3
4
5
6
7
<37
71»
10 - GND.20 - V^
I 'tC\ 1299 —I
3-е - GND;ie,19 - V
21
20
18
11
12
Ti
9
2
555ИР29
OS
0
>c
MO
Ml
s
&
4
KG
¦«—>
'323
B0
,»,
DB
0
1
2
3
4
5
6
7
<37
17
-'AM 1323-
s-s - CM);ie,i9 - V
Рис. 7.29
r = Qr'M1'Mo\/Qr-iM1MQ\/Qr+1M1MoVDBrM1Mo, r=1...6,
O = QtMxMo V QgMxMq V DS7M{Mo V DB7MxMo,
DBT =
Qr при O? = MlM0OE1OE2 = 1,
Z-состояние при OjE = 0;
533ИР29 — регистр с синхронным сбросом сигналом R = О
в нулевое состояние, описываемый функциями Z7r и i?5r (r =
0,1,..., 7), приведенными выше, и
Q+ = Dr'RdHwQr'dH, г = 0,1,...,7
(практически функции DrR реализуются заменой в функци-
функциях возбуждения DT сигналов Мо и Mq на конъюнкции M0R
и М0Д).
Режимы работы описанных реверсивных сДвигающих реги-
регистров перечислены в табл. 7.5. Структурная схема ИС 531ИР24
изображена на рис. 7.30 (MUX — 8-разрядный 4-канальный
мультиплексор, RG — 8-разрядный синхронный регистр памя-
памяти; г = 1,2,...,6). Сигнал М\М0 = 1 переключает выводы DBT
на параллельный ввод данных, размыкая связи между Qr и
DBr.
На рис. 7.31 представлена схема 16-разрядного реверсивно-
реверсивного сдвигающего регистра, из которой видно назначение выходов
Qo и Q7, не переводимых в Z-состояние сигналом ОЕ — 0. Сдви-
Сдвигающие регистры с Z-состоянием выходов допускают непосред-
непосредственное их подключение к шине данных микроЭВМ.
622
Глава 7. Сдвигающие регистры и счетчики
DS,
DS
Рис. 7.30
DS.
о
я-
О
«оЧ
Ч
<37
DB.
«оЧ
М, Ч
RG
<30
> DB.
> DB
Рис. 7.31
7.3. Реверсивные сдвигающие регистры
623
'LS671
'LS672
D
0
1
2
3
>С
DS
0
3
МО
Ml
R
>CL
А
OE
RG
4—>
RG
mix
so
«
DO
0
1
2
3
16
17
16
IS
D
0
1
2
3
>C
DS
0
3
MO
Ml
S
>CL
A
• OE
RG
4—>
RG
MJX
SO
«
t>
DO
0
1
2
3
16
17
16
IS
io - GMD, 20 - Vcc io - GMD, 20 -
Рис. 7.32
Многофункциональные устройства на основе ревер-
реверсивных сдвигающих регистров. На рис. 7.32 представлены
ИС, представляющие собой 4-разрядные устройства, содержа-
содержащие реверсивный сдвигающий регистр с выходным синхронным
регистром памяти и мультиплексными последовательным 50 и
параллельным DO3DO2DO1DO0 выходами:
74X5671 — устройство на основе реверсивного сдвигающе-
сдвигающего регистра с асинхронным потенциальным сбросом в нулевое
состояние сигналом R, описываемое функциями:
SO =
DT0 =
V
o, D0r =
QrA V QRr А при OE = 0,
Z-состояние при OE = 1,
Q+ = (DTrdH V QrdH) • R, r = 0,1",2,3,
iMq V DSqMiMo V Q1M1M0 V DqMxMq,
M V Qr-{MXMO V gr+iMiM0 V DrMiM0, r = 1,2,
V Q2M1M0 V DS3M{M0 V ZKMiM0,
DT3 =
где DTr (r = 0,1,2,3) — функции возбуждения D-триггеров
сдвигающего регистра (рис. 7.33,а);
74X5672 — устройство на основе реверсивного сдвигающего
регистра с синхронным сбросом в нулевое состояние сигналом
624
Глава 7. Сдвигающие регистры и счетчики
Рис. 7.33
R, отличающееся от ИС 74LS671 только функциями переходов
триггеров сдвигающего регистра
Q+ = DTr~R ¦ dH V QrdH, г = О,1,2,3.
Мультиплексный последовательный выход SO позволяет
производить каскадирование рассмотренных ИС (рис. 7.33,6).
7.4. Асинхронные счетчики
Общие принципы построения асинхронных счетчиков бы-
были рассмотрены в § 4.6. В интегральном исполнении выпус-
выпускаются только счетчики с импульсным воздействием счетных
сигналов на триггеры, из которых он построен. Основное от-
отличие асинхронных импульсных счетчиков от синхронных —
7.4. Асинхронные счетчики
625
неодновременность срабатывания триггеров (всех или хотя бы
двух). Счетчики любого типа (асинхронные и синхронные) мо-
могут иметь и асинхронные потенциальные входы установки не-
некоторых их начальных состояний.
555ИЕ5
R -Ц
>С1
>С1
1
2
СТ2
СТ8
'93
00
0.
1
2
3
4,6,7,13 - НС
ю - GHD, s - V.
'LS69
2
13
12
555ИЕ1'
>c
R
^C
СП 6
СП 6
'393
)
0
0
1
3
0
n
2
531ИЕ15/177
7 - GHD, 14 -
'LS293
>С1
0
1
2
3
. L
>С2
}Я
СТ2
СТ8
'197
00
0
1
2
3
>С1
>С2
>с
я
СТ2
СТ8
СТ16
00
0
1
2
3
0
0
1
2
3
2
13
3
7
10
3
12
IS
11
12
13
!>«
>C2
1
2
CT2
CT8
00
0
1
?
3
7 - GND, 14 - V
в - GND,ie - Vcc,s -
1,2,3,6 - К
7 - GHD, 14 - V
Рис. 7.34
Двоичные асинхронные счетчики. На рис. 7.34 предста-
представлены ИС (СТ — Counter — счетчик):
555ИЕ5 — счетчики по mod 2 и mod 8 с асинхронной по-
потенциальной установкой нулевого состояния значением сигнала
R = R\R,2 = 1, описываемые функциями:
Qt = (Qo 8 dHx) %Qt = (Qi 6 dH2) \ 1
<# = (g2 e <вд • я, gj = (g3 e ^g2) • д, / l" j
(при соединении счетного входа Н2 счетчика по mod 8 с выходом
Qo счетчика по mod 2 получается счетчик по mod 16);
555ИЕ19 — два счетчика по mod 16 с асинхронной потен-
потенциальной установкой нулевого состояния значением сигнала
R = 1, описываемые функциями:
Q+ = (Q0@dH)-R, Q+ = (Qr@dQr-l)-R, r =1,2,3 G.16)
(при соединении счетного входа Н одного счетчика с выходом
40 Пухальсклй Г. И,, Новосельцева Т Я.
626
Глава 7. Сдвигающие регистры и счетчики
7.4. Асинхронные счетчики
627
Q3 другого счетчика получается счетчик по mod 256);
531ИЕ15, 74177 — счетчики по mod 2 и по mod 8 с асинхрон-
асинхронными потенциальными входами загрузки числа D — D^D-iDxDq
значением сигнала L = 0 и установки нулевого состояния зна-
значением сигнала Я = 0 (вход Я имеет приоритет по отношению
ко входу X), описываемые функциями:
Qt = So V (Qo © dH^-Bo, Qt = St V (Qi © <Ш2) • Яь
Q+ = s2\/{Q2@dQi)-li2, Qt = s3y (<Эзe<ад2)• Дз,
5r =
• Я, Яг = ~SrL-~R, г = 0,1,2,3
(у ИС 531ИЕ15 счетчики имеют разное быстродействие — мак-
максимальная частота тактового сигнала быстродействующего счет-
счетчика по mod 2 равна 100 МГц, а счетчика по mod 8 — 50 МГц);
74LS69 — счетчики по mod 2 и mod 8 с асинхронной по-
потенциальной установкой нулевого состояния значением сигна-
сигнала R = 0, описываемые функциями G-15), и счетчик по mod 16
с асинхронной потенциальной установкой нулевого состояния
значением сигнала Я = 0, описываемый функциями G.16);
7415'293 — счетчики по mod 2 и mod 8 (отличается от ИС
555ИЕ5 только расположением выводов).
Многие асинхронные двоичные счетчики могут быть реали-
реализованы на синхронно-асинхронных ¦/-К/R-триггерах, описыва-
описываемых функцией переходов Q+ = (Q-J -dH V Q ¦ К ¦ dH) ¦ R. Дей-
Действительно, при значениях J =_ К — 1 из функции переходов
следует, что Q+ = (Q © dH) ¦ R, а в качестве сигнала Н мож-
можно использовать и выходной сигнал любого триггера. Вместо
«/-Л'/Я-триггеров можно использовать Т/Я-триггеры, описыва-
описываемые функцией переходов Q+ = (Q © Т • dH) ¦ R, получаемой из
функции переходов J-K/R-триггеров подстановкой J = К = Т.
Функция переходов Т/Я-триггеров, принадлежащих к группе II
(см. § 4.2), задается выражением Q+ = [Q ф d(T ¦ Н)] ¦ R. Такие
триггеры используются, в частности, для построения двоично-
десятичных асинхронных счетчиков.
Структурная схема счетчика 555ИЕ5 изображена на рис.
7.35,о (сигналы J = К = 1 не показаны), из которой видно,
что триггеры Qi, Q2 и ??з счетчика по mod 8 могут срабаты-
срабатывать по счетному входу Н2 только последовательно. Временные
диаграммы, наглядно поясняющие работу этого счетчика, по-
показаны на рис. 7.35,5— из-за переходных процессов состояния
счетчика
Q3Q2Q1 = 000,001,010,011,100,101,110,111
176ИЕ1
>с
R
СТ64
'NO
б
0
1
2
3
Рис. 7.35
1561ИЕ20/НС4040 561ИЕ1, CD4024S/HC4024
з
4
3
10
11
12
2,6,В,Э - НС
7 - GND, 14 - V
я
>с
8
СТТ12
'4040
б
0
1
2
3
4
5
S
7
8
S
1 П
1 U
и
2
В
>с
R
—*
СТ128
б
0
1
2
3
4
е
э
6
— 6,10,13 - НС
•11 7 - 6И>, 14 - V
в - GND, is - V
Рис. 7.36
40*
628
Глава 7. Сдвигающие регистры и счетчики
7.4. Асинхронные счетчики
629
имеют разную длительность, что особенно заметно при боль-
больших значениях частоты счетного сигнала Н2. Кроме того, при
дешифрации внутренних состояний счетчика, соответствующих
четным числам 000, 010, 100 и ПО, будут появляться ложные
значения сигналов Л'0(/х), K2(fi), А'4(/х) и А'б(м), длительность
которых определяется задержкой срабатывания одного тригге-
триггера. Внутренние состояния счетчика /х = (Q3Q2Qi), a минтермы
j(l) QsQZQW j
Принципиальная схема счетчика 531ИЕ15 с асинхронной за-
загрузкой данных Dj изображена на рис. 7.35,в. Триггеры типа
J-K/R-S, дополненные показанными ЛЭ, выполняют функ-
функции J-K/D-L-R-триггеров. Принципиальные схемы ИС одних
и тех же цифровых узлов, но изготавливаемых по различным
технологиям (Standard, L, H, LS, S, ALS, AS, F, НС и др.),
могут отличаться друг от друга. Однако эти различия не явля-
являются принципиальными, так как сводятся лишь к другим экви-
эквивалентным представлениям переключательных функций или
использованию других типов триггеров. Поэтому приводимые
здесь принципиальные схемы не обязательно с абсолютной точ-
точностью совпадают с принципиальными схемами реальных ИС
(назначение этих схем — иллюстрация возможной практиче-
практической реализации цифровых узлов).
Асинхронные счетчики, изготавливаемые по КМОП-техно-
логии, показаны на рис. 7.36:
176ИЕ1 — счетчик по mod 64 с асинхронной потенциальной
установкой нулевого состояния значением сигнала R = 1, опи-
описываемый функциями G.16) при г = 1,2,...,5;
1561ИЕ20, 74ЯС4040 — счетчик по mod 4096 с асинхронной
потенциальной установкой нулевого состояния значением сиг-
сигнала R = 1, описываемый функциями:
Qt = [Qo®d(HR)]-R,Qt = (Qr®dQr-1)-R, G.17)
где г = 1,2,..., 11 (знак "|" на рис 7.36 означает степень числа
2, т. е. мнемоника СТ | 12 обозначает счетчик по mod 212);
CD4024, 74ЯС4024 — счетчик по mod 128 с асинхронной по-
потенциальной установкой нулевого состояния значением сигнала
R = 1, описываемый функциями G.17) при г — 1,2,..., 7.
Наиболее часто используемые счетчики по mod M являют-
являются и делителями на М частоты /я входного счетного сигнала
Н, т. е. в счетчике имеется хотя бы один триггер, частота /Qr
выходного сигнала Qr которого в М раз меньше частоты вход-
входного сигнала G (fnr = /я/М). Счетчик должен иметь выходы с
каждого триггера, входящего в его состав, что необходимо для
определения в любой момент времени числа импульсов по mod
М, поступивших на его вход Н. Если выходы не всех тригге-
триггеров доступны пользователю, то счетчик следует называть де-
делителем частоты. Двоичные счетчики по mod 2m (то — число
триггеров в счетчике) выдают то сигналов Qr, частоты которых
/Qr = /tf/2r+1, где г = 0,1,..., то - 1.
Двоично-десятичные асинхронные счетчики. В инте-
интегральном исполнении выпускаются как счетчики по mod 10 со
счетом в коде 8-4-2-1, так и пары счетчиков по mod 2 и по mod 5
со счетом в коде 4-2-1, из которых всегда могут быть построены
счетчики по mod 10. На рис. 7.37 представлены ИС:
555ИЕ2 — счетчики по mod 2 и mod 5 с асинхронной потен-
потенциальной установкой состояний Q3Q2Q1Q0 = 0000 и 1001 (j = 0
и j = 9) значениями сигналов R = R\R2 = 1 и S = S1S2 — 1,
описываемые функциями:
Qt = S V (Qo 0 <Ш0 -R,Qf = (QiQ3dH2 V 1
Qt = (Q2@dQ1)-R',
где R! = R V 5" = RXR2 V
= SV (Q2QidH2 V Q3dH2) ¦ R, J
G.18)
(триггер Q3 типа R-S/R', описы-
описываемый функцией переходов Q+ = (S ¦ dH V Q ¦ R- dH) ¦ R')\
531ИЕ14, 74176 — счетчики по mod 2 и no mod 5 с асинхрон-
асинхронными потенциальными входами загрузки числа D = D3D2D^D0
значением сигнала L = 0 и установки нулевого состояния зна-
значением сигнала R = 0 (вход R имеет приоритет по отношению
ко входу X), описываемые функциями:
Qt = So V (Qo 0 dH!) -До, Qt = Si V (QiQzdHi V Qid772) • Ru
Qt = S2 V (Q2 0 dQ{) ¦ R2j_Qt = S3y (Q2QidH2 V Q3dH2) ¦ R3,
Sr = DrI~R-~R, Rr = ~SrL-~R, r = 0,1,2,3
(у ИС 531ИЕ14 счетчики имеют разное быстродействие — мак-
максимальная частота тактового сигнала быстродействующего счет-
счетчика по mod 2 равна 100 МГц, а счетчика по mod 5 — 50 МГц);
555ИЕ20 — пара счетчиков по mod 2 и mod 5 с асинхрон-
асинхронной потенциальной установкой нулевого состояния значением
сигнала R = 1, описываемые функциями:
Qt = (Qo 0 dHx) -
Qt = [Qi 0 d(Q3H2)} R,
Qt = (O2 edQx) R,Qt = [Q3e d(T3H2)\ ¦ r,
T3 = Q3Q2 V g
< yj
j = Q3 V Q2QX;
74X568 — счетчики по mod 2 и mod 5 с асинхронной по-
потенциальной установкой нулевого состояния значением сигна-
630
Глава 7. Сдвигающие регистры и счетчики
7.4. Асинхронные счетчики
631
555ИЕ2
>С1
>С2
&S
1
2
&R
1
2
СТ2
6ТЬ
'90
<20
B
1
2
3
io - GHD, s - V
4,13 - НС '
'LS68
JL1 LS
7
Т5 12
4
10
3
11
1
Д
13
531ИЕ14,
>C1
D
n
1
3
. L
>сг
R
стг
CT5
'196
176
B0
a
l
2
3
Д
Д
15
14
555ИЕ20
>С\
>сг
R
>С\
>сг
R
стг
СГЬ
стг
rrs
'390
B0
B
1
2
3
<20
0
1
2
3
7 - GND, 14 - V,,
'LS290
б - CM), is - V
'LS490
ее
176ИЕ2
>C1
>C2
. R
>CX
*
CT2
CT5
CT10
B0
B
1
2
3
B
0
1
2
3
>C1
>C2
&S
1
2
1
2
CT2
СТЪ
B0
B
1
2
3
¦1*
>с
S9
К
>с
S9
К
СГ10
спо
a
0
1
2
3
<2
0
1
2
3
е - НС
б - GM), is - Vcc
2,6 - Ж
7 - GHD, 14 - Vcc
- GND,16 - V _э
S
0
1
2
3
ML
&
C2
К
CT
ъг/га
'NO
B
0
1
2
3
4
P4|
6 - GHD, is - VD
Рис. 7.37
ла R = 0, описываемые функциями G-19), и счетчик по mod 10
с асинхронной потенциальной установкой нулевого состояния
значением сигнала R = 0, описываемый функциями:
Q^ = (Qo®dH)-^R1Qt = (QiQ3dQoyQidQ2)-R_1 1
Q+= (Q2®dQ!)-R, Q% = (Q2QidQ0VQ3dQ0)-R, )
74LS290 — счетчики по mod 2 и mod 5 (отличается от ИС
555ИЕ2 только расположением выводов);
74LS490 — два счетчика по mod 10 с асинхронной потенци-
потенциальной установкой состояний Q3Q2QiQo = 0000 и 1001 (j = 0
и j — 9) значениями сигналов R = 1 и Sg — 1, описываемые
функциями:
д+ = ^э v (до Ф d#i) • Я) gf = {Q\Q3dH2 v Q\dH2) ¦ R',
Q2 = {Q2 © dQx) ¦ Я', gj = 5"9 V (Q2Q\dH2 V д3ЗЯг) • Я,
где Я' = R V 5";
176ИЕ2 — двоичный/двоично-десятичный счетчик с пере-
переключаемым модулем пересчета mod 32/mod 20 (М = 32 при
= 1 и М = 20 при ML = 0, MX — Modulo — модуль)
и асинхронными потенциальными сбросом в нулевое состояние
значением сигнала R — 1 и установкой триггеров Qo, Q\, Q2
и Q3 в состояние 1 значениями сигналов ST = 1 (г = 0,1,2,3),
описываемый при двоичном счете функциями:
g J = s2 v (g2 e rfgo
g| = (g4 e ^g3) • r,
t =
я, Qt =
-r,q+ =
v(gi®dQ0)¦ я,
3v (g3 e dg2) • я,
где Я = Ci V G2, т. е. счет производится под воздействием сиг-
сигнала
d(d VG2) = С2(/С1 V GxdGi
(счетчик запускается изменением счетного сигнала G\ с 1 на 0
при значении G2 = 1 или изменением счетного сигнала G2 с 0 на
1 при значении Ci =0); сигнал ML производит мультиплекси-
мультиплексирование функций возбуждения триггеров счетчика с двоичного
счета на двоично-десятичный счет (не составляет труда на осно-
основании соотношений G.20) дать полное аналитическое описание
ИС, введя их в вышеприведенные соотношения с помощью сиг-
сигнала ML); сигнал переноса Р4 = дздо (не зависит от сигнала
ML) позволяет строить на ИС 176ИЕ2 многоразрядные деся-
десятичные счетчики.
Структурная схема счетчика 555ИЕ2 изображена на рис.
7.38,а, а временные диаграммы, поясняющие работу счетчиков
по mod 5 в ИС 555ИЕ2 и 555ИЕ20, — на рис. 7.38,5 (сигнал Т3
используется в ИС 555ИЕ20). Асинхронные переходы на вре-
временных диаграммах указаны стрелками (триггер Q2 изменяет
состояния под воздействием изменения выходного сигнала триг-
триггера Q\ с 1 на 0; задержки сигналов QT и Тз относительно счет-
счетного сигнала Н2 и друг друга не показаны). Принципиальная
схема счетчика 555ИЕ2, построенная по формулам G.18), изо-
изображена на рис. 7.39.
Пару счетчиков по mod 2 и mod 5 можно включить для полу-
получения счетчика по mod 10 двумя способами: для счета в коде 8-
4-2-1 (рис. 7.40,о и 7.41,о) и в коде 5-4-2-1 (рис. 7.40,5и 7.41,6).
При счете в коде 5-4-2-1 выходной сигнал Уз = Qo, частота
которого минимальна, имеет скважность 2 (равные по длитель-
длительности полупериоды), что иногда требуется для построения неко-
некоторых цифровых устройств с десятичным счетом. Асинхронные
потенциальные входы Sj и Rj в схемах на рис. 7.40 можно ис-
использовать для производства установок начальных состояний
632
Глава 7. Сдвигающие регистры и счетчики
м&
555ИЕ2
5>±гт
i
-о>:5
«1.
н—:
3 i i i I ; i i » ] , i 2
Q3 i ; ; П ; ; ; П- 2
o; i ; 2; з; 4;o| i ; г; з; 4;
Рис. 7.38
Рис. 7.39
a)
?2
is
1
2
&R
1
2
CIS
<30
C1
<32
Q3
-K3r
¦«1
<22
C2
&S
1
2
&S
1
2
CT2
CT5
<30
<31
<32
Q3
Рис. 7.40
7.4. Асинхронные счетчики
633
;i|2;з;4;5;б;7;в;э;о;1 ;
'Код 8-4-2-1
'г \ \ I П ; i - i [~~L <
: : : : f—1—1—1—1—f 5
3—1—1—i—1—I :::;!- 5
0; 1 ; 2| 3; 4| 5 ; 6 ; 7; в; 91
Код'5-4-2-1
Рис. 7.41
Рис. 7.42
6
—
>C1
sr?
2
55ЭС"!
CT2
CT6
'Э2
QD
C
1
2
3
2,3,4,«3 " HC
10 - GUI), s - V
о
Рис. 7.43
Рис. 7.44
634
Глава 7. Сдвигающие регистры и счетчики
7.5. Синхронные двоичные счетчики
635
Q3Q2Q1Q0 = 0000 или 1001 (рис. 7.40,а) и Y3Y2YiY0 = 0000 или
1100 (рис. 7.40,6).
На рис. 7.42,о показаны две эквивалентные схемы, в которых
тактовый сигнал формируется с помощью двухвходовых ЛЭ. В
обеих схемах на триггер воздействует импульсный сигнал
dHlH2 = d(Hi V #2) =
из чего следует двойственность изображений тактового сигна-
сигнала на условных графических обозначениях триггеров, показан-
показанная на рис. 7.42,6. Сказанное относится и к счетчикам (см. ИС
176ИЕ2 на рис. 7.37), а также другим цифровым устройствам,
в которых используются подобные тактовые сигналы.
Счетчики по mod 6 и mod 12. На рис. 7.43 представлена
ИС 555ИЕ4 — счетчики по mod 2 и mod 6 с асинхронной по-
потенциальной установкой нулевого состояния значением сигнала
R = R\R2 = 1, описываемые функциями:
Qt =
V Q2dH2) R,Qt = (<Эз © dQ2) ¦ R.
Структурная схема счетчика 555ИЕ4 изображена на рис.
7.44,я, а временные диаграммы, поясняющие работу счетчика
по mod 6, — на рис. 7.44,5. Асинхронные переходы на времен-
временных диаграммах указаны стрелками (триггер Qz изменяет со-
состояния под воздействием изменения с 1 на 0 выходного сигнала
триггера Q2; задержки сигналов не показаны).
Пару счетчиков по mod 2 и mod 6 можно включить для по-
получения счетчика по mod 12 двумя способами: для счета в коде
8-4-2-1 (требуется соединить счетный вход Н2 с выходом триг-
триггера Qo) и в коде 6-4-2-1 (требуется соединить счетный вход
#1 с выходом триггера Q3).
7.5. Синхронные двоичные счетчики
Синтез и основные свойства синхронных двоичных счетчи-
счетчиков были рассмотрены в § 4.5. Граф переходов счетчика по mod
16 изображен на рис. 7.45,о {-/Ра = -/0 и -/1, Р4 — сигнал
переполнения счетчика, называемый также переносом). Этому
графу переходов соответствуют функции возбуждения D.36) Т-
триггеров:
To=l,T1-Qo,l2-QiQo, 1 G21)
T3 = Q2QiQo, Ра = QzQiQ^Qo- J v
: : : I—i—i—i—i ; : : i—i—i—i—i :
н—i—i—I : : : !—i—i—i—I . ! ! I—ь
a ::::::: i—i—i—i—i—i—i—i—i j
3—j—I—i—j—i—i—i—! ;:::::: I—ь
P! ° : ' : 2 : з : 4 : s j s ! 7 ¦ s ! 9 :io -и :i2 -is :i4 hfri о ¦
oso o^o 0/0 o/o
0/0 0/0
0/0 0/0 0/0 0/0
Рис. 7.45
На рис. 7.45,6 показаны временные диаграммы синхрон-
синхронного счетчика по mod 16, соответствующие графу переходов,
изображенному на рис. 7.45,о. Внутренние состояния счетчика
/* = {Q3,Q2,Q\,Qo) обозначены числами j = eQ3eQ2eQleQo =
0,1,..., 15, где €qr = 0 или 1 — состояние триггера Qr (г =
0,1,2,3). В отличие от асинхронных счетчиков здесь все тригге-
триггеры Qr срабатывают одновременно по переходу тактового сигна-
сигнала Я с I на 0. Если счетчик находится в состоянии j, то в сле-
следующем такте он установится в состояние j + 1 * поэтому такие
счетчики называются суммирующими счетчиками (Up-counter).
Граф переходов счетчика по mod 16, функции возбуждения
Триггеров которого
То = Ро, Тх = P0Q0, T2 = PoQtQo,
Т3 = P0Q2Q1Q0, Pa = P0Q3Q2Q1Q0,
Изображен на рис. 7.45,в (Ро — сигнал разрешения счета и пере-
переноса; Ро/Р4 = 0/0, 1/0 и 1/1). При значении сигнала управления
Ро = 0 состояния счетчика не изменяются, что указывается на
графе переходов петлями Ро/Р4 = 0/0.
636
Глава 7. Сдвигающие регистры и счетчики
7.5. Синхронные двоичные счетчики
637
Двоичные счетчики. Синхронные счетчики, изготавли-
изготавливаемые в интегральном исполнении, имеют, как правило, вход
Д асинхронной потенциальной или (и) синхронной установки
нулевого состояния и входы Dr и L асинхронной потенциаль-
потенциальной или (и) синхронной параллельной загрузки данных. В со-
соответствии с этим для построения синхронных счетчиков (не
только двоичных) используются триггеры типов D-T-L/R, D-
T-L-R, D-T-L-R/R, D-T-L-R/L-R, T/D-L-R с приоритета-
приоритетами входов R и ТIR, функции переходов которых могут быть
получены из функции переходов D.29) универсального D-T-
L-R/D-L-R-Tpitrrepa, при использовании одного входа данных
D = AD = SD:
Q+ = [D • L ¦ dH V Q -dHV (Q ©T • dH) -1]-Д G.22)
для D-T-X/Д-триггера (SR = 0, AL = 0, L - SL, R =, AR),
Q+ = D ¦ L -Д • dH V Q ШV (Q @T ¦ dH) -ТлИИ G.23)
для D-T-X-Д-триггера (AR = 0, AL = 0, L = SL, R = SR),
Q+ = [D-L-~SR-dH\/Q-~dH\l(Q®T-dH)-L\l SR]-A~R G.24)
для D-T-L-R/R-триггера (AL = 0, L = SL) и
Q+ = D-AL-JR \/[D-SL-~SR-dHv
VQ -JH\/(Q®T -dH)-SL\l SR\-AL\/ AR ^ '' *'
для D-T-L-R/Х-Л-триггера,
Q+ = [D-LV(Q@T-dH)-L]-Tl G.26)
для T/D-L-R-триггера. (SR = 0, SL = 0, L = AL, R = AR) и
Q+ = (Q@T-dH)-~R G.27)
для Т/Д-триггера (SR = 0, SL = 0, AL = 0, R = AR).
Счетный вход Т триггеров используется для выполнения
операции счета, вход L (входы SL, AL) — для параллельной
загрузки данных, поступающих по входу D (L = 1 — загруз-
загрузка, L = 0 — счет), а вход R (входы SR, AR) — для сброса
счетчика в нулевое состояние. Перечисленные выше триггеры
могут быть реализованы как на J-К/R-S^-триггерах, так и на
.О/Д-.У-триггерах (см. рис. 4.11 - 4.13).
Функции возбуждения Тг триггеров счетчиков, обладающих
наибольшими функциональными возможностями, реализуются
с предоставлением пользователю управления ими с помощью
двух внешних сигналов Pq и Е — Р0Е • Тг для всех триггеров
счетчика. При этом сигнал переполнения (переноса) двоичного
суммирующего счетчика описывается функцией
тп-1
G.28)
г=0
где т — число триггеров в счетчике (для выпускаемых ИС т =
4 и 8). Конечно, выпускаются и счетчики, в которых управление
сигналами Ро и Е отсутствует.
Простота операций, выполняемых счетчиками, и строго опре-
определенное назначение информационных входов триггеров позво-
позволяет при описании счетчиков ограничиться указанием только
типа или функции переходов G.22) - G.27) используемых триг-
триггеров и функции переноса G.28) или получаемой из функции
G.28) подстановкой значения управляющего сигнала Е = 1.
На рис. 7.46 приведены синхронные двоичные счетчики:
555ИЕ10, 1561ИЕ21, CD40161, 74АСШ61 — счетчик по
mod 16 с переносом G.28) при то = 4, выполненный на D-T-
Х/Д-триггерах G.22), с синхронной загрузкой данных d\f =
D3D2D1D0 (L = 1 — счет, L = 0 — загрузка) и асинхронным
потенциальным сбросом в нулевое состояние значением сигнала
Д = 0;
1533ИЕ18, МС14163, CD40163, 74ДСШ63 — счетчик по
mod 16 с переносом G.28) при то = 4, выполненный на D-T-
Х-Д-триггерах G.23), с синхронной загрузкой данных d\f =
D3D2D1D0 (L = 1 — счет, L = 0 — загрузка) и синхронным
сбросом в нулевое состояние значением сигнала Д = 0 (вход Д
имеет приоритет по отношению ко входу L);
1554ИЕ23, 561ИЕ10, 74ЯС4520 — два счетчика по mod 16 с
асинхронным потенциальным сбросом в нулевое состояние зна-
значением сигнала Д = 1, выполненные на Т/Д-триггерах G.27);
74ALS5Q1A — счетчик по mod 16 с двумя переносами G.28)
при то = 4 и RC = PqE • Р4Н (RC — Ripple Carry — последо-
последовательный перенос), выполненный на D-T-L-R/L-R-Tpurrepa.x
G.25), с синхронной (SL = 0 — Synchronous Load) и асинхрон-
асинхронной потенциальной (AL = 0 — Asynchronous Load) загрузкой
данных d\f = D3D2D1D0 и синхронным (SR = 0 — Synchronous
Reset) и асинхронным потенциальным (АД =0 — Asynchronous
Reset) сбросом в нулевое состояние (входы SR и AR имеют при-
638
Глава 7. Сдвигающие регистры и счетчики
7.5. Синхронные двоичные счетчики
639
555ИЕ10
1561ИЕ21,СР40Ш8
г
я
СТ16
Р4
14
8 - GND, is - V
'ALSSBIA
cc
1533ИЕ18
ЛС14163В,СР40163В
_з_
4
8 - GND, is -
'/1LS8161
1554ИЕ23
561ИЕ10/НС4520
D
0
1
2
3
L
>С
РО
Е
'R
СП 6
'163
й
О
1
2
3
Р4
—
12
j ¦
to
19
CT16
CT16
'4320
11
12
13
14
8 - GND, is - V,
DD
'ALSBJ&3
D
О
1
2
3
4
5
6
7
Ьс
Г°
| S
СТ256
а
о
1
2
3
4
5
6
7
Р8
22
21
20
IB
IB
IS
D
0
1
2
3
4
5
6
7
. L
Vе
iPO
А Г
r
T R
CT256
B
0
1
2
3
4
5
6
7
P8
22
21
20
1_B
IB
17
16
IS
13
io - GND, 20 - V
'/Kill 61
'ЛС1И63
- GND, 24 - Vc
'ЛС11461
12 - GND, 24 - V
cc
'ЛС11463
CT16
P4
16
17
14
13
В 10
СП 6
РО
P4
4-7 - CM)
18,16 " V^
4-7 - GND
is,i6 - V
cc
Рис. 7.46
оритет по отношению ко входам SL и АХ); выходы счетчика
gr при оё = о,
Z-состояние при ОЕ = 1
(схему используемых триггеров см. на рис. 4.12 — дополнитель-
дополнительно требуется выполнить только соединение AD = SD = D);
74ALS8161, 74АС11461 — счетчик по mod 256 (во всем, за
исключением числа разрядов т = 8и замены некоторых пря-
прямых сигналов на инверсные, аналогичен счетчику '161 — см.
ИС 555ИЕ10);
74А15'8163, 74АС11463 — счетчик по mod 256 (во всем, за
исключением числа разрядов га = 8 и замены некоторых пря-
прямых сигналов на инверсные, аналогичен счетчику '163 — см.
ИС 1533ИЕ18).
На рис. 7.47 изображена принципиальная схема двоично-
двоичного синхронного счетчика 555ИЕ10, выполненная на основании
G.21) и G.28). Если D-T-L/R-триггеры детализировать, напри-
например так, как показано на рис. 4.11,о и 4.13,о (SR = 1, AR = R),
то можно получить различные варианты принципиальных схем
одного и того же счетчика. Используются и модификации этих
вариантов, получаемые снижением порядка переключательных
функций с целью повышения быстродействия счетчика.
В счетчиках 561ИЕ10 используется тактовый сигнал, фор-
формируемый двухвходовым ЛЭ. На рис. 7.48,а изображены две
эквивалентные схемы, поясняющие воздействие на триггеры та-
таких динамических входов. В обеих схемах на триггер воздей-
воздействует импульсный сигнал
]. V Н2 = d(H1H2) = #2*d#i V H{dH2,
из чего следует двойственность изображений тактового сигнала
на условных графических обозначениях триггеров, показанная
на рис. 7.48,5. В § 7.4 уже были рассмотрены подобные динами-
динамические входы (см. рис. 7.42,о).
Триггеры на рис. 7.48,5 запускаются перепадами тактового
сигнала Н\ с 0 на 1 при значении Н^ = 1 и перепадами тактового
сигнала Яг с 1 на 0 при значении Hi = 0. Таким образом, поль-
пользователь может выбирать тип перехода тактового сигнала (с О
на 1 или с 1 на 0), воздействующего на триггеры. Один из входов
Hi или #2 можно использовать для стробирования тактового
сигнала Н, как показано на рис.7.48,в на примере триггера со
счетным входом Т = СЕ (счетчика по mod 2). Счет разрешен
только при значении СЕ — 1 {СЕ — Count Enable — разреше-
640
Глава 7. Сдвигающие регистры и счетчики
7.5. Синхронные двоичные счетчики
641
uo
R —
D\
n
°2
л
°3
Z-
555ИЕ10
—[a]
rl_r
&
&
&
s
>c
г
1 f
D
.1
>c
r
>R
D
¦ L
>C
T
>R
D
,L
>C
T
в
LU
С
T
T
T
<
T
&
:
а)
JF7-
l
Cl
ьсг
8
1
Cl
—
8
СГ16
СГ16
>
a
n
l
2
3
a
0
l
2
3
Рис. 747
- 1H-
— 8 —
— C?
1
С1
7е*
—
8
1
С1
ХГ2
8
СГ16
СГ16
a
0
1
2
3
a
0
1
2
3
6>
- сг-
— 8-
Рис. 7.49
-а
-Q
L
я—
C?—<
L
FT
H—.
D
1
Cl
сг
D
1
Cl
сг
T
J
T
' j
LJ
Г
Рис. 7.48
rfl
1
Cl
сг
8
1
Cl
сг
8
СГ16
СГ16
>
a
0
l
2
3
a
0
l
3
-во
-а,
-а2
о
-Q4
-Us
ние счета). Данные триггеры описываются функцией переходов
Q+ = Q<5>d(CE-H).
Включение счетчиков 561ИЕ10 только для счета тактовых
сигналов по mod 16 представлено на рис. 7.49,а, а при исполь-
использовании управления тактовым сигналом Я и входа сброса R
— на рис. 7.49,5. Синхронные счетчики можно включать по-
последовательно, подавая выходной сигнал старшего разряда Q3
одного счетчика на тактовый вход Н другого счетчика. Для
получения двоичного счета второй счетчик по mod 16 должен
вести счет перепадов сигнала Q3 с 1 на 0 (dQ3 — 1 — значе-
значение импульсного сигнала, воздействующего на второй счетчик).
На рис. 7.49,в изображен асинхронный импульсный счетчик по
mod 256 с двоичным счетом (двоичный счетчик). Если сигнал
Q3 подать на другой тактовый вход второго счетчика, то полу-
получится некоторый счетчик, который нельзя называть двоичным
(dQ3 = 1 — значение импульсного сигнала, воздействующего на
второй счетчик).
Каскадирование двоичных счетчиков. Основные прин-
принципы каскадирования счетчиков были описаны ранее (см. § 4.5).
Управляющие входы Ро и Е позволяют реализовать синхрон-
синхронный двоичный счетчик по mod 24m или по mod 28m, где m —
число счетчиков по mod 24 (например, ИС 555ИЕ10 и 1533ИЕ18)
или по mod 2s (например, ИС 74ALS8161 и 74/1X58163).
На рис. 7.50,а показана структурная схема счетчика по mod
2 B20 = 1048576), иллюстрирующая метод каскадирования
счетчиков по mod 16 с использованием только входов Е (СЕ —
разрешение счета). На основании G.28), легко получить:
Р4 = СЕ ¦ ft Qr, PS = Pi ¦ П Qr; Pl2 = P8
т=0 T=4
15 19
Pl6 = Pl2- П Qr, i>20 = Pie • П Qr-
r=12 r=16
11
' UQr;
r=8
Описанная схема называется счетчиком с последовательным
переносом, так как сигнал СЕ или перенос Р4 при СЕ = 1 по-
последовательно распространяются через все ИС. Действительно,
полученные функции переносов Рк последовательными подста-
подстановками можно представить в общем виде:
k-i
Pfc = C?
G.29)
г=0
где к = 4,8,12,16,20.
Пухальский Г. И., Новосельцева Т. Я.
642
Глава 7. Сдвигающие регистры и счетчики
7.5. Синхронные двоичные счетчики
643
а)
Е-
°з-о «з-о
11-8 13-12 13-12 13-16 13-16
C?-
F7-
«
E-
D L
СП6«
РО
Е Р4
>С „
D L
T1
PO
P4
1-
D L
P4
PO
1-
D I
СП 6 Q
FO
? P4
>C
1-
D L
FO
? P4
>C
3-0 3-0 7-4
QD CD QD Q
7-4 11-8 11-8 13-12 13-12 13-16 13-16
1-
CE-
F7-
V L
FO
? P4
1-
D L
CT16Q
FO
? P4
>C
V I
OT6Q
FO
? P4
>C
D L
1
FO
P4
>C
D L
CT16 «
FO
? P4
>C
Рис. 7.50
В многокаскадных счетчиках с последовательным перено-
переносом функции переноса формируются многоярусными КС. Сле-
Следовательно, их недостатком является значительное уменьшение
максимального значения частоты тактового сигнала по сравне-
сравнению с максимально допустимой для одного счетчика по mod 16
(для правильного срабатывания триггеров счетчика задержка
сигнала Р4 во всех последовательно включенных счетчиках не
должна превышать периода тактового сигнала).
Длительность активного уровня A) сигнала переноса Р4 рав-
равна периоду Тн тактового сигнала Н, а значит и активные уровни
всех остальных сигналов переноса Pk (к = 8,12,16,...) без учета
задержек имеют такую же длительность. Из-за последователь-
последовательной задержки сигнала переноса Р4 каждый следующий сигнал
переноса Р^ имеет меньшую длительность активного уровня,
чем предыдущий Pjt-4-
Структурная схема счетчика по mod 220 с параллельным пе-
переносом представлена на рис. 7.50,5. На основании G.28), легко
получить:
Р4 = СЕ ¦ п Qr, Ps = ft Qr, Рп = Ps-U Qr,
Pl6 = Pl2- П Qr, P20 = Pl6- П Qr,
r=12 r=16
т.е. сигналы переносов Pg, P12, P16 и Рго не зависят от состоя-
состояний триггеров Qo, Q\, Q2 и Q3, а значит длительность актив-
активных уровней всех этих сигналов определяется длительностью
значения сигнала переноса Pg = 1, равной 16-Т# (длительность
значения сигнала Р4 — 1 равна периоду тактового сигнала Т#).
Максимально допустимая частота тактового сигнала у этого
счетчика не зависит от числа используемых ИС, а определяет-
определяется только быстродействием триггеров и временем прохождения
сигнала Р4 через формирующий его ЛЭ, находящийся внутри
ИС, и цепи формирования функций возбуждения Тт одного счет-
счетчика по mod 16. Это объясняется тем, что последовательно рас-
распространяется через ИС сигнал переноса Pg, длительность ак-
активного уровня которого в 16 раз больше, чем у сигнала Р4 (при
практически используемых разрядностях счетчиков задержка
сигнала Pg на время 16 • Тн невозможна).
Сигналы переноса Pk в многокаскадных счетчиках с парал-
параллельным переносом, построенных на двоичных счетчиках по
mod 16, можно представить в общем виде:
з jfc-i
QT, G.30)
г=0
г=4
гдеJfc = 8,12,16,20... .
Принципиальная схема счетчика по mod 212 с последова-
последовательным переносом, выполненная на трех ИС 555ИЕ10, пред-
представлена на рис. 7.51,а, а с параллельным переносом — на рис.
7.51,5. Параллельная загрузка 12-разрядного двоичного числа
d\f = D11.. .D\Dq значением сигнала L = 0 позволяет начинать
счет с заданного начального внутреннего состояния счетчика.
Счетчики с синхронной параллельной загрузкой данных мож-
можно использовать для построения сдвигающих регистров и мно-
многокаскадных счетчиков с последовательной загрузкой данных и
последовательным выводом результата счета. Счетчик по mod
212 со сдвигом 4-разрядных чисел показан на рис. 7.52,а. Сигнал
управления CT/SH (Count/Shift) переключает режимы работы
счетчика: CT/~SH = 1 — счет, CT/~SH = 0 — сдвиг. Загруз-
Загрузка данных осуществляется по последовательным входам DS0,
DS1, DS2 и DS3, а вывод результата счета — по последователь-
последовательным выходам SO0, SO1, SO2 и SO3. Загрузку данных и вывод
результата счета можно выполнять одновременно. При значе-
значении сигнала управления CT/SH = 0 счетчик превращается в
3 X 4-разрядный сдвигающий регистр.
Другой вариант счетчика с последовательной загрузкой дан-
41*
644
Глава 7. Сдвигающие регистры и счетчики
7.5. Синхронные двоичные счетчики
645
Рис. 7.51
DS"
CT/JH -
й-
СЕ-
1-
СТ16
Р4
1-
СТ16
1-
СГ16
Р4
Рис. 7.52
ных и последовательным выводом результата счета приведен на
рис. 7.52,5 — здесь загрузка данных производится по одному
последовательному входу DS, а вывод результата счета — по
одному последовательному выходу SO. При значении сигнала
управления СТ/S~H = 0 счетчик превращается_в 8-разрядный
сдвигающий регистр. Значения сигналов CT/SH = 1 и СЕ — О
задают режим хранения данных.
Программирование модуля пересчета двоичных счет-
счетчиков. Если загрузку двоичных чисел d\j = D3D2D1D0 про-
производить в счетчик по mod 16, когда он устанавливается в
определенное внутреннее состояние \ij - (eQ3,eQ2,eQ1,eQ0),
то модуль пересчета будет определяться величиной dM (j =
eQ3eQ2eQleQo = 0,1,..., 15). Таким образом, программирова-
программирование модуля пересчета можно осуществить подключением вы-
выхода ~Kj(n) детектора состояния /j,j ко входу счетчика L для
загрузки в каждом цикле пересчета числа d\f-
Самая общая схема счетчика с программируемым модулем
пересчета изображена на рис. 7.53,а. Здесь модуль пересчета
можно изменять как с помощью загружаемого числа d\j при
j = const, так и механическим переключение^выходного сиг-
сигнала дешифратора IT,, подаваемого на вход L счетчика, при
dM = const. Запрет счета задается значением сигнала СЕ = 0.
Выключается программмирование модуля пересчета значени-
значением сигнала J3 = 1 (при этом выходные сигналы дешифратора
К j = 1 и получается счетчик по mod 16).
Связь между модулем пересчета М, номером внутреннего
состояния счетчика j и загружаемым числом d\f легко устано-
установить по графу переходов, приведенному на рис. 7.53,6 (j — 12;
на синхронную загрузку затрачивается один такт):
j + 1 - <*м при j ><*„,
j + 1 - dM + 16 при j < dM,
(для вычисления значения М следует подсчитать число пере-
переходов между внутренними состояниями в замкнутых циклах,
получаемых при загрузке чисел d\f).
При значении загружаемого числа d\f = 3 счетчик не может
выйти из данного внутреннего состояния, поэтому должно вы-
выполняться условие dM ф j- Если требуется производить останов
счетчика в состоянии j, то следует задать d\f = j. При выклю-
выключении загрузки или при загрузке числа d\f = j + 1 устанавли-
устанавливается модуль пересчета М = 16.
Программирование модуля пересчета счетчика по mod 16
заданием чисел d\f - D3D2DiD0 и j = Л3Л2Л1Л0, показано
646
Глава 7. Сдвигающие регистры и счетчики
1ВЗЗИЦЗ
dM = 14, М = 15 dM = 9, М = 4
Рис. 7.53
СТ16
Р4
Рис. 7.54
7.5. Синхронные двоичные счетчики
647
на рис. 7.53,в — цифровой компаратор 559СК2 выдает значе-
значение сигнала Kj = 0 при достижении равенства Q3Q2Q1Q0 =
А3А2А1А0. Рассмотренные методы программирования модуля
пересчета требуют дополнительных затрат оборудования, что
при практической реализации программируемых счетчиков не-
нежелательно.
Из выражения G.28) следует, что при значении сигнала Е =
1 функция Р4 = Q3Q2Q1Q0, а значит Р4 = А'15(/*), т. е. сигнал Р4
можно использовать для программирования модуля пересчета
(следует положить L = Р4). Так как в этом случае j = 15, то
из соотношения G.31) следует, что модуль пересчета
М = 16 - dM = 24 - dM, dM ф 15. G.32)
Легко показать, что модуль пересчета двоичного счетчика
по mod 2m, построенного из m триггеров, определяется соотно-
соотношением
М = 2т - dM, dM?2m- I, G.33)
если сигнал загрузки L — Kj, где j = 2m - 1 (выходные сигналы
всех триггеров QT = 1), d\f — Dm-\ .. .D\D0 — тп-разрядное
двоичное число.
На рис. 7.54 показано включение счетчика по mod 16 для по-
получения модуля пересчета М = 11 {им — 5) при использовании
сигнала загрузки L - Р4- По графу переходов (рис. 7.55,а) лег-
легко проверить справедливость соотношения G.32). На рис. 7.55,5
приведены временные диаграммы, поясняющие работу счетчи-
счетчика по mod 11, — внутренние состояния от 0 до 4 исключаются
из цикла пересчета загрузкой в состоянии j = 15 числа d\j = 5.
Недостатком рассмотренного метода программирования мо-
модуля пересчета является перенос начала счета с 0 на число dM-
Выходные сигналы триггеров QT при программировании моду-
модуля пересчета претерпевают значительные изменения, поэтому
выходным сигналом таких программируемых счетчиков обыч-
обычно является сигнал Р4 (или L = Р4), длительность которого
равна периоду Т# тактового сигнала, т. е. счетчик используется
в качестве делителя частоты с программируемым коэффициен-
коэффициентом деления.
Для переключения счетчика из режима счета в режим за-
загрузки на вход L можно подавать и выходные сигналы счетчика
QT. Если числа d\j задавать также с помощью сигналов QT, то
можно получить делитель частоты со скважностью 2 выходно-
выходного сигнала при четном значении модуля пересчета М / 2к. В
табл. 7.6 приведены значения сигналов L и DT, обеспечивающие
648
Глава 7. Сдвигающие регистры и счетчики
7.5. Синхронные двоичные счетчики
649
a)
: : i—i—i—i—i
! 1 1
I4j 15 |_
7 j a ; 9 ;to ;n ;iz ;i3 ;i4 jis j о
1
F7
-f
I
555ИЕ10
D
0
1
2
3
L
>c
to
E
СГ16
Q
0
1 ¦
2 -i
3 j
P4
Рис. 7.56
Рис. 7.55
0H4M5H6M7
-urrrrurrrr
а, тг| о • 4; 5
6 I 7 I B !l2!l3|l4!l5| 0 I 4 ; 5 ; 6
Рис. 7.57
Таблица 7.6. Программирование
модуля пересчета
L
Qi
Q2
Qi
Q2
Qz
Qz
Qz
Qz
D2
l
l
Q2
l
0
l
Qo
Do
0
0
0
QiQo
M
6
10
12
14
1-
CE-
H
D L
to a
CT16
E P4
>C
1-
ix,
D L
to a
CT16
1-
po a
CT16
? P4
1-
po a
СГ16
? P4
J?
1-
po a
CT16
? P4
Q3-a
«7-4
D L
P0 Q
СГ16
? P4
D I
to a
CT16
? P4
>c
D L
to a
СГ16
? P4
>C
D L
to a
CT16
? P4
>c
D L
to a
СГ16
? P4
>c
6)
Q3-0
L
^7-4 ^11-8 ^13-12 ^13-16
-T -А Ун.Я C<«.<9 ^<Q_<e
CE-
R
D I
to a
СГ16
? P4
>c
D L
to a
CT16
? P4
>c
D I
to a
СГ16
? P4
>c
D L
to a
CT16
? P4
>c
to a
CT16
? P4
13-12 19-16
Рис. 7.58
650
Глава 7. Сдвигающие регистры и счетчики
скважность 2 выходного сигнала Q3 [30], а на рис. 7.56 предста-
представлена схема включения счетчика 555ИЕ10 для получения ко-
коэффициента деления М = 12. На рис. 7.57,а показаны графы
переходов счетчиков, построенных в соответствии с табл. 7.6.
Для счетчика по mod 12 на рис. 7.57,5 изображены временные
диаграммы, соответствующие графу переходов этого счетчика.
Для программирования модуля пересчета многокаскадных
двоичных счетчиков используется, как правило, сищал загруз-
загрузки L = f(Pk)- На рис. 7.58,а показана структурная схема много-
многокаскадного счетчика с последовательным переносом и сигналом
загрузки L = Рго- На основании соотношения G.29) при значе-
значении сигнала СЕ — 1 сигнал загрузки L = А'_,, где j = 220 — 1
(выходные сигналы всех триггеров QT = 1), т.е. модуль пере-
пересчета счетчика М = 220 — d\f при d\j ф 220 — 1, что следует из
выражений G.33) (d\j — D\9 . ..D\Dq — 20-разрядное двоичное
число). Соответствующим выбором числа d\f можно получить
любой модуль пересчета от 2 до 220 = 1048576. Длительность
выходного сигнала счетчика Рго = 1 равна периоду тактового
сигнала.
Структурная схема многокаскадного счетчика с параллель-
параллельным переносом и сигналом загрузки L = Р4Р20 показана на рис.
7.58,5. На основании соотношений G.30) при значении сигнала
СЕ — 1 сигнал загрузки L = Л',, где j = 220 — 1, т. е. программи-
программирование модуля пересчета этого счетчика ничем не отличается
от программирования модуля пересчета счетчика с последова-
последовательным переносом. В частности, модуль пересчета определяет-
определяется соотношением G.33), т.е. для 20-разрядного двоичного счет-
счетчика М = 220 - dM при 0 < dM < 220 - 1.
Вторая структурная схема многокаскадного счетчика с па-
параллельным переносом и сигналом загрузки L = Рго показана
на рис. 7.58,в. На основании соотношений G.30) сигнал перено-
переноса Р2о = Q\9 • •" Qb • Qa-, т. е. загрузка числа d\f производится в
состоянии счетчика
j = 1... 110000 = 220- 1- 15
(QT = 1 для 4 < т < 19 и Qr = 0 для 0 < г < 3) — на 15
тактов раньше, чем в предыдущем счетчике. Из этого следует,
что модуль пересчета счетчика с параллельным переносом и
сигналом загрузки L — Рго определяется выражением
М = 2т - 15-dM, 0 < dM < 2т -24- 1, G.34)
где т = 20. Длительность значения сигнала Р20 = 1 равна пери-
периоду Тц тактового сигнала 11 (в каждом внутреннем состоянии,
7.5. Синхронные двоичные счетчики
651
а значит и в состоянии загрузки, счетчик может находиться
только один такт), поэтому задержка сигнала переноса Р% при
распространении его до выхода Р2о должна быть меньше Т#.
Наибольшее быстродействие имеет программируемый счет-
счетчик, представленный на рис. 7.58,5, так как активный уровень
сигнала L = 0 определяется значением переноса Р4 = 1, кото-
который без задержки подается по параллельной цепи на ЛЭ И-НЕ.
Из выражения G.33) следует, что для задания модуля пере-
пересчета М, в счетчик необходимо загрузить число
dM = 2m - М, 0 < dM < 2m - 2. G.35)
Вычисление значения d\j по этой формуле не очень удобно,
так как число d\f требуется представить в двоичной системе
счисления. Поскольку
т—1
т—1
г=0
г=0
т-1
т-1
г=0
г=0
где dM - Dm_i ... D1D0, то
dM = М - 1- G.36)
Такая форма представления модуля пересчета более удобна
для вычисления числа о?д/ по заданному десятичному значению
М: следует найти значение d\f = М — 1, переведя десятичный
код числа М — 1 в двоичный, а затем проинвертировать все
разряды.
Пример. Пусть требуется запрограммировать модуль
пересчета М — 240336. Тогда из соотношения G.36) следует,
что
dM = М - 1 = 240335 = 0011.1010.1010.1100.1111,
dM = 1100.0101.0101.0011.0000,
т.е. требуется 20-разрядный двоичный счетчик с загрузкой чи-
числа d\j, построенный по схеме, изображенной на рис. 7.58,а или
7.58,5.
Соотношение G.34) также можно преобразовать для упро-
упрощения вычисления загружаемого числа d\f-
М + 15 = 2т - dM = 2М + 1 и 2м = М + 14.
На рис. 7.59 изображены принципиальные схемы 12-разряд-
12-разрядных программируемых двоичных счетчиков, соответствующие
652
Глава 7. Сдвигающие регистры и счетчики
F7-
СЕ-
б)
СЕ-
в)
СЕ-
I
СПб
Г4
I
сП6
p<V
и
СПб
Р4
I
«Г"
1-
СПб
Р4
г^
СГ16
Р4
»7-«
СП 6
Р4М
И
СГ16
^
СПб
№
Рис. 7.59
...лтитгитг
Рис. 7.60
7.5. Синхронные двоичные счетчики
653
структурным схемам, приведенным на рис. 7.58. Сигналы за-
загрузки L и выходные сигналы Р\2 описываются функциями:
I = CE-QU---Q1~Q^, P12 = CE'Q11--'Q1-Q0 (рис. 7.59,а),
L = CE-Qn---Qi ¦ Qo, P12 = Qn---Q5-Q4 (рис. 7.59,6),
L = Qn ¦ ¦ ¦ Qb ¦ Qa, P12 = Qh---Qs-Qa (рис. 7.59,e).
Временные диаграммы для счетчика с последовательным
переносом (рис. 7.59,а) показаны на рис. 7.60,а — задержка l"P
сигнала Рхг относительно тактового сигнала вызвана распро-
распространением сигнала Р4 через две ИС, причем t"P >> t'P для мно-
многокаскадных счетчиков. Временные диаграммы для счетчика с
параллельным переносом (рис. 7.59,6) изображены на рис. 7.60,5
— задержка tP сигнала Р\2 вызвана распространением сигна-
сигнала Pg, причем t'p > t'P для многокаскадных счетчиков, однако
задержка сигнала загрузки L определяется исключительно за-
задержкой t'P сигнала переноса Р4 относительно тактового сигна-
сигнала (задержкой сигналов в ЛЭ И-НЕ пренебрегли).
Для программирования модуля пересчета можно использо-
использовать также вход R сброса счетчика в нулевое состояние (как
синхронный, так и асинхронный). Если на синхронный вход
сброса R счетчика по mod 16 подать активный уровень в момент
времени, когда он находится в состоянии j = eQ3eQ2eq1eQ0, то
в следующем такте счетчик установится в состояние j = 0000.
Из этого следует, что модуль пересчета счетчика с програм-
программированием модуля пересчета с помощью синхронного сброса
определяется соотношением
M = j + 1 G.37)
(при асинхронном потенциальном сбросе модуль пересчета М —
j, так как установка нулевого состояния производится неме-
немедленно — без участия тактового сигнала).
Таблица 7.7. Программирование
модуля пересчета
R
Qo
Oi
Q-2
м
ИЕ18
2
3
5
9
ИЕ10
2
4
8
654
Глава 7. Сдвигающие регистры и счетчики
7.5. Синхронные двоичные счетчики
655
Программирование модуля пересчета можно производить и
сигналами R — Qr, так как первый переход состояния каждого
триггера Qr с 0 на 1 при начале цикла пересчета в нулевом со-
состоянии происходит при достижении в процессе двоичного сче-
счета состояния j' = 2Г. В табл. 7.7 указаны модули пересчетов М
при R = Qr, из которой видно различие между синхронным и
асинхронным входами сброса E55ИЕ18 — счетчик с синхрон-
синхронным входом сброса, 555ИЁ10 — счетчик с асинхронным входом
сброса).
Счетчик по mod 9 с синхронным сбросом, изображенный на
рис. 7.61,а, описывается графом переходов, показанным на рис.
7.61,6. Длительность выходного сигнала Q3 равна периоду так-
тактового сигнала. Если же в этой схеме использовать ИС 555ИЕ10
(счетчик с асинхронным сбросом), то счетчик установится в ну-
нулевое состояние сразу же, как только на его выходе появится
значение Q$ = 1, а, значит, модуль пересчета будет на 1 мень-
меньше, чем в предыдущем случае. Длительность сигнала <5з = 1
определяется быстродействием триггеров счетчика и для ИС
555ИЕ10 составляет примерно 40 не.
Достоинством программирования модуля пересчета с помо-
помощью сброса счетчика в нулевое состояние является сохранение
естественного порядка счета, начиная с нуля, с возрастанием
на единицу с каждым тактом числа, выдаваемого счетчиком
(в каждом такте производится инкрементирование содержимого
счетчика). Кроме того, входы загрузки данных освобождаются
для выполнения иных функций.
Многокаскадные счетчики с синхронным сбросом програм-
программируются, как отмечалось в § 6.7, с помощью адресного компа-
компаратора 74ALS677A. Пусть требуется спроектировать счетчик с
модулем пересчета М = 64896. Из соотношения G.37) следует,
что
j = M-l = 64895 = 1111.1101.0111.1111,
т. е. для программирования модуля пересчета следует положить
R = А'б4895(<?15> • • -,Ql,Qo) =
Эту функцию выполняет адресный компаратор при значении
кода Р3Р2Р1Р0 — 0010. Принципиальная схема спроектирован-
спроектированного счетчика изображена на рис. 7.62. Сигнал М [Mode — ре-
режим) используется для выключения режима программирова-
программирования (при значении сигнала М = 1 сигнал сброса R = 1 и модуль
пересчета равен Л/тах = 216 = 65536).
3-0
F7-
CZ-
СТХЪ
Р4
СПб
Р4
СГ16
Р4
СПб
Р4
Рис. 7.62
о
1
2
3
4
5
6
7
В
9
10
11
12
13
14
15
656
Глава 7. Сдвигающие регистры и счетчики
Переключение модулей пересчета двоичных счетчи-
счетчиков. С помощью к управляющих сигналов х^, ¦.., х2 и х\ можно
задать 2к модулей пересчета (к < тп, где m — число разрядов
двоичного счетчика). Для небольшого числа модулей пересчета
их переключение осуществляется значительно проще, чем не-
непосредственной загрузкой чисел d\j с возможностью програм-
программирования всех модулей пересчета от 2 до 2т.
dM = 9, М - 7/х, = 1
SSSHE1O
Рис. 7.63
Пример 1. Пусть требуется синтезировать счетчик с дву-
двумя модулями пересчета: счетчик по mod 11 при х\ — 0 и счетчик
по mod 7 при х\ = 1. Такой счетчик задается графом переходов,
приведенным на рис. 7.63,а. На основании соотношения G.32)
составляется таблица истинности (табл. 7.8) для функций 2>з,
D2, D\ и Do (d\f = D3D2DiD0), из которой непосредственно
следует, что
D3 = xr, D2 = xu Dx =0, D0 = l.
Принципиальная схема синтезированного счетчика изображена
на рис. 7.63,5. Сигнал СЕ используется для разрешения и за-
запрета счета.
Пример 2. Пусть требуется синтезировать счетчик с
тремя модулями пересчета: счетчик по mod 5 при х2 = ф и
х\ — 0, счетчик по mod 7 при х2 — 0 и x-Y — 1, счетчик по
mod 3 при х2 — 1 и х\ — 1. На основании соотношения G.32)
7.5. Синхронные двоичные счетчики
657
Таблица 7.8. Программирование
модулей пересчета
0
1
IhlhDiDo
0 10 1
10 0 1
dm
5
9
M
11
7
Таблица 7.9. Программирование
модулей пересчета
X2X1
0 0
0 1
1 0
1 1
1
1
1
1
D,
0
0
0
1
Di
1
0
1
0
A>
1
1
1
1
dm
11
9
11
13
M
5
7
5
3
составляется таблица истинности (табл. 7.9) для функций D%,
D2, D\ и Do, из которой непосредственно следует, что
Аз = 1, D2 = x2xu Di - zb Do = 1.
Принципиальная схема синтезированного счетчика изображена
на рис. 7.63,в.
Аналогично производится синтез и многокаскадных двоич-
двоичных счетчиков с переключаемым модулем пересчета.
Функциональные устройства на основе двоичных
счетчиков. На рис. 7.64 приведены ИС:
74Z5590, 74ЛС11590 — счетчик по mod 256 с асинхронным
потенциальным сбросом в нулевое состояние значением сигна-
сигнала R — 0 и выходным синхронным регистром памяти, которые
описываются функциями:
Р% = П
W, G-38)
_ \ QRr при ОЕ - 0,
_0 I Z-состояние при 0Е-= 1,
где QRr — выходные сигналы триггеров регистра памяти, г —
0,1,..., 7 (рис. 7.65,а); управление сигналом С EN [Clock Enable)
выполнено по схеме, изображенной на рис. 7.20,е;
742/5591 — отличается от ИС 742/5590 только функциями
DOr = EQRr
(сигнал ОЕ следует заменить на Е)\
742/5593, 74ЛС11593 — интерфейсное устройство с двуна-
двунаправленной шиной данных DBy - DBq, содержащее счетчик по
mod 256 на Т/2?-2/-й-триггерах G.26) и входной синхронный
42 Пухальский Г. И., Новосельцева Т. Я.
658
Глава 7. Сдвигающие регистры и счетчики
т4с
ЩС?#
10
13
14
и
1
. R
~>CL
>0Е
'LS590
СТ256
RS
DO
0
1
2
4
5
6
7
pBj
'LS591 - Wu
в - GND, is - V
3
4
5
6
13
2
7
14
1
3
8;
11
12
D
0
1
2
3
. L
>C
PO
?
> R
>CL
• RR
> Л
>0?
'LS693
CT16
RG
(MUX
W
0
1
2
3
P4
is
13
14 1
13
ifj
18
—s
if
>C
1
CEN
1
2
Г
0?2
LS593
CT256
RS
>
DB
Q
1
2
4
5
7
pb|
io - G#D, 20 - Vc
'ЛС11593
>CL
. L?
>c
1
C?#
i 1
2
. L
CT256
RG
DB
Q
1
2
3
4
5
С
D
7
P8{
3
4
3
6
1Д
~2
7
74
1
3
8
1^,
D
0
1
2
3
>c
PO
?
. R
>U
RR
>Д
~^E~
'LS691
ст\е
RG
(HUX
^>
DO
0
1
2
3
P4
io - GND, 20 -
^C
\po
r R
>CL
\0E
CT256
RG
DO
0
1
2
3
4
5
6
7
]
,12
io - GND, 20 - Vcc 5-8 - GND, is,is - Vcc 4-7 - GND, is,is - Vcc
Рис. 7.64
регистр памяти на .D-Z-триггерах (рис. 7.65,6), которое описы-
описывается функциями:
r=0
|Гс"сРт"оя„1=„р„
= 0,
<7'39»
v
где Qr — выходные сигналы триггеров счетчика (г = 0,1,..., 7);
сигнал управления ОЕ = 0Е\ V OEi\ управление сигналом
CEN = CEN\CEN2 выполнено по схеме, изображенной на рис.
7.20,в;
74L5691 — интерфейсное устройство, содержащее счетчик
по mod 16 типа '161 (см. рис. 7.46), выходной синхронный ре-
7.5. Синхронные двоичные счетчики
659
а)
pa
R^>R
-*р
'L5590
RG
DO
> DO
6)
DB
НГ-
ЕГ-
E-
F7-
RG
>CL
QR
'L5593
CEN,
0?,
СТ256
1
CEN
¦1
2
DO
PBi
о
?'
Jf-
нг-
m-
д-
5Г-
СТ16
Р4
RG
QR
'LS691
ЪО
> DO
Рис. 7.65
гистр памяти с асинхронным потенциальным сбросом значени-
значением сигнала RR = 0 и 4-разрядный мультиплексор 2 —>¦ 1 (рис.
7.65,в), которое описывается функциями:
DOr =
OE = 0,
Z-состояние при ОЕ = 1,
G.40)
QЛ+ =
V QRrdHL) ¦ Ш, г = 0,1,2,3;
74Z5693 — интерфейсное устройство, содержащее счетчик
по mod 16 типа '163 (см. рис. 7.46), выходной синхронный ре-
регистр памяти с синхронным сбросом значением сигнала RR = О
и 4-разрядный мультиплексор 2 —> 1 (рис. 7.65,в), которое опи-
описывается функциями G.40) и
• dHL V QRrdlTL, r = 0,1,2,3.
42*
660
Глава 7. Сдвигающие регистры и счетчики
Каскадирование ИС 74LS590 показано на рис. 7.66,а, из ко-
которого на основании одного из соотношений G.38) следует, что
сигналы переносов
7
= П <9r, Pie
a = Р8 V Р16 =
15 23
П Qr, P24 = П
г=8 г=16
\б, a = YlQr-
r=0
Сигнал переноса a = A'65535(<5i5, • • • ,Qi, Qo) обеспечивает
двоичный счет в трехкаскадном счетчике. Выходы с тремя со-
состояниями DO22 - DOo позволяют использовать рассмотренный
счетчик по mod 224 в качестве внешнего устройства микрокон-
микроконтроллеров и микроЭВМ. Сигнал СЕ {Count Enable) использу-
используется для включения и выключения счета.
Использование ИС 74L5593 в качестве интерфейсного устрой-
устройства микроконтроллеров, построенных на основе микропроцессора
580ВМ80, приведено на рис. 7.66,5. Сигнал L асинхронной потенци-
потенциальной загрузки данных QRT (г = 0,1,..., 15) из регистров памяти в
счетчики (см. рис. 7.65,6) на основании G.39) с учетом стробирования
тактовым сигналом Н можно представить в виде:
I = Р8 V Р16 V Я = P8Pi6H,
L = H- nQr = /v65535(Ql5,...,Ql,Q0)
r=0
(стробирование введено для исключения ложных значений сигнала
L = 0, которые могут возникнуть при переходных процессах).
Таким образом, данное интерфейсное устройство представляет со-
собой счетчик с программируемым модулем пересчета М. Отличие асин-
асинхронной загрузки от синхронной заключается в выполнении ее на
один такт раньше, т.е. в том же такте, в котором формируется зна-
значение сигнала загрузки L = 0, а не в следующем такте, как при син-
синхронной загрузке. Исходя из этого, на основании соотношений G.33)
получим:
М = 2m -\-dM, 0 <dM < 2m-3. G.41)
Структура системных шин на рис. 7.66,5 показана для случая
использования микропроцессора 580ВМ80 (DB — Data Bus, AB —
Address Bus,_C^B — Control Bus, I/ORD — I/O Read, I/OWR —
I/O Write, CSk — Chip Select). Программируется модуль пересче-
пересчеб ё rf^
)
та записью в регистры памяти двухбайтового числа ё.м = jifi^Afo
2m — 1 — М. Младший d\io и старший 4м\ байты числа d\f, поступа-
поступающие последовательно от микропроцессора но шине данных DB при
выполнении команд программы
7.5. Синхронные двоичные счетчики
661
DBC
8-Ht System Data Bus
CB
II I
Рис. 7.66
MVI A, dMO; загрузка в аккумулятор А младшего байта dM0
OUT P.С SI; вывод dj^o из аккумулятора А в порт PJJSl
MVI A,dM\\ загрузка в аккумулятор А старшего байта dM\
OUT P.CS2; вывод d\i 1 из аккумулятора А в порт PJJS2,
записываются в регистры памяти переходом сигнала I/OWR с 0 на 1
при значениях адресных сигналов CSi = 0 и С5г = 0, выдаваемых де-
дешифратором портов внешних устройств (8-разрядные двоичные опе-
операнды ид/о, «мь P-CS1 и P.CS2 определяются с помощью директив
ассемблера).
662
Глава 7. Сдвигающие регистры и счетчики
Чтение состояния счетчика производится по шине данных DB сиг-
сигналами
a = I/ORD V CSi = I/ORD ¦ С Si,
р = I/ORD V US2 = I/ORD ¦ CS2
при выполнении команд ввода
IN Р.С SI; ввод в аккумулятор А состояния счетчика D\
MOV В, А; пересылка данных из аккумулятора А в регистр В
IN P-CS2; ввод в аккумулятор А состояния счетчика D2
программы обслуживания внешнего устройства, выполняемой микро-
микропроцессором. При использовании только аппаратных выходов L и Р\ъ
внешнее устройство будет представлять собой делитель частоты с
программируемым коэффициентом деления (ЛЭ ИЛИ а и /? при этом
можно исключить). Длительность активного уровня сигнала Р\ъ — О
составляет 255, 5 ¦ Тн при модулях пересчета М > 256 (при значени-
значениях М < 256 сигнал Pi§ = 0, но при этом нет смысла использовать
две ИС 74L5593; Тн — период тактового сигнала Я), а длительность
значения сигнала загрузки L = 0 определяется исключительно време-
временем переходного процесса C0 - 40 не), вызываемого в середине такта
воздействием сигнала L = P^PieH. Сигнал L можно использовать в
качестве выходного сигнала делителя частоты при любых модулях
пересчета, но следует помнить, что он имеет малую длительность.
7.6. Синхронные двоично-десятичные счетчики
Синтез и основные свойства синхронных двоично-десятичных
счетчиков были рассмотрены в § 4.5. Граф переходов счетчика
по mod 10 изображен на рис 7.67,а {-/Ра = -/0 и —/1, Р4 —
сигнал переполнения счетчика). Этому графу переходов соот-
соответствуют функции возбуждения D.38) Т-триггеров:
К G 42)
r3 = Q2QiQoVQ3<2o, Ра = ЯзЯо- j K' '
На рис. 7.67,6 показаны временные диаграммы синхрон-
синхронного счетчика по mod 10, соответствующие графу переходов,
изображенному на рис. 7.67,а. Внутренние состояния счетчика
V = {Qz,Qi,Qi,Qo) обозначены числами j = ^Q^Q2eQ\eQu ~
0,1,..., 9, где e<jr = 0 или 1 — состояние триггера QT (r =
0,1,2,3).
Граф переходов счетчика по mod 10, функции возбуждения
триггеров которого
То = ^о, Т-\ — PoQ3Qo, T2 = PoQiQo,
т3 = P0Q2Q1Q0 v P0Q3Q0, А = PoQsQo,
7.6. Синхронные двоично-десятичные счетчики
663
Код 8-4-2-1
Рис. 7.67
изображен на рис. 7.67,6 (Ро — сигнал разрешения счета и пере-
переноса; Ро/Ра = 0/0, 1/0 и 1/1). При значении сигнала управления
Ро = 0 состояния счетчика не изменяются, что указывается на
графе переходов петлями Ро/Ра = 0/0.
Двоично-десятичные счетчики. Каждой ИС 4-разряд-
4-разрядного синхронного двоичного счетчика, как правило, соответ-
соответствует идентичная по цоколевке и функциональному назначе-
назначению (кроме модуля пересчета) ИС двоично-десятичного счет-
счетчика. Функции возбуждения Тт триггеров счетаиков, обладаю-
обладающих наибольшими функциональными возможностями, как и в
двоичных счетчиках, реализуются с предоставлением пользо-
пользователю управления ими с помощью двух внешних сигналов Ро
и Е — РоЕ ¦ Тг для всех триггеров счетчика. При этом сигнал
переноса счетчика описывается функцией
Р4 = Е ¦ Q3Q0. G.43)
Двоично-десятичные счетчики могут иметь и последователь-
последовательный перенос:
RC = P0E-P4H = P0EQ3Q0H. G.44)
Внешние свойства двоичных и двоично-десятичных счетчи-
664
Глава 7. Сдвигающие регистры и счетчики
7.6. Синхронные двоично-десятичные счетчики
665
ков не зависят от типа счета (от функций возбуждения триг-
триггеров Тг), поэтому в любой схеме, построенной на двоичных
счетчиках, можно использовать и соответствующие им двоично-
десятичные счетчики (при этом все свойства схемы, кроме моду-
модуля пересчета, останутся неизменными). На основании этого для
описания синхронных двоично-десятичных счетчиков достаточ-
достаточно указать соответствующие им двоичные счетчики и заменить
функцию переноса G.28) на функцию G.43).
1533ИЕ9
<ИС141Б0В,СР401Б0В
D
0
1
2
3
. L
>С
РО
?
R
СТЮ
"ISO
0
0
1
2
3
Р4
1533ИЕ11
<ИС141Б2В,СР401Б2В <ИС1451ВВ/НС451В
'ALSSBQA
D
0
1
2
3
¦ L
>С
РО
?
,R
СТ10
62
Q
0
1
2
3
Р4
1
7
3
10
IS
1
c\
[
R
1
C\
сг
R
CT10
CT10
a
0
2
3
Q
0
1
2
3
8 - GND, is - V 8 - GND, is - V
8 - GND, is - V
3
4
5
6
13
2
7
14
1
3
8
11
12
D
0
1
2
3
. L
>C
PO
?
¦ R
>CL
RR
) Д
^7
'LS690
CT10
RG
MUX
Qb
DO
0
1
2
3
P4
3
4
5
E
13
~2
7
14
1
3
8
11
12
D
0
1
2
3
. L
>C
PO
?
> R
УС1
RR
A
~c7
'LS692
CT10
RG
DO
0
1
2
3
P4
D
0
1
2
3
¦ SL
>C
PO
?
¦SR
> AL
' An
CT10
«
DO
0
1
2
3
P4
RC
io - GND, 20 -
18
17
14
13
10
13
11
20
1
'ЛЛ1160
D
0
1
2
3
. L
¦>c
PO
?
CT10
a
n
l
?
3
P4
1 8
1 7
14
13
10
13
1 2
7T
20
D
0
1
2
3
. L
>c
PO
?
R
CT10
Q
0
1
2
3
P4
4-7 - (J/VD
is,is - V
4-7 - GND
is.16 - V
cc
io - GND, 20 - V_c io - GND, 20 - V
Рис. 7.68
На рис. 7.68 приведены ИС:
555ИЕ9, МС14ШВ, CD40160B, 74АСШ60 — счетчик по
mod 10, аналогичный двоичному счетчику '161 (см. рис. 7.46);
1ЛЗЗИЕ11, МСЫШН, CDA0162B, 74АС 11162 — сметчик по
mod 10, аналогичный двоичному счетчику '163 (см. рис. 7.46);
МС14518В, 74ЯС4518 — два независимых счетчика по mod
10, аналогичные двоичным счетчикам '4520 (см. рис. 7.46);
74ALS560A — счетчик по mod 10 с двумя переносами G.43)
и G.44), аналогичный двоичному счетчику 74ALS561A (см. рис.
7.46);
74X5690 — интерфейсное устройство, содержащее счетчик
по mod 10 типа '160, выходной синхронный регистр памяти, 4-
разрядный мультиплексор 2 —»¦ 1 и соответствующее двоичному
устройству 74X5691 (см. рис. 7.64 и 7.65,в);
74X5692 — интерфейсное устройство, содержащее счетчик
по mod 10 типа '162, выходной синхронный регистр памяти, 4-
разрядный мультиплексор 2 —> 1 и соответствующее двоичному
устройству 74X5693 (см. рис. 7.64 и 7.65,в).
В двоично-десятичных счетчиках шесть возможных внутрен-
внутренних состояний от j = 10 (/хю) до j = 15 (/^15) при нормальном
счете (без сбоев и ошибок) возникнуть не могут. Однако при
включении питания или воздействии помех счетчик может пе-
перейти в одно из этих неиспользуемых состояний. Кроме того,
при программировании модуля' пересчета можно задавать чи-
числа du — D3D2DiDo = 10,11,..., 15, принудительно переводя
счетчик в эти состояния. На рис. 7.69,а изображен полный граф
переходов двоично-десятичного счетчика 155ИЕ9, по которому
при необходимости можно установить его поведение при прину-
принудительном переходе в любое неиспользуемое состояние.
Одинаковые по функциональному назначению счетчики, но
изготовляемые по разным технологиям, могут иметь незначи-
незначительные различия, вызванные принадлежностью используемых
триггеров к определенной группе (см. § 4.2) и разной реализа-
реализацией функций возбуждения триггеров, как неполностью опре-
определенных переключательных функций. Так, полный граф пе-
переходов двоично-десятичных счетчиков 1533ИЕ9, 1533ИЕ11 и
531ИЕ11 (рис. 7.69,6) отличается от графа переходов счетчика
155ИЕ9.
В ИС 155ИЕ9 используются триггеры группы III, поэтому
возможны ложные срабатывания счетчика под воздействием
помех на управляющих входах Pq и Е (рис. 7.69,в). Счетчик
1533ИЕ9 выполнен на триггерах группы I, поэтому помехи на
входах Ро и Е не могут вызвать изменения его состояний (рис.
7.69,г).
Каскадирование двоично-десятичных счетчиков. Все
методы каскадирования двоичных счетчиков, естественно, оста-
остаются в силе и для двоично-десятичных счетчиков. Схема счет-
счетчика по mod 103 с последовательным переносом, выполненная
на трех ИС 1533ИЕ9, представлена на рис. 7.70,а [СЕ — раз-
ббб
Глава 7. Сдвигающие регистры и счетчики
-/О—' -/О -/О -/О
1533ИЕ9,1533ИЕ11,531ИЕ11
Рис. 7.69
1-
СЕ-
СТ10
РА
1-
сло
РА
1-
СПО
— Q
— a
<п
1-
СТ1О
РА
1-
СТ1О
РА
СП О
7.6. Синхронные двоично-десятичные счетчики
667
Рис. 7.70
решение счета). Эта схема отличается от схемы трехкаскадного
двоичного счетчика по mod 212 с последовательным переносом
(см. рис. 7.51,а) только типом ИС. На основании G.43), легко
получить:
Р4 = СЕ- Q3Q0, Р8 = P4Q7Q4 = СЕ ¦ Q7QA ¦ Q3Q0,
Pi2 = PsQnQs = СЕ ¦ QnQs ¦ Q7Q4 ¦ Q3Q0,
т. е. в данном многокаскадном счетчике сигнал переноса Р4 рас-
распространяется последовательно через все счетчики по mod 10.
Вытекающие из этого свойства счетчика полностью совпадают
со свойствами двоичного счетчика с последовательным перено-
переносом. Здесь напомним только, что длительность активного уров-
уровня всех сигналов переноса Р^ равна периоду Т# тактового сиг-
сигнала Н.
Параллельная загрузка 3-разрядного десятичного числа
dM = DlDlDlDl.D\D\D\Dl.DlD02D»D»
(D%3D12D\Dq = 0,1,...,9, г — номер десятичного разряда) зна-
значением сигнала L = 0 позволяет начинать счет с заданного на-
начального внутреннего состояния счетчика.
Схема счетчика по mod 103 с параллельным переносом, вы-
выполненная на трех ИС 1533ИЕ9, изображена на рис. 7.70,6. Эта
схема отличается от схемы трехкаскадного двоичного счетчика
по mod 212 с параллельным переносом (см. рис. 7.51,а) только
типом ИС. На основании G.43), легко получить:
Р4 = СЕ- Q3Q0, Р8 = Q7Q4, Р12 = Ps ¦ QnQ8 = QnQs ¦ Q7Q4,
т. е. сигналы переносов Р8 и Р\2 не зависят от состояний триг-
триггеров Qo и Q3, а значит длительность активных уровней этих
сигналов переноса равна 10-7# (длительность активного уровня
сигнала Р4 равна периоду Т# тактового сигнала Н). Физические
свойства этого счетчика полностью совпадают со свойствами
двоичного счетчика с параллельным переносом*
Программирование модуля пересчета двоично-десятичных
счетчиков. Для программирования модуля пересчета двоично-
десятичных счетчиков пригодны все методы, используемые для
программирования двоичных счетчиков. Программирование мо-
модуля пересчета счетчика по mod 10 загрузкой числа d\f —
D3D2D\Dq = 3 сигналом L = Q3Qo, который становится ак-
активным в состоянии счетчика j = 9, показано на рис. 7.71,а
(сравни с рис. 7.54). Из графа переходов (рис. 7.71,6) следует,
что в общем случае модуль пересчета определяется соотноше-
соотношением
М = 10 - d, dM ф 9. G.45)
668
Глава 7. Сдвигающие регистры и счетчики
Рис. 7.71
СЕ-
1-
СП О
РА
СП О
1-
спо
РА
1-
Ч D
L
>С
РО
Е
СТ1О
Р4
1-
СТ1О
СП О
я-
С?-
1-
СТ1О
1-
СП О
СП О
Рис. 7.72
7.6. Синхронные двоично-десятичные счетчики
669
Легко показать, что модуль пересчета двоично-десятичного
счетчика по mod 10m, построенного из m счетчиков по mod 10,
будет равен
m-l
М = 10т - dM = 10т -
dMi ¦ 10',
Ют - 1, G.46)
t=0
где dM — m-разрядное десятичное число; dMi = D3D2D\Dl0 =
0,1,..., 9 — разряды десятичного числа dM в коде 8-4-2-1, за-
загружаемые в двоично-десятичные разряды счетчика по значе-
значению сигнала L = 0, вырабатываемого в состоянии счетчика
j = 10m — 1 (в этом состоянии выходные сигналы триггеров
Q3 = Q'o = 1 для всех значений г = 0,1,..., т — 1).
Для программирования модуля пересчета многокаскадных
двоично-десятичных счетчиков используется, как правило, сиг-
сигнал загрузки L = f(Pk)- На рис. 7.72 показаны три схемы трех-
каскадных двоично-десятичных счетчиков с программировани-
программированием модуля пересчета, соответствующие схемам двоичных счет-
счетчиков, изображенным на рис. 7.59.
В счетчике с последовательным переносом (рис. 7.72,а) сиг-
сигнал загрузки L и выходной сигнал Р\2 описываются функциями:
L = CE-QuQ8-Q7Q4Q3Q0, Р12 = СЕ ¦ QnQ8 ¦ Q7Q4 ¦ Q3Q0,
поэтому при значении сигнала разрешения счета СЕ = 1 за-
загрузка числа dM производится в состоянии j = 103— 1, а значит
модуль пересчета определяется выражениями G.46):
2
М = 103 - dM - Ют - ^2 dMi ¦ 10', dM Ф Ю3 - 1, G.47)
t=0
где dM = D\...D'q.D\...D}).D%. ..D'q — десятичное число,
представленное в коде 8-4-2-1; dMi = D3D2D[Dq = 0,1,..., 9
— разряды десятичного числа dM] i — номер десятичного раз-
разряда.
В счетчике с параллельным переносом (рис. 7.72,6) сигнал
загрузки L и выходной сигнал Р12 описываются функциями:
L = CE- QUQ8 ¦ Q7Q4 ¦ Q3 ¦ Qo, P12 = QUQ8 ¦ Q7Q4, G.48)
поэтому при значении сигнала разрешения счета СЕ = 1 за-
загрузка числа dM производится в состоянии j = 103 — 1, а значит
модуль пересчета определяется выражениями G.47), а модуль
пересчета m-разрядного двоично-десятичного счетчика с парал-
параллельным переносом и сигналом загрузки G.48) — соотношением
G.46).
670
Глава, 7. Сдвигающие регистры и счетчики
Во втором варианте счетчика с параллельным переносом
(рис. 7.72,е) сигнал загрузки L и выходной сигнал P\i описыва-
описываются функциями:
L = QuQs-QiQa, P12 = QuQs ¦ Q7Q4, • G-49)
поэтому при значении сигнала разрешения счета СЕ = 1 за-
загрузка числа d\{ будет производиться в состоянии счетчика
j = 1001.1001.0000 = 990, а не в состоянии j = 103- 1 = 999, т.е.
на 9 тактов раньше, чем в двух предыдущих схемах. По этой
причине модуль пересчета такого счетчика будет определяться
выражением
2
М = 103 - 9 - dM = Ю3 - 9 - 53 dMi ¦ 10*',
t=0
где 0 < d\t < Ю3 - Ю1 — 1, а модуль пересчета ш-разрядного
двоично-десятичного счетчика с параллельным переносом и
сигналом загрузки G.49) — соотношением:
тп-1
М = 10т - 9 - dM = Ют - 9 - ^ dMi ¦ 10', G.50)
t=0
где им — т-разрядное десятичное число @ < им < 10т - 101 -
1); <hn = D'3D'2D\D'O = 0,1... .,9 — разряды десятичного числа
dM B коде 8-4-2-1.
Наибольшее быстродействие имеет программируемый счет-
счетчик, представленный на рис. 7.72,6, так как активный уровень
сигнала L = 0 определяется значением переноса Р\ = 1, кото-
который без задержки подается по параллельной цепи на ЛЭ И-НЕ.
7.7. Синхронные реверсивные счетчики
Синтез и основные свойства синхронных реверсивных счет-
счетчиков (Up-down-counter) были рассмотрены в § 4.5. Граф перехо-
переходов 4-разрядного двоичного реверсивного счетчика изображен
на рис. 7.73,а. Ветви графа переходов подписаны значениями
сигналов U/P4 = 0/0, 0/1, 1/0 и 1/1, где U — сигнал, задающий
направление счета: 11=1 — сложение (up), U = 0 — вычита-
вычитание (down); P4 — сигнал переполнения счетчика, называемый
также переносом при U — 1 и заемом при U = 0. Внутренние
состояния счетчика ц = (Q3,Q2,Qi,Qo) обозначены числами
j = €Q3€Q2€Qi€Qo = 0,1,..., 15, где eQr = 0 или 1 — состояние
триггера QT (г = 0,1,2,3).
7.7. Синхронные реверсивные счетчики
671
а) 0 +1 +2 +3 +4 +5 +6 +7
-1 -2 -3 -4 -5 -6 -7 -8
0/0 . 0/0 ^^ 0/0 . 0/0 . 0/0 0/0
15ННМ13М12МПМШМ 9 М В
0/-0 — 0/-0 — 0/-0 0/-0 — 0/-0 — 0/-0 ^^ 0/-0
p) is; 14; 13; 12; и; ю; 9 ; a ; 7 ; 6 ; s ; 4 ; з ; 2 ; i [~~tr~i is;
Рис. 7.73
Легко убедиться, что двоичные коды внутренних состояний
j представляют числа —8,..., —1,0, + 1,..., +7 в дополнитель-
дополнительном коде (Q3 — знаковый разряд). Например, внутреннее со-
состояние счетчика j = 9 = 1.001 = [—7]д. Таким образом, дво-
двоичные реверсивные счетчики производят счет числа перепадов
тактового сигнала Н с 1 на 0 в дополнительном коде. Графу пе-
переходов, приведенному на рис. 7.73,а, соответствуют функции
возбуждения D.45) Т-триггеров:
T2 = U-Q1Q0VU-Q1Qp,__
T3 = U- Q2Q1Q0 v U ¦Q2Q}Qo_ _
Pa = U- Q3Q2Q1Q0 v U ¦ Q3Q2Q1Q0- )
Вычитающий счетчик (Down-counter) задается графом пере-
переходов, показанным на рис. 7.73,6. Данный граф переходов по-
получен из графа переходов реверсивного счетчика заданием зна-
значения управляющего сигнала U = 1. На рис. 7.73,в показаны
временные диаграммы, поясняющие работу 4-разрядного вычи-
вычитающего счетчика и соответствующие приведенному графу пе-
переходов.
G.51)
672
Глава 7. Сдвигающие регистры и счетчики
7.7. Синхронные реверсивные счетчики
673
Двоичные реверсивные счетчики. Реверсивные счетчи-
счетчики, изготавливаемые в интегральном исполнении, имеют, как
правило, входы DT и L асинхронной потенциальной или син-
синхронной параллельной загрузки данных. В некоторых ревер-
реверсивных счетчиках имеется также вход R асинхронного потен-
потенциального или (и) синхронного сброса в нулевое состояние. В
соответствии с этим для построения реверсивных счетчиков (не
только двоичных) используются триггеры типов D-T-L, D-T-
L/R, D-T-L-R, D-T-L-R/R и T/D-L-R с приоритетом входа
R (см. § 4.2 и 7.5).
Функции возбуждения Тт реализуются внутри ИС с предо-
предоставлением пользователю, как правило, управления ими с по-
помощью одного — Pq — или двух — Pq и Е — внешних сигналов:
PqTt или PqE • Тг для всех триггеров счетчика. Сигналы пере-
переполнения
тп-1 тп—1
r G-52)
555ИЕ17,'LS669
г=0
г=0
при использовании одного управляющего входа
тп —1
тп—1
г=0 г=0
при использовании двух управляющих входов Ро и Е,
QT
G.53)
G.54)
т-0
при отсутствии управляющих входов, где тп — число триггеров
в двоичном счетчике.
Как и при описании двоичных суммирующих счетчиков (см.
§ 7.5), при описании реверсивных счетчиков можно ограничить-
ограничиться указанием лишь типа используемых триггеров и одной из
функций переполнения G.52) - G.54). На рис. 7.74 приведены
двоичные реверсивные счетчики:
555ИЕ17, 74X5669, 74ЛСШ69 — 4-разрядный счетчик с пе-
переносом G.53), выполненный на .D-T-i-триггерах G.22) (при
R = 0), с синхронной загрузкой данных Им — D3D2D1D0 (L = 1
— счет, L = 0 — загрузка);
561ИЕ11, 74ЯС4516 — 4-разрядный счетчик с переносом
G.52), выполненный на Г/?)-^-Д-триггерах G.26), с асинхрон-
асинхронной загрузкой данных dj^ = D3D2D1D0 (L = 0 — счет, L = 1
— загрузка) и асинхронным сбросом значением сигнала R = 1
(вход R имеет высший приоритет);
Do-f
3
и -i
H -i
b
0
l
2
3
L
U
)C
PO
> E
СП 6
'1S9
Q
0
1
2
3
P4J
561ИЕ11/НС4516
555ИЕ13
- Ш), is - V
ТТ
[mini
1
10
is
9
D
0
1
2
3
L
1/
>C
¦РО
R
CT16
'431 в
0
n
1
2
3
P4<*
2
24
23
20
17
14
13
12
13
71*
l
22
Hi
D
0
1
2
3
4
5
6
7
. L
U
>c
PO
> ?
F269
CTt8
Q
0
1
2
3
4
5
6
7
P8<
9 - Ш), IS - V,
'Д1?867Д,'Д15869
e - Ш), is - V
DD
'/1LS8169
'ДСП 169
CTT8
<—>
ц*щ
D
0
1
2
3
4
5
6
7
. L
U
>C
CTT8
Q
0
1
2
3
4
5
6
7
P8(
19
12. II
11 I4.
15 12.
19
?8 10
4
?)
0
1
2
3
. L
СП 6
a
0
l
2
3
P4<
4-7 - Ш)
1 - GND, 1Э - V
12 - 6ND, 24 - V 12 - GtfD, 24 - V
18
17
14
13
11
19
12
'ДСП 191
D
0
1
?
3
Cl
C2
CT16
>
a
n
1
2
3
RC<
P4
'/C11269
'ДСП 469
4-7 - GND
2S
1_ 25.
e_ J_J
19
18
27
i? 12.
i
is
4
D
0
1
2
3
4
5
6
7
> L
У
>C
7
crta
Q
0
1
2
3
4
5
6
7
P8<
11 II
-1Д
2S1
27
IS
14 TsT
D
0
1
2
3
4
5
6
7
i L
>C
crta
Q
0
1
2
3
4
5
6
7
P8<
'ДСП 867, 'ДСП 869
26
2 2?
Э 24
4 23
S 20
10 19
1118
12 17
1Э
1
IS
Ш
>_'й
D
0
1
2
3
4
5
6
7
>P0
MO
Ml
CTT8
a
0
1
2
3
4
5
6
7
P8<
¦ e-9 - GND; 21,22 - V
Рис. 7.74
_ 555ИЕ13, 74ЛС11191 — 4-разрядный счетчик с двумя пере-
," носами G.54) и R~C = Р4Н1Н2 (RC — Ripple Carry — последо-
? вательный перенос), выполненный на Т/.О-?-триггерах G.26)
(при R = 0), с асинхронной загрузкой данных им = D3D2D\D0
(L = 1 — счет, L — 0 — загрузка);
43 Пухальский Г. И., Ноьосельцеьд Т. Я.
674
Глава 7. Сдвигающие регистры и счетчики
7.7. Синхронные реверсивные счетчики
675
74F269, 74ЛС11269, 74ЛС11469 — 8-разрядный счетчик с
переносом G.53), выполненный на ?)-Т-^-триггерах G.22) (при
R = 0), с синхронной загрузкой данных &м — D3D2D1D0 (L = 1
— счет, L = 0 — загрузка);
74ALS867A, 74ЛС11867 — 8-разрядный счетчик с переносом
G.53), выполненный на D-T-L/Л-триггерах G.22), с синхрон-
синхронной загрузкой данных d\t = D3D2D1D0 и асинхронным сбросом
(M\Mq: 00 — сброс, 01 — счет с вычитанием, 10 — загрузка,
11 — счет со сложением);
74ALS869, 74ЛС11869 — 8-разрядный счетчик с переносом
G.53), выполненный на D-T-L-R-триггерах G.23), с синхрон-
синхронными сбросбм и загрузкой данных d\t — D3D2D1D0 (М\М0: 00
— сброс, 01 — счет с вычитанием, 10 — загрузка, 11 — счет со
сложением);
74ALS8169 — 8-разрядный реверсивный счетчик во всем, за
исключением числа разрядов, аналогичный счетчику '169.
—a
>c
T
S
>—
' h
Щ
rc—
D
1
Cl
сг
T
J
L_
— Q
Рис. 7.75
В счетчиках 555ИЕ13 используется тактовый сигнал, фор-
формируемый двухвходовым ЛЭ. На рис. 7.75,а изображены две
эквивалентные схемы, поясняющие воздействие на триггеры
сигналов на таких динамических входах. В обеих схемах на
триггер воздействует импульсный сигнал
d~Hx V Я2 = d(H1H2) = H^dHi V H^2,
из чего следует двойственность изображений тактового сигнала
на условных графических обозначениях триггеров, показанная
на рис. 7.75,6.
Тактовые входы Н\ и Я2 логически равноценны, так как
триггеры на рис. 7.75,6запускаются перепадами с 0 на 1 любо-
любого тактового сигнала при значении 0 на другом тактовом входе.
Один из входов //] или И2 можно использовать для стробирова-
ния тактового сигнала У/, как показано на рис. 7.74,в на примере
триггера со счетным входом Г = СЕ (счетчика по mod 2). Триг-
Триггер описывается функцией переходов Q+ = Q © d(T • Н). Счет
разрешен только при значении СЕ — 0 (СЕ — Count Enable
— разрешение счета). Блокировка счета должна производиться
при значении тактового сигнала Н = 1 (рис. 7.76,а), в противном
случае состояние триггера изменится под воздействием перехо-
перехода сигнала СЕ (рис. 7.76,6). Счетчик практически выполнен с
соотношениями задержек tpu\ < tpH2i поэтому предпочтитель-
предпочтительнее положить #i = Н и #2 = СЕ.
А
Рис. 7.76
Принципиальная схема счетчика 555ИЕ13 изображена на
рис. 7.77, из которой следует, что он описывается функциями:
Q+ = DTL V{Q® dHr) L, H0 = CE- Я,
Ht = U ¦ Q0CE -HVU¦ Q0CE • Я,
H2 = U- QxQqCE ¦ H V W • QiQoCE ¦ Я,
H3 = U- Q2Q1Q0CE ¦ H V U-Q2QXQOCE ¦ H,
Pa = V ¦ Q3Q2Q1Q0 V U ¦ Q3Q2Q1Q0, RC = P4CE ¦ Я,
т.е. тактовые сигналы триггеров Яг = ТТСЕ -Я, где функции
возбуждения триггеров Тт определяются выражениями G.51).
Из этих функций следует, что в счетчике используются,
строго говоря, синхронные триггеры группы II (см. § 4.2) — со-
состояния триггеров могут изменяться под воздействием перехо-
переходов управляющего сигнала U при значении сигналов Я = СЕ =
О (следует отметить, что большинство синхронных счетчиков
выполняются на триггерах группы I). Ложные срабатывания
счетчика происходят при изменении сигнала U как с 1 на 0 (при
значении Qo = 0), так и с 0 на 1 (при значении Qo = 1). Возмож-
Возможны ложные срабатывания только триггеров Q3, Q2 и Q-,, поэто-
поэтому состояние счетчика j при ложном срабатывании изменяется
43*
676
Глава 7. Сдвигающие регистры и счетчики
Рис. 7.77
7.7. Синхронные реверсивные счетчики
677
на j ± 2. При построении синхронных счетчиков на триггерах
группы I такие ложные срабатывания счетчика отсутствуют.
Временные диаграммы, поясняющие работу счетчика 555ИЕ13
в режиме вычитания, изображены на рис. 7.78.
На рис. 7.79 приведены двоичные реверсивные счетчики с
Z-состоянием выходов:
74ALS569A, 74ЛС11569 — 4-разрядный счетчик с двумя пе-
переносами G.53) и RC = Р0Е ¦ Р4Н (RC — Ripple Carry— после-
последовательный перенос), выполненный на D-T-L-R/R-триггерах,
с синхронной (L — 0) загрузкой данных им — D3D2D1D0 и син-
синхронным (SR = 0 — Synchronous Reset) и асинхронным потен-
потенциальным (AR = 0 — Asynchronous Reset) сбросом в нулевое
состояние; выходы счетчика
_ f Qr при ОЕ = О,
^ Z-состояние при ОЕ = 1;
74F579, 74ЛС11579 — 8-разрядный счетчик с переносом
G.53) и двунаправленной шиной данных DB, выполненный на
триггерах типа D-T-L-R/R G.24), с синхронной загрузкой дан-
данных им — DBt...DB\DBQ (L = 0) и синхронным (SR = 0) и
асинхронным потенциальным (AR = 0) сбросом в нулевое со-
состояние;
74X5697 — интерфейсное устройство, содержащее 4-разряд-
4-разрядный реверсивный счетчик типа '169, но с асинхронным потенци-
потенциальным входом сброса R, выходной синхронный регистр памяти
и 4-разрядный мультиплексор 2 —> 1 (рис. 7.80), которое описы-
описывается функциями:
DOT =
QrAvQRrA при ОЕ = 0,
Z-состояние при ОЕ = 1,
QR+ = QrdHLvQRTWL, r = 0,1,2,3;
74.L5699 — интерфейсное устройство, содержащее 4-разряд-
4-разрядный реверсивный счетчик типа 169, но с синхронным входом
сброса R, выходной синхронный регистр памяти и 4-разрядный
мультиплексор 2 —> 1 (отличается от ИС 74LS697 только типом
входа R сброса счетчика).
Описанные ИС удобны для использования в микроконтрол-
микроконтроллерах, так как не требуется согласование их выходов DOT и
DBr с шиной данных микропроцессора.
Двоично-десятичные реверсивные счетчики. Синтез
и основные свойства синхронных двоично-десятичных счетчи-
678
Глава 7. Сдвигающие регистры и счетчики
рл is;
1з| 12; п| ю; э ; в ; 7 : 6 • 5 • 4 ; з ; г |
4j—
3
4
—
e
li
l
2
7
1 2_
9
8
—s
17^
D
0
1
2
3
. L
У
>c
¦ PO
¦ E
¦SR
•AR
>0E
CT16
4
DO
0
1
2
3
P4<
Рис. 7.78
'F579
'ДСП 579
> L
У
>c
>P0
> E
>$R
>0E
>CS
>AR
CTT8
<—>
4
^—>
US
0
1
2
3
4
5
6
7
P8j
15
16
21
22
12<
14
23
L
У
PO
E
SR
0?
CS
me
¦«—>
us
0
1
2
3
4
5
6
7
P8<
e - CTD, is - V
io - GND, 20 - V
3
4
5
6
13
1
2
7
—d
1 4
9
U
1
D
0
1
2
3
. L
У
>C
J
>O?
1569/
CT16
RS
МУХ
т
4>
DO
0
1
2
3
P4<
3
4
5
6
13
~r
2
7
14
8
9
11
Ц
D
0
1
2
3
. L
У
>C
¦ PO
,E
' К
>CL
A
\0E
15699
CT16
RG
МУХ
DO
0
1
2
3
P4<
18,19 - V
'ДСП 569
21
20
17
IS
13
24
23
IS
s
22
—'
11
D
0
1
2
3
. L
У
я
ля
—
• 01
CT16
DO
0
1
2
3
P4<
*
3
4
9
To
3-8 - (?/»D
,8,19 -V^
io - S/VD, 20 - V
io - GND, 20 -
Рис. 7.79
7.7. Синхронные реверсивные счетчики
679
D-
Г-
У-
н-
Е-
R-
ВЕ-
Л-
Ш-
СТ16
Р4
-*Рл
CL
ве
'LS697
га
CLS696 - СТ10Ч//ГО
Рис. 7.80
них
i~o~| 9 ;
Рис. 7.81
Рис. 7.82
ков были рассмотрены в § 4.5. Граф переходов счетчика по mod
10 изображен на рис. 7.81. Ветви графа переходов подписаны
значениями сигналов U/P4 = 0/0, 0/1, 1/0 и 1/1, где U — сиг-
сигнал, задающий направление счета: U = 1 — сложение (up),
U = 0 — вычитание (down); P\ — сигнал переполнения счетчи-
счетчика. Внутренние состояния счетчика ц = (<2з><22,<2ъ<2о) обозна-
обозначены числами j = eQ3eQ2eQieQ0 ~ 0,1,.. -, 9, где eQr - 0 или 1
— состояние триггера QT (г = 0,1,2,3).
Графу переходов, изображенному на рис. 7.81, соответству-
соответствуют функции возбуждения D.47) Т-триггеров:
G.55)
I P
I ФУ
T2 = U- QrQo У U-у Q,Q0,
T3 = u- (Q2QiQo_y QbOoYyV ¦ QtQiQo,
P4=U-Q3QoVU-Q3Q2Q1Qo,
где у = Q3V<22 V Q\-
На рис. 7.82 показаны временные диаграммы, поясняющие
работу двоично-десятичных реверсивных счетчиков в режиме
680
Глава 7. Сдвигающие регистры и счетчики
вычитания (при значении управляющего сигнала U = 0), со-
соответствующие графу переходов, изображенному на рис. 7.81.
Внутренние состояния счетчика \i = (Q3,Q2,Qi,Qo) обозначе-
обозначены числами j = eQ3eQ2eQ1eQ0 = 0,1,..., 9, где eQr = 0 или 1 —
состояние триггера Qr (г = 0,1,2,3).
Функции возбуждения реверсивных двоично-десятичных
счетчиков Тт реализуются с предоставлением пользователю
управления ими с помощью одного — Ро — или двух — Ро и
Е — внешних сигналов: РОТГ или Р0Е • Тт для всех триггеров
счетчика. Сигналы переполнения
Р4 = P0U ¦ Q3QQ V PQU ¦ Q3Q2QXQQ, G-56)
при использовании одного управляющего входа Ро,
P4 = E-U-Q3Q0\/E-U-Q3Q2Q1QQ G.57)
при использовании двух управляющих входов Ро и Е.
Каждой ИС 4-разрядного реверсивного двоичного счетчика,
как правило, соответствует идентичная по цоколевке и функци-
функциональному назначению ИС реверсивного двоично-десятичного
счетчика. Поэтому для функционального описания таких ре-
реверсивных двоично-десятичных счетчиков достаточно указать
это соответствие и заменить функции переноса G.52) и G.53)
на функции G.56) и G.57). На рис. 7.83 приведены ИС:
555ИЕ16, 74L5668, 74АС11168 — двоично-десятичный ре-
реверсивный счетчик, аналогичный двоичному реверсивному счет-
счетчику '169 (см. рис. 7.74);
1533ИЕ12, 74АС11190 — двоично-десятичный реверсивный
счетчик, аналогичный двоичному реверсивному счетчику '191
(см. рис. 7.74);
74ALS568A, 74ЛС11568 — двоично-десятичный реверсив-
реверсивный счетчик, аналогичный двоичному реверсивному счетчику
'569Л (см. рис. 7.79);
74Z/5696 — интерфейсное устройство на основе двоично-
десятичного реверсивного счетчика типа '168 с асинхронным
входом R сброса счетчика, аналогичное интерфейсному устрой-
устройству 74Z/5697 на основе двоичного реверсивного счетчика типа
'169 (см. рис. 7.79);
74Z/5698 — интерфейсное устройство на основе двоично-
десятичного реверсивного счетчика типа '168 с синхронным вхо-
входом сброса R, аналогичное устройству 74L5699 на основе дво-
двоичного реверсивного счетчика типа '169 (см. рис. 7.79);
МС14Ы0В, 74ЯС4510 — двоично-десятичный реверсивный
счетчик, аналогичный двоичному реверсивному счетчику '4516
(см. рис. 7.74);
7.7. Синхронные реверсивные счетчики
681
531HE16/LS668
3
4
S
6
9
1
2
7
1н
D
0
1
2
3
L
U
>c
РО
E
СТЮ
'166
Q
0
1
2
3
P4<
I
е - GND, 16 - V
1533ИЕ12
3
3
6
11
1
~~2
Щ
9,
9
17
D
0
1
2
3
L
t/
>c
PO
E
SR
/ID
01
CT10
DO
0
1
2
3
P4.
sci
ь
0
1
2
3
Г
г
1
с\
сг
стю
* *
'190
Q
0
1
2
3
ЯС<
Р4
ю - GND,20 - Vcc
/НС14510В/НС4510
в - GNU, is - Vc
561ИЕ14
D
0
1
3
L
U
>c
PO
R
CT1O
0
0
1
2
3
P4<
3
s
6
13
1
2
7
—-(
п
J
9
11
1^
b
0
1
2
3
L
и
>С
РО
,Е
т
>CL
А
\0Е
LS696
СТЮ
RG
MUX
«(¦
00
п
о
1
2
3
Р4<
'LS698
19 12
io - GAfD, 20 - V lo - GND, 20 -
D
0
1
2
3
. L
и
>С
Ьро
> Е
. К
>CL
А
\0Е
СТЮ
не
мих
«(¦
00
0
1
2
3
Р4<
18
17
16
IS
'ЛГИ 568
CT
16/10
<—»¦
'4029
P4
9 - GND, is - VDD
'ЛГИ 168
'ЛГШ90 —
19
17
14
13
10
20
ТТ
D
0
1
2
3
1
U
>c
РП
> E
CT10
Q
n
1
?
3
P4J
D
0
1
2
3
К
r
1
Cl
C2
CT1D
* *
a
0
1
2
3
sc<
P4
9 - GND, 16 - VD
4-7 - GM)
13,16 - Vcc
4-7 - GNU
is,16 - Vcc
Рис. 7.83
i
564ИЕ14 — 4-разрядный двоичный/двоично-десятичный ре-
реверсивный счетчик с переносом G.52)/G.56), выполненный на
Г/Х)-Х-триггерах G.26) (при R = 0), с асинхронной загрузкой
данных 6.м = D3D2D1D0 (L = 0 — счет, L = 1 — загрузка); сиг-
сигнал ML (Modulo) управляет типом счета (ML = 1 — двоичный
счет, МL = 0 — двоично-десятичный счет).
682
Глава 7. Сдвигающие регистры и счетчики
7.7. Синхронные реверсивные счетчики
683
В двоично-десятичных реверсивных счетчиках шесть вну-
внутренних состояний от j = 10 до j = 15 при естественном де-
десятичном счете не используются. При программировании мо-
модуля пересчета можно задавать числа djv/ = D3D2DiD0 =
10,11,..., 15, принудительно переводя счетчик в эти состоя-
состояния. На рис. 7.84 изображен полный граф переходов двоично-
десятичного реверсивного счет-
счетчика 531ИЕ16, по которому
можно установить его поведе-
поведение при установке любого со-
состояния. Все двоично-десятич-
двоично-десятичные реверсивные счетчики при
работе в режиме вычитания
описываются графом перехо-
переходов, представленным на рис.
7.73,5. Это позволяет при про-
Рис. 7.84 граммировании модуля пере-
пересчета вычитающих счетчиков задавать числа в 16-ричной си-
системе счисления (dM = 0,1,... ,9, А, В, С, D,E,F). При работе
в режиме суммирования графы переходов зависят от типа ИС.
Так, счетчик 74L5190 при значении сигнала U = 1 описывается
графом переходов, приведенным на рис. 7.69,а.
Каскадирование реверсивных счетчиков с сигналами
управления Ро и Е. Суммирующие счетчики являются част-
частным случаем реверсивных счетчиков, что следует из сравнения
функций G.21) с функциями G.51) и функций G.42) с функ-
функциями G.55) при значении сигнала U = 1. Поэтому все методы
каскадирования, разработанные для суммирующих счетчиков,
естественно, остаются в силе и для реверсивных счетчиков, име-
имеющих аналогичные управляющие сигналы Ро или Ро и Е.
На рис. 7.85,а показана структурная схема 20-разрядного
двоичного реверсивного счетчика с последовательным перено-
переносом (СЕ — Count Enable — разрешение счета), построенная на
пяти 4-разрядных двоичных реверсивных счетчиках. На осно-
основании G.53) легко получить:
p4 = CE-ufl
r=D
P12 = Pb(U П Q
r=8
f!
4{U П QrVf/П Qr)
r=4 r=4
П Qr v V П Or),
r=12 r=12
r=0
v п п 0r), Лв = P
r=8
P20 = Pie(U f! Qr V U fl Or),
r = 16 r = 16
т. е. в данном многокаскадном счетчике функции переполнения
Рис. 7.85
Pk формируются многоярусными КС (сигнал переполнения Р4
распространяется последовательно через все 4-разрядные счет-
счетчики). Следовательно, недостатком этой схемы является зна-
значительное уменьшение максимального значения частоты так-
тактового сигнала Н по сравнению с максимально допустимой для
одного 4-разрядного счетчика (для правильного срабатывания
триггеров суммарная задержка сигнала Р4 во всех последова-
последовательно включенных счетчиках не должна превышать периода
тактового сигнала).
Из предыдущих соотношений следует, что сигналы перепол-
переполнения Рк в многокаскадных двоичных реверсивных счетчиках с
последовательным переносом, построенных на 4-разрядных дво-
двоичных реверсивных счетчиках, можно представить в общем ви-
виде:
jt-i jt-i
Рк = СЕ ¦ U Y[Qr V СЕ U l[Qr, k = 4,8,12,16,... . G.58)
г=0 г=0
Длительность активного уровня @) сигнала переполнения
Р4 равна периоду Т# тактового сигнала Н, а значит, и все
остальные сигналы переполнения Рк (к = 8,12,16,...) без уче-
учета задержек имеют такую же длительность. Из-за последова-
последовательной задержки сигнала переполнения Р4 каждый следую-
684
Глава 7. Сдвигающие регистры и счетчики
7.7. Синхронные реверсивные счетчики
685
щий сигнал переполнения Рк имеет меньшую длительность ак-
активного уровня, чем предыдущий Pjt-4-
Структурная схема 20-разрядного двоичного реверсивного
счетчика с параллельным переносом, соответствующая схеме
двоичного суммирующего счетчика, приведенной на рис. 7.50,5,
показана на рис. 7.85,5. Внешние свойства двоичных и двоично-
десятичных реверсивных счетчиков не зависят от типа счета
(от функций возбуждения триггеров Тг), поэтому в любой схе-
схеме, построенной на двоичных реверсивных счетчиках, можно
использовать и соответствующие им двоично-десятичные ревер-
реверсивные счетчики. В частности, в схемах, изображенных на рис.
7.85 можно произвести такую замену.
Принципиальная схема 12-разрядного двоичного реверсив-
реверсивного счетчика с последовательным переносом, выполненная на
трех ИС 555ИЕ17, представлена на рис. 7.86,а. Параллельная
загрузка 12-разрядного двоичного числа d\f — D\\...D\Dq зна-
значением сигнала L = 0 позволяет начинать счет с заданного на-
начального внутреннего состояния счетчика. Если в этом счетчи-
счетчике ИС 555ИЕ17 заменить на ИС 531ИЕ16, то получится трехраз-
трехразрядный двоично-десятичный счетчик с последовательным пере-
переносом. Сигналы переполнения Рк этого счетчика на основании
G.57) описываются функциями:
P4 = CE-U-Q3Q0VCE'V- U Qr,
г=0
Ps = CE-U-Q-Q4-Q3QoVCE-U- f\Qr),
Р12 = СЕ -U ¦QuQs-QtQi-QzQoV CE-U • П Qr-
r=0
Структурная схема 20-разрядного двоичного реверсивного
счетчика с параллельным переносом, построенная на пяти 4-
разрядных двоичных реверсивных счетчиках, показана на рис.
7.85,5. На основании G.53) легко получить:
р4 = СЕ ¦ и п Qr v СЕ ¦ п п Qr, P& = и П Qr v и П Qr,
г=0 г=0 г=4 г=4
Pi2 = Ps(U и Qr v и и Qr), Pie = РМи П Qr v и и Qr),
г=8 г=8 г=12 г=12
19 19
Р2о = Pie(U U Qr v и U Qr),
r=16 г=16
т.е. сигналы переноса Р8, Р12, Pie и Р2о не зависят от состояний
триггеров Qo, Qi, Q2 и Qz, а значит, длительность активных
D7-4
-н-
СТ16
-?
СТ16
<—»¦
СТ16
- а.
- а.
ео
D7-4
ff-
-н;
СТ16
-On
СТ16
-а4
-а7
СТ16
Р4.
-ая
-о,
Рис. 7.86
уровней всех этих сигналов определяется длительностью зна-
значения сигнала переноса Р8 = 0, равной 16 • Т# (длительность
нулевого активного уровня сигнала Р4 равна периоду Т# так-
тактового сигнала Н).
Максимально допустимая частота тактового сигнала у этого
счетчика не зависит от числа используемых ИС, а определяет-
определяется только быстродействием триггеров и временем прохождения
сигнала Р4 через формирующий его ЛЭ, находящийся внутри
ИС, и цепи формирования функций возбуждения Тт одного счет-
счетчика по mod 16. Это объясняется тем, что последовательно рас-
распространяется через ИС сигнал переноса Р8, длительность ак-
активного уровня которого в 16 раз больше, чем у.сигнала Р4 (при
практически используемых разрядностях счетчиков задержка
сигнала Р8 на время 16 • Т# невозможна).
Сигналы переноса Р* в многокаскадных двоичных реверсив-
реверсивных счетчиках с параллельным переносом, построенных на 4-
разрядных двоичных реверсивных счетчиках, можно предста-
представить в общем виде:
U П Q
Р4 = СЕ ¦ U ¦ П Qr V СЕ ¦ U ¦ П Qr,
0
flQr
г=0
г=0
VU
kYlQr
г=0
г=0
Л = 8,12,16,20...
G.59)
686
Глава 7. Сдвигающие регистры и счетчики
Принципиальная схема 12-разрядного двоичного реверсив-
реверсивного счетчика с параллельным переносом, выполненная на трех
ИС 555ИЕ17, представлена на рис. 7.86,6. Если в этом счетчи-
счетчике ИС 555ИЕ17 заменить на ИС 531ИЕ16, то получится трех-
трехразрядный двоично-десятичный реверсивный счетчик с парал-
параллельным переносом. Сигналы переполнения Рк этого счетчика
на основании G.57) описываются функциями:
P4 = CE-U- Q3Q0 V СЕ ¦ U ft Qr, Ра = U • Q7Q4 V V П Qr,
г=0 г=4
Pi2 = U-QnQ8-Q7Q4VUn Qr-
г=4
Реверсивные счетчики с синхронной параллельной загруз-
загрузкой данных можно использовать для построения сдвигающих
регистров и многокаскадных счетчиков с последовательной за-
загрузкой данных и последовательным выводом результатов сче-
счета. На рис. 7.87,а показан 12-разрядный двоичный реверсивный
счетчик с последовательным вводом и выводом 4-разрядных
данных. Сигнал управления CT/SH (Count Shift) переключа-
переключает режимы работы счетчика: CT/SH = 1 — счет, CT/SH = О
— сдвиг. Загрузка данных осуществляется по последователь-
последовательным входам DS°, DS1, DS2 и DS3, а вывод результата счета —
по последовательным выходам 50°, SO1, SO2 и SO3. Загрузку
данных и вывод результата счета можно выполнять одновре-
одновременно. При значении сигнала управления CT/SH = 0 счетчик
превращается в 3 X 4-разрядный сдвигающий регистр. Значения
сигналов CT/SH = СЕ = 1 задает режим хранения данных.
Все двоичные реверсивные счетчики производят счет числа
изменений тактового сигнала Я с 1 на 0 в дополнительном ко-
коде, если старший разряд считать знаковым. Так, при вычитании
счетчик, состоящий из m триггеров, из внутреннего состояния
j = 0 переходит в состояние j = 2m - 1, т. е. все триггеры изме-
изменяют состояние с 0 на 1 и полученный двоичный код 1.11... 111
соответствует дополнительному коду числа —1. С помощью спе-
специальных схем управления можно построить счетные схемы с
представлением результата счета в других кодах.
На рис. 7.87,6 изображена схема счета в прямом коде, вы-
выполненная на двух ИС 555ИЕ17. Управление счетчиком произ-
производится сигналом х, который задает направление счета: х = О
— сложение^х = 1 — вычитание. Число N изменений тактово-
тактового сигнала Я с 0 на 1 с учетом знака, задаваемого сигналом х,
представляется в прямом коде:
= Qs.\N\ = Qs.Q7...Q1Q0,
7.7. Синхронные реверсивные счетчики
687
о) и
Рис. 7.87
где Qs — знак числа (S — Sign — знак; Qs = 0 — чи-
число N положительное, Qs = 1 — число N отрицательное),
\N\ = Q7 .. .Q\Qo — модуль числа. В каждом сеансе работы
(от старта до съема значения [N]) счетчик не должен перепол-
переполняться, т. е. в течение всего сеанса работы должно выполняться
условие |JV| < 255 = 28 — 1. При достижении значения \N\ — 255
счетчик переполняется, если сигнал управления U — 1, а при
значении U = 0 состояние счетчика j = 255 изменится на состо-
состояние j = 254, что допустимо любое число раз.
Из схемы счетчика следует, что сигнал управления напра-
направлением счета U = x@Qs, и при отсутствии переполнения счет-
688
Глава 7. Сдвигающие регистры и счетчики
чика сигнал
7 7 7
P8 = U-Y[QrvU-]
г=0 г=0 г=0
где Pg = 1 в нулевом состоянии счетчика, Pg — сигнал заема.
Работа триггера знака числа N описывается функцией перехо-
переходов
г = и- ПQr =
поэтому при достижении нулевого состояния сигнал заема Ps —
1, а значит Q% — х при dH = 1 и U = x@Qs = 1, что обеспечи-
обеспечивает переход в следующем такте из состояния j — 0 в состояние
j' = 1 независимо от значения х при знаке Qs числа N, равном
текущему значению х.
На рис. 7.87,в изображены временные диаграммы, построен-
построенные на основании приведенных выше функций, — длительность
импульсного сигнала а = dPsH определяется быстродействи-
быстродействием используемых ИС и составляет 50... 100 не при построении
схемы на ИС серии 555. Из этого следует, что схема счета в
прямом коде представляет собой асинхронный импульсный ав-
автомат. Быстродействие таких автоматов значительно ниже бы-
быстродействия синхронных автоматов, так как они срабатывают
и от входных информационных сигналов (в данном случае от
сигнала х) между двумя соседними воздействиями импульсно-
импульсного сигнала dH = 1. Сигнал С LR (Clear— очистка) служит для
синхронного сброса счетчика в нулевое состояние. В описанной
схеме можно использовать и двоично-десятичные реверсивные
счетчики.
Пример применения реверсивных счетчиков в микрокон-
микроконтроллерах и микроЭВМ приведен на рис. 7.88. Структура си-
системных шин показана для случая использования микропро-
микропроцессора 580ВМ80 (DB — Data Bus, А В — Address Bus, CB
-^Control Bus, 1/RD — I/O Read, I/OWR — I/O Write,
CSk — Chip Select). Программируется модуль пересчета за-
загрузкой в счетчик 8-разрядного двоичного числа d\f сигналом
I/0WR при значении адресного сигнала CS\ — 0, выдавае-
выдаваемого дешифратором портов внешних устройств. Поскольку за-
загрузка синхронная, то длительность значения сигнала загрузки
Г = I/0WR • С Si = 0 должна быть больше периода тактового
сигнала Н.
Чтение состояния счетчика производится по шине данных
DB сигналом ОЕ = I/ORD • CS\ при выполнении команд ввода
7.7. Синхронные реверсивные счетчики
689
S *:'
две
8-dtt System Data Bits
Рис. 7.88
программы обслуживания внешнего устройства, выполняемой
микропроцессором. При переполнении счетчика устанавливает-
устанавливается значение сигнала IRQi = I (Interrupt Request — запрос пре-
прерывания), который подается на контроллер прерываний для ор-
организации ввода-вывода по прерыванию. После обслуживания
прерывания производится загрузка числа d^ и сброс триггера
запроса прерывания сигналом R = I/0WR ¦ CS2. Формировать
сигналы AR, U и СЕ можно как аппаратно, так и программ-
программно. При программном формировании сигналов U и СЕ требу-
требуется добавить два триггера (одну ИС 555ТМ2), управление ко-
которыми производится подобно управлению триггером, форми-
формирующим сигнал IRQi (только следует задать D = DBq для
установки значений сигналов 0 и 1, задаваемых программным
способом по шине данных).
Каскадирование счетчиков типа 555ИЕ13. Методы
каскадирования счетчиков с сигналами переполнения G.52) и
44 ПухальсхиР Г. И., Новосельцева Т. Я.
690
Глава 7. Сдвигающие регистры и счетчики
7.7. Синхронные реверсивные счетчики
691
G.54) отличаются от ранее рассмотренных методов. Реверсив-
Реверсивный счетчик имеет два сигнала переполнения (см. рис. 7.77)
P4 = U ¦ Q3Q2Q1Q0 V V • Q3Q2Q1Q0 и 1С = СЕ ¦ Р4Н,
один из которых описывается функцией G.54). Сигнал RC стро-
бируется тактовым сигналом Н, поэтому он принципиально не
может иметь ложных значений во время переходных процессов.
Значит, этот сигнал можно подать на тактовый вход Н другого
счетчика. В результате будет получен асинхронный импульс-
импульсный счетчик (рис. 7.89,а), описываемый функциями:
fc-i fc-i
Hk = RCk = СЕ ¦ (U • П Qr V V ¦ Д Qr) ¦ Но, G.60)
r=0 r=0
где k — 4,8,12. Максимальное значение частоты тактового сиг-
сигнала Но не зависит от числа каскадов.
Схема синхронного счетчика с последовательным переносом
изображена на рис. 7.89,6. Она построена по тому же принци-
принципу, что и схема, показанная на рис. 7.86,а. Легко показать, что
сигналы переполнения RCk описываются функциями:
fc-i fc-i
RCk = CE-H-(U- YlQrVU-TlQr), fc = 4,8,12, G.61)
r=0 r=0
которые отличаются от функций G.58) только стробированием
тактовым сигналом Н.
Поскольку длительность активного уровня сигнала RC4
вдвое меньше, чем у сигнала переполнения Р4 (см. рис. 7.78), то
задержка сигнала RC4 в последовательно соединенных счетчи-
счетчиках не должна превышать полпериода тактового сигнала Н (до-
(допустимая задержка вдвое меньше, чем в схеме, приведенной на
рис. 7.86,а, при равенстве полупериодов тактового сигнала Н).
Чем выше порядок КС, реализующей функции переноса G.61),
тем меньше максимальное значение частоты тактового сигнала.
Схему синхронного счетчика с параллельным переносом
можно построить только при использовании внешних ЛЭ (рис.
7.89,в) для формирования сигналов разрешения счета
fc-i fc-i
Pk = U]lQrWU'[[Qr, G.62)
г=0 г=0
где к = 4,8,12, которые совпадают с функциями G.58) при зна-
значении сигнала СЕ = 1. Для реализации функций G.62) требу-
требуются многовходовые ЛЭ И-НЕ.
Рис. 7.89
Каскадирование счетчиков с одним сигналом упра-
управления jP0- Счетчики с таким сигналом управления и функци-
функцией переполнения G.52) изготавливаются по КМОП-технологии:
например, ИС 561ИЕ11 (см. рис. 7.74) и 561ИЕ14 (см. рис. 7.83).
Структурная схема 20-разрядного асинхронного импульсного
двоичного реверсивного счетчика изображена на рис. 7.90,а:
44*
692
Глава 7. Сдвигающие регистры и счетчики
<*> D3-0 Оэ-0 ^7-4
^13-12 015-12^19-16 Qi9-16
' U
CT16
¦P0 P4<|
U R
X
CT16 '
iPD P
>C
U R
ix
D L
CT16 '
>P0 P4i
>C
i/ R
x_
CT16
.PD P4<|
>C
U R
X-
D L
CT16 '
i/ R
P4i->-
BSlUIll ШИШ BS1HI11 5С1ИЕ11
СГ-
CT16
¦PO P4/,
>C
U R
CT16 "
'PD P<
U R
±1
CT16
.PD Р-Ц
>C
i/ R
CT16 C
>P0 P
C
i/ R
CT16
.PD P
>C
1вГ
ВБ1ИЖ11 5С1ИЕ11 SSIHUI BSlUIll 5S1HE11
Рис. 7.90
fc-i fc-i
Hk = Pk = H0U ¦ П Qr V H0U • П Qr,
r=O r=O
G.63)
где k = 4,8,12,16,20. Данные функции совпадают с функциями
G.60) при значении сигнала СЕ = 1. Максимальное значение
частоты тактового сигнала Hq не зависит от числа каскадов.
Схема 20-разрядного синхронного счетчика с последователь-
последовательным переносом изображена на рис. 7.90,6. Легко показать, что
сигналы переполнения Рк описываются функциями
jt-i *~х_
Pk = CE-U-J[QrVCE-U-l[Qr, fc = 4,8,12,16,20, G.64)
г=0 г=О
которые совпадают с функциями G.58). Задержка сигналов Рк
должна быть меньше периода тактового сигнала Н.
Схему счетчика с параллельным переносом выполнить не-
невозможно даже при использовании внешних ЛЭ при функции
переноса типа G.52).
¦»"
7.7. Синхронные реверсивные счетчики
693
Генератор параллельного переноса для счетчиков.
Принцип построения схемы параллельного переноса на ЛЭ И-
НЕ был рассмотрен на примере счетчика, изображенного на рис.
7.89,в. Выпускается универсальный генератор параллельного
(ускоренного) переноса 74Л5264 (рис. 7.91,а; CLA — Look-Ahead
Carry Generators for Counters). Данный генератор описывается
функциями:
Рх - AqBq V А0СЕ, Р2 = АХВХ V AxAqBq V AXAQCE,
Р3 = А2В2 V А2АХВХ V А2АХАОВО V А2АХАОСЕ,
РА = А3В3 V А3А2В2 V А3А2АХВХ V А3А2АхА0СЕ,
Рв = В3 V В2 V Вх V Во V СЕ.
'4S264
СЕ 12.
А
3
2
1
0
Т
3
2
1
0
СЕ
CLA
Р
А
В
Р
1
2
3
'4S264
-Pie
7 - /V, 16 - V
Рис. 7.91
При подстановке значений сигналов А{ = 1 получаются
функции
Pi =
, Р3 =
РА = Вз^^СЁ, Рв = ~В3В2В1В0СЁ~,
которые представляют собой функции переполнения 4-каскад-
ных счетчиков, построенных, шшример, на 4-разрядных счетчи-
счетчиках с инверсными сигналами Ро и Р4 (рис. 7.91,6). Структурная
схема 4-каскадного 16-разрядного двоичного реверсивного счет-
счетчика, построенная на основе генератора параллельного перено-
переноса, приведена на рис. 7.92. В этой схеме можно использовать и
двоично-десятичные счетчики, например, 531ИЕ16.
При подстановке значений сигналов 5, = 0 получаются
функции
Pi = А0СЕ, Р2 = АХАОСЕ, Р3 = А2АХАОСЕ,
РА = А3А2АХАОСЕ, Рв = СЕ,
694
Глава 7. Сдвигающие регистры и счетчики
7.7. Синхронные реверсивные счетчики
695
-0 «3-0
Q3-0 D7-
Рис. 7.92
D7-4 «7-4
1-
Я
S
п
.
D I
«—>
PD P4
4
p
1 1
1 I
555ИЕ10
D
1
1-
п
.
Mi
PD P4
4,
P
1 1
1 1
55ВИЕ10
1
P4
1-
п
.
D ?.
«—>
PD P4
4j
P
1 1
• 1
5ЯВИЕ10
!
1
Pe
1-
P
Ax
D L
?CTQ
PD P4
J 1
555ИЕ10
4
P
Э
1
L
P,2
-
'AS2E4
A3
дг
дг
до
вз
вг
в\
50
СЕ
CLA
Р
А
В
Р
1
2
3
->р
1
16
Рис. 7.93
которые представляют собой функции переполнения 4-каскад-
ных счетчиков, построенных, например, на 4-разрядных счет-
счетчиках с прямыми сигналами Pq и Р4 (рис. 7.91,в). Структур-
Структурная схема 4-каскадного 16-разрядного двоичного суммирующе-
суммирующего счетчика, построенная на основе генератора параллельного
переноса, приведена на рис. 7.93. В этой схеме можно использо-
использовать и двоично-десятичные счетчики, например, 555ИЕ9.
Программирование модуля пересчета счетчиков с
синхронной загрузкой данных. Методы программирования
модуля пересчета не зависят от направления счета, поэтому в
любой схеме программируемого двоичного суммирующего счет-
счетчика можно использовать и соответствующие по набору упра-
управляющих сигналов реверсивные как двоичные, так и двоично-
десятичные счетчики (конечно, в схеме следует произвести не-
некоторые изменения, вызванные необходимостью замены сигна-
сигнала сброса R на сигнал управления направлением счета U и не-
несовпадением активных уровней некоторых сигналов). В частно-
частности, все формулы, определяющие модуль пересчета М сумми-
суммирующих двоичных и двоично-десятичных счетчиков будут спра-
справедливы и для соответствующих реверсивных счетчиков при
включении их на сложение (U = 1). Значит, остается получить
лишь формулы для модуля пересчета тех же схем, но при вклю-
включении реверсивных счетчиков на вычитание (U = 0).
На рис. 7.94,а показана схема включения реверсивного дво-
двоичного счетчика на вычитание с программированием модуля пе-
пересчета (ср. с рис. 7.54) загрузкой числа ём = D3D2D\DQ = 5
сигналом L = Р4. Как следует из выражения G.53), сигнал пе-
переполнения Р4 = Q3Q2Q1Q0 — Ко, т.е. сигнал загрузки L = 0
в состоянии счетчика j = 0, а значит счетчик описывается гра-
графом переходов, изображенным на рис. 7.94,5. Из графа пере-
переходов видно, что модуль пересчета Мд = 6. Таким образом, в
общем случае модуль пересчета
MD = dM + 1, dM ф 0; Ми = 24 - dM, dM ф 15, G.65)
где Мд — модуль пересчета при значении сигнала U = 0 (вы-
(вычитание) и допустимых значениях числа d\f = 1,2,..., 15; Ми
— модуль пересчета при значении сигнала U = 1 (сложение) и
допустимых значениях числа е?д/ = 0,1,..., 14.
По заданному модулю пересчета можно найти число им =
D3D2DiDQ, которое необходимо загружать при каждом пере-
переполнении счетчика. Так, из выражения G.65) следует, что
Г MD-1, MD = 2,3,...,16,
I. F — Ми, Мц = 2,3,..., Id.
696
Глава 7. Сдвигающие регистры и счетчики
p4
Рис. 7.94
При программировании модуля пересчета реверсивных счет-
счетчиков предпочитают включать их на вычитание из-за более
естественной работы счетчика (декремент состояний счетчика
от значения jmax — d\f до значения j = 0) и простоты отыска-
отыскания значений разрядов DT числа Aм = D3D2D1D0. Временные
диаграммы, изображенные на рис. 7.94,в, поясняют работу вы-
вычитающего счетчика при загрузке сигналом L числа <1м = 5.
На рис. 7.95,а показана схема включения двоично-десятич-
двоично-десятичного реверсивного счетчика на вычитание с программированием
модуля пересчета загрузкой числа d\f = D3D2D\Dq = 4 сигна-
сигналом L = Р\. Как следует из выражения G.57), сигнал пере-
переполнения Р4 = Q3Q2Q1Q0 — Ко, т-е- сигнал загрузки L = 0 в
состоянии счетчика j = 0. Счетчик описывается графом перехо-
переходов, изображенным на рис. 7.95,5. Этот граф переходов получен
заданием значения U = 0 в полном графе переходов двоично-
десятичного счетчика, приведенном на рис. 7.84. Из графа пе-
переходов видно, что модуль пересчета Мд = 5. Таким образом,
в общем случае модуль пересчета
MD = dM + I, dM ф 0; Мц = 10 - dM, dM ф 9, G.67)
где Mq — модуль пересчета при значении сигнала U — 0 (вы-
(вычитание) и допустимых значениях числа d^ = 1,2, ...,15; Ми
7.7. Синхронные реверсивные счетчики
697
Рис. 7.95
^.o дляСТЮ
1S.12 для СТ16
3-0 -0 -0 «3-0 -0 «3-0 -0
Q3-0 »l-o 0l-o »!-o o
07.41>11-в 0ц-в D15-12 Q15.12 ДЛЯ CT16
Рис. 7.96
698
Глава 7. Сдвигающие регистры и счетчики
— модуль пересчета при значении сигнала U - 1 (сложение)
и допустимых значениях числа <1м = 0,1,..., 8, определяемый
выражением G.45).
Из выражения G.67) следует, что
Г MD-1, MD = 2,3,...,16,
dM = { 10-Ми, Ми = 2,3,..., 10. G'68)
Для программирования модуля пересчета многокаскадных
двоичных счетчиков используется, как правило, сигнал загруз-
загрузки X = /(А). На рис. 7.96,а показана структурная схема мно-
многокаскадного реверсивного счетчика с последовательным пере-
переносом и сигналом загрузки L = Р\б- Как следует из соотноше-
соотношений G.53), G.57) и G.58) при значениях управляющих сигналов
СЕ = 1 и U = 0, сигнал загрузки L = Р\б = Ко, как для дво-
двоичных, так и для двоично-десятичных реверсивных счетчиков
(Ко = Qi5---QiQo)- Поэтому формулы для модулей пересче-
пересчета получаются из соотношений G.65) и G.67) для 4-разрядных
счетчиков простым изменением разрядности чисел. Так, для 16-
разрядного двоичного реверсивного счетчика модули пересчета
где m = 16 — число разрядов счетчика, d\f j= ^15.. .D^Do
16-разрядное двоичное число, им = -Cis • • -D\Dq, Mp — мо-
модуль пересчета вычитающего счетчика при допустимых значе-
значениях числа 6 < dM < 2m - 1, Ми — модуль пересчета суммиру-
суммирующего счетчика при допустимых значениях 0 < d^t < 2m - 2. А
для 4-разрядного двоично-десятичного реверсивного счетчика
модули пересчета
1,
0,
где dM = ^^^^g.^^^^g.^^^11^.^^^^, rn = 4
— число десятичных разрядов счетчика, Мв — модуль пересче-
пересчета вычитающего счетчика при допустимых значениях разрядов
0 < dMi = D\D\D[DQ < 15 и чисел 1 < dM < 15 • (Ю4 - 1)/9 =
16665 (г — номер разряда), Ми — модуль пересчета суммирую-
суммирующего счетчика при допустимых значениях разрядов 0 < djv/i =
D^D^DXDq < 9 и чисел 0 < dM < Ют - 2.
При использовании значений разрядов djv/t > Ю счет произ-
производится не в десятичной системе счисления с представлением
результата счета в коде 8-4-2-1. При использовании счетчиков
7.7. Синхронные реверсивные счетчики
699
в качестве делителей частоты это позволяет получать коэф-
коэффициенты деления Мц > 10т - 1. Из выражений G.69) и G.70)
следует, что для двоичных реверсивных счетчиков загружаемое
при программировании число
MD- I, MD = 2,3,...,2m,
2т - Ми = ~Ми + 1, Ми = 2,3,..., 2"
а для двоично-десятичных загружаемое число
{Мо - 1, Mr, = 2,3,...,A5- 10m -
10m- Mv, Mv = 2,3,..., 10m
dM =
G.71)
G.72)
(например, при m = 4 модули пересчета 2 < Mb < 16666).
Пример. Пусть требуется спроектировать делитель часто-
частоты с коффициентом деления Мо = 143 на двоично-десятичных
счетчиках. Из соотношений G.72) следует, что для этого требу-
требуется не более двух десятичных разрядов, так как A5-102-6)/9 =
166 > 143, а загружаемое число d\f — Md — 1 = 142. Поскольку
d\f = rfjwilO1 + djvfO10°, то можно взять dMi = 14, d\fo = 2 или
dM 1 = 13, d\fo = 12. Поэтому можно использовать одно из двух
двоичных представлений загружаемого числа
dM =
= 1110.0010 или 1101.1100.
Принципиальная схема 12-разрядного двоичного счетчика с
последовательным переносом показана на рис. 7.97,а. В этой же
схеме можно использовать и двоично-десятичные реверсивные
счетчики 531ИЕ16.
Структурная схема многокаскадного счетчика с параллель-
параллельным переносом и сигналом загрузки L = Р4Р16 изображена на
рис. 7.96,5. Легко убедиться, что программирование модуля пе-
пересчета этого счетчика ничем не отличается от программирова-
программирования модуля пересчета счетчика с последовательным переносом.
В частности, модуль пересчета определяется соотношениями
G.69) для двоичного и G.70) для двоично-десятичного реверсив-
реверсивных счетчиков. Принципиальная схема 12-разрядного двоично-
двоичного счетчика с параллельным переносом показана на рис. 7.97,5.
В этой же схеме можно использовать и двоично-десятичные ре-
реверсивные счетчики 531ИЕ16.
Вторая структурная схема многокаскадного счетчика с па-
параллельным переносом и сигналом загрузки L = Р\& показана
на рис. 7.96,в. Как и в соответствующем суммирующем двоич-
двоичном (двоично-десятичном) счетчике (см. рис. 7.58,е), загрузка
числа dM производится на 15 (9) тактов раньше, чем в пре-
предыдущих счетчиках. Из этого следует, что модуль пересчета
JL
700
Глава 7. Сдвигающие регистры и счетчики
7.7. Синхронные реверсивные счетчики
701
Рис. 7.97
двоичного реверсивного счетчика с параллельным переносом и
сигналом загрузки L = Р16 определяется выражениями:
MD = dM- 14, 24 < dM < 2т - 1, 1
Ми = 2т - 15 - dM, 0 < dM < 2m - 24 - 1 J
(m =16 — число двоичных разрядов счетчика), а двоично-
десятичного реверсивного счетчика — выражениями:
MD = dM+l, 10<dM< 15-A0m—l)/9, 1
= 10m - 9 - dM, 0 < dM < 10m - 101 - 1, J
G.73)
G.74)
где m = 4 — число десятичных разрядов счетчика, Мд — мо-
модуль пересчета вычитающего счетчика при допустимых значе-
значениях разрядов 0 < diwi = В'3ЩЩВ'О < 15 и чисел 10 < d\f <
15 • A04 — 1)/9 = 16665 (t — номер разряда), Ми — модуль
пересчета суммирующего счетчика при допустимых значениях
разрядов 0 < dMi = D^DlDi < 9 и чисел 0 < dM < 10m - 11,
dM =
l... D°o.
i=0
Принципиальная схема 12-разрядного двоичного счетчика
с параллельным переносом и сигналом загрузки L = Р\% по-
показана на рис. 7.97,в. В этой же схеме можно использовать и
двоично-десятичные реверсивные счетчики 531ИЕ16. Наиболь-
Наибольшее быстродействие имеют программируемые счетчики, пред-
представленные на рис. 7.96,6 и 7.97,6, так как активный уровень
сигнала L = 0 определяется значением переноса Р4 = 0> ко-
который без задержки подается по параллельной цепи на ЛЭ
ИЛИ. При использовании ИС 531ИЕ17 экспериментальные мак-
максимальные значения /тах частоты тактового сигнала Н при про-
программировании любого модуля пересчета 16-разрядных двоич-
двоичных счетчиков составляют 17 МГц для счетчика, выполненного
по рис.7.96,а, 27 МГц для счетчика, выполненного по рис.7.96,6,
и 21 МГц для счетчика, выполненного по рис.7.96,в.
Программирование модуля пересчета счетчиков
с асинхронной загрузкой данных. Загрузка чисел dj^ при
программировании модуля пересчета асинхронным потенциаль-
потенциальным сигналом L = 0 производится немедленно без воздействия
импульсного сигнала dH = 1, по которому при счете соверша-
совершаются переходы внутренних состояний счетчика. На рис. 7.98,а
показано включение счетчика 555ИЕ13 на вычитание_сзаписью
сигналом L = RC = Р\Я = 0 числа d\f = 5, где Р4 = Q^QiQiQo-
Так как при этом внутреннее состояние счетчика j = 0 изме-
изменяется на состояние j = 5 (рис. 7.99,а; j — eQ3eQ2eQ1eQ0, где
€Qr = 0 или 1), то длительность сигнала L = 9 определяется
лишь быстродействием ИС, т. е. сигнал L — dP4H = P\dH —
импульсный сигнал с низким @) активным уровнем.
На рис. 7.99,6 изображен граф переходов, описывающий ра-
работу счетчика 555ИЕ13 при программировании модуля пересче-
пересчета, — переход, обозначенный штриховой линией, выполняется
в том же такте, что и переход из состояния j = 1 в состояние
j = 0, т.е. за один такт осуществляется два перехода. Из гра-
графа переходов следует, что модуль пересчета счетчика Мр = 5
— на 1 меньше, чем в счетчике с синхронной загрузкой дан-
данных, изображенной на рис. 7.94,а. Аналогично можно показать,
что при подаче на счетчик, представленный на рис. 7.98,а, сиг-
1
702
Глава 7. Сдвигающие регистры и счетчики
¦
и
D
0
1
2
3
с\
сг
СГ16
а
0
2
3
RC<
Р4
7.7. Синхронные реверсивные счетчики
703
Рис. 7.98
Рис. 7.99
Рис. 7.100
нала U = 0 (включение на сложение) модуль пересчета
будет равен 10. В общем случае модуль пересчета двоичного ре-
реверсивного счетчика с асинхронной загрузкой данных задается
выражениями:
MD = dM, 2 < dM < 15; Mv = 15 - dM, 0 < dM < 13, G.75)
где dM = DzD2D\D0-
Основным недостатком рассмотренного метода программи-
программирования модуля пересчета является уменьшение быстродей-
быстродействия счетчика из-за срабатывания триггеров дважды за один
такт при загрузке данных d\f (максимально допустимая часто-
частота тактового сигнала уменьшается, по меньшей мере, в два ра-
раза). Кроме того, в принципе возможны, хотя и маловероятно,
сбои в работе счетчика из-за недостаточной длительности им-
импульсного сигнала L для некоторых триггеров счетчика (если
бы триггеры сильно различались по быстродействию, то счет-
счетчик не смог бы работать правильно).
В схеме, изображенной на рис. 7.98,а, можно использовать
и двоично-десятичный реверсивный счетчик 74X5190 (см. рис.
7.83), модули пересчета которого будут определяться соотноше-
соотношениями:
MD = dM, 2 < dM < 15; My = 9 - dM, 0<dM<7, G.76)
где dM = D3D2D1D0.
На рис. 7.98,6показано включение счетчика 555ИЕ13 на вы-
вычитание с квазисинхронной загрузкой числа им = 5, или кон-
конвейерным переносом. Сигнал переполнения Р$ задерживается
.D-триггером на один такт (рис. 7.100,а), поэтому загрузка числа
df^ производится в состоянии счетчика j = 15, а не в состоянии
j = 0 (рис. 7.100,6), и на загрузку числа dj^ затрачивается один
такт (квазисинхронная загрузка). Из этого следует, что модуль
пересчета определяется соотношениями:
MD = dM + 2, \<dM < 15; Mv = 17-dM, 0 <*dM < 14, G.77)
где dM = D3D2DiDQ, 3 < MD, Mv < 17.
Из этих выражений видно, что модуль пересчета может быть
больше 24 = 16. В принципе, цифровой автомат, содержащий
пять триггеров, может иметь 25 = 32 внутренних состояния.
Хотя 4-разрядный счетчик не может иметь более 16 внутрен-
внутренних состояний, однако некоторые его состояния под управлени-
управлением .D-триггера могут повторяться дважды за цикл пересчета.
Так, при значении управляющего сигнала U — 1 (вычитание) и
загрузке числа d^f = 15 внутреннее состояние счетчика j = 15
устанавливается в двух последовательных тактах.
704
Глава 7. Сдвигающие регистры и счетчики
7.7. Синхронные реверсивные счетчики
705
Длительность активного уровня задержанного сигнала пе-
переполнения счетчика Pf = L равна периоду тактового сигнала
7/, поэтому надежность срабатывания всех триггеров счетчи-
счетчика гарантирована. Быстродействие счетчика с квазисинхронной
загрузкой не ниже быстродействия счетчика с синхронной за-
загрузкой, если задержка сигнала переполнения Р^ в счетчике от-
относительно тактового сигнала Н не меньше задержки сигнала
L в jD-триггере.
Если в схеме на рис. 7.98,5 двоичный счетчик заменить на
двоично-десятичный реверсивный счетчик 74X5190, то модули
пересчета будут определяться выражениями:
MD = dM + 2, 1 < dM < 15; Aft/ = 11 - dM, 0 < dM < 8, G.78)
где d\{ = D3D2DiD0.
Задержка сигналов переполнения P$ и RC в ИС 555ИЕ13
относительно тактового сигнала Н несколько больше задержки
выходных сигналов триггеров Qr, поэтому повысить быстродей-
быстродействие программируемого счетчика можно использованием сиг-
сигналов Qr для загрузки данных du¦ На рис. 7.101 приведена схе-
схема счетчика с программируемым модулем пересчета, выполнен-
выполненная на основе универсальной схемы временной привязки (УС-
ВП; см. рис. 5.132).
17 = 1
Рис. 7.101
Временные диаграммы, изображенные на рис. 7.102,а, пояс-
поясняют работу вычитающего счетчика для случая загрузки числа
d\f = 4 — УСВП обеспечивает проведение квазисинхронной за-
загрузки в состоянии счетчика j = 14. Из графа переходов (рис.
7.102,6) следует, что модуль пересчета Md = 7 = с?м + 3. В сум-
суммирующем счетчике его старший разряд фз изменяется с 0 на 1
при переходе из состояния j'• = 7 в состояние j = 8. Значение сиг-
Рис. 7.102
нала загрузки L = 0 УСВП выдает на такт позже в состоянии
j = 9, поэтому модуль пересчета Ми = 6 при квазисинхронной
загрузке числа dM = 4 (рис. 7.102,в). В общем случае модули
пересчета двоичного реверсивного счетчика с квазисинхронной
загрузкой данных с помощью УСВП задаются выражениями:
М + 8 при § < dM < 15,
G.79)
где dM = D3D2D!DQ, M = 24 - dM + 2.
Из этих выражений видно, что модуль пересчета может быть
равен 18. Под управлением УСВП некоторые состояния счет-
счетчика могут повторяться дважды_за цикл пересчета. Так, при
значении управляющего сигнала V = 1 (вычитание) и загрузке
числа d^f = 15 последовательность внутренних состояний счет-
счетчика j = 15 и 14 повторяется два раза за цикл пересчета.
Программируемый 12-разрядный двоичный реверсивный
счетчик с последовательным переносом и асинхронной потен-
потенциальной загрузкой данных представлен на рис. 7.103. Надеж-
45 Пухальсквй Г. И., Новосельцева Т. Я.
1.Ж
706
Глава 7. Сдвигающие регистры и счетчики
7.7. Синхронные реверсивные счетчики
707
Рис. 7.103
гт-
Д
77
1
T
I—
ВВВИЕ13
?
i
C1
C2
СГ16
C
0
1
2
3
sc.
P4
—
яг,
>—i
L
» I
Ч-П
J
i—
f
ВВВИЕ13
L
и
1
C1
сг
CT16
a
0
i
2
3
RC<
P4
-
n
L
I
»7-4
f
f
ВВВИЕ13
1
C1
C2
CT16
a
0
l
2
3
RC<
P4
-e
~ BBBTHZ
1-8
1 -i
Ц
—
u
Рис. 7.104
ность его работы ниже надежности работы 4-разрядного счетчи-
счетчика из-за возможного различия в быстродействии ИС, что более
вероятно, чем значительное различие быстродействия тригге-
триггеров внутри ИС. Модули пересчета этого счетчика определяются
выражениями:
MD = dM, 2 < dM < 2m - 1,
Mv = 2m - 1 - dM = d^, 0 < dM < 2m - 2,
. где m = 12, d\t = Dn ¦ ..DiD0.
Программируемый 12-разрядный двоичный реверсивный
счетчик с последовательным переносом и квазисинхронной за-
загрузкой данных приведен на рис. 7.104,а. Надежность его рабо-
работы гарантирована, так как длительность активного уровня сиг-
сигнала загрузки L равна периоду тактового сигнала П. Модули
пересчета этого счетчика определяются выражениями:
MD = dM + 2, I < dM < 2т - 1, •»
Ми = 2т + 1 - dM = d^+ 2,0<dM<2m-2, J ^7"81^
где m= 12, dM - Dn...DiD0.
Программируемый 12-разрядный двоичный реверсивный
счетчик с последовательным переносом и квазисинхронной за-
загрузкой данных, выполненной на основе УСВП, приведен на
рис. 7.104,5. Модули пересчета этого счетчика определяются вы-
выражениями:
MD = dM + 3, 0 < dM < 2m - 1,
Ми=1 М-2т~\ ecnnO<dM<2m-^-l,
{ М + 2т~1, если 2m~l < dM < 2т - 1,
где т = 12, dM = Du . ..DxD0, M = 2m - dM + 2.
Реверсивные счетчики 561ИЕ11 и 561ИЕ14 с асинхронной
потенциальной загрузкой данных (см. рис. 7.74 и 7.83), изгото-
изготовляемые по КМОП-технологии, хотя и отличаются по принципу
управления от счетчика 555ИЕ13, однако допускают использо-
использовать те же методы программирования модуля пересчета. Про-
Программируемый 12-разрядный двоичный реверсивный счетчик с
последовательным переносом и асинхронной потенциальной за-
загрузкой данных, выполненный на ИС 561ИЕ11 и эквивалентный
счетчику, приведенному на рис. 7.103, изображен на рис. 7.105,а.
Сигнал загрузки L = Р12Н = RC\2, поэтому модули пересчета
этого счетчика определяются выражениями G.80).
Программируемый 12-разрядный двоичный реверсивный
счетчик с последовательным переносом и квазисинхронной за-
загрузкой данных, выполненный на ИС561ИЕ11 и эквивалентный
45-
G.82)
708
Глава 7. Сдвигающие регистры и счетчики
7.7. Синхронные реверсивные счетчики
709
мы, в которой сигнал с данного выхода подается по цепи обрат-
обратной связи на какой-либо управляющий вход схемы. Так, вре-
вреРис. 7.105
счетчику, приведенному на рис. 7.104,а, показан на рис. 7.105,5.
Модули пересчета этого счетчика определяются соотношения-
соотношениями G.81). В схемах, изображенных на рис. 7.105, можно исполь-
использовать и ИС 561ИЕ14 при замене сигнала сброса R на сигнал
ML управления двоичным/двоично-десятичным счетом. Схема
12-разрядного двоичного счетчика, приведенная на рис. 7.105,5,
работает на частоте /тах = 1,6 МГц при напряжении питания
Vdd = +5 В. Частота /тах = 2,2 МГц у 4-разрядного двоично-
двоичного счетчика с квазисинхронной загрузкой (одна ИС 561ИЕ11 и
.D-триггер 561ТМ2; напряжение питания Vdd = +5 В).
Программирование модуля пересчета счетчиков с син-
синхронной загрузкой данных и конвейерным переносом.
Конвейерный перенос можно использовать не только для орга-
организации квазисинхронной загрузки, но и в счетчиках с синхрон-
синхронной загрузкой чисел d\f для увеличения их быстродействия при
программировании модуля пересчета.
На рис. 7.106 показан программируемый счетчик с конвей-
конвейерным переносом, выполненный на ИС серии 531. Среднее вре-
время задержки распространения от входа тактового сигнала до
некоторого выхода ИС tpd характеризует быстродействие схе-
мя задержки распространения tpd
выхода Р4 и tpd < 12 не от вхо-
входа Н до выхода Q [29]. Из этого
следует, что быстродействие счет-
счетчика будет примерно в два раза
больше при использовании?игнала
синхронной загрузки L = Р\, чем
при L = Pj. Задержка же сигнала
загрузки L на целое число тактов
(в данном случае на один) учиты-
учитывается при вычислении загружае-
загружаемого числа dm = DzDiD\Dq по
заданному значению модуля пере-
пересчета Md-
< 28 не от входа ~Н до
Рис. 7.106
Временные диаграммы, изображенные на рис. 7.107,а, по-
поясняют работу счетчика при загрузке числа d\f = 4 — загрузка
производится в состоянии счетчика j = 15, т. е. на один такт
позже, чем в счетчике, приведенном на рис. 7.94,а. Из графа
переходов (рис. 7.107,6) следует, что модуль пересчета Мр = 6.
В общем случае модуль пересчета определяется выражениями:
2, Ми = 17 - dM,
G.83)
где dM = DzD2DxDq, 0 < dM < 15, 2 < MD, Mv < 17. При
значении модуля пересчета, равном 17, одно из внутренних со-
состояний j = 15 при U = 0 или j = 0 при U = 1 повторяется
дважды за цикл пересчета (рис. 7.108).
Время задержки распространения tpd < 15 не от входа 7/
до выходов Qr в ИС 531ИЕ17 [29], поэтому увеличения быстро-
быстродействия или надежности работы счетчика можно добиться ис-
использованием УСВП (рис. 7.109). Модули пересчета Md и Ми
такого счетчика определяются соотношениями G.79).
Схема 4-разрядного двоичного реверсивного счетчика с кон-
конвейерным переносом показана на рис. 7.110,а, а его условное
графическое изображение — на рис. 7.110,6 (СТРС — Counter
with Pipeline Carry). Такие счетчики можно каскадировать все-
всеми рассмотренными ранее методами. На рис. 7.111,а предста-
представлена структурная схема 16-разрядного двоичного реверсив-
реверсивного счетчика с последовательным конвейерным переносом и
программируемым модулем пересчета. Модули пересчета этого
710
Глава 7. Сдвигающие регистры и счетчики
15 ЬК 14 Ы 13 НН12 Ь-Ч И Ь-Ч Ш J-4 9 h-K 8
V : 0
i I i i i : i i I-
1 I I I I I I I
i i : ! i i i
-н
I I I I I I I
Рис. 7.108
СГ16
B31IM2
S
D
>С
Рис. 7.109
7.7. Синхронные реверсивные счетчики
711
3-0-
Г -
U -
И -
СТ16
СТРС
О Q
СТРС
>с
Рис. 7.110
<53-О D7.4
1— п о
L
CTPC
и
>c
L
CTPC
U
>c
CTPC
>c
0 Q
СТРС
и
.Е Р^
t
D~~oU
41 В31ИЕ1Т
гт-
.L
CTPC
У
¦E P*
СП6
CT16
CT16
B31TMZ
¦ S
г
>c
Рис. 7.111
712
Глава 7. Сдвигающие регистры и счетчики
счетчика определяются выражениями:
MD = dM + 5, Mu = 2m-dM + 4 = dM + b, G.84)
где т = 16 — число разрядов счетчика, d\f _= Dis ¦ ¦ -D\Dq —
16-разрядное двоичное число, йд/ = D\^ ¦ ¦ .D\Dq, 0 < d\f <
2m- 1.
При использовании ИС 531ИЕ17 счетчик работает на часто-
частоте /тах тактового сигнала 7/, равной 35 МГц, независимо от
числа каскадов.
Схема 16-разрядного двоичного реверсивного счетчика с па-
параллельным конвейерным переносом и программируемым мо-
модулем пересчета изображена на рис. 7.111,6. Модули пересчета
этого счетчика определяются выражениями:
MD =
G.85)
где т = 16 — число разрядов счетчика, d\{ = D_ib ¦ -DiDq —
16-разрядное двоичное число, d\t — D\5...D\D0, О < djvfjb
2т - 1. Счетчик работает на частоте /тах тактового сигнала Я,
равной 42 МГц.
При проектировании счетчиков можно использовать разло-
разложение модуля пересчета на множители, в частности, на про-
простые множители. Пусть требуется построить счетчик, имею-
имеющий модуль пересчета М, который представим в виде произ-
произведения двух чисел Mi и М2. На рис. 7.112,а изображен син-
синхронный счетчик с последовательным переносом и раздельной
загрузкой чисел D°3_0 = ?°?°?°?g = Мх - 1 и D\_^D\_0 =
D\DlD\D\D\D\D\Dl = M2 - 1. Длительность активных уров-
уровней сигналов загрузки Х° = 0иХ =0 равна периоду тактового
сигнала Н.
Повысить надежность работы счетчика без снижения часто-
частоты тактового сигнала можно с помощью асинхронного включе-
включения счетчиков по mod М\ и mod Mi (рис. 7.112,6; М\ = 11 и
М2 = 239 — простые числа; d\f = Mi - 1 = Юю = Ю102 и
dM = М2 - 1 = 238ю = 111011102 — загружаемые числа). В
этом случае быстродействие всего счетчика определяется пер-
первым счетчиком (по mod Mi), так как частота тактового сигнала
втброго счетчика в 11 раз ниже частоты тактового сигнала И
при скважности 11/3 (рис. 7.112,в). Повысить быстродействие
первого счетчика можно использованием_конвейерного перено-
переноса для формирования сигнала загрузки L0 (рис. 7.113). Такой
счетчик работает на частоте /тах тактового сигнала Я, равной
50 МГц.
7.7. Синхронные реверсивные счетчики
713
CO
д
д
<
<
!
Г
1-
П
DS-0
1
4
-
В31ИЕ1Т
If
У
>c
-jpo
СП 6
C
0
1
2
3
—
--
r°
В31ИЕ1Т
1
r-
-s
ТГ
0
1
3
¦ L
У
s^
PO
>E
СП 6
a
0
2
3
p^
<
0°~\
кз
1
mod 11
JTH-Г
1 g
-i-U
_j,0
-i_r
I31TMZ
S
Г 1
1
rO
fc*i 11
U-J
з ; в
В31ИЕ1
D
0
1
2
.PO
tE
СГ16
•
4-0
1
f
|-
1
p
1
В31ИЕ1Т
-
If
U
>c
PO
>E
СП 6
Q
0
1
2
3
p*
В31ИЕ1Т
D
0
1
2
3
L
У
s г
PO
СП 6
<—>
C
0
i
2
3
P*
D
-
о1 Г
W3
Г
7 1
_r
6
Рис.
Q
0
1
3
<
"I
Рис.
7.112
rt
3 |
V
i
—
_Г
2
В31ИИ7
1
;:
D
0
1
2
.PO
СП 6
a
0
i
3
В31ИЕ17
w
У
>c
PO
'E
СП 6
Q
0
1
2
3
-с
-t
В31ИЕ1Т
D
0
1
2
3
• L
У
PO
'E
СП 6
v?4 239
1 :
1 I 0
—L_
—
1 *
— —
7.113
-
i
C
0
1
2
3
<
-
7
r1
1
1—
!^
!*
7
r1
В31ИЕ1Т
S
0
1
2
>L
>P0
>E
СП 6
Q
n
1
4
n
714
Глава 7. Сдвигающие регистры и счетчики
Таблица 7.10. Программирование
модуля пересчета
м
11
13
15
17
Х-2
0
0
1
1
*i
0
1
0
1
D3
1
1
- 1
1
D2
0
0
1
1
D
0
1
0
1
Do
1
1
1
1
dM
9
11
13
15
Рис. 7.114
Переключение модулей пересчета реверсивных счет-
счетчиков. Проектирование счетчиков с переключаемым модулем
пересчета может быть выполнено на любом реверсивном счет-
счетчике на основании соотношений G.65) - G.85), определяющих
их модули пересчета.
Пусть требуется синтезировать счетчик с четырьмя модуля-
модулями пересчета, задаваемыми табл. 7.10. Для достижения макси-
максимального быстродействия следует использовать счетчик с кон-
конвейерным переносом (рис. 7.106), модуль пересчета которого
описывается соотношениями G.83). При включении счетчика на
вычитание модуль пересчета Мо = d\f + '2, а значит должны за-
загружаться числа d\f = Md - 2. Занеся эти числа в табл. 7.10,
легко найти, что D3 = Do = 1, D2 = х2, D\ = х1. Полученным
функциям соответствует схема, изображенная на рис. 7.114.
7.8. Счетчики с расщепленным тактовым сигналом
Тактовый сигнал реверсивных счетчиков С можно предста-
представить в виде дизъюнкции двух сигналов:
где С (Clock) — тактовый сигнал, Cu = U-C, CD = T7-C(U —
Up — сложение, D — Down — вычитание; при работе счетчика
должно выполняться условие Си • Си = 0). При таком предста-
представлении тактового сигнала счетчик должен иметь два входа для
подачи двух тактовых сигналов Си и Со-
Для реализации на Т-триггерах операции 4-разрядного сче-
счета их функции возбуждения Тт G.51) после стробирования сиг-
сигналом С (С ¦ Тг) можно подать на динамический вход, предна-
предназначенный для подключения тактового сигнала (вход Г тригге-
7.8. Счетчики с расщепленным тактовым сигналом 715
ров при этом не используется). Тактовые сигналы Ст триггеров
после такого преобразования могут быть представлены в виде:
г-1
г-1
о = с = Си v cD, ст = Си ¦ Ц Qjv °d ¦ П
i=o j=o
г =
Функция переполнения счетчика Р4 G.51) при этом также
должна быть представлена двумя сигналами, получаемыми с
помощью стробирования тактовым сигналом С -СуЧ Со'-
г=0
г=0
где Ру — перенос, PD — заем.
555ИЕ7,СР40193В
D Щ
о 1^
и
R ——
СТ16
555ИЕ6,СД40192В 'ДСП! 92/ЛСШ93ССТ16>
стю
12.
17
11
13
It
19
20
12
D
0
1
2
3
> L
>CU
>CD
i
R
CTIO
'193
a
0
i
2
3
Ц
е - GND, 16 - Vcc
s - GND, is - Vcc 4-7 - GND,is,ie - V
Рис. 7.115
Счетчики с асинхронной потенциальной загрузкой
данных. Реверсивные счетчики, изготавливаемые в интеграль-
интегральном исполнении, имеют входы асинхронной потенциальной па-
параллельной загрузки данных и установки состояния 0. На рис.
7.115 приведены реверсивные счетчики:
555ИЕ7, CD4019W, 74ЛС11193 — 4-разрядный двоичный
счетчик с асинхронными_потенциальными входами R сброса и
параллельной загрузки L данных d\f = D^D^DiDq (Z = 0 —
загрузка, L = 1 — счет);
555ИЕ6, CDA0192B, 74ЛС11192 — двоично-десятичный счет-
счетчик с асинхронными потенциальными входами R сброса и па-
параллельной загрузки L данных d\f = D3D2DiD0 (L = 0 —
загрузка, L = 1 — счет).
В этих счетчиках вход R имеет приоритет по отношению ко
входу загрузки L. Двоично-десятичный реверсивный счетчик с
716
Глава 7. Сдвигающие регистры и счетчики
ж
7.8. Счетчики с расщепленным тактовым сигналом
717
расщепленным тактовым сигналом 555ИЕ6 описывается такто-
тактовыми сигналами Сг и функциями переноса Рц и заема Pq, ко-
которые получаются из соотношений G.55):
Со = Си V CD, Сх = ТХС =_CuQ3Q0 V CDQoy,
С2 = Т2С = CuQiQo V
С3 = Т3С = Cu(Q2Qi_
Ри = Сс/<Эз<Эо, ^d = CDQ3Q2Q1Q0,
где у = <5з V Q2 V <5i (назначение входов Dr, L w R такое же, что
и у счетчика 555ИЕ7). На рис. 7.116,а показаны временные диа-
диаграммы, поясняющие работу счетчика 555ИЕ6 в режиме сумми-
суммирования, а на рис. 7.116,5— в режиме вычитания.
Каскадирование счетчиков с расщепленным такто-
тактовым сигналом. Наиболее просто каскадирование счетчиков
с расщепленным тактовым сигналом осуществляется соедине-
соединением выходов переноса Рц и заема Рр предыдущей ИС со вхо-
входами Си и Со последующей ИС (рис. 7.117). При этом получа-
получается асинхронный импульсный счетчик. Его быстродействие не
зависит от числа ИС.
Реверсивные двоичные счетчики производят счет в допол-
дополнительном коде, если старший разряд считать знаковым. Так,
при вычитании счетчик, состоящий из m триггеров, из нулевого
состояния переходит в состояние j = 2m — 1, т. е. все триггеры
изменяют состояние с 0 на 1, и полученный код соответствует
числу —1 в дополнительном коде.
На рис. 7.118 показана схема счета в прямом коде, выпол-
выполненная на двух счетчиках 555ИЕ7. Управление счетчиком про-
производится двумя сигналами — х2 и хг. Сигнал х2 задает напра-
направление счета: х2 = О — сложение, х2 — 1 — вычитание. Сигнал
х\ представляет собой импульсы, подлежащие счету со знаком,
определяемым сигналом х2. Число N поступивших на счетчик
импульсов представляется в прямом коде [N]u — Qs-Qi ¦ ¦ -Qo,
где Qs — знак числа {Qs = 0 — число положительное, Qs — 1
— число отрицательное), Q7Q6Q5Q4Q3Q2Q1Q0 — модуль чи-
числа. При счете в прямом коде при х2 = Qs должно производить-
производиться сложение, а при х2 ф Qs — вычитание. Поэтому направле-
направление счета должно определяться значением сигнала fs = x2®Qs
при использовании показанного на рис. 7.118 демультиплексора
1 —> 2, выполненного на ЛЭ И-НЕ. Изменение значения знако-
знакового разряда Qs должно происходить после достижения нуле-
нулевого состояния счетчика при х2 ф Qs в следующем такте. Это
обеспечивается подачей сигнала заема на тактовый вход триг-
Рис. 7.116
D3^
СП 6
D7^
СП 6
DiH
СП 6
-Q.
— Q.
Рис. 7.117
Рис. 7.118
718
Глава 7. Сдвигающие регистры и счетчики
гера знака. При изменении значений Qs на выходах демульти-
плексора появляются кратковременные ложные значения сиг-
сигналов. Для их блокирования на входы R счетчиков подан сиг-
сигнал Pd, удерживающий счетчик в нулевом состоянии на время
переходных процессов в демультиплексоре.
1 1 1 Н
п 1 1 1 1 1
1 063 4 3 2 1 OSS 4 t
15h-H14)-H13h-K12H-*Mib->M0
14Н-Ч13 ЮЬ-* 9М8
Рис. 7.119
Программирование модуля пересчета счетчиков
с расщепленным тактовым сигналом. На рис. 7.119,а по-
показано включение счетчика 555ИЕ7 на вычитание с записью
сигналом L = Рр = 0 числа d\f — 6. Временные диаграммы,
поясняющие работу счетчика при таком включении, показаны
на рис. 7.119,5. Длительность сигнала загрузки L = 0 опреде-
определяется быстродействием счетчика и составляет 30 ... 40 не, что
может оказать влияние на надежность срабатывания счетчика.
Так как загрузка асинхронная потенциальная, то переход, обо-
обозначенный на графе переходов пунктиром (рис. 7.119,в), выпол-
выполняется в том же такте, что и переход из внутреннего состояния
3 ~ eQ3eQ2eQieQo = °001 в состояние j = eQ3eQ:ieQ1eQ0 = 0000,
т. е. за один такт осуществляются два перехода. Это приводит к
уменьшению модуля пересчета на 1 по сравнению с синхронной
загрузкой числа d\f, а также к уменьшению быстродействия
счетчика (максимально допустимой частоты тактового сигна-
сигнала). Из графа переходов следует, что модуль пересчета Мп = 6
при работе счетчика на вычитание и загрузке числа в,м = 6. В
7.8. Счетчики с расщепленным тактовым сигналом
719
общем случае модуль пересчета двоичных реверсивных счетчи-
счетчиков с асинхронной потенциальной загрузкой
MD = dM,2<dM< 15; Mv = 15 - dM, 0 < dM < 13, G.86)
где d\f = D3D2D\Do, Mq — модуль пересчета при работе счет-
счетчика на вычитание, Му — модуль пересчета при работе счет-
счетчика на сложение.
Рис. 7.120
В схеме, изображенной на рис. 7.119,а, можно использо-
использовать и двоично-десятичный реверсивный счетчик 555ИЕ6, при
включении которого на вычитание допускается загружать чи-
числа dM = 2,3,...,15 (рис. 7.119,г). Модуль пересчета двоично-
десятичных реверсивных счетчиков с асинхронной параллель-
параллельной загрузкой определяется соотношениями: *
MD = dM,2<dM< 15; Mv = 9 - dM, 0 < dM < 7, G.87)
где d\f = D3D2D1D0. На рис. 7.120,а показано включение счет-
счетчика 555ИЕ7 на вычитание с квазисинхронной загрузкой чи-
720
Глава 7. Сдвигающие регистры и счетчики
ела <1м — 6. D-триггер задерживает сигнал заема Ро на один
такт, поэтому загрузка числа d\f = 6 производится в состоя-
состоянии счетчика j = 15, а не в состоянии j< = 0 (рис. 7.120,6), и
на загрузку числа d\f затрачивается один такт (квазисинхрон-
(квазисинхронная загрузка). Из графа переходов (рис. 7.120,6) следует, что
Мо = 8. Временные диаграммы, поясняющие работы вычитаю-
вычитающего счетчика при загрузке числа d\f = 6, изображены на рис.
7.120,в.
В общем случае модуль пересчета для схемы, изображенной
на рис. 7.120,а, определяется соотношениями:
MD = dM + 2, I < dM < 15; Mv = 17-dM, 0 < dM < 14, G.88)
где d\j — D3D2D1D0, 3 < Mo, My < 17. Длительность значений
выходных сигналов счетчика PD = 1 и ? = Р^ = 0 равна
периоду тактового сигнала Со-
На рис. 7.121,а приведена схема счетчика с программируе-
программируемым модулем пересчета, выполненная на основе универсальной
схемы временной привязки (УСВП; см. рис. 5.132). Временные
диаграммы, изображенные на рис. 7.121,6, поясняют работу вы-
вычитающего счетчика при загрузке числа d\t — УСВП обеспе-
обеспечивает проведение квазисинхронной загрузки в состоянии счет-
счетчика j = 14. Модуль пересчета Мо = <^м + 3. Общая формула,
определяющая модули пересчета двоичного реверсивного счет-
счетчика с УСВП, имеет вид:
М - 8 при 0 < dM < 7,
G.89)
где dM - DsDiDiDo, M = 24 - dM + 2.
Программируемый 12-разрядный двоичный асинхронный ре-
реверсивный счетчик с асинхронной потенциальной загрузкой дан-
данных представлен на рис. 7.122. Надежность его работы ниже на-
надежности работы 4-разрядного счетчика из-за возможного раз-
различия в быстродействии ИС, что более вероятно, чем значи-
значительное различие быстродействия триггеров внутри ИС. Моду-
Модули пересчета этого счетчика определяются выражениями:
Mo = dM,2<dM<Z™-l, . 1
Ми = 2т - 1 - dM = dM, 0 < dM < 2m - 2, / ( <
где m = 12, dM — Dn . ..D\D0.
Программируемый 12-разрядный двоичный асинхронный ре-
реверсивный счетчик с квазисинхронной загрузкой данных при-
приведен на рис. 7.123. Надежность его работы гарантирована, так
как длительность активного уровня сигнала загрузки L равна
7.8. Счетчики с расщепленным тактовым сигналом
721
Рис. 7.121
1 —
>CU
>съ
СТ16
¦J
>си
СТ16
1 —
СТ16
->с
Рис. 7.122
Рис. 7.123
46 Пухальский Г. И., Новосельцева Т. Я.
722
Глава 7. Сдвигающие регистры и счетчики
7.9. Счетчики на сдвигающих регистрах
723
-I
< 2m - 2, J
( >
периоду тактового сигнала Н. Модули пересчета этого счетчика
определяются выражениями:
MD = dM + 2, 1 < dM_?2m - 1,
Mv = 2m + 1 - dM = dM + 2, 0 < dM
где m = 12, йд/ = Dn ... .Di A)-
Формулы G.86) - G.91) позволяют найти загружаемые чи-
числа d\[ для программирования любого модуля пересчета. Счет-
Счетчики с асинхронной потенциальной загрузкой данных широко
используются в микроконтроллерах, так как загрузка данных
d\f может производиться непосредственно микропроцессором
сигналом I = I/OWR-CS = 0.
7.9. Счетчики на сдвигающих регистрах
Методика синтеза счетчиков на сдвигающих регистрах бы-
была изложена в § 4.6 — используется специальное кодирование
их внутренних состояний, которое легко осуществляется сдви-
сдвигом периодической последовательности символов 0 и 1 через ре-
регистр заданной разрядности. В частности, были синтезированы
некоторые счетчики Джонсона и исследованы их свойства.
Генератор кода Баркера. Коды Баркера используются
для фазовой манипуляции последовательности радиоимпульсов
с целью получения малых значений боковых лепестков авто-
автокорреляционной функции A/iV — максимальное значение бо-
боковых лепестков при величине основного лепестка, равной 1).
Код Баркера для N = 11 задается последовательностью симво-
символов 1 1 1- + +, где символы "-" и "+" означают
начальную фазу радиоимпульсов 0 и я\ Чтобы синтезировать
генератор сигнала, модулирующего фазу, на сдвигающем реги-
регистре, кодирование его внутренних состояний следует задать ко-
кодовой последовательностью
Q4Q3Q2Q1Q0
*- 0 0 0 1 001011 1.0 0010010111.
Рис. 7.124
1
0
0
1
0
1
0
0
1
1
0
°0
5
5
4
4
7
7
6
6
7
7
6
6
5
S
4
4
1
1
0
0
3
3
2
2
3
3
2
2
1
1
0
0
Рис. 7.125
Таблица 7.11. Генератор кода Баркера
I
2
4
9
18
5
И
23
14
28
24
17
Qa
0
0
0
1
0
0
1
0
1
1
1
Оз
0
0
1
0
0
1
0
1
1
1
0
Q2Q1
0
1
0
0
1
0
1
1
1
0
0
1
0
0
1
0
1
1
1
0
0
0
д0
0
0
1
0
1
1
1
0
0
0
1
QtQt
0
0
1
0
0
1
0
1
1
1
0
0
1
0
0
1
0
1
1
1
0
0
QtQt
1
0
0
1
0
1
1
1
0
0
0
0
0
1
0
1
1
1
0
0
0
1
Qt
0
1
0
1
1
1
0
0
0
1
0
Рис. 7.126
46*
724
Глава 7. Сдвигающие регистры и счетчики
Данной кодовой последовательности соответствует граф пе-
переходов, изображенный на рис. 7.124. Следует найти функцию
возбуждения Do = Qo только первого триггера сдвигающего
регистра, так как функции возбуждения всех остальных триг-
триггеров DT = Qr-i (г — 1,2,3,4). На рис. 7.125,а показана диа-
диаграмма Вейча, составленная по таблице истинности (табл. 7.11),
соответствующей приведенному графу переходов. Пустым клет-
клеткам в диаграмме Вейча соответствуют произвольные значения
функции Qq.
Проще всего функция возбуждения Dq может быть реали-
реализована на 8-канальном мультиплексоре. Разбиение диаграммы
Вейча на восемь частей адресными сигналами мультиплексо-
мультиплексора Q,jj $2 и Q\ (веса сигналов 4, 2 и 1) представлено на рис.
7.125,6 (см. § 6.4). Тогда функции, подаваемые на информаци-
информационные входы мультиплексора DI{, можно представить в виде:
DI0 = Dh = Dh = Dh = 0, Dh = Dh = Qs, DI2 = Dh = 1.
Легко убедиться, что при случайной установке счетчика в
нулевое состояние (Qr = 0, г = 0,1,2,3) счетчик не может выйти
из этого состояния (г = Q\QiQ\ — 0 и DIo — 0)- Использовав
другое доопределение функций DI{, можно получить:
DI0 =
DI2 =
h = 1,
Dh = DI4 = Qz,
DI3 = DI7 = 0,
что обеспечивает выход счетчика из всех неиспользуемых со-
состояний. На рис. 7.126 изображена схема генератора Баркера,
соответствующая последним функциям.
Счетчики на сдвигающих регистрах. На рис. 7.127 при-
приведены ИС, выполненные на основе счетчиков Джонсона:
561ИЕ8, 74НС40П — счетчик по mod 10, построенный на
5-разрядном сдвигающем регистре, с полным дешифратором
внутренних состояний и асинхронным потенциальным сбросом
триггеров в нулевое состояние значением сигнала R = 1;
561ИЕ9, 74ЯС4022 — счетчик по mod 8, построенный на
4-разрядном сдвигающем регистре, с полным дешифратором
внутренних состояний и асинхронным потенциальным сбросом
триггеров в нулевое состояние значением сигнала R = 1;
561ИЕ19 — счетчик с переключаемым модулем пересчета
(CTV — Variable Counter), построенный на 5-разрядном сдвига-
сдвигающем регистре и имеющий асинхронные потенциальные входы
загрузки данных DT значением сигнала L = 1 и сброса в нулевое
состояние значением сигнала R — 1 (вход R имеет приоритет по
отношению ко входу L).
7.9. Счетчики на сдвигающих регистрах
725
561ИЕ8/НС4017
С\
сг
ел о
DC
561ИЕ9, 'ншгг
з
г
4
7
i?
1
3
в_
9_
11
s
c\
0
'C2
R
ста
DC
4022
F
n
1
3
4
5
6
7
2
3
7
11
3~
1С
12
561ИЕ19
в - G№, ie - V
в, э - НС
в - GHD, 16 - V
b
0
1
2
3
4
L
bS
>с
R
CTV
4018
a
о <
1 9
2 4
3 I
4 t
1
в - GND, is - V
Рис. 7.127
!
Рис. 7.128
г
HJ-
П
1
Cl
0
>C2
R
CT10
DC
>
F
0
1
2
3
4
5
6
7
8
9
- RJ-
Г
SS1ME8
CT10
DC
— F_
В
¦о
1
2
3
4
L
DS
>C
R
961ИЕ1Э
CTV
a
oi-
I
1
4<t-,
Рис. 7.129
726
Глава 7. Сдвигающие регистры и счетчики
7.9. Счетчики на сдвигающих регистрах
727
Для выхода из неиспользуемых состояний во всех этих счет-
счетчиках вместо функции возбуждения D2 = Q\ сдвигающего ре-
регистра используется функция возбуждения
D2 = Qi(Q2 V Qo)
при значениях DQ = Q4 для ИС 561ИЕ8 и Do = Q3 Для ИС
561ИЕ8 (в ИС 561ИЕ19 функция возбуждения Do = DS выве-
выведена на внешний вывод, т. е. ИС без замыкания обратной связи
с какого-либо выхода QT на вход DS не является счетчиком).
Счетчики 561ИЕ8 и 561ИЕ9 запускаются тактовым сигналом
dC = d(Gi V G2) = G2dGi V GxdG2
при значении сигнала сброса R = 0, как и счетчик 176ИЕ2 (см.
рис. 7.37). Временные диаграммы, изображенные на рис. 7.128,
поясняют работу счетчика 561ИЕ9. Дешифратор внутренних со-
состояний этого счетчика, подключенный к выходам триггеров,
описывается функциями:
Fo = Q3Q0, Fi = QiQo, F2 = Q2Q,, F3 = Q3Q2,
F4 = Q3Q0, F5 = QXQO, F6 = Q2Q1,F7 = Q3Q2
(подобными временными диаграммами и функциями Fj описы-
описывается и счетчик 561ИЕ8). Сигналы Fj не имеют кратковремен-
кратковременных ложных значений (иголок), так как в счетчиках Джонсона
в каждый момент времени изменяется состояние только одного
триггера (собственно этим и обусловлено использование в ИС
счетчиков Джонсона). Значение сигнала асинхронного потенци-
потенциального сброса R — 1 устанавливает значение функции Fo — 1.
При счете выходы Fj последовательно принимают значение 1;
длительность активных уровней этих сигналов (Fj = 1) равна
периоду тактового сигнала.
Изменение модуля пересчета счетчиков 561ИЕ8 и 561ИЕ9
производится введением обратной связи R = Fj (рис. 7.129,а),
что обеспечивает модуль пересчета М = j. При этом длитель-
длительность значения сигнала Fj = 1 будет определяться быстродей-
быстродействием триггеров и логики, формирующей сигнал Fj. Для уве-
увеличения надежности сброса в цепь обратной связи можно ввести
дополнительную задержку сигнала Fj с помощью, например,
двух последовательно включенных ЛЭ НЕ (рис. 7.129,6).
В счетчике 561ИЕ19 (рис. 7.129,в) модуль пересчета устана-
устанавливается введением обратной связи с выходов Qr на вход DS
последовательного ввода данных в сдвигающий регистр в соот-
соответствии с табл. 7.12. Управление счетчиком 561ИЕ19 можно
Таблица 7.12. Модули пересчета
ИС 561ИЕ19
DS
Qo
Q1Q0
¦Qi
Q2Q1
Q->
м
2
3
4
5
6
DS
Q3Q2
Qz
Q4Q3
Qa
M
7
8
9
10
Рис. 7.130
производить и асинхронной потенциальной загрузкой данных
D^D3D2DxDq значением сигнала L = 1 (при значении R = 0).
Каскадирование счетчиков 561ИЕ8 с целью получения 24-
канального коммутатора приведено на рис. 7.130. Выходные сиг-
сигналы коммутатора Fo, F\,..., F23 могут быть исцользованы для
последовательного циклического включения и выключения 24
электронных устройств. В каждый момент времени только один
из сигналов Fj может иметь активный уровень (Fj = 1), что по-
позволяет производить селекцию в каждом состоянии счетчика
только одного устройства.
Работает коммутатор следующим образом. Пусть на вход счетчи-
счетчика D\ поступило значение сигнала R\ — 1. Это приведет к последова-
последовательному асинхронному потенциальному сбросу всех трех счетчиков в
исходное (нулевое) состояние, которому соответствуют значения вы-
выходных сигналов Fo = 1 всех счетчиков (R\ J =$- R2 J =$- R3 J => Ri \ ).
Надежность сброса гарантирована без введения дополнительных за-
728
Глава 7. Сдвигающие регистры и счетчики
7.10. Кольцевые счетчики
729
держек. Тактовые сигналы у счетчиков 2J и 2K отключены значе-
значениями сигналов Fs = 0 счетчиков 2I и 2J, а значит в режиме счета
будет находиться только счетчик 2I, что приводит к последователь-
последовательному изменению активных уровней его выходных сигналов Fj. Зна-
Значение сигнала 2*9 = 1 счетчика 2I блокирует его тактовый вход С2
(С1 = 1 — счет запрещен) и разрешает поступление тактового сигна-
сигнала Н на счетчик 2J. Изменение сигнала 2*9 с 0 на 1 производит первое
изменение состояния счетчика D2, так как в этот момент тактовый
сигнал Н уже принял значение 1 (асинхронный импульсный переход,
устанавливающий значение F\ — 1 счетчика D2).
Аналогично работает и счетчик 2J, переводящий счетчик 2K из
режима останова в режим счета при асинхронном импульсном пере-
переходе, вызываемом изменением сигнала 2*9 счетчика 2J с 0 на 1. При
достижении в процессе счета внутреннего состояния, которому соот-
соответствует значение сигнала 2*8 = 1 счетчика 2K, происходит после-
последовательный сброс всех счетчиков в исходное состояние и цикл счета
повторяется заново.
Для изменения числа каналов коммутатора от 18 до 25 на вход
R\ счетчика 2I можно подать один из сигналов от 2*2 до Fg счетчика
2K. Из-за асинхронных переходов длительность значений выходных
сигналов коммутатора Fa = 1, 2^9 = 1 и Fn = 1 несколько меньше дли-
длительности значений Fj — 1 остальных сигналов, что существенно за-
заметно на больших частотах тактового сигнала Н. Таким же способом
можно построить многоканальные коммутаторы и из большего числа
ИС, а также коммутаторы на основе счетчиков 561ИЕ9. Рассмотрен-
Рассмотренные коммутаторы можно использовать для управления аналоговыми
ключами 561КТЗ (см. § 6.5).
Г
HS-
Б
1
С\
0
¦С2
8
СТ10
DC
>
F
0
1
2
3
4
5
Б
7
В
9
Г
г
I
1
с\
0
•сг
R
то
дС
>
F
0
1
2
3
4
5
Б
7
В
9
°*
Г
г
I
1
с\
0
'С2
R
спо
DC
F
0
1
2
3
4
5
Б
7
В
9
— F
— F
Рис. 7.131
Каскадирование счетчиков 561ИЕ8 E61ИЕ9) для построения де-
делителей частоты показано на рис. 7.131. Модуль пересчета этого асин-
асинхронного импульсного счетчика равен М = 103 (при R = 0). Для изме-
изменения модуля пересчета счетчика можно использовать асинхронный
потенциальный вход сброса R (штриховая линия; М = 700).
7.10. Кольцевые счетчики
Счетчики по mod М, имеющие М выходов, называются
кольцевыми, если в каждый момент времени только один выход-
выходной сигнал равен 1 (счет в прямом унитарном коде 00100...0)
или 0 (счет в инверсном унитарном коде 11011... 1). Такие счет-
счетчики используются для построения коммутаторов электронных
цифровых устройств, а также коммутаторов аналоговых сиг-
сигналов, выполненных на основе аналоговых ключей. Методика
проектирования кольцевых счетчиков на сдвигающих регистрах
была изложена в § 4.6 — функции возбуждения сдвигающего
регистра описываются выражениями:
тп-2
тп-2
Do = П Qr = V Qr, Dr = QT, r = 1,2,..., m - 1 G.92)
r=0 r=0
при счете в прямом унитарном коде и
тп-2
тп-2
r= V
r= l,2,...,m-l G.93)
г=0
г=0
при счете в инверсном унитарном коде.
С точки зрения связи внутренних состояний с выходами
счетчика ИС 561ИЕ8 и 561ИЕ9 (см. рис. 7.127), представляющие
собой счетчики Джонсона по mod 10 и mod 8 с дешифраторами
внутренних состояний, следует отнести к кольцевым счетчикам,
выполняющим счет в прямом унитарном коде. Из этого следует,
что кольцевые счетчики могут быть построены и на основе счет-
счетчиков с произвольным кодированием их внутренних состояний,
если к выходам его триггеров подключить полный дешифратор,
преобразующий код внутренних состояний счетчика в унитар-
унитарный код.
Проектирование кольцевых счетчиков на сдвигаю-
| щих регистрах. Сигналы переполнения многих т-разрядных
двоичных суммирующих и реверсивных счетчиков с синхрон-
синхронной параллельной загрузкой данных описываются функциями
G.28) и G.53), которые при значении сигнала Е = 1 принимают
вид:
тп-1
тп-1
тп-1
Рт=
?г, Рт = U ¦ JJ QT V U ¦ Д Qr, G.94)
г=0 г=0 г=0
где т — число триггеров в счетчике.
Сравнение выражений G.94) с соотношениями G.92) и G.93)
указывает на возможность построения кольцевых счетчиков на
730
Глава 7. Сдвигающие регистры и счетчики
7.10. Кольцевые счетчики
731
основе двоичных, так как двоичные счетчики с синхронной па-
параллельной загрузкой данных легко преобразуются в сдвига-
сдвигающие регистры (см. рис. 7.52,6). На рис. 7.132 показана схема
кольцевого счетчика по mod 5, выполненная на ИС 555ИЕ10.
Вход Pq управляет только счетом при L — 1, поэтому можно
положить и Pq = 1 или вообще не подавать на него константы
О или 1, так как воздействие этого входа на И С блокировано
значением сигнала L = 0.
Рис. 7.132
Функция Do = Р4 = Q3Q2Q1Q0 обеспечивает циркуляцию в
4-разрядном сдвигающем регистре, в который превращен счет-
счетчик 555ИЕ10, только одного символа 0. Выходы кольцевого
счетчика описываются инверсным унитарным кодом
Q4Q3Q2Q1Q0 = 1Ш0, Ш01, 11011, 10111, 01111,
т. е. кольцевой счетчик является генератором унитарного кода.
В состоянии 01111 сигнал переноса Р4 = Q3Q2Q1Q0 = 1, по-
поэтому функция Do = Ра = Q\ и ^-триггер E55ТМ2) можно
исключить, использовав в качестве пятого разряда унитарного
кода сигнал Do- При этом не следует забывать, что задержка
сигнала Do относительно тактового сигнала И несколько боль-
больше задержки сигнала Q4 (см. рис. 4.51,5).
Реверсивные двоичные счетчики позволяют проектировать
кольцевые счетчики для генерации как инверсного (при 0 = 1),
так и прямого (при U = 0) унитарного кода, что следует из соот-
соотношений G.92) - G.94). На рис. 7.133 показана схема генератора
9-разрядного инверсного унитарного кх>да, выполненная на двух
счетчиках 531ИЕ17. Функция Do = Р8 = QiQeQbQAQsQiQiQo
обеспечивает циркуляцию в 8-разрядном сдвигающем регистре
только одного символа 0. Кольцевой счетчик, представленный
на рис. 7.133, работает на частоте /тах = 35 МГц.
Генератор 9-разрядного прямого унитарного кода может быть
получен из схемы, изображенной на рис. 7.133, подачей значе-
значения сигнала U = 0 и инвертированием сигнала Pg, так как при
этом в соответствии с G.94) функция
Do = Р& =
(Qs = Do).
Генератор 17-разрядного прямого унитарного кода изобра-
изображен на рис. 7.134 (числами г = 0,1,..., 16 обозначены выходы
кольцевого счетчика — разряды унитарного кода Qr, причем
Qi6 = А>; входы и выходы с одинаковыми номерами г следует
соединить). Для увеличения быстродействия здесь, как и при
каскадировании реверсивных двоичных счетчиков, использова-
использована схема параллельного переноса, описываемая функциями:
= П Qr, Р* = П Qr, P12 = Ps П Qr = П Qr,
r=0 r=4 r=8 r=4
Pie =
r=4
15 _ 15 _
П Qr = П Q^
r=12 r=4
15
P16 = П Qr
0
r=0
(хотя при применении сдвигающих регистров, нет смысла гово-
говорить о сигналах переноса, все-таки удобно использовать терми-
терминологию, принятую для описания счетчиков).
На рис. 7.135 приведены временные диаграммы, поясняющие
преимущества параллельного переноса. Штриховыми линиями
изображены сигналы Р\в и Р4 при использовании схемы после-
последовательного переноса, когда сигнал Р4 подается на вход U ИС
D2 (ЛЭ ИЛИ-НЕ следует при этом заменить на ЛЭ НЕ). При
задержке сигнала Р4 в_ИС D2 - DA и ЛЭ ИЛИ-НЕ на пери-
период тактового сигнала Я циркулировать в 16-разрядном сдви-
сдвигающем регистре будут уже две единицы. Кольцевой счетчик,
изображенный на рис. 7.134, работает на частоте тактового сиг-
сигнала /тах = 33 МГц, а кольцевой счетчик с последовательным
переносом, выполненный на трех ИС 531ИЕ17 (Do = -Р12), —
на частоте /тах = 20 МГц. Для построения генераторов прямо-
прямого унитарного кода можно использовать и двоично-десятичные
реверсивные счетчики 531ИЕ16, так как при U = 0 их сигнал
переполнения Р4 совпадает с сигналом переполнения Р4 двоич-
двоичных реверсивных счетчиков 531ИЕ17.
Генератор 17-разрядного инверсного унитарного кода может
быть получен из схемы, изображенной на рис. 7.134, подачей
значения сигнала U = 1 и заменой ЛЭ ИЛИ-НЕ на ЛЭ ИЛИ.
В этом случае двоично-десятичные счетчики 531ИЕ16 исполь-
использовать нельзя.
732
Глава 7. Сдвигающие регистры и счетчики
Рис. 7.133
В31ИЕ17/ИЕ1в
ВЭ1ИЕ17/ИЕ1в
12
13
- 10 14
- 11
D
0
1
2
3
¦L
и
>С
.РО
г?
ст
D3
а
0
1
2
3
Р4
С
0
1
2
3
L
и
:Р?°
ст
м
а
0
1
2
3
Р4
Рис. 7.134
590ИР1
« J 1
?ie
а.
1—
]
J J •
¦1 h—V
>с
DS
, S
RG
$
Q
0
1
2
3
4
5
6
7
В
9
р!
3_
6
7
10
11
7?
13
Рис. 7.135
Рис. 7.136
7.10. Кольцевые счетчики
733
Коммутаторы аналоговых сигналов. Комбинационные
аналоговые коммутаторы (ключи и мультиплексоры-демульти-
плексоры) были описаны в § 4.5. Для последовательной комму-
коммутации аналоговых ключей может быть использована ИС 590ИР1
(рис. 7.136), представляющая собой 10-разрядный сдвигающий
регистр с асинхронной потенциальной установкой состояний
триггеров Qr = 1 (г = 0,1,...,9) значением сигнала 5 = 0.
Напряжения питания ИС должны удовлетворять неравенствам:
+5 < VDD < +12 В, -12 < Vee < -5 В и 16,3 < VDD - VEe <
18,7. Регистр выполнен с открытыми стоковыми выходами QT
по р-МОП технологии.
i~- -\
" -Г
Рис. 7.137
Реализованная в ИС функция
Р = S ¦ П Qr
г=0
позволяет получить кольцевой счетчик по mocfll (рис. 7.137,а)
подачей выходного сигнала Р на вход DS {Data Serial — вход
последовательного ввода данных). Открытые стоковые выхо-
выходы р-каналов необходимо подключить через резисторы 10 .. .30
кОм к источнику напряжения питания —15 < Vee\ < О В. Вре-
Временные диаграммы, представленные на рис. 7.137,6 поясняют
работу этого кольцевого счетчика (значение выхода Р = 0 иден-
идентифицирует 11-е внутреннее состояние, но не используется для
управления ключами). На рис. 7.137,6штриховыми линиями по-
показаны значения сигналов Qr при Vee\ < О В.
Двоичные счетчики с параллельной асинхронной потенци-
734
Глава 7. Сдвигающие регистры и счетчики
7.10. Кольцевые счетчики
735
альной загрузкой данных могут быть использованы для постро-
построения коммутаторов аналоговых сигналов с последовательной и
произвольной выборкой каналов. Так, ИС 591КН1 (рис. 7.138,а)
представляет собой такой 16-канальный коммутатор, изгота-
изготавливаемый по р-МОП технологии (напряжения питания Vcc —
+5 В, Vee = -15 В). Параметры коммутатора: Ron < 500 Ом,
Van = ±5 В, toN < 2,5 мкс, Ian = 5 мА (определение этих
параметров см. в § 4.5).
7- GND.ie- Vcc
Рис. 7.138
Структурная схема ИС 591КН1 приведена на рис. 7.138,5 и
состоит из счетчика по mod 16, аналогового мультиплексора-
демультиплексора и схемы управления (Control Logic), принци-
принципиальная схема которого показана на рис. 7.139. Функциониро-
Функционирование схемы управления при значении сигнала DE = 1 опи-
описывается табл. 7.13. Сигнал E~S = Р4ОЕ (Р4 = Q3Q2Q1Q0) ис-
используется для обеспечения последовательного режима выбор-
выборки при каскадировании нескольких ИС (ES — Enable Sequential
Mode). Сигнал блокировки DE = 0 (Disable) переводит в Z-
состояние входы-выходы Dl{ и DO 16-канального аналогово-
аналогового мультиплексора-демультиплексора независимо от значений
других сигналов.
Если конъюнкция Е3Е2 = 0, то схема управления предста-
представляет собой комбинационную схему (табл. 7.13), и при Ез = 0
сигналы 7^2 и Ei можно использовать для включения ИС, так
ОЕ
Таблица 7.13. Режимы работы
ИС 591КН1
E3E2EI
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
ОЕ
1
0
0
0
1
0
Ои 1
0 и 1
Примечание
Комбина-
Комбинационная
схема
Автомат
Рис. 7.139
как в этом случае ОЕ — Е2Е\. На рис. 7.140 показана схема
64-канального коммутатора с произвольной выборкой каналов,
адреса которых задаются сигналами Л5,..., А\, Ао (адрес пода-
подается в обратном коде). Так как счетчик в ИС 591КН1 выполнен с
асинхронной потенциальной загрузкой данных, то при значении
сигнала загрузки L = 0 любое изменение адресных сигналов Аз,
А2, А\ и Ао сразу же приводит к изменению_выходных сигналов
счетчика Qr (Qr = Аг). Адресные сигналы А$ и А\ производят
выбор одной из четырех ИС. Таким образом, изображенная на
рис. 7.140 схема представляет собой обычный мультиплексор-
демультиплексор 64 —> 1/1 —> 64.
На рис. 7.141 показан коммутатор с последовательной вы-
выборкой каналов и программируемым их числом. Так как сигна-
сигналы управления Е3 = 1, Е2 = 0, Е\ = 0 и DE = 1, то сигнал
ОЕ = 1 (см. табл. 7.13) и ES = Ра — сигнал переноса счетчи-
счетчика, т. е. счетчик переведен в режим счета с программированием
модуля пересчета сигналом L — Р4. Поскольку асинхронная по-
потенциальная загрузка числа йд/ = D3D2DiD0 'производится в
состоянии счетчика j = 15, то будет осуществляться последова-
последовательная циклическая коммутация 15 — d\f аналоговых сигналов
DIdM,..., DI14. Так, при dM = 0 (^3 = D2 = Dt = Do = 1) по-
получится 15-канальный коммутатор с последовательной выбор-
выборкой каналов. Если связь с выхода ES на вход L не введена,
то коммутатор будет иметь 16 каналов с последовательной их
выборкой.
На рис. 7.142 показано каскадирование коммутаторов с по-
последовательной выборкой каналов. При включении питания
значения сигналов Е2 всех трех ИС равны 0 до тех пор, по-
736
Глава 7. Сдвигающие регистры и счетчики
7.10. Кольцевые счетчики
737
BE
L
я -\
ЯЭ1КН1
DO
T
.0
°-Ai
T 2
Я —о З
3 I
A>L
>C
E
~9*
-A. 2
-Аз
,DE
ШХ
DMX
A
Dl
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
K,
—
— я J
ЯЭ1КН1
DO
T
¦ 0
- 4i
— —A 2
— Я —о З
з I
J> i
— Я
4
— A
Dl J
13
_
—s
>c
E
1
-Л>2
.-Аз
[—
-Г
D?
WX
DMX
DI
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
— ло-<
S91KH1
DO
В
.0
_A 2
Я _A з
з j
- A
4
— —
— Я
DI *
31
—
?
—9 1
-62
-9 3
[ L_
-Г
>D?
WX
DMX
DI
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
DO
- я
_
DO
T
^.0
т 1
-Аг
pit
—
?
-91
4г
.3
них
DMX
DI
0
1
2
3
4
5
6
7
8
S
10
11
12
13
14
15
Dl
Dl
Рис. 7.140
DO*
z? _
B-
1
f
1
L
->-
—^
5Э1КН1
DO
b
>0
—Ai
—Аг
—i3
T
ГтL
?
rv 1
Щз
1[
-Xde
Рис.
MJX
DMX
DI
n
1
2
3
4
5
6
8
10
11
12
13
14
15
ES,
7.141
BI0
| 591KH1
L
—s
DO
D
—A 1
-A 2
«-?з
— V
- *A
— г -^~
_ T
DI,- ^^-
"Пр. к*
1 4 BE
r9 I
1(—
M/X
D«X
DI
0
1
2
3
4
5
6
7
g
9
11
12
13
14
15
DIo
—
—
—
__
—
] 591KH1
L
5
DO
D
A 1
T2
—т ^
?
1 -il
г4г
T 3
РИС.
ШХ
DMX
DI
0
1
2
3
4
5
6
7
g
9
11
12
13
14
15
.—
.—
—
—
—
—
—
—
—
59JLKH1
-
A
DO
D
Л ]
—т 2
—т ^
I 1
1 т
?
1-il
1—A2
_JE52
7.142
Л з
JsTIF
MUX
A
DI
0
1
2
3
4
5
.6
7
g
9
11
12
13
14
1Я
,
PC
DO
DI32
—
—
—
,—
DI47
E53
ка конденсатор С = 0,22 мкФ не зарядится через резистор
R — 100 кОм до уровня логической 1, что обеспечит включе-
включение (ОЕ =1) только одной ИС D1, так как *е вход Е\ = 0. Для
этой же цели можно использовать ключ SW или внешний сиг-
сигнал. Число последовательно коммутируемых каналов в каждой
ИС программируется независимо числами г/д/i = DzDiDxDq,
d\i2 = DtD^D^D^ и d\f3 = D\\D\qD$D&. Эти числа могут при-
принимать значения 0,1,. ..,15. Сигнал ESk = 0 в состоянии счет-
счетчика j = 15 соответствующей ИС. Сигнал ES\ = 0 загружает в
счетчик ИС D2 число dM2 при Z-состоянии ее входов-выходов.
При переходе счетчика И С D\ из состояния j = 15 в состо-
состояние j = 0 установятся значения сигналов ОЕ = 0 и ES\ = 1
этой ИС, что приведет к ее отключению (переводу в Z-состояние
входов-выходов) и включению ИС D2 (ее сигнал ОЕ принимает
значение 1). Схема, изображенная на рис. 7.142, имеет коль-
кольцевую структуру, поэтому остальные ИС работают аналогично
ИС Dl. При загрузке чисел йм\ = dM2 = d\f3 = 0 (Д. = 1,
г = 0,1,..., 11) данная схема является 48-канальным коммута-
коммутатором с последовательной выборкой каналов.
Регистры последовательных приближений. При не-
необходимости в качестве кольцевых счетчиков можно исполь-
использовать 12-разрядные регистры последовательных приближений
155ИР17 и 564ИР13 (рис. 7.143), используемые для построения
аналого-цифровых преобразователей [45]: SI (Start) — сигнал
запуска преобразования, DS — вход последовательного ввода
данных, Е (Enable) — сигнал разрешения преобразования, DOS
(Data Output Serial) — выход последовательного вывода дан-
данных, Qcc — выход триггера указания завершения преобразо-
преобразования (СС — Conversion Complete), являющегося самым млад-
младшим разрядом регистра, состоящего из 13 триггеров.
Сигнал_^Я = 1 при значении сигнала ST = 0 устанавливает значе-
значения Qn =_E2 Qr = ljf = 0,1,..., 10) и Qcc = 1- Затем при установке
значений ST = 1 и Е = 0 начинается ввод данных в регистр по вхо-
входу DS в сторону младших разрядов, причем при вводе значения DS
в разряд Qr разряд Qr-i обнуляется (этим самым осуществляется
адресация триггера, в который будет производиться запись значения
DS в следующем такте). Если при ST = 0 значение сигнала ~Ё было
равно 1, то в первом такте после установки значений 5Г = 1 и ? = 0
в триггер Qn записывается^) (значение ?), а не значение DS. По-
После этого значение сигнала Е не влияет на ввод данных DS, который
завершается при установке значения Qcc = 0 (регистр заполнен).
Последовательная установка разрядов Qr-\ в нуль позволяет
47 Пукальский Г. И., Новосельцева Т. Я.
738
Глава 7. Сдвигающие регистры и счетчики
7.11. Делители частоты
739
155ИР17.5Б4ИР13
DS
осе
a
о
l
2
3
4
5
17
3 20
1-
fj-
r
1ВВИР17
>ST
DS
>c
Г
с
RG
QCC
~Q~
Q
1
2
3
4
5
Б
7
В
9
10
И
DOS
"Г
—>
—».
—>
—>
—>
—>
—>
—>
at,
В-
I
l-
Г
1ВВИР17
'ST
DS
?
Кб
QCC
Q
0
1
2
3
4
5
Б
7
В
9
10
11
<
DOS
<2l2
—>
—+
—>
—»¦
—»¦
—>
—>
—>
—>
—>
—>
—>
«2 3
L
i-
1ВВИР17
ST
DS
>c
?
as
QCC
T"
0
1
2
3
4
5
Б
7
В
9
10
И
DOS
_*
_>
_».
—>
—»¦
—>
—>
—>
—>
«ii
12 - GMD, 24 - V
Рис. 7.143
DOS—DOS
Рис. 7.144
использовать регистры последовательных приближений 155ИР17 и
564ИР13 в качестве 13-разрядных кольцевых счетчиков. Для этого
на них следует подать сигналы ST = Qcc, DS = 1 и ~Ё — 0 (рис.
7.144,а). Временные диаграммы, изображенные на рис. 7.144,в, пояс-
поясняют работу этого счетчика (тактовый сигнал не показан; длитель-
длительность значений сигналов Qr = 0 равна периоду тактового сигнала Тн)-
В схеме кольцевого счетчика, представленного на рис. 7.144,а, модуль
пересчета можно изменять от 2 до 13 переключением обратной связи
на выходы <2г (г = 0,1,..., 10). Если сигнал ~ST = Qr, то получится
кольцевой счетчик по mod A2 — г) с выходами Qu,..., Qr+\, Qr-
На рис. 7.144,г показаны временные диаграммы, поясняющие ра-
работу счетчика, изображенного на рис. 1ЛАА,а, при подаче значения
сигнала DS = 0. Триггеры Qio, ¦ ¦¦ ,Qi,Qo и Qcc изменяют состоя-
состояние с 0 на 1 одновременно, а с 1 на 0 последовательно (Qu = 0). Та-
Такой счетчик можно использовать для генерации сигналов с различной
скважностью. Скважность сигналов на выходах Qr равна A1 — r)/13, a
на выходе Qcc — 12/13. Обратную связь в этом случае также можно
переключать на выходы Qr (г = 0, 1,..., 10).
Кольцевые счетчики 155ИР17 и 564ИР13 можно каскадировать
для увеличения их разрядности. На рис. 7.144,6'показана схема коль-
кольцевого счетчика по тоа2Ъ. Если положить ST = Qr при г = 0,1,..., 22,
то получится счетчик по mod B4 — г) с выходами Q23, • ¦ ¦, Qr+i, Qr-
7.11. Делители частоты
Любой счетчик по mod M является делителем частоты
входного (тактового) сигнала с коэффициентом деления М. К
делителям частоты обычно относят ИС, содержащие счетчики,
если выходные сигналы не всех триггеров доступны пользовате-
пользователю. Иногда делители частоты имеют всего один выход, выдаю-
выдающий сигнал переноса счетчика. Делители частоты выполняются
как на синхронных, так и асинхронных импульсных счетчиках.
Если делитель частоты имеет только один выход, то не имеет
значения, счетчик какого типа использован для его построения.
На практике широко используются делители частоты, выпол-
выполненные на основе программируемых счетчиков и называемые
цифровыми таймерами [Digital Timer).
Делители частоты и цифровые таймеры. На рис. 7.145
приведены ИС (DIV — Frequency Dividei делитель частоты):
155ИЕ1 — делитель частоты с коэффициентом деления М =
10 и асинхронным потенциальным сбросом в нулевое состояние
значением сигнала R = R\R2 = 1, описываемый функциями:
dC = dGlG2 =
, P = Q3Q0G1
(тактовые сигналы G\ и G2 логически равноценны — на триг-
триггеры воздействует переход любого из э.тих сигналов с 0 на 1
при условии, что другой сигнал равен 1; выход Р выполнен с
резистивной внутренней нагрузкой, что указано символом "$");
555ПЦ1 — 31-разрядный двоичный цифровой таймер с ко-
коэффициентами деления М = 2N B < N = N4N3N2NiN0 < 31) и
асинхронным потенциальным сбросом значением сигнала R =
0, описываемый функциями:
31
dG2, Q = \J
r=2
dC = dGi V G2 =
где г = е^е^е2е\е0 = 1,2, ...,31 — номер триггера двоичного
асинхронного счетчика (тактовые сигналы G\ и G2 логически
равноценны — на триггеры воздействует переход любого из этих
сигналов с 0 на 1 при условии, что другой сигнал равен при
этом 0; контрольные точки TPj — Test Points — используются
только для входного контроля ИС);
74X5294 — 15-разрядный двоичный цифровой таймер с ко-
коэффициентами деления М = 2N B < N = N3N2N1N0 < 15) и
асинхронным потенциальным сбросом значением сигнала R =
47*
740
Глава 7. Сдвигающие регистры и счетчики
155ИЕ1
D/V10
555ПЦ1
'LS294
3,4,6,10-13 - ИС
7 - ЙН>, 14 - V
'LS56
>c\
>сг
R
D/V5
D/V10
r>
Q.
5
6
4 - 6НЬ, 2 - V
'LS57
>C\
>сг
R
D1V&
D1V\O
>
a
5
6
4 - 6ИЬ, 2 - V
H
п
1
2
3
4
1
С\
сг
г
DIVtN
'292
4
ТР
1
2
з
Q
9,12 - JVC
в - GND, is - V
IS
1
2
3
4
S
6
7
13
14
11
12
D
0
1
2
3
4
5
6
7
>CL
L
>C
>C?V
'LS592
DlVtB
RG
P8<
e - GHD, 16 - V
Рис. 7.145
/V
0
1
2
3
1
Cl
сг
> R
DZV1W
TP
Q
6,9,10,12,13 - HC
e - SM>, 16 - V
16
l
~3
6
7
8
9
10
IS
14
^S
13
'i
D
0
1
2
3
4
5
6
7
УС1
L
>c
R
ИСИ592
DZVt8
SS
P8<
- v
О, описываемый функциями:
V G2 = G*2dG! V G\dG2, Q = \/ QTNZ3N?N?Ng>,
15
dC =
r=2
где т — e-$e-ie\eQ = 1,2,..., 15 — номер триггера двоичного асин-
асинхронного счетчика (отличается от ИС 74X5292 только разряд-
разрядностью счетчика);
74X556 — два асинхронных делителя частоты с коэффици-
коэффициентами деления Mj = 5 и М2 = 10 и асинхронным потенциаль-
потенциальным сбросом в нулевое состояние значением сигнала R = 1;
74X557 — два асинхронных делителя частоты с коэффици-
коэффициентами деления Mi =6и М2 = 10 и асинхронным потенциаль-
потенциальным сбросом в нулевое состояние значением сигнала R — 1;
74X5592, 74ЛСП592 — 8-разрядный синхронный програм-
7.11. Делители частоты
741
мируемый двоичный делитель частоты с входным регистром
памяти (рис. 7.146) и асинхронными потенциальными входами
загрузки данных и сброса значениями сигналов X = 0 и R = О
(вход X имеет приоритет по отношению ко входу R); сигнал пе-
переноса Pg описывается функцией Ре = Пг=о Qr\ управление сиг-
сигналом CEN выполнено по схеме, изображенной на рис. 7.20,в;
коэффициент деления М = 28 - d^ — 1, если введена обрат-
обратная связь X = Ре (штриховая линия на рис. 7.146) и в регистр
памяти загружено двоичное число d\f = Dt .. .D\DQ (при ис-
использовании квазисинхронной загрузки коэффициент деления
М = 28 - dM).
:5
вАвв
:5
:2
'LS56
Рис. 7.146
Рис. 7.147
Структурная схема ИС 74X556 приведена на рис. 7.147 (ана-
(аналогичным образом выполнена и ИС 74X557). Счетчики по mod
5 производят счет в коде 4-2-1, а значит счетчик по mod 10 — в
коде 5-4-2-1. Частота сетевого напряжения равна 50 Гц в Евро-
Европе и 60 Гц — в США, поэтому эти делители частоты могут быть
использованы при построении таймеров для формирования ме-
меток времени с периодом 1 с, 1 мин и 1 час, если их счетный
сигнал формируется из напряжения сети (рис. 7.148).
Делители частоты и таймеры, изготавливаемые по КМОП-
технологии, приведены на рис. 7.149:
561ИЕ16 — асинхронный 14-разрядный двоичный делитель
частоты с асинхронным сбросом в нулевое состояние значением
сигнала R = 1, имеющий коэффициенты деления 2fc+1 при к =
0,3,4,..., 13 (выходы триггеров Q\ и Qi не выведены);
564ИЕ15 — десятичный цифровой таймер с коэффициента-
коэффициентами деления от 3 до 21327;
CD4045B — асинхронный 21-разрядный двоичный делитель
частоты со схемой для подключения времязадающей цепи гене-
генератора (GN — Generator) тактовых сигналов, имеющий один
коэффициент деления 221;
742
Глава 7. Сдвигающие регистры и счетчики
50 Гц-
-с
-г
>
—
'LSS6
СТ5
СТ10
E2
Q
5
1
J
-С
-О
|
>С1
>
LSS7
СТ6
то
E2
С
5
1/60
J
Гц''
-л
|
>
LSS7
СТ6
СТ10
E2 -
С
5
1/3600 Гц
Рис. 7.148
561ИЕ16/НС4020
11
Я
>с
tl4
'402 0
С
0
3
4
5
6
7
8
9
10
И
12
13
в - сад, 1в -
CD4060B
'НС40Б0,'НС4061
R
П
>С
DIV
tl4
GH
a
3
4
5
6
7
8
9
11
12
13
CO
в - GND, 16 - V.
э
4
S
"Т
22_
20
19
18
77
7?
10
8
7
2
1
11
Г?
0
J
2
3
S
0
2
3
С
0
1
2
3
D
0
1
2
3
/KD
>С
К
0
1
2
564ИЕ15
DIVP
'40S9
CD40102B
^S 12 - CM), 24 - V
CD4045B
SP
>с
D/V
t21
GH
G
1
2
С0<
4
S
~
75"
11
7г"
13
IS
1
D/VP
100
Р8
в - GHD, 16 - V
4
S
6
7
10
7Т
12
12.
3
9
2
CD40103B
С
0
1
2
3
4
5
Б
7
"ро
¦ Я.
> S
D1VP
256
Р8<
4,3,6,9-13 - «Г в - GM), 16 - V
4 - Ш>, 3 - У
Рис. 7.149
7.JJ. Делители частоты
743
С1>4060В, 74ЯС4060, 74ЯС4061 — асинхронный 14-разряд-
14-разрядный двоичный делитель частоты со схемой для подключения
времязадающей цепи генератора тактовых сигналов, имеющий
коэффициенты деления 2fc+1 при к — 3,4,..., 9,11,12,13;
CDA0102B — программируемый делитель частоты на осно-
основе синхронного вычитающего счетчика по mod 100 с синхронной
(SL = 0) и асинхронной потенциальной (AL = 0) загрузкой чи-
чисел dlM = D7D6D5D4 и d°M = D^D2DiDQ двух десятичных раз-
разрядов; значением асинхронного потенциального сигнала SR = О
счетчик устанавливается в состояние 99, соответствующее мак-
максимальному коэффициенту деления М = 100 (вход SR имеет
приоритет по отношению ко входу AL); сигнал переполнения
счетчика Р8 = Д)Пг=оФг> счет разрешен при значении Pq = 0;
CD40103B — программируемый делитель частоты на осно-
основе синхронного вычитающего счетчика по mod 256 с синхронной
(SL — 0) и асинхронной потенциальной (AL = 0) загрузкой дво-
двоичных чисел d\f = Dj...D\Do; значением асинхронного потен-
потенциального сигнала 5 = 0 счетчик устанавливается в состояние
255, соответствующее максимальному коэффициенту деления
М = 256 (вход S имеет приоритет по отношению ко входу AL);
сигнал переполнения счетчика Р8 = Ро Пг=о Qt'i счет разрешен
при значении сигнала Ро — 0.
Таймер 564ИЕ15 состоит из пяти вычитающих счетчиков,
модули пересчета которых программируются параллельной за-
загрузкой данных:
А = A3A2/Mo, В = В3В2В1В0, С = 'C3C2CiC0,
D = зАгААь 2io
Числа А, В, С и D могут принимать значения 0,1,..., 15, а
число К — 0,1,..., 7. Модуль пересчета таймера определяется
выражением:
8 • (Л3103 + D ¦ 102 + С ¦ 101 + В ¦ 10°)+ *
+А222 + Ai2x + А02°, К = 1;
10000, К = 2;
4 • [(А321 + А22°) • 103 + D ¦ 102 + С ¦ 101 +
+ Я • Ю°] + А.21 + AQ2°, К = 3;
5 • Dз_103 + D ¦ 102 + С ¦ 101 + В ¦ 10°) + А222 +
+(A2bAi)-21 + (A2bAo)-2P, К = 5;
10 • (D ¦ 102 + С ¦ 101 + В ¦ 10°) + А,К = 6иА = 0...9;
2 • [(Л322 + А221 + Ai2°) ¦ 103 + D ¦ 102+
+С • 101 + Я • 10°] + А02°, К = 7.
М =
744
Глава 7. Сдвигающие регистры и счетчики
При значениях К = 0 и 4 счет запрещен. На загрузку чисел
в счетчики требуется три такта, поэтому можно устанавливать
только модули пересчета М > 3. В табл. 7.14 приведены мини-
минимальные Mmin и максимальные Мтах модули пересчета, а также
модуль пересчета Мо при значениях чисел D=C=B=A=0
для различных значений К.
Таблица 7.14. Модули пересчета
таймера 564ИЕ15
К
0
2
3
0
б
7
3
10000
3
3
3
3
21327
10000
18663
13329
16659
17331
Mo
16000
10000
16000
10000
10000
16000
Сигнал MD {Mode — режим) управляет режимами пери-
периодического и однократного счета. При периодическом счете
(MD = 0) длительность значения выходного сигнала G = 1
равна периоду тактового сигнала, а его частота равна /н/М,
где /я — частота тактового сигнала, М — установленный мо-
модуль пересчета.
На рис. 7.150 показано включение ИС 564ИЕ15 для одно-
однократного запуска с помощью переключателя SW (НЗ — нор-
нормально замкнутый контакт). На -D-триггере $2 собрана схема
исключения "дребезга", которая в нормальном состоянии вы-
выдает значение сигнала Q2 — 0. При этом выходной сигнал триг-
триггера Q\ — 0 устанавливает значение К = 0, при котором, как и
при значении А" = 4, поступает запрет на счет и производится
загрузка чисел D, С, В и А в вычитающие счетчики. При сра-
срабатывании переключателя SW триггеры переходят в состояния
Q? = 1 и Qi = 1, что устанавливает значение числа К = 1, раз-
разрешающее счет (в исходном состоянии выходной сигнал таймера
G = 0). По истечении времени М//# выходной сигнал счетчика
G изменяется с 0 на 1, что приводит к установке в нуль триггера
Q\ и значения числа К = 0, поступление которого на вход счет-
счетчика вызывает изменение сигнала G с 1 на 0. Таким образом,
длительность сигнала Q\ = 1 равна М//#.
Таймер 564ИЕ15 может быть использован в качестве жду-
ждущего мультивибратора с перезапуском. Для этого выход G сле-
следует соединить со входом MD, а на вход Ко подать запуска-
запускающие сигналы при A'i = 0 и Л'г = 0. На рис. 7.151 показаны
7.11. Делители частоты
745
д3-
°~
в3—
0
3
"э~
1 —
F
A
0
1
3
T
0
1
2
3
С
2
3
T
0
1
2
3
MD
IT
1
2
CTV
SS1TNZ
Г
1 —
J—
s
с
>c
—
T
1
j)
1—
F
V\
r-
s
D
>C
R
T
1
]
«о
Рис. 7.150
Рис. 7.151
временные диаграммы, поясняющие работу мультивибратора.
Длительность сигнала Л'о = 0 должна быть не менее периода
тактового сигнала Т#. Если интервал между импульсами А' = 0
меньше длительности генерируемого сигнала G = 0, то муль-
мультивибратор запускается вновь. Для запуска мультивибратора
можно использовать переключение числа К не только с 1 на
0. Важно только, чтобы в момент запуска было подано число
А' = 0 или К = 4, что обеспечивает загрузку в вычитающие
счетчики модуля пересчета М. Максимальная частота такто-
тактового сигнала равна 1,5 МГц при Vod — +5 В и 3,0 МГц при
Vdd = +10 В- Потребляемая мощность Ртах = 20 мВт. Выход-
Выходные токи Iol < 12 мА и 1он < 1,5 мА.
Структурная схема делителя частоты CD4045B изображена
на рис. 7.152,а, а на рис. 7.152,6-— временные диаграммы, по-
поясняющие его работу. Входной ЛЭ НЕ имеет открытые истоки
(Source) Sp р-канала и 5лг n-канала комплементарных тран-
транзисторов, способы подключения которых к источнику питания
показаны на рис. 7.153. При использовании в генераторе квар-
кварцевого резонатора истоки подключаются к источнику питания
•ж-
746
Глава 7. Сдвигающие регистры и счетчики
7.11. Делители частоты
747
1_
1X2 Т
Рис. 7.152
DD
CD404SB
V1
>с
t21
20 т т8г
Рис. 7.153
20 пФ
Рис. 7.154
через резисторы (рис. 7.153,а), что повышает стабильность ча-
частоты при изменении напряжения Vdd {R\ = 18 МОм, величина
R2 подбирается в соответствии с характеристиками кварцевого
резонатора — R2 = 47...750 кОМ). Частота выходных сигна-
сигналов G\ и G2 равна /osc2~21, где fosc — частота генератора.
Выполнение генератора с дополнительным инвертором и вре-
мязадающей iJjC-цепью показано на рис. 7.153,6. На тактовый
вход ИС можно подавать сигнал от внешнего генератора, не ис-
используя времязадающих цепей.
Схема генератора делителя частоты CD4060B с времязада-
ющей ДС-цепью изображена на рис. 7.154,а: частота генератора
fosc я 1/B,2 • R2C) при R2 > 1 кОм, /2i я 10 • Д2, С > 100 пФ и
Vdd = Ю В- При значении сигнала сброса R = 1 генерация вы-
выключается, что уменьшает потребление тока от источника пита-
питания Vdd- Делитель частоты 74ЯС4061 отличается от CD4O6O.0
только отсутствием такой блокировки генерации. Подключение
кварцевого резонатора к делителю частоты CD4060B показано
на рис. 7.154,6 (Ri = 18 МОм и R2 = 47 кОм при fosc = 500
кГц, R2 = 750 кОМ при fosc = 50 кГц). На тактовый вход ИС
можно подавать сигнал от внешнего генератора, не используя
времязадающих цепей.
Рис. 7.155
Каскадирование делителей частоты CD40103.B с програм-
программированием модуля пересчета с помощью синхронной загруз-
загрузки данных показано на рис. 7.155 (СЕ = 0 — счет разре-
разрешен, СЕ =1 — счет запрещен). Так как эти делители ча-
частоты построены на вычитающих двоичных счетчиках, то мо-
модуль пересчета М = d\f + 1, где 24-разрядное двоичное число
d\{ = D23... D\Dq. Аналогичным способом производится и кас-
каскадирование десятичных делителей частоты CD40102.B.
Нормированные умножители частоты. Синхронные де-
делители частоты, имеющие коэффициент деления Mq/M, где
748
Глава 7. Сдвигающие регистры и счетчики
7.11. Делители частоты
749
М = 1,2, ...,Mq — 1 — подаваемое на входы управления дво-
двоичное или десятичное число, Мо — нормировочный двоич-
двоичный или десятичный коэффициент, называются синхронными
нормированными умножителями частоты (Synchronous Rate
Multipliers). На рис. 7.156 приведены ИС:
155ИЕ8 — синхронный двоичный нормированный умножи-
умножитель частоты с коэффициентом Мо = 64 и асинхронным потен-
потенциальным сбросом счетчика значением сигнала R — 1;
74167, МС14527В — синхронные десятичные нормирован-
нормированные умножители частоты с коэффициентом Мо = 10 и асин-
асинхронными потенциальными сбросом и установкой состояния
счетчика j = 9 значениями сигналов R = 1 и 59 = 1 (счет
производится в коде 5-4-2-1);
CDA089B — синхронный двоичный нормированный умно-
умножитель частоты с коэффициентом Мо = 16 и асинхронными по-
потенциальными сбросом и установкой состояния счетчика j = 15
значениями сигналов R = 1 и 5 = 1.
155ИЕ8
RT
0
1
2
3
4
5
¦СС
>sr
>c
>PD
R
CT64
ВМБ
'87
У
2<
P6<
Д-г \—
14
Э
12,
8
11
4
i?
RT
0
1
2
3
cc
>ST
>c
>P0
S9
R
'167
CT10
RM4
У
2<
/MCI 4527B
CD4089B
tf-li
RT
СТЮ
RM4
pi 1
>4p-i2
RT
0
1
2
3
СС
¦$1
iPO
>с
S
R
СТ16
RM4
У
2'
Р
P4J
- ИС
D,is - V
C
D,i6 - V
c
Рис. 7.156
Нормированные m-разрядные двоичные умножители содер-
содержат m-разрядный синхронный двоичный счетчик и реализуют
функции:
m-l m_2-r -I
Z = \/ RTrV>rST, <pr = H ¦^m_1_r П Qj при Д Qj = 1,
r=0 j=0 j=l
_______ m-l
У = CC-Z, Pm = Po П ^r, Vr • V, = 0 при г ^ 5, G.95)
r=0
где m = 6 у ИС 155ИЕ8, m = 4 у ИС <71>4089Б, RTT (Rate) —
двоичные коэффициенты (М = RTm-\. ..RT^RT0 < 2т — дво-
двоичное число), ST (Strobe) — строб, СС (Cascade Connection) —
вход каскадного соединения ИС, Ро — ВХ°Д переноса, Рт — вы-
выход переноса (у ИС CD4O89.0 имеется еще детектор состояния
j = 15, выход которого Р = QzQ2Q\Qo)- Функции возбужде-
возбуждения Т/Л-5-триггеров, используемые для счета, описываются
известными выражениями:
г-1
То=1, ТГ = РО
i=o
Рис. 7.157
На рис. 7.157 изображены временные диаграммы, поясняю-
поясняющие работу двоичного нормированного умножителя CD4089B
при Ро = СС - S = R = 5Т = 0 (У = <р2 V V3O)- Из выражений
G.95) следует, что входы RTr управляют числом импульсов на
выходах Z и У на интервале времени MqTjj (Mq — 16), и от-
отношение частоты fout сигналов на выходах Z и У к частоте
тактового сигнала /я равно М/Мо, где М = RT3RT2RT1RT0
— двоичное число, подаваемое на входы RTT (М = 0,1,..., 15).
Понятно, что частота fout = (M/Mo)-fjj- Все сказанное справед-
справедливо и для двоичного нормированного умножителя 155ИЕ8 при
Ро = R = ЗТ = 0 и С~С = 1 (Мо = 64, М = RTb... RTrRT0 =
750
Глава 7. Сдвигающие регистры и счетчики
7.11. Делители частоты
751
0,1,...,63).
Поскольку выполняется неравенство 1/Мо < M/Mq < (Mo —
1)/Мо, то нормированные умножители могут быть использо-
использованы для дискретного управляемого преобразования частоты
тактового сигнала с высокой разрешающей способностью, что
нельзя сделать с помощью обычных делителей частоты (ми-
(минимальное значение модуля пересчета делителя частоты М =
2 > 1/Л/0). Из этого следует, что нормированные умножите-
умножители могут быть использованы для проектирования синтезаторов
частот. Если выходной сигнал У нормированного умножителя
подать на делитель частоты с коэффициентом деления Mi, то
получится синтезатор частот fout — fHMf(MoMi).
Последовательное включение трех ИС 155ИЕ8 для полу-
получения 12-разрядного нормированного умножителя показано на
рис. 7.158. Преобразование частоты тактового сигнала данной
схемой определяется соотношением: fout = /#М/218, где М —
RTn.. .RTiRT0, a 218 — нормировочный коэффициент. Дей-
Действительно, из рис. 7.158 и соотношений G.95) следует:
17
У2 = Z3Z2 =
Z2,Y =
= Z3 V Z2 V
= V RTT<pT\/
г=12
V \/ RTr<pr П Oi V \/ RTT<fT Ц Qj = у RTT<pT. G.96)
T-6
r=0
r=0
Схема параллельного каскадирования трех ИС 155ИЕ8 для
получения 12-разрядного нормированного умножителя изобра-
изображена на рис. 7.159 (вход каскадирования С С при этом не ис-
используется). Легко убедиться, что и в этом случае выполняют-
выполняются соотношения G.96), а также, что и функция Z = Z3Z2Z1 =
Y при параллельном каскадировании реализуется на трехвхо-
довом ЛЭ И. Можно использовать также и последовательно-
параллельное каскадирование ИС.
Если выходной сигнал У приведенных нормированных умно-
умножителей подать на делитель частоты с коэффициентом деления
Mi, то получится синтезатор частот fout — JhM/(Mi218), где
218 — нормировочный коэффициент, М = 1,2,..., 218 - 1. Недо-
Недостатком данного синтезатора является неравномерность распо-
расположения импульсов У (см. рис. 7.157), что приводит к скачкам
фазы синтезированного сигнала, превышающим 7# (при вре-
временном представлении сдвига фазы). Если коэффициенты RTT
в выражении G.96) формировать двоичным счетчиком, запус-
KT,t —
RT17 -J
1SSHE8
n
1
?
4
5
1 —<j>CC
Ist
Я-i P"
в ¦¦
-4po
H7
CTR4
V
KT .-
y, —
—
ISSUES
KT
0
1
2
3
4
5
'ii
Г
>C
PO
R
CT64
Y
P6
RT0-
Y2\ 1 ~
?2
—
—
ws-
ISSUES
RT
0
1
2
3
4
Ь
г
>C
bPU
R
CT64
У
7,
Pfir
Рис. 7.158
Рис. 7.159
Рис. 7.160
752
Глава 7. Сдвигающие регистры и счетчики
7.11. Делители частоты
753
каемым тактовым сигналом с постоянной частотой, то число
импульсов в единицу времени на выходе У будет увеличивать-
увеличиваться линейно.
Десятичные нормированные умножители частоты 74167 и
МС14527В (Р4 = P0Q3Q2, Р = QzQi) также могут быть исполь-
использованы для проектирования синтезаторов частот, но с нормиро-
нормировочным коэффициентом Л/о = 10: частота выходных сигналов
2иУ равна fout = (М/Мо) • /я, где М = RT3RT2RT1RT0 < 9.
На рис. 7.160 изображены временные диаграммы, поясняющие
их работу при То = R = S9 = ~ST = 0 (СС = 1 для ИС 74167 и
СС = 0 для ИС MCU527B).
к-
—
кг —
-Р
RT
П
1
2
3
СС
ST
ус
¦РО
SB
R
СПО
RM4
у
zi
р
Р4<
к-
КГ —
v, 3
)—
-Р
RT
П
1
2
3
СС
ST
РО
SB
R
СПО
RM4
у
zi
р
н
RT* —
0 —
—
RT —
V, 3
>—
п
RT
П
1
2
3
СС
РО
eg
R
СПО
RM4
у
2{
р
Р4<
Рис. 7.161
Последовательное включение трех ИС МСЫ527В для по-
получения трехразрядного десятичного нормированного умножи-
умножителя показано на рис. 7.161. Преобразование частоты тактово-
тактового сигнала данной схемой определяется соотношением: fout =
/#Л//103, где трехразрядное двоично-десятичное число
М = RTiRT^RT^RT^RT^RT^RT^RTiRT^RT^RTlRTo1
и 103 — нормировочный коэффициент.
Нормированные умножители частоты могут использоваться для
выполнения арифметических операций (сложение, вычитание, воз-
возведение в степень), решения алгебраических и дифференциальных
уравнений, вычисления натуральных логарифмов и тригонометриче-
тригонометрических функций, и др. На рис. 7.162,а изображена структурная схе-
схема умножителя двоичных чисел Л/j и Л/2 (RTm — двоичный т-
разрядный нормированный умножитель частоты, СГ | 2т — ревер-
реверсивный 2т-разрядный счетчик с расщепленным тактовым сигналом
типа 555ИЕ7). Тактовые сигналы Н{(рг) и //(у>г) должны быть сдви-
>С
>С
>С RT2m
>cu
CTT2m
>CD Q
>с
>с
Г
RTm
CTtm
2
Р
п
)
ь
>с
>с
г
RTm
RTm
н
CTT2m
Рис. 7.162
—
—
—
—
—
—
1 —1
ет
о
1
2
3
4
5
i
--Ьс"
-6РО
R
СГ64
RM6
У
Z'
Р6<
Рис. 7.163
48 Пухальский Г И., Новосельцева Т. Я
754
Глава 7. Сдвигающие регистры и счетчики
>C CTtm P
RTm
I
>C RTm .
>C RTm .
T
CTtZm
>cD a
Рис. 7.164
нуты по фазе так, чтобы значения Н(<р\) = I и //(^2) = l не перекры-
перекрывались. В состоянии динамического равновесия частота /ц сигнала
на суммирующем входе Сц счетчика должна быть равна частоте fo
сигнала на вычитающем входе Со (схема представляет собой устрой-
устройство автоматического регулирования, в котором в качестве детектора
ошибки используется реверсивный счетчик). Из рис. 7.1б2,а следует.
что
/i = /яЛ/!/2т, fu = hM2/2m = fHMlM2/22m, fD = /яЛ722т,
поэтому N = MiM2 при fu = fo, где N — двоичное 2т-разрядное
число.
Умножитель двоичных чисел Mi и Мо с меньшей точностью пред-
представлен на рис. 7.162,6:
/i = 1нМ1/2т, fu = hM2/2m = (/ЯЛ/1/2)(Л/2/2т),
/d = (fH/2m)(N/2m),
поэтому N = М\М2 при fu = fD, где N — двоичное т-разрядное
число. Основная часть принципиальной схемы этого умножителя изо-
изображена на рис. 7.163.
По принципу устройств автоматического регулирования могут
быть построены и другие схемы, выполняющие арифметические опе-
7.12. Линейные генераторы
755
рации:
N = MJM2 (рис. 7.164,0),
N - MlM2/M3Mi (рис. 7.164,6),
N = Mi + Мо - М3 (рис. 7.164,е)
(в последнем случае fu = fHMl/2m + fHM2/2m, fD = fHM3/2m +
fHN/2m).
7.12. Линейные генераторы
Синхронный автомат называется линейным, если комбина-
комбинационная схема описывается линейными функциями A.91), а в
качестве элементов памяти используются /^-триггеры (элемен-
(элементы задержки). Методы построения линейных комбинационных
схем при цф2 были рассмотрены в § 6.15.
Линейные автоматы над полем GF(q) находят самое раз-
разнообразное применение в различных областях техники [15, 16].
Здесь не представляется возможным рассмотреть все аспекты
применения линейных автоматов, поэтому рассмотрим только
примеры построения генераторов троичных последовательно-
последовательностей, обладающих идеальной периодической автокорреляцион-
автокорреляционной функцией.
D
2
|
xc
1
D
Y
|
x?
1
D
X
|
xa
r
Рис. 7.165
Как следует из работ [14, 15], многие троичные последова-
последовательности, обладающие указанным свойством, могут быть по-
получены с помощью генератора, общая структурная схема ко-
которого показана на рис. 7.165 (D — элементы задержки, F —
некоторый преобразователь; а, Ь, с — постоянные коэффициен-
коэффициенты). Умножение на коэффициенты а, Ь, с и сложение выполня-
выполняется по некоторому модулю q. Возьмем q = 7, тогда числа на
входах и выходах сумматоров и умножителей можно предста-
представить 3-разрядным двоичным кодом. В соответствии с этим, эле-
элементы задержки D будут представлять собой совокупность трех
3-разрядных сдвигающих регистров (Л' = х^х2х\, Y = узУ2У\ и
Z = z3z2z1).
48*
756
Глава. 7. Сдвигающие регистры и счетчики
7.12. Линейные генераторы
757
Таблица 7.15. Преобразователь
троичной последовательности
X
0
1
2
3
4
5
6
х3
0
0
0
0
1
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
h
0
1
1
0
1
0
0
h
0
0
0
1
0
1
1
Преобразователь F преобразует поступающие на его вход
числа Л' = 0,1,...,6 в сигналы /i и /г, управляющие модуля-
модулятором радиоимпульсов. Если на вход преобразователя F посту-
поступает число Л' = хз%2х\ — 0) то радиоимпульс не формируется
(/i = /2 = 0). При поступлении на вход преобразователя F
чисел Л* = 1, 2 и 4 должен формироваться радиоимпульс с на-
начальной фазой (р = 0 (/i = 1 и /2 = 0), а при Л* = 3, 5 и 6
— радиоимпульс с начальной фазой <р — ж (f\ — 0 и /2 = 1).
На основании сказанного закон функционирования преобразо-
преобразователя F можно описать таблицей истинности (табл. 7.15), за-
задающей функции /i и /2 (/i = 1 соответствует формированию
радиоимпульса с начальной фазой <р = 0, а /2 = 1 — форми-
формированию радиоимпульса с начальной фазой ip = тг; л:.з, х2, Х\
— разряды числа, поступающего на вход преобразователя F).
Составив на основании табл. 7.15 диаграммы Венча (рис. 7.16G)
для функций /i и /2, можно получить:
/l = Х\ & Х2® Х3, h = Х\Х2 V Х\Х3 V Х2Х3.
I
0
ф
1
1
0
0
0
Рис. 7.166
Сравнив данные выражения с соотношениями F.42), легко
заметить, что для реализации этих функций можно использо-
использовать одноразрядный двоичный сумматор (/i — сумма, /2 — пе-
перенос).
Выбор коэффициентов a, b и с производится на основании
теории троичных последовательностей [14, 15]. Так, при а —
Рис. 7.167
16
555ИН5
I
SM
г
i
1
-u
Рис. 7.168
758
Глава 7. Сдвигающие регистры и счетчики
2, 6= 1 и с = 0 схема, показанная на рис. 7.165, генерирует
периодическую троичную последовательность
+0 + + + + + + 0 + + + + + - + - + + + + +-
+0- + -0 + - -0 + - + + -- + +0- + - +00
G.97)
длиною N = 57, периодическая автокорреляционная функция
которой имеет все боковые лепестки, равные нулю (основной
лепесток равен 49).
Принципиальная схема генератора (при a = 2, Ь — 1 и с = 0)
показана на рис. 7.167. Умножение на два достигается цикличе-
циклическим сдвигом разрядов числа А" = х^х2х\, т- е- 2-А* = х2х\х^. На
двух двоичных 4-разрядных сумматорах выполнен сумматор по
модулю 7, производящий вычисление:
(Y + 2 • А'), = {узУ2У1 + х2хххз)ч.
Если при включении питания сдвигающие регистры уста-
установятся в нулевое состояние, то генератор не выйдет из него.
Запись в регистр ненулевого состояния (j = 1) производится по
входу переноса второго двоичного сумматора с помощью пере-
переключателя SW (нз — нормально замкнутый контакт).
На рис. 7.168 изображена схема генератора троичной после-
последовательности G.97) с преобразователем F, выполненная на ре-
реверсивных счетчиках 555ИЕ7, используемых в качестве сдвига-
сдвигающих регистров. Сигнал Р]2 детектора состояния j = 4095 ис-
использован для автоматического выхода генератора из нулевого
состояния. Таким же способом могут быть построены и другие
генераторы троичных последовательностей.
Приложение 1
Перечень отечественных
и зарубежных ИС
Указатели ИС (табл. П1.1 - табл. П1.5) позволяют осуществить
быстрый поиск информации о любой ИС, помещенной в учебном по-
пособии. Краткая информация о функциональном назначении ИС, не-
необходимая для их выбора, приведена в самих таблицах.
Условные обозначения для описания назначения ИС, многократно
встречающихся в таблицах:
A DC (Analog-Digital Converter) — аналого-цифровой преобразова-
преобразователь;
ADD (Adder) — сумматор;
ADD-BCD (Binan-coded Decimal ADD) — двоично-десятичный
сумматор;
ALU(Arithmetic Logic Unit) — арифметическо-логическое устрой-
устройство;
AND, nAND — ЛЭ И, n-входовой ЛЭ И;
В (Binary Code) — двоичный код;
BCD (Binari-coded Decimal Digit) — двоично-десятичный код чи-
числа;
BD (Bus Driver, Data Buffer) — шинный драйвер, буфер данных;
BF (Buffer) — буфер, повторитель; -
BRMPL (Binari Rate Multiplier) — двоичный нормированный умно-
умножитель;
CCNV(Code Converter) — преобразователь кода;
CMP (Digital Comparator) — цифровой компаратор;
CMP-RG — компаратор с регистрами памяти входных операндов;
CONV Н —> L (High-to-Low Level Converter) — преобразователь,
понижающий уровень напряжения логической 1 (преобразователь
КМОП-ТТЛ);
CONV L —> Н (Low-to-High Level Converter) — преобразователь,
повышающий уровень напряжения логической 1 (преобразователь
ТТЛ-КМОП);
760
Приложение 1. Перечень отечественных и зарубежных ПС
761
CONV 9 — X — преобразователь десятичного числа X в дополне-
дополнение до 9;
СОР {Complementary Pair) — комплементарная пара транзисто-
транзисторов;
CRU (look-ahead Carry Unit) — устройство параллельного перено-
переноса;
СТ (Counter, Up-counter) — счетчик (суммирующий);
CT-D (Down-counter) — вычитающий счетчик;
СТт — счетчик по модулю т (т = 2, 3,4,...);
СТт/к — счетчик с переключаемым модулем пересчета (т и к);
CT-U/D (Up-Down-Counter) — реверсивный счетчик;
СТ Т гп — счетчик по модулю 2т;
D, D-L — триггеры типов D и D-L;
DC (Decoder) —дешифратор;
DIV (Divider) — делитель частоты;
DIVP (Programmable Divider) — программируемый делитель ча-
частоты;
DIVP-D (D— Down) — программируемый вычитающий делитель
частоты;
DIVPm, DIVР 1т — программируемые делители частоты с мак-
максимальным коэффициентом деления т и 2т;
DMX (Demultiplexer) — демультиплексор;
DMX-RGAR (RGAR — Address Register) — демультиплексор с ре-
регистром адреса;
DRMPL (Decade Rate Multiplier) — десятичный нормированный
умножитель;
DRV (Driver) — драйвер, усилитель:
EXP (Expander, Expandable) — расширитель, расширяемый;
GN (Generator) — генератор тактовых сигналов;
J-K — триггер типа J-К (в фигурных скобках указывается тип
входной логики информационных входов, например, {3H}J-{3H}A' —
триггер со входами J — J\JoJ3 и Л" = Л^Л'тА'з);
LD (Line Driver) —- линейный драйвер (драйвер с независимым
управлением для каждой линии передачи);
тВ (В — Binary) — m-разрядный двоичный код;
ME, nME (Majority Element) — мажоритарный элемент, п-входовой
МЭ;
MPL (Multiplier) — умножитель;
MUX (Multiplexer) — мультиплексор;
МUX-DMX(Multiplexer-Demultiplexer) — аналоговый мультиплек-
мультиплексор-демультиплексор;
MUXF — функциональный мультиплексор (коммутируются не
только входные данные DI, но и некоторые функции от них);
MUX-SH (SH— Shift) — сдвигающий мультиплексор;
MVBR (Monostable Multivibrator) — ждущий мультивибратор;
NAND, nNAND (NOT AND) — ЛЭ И-НЕ, n-входовой ЛЭ И-НЕ;
NOR, nNOR (NOT OR) — ЛЭ ИЛИ-НЕ, п-входовой ЛЭ ИЛИ-НЕ;
NOT— логический элемент НЕ;
OR, nOR — ЛЭ ИЛИ, п-входовой ЛЭ ИЛИ;
PRCD (Priority Encoder) — приоритетный шифратор;
PRRG (Priority Register) — приоритетный регистр;
PWT(Power Transistor) — мощный транзистор;
RG (Register) — регистр памяти;
RGA (Addresable Register) — регистр с адресуемыми разрядами;
RGBS (Bidirectional Shift Register) — реверсивный сдвигающий ре-
регистр;
RGAR (Address Register) — адресный регистр;
RGD (Register) — регистр хранения входных данных;
RGRB (Read-Back Register) — регистр с обратным чтением (с воз-
возможностью чтения записанной информации);
RGS (Shift Register) — сдвигающий регистр;
RGS-SE (Shift Register/Sign Extension) — сдвигающий регистр с
расширением поля знака;
R-S — триггер типа R-S;
SADD/SUB (Serial Adder/Substractor) — последовательный сумма-
тор-вычитатель;
ST (Schmitt Trigger) — триггер Шмитта;
SW (Switch) — аналоговый ключ;
SWA (Addressable SW) — адресуемые аналоговые ключи;
Т ( Trigger) — триггер;
TN ( Transistor) — транзистор;
TR/RC(Transmitter/Receiver, Bus Transceiver) — шинный приемо-
приемопередатчик;
TR/RC-RG— шинный приемопередатчик с двумя регистрами па-
памяти;
TR/RC-RGS— шинный приемопередатчик со сдвигающим реги-
регистром;
XNOR (Exclusive NOR) — логическая равнозначность;
XOR (Exclusive OR) — ЛЭ исключающее ИЛИ (сумма по модулю
Два);
ZTR/RC (Tridirectional Bus Transceiver) —трехнаправленный шин-
шинный приемопередатчик.
Символ "/" указывает на выполнение ИС нескольких функций
(например, 2NAND/DRV — 2-входовой ЛЭ И-НЕ с мощными выхо-
выходами, TR/RC — Transmitter/Receiver). Различные независимые устрой-
устройства, входящие в ИС, разделены знаком "+" (например, 9AND+NOT
— 9-входовой ЛЭ И-НЕ и ЛЭ НЕ), а зависимые устройства (свя-
(связанные общими сигналами) — символом "\" (например, СТ2\СТЪ —
счетчики по mod 2 и mod 5, имеющие общие сигналы управления).
Число, следующее за двоеточием, указывает разрядность устройства
(например, ADD : 4 — четырехразрядный сумматор, МPL : 2 х 2
— умножитель 2x2 разряда). Количество идентичных независимых
764 Приложение 1. Перечень отечественных и зарубежных ИС
1.1. Отечественные ИС типа. SN54/SN74
765
Таблица Ш.1. Отечественные ИС типа SN54/SN74
ИС
АП
АГЗ
АГ4
АП2
АПЗ
АП4
АП5
АП6
АП9
АП12
АП13
АП14
АП15
АП16
АП17
АП20
АП24
ДП25
АП2В
ВА1
ИВ1
ИВ2
ИВЗ
ИД1
идз
ИД4
ИД5
ИДБ
ИД7
ИД10
ИД14
ИД19
ИД22
ИЕ1
ИЕ2
SN54
SN74
121
123
221
-
240
•241
244
245
640
540
541
465
466
643
Б51
646
Б52
Б20
623
226
14В
348
147
141
154
155
156
42
13В
145
139
159
537
-
90
Функциональное
назначение
WBR
CiNVBR;R:>x2
CiUVBR;R:>x2
TR/RC:4;D/,D0,DB,0C
CBD:4;OE,DO,TS)x2
<BD:4;OE+BD:4;0Z>;D0,TS
CBD:4;0f,D0,rS)x2
TR/RC:8;D/I,DB,rS
TR/RC: 8; Т. Ш, DA, 55, TS
BD:B;OE,DO,TS
BD:B;OE,D0,TS
BD:4;OE,DO,TS
BD:B;OE,Od,TS
TR/RC :В;Т,ОЁ, DA, DBJS
TR/RC-R6:B;H,DA,DB,TS
TR/RC-R6:B;H,T,OE,DB,TS
TR/RC-R6:B;H,DA,DB,TS
TR/RC:8;0ЁА,OEB,DA,DB,TS
TR/RC:B;OEA,OEB,DA,DB,TS
TR/RC-RG:<l;Z, DA, DBJS
PRCD 8x3
PRCD 8x3;TS
PRCD 10x4
DC 4xl0;F,0C,60 В,7мА
DMX 1->1B;F
DMX 1-»4:2;F
D/HX 1->4:2;F,OC
DC 4x10;?
DMX 1->8;F
DC 4x10;F,OC,15B,B0mA
CDiMX l-»-4;F)x2
DMX l-»-16;F,OC
DC 4xlO;?,TS
D/V10;S,H,R
CCT2:H4CT5;H/q);R,S
"?"?'
Ш
Номер
рисунка
5.117
5.117
5.117
5.101
5.63
5.63
5.63
5.99
5.99
5.64
5.64
5.64
5.64
5.99
5.106
5.106
5.10Б
5.98
5.9В
5.105
6.58
6.5В
6.58
6.2
Б. 7
¦6.7
6.7
6.2
Б.7
6.2
6.7
Б.7
6.8
7.145
7.37
Продолжение табл. П1.1
ИС
ИЕ4
ИЕ5
ИЕ6
ИЕ7
ИЕВ
ИЕ9
ИЕ10
ИЕН
ИЕ12
ИЕ13
ИЕ14
ИЕ15
ИЕ16
ИЕ17
ИЕ18
ИЕ19
ИЕ20
ИЕ23
ИК1
ИК2
ИМ1
ИМ2
ИМЗ
ИМ5
ИМ6
ИМ7
ИПЗ
ИП4
ИПБ
ИП7
ИПВ
ИП9
ИР1
ИР8
ИР9
SN54
SN74
92
93
192
193
97
160
161
162
190
191
196
197
168
169
163
393
390
4520
An25S05
381
80
82
ВЗ
183
2ВЗ
385
181
182
242
243
261
ЗВ4
95
164
165
Функциональное
назначение
CCT2;W\CT6;H/O;R
CCT2;H\CT8;H/O;R
СТЮЧМ) ;HU,HD,L,R
CT\6-U/D;W,HD,L,R
BRMPL:6;H,R
CT10;L,H,R
CT16;L,H,R
CT10;L,R,H
CT\0-U/D;H,L
CTIS-U/D;H,L
CTW-U/b;L,H
CT\6-U/D;L,H
C[CT2;H\CT5;H/J];R)x2
ССТ16;Н,Юх2
MPL:4x2/ADD
AVJ-Л
АЬЬ:\
ADD: 2
ADD: 4
ADD-CRU-.4
SADD'SUB:4
AU1-.1
CRU-.1
TR/RC:4;DA,DB,TS
TR/RC:4;DA,DB,TS
MPL: 8x1
R6S:i;L,HL,HS,Pl/P0
R6S:e-,H,R,SUPO
RGS:B;6,,H,L,Q,P1/SO
ЛППП1ЛПППППП1Л0)ЮЮ
- 1Л1Л1Л1Л1Л1Л1Л1Л1Л1Л1Л1Л1Л1Л
a. a. ? a. a.
Y X * * X
++ ++
— ++
— ++
— -+
++ ++
++ ++
++ —
++ —
++ —
++ —
++ —
++ —
++ —
++ —
++ —
— — +_
— ++ ++
+- ++ —
+- ++ —
— ++ —
— -+ ++
«
-+
—
+-
+-
Номер
рисунка
7.43
7.34
7.115
7.115
7.156
7.6В
7.46
7.68
7.ВЗ
7.74
7.37
7.34
7.83
7.74
7.46
7.34
7.37
7.46
6.136
6.114
Б. 98
6.9В
Б. 98
6.98
Б. 98
6.111
6.113
Б.116
5.98
5.9В
6.13Б
Б.144
7.11
7.3
7.11
766
Приложение 1. Перечень отечественных и зарубежных ИС
1.1. Отечественные ИС типа SN54/SN74
767
Продолжение табл. П1.1
ИС
ИР10
ИР11
ИР12
ИР13
ИР15
ИР16
ИР17
ИР1В
ИР19
ИР20
ИР21
ИР22
ИР23
ИР24
ИР25
ИР27
ИР2В
ИР29
ИРЗО
ИР31
ИРЗЗ
ИР34
ИР35
ИР37
ИРЗВ
ИР40
ИР41
ИР42
ИР46
ИР47
ИР51
КП1
КЛ2
КП5
КЛ7
КПП
SN54
SN74
166
194
195
198
173
295
Ал2504
An25S07
An25S08
An25S09
An25S10
373
374
299
395
377
322
323
259
-
573
873
273
574
874
533
534
350
HC4015
HC4006
HC4035
150
153
152
151
257
Функциональное
назначение
RGS:B;6,L,H,R,P1/SO
RGBS:4;H,R,P1/PO
RGS:4;L,H,R,P1/PO
RGBS:B;H,R,P1/PO
D-2L/R:4;L,H,R,D0,rS
RGS.4;L,n,Pl/PO,TS
RGS:\2,H,Q
D-L:6;L,H,Q
D-L:4;L,H,5
mix 2-»l4RS:4;W,Q
miX-SH:4;DO,TS
D-L:B;L,DO,TS
D:B;H,DO,TS
RGBS:B;H,R,DB,TS
RGS:4;L,H,R,PlsPO,TS
D-L:B;L,H,Q
RGS-SZ-.B-DBJS
RGBS:B;R,H,dB,TS
RGA:B;R,m,Q
RGS:24;H,S1/PO
D-L:B;L,DO,TS
CD-L-R:4;L,fi,D0>TS)x2
D/R:B;H,R,Q
D:B;H,DO,TS
CD/R:4;H,fi,D0,rS)x2
D-L:B;L,DO,TS
D:B;H,Q,DO,TS
m/X-SH:4;DO,TS
ип/^f* a 7*7 n\ ^
(RGS:4;H, RjxZ
(RGS:4ч5ч4ч5);Н, SI/SO
RGS:4;JS,7s,L,H,R,Q
mix 16-»1;SO
mix 4-» 1:2; DO
mix 8-»l;DO
mix 8-»l;D0
mix 2^.1:4;D0,TS
n\nnnn\nnnnnnn\nmtDtD
" t" t" 111" ?
у у у у у у
— ++ ++ — -+ +- — +-
-+ — ++ — — —*¦ — ++
— ++ ++ ++ -+ ++ ++ ++
;-- ++ ++ ++ ++ - +
++ ++ ++ ++
++ ++ +- -+
++ ++ ++ ++
— — — — — 4-4- —+ ++ +~ ++
-+ ++ ++ ++ -+ ++ ++ ++
Номер
рисунка
7.11
7.27
7.11
7.27
5.91
7 11
/.11
7.143
5.89
5.89
5.90
6.38,6
5.77
5.91
7.29
7.11
5.89
7.17
7.29
6.13
7.3
5.77
5.78
5.88
5.91
5.91
5.77
5.91
6.38,6
7 Я
/. 3
7.3
7.14
6.24
6.24
6.23
6.24
6.25
Продолжение табл. П1.1
'?,
ИС
КЛ12
КП13
КП14
КП15
КП16
КП17
КП18
КП19
КП20
ЛА1
ЛА2
ЛАЗ
ЛА4
ЛА6
ЛА7
ЛА8
ЛА9
ЛАЮ
ЛАП
ЛА12
ЛА13
ЛА15
ЛА16
ЛАП
ЛА18
ЛА19
ЛА20
ЛА21
ЛА22
ЛА23
ЛА24
ЛД1
лдз
ЛЕ1
ЛЕ2
ЛЕЗ
SN54
SN74
253
298
258
251
157
353
158
352
399
20
30
00
10
40
22
01
03
12
26
37
38
-
140
-
#75452
134
804
1000
1020
1003
1010
60
-
02
23
25
Функциональное
назначение
mix 4->l:2;D0,rS
mix 2-»l4RS:4;H,Q
mix 2-»l:4;DO,rS
mix 8-»l;D0,TS
mix 2-» 1:4; DO
mix 4->l:2;DO,TS
mix 2-»l:4;DO
НЮХ 4-»l:2;DO
mix 2-»l4RS:4;H,Q
&VAYD
C3AWD;0Ox3
BНйНЬ;ОС,15 B)x4
C2A>/W2VDRVOx4
<2*4WV?lKV;0Ox4
<2AMM»x4
C4A»AVD/DRV)x2
C4WWD/DRV;TOx2
C2#/WD;OC,30B,300mA3x2
\2NAHH;TS
C2A»/lVIW>RV;OOx4
:xp-4/wd
rxP-8AVD
l-40R-#/WD
nuinnnnnnnnnnuioiBoi
«*«*1Л1Л1Л1Л1Л1Л1Л1Л1Л1Л1Л1Л1Л
a. a. a. a.
XXX X
++ — ++ — — +.
++-+++-- ~ -и
++ +^
— ++ ++ — — +4
++ ++ -+
++ -- ++ —
-+ ++ ++ 4—
+-
++
-+
-+
-+
_+
Номер
рисунка
6.25
6.31
6.25
6.25
6.24
6.25
6.24
6.24
5.90
5.9
5.9
5.9
5.9
5.9
5.44
5.44
5.44
5.44
5.44
5.9
5.44
5.9
5.9
5.59,a
5.50
5.59,6
5.9
5.9
5.9
5.44
5.9
5.13
.13
5.10
.10
.10
Mil*.
1
768
Приложение 1. Перечень отечественных и зарубежных ИС
1.1. Отечественные ИС типа SN54/SN74
769
Продолжение табл. П1.1
Окончание табл. П1.1
V\\j
ЛЕ4
ЛЕ5
ЛЕ6
ЛЕ7
ЛЕВ
ЛЕ9
ЛЕЮ
ЛЕИ
ПМ1
)V\\
лиг
ЛИЗ
ЛИ4
ЛИ5
ЛИ6
ЛИ7
лив
лиэ
лию
ЛЛ1
ЛЛ2
ллз
ЛЛ4
mi
тг
тз
ЛН5
ЛН6
ЛН7
Ж8
лню
лпз
лпз
ЛП4
ЛП5
ЛП7
ЛПВ
SN54
SN74
27
28
128
260
В05
4002
1002
33
ПЙ
09
11
15
SA75451
21
В08
1008
34
1011
32
SA»754b3
832
1032
04
05
06
16
366
368
1004
1005
-
-
17
86
SA75450
125
Функциональное
назначение
СЗКЮхЗ
<.2H0RstBV>x4
C2N0R/DRV>x4
C5*0R)x2
C2#0R^DRV)x6
C2#0R/DRV)x6
C2A(OR/DRV)x'l
C2#OR/DRV;OOx4
KdMrfUJXH
С2ДМ>;0С>х4
C3AW»x3
C3AW);0C>x3
<L2AND;0C,30 B, 300 мА>х2
C4AW»x2
C2AWW)RVOx6
CBF>x6
C3/MVD?\Ox3
С20Юх4
C2OJ?;OC,30B,300mA)x2
C20K/DKIOx6
C20R/DRV>x4
ОЮТУхБ
СЛОТ; ООхб
(№T;OC,30 B,4G мА)х6
<.NOT;OC, 15 BD0mA>x6
BH:8;DO,TS
CBD:4;5f+BD:2;O?>;M,TS
ОЮТуШ;ООхВ
СЗАЮхЗ
MUXF 2-И:3/СЗ*ОхЗ
<HPV;OC,15 В,40мД)х6
СХ0Юх4
СаШВ+PWT; 30 В, 300 мА>х2
aD;O?,DO,TS>x4
minmmminmmmmmminoitoto
--1Я1Я1Я1Я1Я1Я1Я1Я1Я1Я1Я1Я1Я1Я
о. p. a. a. a. a.
-+ — ++ — — -+ +- +-
+
+
+
+
+- — ++ — — -+ — —
— ++ ++ — ++ -+ ++ +-
+
— — ++ — — _+ ++ —
+
++ ++ ++ — ++ -+ ++ +-
+
+
++ ++ ++ — ++ ++ ++ +.
+
++ +
+
+ +
+
++ ++ ++ — ++ ++ ++ +-
++ — ++ -- — -+ ++ -+
Номер
рисунка
5.10
5.10
5.10
5.10
5.10
5.29
5.10
5.44
5.11
5.44
5.11
5.44
5.50
5.11
5.11
5.11
5.11
5.11
5.11
5.50
5.11
5.11
5.10
5.44
5.44
5.44
5.62
5.62
5.10
5.44
5.11
6.30
5.44
5.11
5.51,0
5.62
ИС
ЛП9
ЛП10
ЛП11
ЛП12
ЛП13
ЛП16
ЛП17
ЛР1
ЛРЗ
ЛР4
ЛР4
ЛР9
ЛР10
ЛРИ
ЛР11
ЛР13
ПЦ1
cm
ТВ1
ТВЗ
ТВ6
ТВ9
твю
твп
ТВ15
ТЛ1
ТЛ2
тлз
ТМ2
ТМ5
ТМ7
TW8
TW9
ТР2
ХЛ1
ХЛ1
SN54
SN74
07
365
367
136
7266
1034
1035
50
53
55
55
64
65
51
51
54
292
85
72
76
107
112
113
114
109
13
14
132
74
77
75
175
174
279
-
-
Функциональное
назначение
CDRV;OC,30B,40mA>x6
SD:6;D0,TS
BD:4+BD:2;D0,rs
CBF;OOx6
2-2-3-4<WD-/WR; ОС
2-2<WD-WR+3-3AVD-#0R
2-2-3-3AVD-WR
DWPT31
CHP:4;A=B,A<B,A>B
3J-3K/R-S;H,R,S,Q
<J-K/R-S;H,R,S,Q)x2
C^-K/R;H,fi,5)x2
U-K/R-S;H,R,S,Q>xZ
J-K/R-S:Z;H,R,S,Q
U-K/R-S; K, H, R, S, Q)x2
<.ST-Nffr>x6
CD-L:2;L,Q>x2
CD-L:2;L,5>x2
D/R:4;H,R,5
D/R:6;H,S,Q
CR-S+R-2S;S,S,Q>x2
3nU8C-RG:2;WR,RD,TS
— — -+ ++ -+
Номер
рисунка
5.44
5.62
5.62
5.44
5.29
5.11
5.44
5.13
5.13
5.13
5.13
5.13
5.44
5.13
5.13
5.13
7.145
6.81
5.86
5.86
5.86
5.86
5.86
5.86
5.86
5.38
5.38
5.38
5.85
5.76
5.76
5.88
5.88
5.74
5.116
5.116
t 49 Пух&льскнй Г. И., Новосельцева Т. Я.
770
Приложение 1. Перечень отечественных и зарубежных ИС
1.2. Отечественные ИС типа CD4000/MC14000
771
Окончание табл. П1.2
Таблица П]
ИС
АГ1
ИД1
ИД6
ИД7
ИЕ1
ИЕ2
ИЕ8
ИЕ9
ИЕ10
ИЕН
ИЕН
ИЕ15
ИЕ16
ИЕ19
ИЕ20
ИЕ21
ИК1
ИМ1
ИП2
ИПЗ
ИП4
ИП5
ИР1
ИР2
ИРЗ
ИР4
ИР6
ИР9
ИРЮ
ИР13
ИР14
ИР15
КП1
КП2
КПЗ
КП4
КП5
КТ1
CD4000
WC1400
4098
4028
14555
14556
4024
-
4017
4022
14520
14516
4029
4059
4020
4018
14040
14161
-
4008
14585
14581
14582
14554
4006
4015
-
4031
4034
4035
4006
54С905
14076
14194
4052
4051
14512
14519
-
4016
.2. Отечественные ИС типа CD4000/MС14000
Функциональное
назначение
MVBRx2
DC 4xlO,F
CDMX l-»4;F>x2
CDMX 1-»4;?>х2
CT64;HA,R
CT32/20;HA,R
CT10;H,R\DC 5BxlO
CT8;H,R\DC 48x8
CCT16;H,R>x2
CTi6-V/D;H,L,R
CTi6/\0-V/D;H,L
D/VP21327;H
D/Vfl4;H/9,R,Q0,Q3-<213
CT-R6S:S;H,L,R,Q
C7t\2;HA,R
CT16;E,H,S
MUXF 3—>1/СЗ|МЕ)хЗ
АЪЪ:1
СМР-Л;Д-В,Д<В,А>В
AUl-Л
CRU-Л
MPL:2x2
CRGS:4\RGS:S\R6S:4sRGS:S);H,SI/SO
CRSS:4;R,R)x2
RSS:4;L,HL,HS,P//P0
R6S:64;H,SI/SO
RGS:B;L,H,L,DA,DB,TS
RGS:4;JS,](S,L,H,R,Cl
CR6S:4sRSS:5sRSS:4nRSS:5>;H,SI/SO
RGS:\2;H,Q
D-2L/R:4;L,H,R,DO,TS
R6BS:4;H,R,Pl/P0
MUX-hMX 4-»1/'1-»4:2;l'.-_
ШХ-DMX B-+l/\->B;VEE
mix Q-*\;t,az,w,rs
ШХГ 4-»1/ЧХ#(Юх4
CMUX-DMX 2-*l/\-*2~>x3
SW:4
ID - » ID -
v Ю Ю Ю ID
- - + + +
+ + + + -
- - - - +
- - - - +
+ + - - -
+ - - - .
+ + - - -
- + + + -
- + + + +
- + + + -
- + + + -
- + + + -
. + - - -
- + + + -
. . - - +
- - _ _ +
- + + + -
+ + + + -
- + + + -
- - + + -
- - + + -
- + + + -
- - + + -
+ + + + -
+ - . - .
+ - . . .
- + + + -
- + + + -
+ - - - .
- - + + -
- - - - +
- - _ . +
- + + + +
- + + + +
- - - - +
- - - - +
- - - - +
+ - . . _
Номер
рисунка
5.121
6.2
6.7
6.7
7.36
7.37
7.127
7.127
7.46
7.74
7.83
7.149
7.149
7.127
7.36
7.46
6.30
6.98
6.81
6.113
6.116
6.130
7.3
7.3
7.14
7.3
. 7.14
7.14
7.3
7.143
5.91
7.27
6.56
6.56
6.25
6.30
6.56
6.54
¦ ¦&'
ИС
ктз
НА
ЛА/
ЛА8
Л А О
ЛАУ
ЛАЮ
ЛЕ5
ЛЕЮ
ЛИ1
ЛИ2
ЛН1
ЛН2
ЛНЗ
ЛН4
ЛГИ
ЛП2
ЛП4
ЛП11
ЛГИ 2
ЛП13
ЛП14
ЛС1
ЛС2
ПР1
ПУ1
ПУ2
ПУЗ
ПУ4
ПУ5
ПУ6
ПУ7
ПУ8
ТТ31
ТЫ
ТЛ1
ТМ1
ТМ2
ТМЗ
ТР2
УМ1
CD4000
МС14000
4066
ЛЛ1 1
4U11
4012
4023
40107
4001
4002
4025
4081
14502
4049
14503
4069
4007
4030
4000
-
-
-
4070
-
4019
4094
-
4009
4010
4050
-
401ОЭА
-
4027
4033
4003
4013
4042
4043
4054
Функциональное
назначение
SW:4
с"
СЗЖЮхЗ
ЗАНЪ+НОТ
C2/WD>x4
C«JT/DRV)x6;E,af
CHOT/DRV/C0MV H-+Dx6
CBD:4+BD:2>;DO,TS
CHE>x6
CC0p->x2+NOI
CX0R>x4
C3H0R->x2+HOT
C<№R->x2+HOT
С<ШАНЮх2+Н07
C3A(T)x4
CX0R)x4
cmix 2-»i)x3
miXT 4-+1/C2OR5X4
RGS;H,Sl/SOsRS;L,K>,rS-<T;H,S0l)
CCONV H-+L/HOT^xS
CCONV H-+L/Mrnx6
CCONV H-»L)x6
CCONV H->L/DRV>x6
CCONV L-+H;S5>x4
CCONV L»H;D0,TS>x5;Vcc
CCONV L-tH/ШЮхБ
CCONV 1.->Юх6
c^D-^-mCfX2
CD/R;B,R,Q->x2
CD/R-S;H,R,S,Q->x2
D-L:4;nSl2,5
R-S:4;D0,rS
DRV-LCb: i-.V^c
ю ** * ю *.
S ID ID M ID
v Ю Ю Ю Ю
- + + + +
- - + + +
:::::
- - - - +
- + + + -
- + + + -
- + - - -
. _ _. +
+ - - - -
+ + + + -
+ - - - -
+ - - - -
+ - - - -
- + + + -
- - - - +
+. +. .
- + + + -
- - + + +
+ - - - -
+ - - - -
+ - - - -
- + + + +
+ -. _ -
- - + + -
- + + + -
- + + + -
- + + + +
+ - - - -
+ + + + -
- + + + -
- + + + -
- - + - -
Номер
рисунка
6.54
5.29
5.29 "
С ->Q
Э* ?э
5.56,6
5.29
С pQ
Э. ?з
5.29
5.30
5.29
5.62
5.69
5.62
5.29
5.30
5.29
5.30
5.30
5.30
5.29
5.29
6.23
6.30
7.8
5.71
5.71
5.71
5.69
5.72
5.73
5.72
5.72
5.86
5.38
5.85
5.85
5.76
5.74
6.55,a
772
Приложение 1. Перечень отечественных и зарубежных ИС
1.3. Отечественные ИС различных типов
773
Таблица Ш.З. Отечественные ИС различных серий
Окончание табл. Ш.З
ИС
553*13
553*16
553*113
559ИП14
553*115
559СК1
559СК2
571ХЛ4
571ХЛ5
58ОВД86
58ОВА87
580ИР82
580ИР83
589АП16
589АП26
589ИК03
589ИР12
590ИР1
59QKH1
590КН2
590КНЗ
590КН4
590КН5
590КН6
590КН7
59QKH9
590КН10
59ОКН12
59ОКН13
591КН1
591КН2
591КНЗ
1006ЕИ1
П02ДЛ4
1102АП5
1102АП6
1102АП7
Зарубежный
аналог
DS8641
(МС344СМ
DP8307
DP8308
DCO21C
DC102/I
DM8136
SA74Z-S368/I
SH7ALS3S7A
/8286
/8287
/8282
/8283
/3216
/3226
/3003
/3212
Л1/-6-8572
F3705
Н/3-1800Л-5
Н/3-0509-5
HI 3-5043-5
HI 3-0201-5
Н/3-0508-5
Н/3-5046Л-5
И/3-200-5
-
-
-
«/-6-8752
HZ0507
HZ0506
#?555
SA75454
SA75430
S/Y75431
SA75432
Техно-
Технология
ТТЛШ
ТТЛШ
ТТЛШ
ТТЛШ
ТТЛШ
ТТЛШ
ТТЛШ
TTJMil
ттлмш
ТТЛШ
ТТЛШ
ТТЛШ
ТТЛШ
ТТЛШ
ТТЛШ
ТТЛШ
ТТЛШ
кмоп
кмол
кмоп
кмоп
кмоп
кмоп
кмоп
кмоп
кмоп
кмоп
кмоп
кмоп
кмоп
кмоп
кмоп
>иполяр.
ТТЛ
ТТЛ
ТТЛ
ТТЛ
Функциональное
назначение
TR/RC:i;Dl,dO,DS-OC
TR/RC: 3+1; D/, DO, Ш-СС
TR/RC:B;DA,WjS
TR/RC:B;DA,DB,TS
TR/RC:B;DA,DB,TS
CMP:8;A=B,OC
CMP:e;A=B\D-L;L,,OC
CSD:4+SD:2>;OO,TS
CSD:4+SD:2>;DO,TS
TBW!C:8;D/1,DB,TS
TRsRC: B;DA, W.TS
D-L: 8; L, DO,TS
D-L:8;L,D0,TS
TR/RC:4;Dl,D0,DB,TS
TR/RC: 4;D/, W.DBJS
CRU-.B
CD-L-R:8\r>;5,L,D0,rS
RSS: 1O\CT11
шх-DMX b^-1/i^-b
CSW:Ox4
ШХ-Ш 4-И/1->-4:2
CSW/q:2)x2
CSW:l)x4
ШМ-ПМХ В^-1/1-^В
(SWA: 2): 2
CSW:l)x2
CSW:l)x4
CSW:Ox4
CSW:Ox4
ШХ-ШХ 16-»-l^l-»-16;H,L
ШХ-ПМХ 8-И/1-+8:2
шх-вмх 16-+1/1-+16
Timer
(.2MOR;OC, 30 B, 300 MA>x2
C2#/WD+PWT; 15 B, 300 mA>: 2
С2ЛУС;0С,15 В,300 мА>х2
<2HOND;OC, 15 В, 300 мД)х2
Номер
рисунка
5.101
5.101
5.98
5.98 •
5.103
6.68
6.68
5.62
5.62
5.99
5.99
5.77
5.77
5.97
5.97
6.116
5.83
7.136
6.57
6.57
6.57
6.57
6.57
6.57
6.57
6.57
¦ 6.57
6.57
6.57
7.138,а
6.57
6.57
5.124
5.50
5.51
5.50
5.50
ни
1102АП8
1102АП9
1102АП10
1102АП11
1102АП12
1102АП13
1102АП14
1107ПВ1
1107ПВ2
1802ВР4
1804ВА1
1804ВР1
1804ВРЗ
1804ВТ2
1804ВТЗ
1804ИР1
1804ИР2
1804ИРЗ
1В34ВАВ6
1В34ВАВ7
Зарубежный
аналог
SH7SA33
S#75434
S#75460
S#75461
S#75462
S#75463
S#75464
TDC1014J
TDC1007J
MPYi2
/bi2905
/bJ902
An2913
Дп2965
Дп2966
Дп2918
Дп2920
Дп2950
-
-
Техно-
Технология
ТТЛ
ТТЛ
ТТЛ
ТТЛ
ТТЛ
ТТЛ
ТТЛ
Бипо-
Биполярная
ТТЛШ
ТТЛШ
ТТЛШ
ТТЛШ
МТТЛШ
мттлш
ТТЛШ
ТТЛШ
ТТЛШ
кмоп
кмоп
Функциональное
назначение
C20R;0C,15B,300mA>x2
<2M0R;ОС,15 В,300 мА>х2
C3WWD+PWr;40 В,300 мА>:2
C2/WD;0C, 40 В, 300 мА>х2
C3WWD;OC,40B,300 мА>х2
C20R;OC,40B,300mA>x2
C2N0R;0C,40 В, 300 мД)х2
ЛИГ: 6
ЛИГ: 8
iMPL:12xl2;DO,TS
TS/RC-RC:4;D/-«,5S-I,DO-TS ,Ш-ОС
СИ/: 4
PRCD 8x3;TS
CSD:4;O?,00,TS>x2
CBD:4;O?,DO,TS>x2
D:4;H,Q,D0-TS
D-L/R:8;L,H,S,DO,TS
TR/RC-RG:B+i;H,DA,DB,TS
TR/RC:B;dA,UB,TS
TR/RC:B;DA,DB,TS
Номер
рисунка
5.50
5.50
5.51
5.50
5.50
5.50
5.50
6.153
6.153
6.140
5.105
6.116
6.58
5.63
5.63
5.91
5.91
5.106
5.99
5.99
774
Приложение 1. Перечень отечественных и зарубежных ИС
1.4. Зарубежные ИС серий SN54/SN74
775
Таблица П1.4. Зарубежные ИС серий SN54/SN74
SNM
SN74
00
01
02
03
04
05
06
07
08
09
10
11
12
13
14
15
16
17
1В
19
20
21
22
23
24
25
26
27
28
30
31
32
33
34
35
36
37
Аналог
ЛАЗ
ЛА8
ЛЕ1
ЛА9
ЛН1
ЛН2
ЛНЗ
ЛП9
ЛИ1
ЛИ2
ЛА4
ЛИЗ
ЛАЮ
ТЛ1
ТЛ2
ЛИ4
ЛН5
ЛП4
-
-
ЛА1
ЛИВ
ЛА7
ЛЕ2
-
ЛЕЗ
ЛАП
ЛЕ4
ЛЕ5
ЛА2
-
ЛЛ1
ЛЕИ
ЛИ9
-
-
ЛА12
Функциональное назначение
C2NAND~>x4
C2*/WD;OOx4
С2А<0Юх4
<2NANb;OOx4
САОТЭхб
САОТ;ООх6
СЛОТ;ОС,30 В,40 мАЭхб
Ш;ОС, 30 В, 40 мДЭхб
С2ЛУЮх4
C2(WD;0Ox4
СЗЯДМОхЗ
СЗ/МОхЗ
C3*VWD;0Ox3
C4/WD-ST-AOT:>x2
<ST-H0T>x6
(.3/WD;OOx3
СЛОТ;ОС,15 В,40 мДЭхб
CBF;OC,15 В,40 мДЭхб
C4AVD-ST-*OT>x2
CST-AOT>x6
С4/М*Юх2
С4/ШОх2
C4/MM);OOx2
1 -4OR-#/WD^?XP+l -40R-A7WD
C2/WD-ST-yyOT")x4
a-AOR-и/шЮхг
BNAND;OC,15 B>x4
СЭ/ЮЮхЗ
C2WR/-DRV5X4
CDelay ElenentslxB
сгоюх*
C2WBW)RV;OOx4
CBF)x6
CBF;0Ox6
C2AWR>x4
C2#/WD/-DRV)x4
m
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14'
14
14
14
14
H
14
14
16
14
14
14
14
14
14
16
14
14
14
14
14
14
Номер
рисунка
5.9
5.44,5.56
5.10
5.44,5.56
5.10
5.44,5.56
5.44
5.44
5.11
5.44,5.56
5.9
5.11
5.44
5.38
5.38
5.44
5.44
5.44
5.3В
5.3В
5.9
5.11
5.44
5.10
5.38
5.10
5.44'
5.10
5.10
5.9
5.16
5.11
5.44
5.11
5.45
5.31
5.9
Продолжение табл. П1.4
SN54
SN74
38
39
40
41
42
45
50
51
51
52
53
54
55
56
57
58
60
61
62
63
64
65
68
69
70
71
72
73
74
75
76
77
78
80
82
83
85
Аналог
ЛА13
-
ЛА6
-
ИД6
-
ЛР1
ЛР11
ЛР11
-
ЛРЗ
ЛР13
ЛР4
-
-
-
ЛД1
-
-
-
ЛР9
ЛР10
-
-
-
-
ТВ1
-
ТМ2
ТМ7
твз
ТМ5
-
ИМ1
ИМ2
ИМЗ
Oil
Функциональное назначение
C2A»/WD/DRV;OOx4
C2A»/WD/DRV;OOx4
C4*4MW)RV:>x2
DC 4xlO;F,OC,55 В
DC 4x10;F
DC 4xlO;F,OC
г-2АНЪ-Ш/1ХР+г-2АНЪ-Ш
<2-2АНЬ-ЮЮх2
2-2/WD-H0R+3-3AND-NOR
2-2-2-3AVD-OR/-EXP
2-2-2-3AND-H0lUZXP
2-2-3-3AND-H0R
4-WD-H0R/tXP; 4-4/WD-WR
CD/V5;HnD/V10;H>;R
CD/V6;HnD/V10;H>;R
3-3AND-OR+Z-2/WD-OR
EXP-4/WDss'23, '50/53
CEXP-3^WIi>x34n'H52
rxP-3-3-2-2/WD-OR44'50, '53, 'H55
(.Current-Sensing Interface Gate^xB
г-г-з-wb-NOR
2-2-3-4/WD-A0R; ОС
ССТ2;НчСГ5;Ю;5+СТ10;Н,5
CCT2;HsCT8;H);R+CT16;H,R
<3AHD>J-<3Altti>KsR-S;J,K,H,R,S,Q
<2-ZAMb-OR>J-<2-2ANb-ORyKyS;H,'5,a
<3AND>J-<3AHD>K/R-S;H,R,S, Q
a-K/R;H,R,Q->x2 C134TB145
CD/-R-S;H,R,S,u)x2
CD-L:2;L,Q>x2
CJ-K/-R-S;H,R,S,a>x2
CD-L:2;L,Q)x2
CJ-K/R-S;S,Q)x2;H,R
ADD: 1
>3DD:2
ADD: 4
CI*P:A;A-S,A<S,A>S С134О1П
m
14
14
14
16
16
16
14
14
14
14
14
14
14
8
8
14
14
14
14
14
H
14
16
16
14
14
.14
14
14
16
16
14
14
14
14
16
16
Номер
рисунка
5.44
5.45
5.9
6.2
6.2
6.2
5.13
5.13
5.13
5.13
5.13
5.13
5.13
7.145
7.145
5.32
5.13
5.13
5.13
5.16
5.13
5.44
7.37
7.34
5.87
5.87
5.86
5.87
5.85
5.76
5.86
5.76
5.87
6.98
6.98
6.98
6.81
776
Приложение 1. Перечень отечественных и зарубежных ИС
1.4. Зарубежные ИС серий SN54/SN74
777
Продолжение табл. П1.4
Продолжение табл. П1.4
SN54
SN74
86
87
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
10Б
107
10В
109
ПО
111
112
113
114
115
116
118
119
121
122
123
125
126
12В
Аналог
ЛП5
-
ИЕ2
-
ИЕ4
ИЕ5
-
ИР1
-
ИЕ8
-
-
-
-
-
-
-
-
ТВБ
-
ТВ15
-
ТВ9
ТВ10
ТВ11
-
-
-
-
АГ1
-
АГЗ
ЛП8
-
ЛЕ6
Функциональное назначение
CXOR>x4
CBF/AOTVO/i:^
CCT2;W\CT5;H/O;R,S
RGS-.e-.fl.Sl/SO
CCT2;W\CT6;H/!O;R
CCTZ;H^TB;HA>;R
RGS:4;H,R,S&E,PI/SO
RGS:4;L,HL,HS,Pl/P0
R6S:5;H,R,S&E,Sl/S0
BRMPL:6;H,R
CMUX 2-»lsRS;H>:4 С134ИР5>
RGS:1;J,K,L,HL,HS,Pl/PO
CD-L:4;L,Q>x2
<Z-ZAND-OR>J-<Z-ZAND-OR>K/S ;H,S,Q
<3AND>J-<3AND>KsR-S;H,R,S,Q
CJ-K/R;H,R,Q)xZ
<3AND>J-<3AND>K-T/R-S;H,S,S,Q
<3AND>J-<3AND>K-T/R-$;J,K T H,R,S Q
CJ-K/R-SiH.fi.S.Q^xZ
U-K/R;H,R,<X>xZ
<.J-K/R-S;S,Q>xZ;H,R
U-K/R-S; K, H, S, S, Q)x2
<3/WDX/-<3/WD>K/'R-S; H, R, S, Q
U-K/R-S;H,R,S,5>xZ
CJ-KsR-S;H,R,S,fcxZ
CJ-«/S;H,S,Q)x2
J-K/R-S:Z;H,R,S,Q
<.J-K/R;H,R,Q>xZ
CD-L-R:4;L,R,Q)x2
R-S-.S-.R.S.Q
<20R>R-<20R>S :6;R~i,R2,Si,S2,Q
WBR
WBR;R
CiUVBR;R":>x2
LDx4;5E,TS
LDx4;OE,TS
C2#OR/DRV)x4
m
14
14
14
14
14
14
16
14
16
16
16
16
24
14
14
14
14
14
1Б
14
14
16
14
16
16
14
14
14
24
16
24
14
14
16
14
14
14
Номер
рисунка
5.11
5.16
7.37
7.3
7.43
7.34
7.15
7.11
7.15
7.156
5.90
7.15
5.76
5.87
5.86
5.87
5.87
5.B7
5.86
5.B6
5.B7
5.B6
5. ВБ
5.87
5.ВБ
5.B6
5.B6
5.87
5.76
5.74
5.74
5.117
5.117
5.117
5.62
5.62
5.10
ь
SN54
SW74
130
131
132
133
134
135
136
137
138
139
140
141
145
147
148
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
171
173
Аналог
_
-
тлз
-
ЛА19
-
ЛП12
-
ИД7
ИДИ
ЛА16
ИД1
идю
ивз
ИВ1
КЛ1
КЛ7
КП5
КЛ2
ИДЗ
ИД4
ИД5
КП16
КП18
ИД19
ИЕ9
ИЕ10
ИЕН
ИЕ18
ИР8
ИР9
ИР10
-
ИЕ16
ИЕ17
-
ИР15
Функциональное назначение
CiMV5R;R>x2
DMX-R6A l-»8;H,f,F
C2fWD-ST-#0T>x4
13JV/WD
\2HAM>;TS
WOR/XNOR-.Z-.PlxZ
CXOR;OOx4
DMX-RGA 1-»8;I,?,F
DMX 1-+8;?
С1ШХ l-»4;f>x2
C4*/WD/DRV>x2
DC 4x10;F,0C,60B,7mA
DC 4xlO;F,OC,15 B, 80 мД
PRCD 10x4
PRCO 8x3
miX 16-*1;DO
mix B-*1;DO
¦МУХ 8-»1;50
mix 4->l:2;D0
D*« 1^-16;F
Ш 1->4:2;F
DMX 1-»4:2;F,OC
mix 2^-1: 4; DO
mix 2-»l:4;DO
DMX 1-^16;F,OC
CT10;L,H,S
CT16;L,H,R
CT10;L,R,H
CT16;L,R,H
R6S:8;H,R,S7/'PO
RGS:B;G, ,Н,1,3,PI/SO
RGS:B;6,L,H,R,PlsSO
DRMPL;H,R
CTi0-VyD;L,H
CTiB-U''D;L,H
D/R:4;H,R,Q
D-LsR:4;L,H,R,DO,TS
m
16
16
14
16
16
16'
14
16
16
16
14
16
16
16
16
24
16
14
1Б
24
1Б
16
16
16
24
16
,16
16
16
14
16
16
16
16
16
16
16
Номер
рисунка
5.117
6.9
5.38
5.16
5.59,6
5.16
5.44
6.9
6.7
6.7
5.9
6.2
6.2
6.58
6.58
6.24
6.24
E.23
Б.24
Б. 7
Б. 7
6.7
Б. 24
6.24
Б. 7
7.68
7.46
7.68
7.46
7.3
7.11
7.11
7.156
7.ВЗ
7.74
5.88
5.91
i
778
Приложение 1. Перечень отечественных и зарубежных ИС
1.4. Зарубежные ИС серий SN54/SN74
779
Продолжение табл. П1.4
SN54
SN74
174
175
176
177
178
179
181
182
183
190
191
192
193
194
195
196
197
19В
199
221
226
230
231
237
23В
239
240
¦ 241
242
243
244
245
250
251
253
256
257
Аналог
ТМ9
ТМ8
-
-
-
-
кпз
кП4
ИМ5
ИЕ12
ИЕ13
ИЕ6
ИЕ7
ИР11
ИР12
ИЕН
ИЕ15
ИР13
-
АГ4
ВА1
-
-
-
-
-
АПЗ
АП4
кП6
кП7
АП5
АП6
-
КЛ15
КП12
-
КПП
Функциональное назначение
D/R:S;H,R,Q
D/R:4;H,S,Q
ССТ2;Н\СТ5;Ю;Г,К
ССТ2;Н\СТ8;Ю;Г,5
RGS:1;L,H,PUP0
ReS:4;L,H,R,Pl/P0
ALU-.Ч
СИ/: 4
CADD:1)x2
CT10-i//'D;H,L
CT\S-V/b;H,Z
CT10-i/W);H<7,HD,L,R
CT\S-UsD;HU,HD,L,R
RGBS:4;H,R,Pl/P0
RGS:4;L,H,R,PlsP0
CCTZ;HsCTS;HA>;Z,R
<CTZ;HsCTB;HA->;l,R
RGBS:B;H,R,P1/PO
RGS:B;JS,i(S,L,H,R,PlsPO
CWSR;R>x2
TR/RC-RG:4;L,OtA,OtB,dA,DB,TS
CSD:4;Of,55+SD:4;OE,DO);rS
CSD: 4;Of+SD: 4;OE);55,TS
Ш-RGA 1-»B;L,E,F
OMX 1-»B;E,F
CDMX l-»4;f,F>x2
CSD:4;Of,55,rS)x2
CSD: 4;OE+SD: 4;0E); DO.TS
TRsRC:4;0EA,OE~B,DA,M,TS
TR/W:1;0ZA,dZB,bA,bB,TS
CBD:4;OE~,DO,TS>xZ
TR/RC:B;T,dE,DA,DB,TS
MUX 16-+1;DO,TS
MUX 8-*l;S5,TS
ШУ 4-+l:2;DO,rS
(.RSA:<n:Z;R,WR,Q
MUK 2^-l:4;DO,TS
m
16
16
14
14
14
16
24
16
14
16
16
16
16
16
16
14
14
24
24
16
16
20
20
16
16
16
20
20
14
14
20
20
24
16
16
16
16
Номер
рисунка
5.88
5.88
7.37
7.34
7.15
7.15
6.113
6.116
6.98
7.83
7.74
7.115
7.115
7.27
7.11
7.37
7.34
7.27
7.15
5.117
5.105
5.63
5.63
6.9
6.7
6.7
5.63
5.63
5.98
5.98
5.63
5.99
6.25
6.25
6.25
6.13
6.25
Продолжение табл. П1.4
ж
SN54
SN74
258
259
260
261
264
265
266
269
273
276
278
279
282
283
284
285
290
292
293
294
295
29В
299
320
321
322
323
348
350
351
352
353
354
355
356
357
363
Аналог
КП14
ИРЗО
ЛЕ7
ИП8
-
-
-
-
ИР35
-
-
ТР2
-
ИМ6
-
-
-
ПЦ1
-
-
ИР16
КП13
ИР24
-
-
ИР28
ИР29
ИВ2
ИР42
-
КП19
КП17
-
-
-
-
-
Функциональное назначение
(МУХ 2-*l:4;DO,TS
R6A:B;R,m,Q
С5ЖЮх2
/MPL:4x2sRG:4;L
CRU-CT:4
C2AHD/2NAm»x2+CBF/H<mx2
СХШОх4;0С
CTZS6-V/D;L,H
DsR:B;H,R,Q
J-KsR-S:'i;J,'i<,H,R,S,Q
4-Btt Priority Register
CR-S+R-<20R>S;R,S,Q)x2
CR(/:4 for ТкшЫе Precision AIM
ADD-CRU:4
iMPL:4x4;?,F,0Css'285
iMPL:4x4;?,F,0Css'284
<.CTZ;H-~CTS;HA->;R,S
DIVP-.31
<.CTZ;HsCTB;HA);R
D1VP-A5
RGS:4;L,H,Pl/PO,TS
CMUX г-+\\№;Н,Ю:4
RGBS:B;H,R,DB,TS
Crystal-Controlled Oscillator
Crystal-Controlled Oscillator
R6S-St:B;DB,TS
R6BS:B;R,H,DB,TS
PSCD 8x3; TS
iMi/X-SH:4;DO,rS
MUX B-*\:2;DO,TS
MUX 4-»l:2;M
MUX 4-»l: 2; DO, TS
RG;LsMUX-RGA B-*\;L,Ot,DO,TS
RG;Z\WX-RGA B-*\;L,Ot,DO,OC
RG;HsMJX-RGA В-*1;L,0E,W,TS
RG;H^mjX-RGA 8-»l;L,5?,DO,OC
D-L:B;L.DO.rS for WS Interface
m
16
16
14
16
16
16
14
24
20
20
14
16
20
16
16
16
14
16
14
16
14
16
20
16
16
20
?0
16
16
20
16
16
20
20
20
20
20
Номер
рисунка
6.25
6.13
5.10
6.136
7.91,a
5.16
5.45,5.56
7.74
5.88
5.87
6.66,a
5.74
6.116
6.98
6.130
6.130
7.37
7.145
7.34
7.145
7.11
6.31
7.29
5.135
5.135
7.17
7.29
6.5B
6.38,6
6.25
6.24
6.25
6.34
6.34
6.34
6.34
5.77
780
Приложение 1. Перечень отечественных и зарубежных ИС
1.4. Зарубежные ИС серий SN54/SN74
781
Продолжение табл. П1.4
Продолжение табл. П1.4
SN54
SW74
364
365
366
367
368
373
374
375
376
377
378
379
381
382
384
385
386
390
393
395
398
399
412
422
423
425
426
432
440
441
442
443
444
445
446
448
449
Аналог
-
лги о
ЛН6
ЛП11
ЛН7
ИР22
ИР23
-
_
ИР27
ИР18
ИР19
ИК2
-
кП9
ИМ7
-
ИЕ20
ИЕ19
ИР25
-
КП20
-
-
-
-
-
-•
-
-
-
-
-
-
-
-
-
Функциональное назначение
D:B;H,DO,TS for MOS Interface
BD:6;OE,DO,TS
BD:B;Ol,DO,TS
CBD:4;OE+BD:2;0?>;DO,rS С571ХЛ55
CBD:4;5?+BD:2;O?>;OO,rS С571ХЛ45
D-L:B;L,DO,TS
D:B;H,DO,TS
CD-L:2;L,3>x2
J-KsR:4;J,X,H,R,Q
D-L:B;L,H,Q
D-L:6;I,H,Q
D-L:4;L,H,Q
ALU-.4
ALU:4;CVR
Ш.:8х1чч'385
CSADDsSUB~>x4;H,Rw'3B4
CX0R>x4
CtCT2;ttsCT5;H/qj;R)x2
ССТ16;НЯ,Юх2
R6S:4;L,H,R,P1/PO,TS
CWX 2-+l4RS;H,Q):4
CWX 2-+l4RS;H,Q):4
CD-L-R:8\n;R,E,DO,rS С589ИР12)
WBR;R,Q
CWBR;R,Q)x2
<.LD;OE,DO,TS->x4
<LD;0E,DO,TS)x4
<.D-L-R:B\T>;H,Z,Dd,TS
JTR/RC:4;DA,DB,DC,OC
JTR/RC:4;DA,DB,DC,OC
JTR/RC:4;DA,DB,DC,TS
JTR/RC:4;DA,DB,DC,TS
JTIURC:A;DA,DB,DCJS
DC 4xlO;F,OC,7 В
CTR/'RC;r,IM,DB,rS:>: 4;0Ё2,5ЁВ
jriUSC:i;DA,DB,DC,OC
CTR/RC-J,DA,DB,TS>: 4;Шд,0ЕВ
m
20
16
16
16
16
20
20
16
16
20
16
16
20
20
16
20
14
16
14
16
20
16
24
14
16
14
14
24
20
20
20
20
20
16
16
20
16
Номер
рисунка
5.91
5.62
5.62
5.62
5.62
5.77
5.91
5.76
5.87
5.89
5.89
5.89
6.114
6.114
6.144
6.111
5.16
7.37
7.34
7.11
6.31
5.90
5.83
5.117
5.117
5>62
5.62
5.83
5.112
5.112
5.112
5.112
5.112
6.2
5.98
5.112
5.98
m
SN54
SW74
465
466
467
468
490
518
519
520
521
522
526
527
528
531
532
533
534
535
536
537
538
539
540
541
543
544
545
550
551
560
561
563
564
568
56p
573
Аналог
АП14
АЛ 15
-
-
-
-
-
-
-
-
-
-
-
-
-
ИР40
ИР41
-
-
ИД22
-
-
АП12
АП13
-
-
-
-
-
_
_
-
-
-
_
ИРЗЗ
Функциональное назначение
BD:8;O?,DO,rS
BD:B;OE,Dd,TS
СВС:4;5?,2Ю,Г5>х2
CBD:4;O?,OO,rS>x2
CCriO;rM,R,S:>x2
cm>:B;a=B,Do,oc его кг>о
СШ>:В;Д=В,ИО,0С
СШ>:В;Д=В,Ю С20 кОм>
СШ>:В;Д=В,Вд
СМР:В;Д-В,00,ОС С20 кОм>
Fuse Programmable 16 Bit Comparator
Fuse Progr.B Bit Comp./\Z Bit Comparator
Fuse Programmable 12 Bit Comparator
b-l:B;l,bOJS C'373]
D:8;H,DO,rS C'574]
D-L:B;L,DO,TS
D:B;H,Q,Dd,TS
D-L:B;L,DO,TS Сй533>
D:B;H,Dd,TS ['564]
DC 4xlO;TS
DAW l-+8;P,?,rS
CM« l-+4;P,f,rS>x2
BD:B;OE~,Od,TS
BD:B;OE,DO,TS
TR/RC-RG:B;H,DA,DB,TS
TR/BC-RG:8;H,DA, DB,TS
TR/RC:B;T,OZ,DA,DB,TS
TR/RC-R6:8+1 ;H, DA, DBJS
TR/RC-R6:B+i;H,DA,DB,TS
CTi0;L,R,H,L,R,DO,TS
CT\6;L,R,H,L,R,DO,TS
D-L:B;L,DO,TS
D:B;H,DO,TS
Cn0-V/D;L,R,H,R,DO,TS
CTiS-VsD;L,R,H,R,DO,TS
D-L: 8; L, DO, TS
m
20
20
20
20
16
20
20
20
20
20
20
20
16
20
20
20
20
20
20
20
20
20
20
20
24
24
»20
28
28
20
20
20
20
20
20
20
Номер
рисунка
5.64
5.64
5.63
5.63
7.37
6.70
6.70
6.70
6.70
6.70
6.74
6.74
6.74
5.77
5.91
5.77
5.91
5.77
5.91
6.8
6.8
6.8
5.64
5.64
5.106
5.106
5.99
5.106
5.106
7.68
7.46
5.77
5.91
7.83
7.79
5.77
782
Приложение 1. Перечень отечественных и зарубежных ИС
11.4. Зарубежные ИС серий SN54/SN74
783
Продолжение табл. П1.4
Продолжение табл. П1.4
SN54
S/V74
574
575
576
577
579
580
583
588
589
590
591
592
593
594
595
596
597
598
599
604
605
606
607
614
615
620
621
622
623
638
639
640
641
642
643
644
645
Аналог
ИР37
-
-
-
-
-
-
-
_
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
ДП25
_
-
АП26
-
-
ДП9
-
-
АП16
-
-
Функциональное назначение
D:B;H,DO,TS
D:B;H,R,DO,TS
D:B;H,OO,TS
D:B;H,R,W,TS
CTZS6-U/D-.DB ,TS
D-L:B;L,DO,TS
ADD-BCD:1
TRsRC:B;T,OE,DA,DB,TS
CRG-B-H\RGS-B-H L OE)-PUSO TS
CTZS6;H,R\XG:B;H,OE,DO,TS
CTZS6;H,R\Be:B;H,I,D0,0C
RG:B;ThDlVP:B;H,L,R
CRG:B;fr~CT2S6;H,L,R);DB,TS
(RGS:8;H,RsRG:8;H,R);Sl/PO
CRGS:B;H,R\BS:B;H,dE>;Sl/PO,TS
CRGS:B;H,RsRG:B;H,I);SlsPO,OC
CRG:B;H\RGS:B;H,L,R);Pl/SO
(RG:B;H\RGS:8;H,L,R>;Or,t>B,PlsPO
(RGS:B;H,R\RG:B;H,Ry;SlsPO,OC
(MUX 2^-l\RG;H,DO,TS):8 (high speed)
(MUX 2->-l\RG;H,D0,0C:>:B (high speed)
(MUX 2-*-l4RG;H,D0,TS>:B
(MUX Z^-\\RG;H,DO,OC):B
TRsRC-RG:B;H,lA,EB,DA,D3,0C
TRsRC-RG:B;H,lA,EB,DA,DB,OC
TRyRC:B;dEA,OEB,DA,DSJS
TR/RC:B;lA,EB,DA,DB,OC
TRsRC:B;Ia,EB,DA,D8,0C
TRyRC:B;OE3,OEB,DA,DB,TS
TRsRC: В;Т,Ш, DA-ОС, DS-TS
TRsRC:B;T,OE,DA-OC,DB-TS
TR/RC-.B-J ,OE,DA,DB,TS
TR/RC:B;T,1,DA,DB,ОС
TRyRC:B;T,I,DA,DS,OC
TR/RC:B;T,OE,DA,DB ,TS
TRyRC:B;T,I,DA,DB,OC
TRsRC:8;T,OE,DA,DB,TS
m
20
24
20
24
20
20
16
20
16
16
16
16
20
16
16
16
16
20
16
2B
28
28
2B
24
24
20
20
20
20
20
20
20
20
20
20
20
20
Номер
рисунка
5.91
5.91
5.91
5.91
7.79
5.77
6.109
5.99
7.19
7.64
7.64
7.145
7.64
7.8
7.8
7.8
7.19
7.19
7.8
6.36
6.36
6.36
6.36
5.110
5.110
5.9В
5.102
5.102
5.98
5.103
5.103
5.99
5.103
5.103
5.9S
5.103
5.99
SN54
S/V74
646
647
648
649
651
652
653
654
666
667
668
669
671
672
6-73
S74
675
676
677
678
679
680
682
683
684
685
686
687
688
689
690
691
692
693
696
697
698
Аналог
АП20
-
-
-
ДП17
АП24
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Функциональное назначение
TR/RC-RG:В;Н,Т.ОЁ,DA,DB,TS
TRsRC-RG:B;H,T,I,DA,DB,OC
TRyRC-RG:B;H,T,oS,DA,DS,TS
TRsRC-RG:B;H,T,'E,DA,DB,OC
TR/RC-RG:B;H,OU,0EB,M,DB,TS
TRsRC-RG:B;H,OEA,0EB,M,DB,TS
TRsRC-RG: В;Н,ЁЯ, OEB, M-OC, DS-tS
TRsRC-RG:B;H,lA,0EB,M-OC,DB-TS
RGRB:B;L,R,S,DO,TS
RGRB:B;L,R,S,OOJS
CT\0-VsD;L,H C='168\?0N lz>
CTl6-VsD;L,H C='169s?ow ip
CRGBS;H,R\SG;H>: 4;PUP0,TS
CRGBS: 4;R,ihB6;H>: i-Pl/POJS
RGS:\b;H,BS/SO-TS;SUPO
RGS:16;H, BS/SO-TS;Pl/SO
RGS:l6;H,DS,SO;SlsPO
RGS:\6;H,DS,Q\5;PlsSO
Address Comparator:16;?,F
Address Comparator:16\D-L;L,Q
Address Comparator:12;?,F
Address Comparator:\2\D-L;L,a
СМР:В;Ш,Ш С20 кОм)
СШ>:В;Ш1,Ш,0С С20 кОм)
CMP:B;J^3,aTb
CMP: 8; A^B,J>B, ОС
СМР:В;1,7?в,Жв
СМР:В;Ё,Д^В,А>В,ОС
СМР:В;1,Ш
СМР:В;1,Ш,0С С20 кОм)
CnO;L,H,R\RS:4;H,R\WX 2-M:4;DO,TS
CT16;L,H,R\RG:4;H,R\WX 2-*-l:4;DO,TS
СПО-Ж-JS
Cn6;L,R,ihB6:<l;H,R\mX 2-H:4;DO,TS
CnO-UsD;L,H,R\S6:4;ihWX 2-+l:4;DO,TS
CT16-(//D;E,H,R\SS:4;S4AK/X 2-Й:4;DO,TS
ma-UsD\RG;TS
m
24
24
24
24
24
24
24
24
24
24
16
16
20
20
24
24
24
24
24
24
20
20
20
20
20
20
> 24
4
20
20
20
20
20
20
20
20
20
Номер
рисунка
5.106
5.110
5.106
5.110
5.106
5.106
5.110
5.110
5.80
5.80
7.83
7.74
7.32
7.32
7.8
7.15
7.8
7.15
6.77
6.77
6.77
6.77
6.92
6.92
6.92
6.92
6.92
6.92
6.70
6.70
7.68
7.64
7.68
7.64
7.83
7.79
7.83
784 Приложение 1. Перечень отечественных и зарубежных ЙС
Продолжение табл. П1.4
SN54
S/V74
699
746
747
756
757
758
759
760
762
763
800
801
802
804
805
80В
810
811
В12
819
821
822
823
824
825
826
827
828
832
841
842
843
844
845
846
850
851
Аналог
-
-
-
-
-
-
_
-
-
-
-
-
-
ЛА20
ЛЕ8
ЛИ7
-
-
-
-
-
-
-
-
-
-
-
-
ллз
-
-
-
-
-
-
-
-
Функциональное назначение
CTl6-UsD;L,R,lKR6:<l;ihmJX 2->l:4;DO,TS
BD:B;Ol,DO,TS <='S40/20 кОм)
BD:8;OE.DO.TS <='541/20 кОм)
<BD:4;CE,D0,OOx2 C='24O)
<BD:4;CE+BD:4;0E>;DO,OC C='24O
TR/RC:4;OEA,OEB,M,D8,OC Си'242)
TRsSC:4;OEA,OEB,DA,DB,OC C~'243)
<BD:4;0?,DO,OOx2 C='244>
<BD:4;CE,?mBD:4;0?,DO);OC C='230>
CBD:4;O?+BD:4;0E);0O,0C <='231>
CKWD/4#/WIVDSV)x3
<2V/WIVDRV)x6
C4OR/4#OR/DSV)x3
C2M«IVDRV)x6
саиииийохб
<2/WD^DRV)x6
<X«H»x4
CX№R;OOx4
Fuse Programmable 12 Bit Comp.\DC 2x4
8 Bit biagnostics/Pipeline Register
D:1O;DJ,H,D0,TS
D:1O;D7,H,D0,TS
D/R:3;D1,H,R,DO,TS
DsR:9;DT,H,R,DO,TS
D/R:B;D1,H,R,DO,TS
DsR:B;Dl,H,R,DO,TS
BD:lO;Ol,DO,TS
BD:lO;Ol,DO,TS
<20RW)RV)x6
D-L:lO;Dl,L,OE,DO,TS C='2984O
D-L:W;Dl,L,oE,DO,TS <='29842)
D-L-R-S:9;Dl ,L,R,S ,OE,DO,TS <='29843>
D-L-R-S:S;D1,L,R,S,OE,DO,TS C='29844)
D-L-R-S:B;Dl,L,R,S,OE,DO,TS C='29845)
D-L-R-S:B;Dl,L,R,S,dE,DO,TS C='29846)
mjX-RGA 16->1;B,DO,TS
MJX-RGA 16-И ¦X.'SOJS
m
20
20
20
20
20
14
14
20
20
20
20
20
20
20
20
20
14
14
24
24
24
24
24
24
24
24
24
24
20
24
24
24
24
24
24
28
28
Номер
рисунка
7.79
5.64
5.64
5.53
5.53
5.102
5.102
5.53
5.53
5.53
5.16
5.45
5.16
5.9
5.10
5.11
5.16
5.45
6.74
7.21
5.91
5.91
5.92
5.92
5.92
5.92
5.64
5.64
5.11
5.79
5.79
5.79
5.79
5.79
5.79
6.36
6.36
1.4. Зарубежные ИС серий SN54/SN74
785
Продолжение табл. П1.4
SN54
S/V74
852
856
857
861
862
863
864
866
867
869
873
874
876
877
878
879
880
881
882
885
905
962
963
964
990
991
992
993
994
995
996
1000
1002
1003
1004
1005
1008
Аналог
-
-
_
_
-
-
-
-
ИР34
ИР38
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
ЛА21
ЛЕЮ
ЛА23
ЛН8
ЛН10
ЛИ8
Функциональное назначение
TR/RC-RGS: 8; Н, М, DB,TS
TRsRC-R6S:B;H,OE~A,OEB,M,DB,TS
mjXF 2-H:6;D0,TS
TRsRC:lO;dU,dET>,DA,DB,TS C~'2986O
TRsRC:10;ОЁА,OES,DA,DB,TS <='29862>
TRyRC:9;dlA,OEB,M,DB,TS C='29863>
TRsRC:9;OeA,OE5,M,W,TS <='29864)
CMP-RG:B;A=B,ОС,А>В,А<В
C72S6-UsD;H,Asynchr. Reset
C72S6-UsD;H,Synckr. Reset
CD-L-R:4;L,R,DO,TS)x2
dVR:4;H,R,D0,TS)x2
<D/S:4;H,S,OO,TS>x2
TRsRC-RGS:B;H,M,DB,TS
CD/R:4;R,H,DO,TS)x2
CD/R:4;R,H,OO,TS)x2
CD-L-S:4;L,S,OO,TS)x2
AIU-Л
CRU-.Q
CMP-RG:B;A>B,A<B
RGS:12;R,Q С564ИР13)
Baal Rank 8 Bit Shift Register;TS
Dual Rank 8 Bit Shift Register;TS
Dual Rank В Bit Shift Register;TS
RGRB:B;L,Q
R6RB:B;L,a
RSRB:9;L,R",DO,rS .
RGRB:9;L,R,DO,TS
RGRB:IO;L,Q
R6RB:IO;L,Q
RGRB:B;H,R,DOsOO,TS
<2M«D/DRV)x4
<2V0RW)RVOx4
C2V/WZH)RV,0Ox4
<#07VDRVOx6
C#OT/DRV;OOx6
C2/WD/DRV)x4
m
24
24
24
24
24
24
24
28
24
24
24
24
24
24
24
24
24
24
24
24
24
18
20
20
20
20
24
24
24
24
24
14
14
14
14
14
14
Номер
рисунка
5.111
5.111
6.30
5.98
5.98
5.98
5.98
6.93
7.74
7.74
5.78
5.91
5.91
5.111
5.91
5.91
5.78
6.113
6.116
6.93
7.143
7.23
7.23
7.23
5.80
5.80
5.80
5.80
5.80
5.80
5.92
5.9
5.10
5.44
5.10
5.44
5.11
50 Пухалъский Г. И., Новосельцева Т. Я.
786
Приложение 1. Перечень отечественных и зарубежных ИС
1.4. Зарубежные ИС серий SN54/SN74
787
Продолжение табл. П1.4
Продолжение табл. П1.4
S/V54
S/V74
1010
1011
1020
1032
1034
1035
1036
1181
1240
1241
1242
1243
1244
1245
1620
1621
1622
1623
163В
1639
1640
1641
1642
1643
1644
1645
1804
1805
1808
1821
1823
1832
2240
2241
2242
2244
2540
Анало
ЛА24
ЛИЮ
ЛА22
ЛЛ4
ЛП16
ЛП17
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Функциональное назначение
<3*ДИИШ)хЗ
<3/WD/DRV)x3
<«Ш0/'0ПОх2
<20R/DRV)x4
<BF)x6
<BF;0C)x6
<2MHMS»Ox4
AW: 4
<BD:4;0?,D0,TS)x2 <='240/Ш>*)
<BD:4;CE+BD:4;OE);DO,TS <='241Л/Ц>)
TR/RC:4;0EA,dEB,DA,DBJS <='242/l/LP)
TR/RC:4;OEd,OEB,Dd,DB,rS
<BD:4;CE,DO,TS)x2 C=/244/ULP)
TR/BC:B;T,OE,DA,DB,TS
TR/RC:B;Ma,OEB,M,DBJS
TR/RC:B;Ia,EB,DA,DB,OC
TR/RC:B;IA,EB,DA,W,OC
TR/RC:B;dla,OEB,DA,DB,TS
TRyRC:B;T,OE,DA-OC,DB-TS С='63В/Ш>)
TR/RC:B;T,OE,DA-OC,DB-TS <=:'639/Ш>)
TRyRC:B;T,Oi,DA,DS,TS <=:'640ЛД.Р>
TR/RC:B;T,Z,DA,DB,OC <='641/W.P)
TR/RC:B;T,E,DA,DB,OC <=:'642/tfLP)
TR/RC:B;T,OE,DA,DB,TS <='643/(/LP)
TR/RC:B;T,Z,DA,DB,OC <='644/W.P)
TR/RC:B;T,OE,DA,DB,TS C='645/yLP)
C2*/WD/Di?V)x6;5-Vcc,15-(;#D C='B04)
C2*OR/Di?V)x6;5-Vcc,15-(;#D C='8O5)
CaWVDWOxejS-Vcc.lS-GM) Сг'808)
D:10;D/,H,DO,TS Cs'821)
DsR:9;Dl,H,R,DO,TS C='823)
C2OR/Di?V)x6;5-Vcc,l5-(;#D C='832)
CBD:4;5?,DO,TS)x2 <='240/25 Ом)
CBD:4;5?+BD:4;OE);DO,TS C='241/25 Ом)
TRyRC:4;0EA,OEB,l>A,DBJS C='242/25 Ом)
CBD:4;5?,DO,TS)x2 C='244/25 Ом)
BD:B;0E,DO,TS Ci;'540/25 Ом)
m
14
14
14
14
14
14
14
24
20
20
14
14
20
20
20
20
20
20
20
20
20
20
20
20
20
20
20
20
20
24
24
20
20
20
14
20
20
Номер
рисунка
5.9
5.11
5.9
5.11
5.11
5.44
5.16
6.113
5.63
5.63
5.98
5.98
5.63
5.99
5.98
5.102
5.102
5.98
5.103
5.103
5.99
5.103
5.103
5.99
5.103
5.99.
5.16
5.16
5.16
5.91
5.92
5.16
5.63
5.63
5.98
5.63
5.64
SW54
S/V74
2541
2620
2623
2640
2645
2827
2828
4002
4006
4015
4016
4017
4020
4022
4024
4028
4035
4040
4049
4050
4051
4052
4053
4059
4060
4061
4066
4067
4072
4075
4078
4094
4301
4302
4303
4304
4305
Аналог
-
-
-
-
-
-
-
ЛЕ9
ИР47
ИР46
-
-
-
- ¦
-
-
ИР51
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Функциональное назначение
BD:8;5?,DO,rS C='541/25 Ом)
rR/SC:8;O?4,0EB,M,OB,rSC=!'620/25 Ом)
TR/RC: 8; Ш, OEB,M,DB,TSC='623/25 Ом)
TR/RC:B;T,dE,M,DB,TS C='640/25 Ом)
TRsRC:B;T,fi?,M,DB,TS <='645/2S Ом)
BD: 10;О?,DO,TS С='29827/25 0м)
BD:\0;dE,DOJS О*'29828/25 Ом)
<4JV0R)x2
RGS:4+5+4+S;H,SI/S0
CRSS:4;H,R)x2
SVI:4
СПОЛЮ 5BxlO;JIH,R
Crtl4;fM,R,Q0,Q3-<313
CTQsDC 4Вх10;ЛН,Р
СТ128;ЛНЛ,К
DC 4xlO;F
R6S:4;JS,KS,L,H,R,Q
CTm-,HA,R
<#O7VDRV)x6
CBF)x6
MJX-DMX В-И/1->-В;УЕЕ
MJX-DMX 4-H/l-M:2;VEE
MUX-DMX 3-И/1->-3:3;УЕЕ
D/VP21327;H
C5ANCTtl4;H4);R
(J#sCTtl4;H4,R
SVt:4
*WX-DiMX 16-И/1-Н6
C40R)x2
C30R)x3
BORsBHOR
ReS;H,SlsSCMS;L,DO,TS\T;H,SOD
D-L:B;L,DO,TS C='563)
D-L:B;L,DO,TS C='573)
D:B;H,DO,TS Ca'564)
D:8;H,D0,TS Ca'574)
CBD:4;5r,DO,TS)x2
m
20
20
20
20
20
24
24
14
14
16
14
16
16
16
14
16
16
16
16
16
16
16
16
24
16
16
14
24
14
14
14
16
20
20
20
20
20
Номер
рисунка
5.64
5.98
5.98
5.99
5.99
5.64
5.64
5.29
7.3
7.3
6.54
7.127
7.149
7.127
7.36
6.2
7.14
7. 35
5.69
5.69
6.56
6.56
6.56
7.149
7.149
7.149
6.54
6.56
5.32
5.32
5.31
7.8
5.77
5.77
5.91
5.91
5.63
\ш 50*
788 Приложение 1. Перечень отечественных и зарубежных ИС
Продолжение табл. П1.4
SN54
SW4
4306
4316
4351
4352
4353
4510
4514
4515
4516
4518
4520
4538
4724
7001
7002
7006
7008
7032
7074
7075
7076
7266
8003
8161
8163
8169
11000
11002
11004
11008
11010
11011
11013
11014
11020
11021
11027
Аналог
-
-
-
-
-
-
-
-
-
-
ИЕ23
-
-
-
-
-
-
-
-
-
-
ЛП13
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Функциональное назначение
<BD:4;0?,DO,TS>x2
SW:4;O?
MJX-DMX-RGAR в-ИЛ-^-в;^
MJX-DMX-RGAR 4-*-1Л-*-4:2;УЕК
mJX-DMX-Re/IR 3-+-l-'l-+-3:3;VEE
CT\0-U/D;H,L,R
DMX-BSAR 1-M6;L,F
DMX-RGAR 1-*16;L,F
C7l6-VsD;H,L,R
CCT10;H,R)x2
CCT16;H,R)x2
CiMVBR;R>x2
»M:8;R,E
<2/WD-ST)x4
сгдт-зт-жтх*
4H/WD+3NAtlD+4H0R+3H0R+(.N0r>xZ
C2*/WD)x3+C2«JR)x3+C#OT)x2
C2OR-ST)x4
ZHAND+ZH0R+<.N0r>xZ+<.DsR-S; H, I, S)x2
C2*/WD)x2+C/VOT)x2+CD/R-S; H, I, S)x2
C2/V0R)x2+C/V0T)x2+CD/R-S; H, R, S)x2
CX/VOR)x4
<.2И/Шд)х2
CT256;L,H,R <='161'8-6it Version)
CT25G;L,R,H C=M63^8-6it Version)
C72S6-U/d;L,H <='169/B-6it Version)
C2*/WD)x4
C2WR)x4
C#OT)x6
С2Л№)х4
(ЗН/ШЮхЗ
C3/WD)x3
C44#D-ST-#OT)x2
CST-AOT)x6
C4#/WD)x2
C44#D)x2
C3*OR)x3
m
20
16
18
18
18
16,
24
24
16
16
.16
16
16
14
14
24
24
14
24
24
24
14
в
24
24
24
16
16
20
16
16
16
14
20
14
14
16
Номер
рисунка
5.63
6.54
6.56
6.56
6.56
7.83
6.9
6.9
7.74
7.68
7.46
5.121
6.13
5.38
5.38
5.31
5.31
5.38
5.85
5.85
5.85
5.29
5.16
7.46
7.46
7.74
5.33
5.33
5.33
5.33
5.33
5.33
5.38
5.38
5.33
5.33
5.33
1.4. Зарубежные ИС серий SN54/SN74
789
Продолжение табл. П1.4
SN54
S/V74
11030
11032
11034
11051
11064
11074
11086
11109
11112
11132
11138
11139
11150
11151
11153
11154
11157
Ш58
11160
11161
11162
11163
11168
11169
11174
11175
11181
11190
11191
11192
11193
11194
11208
11238
11239
11240
11241
Аналог
_
-
-
-
-
-
-
_
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Функциональное назначение
вН/ШЪ
C2OR)x4
CBF)x6
2-2/WDHV0R+3-3/WD-/V0R
2-2-3-4/WDHV0R
O>sR-S;H,R,S,faxZ
CXOR)x4
CJ-K/R-S-K H R S 3)x2
C/-K/R-S;H,R\S,Q)x2
C2/WD-ST-#0T)x4
ОИХ 1-+8;F
(DNX l-»-4;F)x2
MIX 16-H;D0
MIX 8-M;K5
Ш1Х 4-M:2;DO
MIX 1-M6;F
MIX 2-M:4;DO
Ш1Х 2-H: 4; DO
CT\0;L,H,R
СТ16;Г,Н,Я
CT10;E,R,H
CT16;E,I,H
CT\Q-U/b-L,H
СТ\Ъ-и/Ъ;1,Н
JVR:6;H,Q
JVR:4;H,Q
CT\Q-U/D;H,L
C7l6-U/d;H,L
CnO-U/D;HU,HD,L,R
CT16-U/D;HU,HD,L,R
RGBS:4;H,R,Pl/PO
CDRV l-»-4)x2
MIX l-*-8;f,F
С1ШХ l-+4;?,F)x2
<.Bd:4;d?,DO,TS)x2
CBD:4;0?+BD:4;0?);DO,TS
ffl
14
16
20
14
14
14
16
16
16
16
16
16
24
16
16
24
20
20
20
20
20
20
20
20
20
20
28
20
20
20
20
20
20
16
16
24
24
Номер
рисунка
5.33
5.33
5.33
5.33
5.33
5.85
5.33
5.86
5.86
5.38
6.7
6.7
6.24
6.24
6.24
6.7
6.24
6.24
7.68
7.46
7.68
7.46
7.83
7.74
5.88
5.88
6.113
7.83
7.74
7.115
7.115
7.27
5.135
6.7
6.7
5.63
5.63
788
Приложение 1. Перечень отечественных и зарубежных ИС
1.4. Зарубежные ИС серий SN54/SN74
789
Продолжение табл. П1.4
SJV54
SN74
4306
4316
4351
4352
4353
4510
4514
4515
4516
4518
4520
4538
4724
7001
7002
7006
7008
7032
7074
7075
7076
7266
В003
8161
8163
8169
11000
11002
11004
11008
11010
ПОИ
11013
11014
11020
11021
11027
Аналог
-
-
-
-
-
-
-
-
-
ИЕ23
-
-
-
-
-
-
-
-
-
-
ЛП13
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Функциональное назначение
CBD:4;5?,DO,TS)x2
SW:4;O?
WX-DHX-RGAR 8^-1^1-»-8;VEK
WX-DMX-RGAR 4-И.'1->-4:2;УЕК
WX-m<-R6AR 3^1/1 -+3:3;^
Cn0-VsD;H,L,R
WX-RGAR 1-H6;L,F
Ш-BGOR l-H6;L,r
CTL6-V/D;H,L,R
<СП0;Н,Юх2
CCT16;H,R)x2
CiMVBR;R>x2
RGa-.B;R,L
<2/WD-ST)x4
<2/WD-ST-#0T:>x4
4HAND+3NAND+'W0R+3N0R+<.NffnxZ
С2/ШЮхЗ+<а«ЮхЗ+С/ЮТ:>х2
C2OR-ST)x4
2*/WD+2#OR+C#OT)x2+CD/R-S; H, I, S)x2
C2/M*TOx2+CAOT:>x2+CD/R-S ; H, R, S)x2
C2/V0R)x2+C/V0T)x2+CD/R-S; H, R, S)x2
СХЖЮх4
C2/M*TOx2
CT256;L,H,R C='161/8-6it Version)
CT256;E,I,H C='163/-B-6tt Version)
CT256-(//D;E,H C='169/8-6it Version)
C2*/WD)x4
C2*OR)x4
CAOT)x6
CHAND)x3
СЗ/ИТОхЗ
C44#D-ST-AOT)x2
(.ST-Mffnx6
C4#/WD)x2
C4/WD)x2
сзшохз
m
20
16
18
18
18
16
24
24
16
16
.16
16
16
14
14
24
24
14
24
24
24
14
В
24
24
24
16
16
20
16
16
16
14
20
14
14
16
Номер
рисунка
5.63
6.54
6.56
6.56
6.56
7.83
6.9
6.9
7.74
7.68
7.46
5.121
6.13
5.38
5.38
5.31
5.31
5.3В
5.В5
5.В5
5. 85
5.29
5.16
7.46
7.46
7.74
5.33
5.33
5.33
5.33
5.33
5.33
5.38
5.38
5.33
5.33
5.33
Продолжение табл. П1.4
1
SN54
SN74
11030
11032
11034
11051
11064
11074
11086
11109
11112
11132
11138
11139
11150
11151
11153
11154
11157
1115В
11160
11161
11162
11163
1116В
11169
11174
11175
11181
11190
11191
11192
11193
11194
11208
11238
11239
11240
11241
Аналог
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Функциональное назначение
8/ШС
<2OR)x4
СВПхб
Z-ZWD-N0R+3-3MD-N0R
г-г-3-WD-NOR
O)sR-S;H,R,S,Q)xZ
CX0R)x4
O-X/R-S;K,H,R,S,Q)xZ
a-X/R-S;H,5,?,3)x2
<2/WD-ST-AOT>x4
Ш \-+B;F
(Ш l-M;F>x2
MM 16-H;D0
M/X 8-M;S5
1ШХ 4-И:2;И>
MIX 1-M6;F
M/X 2-M:4;DO
MUX 2-Я: 4; DO
CnU;L,H,R
CnS;L,H,R
Cn0;L,R,H
CT16;L,I,H
CT10-(M);E,H
CT16-(//D;L,H
D/-R:6;H,Q
CR:4;H,Q
ДШ-Л
Cn0-UsD;H,L
CnG-U/D;H,L
Cn0-U/D;HU,HD,L,R
CnG-U/D;W,HD,Z,R
R6BS:4;H,R,PlsPO
CDRV 1-H>x2
MIX l-*-8;E,F
Om H-4;?,F)x2
CBD:4;0?,DO,TS5x2
CSD:4j5?+SD:4;O?)jDO,TS
m
14
16
20
14
14
14
16
16
16
16
16
16
24
16
16
24
20
20
20
20
20
20
20
20
20
20
28
20
20
20
20
20
20
16
16
24
24
Номер
рисунка
5.33
5.33
5.33
5.33
5.33
5.85
5.33
5.86
5.86
5.38
6.7
6.7
6.24
6.24
6.24
6.7
6.24
6.24
7. SB
7.46
7.6B
7.46
7. 83
7.74
5.BB
5. 88
6.113
7.83
7.74
7.115
7.115
7.27
5.135
6.7
6.7
5.63
5.63
790
Приложение 1. Перечень отечественных и зарубежных ИС
1.4. Зарубежные ИС серий SN54/SN74
791
Продолжение табл. П1.4
SN54
S/V74
11244
11245
11250
11251
11253
11257
11258
11269
11273
11299
11323
11352
11353
11373
11374
11377
11378
11379
11461
11453
11469
11520
11521
11533
11534
11543
11544
11568
11569
11579
11590
11592
11593
11620
11623
11640
11643
Аналог
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Функциональное назначение
<BD:4;0?,DO,TS)x2
TR/RC:B;T,dE,DA,DB,TS
WX 16-H -DOJS
WX 8-И;DO,TS
WX 4-H:2;DO,TS
WX 2-Й: 4;DO,TS
MIX 2-H:4;D0,TS
CT256-(M);E,H
DsR:B;H,R,Q
R6BS:B;H,R,DB,TS
R6BS:B;R,H,DB,TS
WX 4-M:2;DO
WX 4-H:2;DO,TS
D-L:B;L,DO,TS
D:B;H,DO,TS
D-L:B;L,H,Q
D-L:6;L,H,Q
n-L:4;L,H,Q
CT256;E,H,I
CT256;E,I,H
CT2S5-U/D;L,H
CMP:B;A=B,DO C20 кОО
CMP:B;/)=B,DO
D-L:B;L,O0,TS
D:B;H,Q,DO,TS
TRsRC-RG:B;H,DA,DB ,TS
TRsRC-Re:B;H,DA,DB,TS
CTIO-U/D;L,R,H,R,DO,TS
CT16-V/D;L,R,H,R,DO,TS
CTZSS-U/D;L,R,H,R,DB,TS
CT256; H, RsRS: 8; H, M, DO,TS
RG:B;H\DIVP:B;H,L,R
CR(J:8;HSCT256;H,E,R);DB,TS
TR/RC:B;dEA,OlB,bA,dB,TS
TRsRC:B;OEa,OEB,dA,DB,TS
TR/RC:B;T,0E,DA,D3,TS
TR/RC:B;T,5r,S2,DB,TS
m
24
24
24
16
16
20.
20
28
24
24
24
16
16
24
24
24
20
20
28
28
28
20
20
24
24
28
28
24
24
24
20
16
24
24
24
24
24
Номер
рисунка
5.63
5.99
6.25
6.25
6.25
6.25
6.25
7.74
5.88
7.29
7.29
6.24
6.25
5.77
5.91
5.89
5.89
5.89
7. 45
7.46
7.74
6.70
6.70
5.77
5.91
5.106
5.106
7.83
7.79
7.79
7.64
7.145
7.64
5.98
5.98
5.99
5.99
Продолжение табл. П1.4
SN54
S/V74
11646
11648
11651
11652
11677
11678
11800
11802
11810
11818
11821
11822
11823
11824
11825
11826
11827
11828
11841
11842
11843
11844
11845
11846
11852
11856
11861
11862
11863
11864
11867
^11869
11873
11874
11877
11881
11882
Аналог
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Функциональное назначение
TR/RC-RS:8;H,T,O?,D^,DB,TS
TR/RC-RS: 8; Н, Т, О?, М, DB, TS
TR/RC-RG:8;H,O?d,CEB,Dd,DB,TS
TR/RC-RS: 8;H,OM,0?B,D^,DB,TS
Address Comparator:16;?,F
Address Comparator:16\D-L;L,Q
<4/WD/4#/WIVDSV:>x3
<40R/4#0R/DRWx3
<ХЖЖ>х4
8 Bit Diagnostics/Pipeline Register
D:\0;Dl,H,DO,TS
D:10;OT,H,DO,TS
D/R:9;DI,H,R,DO,TS
D'R'9-57 H R DO TS
DsR:B;Dl,H,R,DO,TS
DsR:B;D7,H,R,DO,TS
BD:10; 5T,DO,TS
BD:10;ОГ,DO,TS
D-L:10;W,L,Or,DO,TS С=;'29в41)
D-L:10;D7,L,ОТ,DO,TS Сг'29842)
D-L-R-S:9;Dl,L,R,S,dE,DO,TS C^29843)
D-L-R-S:9;DJ,L,R,S,5?,DO,TS C='29844)
D-L-R-S: 8; D/,L,I, S,ОГ,DO,TS C=;'29B45)
D-?.LR.S:B;DJ,L,R,S,Or,DO,TS C~'29B46)
TR/RC-RGS:B;H,DA,DB,TS
TRsRC-RGS :B;H,dEA,OEl,DA,DB,TS
TR/RC:IQ;OU,OEB,DA,DBJS Cs'29B61)
TR/RC:10;OM,O?S,D^,DB,TS C='29862)
TR/RC:%;OEA,OEB,ItA,DBtTS C—/29863)
TR/RC:9;5S5,OEB,M,OB,TS ^'29864)
CT2564//D;H,/lsyncAr. Reset
CT2SS-VsD;H,Synchr. Reset
CD-L-R:4;L,R,DO,TS)x2
CD/R:4;H,R,DO,TS)x2
TRsRC-RGS:B;H,DA,DB,TS
ALU-.4
CRU-.в
m
28
28
28
28
24
24
24
24
16
28
28
28
28
28
28
28
28
28
28
28
28
28
28
28
28
28
28
28
28
28
28
28
28
28
28
28
28
Номер
рисунка
5.106
5.106
5.106
5.106
6.77
6.77
5.33
5.33
5.33
7.21
5.91
5.91
5.92
5.92
5.92
5.92
5.64
5.64
5.79
5.79
5.79
5.79
5.79
5.79
5.111
5.111
5.98
5.98
5.98
5.98
7.74
7.74
5.78
5.91
5.111
6.113
6.116
1
792
Приложение 1. Перечень отечественных и зарубежных ИС
Окончание табл. П1.4
SN54
S/V74
11885
29806
29809
29818
29821
29822
29823
29В24
29825
29826
29827
29828
29841
29842
29843
29В44
29В45
2984S
29861
2Э862
29В63
29В64
40104
* - ULP
Аналог
_
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Функциональное назначение
CMP-R6:B;A>B,A<B
CMP:6\DC 2x4
CMP:S;A^S
8 Bit Diagnostics/Pipeline Register
DA0;Dl,H,DO,TS
DA0;D7,H,DO,TS
D/R:3;Dl,H,R,DO,TS
D/R:3;DT,H,R,DO,TS
D'R:B;Dl,H,R,DO,TS
D/R:B;Dl,H,R,DO,TS
BDA0;OE,DO,TS
BDA0;dE~,DO,TS
D-L-A0;L,Dl,DO,TS
D-LA0;L,Dl,DO,TS
D-L-R-S:S;L,R,S,Dl,DO,TS
D-L-R-S:9;L,R,S,57,DO,TS
D-L-R-S:B;L,R,S,Dl,DO,TS
D-L-R-S:8;L,I,S,DT,DO,TS
TRyRC-A0;OEa,OEB,BA,DB,TS
TR/RCAO;dEA,dEB,DA,BBJS
TR/RC:3;Ot~a,OEB ,DA,DB ,TS
TR'RC: 9; Ol~A, 0Ё1, DA, Ш, TS
RGBS:4;H,TS,PI/PO
(.Ultra Low Power)
m
24
24
24
24
24
24.
24
24
24
24
24
24
24
24
24
24
24
24
24
24
24
24
16
Номер
рисунка
6.93
6.71
6.71
7.21
5.91
5.91
5.92
5.92
5.92
5.92
5.64
5.64
5.79
5.79
5.79
5.79
5.79
5.79
5.9В
5.9В
5.9В
5.98
7.27
1.5. Зарубежные ИС серий CD4000/MC14000
793
Таблица П1.5. Зарубежные ИС серий CD4000/МС14000
CD...
МЫ...
4000
4001
4002
4003
4006
4007
4008
4009
4010
4011
4012
4013
4014
4015
4016
4017
4018
4019
4020
4021
4022
4023
4024
4025
4027
402В
4029
4030
4031
4032
4034
4035
4038
4040
4041
4042
4043
Аналог
ЛП4
ЛЕ5
ЛЕ6
ТМ1
ИР10
ЛП1
ИМ1
ПУ2
ПУЗ
ЛА7
ЛА8
ТМ2
-
ИР2
КТ1
ИЕ8
ИЕ19
ЛС2
ИЕ1Б
-
ИЕ9
ЛА9
-
ЛЕЮ
ТВ1
ИД1
ИЕН
ЛП2
ИР4
-
ИР6
ИР9
-
ИЕ20
-
тмз
ТР2
функциональное назначение
C3W?R)x2+W0T
C2*0R)x4
<4ЖЮх2
dVRjH,R,Q)x2
(.R6S: isSSS: 5\RSS: 4\RSS: 5); H, S USO
<C0P)x2+#0T
ADD: 4
(.COIN H-+L/N0Dx6
(.COIN H-+L)x6
<2V/WD>x4
C4#/WD)x2
CIVR-S;H,R,S,Q)x2
RGS:B;L,H,Sl/PO
CReS:4jH,R)x2
SW:4
CT\Q;m,SsDC 5BxlO
CT-RGS:S;SH,L,R,Q
NUXF 4->l/C2OR)x4
D;VT14;ITH/J,R,Q0,Q3-Q13
RGS:B;H,L,SI/PO
CTB;SH,R\DC 4BxB
(.ЗН/ШЮхЗ
CT\2B;SHA,R
C3*OR)x3
U-K/R-S;H,R,S,Q)x2
DC 4xlO,F
CTlbV10-(//D;H,L
CXOR)x4
RSS:64;H,SI/SO
CS/№D/Sl/B)x3;R,H
RGS:B;L,H,L,DA,DB,TS
RGS:4;JS,KS,L,H,R,Q
<.SADD/SUB)x3;R,H
CTm-.HHA.R
CBF//VOT/DRV)x4
D-L:4;Elil2,Q
CR-S;R,S,DO)x4;O?,TS
m
14
14
14
14
14
14
16
16
16
14
14
14
16
16
14
16
16
16
IS
16
16
14
14
14
16
16
16
14*
16
16
24
16
16
16
14
16
16
Номер
рисунка
5.30
5.29
5.29
5.85
7.3
5.30
6.98
5.71
5.71
5.29
5.29
5.85
7.14
7.3
6.54
7.127
7.127
6.30
7.149
7.14
7.127
5.29
7. 35
5.29
5.BS
6.2
7.83
5.29
7.3
6.111
7.14
7.14
6.111
7.36
5.31
5.76
5.74
TTL
794
Приложение 1. Перечень отечественных и зарубежных ИС
1.5. Зарубежные ИС серий CD4000/MC14000
795
CD...
МЫ...
4044
4045
4048
4049
4050
4051
4052
4053
4059
4060
4063
4066
4067
4068
4069
4070
4071
4072
4073
4074
4075
4076
4077
4078
4081
4082
4085
4086
4089
4093
4094
4095
4096
4097
4098
4099
4106
Аналог
_
-
-
ЛН2
ПУ4
КП2
КП1
-
ИЕ15
-
-
ктз
-
-
ЛН4
ЛП14
-
-
-
-
-
ИР14
-
-
ЛИ2
-
-
-
-
ТЛ1
ПР1
-
_
-
АП
-
-
Продолжение табл.
Функциональное назначение
CR-S;R,S,DO)x4;OE,rS
DIVT21;H
8^D/8OR/8#/WD/8#OR/4-44#D-OR/EXP
</VO7VDRV/C0AV H->Ox6
CC0AV H->-L/dRV>x6
mjX-DMX 8->-l/l-+8;VEE
m-uMX 4-*-l/l-+4:2;VEK
m-uMX З-ИЛ-^З;^
D/VP21327;H
CGANDIVfHjH/OjR
CMP:i;A-B,a<B,a>B
SW:4
Ш-ШХ 16-И/1-П6
BANDsNffT
C«3T)x6
CXOR)x4
C2OR)x4
C40R)x2
сздкохэ
D/R:6;H,Q
C30R)x3
D-2L/R:4;L,H,R,DO,TS
CX«TOx4
Ш/NOT
C2/WD5x4
<4/M0x2
С1-2-2ЛИ)-АШ:>х2
not-1 -z-z-z-zanv-nor
BR«PL:4;H,R
C2/WD-ST-*OT)x4
RGS;H, Sl/SO\RG;L,DO,TS\T;H,SOD
<3/WD>J-<3AND>K/R-S; H,R,S,5
<3AND>J-<3AND>K/R-S;J, K,E,R,S,Q
WX-DMX 8-»-1/1^-в:2
CiHVBR; I)x2
RGA:B;R,M,<i
csT-NODxe
m
16
16
16
16
16
16
16
16
24
16
16
14
24
14
14
14
14
14
14
16
14
16
14
14
14
14
14
14
16
14
16
14
14
24
16
16
14
Номер
рисунка
5.74
7.149
5.60
5.69
5.69
6.56
6.56
6.56
7.149
7.149
6.81
6.54
6.56
5.31
5.29
5.29
5.32
5.32
5.32
5.B8
5.32
5.91
5.29
5.31
5.29
5.32
5.32
5.32
7.156
5.38
7.8
5.87
5.87
6.56
5.121
6.13
5.3В
П1.5
771
'174
'173
'14
CD...
МЫ...
4160
4161
4162
4163
4174
4175
4194
4501
4502
4503
4504
4506
4508
4510
4512
4514
4515
4516
4518
4519
4520
4527
4528
4529
4530
4532
4538
4539
4548
4551
4554
4555
4556
4557
4560
4561
4562
Аналог
-
ИЕ21
-
-
-
-
ИР15
-
ЛН1
лнз
-
-
-
-
КПЗ
-
-
ИЕН
-
КП4
ИЕ10
-
-
-
-
-
-
-
-
-
1*15
ИД6
ИД7
-
-
-
-
Продолжение табл.
Функциональное назначение
Cri0;L,H,R
CT16;E,H,R
Cri0;L,R,H
Cri6;L,R,H
D/R:6;H,Q
D/R:4;H,Q
RGBS:4;H,R,Pl/PO
<.ANam>->y.Z+2OR/HOT
(.NffT/dRV>x6;E,OT
CBD:4+BD:2);DO,rS
COIN L-«-*H:6
СZ-ZAND-NOR;E)x2;E,TS
CD-L-R:4;L,R>DO,rS)x2
CTIO-U/D;H,L,R
MJX B->\;I,OE,DOJS
DMX-RGAR 1-*16;L,F
Ш-RGAR 1-M6;L,F
СП 6-U/D ;H,L,R
CCT10;H,R)x2
wxf 4-и.чхАш:>х4
CCT16;H,R)x2
DRMPL;H,R
CiHVBR; Юх2
m-uMX 4-И/1 -»-4:2
C5*IE;P)x2
PRCD 8x3
<iWBR;R)x2
1ШН 4->l:2;DO
CiMVBR; I)x2
MUH-DMX 2^-1/1^-2:4;^
Ш.:2х2
СйМХ 1^-4;Пх2
СйМХ 1^-4;7)х2
R6S:1-64;H,R,SI/SO
ADD-BCD:\
COW 9-X
RSS:!28;ff,S.VS0:S
m
16
16
16
16
16
16
16
16
16
16
16
16
24
16
16
24
24
16
16
16
16
16
16
16
16
16
16
16
16
16
16
16
,16
16
16
14
i4
Номер
рисунка
7.68
7.46
7.68
7.46
5.88
5.88
7.27
5.31
5.62
5.62
5.73
5.60
5.78
7.83
6.25
6.9
6.9
7.74
7.68
6.30
7.46
7.156
5.121
6.56
6.125
6.58
5.121
6.24
5.121
6.56
6.130
6.7
6.7
7.6
6.109
6.109
7.3
П1.5
гл.
'160
'161
'162
'163
'174
'175
'194
'367
'153
'139
796
Приложение 1. Перечень отечественных и зарубежных ИС
CD...
МС1...
4572
4561
4562
4583
4584
4565
4596
4599
40100
40102
40103
40104
40106
40107
40109
40160
40161
40162
401 S3
40174
40161
40162
40192
40193
40194
40257
Аналог
-
1*13
1*14
-
-
1П2
-
-
-
-
-
-
-
ЛАЮ
ПУ6
-
-
-
-
-
-
-
-
-
-
-
Окончание табл.
Функциональное назначение
<#OT:>x4+2/V/WD+2/V0R
ALU-.Ч
СИ/: 4
(ST/ST-NOTixZ ;F,0E,W,TS
(ST-МОТ^жБ
CHP:4;A=B,A<B,A>B
RGA:B;R,VIR,DO,TS
RGA:B;R,ViE,RD,Q
RGBS: 32
D IVP\ 00-D; JL, H, Ж, SR
DlVPZS6-D;SL,H,m:,S
RGBS:4;H,TS,PlsPO
(ST-НОПхб
<2/V/WD/DRV:>x2
(COW L+>H;DO,TS)x5;Vcc
CTIO;L,H,R
CT15;L,H,R
CT10;L,I,H
CT16;E,I,H
D/R:6;H,<3
AUJ-.A
CRU-Л
CT10-(//D;W ,H0 ,L,R
CT16-U/D;HU,Hd,L,R
RGBS:4;H,R,PlsPO
WX 2-*l:4;DO,TS
m
16
24
16
16
14
16
16
16
16
16
16
16
14
14
16
16
16
16
16
16
24
16
16
16
16
16
Номер
рисунка
5.31
6.113
6.116
5.39,a
5.36
6.61
6.16
6.16
7.27
7.149
7.149
7.27
5.36
5.56,e
5.73
7.66
7.46
7. 58
7.46
5.66
6.113
6.116
7.115
7.115
7.27
6.25
П1.2
771
'161
'162
'14
'14
'160
'161
'152
'163
'174
'161
'162
'192
'193
'194
'257
Приложение 2
Параметры интегральных схем
Основное назначение ИС и некоторые их свойства как про-
промышленных изделий заключены в символическом обозначении,
наносимом на корпус. Маркировка ИС семейства SN54/SN74
фирмы Texas Instruments показана на следующем рисунке:
SN 74 ACT И 665 НТ
Идентификатор фирмы ¦
Texas Instrwuents
(без идентификатора
у ИС АС/ОСТ)
Температурный диапазон —
54 - Military C-55 ... +125°О
74 - Commercial
(.Bipolar 0 ... +70°С,
CMOS -45 ... +65°О
Семейство
TTL
LS
S
ALS
as
F
НС/НСТ
АС/ОСТ
ВСТ
- Standart-TTL
- Low Роыег Schottky
- Schottky
- Advanced
Low Power Schottky
- Advanced Schottky
- 74F Logic
- High Speed CHOi
- Advanced CMOS Logic
- BICMOS
-Тип корпуса
P - 6 Pin 300 mil
Plastik DIP
N - 14Л6/20 Pin 300
mil Plastik DIP
HT - 24/28 Pin 300 nil
Plastik DIP
N - 24/28 Pin 600 mil
Plastik DIP
D - 8/14/16 Pin 150
mil Plastik SO
DW - 20/24/26 Pin 300
mil Plastik SO
-TvnVC
- Идентификатор
центрального
расположения
питания у*ИС АС уACT
Электрические и динамические параметры ИС серий SN74,
CD4000 и МС14000, приведены в табл. П2.1 - П2.3. Составлены
эти таблицы на основе зарубежных справочников [27] — табл.
П2.1, [36, 37, 39] — табл. П2.2 и [40, 41] — табл. П2.3. Определе-
Определения электрических параметров IOl, IoH, IlL, IiH, Vol, Voh и
динамических параметров 1рьн и tpHL даны в § 5.1. Задержки
сигналов tpi,H и tpHL между парами входов и выходов, имею-
имеющих различное назначение, как правило, отличаются друг от
798
Приложение 2. Параметры интегральных схем
799
друга, поэтому в табл. П2.1 - П2.3 часто указываются конкрет-
конкретные пары сигналов (см., например, ЙС SN74LS56 в табл. П2.1
— символом Q обозначен любой разряд Qr делителей частоты;
такой способ обозначения разрядов используется и для других
сигналов).
В табл. П2.1 приведены также параметры: Ice — ток по-
потребления от источника питания Vcc = 5 В; /с — частота так-
тактового сигнала для синхронных устройств (для асинхронных
потенциальных устройств в этой графе указана минимальная
длительность tw активного уровня сигнала управления, напри-
например, сигнала загрузки L или L); tsu (SU — Set Up-Time) —
время предустановки значений информационных сигналов отно-
относительно воздействия тактового сигнала или относительно пе-
перехода асинхронного потенциального управляющего сигнала из
неактивного на активный уровень (например, сигнала загрузки
//); tff {Н— Halt-Time) — время удержания значений инфор-
информационных сигналов после начала воздействия управляющего
сигнала. В графе Voh приведены максимально допустимые зна-
значения напряжения ИС, имеющих открытый коллекторный вы-
выход. Эта же графа использована для указания минимального
и типового значений петли гистерезиса триггеров Шмитта (см.
ИС 5./V7413), а также тока потребления ИС Iccz в ^-состоянии
выходов (см. ИС SN74LS240). Ток потребления ИС, изготавли-
изготавливаемых по КМОП технологии, в статическом режиме пренебре-
пренебрежимо мал по сравнению с током потребления в динамическом
режиме на высоких частотах переключения входных сигналов,
поэтому в графе Ice Для этих ИС приведены значения эквива-
эквивалентной емкостной нагрузки Сро, определяющей ток потребле-
потребления Psp — CpdVqqJi {Vcc — напряжение питания, // — часто-
частота входного сигнала). Полная мощность потребления определя-
определяется соотношением Р = Pst + Pcl + Psp, где Pst — мощность,
потребляемая ИС в статическом режиме (учитывается только
при использовании батарейного питания); Pcl = ClVcc/o —
мощность потребления, обусловленная внешней емкостной на-
нагрузкой (Cl — емкость внешней нагрузки, /о — частота выход-
выходного сигнала).
В табл. П2.2 приведены значения выходных напряжений
Voh и Vol при указанных значениях выходных токов 1он и
Iol {end — condition — условие; V* = Vcc — 2 В). Некото-
Некоторые ИС серии SN74ALS изготавливаются в трех вариантах:
SN74ALSxxx, SN74ALSxxx-l и SN74ALS* х х-2. Для
второго и третьего варианта (наличие этих ИС в графе Vol/Iol
отмечено цифрами * и 2) значения выходного тока Iol в Два. и
полтора раза больше, чем у ИС первого варианта, приведенного
в табл. П2.2. В графе Icch/Iccl указаны значения токов потре-
потребления при высоких Aссн) и низких (Iccl) уровнях выходных
сигналов, а для ИС с Z-состоянием выходов — значения токов
Icch/Iccl/Iccz {Iccz — ток потребления в ^-состоянии выхо-
выходов). Числа, помеченные символом *, означают максимальное
значение соответствующего параметра. Для ИС серии SN74HC
приведено максимальное значение тока потребления Ice B диа-
диапазоне температур -40... + 85°С (при 25°С ток потребления
\ в 10 раз меньше). В графе tpHL Для синхронных устройств
приведены минимальное и типовое значения {min/typ) часто-
частоты тактового сигнала fc- В графе tpLH Для счетчиков указы-
указываются задержки от входа тактового сигнала до выхода пере-
переноса или до выходов триггеров, если перенос не формируется,
! при указанных значениях внешней нагрузки Cl/Rl- Для ИС се-
серий SN74HC и SN74LS приведены значения typ/max задержек
tPLH и tpffL при напряжении питания Vcc = +5 В, а не значе-
значения min/max. В графе Cl/Rl Для триггеров Шмитта указаны
типовые значения порогов срабатывания Vp/Vpj {typ/typ) при
напряжении питания Vcc = +5 В.
В табл. П2.3 цифрами * и 2 отмечены справочники [40] и [41],
послужившие основой для ее составления. В графах Ioh/Voh
и Iol/Vol приведены значения токов 1он и Iol при условии
{cond — condition) заданных значений выходных напряжений
Voh и Vol- Параметр tp означает максимальное значение па-
параметров tpuL и tpLH-, а параметр tpz — максимальное зна-
значение параметров tpzH (задержка изменения ^-состояния на
высокий уровень выходного сигнала), tpzL (задержка измене-
изменения ^-состояния на низкий уровень выходного сигнала), tpLZ
(задержка изменения низкого уровня выходного сигнала на Z-
состояние), tpHZ (задержка изменения высокого уровня выход-
выходного сигнала на Z-состояние). В графе tpz дляJiC, не имею-
имеющих ^-состояния выходов, дополнительно указывается пара-
параметр tp для некоторой пары сигналов. Для аналоговых клю-
ключей и мультиплексоров-демультиплексоров приводятся типо-
типовое и максимальное значения сопротивления открытого клю-
ключа {typ/max). Для порогов срабатывания Vp и Vpj триггеров
Шмитта указаны минимальное и типовое значения {min/typ)
или только типовое значение.
800
Приложение 2. Параметры интегральных схем
2.1. Параметры ИС серий SN74
801
Таблица П2.
SN74
и аналог
00
ЛАЗ
01
ЛА8
02
ЛЕ1
03
ЛА9
04
ЛН1
05
ЛН2
06
ЛНЗ
07
ЛП9
TTL
LS
S
ALS
AS
F
НС
АС
ACT
TTL
LS
ALS
НС
TTL
LS
S
ALS
AS
F
HC
AC
ACT
TTL
LS
S
ALS
HC
TTL
LS
S
ALS
AS
Г
HC
нет
AC
ACT
TTL
LS
S
ALS
HC
TTL
TTL
'cc
мА
(typ)
8
1,6
15
1
6,4
4,4
20 пФ
33 пФ
23 пФ
8
1,6
1,03
20 пФ
И
2,2
21,5
1,5
8,1
6,2
22 пФ
32 пФ
29 пФ
8
1,6
13
1,0
20 пФ
12
2,4
22,5
1,8
8,5
6,5
20 пФ
20 пФ
29 пФ
32 пФ
12
2,4
19,5
1,8
20 пФ
31
25
'он-
МА
(max)
-0,4
-0,4
-1
-0,4
-2
-1
-4
-24
-24
0,25
0,1
0,1
5 мкА
-0,4
-0,4
-1
-0,4
-2
-1
-4
-24
-24
0,25
0,1
0,25
0,1
5 мкА
-0,4
-0,4
-1
-0,4
-2
-1
-4
-4
-24
-24
0,25
0,1
0,25
0,1
5 мкА
0,25
0,25
1. Параметры
мА
(max)
16
8
20
8
20
20
4
24
24
16
8
8
4
16
8
20
8
20
20
4
24
24
16
8
20
8
4
16
В
20
В
20
20
4
4
24
24
16
8
20
8
4
40
40
'*•
мА
(max)
-1,6
-0,4
-2
-0,1
-0,5
-0,6
-1 мкА
-1 мкА
-1 мкА
-1,6
-0,4
-0,1
-1 мкА
-1,6
-0,4
-2
-0,1
-0,5
-0,6
-1 мкА
-1 мкА
-1 мкА
-1,6
-0,4
-2
-0,1
-1 мкА
-1,6
-0,4
-2
-0,1
-0,5
-0,6
-1 мкА
-1 мкА
-1 мкА
-1 мкА
-1,6
-0,4
-2
-0,1
-1 мкА
-1,6
-1,6
Voh.
В
(max)
-
5,5
5,5
5,5
6
-
5,5
5,5
5,5
5,5
6
-
5,5
5,5
5,5
5,5
6
30
30
ИС серий
'PLH'
НС
(max)
22
15
4,5
11
4,5
6
23
7,4
12,3
55
32
54
31
22
15
5,5
12
4,5
6,5
23
6,9
10,6
45
32
7,5
50
31
22
15
4,5
И
5
6
24
25
7,1
9,7
55
32
7,5
54
29
15
10
НС
(max)
15
15
5
8
4
5,3
23
6,8
8,8
15
28
28
25
15
15
5,5
10
4,5
5,3
23
6,4
8,7
15
28
7
13
25
15
15
5
8
4
5,3
24
25
6
9,6
15
28
7
14
21
23
30
SN74
fc-
МГц
(min)
-
-
-
-
-
-
-
-
'so.
НС
(min)
-
-
-
-
-
-
-
-
НС
(min)
-
-
-
-
-
-
-
-
SN74
и аналог
08
ЛИ1
09
ЛИ2
10
ЛА4
И
ЛИЗ
12
ЛАЮ
13
ТЛ1
14
ТЛ2
15
ЛИ4
16
ЛН5
17
ЛП4
7TL
LS
S
ALS
AS
F
НС
АС
ACT
TTL
LS
S
ALS
HC
TTL
LS
S
ALS
AS
F
HC
AC
ACT
LS
S
ALS
AS
F
HC
AC
ACT
TTL
LS
ALS
TTL
LS
TTL
LS
HC
LS
S
ALS
TTL
TTL
'cc
мА
(typ)
15,5
3,4
25
1,8
10,4
7,1
20 пФ
29 пФ
29 пФ
15,5
3,4
25
1,8
20 пФ
6
1,2
11,3
0,8
4,8
3,3
25 пФ
23 пФ
24 пФ
2,6
1В,8
1,3
7,В
5,3
25 пФ
23 пФ
28 пФ
6
1,3
0,8
17
3,5
30,5
10,3
20 пФ
2,6
17,3
1,3
31
25
'он.
мА
(max)
-0,8
-0,4
-1
-0,4
-2
-1
-4
-24
-24
0,25
0.1
0,25
0,1
5 мкА
-0,4
-0,4
-1
-0,4
-1
-4
-24
-24
-0 4
-1
-0,4
-2
-1
-4
-24
-24
0,25
0,1
0,1
-0,8
-0,4
-0,8
-0,4
-4
0,1
0,25
0,1
0,25
0,25
мА
(max)
16
8
20
8
20
20
4
24
24
16
8
20
8
4
16
8
20
8
20
20
4
24
24
8
20
8
20
20
4
24
24
16
8
8
16
8
16
8
4
8
20
8
40
40
'*.
мА
(max)
-1,6
-0,4
-2
-0,1
-0,5
-0,6
-1 мкА
-1 мкА
-1 мкА
-1,6
-0,4
-0,1
-1 мкА
-1,6
-0,4
-0,1
-0,5
-0,6
-1 мкА
-1 мкА
-1 мкА
-0,4
-2
-0,1
-0,5
-0,6
-1 мкА
-1 мкА
-1 мкА
-1,6
-0,4
-0,1
-1,6
-0,4
-1,2
-0,4
-1 мкА
-0,4
-2
-0,1
-1,6
-1,6
Voh.
В
(max)
i i i i i i i i i
5,5
5,5
5,5
5,5
6
-
i i i i i i i i
5,5
5,5
5,5
I
0,4 В
0,8 В
—
5,5
5,5
5,5
15
15
Продолжение табл.
W
НС
(max)
27
15
7
14
5,5
6,6
25
6,9
9
32
35
10
54
31
22
15
4,5
И
4,5
6
24
6,7
8,9
15
7
13
6
6,6
25
9,6
45
32
54
27
22
22
22
31
35
8,5
45
15
10
W
НС
(max)
19
20
7,5
10
5,5
6,3
25
6,5
8,2
24
35
10
15
25
15
15
5
10
4,5
5,3
24
7
8,2
20
7,5
10
5,5
6,5
25
8,7
15
28
18
22
27
22
22
31
35
9
20
23
30
fc
МГц
(min)
i i i i i i i i i
i t • i i
i i i i i i i i i
i i i i i i i i
-
;
;
-
-
НС
(min)
i t i i i i i i i
i i i i i
> i i i i i i i i
i i i i i i > i
-
-
-
-
П2.1
'«¦
HC
(min)
i i i i i i i t i
i i i i i
i i i i i i i i i
i i i i i i i i
;
-
-
-
-
-
51 Пух&льскнй Г. И., Новосельцева Т. Я.
802
Приложение 2. Параметры интегральных схем
2.1 ¦ Параметры ИС серий SN74
803
S/V74
и а
18
-
19
-
20
ЛА1
21
ЛИ6
22
ЛД7
23
ЛЕ2
24
-
25
ЛЕЗ
26
ЛАИ
27
ЛЕ4
28
ЛЕ5
шлог
LS
LS
TTL
LS
S
ALS
AS
Г
НС
АС
ест
LS
ALS
AS
Г
НС
АС
ОСТ
TTL
LS
S
ALS
7TL
IS
TTL
TTL
LS
TTL
LS
ALS
AS
F
HC
AC
XT
TTL
LS
ALS
'со
mA
(typ)
4,5
13,5
4
0,8
7,5
0,5
3,2
2,2
20 пф
19 пф
27 пф
1,7
1,1
5,2
4,7
38 пф
38 пф
37 пф
4
0,8
6,5
0,5
9
8,8
9
8
1,6
13
2,7
1,5
7,3
6,1
27 пф
24 пф
27 пф
22,5
4,4
3,7
'он-
мА
(тех)
-0,4
-0,4
-0,4
-0,4
-1
-0,4
-2
-1
-4
-24
-24
-0,4
-0,4
-2
-1
-4
-24
-24
0,25
0,1
0,25
0,1
-0,8
-0,4
-0,8
1
1
-0,8
-0,4
-0,4
-2
-1
-4
-24
-24
-2,4
-1,2
-2,6
мА
(тех)
8
8
16
8
20
8
20
20
4
24
24
8
8
20
20
4
24
24
16
8
20
8
16
8
16
16
8
16
8
8
20
20
4
24
24
48
24
24
V
мА
{тих)
-0,05
-0,05
-1,6
-0,4
-2
-0,1
-0,5
-0,6
-1 мкА
-1 мкА
-1 мкА
-0,4
-0,1
-0,5
-0,6
-1 мкА
-1 мкА
-1 мкА
-1,6
-0,4
-2
-0,1
-1,6
-0,05
-1,6
-1,6
-0,4
-1,6
-0,4
-0,1
-0,5
-0,6
-1 мкА
-1 мкА
-1 мкА
-1.6
-0,4
-0,1
VOH.
В
{тех]
В
0,4 В
0,9 В
S
0,4 В
0,9 В
_
_
_
_
_
-
-
-
_
_
_
-
5,5
5,5
5,5
5,5
_
I
0,4 В
0,9 В
_
15
15
_
-
_
-
-
Продолжение табл.
НС
(max)
20
20
22
15
4,5
\\
5
6
2В
6,7
9,1
15
15
6
5,3
28
8,8
9,8
45
32
7,5
45
22
20
22
24
32
15
15
15
5,5
5,5
23
7,7
10,1
9
24
8
w
НС
(лих)
55
30
15
15
5
10
4,5
5,3
28
7,3
9,2
20
10
6
5,5
28
6,9
8,9
15
28
7
18
15
40
15
17
28
U
15
9
4,5
4,5
23
8,1
9,4
12
24
7
1с.
МГц
(mln)
-
-
_
_
_
_
_
_
_
-
_
_
_
_
_
_
-
_
_
_
-
_
-
_
_
-
_
_
_
_
_
-
_
-
НС
(mln)
-
-
_
_
_
_
_
_
-
-
_
_
_
_
-
_
_
_
-
_
-
_
-
_
_
_
_
_
-
_
-
П2.1
НС
(mln)
-
-
_
_
_
_
_
_
-
_
_
_
_
_
_
-
_
_
-
-
-
_
_
_
_
_
_
-
-
S/V74
30
ЛД2
31
32
ЛЛ1
33
ЛЕН
34
ЛИ9
35
36
37
ЛА12
38
ЛА13
39
40
ЛД6
т.
LS
S
ALS
AS
Г
НС
АС
ОСТ
LS
TTL
LS
S
ALS
AS
Г
НС
АС
ОСТ
TTL
LS
ALS
ALS
AS
АС
ОСТ
ALS
НС
TTL
LS
S
ALS
TTL
LS
S
ALS
TTL
TTL
LS
S
ALS
'ее-
мА
(«И»
2
0,4В
4,3
0,38
2
1,5
22 пф
42 пф
41 пф
7,7
19
4
28
2,3
11,9
8,2
20 пФ
24 пф
25 пф
22,5
4,3
3,7
4,1
14,4
27 пФ
29 пф
3,4
20 пф
21,5
3,5
33
2,8
19,5
3,5
33
2,8
54
10,5
l|8
17,5
1,4
'он.
мА
(лих)
-0,4
-0,4
-1
-0,4
-2
-1
-4
-24
-24
-0,4
-0,8
-0,4
-1
-0,4
-2
-1
-4
-24
-24
0,25
0,25
0,1
-0,4
-2
-24
-24
0,1
-4
-1,2
-1,2
3,0
2,6
0,25
0,25
0,25
0,1
0,25
-1,2
-1,2
-3
-2,6
мА
тех)
16
8
20
8
20
20
4
24
24
8
16
8
20
8
20
20
4
24
24
48
24
24
8
20
24
24
8
4
48
24
60
24
48
24
60
24
80
48
24
60
24
V
мА
(т«х)
-1,6
-0,4
-2
-0,1
-0,5
-0,6
-1 мкА
-1 мкА
-1 мкА
-0,2
-1,6
-0,4
-2
-0,1
-0,5
-0,6
-1 мкА
-1 мкА
-1 мкА
-1,6
-0,4
-0,1
-0,1
-0,1
-1 мкА
-1 мкА
-0,1
-1 мкА
-1,6
-0,4
-4
-0,1
-1,6
-0,4
-4
-0,1
-1,6
-1.6
-0,4
-4
-0,1
'ОН'
В
max)
_
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
5,5
5,5
5,5
_
-
-
-
5,5
-
_
-
-
-
5,5
5,5
5,5
5,5
5,5
_
-
-
-
Продолжение табл.
W
НС
[max)
22
15
6
10
5
5,5
33
7,2
8,5
-
15
22
7
14
5,8
6,6
25
6,7
9
15
32
33
15
5,5
6,9
9,9
50
25
22
24
6,5
8
22
32
10
33
22
22
24
6,5
8
НС
(тех)
15
20
7
12
4,5
5
33
7,4
8,7
-
22
22
7
12
5,8
6,3
25
5,9
8
18
28
12
10
6
6,8
8,9
14
25
15
24
6,5
7
18
28
10
12
18
15
24
6,5
7
/с
МГц
mln)
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
НС
mln)
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
—
-
-
-
-
-
—
-
-
-
-
-
-
-
-
-
112.1
НС
mln)
-
-
-
-
-
-
-
-
—
-
-
-
-
-
-
-
-
-
—
-
-
-
-
-
-
-
-
-
-
-
-
-
-
—
-
-
-
-
-
51*
804
Приложение 2. Параметры интегральных схем
2.1 ¦ Параметры ИС серий SN74
805
SN74
и аналог
42
ИД6
45
46
47
48
49
ГП4
50
ЛР1
51
ЛР11
53
ЛРЗ
54
ЛР13
55
ЛР4
56
57
63
64
ЛР9
65
ЛР10
68
TTL
LS
НС
TTL
TTL
TTL
LS
TTL
LS
LS
TTL
TTL
LS
S
НС
TTL
TTL
IS
IS
LS
LS
LS
S
S
LS
мА
(fyp)
28
7
39 пФ
43
64
' 64
7
53
25
8
5,7
5,7
1,1
10,9
25 пФ
4,6
4,6
0,9
0,6
17
17
8
7,8
7,3
36
'он-
мА
(max)
-0,8
-0,4
-4
1,0
0,25
0,25
0,25
-0,4
-0,1
0,25
-0,4
-0,4
-0,4
-1
-4
-0,4
-0,4
-0,4
-0,4
-1,0
-1,0
-0,4
-1
0,25
-1,0
мА
(max]
16
8
4
80
40
40
24
6,4
6
8
16
16
8
20
4
16
16
8
8
16
16
8
20
20
16
'u.
мА
(max)
-1,6'
-0,4
-1 мкА
-1,6
-1,6
-1,6
-0,4
-1,6
-0,4
-0,1
-1,6
-1,6
-0,4
-2
-1 мкА
-1,6
-1,6
-0,4
-0,4
-3,2
-3,2
-
-2
-2
-1,2
В
(max;
-
30
30
15
15
-
5,5
-
-
-
-
-
-
-
-
-
5,5
Продолжение табл.
W
НС
(max)
30
30
38
50
100
100
100
100
100
100
22
22
20
5,5
35
22
22
20
20
ci -»¦ a
25
Cl-cQ
30
45
5,5
7,5
Cl -»- Q
21
НС
(max)
30
30
38
50
100
100
100
100
100
100
15
15
20
5,5
35
15
15
20
20
C2-». a
35
C2-)- Q
35
25
5,5
8,5
C2-M3
29
fe-
МГц
{mln)
-
-
-
-
-
-
-
-
-
-
15
15
-
-
-
40
HC
{mln)
—
-
-
-
-
-
-
-
-
-
-
25
25
-
-
-
25
112.1
HC
{mln)
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
SN74
И аняппг
69
-
70
72
ТВ1
73
_
74
ТМ2
75
ТМ7
76
ТВЗ
77
ТМ5
78
-
82
83
тз
85
СП1
LS
TTL
TTL
TTL
LS
НС
TTL
LS
S
ALS
AS
F
НС
ИСТ
АС
ACT
7TL
LS
НС
TTL
LS
НС
НС
LS
НС
TTL
TTL
LS
TTL
LS
'ее.
мА
«УР)
36
13
10
10
4
30 пФ
17
4
15
2,4
10,5
10,5
35 пФ
35 пФ
30 пФ
30 пФ
32
6,3
46 пФ
20
4
36 пФ
16 пФ
4
36 пФ
35
66
22
55
10,4
'он.
мА
(max)
-1,0
-0,4
-0,4
-0,4
-0,4
-4
-0,4
-0,4
-1
-0,4
-2
-1
-4
-4
-24
-24
-0,4
-0,4
-4
-0,4
-0,4
-4
-4
-0,4
-4
-0,4
-0,8
-0,4
-0,4
-0,4
'«.
мА
(max)
16
16
16
16
8
4
16
8
20
8
20
20
4
4
24
24
16
8
4
16
8
4
4
8
4
16
16
8
16
8
'и.'
мА
(max)
-1,2
-3,2
-3,2
-3,2
-0,8
-1 мкА
-3,2
-0,8
-6
-0,4
-1,8
-1,8
-1 мкА
-1 мкА
-1 мкА
-1 мкА
-6,4
-1,6
-1 мкД
-3,2
-0,8
-1 мкА
-1 мкА
-1,6
-1 мкА
-6,4
-1,6
-0,8
-4,8
-1,2
VOH'
В
(max)
-
-
-
-
_
-
-
-
-
-
-
-
-
-
_
-
_
-
-
-
-
-
-
-
-
-
-
-
-
Продолжение табл.
НС
(max)
С1-КЗ
21
с->- <з
50
с-»- <з
40
с-> а
40
20
39
С-КЗ
40
40
9
18
9
9,2
44
35
8,2
9,4
l->- a
30
18
33
с-»- <з
40
20
36
l->- a
30
с-»- <з
20
32
co-+so
40
24
24
В-* F
35
45
НС
(max)
С2-»- <3
54
Я-»- <3
50
я-»- <з
40
R->- <3
40
20
39
r->- <з
40
40
13,5
15
10,5
10,5
58
44
9
12,5
в-» а
40
19
30
R-»- C
40
20
39
D -> С
33
r->- a
20
39
вг*Л
40
16
22
/->¦ F
20
26
/с-
МГц
mln)
50
20
15
15
30
25
15
25
75
34
105
100
25
22
125
100
20
20
20
15
30
25
tw,HC
20
30
25
-
-
-
-
fsi/.
НС
mln)
25
20
0
0
20
30
20
20
3
15
4,5
3
25
15
3,5
4,5
20
20
25
0
25
38
25
20
30
-
-
-
-
112.1
HC
{mln)
-
5
0
0
0
0
5
5
2
0
0
1
0
0
0
0
5
5
5
0
0
0
5
0
0
-
-
-
-
52 Пухальскж» Г. И., Новосельцева Т. Я.
806
Приложение 2. Параметры интегральных схем
2.1. Параметры ВС серий SN74
807
SN74
85
СП1
86
ЛП5
90
ИЕ2
91
92
ИЕ4
93
ИЕ5
95
ИР1
96
97
ИЕ8
100
107
ТВ6
109
ТВ15
S
НС
TTL
LS
S
ALS
AS
НС
TTL
LS
LS
TTL
LS
TTL
LS
TTL
IS
AS
TTL
IS
TTL
TTL
TTL
LS
HC
TTL
LS
ALS
AS
F
HC
AC
ACT
MA
СУР)
73
80 пф
30
6,1
50
3,9
16,5
35 пф
26
9
12
26
9
26
9
39
13
23,5
48
12
69
64
10
4
35 пф
9
4
2,4
11,5
11,7
35 пф
32 пф
31 пф
'он-
мА
(max)
-1
-4
-0,8
-0,4
-1
-0,4
-2
-4
-0,8
-0,4
-0,4
-0,8
-0,4
-0,8
-0,4
-0,8
-0,4
-2
-0,4
-0,4
-0,4
-0,4
-0,4
-0,4
-4
-0,8
-0,4
-0,4
-2
-1
-4
-24
-24
мА
(max)
20
4
16
8
20
8
20
4
16
8
8
16
8
16
В
16
8
20
16
8
16
16
16
8
4
16
8
8
20
20
4
24
24
'а.
мА
(max)
-6
-1 мкА
-1,6
-0,8
-2
-0,1
-0,1
-1 мкА
-3,2
-1,6
-0,4
-3,2
-1,6
-3,2
-1,6
-з.г
-0,4
-1
-1,6
-0,4
-1,6
-12,8
-3,2
-0,8
-1 мкА
-4,8
-0,8
-0,4
-1,8
-1.8
-1 мкА
-1 мкА
-1 мкА
"он.
В
(max'
_
-
_
-
-
-
-
-
-
-
-
-
-
-
-
_
-
-
_
-
-
-
-
-
-
-
-
-
-
-
-
-
Продолжение табл.
Р1Л.
НС
(max)
В-». F
16,5
58
30
30
10,5
17
3,6
25
С1-М30
18
18
40
С1-М30
18
18
С1-М30
18
IB
27
27
10
40
40
С-»- У
39
D-»- Q
30
С-> Q
40
20
32
с-», a
28
40
18
9
9,2
44
8,8
9,1
tpHL.
НС
(max)
/-»¦ F
10,5
50
22
22
10,5
12
3,5
25
С2-МЗЗ
35
35
40
С2-МЗЗ
35
35
С2-МЗЗ
51
51
32
32
9,5
55
55
R-> Y
36
L-t- Q
30
R-y Q
40
20
39
R-> Q
35
40
15
10,5
10,5
58
9,6
11,8
fc-
МГц
(min)
-
-
-
-
-
-
-
-
32
32
10
32
32
32
32
25
25
100
10
25
25
tw,HC
20
15
30
25
25
25
34
105
90
25
100
100
HC
{mLn)
-
-
-
-
-
-
-
-
25
25
25
25
25
25
25
15
20
2
30
30
25
20
0
25
25
10
35
15
5,5
3
25
4,5
5,5
Ш.1
'и-
HC
-
-
-
-
-
-
-
-
-
-
0
0
0
-
-
0
10
3
0
0
20
5
0
20
0
6
5
0
0
1
0
0
0
SN74
и аналог
111
112
ТВ9
ИЗ
ТВ10
114
ТВ11
116
120
121
АГ1
122
123
АГЗ
124
ГТ1
125
ЛП8
126
-
128
ЛЕ6
TTL
LS
S
ALS
НС
LS
S
ALS
F
НС
LS
S
ALS
F
НС
TTL
TTL
TTL
TTL
LS
TTL
LS
S
TTL
LS
НС
TTL
LS
НС
TTL
'ее
мА
«УР)
14
4
15
2,5
12
35 п4
4
15
2,5
12
35 пФ
4
15
2,5
12
50 пф
50
51
18
23
6
46
6
105
32
И
45 пф
36
12
45 пф
22,5
'он.
мА
(max)
-0,8
-0,4
-1
-0,4
-1
-4
-0,4
-1
-0,4
-1
-4
-0,4
-1
-0,4
-1
-4
-0,8
-2,4
-0,4
-0,8
-0,4
-0,8
-0,4
-1
-5,2
-2,6
-6
-5,2
-2,6
-6
-42,4
иА
(max
16
8
20
8
20
4
8
20
8
20
4
8
20
8
20
4
16
48
16
16
8
16
8
20
16
24
6
16
24
6 ¦
48
'*-
мА
(max)
-4,8
-0,8
-7
-0,4
-3
-1 мкА
-0,8
-7
-0,4
-3
-1 мкА
-1,6
-14
-0,4
-3
-1 мкА
-2,4
-3,2
-3,2
-3,2
-0,4
-3,2
-0,4
-2
-1,6
-0,4
-1 мкА
-1.6
-0,4
-1 мкА
-1,6
Von-
В
(max'
-
-
•
—
-
-
-
_
-
-
Продолжение
НС
(max)
С-». С
30
С-»- С
20
7
19
7,5
31
С-КЗ
20
7
19
7
35
С-КЗ
20
7
19
8,5
44
D-f a
18
С-> Y
25
-
-
-
-
_
-
_
_
-
-
-
-
-
-
18
18
30
18
18
30
9
W
НС
(max)
R-». С
30
R-»- С
20
7
18
7,5
41
r-c a
20
7
16
7
41
R-»- <з
20
7
18
7,5
44
?.-> а
30
С-е?
16
-
-
-
-
25
25
30
25
35
30
12
/г.
МГц
(т(л)
}
20
30
80
30
100
20
30
80
30
100
25
30
80
30
90
20
tw,HC
IB
_
tw,HC
50
40
40
tw,HC
40
60
-
-
-
табл
НС
(m(n)
0
25
7
22
5
25
20
7
22
5
25
25
7
22
5
25
В
-
-
-
-
-
-
-
П2.1
НС
{mln)
30
0
Q
0
о
0
20
о
о
о
0
Q
Q
о
Q
0
8
_
-
-
-
-
-
808
Приложение 2. Параметры интегральных схем
2.1. Параметры ИС серий SN74
809
SN74
и аналог
130
131
132
ТЛЗ
133
134
ЛД19
135
136
ЛП12
137
138
ИД7
139
ИДИ
140
ЛД16
ГЛ.
ALS
AS
ГЛ.
IS
S
НС
S
ALS
НС
S
S
TTL
IS
ALS
AS
LS
ALS
AS
HC
нет
LS
s
ALS
AS
F
HC
нет
AC
LS
s
ALS
AS
F
HC
нет
S
Ice-
mA
(fyp)
46
5
15,5
20,5
7,1
36
20 пФ
4,3
0,4
24 пФ
10
65
30
6,1
3,9
16,5
11
5
15
85 пф
85 пФ
6,3
49
5
13
13
85 пФ
85
51
6,8
60
8
13
13
25 пФ
25 пФ
17,5
'он.
мА
(max)
-0,8
-0,4
-2
-0,8
-0,4
-1
-4
-1
-0,4
-4
-6,5
-1
0,25
0,1
0,1
2
-0,4
-0,4
-2
-4
-4
-0,4
-1
-0,4
-2
-1
-4
-4
-24
-0,4
-1
-0,4
-2
-1
-4
-4
-40
мА
(max)
16
8
20
16
8
20
4
20
8
4
20
20
16
8
8
20
8
8
20
4
4
8
20
8
20
20
4
4
24
8
20
8
20
20
4
4
60
'*¦
мА
(max)
-3,2
-0,1
-0,5
-1,2
-0,4
-2
-1 мкА
-2
-0,1
-1 мкА
-2
-2
-1,6
-0,8
-0,1
-0,1
-0,4
-0,1
-1,0
-1 мкД
-1 мкА
-0,4
-2
-0,1
-0,5
-0,6
-1 мкА
-1
-1
-0,4
-2
-0,1
-0,5
-0,6
-1 мкА
-1 мкА
-4
В
(max)
-
_
0,4 В
0,8 6
—
-
-
5,5
5,5
5,5
5,5
-
-
-
-
Продолжение табл.
'pop
НС
(max)
-
С-»- F
25
14,5
22
22
10,5
31
6
11
38
7,5
15
22
30
50
10,5
А-> F
38
20
12,5
48
48
А-* F
41
12
22
10
9
45
45
8,8
А-> F
38
12
14
6
9
44
44
6,5
<PHL.
НС
(max)
-
?->¦ F
20
10
22
22
13
31
7
25
38
14
15
55
30
15
4,3
L-* F
38
22
14
48
52
?->¦ F
38
И
17
10
9
39
42
8,3
?-»¦ F
32
10
15
5
8
44
44
6,5
fc-
МГц
(min)
40
50
100
-
-
-
-
-
tw,HC
15
10
4,5
20
33
-
-
-
НС
(min)
-
10
3,5
-
—
-
-
-
10
10
4
19
19
-
-
-
112.1
'н.
НС
(min)
-
0
0
-
-
-
-
-
10
5
1
5
5
-
-
-
SN74
и аналог
141
ИД1
143
144
145
ИДЮ
147
ИВЗ
148
ИВ1
150
КП1
151
КП7
152
КП5
153
КП2
154
идз
155
ИД4
156
ИД5
ГЛ.
ГЛ.
ГЛ.
ГЛ.
LS
TTL
LS
НС
ГЛ.
LS
НС
7TL
ГЛ.
LS
S
ALS
AS
Г
НС
НС
гл.
LS
S
ALS
AS
F
НС
TTL
НС
гл.
LS
TTL
LS
ALS
'ее-
мА
(<УР)
16
56
56
43
7
46
11
80 пФ
37,5
11
80 пФ
40
29
6
45
7,5
18,6
13,5
70 пФ
70 пФ
36
6,2
45
7,5
18,5
12
40 пФ
34
96 пФ
25
6,1
25
6,1
5
'он.
мА
(max)
50 мкА
0,6
0,6
0,25
0,25
-0,8
-0,4
-4
-0,8
-0,4
-4
-0,8
-0,8
-0,4
-1
-2,6
-15
-1
-6
-6
-0,8
-0,4
-1
-2,6
-15
-1
-6
-0,8
-4
-0,8
-0,4
0,25
0,1
0,1
'со
мА
(max)
7
22
11,2
80
80
16
8
4
16
8
4
16
16
8
20
24
48
20
6
6
16
8
20
24
48
20
6
16
4
16
8
16
8
8
'п.
мА
(max)
-3,2
-2,4
-2,4
-1,6
-0,4
-1,6
-0,8
-1 мкА
-3,2
-0,8
-1 мкА
-1,6
-1,6
-0,4
-2
-0,1
-1
-0,6
-1 мкД
-1 мкД
-1,6
-0,4
-2
-0,1
-1
-0,6
-1 мкА
-1,6
-1 МКД
-1,6
-0,4
-1,6
-0,4
-0,1
Voh.
В
(max)
60
7
15
15
15
-
-
_
-
-
-
-
-
_
_
_
-
-
-
-
_
-
_
-
-
_
-
5,5
5,5
5,5
Продолжение табл.
tPLH,
НС
(max)
_
40
40
50
50
19
33
48
30
55
49
А-*ЪО
35
А-*йО
38
43
18
24
15
14
63
A-*DO
43
34
38
18
21
12,5
12
38
А-? F
36
45
32
27
34
48
55
fP*.
НС
(max)
..
45
45
50
50
19
23
48
30
40
49
?->-D0
30
27
32
12
15
11
11
49
33
23
26
9
15
8 »
8
35
?-»¦ F
30
45
32
30
34
51
25
fc
МГц
(min)
_
18
18
-
_
-
-
_
-
-
-
_
_
_
_
_
-
-
_
_
-
_
-
_
-
_
-
-
tsu,
HC
(min)
.
60
60
_
-
-
-
_
-
-
_
_
_
_
_
_
-
-
_
_
_
-
_
-
_
-
_
_
-
112.1
tH,
HC
(min)
_
-
-
_
-
_
-
_
-
-
_
_
_
_
-
-
_
_
_
-
_
-
-
_
_
-
1
810
Приложение 2. Параметры интегральных схем
2.1. Параметры ИС серий SN74
811
SN74
и аналог
157
КП16
158
КП18
159
ИД! 9
160
ИЕ9
161
ИЕ10
162
ИЕН
163
ИЕ18
7TL
IS
S
ALS
AS
F
НС
LS
S
ALS
AS
F
HC
TTL
TTL
IS
ALS
AS
F
HC
TTL
LS
ALS
AS
F
HC
TTL
LS
S
ALS
AS
F
HC
TTL
LS
S
ALS
AS
F
HC
'ее-
mA
(fyp)
30
9,7
50
6
17,5
15,5
40 пФ
4,8
39
5
15,6
10
40 пФ
34
60,5
18,5
12
35
37
60 пФ
60,5
18,5
12
35
37
60 пФ
60,5
18,5
95
12
35
37
60 пФ
60,5
18,5
95
12
35
37
60 пФ
'он.
мА
(max)
-0,8
-0,4
-1
-0,4
-2
-1
-6
-0,4
-1
-0,4
-2
-1
-6
50 мкД
-0,8
-0,4
-0,4
-2
-1
-4
-0,8
-0,4
-0,4
-2
-1
-4
-0,8
-0,4
-1
-0,4
-2
-1
-4
-0,8
-0,4
-1
-0,4
-2
-1
-4
мА
(max;
16
8
20
8
20
20
6
8
20
8
20
20
6
16
16
8
8
20
20
4
16
8
8
20
20
4
16
8
20
8
20
20
4
16
8
20
8
20
20
4
'а.
мА
(max)
-1,6
-0,8
-4
-0,1
-0,5
-0,6
-1 мкА
-0,4
-4
-0,1
-1
-0,6
-1 мкА
-1,6
-3,2
-0,8
-0,2
-1,5
-1,2
-1 мкА
-3,2
-0,8
-0,2
-1,5
-1,2
-1 мкА
-3,2
-0,8
-4
-0,2
-1,5
-1,2
-1 мкА
-3,2
-0,8
-4
-0,2
-1,5
-1,2
-1 мкА
"он.
В
(max
_
_
-
-
-
-
-
_
-
-
-
5,5
-
-
-
-
-
-
-
_
_
-
-
-
_
-
-
-
-
-
-
-
-
-
-
-
-
Продолжение табл.
<РШ.
НС
(max)
Dl-W)
14
14
7,5
14
6
7
32
15
6
15
5
7
32
A-*- F
36
с->- a
29
27
20
13
И
51
с-*- a
29
27
20
13
И
51
c-> a
29
27
15
20
13
11
51
с-* a
29
27
15
20
13
11
51
W
HC
(max)
A-*DO
27
27
12,5
24
11
11
31
A-mo
24
12
18
10,5
9,5
31
?-»¦ F
36
r->- a
35
35
24
13
13
53
r-> a
35
35
24
13
13
53
C-f P4
35
35
25
20
16,5
15
54
С-»- Р4
35
35
25
20
16,5
15
54
fc
МГц
(mln)
_
_
_
-
-
-
25
25
40
75
90
25
25
25
40
75
90
25
25
25
40
40
75
90
25
25
25
40
40
75
90
25
HC
(mln)
_
_
-
_
_
_
-
-
25
25
15
8
11,5
43
25
25
15
8
11,5
43
25
25
14
15
12
11,5
43
25
25
14
15
12
11,5
43
П2.1
HC
(mln)
_
_
_
_
-
_
_
_
_
-
-
0
3
0
0
2
0
0
3
0
0
2
0
0
3
3
0
0
2
0
0
3
3
0
0
2
0
SN74
и аналог
164
ИР8
165
ИР9
166
ИР10
167
-
168
ИЕ16
169
ИЕ17
170
ИР32
171
-
172
РПЗ
173
ИР15
174
ТМ9
TTL
LS
ALS
HC
TTL
LS
ALS
HC
TTL
LS
ALS
HC
TTL
S
ALS
AS
F
LS
S
ALS
AS
T
TTL
LS
LS
TTL
TTL
LS
HC
TTL
LS
S
*cc-
мА
(fyp)
37
16
10
135 пФ
42
18
16
75 пФ
90
20
16
50 пФ
54
100
15
41
38
28
100
15
41
38
127
25
14
112
50
19
29 пФ
45
16
90
'он.
мА
(max)
-0,4
-0,4
-0,4
-4
-0,8
-0,4
-0,4
-4
-0,8
-0,4
-0,4
-4
-0,4
-1
-0,4
-2
-1
-1,2
-1
-0,4
-2
-1
0,03
0,1
-0,4
-5,2
-5,2
-2,6
-6
-0,8
-0,4
-1
мА
(max)
8
8
8
4
16
8
8
4
16
8
8
4
16
20
8
20
20
24
20
8
20
20
16
8
8
16
16
24
6
16
8
20
'а.
мА
(max)
-1,6
-0,4
-0,1
-1 мкА
-3,2
-0,4
-0,1
-1 мкА
-1,6
-0,4
-0,1
-1 мкА
-3,2
-4
-0,2
-1
-1,2
-0,4
-4
-0,2
-1
-1,2
-1,6
-0,8
-0,4
-1,6
-1,6
-0,4
-1 мкА
-1,6
-0,4
-2
Von-
В
(max)
_
-
-
-
-
-
-
-
-
-
-
-
-
-
_
_
-
-
-
5,5
5,5
-
-
_
-
-
-
-
Продолжение табл.
fPLH.
НС
(max)
с-> a
32
32
11
44
с-»- a
31
25
16
38
с-у a
30
25
13
38
С-»- У
39
с-»- a
15
20
13
13
с-> a
25
15
20
13
13
Ы-*дО
45
45
с-»- a
30
RA-*DO
45
с-»- a
43
30
50
с-»- a
35
25
17
<PHL.
НС
(max)
я-»- a
42
36
12
51
L-c Q
40
35
26
38
R-c a
35
30
10
30
R-). Y
36
U-y Pi
22
19
13
17,5
U-> P4
35
22
19
13
12,5
RD-t-DO
30
30
r->- a
40
C^W
50
r->- a
27
35
50
R-)- Q
35
30
22
fc
МГц
(mln)
25
25
60
25
20
25
25
25
25
25
60
25
25
40
40
75
90
20
40
40
75
90
tu,nc
25
25
20
20
25
30
25
25
30
75
HC
(mln)
15
15
25
45
45
25
20
30
36
25
20
15
8
18
35
20
15
8
12,5
15
15
25
45
17
17
25
25
25
5
П2.1
<„.
HC
(mln)
5
5
0
5
0
0
5
0
0
5
20
1
0
0
0
0
1
0
0
0
15
15
5
0
10
3
0
5
5
3
812
Приложение 2. Параметры интегральных схем
2.1. Параметры ИС серий SN74
813
SN74
и аналог
174
ТМ9
175
ТМ8
176
-
177
-
178
179
-
180
ИП2
181
ипз
182
ИП4
183
WH5
184
ПР6
185
ПР7
190
ИЕ12
ALS
AS
F
НС
ГЛ.
LS
S
ALS
AS
F
НС
ГЛ.
7TL
ГЛ.
TTL
TTL
НС
TTL
LS
S
AS
TTL
S
AS
LS
TTL
TTL
TTL
LS
ALS
*ee.
mA
((yp)
11
30
30
27 пФ
30
11
60
14
22,5
22,5
30 пФ
30
30
46
45
34
60 пФ
91
20,5
120
135
45
69
23
10
56
56
65
20
12
'он.
мА
(max)
-0,4
-2
-1
-4
-0,8
-0,4
-1
-0,4
-2
-1
-4
-0,8
-0,8
-0,8
-0,8
-0,8
-4
-0,8
-0,4
-1
-2
-0,8
-1
-2
-0,4
0,1
0,1
-0,8
-0,4
-0,4
'«¦
мА
(max)
8
20
20
4
16
8
20
8
20
20
4
16
16
16
16
16
4
1Б
8
20
20
16
20
20
8
12
12
16
8
8
мА
(max)
-0,1
-0,5
-0,6
-1 мкА
-1,6
-0,4
-2
-0,1
-0,5
-0,6
-1 мкД
-4,8
-4,8
-1,6
-1,6
-3,2
-1 мкА
-8
-2
-10
-12
-16
-16
-4
-1.2
-1
-1
-4,8
-1.2
-0,2
8
(max)
-
-
_
-
-
-
_
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
_
5,5
5,5
-
-
-
Продолжение табл.
НС
(max)
С-»- Q
17
10
11
40
С-» Q
35
25
17
17
10
9,5
38
el-»- a
17
С\ ->¦ п
17
26
с-> a
26
I-» РЕ
68
65
Sum
41
38
18,5
12
С0->С!
22
10
10
15
?->¦ У
35
Е-f У
35
с-»- a
36
36
18
W
НС
(max)
Я-»- Q
23
14
15
40
Я-»- Q
35
30
22
23
13
13
38
С2-М32
26
C2-.-Q2
75
35
S-» Q
36
U F0
68
61
biff
50
41
23
16
Р0->- Р
22
10
7,5
33
Х->- У
40
X-f У
40
L-f Q
50
50
30
1с-
МГц
(min)
50
100
80
25
25
30
75
50
100
100
25
35
35
25
25
-
-
-
-
-
-
-
-
-
_
-
-
20
20
25
НС
(min)
10
6
5
25
25
25
5
10
6
5
25
20
20
35
35
-
-
-
-
-
-
-
-
-
-
-
20
30
20
112.1
fH-
НС
(min)
0
1
0
0
5
5
3
0
1
1
0
25
25
5
5
-
-
-
-
-
-
-
-
-
-
-
0
5
5
SN74
и аналог
190
ИЕ12
191
ИЕ13
192
ИЕ6
193
ИЕ7
194
ИР11
195
ИР12
196
ИЕН
197
ИЕ15
198
ИР13
199
-
221
ДГ4
НС
TTL
LS
ALS
НС
ГЛ.
LS
ALS
НС
TTL
LS
ALS
НС
ГЛ.
LS
S
AS
НС
7TL
LS
S
AS
НС
TTL
LS
S
ГЛ.
LS
S
ГЛ.
гл.
гл.
LS
'ее-
мА
«УР)
50 пФ
65
20
12
50 пФ
65
19
12
50 пФ
65
19
12
50 пФ
39
15
85
34
65 пФ
39
14
70
34
65 пФ
48
16
75
48
16
75
90
90
46
19
'он-
мА
(max)
-4
-0,8
-0,4
-0,4
-4
-0,4
-0,4
-0,4
-4
-0,4
-0,4
-0,4
-4
-0,8
-0,4
-1
-2
-4
-0,8
-0,4
-1
-2
-4
-0,8
-0,4
-1
-0,8
-0,4
-1
-0,8
-0,8
-0,8
-0,4
мА
(max]
4
16
8
8
4
16
8
8
4
16
8
8
4
16
8
20
20
4
16
8
20
20
4
16
8
20
16
8
20
16
16
16
8
мА
(max)
-1 мкА
-4,8
-1,2
-0,2
-1 мкА
-1,6
-0,4
-0,2
-1 мкД
-1,6
-0,4
-0.2
-1 мкА
-1,6
-0,4
-2
-1
-1 мкД
-1,6
-0,4
-2
-1
-1 мкА
-4,8
-2,4
-10
-4,8
-2,4
-8
-1,6
-1,6
-3,2
-0,8
Voh.
8
(max;
-
_
_
-
_
-
_
-
_
_
_
-
-
-
-
-
-
_
-
_
-
_
_
-
-
-
-
-
-
-
Продолжение табл.
нс
(max)
С-»- Q
48
С-»- Q
36
36
18
48
CU-у Q
47
47
19
63
CU-> Q
47
47
19
63
С-.Й
26
26
16,5
7
36
с-> a
26
26
16,5
10,5
36
С1-К2
15
20
10
Cl-> Q
15
21
10
С-» Q
30
С-у Q
30
s-> a
80
80
W
НС
(max)
L->- <3
66
L->- Q
50
50
30
66
l-»- a
40
40
30
65
40
40
30
65
!-,(!
30
30
18,5
12
38
R-> Q
30
30
18,5
11,5
38
l-» a
36
45
18
l-»- a
36
45
18
ь а
35
R-f Q
35
я-»- a
40
65
fc-
МГц
(min)
17
20
20
30
17
25
25
25
17
25
25
30
17
25
25
70
BO
25
30
30
70
70
25
50
30
100
50
30
100
25
25
tw,HC
50
50
fsu.
HC
(min;
51
20
30
20
51
20
20
20
28
20
20
20
28
30
30
11
В
25
25
25
11
8
25
15
15
6
15
15
6
20
20
15
15
П2.1
fH-
HC
(min)
5
0
5
5
5
3
5
8
5
3
5
8
5
0
0
3
0
0
0
0
3
0,5
0
20
10
3
20
10
3
0
0
_
-
814
Приложение 2. Параметры интегральных схем
2.1. Параметры ИС серий SN74
815
Продолжение табл. П2.1
til
SN74
и аналог
229
-
230
-
231
-
232
-
233
-
237
238
-
239
-
240
АПЗ
241
ДП4
ALS
ALS
AS
ALS
AS
ALS
ALS
HC
нет
НС
нет
ИС
LS
S
ALS
AS
Т
вст
НС
нет
АС
ACT
LS
S
ALS
AS
F
BCT
HC
нет
AC
ACT
'ее-
mA
(fyp)
95
11,5
33,3
11,3
29,6
75
88
85 пФ
85 пф
85 пФ
85 пФ
25 пФ
24
93,3
10,3
28,6
37
25
35 пФ
40 пФ
39 пФ
47 пФ
25,3
111,6
13,6
39,3
53,3
27,2
35 пФ
40 пФ
26 пФ
27 пФ
'«.
мА
(max)
-1,6
-15
-15
-15
-15
-1,6
-1,6
-4
-4
-4
-4
-4
-15
-15
-15
-15
-15
-15
-6
-6
-24
-24
-15
-15
-15
-15
-15
-15
-6
-6
-24
-24
мА
(max)
24
24
64
24
64
24
24
4
4
4
4
4
24
64
24
64
64
64
6
6
24
24
24
64
24
64
64
64
6
6
24
24
'*•
мА
(max)
-0,2
-0,1
-1,0
-0,1
-0,5
-0,2
-0,2
-1 мкА
-1 мкА
-1 мкА
-1 мкА
-1 мкА
-0,2
-2
-0,1
-0,5
-1
-1
-1 мкА
-1 мкА
-1 мкД
-1 мкД
-0,2
-2
-0,1
-1
-1,6
-1
-1 мкА
-1 мкА
-1 мкА
-1 мкА
Von-
В
(max)
-
_
-
-
-
-
-
_
-
_
-
-
'ccz
50 мД
150мД
25 мД
38 мД
63 мД
10 мД
-
-
-
-
Jccz
54 мД
180мА
30 мД
56 мД
90 мД
10 мД
-
-
-
-
*РШ.
НС
(max)
CL->-DO
33
Ы-*Ъ0
5
6,5
D1-*DO
9
6,5
С^ЬО
46
CL-»-DO
48
Л-»- F
48
45
Д-». F
45
45
/]-»• F
3B
18
7
9
6,5
8
5,6
25
32
8,4
10,6
dl-*DO
18
9
11
6,2
6,5
5,4
29
32
8
10
w.
HC
(max)
OE-*DO
17
OE-*DO
10
9,5
OE-t-bO
19
9,5
0E-*W
21
OE-*DO
17
?-»¦ F
36
42
?-»¦ F
39
42
?-)¦ F
30
ОЕ-»-DO
30
15
18
9,5
10
11,1
38
44
9,2
12,5
OE-*DO
30
15
21
10,5
8
11,7
38
44
9
12.3
/c
МГц
(min)
30
-
-
-
-
30
30
tw,HC
20
-
-
-
-
_
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
HC
{min)
10
-
-
-
-
10
10
19
-
-
-
-
_
-
-
-
-
-
- •
-
-
-
-
-
-
-
-
-
-
-
-
-
HC
{min)
5
-
-
-
-
5
5
5
-
-
-
-
_
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
SN74
и аналог
242
ИП6
243
ИП7
244
АП5
245
ДП6
247
ИД18
248
-
249
-
250
-
IS
ALS
AS
F
HC
нет
LS
ALS
AS
F
HC
нет
LS
s
ALS
AS
F
BCT
HC
нет
ас
дет
LS
ALS
AS
F
BCT
HC
нет
AC
ACT
TTL
LS
LS
LS
AS
'со
мА
<<УР)
26,6
12
27
39,3
34 пФ
40 пФ
27,6
18,6
36,6
66,3
34 пФ
40 пФ
25,3
111,6
13,6
38,6
53,3
26,7
35 пФ
40 пФ
27 пФ
27 пФ
58
34,6
78,6
83,3
34,3
40 пФ
40 пФ
64 пФ
66 пФ
64
7
25
8
29
'«.
иА
(max)
-15
-15
-15
-15
-6
-6
-15
-15
-15
-15
-6
-6
-15
-15
-15
-15
-15
-15
-6
-6
-24
-24
-15
-15
-15
-15
-15
-6
-6
-24
-24
0,25
0,25
-0,1
0,25
-15
'<*.
иА
(max)
24
24
64
64
6
6
24
24
64
64
6
6
24
64
24
64
64
64
6
6
24
24
24
24
64
64
64
6
6
24
24
40
24
6
8
48
'*.
мА
(max)
-0,2
-0,1
-0,5
-1
-1 мкА
-1 мкД
-0,2
-0,1
-1
-1,6
-1 мкА
-1 мкА
-0,2
-2
-0,1
-1
-1,6
-1
-1 мкА
-1 мкА
-1 мкД
-1 мкА
-0,2
-0,1
-0,75
-1,2
-1
-1 мкА
-1 мкА
-1 мкА
-1 мкА
-4
-1,2
-1,2
-1,2
-0,5
Voh.
В
(max)
_
_
_
-
_ ¦
_
_
_
_
-
JCC2
54 мД
180мД
27 мД
54 мД
90 мД
10 мД
-
-
JCC2
95 мД
58 мД
123мД
ИОмА
15 мД
-
15
15
-
5,5
-
Продолжение табл.
W
НС
(max)
ЬА^ЬВ
18
И
6,5
7,5
25
38
DA-+DB
18
И
7,5
6,5
25
38
ЪА-*ЪВ
18
9
10
6,2
6,5
5
29
35
7,3
9,9
ЬА^ЬВ
12
10
7,5
7
7,2
26
28
6,3
10
Х-»- У
100
100
Х-с У
100
Х-с У
100
8
W.
НС
(max)
ОЕ-УйА
30
21
Ю,5
10,5
38
50
ОЕ-+ЪА
30
22
8,5
8,5
38
50
OE-+DA
30
15
20
9
8
11,5
38
44
8,5
12,5
ОЕ-*дА
40
20
9,5
9
12,1
58
58
8,1
13,5
RBJ-»-y
100
100
RBl-*Y
100
RBf-»-y
100
OE-t-DO
13
/с
МГц
(min)
_
_
-
-
_
_
_
-
_
_
-
—
* —
—
-
-
-
-
'so.
НС
(min)
-
_
_
_
_
_
_
_
_
_
_
_
_
_
_
_
-
-
-
-
П2.1
V
НС
(min)
_
_
_
_
_
-
_
_
_
_
_
_
_
_
_
_
_
_
_
_
_
_
_
_
_
_
_
_
-
-
-
-
816
Приложение 2. Параметры интегральных схем
2.1. Параметры НС серий SN74
817
.!
п
SN74
и аналог
251
КП15
253
КП12
257
КПП
25В
КП14
259
ИРЗО
260
ЛЕ7
261
ИП8
264
265
266
-
7TL
IS
S
aLS
as
F
НС
IS
s
ALS
as
F
HC
AC
ACT
IS
S
als
as
г
НС
LS
S
ALS
as
г
НС
TTL
LS
aLS
HC
s
LS
as
TTL
LS
HC
'ее.
MA
(fyp)
38
6,6
55
8,2
28
15,5
70 пФ
7,8
55
7
19,6
14,5
45 ПФ
31 пФ
42 пФ
11
56
6,6
16,9
32,8
40 пФ
9
48
5,8
13,3
10,9
40 пФ
60
22
14
33 пФ
21,5
20
27
25
8
35 пФ
'он.
мА
(max)
-5,2
-2,6
-6,5
-2,6
-15
-3
-6
-2,6
-6,5
-2,6
-15
-3
-6
-24
-24
-2,6
-6,5
-2,6
-15
-3
-6
-2,6
-6,5
-2,6
-15
-3
-6
-0,8
-0,4
-0,4
-4
-1
-0,4
-2
-0,8
0,1
5 мкА
мА
(max)
16
8
20
24
48
24
6
8
20
24
48
24
6
24
24
24
20
24
48
24
6
24
20
24
48
24
6
16
8
8
4
20
8
20
16
8
4
'*.
мА
(max)
-1,6
-0,4
-2
-0,1
-0,6
-0,6
-1 мкА
-0,4
-2
-0,1
-1
-0,6
-1 мкА
-1 мкА
-1 мкА
-0,4
-4
-0,1
-1
-0,6
-1 мкА
-0,4
-4
-0,1
-1
-0,6
-1 мкА
-3,2
-0,4
-0,1
-1 мкА
-2
-0,8
-4
-1,6
-0,8
-1 мкА
8
(max)
-
-
-
-
-
-
-
-
-
-
-
_
-
-
-
-
-
-
-
-
-
-
-
_
-
_
-
-
-
_
-
-
-
5,5
6
Продолжение табл.
W
НС
(max)
28
28
19,5
15
4
10,5
49
di-mo
25
9
14
8
8
35
6,9
11,7
Ы->-Ъ0
15
7,5
12
6
7
25
D1-+DO
17
6
8
5
6
25
D->- Q
24
30
19
33
5,5
L-* Q
35
5
18
30
31
'pw.
НС
(max)
а-*ъо
45
45
12
24
5
14
51
а-*ьо
45
18
21
13,5
13
38
8,2
14,3
a-+DO
30
21
22
И
15
38
А^-Ю
30
21
25
10
11
38
wr-». a
20
24
20
43
6
у->- а
40
6
18
30
25
Гс
МГц
(min)
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
tw,HC
15
17
15
20
_
-
-
-
_
-
'so.
НС
(min)
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
5
20
15
19
-
-
-
_
-
П2.1
'н.
НС
(min)
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
20
0
0
5
-
-
-
-
SN74
и аналог
273
ИР35
276
-
278
-
279
ТР2
280
ИП5
282
283
WH6
284
-
285
-
286
-
290
-
292
ПЦ1
293
-
TTL
LS
ALS
F
НС
TTL
TTL
TTL
LS
LS
S
ALS
as
F
НС
AS
TTL
LS
S
F
HC
TTL
TTL
as
F
7TL
LS
LS
TTL
LS
мА
<<УР)
62
17
15
66,5
35 пФ
60
55
18
3,8
16
67
10
25
26
60 пф
24
66
20
86,5
36
90 пФ
92
92
32,5
27,3
26
9
40
26
9
'он.
мА
(max)
-0,8
-0,4
-2,6
-1
-4
-0,8
-0,8
-0,8
-0,4
-0,4
-1
-2,6
-2
-1
-4
-2
-0,8
-0,4
-1
-1
-4
0,05
0,05
-15
-15
-0,8
-0,4
-1.2
-0,8
-0,4
мА
(max)
16
8
24
20
4
16
16
16
8
8
20
24
20
20
4
20
16
8
20
20
4
16
16
48
64
16
8
24
16
8
мА
(max)
-3,2
-0,4
-0,2
-0,02
-1 мкА
-1,6
-8,0
-1,6
-0,2
-0,4
-2
-0,1
-0,5
-2
-1 мкА
-4,0
-1,6
-0,8
-2
-1,2
-1 мкА
-1,0
-1,0
-0,5
-0,6
-3,2
-3,2
-0,8
-3,2
-1,6
Voh.
8
(max]
_
_
-
-
-
-
-
-
-
-
-
_
_
-
-
_
-
5,5
5,5
_
-
-
-
-
-
-
Продолжение табл.
*РШ>
НС
(max)
С-»- Q
27
27
15
7,5
40
C-yQ
30
39
s-> a
22
22
J-)- P?
50
21
20
12
11
52
6
В-»- S
24
24
18
10,5
44
?-»¦ Р
30
Е-сР
30
;->¦ er
16,5
10,8
Cl-cQ
18
18
с-», а
120
с-»- а
18
18
W.
НС
(max)
я-»- а
27
27
18
7
40
Я-»- Q
30
31
я-»- а
27
27
50
21
22
12
И
52
5
в->- а
16
17
12
8,5
44
В-»- Р
60
В-»- Р
60 •
Р-)- ER
9
5
S-M2
40
40
я-»- а
130
я-»- а
40
40
/с
МГц
Шп)
30
30
35
145
21
35
tw,HC
20
tw,HC
20
20
_
-
_
_
-
-
_
_
-
-
-
_
-
32
32
30
32
32
НС
(min)
25
25
15
8
25
10
20
_
-
_
_
_
_
-
-
_
_
-
-
-
-
25
25
15
25
25
112.1
V
НС
(min)
5
5
0
0
0
10
5
_
-
_
_
_
_
_
-
-
_
_
_
-
-
-
_
-
_
-
-
_
-
818
Приложение 2. Параметры интегральных схем
2.1. Параметры ИС серий SN74
819
SN74
и аналог
294
-
295
ИР16
298
КП13
299
ИР24
320
321
322
ИР28
323
ИР29
347
-
348
ИВ2
350
ИР42
352
КП19
353
КП17
LS
LS
TTL
IS
AS
НС
LS
S
ALS
AS
F
HC
LS
LS
LS
LS
ALS
AS
F
LS
LS
F
LS
ALS
AS
F
HC
LS
ALS
AS
'ее-
mA
(fyp)
30
21
39
13
21,5
33 пФ
33
140
16,6
95
68
100 пф
46
51
35
33
16,6
95
68
7
12,5
25
6,2
6.5
11
11,3
40 пФ
7,8
7,5
17,3
'«.
мА
(max)
-1,2
-2,6
-0,8
-0,4
-2
-4
-2,6
-6,5
-2,6
-15
-3
-6
-0,4
-0,4
-2,6
-2,6
-2,6
-15
-3
0,25
-2,6
-3
-0,4
-2 6
-15
-1
-6
-2,6
-2,6
-15
мА
(max)
24
24
16
8
20
4
24
20
24
48
24
6
8
8
24
24
24
48
24
24
24
20
8
24
48
20
6
8
24
48
мА
(max)
-0,8
-0,4
-1,6
-0,4
-0,75
-1 мкА
-0,8
-2
-0,2
-
-1,2
-1 мкА
-0,4
-0,4
-1,2
-0,8
-0,2
-1,2
-1,2
-0,8
-1,2
-0,4
-0,1
-1
-0,6
-1 мкА
-0,4
-0,1
-1
VOH-
В
(max)
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
7
-
-
-
-
-
-
-
-
-
-
Продолжение табл.
НС
(max)
С-> Q
120
с->- a
30
с-»- a
27
27
9
31
С-> Q
39
21
19
10
12
48
-
-
с-*- a
33
с-> a
39
19
10
12
Х-»- У
100
/-»• А
35
Ы^-ЬО
7
А^-ЬО
38
24
13
12,5
46
А^-ЪО
45
24
12,5
W
НС
(max)
R-> Q
65
ое-* a
30
С-> Q
32
32
И
31
R-> Q
40
24
22
12
15
53
-
-
33
0E-y a
30
15
7
11
RSl-УУ
100
EI->EO
40
A-> DO
11
Dl^-DO
26
18
6,5
8
44
Ы^-ЪО
25
16
7,3
fc
МГц
(min)
30
30
-
-
100
27
20
50
30
-
70
25
20
20
20
25
30
-
70
-
-
-
-
-
-
-
-
-
-
-
HC
(min)
15
30
25
25
13
21
35
15
20
-
8,5
44
-
-
20
35
20
-
8,5
-
-
-
-
-
-
-
-
-
-
-
112.1
HC
(min)
-
5
5
5
1
0
10
5
0
-
2
0
-
-
10
10
0
-
2
-
-
-
-
-
-
-
-
-
-
-
SN74
и аналог
353
КП17
354
-
355
-
356
-
357
-
365
ЛП10
366
ЛН6
367
ЛП11
368
ЛН7
373
ИР22
374
ИР23
F
НС
AC
ACT
LS
HC
LS
LS
HC
LS
TTL
LS
HC
TTL
LS
HC
TTL
LS
HC
TTL
LS
HC
LS
S
ALS
AS
F
HC
нет
AC
ACT
LS
S
ALS
Ice
мА
(typ)
12,5
40 пФ
31 пФ
-
29
100 пФ
29
29
100 пФ
29
65
14
35 пФ
59
12
35 пФ
65
14
35 пф
59
12
35 пф
24
170
14
58,3
38
100 пф
50 пФ
47 пФ
65 пФ
27
117
16,6
'«.
мА
(max)
-3
-6
-24
-24
-2,6
-6
0,1
-2,6
-6
0,1
-5,2
-2,6
-6
-5,2
-2,6
-6
-5,2
-2,6
-6
-5,2
-2,6
-6
-2,6
-6,5
-2,6
-15
-3
-6
-6
-24
-24
-2,6
-6,5
-2,6
'<*¦
мА
(max)
20
6
24
24
24
6
24
24
6
24
32
24
6
32
24
6
32
24
6
32
24
6
24
20
24
48
24
6
5
24
24
24
20
24
'*.
мА
(max)
-0,6
-1 мкА
-1 мкА
-1 мкА
-0,4
-1 мкА
-0,4
-0,4
-1 мкА
-0,4
-1,6
-0,4
-1 мкА
-1,6
-0,4
-1 мкА
-1,6
-0,4
-1 мкА
-1,6
-0,4
-1 мкА
-0,4
-0,25
-0,1
-0,5
-0,6
-1 мкА
-1 мкд
-1 мкА
-1 мкА
-0,4
-0,25
-0.2
В
(max)
-
-
-
-
-
-
5,5
-
-
5,5
-
-
_
-
-
-
-
-
-
-
-
-
-
-
-
_
-
-
Продолжение табл.
НС
(max)
A-fDO
12,5
46
7,6
-
ы-*ьо
36
59
39
С-* ЬО
50
64
C-t-DO
51
DF-Ю)
22
22
24
Ы^-ЬО
17
18
24
DF-J-DO
22
22
24
Ы-fbO
17
18
24
d-*DO
18
12
16
6
8
38
44
10,3
11,8
C-*DO
28
17
16
w-
НС
(max)
Ы^-ЪО
8
44
6,8
-
A-*DO
45
71
A-*DO
59
А^-ЬО
48
71
А^-ЬО
60
ОЕ->-ЪО
37
40
48
OE-tDO
37
45
48
OE^-DO
37
40
48
0Е->дО
37
45
48
U DO
36
18
23
11,5
13
44
44
11,3
13
ОЕ^-ЬО
28
18
18
fc-
МГц
(min)
_
_
-
-
tw,HC
_
20
-
-
25
-
_
_
-
_
-
_
-
_
_
-
fw,HC
15
7,3
10
4,5
6
20
25
4
5
35
75
35
HC
(min)
_
_
-
-
15
19
15
15
19
15
_
_
-
_
-
_
-
_
-
5
0
10
2
2
13
13
4
3,5
20
5
in
П2.1
HC
(min)
-
-
15
5
15
0
5
0
_
_
-
_
_
-
_
_
-
_
_
-
20
10
7
3
3
12
10
2
3,5
0
2
0
820
Приложение 2. Параметры интегральных схем
2.1. Параметры ИС серий SN74
821
Г4
374
ИР23
375
376
377
ИР27
378
ИР18
379
ИР19
381
VK2
382
384
ИП9
385
ИМ7
386
390
ИЕ20
AS
F
НС
нет
AC
ACT
LS
HC
TTL
LS
F
HC
LS
Г
HC
LS
F
HC
LS
S
F
LS
F
LS
LS
LS
HC
TTL
LS
HC
Vr.
мА
«УР)
81,6
55
100 пФ
85 пФ
75 пФ
107 пФ
6,3
48 пФ
52
17
62,5
30 пФ
13
30
30 пФ
9
28
30 пФ
35
105
59
35
54
91
48
6,1
35 пФ
42
15
40 пФ
'пи.
мА
(max)
-15
-3
-6
-6
-24
-24
-0,4
-4
-0,8
-0,4
-1
-4
-0,4
-1
-4
-0,4
-1
-4
-0,4
-1
-1
-0,4
-1
-0,4
-0,4
-0,4
-4
-0,8
-0,4
-4
'<*•
мА
(max)
48
24
6
6
24
24
8
4
16
8
20
4
8
20
4
8
20
4
8
20
20
8
20
8
8
8
4
16
8
4
'ц.
МА
(max)
-2
-0,6
-1 мкД
-1 мкА
-1 мкД
-1 мкД
-1,6
-1 мкД
-1,6
-0,4
-0,6
-1 мкД
-0,4
-0,6
-1 мкД
-0,4
-0,6
-1 мкД
-1
-8
-2,4
-1
-3
-3,2
-0,4
-0,8
-1 мкА
-3,2
-2,4
-1 мкА
Voh.
В
(max)
_
-
-
-
-
-
-
-
-
-
-
-
_
-
-
_
-
-
-
-
-
-
-
-
-
-
_
-
Продолжение табл. ]
НС
(max)
С-*ЪО
9
10
45
45
10,2
13
D-» Q
27
30
R-» а
30
с-* а
27
10
40
С-»б
27
9,5
40
27
7,5
40
СО-* F
27
17
5,6
СО-»- F
27
13,5
С-» Р
23
С-* S
27
30
25
el-» a
60
60
72
НС
(max)
ОЕ-*ЪО
10
12,5
38
38
11,2
13,2
L-* Q
27
33
с-* а
35
с-* а
27
10,5
40
с-* а
27
9,5
40
OE^-Q
27
9,5
40
В-» G
33
20
6,6
В-»-С4
42
11,5
R-» Р
25
R-» S
30
22
25
сг-* а
39
39
46
fc
МГц
{min)
125
70
24
24
75
55
tw,HC
20
20
30
30
100
20
30
80
20
30
100
20
-
-
-
-
-
25
30
-
-
25
25
25
fSU.
НС
{min)
2
2
25
25
3,5
3
20
25
10
25
3
25
25
10
25
25
6
25
-
-
-
38
10
-
25
25
5
112.1
«и.
НС
{min)
2
0
20
5
5
5
-
-
-
2
3
-
-
-
SN74
и аналог
393
ИЕ1
395
ИР2!
398
399
КП20
422
423
425
440
441
442
444
445
446
449
465
ДП14
466
АП15
467
TTL
3 LS
НС
LS
F
LS
F
LS
LS
TTL
LS
LS
LS
LS
LS
LS
LS
LS
ALS
LS
ALS
LS
ALS
'ее
МА
«И»
38
15
40 п4
22
25
7,3
22
6
16
36
62
62
62
62
7
39
47
19
19
14
16
19
19
мА
{max)
-0,8
-0,4
> -4
-2,6
-1
-0,4
-1
-0,4
-0,4
-5,2
0,1
0,1
-15
-15
0,25
-15
-15
-2,6
-15
-2,6
-15
-2,6
-15
'«.
мА
(тех
16
8
4
24
20
8
20
8
8
16
24
24
24
24
80
24
24
24
24
24
24
24
24
'».
мА
) (max)
-3,2
-2,4
-1 мк/
-0,4
-0,6
-0,4
-0,6
-0,4
-0,4
-1,6
-0,4
-0,4
-0,4
-0,4
-0,4
-0,4
-0,4
-0,2
-0,1
-0,2
-0,1
-0,2
-0,1
в
(max
* -
Продолжение
НС
(max)
С-* С
60
60
72
35
-
-
_
_
-
5,5
5,5
-
-
7
-
-
-
8,5
27
8,5
В-* Q
56
В-* Q
56
13
35
30
14
14
50
13
15
15
13
12
12
-
15
13
W.
НС
{max)
I
30
9
32
9
*wq.hc
200
t^.HC
200
18
30
15
20
20
-
12
17
18
12
15
9
18
12
fc
МГц
{min
25
25
25
30
90
25
90
tw,HC
40
tgj.HC
40
-
-
-
-
-
-
-
-
:
:
-
табл. П2.1
НС
(min
25
25
5
40
8,5
25
8,5
-
-
-
-
-
-
-
-
-
-
,-
НС
) (min)
10
0
0
0
-
-
-
-
-
-
-
-
-
-
-
822
Приложение 2. Параметры интегральных схем
2.1. Параметры ИС серий SN74
823
SN74
468
490
518
519
520
521
522
526
527
528
533
ИР40
534
ИР41
538
IS
ALS
2TL
IS
HC
ALS
F
ALS
F
ALS
F
AC
fiCT
ALS
F
AC
fiCT
ALS
ALS
ALS
ALS
ALS
AS
F
HC
на
AC
Aa
ALS
AS
F
HC
на
F
'ее-
мА
<*№>
14
16
45
15
40 пФ
11
24
11
24
12
21
42
40
12
21
42
40
11
16
15
13
17
64
41
50 пФ
50 пФ
55 пФ
69 пФ
19
84
55
100 пФ
93 пФ
37
'он-
мА
{max)
-2,6
-15
-0,8
-0,4
-4
0,1
0,1
0,1
0,1
-2,6
-1,0
-24
-24
-2,6
-1,0
-24
-24
0,1
-2,6
-2,6
-2,6
-2,6
-15
-3
-6
-6
-24
-24
-2,6
-15
-3
-6
-6
-3
'«.
мА
{max)
24
24
16
8
4
24
20
24
20
24
20
24
24
24
20
24
24
24
24
24
24
24
48
24
6
6
24
24
24
48
24
6
6
24
'».
мА
{max)
-0,2
-0,1
-3,2
-1,6
-1 мкА
-0,6
-0,6
-0,1
-0,6
-0,6
-0,6
-1
-1
-0,1
-0,6
-1
-1
-0,6
-0,2
-0,2
-0,2
-0,1
-0,5
-0,6
-1 мкА
-1 мкА
-1 мкА
-1 мкА
-0,2
-0.5
-0,6
-1 мкА
-1 мкА
-0,6
Уон.
В
(тех)
_
-
-
-
-
5,5
5,5
5,5
5,5
-
-
-
-
-
-
-
-
5,5
-
-
-
-
_
-
-
_
_
_
-
-
Продолжение табл.
НС
{max)
12
12
С-+ Q
54
54
59
33
15
33
15
12
8,7
12,6
14,3
12
И
13
14,7
25
15
15
15
D-» DO
19
7,5
' 10
38
44
9,
11,3
DVD0
12
8
10
45
45
17
W
НС
{max)
15
9
-
-
-
15
10
15
10
20
10,3
11,3
13,9
20
И
11,4
13,8
23
12
12
12
1-*- DO
23
9
13
44
44
11,3
13
L-» DO
16
9
10
45
45
12
fc
МГц
{mln)
-
-
25
25
25
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
tu,HC
15
2
6
20
25
4
5
35
lib
70
25
25
-
HC
{mln)
-
25
25
5
-
-
-
-
-
-
*
lb
2
2
13
13
3,5
3,5
10
1
2
25
25
-
112.1
HC
{mln)
-
-
—
-
-
-
-
-
-
-
-
-
-
-
7
3
3
12
5
2
3,5
0
2
2
5
5
-
S/V74
и аналог
539
540
АП12
541
АП13
543
-
544
-
560
561
563
-
564
-
568
569
-
573
ИРЗЗ
F
IS
ALS
ва
HC
на
is
ALS
ва
HC
на
F
ва
F
ва
ALS
ALS
ALS
F
HC
на
ALS
F
HC
на
ALS
F
ALS
F
ALS
AS
F
HC
на
'гг.
MA
(*№>
40
24
13
45
35 пФ
35 пФ
30
15
47
35 пФ
35 пФ
83
-
85
-
21
21
16
38
50 пФ
50 пФ
15
55
100 пФ
93 пФ
20
45
20
45
15
56
38
50 пФ
50 пФ
'он.
МА
{max)
-3
-15
-15
-15
-6
-6
-15
-15
-15
-6
-6
-3/15
-3/15
-3/15
-3/15
-2,6
-2,6
-2,6
-3
-6
-6
-2,6
-3
-6
-6
-2,6
-3
-2,6
-3
-2,6
-15
-3
-6
-6
'oi.
мА
(тех)
24
24
24
64
6
6
24
24
64
6
6
ЪА/ЪВ
24/64
24/64
ЪА/ЪВ
24/64
24/64
24
24
24
24
6
6
24
24
6
6
24
24
24
24
24
48
24
6
6
'а-
мА
(тех)
-0,6
-0,2
-0,1
-0,6
-1 мкА
-1 мкА
-0,2
-0,1
-0,6
-1 мкА
-1 мкА
-1.2
-
-1,2
-
-0,2
-0,2
-0,1
-0 6
-1 мкА
-1 мкА
-0,2
-0,6
-1 мкА
-1 мкА
-0,2
-1,-г
-0,2
-1,2
-0,1
-0,5
-0,6
-1 мкА
-1 мкА
VOH'
В
(тех)
-
'СС2
30 мА
11 мА
3 мА
80м кА
'СС2
32 мА
13 мА
3 мА
80м кА
80м кА
_
-
_
-
_
_
_
-
_
_
-
-
-
_
_
_
_
-
Продолжение
НС
(тех)
19,5
15
12
6,9
25
25
15
14
6
29
29
8,5
10,5
12
12
ъ-*- а
18
10
44
44
14
10
45
45
13
9,5
13
9,5
D-» D0
14
6
8
44
44
НС
(тех)
13
15
9
4
25
25
18
10
8,2
29
29
7,5
7 5
18
18
l-*- а
22
13
44
44
14
10
45
45
16
13
16
13
L-* D0
20
11,5
13
44
44
/с>
МГц
{mln)
-
_
_
-
_
_
-
-
-
20
30
tu,HC
15
6
20
25
30
• 70
25
25
20
90
30
ЭО
tw,HC
15
4,5
6
20
25
габл.
t.,,
НС
{mln)
-
-
-
3 5
3
20
20
10
2
13
13
15
2
25
25
20
4,5
20
4,5
10
2
2
13
13
П2.1
tu
НС
{mln)
-
-
-
3 5
3
0
0
10
3
5
5
0
2
5
5
0
3,5
0
3,5
7
3
3
5
5
824 Приложение 2. Параметры интегральных схем
2.1. Параметры ИС серий SN74
825
S/V74
и аналог
574
ИР37
575
576
577
580
590
591
592
593
594
595
596
597
598
599
ALS
AS
F
НС
на
ALS
AS
ALS
AS
ALS
AS
ALS
AS
LS
HC
LS
LS
LS
LS
HC
LS
HC
LS
LS
LS
LS
'cc
мА
<*W»
17
85
55
100 пФ
93 пФ
15
89
15
84
15
78
16
65
44
250 пФ
42
40
53
42
395 пФ
42
400 пФ
36
35
54
38
'<*.
мА
(max)
-2,6
-15
-3
-6
-6
-2,6
-15
-2,6
-15
-2,6
-15
-2,6
-15
-2,6
-6
0,1
-1
-2,6
-2,6
-6
-2,6
-6
0,1
-1
-2,6
0,1
'<*.
мА
(max)
24
48
24
6
6
24
48
24
48
24
48
24
48
24
6
24
16
24
24
6
24
6
24
16
24
24
'*•
мА
(max)
-0,2
-2
-0,6
-1 мкА
-1 мкД
-0,2
-2,0
-0,2
-2,0
-0,2
-2,0
-0,1
-0,5
-0,8
-1 мкА
-0,8
-0,4
-0,8
-0,4
-1 мкА
-0,4
-1 мкД
-0,4
-0,4
-0,8
-0,4
Voh.
В
(max)
-
-
-
-
-
-
5,5
-
-
-
-
5,5
-
-
5,5
Продолжение табл.
НС
(max)
14
8
10
45
45
14
8
14
8
14
8
D-» Q
18
7,5
CL-»DO
33
35
CL-*DO
42
С-+ Р8
30
С-* DO
39
с-* а
23
37
с-* а
25
40
с-» а
30
с-» а
30
С-* DO
23
с-* а
25
НС
(max)
14
9
10
45
45
14
9
14
9
14
9
L-» Q
22
9
-
-
съ-*ю
53
С-* Р8
63
съ-* а
30
37
CL-»DO
35
37
CL-»DO
42
CL-*Q
60
4B
CL-*DQ
42
fc
МГц
{mln)
35
125
70
24
24
30
125
30
125
30
125
tu,HC
15
2
20
16
20
20
20
20
20
20
25
20
20
20
20
HC
{min)
15
2
2
25
25
15
5,5
15
2
15
5,5
10
2
20
25
20
30
30
40
22
40
25
40
40
40
40
112.1
HC
{min)
0
2
2
5
5
0
2
0
2
0
2
10
3
0
12
0
0
0
0
5
0
0
0
0
0
0
S/V74
и аналог
600
601
603
604
606
607
614
615
620
АП25
621
622
623
АП26
624
625
626
627
LS
LS
HC
LS
LS
ALS
ALS
LS
ALS
AS
F
BCT
HC
нет
LS
ALS
AS
Г
ALS
AS
F
LS
ALS
AS
F
BCT
HC
нет
LS
LS
'cc
мА
<*№>
50
55
100 пФ
55
40
57
48
62
31
74
84
53
40 пФ
40 пФ
62
35
116
105
20
63
68
62
39
116
110
55
40 пФ
40 пФ
20
35
'он.
мА
(max)
-2,6
-2,6
-6
-2,6
0,25
0,1
0,1
-15
-15
-15
-3/15
-3/15
-6
-6
0,1
0,1
0,1
0,1
0,1
0,1
0,1
-15
-15
-15
-3/15
-3/15
-6
-6
-1,2
-1,2
'<*•
мА
(max)
24
24
6
24
24
24
24
ЪА/ЪВ
24
24
64
24/64
24/64
6
6
ЪАуЪВ
24
24
64
24/64
ЪА/ЪВ
24
64
24/64
ЪА/ЪВ
24
24
64
24/64
24/64
6
6
24
24
'а.
мА
(max)
-0,4
-0,4
-1 мкД
-0,4
-0,4
-0,2
-0,2
-0,4
-0,1
-0,75
-0,65
-0,6
-1 мкА
-1 мкА
-0,4
-0,1
-0,75
-0,65
-0,1
-0,75
-0,65
-0,4
-0,1
-0,75
-0,65
-0,6
-1 мкД
-1 мкД
-0,8
-0,8
В
(max)
-
-
-
5,5
5,5
5,5
leez
33 мА
48 мА
70 мА
4 мА
80м кА
5,5
5,5
5,5
5,5
5,5
5,5
5,5
'ccz
4 мА
-
-
Продолжение табл.
НС
(max)
REFR-*
-«-BUSY
45
45
43
50
70
51
56
15
10
7
7,5
5,4
26
28
25
33
24
13
35
24,5
13,5
15
13
9
6,5
6
26
28
-
-
НС
(max)
RETR-*
->RAS
70
35
43
35
40
64
64
15
10
7
7,5
6,7
26
28
25
33
21
12,5
35
25
12,5
15
23
9
6,5
6
26
28
-
-
МГц
{min)
_
tu,HC
20
25
tu,HC
20
tu,HC
20
tu,HC
16
tu,HC
16
-
-
-
-
20
20
HC
{mln)
_
20
19
20
20
10
10
-
-
-
-
-
-
П2.1
'и.
HC
{min)
0
5
0
0
0
0
-
-
-
-
-
-
53 ПухальскмЯ Г. И., Новосельцева Т. Я-
826
Приложение 2. Параметры интегральных схем
2.1. Параметры ИС серий SN74
827
SN74
и аналог
628
629
638
-
639
-
640
АП9
Б41
-
Б42
-
643
АП16
644
_
645
-
IS
IS
IS
as
AS
is
AIS
AS
IS
as
AS
BCT
HC
нет
AC
ACT
IS
AIS
AS
IS
AIS
AS
IS
as
AS
HC
нет
IS
as
AS
IS
as
AS
HC
нет
'ее-
мА
(typ)
20
35
62
26
75
62
30
95
62
27
78
-
40 пФ
40 пФ
45 пФ
45 пФ
Б2
33
84
Б2
18
64
62
33
88
40 пФ
40 пФ
62
25
76
62
36
95
40 пФ
40 пФ
'с*.
мА
(max)
-1,2
-1,2
ЪА/ЪВ
0,1/15
-0,1/15
-0,1/15
ЪА/ЬВ
-0,1/15
-0,1/15
-0,1/15
ЪА/ЪВ
-15
-15
-15
-3/15
-6
-6
-24
-24
0.1
0.1
0.1
0,1
0,1
0,1
-15
-15
-15
-6
-6
0,1
0,1
0.1
-15
-15
-15
-6
-6
'«¦
мА
(max)
24
24
24
24
64
24
24
64
ЬА/ЪВ
24
24
64
24/64
6
6
24
24
24
24
64
24
24
Б4
24
24
64
6
6
24
24
64
24
24
64
6
6
мА
(max)
-0,8
-0.8
-0,4
-0.1
-0,75
-0,4
-0,1
-0.75
-0,4
-0,1
-0,75
-
-1 мкД
-1 мкД
-1 мкД
-1 мкА
-0,4
-0,1
-0,75
-0,4
-0,1
-0,75
-0,4
-0,1
-0,75
-1 мкД
-1 мкД
-0,4
-0,1
-0,75
-0,4
-0,1
-0,75
-1 мкА
-1 мкА
VOH.
В
(max;
-
-
5.5
5,5
5,5
5,5
5.5
5.5
-
-
_
-
_
_
_
-
5.5
5,5
5,5
5.5
5,5
5.5
_
_
_
-
5,5
5,5
5,5
-
-
_
-
-
Продолжение табл.
tPLH,
НС
(max)
-
-
ЪА-*ЬВ
15
12
7
ЪД-*ЪВ
15
12
9.5
ЪА-*ЪВ
15
11
7
-
26
25
9
10.5
ЬД^ЬВ
25
25
21
ЪА-*ЪВ
25
30
24
15
13
8
28
25
ЪД-*ЪВ
25
30
24
ЪА-*ЪВ
15
10
9,5
26
28
грнс
НС
(max)
-
-
ЪВ-*ЪА
25
30
20
ЪВ-*ЪД
25
30
22
ЪВ-*ЪА
15
11
7
-
26
25
9
10,5
ЬВ^-ЬД
25
25
21
ЪВ-*ЪД
25
30
24
15
13
10
28
25
ЪВ-*ЪД
25
30
21
ЪВ-*ЬА
15
10
9,5
26
28
fe.
МГц
(min)
20
20
-
-
-
-
-
-
_
_
_
_
-
-
_
_
-
-
-
-
-
-
-
-
_
_
-
_
-
_
_
-
'so.
НС
(min)
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
П2.1
НС
(min)
-
-
-
-
-
-
-
-
-
-
-
_
-
-
-
-
-
-
-
-
-
-
-
-
-
-
_
_
-
-
-
_
-
-
SN74
и аналог
646
АП20
647
-
648
-
649
-
651
АП17
652
АП24
653
-
654
-
657
-
658
-
IS
ALS
AS
F
BCT
HC
нет
IS
as
IS
as
AS
BCT
HC
нет
is
as
is
AIS
AS
BCT
HC
нет
IS
AIS
AS
г
HC
нет
IS
as
IS
as
F
HC
нет
'ее-
мА
<*w»
103
55
130
75
-
50 пФ
50 пФ
94
40
103
57
120
-
50 пФ
50 пФ
94
45
103
52
120
-
50 пФ
50 пФ
103
55
130
Б8
50 пФ
50 пФ
'с*.
мА
(max)
-15
-15
-15
-3
-15
-6
-6
0,1
0,1
-15
-15
-15
-15
-6
-6
0,1
0,1
-15
-15
-15
-15
-6
-6
ЪА/ЪВ
-15
-15
-15
-3/15
-6
-6
ЪА/ЪВ
103 -0,1/15
55 -
¦0,1/15
ЬА/ЪВ
103 -0,1/15
55 -
106
56 пФ
62 пФ
-0,1/15
ЬА/ЪВ
-3/15
-6
-6
'«¦
мА
(max)
24
24
48
24
48
6
6
24
24
24
24
48
48
6
6
24
24
24
24
48
48
6
6
ЪА/ЪВ
24
24
48
24/64
6
6
24
24
24
24
ЪА/ЪВ
24/64
6
6
'».
мА
(max)
-0,4
-0,2
-0,75
-0,2
-
-1 мкД
-1 мкД
-0,4
-0,2
-0,4
-0,2
-0,75
-
-1 мкА
-1 мкА
-0,4
-0,2
-0,4
-0,2
-0,75
-
-1 мкА
-1 мкА
-0,4
-0,2
-0,75
-0,2
-1 мкД
-1 мкД
-0,4
-0,2
-0,4
-0,2
-0,1
-1 мкА
-1 мкД
В
(max)
-
-
-
_
-
-
-
5,5
5,5
-
-
-
-
-
-
5,5
5,5
-
-
-
-
-
-
-
_
_
-
-
-
5,5
5,5
5,5
5,5
-
_
-
Продолжение табл.
НС
(max)
ЬА-*ЬВ
20
20
9
8
-
34
34
ЬА-*ЪВ
27
54
ЬА-*ЪВ
25
17
8
-
34
34
ЬА-*ЪВ
27
50
ЬА-*ЪВ
30
18
8
-
34
34
ЪД-*ЪВ
20
18
9
8
34
34
ЪВ-*ЪА
32
56
ЬВ-*ЬА
27
56
ЬА-*ЪВ
В
ЬА-*ЪВ
38
38
W.
НС
(max)
С-*ЬА
35
30
8,5
9
-
45
45
С-* ЪА
45
58
С-* ЪА
40
33
9
-
45
45
С-* ЪА
45
62
С-* ЪА
35
32
В,5
-
45
45
С-* ЪА
ЗБ
30
8,5
9
45
45
С-* ЪВ
36
30
С-* ЪВ
33
30
-
М-*Р0
58
58
fe-
МГц
(min)
-
40
90
90
_
27
27
-
30
-
40
90
_
27
27
-
30
-
40
90
_
27
20
_
40
90
90
27
20
-
35
-
35
-
_
-
НС
(min)
15
10
6
6
_
25
25
15
10
15
10
6
_
25
25
15
10
15
10
Б
-
25
19
15
10
6
Б
25
19
15
10
15
10
-
_
-
П2.1
«и.
НС
(min)
0
0
0
0
_
5
5
0
0
0
0
0
_
5
5
0
0
0
0
0
_
5
5
0
0
0
0
5
5
0
0
0
0
-
_
-
828
Приложение 2. Параметры интегральных схем
2.1. Параметры ИС серий SN74
829
Продолжение табл. П2.1
SN74
и аналог
659
-
664
-
665
-
666
-
667
-
668
669
670
ИР26
671
Б72
673
-
674
-
677
-
678
-
679
-
680
-
682
-
684
-
НС
нет
НС
нет
НС
нет
ALS
ALS
LS
LS
LS
LS
LS
ALS
НС
ALS
НС
ALS
НС
ALS
НС
LS
НС
LS
НС
'ее
мА
(typ)
56 пФ
62 пФ
56 пФ
56 пФ
56 пФ
56 пФ
40
45
20
30
35
52
25
21
40 пФ
21
40 пФ
17
40 пФ
18
40 пФ
42
40 пФ
40
40 пФ
'«.
мА
(max)
-6
-6
-6
-6
-6
-6
-2,6
-2,6
-0,4
-2,6
-2,6
-2,6
-2,6
-2,6
-4
-2,6
-4
-2,6
-4
-2,6
-4
-0,4
-4
-0,4
-4
'<*•
мА
(max)
6
6
6
6
6
6
D/Q
8/24
D/Q
8/24
8
8
24
24
24
24
4
24
4
24
4
24
4
24
4
24
4
'а.
мА
(max)
-1 мкД
-1 мкД
-1 мкА
-1 мкД
-1 мкД
-1 мкД
-0,1
-0,1
-0,8
-1.2
-0,4
-0,4
-0,4
-0,1
-1 мкД
-0,1
-1 мкА
-0,1
-1 мкА
-0,1
-1 мкА
-0,4
-1 мкД
-0,4
-1 мкД
VOH-
В
(max)
_
-
-
-
_
-
-
-
-
-
-
-
-
_
-
-
-
_
-
_
_
-
_
-
«ил-
НС
(max)
ьд-*ьв
35
50
ьд-*ъв
38
38
М-*ЪВ
35
35
bI-*DO
18
20
с-* а
27
D-»DO
45
С-*ЪО
25
45
45
?-* Y
38
156
A/?-*Y
35/43
156
?-* Y
35
75
A/?-*Y
25/38
75
30
69
30
69
НС
(max)
ЪА-*?О
58
58
ЪА-*Ю
58
58
ЪА-*?О
58
58
L-*DO
29
L-*DO
28
-
RD-*DO
50
CL-»DO
25
45
-
A-* Y
35
37
C-* Y
48
37
Д-» Y
30
40
C-* Y
42
31
30
69
30
69
fc-
МГц
(mln)
-
-
-
-
-
-
tu,HC
10
tu,HC
10
25
*и,нс
25
tu,HC
30
20
20
-
-
tM,HC
40
19
-
-
tm.HC
40
19
_
-
_
-
HC
(mln)
_
-
-
-
_
-
10
10
Data
25
15
Data
30
data
20
data
20
-
-
45
125
-
-
45
124
_
-
_
-
tH,
HC
(mln)
-
-
-
-
-
-
5
5
0
15
0
0
5
-
-
5
5
-
5
5
-
-
SN74
и аналог
685
686
687
688
-
689
LS
LS
LS
LS
ALS
HC
ALS
690,691
693,696 .-
697,699 "
746
747
756
-
757
758
-
759
760
-
762
763
-
804
ЛА20
805
ЛЕ8
ALS
ALS
.4LS
AS
AS
ALS
AS
AS
ALS
AS
AS
ALS
AS
ALS
AS
HC
ALS
AS
HC
'cc
мА
(*№>
40
44
44 ,
40
12
40 пФ
12
48
13
18
13
51
61
10
38
47
15
60
55
14
52
7
16
40 ПФ
4
20
40 ПФ
'ш.
мА
(max)
o.i
-0,4
0.1
-0,4
-2,6
-4
0,1
-2,6
-15
-15
? 1
0,1
0,1
0,1
0,1
0,1
0,1
0,1
0,1
0,1
0,1
-15
-48
-6
-15
-48
-4
'«•
мА
(max)
24
24
24
24
24
4
24
24
24
24
24
64
64
24
64
64
24
64
64
24
64
24
48
6
24
48
4
'»•
мА
(max)
-0,4
-0,4
-0,4
-0,4
-0,1
-1 мкД
-0,1
-0,4
-0,2
-0,2
-0.1
-0,5
-1,0
-0,1
-0,5
-1,0
-0,1
-1,0
-1,0
-0,1
-1,0
-0,1
-0,5
-1 мкД
-0,1
-0,5
-1 мкА
В
(max)
5,5
-
5,5
_
-
-
5,5
-
-
-
5.5
5,5
5,5
5,5
5,5
5,5
5,5
5,5
5,5
5,5
5,5
_
_
-
_
_
-
Продолжение табл.
НС
(max)
45
30
35
18
12
53
25
CL-»DO
25
12
14
24
19
18,5
28
19,5
20
15
18,5
19
25
19
7
4
25
7
4,3
45
НС
(max)
35
30
30
30
20
53
23
C-*DO
25
9
15
10
Б
Б
12
6
6
12
6
6
9
6
8
4
25
8
4,3
45
fc.
МГц
(mln)
-
-
-
_
-
-
-
20
-
-
_
-
-
_
-
-
_
-
-
_
-
_
-
_
_
-
НС
(mln)
-
-
-
_
-
-
-
Data
30
-
-
_
-
-
_
-
-
_
-
-
_
-
_
_
-
_
-
112.1
НС
(mln)
-
-
-
-
-
-
0
-
-
-
-
-
-
_
-
-
_
-
_
_
-
_
-
830
Приложение 2. Параметры интегральных схем
2.1. Параметры ИС серий SN74
831
SN74
и аналог
808
JV17
810
811
812
819
821
822
823
824
825
826
832
ЛЛЗ
850
851
852
856
857
866
867
869
ALS
AS
НС
als
ALS
ALS
ALS
AS
AS
AS
ALS
AS
HC
AS
AS
AS
AS
ALS
AS
AS
ALS
AS
ALS
AS
'ее-
мА
«W»
8
20
20 пф
5
5
16
65
68
61
56
9,5
22
20 пф
52
52
136
118
16
127
160
28
134
28
125
l он.
мА
{max)
-15
-48
-6
-0,4
-0,1
-3,0
-3,0
-24
-24
-24
-15
-48
-6
-15
-15
-15
-15
-2,6
-15
-2
-0,4
-2
-0,4
-2,0
мА
{max)
24
48
6
8
8
24
24
48
48
48
24
48
6
48
48
48
48
24
48
20
8
20
8
20
'».
мА
{max)
-0,1
-0,5
-1 мкД
-0,1
-0,1
-0,2
-0,2
-0,5
-0,5
-0,5
-0,1
-0,5
-1 мкА
-1,0
-1,0
-1,0
-1,0
-0,2
-2,0
-4
-0,2
-4,0
-0,2
-4,0
VOH-
В
(max)
_
-
5,5
-
-
-
-
-
-
-
-
-
-
5,5
-
-
Продолжение '
'ил-
НС
(max)
9
6
25
20
55
Р-* Q
14
С-* У
16
7,5
7,5
7,5
9
6,3
25
Ы-*ЪО
11
Ы-*ЬО
11
ЪА-*ЪВ
11
DA-+DB
9,5
D1-*DO
25
12
P/Q-»*
17,5
16
11
16
11
W
НС
(max)
8
6
25
14
28
Р-» У
15
С-* РЕ
45
10,5
И
11
8
6,3
25
С-*ЪО
17,5
L-*DO
20
C-*DB
12,5
С-*ЪВ
11
-
14
16
15
16
15
fc-
МГц
{mLn)
-
-
tu,HC
25
8
tu,HC
8
tu,HC
8
_
60
tm,HC
10
50
50
-
-
35
50
35
45
габл.
НС
(mLn)
-
-
-
Data
8
6
6
6
_
10
4,5
5,5
5,5
-
-
10
4
15
5
112.1
HC
{mln)
_
-
-
-
5
0
0
0
_
0
0
0
0
_
-
3
0
3
0
SN74
и аналог
870
871
873
ИР34
874
ИР38
876
877
878
879
880
881
882
885
963
964
990
991
992
993
ALS
AS
ALS
AS
ALS
AS
ALS
AS
ALS
AS
AS
ALS
AS
ALS
AS
ALS
AS
AS
AS
AS
ALS
ALS
ALS
ALS
ALS
'cc
мА
(<УР)
80
120
80
120
16
68
19
92
18
94
136
18
96
18
94
19
7Б
135
44
130
-
40
45
50
52
'c*.
мА
(max)
-2,6
-15
-2,6
-15
-2,6
-15
-2,6
-15
-2,6
-15
-15
-2,6
-15
-2,6
-15
-2,8
-15
-3,0
-2,0
-2,0
-2,6
-2,6
-2,6
-2,6
-2,6
'<*¦
мА
(max)
24
48
24
48
24
48
24
48
24
48
48
24
48
24
48
24
48
48
20
20
SO/Q
1Б/24
D/Q
8/24
D/Q
8/24
D/Q
8/24
D/Q
8/24
'a.
мА
(max)
-0,2
-2,0
-0,2
-2,0
-0,2
-0,5
-0,2
-2
-0,2
-2,0
-1,0
-0,2
-2,0
-0,2
-2,0
-0,2
-0,5
-12
-7,5
-4,0
-0,1
-0,1
-0,1
-0,1
-0,1
Voh.
В
(max)
-
_
-
-
-
-
-
-
_
-
-
-
-
-
-
-
Продолжение табл.
fPLH.
HC
(max)
19
15
19
16
D-* DO
14
6
14
8,5
14
8,5
DA-*DB
9
14
8,5
14
8,5
D-» Q
20
9,5
B-* Г
8
?/G-*C
12
P/Q-»*
17,5
14
D-* Q
24
D-» Q
20
d-» a
16
a-» a
20
w
{max)
dl-*DO
26
22
D1-*DO
26
23
L-» DO
22
11,5
14
10,5
14
10,5
C-*hB
11,5
16
10,5
18
10,5
L-+ Q
24
11,5
другие
18
-
-
L-» Q
26
L-» Q
28
L-» Q
25
L-» Q
28
fc
МГц
{mln)
tu,HC
12
12
tu,HC
12
12
tu,HC
15
4,5
30
125
30
125
50
30
125
25
125
15
3,5
-
-
-
25
tu,HC
10
tu,HC
10
iu,HC
10 не
tu,HC
10
HC
{mln)
15
15
15
15
10
2
15
2
15
4
5,5
15
5,5
15
5,5
10
2
-
-
2
-
10
10
10
10
112.1
HC
{mln)
0
0
0
0
7
3
0
1
0
1
0
4
2
4
2
10
1
-
-
4
-
5
5
5
5
832
Приложение 2. Параметры интегральных схем
2.1. Параметры ИС серий SN74
833
SN74
и аналог
994
995
996
1000
ЛА21
1002
ЛЕЮ
1003
ЛА23
1004
ЛН8
1005
ЛН10
1008
ЛИВ
1010
ЛА24
1011
ЛИЮ
1020
ЛА22
1032
ЛЛ4
1034
ЛГИ 6
1035
ЛГИ 7
1036
1181
1240
ALS
ALS
ALS
ALS
AS
ALS
ALS
ALS
AS
ALS
ALS
AS
ALS
ALS
ALS
ALS
AS
ALS
AS
ALS
AS
AS
ALS
F
'ее-
мА
<*W»
52
55
55
4,8
12
5,6
4,8
7
16
7
5,7
13,5
3,6
4,3
2,4
6,6
14,7
8
21
8
14
74
8,5
58
'•#¦
мА
{max)
-2,6
-2,6
-2,6
-2,6
-48
-2,6
0,1
-15
-48
0,1
-2,6
-48
-2,6
-2,6
-2,6
-2,6
-48
-15
-48
0,1
-48
-2,0
-15
-15
'<*•
мА
(max)
D/Q
8/24
D/Q
8/24
D/Q
8/24
24
48
24
24
24
48
24
24
48
24
24
24
24
48
24
48
24
48
20
16
64
'».
MA
{max)
-0,1
-0,1
-0,1
-0,1
-0,5
-o,i
-0,1
-0,1
-0,5
-o,i
-0,1
-0,5
-o,i
-0,1
-0,1
-0,1
-0,5
-0,1
-0,5
-0,1
-0,5
-3,0
-0,1
-0,2
Von.
В
{max)
-
-
-
-
-
5,5
-
5,5
-
-
-
-
-
-
5,5
-
-
-
Продолжение табл.
НС
{max)
D-» Q
18
D-» Q
20
28
8
4
8
33
7
4
30
9
6
8
10
8
9
6,3
8
6
30
4,3
B-* F
14,5
13
7,5
НС
{max)
L-* Q
27
L-» Q
28
28
7
4
7
12
6
4
10
9
6
8
9
7
12
6,3
8
6
12
4,3
другие
17,5
13
7,5
fc
МГц
{mln)
tu,HC
10 не
tw,HC
10
35
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
HC
{min)
10
10
5
-
-
-
-
-
-
-
-
-
-¦
-
-
-
-
-
112.1
HC
{min)
5
5 1
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
SN74
и аналог
1242
1244
1245
1631
1640
1645
1804
1805
1808
1821
1823
1832
2240
2242
2244
2540
2541
2620
ALS
F
ALS
F
ALS
F
ALS
ALS
ALS
ALS
AS
ALS
AS
ALS
AS
AS
AS
ALS
AS
ALS
ALS
ALS
ALS
ALS
AS
'ее-
мА
<*W»
10
50
10
57
23
100
22
18
25
7
16
4
20
8
20
68
61
9,5
22
13
14
15
13
15
74
'•#•
мА
{max)
-15
-15
-15
-15
-15
-3/15
-33
-15
-15
-15
-48
-15
-48
-15
-48
-24
-24
-15
-48
-15
-15
-15
-0,4
-0,4
-35
'<*•
мА
{max)
16
64
16
64
ЪА/ЪВ
16
24/64
33
16
16
24
48
24
48
24
48
48
48
24
48
15
15
15
12
12
35
'».
мА
{max)
-0,1
-0,2
-0,1
-0,2
-0,1
-0,2
-0,2
-0,1
-0,1
-0,1
-0,5
-0,1
-0,5
-0,1
-0,5
-0,5
-0,5
-0,1
-0,5
-0,1
-0,1
-0,1
-0,1
-
-0,75
Von.
В
{max)
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Продолжение табл.
W
HC
{max)
ПА-*ЪВ
12
6,5
14
7,5
М-*ЪВ
13
7
12
ЪА-*ЪВ
15
М-*ЬВ
13
7
4
7
4,3
9
6
7,5
7,5
9
6,3
10
ЬА-*ЬВ
И
10
12
15
8
НС
{max)
ЪВ-*ЪА
12
6,5
14
7,5
ЪВ-*М
13
7
16
ЪВ-*ЪА
15
ЪВ-*ЪА
13
8
4
8
4,3
8
6
10,5
11
8
6,3
10
ьв-*м
11
10
11
12
6,5
fc
МГц
{mln)
_
-
-
-
-
-
-
-
-
*ы,нс
8
tu,HC
8 не
-
-
-
-
-
-
-
НС
{min)
_
-
_
-
-
-
-
-
-
6
6
-
-
-
-
-
-
-
112.1
НС
{min)
-
-
_
-
-
-
-
-
-
0
0
-
-
-
-
-
-
-
834
Приложение 2. Параметры интегральных схем
2.1. Параметры ИС серий SN74
835
SN74
и аналог
2623
2640
2645
2827
2828
4002
ЛЕ9
4017
4020
4024
4040
4060
4061
4075
4078
4514
4515
4724
7001
7002
7006
7008
7032
AS
AS
AS
ВСТ
ВСТ
НС
НС
НС
НС
НС
НС
НС
НС
НС
НС
НС
НС
НС
'ее-
мА
«УР>
116
78
95
28
28
25 пф
60 пФ
88 пФ
40 пФ
88 пФ
88 ПФ
26 пФ
25 пФ
60 ПФ
33 пФ
20 ПФ
20 пФ
20 пФ
•он.
мА
{max)
-35
-35
-35
-1
-1
-4
-4
-4
-4
-4
-4
-4
-4
-4
-4
-4
-4
-4
'<*•
МА
{max)
35
35
35
12
12
4
4
4
4
4
4
4
4
4
4
4
4
4
•v..
мА
{max)
-0,75
-0,75
-0,75
-0,2
-0,2
-1 мкА
-1 мкД
-1 мкД
-1 мкА
-1 мкА
-1 мкД
-1 мкД
-1 мкА
-1 мкД
-1 мкД
-1 мкД
-1 мкД
-1 мкД
Voh.
В
{max)
-
-
-
'ccz
4,5мД
'ее,
3,5мД
-
-
-
-
-
-
-
-
-
-
min
0,4 В
-
Jn
0,4 В
Продолжение табл.
W
НС
{max)
DA-+DB
8,5
7,5
10
7
8
28
С-+ F
58
С-+ Q
38
с-+ а
30
с-+ а
38
С-+ Q3
123
25
33
58
D-+ а
33
33
23
33
НС
{max)
DB-+DA
9
6,5
9,5
9
8
-
R-+ F
58
R-+ а
35
R-+ а
32
R-+ а
35
R-+ а
35
-
-
-
50
-
24
МГц
{min)
-
-
-
-
-
-
25
22
22
22
22
-
-
tu, не
20
tu,HC
20
-
-
_
НС
{min)
-
-
-
-
-
-
13
15
20
15
40
-
-
25
19
-
-
112.1
НС
{min)
-
-
-
-
-
-
5
-
-
-
-
-
-
5
5
-
-
_
SN74
и аналог
7075
7076
7266
ЛП13
8003
8161
8163
8169
29806
29809
29818
29821
29822
29823
29824
29825
29826
29827
29828
29833
29834
29841
29842
29843
29844
29845
29846
НС
НС
ALS
ALS
ALS
ALS
ALS
ALS
ALS
ВСТ
ALS
ВСТ
AIS
ВСТ
ALS
ВСТ
ALS
ВСТ
ALS
ВСТ
ALS
ВСТ
'ее
мА
(<УР)
40 п*
35 пФ
0,81
25
25
28
14
20
85
80
70
25
28
25
28
70
55
55
•он.
МА
{max)
-4
-4
-0,4
-0,4
-0,4
-0,4
-3
-3
-3
-24
-24
-24
-24
-24
-24
-24
-24
-24
-24
-24
-24
-24
мА
{max)
4
4
8
8
8
8
24
24
24
48
48
48
48
48
48
48
48
48
48
48
48
48
'а.
мА
{max)
-1 мкД
-1 мкД
-0,1
-0,1
-0,2
-0,2
-1,0
-1,0
-0,2
-0,2
-0,2
-0,1
-0,2
-0,1
-0,2
-0,2
-0,2
-0,2
Voh.
В
{max)
-
-
-
-
-
-
-
-
-
-
-
25 мА
3,5мД
Jccz
25 мА
3,5мД
'ccz
70 мА
30 мА
-
Продолжение табл.
НС
{max)
23
25
11
15
15
16
р-+ а
13
Р-+ Q
13
13
10
10
8
7
7
7
ЬД-*ЪВ
10
10
9,5
НС
{max)
-
-
8
17
17
16
Р-+ У
14
Р-+ У
14
25
10
10
10
9
7,5
7
D4-+P
19
15
9,5
fc-
МГц
{min)
22
-
-
35
35
35
-
-
tu, не
25
tu,HC
7
tu,HC
7
-
tw,HC
10
10
tw,HC
6
fsu.
HC
{min)
25
-
-
10
10
10
-
-
Data
8
4
4
-
_
15
12
2,5
112.1
HC
{min)
5
-
-
0
0
0
-
-
5
2
2
-
-
0
0
4,5
836
Приложение 2. Параметры интегральных схем
2.2. Параметры ИС серий SN74HC/LS/A LS/AS
837
Окончание табл. П2.1
Таблица П2.2. Параметры ИС серий SN74HC/LS/ALS/AS
SN74
и аналог
29853
-
29854
-
29861
-
29862
-
29863
-
29864
-
ВСТ
ALS
ВСТ
ALS
ВСТ
ALS
ВСТ
ALS
ВСТ
ALS
ВСТ
'се
мА
<*И»
70
55
70
55
40
22
40
-
40
22
40
-
мА
(max)
-24
-24
-24
-24
-24
-24
-24
-24
-24
-24
-24
-24
'«.
мА
(max)
48
48
48
48
48
48
48
48
48
48
48
48
'it.
мА
(max)
-0,2
-0,2
-0,2
-0,2
-0,1
-0,1
-0,1
-0,1
-0,1
-0,1
Voh.
В
(max)
'ccz
70 мА
30 мА
'ccz
70 мА
30 мА
'ccz
40 мА
4,5мА
_
-
'ccz
40 мА
4,5мА
_
-
*PtH>
НС
(max)
ъд-*ьв
10
10
ЪА-*йВ
8
8
ЪА-*ЬВ
8
8
ЪД-*ЬВ
7,5
ЪД-*ЬВ
10
8
ЪА-*ЬВ
8
W
НС
(max)
DA-*P
18
15
DA-*P
19
15
_
-
_
-
-
_
-
МГц
(mln)
tu,HC
10
10
tu,HC
10
10
-
_
-
_
-
_
-
HC
(mln)
15
12
15
12
_
-
_
-
_
-
-
HC
(mln)
0
0
0
0
-
-
_
-
-
SN74
и
аналог
B/mA
(min/end)
00/ЛАЗ
НС
LS
ALS
AS
4.18/-4
2,7/-0,4
V*/-0,4
V*/-2,0
01/ЛА8
LS
ALS
02/ЛЕ
HC
LS
ALS
AS
ОС/10 В
ОС
4.18/-4
2.7/-0,4
V /-0,4
V*/-2,0
03/ЛА9
HC
LS
ALS
04/ЛН
HC
LS
ALS
AS
4.18/-4
ОС/10 В
ОС
4.18/-4
2.7/-0.4
V /-0,4
V*/-2,0
05//W2
LS
ALS
ОС/10 В
ОС
07/ЛП9
HC
08/ JV
HC
LS
ALS
AS
4.18/-6
1 4.18/-4
2 7/-0.4
V /-0,4
V*/-2,0
09/JW2
LS
ALS
ОС/10 В
ОС
10/ЛА4
HC
LS
ALS
AS
1 4.18/-4
2.7/-0.4
V /-0,4
V*/-2,0
11/JW3
HC
LS
ALS
AS
1 4.18/-4
2.7/-0.4
V /-0,4
V*/-2,0
Vet''».
B/mA
(max/end)
0,26/4
0,5/8
0,5/8
0,5/20
0,5/8
0,5/8
0,26/4
0,5/8
0,5/8
0,5/20
0,26/4
0,5/8
0,5/8
0,26/4
0,5/8
0,5/8
0,5/20
0,5/8
0,5/8
0,26/6
0,26/4
0,5/8
0,5/8
0,5/20
0,5/8
0,5/8
0,26/4
0,5/8
0,5/8
0,5/20
0,26/4
0,5/8
0,5/8
0,5/20
'«.
mkA
(max)
0,1
20
20
20
20
20
0,1
20
20
20
0,1
20
20
0,1
20
20
20
20
20
0,1
0,1
20
20
20
20
20
0,1
20
20
20
0,1
20
20
20
'it-
мА
(max)
-0,1
-0,4
-0,1
-0,5
-0,4
-0,1
-0,1
-0,4
-o,i
-0,5
-0,1
-0,4
-0,1
-0,1
-0,4
-0,1
-0,5
-0,4
-0,1
-0,1
-0,1
-0,4
-0,1
-0,5
-0,4
-0,1
-o,i
-0,4
-0,1
-0,5
-0,1
-0,4
-0,1
-0,5
'ccH/'cct1
мА
(typ)
0,01/0,01
0,8/2,4
0,5/1,5
2/10,8
l,6*/4 4*
0,43/1,62
0,01/0,01
1,6/2,4
0,86/2,16
3,7/12,5
0,01/0,01
1,6*/4,4*
0,43/1,6
0,01/0,01
1,2/3,6
0,65/2,9
3/14
2,4*/6,6*
0,65/2,9
0,01/0,01
0,01/0,01
2,4/4,4
1,3/2,2
5,8/14,9
2,4/4,4
1,35/2,2
0,01/0,01
0,6/1,8
0,32/1,2
1,5/8,1
0,01/0,01
1,8/3,3
1/1,6
4,3/11,2
*PtH"
HC
(min/max)
9/15
9/15
3/11
1/4,5
17/32
23/54
9/15
10/15
3/12
1/4,5
9/15
17/32
20/50
9/15
9/15
3/11
1/5
17/32
23/54
9/15
9/15
8/15
4/14
1/5,5
20/35
23/54
11/18
9/15
2/11
1/4,5
11/18
8/15
2/13
1/6
w
HC
(m/n/max)
9/15
10/15
2/8
1/4
15/28
8/28
9/15
10/15
3/7,5
1/4,5
9/15
15/28
3/13
9/15
10/15
2/8
1/4
15/28
4/14
9/15
9/15
10/20
3/10
1/5,5
17/35
5/15
11/18
10/15
2/10
1/4,5
11/18
10/20
2/10
1/5,5
Ct/Rt,
пФЛЭм
15/-
15/-
50/500
50/50
15/2000
50/2000
15/-
15/-
50/500
50/500
15/-
15/2000
50/2000
15/-
15/-
50/500
50/500
15/2000
50/500
15/-
15/-
15/-
50/500
50/50
15/2000
50/2000
15/-
15/-
50/500
50/500
15/-
15/-
50/500
50/500
838
Приложение 2. Параметры интегральных схем
2.2. Параметры ИС серий SN74HC/LS/ALS/AS
839
Продолжение табл. П2.2
SN74
и
аналог
Won
B/mA
(mln/cnd)
12/ЛА10
LS || ОС/10 В
ALS ОС
13/ТЛ1
LS I
14/ТЛ2
5|
15/ЛИ4
18/-
LS II
19/-
«1
20/ЛА1
НС II
LS
ALS
AS
гите
НС ||
LS
ALS
AS
22/ЛА7
LS II
*s|
24/-
L$ I
2,7/-0,4
4,18/-4
2,7/-0,4
ОС/10 В
ОС
2.7/-0.4
2,7/-0,4
4.18/-4
2 7/-0,4
V /-0,4
V*/-2,0
4,18/-4
2 7/-0.4
V /-0,4
V*/-2,0
ОС/10 В
ОС
2,7/-0,4
2Б/ЛА11
Z^ II ОС/15 В
27/ЛЕ4
НС || <
LS 2
/IS V
28/ЛЕ5
/1LS К 2
I.18/-4
.7/-0.4
/-0, 4
*/-2,0
,7/-1,2
,4/-2,6
B/mA
{max/end)
0,5/8
0,5/8
0,5/8
0,26/4
0,5/8
0,5/8
0,5/8
0,5/8
0,5/8
0,26/4
0,5/8
0,5/8
0,5/20
0, 26/4
0,5/8
0,5/8
0,5/20
0,5/8
0, 5/8
0,5/8
0,5/8
0,26/4
0,5/8
0,5/8
0,5/20
0,5/24
0,5/24
MKA
(max
20
20
20
°,i
20
20
20
20
20
0,1
20
20
20
0,1
20
20
20
20
20
20
20
0,1
20
20
20
20
20 -
'».
MA
(max
-0,4
-0,1
-0,4
-0,1
-0,4
-0,4
-0,1
-0,05
-0,05
-0,1
-0,4
-0 1
-0,5
-0,1
-0,4
-0,1
-0,5
-0,4
-0,1
-0,05
-0,4
-0,1
-0,4
-0,1
-0,5
0,4
0,1
'cc«/'ccf
MA
(*№>
1,4*/3,3*
0,32/1,2
3/4
0,01/0,01
8,6/12
1,8/3,3
1/1,66
3,3/5,7
9,9/17
0,01/0,01
0,4/1,2
0,22/0,81
1/5,4
0,01/0,01
1,2/2,2
0,85/1,4
2,9/7,4
0, 4/1,2
0, 22/0, 8
6,6/11
0,8/2,4
0,01/0,01
2,0/3,4
0,97/2
4/10,6
2,1/11
1,7/5,6
W
HC
(m/n/maj
17/32
23/54
15/22
19/28
15/22
20/35
20/45
13/20
13/20
11/18
9/15
3/11
1/5
11/18
8/15
4/15
1/6
17/32
23/45
13/20
17/32
9/15
10/15
4/15
1/5,5
12/24
2/8
HC
(m/rVma;
15/28
5/18
18/27
19/28
15/22
17/35
6/20
13/55
18/30
11/18
10/15
3/10
1/4,5
11/18
10/20
2/10
1/6
15/28
4/18
21/40
15/28
9/15
10/15
3/8
1/4,5
12/24
2/7
ct//?t.
пФЛЭм
15/2000
50/2000
vp/vN, в
1,8/0,95
v/vN, в
2,5/2,1
1,6/0,8
15/2000
50/2000
V^B
1,85/1,0
vp/vN. в
1,85/1,0
15/-
15/-
50/500
50/500
15/-
15/-
50/500
50/500
15/2000
50/2000
W B
1,85/1,0
15/2000
15/-
15/-
50/500
50/500
45/667
50/500
Продолжение табл. П2.2
SN74
и
аналог
«''он>
B/mA
(mln/cnd)
30/ЛА2
НС || 4,
LS 2.
«i V
AS V'
32/ЛЛ1
Нс || 4,
1-S 2.
/ILS V1
AS V'
33/ЛЕ11
18/-4
7/-0.4
/-0,4
/-2l0
18/-4
7/-0.4
/-0,4
/-2,0
LS II ОС/10 В
«1
34/ЛИ9
as || v'
AS V'
35/-
as |
37/ЛА12
LS || 2
dLS 2
38/ЛА13
ОС
'/-0,4
V-2,0
ОС
7/-1,2
4/-2,6
LS || ОС/10 В
as
40/ЛА6
LS || 2
4LS 2
42/ИД6
HC II 4
" 1 2
51/ЛР11
HC || 4
LS 2
54/ЛР13
" II 2
55/ЛР4
LS || 2
73/-
HC || 4
LS
2
ОС
7/-1,2
4/-2,6
18/-4
7/-0.4
18/-4
7/-0.4
7/-0.4
7/-0.4
,18/-4
,7/-0,4
B/mA
{max/end)
0
n
n
0,
0,
0
n
0,
n
0,
n
0,
0,
0
0,
0
0,
0,
0,
0
0,
n
0
0
0
0
0
26/4
5/8
5/8
5/20
26/4
5/8
5/8
5/20
5/24
5/24
5/8
5/20
5/8
5/24
5/24
5/24
5/24
5/24
5/24
26/4
5/8
26/4
5/8
5/8
5/8
26/4
5/8
V
mkA
(max)
0,1
20
20
20
0,1
20
20
20
20
20
20
20
20
20
20
20
20
20
20
0,1
20
0,1
20
20
20
0,1
80
'«
мА
(max)
-o,
-o,
-o,
-o,
-o,
-o,
-o,
-o,
-o
-o,
-o,
-0,
-o,
-o,
-o,
-o,
-o,
-o.
-0,
-0,
-o,
-0
-0
-0
-0
-0
-0
1
4
1
5
1
4
1
5
4
1
1
1
1
4
1
4
1
4
1
1
4
1
4
4
4
1
8
'cch''cc
mA
<«№>
0,01/0,
0.35/0,
0,22/0,
0,9/3
0,01/0,
3,1/4,
1,9/2,
7,3/16
2,0/lt
1,7/5,
3,1/5
7,4/21
2,7/4,
0,9/6
0,86/4,
0,9/6
0,86/4,
0,45/3
0,43/2,
0,04/0,
7,0/7,
0,01/0,
0,8/1,
0,8/1
0,4/0
0,02/0
6*/б'
01
6
54
01
9
6
,5
6
,3
1
8
8
4
04
0
01
4
0
7
02
*PtH"
HC
[min/max)
11/18
8/15
3/10
1/5
9/15
14/22
3/13,5
1/5,8
20/32
10/33
4/15
1/5,5
20/50
12/24
2/8
20/32
10/33
12/24
2/8
15/24
20/30
*
11/18
12/20
12/20
12/20
17/27
15/20
w.
HC
(min/max)
11/18
13/20
3/12
1/4,5
9/15
14/22
3/12
1/5,8
18/28
2/12
1/10
1/6
2/14
12/24
2/7
18/28
2/12
12/24
2/7
15/24
20/30
11/18
12,5/20
12,5/20
12,5/20
/„• **
35/71
30/45
Ct//?t.
пФ/Ом
15/-
15/-
50/500
50/500
15/-
15/-
50/500
50/50
45/667
50/680
50/500
50/500
50/2000
45/667
50/500
45/667
50/680
45/667
50/500
15/-
15/-
15/-
15/-
15/-
15/-
15/-
15/-
840
Приложение 2. Параметры интегральных схем
Продолжение табл. П2.2
S/V74
и
аналог
"он''oh-
B/mA
(mln/cnd)
74/ТМ2
НС || 4.18/-4
LS 2 7/-0.4
ALS V /-0,4
/К V*/-0,4
75/ТМ7
НС 1| 4.18/-4
LS 2,7/-0,4
76/ТВЗ
НС II 4.18/-4
LS 2.7/-0.4
77/ТМ5
НС II 4.18/-4
78/-
LS || 2.7/-0.4
83/ИМЗ
LS || 2,7/-0,4
85/СП1
НС || 4.18/-4
LS 2,7/-0,4
86/ЛП!
WC
LS
ALS
AS
4.18/-4
2 7/-0, 4
V /-0,4
V*/-2,0
90/WE2
LS I 2.7/-0.4
91/-
LS N 2,7/-0,4
' Э2/ИЕ4
LS || 2.7/-0.4
93/ИЕ5
LS 1 2.7/-0.4
95/ИР1
LS I! 2.7/-0.4
/IS V /-2,0
96/-
^ 1
2,5/-0,4
B/mA
{max/end)
0,26/4
0,5/8
0,5/8
0,5/20
0,28/4
0,5/8
0,26/4
0,5/8
0,26/4
0,5/8
0,5/8
0,26/4
0,5/8
0,26/4
0,5/8
0,5/8
0,5/20
0,5/8
0,5/8
0,5/8
0,5/8
0,5/8
0,5/20
0,5/8
mkA
(max)
0,1
40
40
40
0,1
80
0,1
80
0,1
160
40
0,1
60
0,1
40
20
20
120
20
120
120
40
20
100
MA
(max)
-0,1
-0,8
-0,4
-1,8
-o,i
-1,6
-0,1
-0,8
-0,1
-1,6
-0,8
-0,1
-1,2
-0,1
-0,6
-0,1
-0,5
-3,2
-0,4
-3,2
-3,2
-0,8
-1
-2,0
lCCH/lCCL-
MA
«УР)
0,02/0.02
8*/8*
2,4/2,4
10,5/10,5
0,02/0,02
12*/12*
0,02/0.02
6*/6*
0,02/0,02
4/4
22/19
0, 04/0, 04
11/11
0,01/0,01
6/6
3,9/3,9
11/20
9/9
20*/20*
9/9
9/9
13/13
21/26
12*/12*
HC
[min/max
18/29
13/25
5/16
3,5/8
15/24
15/27
16/26
15/20
15/24
15/20
16/24
26/41
25/36
15/24
20/30
3/17
2/7,5
32*
24/40
32*
51*
18/27
2/10
25/40
W
HC
{min/max',
fc, МГц
28/46
25/33
34/50
105/134
15/24
14/25
/c, МГц
35/62
30/45
15/24
/c, МГц
30/45
15/24
26/41
20/30
15/24
13/22
2/12
2/6,5
fc, МГц
32/-
fc, МГц
10/18
/c, МГц
32/-
fc. МГц
32/-
/c, МГц
25/36
100/-
25/40
ct//?t.
пФ/Ом
15/-
15/-
50/500
50/500
15/-
15/-
15/-
15/-
15/-
15/-
15/-
15/-
15/-
15/-
15/-
50/500
50/500
15/-
15/-
15/-
15/-
15/-
50/500
15/-
2.2. Параметры ИС серий SN74HC/LS/ALS/AS
841
Продолжение табл. П2.2
S/V74
И
аналог
"он' 'он'
В/мА
(min/cnd)
107/ТВ6
НС \\ 4.18/-4
LS 2.7/-0.4
109/TI
НС
LS
ALS
AS
112/П
НС
LS
ALS
15
4.18/-4
2t7/-0,4
V /-0,4
V*/-2,0
9
4.18/-4
2 7/-0,4
V /-0,4
113/ТВ10
НС || 4.18/-4
LS 2.7/-0.4
dLS V /-0,4
114/ТВП
LS 1 2.7/-0.4
ALS V /-0,4
122/-
2, 7/-0, 4
123/АГЗ
НС || 4.18/-4
LS 2.7/-0.4
125/ЛП8,126/-
НС || 4.18/-6
LS 2,4/-2,6
131/-
|
AS
\ггл)
А
133/-
НС |
/1LS
136/-
/1LS
/IS |
V*/-0,4
V*/-2,0
3
4.18/-4
2.7/-0.4
4.18/-4
2 7/-0,4
V /-0,4
ОС/10 В
ОС
ОС
В/мА
(max/end)
0,26/4
0,5/8
0,26/4
0,5/8
0,5/8
0,5/20
0,26/4
0,5/8
0,5/8
0,26/4
0,5/8
0,5/8
0,5/8
0,5/8
0,5/8
0,26/4
0,5/8
0,26/6
0,5/24
0,5/8
0,5/20
0,26/4
0,5/8
0,26/4
0,5/8
0,5/8
0,5/8
0,5/8
0,5/20
мкА
(max)
0,1
80
0,1
80
40
40
0,1
80
40
0,1
80
40
160
40
20
0,1
20
0,1
20
20
20
0,1
20
0,1
20
20
40
20
20
V
мА
(max)
-0,1
-0,8
-o.i
-1,6
-0,4
-1,8
-0,1
-0,8
-0,4
-0,1
-0,7
-0,4
-1,6
-0,4
-0,4
-0,1
-0,4
-0,1
-0,4
-0,1
-0,5
-0,1
-0,4
-0,1
-0,4
-0,1
-0,6
-0,1
-0,5
мА
«УР)
0,02/0,02
6*/6
0,02/0,02
4/4
2,4/2,4
11,5/11,5
0,02/0.02
6*/6
2,5/2,5
0,02/0,02
4/4
2,5/2,5
4/4
2,5/2,5
20*/20*
0,01/0,01
20*/20*
0,04/0,04
16*/20*
5,0/5,0
15/16
0,01/0,01
6/8
0,01/0,01
0,35/0,6
0,24/0,56
6/6
3,9/3,9
14/22
НС
{min/max)
18/29
15/20
18/29
15/20
5/16
3,5/9
14/23
15/20
3/15
14/23
11/16
3/15
11/16
3/15
23/44
23/44
12/20
9/15
8/25
2/14,5
13/21
15/22
4/8
10/15
3/11
18/30
20/50
6,3/12
НС
{min/max',
fc, МГц
34/58
30/45
/с, МГц
33/63
30/45
34/50
105/129
/с, МГц
40/70
30/45
30/50
/с, МГц
40/71
30/45
30/40
/с, МГц
30/45
30/40
34/56
34/56
12/20
7/18
/с, МГц
50/-
400/-
13/21
15/22
17/27
25/38
5/25
18/30
3/15
3,3/7,1
пФ/Ом
15/-
15/-
15/-
15/-
50/500
50/500
15/-
15/-
50/500
15/-
15/-
50/500
15/-
50/500
15/2000
15/2000
15/-
15/-
50/500
50/500
V /V , В
2,5/2,1
1,6/0,8
15/-
15/-
50/500
15/2000
50/2000
50/500
54 Пухальскай Г. И., Ноьосельцеь» Т. Я.
842 Приложение 2. Параметры интегральных схем
SN74
и
аналог
137/-
НС
ALS
AS
V /t
'он''oh<
B/mA
(mln/cnd)
4 18/-4
V /-0,4
V*/-2,0
138/ИД7
НС || 4.18/-4
IS 2 7/-0.4
ALS V /-0,4
AS V*/-2,0
139/ИД14
НС || 4.18/-4
IS 2 7/-0.4
/!LS V /-0,4
AS V*/-2,0
145/ЦД10
LS II ОС/10 В
147/ИВЗ
НС || 4.18/-4
LS 2,7/0,4
148/ИВ1
НС 1| 4.18/-4
LS 2,7/-0,4
151/КП7
НС 4.18/-4
LS 2,7/-0,4
ALS 2,4/-2,6
US 2.4/-15
152/КП5
LS || 2.7/-0.4
153/КП2
HC || 4.18/-4
LS 2.7/-0.4
/ILS 2,4/-2,6
AS 2.4/-15
154/ЦДЗ
HC || 4.18/-4
LS 2.7/-0.4
dLS 2,4/-2,6
155/ИД4
HC || 4.18/-4
IS 2.7/-0.4
156/ИД5
LS || ОС/10 В
ALS ОС
B/mA
(max/cnd)
0,26/4
0,5/8
0,5/20
0,26/4
0,5/8
0,5/8
0,5/20
0,26/4
0,5/8
0,5/8
0,5/20
0,5/24
0,26/4
0,5/8
0,26/4
0,5/8
0,26/4
0,5/6
0,5/24
0,5/48
0,5/8
0,26/4
0,5/8
0,5/24
0,5/48
0,32/4
0,5/8
0,5/24
0,26/4
0,5/8
0,5/8
0,5/8
mkA
(max)
0,1
20
20
0,1
20
20
20
0,1
20
20
20
20
0,1
40
0,1
40
0,1
20
20
40
20
0.1
20
20
40
0,1
20
20
0,1
20
20
20
MA
(max)
-0,1
-o.i
-1,0
-o.i
-0,4
-0,1
-0,5
-0,1
-0,4
-0,1
-0,5
-0,4
-0,1
-0,8
-0,1
-0,8
-0,1
-0,4
-o,i
-1
-0,4
-0,1
-0,4
-0,1
-1
-o.i
-0,4
-0,2
-0,1
-0,4
-0,4
-0,1
Продолжение табл
'cch^'cci'
мА
(<yp)
0,04/0,04
5,0/5,0
15/15
0,04/0,04
6/6
5/5
12/14
0,04/0,04
7/7
8/8
13/13
13*/13*
0,04/0,04
20*/20*
0,04/0,04
20*/20*
0,04/0,04
6/6
7,5/7,5
18,6/18,6
6/6
0,04/0,04
6/6
7,5/7,5
16/21
0,04/0,04
14*/l4*
14/14
0,04/0,04
6/6
6/6
5/5
W
HC
mln/max)
14/23
5/20
2/12,5
20/32
18/27
6/22
2/10
16/26
18/29
3/14
5,5
50*
16/26
21/33
14/23
21/33
18/29
27/43
7/24
4,5/15
14/23
4/23
19/25
5/21
3/12,5
23/36
36*
3/12
19/30
17/26
31/46
13/55
HC
mln/max)
14/23
6/20
2/12,5
20/32
26/39
6/18
2/10
16/26
25/38
3/15
6
50*
16/26
15/23
14/23
15/23
IB/29
18/30
7/23
4,5/15
20/32
4/23
25/38
5/21
3/11
23/36
33*
3/12
19/30
19/30
34/51
6/25
. П2.2
пФ/Ом
15/-
50/500
50/500
15/-
15/-
50/500
50/500
15/-
15/-
50/500
50/50
45/667
15/-
15/2000
15/-
15/2000
15/-
15/-
50/500
50/500
15/-
.15/-
15/-
50/500
50/500
15/-
15/2000
50/500
15/-
15/2000
15/2000
50/500
Параметры ЯС серий SN74HC/LS/ALS/AS
843
Продолжение табл. П2.2
SW74
и
энэлог
'OH OH
B/mA
{mln/cnd)
157/КП16
НС 1
4.18/-4
247/-0,4
V /-0,4
V /-2,0
158/КП18
НС 1
/1LS
AS
4.18/-4
2 7/-0,4
V /-0,4
V*/-2,0
16O/WE9,161/HE1
НС II
/1LS
/IS ||
4.18/-4
2 7/-0.4
V /-0,4
V*/-2,0
164/ИР8
**"
LS
ALS
4.18/-4
2 7/-0.4
V /-0,4
165/ИР9
HC ||
ALS
4 18/-4
V /-0,4
166/ИР10
НС
LS
ALS
4.18/-4
2 7/-0,4
V /-0,4
V^/Iol.
B/mA
(max/end)
0,26/4
0,5/8
0,5/8
0,5/20
0,26/4
0,5/8
0,5/8
0,5/20
),162/ИЕ11
0,26/4
0,5/8
0,5/8
0,5/20
0,26/4
0,5/8
0,5/8
0,26/4
0,5/8
0,26/4
0,5/8
0,5/8
168/ИЕ16,169/ИЕ17
LS I
ALS
AS
2 7/-0,4
V /-0,4
V*/-2,0
170/ИР32
LS ||
ОС/10 В
173/ИР15
HC |
LS
174/TM9
^ II
ALS
AS ||
4.18/-4
2.4/-0.4
4.18/-4
2.7/-0.4
I/ /-0,4
l/*/-2,0
0,5/8
0,5/8
0,5/20
0,5/8
0,26/4
0,5/24
0,26/4
0,5/8
0,5/8
0,5/20
mkA
(max)
0.1
40
20
40
0,1
40
20
40
,163/И
0,1
40
20
60
0,1
20
20
0,1
20
0,1
20
20
40
20
40
40
0,1
20
0,1
20
20
20
'*.
мА
(max]
-o.i
-0,8
-0,1
-1
-0,1
-0,8
-o,i
-1
:ie
-0,1
-0,8
-0,2
-1,5
-0,1
-0,4
-0,1
-0.1
-0,1
-0.1
-0,4
-0,1
-0,8
-0,2
-1
-0,8
-0,1
-0,4
-o,i
-0,4
-0,1
-0,5
lCCH/lCCf
мА
(<УР)
0,04/0,04
10/10
6/6
17,5/17,5
0,04/0,04
5/5
5/5
15,6/15,6
0,04/0,04
18/19
12/12
35/35
0,04/0,04
16/16
14/14
0,04/0,04
12/12
0,04/0,04
38*/38*
14/14
20/20
15/15
41/41
25/25
0,04 /0,04
30*/30*
0,04/0,04
11/11
9/9
22,5/22,5
W
HC
(min/max
12/20
15/23
7/24
2/11
11/18
13/20
5/18
2/9,5
22/35
13/25
5/20
2/12,5
21/33
17/27
6/16
21/33
3/13
17/27
23/35
2/12
22/30
3/20
3/16,5
25/40
19/30
17/25
20/32
13/25
3/15
3,5/8
w.
HC
(mln/max
12/20
18/27
4/17
2/10
11/18
16/24
5/18
2/10,5
/c, МГц
28/50
25/35
40/-
75/-
/c. МГц
30/50
25/36
50/75
/,-, мг«
с
30/44
45/-
fc, МГц
35/58
25/35
45/-
/^, мгч
' С
25/32
40/-
. 75/-
24/40
fc, МГц
33/52
30/50
fc, МГц
30/60
30/40
50/-
100/-
Ct/Rt.
пФ/Ом
15/-
15/-
50/500
50/500
15/-
15/-
50/500
50/500
15/-
15/-
50/500
50/500
15/-
15/-
50/500
15/-
50/500
15/-
15/-
50/500
15/-
50/500
50/500
15/2000
50/-
45/667
15/-
15/-
50/500
50/500
844 Приложение 2. Параметры интегральных схем
2.2. Параметры ИС серий SN74HC/LS/ALS/AS
845
Продолжение табл. П2.2
Продолжение табл. П2.2
SN74
и
аналог
|
В/мА
(/ran/end)
175/ТМ8
НС \\ 4.18/-4
LS 2 7/-0.4
ALS V /-0,4
AS V*/-2,0
181/ИПЗ
НС || 4.18/-6
LS 2 7/-0.4
AS V /-2.0
182/ИП4
НС || 4 18/-4
/IS V /-2,0
183/ИМ5
LS II 2.7/-0.4
19(VHE12
НС II 4.18/-4
LS 2 7/-0.4
>qLS V /-0,4
191/И1
НС
LS
ALS
:i3
4.18/-4
2 7/-0.4
V /-0,4
192/ИЕ6
НС | 4.18/-4
LS 2 7/-0.4
4LS V /-0,4
193/И
НС
LS
4LS
Г7
4.18/-4
2 7/-0.4
V /-0,4
194/ИРП
НС 1 4.18/-4
LS 2 7/-0.4
AS V /-2,0
195/ИР12
НС II 4.18/-4
LS 2 7/-0.4
/IS V /-2,0
196/ИЕ14
LS I 2.7/-0.4
В/мА
(max/end)
0,26/4
0,5/8
0,5/8
0,5/20
0,26/6
0,5/8
0,5/20
0,26/4
0,5/20
0,5/8
0,26/4
0,5/8
0,5/8
0,26/4
0,5/8
0,5/8
0,26/4
0,5/8
0,5/8
0,26/4
0,5/8
0,5/8
0,26/4
0,5/8
0,5/20
0,26/4
0,5/24
0,5/20
0,5/8
V
мкА
(max)
0,1
20
20
20
0,1
100
120
0,1
160
60
0,1
60
20
0,1
60
20
0,1
20
20
0,1
20
20
o.i
20
40
0,1
20
40
80
мА
(max)
-0,1
-0,4
-0,1
-0,5
-0,1
-2,0
-12
-o,i
-4
,2
-0,1
-1,1
-0,2
-0,1
-1,1
-0,2
-0,1
-0,4
-0,2
-o.i
-0,4
-0,2
-0,1
-0,4
-1
-0,1
-0,4
-1
-2,8
'сен ' cci ¦
мА
«УР)
0,04/0,04
11/11
9/9
22,5/22,5
0,04/0,04
21 /21
135/135
0,04/0,04
16 /23
14*/17*
0, 04/0,04
20/20
12/12
0,04/0,04
20/20
12/12
0,04/0,04
19/19
12/12
0,04/0,04
19/19
12/12
0,04/0,04
15/15
30/38
0,04/0,04
14/14
32/36
12/12
*Р1Н>
НС
(mln/max)
20/32
13/25
3/15
4/7,5
19/29
2/11
3/10
9/15
16/24
8/31
16/24
8/31
17/38
4/16
17/38
4/16
13/21
14/22
3/7
14/23
14/22
3/8,5
38/57
НС
{mln/max)
fc. МГц
30/80
30/40
50/-
100/-
15/23
2/11
3/9,5
12/18
/с, МГЦ
20/25
25/-
/с, МГц
20/25
30/-
/с. МГц
25/32
25/-
/с, МГц
25/32
30/-
/с, МГц
33/55
25/36
80/-
/с, МГц
38/77
30/40
70/-
/с. МГц
30/40
Ct/Rt,
пФ/Ом
15/-
15/-
50/500
50/500
15/-
50/500
50/500
15/-
15/-
50/500
15/-
50/500
15/-
50/500
•15/-
50/500
15/-
15/-
50/500
15/-
15/-
50/500
15/-
SN74
И
аналог
уон' 'он>
В/мА
(mln/cnd)
197/ИЕ15
LS I 2.7/-0.4
221/АГ4
НС II 4.18/-4
LS 2,7/-0,4
229/-
ALS |
230/-
/1LS |
*\
231/-
/1LS |
/IS |
232/-
«1
233/-
/ILS |
234/-
ALS |
235/-
ALS II
236/-
/ILS |
237/-
НС ||
2.V-2.6
2/-15
2.4/-15
2/-15
2.4/-15
2.V-2.6
2.V-2.6
2,4/-2,6
2,4/-2,6
2,4/-2,6
4.18/-6
240/АПЗ
НС || 4.18/-6
LS 2/-15
/1LS 2/-15
/IS 2.V-15
241/АП'
нс II
LS
ALS
AS
242^П?
НС ||
LS
^^
/15
I
4.18/-6
2/-15
2/-15
2.V-15
4.18/-6
2/-15
2/-15
2.4/-15
Vet"*.
В/мА
(max/end)
0,5/8
0,26/4
0,5/8
0,5/24
0, 5/241
0,55/64
0, 5/241
0, 55/64
0,5/24
0,5/24
0,5/24
0,5/24
0,5/24
0,26/6
0,26/6
0,5/24,
0,5/24*
0,55/64
0,26/6
0,5/24
0,5/24
0,5/64
0,26/6
0,5/24
0,5/24
0,55/64
V
мкА
(max)
80
0,1
20
20
20
20
20
20
20
20
20
20
20
0,1
0,1
20
20
20
0,1
20
20
20
0.1
40
20
70
мА
(max)
-2,8
-0,1
-0,8
-0,2
-0,1
-1,0
-0,1
-1,0
-0,2
-0,2
-0,1
-0,1
-0,1
-0,1
-0,1
-0,2
-0,1
-0,5
-0,1
-0,2
-0,1
-1
-0,1
-0,2
-0,1
-1
сен ^'ccf
мА
«УР)
12/12
0,04/0,04
19/19
95/95
7/15/12
16/55/29
7/15/12
12/52/25
80/80
88/88
100/97/103
112/105/115
100/97
0,04/0,04
0,04/0,04
27*/44*
4/13/14
11/51/24
0,04/0,04
27*/46*
9/15/17
22/61/35
0,04/0,04
38*/50*
10/14/12
18/38/25
W
НС
{mln/max
34/51
50/80
7/50
2/9
2,5/6,5
2/9
2/6,5
6/30
7/48
350/100'
350/1001
350/1001
-
13/21 '
12/18
2/9
2/6,5
13/21
12/18
3/11
2/6,2
12/20
9/14
2/11
2/6,5
НС
(mm/msx1
/с, МГц
30/40
40/65
/с, МГц
30/-
2/9
2/5,7
2/9
2/5,7
/с, МГц
40/-
/с, МГц
30/-
/с, МГц
30/-
] 25/-
/с> "^
) 30/-
-
13/21
12/18
2/9
2/5,7
13/21
12/18
3/10
2/6,2
12/20
12/18
2/10
2/5,7
пФ/Ом
15/-
15/-
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/-
45/667
50/500
50/500
50/-
45/667
50/500
50/500
50/-
45/667
50/500
50/500
846 Приложение 2. Параметры интегральных схем
2.2. Параметры ИС серий SN74HC/LS/ALS/AS
847
Продолжение табл. П2.2
Продолжение табл. П2.2
SN74
и
аналог
В/мА
(min/cnd)
243/ИП7
НС || 4.18/-6
LS 2/-15
ALS 2/-15
AS 2.4/-15
244/ДГ
НС
LS
ALS
AS
245/АГ
' WC
LS
ALS
AS
15
4.18/-6
2/-15
2/-15
2.4/-15
16
4.18/-6
2/-15
2/-15
2/-15
247/ИД18
LS || ОС/10 В
248/-
LS II OC/RI
250/-
/1S || 2.4/-15
251/КП15
WC || 4.18/-6
LS 2,4/-2,6
ALS 2 4/-2,6
AS 2.4/-15
253/КП12
LS II 2,4/-2,6
ALS 2,4/-2,6
/IS 2.4/-15
256/-
LS H 2.4/-0.4
257/КПИ
НС || 4.18/-6
LS 2,4/-2,6
ALS 2,4/-2,6
/IS 2,4/-15
258/КП14
НС || 4.18/-6
LS 2,4/-2,6
ALS 2,4/-2,6
/IS || 2.4/-15
В/мА
(max/end)
0,26/6
0,5/24
0,5/24'
0,55/64
0,26/6
0,5/24
0, 5/24'
0,55/64
0,26/6
0,5/24
0,5/24'
0,55/64
0,5/24
0,5/3,2
0, 5/48
0,26/4
0,5/8
0,5/24
0,5/48
0,5/8
0,5/24
0,5/48
0,5/8
0,26/6
0,5/8
0,5/24
0,5/48
0,26/6
0,5/8
0,5/24
0, 5/48
'».
мкА
(max)
0,1
40
20
70
0,1
20
20
20
0,1
20
20
70
20
20
20
0,1
20
20
40
20
20
40
40
0,1
40
20
40
0,1
40
20
40
мА
(max)
-0,1
-0,2
-0,1
-1
-0,1
-0,2
-0,1
-1
-0,1
-0,2
-0,1
-0,8
-1,2
-1,2
-0,5
-0,1
-0,4
-0,1
-0,6
-0,4
-o.i
-1
-0,8
-o.i
-0,8
-o,i
-1
-0,1
-0,8
-0,1
-1 •
lCCH/lCCL>
мА
«УР)
0,04/0,04
38*/50*
15/20
28/47
0,04/0,04
27/46*
9/15/17
22/60/34
0,04/0,04
70/90*
30/36/38
62/95/79
7/7
25/25
26/31/30
0,04/0,04
6/7
7/7/9,4
28/28
7/8,5
6 5/6,5/7,5
18/20/21
20/20
0,04/0,04
10*/16*
3/8/9
12/19/19,7
0,04/0,04
7*/14*
2,5/7/8
8,4/15/15,5
'и/с
НС
(mln/max)
14/23
12/18
4/11
3/7,5
13/21
12/18
3/10
2/6,2
12/20
8/12
3/10
2/7,5
100
100
4/13
18/29
28/45
8/24
5
30/45
5/21
4/13,5
20/27
14/23
16/21
7/18
2/11
14/23
15/21
8/20
2/9,5
W
HC
(mm/max)
14/23
12/18
4/11
3/6,5
13/21
12/18
3/10
2/6,2
12/20
8/12
3/10
2/7
100
100
4/10,5
18/29
28/45
7/23
5
21/32
5/21
4/11,5
16/24
14/23
19/25
6/22
2/10
14/23
18/25
5/25
2/10
пФ/Ом
50/-
45/667
50/500
50/500
50/-
45/667
50/500
50/500
50/-
45/667
50/500
50/500
15/665
15/4000
50/500
15/-
15/-
50/500
50/500
15/-
50/500
50/500
15/-
50/-
45/667
50/500
50/500
50/-
45/667
50/500
50/500
SNTA
И
аналог
voh''oh
B/mA
(mln/cnd)
259/ИРЗО
НС || 4.18/-4
LS 2.4/-0,4
ALS V*/-2,0
260/ЛЕ7
LS I 2.7/-0.4
264/-
AS |
266/-
НС |
V*/-2,0
4,18/-4
0C/1O В
273/ИР35
НС || 4.18/-4
LS 2,7/-0,4
/1LS 2,4/-2,6
279/ТР2
НС || 4.18/-4
LS 2.7/-0,4
280/ИП5
НС || 4.18/-4
LS 2,7/-0,4
/1LS 2,4/-2,6
/IS V*/-2,0
282/-
/IS ||
V*/-2, 0
283/ИМ6
WC || 4.18/-4
LS 2.7/-0.4
266/-
/1S ||
290/-,
15 II
292/ГЦ
HC II
2.4/-15
293/-
2,7/-0,4
I
4.18/-4
2.7/-0, 4
295/ИР16
LS | 2,4/-2,6
298/КП13
HC || 4.18/-4
LS 2.7/-0,4
AS || V*/-2,0
В/мА
(max/end)
0,26/4
0,5/8
0,5/8
0,5/8
0,5/20
0,26/4
0,5/8
0,26/4
0,5/8
0,5/24
0,26/4
0,5/8
0,26/4
0,5/8
0,5/24
0,5/20
0,5/20
0,26/4
0,5/8
0,5/48
0,5/8
0,26/4
0,5/8
0,5/8
0,26/4
0,5/8
0,5/20
мкА
(max]
-0,1
40
20
20
160
0,1
40
0,1
20
20
0,1
20
0,1
20
20
20
160
0,1
40
50
80
0,1
20
20
0,1
20
40
MA
(max)
-0,1
-0,8
-0,1
-0,4
-4
-0,1
-0,6
-0,1
-0,4
-0,2
-0,1
-0,4
-0,1
-0,4
-0| 5
-4
-o.i
-0,8
-0,5
-3,2
-0,1
-0,4
-0,4
-0J4
-0,8
'сен ' 'cci •
мА
(typ)
0,04/0,04
20/20
14/14
4*/5, 5*
26/28
0,01/0,01
8/8
0,04/0,04
17/17
11/19
0,02/0,02
3,8/3,8
0,04/0,04
27*/27*
10/10
25/25
22/26
0,04/0,04
22/19
30/35
9/9
0,04/0,04
14/14
0,04/0,04
13/13
21/22
HC
(mm/max
18/29
22/35
4/22
5/15
3/9,5
18/30
21/33
17/27
2/12
13/21
12/22
34/53
33/50
3/20
3/12
3/14
31/48
16/24
3/16,5
16
-
24/30
18/27
2/9
w.
HC
(min/max
18/29
15/24
2/12
6/15
3/8,5
18/30
/c, МГц
30/60
30/40
35/-
13/21
13/21
34/53
29/45
4/22
3/11
3/12
31/48
15/24
3/16,5
/c, МГц
32/-
-
fc, МГц
30/45
fc. МГц
100/-
пФ/Ом
15/-
15/-
50/500
15/-
50/500
15/2000
15/-
15/-
50/500
15/-
15/-
15/-
15/-
50/500
50/500
50/500
15/-
15/-
50/500
15/-
-
15/-
15/-
50/500
848 Приложение 2. Параметры интегральных схем
Продолжение табл. П2.2
SN7A
и
аналог
299/И1
НС
LS
ALS
AS
*о«"он'
В/мА
(mln/cnd)
>24,323/ИР;
4.18/-6
2,4/-2,6
2,4/-2,6
2.4/-15
322/ИР28
LS II 2,7/-2,6
348/ИВ2
LS II 2,4/-2,6
352/КП19
LS || 2.7/-0.4
ALS 2,4/-2,6
/К 2.4/-15
353/КГ
354/-
НС
356/-
НС
365/ЛГ
НС
LS
117
2,7/-2,6
2,4/-2,6
2.4/-15
4.18/-6
4.18/-6
110
4.18/-6
2,4/-2,6
366/ЛН6
НС || 4.18/-6
LS 2,7/-2,6
367/ЛП11,368/ЛН
НС || 4.18/-6
LS 2,4/-2,6
373/ИР22
НС || 4.18/-6
LS 2,4/-2,6
ALS 2,4/-2,6
Ж 2.4/-15
374/W
НС
/К
375/-
НС
'23
1 4.18/-6
2,4/-2,6
2,4/-2,6
2.4/-15
| 4.18/-6
""«"of
В/мА
(maxto>d)
!Э
0,26/6
0,5/24
0,5/24
0,5/48
0,5/24
0,5/8
0,5/8
0,5/24
0,5/48
0,5/8
0 5/24
0,5/48
0,26/6
0,26/6
0,26/6
0,5/24
0,26/6
0,5/24
7
0,26/6
0,5/24
0,26/6
0,5/24
0,5/24
0,5/48
0,26/6
0,5/24
0,5/24
0,5/48
0,26/4
'».
мкА
(max)
0,1
40
20
60
40
20
20
40
20
20
40
0,1
0,1
0,1
20
0,1
20
0,1
20
0,1
20
20
20
0,1
20
20
20
0,1
V
мА
(max)
-0,1
-0,8
-0,2
-1,2
-0,8
-0,4
-0,1
-1
-0,4
-0,1
-1
-0,1
-0,1
-0,1
-0,4
-0,1
-0,4
-0,1
-0,4
-0,1
-0,4
-0,1
-0,5
-0,1
-0,4
-0,2
-2
-0,1
'сет/"см •
мА
(<УР)
0,04/0,04
53*/53*
15/22/23
-/-/95
60/60
12/13
6,2/6,2
6,5/6,5
15,5/17,5
7/8,5
7/7/8
15/19/18
0,04/0,04
0,04/0,04
0,04/0,04
13,5/13,5
0,04/0,04
11,8/11,8
0, 04/0, 04
13,5/13,5
0,04/0,04
24/24
9/16/17
55/55/65
0,04/0,04
27/27
11/19/20
77/84/84
0,01/0,01
W
НС
[min/max)
25/39
5/15
10
22/33
23/35
19/29
5/24
4/11
20/45
5/24
3/9
31/48
33/51
10/17
10/16
10/17
7/15
10/17
10/16
20/32
12/18
6/22
6,5/12
20/32
15/28
3/12
3/8
12/20
W
НС
(m/n/lmax)
fc, МГц
25/30
30/-
16/25
23/35
25/38
5/21
4/13
21/32
5/21
4/12
31/48
33/51
10/17
9/22
10/17
12/18
10/17
9/22
20/32
12/18
7/23
5/7,5
/с, МГц
30/54
35/50
35/-
125/-
12/20
CL/RL.
пФ/Ом
45/667
50/500
50/500
45/667
45/667
15/-
50/500
50/500
15/-
50/500
50/500
50/-
50/-
50/-
45/667
50/-
45/667
50/-
45/667
15/-
45/667
50/500
50/500
15/-
45/667
50/500
50/500
15/-
2.2. Параметры #С серий SN74HC/LS/ALS/AS
849
Продолжение табл. П2.2
SN74
и
аналог
В/мА
(mln/cnd)
377/ИР27
НС II 4.18/-6
LS 2.7/-0,4
37В/ИР18
LS | 2,7/-0,4
379/ИР19
LS || 2,7/-0,4
386/-
НС |
4.18/-6
2,7/-0,4
390/WE20
НС || 4.18/-6
LS 2,7/-0,4
393/ИЕ19
НС II 4.18/-6
LS 2.7/-0.4
395/ИР25
LS || 2,4/-2, 6
39В/-,
"II
399^<П20
2.7/-0.4
465/ДП14
LS || 2,4/-2,6
ALS 2.0/-15
466/ДП15,468/-
dLS || 2.0/-15
467/-,
^||
490/-
-II
518/-
/U-S II
||
519/-
ALS ||
520/-
^||
521/-
ALS ||
2.0/-15
2.7/-0.4
ОС
ОС
2, 4/-2,6
2,4/-2,6
В/мА
(max/end)
0,26/4
0,5/8
0,5/8
0,5/8
0,26/4
0,5/8
0,26/4
0,5/8
0,26/4
0,5/8
0,5/8
0,5/8
0,5/24
0.5/241
0.5/241
0, 5/241
0,5/8
0,5/24
0,5/24
0,5/24
0,5/24
V
мкА
(max)
0,1
20
20
20
0,1
20
0,1
80
0,1
80
20
20
20
20
20
20
60
200
20
200
20
V.
мА
(max)
-0,1
-0,4
-0,4
-0,4
-0,1
-0,4
-0,1
-3,2
-0,1
-3,2
-0,4
-0,4
-0,2
-0,1
-0,1
-0,1
-2,4
-0,6
-0,1
-0,6
-0,1
мА
(<УР)
0,04/0,04
18/18
16/16
11/11
0,01/0,01
10*/10*
0,04/0,04
20/20
0,04/0,04
20/20
29*/25"
13*/13"
32*/22*
11/19/23
7/16/19
11/19/23
19/19
11/11
11/11
12/12
12/12.
'ян-
НС
{min/max
17/27
17/27
17/27
17/27
15/24
12/23
21/33
40/60
31/48
40/60
35*
18/27
9/15
2/13
3/12
2/13
12/20
15/33
15/33
3/12
3/12
W
НС
(min/max
fc, МГц
35/58
30/40
/с, МГц
30/40
/с, МГц
30/40
15/24
10/17
/с, МГц
38/76
25/35
/с, МГц
38/76
25/35
25*
21/32
12/18
4/12
2/9
4/12
/с, МГц
25/35
3/15
3/15
5/20
5/20
пФ/Ом
15/-
15/2000
15/-
15/-
15/-
15/-
15/-
15/-
15/-
15/-
15/-
45/667
50/50
50/50
50/50
15/2000
50/680
50/680
50/500
50/500
850 Приложение 2. Параметры интегральных схем
2.2. Параметры ИС серий SN74HC/LS/ALS/AS
851
Продолжение табл. П2.2
Продолжение табл. П2.2
S/V74
И
аналог
522/-
ALS 1
526/-
ALS
527/-
ALS
528/-
ALS
V 1 \
voh"oh-
B/mA
(mln/cnd)
ОС
2,4/-2,6
2,4/-2,6
2,4/-2,6
533/ИР40
НС 4.18/-6
IS 2,4/-2,6
ALS 2,4/-2,6
/IS 2.4/-15
534/Щ
НС
LS
/1LS
/3S
540/АГ
НС
LS
ALS
541/ДГ
НС
LS
/1LS
560/-
/1LS
561/-
ALS
563/-
НСТ
/!LS
564/-
НСТ
ALS
568/-
LS
ALS
'41
4.18/-6
2,4/-2,6
2,4/-2,6
2.4/-15
112
4.18/-6
2/-15
2/-15
113
4.18/-6
2/-15
2/-15
2,4/-2,6
1 2,4/-2,6
| 4.18/-6
2.V-2.6
1 4.18/-6
2.V-2.6
1 2.7/-0.4
1 2,4/-2,6
B/mA
(maxtorf)
0,5/24
0,5/24
0,5/24
0,5/24
0,26/6
0,5/24
0,5/24
0,5/48
0,26/6
0,5/24
0,5/24
0,5/48
0,26/6
0,5/24
0,5/241
0,26/6
0,5/24
0.5/241
0,5/24
0,5/24
0,32/6
0,5/24
0, 32/6
0,5/24
0,5/24
0,5/24
'».
mkA
(max)
200
20
20
20
0,1
20
20
20
0,1
20
20
20
0,1
20
20
0,1
20
20
40
40
0,1
20
0,1
20
20
20
V
MA
(max)
-0,6
-0,2
-0,2
-0,2
-0,1
-0,4
-0,1
-0,5
-0,1
-0,4
-0,2
-2
-0,1
,2
-o,i
-o,i
-0,2
-o,i
-0,2
-0,2
-0,1
-0,1
-0,1
-0,2
-0,8
-0,2
' сен' 'cci'
MA
(<УР)
11/11
16/16
15/15
13/13
0,04/0,04
40*/40*
10/17/18,5
62/64/71
0,04/0,04
40*/40*
11/19
77/84
0,04/0,04
25*/45*
5/13/11
0,04/0,04
32*/52"
6/15/13,5
17/21/22
17/21/22
0,04/0,04
10/16/17
0,04/0,04
10/15/16
43*/43*
16/20/20
*PLH<
HC
[mln/max)
10/25
3/15
3/15
3/15
20/32
5/23
5/9
20/32
3/12
3/8
12/20
9/15
2/12
12/20
12/15
4/14
9/29
9/29
22/35
6/22
24/38
3/14
15/24
12/28
'«.
HC
(mln/max)
5/23
2/12
2/12
2/12
20/32
4/18
4,5/8
/c, мгц
30/54
35/-
125/-
12/20
12/15
2/9
12/20
12/18
2/10
/c, мгц
20/-
/c, МГц
30/-
22/35
6/21
/c, МГц
24/41
30/-
fc, МГц
25/-
20/-
пФ/Ом
50/680
50/500
50/500
50/500
15/-
50/500
50/500
15/-
50/500
50/500
15/-
45/667
50/500
15/-
45/667
50/500
50/500
50/500
15/-
50/500
15/-
50/500
15/-
50/500
SN74
и
569/-
I
LS
ALS
von' он-
B/mA
(mln/cnd)
2.7/-0.4
2,4/-2,6
573/ИРЗЗ
HCT 1
ALS
AS
4.18/-6
2,4/-0,4
2,4/-2,6
2,4/-2,6
574/ИР37
HCT 1
/1LS
/is 1
575/-
/ILS 1
да 1;
576/-
ALS \\
AS
577/-
41
580/-
/1LS II
*"»
614/-
""I
615/-
/1LS N
616/-
«1
617/-
/ILS ||
4.18/-6
2,4/-0,4
2,4/-2,6
2.4/-15
2,4/-2,6
2,4/-15
2,4/-2,6
2.4/-15
2,4/-2,6
2.4/-15
2,4/-2,6
2,4/-2,6
ОС
ОС
2.V-2.6
ОС
620/ДП25
"C II
/ILS
/IS
621/-
ALS II
/IS |
4.18/-6
2/-15
2/-15
ОС
ОС
В/мА
(max/end)
0,5/24
0,5/24
0,32/6
0,5/24
0,5/24
0,5/48
0,32/6
0,5/24
0,5/24
0,5/48
0,5/24
0,5/48
0,5/24
0,5/48
0,5/24
0,5/48
0,5/24
0,5/48
0.5/241
0.5/241
0,5/24
0,5/24
0,26/6
0.5/241
0,55/64
0.5/241
0,5/64
'».
мкА
(max)
20
20
0,1
20
20
20
0,1
20
20
20
20
20
20
20
20
20
20
20
20
20
20
20
0,1
20
70
20
70
мА
(max)
-0,8
-0,2
-0,1
-0,4
-0,1
-0,5
-0,1
-0,4
-0,2
-2,0
-0,2
-2,0
-0,2
-2,0
-0,2
-2,0
-0,1
-0,5
-0,2
-0,2
-0,4
-0,4
-0,1
-0,1
-0,8
-0,1
-0,8
мА
(<УР)
43*/43*
16/20/20
0,04/0,04
40*/40*
10/15/16
56/55/65
0, 04/0,04
40*/40*
11/17/17
73/85/84
10/15/16
78/89/88
10/15/16
77/84/84
10/16/15
78/76/88
10/16/17
62/65/71
52/57
40/48
110/110
110/110
0,04 /0,04
24/31/33
35/74/48
29/35
48/116
НС
(min/max
15/24
12/28
22/35
_
6/20
6/11,5
24/38
_
3/14
3/8
4/14
3/8
3/14
3/8
4/14
3/8
6/22
5/9
20/64
19/64
15/55
40
11/18
2/10
1/7
10/33
5/24
W
НС
(mln/mat
fc, МГц
25/-
30/-
22/35
6/19
4/7,5
/с, МГц
24/41
35/-
125/-
/с, МГц
30/-
125/-
/с, МГЦ
30/-
125/-
/., «Гц
30/-
125/-
6/21
4/8
6/20
6/22
15/55
40
11/18
2/10
2/6
5/20
1/7,5
CL/Rt,
пФ/Ом
15/-
50/500
15/-
50/500
50/500
15/-
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/680
50/680
50/-
50/-
15/-
50/500
50/500
50/500
50/500
852 Приложение 2. Параметры интегральных схем
Продолжение табл. П2.2
SN74
и
аналог
622/-
ALS
as
"oh"oh>
B/mA
(min/cnd)
| ОС
ОС
623/ДП26
НС || 4.18/-6
ALS 2/-15
/IS 1 2/-15
632/-
ALS
as
633/-
/1LS
634/-
ALS
as
| 2,4/-2,6
2,4/-2,6
1 °°
I 2,4/-2,6
|| 2,4/-2,6
635/-
/1LS 1 ОС
638/-
/!LS
/IS
639/-
/1LS
/IS
|| 2/-15
1 2.4-15
II 2/-15
1 2.4/-15
640/АП9
НС 4.18/-6
HCT 4.18/-6
LS 2/-15
ALS 2/-15
/IS 2.4/-15
641/-
LS
ALS
as
|| ОС/10 В
ОС
ОС
642/-
/1LS || ОС
as\\ oc
643/АП16
HC || 4.18/-6
HCT 4.18/-6
ALS 2/-15
/IS 2.4/-15
В/мА
(ma Vend)
0,5/24*
0,5/64
0,26/6
0,5/24*
0,55/64
0,5/24
0,5/24
0,5/24
0,5/24
0,5/24
0,5/24
0,5/24*
0,55/64
0,5/24*
0,55/64
0,26/6
0,32/6
0,5/24
0,5/24*
0,55/64
0,5/24
0,5/24*
0,55/64
0,5/24*
0,55/64
0,26/6
0,32/6
0,5/24*
0,55/64
мкА
(max)
20
70
0,1
20
70
20
20
20
20
20
-
20
70
20
70
0,1
0,1
20
20
70
20
20
70
20
70
0,1
0,1
20
70
V
мА
(max)
-0,1
-0,8
-o,i
-0,1
-0,8
-0,4
-0,4
-0,4
-0,4
-0,4
-
-0,1
-0,B
-0,1
-0,6
-o.i
-0,1
-0,4
-0,1
-0,8
-0,4
-0,1
-0,8
-0,1
-0,8
-0,1
-0,1
-0,1
-0,8
'cch' 'cct1
MA
(typ)
11/20
24/63
0,04/0,04
32/39/42
57/116/71
157/157
200/200
150/150
150/150
200/200
150/150
18/26/16
24/75/37
25/30/33
56/95/62
0,04/0,04
0, 04/0.04
70*/90 /95
19/27/2B
37/78/51
70*/90*
25/33
50/84
8/18
25/64
0,0V0,04
0,04/0,04
25/33/35
48/88/61
W
HC
min/max)
8/35
5/25
9/15
2/13
1/9
5/30
4/25
10/40
10/45
4/25
26
B/25
5/20
10/30
5/22
12/20
6/10
2/11
2/7
17/25
5/25
5/21
10/30
5/24
12/20
2/13
2/10
W
HC
min/max)
5/19
1/8
9/15
3/11
1/8
5/30
4/25
10/40
10/40
4/25
26
8/30
2/7
5/22
2/9
12/20
8/15
2/10
2/6
16/25
3/18
1/7,5
5/22
1/7,5
12/20
2/11
2/9
лфлзм
50/500
50/500
15/-
50/500
50/500
- /500
- /500
- /500
- /500
- /500
- /500
50/680
50/500
50/6B0
50/500
50/-
45/667
50/500
50/500
45/667
50/680
50/500
50/680
50/500
50/-
50/500
50/500
2.2. Параметры ИС серий SN74HC/LS/ALS/AS
853
Продолжение табл. П2.2
SN7A
и
аналог
644/-
OLS
OS
645/-
LS
OLS
OS
*O«"OH'
B/mA
(mln/cnd)
| ОС
ОС
1 2/-15
2/-15
2.4/-15
646/ДП20
НС | 4.18/-6
OLS 2/-15
/IS 2/-15
647/-
ALS
648/-
НС
/1LS
/IS
649/-
/!LS
| ОС
4.18/-6
2/-15
2/-15
ОС
651/ДП17
НС 1 4,18/-6
/1LS 2/-15
/IS 2/-15
652/ДГ
HC
/1LS
/IS
653/-,
ALS
666/-
/1LS 1
667/-
ALS 1
124
4.18/-6
2/-15
2/-15
654/-
2/-15
2,V-2,6
2,4/-2,6
670/ИР26
HC II 4.18/-6
LS 2,4/-2,6
677/-
ALS |
2,4/-2,6
В/мА
(max/end)
0,5/24*
0,55/64
0,5/24
0,5/24
0,55/64
0,26/6
0,5/24*
0,5/48
0,5/24*
0,26/6
0,5/24
0,5/48
0,5/24*
0,26/6
0,5/24*
0,5/48
0,26/6
0,5/24*
0.5/4B
0,5/24*
0,5/24
0,5/24
0,26/4
0,5/8
0,5/24
V
мкА
(max)
20
70
20
20
70
o.i
20
70
20
0,1
20
70
20
0,1
20
70
0,1
20
70
20
20
20
0,1
60
20
V
мА
(max)
-0,1
-0,8
-0,4
-0,1
-0,8
-0,1
-0,2
-0,8
-0,2
-0,1
-0,2
-0,8
-0,2
-0,1
-0,2
-0,8
-0,1
-0,2
-0,B
-0,2
-0,1
-0,1
-0,1
-1,2
-o,i
'cch^'cci"
мА
(W
16/25
38/76
70/90*/95
30/36/38
62/95/79
0,04/0,04
47/55/55
120/130/130
35/40
0, 04/0, 04
47/57/57
110/120/120
40/45
0,04/0,04
42/52/52
110/120/130
0, 04/0, 04
47/55/55
120/130/130
47/55/55
25/40/30
25/45/30
0,04/0,04
30/30
21/21
W
HC
(min/msx)
10/30
5/24
8/15
3/10
2/9,5
15/35
2/11
20/60
15/35
2/11
20/55
13/3B
2/11
13/38
2/11
16/64
6/21
9/28
17/27
23/40
5/35
HC
(min/max)
5/22
1/7,5
11/15
3/10
2/9
/c, МГц
40/-
90/-
/c, МГц
30/-
/c, МГц
40/-
90/-
fc. МГц
30/-
/c. МГц
40/-
90/-
/c, МГц
40/-
90/-
/c, МГц
35/-
8/27
7/22
17/27
25/45
5/30
Ct/Rti
пФЛЭм
50/680
50/500
45/667
50/500
50/500
50/500
50/500
50/680
50/500
50/500
50/680
50/500
50/500
50/500
50/500
50/680
50/500
50/500
15/-
15/-
50/500
854
Приложение 2. Параметры интегральных схем
Продолжение табл. П2.2
SN74
и
аналог
678/-
ALS
679/-
ALS
680/-
ALS
682/-
LS
688/-
НС
ALS
689/-
ALS
746/-
ALS
747/-
/1LS
756/-
ALS7
AS
757/-
/ILS7
/3S
758/-
ALS
AS
759/-
/1S
760/-
/!LS
/К
*он"он>
В/мА
(min/cnd)
2,4/-2,6
2,4/-2,6
1 2,4/-2,6
1 2.7/-0.4
1 4.1В/-4
2,4/-2,6
II °°
II 2/5
II 2'~15
II ^
II °°
II °С
ОС
II ос
ОС
II ^
II ос
ОС
762/-
/!LS II ОС
AS II ОС
763/-
/1LS || ОС
/К ОС
804/ЛА20
/U.S || 2/-15
AS 2/-48
Voc"ac
В/мА
(max/end)
0,5/24
0,5/24
0,5/24
0,5/24
0,26/4
0,5/24
0,5/24
0,5/24
0,5/24
0,5/24
0,55/64
0,5/24
0,55/64
0.5/241
0,55/64
0,55/64
0,5/24
0,55/64
0.5/241
0,55/64
0.5/241
0,55/64
0,5/24
0,5/48
V
мкА
(щах)
20
20
20
20
0,1
20
20
200
200
20
20
20
20
20
50
50
20
20
20
20
20
20
20
20
'it-
мА
(max)
-0,1
-0,1
-0,1
-0,4
-0,1
-0,1
-0,1
-0,6
-0,6
-0,1
-1,0
-0,1
-1,0
-0,1
-0,5
-1,0
-0,1
-1,0
-0,1
-1,0
-0,1
-1,0
-0,1
-0,5
'сс»Х cci>
мА
(<УР)
21/21
17/17
18/18
42/42
0,01/0,01
12/12
12/12
3/13/11
6/18/12,5
7/13
9/51
11/14
21/61
6/10
17/38
27/47
9/15
20/60
11/18
15/55
7/14
10/52
0,9/7
3,5/16
W
НС
min/max)
5/21
5/22
5/21
21/30
22/35
3/12
10/25
3/12
4/14
8/24
3/19
3/15
3/18,5
10/28
3/19,5
3/20
5/16
3/18,5
14
3/19
9/25
3/20
1/7
1/4
w.
НС
min/max)
5/31
5/30
5/25
19/30
22/35
5/20
5/23
2/9
2/10
2/10
1/6
3/12
1/6
6/21
1/6
1/6
5/13
1/7
18
1/7
5/21
1/8
1/8
1/4
C,/Rt,
пФ/Ом
50/500
50/500
50/500
45/667
15/-
50/500
50/680
50/500
50/500
50/500
50/500
50/500
50/500
50/680
50/500
50/500
50/500
50/500
50/680
50/500
50/680
50/500
50/500
50/500
2.2. Параметры ИС серий SN74HC/LS/ALS/AS
855
Продолжение табл. П2.2
SN74
и
аналог
В/мА
(min/cnd)
805/ЛЕ8
/1LS II 2/-15
/IS 2/-48
808/ЛИ7
/IS | 2/-48
810/-
/1L5 1
AS
811/-
/1L5 1
/IS
812/-
ALS\
819/-
«1
821/-,
*l
823/-,
«|
825/-,
«1
V*/-0,4
V*/-2
ОС
ОС
2.4/-3
2.V-3
822/-
2/-24
824/-
2/-24
B26/-
2/-24
832/ЛЛЗ
ALS || 2/-15
/IS 2/-48
850/-
/1S 1
851/-
45 1
852/-
856/-
-!!
857/-
ALS ||
*l
866/-
* II
2/-15
2/-15
2/-15
2/-15
2,V-2,6
2.4/-15
V*/-2
В/мА
{max/end)
0,5/24
0,5/48
0,5/48
0,5/8
0,5/20
0,5/8
0,5/20
0,5/24
0,5/24
0.5/4B
0,5/48
0,5/48
0,5/24
0,5/48
0.5/4B
0,5/48
0,5/48
0,5/48
0,5/24
0,5/48
0,5/20
V
мкА
{max)
20
20
20
20
20
20
20
20
20
20
20
20
20
20
20
20
70
70
20
20
40
мА
(max)
-0,1
-0,5
-0,5
-0,1
-0,5
-0,1
-0,5
-0,2
-0,2
-0,5
-0,5
-0,5
-0,1
-0,5
-1,0
-1,0
-1,0
-1.0
-0,2
-2,0
-4
'ccH^'cct'
мА
(<УР)
2/8
6,5/200
8/20
5/5
20/29
5/5
19,5/26
16/16
65/65
55/68/70
49/61/64
45/56/59
6/9,5
11/22
50/50/52
50/50/52
136/136
118/118
11/16/18
97/127/92
160/160
W
HC
{min/max
2/7
1/4,3
1/6
5/20
3/5,8
25/55
5,9/12
3/15
4/16
3,5/7,5
3,5/7,5
3,5/7,5
2/9
1/6,3
3/14,5
3/18 '
3/9
3/8
4/25
2/12
1/17,5
'phi.
HC
(min/max
2/8
1/4,3
1/6
3/14
2,3/9
5/28
3,7/8,7
4/15
4/14
3,5/11
3,5/11
3,5/11
1/8
1/6,3
60/-
3/20
/c. МГц
50/-
/c, МГц
50/-
4/25
2/12
1/15
CL/RL,
пФ/Ом
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/2000
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
856
Приложение 2. Параметры интегральных схем 2.2. Параметры ИС серий SN74HC/LS/ALS/AS
857
Продолжение табл. П2.2
Продолжение табл. П2.2
SN74
и
аналог
867/-
ALS
AS
869/-
ALS
AS
870/-
ALS
AS
B/mA
(min/cnd)
II V*/-0,4
I ^
1 V*/-0,4
V*/-2
,871/-
II 2,4/-2,6
2.4/-15
873/ИР34
ALS II 2,4/-2,6
AS 2.4/-15
, 874/ИР38
4I.S I 2,4/-2,6
AS 2.4/-15
876/-
dLS
AS
877/-
878/-
/ILS
AS
879/-
/PS
880/-
¦ ALS 1
881/-
882/-
AS II
II
885/-
962/-
^ !!
2,4/-2,6
2.4/-15
2/-15
2,4/-2,6
2.4/-15
2,4/-2,6
2.4/-15
2,4/-2,6
2.4/-15 •
2.4/-3
V*/-2
V*/-2
2, 4/-?,6
B/mA
{max/end
0,5/8
0,5/20
0,5/8
0,5/20
0,5/24
0,5/48
0,5/24
0,5/48
0,5/24
0,5/48
0,5/24
0,5/48
0,5/48
0,5/24
0,5/48
0,5/24
0,5/48
0,5/24
0,5/48
0,5/48
0,5/20
0,5/20
0,5/24
mkA
(max
20
40
20
40
50
50
20
20
20
10
20
10
70
20
20
20
20
20
20
120
300
40
20
mA
(max
-0,2
-4
-0,2
-4
-0,2
-2,0
-0,2
-0,5
-0,2
-2
-0,2
-2
-1,0
-0,2
-2,0
-0,2
-2,0
0,2
0,5
12
7,5
-4
0,2
lCCH/lCCf
mA
«УР)
28/28
134/134
28/28
134/134
80/80
120/120
11/16/20
68/67/80
14/19/20
82/92/100
14/18/20
88/94/100
136/136
14/18/20
82/96/100
14/18/20
88/94/100
14/19/20
73/76/86
135/135
44/44
130/130
28/40/30
W
HC
Ifnin/ma
4/14
5/22
4/14
6/35
5/26
5/23
8/22
6/13
4/14
3/8,5
4/14
3/8,5
2/9
4/14
3/8,5
4/14
3/8,5
8/24
6/11,5
2/11
2/9
13/17
5/26
HC
(mm/ma
fc, МГ
35/-
50/-
fc, МГц
35/-
. 45/-
5/26
5/23
8/21
4/7,5
/c, МГц
30/-
125/-
/c, МГц
30/-
125/-
/c, МГц
50/-
fc, МГц
30/-
125/-
/c, МГц
25/-
125/-
8/21
4/8
2/11
3/14
10/15
с' МГц
25/30
пФЛЭм
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
S/V74
и
аналог
V 11
В/мА
(min/cnd)
963/-,964/-
ALS | 2,4/-2,6
990/-
/1L5 II 2,4/-2,6
II
991/-
ALS II 2,4/-2,6
992/-
/PLS | 2,4/-2,6
993/-
>3L5 || 2,4/-2,6
994/-
>PLS || 2,4/-2,6
995/-
ALS || 2,4/-2,6
996/-
JLS | 2,4/-2,6
1000/
/3LS
/IS
ПД21
| 2,4^-2,5
2/-48
1002/ЛЕЮ
ALS || 2,4/-2,6
1003/ЛД23
ALS || ОС
II
1004/ЛН8
ALS |1 2/-15
AS 2/-48
1005/ЛНЮ
/PLS II ОС
1008/ЛИ8
/PLS Ц 2.V-2.6
AS | 2/-48
1010/ЛА24
/1LS И 2,4/-2,6
1011/ЛИЮ
ALS | 2.V-2.6
1020/ЛА22
/SL5 || 2,4/-2,6
В/мА
(max/end)
0,5/24
0,5/24
0,5/24
0, 5/24
0,5/24
0,5/24
0,5/24
0, 5/241
0,5/24
0,5/48
0, 5/24
0,5/24
0,5/24
0,5/48
0,5/24
0 5/24
0,5/48
0,5/24
0,5/24
0, 5/24
'ш.
мкА
(max)
20
20
20
20
20
20
20
20
20
20
20
20
20
20
20
20
20
20
20
20
'и.
мА
(max)
-0,1
-0,1
-0,1
-0,1
-0,1
-0,1
-0,1
-0,1
-5,1
-0,5
-0,1
-0,1
-0,1
-0,5
-0,1
-0,1
-0,5
-0,1
-0,1
-0,1
mA
(<УР)
27/40
25/45
30/50/35
30/52/40
30/52
30/55
35/55/42
0,86/4,8
2,2/12
1,7/5,6
0,85/4,8
0,84/7
3,5/16
0,9/7
1,8/5,7
5,6/13,5
0,65/0,36
1,4/4,3
0,5/2,4
чс
/г..* max)
10
6/26
9/28
6/20
9/28
6/21
9/28
5/28
2/8
1/4
2/8
10/33
1/7
1/4
5/30
2/9
1/6
2/8
2/10
2/8
НС
mln/max)
fc, МГц
25/30
8/26
7/23
8/25
7/22
8/27
7/22
/с, МГц
35/-
2/7
1/4
2/7
2/12
1/Б
1/4
2/10
3/9
1/6
2/8
3/9
2/7
пФ/Ом
50/500
50/-
50/-
50/-
50/-
50/-
50/-
50/-
50/500
50/500
50/500
50/500
50/500
50/500
50/680
50/500
50/500
50/500
50/500
50/500
55 ПухальскаЙ Г. И., Ноьосельцева Т. Я.
858
Приложение 2. Параметры интегральных схем
2.2. Параметры ИС серий SN74HC/LS/ALS/AS
859
Продолжение табл. П2.2
SN7A
И
аналог
В/мА
(min/cnd)
1032/ЛЛ4
ALS II 2,4/-2,6
AS 2/-48
1034/ЛП16
ALS II 2/-15
AS 2/-48
1035/ЛП17
ОС
1036/-
2/-48
1181/-
V*/-2
1240/-
2/-15
1242/-
2/-15
1244/-
2/-15
1245/-
ALS 1
2/-15
1631/-
2.4/-33
1640/-
2/-15
1645/-
ALS II
2/-15
1804/-
dLS II
AS I
2/-15
2/-48
1805/
2/-15
2/-48
1808/-
/1LS ||
1821/-
1823/-
2/-15
2/-48
2/-24
2/-24
В/мА
(max/end)
0,5/24
0,5/48
0,5/24
0,5/48
0,5/24
0,5/48
0,5/20
0.5/162
0,5/1 б2
0,5/1 б2
0.5/162
0,5/33
0.5/162
0.5/162
0,5/24
0,5/48
0,5/24
0,5/48
0, 5/24
0,5/48
0,5/48
0,5/48
мкА
(max
20
20
20
20
120
20
20
20
20
20
20
20
20
20
20
20
20
20
V
мА
(max
-0,1
-0,5
-0,1
-0,5
-0,1
-0,5
-3
-0,1
-0,1
-0,1
-0,1
-0,2
-0,1
-0,1
-0,1
-0,5
0,1
0,5
0,1
0,5
-0,5
-0,5
мА
(<УР)
2,5/6,6
7,7/14,7
3/8
9/21
3/8
4,3/14
74/74
5/8,5/8,1
8/10/9
6/10/11
21/23/25
22/22/31
18/18
25/25
0,9/7
3,5/16
2/8
6,5/20
4,5/8
8/20
55/68
49/61
НС
[mln/max
2/9
1/6,3
1/8
1/6
5/30
1/4,3
5/12
2/13
2/12
3/14
2/13
2/12
5/15
2/13
2/7
1/4
2/7
1/4,3
2/9
1/6
,5/7,5
,5/7,5
w
НС
(mln/max^
3/12
1/6,3
1/8
1/6
2/12
1/4,3
5/12
2/13
2/10
3/14
2/13
4/16
2/10
2/13
2/8
1/4
2/8
1/4,3
1/8
1/6
3,5/11
3,5/11
пФ/Ом
50/500
50/500
50/500
50/500
50/680
50/500
50/500
50/500
50/500
50/500
50/500
50/75
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
Продолжение табл. П2.2
SN74
И
аналог
1832/-
dLS
/IS
VOH/IOH>
В/мА
(min/cnd)
2/-15
2/-48
2232/-,2233/-
dLS | 2,4/-2,6
2238/-,2239/-
dLS | 2,4/-2,6
2240/-
ALS || V*/-0,4
2242/-
dLS || V*/-0,4
2540/-
/ILS || V*/-0,4
2541/-
ALS || V*/-0,4
2620/-
4S || V*/-2,0
2623/-
/IS || V*/-2,0
2640/-
AS || V*/-2,0
2645/-
/1S И V*/-2,0
4002/ЛЕ9
HC || 4.18/-4
4017/-
HC 0 4.18/-4
4020/-
HC I! 4.18/-4
4022/-
HC I! 4.18/-4
402V
HC
4.18/-4
4028/-
HC || 4.18/-4
"ot"ot.
В/мА
(mawk/x/)
0,5/24
0,5/48
0,5/24
0,5/24
0,8/12
0,8/12
0,8/12
0,8/12
0,7/12
0,7/12
0,7/12
0,7/12
0,26/4
0,26/4
0,26/4
0,26/4
0,26/4
0,26/4
*«.
мкА
(max)
20
20
20
40
20
20
20
20
70
70
70
70
0.1
0,1
0,1
0,1
0,1
0,1
v.
мА
(max)
-o,i
-0,5
-0,1
-0,2
-o,i
-0,1
-0,1
-0,1
-0,8
-0,8
-0,8
-0,8
-0,1
-o,i
-0,1
-o.i
-0,1
-0,1
'cch''cci'
mA
«УР)
6/9,5
11/22
175/175
190/190
6/13/12
10/14/13
5/13/11
6/15/13,5
62/74/48
57/116/72
37/78/51
58/95/73
0,01/0,01
0,04/0,04
0,04/0,04
0,04/0,04
0,04/0,04
0,04/0,04
W
HC
IfTtfn/max)
2/9
1/6,3
30*
18
2/10
2/11
2/12
2/15
1/8
1/8,5
1/7,5
1/10
11/18
21/33 ,
15/24
21/33
15/24
25/39
W
HC
mln/max)
1/8
1/6,3
/c, мгц
40/-
/c. МГц
35/-
2/10
2/10
2/11
2/12
1/6,5
1/7,5
1/6,5
1/9,5
11/18
/c, МГц
30/47
/c, МГц
33/64
/c, МГц
30/48
fc, МГц
35/70
25/39
лФДЗм
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
50/500
15/-
15/-
15/-
15/-
15/-
15/-
860
Приложение 2. Параметры интегральных схем
2.2. Параметры ИС серий SN74HC/LS/ALS/AS 861
Продолжение табл. П2.2
Окончание табл. П2.2
SNTA
и
аналог
4040/-
НС
4049/-
НС\
4050/-
«|
4060/-
НС 1
4066/-
-II
4072/-
НС\\
4075/-
^ ||
4078/-
НС,|
4094/-
41
4511/-
НС 1
4514/-
НС II
4543/-
НС II
8003/-
""I
8161/-,
^ I
8169/-
де|
29806/-
29809/-
лг-s у
В/мА
(min/cnd)
4.18/-4
4.18/-6
4.18/-6
4,18/-4
Ron- *
100
4,18/-4
4.18/-4
4.18/-4
4.1В/-4
4.1В/-4
4515/-
4.1В/-4
4.18/-4
V*/-0,4
8163/-
V*/-0,4
V*/-0,4
2.4/-3
2.4/-3
We*.
В/мА
(max/end)
0,26/4
0,26/6
0,26/6
0,26/4
0,1
0,26/4
0,26/4
0,26/4
0,26/4
0,26/4
0,26/4
0, 26/4
0,5/8
0,5/9
0,5/8
0,5/24
0,5/24
'ш.
mkA
(max]
0,1
0,1
0,1
0,1
0,1
0,1
0,1
0,1
0,1
0,1
0,1
0,1
20
20
20
[1,25
:,25
MA
(max)
-o,i'
-0,1
-0,1
-o.i
-0,1
-0,1
-0,1
-0,1
-0,1
-0,1
-0,1
-0,1
-0,1
\
-0,2
-0,2
-1,0
-1,0
MA
(typ)
0,04/0,04
0,01/0,01
0,01/0,01
0,04/0,04
0,01/0,01
0,01/0,01
0,01/0,01
0,01/0,01
0,04/0,04
0,04/0,04
0,04/0,04
0,04/0,04
0,22/0,81
25/25
28/28
14/14
10/10
W
не
(min/max
15/24
11/18
11/18
47/72
5/10
11/18
10/17
16/26
31/48
46/71
29/45
44/68
3/11
3/13
3/12
3/13
3/13
HC
(min/rna*
fc, МГц
33/64
11/18
11/18
/c, МГц
33/60
4/8
11/18
10/17
16/26
/c, МГц
22/40
46/71
29/45
44/68
2/8
/c, МГц
35/-
fc, МГц
35/-
2/11
2/11
Ct/«t>
пФ/Ом
15/-
15/-
15/-
15/-
50/-
15/-
15/-
15/-
15/-
15/-
15/-
15/-
50/500
50/500
50/500
50/-
50/-
SN74
и
аналог
VOH/IOH-
В/мА
(mftVcnol)
29821/-,29822/-,
OS II 2/-24
29825/-,29826/-
/U^ || 2/-24
29827/-
ALS II 2/-24
29828/-
/1LS || 2/-24
29833/-,29834/-
ALS || 2/-24
II
29841/-, 29842/-
ALS || 2/-24
n
29853/-,29854/-
ALS || 2/-24
II
29861/-,29863/-
/U^ || 2/-24
29862/-,29864/-
ALS || 2/-24
В/мА
(max/end)
29823/-, 2!
0,5/48
0,5/48
0,5/48
0,5/48
0,5/48
29843/-,2
0,5/48
0,5/48
0,5/48
0,5/48
mkA
(max)
)824/-
20
20
20
20
20
3844/-
20
20
20
20
'a.
mA
(max)
-0,2
-0,2
-0,1
-o,i
-0,8
29845-
-0,2
-0,8
-o,i
-0,1
*ССН''СС?."
MA
(typ)
80/80
70/70
25/25
25/25
70/70
'-,29846/-
55/55
70/70
40/40
40/40
HC
(тЫлах)
2/10
2/10
4,8
4,0
4/6
2/9,5
4/7
4,8
4,0
tpHL.
не
(minAnax)
2/10
2/10
5,2
3,0
4/6
2/9,5
4/7
5,2
4,9
CL/RL,
пФ/Ом
50/-
50/-
50/-
50/-
50/-
50/-
50/-
50/-
50/-
862
Приложение 2. Параметры интегральных схем
Таблица П2.3. Параметры ИС серий CD4000 и МС14000
CD4000
MC14000
4000В1
176ЛП4
4001В1
1561ЛЕ5
4002В
1561ЛЕ6
4006В1
564ИР1
176ИР1
4007УВ1
176ЛП1
4008В1
5611*11
4011В1
561ЛА7
4012В
5Б1ЛА8
401ЗВ1
561ТМ2
4014В1
-
4015В1
561ИР2
4016В1
176КТ1
4017В1
561ИЕ8
'он'"он-
мА/В
{typ/cnd)
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,8
-2,6/9,5
-8,8/13,5
-3,2/2,5
1,0/4,8
2,6/9,5
6,8/13,5
3,2/2,5
1,0/4,6
2,6/9,5
6,8/13,5
Ron' °"
250/660
200/400
250/660
3,2/2,5
1,0/4,6
2,6/9,5
6,8/13,5
мА/В
(*>p/fcnd)
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
Vss- В
-5
-7,5
0
1,0/0,4
2,6/0,5
6,8/1,5
В
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10,
/5
5
10
15
5
5
10
15
5
7,5
10
5
5
10
15
tp.
не
(typ/max
125/250
60/120
45/90
125/250
60/120
45/90
200/-
100/-
80/-
55/110
30/60
25/50
В -> S
400/800
180/320
115/230
125/250
80/120,
А5/90
/ с -* q
150/300
85/130
45/90
С -» в
160/320
80/160
60/120
С -> Q
160/320
80/160
60/120
40/100
20/50
С -> F
325/650
135/270
85/170
МГц
(min/typ
-/5
-/12
-/16
3,5/7
8/16
12/24
3/6
6/12
8,5/17
3/6
6/12
8,5/17
2,5/5
5/10
5,5/11
tpz.
не
(min/max
BL-> C4
200/400
90/180
65/130
R -» в
200/400
85/170
60/120
R ->¦ Q
200/400
100/200
80/160
/ , шД
Cmax)
ilO
R ->¦ F
265/530
115/230
85/170
Ct/Rt,
пФ/кОм
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
2.3. Параметры ИС серий CD4000 и МС14000
863
Продолжение табл. П2.3
CD4000
WC14000
4018B1
561ИЕ19
4019B1
561ЛС2
4020B1
561ИЕ1Б
4021В1
4022В1
5Б1ИЕ9
4023В1
1561ЛД9
4024В1
4025В1
1581 ЛЕЮ
4026В1
4027В1
15Б1ТВ1
4028В1
561ИД1
/ /V
мА/В
(typ/cnd)
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,8/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,8
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,8
-2,8/9,5
-6,8/13,5
МА/В
(Гцз/cnd)
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2, Б/0,5
6,8/1,5
1,0/0,4
2,8/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
'1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
8,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
В
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
'р.
не
(typ/max)
с -»• а
200/400
90/180
65/130
150/300
60/120
50/100
а -> а ,
100/200
40/80
30/60
160/320
80/160
60/120
С -> F
325/650
135/270
85/170
125/250
60/120
45/90
Q -» Q
100/200
40/80
30/60
125/250
60/120
45/90
С -> Д/<?
350/750
125/250
90/180
С -> Q
150/300
65/130
45/90
175/350
80/160
60/120
fc-
МГц
(min/typ)
3/6
7/14
8,5/17
3,5/7
8/18
12/24
3/6
6/12
8,5/17
2,5/5
5/10
5,5/11
3,5/7
8/16
12/24
2,5/5
5,5/11
8/1Б
3,5/7
8/18
12/24
«я.
не
(min/max)
R ->¦ Q
275/550
125/250
90/180
r —> а
140/280
60/120
50/100
R ->¦ F
265/530
115/230
85/170
R -»¦ в
140/280
60/120
50/100
R —»• Д/6
300/600
125/250
90/180
R -»• в
200/400
85/170
80/120
CL/RL,
пФ/кОм
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
864
Приложение 2. Параметры интегральных схем
Продолжение табл. П2.3
CD4000
МС14000
4029В1
561ИЕ1
4030В1
561ЛП2
4031В1
176ИР4
4032В1
4033В1
4034В1
561ИР6
4035В1
561ИР9
4038В1
4040В1
1561ИЕ20
4041UB1
4042В1
561ТМЗ
'он",»-
мА/В
(typ/cnd)
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
3,2/2,5
1,0/4,6
2,6/9,5
6,8/13,5
12,8/2,5
3,2/4,6
-10/9,5
-38/13,5
3,2/2,5
1,0/4,6
2,6/9,5
6,8/13,5
мА/В
(typ/cnd)
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0, 4
2,6/0,5
6,8/1,5
3,2/0,4
10/0,5
38/1,5
1,0/0,4
2,6/0,5
6,8/1,5
В
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
НС
(typ/max
С -+Q
250/500
120/240
90/180
140/280
65/130
50/100
С -* Q
250/500
110/220
90/180
С -> S
325/650
175/350
150/300
С -> /И?
350/750
125/250
90/180
ДД<—.-DB
350/700
120/240
85/170
с -> а
250/500
100/200
75/150
С -» S
325/650
175/350
150/300
в -» в
г- г-*1
100/200
40/80
30/60
60/120
35/70
25/50
L -> 5
250/500
115/230
90/180
fc-
МГц
(min/typ
2/4
4/8
5,5/11
2/4
5/10
6/12
2,5/4,5
5/10
7,5/15
2,5/5
5,5/11
8/16
2/4
5/10
7/14
2/4
6/12
8/16
2,5/4,5
5/10
7,5/15
3,5/7
8/16
12/24
НС
(min/max
l -> а
235/470
100/200
80/160
В -> S
260/520
120/240
90/180
R _> /US
300/600
125/250
90/180
200/400
80/160
60/120
к -»a
230/460
100/200
80/160
В -> S
260/520
120/240
90/180
R -» 8
140/280
60/120
50/100
D -> a
150/300
75/150
50/100
Ct/Rt,
пФ/кОм
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
2.3. Параметры ИС серий СР4000 и МС14000
865
Продолжение табл. П2.3
CD4000
MC14000
4043В1
561ТР2
4044В
4045В1
4046В1
564ГГ1
4048В1
4049УВ1
561ЛН2
4050В1
1561ПУ4
4051В1
1561КП2
4052В
1561КП1
4053В1
4054В1
564УМ1
4055В1
564ИД4
4056В
564ИД5
4060В1
'он' уон>
мА/В
(typ/cnd)
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-7,0/4,6
-18/9,5
-47/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-6,4/2,5
-1,6/4,6
-3,6/9,5
-12/13,5
-6,4/2,5
-1,6/4,6
,6/9,5
-12/13,5
Я Ом
ON"
470/1050
180/400
125/280
Яом- °"
470/1050
180/400
125/280
-0,9/4,5
-0,9/9,5
-3,0/13,5
-0,9/4,5
-0,9/9,5
-3,0/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
мА/В
(lyp/cnd)
1,0/0,4
2,6/0,5
6,8/1,5
7,0/0,4
18/0,5
47/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
6,4/0,4
16/0,5
48/1,5
6 4/0,4
16/0,5
48/1,5
VEE' B
0
0
0
vee, в
0
0
0
2,6/0,4
2,6/0,5
6,8/1,5
2,6/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
vcc-
В
5
5
10
15
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
10
15
5
10
15
5
5
10
15
5
10
15
5
5
10
15
tp,
НС
(typ/max)
150/300
70/140
50/100
МКС
2,2/5,5
0,9/2,7
0,65/2
14-»- 13
450/-
200/-
130/-
300/600
150/300
120/240
60/120
32/65
25/50
70/140
40/80
30/60
30/60
15/30
11/20
30/60
15/30
11/20
400/800
340/680
250/500
650/1300
575/1150
375/750
с -»• а
370/740
150/300
100/200
fc
МГц
(min/typ)
5/10
12/25
15/30
0,5/0,8
1,0/1,4
1,4/2,4
VEE- В
-5
0
0
V , В
-5
0
0
3,5/7
8/16
12/24
НС
(min/max)
115/230
55/110
40/80
225/450
100/200
65/130
80/160
35/70
25/50
/ , гпй
AN
Стаж)
±10
'an' »"
(max)
±10
V"* Qr-*1
100/200
50/100
40/80
CL/RL.
пФ/кОм
50/200
50/200
-
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
866
Приложение 2. Параметры интегральных схем
Продолжение табл. П2.3
СО4000
МС14000
4063В1
4066В1
1561КТЗ
4067В1
4068В1
4069UB1
1561ЛН4
4070В1
1561ЛП14
4071В1
4072В
4073В1
4075В1
4076В2
1561ИР14
4077В1
/ /V
'он''он'
мА/В
{typ/cnd)
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
SON' <*
470/1050
180/400
125/240
S , Ом
ON'
470/1050
180/400
125/240
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
'ot'vot.
мА/В
(Op/cnd)
1,0/0,4
2,6/0,5
6,8/1,5
VEE'B
0
0
0
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
vcc-
В
5
5
10
15
5
10
15
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
V
НС
(typ/max)
625/1250
250/500
175/350
20/40
10/20
7/15
30/60
15/30
11/20
150/300
75/150
55/110
55/110
30/60
25/50
140/280
65/130
50/100
175/350
70/140
50/110
125/250
60/125
45/90
175/350
70/140
50/110
С -»• Q
300/600
125/250
90/180
140/280
65/130
50/100
fo
МГц
(min/typ)
1,8/3,6
4,5/9
6/12
fPZ.
HC
(m(n//nax]
Z , nu
AN'
Cmax>
±10
'aN' »"
Cmax>
ilO
R ->¦ Q
300/600
125/250
90/180
Ct/Rt,
пФ/кОм
50/200
50/10
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/-
50/200
2.3. Параметры ИС серий СР4000 и МС14000
867
Продолжение табл. П2.3
CD4000
MC14000
4078В1
4081В1
1561ЛИ2
4082В
4085В1
4086В
4089В1
4093В1
1561ТЛ1
4094В1
1561ПР1
4095В1
4096В
4097В1
4098В1
1561АГ1
4099В1
4106В1
40106В
'он' "он"
мА/В
(typ/cnd)
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
SON' °"
470/1050
180/400
125/240
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
мА/В
(typ/cnd)
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
V в
0
0
0
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
В
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
не
(typ/max)
150/300
75/150
55/110
125/250
60/125
45/90
310/620
125/250
90/180
С ->Z
110/220
55/110
45/90
190/380
90/180
65/130
С -* W
420/840
195/390
135/270
С -> 0
250/500
100/200
75/150
30/60
15/30
11/20
250/500
125/250
100/200
Д -> Q
225/450
100/200
75/150
140/280
70/140
60/120
'с-
МГц
(min/typ)
1,2/2,4
2,5/5
3,5/7
V , В
2,2/2,9
4,6/5,9
6,8/8,8
1,2/2,5
2,5/5
3/6
3,5/7
8/16
12/24
V В
2,2/2,9
4,6/5,9
6,8/8,8
не
(m in/max)
С -»• У
150/300
75/150
60/120
V , В
0,9/1,9
2,5/3,9
4,0/5,8
225/450
95/190
70/140
S -> D
150/300
75/150
50/100
'an' "Д
(шах)
±10
S -> Q
175/350
80/160
65/130
V , В
0,9/1,9
2,5/3,9
4/5,8
пФ/кОм
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
55*
868
Приложение 2. Параметры интегральных схем
Продолжение табл. П2.3
СО4000
МС14000
4160S2
4161В
1561ИЕ2
4162В2
4163В
4174В2
4175В2
4194В2
1561ИР15
4501УВ2
4502В2
561ЛН1
4503В2
561ЛНЗ
4504В2
4506UB2
4508В1
'он''он<
мА/В
ityp/cnd)
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-4,2/2,5
-0,88/4,6
-2, 25/9,5
-8,8/13,5
-1,7/2,5
-0,ЗБ/4,6
-0,9/9,5
-3,5/13,5
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-6,1/2,5
-1,4/4,6
-3,7/9,5
-14/13,5
4,2/2,5
0,88/4,6
2,25/9,5
8,8/13,5
4,2/2,5
0,88/4,6
2,25/9,5
8,8/13,5
3,2/2,5
1,0/4,6
2,6/9,5
8,8/13,5
мА/В
ityp/cnd)
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
8,6/0,4
17/0,5
66/1,5
2,3/0,4
6,2/0,5
25/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
В
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
*Р-
НС
ityp/max
С -у Q
350/700
150/300
100/200
С -у 0
350/700
150/300
100/200
С -у Q
210/400
85/160
65/120
С -у 0
220/400
90/160
70/120
С -у Q
275/550
110/220
85/170
130/260
70/140
50/100
135/270
55/110
40/80
75/150
35/70
25/50
160/370
100/240
120/240
295/580
110/225
75/180
1 -КЗ
130/260
70/140
50/100
'с
МГц
(т(л/*>р)
1/2
2,5/5,0
4/8
1/2
2,5/5,0
4/8
2/7
5/12
6,5/15,5
2/4,5
5/11
6,5/14
1,8/3,6
4,5/9
6/12
НС
{mln/max
я-кэ
350/700
150/300
100/200
Я -КЗ
250/500
100/200
75/150
Я -> Q
325/500
130/200
100/150
Я -КЗ
350/700
140/280
110/220
260/520
105/210
80/180
100/200
35/70
25/50
170/425
70/175
50/125
90/180
50/100
35/70
CL/RL,
пФ/кОм
50/-
50/-
50/-
50/-
50/-
50/-
50/-
50/-
50/-
50/-
50/200
2.3. Параметры ИС серий CD4000 и МС14000
869
Продолжение табл. П2.3
СО4000
МС14000
4510В1
4511В1
4512В1
1561 КПЗ
4514В1
4515В
4516В1
561ИЕ11
4517В1
4518В1
4519В2
1561КП4
4520В1
1561 НЕЮ
4527В1
4528В2
'oh'voh>
мА/В
(typ/cnd)
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-20/3,75
-25/3,55
-25/8,75
-25/13,8
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,8
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1/4,6
-2,6/9,5
-6,8/13,5
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-1,7/2, 5
-0,88/4,6
-2,25/9,5
-8,8/13,5
мА/В
(Op/fcnd)
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
В
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
fp.
НС
(typ/max)
С -у <Э
200/400
100/200
75/150
660/1320
260/520
180/360
/1 -> F
200/400
85/170
60/120
L -> F
485/970
185/370
135/270
С -У Q
200/400
100/200
75/150
200/400
110/220
90/180
С -> Q
330/650
130/225
90/170
250/500
115/225
90/165
С -> <Э
330/650
130/225
90/170
С -у У
150/300
75/150
60/120
S -у Q
325/650
120/240
90/180
fc-
МГц
imin/typ)
2/4
4/8
5,5/11
2/4
4/8
5,5/11
3/6
6/12
8/15
1,5/3
3/6
4/8
1,5/3
3/6
4/8
1,2/2,4
2,5/5
3,5/7
fPZ.
НС
[mln/max)
R -> Q
210/420
105/210
80/160
60/120
30/60
20/40
? -у F
250/500
110/220
85/170
R -у Q
210/420
105/210
80/160
75/150
40/80
30/60
R -»• Q
280/560
115/230
80/160
R -> Q
280/560
115/230
80/160
R -> У
380/760
175/350
130/260
R -> Q
325/800
90/225
60/170
Ct/Rt,
пФ/кОм
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/-
50/200
50/200
50/-
870
Приложение 2. Параметры интегральных схем
Продолжение табл. П2.3
CD4000
MC14000
4529В2
4530В2
4531В2
561СА1
4532В*
4538В*
4539В2
4548В2
4551В2
4554В2
561И15
4555В2
1561ИД6
4556В
1561ИД7
4557В2
/ IV
'он' уон-
мА/В
(typ/cnd)
Ron' °"
200/480
180/480
180/270
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
R , Ом
ON'
250/1050
120/500
80/280
4,2/2,5
0,88/4,6
2,25/9,5
8,8/13,5
4,2/2,5
0,88/4,6
2,25/9,5
8,8/13,5
4,2/2,5
0,88/4,6
2,25/9,5
8,8/13,5
'«'"of
мА/В
V , В
-5
0
0
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
VEE' B
0
0
0
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
В
С
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
tp.
НС
(typ/max
20/40
10/20
8/15
375/960
160/400
110/300
; -»• ре
440/132
175/525
120/360
/ -у А
220/440
110/220
85/160
s -»• а
300/-
150/-
100/-
Д -у W
225/450
110/220
85/170
200/400
100/200
80/160
35/90
15/40
12/30
ВО -> S2
680/1700
280/750
210/570
Д -»• F
220/440
95/190
70/140
С -> Q
300/1000
200/400
50/300
'о
МГц
(mln/typ
1,7/2,5
5/8
6,7/10,5
не
(mln/max
200/400
80/160
50/120
0? ->¦ Р
250/750
100/300
70/210
Е/ -> А
170/340
85/170
65/125
R -у а
250/-
125/-
95/-
Dl -> DO
210/420
90/180
70/140
R -> Q
185/370
90/180
75/150
360/900
160/375
120/300
АО -у CZ
270/675
115/290
85/215
? -»• F
200/400
85/170
65/130
R -)¦ Q
475/550
190/380
140/280
пФ/кОм
50/-
50/-
50/-
50/200
50/200
50/-
50/-
50/-
50/-
50/-
50/-
2.3. Параметры ИС серий СР4000 и МС14000
871
Продолжение табл. П2.3
CD4000
WC14000
4560В2
4561В2
4562В2
4568В2
4572UB2
4580В2
561ИР12
4581В2
564ОТЗ
4582В2
564Ш4
4583В2
4584В2
/ IV
'он'* он'
мА/В
(typlcnd)
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-1,7/2,5
-0,36/4,6
-0,90/9,5
-3,5/13,5
-1,7/2,5
-0,36/4,6
-0,90/9,5
-3,5/13,5
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-1,7/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-1,7/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-1,7/2,5
-0,36/4,6
-0,90/9,5
-3,5/13,5
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
мА/В
(*>p/fcnd)
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
0,88/0,4
2,25/0,5
8,8/1,5
В
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
НС
(typlmax)
В -у S
750/2100
330/900
220/675
400/1000
160/400
120/300
С -+Q
600/1200
250/500
170/340
450/900
190/380
130/260
115/200
55/110
40/85
С -> DO
МКС
1,5/4,5
0,5/1,5
0,35/1,13
Bi^Fi
705/1410
250/500
180/360
345/690
140/280
110/220
650/1300
230/460
150/300
120/250
50/100
40/80
/с
МГц
(min/typ)
1,1/1,9
3/5,6
4/8
-/1,8
-/8,5
-/12
V В
3,3
5,7
8,2
V в
1,8/2,7
3,3/5,3
5,2/8,0
*Р*.
не
(mln/max)
В -> С4
650/1800
230/600
170/450
355/900
140/350
85/250
VN" B
1,7
4,3
6,8
Vn- В
1,6/2,1
3/4,6
4,6/6,9
пФ/кОм
50/-
50/-
50/-
-
50/-
50/-
50/-
50/-
50/-
50/-
R1 = S2=
= 5 кОм
50/-
872
Приложение 2. Параметры интегральных схем
Продолжение табл. П2.3
CD4000
WC14000
4585В2
561ИП2
4598В2
4599В2
40100В1
40101В1
564И16
40102В1
40103В
40104В1
40105В1
40106В1
4106В
40107В1
564ЛА10
40108В*
'oh/Voh.
мА/В
(typ/cnd)
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-2,0/4,6
-6,0/9,5
-12/13,5
-4,2/2,5
-0,88/4,6
-2,25/9,5
-8,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1 0/4 fi
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3, 2/2, 5
-1,0/4,6
-2,6/9,5
-6,8/13,5
'ot'vot.
мА/В
(typ/cnd)
0,88/0,4
2,25/0,5
8,8/1,5
3,2/0,4
6,0/0,5
12/1,5
0,88/0,4
2,25/0,5
8,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1 [VQ 4
2,'6/0,'5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
32/0,4
68/1,0
74/0.5
100/0^5
1,0/0,4
2,6/0,5
6,8/1,5
В
5
5
10
15
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
*i»
НС
ityp/max)
430/860
180/360
130/260
200/400
100/200
80/160
200/400
75/150
50/100
С -» Q
360/720
165/330
115/230
; -» ро
350/700
150/300
100/200
С -> Р8
300/600
130/260
95/190
С -*¦ Q
220/440
100/200
70/140
МКС
2/4
1/2
0,7/1,4
140/280
70/140
60/120
100/200
КП/120
50/100
360/720
140/280
100/200
'с
МГц
(mtn/r>p)
1/2
2,5/5
3/6
0,7/1,4
1,8/3,6
2,4/4,8
3/6
6/12
8/15
-/1,5
-/3
-/4
V В
2, 2/2, 9
4,6/5,9
6,8/8,8
1,5/3
3,5/7
4,5/9
НС
(min/max)
160/320
125/250
100/200
200/400
80/160
60/120
?? -» РО
140/280
70/140
50/100
М -» Р8
650/1300
300/600
200/400
80/160
35/70
25/50
140/280
60/120
40/80
V , В
N
0,9/1,9
2,5/3,9
4/5,8
130/260
60/120
50/100
Ct/Rt.
пФ/кОм
50/-
50/-
50/-
50/200
50/200
50/200
50/200
50/200
50/200
50/0,12
50/200
2.3. Параметры ИС серий CD4000 и МС14000
873
Окончание табл. П2.3
CD4000
WC14000
40109В
564ПУ6
40110В1
40160В1
40161В
40162В
40163В
40174В1
40181В1
40182В1
40192В1
40193В
40194В1
40208В1
40257В1
We*.
мА/В
(fyp/end)
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-25/3,64
-25/3,64
-25/8,85
-25/13,9
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2, 6/9, 5
-6,8/13,5
-3, 2/2, 5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3, 2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
-3,2/2,5
-1,0/4,6
-2,6/9,5
-6,8/13,5
мА/В
(f>p/cnd)
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
1,0/0,4
2,6/0,5
6,8/1,5
В
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
5
5
10
15
fP-
НС
(typ/max)
300/600
220/440
180/360
850/1600
850/1600
290/580
750/-
285/-
200/-
с -хз
200/400
80/160
60/120
С -*¦ Q
150/300
70/140
50/100
Д -*¦ F
500/1000
200/400
140/280
Со-»Р1.
240/480
120/240
90/180
С -+ б
250/500
120/240
90/180
С->8
220/440
100/200
70/140
С -»• Q
360/720
140/280
100/200
W-+M
150/300
70/14ft
50/100
'с
МГц
(min/r>p)
V /V ,
СС DD"
В/В
5/10
5/15
10/15
10/5
15/5
15/10
-/2,5
-/5
-/8
2/3
5,5/8,5
8/12
3,5/7
6/12
8/16
2/4
4/8
5,5/11
3/6
6/12
8/15
1,5/3
3,5/7
4,5/9
fP2.
НС
{min/max)
370/740
300/600
250/500
850/1600
850/1600
350/700
? -> Р4
125/250
55/110
40/80
R -»• Q
100/200
50/100
40/80
СО -* F
320/640
135/270
100/200
G ~* Рт
200/400
100/200
75/150
L -> Ы
200/400
100/200
70/140
130/260
60/120
50/100
95/190
50/100
40/80
Ct/Rt,
пФ/кОм
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
50/200
56 Пухальский Г. И., Новосельцева Т. Я.
874
Принятые сокращения
ДВ — диаграмма Вейча.
ДНФ — дизъюнктивная нормальная форма.
ИС — интегральная схема.
КС — комбинационная схема.
ЛС — логическая схема.
ЛЭ — логический элемент.
МДНФ — минимальная дизъюнктивная нормальная форма.
МДНФС — МДНФ, свободная от состязаний.
МКНФ — минимальная конъюнктивная нормальная форма.
МКНФС — МКНФ, свободная от состязаний.
МНФ — минимальная нормальная форма.
МНФС — МНФ, свободная от состязаний.
МФП — мультиплексная функция переходов.
МЭ — мажоритарный элемент.
РЭ — разностный элемент.
СДНФ — совершенная дизъюнктивная нормальная форма.
СКНФ — совершенная конъюнктивная нормальная форма.
СНФ — совершенная нормальная форма.
ФАПЧ — фазовая автоматическая подстройка частоты.
ФНЧ — фильтр нижних частот.
ЦФЧД — цифровой фазочастотный детектор.
ЭП — элемент памяти.
875
Список литературы
1. Boole George. The mathematical analysis of logic. — Cambridge,
England, 1847 republished, 1948, Oxford, Basil Blackwell).
2. Boole G. An Investigation of the Laws of Trought. — DoverPublica-
tions, Inc., 1958 first published by McMillan in 1854).
3. Шеннон К. Символический анализ релейных и переключа-
переключательных схем. В кн.: Шеннон К. Работы по теории информации и
кибернетике. — М.: Иностранная литература, 1963. С. 9 - 45.
4. Шеннон К. Синтез двухполюсных переключательных схем. В
кн.: Шеннон К. Работы по теории информации и кибернетике. — М.:
Иностранная литература, 1963. С. 59 - 105.
5. Миллер Р. Теория переключательных схем: Пер. с англ./ Под
ред. П. П. Пархоменко — М.: Наука, 1970. Т. I. — 416 с; 1971. Т. II.
— 304 с.
6. Поспелов Д. А. Арифметические основы вычислительных ма-
машин дискретного действия. Учебное пособие для втузов. — М.: Высш.
школа, 1970. — 308 с.
7. Глушков В. М. Синтез цифровых автоматов. — М.: Физмат-
гиз, 1962. — 476 с.
8. Фридман А., Менон П. Теория и проектирование переклю-
переключательных схем: Пер. с англ./ Под ред. В. А. Тафта — М.: Мир, 1978.
— 580 с.
9. Фистер М. Логическое проектирование цифровых вычисли-
вычислительных машин: Пер. с англ./ Под ред. В. М. Глушкова. — Киев:
Техтка, 1964. — 382 с.
10. Пухальский Г. И. Логическое проектирование цифровых
устройств радиотехнических систем. — Л.: Изд-во ЛГУ, 1976. —
231с.
11. Пухальский Г. И., Новосельцева Т. Я. Проектирование
дискретных устройств на интегральных микросхемах: Справочник.
— М.: Радио и связь, 1990. — 304 с.
12. ГОСТ 2.743 - 82. Обозначения условные графические в схемах.
Элементы цифровой техники.
13. Питерсон У., "Уэлдон Э. Коды, исправляющие ошибки: Пер.
с англ./ Под ред. Р. Л. Добрушина и С. П. Самойленко. — М.: Мир,
1976. — 594 с.
876
14. Ипатов В. П. Троичные последовательности с идеальными
периодическими автокорреляционными свойствами // Радиотехника
и электроника. — 1979. — № 10. — С. 2053 - 2057.
15. Ипатов В. П. Периодические дискретные сигналы с опти-
оптимальными корреляционными свойствами. — М.: Радио и связь, 1992.
— 152 с.
16. Гилл А. Линейные последовательностные машины: Пер. с
англ./ Под ред. Я. 3. Цыпкина. — М.: Наука, 1974. — 288 с.
17. Таланцев А. Д. Об анализе и синтезе некоторых электриче-
электрических схем при помощи специальных логических операторов // Авто-
Автоматика и телемеханика. — 1959. — Т.20. — № 7. — С. 898 - 907.
18. Гилл А. Введение в теорию конечных автоматов: Пер. с
англ./ Под ред. П. П. Пархоменко. — М.: Наука, 1966. — 272 с.
19. Бауэр В. Введение в теорию конечных автоматов: Пер. с
нем./ Под ред. Ю. И. Журавлева. — М.: Радио и связь, 1987. —
392 с.
20. Ангер С. Асинхронные последовательностные схемы: Пер. с
англ./ Под ред. П. П. Пархоменко. — М.: Наука, 1977. — 400 с.
21. Лазарев В. Г., Пийль Е. И. Синтез управляющих автома-
автоматов. — М.: Энергия, 1970. — 400 с.
22. Пухальский Г. И. Синтез асинхронных импульсных авто-
автоматов. Ч. I // Техническая кибернетика. — 1975. — JV« 6. — С. 107 -
ИЗ.
23. Пухальский Г. И. Синтез асинхронных импульсных автома-
автоматов. Ч. II // Техническая кибернетика. — 1976. — .Vs 2. — С. 123 -
129.
24. Коуги П. М. Архитектура конвейерных ЭВМ: Пер. с англ.
— М.: Радио и связь, 1985. — 360 с.
25. Титце У., Шенк К. Полупроводниковая схемотехника:
Справочное руководство//Пер. с нем. — М.: Мир, 1983. — 512 с.
26. Kiihn E. Handbuch TTL- und CMOS-Schaltkreise. — Berlin:
VEB Verlaag Technik, 1985. — 408 S.
27. Pocket Guide, Band 1; Ubersicht fur Entwickler und Projektierer
Digitale Logik-Familien. Texas Instruments Deutschland GmbH, Freising,
1989, 628 S.
28. Микросхемы интегральные серии КМ132 ... KM155. — СПб.:
Издательство РНИИ "Электронстандарт", 1992. — 356 с.
29. Микросхемы интегральные серии К521... КФ548. — СПб.:
Издательство РНИИ "Электронстандарт", 1993. — 232 с.
30. Микросхемы интегральные серии КВ551.. .КМ555. — СПб.:
Издательство РНИИ "Электронстандарт", 1993. — 312 с.
31. Микросхемы интегральные серии К1500 ... КР1531. — СПб.:
Издательство РНИИ "Электронстандарт", 1993. — 132 с.
32. Микросхемы интегральные серии КР1533. — СПб.: Изда-
Издательство РНИИ "Электронстандарт", 1993. — 140 с.
33. Петровский И. И., Прибыльский А. В., Троян А. А.,
Чувелев В. С. Логические ИС КР1533, КР1554. Справочник. В двух
частях. Часть 1. ТОО "БИНОМ", 1993.
877
34. Петровский И. И., Прибыльский А. В., Троян А. А.,
Чувелев В. С. Логические ИС КР1533, КР1554. Справочник. В двух
частях. Часть 2. ТОО "БИНОМ", 1993.
35. Интегральные микросхемы: Справочник/Б. В. Тарабрин,
Л. Ф. Лукин, Ю. Н. Смирнов и др.; Под ред. Б. В. Тарабрина. М.:
Радио и связь, 1984. -— 528 с.
36. The TTL-Data Book, Vol. 2; Advanced Low Power Schottky and
Advanced Schottky. Texas Instruments, 1989, 1268 p.
37. The TTL-Data Book; Low Power Schottky TTL ICs. 4th Edition.
SGS Group of Companies, 1987, 600 p.
38. Streng К. К. Daten Digitaler integrierter Schaltkreise (TTL-
Schaltkreise). — Berlin: Militarverlag der DDR, 1985. — 224 S.
39. The High Speed CMOS Data Book; M54/74HC Logic Family.
1" Edition. SGS-Ates Group of Companies, 1984, 576 p.
40. The COS/MOS B-Series Devices Data Book. 3rd Edition. SGS
Group of Companies, 1986, 704 p.
41. The CMOS Data Manual, Vol. 1; Standard Logic. Motorola Inc.,
1984, 502 p.
42. Микросхемы интегральные серии КР556.. .KP573. — СПб.:
Издательство РНИИ "Электронстандарт", 1993. — 256 с.
43. Микросхемы интегральные серии КС1543 ... КР1561. — СПб.:
Издательство РНИИ "Электронстандарт", 1993. — 100 с.
44. Streng К. К. Daten Digitaler integrierter Schaltkreise CMOS-
Schaltkreise). — Berlin: Militarverlag der DDR, 1987. — 192 S.
45. Шило В. Л. Популярные цифровые микросхемы: Справоч-
Справочник. — Челябинск: Металлургия. Челябинское отд., 1989. — 352 с.
46. Мик Дж., Брик Дж. Проектирование микропроцессорных
устройств с разрядно-модульной организацией: В 2-х книгах/Пер, с
англ. — М.: Мир, 1984. — Кн. 1. — 253 с.
878
Предметный указатель
Предметный указатель
879
Предметный указатель
Абстрактный импульсный
сигнал 70
- потенциальный сигнал 70
Автогенератор двухфазный 177
- управляемый 83, 175
Автоматы автономные 182
- без выхода 99
- линейные 273
- недоопределенные 99
- полностью определенные 99
- цифровые 85, 95
Активный уровень сигнала 64
Асинхронные импульсно-
потенциальные счетчики 257
- - dJ- dk/ R-S-триггеры 192
- счетчики 250
Асинхронные импульсные
автоматы 95
- счетчики 250
- триггеры 135, 152
со счетным входом 88, 135
типа dT 136
dJ-dK 147, 192
Асинхронные потенциальные
автоматы 95
со сложными переходами 102
с простыми переходами 101
- счетчики 130
реверсивные 132
- - триггеры 107, 152
типа D-I33, 171
"прозрачные" 114
D-L—R с приоритетом вхо-
входа L 116
D-L-K с приоритетом
входа R 114
Dn-Ln 118
R-S 32, 86, 108
с приоритетом
входа R 122
с приоритетом
входа 5121
R-S-L 117
Эрла 112
Базис 40
Буфер 317
Время удержания 189
- установки 189
Генераторы последовательностей
максимальной длины 244
- псевдослучайных последова-
последовательностей 244
Граф переходов автомата 128
- логической схемы 80
Двоично-десятичный код
5-4-2-1 15
- - 8-4-2-1 15
Делитель частоты 250
Демультиплексор 421
-1 — 2" 421
Дерево Уоллеса 569
Детектор подавления импульсов
404
- состояния 37
Дешифраторы неполные 37
- полные с прямыми
выходами 37, 417
Диаграммы Вейча 48
- совместимых состояний 149
Дизъюнктивная нормальная
форма 45
минимальная 45
,свободная
от состязаний 93
совершенная 38
Дизъюнкция 7
Динамическая модель логической
схемы 73, 76
- логического элемента 73
с виртуальной задержкой
75
с переменной задержкой 74
Дифференцирование
логическое 149
- физическое 149
Дополнение числа до 2" 513
Драйвер 317
- двунаправленный 364
- шинный 317
Ждущий мультивибратор 393
- неперезапускаемый 394
- перезапускаемый 394
Закон двойного отрицания 9
- двойственности 21
Законы ассоциативные 9
- двойственности 9
- дистрибутивные 9
- идемпотентные 8
- коммутативные 8
- отрицания 9
- поглощения 9
Карты Карно 54
Каскадирование одноразрядных
синхронных двоичных
счетчиков 218
реверсивных 228
Квантизатор бинарный 164
- временных интервалов 171
Код дополнительный отрицатель-
отрицательного числа 513
- положительного числа 513
- с избытком 3 521
- обратный 512
- прямой 511
- с избытком 3 521
- с избытком 3 519
Кодирование внутренних
состояний 104
соседнее 104
Кодовое кольцо 234
Комбинационная схема 43, 56
— линейная 68
— , свободная от состязаний 90
Компаратор адресный 490
— цифровой 202, 480
Константа единица 17
— нуль 17
Конъюнктивная нормальная
форма 47
минимальная 47
, свободная от состязаний
94
совершенная 39
Конъюнкция 7
Линейный синхронный
автомат 273, 755
Логическая схема 43, 76
Логическое уравнение 25
Логический элемент 43
Мажоритарные элементы 60, 554
Матричные умножители 559
Метод перебора 8
Минимизация числа внутренних
состояний 149
Многорежимный буферный
регистр 345
Множество совместимых внутрен-
внутренних состояний 149
Модифицированный алгоритм
Бута 565
Модуль пересчета счетчика 129
Мультиплексоры 23, 432
— функциональные 23
Нормальная форма 38
— минимальная в базисе
ИЛИ-НЕ 47*
ИЛИ-НЕ, свободная от
состязаний 94
И-НЕ 46
И-НЕ, свободная от
состязаний 93
— совершенная в базисе
ИЛИ-НЕ 41
— совершенная в базисе И-НЕ 41
Нормированные синхронные
умножители частоты 748
Общие правила минимизации 45
Оператор переходов d 70
880
Предметный указатель
Предметный указатель
881
--V 70
Операции склеивания 9
- обобщенного 9
Операция сложения целых чисел
по модулю q 67
- сумма по модулю два 11
- умножения целых чисел по
модулю q67
Основная модель синхронного
автомата 179
Отношение эквивалентности 7
Отрицание 7
Паразитная задержка 73
Перенос параллельный 528
- последовательный 528
Переходы внутренних состояний
77,99
Петли 80
Плавающий потенциал 323
Позиционные системы счисления
12
Поле Галуа GF(q) 67
-F66
Полная система переходов 107
Полусумматоры 526
Порядок выполнения операций 10
- комбинационной схемы
с обратными связями 83
- переключательной функции 59
Последовательностные схемы 85
Постоянное запоминающее
устройство 452
Приемопередатчик 364
Принцип двойственности 8, 19
- подстановки 7
Разложение Рида 24
- Рида — Маллера 41
Разностный элемент 72, 82
Регистр памяти 204
- синхронный 353
Рефлексивность 7
Сдвигающий регистр 204
- с синхронной параллельной
загрузкой данных 208
реверсивный 209
Сигнал импульсный 69
- переноса счетчика 212
- потенциальный 69
Симметричность 7
Синхронно-асинхронные триггеры
162, 210
— "прозрачные" 199
— - типа D/D-L 198
D/L 199
Do-D1/R208
D-L/R 186
D/R 163, 186
D/R-S 163, 186
D-T-L/R 194
D-T-L-R/D-L-R 195
D-T-L-R/R 195
J-K/R 163
J-K/S 163
J-K/R-S 163, 197
R-S/R-S 196
S/dR 199
T/R-S 197
T/D-L 197
T/D-L-R с приоритетом
входа L 198
T/D -L-R с приоритетом
входа R 198
Синхронные триггеры 153, 182
— группы /189
— - группы II189
— группы III 190
— - группы IV 190
— - типа D 153, 179
D-L 32, 184
D-T-ЬЪЪ, 193
D-T-L-R 194
7-А'38, 157, 187
Л-5 38, 184
Г 38, 187
Синхронные счетчики
вычитающие 211
— двоично-десятичные 219
реверсивные 228
— двоичные 216
вычитающие 228
реверсивные 225
с параллельным переносом
233
с последовательным
переносом 228, 233
с параллельно-последова-
параллельно-последовательным переносом 219
с параллельным переносом
218, 225
с последовательным перено-
переносом 218
— Джонсона 238
— - кольцевые 239, 729
— линейные 243
— на сдвигающих регистрах 234
— реверсивные 211
— с переключаемым модулем
пересчета 248
— с программируемым модулем
пересчета 248
— суммирующие 211
Синхронный автомат 95
Скобочные формы представления
функций 59
Соседние внутренние состояния 77
— изменения состояний входа 99
— клетки диаграммы Вейча 49
— кодирование внутренних сос-
состояний 104
— минтермы 44
— состояния входа 77
Состояния автомата внутренние 98
неустойчивые 101
переходные 102
совместимые 149
соседние 99
устойчивые 100
— входа 98
соседние 99
— выхода 98
— полные 99
Состояние логического элемента
неустойчивое 75
устойчивое 75
— логической схемы внутреннее 77
входа 77
выхода 77
неустойчивое 78
переходное 82
полное 79
устойчивое 78
— элемента памяти неустойчивое
100
устойчивое 100
Состязания логических элементов
76
критические 76
некритические 76
— элементов памяти 104
критические 104
некритические 104
Статическая модель комбина-
комбинационной схемы 73
- логического элемента 73
- логической схемы 78
Сумматор кодов с избытком 3 520
- комбинационный параллельный
523
- параллельный 200
- последовательный 200
Суперпозиция 18
Схема временной привязки 404
- пороговая 553
- сравнения чисел 494
- удвоения частоты 72, 256
Счетный вход триггера 187
Счетчик 129
- по mod M 129
- с квазисинхронной загрузкой 703
- с конвейерным переносом 703
Таблица истинности 18
- переходов 79
- асинхронного потенциального
автомата 125
первоначальная 128
Теорема разложения Шеннона 21
Термы 34
- дизъюнктивные 4.3
- конъюнктивные 41
- максимальные 36
- минимальные 35
- первичные 34
Тождества двойственные 19
- самодвойственные 19
Транзитивность 7
Триггеры защелки 337
- Шмитта 302
Унитарная система счисления 15
Унитарный код f5
Фиксаторы 337
Функционально полная система
функций 40
Функция вырожденная 17
- возбуждения триггеров 32
- - ЭП типа D 100
- выхода автомата 98
- генерации переноса 526
- инверсная 18
- линейная 24, 66
- мультиплексная 23
- инверсная 23
SS9
Предметный указатель
- неполностью определенная 18
- переключательная 16
- переходов автогенератора 174
- автомата 88
- логической схемы 77
- триггеров 31
- - ЭП типа D 100
типа D-T-LZZ
- полностью неопределенная 19
- полностью определенная 18
- распространения переноса 526
Цифровой фазочастотный детек-
детектор 165
Цифровые таймеры 739
Частичные произведения 563
Шифраторы 472
- приоритетные 473
Элемент задержки 97, 120
- памяти типа D 120
D-R 121
D-R-S121
0-клетки 50
1-клетки 50
т-кубы 50
883
О
главление
Предисловие 3
ЧАСТЬ 1. ОСНОВЫ ТЕОРИИ ПЕРЕКЛЮЧАТЕЛЬНЫХ
ФУНКЦИЙ И ЦИФРОВЫХ АВТОМАТОВ
Глава 1. Основы теории переключательных функций
1.1. Аксиомы, основные теоремы и тождества
алгебры логики 7
1.2. Позиционные системы счисления 12
1.3. Переключательные функции 16
1.4. Принцип и закон двойственности 19
1.5. Теоремы разложения 21
1.6. Решение систем логических уравнений 25
1.7. Первичные термы, минтермы и макстермы 34
1.8. Совершенные нормальные формы представления
функций 37
1.9. Конъюнктивные и дизъюнктивные термы 41
1.10. Минимизация переключательных функций 43
1.11. Диаграммы Вейча 48
1.12. Минимизация неполностью определенных функций,
совместная минимизация нескольких функций 54
1.13. Скобочные формы функций 58
1.14. Закон двойственности для логических схем 64
1.15. Линейные функции 66
*
Глава 2. Анализ и синтез логических схем
2.1. Потенциальные и импульсные сигналы 69
2.2. Модели логических элементов 73
2.3. Модели логических схем 76
2.4. Анализ логических схем 79
2.5. Синтез комбинационных схем, свободных
от состязаний 89
Глава 3. Синтез асинхронных потенциальных автоматов
3.1. Основная модель цифровых автоматов 95
3.2. Асинхронные потенциальные автоматы 100
56*
884
885
3.3. Асинхронные потенциальные триггеры
и элементы памяти 107
3.4. Задание асинхронных потенциальных автоматов
таблицами и графами переходов 124
3.5. Синтез асинхронных потенциальных счетчиков 129
3.6. Синтез асинхронных импульсных триггеров 135
3.7. Синтез синхронных триггеров 153
3.8. Примеры синтеза асинхронных потенциальных
автоматов 164
3.9. Генераторы сигналов 173
Глава 4. Синтез синхронных автоматов
4.1. Основная модель синхронного автомата 179
4.2. Синхронные триггеры 182
4.3. Примеры синтеза синхронных автоматов 199
4.4. Сдвигающие регистры 204
4.5. Синхронные счетчики 211
4.6. Асинхронные счетчики 250
ЧАСТЬ 2. ИНТЕГРАЛЬНЫЕ СХЕМЫ
Глава 5. Логические элементы и триггеры
5.1. Интегральные схемы ТТЛ серий 263
5.2. Интегральные схемы КМОП серий 286
5.3. Триггеры Шмитта 302
5.4. Логические элементы с открытым коллекторным
выходом 307
5.5. Логические элементы с тремя состояниями выхода 322
5.6. Преобразователи уровней напряжения и тока 333
5.7. Асинхронные потенциальные триггеры
и регистры памяти 337
5.8. Синхронные триггеры и регистры памяти 348
5.9. Шинные приемопередатчики 364
5.10. Мультивибраторы 393
5.11. Генераторы 404
5.12. Рекомендации по выбору серий ИС 409
Глава 6. Коммутаторы и арифметические устройства
6.1. Дешифраторы 417
6.2. Демультиплексоры 421
6.3. Мультиплексоры 432
6.4. Синтез комбинационных схем и цифровых автоматов
на мультиплексорах 452
6.5. Аналоговые ключи и мультиплексоры-демульти-
плексоры 461
6.6. Шифраторы 472
6.7. Цифровые компараторы 480
6.8. Схемы сравнения двоичных чисел 493
6.9. Прямой, обратный и дополнительный коды 511
6.10. Сумматоры 523
6.11. Арифметическо-логические устройства 540
6.12. Пороговые схемы и мажоритарные элементы 553
6.13. Умножители двоичных чисел 557
6.14. Конвейерные устройства 576
6.15. Синтез линейных комбинационных схем 583
Глава 7. Сдвигающие регистры и счетчики
7.1. Сдвигающие регистры без параллельной
записи данных 589
7.2. Сдвигающие регистры с параллельной
записью данных 599
7.3. Реверсивные сдвигающие регистры 616
7.4. Асинхронные счетчики 624
7.5. Синхронные двоичные счетчики 634
7.6. Синхронные двоично-десятичные счетчики 662
7.7. Синхронные реверсивные счетчики 670
7.8. Счетчики с расщепленным тактовым сигналом 714
7.9. Счетчики на сдвигающих регистрах 722
7.10. Кольцевые счетчики 729
7.11. Делители частоты 739
7.12. Линейные генераторы 755
Приложение 1. Перечень отечественных
и зарубежных ИС 759
Таблица Ш.1. Отечественные ИС типа SNM/SN74 764
Таблица П1.2. Отечественные ИС типа
CD4000/A/C14000 770
Таблица П1.3. Отечественные ИС различных серий 772
Таблица Ш.4. Зарубежные ИС серий SN54/SN74 774
Таблица Ш.5. Зарубежные ИС серий CD4000/A/C14000 .... 793
Приложение 2. Параметры интегральных схем 797
Таблица П2.1. Параметры ИС серий SJV74 ... <¦ 800
Таблица П2.2. Параметры ИС серий
SN74HC/LS/ALS/AS 837
Таблица П2.3. Параметры ИС серий CD4000 и МС14000 ... 862
Принятые сокращения 874
Список литературы 875
Предметный указатель 878
УЧЕБНОЕ ИЗДАНИЕ
Пухальский Геннадий Иванович,
Новосельцева Татьяна Яковлевна
ЦИФРОВЫЕ УСТРОЙСТВА
Редактор Е. Г. Орловский. Переплет художника М. Л. Черненко.
Художественный редактор Л. А. Томчук. Технический редактор Т. М. Жилин.
Корректор Т. Н. Гринчук.
ИБ № 352
ЛР № 010292 от 04.03.93
Сдано ь набор 08.01.96. Подписано в печать 27.09.96. Формат издания 60 х ЭО1/^.
Бумага офсетпая. Гарнитура Computer Modern. Печать офсетная. Усл. печ. л. 55,5.
Усл. кр.-отт. 55,5. Уч.-над. л. 56,84.
Отпечатано с орнгннала-макета, изготовленного в ГП «Иэдательство"Полнтехняка"».
191011, Санкт-Петербург, Инженерная ул., д. 6.
Издательство «Политехника»
выпустило в свет следующие книги:
Подлипенский В. С, Сабинин Ю. А., Юрчук Л. Ю.
«Элементы и устройства автоматики». Учебник для вузов.
В книге излагаются принципы построения и функциониро-
функционирования элементов и устройств, основанных на различных физи-
физических явлениях, используемых в современных автоматических
системах. Наряду с рассмотрением конструктивных особенно-
особенностей физических основ работы элементов и устройств автома-
автоматики большое внимание уделено их поведению в системах уп-
управления.
Книга предназначена для студентов электротехнических
специальностей вузов, а также специалистов в области авто-
автоматики и управления.
Новгородцев А. Б. «30 лекций по теории электрических
цепей». Учебник для вузов.
В книге рассмотрены методы анализа и свойства линейных
резистивных цепей, частотный анализ и свойства цепей при си-
синусоидальных и несинусоидальных воздействиях, переходные и
импульсные процессы в линейных цепях, аналитические свой-
свойства функций цепей, цепи с распределенными параметрами, не-
нелинейные электрические цепи. Изложение теоретического ма-
материала сопровождается примерами их приложения к конкрет-
конкретным задачам расчета цепей. Подробно рассмотрены вопросы
активных цепей и систем с дискретным временем.
Для студентов электротехнических, системотехнических и
радиотехнических специальностей вузов, а также инженеров и
научных работников, занимающихся расчетом и проектирова-
проектированием электронных и радиотехнических устройств.